DE1815431B2 - Anordnung zur uebertragung von binaeren zeichen - Google Patents

Description

wird und daß in der Empfangsstelle die ternären 15 _{Si£nale au}f JiI der Bitfolgefrequenz der binären

Zeichen wieder in binäre Zeichen umgewandelt ⁵^ «2

werden. Signale festgelegt wird, wobei η 1 die Zahl der Zif-

2. .Anordnung nach Anspruch 1, dadurch ge- fern in einem binaren Zeichen und «2 die Zahl der kennzeichnet, daß die Bitfolgefrequenz ändernde Ziffern in einem ternären Zeichen darstellt.

Mittel vorgesehen sind, durch die die Bitfolge- »o Die Erfindung wird nun an Hand des in den Zeich-

„l nungen dargestellten Ausführungsbeispieles näher er-

frequenz der ternären Signale auf -^ der Bit- ,^ _{Es z} ^b _eigt

folgefrequenz der binären Signale festgelegt wird, F i g. 1 eine Tabelle, die die Umsetzung eines typi-

wobei π 1 die Zahl der Ziffern in einem binären sehen Binärsignals darstellt,

Zeichen und nl die Zahl der Ziffern in einem 25 Fig. 2 ein Blockdiagramm von den Teilen eines

ternären Zeichen darstellt. Senders, die für die Beschreibung der Erfindung not-

3. Anordnung nach Anspruch 1, dadurch ge- wendig sind,

kennzeichnet, daß der ternäre Code in Parallel- F i g. 3 ein schematisches logisches Diagramm des

foim in einen Parallel-Serienwandler übertragen Blockdiagramms nach F i g. 2,

wird und aus diesem mit der Bitfolgefrequenz der 30 F i g. 4 ein Zeitdiagramm, das einige der bei der

Binärzeichen ausgelesen wird, daß diese Zeichen Anordnung nach F i g. 3 verwendeten Impulsformen

nach Addition der Disparität und der eventuell darstellt,

notwendigen Invertierung in einem Folge- F i g. 5 ein Blockschaltbild eines Teiles des Emp-

frequenzwandler auf die Bitfolgefrequenz der fängers,

Ternärzeichen umgeformt werden. 35 Fig. 6a und 6b ein schematisches logisches

Schaltbild des Blockschaltbildes nach F i g. 5,

F i g. 7 ein Blockschaltbild eines abgewandelten

Senders,

Fig. 8 ein Zeitdiagramm, das einige der in Fig. 7 40 verwendeten Impulsformen darstellt, und

Die Datenübertragung erfolgt meistens durch bi- Fig. 9 ein Blockschaltbild eines Übertragungs-

näre Ziffern, jedoch können dabei in manchen Fällen systems, das eine mögliche Anwendung der Erfindung

Schwierigkeiten auftreten. So treten z. B. bei der zeigt.

Übertragung von Fernsehsignalen durch PCM sehr Es sollen jetzt zuerst die 27 ternären Zeichen be··

hohe Bitfolgefrequenzen auf, wenn binäre Ziffern 45 trachtet werden, die aus 3 Ziffern bestehen,

verwendet werden. Ein Verfahren zur Verringerung Wenn man das Zeichen 000 ausschließt, bleiben

der Bitfolgefrequenz, jedenfalls soweit der Übertra- 6 Zeichen mit der Disparität 0, 10 Zeichen mit posi-

gungsweg betroffen ist, besteht darin, die binären tiver Disparität und 10 Zeichen mit ne.p«tiver nisnn-

Signale in ternäre Signale umzuwandeln. Jedoch ist rität, die zu den Zeichen mit positiver Disparität in-

eines der Probleme bei der Übertragung von Daten 50 vers sind.

mit großer Geschwindigkeit die Aufrechterhaltung Wenn man 16 binäre Kombinatione ι hrt, die aus

einer niedrigen Disparität beim übertragenen Signal. 4 Zittern bestehen, dann können 6 von diesen durch

Bei einem Verfahren zur Umwandlung binärer Im- die 6 dreiziffrigen Ternärzeichen mit der Disparität 0

pulsfolgen in ternäre Impulsfolgen, das als »Alternate dargestellt werden. Die übrigen 10 Binärzeichen kön-

Mark Inversion« für die PCM bekanntgeworden ist, 55 nen dann durch Ternärzeichen mit positiver Dispari-

hat die sich ergebende ternäre Impulsfolge die gleiche tat oder durch invertierte Zeichen mit negativer Dis-

Pulsfolgefrequenz wie die binäre Impulsfolge. paritiit dargestellt werden. Welches dieser beiden

Im Vergleich zur binären Übertragung wird so der Zeichen verwendet wird, hängt davon ab, wie die

Einfluß von Übersprechen und Geräusch verringert. Disparität auf der Leitung ist.

man hat jedoch keinen Vorteil von der größeren 60 Auf diese Art wird die Ziffernratc der ternären

Informationskapazität des ternären Codes, um die Signale 3.4 der binärer. Signale. Ein binäres Signa!

Bitfolgefrequenz zu verringern. mii 25 MHz wird in ein ternärcs Signa, mit geringer

Der Erfindung liegt die Aufgabe zugrunde, eine Disparität und mi' 18.75 MHz umgewandelt.
Anordnung zur Übertragung von binären Zeichen zu Im Sender werden die 16 vicrziffrigen Binärzeichen schaffen, mit der auch Zeichen geringer Disparität 65 in dreiziffrige Ternärzeichen mit einer positiven Disübertragen werden. parität oder der Disparität 0 umgewandelt. Die Dis-Eine Verringerung der Bitfolgefrequenz soll eben- parität des übertragenen Leitungssignals wird auffalls möelich sein. Dies wird erfmdungsgemäß da- addiert. Wenn diese Addition einen negativen Wert

ergibt, werden die Zeichen, die keine Disparität O haben, unverändert übertragen, und wenn die Addition pcdtiv ist, werden die Zeichen invertiert, so daß die aufaddierte Disparität einen minimalen Wert erreicht. Die Zeichen mit der Disparität 0 beeinflussen das aufaddierte Disparitätssignal nicht und werden deshalb auch nicht invertiert.

Eine auf diese Weise durchgeführte Übertragung von ternären Ziffern hat deshalb eine maximal aufaddierte Disparität von 4. Die maximale Disparität am Ende eines dreiziffrigen Zeichens beträgt 3. Der längste mögliche Block von positiven oder negativen Zeichen ohne einen dazwischenliegenden Übergang ist 6, und der längste mögliche Block von Nullwerten ist 4, d. h., daß ein Gleichstromgleichgewicht erhal- ten wird und ein angemessener Zeittaktinhalt für die Regeneration.

Binär	1	2	3	4	Umgewertet	2Γ	3r	Dispa-	Ternär nach	3r	20
	0	1	1	1		_u	-t-	rität	Inversion
	0	1	1	0	I7,	0	+	1	1 m 2/T*	—
7	0	1	0	1		-J-	0	1	+ -	0
6	0	1	0	0	0	+	+	1	0 0	—
5	0	0	1	1	0	—	+	Γ	0 -	—
4	0	0	1	0	0	0	+	2	Q
3	0	0	0	1	+	4-	0	1	- +		3°
2	0	0	0	0	—	—	+	0
1	1	0	0	0	—	"Γ	—	0
O	1	0	0	1	0	—	0	0
8	1	0	1	0	0	0	—	Ü			35
9	1	0	1	1	+	0	0	0		0
10	1	1	0	0	+	0	+	0		—
11	1	1	0	1	+	+	0	1	- 0	0
12	1	1	1	0	+	+	—	2	- 0	-f	40
13	1	1	1	1	+		4-	2	— —	—
14				+		1	— —
15				-j-	3	—

Es gibt 16 verschiedene Möglichkeiten, die 16 Binärzeichen den 16 Ternärdarstellungen zuzuordnen. Die in der Tabelle dargestellten Codewerte ermöglichen eine Wirtschaftlichkeit der Umwandlung in Codes mit der Disparität 0. Davon abgesehen wurde jedoch kein Versuch gemacht, um die Tabelle herauszusuchen, bei der am wenigsten Torschaltungen verwendet werden. F i g. 1 stellt eine Umwandlung eines typischen binären Eingangssignals dar.

Im Empfänger werden die Ternärzeichen unabhängig in binäre Zeichen umgewandelt. Wenn die aufaddierte Disparitätszählung im Sender falsche In-Versionen veranlaßt, treten trotzdem keine digitalen Fehler auf. Digitale Fehler auf der Leitung beeinflussen nur das verstümmelte Zeichen, da im Empfanger keine Disparitätszählung oder Invertierung stattfinden muß, die vom Empfang der Zeichen abhängig ist.

in der in F i g. 2 dargestellten Sendeanordnunp werden die 4 Binärziffern. die ein Zeichen bilden, in Serienform in einem Schieberegister 200 einplanten, von dem sie in Parallelform in einen Speicher 201 übertragen werden. Es wird angenommen, daß das binäre Eingangssignal mit 25 Mb/s eintrifft, und es wird deshalb ein örtlicher 25 MHz-Takt verwendet, um das Schieberegister 200 izu steuern. Der Takt wird dann in einer Teilerstufe 202 durch den Faktor 4 geteilt, so daß man einen Takt mit 6,25 MHz erhält, der der Zeichenfrequenz entspricht. Dieser Takt mit 6,25 MHz steuert den Speicher 201. Die gespeicherten Zeichen werden dann an einen Umwerter 203 angelegt, in dem sie, entsprechend den ersten 2 Spalten der Tabelle, von binären in ternäre Zeichen umgewandelt werden, die eine positive odei O-Disparität erhalten. Die ternären Zeichen werden dann in einem dreiziffrigen Parallel-Serienwandlei 204 in Serienform gebracht. Der Takt für diesen Parallcl-Serienwandler 204 ist 18,75 MHz, den man durch Verdreifachung des Taktes von 6,25 MHz in dem Vervielfacher erhält. Das Ausgangssignal des Parailel-Serienwandlers wird an einen Inverter 205 über 2 Leitungen übertragen, von denen eine für die positiven Zeichen und die andere für die negativen Zeichen dient. Der Inverter gibt die ternären Ziffern zum Leitungskreis 206 weiter, in dem sie für die Übertragung kombiniert werden. Der Inverter wird gesperrt, wenn ein ternäres Zeichen mit O-Disparität erzeugt wird. Dieses geschieht über eine Leitung ve ro Umwerter 206, in dem die O-Disparitätszeichen über Torschaltungen festgestellt werden. Für die Zeichen mit einer von 0 abweichenden Disparität wird dei Inverter durch die aufaddierte Leitungsdisparität gecto>.f>rt_ fiig Hnrch Anlegen rip«; Inwterausffan^ssignals an einen Disparitätszähler 208 festgestellt

In der F i g. 3 ist die Logik für den Sender ausführlicher dargestellt. Dabei sind verschiedene Blöcke der F i g. 2 im allgemeinen durch gestrichelte Linien angedeutet. Dazu gehören weiterhin die ir F i g. 4 dargestellten Impulsformen.

Die empfangenen binären PCM-Signale werder über die Torschaltung 301 in das vierstufige Schieberegister 302 bis 305 eingespeichert. Sobald ein vierziffriges Zeichen voll eingespeichert ist, wird es ir dem Parallelspeicher 306 bis 309 übertragen und dort für 4 Ziffernzeiten gespeichert gehalten.

Von dem PCM-Anschluß wird ein 25-MHz-Taki empfangen. Dieser wird in Rechteckform gebrachi und steuert über die Torschaltungen 310, 311 und 312 das Eingangsschieberegister und die Teilerstufc 202 mit den Elementen 313, 314, 315. Diese Teilerstufe liefert bei jedem 4. Taktimpuls ein Übertra gungsausgangsimpuls und eine Rechteckwelle mil 6,25 MHz für den Vervielfacher 207. Das Zeicher wird über die Torschaltung 316 bis 320 und 324 bii 334, wie schon oben beschrieben, umgewertet. Die umgewerteten Zeichen werden in Serienform übei die Torschaltungen 335 bis 337 und 339 bis 341 ausgelesen Diese Torschaltungen werden durch die Signale I₇-, 27- und 3_r gesteuert, die von dem drei ziffrigen Verteiler 210 abeegcoen werden. Die Ausgangssignale werden dann in den Torschaltunger 338" bzw. 342 ODER-mäßig zusammengefaßt unc invcnicrt, so daß man die Ausijangssignate Γ— unc T-- erhall. Diese Signale entsprechen den tcrnärer Ziffern der Tabelle, dabei ist T- positiv für neeativi Ziifern und '/"-·- positiv für positive Ziffern.

I"in selektiver Verstärker im Vervielfacher 207 gib' ein Signal mit 18.75 MH/ ab. das in einer aus der Torscliaitungen 343 bis 346 bestehenden Stufe ir Rechteckform umgewandelt wird und den ternärer Takt Θ mit 18.75 MHz darstellt, der von der Torschaltung 346 abgegeben wird. Dieser Takt Steuer

den ternären Ziffernverteilcr (Flip-Flop 347, 348 und mit der Disparität 0 abgeschaltet, so daß sich der Torschaltungen 349 bis 353). W^ ist ein Takt, der Kondensator auf den Zustand einer aufaddierten um 3 Ausbreitungsverzögerungen von Θ vorgerückt O-Disparität entlädt. Dies erreicht man dadurch, daß ist. Dieser wird in einer Torschaltung mit 1 _r (352) man das Signal Z_n an die Torschaltung 363 und 364 zusammengefaßt, so daß man einen Impuls 1₇Θ_Λ 5 anlegt. Dieses ist die Bedingung für die Disparität 0, erhält, um den Inverter freizugeben. Der Übergangs- die durch I₁O_A im Flip-Flop 357 in die richtige Zeitimpuls wird an den Rückstelleingang des Filp-Flops lage gebracht wird^ _

347 angelegt, um den Ternär-und Binärteiler zu syn- Die Signale 7? + und Ή'— werden mit θ in dem

chronisieren. Kreis mit den Torschaltungen 365 bis 370 und 371

Der Inverter wird gesteuert durch / (das Ausgangs- io bis 376 in die richtige Zeitlage gebracht. Dieser Kreis

signal des Disparitätsspeichers) oder die Ziffer 1 in steuert die Zeitlage beim Übergang des Taktes, so

Abhängigkeit davon, ob das Ternärzeichen die Dis- daß differenzierte Taktimpulse nicht benötigt wer-

parität 0 hat oder nicht. Damit der Inverter durch den.

das Zeitsignal 17-, das auf den Leitungen T + und Aus den in die richtige Zeitlage gebrachten Aus-

T— auftritt, freigegeben werden kann, wird die 15 gangssignalen H + _H, HT- _R, H — _R, Ή~κ werden

Ziffer 1 vom Schieberegister über die Torschaltung dann im Kreis 380 in nicht dargestellter Weise die

378 abgegriffen und im Flip-Flop 379 gespeichert, Ternärsignale gebildet, die zur Leitung übertragen

bis sie gebraucht wird. Die Bedingung Z für die Dis- werden.

parität 0 wird in entsprechender Weise gebildet und In dem in F i g. 5 dargestellten Empfänger werden

im Flip-Flop 323 gespeichert. Die Flip-Flops 323 20 die ankommenden ternären positiven und negativen

und 379 werden durch das Signal 2_T zurückgestellt. Zeichen in getrennten Schieberegistern gespeichert

Für die Disparität 0 ist das Zeichen Z negativ. Da- und in einem Umsetzer 500 von der Serien- in die

durch kann durch 1_Λ und l_Tß_A der Flip-Flop 358 Parallelform gebracht. Dieser Umsetzer wird durch

über die Torschaltungen 355 und 356 geschaltet wer- einen 18,75-MHz-Takt gesteuert und überträgt den

den. Z ist positiv und schaltet die /, 7-Eingänge zu 35 Ternär-Code in Parallelform zu dem Umwerter 501.

den Torschaltungen 353 und 354 ab. Wenn der Flip- In diesem werden alle Codewerte mit der Disparität 0

Flop 358 in einem Zustand ist, verbinden die Tor- in den binären äquivalenten Wert umgewandelt,

schaltungen 359 und 361 T— mit 77— und T+ mit ebenso auch alle Codewerte mit positiver Disparität.

77T, wenn der Flip-Flop jedoch im anderen Zustand Alle Codewerte mit negativer Disparität, die emp-

ist, verbinden die Torschaltungen 360 und 362 30 fangen werden, sind ursprünglich Codewerte mit po-

T— mit BT und T+ mit 77 — . Dadurch werden sitiver Polarität gewesen, die in der Sendestelle in-

die ternären Zeichen, die durch T+ und T— dar- vertiert wurden. Sie werden deshalb auch direkt in

gestellt sind, invertiert. Das Steuersignal von den den entsprechenden Binärcode umgewandelt, der

analogen Disparitätsspeichern /, 7 wird im Flip-Flop dem ursprünglichen Code mit positiver Disparität

377 gespeichert, um zu verhindern, daß es während 35 entspricht. Der Takt mit 18,75 MHz ist in der Tei-

\_ΤΘ_Α wechselt. Für Zeichen mit einer Nichtnull- lerstufe 502 durch den Faktor drei geteilt, und man

disparität ist Z_negativ und /, 7 steuern den Inverter. erhält ein Ausgangssignal von 6,25 MHz mit einer

77T und 77^ stellen das tcmäre Ausgangssignal Phase, die durch Synchronisiersignale vom Leitungsdar. Dieses Ausgangssignal wird über Torschaltungen eingang wie folgt festgelegt wird,
mit θ (363, 364) in der Länge auf einen vorgege- 40 Wenn das ternäre Zeichen 000 auftritt, wird ein benen Wert gebracht. Dieser Wert entspricht einer Nu'Hmpuls erzeugt. Dieser wird ausgedehnt, so daß halben Impulslänge. (Eine volle Impulslänge kann das Zeichen zu Pausen-Verhältnis gleich 1 ist, wenn nicht verwendet werden, da ein Teil der ternären das durchschnittliche Auftreten einmal pro 1000 Ziffer I₇- für die Übersetzung und Einstellung des Worte ist. Dieses Zeichen wird an eine Integrations-Inverters verlorengeht.) Diese Impulse steuern den 45 anordnung angelegt, die eine Amplitudenausweranalogen Disparitätsspeicher 208. Der Disparitäts- tungsanordnung steuert. Deshalb ist der Gleichspeicher 208 besteht aus einem nicht dargestellten Strompegel aus dem Integrator abhängig von dem Kondensator, der während positiver ternärer Ziffern Auftreten der Nullzeichen, und wenn dieses den in eine Richtung geladen wird und in der anderen Wert 1 pro 1000 Zeichen überschreitet, dann kippt Richtung während negativer Ziffern. Die Spannung 50 die Amplitudenauswerteschaltung um und veranlaßt, an diesem Kondensator wird an eine Auswerteschal- daß ein ternärer Takt-Austastimpuls erzeugt wird, rung angelegt, deren Ausgangssignal dann / und 7 Dieses wird so lange wiederholt, bis die Synchroniist, dabei ist / positiv, wenn die aufaddierte Dispari- sierung wieder erreicht wird. Das binäre Ausgangstat negativ ist. signal des Umwerters 501 wird an einen Parallel-

Der Disparitätsspeicher ist nicht sehr genau in- 55 speicher 503 angelegt, und von dort werden die Zeifolge von Ungenauigkeiten bei den Taktperioden und chen mit dem 6,25-MHz-Takt zu einem Parallelvon Komponententoleranzen. Wenn Zeichen mit Serienumwerter 504 übertragen. Der 6,25-MHz-Taki einer Nichtnulldisparität übertragen werden, ergeben wird in dem Vervielfacher 505 um den Faktor 4 versieh dadurch gelegentlich nicht notwendige Inver- vielfacht, so daß man einen 25-MHz-Binärtakt er· sionen, die jedoch keine digitalen Fehler hervor- 60 hält, der dann verwendet wird, um die Binärzifferr rufen. Wenn hauptsächlich Zeichen mit der Dispari- in Serienform an den Ausgang anzulegen,
tat 0 übertragen werden, können diese Fehler ver- Die logischen Kreise des Empfängers sind aus anlassen, daß der Kondensator auf einen Extremwert führlicher in den F i g. 6 a und 6 b dargestellt. Dabe aufgeladen wird. Die Transistoren werden gesättigt schließt sich die Darstellung der Fig. 6b rechts ar und veranlassen, daß die nächsten Zeichen mit einer 65 die Darstellung der F i g. 6 a an. Die beiden binärer von 0 abweichenden Disparität dann unkorrekt in- Zeichenfolgen, die den Zeichen H - und H — in vertiert werden. Um dieses zu vermeiden, wird der Sendeumwerter entsprechen, werden von dem Emp Eingang des Disparitätsspeichers während Zeichen längsregenerator empfangen. Sie werden dann übe

die Torschaltungcn 601 und 608 in i-weWtufige Schieberegister eingespeichert, die ..his den Flbi-Flops 6Ο2". 603_? 604 und 609. 610 und hl! bestehen. Durch zusätzliche Torschaltungcn 605. 606. 607 612 und 613 am Schieberegister wird die >Fhi Γ-:: an einen Ausgang anzuschließenden Aronrüin-v-,^{1 :}n angemessenen Grenzen gehalten.

Von der Regenerationseinrichtung 'Je- ίϊιτιρϋιηι.·'. rs wird ein 18.75-MHz-Takt -empfangen. Dieser -\-b\\ in Rechteckform gebracht und über die Torscbnhungen 614, 615, 616 geleitet. Das AusgangSM-jniii -.icr Torschaltung 616 steuert clic aus wn Kinpscnai:i:;·- gcn 617 und 618 bestehende Teile; stufe, die durch den Faktor 3 teilt. Das Ausgangssignai dicker Tciierstufe wird an den Frequenzvervielfacher 505. in dem eine Vervielfachung um den Faktor Ί stattfindet, eingelegt. Gleichzeitig sicllt das Ausgaugssignal Steuerimpulse für die Synchronisierung der lernären \mu binären Teiler dar.

In dem Frequenzvcrvielf.icher wird die Frequenz an einen abgestimmten Verstärker anceie·..;, der auf die (i.25-MHz-Grund\velle abgestimmt ist. Diese Grundweile wird dann einer Doppciwcggicicbriehtung unterzogen, so daß man gerade 'li'vniouische erhält. Die 4. Harmonische mit 2? MiI- wir·.'· in einem zweiten abgestimmten Verstärker herausgezogen und liefert den 25-MHz-Takt für den aus de:i Flip-Flop Schaltungen 651 und 652 bestehende" Verteiler für vier Ziffern und für den FCM-Em;.:- fangsanschluß.

Das. Tcrnarzeichen, das umgcwi-rte·. werden -v-ii. ist dasjenige, das in den beiden Finuan:;sseh!e:-cregistern enthalten ist. wenn der AbU'.stimpuls · ■■■:■'· auftritt. Wenn dieses Zeichen den V>, ort ¹MiO .'.;'. ti:i'i 1; gib: eine Torschaltung 620-621 -·:π !^:.:η;:ύιρη einen Ausgangsimpuls führend iL- Feil ~_;.- :b. Dieser --vird in cer niormsiabiicr, ki^p'-ch.'.itiir,.: -.!~0 auf SO ns ausgedehnt. Das Aiisi:.::"i;.ssigi"nl ·.:;·: scr monostabilen Schaltung hat ein /eichen-tu-P-ijsc-VcrhäUnis \on 1:1. wenn das mittlere Auhrcien "'~r. Zeichen 000 1 : 1000 betragt. Wenn dieses Verhältnis überschritten wird, läßt der Gleichstrompegel von dem lutecrationskrcis 671 die damit verbundene Ampliludenausvcrteschaltung umkippen. Die Amplitudenauswertcschaltung gibt ein negatives Eingangssignal an die Torschaltung 672. Wenn da·; Takteingangssignal für die Torschaltung 672. das von der Torschaitune 616 abgegeben wird, eins nächste Mai negativ ist, läßt das Ausgangssignal der Torschaltung 672 die monostabile Kippschaltung 673 kippen, die einen 60-ns-Taktunterdrüekungspuls erzeugt, durch die der Umwerter um eine Ziffer relativ zum einkommenden Ternärcode springt. Dieser Taktimpuls steuert auch die monostabile Kippschaltung 674. die einen 100-us-Sperrimpuls erzeugt, der die Ausgänge der Torschaltungen 672 und 675 sperrt. Dieses ist notwendig, damit sich der Integrationskondensator teilweise entladen kann, weil sonst mehrere Taktaustastimpulsc in schneller Folge erzeugt werden könnten und die richtige Synchronisierungsbedingung überlaufen wird

Das Schieberegister gibt ein paralleles Eingangssignal an die Torschaltungen 622 bis 648. mit denen die Umwertung durchgeführt wird. Die Ausgangesignalc dieser Anordnung, die bei icdcr ternäien Taktperiode ändern, sind einmal nach drei tcrnärcn oder nach vier binären Taktperioden miii-e Hin TakiimpuK 47' \on dem Verteiler fur 4 /ilTcrn dei

aus der Torschaltung (>S0 und den Flip-Flops 651 Miid ö52 besteht, überträgt das Ausgangssignai des ' 'mweru-rs in den raraiiclspcicher 503 mit den FHn-FUy-s 65.? bis 656. in dem es für \ icr binäre Taktpcriodi"'-. gespeichert wird. Die binären Ziffern werden über d c Torschaltung™ 657 bis 660 ; ■ ^erien- !"-.■■'.■!i! ai;Si-ee:-en. in einem Kreis mit den 'L-rsdial-',uncijv: 665 bis 668 werden die Signale dann mit dem T;;jv 7- in ..,er Zeitiage regeneriert, '"!iesc Regeneration πι-h:: ähnlich wie beim Sender.

■'■ π-- ;·': ·.: 4 ist ::u entnehmen. -daß ein Teil der Zc;"':i"v F verwei-det '.'urde. -..:m den Inverter ein-.-■■.isiei'c'¹. '^iinit Oie F-oi n-ation · eriügbar ;st. mit Oer '.ic! !^verier gesteuert werden kann, sind die F'ip- ;"-:ops ο τ ο _MIUi 323 vorgesehen, die die informationen - ■ :ü\d Z festhalten, die vom Schieberegister absiCi-.cbe,- ν■ linien. Da außerdem die Ziffer 1 ,.- bei 77- ·.!!!·.! Π - nicht die volle Länge hat. können nur Unpulse mit halber Länge Tür den Eingang des Dispa^riläiⁱ/ählers \-crwcndct v.-erden. Das .Ausgangssignai / üiese- ^:?.isr:\riiäiszähicrs 208 \vird für die Eiiis.teiiung aes inve:u.'i"s bereits dann benötigt, wenn die Ziffer e vies .oiSiergehenden Wortes noch aneeiegi -st.

Man λα'ΐη dieses vermeiden, indem man den Pa:- Ji'leherien.vvand'er und den inverter durch den 25-MlLr Takt '-teuer!, wie es in Fig. 7 dargestellt ist. Fin Zeiidiagramm für diese Anordnung ist in der F i μ. ;^:, viargesleilt. i^as Schiebereeister 700. der Parrii'ei^re'.cher 70!. der TakUciier 702 und der Um- -ACiicv 703 entsprechen denen, die in Fi c 2 ver-■■-.i'.-.de; >ipci. «Der ParaDelscrienwandler 704 arbeitet e- \':"i :nii einem 25-MHz-Takt. so daß der i'mwer- ;cr "i^iJ- !'rd vier inverter ^05 eine freie Ziffernperiode lü'be:-.. \\'.s .-Misrangssignni des Inverters wire; dann ■ iP ■-. ,:!.n F-e.]ucn'/.ii;rise:/cr 709 angelegt, in .:cm die •e-^:-.Fe;-! Z'JTern veitiieh regeneriert wcroeri, bevor sie -..-ι :''ir:\ '. oitüi^-sKreis 706 wcitcrgeccbcn werden. :):e^ce; Fri:-.-:.enzumset7C" ^ird durch einen Γ.:'κ; mit F<~5 'ü;.· vpni Ver^vieifachcr 707 gesteuert. Der Pis.-aritäivzählcr ist dem in F i g. 2 dargesicllten

.^rür die Cbcriragung der 3 Ternärziffcrn stehen, .".!so ^J Zeitlagen zur Verfügung, d. h.. eine Zeitlacc bleibt frei. Diese frei bleibende Zciilage crmöclicht, das -JO ns für die Umwertung und für die Einstei-Uing des Im'ertcrs zur Verfügung stehen. Die Einjiangssignnie für den Disparitätsspeicher sind 40 ns lang, und das Ausgangssignal wird erst 10 bis 15 n? nach dem Ende des vorhergehenden Wortes, geprüft

Nach dem Inverter werden die ternären Impuls· reihen 77^r und Ή~ mit dem 18,75-MHz-Takt re generiert, um die Ausgangsstufe zu steuern. Durcr die Verwendung des beschriebenen Umwerters benötigt man für ein 24-Kanal-System mit 1536 kbit ■ eine Leitungsfrequenz von 1152 kHz und erhält da durch eine Verbesserung des Nahnebensprechens un 5 bis 6 dB bei einem Kabel mit 0,9 mm Leiterdurch messer. Dadurch ist es möglich, daß mehr Kabel paare für die PCM verwendet werden können.

Andererseits kann die Kapazität einer bestehendei i^fS-kllz-Strecke um 512 kbit/s vergrößert werden d.h.. es können 32 Kanäle, statt bisher 24 Kanäle iibcrtracen werden. Da 24 Kanalgruppcn allgemei: cinceführi Mnd. ist es unwahrscheinlich, daß 32 Ka niiiL'nippcn gebildet werden. Jedoch können die zu al'liehen ^c 12 kbit's dazu verwendet werden, da !i'Hii e:'i K.mal für die Musikübcrtragunc oder ei D:\ri-nii iur hohe Geschwindigkeit zusätzlich /

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den 24 Sprachkanälen vorgesehen wird. Ein für diesen Zweck vorgesehener Umwerter braucht keine Frequcnzäiiderungsmittel und auch keiner. Teiler durch den Faktor 4, da die Leitungszificrrmc die gleiche wie beim 24-Kanal-PCM-Anschluß ist. Dadurch werden die Kosten des Umwerters verringerl. In der Fig. 9 ist ein Blockschaltbild einer Anordnung dargestellt, mit der diese Zusammenfassung möglich ist. Der Programmkanal wird zuerst in einem Coder 900 binär codiert, und man erhält 51?. kb/s. t)er Coder wird durch einen 1536-kHz-Takt ge-Iteucrt, der von der 24-Kanal-PCM-Endcinricbtung §01 abgeleitet wird. Der Umwerter 902 empfängt die feinär codierte PCM der 24 Kanäle und das binär Codierte Musikprogramm zusammen mit einem Takt ton 1536 kHz und mit Synchronisiersignale!!. Das

10

Ausgangssignal des Umwerters besteht aus ternär codierten Signalen mit geringer Disparität mit 1536 kb/s. Der Empfänger ist entgegengesetzt zum Sender aufgebaut. Das Binarsignal mit 512 kb/s wird vom Aus-S gang des Umwerter.; 903 abgenommen und im Decoder 904 in die ursprüngliche Form zurück dekodier;, während die binäre PCM der 24 Kanäle zu dem PCM-Anschluß 905 übertragen wird, zusammen mit dem Takt von 1536 kHz. Im PCM-Anschluß

ίο 905 wird das Synchronisiersignal herausgezogen und ?.uw Umwerter zurück übertragen. Dadurch kann eine Synchronisation auf beiden Seiten erreicht werden, ohne daß die gesamte Synchronisierzeit vergrößert werden muß, was der Fall wäre, venn die Synchronisierung in den Umwerterstufen durchgeführt werden müßte.

Hierzu 10 Blatt Zeichnungen

Claims (1)

durch erreicht, daß die binären Zeichen in ternäre Patentansprüche: Zeichen mit der Disparität O bzw. mit einer Disparität nur einer Polarität umgewandelt werden, daß die

1. Anordnung zur Übertragung von binären Disparität der übertragenen Zeichen aufaddiert wird, Zeichen, dadurch gekennzeichnet, daß 5 daß beim Überschreiten eines vorgegebenen Grenzdie binären Zeichen in ternäre Zeichen mit der bereiches die Zeichen mit einer Disparität der einen Disparität 0 bzw. mit einer Disparität nur einer Polarität so lange in Zeichen der anderen Disparität Polarität umgewandelt werden, daß die Dispari- invertiert werden, bis ein zweiter vorgegebener tat der übertragenen Zeichen aufaddiert wird, Grenzbereich unterschritten wird und daß in der daß beim Überschreiten eines vorgegebenen io Empfangsstelle die ternären Zeichen wieder m bi-Grenzbereiches die Zeichen mit einer Disparität näre Zeichen umgewandelt werden.

der einen Polarität so lange in Zeicheü der an- Eine Weiterbildung der Erfindung besteht dann,

deren Disparität invertiert werden, bis ein zwei- daß die Bitfolgefrequenz ändernde Mittel vorgesehen

ter vorgegebener Grenzbereich unterschritten sind, durch die die Bitfolgefrequenz der ternären