DE1774895A1 - Einrichtung zur Speicheradressierung mit mehreren Adressenerzeugungs-Wegen und -Quellen - Google Patents

Description

IBM Deutschland Internationale Büro-MtuMnen Gesellschaft mbH

Böblingen, 26. September I968 Iw -hn

Anmelder in:

International Business Machines Corporation, Armonk, N. Y. 10 504

Amtliches Aktenzeichen:

Ne uanme ldun g

Aktenzeichen der Anmelderin: Docket EN 9-67-040

Einrichtung zur Speicheradressierung mit mehreren Adressenerzeugungs-We gen und -Quellen

Die Erfindung betrifft eine Einrichtung zur Speicheradressierung mit mehreren Adressenerzeugungs-Wegen und -Quellen in einem durch Steuerworte mikroprogrammierten Datenverarbeitungssystem mit einem Hauptspeicher und einem Aktiv spei eher, die über Speicher-Adressenregister adressiert werden, mit einem Steuerwortregister und einem Steuerwortdecoder,

Dateiiverarbeitungssysteme, welche keinen Schnellspeicher (auch Aktivspeicher genannt) enthalten, sind in ihrer Ve rarbeituiigwgesc hwindigkeit beschrankt, da die arithmetische Verarbeitungseinheit mit wesentlich höherer Geschwindigkeit arbeiten kann als Zugriffe /,um Hauptspeiche r gemacht werden können, lim diesen Unterschied in der Arbeitsgeschwindigkeit auszugleichen,

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hat man einen Aktivspeicher vorgesehen, welcher zwischen die ,ye tungseinheit und den Hauptspeicher geschaltet wird. Aus der französischen Patentschrift 1 355 606 ist ein solches Speichersystem bekannt. Da das Auslesen aus dem Hauptspeicher durch die Verwendung eines nicht destruktiven Aus Ie se verfahrene relativ rasch geschehen kann, werden die Operanden in diesem System direkt vom Hauptspeicher in das Rechenwerk übertragen. Das Einschreiben in den Hauptspeicher dauert jedoch wesentlich langer und daher wird für das Einschreiben in den Hauptspeicher vom Aktivspeicher Gebrauch gemacht. In dem bekannten Speichersystem werden nur ganze Worte übertragen und ist eine Unterteilung in Bytes nicht möglich.

In einem mikroprogrammie rten Datenverarbeitungssystem ist im Hauptspeicher meist ein Bereich zur Aufnahme von Mikroprogramm-Steuerwörtern vorgesehen. Ein weiterer Bereich des Hauptspeichers enthält die zur Verarbeitung eines Programms notwendigen Daten und Makroinstruktionen. Beim Gebrauch von Steuerwörtern ist es meist nicht möglich und auch nicht erwünscht, die jeweilige Operandenadresse vollständig und explizit in das Steuerwort aufzunehmen. Vielmehr ergibt sich die Operandenadresse durch Kombination von verschiedenen Teiladressenangaben. Auch kann die Hauptspeicheradresse des Operanden ganz oder teilweise im Aktivrfpeicher stehen. ■>,*<.

Bei Adressierung von bestimmten Bereichen mit vorherbestimmtem Zweck

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im Hauptspeicher ist eine Angabe der vollständigen Adresse nicht nötig und können verschiedene Bits der Operandenadresse unabhängig von der Bildung der eigentlichen Operandenadresse direkt in das Adressenregister gesetzt werden. Um diese Adressierungs-Betriebsart möglich zu machen, sind De codier schaltun ge η und Torschaltungen zum Setzen der Bits notwendig.

in

Aufgabe der Erfindung ist es, einem mikroprogrammierten Datenverarbeitungssystem, welches von Steuerwörtern Gebrauch macht und einen Haupt- sowie einen Aktivspeicher aufweist, eine Einrichtung zur Adressierung des Hauptspeichers vorzusehen, welche die Berücksichtigung der oben erwähnten Bedingungen gestattet. Insbesondere soll eine Einrichtung zur Adressierung eines Hauptspeichers vorgesehen werden, der in Großmoduln unterteilt ist, welche aus mehreren Kleinmoduln bestehen, wobei manche Moduln für bestimmte Zwecke reserviert sind.

Die Erfindung ist gekennzeichnet durch einen Speicheradressen-Assembler, welcher Adressenangaben vom Aktivspeicher, vom Steuerwortregister und einer Zwingschaltung empfängt und die Speicheradresse ins Hauptspei ehe r-Adressenregister überträgt.

Die Erfindung/isreist die folgenden technischen Vorteile auf: im Hauptspeicher ist der Steuerbereich und der Datenbereich getrennt adressierbar;

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innerhalb eines Moduls kann durch die Verwendung eines Konstanten-Feldes im Steuerwort eine relative Adressierung durchgeführt werden; ein Großteil der Adressenarithmetik kann ohne Spei eher zugriff durchgeführt > werden. Ein weiterer wesentlicher Vorteil besteht darin, daß durch die Verwendung der erfindungsgemäßen Zwing schaltung die Adressenbildung wesentlich reduziert werden kann, da ein Teil bestimmter Adressen sehr » rasch von der Zwing schaltung geliefert wird.

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Die vorliegende Erfindung wird im folgenden anhand eines Ausführungsbeispieles und den zugehörigen Zeichnungen näher erklärt. Es zeigen:

Fig. 1: ein allgemeines Blockdiagramm einer Verarbeitungseinheit,

in der die vorliegende Erfindung vorteilhaft anzuwenden ist,

Fig. 2: die Lage der Fig. 2a bis 2o zueinander,

Fig. 2a-2o: ein genaueres Blockdiagraxnm eines Verarbeitungssystems, in dem die vorliegende Erfindung verwendet wird,

Fig. 3: die Anordnung der Fig. 3a bis 3p,

Fig. 3a-3p: eine genauere schemata sehe Darstellung der Untereinheiten-Adressier- und Modifizier-Schaltung und des in den Fig. 2c bzw. 2k dargestellten ersten und zweiten Adressweges,

Fig. 4: die Anordnung der Fig. 4a bis 4i,

Fig. 4a-4i: eine schematische Darstellung der Zwing schaltung und der

Assembler, die in den Fig. 2m und 2k dargestellt sind,

Fig. 5a, 5b: Impuls-Zeitdiagramme, die mit den in den Fig. 3a bis 3p gezeigten Schaltungen verbunden sind,

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Fig. 6: die Hauptunterteilung eines Speicher Steuerwortes,

Fig. 7: eine Zuordnungstabelle für Speicher register d^s in Fig. 1

gezeigten aktiven Speichers,

Fig. 8a-8c: das Format der verschiedenen in der vorliegenden Erfindung verwendeten Steuerwörter und

Fig. 9: die Anlage eines typischen Steuerspeichers unter Verwen

dung der vorliegenden Erfindung.

Kurze allgemeine Beschreibung

Als Ausführungsbeispiel für die vorliegende Erfindung wird eine Datenverarbeitungsanlage beschrieben, die zwei getrennt adressierbare Speicher, einen Hauptspeicher und einen Aktivspeicher enthält. Der Hauptspeicher nimmt soowhl Daten und zugehörige Problemprogramme als auch die Mikroprogramme für die interne Ablaufsteuerung auf, während der Aktivspeicher, der sehr kurze Zugriffs zeiten hat, häufig benutzte oder gerade zu bearbeitende Daten und Adressangaben speichert.

Weiterhin ist eine Anzahl von Tor schaltungen vorhanden, die Assembler genannt werden und dazu dienen, Daten aus mehreren Quellen selektiv

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auf eine Haupt-Datenleitung zu geben. Die Haupt-Datenleitung führt vor allem zu den beiden Speichern, aber auch zu einigen weiteren Registern und Schaltungen der Datenverarbeitungseinrichtung. Auch die Adressiereinrichtungen für die beiden Speicher enthalten Assembler, mit deren Hilfe die erforderlichen Adressen aus mehreren Quellen selektiv erstellt werden können

Die Anlage ist so eingerichtet, daß beim Zugriff zum Hauptspeicher jeweils ,

ganze D ate η-Einheiten - im folgenden auch Wörter genannt - entnommen werden, während das Rechenwerk nur je einen Teil einer Dateneinheit - im folgenden auch Byte genannt - verarbeitet.

In Fig. 1 ist ein Blockschaltbild der Datenverarbeitungseinrichtung gezeigt. Ein Hauptspeicher 2 speichert Informationsbits in Magnetkernen, Transistor stufen oder anderen geeigneten Medien. Eine Anzahl Bits sind jeweils in einem Speicherwort zusammengefaßt. Die in der beschriebenen Datenverarbeitungsanlage verwendeten Wörter umfassen vier Datenbytes. Jedes Byte enthält acht Informations bits. Bei Zugriff zum Hauptspeicher 2 wird jeweils ein Wort (32 Informationsbits) übertragen. Der Hauptspeicher 2 speichert Steuerwörter (Mikroprogramm) in einem Steuer speicherbe reich 4, der mit einem Datenspeicherbereich 5, welcher zur Aufnahme von Daten- und Programm-Informationen dient, eine Einheit bildet. Aufgabe der Steuerwörter ist es, das Verarbeitungssystem so zu steuern, daß die in dem Speicherbereich 5 enthaltenen Daten richtig verarbeitet werden.

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Alle aus dem Hauptspeicher ausgelesenen Informationen werden auf eine Speicherdaten-Ausgangsleitung 6 gegeben, die die Informationswörtcr vom Hauptspeicher 2 auf einen Speicher-Assembler 8 überträgt. Diese Wörter werden vom Assembler entweder in ein Steuerregister 9a und von dort auf eine Steuerregister· Decodierschaltung 9b gegeben oder direkt an den externen Assembler 10 geleitet,. Aus dem Steuerspeicher-Bereich 4 ausgelesene Steuerwörter werden in das Steuerregister 9a gesetzt und dann decodiert, um die Ausführung der durch das Steuerwort vorgeschriebenen Operation zu erreichen. Aus dem'Datenspeicher-Bereich 5 ausgelesene Daten oder Instruktionen werden auf den externen Assembler 10 geleitet, und laufen danach unter der Steuerung des gerade auszuführenden Steuerwortes weiter. Abhängig von diesem Steuerwort werden die Daten a\if einen Einheits- oder ■ Wortassembler 12 geleitet.und danach - entsprechend der Stellung einer Torschaltung 13 - selektiv auf einen Untereinheiten- oder Bytcassemblcr 14 gegeben. Der Ausgang dieses Byteasscmblcrs 14 ist mit der Haupt-Datenleitung 16 verbunden, die Wörter vom Byteassemblcr 14 auf einen Aktivspeicher 17, mindestens ein externes Register 18, eine Zugriffs- und Modifizier-Schaltung und zwei Eingangsregister 21 und 23 weiterleitet. Die Register

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21 und 23 stellen den Eingang zum Rechenwerk (ALU) 25 dar. Den Ausgang des Rechenwerkes bildet die Z-Sammelleitung, welche mit dem Einheiten-Assembler 12 verbunden ist. Die Leitung 16 stellt außerdem den Eingang für den Hauptspeicher 2 dar.

Der Aktivspeicher 17 ist eine getrennte Speichereinheit, die vom Hauptspeicher unabhängig ist, und enthält als Speicherelemente Transistoren oder entsprechende aktive Bauelemente. Die Wahl solcher Bauelemente als Speicherelemente ist durch die Anforderung diktiert, daß der Aktivspeicher eine möglichst schnelle Zugriffszeit haben muß. Die Adressierung der Aktivspei ehe reinheit 17 erfolgt über einen Aktivspeicher-Adressen-Assembler 27, der Informationen von mehreren Quellen empfängt, wozu ein Ab Schnitts-Auswahlregister 28 gehört, ein Wort-Auswahlregister 30, der Speicher-Assembler 8, das Steuerregister 9a und die Steuer register-De codier schaltung 9b. Die x- und y-Treiberleitungen des Aktivspeichers bilden den Ausgang dee Assemblers 27. Beim Aktivspeicher 17 erfolgt die Eingabe von Daten Über die Haupt-Datenleitung 16; bei der Ausgabe werden die Daten auf eine Ausgangsleitung 32 ausgelesen und dann auf den Einheiten-Assembler 12 geleitet.

Der externe Assembler 10 ist eine Gruppe von Schaltungen, die Datenwörter vom Speicherassembler 8 empfängt oder von externen Registern,

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von denen eins bei 18 dargestellt ist. Den Ausgang des externen Assemblers 10 bildet die Ausgangsleitung 34, die mit dem Einheiten- oder Wortassembler 12 verbunden ist.

Der Wortassembler 12 ist in vier Sätze von speichernden Schaltungen aufgeteilt, die je ein Datenbyte enthalten können. Den Eingang zum Wortassembler 12 bilden der externe Assembler 10, die Ausgangsleitung 32 des Aktivspeichers und eine Rechenwerks-Ausgangsleitung 36. Der Ausgang des Assemblers 12 ist mit dem Untereinheiten- oder Byteassembler 14 und einem Speicher-Adressen-Assembler 38 verbunden. Eine Zwingschaltung 39 bildet einen zweiten Eingang zum Assembler 38. Der Ausgang des Speicher-Adressen-Assembler s 38 ist an das Speicher-Adressen-Register 40 und das Anschluß-Adressenregister 42 angeschlossen. Der Ausgang des Registers 40 ist an ein Ersatz-Adressen-Register 44 und an Adressier-Schaltungen 46 im Hauptspeicher 2 angeschlossen. Der Ausgang des Registers 40 ist außerdem mit einer Speicher-Steuerschaltung 48 verbunden, die ihrerseits wieder eine Speicherschaltung 50 mit Steuersignalen versorgt. Der Ausgang des Registers 42 wird auf den Speicher-Adressen-Assembler 38 geleitet. Der Ausgang des Registers ist mit dein externen Assembler 10 verbunden.

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Ο iTi.ή : ο :* ο R>* s ch'.'t*ib\;ni; vor. Kunkl i < >:ί s c· Ί (·.:. ■ · ii ■ · .·. i... rl T,.-.:. . . . ... Ia den Fig. 2a bis 2o ist ein genaueres Blockschaltbild t:ir.v:.-> Datenverarbeitung systems dargestellt, das in r"ig. 1 xwr.uch.sl in einer Ucbersichtsdarstellung gezeigt wurde.

Der Hauptspeicher 2 ist von der üblichen Bauart und verwendet Magnetkerne, Transistorstufen oder andere geeignete Meaicn zum Speichern einzelner Bits. Der Speicher ist aus Speicncr-Grundmoduln 54 bis 57, die in den Fig. 2e und 2j dargestellt sind, zusammengestellt und deshalb auch erweiterungsfähig. Die Moduln 54 bis 57 sind gleich ausgestattet und verwenden die nachfolgend aufgeführten Schaltungen als Zulieferschaitunger. für den Grundspeicher. Die Speicherdätcncingangs-Schaltung 58 (SDBI) empfängt die Information von der Hauptdatenleitung Ιό. Eine Speicherwirkschaltung 59 zeigt an, dass die auf der Schaltung SDBI 58 verfügbare Informationen an der Stelle im betreffenden Speichermodul zu speichern ist, die durch

den Inhalt der Adressier-Schallung 46 bestimmt wird. Die Speicherwirkschaltung 59 gibt einen Halbwahlstrom an alle Stellen in dem ausgewählten Speichermpdul^und die von der Adressier-Schaltung 46 gewählten Leitungen liefern den übrigen halben erforderlichen Wahlstrom. Die auf diese Weise ausgewählten

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Stellen empfangen die Daten von der SDBI-Schaltung 58. Beim Lesen wird das durch die Adressierschaltung 46 gewählte Wort auf die Speicherdaten-Ausgangs schaltung 6i (SDBO) ausgelesen.

Alle übrigen Moduln speichern und lesen die aus 16 Daicnbiis bestehenden Datengruppen (je Modul ein Halbwort) in ähnlicher Weise, da sie gleich ausgerüstet sind. Die Informationseinheit, das Worf, ist in vier Bytes von je acht Datenbits unterteilt. Jedes Speichermodul arbeitet mit Halbwörtern, Eine Speichermodul-Auswahl-Schaltung 62 wählt jeweils zwei Speichermoduln, Einzelheiten solcher Auswahl-Steuerungen sind allgemein bekannt. Diese Schaltung aktiviert selektiv die Ausgangsleitungcn 63 bis 66, um je zwei Halbwörter auf den Speicher-Assembler 8 auszulesen. Der Ausgang des Speicher-Assemblers 8 wird durch die

Speicher-Aesembler-Ausgang'sleitung (SDABO) 67 gebildet. Diese Leitung überträgt jeweils eine ganze.Informationseinheit von Datenbits. Dem externen Assembler 10 wird eine ganze Informationseinheit (ein Ganzwort) parallel präsentiert,

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Assembler :

Der in Fig. Zb dargestellte externe Assembler 10 hat vier voneinander getrennte Unterassembler 69a bis 69d für je ein Informations-Byte. Wie bereits gesagt, umfasst die von der Speicher-Assembler-Ausgangsleitung 67 übertragene Information ein Wort von vier Bytes, so dass jeder Unterassembler 69a bis 69d ein Byte verarbeitet. Der externe Assembler empfängt Informationen von weiteren Quellen. So werden z.B. Daten vom · Multiplex-Kanal 70 durch die Leitungen 71a bis 71d auf die Unterassembler 69a bis 69d verteilt. Der Multiplex-Kanal ist ebenfalls 32 Bits breit. Ein weiterer Eingang erfolgt von verschiedenen Schaltern in einer Schalteranordnung 74, die sich auf dem Bedienungspult befindet. Die Schalter 74 können Informationen, besonders Adressen, in den Hauptspeicher über den externen Assembler 10 eingeben. Jeder Schalter kann eine Hexadezimalzahl eingeben. Da eine Hexadezimalzahl zu ihrer Darstellung vier Bits erfordert, kann jeder Unterassembler zwei Schaltpositionen aufnehmen. Die Schalter tragen die Bezeichnungen AB, CD, EF und GH, und ihre Signale werden über die Leitungen 75 bis 78 auf die Unterassembler 69a bis 69d verteilt. Eine weitere Informationsquelle für den externen Assembler ist eine Maschinenprüfschaltung 79a. Diese Schaltung findet nur

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Zugang zum externen Assembler 10 über eine Leitung 80

und den Unterassembler 69c. Die Speicher-Schutz-Schaltung 79b ist über eine Leitung 81 mit dem Unterassembler 69d verbunden.

Der Ausgang des externen Assemblers 10 ist mit dem Wortassembler 12 verbunden über eine Leitung 82, die eine Informationseinheit (ein Wort) aus 32 Bits parallel in vier Bytekanälen übertragen kann. Der Wortassembler 12 umfasst vier

Unterassembler 83 bi's 86, die je eine Informationsuntereinheit oder ein Byte verarbeiten können. Die vier Kanäle der Leitung 82 sind mit diesen Unterassemblern 83 bis 86 durch mehrere Leitungen 87 bis 90 entsprechend verbunden. Der Wortassembler 12 empfängt eine zweite Reihe von Eingangs Signalen von der Aktivspeichereinheit 17 über eine Aktivspeicher-Ausgangsleitung 91. Die Bytes von der Aktivspeicher-Ausgangsleitung 91 werden auf die Untcrassembler 83 bis 86 durch mehrere Leitungen 92 bis 95 entsprechend übertragen. Auf diese Weise wird z.B. das Byte 0 von der ^eitung 9l/92 auf den Unterassembler 83 übertragen, der andererseits mit Byte 0 von der Datenleitung 82/87 verbunden ist. Ein weiterer Eingang für den Wortassembler ist Leitung 36 vom Rechenwerk (ALU) 25. Im vorliegenden Aus-

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führungsbeispiel übertrügt diese Leitung 36 parallel acht Dalcnbits oder ein Byte. Dieses Byte wird wahlweise über eine der Leitungen 96a bis 96d an einen der Untcrasscmblcr S3 bis 86 weitergegeben.

Die Unterasscmbler 83 bis 86 werden durch eine Reihe von Steuersignalen auf einer Zugriffsleitung 98 mit dem Untcrcinhciten- oder Bytcässembler 14 verbunden. Diese Steuersignale werden durch mehrere Leitungen 99 bis 102 auf die verschiedener. 'Unterassembler 83 bis 86 gegeben. Diese Steuersignale beeinflussen nicht nur den Ausgang der Unterassembler 83 bis 86, sondern steuern auch die Eingänge der Unterasscmblcr 103 bis 106 im Assembler 14. Auf diese Weise kann der Inhalt der Unterassembler 83 bis 86 Über eine Leitung 107 auf die Unterassembler 103 bis 106 des Assemblers 14 geleitet werden. Die Leitung 107 kann parallel vier Bytes (oder vier Informations-Untereinheiten) vom Ausgang des Wortassemblers 12 übernehmen .und ist mit allen Unterassemblern 103.bis 106 des Byteassemblers 14 verbunden. Die Ausgangssignale dee Byteaseemblers 14 werden auf die Kaupt-Datenleitung 16 gegeben, die parallel vier Informations' bytes oder eine ganze Informationseinheit (ein Wort) übertragen kann.

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A -Rcgistcr/B-Registcr :

Ausgangssignalc des Byteassernblcrs 14 werden ausserdcm parallel auf ein A.-Register 21 und einen B-Register-Asücmbler 108 gegeben, die in Fig. 2h dargestellt sind. Der B-Assembicr 108 enthält die beiden Unterassembler 109 und 110. Der Ausgang vom Unterassembler 106 kann wahlweise auf einen dieser beiden Unterassembler 109 und 110 über eine Leitung 112 gegeben werden, zu der auch die Leitungen 113 und 114 gehören, die mit je einem der Unterassembler 109 und 110 verbunden sind. Die Unterassembler 109 und 110 empfangen weitere Eingangssignale ' über eine Steuerregister-Leitung 116. Diese Leitung 116'hat eine Uebertragungskapazität von drei Bytes oder 24 Bits. Sie

wird wahlweise mit den beiden Assemblern 109 und 110 durch zwei weitere Leitungen 117 und 118 verbunden. Die Ausgangssignale des B-Assemblers 108 werden auf das "B-Register 23 über eine B-Assembler-Ausgangsleitung 120 gegeben. Die Auegangssignale ' des A-Registers 21 und des B-Registers 23 kommen als Eingänge durch allgemein bekannte Kreuz- und Torschaltungen 121 und 122 auf das Rechenwerk (ALU) 25. Die Schaltung 121 kann die vier werthohen Bits mit den vier wertniederen kreuzen oder nur die hohen oder nur die niedrigen Bits nach ALU 25 weiterleiten. Die

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Schaltung 122 kann nur die vier hohen oder die vier wertniederen Bits des B-Rcgistcrs 23 nach ALU 25 verschieben. Eine Schaltung 124, welche die Daten unverändert, komplementiert oder um sechs vermehrt weitergibt (ECHT/KQMPLEM./^JL-US*6), liegt zwischen den Schaltungen 122 und 25. Einzelheiten dieser Sc haltungen sind für da« Verständnis der vorliegenden Erfindung nicht erforderlich.

Adressierschaltungen :

Zur Adressierung des Hauptspeichers 2 dienen das Speicher-Adressregister 40 und der Speicheradress-Assembier 38. Das Anschluss-Adressregister 42 dient zur Erhaltung der Adresse, die vor einer Verzweigung Inhalt des Registers 40 war. Das Speicher-Adressregister 40 umfasst mehrere Register 125 bis 127 , die mit Ml, M2 und M3 bezeichnet sind und je ein Byte der Adressinformation speichern können. Das Register 42 enth&lt zwei getrennte Byteregister 128 und 129 (N2 und N3). Der Speicher* Adress-Assembier 38 enthält zwei Unterassembler 130 und 131. Wie alle anderen Assembler empfängt der Assembler 38 Informationen von mehreren Eingangsquellen sowie Steuersignale vom Steuerregister 9a über die Leitungen 132 und' Ho. Das Register 9a enthält jeweils eine Informationseinheit (Wort) aus vier

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Steucrdaten-Bytes. Die Steuerregister-Decodierschaltung 9b leitet aus dem Inhalt des Registers 9a durch Decodierung Steuersignale ab, die an die übrigen Teile und Schaltungen weitergeleitet werden. '

Weitere Quellen für den Unteraeeembler I3Ö sind das Register über eine Leitung 133, sowie der Unterassembler 85 über den Unterassembler 105 und die Leitungen 16 und 134. Die Signale von der Leitung 133 werden auch auf den Unteraeeembler 69c gegeben.

Weitere Quellen für den Unterassembler 131 sind das Register über die Leitung 135, dazu über die Leitung 137 ein Statueregister 136, sowie über den Unterassembler 106.und die Leitungen 16 und der Unterassembler 86. Die Signale von der Leitung 135 werden auch auf den Unteraeeembler 69d gegeben.

Der SpeicherrAdress-Assembler 38 leitet wahlweise Datenbits von der Hauptdatenleitung 16, vom Anschluss-Adress-Register 42, vom laufenden Steuerwort oder vom Statusregister 136 auf das Register 40. .

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Der Inhalt der Sammelleitung 67 wird einem ersten Adressenpfad 13a im Aktivspeicher-Assembler 27 zugeleitet. Die Leitung 67 ist hierzu mit einem ersten Assembler 14Oa verbunden. Die Leitung 67 führt Adresseninformationen, wie im Zusammenhang mit Fig. 3k und 3o noch näher beschrieben ist. Der Ausgang des Assemblers 140a ist mit einer ersten Adre ssen-De codier schaltung 141a verbunden, welche aus einer gewählten Adresse χ-Auswahlsignale erzeugt, welche einer x-Treiberschaltung 14Za zugeführt werden, und y-Auswahlsignale erzeugt, die einer Y-Treiberschaltung 142b zugeführt werden. Die Treiber signale wählen über die Schaltungen 160 und 161 in den Aktivspeichermoduln 156 bis 159 eine Speicherstelle in jedem Modul.

Die Aus gang β signale des Registers 9a werden einem zweiten Adressenpfad 143 zugeleitet. Ein zweiter Adressenassembler 143a empfängt Adresseninformation von der Sammelleitung 140. Der Ausgang des Assemblers 143a wird in einer zweiten Adressen-Decodierschaltung 143b decodiert. Die De codier schaltung 143b erzeugt x-Auswahlsignale, welche einer x-Treiberschaltung 142a zugeführt werden und erzeugt y-Auswahlsignale, welche einer y-Treiberschaltung 142b zugeführt werden.

Das Ab Schnitts-Auswahlregister 28 erhält Signale von der Steuer-Register-De codier schaltung 9b über die Sammelleitung 116 und eine Verzweigungs-Sammelleitung 144a. Das Register 28 liefert Signale zu den

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η- -

Schaltungen 14Oa und 143a über eine Sammelleitung _#144 und Verzweigungs· leitungen 145 und 146. Die Sammelleitung 144 bildet auch einen Eingang zum Unterassembler 69b im externen Assembler 10. Als zusätzliche ' Eingangssignale zu den Schaltern 142 und 143c werden diesen Schaltungen Signale vom Wortauswahlregister 30 über eine Sammelleitung 147 und Verzweigungsleitungen 148 und 149 zugeleitet. Die Sammelleitung bildet außerdem einen Eingang zum Unterassembler 69d im externen Assembler 10.

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Hauptdatenleitung :

Die Hauptdatenleitung 16 dient als Eingangsleilung Tür mehrere weitere Schaltungen. Die Zugriffs- und Modifizier-Schaltung 19 * spricht auf die Bits 0 bi· 7 des Byte 2 der Kauptdatcnlcitung an. Das Statusregister 136 spricht auf die Bits 0 bis 7 de» Byte β Q der Hauptdatenlcitung an. Das Wortauswahlrcgistcr 30 empfangt als Eingangsinformation von der Hauptdatenleitung 16 die Bits 0 bis 7 des Bytes 3. Das Abschnitts-Auswahlregistcr 28 empfängt die Bits 0 bis 7 des Bytes 1 der Hauptdatenleitung. Ein Priorituts-Auswahlregister 152 spricht auf die Bits 0 bis 7 des Bytes 2 der Hauptdatenleitung 16 an. Ein Unterbrechungs-z^ZE-Steuerregister 153 empfängt die Bytes 0 und 1 der Hauptdatenleitung 16. Andere Schaltungen, die auf Signale der Hauptdatenleitung 16 ansprechen, sind eine Verzweigungs-Steuerschaltung 154 (Fig. 2n) und die Daten-Eingangs schaltungen 15S (ASBI) für den Aktivspeicher (Fig. 2k

bis 2m).

Aktivspeicher :

Der Aktivspeicher 17 enthält mehrere Speicher-Grundmoduln 156 bis 159. Diese Moduln brauchen nicht dieselbe Kapazität wie die oben erwähnten Moduln 54 bis 57 zu haben. Eine Aehnlichkeit besteht

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insofern, als in beiden Fällen ein grössercs Speichersystem mehrere kleinere ähnlich konstruierte Grundmoduln aufweist.

Jedes Speichermodul enthält neben der (ASBl) 155 eine x-Adr es si er- Schaltung 160, eine y-Adressier-

Schaltung 161, eine Lesewirk-Schaitung 162, eine Speichcrwirk-Schaltung 163 und eine Daten-Ausgangeschaltung (ASBO) 164. Die in einem Speichermodul zu speichernde Inforrm tion wird auf AS3I 155 gegeben und an der Stelle gespeichert, die durch den Inhalt der Adressier-Schaltungen 160 und 161 bestimmt ist. Die x~ und y-Adressier-Schaltungen wählen zusammen eine Speicherstelle, auf der der Inhalt von ASBI 155 zu speichern ist. In Fällen, in denen die Information vom Grundmodul 156 abzufragen ist, wählt der Inhalt der x- und y-Adressicr-Schaltungen die Stelle, und der Inhalt wird auf die ASBO-Schaltung 164 ausgelesen. Die Lescwirk Schaltung 162 steuert die Entnahme von Daten, während die Spcicherwirk-Schaltung 163 das Einspeichern steuert.

Die Speichermoduln 156 bis 159 speichern je.eine Informationseinheit, die nicht dieselbe Länge zu haben braucht, wie die im Hauptspeicher in den Moduln 54 bis 59 gehaltene Information. Im vorliegenden Beispiel ist die in einem Aktivspeicher-Modul

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(156 bis 159) gespeicherte Informationseinheit acht Bits oder ein Byte lang. Die in den Schaltungen 160 und 161 gespeicherte Adressinformation für die Speichermoduln 156 bis 159 wird parallel von den Schaltungen 142a und 142b auf die Adressier-Schaltungen 160 und 161 gegeben, d.h. daß ein Informationsbyte in jedem Modul gleichzeitig adressiert wird. Beim Einschreiben oder Lesen wird über die Schaltungen ASBI 155 oder ASBO 156 jeweils ein ganzes Byte übertragen.

Wenn also von den Schaltungen 142a und 142b eine Adresse geliefert wird, wird ein Ganzwort von vier Bytes aus den Moduln 156 bis 159 ausgelesen und auf die entsprechenden Bitleitungen in der Aktivspeicher-Ausgangsleitung 91 gegeben. Dieses Ganzwort wird auf die Unterassembler 83 bis 86 über mehrere Verzweigungsleitungen 92 bis 95 gegeben. Dabei ist jedem Aktiv spei ehe rmodul einer der Unterassembler zugeordnet. Die Lesewirk-Schaltungen 162 werden von einer Le se steuerschaltung 165 gesteuert. Die Speicherwirk-Schaltungen 163 werden von mehreren Spei eher-Steuer schaltun ge η 166 gesteuert, von denen jede mit je einem der Speichermoduln 156 bis 159 verbunden ist.

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Sonstiges :

Die in Fig. "3-n dargestellte Verzweigungs-Steucrschaltiinp; 1 5-i cir.-./ur.gl

mehrere Eingangs signale. Ein bereits erwähnter Signalsatz k&rr.rni von der Hauptdatenlcitung 16, Byteposition. 3. Ausserdorr. worden die.

Ausgangssignale des Unterassemblers 131 über eino Leitung i 67 άυί"

die Verzweigungs-Steuerschaltung 154 gegeben. Eine Hoch-Vcrzwcigungä-

Schaltung 108 und eine Niedrig- Verzwcigungs-Schaltung 169 liefern ebenfalls Eingangssignale auf die Verzweigungs-Stcucrsehaltung 154.

Ausgangssignale vom Steuerregister 9a werden über die Leitungen 170 und 171 auch auf diese Verzweigungs-Steuerschaltung geleitet.

Wie bereits gesagt, enthält das Speicheradress-Rcgister 40 drei Unterregister 125 bis 127, die jeweils acht Informationsbits (ein Byte) enthalten. Nur .die Register 126 und 127 werden jedoch zur Wahl einer Speicherstelle in den Moduln 54 bis 57 des Hauptspeichers 'verwendet. Die Bitpositionen im Register 125 wurden bei einer Erweiterung der Speicherkapazität benutzt. Die Ausgänge der Register 126 und 127 werden auf zwei Ersatzadressenregistcr 172 bzw. 173 gegeben. Bei bestimmten Verzweigungsöperätionen müssen Adressen parallel zur Verfügung stehen, wie es durch die Registerpaare 128 und 129 und 172 und 173 geschieht. Die Ausgangseignale der Register 172 und 173 werden auf die Unterasscm'bler 69c und 69d

im externen Assembler 10 über zwei Verzweigungsleitungen 174 und

175 gegeben. ·

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Die AusyanySiiignaU: von den Registern ]2ό und ϊίΊ vfcrüs... .:,.·:· *;ivorter schaltungen i 76 parallel <iui die AdrobSicr-ScrwiIv....,; ·ι*< _,«·«::*·.-> dor Speichermoduln 54 bis 57 gegeben (Fig. 2d und 2i). \i;t dem Spvici".».· modul 55 und der damit verbundenen Adressierschaltung Ίό wirkt · die Bitpoöition 0 des Registers 126 auf einen besonderer. Asacmi/n'-v 17oa (Fig. 2e). Der Speicherdaten-Asscmblcr H enthalt mehrere Unterregister 177 bis 180. Die Speicherkapazität jedes dieser Register beträgt ein Byte und jedes Register spricht auf aubgcwählte Informationsbytes von den Speichermoduln 54 und 55 an. Jeder Zugriff zum Speicher 2 bringt vier Informationsbytes heraus, zwei Bytes von jedem Modul 54 und 55. Die Grundmoduln 56 und 57 sind mit den Registern 177 bis 180 zusatzlich verbunden dargestellt, wodurch die ' Speicherkapazität des Speichersystems 2 erweitert ist.

Ausgangssignale vom Register 127 werden über ein UND-Glied 182 auf die Speicher-Steuerschaltung 181 gegeben (Fig. 2n/2o). Der Ausgang vom UND-Glied 182 bestehtaue mehreren Steuersignalen, die auf die Test- und Einstell-Schaltung 183 gelangen. Die Steuersignale von der Schaltung 183 können einzeln oder kombiniert verwendet werden, um die Test- und Einstellvorgänge der Speichermoduln 54 bis 57 auszulösen.

Ein weiterer Eingang für die Speicher-Steuerschaltung 181 kommt von

einer Speicher-Maskierungs-Schaltung 184, die über eine Leitung 185 mit einem Register in der Zugriffs- und Modifizier schaltung 19 verbunden ist. Ein weiterer Eingang für die .Schaltung 181 kommt von der in der Fig. 2a dargestellten Schalteranordnung 74 über «ine Leitung lt>o.

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. VB -

In den Fig. 3a bis 3h wird eine genauere Darstellung der Schaltung und einiger damit verbundener Schaltungen gegeben. In Fig. 3a wird eine B-Quellen-Byteadre ssen-De codie rs chaltung 256 gezeigt, welche eine Anzahl Und-Glieder 257 bis 260 aufweist. Jede Und-Schaltung empfängt zwei Eingangssignale und erzeugt zwei Aus gangs signale. Wenn beide Eingangs signale anwesend sind, erzeugt die Und-Schaltung ein positives (Wirk-) Aus gangs signal. Wenn nicht beide Eingangs signale an die Und-Schaltung angelegt werden, erzeugt die Und-Schaltung ein negatives Aus gang s signal. Die Und-Schaltung 257 empfängt als Eingangs signale: ein +Cl Bit 4 Signal und ein +Cl Bit 5 Signal. Zu Beschreibungsz wecke η ist die Erzeugung dieser beiden Signale vom Steuerregister 9a dargestellt. Das Steuerregister 9a umfaßt vier Byteregister 0 bis 3. Jedes dieser Register hat eine Kapazität von acht Bits. Eine 0 in Bit 4 von Byte 1 wird als +Cl Bit 4 dargestellt. Eine binäre 1 wird als ein Minussignal dargestellt. Die Aus gangs signale umfassen ein +0 und ein -0 Ausgangs signal.

Das Und-Glied 258 empfängt zwei Eingangs signale, nämlich ein +Cl Bit 4 Signal und ein -Cl Bit 5 Signal. Die Aus gangs signale des Und-Gliedee 258 sind das +1 und das -1 Ausgangesignal. Die Und-Schaltung 259 empfängt zwei Eingangs signale, nämlich ein -Cl Bit 4 Signal und ein +Cl Bit 5 Eingangssignal. Der Ausgang des Und-Gliedes 259 besteht aus dem +2 Ausgangssignal und dem -2 Ausgangssignal. Das Und-

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Glied 260 empfängt zwei Eingangs signale, nämlich ein -Cl Bit 4 Signal und ein -Cl Bit 5 Signal. Der Ausgang des Und-Gliedes 260 besteht aus einem +3 und einem -3 Ausgangs signal. Die Ausgangs signale der Schaltung 256 werden einer Cl Decodier-Sammelleitung 262 zugeführt. Die Sammelleitung 262 führt zu einer Erhöhungs- Erniedrigungs-Steuer schaltung 264, die in Fig. 3g gezeigt wird und einen Teil der Schaltung 19 bildet.

Eine A-Quellen-Adressenbyte-Schaltung 266 enthält eine Anzahl von Und-Schaltungen 267 bis 270. Die Und-Schaltung 267 empfängt zwei Eingangssignale, nämlich ein +C2 Bit 4 Eingangssignal und ein +C2 Bit 5 Eingangssignal. Die Und-Schaltung 267 empfängt zwei Eingangs signale, ein +C2 Bit 4 Eingangssignal und ein +C2 Bit 5 Eingangssignal. Das Und-Glied 267 erzeugt zwei Aus gangs signale, ein +0 und ein -0 Ausgangssignal. Das Und-Glied 268 empfängt zwei Eingangssignale, das +C2 Bit 4 und das -C2 Bit 5 Eingangssignal. Das Und-Glied 268 erzeugt als Ausgangssignale das +1 und das -1 Ausgangs signal. Das Und-Glied 269 empfängt zwei Eingangssignale, das -C2 Bit 4 Eingangssignal und das +C2 Bit 5 Eingangssignal. Das Und-Glied 269 erzeugt das +2 und das -2 Ausgangssignal. Die Und-Schaltung 270 empfängt zwei Eingangasignale, das -C2 Bit 4 und das -C2 Bit 5 Eingangssignal. Das Und-Glied 270 erzeugt das +3 und das -3 Aus gangs signal.

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Die A-Quelle η-De codier schaltung 266 erzeugt eine Mehrzahl von Signalen, welche einer C2 -Byte -De codier -Sammelleitung 272 zugeführt werden. Die Sammelleitung 272 führt zur Erhöhungs-Erniedrigungs-Steuerschaltung in Fig. 3g.

Die Decodierschaltungen 256 und 266 entsprechen der Α-Quelle und der B-Quelle und haben zwei wichtige Funktionen. Sie zeigen an, ob die indirekten Byteadressen erhöht oder erniedrigt werden sollen und ob die gegenwärtig ausgeführte Verzweigungsoperation eine Verzweigung ersten oder zweiten Grades ist.

Den Decodierschaltungen 256 und 266 entsprechen zwei in der Fig. 3c dargestellte Addierer 274 und 276, die den Inhalt der entsprechenden Bitpositionen des Registers 340 (in Fig. 3g), d.h. die Bits T67 und T45 des Registers 280, decodieren. Diese beiden Adress-Signale werden entsprechend der Steuerung durch die Schaltung 264 (Fig. 3g) erhöht oder erniedrigt. Die Ausgangs signale der Addierer 274 und 276 werden auf eine Sammelleitung 278 gegeben.

Die Speicherfunktion in der Schaltung 19 wird vom Register 280 übernommen, das eine Kapazität von acht binären Speicherpositionen 282 bis 289 hat. Diese Speicherpositionen sind mit Bit TO bis T7 gekennzeichnet und in den Fig. 3b und 3f dargestellt.

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Laden des T-Registcrs ;

Das Register 230 kann von verschiedenen anderen Speicherpositionen geladen werden. So sind z.B. die Bitlcitungen von Byte 3 der Hauptdatenleitung 16 mit den Speicherelementen 282 bis 289 _t durch je ein UND-Glied 290 in jeder Speicherposition verbunden. Die verschiedenen Speicherpositionen des Regietor· 280 werdenunter Anweisung einer Ladcschaltung 294, dargestellt in dun Fig. 3b und 3f> geladen, die die verschiedenen innerhalb der Maschine gesammelten Einschaltbedingungen decodiert. Die vier unteren Positionen 286 bis 289 des Registers 280 werden aus dem Register 40, Byte 3., Bitpositionen 6 und 7 über eine Leitung 296 , weiche die indirekten Byte-Adressen überträgt, geladen. Diese Leitung umfasst die beiden Leitungen 296a und 296b, die mit den Bits 6 und 7 des M3-Byte (Reg. 127, Fig. 3h) des Registers 40 verbunden sind. Die Speicherpositionen 286 und 288 dprechen über ein UND-Glied 298 auf M3, 6 an, die Spcichcrpositioncn 237 und 239 auf M3, 7 über ein UND-Glied 300. Die Wahl der beiden Speicherpositionen 286 und 287 .oder 288 und 289 al* ' Speicher für den Inhalt der Bits 6 und 7 des 3yte M3 wird bestimmt durch Steuersignale mittels Decodieren verschiedener anderer Positionen "des Steuerregisters.

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Ein Und-Glied 302 empfängt mehrere Steuersignale vom C-Register, und zwar das negative Signal C2, 4, ein positives Signal CZ* 6 und ein negatives Signal C2, 7. Das letzte Eingangssignal ist ein Einschaltsignal vom Und-Glied 304. Das Und-Glied 304 empfängt als Eingangs signale das negative Signal CO, 1 und das positive Signal CO, 0. Der Ausgang vom Und-Glied 304 zeigt an, dall das gegenwärtig decodierte Steuerwort ein Speicherwort ist. Das Aus gange signal vom Und-Glied 304 steuert die übrigen Funktionen während eines Spei eher-Steuerworte·, Ein weiteres Und-Glied 306 empfängt als Eingangs signale das negative C2, 4 Signal, das negative Signal C2, 6, das positive Signal C2, 7 und. das Ausgangs -signal vom Und-Glied 304. Das erste Ausgangs signal vom Und-Glied wird auf das Oder-Glied 308 geleitet, das als zweites Eingangssignal das erste Aus gangs signal vom Und-Glied 302 empfängt.

Das Ausgangs signal vom Oder-Glied 308 schaltet über die Leitung 310 und ein Und-Glied 312 alle Speicher position· η 282 bis 285 auf binär Null zurück. Das Und-Glied 312 empfängt mehrere Steuersignale auf den Leitungen 314 und 316, deren Verständnis jedoch für die vorliegende Erfindung nicht erforderlich ist. Das Steuersignal auf der Leitung 314 ist das 8/9-Zeitsignal vom Taktgeber und das Steuersignal auf der Leitung 316 das positive Signal "Speicher-Übergangs-

vom- »^NSPECTE0

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.·νχ!·.ι>". 'Ais Kmsfh.ilt signal vom UND-Glied .302 wird über cine Leitung 320 auf ein in Fig. 3f dargestelltes UND-Glied 318 gegeben. Das UND-Glied 318 empfängt als Eingangssignal das 8/9-X eil signal vom Taktgeber auf einer Leitung 318a und auf einer Leitung 319a vom UND-Glied 319 das Eingangssignal "Speicher lesen 1-Zyklus". Das Ausgangssignal vom UND-Glied 318 wird als Eingangssignal auf die UND-Glieder 298 und 300 auf den Speicherpositionen 286 bzw. 287 gegeben. Dadurch wird effektiv der Inhalt der Bits 6 und 7 von Byte 3 aus dem Register 40 auf die Positionen 286 und 287 geladen.

.Das Ausgangssignal vom UND-Glied 306 wird über eine Leitung 324 auf ein UND-Glied 322 gegeben. Die Übrigen Eingangssignal vom UND-Glied 322 sind das 8/9-Zeitsignal von der Taktgeberschaltung und auf einer Leitung 319a vom UND-Glied 319 das Signal "Speicher lesen 1-Zyklus". Das Ausgangssignal vom UND-Glied 322 wird auf die UND-Glieder 298 und 3Ö0 in den Speicherpoeitionen.288 bzw. 289 gegeben. Dieses Steuersignal vom UND-Glied 322 speichert effektiv den Inhalt der Bits 6 und 7 des Byte M3 in die Speicherpositionen 288 und 289. Daraus geht hervor, dass entweder die Socichcrposi'äoncn 286 und 287 mit den Bits 6 und 7 des Byte M3 geladen werden, wenn das Steuersignal auf der Leitung 320 verfügbar ist, oder die Speicherpositionen 288 und 289, Wenn das Steuersignal au: dor Leitung 324 ansteht.

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Das Steuersignal sum UND-GUod 290 (Fig. 3b) ft«f 4cr Positionen 282 bi* 289 kommt von der Schaltung 330, £ur gehört ein erstes UND-Glied 332, das als Eingangifiiimtic /dft».·; ;>■-■' l-o ·.

_t ·

negative Eingangssignal CO, 6, das positive Eln%*n%8fiignnl Gl _f %,>'>>' '■ das negative Signal "Varzwoigungs- und ModuUchftUwon" (»BJHWi.WT) und das 9/O-Zeitsignal vom Taktgeber ampfllngt. Ei» «weitoi UN^rö» Glied 334 empfangt ale Eingangseignale da§ 9/0»Zeitfijinal vom Taktgeber, das Steuersignal "Externe Bestimmung ilytß Z'^f un4 sft» Steuereinschaltsignal "Externe» Wort T~K.cgi<ster^M* £>ie Ausgangs» .■·.,. signale von den UND-Gliedern 332 und 334 werden; m( #in O0EE»Glied 336 geleitet. Das Ausgangseignal vom ODER-GHed 336 %vird als zweites Steuersignal auf jedes · UND-Glied 290 gegeben, das mit den Speicherpositionen 282 bis 289 des Registers 280 verbunden ist. Auf diese Weise kann der Inhalt der Hauptdatenleitung auf die entsprechenden Stellen im Register 280 geleitet werden, dessen Ausgang über die Leitung 185 auf verschiedene andere Schaltungen innerhalb der Maschine verteilt wird. Jedes der Ausgangssignale von den Positionen 282 bis 285 wird direkt auf die Leitung 183 gegeben, während die Ausgangssignale von den Positionen 286 bis 289 über eine Puffcrschaltung 340 auf die Leitung 185 gelungen. Die Schailung 340 ist zwischen den Ausgang dos Registers 2SO ur.c die Leitung 185 gelegt, um die Hälften des Registers so auf die^

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Leitung 185 zu leiten, wie sie benötigt werden. Die Positionen ZhZ bis 285 werden als Lademaske für die Speichcr-Maskicrungs.sch.'i'.iun^ 184 benutzt, während der Inhalt der Positionen 286 bis 289 auf die Addierer 274 und 276 gegeben wird, um die indirekte Byteadressierung des-Systems zu steuern.

Adress-Weiterschaltung :

Die Adress-Aeriderungs-Steuerschaltung 264,-dargestellt in Fig. 3g, umfasst als erstes ein.ODER-Glied 342, das als Eingangssignale das "+1"-Decödiersignal und das "+3"-Decodicrsignal von der Decodierschaltung 256 empfängt. Das Ausgangssignal des ODER-Gliüdcs 342 wird auf ein UND-Glied 344 geleitet, das als zweites Eingangssignal das Ausgangssignal des in Fig. 3b dargestellten UND-Gliedes 368 empfängt. Das UND-Glied 36S decocicrt auch verschiedene andere Bitpositionen des Registers 9a, und zwar als erstes das negative Eingangssignal CO, C, als zweites das negative Eingangssignal C2, 0 und als drittes das negative Eingangssignal G2, 2..

Das Ausgangssignal vom UND-Glied 368 wird ausserdem als ein Eingangssignal auf das in Fig. 3g dargestellte UND-Glied 3-18 ge.m:hen, welches als zweitos Eingangssignal das "-2"rDococicrsignal von der Decodierschaltung 2S6 empfangt. Die ersten

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von den UND-Gliedern 344 und 348 werden auf ein ODER-Glied 358 gegeben,.das ein "3-Quclle ändern"-Signal für das UND-Glied 300 erzeugt. Das UND-Glied 360 empfängt als zweites Eingangssignal das 8/9-Zeitsignal von der Taktgeberschaltung. Das zweite Ausgangssignal vom UND-Glied 344 wi rd als Steuersignal auf ein UND-Glied 362 in dem in Fig. 3c dargestellten Addierer 274 gegeben. Das UND-Glied 362 empfangt als Eingangssigr.aie weiterhin das 8/9/O-Zeitsignal vom Taktgeber und das "^"-Signal von der Leitung 185. Das erste Ausgangs signal vom. UND-Glied 348 wird auf das UND-Glied 364 gegeben.

Das UND-Glied 364 empfängt weiterhin als Eingangssignale das "- 1"-Decodiersignal von der Decodie'rschaitung 266 und das Signal "-A indirekt" von einem UND-Glied 346, dargestellt in Fig. 3b. Das UND-Glied 346 empfängt als Eingangssignale das negative Signal Cl, 0, das negative Signal Cl, 2 und das negative Signal CO, 0, alle vom Register 9a. Das Ausgangssignal des UND-Gliedes 346 wird als Steuersignal auf die in Fi^. 3g dargestellten UND-Glieder 370_; 371 und 372 gegeben. Das UND-Glied 370 empfangt als zweites Eingangssignal das "-3"-Dücodicrsignal der Dccodierschallimj* 266. Das UND-Glied 371 empfangt als Eingangssignale das ersic Ausgangssignal vom UND-Glied 348, da_#s Signal "-A indirekt", und das

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"-!"-Decodiersignal von der Dccodicrschaliung 266. Das

UND-Glied 372 empfängt als weiteres Eingangssignal das

"-2"-Dccodiersignal von der DecodicrschalUmg 266. Die ° "'

Ausj;angssignaic der UND-Glieder 370 und 371 werden au; ein

':■"'■ '■ ·'■■ » ■ ·■ · · ■ ^x „ . -'

ODER-Glied 374 gegeben, dessen erstes Ausgangssignal als

• >r.nzir ■::... ' ein Eingang für das ODER-Glied 376 dient. Die Ausgangssignale

■ ; i O - (_' ■". Ct der UND-Glieder 372 und 364 werden als Eingangs signale auf ein ODER-Glied 378 geleitet, dessen erstes Ausgangssignal als zweites Eingangssignal für das ODER-Glied 376 dient. Ein zweites Ausgangssignal vom ODER-Glied 374 ist das negative Signal "Bitpositior.cn T-i und T5 weiter schalten" (-AUF 4 und 5), das auf ein UND-Glied 3SO im Addierer 276 gegeben wird. Das negative Rückschaltsignal für T4 und T5 (-AB 4 und δ) vom ODER-Glied 37S wird als Steuersignal auf ein UND-Glicc 382 im Addierer 276 ^e^ebcn. Das Signal "A-Quclle ändern" vom ODER-Glied 376 \vir<i als Einschaltsignal auf ein in Fig. 3f gezeigtes UND-Glied 384 gegeben, das als zweites Eingangssignal das 8/9-Zeitsignal vom Taktgeber

empfängt. Der Ausgang vom UND-Glied 384 wird auf ein UND-Glied 3Sü in cicn beiden Speicherpositionen 286 bzw. 2S7 geleitet. Dan zweite Eingangssignal für das UND-Glied 3S6 kommt von der Ausgangs· leitung 27S von den Addierern 274 und 276. Das UND-Glied 3ίό in Position 2S6 des Registers 230 spricht auf das Signal "T-I-Tor" auf der leitung 27S an, wahrend das UND-Glied 386 in Position 2S7

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,-mi cias Signal "T5-Tor" von der Leitung 278 anspricht, p,_t.s Ausgangssignal von dem in Fig, 3f dargestellten y.ND«-GUt;6 360 wird auf ein UND-Glied 388 in den Speicbcrpositionen 2ß8 aatw, 289 gegeben. Das UND-Glied 388 in dqr Spcicfrorpoiijtian g&ji empfangt als zweites Eingangssignal das Signal "T6»Tor" vpn der Leitung 278. Das UND-Glied 388 in der Speiche i-position 288 empfangt als zweites Eingangssignal von der leitung 278 das Signal "

Eine der Funktionen der in den Fig. 3c und 3g dargestellten Leitung 185 ist die Uebertragung des Inhalts der Bitpositionen 4 und 5 des Registers 280 auf den Addierer 276 und der Bitpositionen 6 und 7 des Registers 280 auf den Addierer 274. Der erste Abschnitt 390 des Addierers 276 arbeitet als Decodierschaltung für die Bitpositionen 286 und 287 des Registers 280. Ein erstes UND-Glied 392 empfängt als Eingangssignale das negative Signal der Bit-4-Position des Registers 280, das 4/5/6-Zeitsignal vom Taktgeber und das,Signal "Zurückschalten" vom UND-Glied 394. Das UND-Glied 394 empfängt als Eingangssignale das Einschaltsignal "A indirekt" vom UND-Glied 346 und das Ausgangssignal von der in Fig. 3e dargestellten Decodierschaltung 396. Die Decodierschaltung 396 wiederum spricht auf das Steuerregister 9a an. Genauer gesagt empfängt die DcCQdierscivütung als Eingangssignale das negative SignalCO, 0, das negative Signal CO, 2, das negative Signal CO, 3 xmd auf einer Leitung 397 da« Signal "Miilliplcx Zwang". '·

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Das in Fig. 3c dargestellte UND-Glied 3SZ empfangt als Eingangssignale das "+4"-Signal auf der Leitung 185, das 8/9/O-Zeil.signal ■ vom Taktgeber und das zweite Ausgangssignal vom ODER-

Glied 378. Das UND-Glied 380 empfängt als Eingangssignale das "-4"-Si(7nal von der Leitung 185, das 8/9/O-Zeilsignal von der Taktgeberschaltung und das negative Vorschaltsignal T4, T5 (-AUF 4 und 5) vom ODER-Glied 374. Ein UND-Glied 398 empfangt als Eingangssignale das "-4"-Signal von der Leitung 185 und das l/2/3-Zeitsignal vom Taktgeber. Der Ausgang der UND-Glieder 380_; 382, 392 und 298 wird auf ein ODER-Glied 400 gegeben, das ein erstes Ausgangssignal erzeugt, welches auf die UND-Glieder 402 und 404 gegeben wird und ein zweites Ausgangssignal, welches auf die UND-Glieder 406 und 408 gegeben wird. Das UND-Glied 402 empfängt als weiteres Eingangssignal das "τδ''-Signal von der Leitung 185. Das UND-Glied 404 empfängt als weiteres Eingangssignal das "-5"-Signal von der Leitung 185 und das UND-Glied 406' empfängt als weiteres Eingangssignal das "+5"-Signal von der Leitung 185 ; das UND-Glied empfängt als weiteres Eingangssignal das "-5"- Signal von der Leitung 185. Die UND-Glieder 402 bis 408 liefern je zwei Ausgangssignale, von denen jeweils das zweite auf eine Leitung 410 gegeben wird, um üocr ein UND-Glied 411 in die entsprechenden Positionen 2S2 bis des Registers 2SO gesetzt zu werden. Das UND-Glied 411 empfängt ein zweites Steuersignal vom UND-Glied 439a, das

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als Eingangssignal das 5/6-Zeitsignal vom Taktgeber ;:r.'-;'das Ausgangssignal vom UND-Glied 394 empfängt. Das UND-Glied¹ 394 empfängt als Eingangssignal das Ausgangssignal des UND-Glieds 346 und das Ausgangssignal des decodicrenden UND-Glieds 396, dargestellt in Fig. 3e. Das erste Ausgangssignal vom UND-Glied 402 wird auf das in Fig. 3d dargestellte ODER-Glied 418 gegeben und das erste Ausgangssignal vom

UND-Glied 404 auf das ODER-Glied 420. Das erste Ausgangssignal vom UND-Glied 406 wird auf die ODER-Glieder 418 und 420 gegeben, deren Ausgangssignale, auf die Leitung 278 geleitet werden, um die entsprechenden Positionen 286 und 287 im Register 280 einzustellen.

Der Addierer 274 enthält zusätzlich eine Decodierschaltung 422, die ähnlich arbeitet wie die Decodierschaltung 390, von derLeitung 185 jedoch ein anderes Eingangssignal empfängt. Die Decodierschaltung 422 umfasst die UND-Glieder 424 , 425, 426 und .362. Das UND-Glied 424 empfängt als Eingangs signale das "-6"-Signal von der Leitung 185, das 4/5/6-Zeitsignal vom Taktgeber und d.as Einschaltsignal vom UND-Glied 414. Das UND-Glied 425 empfängt als Eingangs signale das "-i-6"-Si.unal von der Leitung 185, das 8/9/O-Zeitsi.unal vom Taktgeber und das negative T6-/T7-Rückschaltsignal (-A3 6 und 7}

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von dem in Fig. 3g dargestellten UND-Glied 348. Das UXD-Oi:rc; 3ό2 empfängt als» Eingangüäignalc das "-6"-Signal voii fi<r Leitung 1 S5, das 8/9/O-Zeitsignnl vom Taktgeber und das zweite Ausgnngssignal vom UND-Glied 344. Das UND-Glied 426 empfängt als Eingangssignal das "-6"-Signal von der Leitung 185 und das l/2/3-Zcitsignal v'oiri Taktgeber.

Die Ausgangssignale von dt'.n UND-Gliedern 424, 425, 426 und 362 werden auf ein ODER-Glied 428 gegeben, das ein erstes Ausgan gssignal für die beiden UND-Glieder 430 und 432 und ein zweites Av:sgangssignal für die beiden UND-Glieder 434 und 436 erzeugt. Das UND-Glied 430 empfängt als weiteres Eingangssignal das "+""-Signal auf der Leitung 185 und das UND-Glied 432 das "-7"-SignaL Das UND-Glicd434 empfängt das "+7"-Signal und das UND-Glied das "-7"-Signal von der Leitung 185. Die UND-Glieder 430 bis 436 erzeugen ein erstes und ein zweites Ausgangssignal für jede Stufe. Das zweite Ausgangssignal für jede Stufe wird auf eine Rückführungslcitung 438 und von dort auf die entsprechenden Stufen 282 bis 285 des Registers 280 über je ein UND-Glied 439 geleitet. Die UND-Glieder 439 empfangen je ein zweites Einschaltsignal von dem UND-Glied 412. Das UND-Glied 412 empfängt als Eingangssignale das 5/6-Zeitsignal vom Taktgeber und das Ausgangssignal des UND-Glieds 414. Das UND-Glied 4Γ4 empfängt als Eingangssignal

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das Ausgangs signal des UND-Gliedes 368 und das Aus^ir/;:,· signal'eines decodierenden.UND-Glieds 416, dargestellt in Fig. 3e. Das UND-Glied 416- empfängt als Eingangssignal das positive Signal CO, 3, das negative Signal CO," 0 und das Signal "Multiplex Zwang". Das ersto-Ausgangssignal des UND-Glieds 430 wird auf ein ODKR-Glied 4·10 \ιηά das crs*to Ausgangs» signal des UND-Glieds 432 auf ein ODER-Glied 442 geleitet. Das erste Ausgangssignai des UND-Glieds 434 wird auf beide ODER-Glieder 440 und 442 geleitet. Die Ausgangssignalc dieser beiden ODER-Glieder gelangen auf die entsprechenden Teile der Leitung 278. Die Signale auf der Leitung 278 werden auf die entsprechenden Positionen 288 und 289 des Registers 280 geführt.

B -Re;gis tor- Eingangs -Steue rung

Da die Verarbeitung der Daten byteweise erfolgt, werden die Operanden jeweils in zwei Register« mit der Kapazität eines Bytes bereitgestellt. Dies sind das A-Register 21 und das D-Register 23.

Für eic Dateneingabe in das 3-Rcgister ist eine besondere Steuerschaltung 450 vorgesehen, die ein Teil der Byte -.Zugriife- und Modifizicrschaltung 19 ist.

RAD JON ? -ul- 040 ^BAU

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Die B-Registcr-Ei:igangs-Steuerschaltung 450 ist in l·"":;;. /ic", dargestellt und mit mehreren Vcrknüpfungsschaltungch üusgestaltet, zu denen die aus den UND-Gliedern 453 bis 45f> bestehende Schaltung 452 gehört. Tatsächlich ist die Schaltung 452 (die zur Vereinfachung nur einmal abgebildet ist), dreifach vorhanden. Die Eingangsleitung 262 für die UND-Glieder 453 gibt auf diese die negativen Signale 0, 1 und 2 von der Decodierschaltung 256. Das Steuersignal für diese Signale wird durch die Schaltung 456a erzeugt. Die Eingangsleitung für die UND-Glieder 455 übertragt darstellungsgem&ss die negativen Signale 0, 1 und 2 von den UND-Gliedern 430, 432 und 434. Jedes der Signale von diesen zuletzt erwähnten UND-Gliedern wird auf je ein separates UND-Giied

geleitet, das dann durch ein Steuersignal vom UND-Glied 456b durcngcsehaltet wird . In ähnlicher Weise stellt das gezeigte UND-Glied 454 drei UND.-Glieder dar, von denen jedes besondere Eingangssignale von den UND-Gliedern 402, 404 bzw. 406 empfangt. Jedes dieser UND-Glieder wird dann durch eine Steuersignal vom ODER-Glied 456c durchgcschaltct. Die UND-Glieder 456 empfangen ihre EingangSMignalc über die Leitung 272. Die negativen Signale 0, i und 2 von der Decodiersch.iltung 266 worden auf ein/.elru· UND-Glieder 4ö6 gegeben. Ein Steuersignal erhalten diese UND-Glieder durch das UND-Glied 456d. Auf diese Weise werden die Ausgangs signale 0, i und 2 von den Addierern 274 und 276 und von den

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Decodierschaitungcn 256 und 266 auf mehrere ODER-G".iciur 459a, b und c gegeben, und zwar in Abhängigkeit, von verschieden«-;!-. Steuersignalen. Diese Steuersignale entstammen den ODER.-Gliedern 456a bis 456d. Das UND-Glied 456b empfängt als Eingangssignale das Signal "-B indirekt" vom UND-Gliec 308 und das 2/3 -Zeitsignal vom Taktgeber. Das ODER-Glied 456c empfängt zwei Eingangssignale von den UND-Gliedern 460 und 462. Das UND-Glied 460 empfängt als Eingangssignale das 4/5-Zcitsignal vomTaktgeber und das Signal "-A indirekt" vorn UND-Glied 346. Das UND-Glied 462 empfängt als Eingangssignale ein Signal "-A-Bytc indirekt" von dem in Fig. 3a dargestellten UND-Glied ·1ο4 und da.s Ausgangssignal eines ODER-Gliedes 466 sowie das 2/3-Zcitsignal vom Taktgeber. Das ODER-Glied 466 empfängt als Eingangssignale das Ausgangssignal eines UND-Glieds 472, dargestellt in Fig. 3a, sowie ein Verzweigungswort-Decodiersignal vom UND-Glied 470, das mehrere Eingangssignalc vom Steuerregister empfängt, und zwar das positive Signal CO, 0, das positive Signal CO, 1, das 7>ositive Signal CO, 2, und das negative Signal CO, 3. Da»· UND-Glied 472 empfängt vom Steuerregister als Eingangssignal das positive Signal CO, 0, das positive Signal CO, i, das positive Signal

CO, 2 und das positive Sign;·! CO, 3.

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:-:n 9-67-040 ■

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Ρ·..· ·.:■. ,·»·:· :·"·.·.·., »ι; «i.\ i"m*si ι·! U ο bVh.'i It ιιΐ>_· Ί^('>;\ hostent -»t ί ί- '·■·. '.-'ND-

Gliedern 480 und 482, die ihre Ausgangssignaic auf ein OD/ül-Giii-u •i?-r geben. Das UND-Glied 480 empfängt «ils Eingangs sij;r.."w<; c.is Ausgangs signal eines ODER-Glieds 486, das Signal "+A-Byte indirekt" von der in Fig. 3a dargestellten Schaltung 464 und das 4/5-X.citsii-nai vom Taktgeber. Das ODER-Glied 486 empfängt als Eingangssignal ein Signal von der in Fig. 3a dargestellten Schaltung 472 und das Steuersignal Verzweigen S/R DEC 0 auf der Leitung 483.

Das UND-Glied 482 empfängt als Eingangs signale das Ausgangssignal des ODER-Glieds 490, das Signal "+Α-Byte indirekt" von der in Fig. 3a dargestellten Schaltung 464 und das 2/3 Zeitsignal vom Taktgeber. Das ODER-Glied 490 empfängt als Eingangssignale das Ausgangssignal der in Fig. 3a gezeigten Schaltung 470, das Ausgangs signal der in Fig. 3a gezeigten Schaltung 472 und das positive Signal "Arithm. nicht AK Wort" auf einer Leitung 492.

Eir.qungssignale für das UND-Glied 456d sind das 4/5-Zcitsignal, das Steuersignal "Arithmetisches Wort" von der Schaltung 416, sowie das Steuersignal."-A indirekt" vom UND-Glied 346.

Wer.η eine der Schaltungen 456a bis 456d leitend ist, wird eine .Vaskc auf eic ODER-Glieder 459a bis 459c so geleitet, dass einer der Ur.icr.isscmblcr S3 bis 86 des Wortasscmblcrs 12 mit dem "Jr..orassen-.blcr 106 des Byteasscmblers 14 verbunden ist. Dor U r..c »-assembler 106 bildet den Eingang des in Fig. 1 gezeigten. '.".-!%..·visiers 23.

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. «4 . ' 1774898

.Speicher-Steucrschaltung : ₍

Die Leitung 1S5 ist aussercem mit einer Spcicfcor"~S*euor:»ch;t*t'.:nc; 48 verbunden, wodurch der Inhalt der Positionen 282 bis 285 durch ein 'Steuersignal vom UND-Glied 302 auf diö Haupt* Speichersteuerung 50 übertragen wird, so dass dadurch nur die Bytes auf die Speicherstellcn des Hauptspeichers % zurückgeführt werden, die durch die Speichermaske gekennzeichnet sine.

Die Schaltung 48 umfasst mehrere UND-Glieder 494 bis 497, die zu den entsprechenden Positionen 282 bis 285 des Registers 280 gehören. Jedes der Glieder 494 bis 497 empfängt sein Steuersignal vom UND-Glied 302.

T-Rcgistcr :.

Die Speicherfunktion der Schaltung 19 wird vom Register 2SO mit den Positionen 282 bis 289 übernommen. Die vier werthohen Positionen 282 bis 285 übernehmen die Speichcrmaskierungsfunktion. Vor der Verarbeitung von Daten, die aus dem Hauptspeicher entnommen sind. z.B. vor einer arithmetischen Operation, werden die vier oberen Positionen 282 bis 285 auf binär Null gestellt. V.'cnn danach Untereinheiten (Informationsbytes) verarbeitet worden, sind die Bytepositionen klar durch das Einschalten einer binären Kins in die entsprechenden Bitpositionen 282 bis 285' gekennzeichnet. Av:;"

:..-,7-c40 10 98 82/1411. BAD

diese Weise werden nur die verarbeiteten Bytes in den Il-v.pt.-speicher gesetzt. Wenn ein Datenfeld an einer anderen Stelle als einer Wortgrenze anfängt oder endet, dürfyn die übrigen Daten im selben Wort im Hauptspeicher nicht zerstört werden, \v.\s durch die Maskierung mit Hilfe der Positionen 282 bis 285 geschieht.

Die Positionen 286 und 2S7 sind funktionsmässig miteinander verbunden und enthalten die Adresse eines Bytes des ersten Operanden einer arithmetischen Operation. Die Positionen 288 und 289 sind iunktionsmassig miteinander verbunden und enthalten die Byteadressc des zweiten Operanden einer arithmetischen Operation. Wenn eine Einheit oder ein Iniormationswort mehr als vier Bytes enthielte, müsste die Anzahl der zur Kennzeichnung und Adressierung erforderlichen Positionen entsprechend erhöht werden. Der Ausgang von den Positionen 286 und 2S7 wird auf einen Addierer 270 gegebe;;. Sin Ausgangs signal von diesem Addierer 2-76 oder von einem zweiten Addierer 274 wird durch ein ausgewähltes der beiden UXD-Glieder und 439 in jeder Position so auf die Speicherpositionen 282 bis 285 gegeben, dass sie die Lage desjenigen Bytes angeben, dessen Inhalt, gegenwartig arithmetisch verarbeitet wird. Zu einem späteren Zeitpunkt im selben Zyklus werden die Ausgangssignale der Positionen 286 und 287 mit der S. _t:ucrini"ormation von der Adress-

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Änderungs-Steuerung 264 kombiniert, um die in den Positionen 286 und 287 enthaltene Adresse entweder zu erhöhen oder zu erniedrigen. Die geänderte Adressinformation wird über die Leitung 278 und die Und-Glieder 386 auf die Positionen 286 und 287 zurückübertragen. Das Steuersignal für die Adress-Änderungs-Steuerung ist eine Kombination der Aus gang s signale der De codier schaltungen 256 und 266 und der Und-Glieder 346 und 368. Der Addierer 274 verarbeitet ebenso den Inhalt der Positionen 288 und 289. Die Aus gangs signale der Ve rknüpfungs glieder 452, von denen drei vorhanden sind, wählen das Byte, das auf das B-Register geleitet wird. Diese Information kann wahlweise von den Positionen 286 und 287 oder 288 und 289 oder von der De codier schaltung 256 oder von der Decodierschaltung 260 kommen.

Detaillierte Beschreibung des Ablaufes der Adressierung und der Datenübertragung bei Ausführung einer Instruktion.

Im folgenden wird die Arbeitsweise der Schaltung 19 genauer beschrieben mit Bezug auf die Zeittabellen in den Fig. 5a und 5b und auf die Schaltungen in den Fig. 3a bis 3h. Die Fig. 5a und 5b zeigen die zeitlichen Zusammenhänge in den Arbeitsabläufen derjenigen Schaltungen, deren Nummer in der linken Spalte angegeben ist. Außerdem ist jede Zeile durch einen Buchstaben (a ... ao) gekennzeichnet.

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Die Arbeitsweise der Schaltung 19 wird nun für die beiden Steuerwort-Arten "Speicherwort" und "arithmetisches Wort" beschrieben.

1. Steuerwort:

Das erste auszuführende Steuerwort ist ein Speicherwort. Dieses Wort enthält Angaben zur Betätigung des Und-Gliedes 302 und eines der beiden Und-Glieder 346 oder 368. Eine Speicher-Operation ist weiter gekennzeichnet durch die Einschaltung eines der beiden in Fig. 3e gezeigten Und-Glieder 506 und 508. Die erste Funktion des ersten Steuerwortes ist die Rückstellung der Positionen 282 bis 285 auf binär Null. Diese Funktion wird folgendermaßen ausgeführt:

Der Ausgang des Und-Gliedee 302, Zeile a in Fig. 5a, wird auf das Und-Glied 312 gegeben, Zeile d, über das Oder-Glied 308, Zeile c, und die Leitung 310. Die übrigen Eingänge für das Und-Glied 312 sind gegeben, so daß nun ein Ausgangs signal auf das Und-Glied 502 in jeder der Positionen 282 bis 285 gegeben wird. Das Rückstell-Signal steht auf der Leitung 510 zur Verfügung. Die nächste Funktion des vorliegenden Steuerwortes ist die Löschung von zwei Positionen in der wertniederen Hälfte des Registers 280, die in diesem Falle die Positionen 286 und 287 sein sollen. Der Ausgang des Und-Gliedes 302 wird über eine Leitung 320 auf ein Und-Glied 318 ge-

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- 4ft -

geben, Zeile e. Der Ausgang des UND-Glieds 318 schi Het die Rückstellschaltung 512 ein, Zeile f. Die Rückstellschaltung 5.12 besteht aus den beiden UND-Gliedern 514 und 516, deren Ausgangssignal auf ein ODER-Glied 518 gegeben wird. Das UND-Glied 514'empfängt ' als Eingangssignal das Signal vom UND-Glied 318 und das 7/8-Zeitsignal. Das UND-Glied 516 empfängt als Eingangssignal das 7/8-Zeitsignal und das Ausgangssignal des ODER-Glieds 376. Aus den Zeilen e und f ist zu ersehen, dass das Ausgangssignal des UND-Glieds 318 für eine gewisse Zeit nach dem Abfall des Ausgangssignals von der Schaltung 512 bestehen bleibt. Das Ausgangssignal von der Schaltung 512 setzt die Positionen 286 und 287 auf binär Null, Der Ausgang vom UND-Glied 318 leitet dann die Signale von den Leitungen 296a und 296b auf die Positionen 286 bzw. 287. Die Signale auf den Leitungen 296a und 296b, Zeilen g und h, kommen von dem Adressregister 127 und identifizieren ein Byte (von vier). Die Positionen 286 und 287 enthalten nun Adressangaben zur Wahl eines Bytes des ersten Operanden. Es sei hier angenommen, dass die Leitungen 296a und 296b beide eine binäre Eins übertragen. Dementsprechend wird eine binäre 11 in die Positionen 286 und 287 des Registers 280 geladen, wodurch die Funktion des ersten Steuerwortes beendet ist. . · ·

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2. Stcucrwort :

Das zweite Stcucrwort arbeitet iihnlich wie da« erste. Seine crate Funktion ist die Rückstellung der Positionen 282 bis 285 des Registers 280 auf Null und das Laden der Byteadressangaben des zweiten Operanden in die Positionen 2-88 und 289. Die Signale der Leitungen'296a und 296b ändern sich durch andere Maschinenoperationen zwischen dem Laden der Positionen 286 und 287 und dem Laden der Positionen 288 und 289. Die Steuersignale werden jetzt durch das UND-Glied 306 erzeugt und sind in Zeile b in Fig. 6a gezeigt. Der Ausgang vom UND-Glied 306 wird auf das UND-Glied 322, Zeile r, über die Leitung 324 geleitet. Das Ausgangssignal des UND-Glieds 322 wird auf eine Schaltung 520 (Fig. 3f) ■geleitet (Zeile g, Fig. ^a), die die Positionen 288 und 289 löscht. Die Schaltung 520 umfasst zwei UND-Glieder 522 und 524, deren Ausgangssignale auf das ODER-Glied 526 gegeben werden. Die Eingangssignale für das UND-Glied 522 sind der Ausgang des UND-Glieds 322 und das 7/8-Zeitsignal. Die Eingangssignale für das UND-Glied 524 sind das 7/8-Zeitsignal vom Taktgeber und das Ausgangssignal des ODER-Glieds 358.

Das Ausgangsßignal vom UND-Glied 322 bleibt langer bestehen als das der Schaltung 520. Infolgedessen schaltet das Ausgangssignal der Schaltung 520 die Positionen 288, 289 zurück und das Ausgangssignal

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Γ:N 9-6 7-04G

des UND-Glieds 322 lädt den Inhalt der Leitungen 296a und 29.6b auf die Positionen 288 bzw. 289. Hier sei angenommen, dass cine binäre Null auf beiden Leitungen 296a und 296b anliegt. Infolgedessen werden binäre Nullen in die Positionen 288 und 289 geladen und damit die Funktion des zweiten Steuerwortes beendet.

3. Steuerwort :

Das nächste wichtige von der Schaltung 19 auszuführende Steuerwort ist ein arithmetisches Wort. Dieses Wort hat ein Cl-FeId, das einen Hexadezimalwert E4 enthält und ein C2-Feld mit einem Hexadezimalwert F8. Das CO-FeId enthält in seinen Bitpositionen 2 und 3 eine binäre Eins bzw. Null. Dieses arithmetische Steuerwort .erzeugt mehrere Steuersignale . . Zuerst wird entweder am Ausgang des UND-Glieds 416 oder aber am Ausgang des UND-Glieds 396 (dargestellt in Fig. 3e) ein Steuersignal erzeugt. Die Ausgangssignale dieser UND-Glieder bestimmen, ob die verarbeitete Information (das Ergebnis) entweder an die Stelle des ersten oder an die des zweiten Operanden gesetzt wird. Dementsprechend wird durch die Zweibit-Addierer 276 und 274 eine Speichermaske erzeugt. In dem beschriebenen Beispiel wird das Ausgangssignal vom UND-Glied 416 über oinc Loitung 522 auf das in Fig. 3b dargestellte UND-Glied 414 gegeben. Der Ausgang des UND-Glieds 416 zeigt ah,

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dass die arithmetische Operation "Α=Λ/3" ist, d.h. dass das Ergebnis der arithmetischen Verknüpfung von A mit D auf die Speicherposition der Α-Quelle zurückgclcitct wird. Der Ausgang des UND-Glieds 414 wird auf das UND-Glied 412 geleitet. Der Ausgang vom UND-Glied 412 wird auf das Eingangs-UN'D-GHcd 411 in jeder Speicherposition 282 bis 285 gegeben. Auf diese Weise werden die Signale von der Leitung 410, die im folgenden beschrieben werden, auf die Positionen 282 bis 285 geleitet. Das Signal "B=A/B" vom UND-Glied 396 würde die B-Quellc als Bestimmungsort wählen. In diesem Falle wird die Speichermaske durch den Addierer erzeugt.

Addierer-Arbeitsweise :

Die zahlreichen Arbeitsweisen des Addierers 274 (Fig. 3c) werden im folgenden beschrieben. Sobald eines der UND-Glieder 424, 425, 362 oder 426 an allen Eingängen aktive Steuersignale erhält, entwickelt das ODER-Glied 428 ein aktives Steuersignal auf der unteren Ausgangsleitung. Sobald keines der UND-Glieder.424, 425, 362 oder an allen Eingängen aktive Steuersignale empfängt, entwickelt Gr₁S ODER-Glied 428 ein aktives Steuersignal auf der oberen Ausgangslcitung. Alle UND-Glieder 430, 432, 434 und 436 erzeugen zwei Ausgangssignale, sobald die Eingangserfordernisse erfüllt sind.

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ORIGINAL

Die Verzweigungssignale T6/7 = 00 und T6/7 = ll werden jct/.t beschrieben. Die Bedingung T6/7 = ll ist gekennzeichnet durch die Signale "-6" und "-7" auf der Leitung 185. Zur Zeit 1,2,3 erhält das UND-Glied 426 als Eingangssignale das "-6"-Sip;nal von der Leitung 185.und das Zeitsignal. Dementsprechend ii>t. das Ausgangssignal des ODER-Glieds 428 ein aktives Steuersignal auf der unteren Ausgangsleitung für die UND-Glieder 434 und 436. Das. "-7"-Signa.l von der Leitung 185 wird auf das UND-Glied 436 gegeben. Der Ausgang vom UND-Glied 436 ist das T6/7*ll-Signal auf einer Leitung 540.

Die Bedingung T6/7e00 ist gekennzeichnet durch die Signale "+6" und "+7" von der Leitung 185. Das UND-Glied 426 ist das einzige UND-Glied, welches.das l/2/3-Zeitsignal empfängt. Infolgedessen erzeugt zu dieser Zeit das ODER-Glied 428 ein aktives Steuersignal auf der oberen Ausgangsleitung, welches anzeigt, dass keines der UND-Glieder am Eingang alle erforderlichen Steuersignale empfängt. Das erste Ausgangssignal vom ODER-Glied 428 wird auf die UND-Glieder 430 und 432 gegeben. Das "+7"-Signal von der Leitung 185 wird auf das UND-Glied 430 geleitet. Dementsprechend-empfängt das UND-Glied 430 zwei aktive.Eingangssignale, und das Ausgangssignal dieses UND-Glieds auf einer Leitung 542 zeigt T6/" = 00

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Zur Zeit 4,5,6 hat der Addierer 274 die Aufgabe, die Spciciicrrriaske zum Laden in die oberen vier Positionen 282 bis 235 'i'tv, Registers 230 zu erzeugen. Zu diesem Zeitpunkt wire das UND-Glied 424 abgeiühlt um festzustellen, ob der Addierer die Speichermaske erstellen soll. Diese Abfühlung wird durch das Ausgangssignal vom UND-Glied 414 gesteuert. Wenn nun das Ausgangssignal vom UND-Glied 414 kein aktives Signal ist, gibt das UND-Glied 424 kein Ausgangssignal ab. Ausserdem liefert das UND-Glied 412 kein Steuersignal um den Inhalt der Leitung 438 über das UND-Glied 439 auf die Positionen 282 bis zu leiten.

Zur Zeit 8/9/Ό hat der Addierer 274 die Aufgabe, den Inhalt

der Positionen 288 und 289 wahlweise zu erhöhen oder zu erniedrigen.

Das geschieht auf folgende Weise :

Die Schaltung 520 setzt die Positionen 288 und 289 auf Null, wie durch die Zeile g in Fig. 5'a dargostellt ist. Danach werden die Eingangssignale zum Setzen dieser.Positionen auf ihren neuen Wert über die Leitung 278 durch die Schaltung T6 oder T7 gegeben. Genauer gesagt spricht die durch die Zeile y dargestellte Schaltung 344 auf das Ausgangssignal von der Decodierschaltung 256 an, und das UND-Glied 368 zeigte eine Bedingung an, unter der der Inhalt

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der Positionen 288 und 289 erhöht werden muss. Ein erstes Ausgangssignal entweder vom UND-Glied 344 oder· vom UND.-Glied 348 wird auf das ODER-Glied 358 gegeben, -damit dieses ein Eingangssignal für das UND-Glied 524 abgibt, das in Verbindung mit einem 7/8-Zeitsignal den Inhalt der Positionen Z8S und. 239 auf Null zurückstellt (Zeile q).

Ein zweites Ausgangssignal auf der Leitung 530 wird auf das UND-Glied 362 gegeben. Zu diesem Zeitpunkt und unter den angenommenen Bedingungen, nämlich dass die Positionen 288 und 00 enthalten, wird das "-6"-Signal abgeschaltet. Infolgedessen erzeugt das ODER-Glied 428 ein Einschaltsignal auf der oberen Ausgangsleitung für die UND-Glieder 430 und 432. Da das "+7"-Signal von der Leitung 185 zur Verfügung steht, gibt das UND-Glied ein Ausgangssignal auf das ODER-Glied 440. Der Inhalt des ODER-Gliedes 440 wird über die Leitung 278 auf das UND-Glied 388 in Position 289 gegeben. Das UND-Glied 388 wird ausserdcm durch den Ausgang vom UND-Glied 3.60 eingeschaltet. Dementsprechend setzt das T7-Signal eine binäre Eins in die Position 289. Der Inhalt der Positionen 288 und 289 ist jetzt binär 01. Der kombinierte Inhalt der Positionen 288 und 289 wird infolgedessen von dual Null auf dual Eins wcitergcschaltct, womit die Funktion des Addierers 274 abgeschlossen ist.

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Der Addierer 276 ist mit dem Addierer 274 identisch, c? wird jedoch nur einer von beiden zur¹ Erzeugung der SpcichcrmaHke ausgewählt. Diese Speichermaske wurde in der oben beschriebenen Funktion des Addierers 274 nicht erzeugt, da das Einschaltsignal » vom UND-Glied 414 fehlte. Während der l/2/3-Zeit zeigt der Addierer 276 über die beiden Leitungen 544 bzw. 546 an, ob der Inhalt der Positionen 286 und 287 entweder 00 oder 11 ist. Während der ^zeit 4/5/6 erzeugt der Addierer 276 eine Speichermaske und erniedrigt während der Zeit δ/9/θ den Inhalt der Positionen 286 und 287. Beide Addierer arbeiten gleichzeitig. Auseerdem kann jeder sein Eingangssignal um Eins vor- oder zurückschalten.

Es wurde gesagt, dass der.Inhalt der Positionen 286 und 287 binär ist. Infolgedessen gibt das UND-Glied 398 zur Zeit 1/2/3 ein Ausgangs· signal auf das ODER-Glied 400. Dementsprechend steht auf der unteren Ausgangsleitung des ODER-Glieds 400 ein negatives Steuersignal zur Verfugung für die UND-Glieder 406 und 408. Das "-5"-Eingangssignal von der Leitung 185 ist ein zweites Steuersignal für das UND-Glied 408. Auf diese Weise wird das Steuersignal T4/5=ll auf der Leitung 546 durch das UND-Glied 408 erzeugt.

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. Zur Zeit 4/5/6 erhalt das UND-Glied 392 alle erforderlichen Eingangssignale. Ein Eingangssignal vom UND-Glied 394, dargestellt auf der Zeile ah in der Fig. 5b, wählt den Addierer 276 als Lieferanten der Speichermaske aus. Infolgedessen erzeugt das ODER-Glied 400 ein Steuersignal auf der unteren Auslassleitung für die UND-Glieder 406 und 408. Das "-5"-Signal steht für das UND-Glied 408 zur Verfügung, das ein Signal für das UND-Glied 411 in Position 285 erzeugt. '

Zur Zeit δ/9/θ schaltet der Addierer 276 den Inhalt der Positionen 286 und 287 wahlweise vor oder zurück auf folgende Art :

Die Schaltung 512 setzt den Inhalt dieser Positionen auf Null, wie durch die Zeile f in Fig. 5a dargestellt. Danach werden über die Leitung 278 die entsprechenden Eingangssignale zum Setzen der ■ Positionen auf ihren neuen Wert über die Schaltungen T4 und/oder T5 gegeben.

Genauer gesagt spricht die durch Zeile χ dargestellte Schaltung auf das Ausgangssignal für die Decodierschaltung 266 und das Ausgangs signal vom'UND-Glied 346 an und zeigt eine Bedingung an, unter der der Inhalt der Positionen 286 und 287 zu erniedrigen ist. Ein erstes Ausgangssignal vom ODER-Glied 378 wird ?,ur

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Lieferung eines Eingangssignal« an das UND-Glied 560 ;.i:f d;i.s ODER-Glied 376 gegeben. Dieses Eingangssignal setzt ir. Verbindung mit dem 7/8-Zcitsignal den Inhalt der Positionen 286 und 2S7 au: Null (Zeile f). Ein zweites Steuersignal auf der Leitung 528 wird auf das UND-Glied 382 gegeben. Unter den angenommenen Bedingungen, dass die Positionen 286 und 287 binär 11 enthalten, wird zu diesem Zeitpunkt das "-r4"-Signal abgeschaltet. .Dementsprechend erzeugt das ODER-Glied 400 ein Steuersignal auf der oberen Ausgangslcitung für die UND-Glieder 402 und 404. Da das "-5"-SignaI von der Leitung 185 zur Verfügung steht, liefert das UND-Glied 404 ein Ausgangssignal an das ODER-Glied 420. Dessen Ausgangssignal wird über die Leitung 278 auf das UND-Glied 386 in Position 286 gegeben. Das UND-Glied 386 wird ausserdcm durch das Ausgangssignal vom UND-Glied eingeschaltet. Infolgedessen setzt das T7-Signal eine binare Eins in die Position 2S6. Der Inhalt der Positionen 286 und 287 ist binär oder eine duale Zwei. Der Inhalt der Positionen 286 und 287 wird infolgedessen von einer dualen Drei auf eine dualc Zwei zurückgeschaltet und damit die Funktion des Addierers 276 beendet.

Aus den Zeilen f und q in Fig. 5a ist zu ersehen, dass der Inhalt der'Positionen 286 bis 289 wahrend jeder arithmetischen Operation gelöscht wird und die erhöhten oder erniedrigten Adress-Signale

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si

auf die entsprechenden Positionen 286 bis 289 gemäß der Darstellung in den Zeilen aj bis am gesetzt werden. Die in diesen Zeilen dargestellten Signale zeigen das Vorschalten des Inhaltes der Positionen und 289 von 00 auf 11 bei gleichzeitiger Rückschaltung des Inhaltes der

von 11

Positionen 286 und 287Yauf 00 an. Es wurde hier zwar nur je ein Einzelschritt der Byte-Adress-Änderung für beide Operanden beschrieben, doch gelten diese Erläuterungen analog auch für die anderen Adress-Ände rungs-Schritte.

Aktivspeicher-Adressierung

In Fig. 3m ist ein giifeaues Schaltbild des Abschnitts-Wahlregisters 28 und des Wort-Wahlregisters 30 gezeigt. Das Register 28 liefert Teiladressen an die erste Adress-Schaltung 139 und die zweite Adress-Schaltung 143.

Den Eingang zu jeder Spei eher position 549 des Registers 28 bilden mehrere Und-Glieder 550, 551 und 552. Das Speicherelement jeder Speicherposition 549 ist ein rückgekoppeltes Oder-Glied 553. Im Register 28 befinden sich so viele miteinander identische Speicherpositionen 549 wie Bits auf den Eingangsleitungen zum Register 28, nämlich acht. Die Bits 0 bis 7 des Byte 1 auf der Hauptdatenleitung 16 und des Byte 2 auf der Datenleitung

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SI

de* Steuerregisters 9a werden auf die UND-Glieder 550 b/.\v. 551 in jeder Position 549 gegeben. Die übrigen UND-Glieder 552 Zc'oen ein Löschsignal ein, wenn der Inhalt des Registers 28 gelöscht werden soll. Jedes der UND-Glieder 550, 551 und 552 empfängt sein eigenes Steuersignal. Das UND-Glied 551 empfängt ein Steuersignal von einem UND-Glied 555. Das UND-Glied.555 empfängt als Eingangssignale auf der Leitung 556 das Signal. 3AL-L WT.auf der Leitung 557 das Signal +C3, 4 von der Dccodierschaitung 9b und das 6/7-Zeitsignai vom Taktgeber auf der Leitung 558. Das Steuersignal für das UND-Glied 550 wird durch die Schallung 559 erzeugt, eic aus einem ODER-Glied 560 und mehreren UND-Gliedern 561 bis 564 besteht. Das UND-Glied 561 empfängt als Eingangssignal ein "externes Wort an Register 28", das Signal "externe Bestimmung Byte 1" und das 9/O-Zeitsignal vom Taktgeber. Das UND-Glied 5 62 empfängt als Eingangssignal da* Signal 3AL-R WT und das 6/7-Zcitsignal vom Taktgeber. Das UND-Glied 563 empfängt als Eingangssignal das. 6/~-Zcitsignal und das Signal "Speicherret. 2-Zyklus" . Das UND-Glied 564 c-mpfän^t als Eingangssignale das 9/O-Zcitsignal und das Signal -IiR S/R DEC SL IiIT 2 . Sobald das Register 28 aus dem C2-I3vie dos Steuerregisters 9b geladen werden soll, ist eine der H.'.-.^rui^iibcdingv.rigon für die UND-Glieder 561 bis 564 erfüllt und (ior I..!:;· it cor Leitung 141 wird dann auf das Abschnitts-Au^wahircuislor.

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BAD ORiGiNAL

^;-·'.7-040

Das Register 30 ist ähnlich konstruiert wie das Register 28.· Jede der Speicherpositionen 564a des Registers 30 besteht aus einem rückgekoppelten ODER-Glied 565 und den beiden'UND-Gliedern und 567 am Eingang. Das Register 30 spricht auf den Inhalt von Byte 3 der Hauptdatcnlcitung 16 über die UND-Glieder 566 an. Die UND-Glieder 567 Hefern ein Löschsignal auf das Register Das Steuersignal für die UND-Glieder 566 wird von einer Dccodicr-

schaltung 568 erzeugt, die aus einem ODER-Glied 569 und άαη .·>

beiden UND-Gliedern 570 und 571 besteht. Das UND-Glied 571 empfängt als Eingangssignale das Signal -Cl, 7; das Signal "Cl, 6, das Signal -BRu. MS und das 9/O-Zeitsignal. Das UND-Glied 570 empfängt als Eingangssignale das 9/O-Zeitsignal vom Taktgeber, das Steuersignal "externe Bestimmung Byte 3" und das Steuersignal "dxternes Wort an Register 30". Wenn die angegebenen Bedingungen für eines der UND-Glieder 570 .oder 571 erfüllt sind, wird über das Ausgangssignal vom ODER-Glied 569 der Inhalt des Bytes 3 auf der Hauptdatenleitung in das Register 30 geladen.

Das Laden der Register 28 und 30 erfolgt über die UND-Glic'der 561 und 570 während der Betriebsart "externe Bestimmung". Bei dieser Betriebsart legt das Signal "externe Bestimmung" das Register 28 und/oder 30 fest und das Steuersignal "externe Bestimmung Byte x" wählt aus, welches Byte von der Hauptdatenlcitung in das Register 2S bzw. 30 zu laden ist.

EX 9-67-040 ^{9 8}

Der Ausgang vom Register 28 wird über die Leitung 144 auf die erste Adress-Schaltung 139 und die zweite Adress-Schaltung 143 übertragen. Der Ausgang des Registers 30 wird über die Leitung 149 und 148 entsprechend auf die Adress-Schaltungen 139 und 143a übertragen. Die zweite Adressweg-Schaltung 143a umfaßt eine erste Stufe 574 und eine zweite Stufe 575 (Fig. 3j und 3n). Die Steuersignale zum Leiten der Adressangaben von der mit Register 28 verbundenen Leitung 144 und der mit Register 30 verbundenen Leitung 147 sowie der mit dem Register 9a verbundenen Leitung 140 auf die erste Stufe 574 entstehen in einer ersten Steuerschaltung 580, dargestellt in Fig. 3j und einer zweiten Steuerschaltung 582, dargestellt in Fig. 3i. Die Eingangssignale für die erste Steuerschaltung 580 entstammen der Assemblerschaltung 584.

Die As semble rs chaltung 584 empfängt als Eingangs signale die Bits 0 bis 3 und 5 bis 7 des Bytes Cl vom Register 252, beeinflußt durch Steuersignale aus der Schaltung 586. Die As semble rs chaltung 584 empfängt weiter als Eingangs signale die Bits 0 bis 3 und 5 bis 7_f des Bytes C2 vom Register 253, beeinflußt durch Steuersignale aus der Schaltung 588. Die Bits 0, 1 und 2 vom Ausgang des Assemblers 584 werden als Eingang auf die Schaltung 580 ge-

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EN 9-67-040

geben. Das Nullsignal wird direkt durchgclcitet und entspricht dem Signal "indirekte Adressierung" auf der Leitung 590, Die Signale für die Bits 1 und 2 werden in einer UND-Schaltung kombiniert und ergeben auf der Leitung 591 das Signal "direkte Adressierung".

In der folgenden Tabelle A sind die Verschiedenen Möglichkeiten der Adressierung, die von unterschiedlichen Formen von SteuerwöTtern bewirkt werden, zusammengestellt.

EN 9-6 7-040

EAD

109882/14*1

TAHKLI.E A

i: -Iv nnzoiclmunc (..1 oiler

Aktivspcichcr-Adrcsse

Einheit (Wort)

Untereinheit (Byte)

0

►.

1

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X

Direkt : Aktiv speicher "Wort-Adr,

©

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Cl od.

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■\Indirekt: Aktivepctcher".Wort-Adr.

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Indirekt ϊ Wort / Indirekt: Byte ■.'■■■■ ■··■■..

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Cl oder

C2

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1

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X

Bps. : Externe Register S,P,T,L· einst«;

•

4

5

Cl oder C2

K I 10 10 Indirekt : Aklivspeichcr Wort-Adr. 0 PO Pl P2 L4 L5 L6 L7

Cl oder C2

FlIlOO Direkt: Wort K/Indirekt : Byte 0 P4 P5 P6 P7 1 23

T4 , T5 T6 °^dcr T7

Cl oder C2

G 1 1 1 1 0 Direkt: Wort 2/ Indirekt : Byte 0 P4 PS P6 P7 1 2 3

ΎΛ T5

T6 °· Τ7

H 1 χ χ χ 1 Kxtrrn: 8 Gruppen von 7 Wörtern

ab c de

fg

C !oder
PO Pl P2 1 2 3

jklm

CI oderC2

Die indirekten Adressformen B, C und E sind durch das Steuersignal "indirekte Adressierung" auf der Leitung 590 gekennzeichnet. Die direkten Adressformen A, F und G sind durch dae Steuersignal "direkte Adressierung" auf der Leitung 591 gekennzeichnet.

Die erste Stufe 574 der Schaltung 143a besteht aus mehreren Oder-Glie dem, von denen jedes an mehrere Und-Glieder angeschlossen ist. Die Steuersignale der Steuer schaltungen 580 und 582 leiten verschiedene Kombinationen von Signalen von den Eingangeleitungen 145, 148 und 140 auf die zweite Stufe 575 der Schaltung 143a, Die zweite Stufe 575 der Schaltung ist ähnlich aufgebaut wie die erste und enthält mehrere Oder-Glieder, die von je mehreren Und-Gliedern gespeist werden. Auf diese Weise können in einer Aus gang sie itung mehrere Adressangaben zur Weite rleitung an eine χ rAdre es -De codier schaltung 592 in der zweiten De codier schaltung 143b und an eine y-Adress-De codier schaltung 593 zusammengestellt werden. Jede der beiden Decodierschaltungen 592 und 593 enthält mehrere Und-Glieder 594. Die Und-Glieder in der Schaltung 592 erzeugenein erstes Koordinaten-Adress-Wahlsig%l und die Und-Glieder in der Schaltung 593 ein zweites. Diese Halbwahl-Adre β «Signale werden über die Leitungen 597 und 598 an eine χ-Treiber schaltung 142b bzw. eine y-Treiber schaltung 142a gelegt. Die Aus gangs Signale der x-Treiberschaltung 142b und 142a der y-Treiberschaltung werden

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auf die in Fig. 31 dargestellte χ-Adressier-Schaltung 160 und y-Adre ssier -Schaltung 161 gegeben, ^

Das Steuersignal zum Leiten der Information durch die zweite Stufe 575 der Schaltung 143a entsteht in der Steuerschaltung 599, die in Fig. 3j dargestellt ist. Ein Kompbinent - Steuersignal wird durch den Inverter 600 erzeugt, wenn die angeführten E in gangs be dingungen nicht erfüllt gind. Grundsätzlich ist das zur Zeit 1-2 der zweiten Hälfte jedes Zugriffs zum Aktiv-Speicher 17 der Fall. Das normale Steuersignal der Schaltung 599 wird auf eine Inverterschaltung 600 und auf je ein Und-Glied 601 in den Unterassemblern 602 bis 607 gegeben. Der Inverter 600 erzeugt ein Komplement-Steuersignal für das Und-Glied 608 in den Unterassemblern 602 und 603 und ein Und-Glied 609 in den Unterassemblern 602 bis 607. Die Und-Glieder 609 leiten die Adressangaben von der Stufe 574 auf die Decodier-Schaltungen 592 und 593. Die x-Signale von der Schaltung 594 werden auf ein Und-Glied 610 in jeder der verschiedenen Treiberstufen 611 der x-Treiberschaltung 142a gegeben. Die y-Signale von der Schaltung 583 werden auf ein Und-Glied 612 in jeder der Treiberstufen 613 der y-Treiberschaltung 142b geleitet.

Das Steuersignal zum Leiten der Signale von den Leitungen 597 und

109882/U81

598 durch die Treiber stufen 611 und 613 stammt von einer Schaltung 614, die in Fig. 3o dargestellt ist. Die Schaltung 614 besteht aus zwei Eingangs-Und-Gliedern 615 und 616 und einem Ausgangs-Oder-Glied 617. Das positive 1/2-Zeitsignal wird auf das Und-Glied 615 gegeben; das negative 1/2-Zeitsignal und das Steuersignal -SP 2-ZYKL auf das Und-Glied 616. Hierdurch erzeugt zur Zeit 1-2 der zweiten Hälfte eines Speicherzyklus die Schaltung 614 ein Steuersignal zum Leiten der Adress-Treibersignale durch die Und-Glieder 610 und 612 auf jede der Adress-Schaltungen 160 und 161.

Treiber schaltungen/De codie r schaltungen:

Die Treiberschaltung 142b enthält mehrere Treiberstufen 613, von denen jede am Eingang mehrere Und-Glieder und am Ausgang ein Oder-Glied 620 enthält. In jeder Stufe 613 gehören zu diesen Und-Gliedern das Und-Glied 612 und die Und-Glieder 621 bis 623. Von den Und-Gliedern 621 bis 623 dient jedes der Wahl eines Byte-Adress-Signals für die y-Adressierschaltung 161 in jedem Speichermodul 156 bis 159. Durch die Treiber 142a und 142b wird in jedem der Speichermoduln 156 bis 159 die gleiche Stelle ausgewählt.

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Das UND-Glied 621 in jeder der acht Treiberstufen 613 spricht auf eine der möglichen Kombinationen an, die von den beiden .Dccodicrschaltungcn 625 und 627 stammen. Tatsächlich sind vici* UND-Glieder 625 vorhanden, die je eine mögliche Kombination der angelegten Eingangssignal^ decodieren. Die auf die UND-Glieder 625 gebrachten Eingangssignale sind das positive und das negative SDBO-Signal Byte I₁ Bit 2, sowie das positive und negative SDBO-Signal Byte 1, Bit 3. Diese Signale vom Hauptspeicher werden durch vier UND-Glieder 625 decodiert, deren Ausgangssignale einerseits mit dem ersten Ausgangesignal (Leitung 627a) der Schaltung 627 in vier UND-Gliedern 621 kombiniert werden. Die Ausgangesignale der vier UND-Glieder 625 werden ausscr'dcm mit dem zweiten Ausgangssignal der Schaltung 627 (Leitung 627b) in den vier übrigen UND-Gliedern 621 kombiniert.

Das Steuersignal für die UND-Glieder 621 wird in einer Schaltung 629 erzeugt. Die Schaltung 629 kennzeichnet die direkten Adressformen F und G durch ein Dec. :icr-UND-Glicd 630. Die Schaltung 629 bezeichnet die direkte Adressform A durch ein Dccodicr-UND-Glicd 631. Jedes.UND-Glied 622 empfängt sein Steuersignal von einer Schaltung 632, deren Ausgang eine B-Adrceeform kennzeichnet (siehe Tabelle A). Die dem UND-Glied 622 eugcführtcn Adreeeangabcn

EN 9-67-040 .... . ~

10 9882V U 8-1 «AD ORIGINAL

entstammen einer Dccodicrschaltung 634. Vier UND-Glieder 636 decodieren das positive,SDBO-Signal Byte 1, Bit 3 und dii.s positive Signal Bit 3 des Registers 30 {+L3) mit den vier möglichen Kombinationen von plus/minus Ll und plus/minus L2(Biis 1 uno 2 des Registers 30). Vier Schaltungen 638 liefern vier weitere Decodierungen von angelegten Eingangssignalcn. Jede mögliche der acht Kombinationen von der Schaltung 634 wird auf Grund des Steuersignals von der Schaltung 632 durch eines der UND-Glieder 622 weitergeleitet.

'♦

Jedes UND-Glied 623 empfängt sein Steuersignal von der Schaltung 640, die eine E_rAdressform kennzeichnet, wie sie in Tabelle A dargestellt ist. Die Eingangs-Adressangaben werden durch acht UND-Glieder 642 geliefert, die die acht möglichen Kombinationen der drei Eingangssignale decodieren.

Die Treiberschaltung H&uirifasst mqhrere Treiberstufen 611, von denen jede aus mehreren UND-Gliedern am Eingang und einem ODER-Glied 644 am Ausgang besteht. Zu den Eingangs-UND-Glicdcrn gehören das UND-Glied 610 und die UND-Glieder 645, 646 und 64?,

bad original en 9-67-0*0 . . ,09 8 82/14.81 ' ^

vs

Während die Treiberschaltung 142b auf die Adressangaben anspricht, die in der Tabelle A unter dem Titel "Einheit (Wort)" stehen, spricht die Treiberschaltung 142a auf die Adressangaben unter dem Titel
"Abschnitt" in Tabelle A an.

Eine in Fig. 3k gezeigte Steuerschaltung 648 liefert ein Signal auf die Und-Glieder 645 und 647. Die Schaltung 648 besteht aus zwei Eingangs-Und-Gliedern 649 und 650, die ein Ausgangs-Oder-Glied 651 speisen. Obwohl das Oder-Glied 651 zwei komplementäre Aus gangs signale erzeugt, wird für die im folgenden beschriebene Funktion nur das eine dieser Signale auf der Leitung 652 benötigt. Das Und-Glied 649 empfängt als Eingangssignal das l/2-Zeitsignal und das Signal "Speicher 2-Zyklus". Das Und-Glied 650 empfängt als Eingangs signale das l/2-Zeitsigm 1, das positive SDBO-Signal Byte 0, Bit 0, das positive SDBO-Signal
Byte 0, Bit 1 und das negative SDBO-Signal Byte 0, Bit 2. Die
SDBO-Signale kennzeichnen ein Steuerwort vom Typ "Verzweigen und Anschließen" oder vom Typ "Wort verschieben". Wenn die Eingangsbedingung für beide Und-Glieder erfüllt sind, steht ein Eingangssignal auf der unteren nicht dargestellten Aus gangs leitung des Oder-Gliedes 651 zur Verfügung. Wenn eine der Eingangsbedingungen für die Und-Glieder nicht erfüllt ist, liegt das Steuersignal auf der Leitung 652
an.

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Das UND-Glied 645 empfängt sowohl Adrcssangabcn als auch Formsteuersignale von der Schaltung 654. Ein UND-Glied 655 kennzeichnet eine Form der indirekten Adressierung vom Typ A durch Decodierung des positiven SDBO-Signals Byte 1, Bit 0. Aus der Zeile A in Tabelle A ist zu ersehen, dass die Adrcssan».-ibcn von den Speicherpositionen P5, P6 oder P7 des Registers 28 stammen, Mehrere UND-Glieder 656, von denen nur eines dargestellt ist, liefern drei Decodierungen der Positionen P5 und P6. Ein UND-Glied 657 liefert die übrige Decodierurig für diese Positionen.

Das UND-Glied 655 gibt sein Ausgangssignal auf ein ODER-Glied 658, das zwei Ausgangssignale erzeugt, und zwar eines auf der oberen A_USg_angsleitung 659 und das zweite auf der unteren A_USgan$»slcitung 660. Wenn das Bit P7 Eins ist, steht ein aktives Steuersignal auf der unteren Ausgangslcitung 660 zur Verfügung. Die Leitung ist mit vier von acht verfügbaren UND-Gliedern 645 verbunden. Jedes der von den UND-Gliedern 656 und 657 verfügbaren Ausgang signale wird auf ein anderes dieser vier UND-Glieder gegeben. Die vier übrigen UND-Glieder 645 steuern die vier Ausgangssignale von den UND-Gliedern 656 und 657 mit dem oberen Ausgangssignal vom ODERrGlicd 658 auf der Leitung 659.

BAD ORIGINAL KN 9-67-040 .... „ _____

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Sin UND-Glied 661 kennzeichnet die Form F und G der indirekten Adressierung durch Decodieren des negativen SDBO-Signals Byte Bit 1 und des negativen SDBO-Signals Byte 1, Bit 2. Das Signal "kein Selcktoranteil " (+SX TEIL) ist ein aktives Steuersignal und zeigt an, dass dem Wahlkanal ein Speicherzyklus nicht zugeteilt wird.

Die Steuersignale vom ODER-Glied 658 werden mit den Dccodicr-

signalcn der Positionen P5 und P6 von den UND-Gliedern 656

und 657 kombiniert und ergeben Angaben für die Abschnittsadressen

Die Spalten h, i und j in der Tabelle A zeigen die Quellen

dieser Adressangaben. Die Spalten f und g stehen zur Erweiterung

zur Verfügung.

Jedes UND-Glied 646 dient bei einer Operation "Wort verschieben" oder "Vor zweigen und Ans chlie s.'ori'dazu, die Abschnitts-Adressangaben einzugeben. Ein UND-Glied 663 kennzeichnet diese Betriebsarten sowie die Form A der direkten Adressierung. Ein UND-Glied 664 liefert einen Teil der Abschnilts-Adressangabcn von den positiven v.r.d negativen SDBO-Signalen Byte 1, Bit 5* und Byte 1, Bit 6. Es sind vier UND-Glieder 664 vorhanden, Das dritte Adressbit des Abschnitts wird mit dem Steuersignal kombiniert und erzeugt oincs von zwei komplementären Ausgangssignalcn im ODER-Glied tun.. Jedes der beiden Ausgangssignalc des ODER-Glieds «Ί65 wird mit rN-ii vier Ausgangssignalen der UND-Glieder 664 kombiniert, wodurch sich .u-i.: Adressbits ergeben*,» ο ο *i i 4 ι α >t

TCT98 82/1481 bad original

Ein UND-Glied 666 kenn zeichnet die Form E und leitet das L4-Signal von der Leitung 667. Ein UND-Glied 668 konnzeichnet die Formen F und G und leitet das SDBO-Signal Byte 1, Bit 7 von der Leitung 669. Ein UND-Glied 67 0 kennzeichnet die Formen B und C und leitet das L0-Bifvon der Leitung 671. Ein UND-Glied 672 kennzeichnet die Form A und leitet das SDBO-Signal Byte 1, Bit 7 von der Leitung 673.

Die UND-Glieder 647 dienen als Eingabeeinrichtung für die Formen B, C und E für die indirekte Adressierung. Ein erstes Steuersignal wird durch die Schaltung 648 erzeugt. Die Adressangaben werden grundsätzlich von vier UND-Gliedern 675 geliefert, die eine Decodierung der positiven und negativen Signalbits Pl und P2 erzeugen. Ein UND-Glied 676 kennzeichnet die Form E und leitet das Signal L4 auf ein ODER-Glied 677. Dieses ODER-Glied 677 wiederum erzeugt zwei komplementäre Ausgangssignalc, von denen ein jedes mil den vier Ausgangssignalcn von den UND-Gliedern 675 kombiniert wird. Ein UND-Glied 678 kennzeichnet die Formen B und C und leitet das Signal LO von der Leitung 679 zum ODER-Glied 677.

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13

42 ■

Durchführung einer ANTIVAIJiNZ-Verknüpfung als Beispiel Die Erläuterung der Betriebeart "indirekte Byte-Adre a sie rung" beginnt unter mehreren hier angenommenen Bedingungen, deren erste die ist, daß die Maschine Instruktionszyklen beendet hat, während denen die Instruktionsadresse weitergeschaltet und in das entsprechende Instruktion«- register (Befehlszähler) an die Stelle 10' im Aktivspeicher 17 (Fig. 7) gesetzt wurde. Die erste und die zweite Operandenadresse werden auf die Positionen 15¹ und 14* im Aktivspeicher 17 gesetzt.

Für diese Beschreibung wird angenommen, daß der vorliegende OP-Code (Funktionsteil im Befehl) eine ANTIVALENZ-Verknüpfung zweier Operanden verlangt und daß die Ergebnisse in das Arbeitsfeld (den Arbeitsbereich) 16^J der B-Quelle oder des ersten Operanden gesetzt werden.

Aktivspei eher-Einteilung:

In Fig. 7 ist die Einteilung des Aktiv spei ehe rs 17 gezeigt. Die Adress-Stellen im Aktivspeicher 17 sind durch Nummern gekennzeichnet, die mit einem Strich versehen sind (z.B. 10*), um eine Verwechslung mit ähnlich numerierten Schaltungen zu vermeiden. Jede adressierbare Stelle erhält eine bestimmte Speicherfunktion dauernd zugeordnet. Diese Funktion kann absolut permanent sein in bezug auf die darin gespeicherte Information. So enthält z.B. die adressierbare Stelle 14· immer eine Adressinformation. An anderen Stellen wie 13·, 16¹ oder 17* kann die Funktion insofern permanent sein,

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als diese Stellen als Arbeitsfelder bcnutzL werden, die darin enthaltene Information sich jedoch bezüglich Format und Aussehen laufend ändert.

Laden von P-Registor und L-Register :

Auf Grund der Decodierung eines OP-Codes, hier also der Decodierung des OP-Codes "ANTIVALENZ-Verknüpfung" wird eine Adresse in das Register 28 durch das Steuerwort über eine Leitung 141 oder über die Hauptdatenleitung 16 geladen, wie es in Fig. 3m darge- · ...

stellt ist. Diese Adresse kann tatsächlich in mehrere Teile unterteilt werden, von denen jeder einen separaten Abschnitt 700 im Aktivspeicher 17 bezeichnet. Die bei der beschriebenen Anlage verwendete Aktivspeichereinheit umfasst 64 Einheiten oder Wörter 701, und jede Einheit umfasst vier Untereinheiten oder Bytes 702. Die Einheiten werden zur Bildung von Abschnitten zusammengefasst, von denen nur vier (700a bis 70Od) dargestellt sind. Die Adrcssanga&en* für diese Abschnitte werden in die Teile des Registers 28 geladen. -·■·.; '■>

Das zweite Register 30 wird ebenfalls über die Hauptdatenleitung 16 mit Adressen geladen, welche Wörter innerhalb eines Abschnitts kennzeichnen. Die Adressangaben für die Bytes stehen vom direkten Stuucrwort oder von geeigneten Teilen der Schallung 19 her zur Verfugung. Ein in den Fig. 3k und 3 ο dargestellter Auswahlmechanismus 139

■ COPY

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spricht direkt auf das Steuerwort an und wählt unter den verschiedenen Quellen für die Adressangaben. Eine weitere Veränderliche, die zwischen verfügbaren Adressangaben wählt, ist das Zeitsignal, das die Adressangaben von der Quelle A und von der Quelle B kennzeichnet. Genauer gesagt ist die weitergehende durch die Zeitsignale getroffene Auswahl auf die gleichzeitige Verfügbarkeit verschiedener Gruppen von Adresssignalen und die Wahl zwischen diesen Gruppen gerichtet. Tabelle A zeigt zusammengefaßt die verschiedenen Adressformen, die zur Adressierung des Aktivspeichers 17 benutzt werden.

Die erste Aufgabe besteht also im Laden der Adressinformation in die Register 28 und 30. Diese Register sind darstellungsgemäß in gleiche Teile unterteilt, jedoch ist dadurch das Arbeitsprinzip der Erfindung nicht begrenzt. Bei dem folgenden Beispiel wird zwar nur mit dem Register 28 gearbeitet, es werden dadurch jedoch die Vorgänge für beide Register beschrieben.

In Zeile A der Tabelle A ist eine erste Adressform gezeigt. Das Register 28 umfaßt acht Bitpositionen, und jede Position ist mit PO bis P7 entsprechend gekennzeichnet. Die Positionen P4 bis P7 werden mit Adressangaben geladen, die hexadezimal zwei (0010) entsprechen und auf den Abschnitt 700c der Adressen 10' bis 17¹ hin-

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r,o ov

9-67-040·

woison. Gleichzeitig kann der werthohe Teil des Registers 28 mit einer anderen Adressinformation geladen werden.

Liut Zeile B derTabelle A können die Positionen PO bis P2 mit binär Null (000) geladen werden, um die Abschnitte 700a und 700b mit den Adressen 00' bis 07' und 08' bis OF¹ anzugeben. In den Fällen, in denen weniger als eine volle Hexadezimaladresse erzeugt wird, wird der werthohe Teil auf Null zurückgestellt, da das Setzen/Rückstellen der Adress-Registerstufen unmittelbar vor der Adressierung des Aktivspeichers 17 erfolgt. Das P3-BU wird als Steuersignal verwendet, welches angibt, mit welchen Teilen der Register 252 und 253 und in welcher Art die indirekte Adressierung zu erfolgen hat.

In den Zeilen C und E der Tabelle A ist die Anwendung des Registers gezeigt. Das Register 30 umfasst acht binare Bitpositionen mit der Kennzeichnung LO bis L7. Die Verwendung der drei werthohen P-Bits zur Auswahl von zwei zusammenhängenden Abschnitten wurde bereits erklärt. Die L-Bits werden zur Kennzeichnung eines Wortes innerhalb eines gewählten Abschnitts benutzt. Wieder wird das Register 30 mit zwei Hexadezimalzahlen geladen, wobei eine erste Zahl die Positionen LO, Ll, L2 vind L3 umfasst und ein erstes Wort konnzeichnet, während eine zweite Zahl die Positionen L4, L5, L6 und L7

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BAD ORIGINAL

177A895

umfasst und ein /,weiW's Wort kennzeichnet. Eine weitere
Veränderung ist aus den Zeilen D und C zu ersehen, wo das L·Z-Bi\. weiter modifiziert wird, indem es durch eine ODER-Verknüpfung mit einem weiteren Bit vom Steuerregister 9a kombiniert
wird.

Das Register 280 in der Modifizicrschaltung 19 umfasst acht Bitpositionen mit der Kennzeichnung TO bis T7. Nur ein Teil dieses Registers nimmt an der Aktivspeicher-Adressierung teil. Die Bits T4 und T5 werden zusammen in einer Adressart verwendet, die als Adressierung der A-Quellc bezeichnet wird. Die Bits T6 und T7 werden zusammen bei einer zweiten Art der Adressierung benutzt, die als
Adressierung der B-Quelle bezeichnet wird.

Das Register 28 wird durch ein auf der Leitung 141 erscheinendes Konstantenfeld (K) eines Stcucrwortes geladen. Genauer gesagt
handelt es sich bei diesem Steuerwort um das Wort "Vcr/.wcigen
\rd Anschliesscn",dessen Format in der Fig. 8a dargestellt ist.
Der Inhalt des K-Fcldcs wird durch ein von der Schaltung 5S5
kommendes tcucrsignal in die rückgekoppelten ODER-Glieder S53 gci.'ic'.en, wobei aiii jedes der in Fig. 3m dargestellten UND-Glieder ö^i ein Bit kommt.- Das Register 30 wird von der Ilauptdatenloitung'1 (Byte 3, Bits 0 bis 7) über die UND-Glieder 566 und das'von der

109882/U8V

Schaltung 568 kommende Steuersignal geladen. Die eigentlichen Eingangssignal zu den Schaltungen 555 und 568 slcllc'n koine Begrenzung der vorliegenden Erfindung dar, da sie, wie die. meisten anderen Kennzeichnungssignalc, sich andern und von der Konstruktionen art des Systems diktiert werden. Es sollte genügen hier zu sagen, dass auf Grund der Decodierung eines OP-Codes durch die Decodicrschaltung 9b ein vorbestimmtes Speicherwort aus dem Steuerspeicherteil des Hauptspeichers 2 gelesen wird, aus welchem ein K-FeId in Register 28 oder 30 so geladen wird, wie es der'OP-Code erfordert. Normalerweise laden verschiedene Steuerwörter die Register 28 und 30, da das K-FeId nur acht Bits Kapazität hat, was einer Speicherkapazität von einem der Register 28 oder 30 gleichkommt.

Hauptspeicher-Adressierung ; 1. Operand :

Der Inhalt der Stelle 15' im Aktivspeicher 17 wird über den im folgenden beschriebenen und in Fig. 2 gezeigten Weg auf das Register 40 übertragen. ASBO 164 gibt ein Ausgangssignal vom Aktivspeichcr 17. Die Adresse läuft dann über die'Leitung 91 und die Assembler 12 und 14 zur Hauptdatcnlcitung 16. Diese stellt einen Eingang für die Untcraesembler 130 und 131 (Fig. 2m) dar, die ihrerseits wieder Signale an das Register 40 geben. Ein

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für die Steuerung dieser Operation geeignetes Speicher-Steuerwort ist in Fig. 8b dargestellt. Dieses Speicher-Steuerwort ist durch die Bits 0 und 1 des Byte CO gekennzeichnet. Die Unterform des Wortes ist gekennzeichnet durch die Bits 2, 3 und 4 desselben Bytes. Die nächsten signifikanten Daten werden in die Bitpositionen 0 bis 3 des Byte Cl geladen. Aus der Zeile "Form A", Spalte a in der Tabelle A ist zu ersehen, daß das darin stehende Bit eine Null sein muß, um die Adressangaben der Spalten f bis ο auf ihre entsprechenden Schaltungen zu leiten. Das geschieht durch die Und-Glieder 631 und 655 in der ersten Adressweg-Schaltung 139, dargestellt in den Fig. 3k und 3o. Diese Und-Glieder leiten die Bits der Positionen P5, P6 und P7 und das Byte Cl, Bits 1, 2 und 3 auf die entsprechenden Treiberschaltungen 142a und 142b.

Während des ersten Teiles eines Speicherwort-Zyklus werden zwei wichtige Funktionen ausgeführt. Es sind Einrichtungen zur sofortigen Decodierung über die Adress-Schaltung 139 des aus dem Steuerspeicher 4 ausgelesenen Steuerwortes vorgesehen. Diese Decodierung erfolgt durch Benutzung des Ausgangssif^"¹IeS vom Speicherassembler 8 und es wird nicht gewartet, bis dieselbe Information in der De codier schaltung 9b angelangt ist. Weiterhin sind Einrichtungen zur Decodierung der relativen Adress angaben vorgesehen, um Zugriff zur vorbestimmten Stelle 15¹ im Aktiv-Speicher 17 zu erhalten und die Adressangaben des ersten Operanden auf

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- η ■

«Ο

das Register 40 übertragen zu können. Weitere Einrichtungen adressieren mit dem Inhalt des Registers 40 den Hauptspeicher, fragen das dort stehende Wort ab und setzen es in den Speicherassetnbler 8. Weitere Vorrichtungen übernehmen der Inhalt der Speicherdaten-Ausgangsleitung des Speicherassemblers auf der Leitung 67 und setzen ihn in die Stelle 16¹ des aktiven Speichers gemäß den Anweisungen des Inhaltes der Bitpositionen P5, P4, P6 und der Bits 1, 2 und 3 des Bytes C2.

Die Kennzeichnung der Adressart als Form A aus der Tabelle A und die sich daraus ergebende Weiterleitung der Bits von den Positionen P4, P5, P6 und der Bits 1, 2 und 3 des Bytes Cl erfolgt durch die Schnellweg schaltung 139, die in den Fig. 3k und 3o dargestellt ist. Zur Benutzung der Bits auf den Positionen P4, P5 und P6 als Kennzeichnung für einen Abschnitt 700 und die Benutzung der Bits 1, 2 und 3 des Bytes Cl des laufenden Speicher-Steuerwortes zur Kennzeichnung eines Wortes in diesem Abschnitt ist durch mehrere Standard -Decodiertechnikeη möglich.

Jedes Byte wird von dem entsprechenden Speichermodul 156 bis 159 ausgelesen und auf die Leitung 91 gegeben. Eine geeignete Weiterleitung erfolgt in den Assemblern 12 und 14, um die Bytes 1, 2 und 3

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der zweiten Operandenadresse auf die Einheiten 125, 120 und 127 im Register 40 zu leiten. Diese Einheiten umfassen zusammen mehrere Adressbits. ·

Eine vorbestimmte Gruppe von wertniederen Bits wird nicht für einen Hauptspeicher-Zugriff verwendet. Die übrigen Adressbits reichen aus, um eine Informationseinheit (Wort) zu adressieren, während die wertniederen Bits auf entsprechende Stellen im T-Register der Schaltung 19 übertragen werden, um nachher Untereinheiten (Bytes) der aus dem Hauptspeicher gelesenen Information zu adressieren. Bei der vorliegenden Ausführung werden die beiden wertniederen Bits auf die Spcichcrcinhciten 288 und 289 über eine Leitung 296 und die UND-Glieder 298 und 300 übertragen. Die Informationseinheit oder das Informationswort , das durch den übrigen Teil des Registers adressiert wurde, wird auf den Arbeitsbereich 16' des ersten Operanden im Speicher 17 übertragen.

Während der zweiten Hälfte des Speicher-Stcucrzyklus werden zwei Hauptfunktionen ausgeführt. Es sind Vorrichtungen zum Speichern der gerade aus dem Hauptspeicher 2 ausgelcscncn Daten auf einer vorbestimmten Stelle 16' im Aktivspeicher 17 vorgesehen. Als nächstes werden die beiden wcrlnicdcrcn Bits 6 und 7 der Einheit

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des Registers 40 auf ihre entsprechenden Stellen 288 und 289 des Registers 19 gesetzt. Auswahl und Speicherung auf der Stelle 16.' wird durch die Bits 0 bis 3 des Byte C2 des laufenden Speicherwortes gesteuert. Die Informationsauswahl des Byte C2 erfolgt durch die in Fig. 3i dargestellte Schaltung 710, die am Eingang das eingeschaltete UND-Glied 711 aufweist.

Ein UND-Glied 712 empfängt das einschaltende l/2-Zcitsignal und das Steuersignal "kein Selektoranteil" (+SX TEIL). Das jetzt leitende UND-Glied 712 gibt ein Eingangssignal an das ODER-Glied 588, das das Byte C2 auf die Leitung 140 weitergibt. Das Ausgangssignal des Assemblers 710 gibt das Bit 0 auf ein UND-Glied 714a und erzeugt ein weiteres Steuersignal, so dass die Bits und 2 auf das UND-Glied 714b geleitet werden. Bit 3 wird auf ein in Fig. 3n dargestelltes UND-Glied 715 gegeben. Durch diese Bits erfolgt sowohl die Kennzeichnung der gewählten Form als auch die Lieferung der Adresse eines Wortes , wie es in den Formen A, F, G und H dargestellt ist. Die UND-Glieder 714a und 714b bilden die Eingänge für ein ODER-Glied 716, das ein aktives Steuersignal auf der oberen Ausgangslcitung 590 hat, wenn keine Eingangsbcdingung erfüllt ist und ein aktives Steuersignal auf der unteren Ausgangs leitung 591, wenn eine Eingangsbedingung erfüllt ist. Das Steuersignal

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auf der Leitung 591 liefert das Leitsignal zur Kennzeichnung der direkten Adressformen A, F und G. Das Steuersignal auf der Leitung 590 liefert das Leitsignal zur Kennzeichnung der indirekten Adressformen B, C und E. Die Schaltung in der ersten Stufe 574 arbeitet ähnlich wie die beschriebene Schnellweg-Schaltung 139 und decodiest die verschiedenen Eingangs signale von den Registern 28, 30 und 9a.

Die so in der ersten Stufe 574 gebildete Adresse wird durch die Decodierschaltungen 592 und 593 decodiert und wählt die Stelle 16· im Aktivspeicher 17. Das auf der Haupt-Datenleitung 16 verfügbare Wort wird auf der durch die Decodierschaltungen 592 und 593 angegebenen Stelle gespeichert.

Das Laden der Positionen 288 und 289 wird von den Bits 4 bis 7 des Byte C2 gesteuert. Das in Fig. 3a dargestellte Und-Glied 306 decodiert das entsprechende Feld C2 mit den Bits 4, 6 und 7 und erzeugt ein Steuersignal für das Und-Glied 322, das seinerseits wiederum die Und-Glieder 298 und 300 auf den Speicherpositionen 288 und 289 steuert und die wertniederen Adressbits auf diese Speicherpositionen leitet. Gleichzeitig erzeugt das Oder-Glied 308 und das Und-Glied 312 ein abschaltendes Eingangssignal für die Und-Glieder 502 in jeder der Positionen 282 bis 285, wodurch eine Rückstellung dieser Positionen auf binär Null erfolgt.

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2. Operand :

* ■

Das nächste Speicher-Steuerwort des Beispiels verwendet wieder die Form A in den Bytepositionen Cl und C2 in der Art, wie sie bc*

« rcits bei der Entnahme des ersten Operanden beschrieben wurde.

Das laufende Steuerwort arbeitet also genauso wie das gerade beschriebene. Genauer gesagt adressiert das laufende Stcuerwort die Stelle 14' des zweiten Operanden im Aktivspeicher 16, licBt die dort stehenden Adressangaben aus und überträgt sie auf Register 40. Mit dem Inhalt des Registers 40 wird der Hauptspeicher adressiert und das erste Feld des zweiten Operanden auf die Hauptdatcnleitung nach Durchlauf verschiedener Assembler gegeben. Jetzt wird mit den Bits 0 bis 3 des Byte C2 der Aktivspeicher adressiert und die Daten von der Hauptdatcnleitung in den Arbeitsbereich 17' geschrieben. Gleichzeitig mit dem Speichern der Daten von der Datenleitung in die Aktivspeicherstclle 17' laden jetzt die auf den Bitpositionen 4 bis 7 des Bytes C2 stehenden Steucrangabcn die Information von den Bitspeicherpositionen 6 und 7 des Registers auf die Speicherstellen 286 und 287 des T-Registcrs 280 in der Schaltung 19. Das UND-Glied 302 dccodicrt das entsprechende Feld der Bits 4, 6 und 7 des Bytes C2 und erzeugt ein Steuersignal auf der Leitung 320 für das UND-Glied 318. Das Ausgangssignal des UND-Glieds 318 leitet die Daten von den UND-Gliedern 298 und 300 auf die Positionen 286 und 287 des Registers 280.

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Verknüpfungs-Ausführung:

Jetzt stehen also die beiden an der ANTIVALENZ-Verknüpfung teilnehmenden Felder in den Arbeitsbereichen 16' und 17· des Aktivspeichers 17. Wenn diese Felder aus dem Hauptspeicher entnommen werden, erfolgt das einheitsweise (wortweise). Anfang eines Feldes und Ende eines benachbarten Feldes werden nicht beachtet. Genauer gesagt heißt das, daß die Daten in einem Feld oder in beiden an der vorliegenden ANTIVALENZ-Verknüpfung teilnehmenden Feldern bei jedem Byteanfang innerhalb der aus dem Hauptspeicher 2 übertragenen Wörter beginnen können. Der Inhalt des Registers 280 schreibt für jeden der beiden Operanden das Byte (die Untereinheit) vor, bei dem die ANTIVALENZ-Verknüpfung zu beginnen hat. Die hierzu benötigte Information wird wäh-

in
rend der Instruktionszyklen erzeugt)» die Adress-Stellen 15· bzw. 14· des ersten und zweiten Operanden gesetzt, und zum Register 280 vom Register 40 übertragen. Dementsprechend werden bei der ANTIVALENZ-Verknüpfung indirekt die Bytes jedes Operanden adressiert, der an der Verknüpfung teilnimmt.

In der Tabelle A zeigen die Formen F und G die direkte Wortadressierung mit indirekter Byteadressierung, die besonders mit den Arbeitsbereichen 16» und 17' vorteilhaft verwendet wird. Die Adressform F entspricht der Stelle 16» und die Adressform G der Stelle 17«. Die Spalten η und ο der Zeilen F und G zeigen, daß die Positionen T4 und T5 oder

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M -

T6 und T7 die Auswahl der Untereinheit (oder des Bytes) des an der ANTIVALENZ-Verknüpfung teilejnhmenden Feldes übernehmen.

Die Art des verwendeten arithmetischen Steuerwortes ist in Fig. 8c gezeigt. Der Zugriff zur Aktivspeicherstelle 16* wurde durch Decodierung der Byteposition Cl des arithmetischen Wortes und Kennzeichnung der Adressform F begonnen. Der erste Zugriff und das Laden des B-Registers 23 erfolgt über die Schnellweg-Schaltung 139, wobei die Positionen P5, P6 und P7 des -Registers P und die Bits 1, 2 und 3 des Bytes Cl den Aktivspeicher adressieren und das volle auf der Stelle 16¹ enthaltende Wort auslesen. Dieses Wort wird durch die Leitung 91 auf den Assembler 12 übertragen. Entsprechende auf der Leitung 98 verfügbare Steuersignale leiten das gewählte Informationsbyte zum Register 23. Während der zweiten Hälfte des arithmetischen Zyklus entwickelt die Langsam-Weg schaltung die Adresse der Spei eher stelle 17¹.

VERSCHIEBUNGS-Operation als weiteres Beispiel:

Weitere Möglichkeiten zur Adressierung von Wörtern und Bytes im Aktivspeicher 17 werden jetzt an einer zweiten oft angetroffenen Maschinenoperation erläutert. Bei dem oft angetroffenen OPERAND VERSCHIEBEN wird der Inhalt eines Registers in ein anderes Register gesetzt. Die an der übertragung teilnehmenden Register werden gekennzeichnet, ein Register wird abgefragt und sein Inhalt auf das andere übertragen.

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Während der Durchführung einer Operation OPERAND VERSCHIEBEN werden keine Operandenadressen erzeugt, da kein Zugriff zum Hauptspeicher 2 erfolgt. Statt dessen werden Adressen oder andere Kennzeichnungsmerkmale der beiden Register, die mit der Operation zu tun haben, in das Register 30 über die Haupt-Datenleitung 16 gesetzt. Die teilnehmenden Register können anstatt durch Adressangaben auch durch Registernummern gekennzeichnet werden. Die meisten Datenverarbeitungssysteme verwendet mehrere allgemeine Register. In einem System mit 16 allgemeinen Registern sind diese mit 0 bis F (0000 bis 1111) in Hexadezimalnotierung gekennzeichnet. Diese Register sind in Fig. 7 in den Abschnitten 700a und 700b dargestellt. Mit einem Steuerwort "Verzweigen und Anschließen" wird das Register 28 über die Leitung 141 und die Und-Glieder 551 in den Positionen PO, Pl und P2 mit 000 geladen.

Die Art des jetzt folgenden arithmetischen Steuerwortes ist in Fig. 8c dargestellt. Das Byte Cl dieses arithmetischen Steuerwortes wird zu einer Adresse der Form E, dargestellt in Tabelle A, decodiert. Wie bei allen anderen auftretenden Steuerwörtern erfolgt der erste Zugriff zum Aktivspeicher 17 über die Schnellweg-Schaltung 139. Eine Decodierung des Bytes Cl durch die Schaltungen 640 und 676, dargestellt in den Fig. 3k und 3o, ergibt Steuersignale für den y-Treiber 142b und den x-Treiber 142a. Aus Form E der Tabelle A geht hervor, daß die erste Gruppe mit Pl, P2 und L4 den Speicherabschnitt wählt, während

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die zweite Gruppe mit L5, L6 und L7 das Wort innerhalb dieses Abschnitts wählt Diese erste Gruppe wird durch die Schaltung 675 sowie das Und-Glied 676 und das Oder-Glied 677 de codiert. Die zweite Gruppe wird durch die Und-Glieder 642 decodiert.

Bei dem ausgewählten Befehl (OPERAND VERSCHIEBEN) wird der Inhalt des durch die Schnellweg schaltung (erste Adressenweg-Schaltung) 139 adressierten Registers byteweise bewegt, da im übertragungsweg das Rechenwerk ALU 25 mit einer Kapazität von nur einem Byte liegt.

Bei der nachfolgenden Teiloperation sind die die Form B kennzeichnenden Angaben im Byte C2 enthalten. Die Steuer- oder Formerkennungssignale werden durch die Und-Glieder 632 und 678 erzeugt. Die Adressangaben Ll, L2 und L3 werden durch die Schaltungen 636 und 638 decodiert, die Adressangaben Pl, P2 und LO durch die Und-Glieder 675 und 678.

Diese zuletzt erwähnten Adressangaben wählen das Register, in welches die Daten zu verschieben sind. Das Rechenwerk ALU 25 wird eingeschaltet und addiert Null zum Inhalt von B. Der Ausgang von ALU wird auf die Leitung 36 gegeben. Durch die Bytewahl wird ein einzelnes Byte auf den gewählten Bestimmungsort gesetzt. Mit drei weiteren arithmetischen Steuerwörtern werden die übrigen drei Bytes in das gewünschte Register gesetzt. Die in den Fig. 3j und 3n dargestellte Langsamweg-Adress-Schaltung verarbeitet dieselben Wortformen wie die Schenllweg-Adrees-Schal-

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tung.

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Unter Bezugnahme auf die Fig. 4a bis 4i und 6 werden nun die Adressen-Assembler und die Zwingschaltung 39 näher beschrieben.

Das durch die Linie qjh Fig. 6 dargestellte Ausgangssignal der Und-Schaltung 1300 (Fig. 4a) kennzeichnet das laufende Steuerwort als ein Speicher-Steuerwort. Das Aus gangs signal wird darstellungsgemäß verzögert, da alle Und-Schaltungen eine gewisse Zeitverzögerung haben. Diese Verzögerung ist in Fig. 6 vergrößert dargestellt. Das 0-1-Zeitsignal auf der Linie a stellt die Kippschaltung 1147 zurück, wenn diese nicht bereits zurückgestellt ist, sobald das Einschaltsignal auf der Leitung 1154 nicht vorhanden ist. In Fig. 6 ist das in Linie h dargestellte Signal auf der Leitung 1154 positiv zur Zeit 0-1 des ersten Zyklus gezeigt und gilt infolgedessen als nicht vorhanden. Das negativ einschaltende Signal auf der Leitung 1152 und das Ausgangssignal von der Und-Schaltung 1300 treiben die Und-Schaltung 1141 und erzeugen ein negativ einschaltendes Signal auf einer Leitung 1155, wie es durch die Linie e in Fig. 6 dargestellt ist. Das negative Ausgangs signal auf der Leitung 1155 kennzeichnet den ersten Speieherzyklusteil eines Speicher Steuerwortes. Zu der durch Linie f in Fig. 6 dargestellten Zeit 678 wird ein Rückstellsignal auf die Und-Schaltung 1144 in der Kippschaltung 1142 gegeben und ein in Linie g in Fig. 6 gezeigtes Einschaltsignal durch den Inverter 1146 verzögert und dann auf die Und-Schaltung 1143 gegeben. Da sowohl der Ausgang von der Und-Schaltung 1300 als

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auch das Signal auf der Leitung 1152 negativ sind und infolgedessen die Und-Schaltung 1143 eingeschaltet wird und die Kippschaltung 1142 dadurch gesetzt wird, wird auf diese Weise ein negativ einschaltendes Signal, dargestellt durch Linie h in Fig. 6, auf der Leitung 1153 erzeugt. Dieses Ausgangs signal wird auf die Und-Schaltung 1144 zurückgeführt, um diese in der gegebenen S ehalt ste llung zu halten. Das Aus gang β signal auf der Leitung 1153 kennzeichnet den Speicherübergangsteil eines Speichersteuerwortes. Zur Zeit 01 des zweiten Zyklus wird ein Rückstellsignal auf die Und-Schaltung 1149 gegeben und ein einschaltendes Signal durch den Inverter 1151 vor Anlegen an die Und-Schaltung 1148 verzögert. Da ein Einschaltsignal auf der Leitung 1154 nun zur Verfügung
steht, wird die Kippschaltung 1147 dadurch eingeschaltet, daß die Und-Schaltung 1148 ihr Ausgangs signal 1153 in den negativen Bereich treibt.

Das Signal 1340 auf der Leitung 1153 wird auf die Und-Schaltung 1149 zurückgeführt und hält diese in der Schaltstellung. Das negative Ausgangssignal auf der Leitung 1153* Linie i in Fig. 6, kennzeichnet den Speicher Zwei Zyklus-Teil eines Spe icher Steuerwortes. Wenn das Signal auf der Leitung 1153 negativ wird, wird das Signal auf der Leitung 1152 positiv, die Und-Schaltung 1141 ist dann nicht langer eingeschaltet und das Signal auf der Leitung 1155 geht in den positiven Zustand zurück. Zur Zeit 6,7,8 des zweiten Spei ehe rzyklus werden Rückstell- und E in β te 11 signale wieder auf die Kippschaltung 1142 gebracht, wie es be-

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reits oben beschrieben wurde, da jedoch das Einschaltsignal auf der Leitung 1152 nicht langer anliegt, treibt die Und-Schaltung 1143 das Signal auf der Leitung 1154 nicht in den negativen Bereich und die Schaltung wird zurückgestellt. Bei der folgenden O/l-Zeit wird die Kippschaltung 1147 ebenfalls zurückgestellt, da das Einschaltsignal auf der Leitung 1154 ja nicht mehr vorhanden ist.

Während der ersten Hälfte eines Spei ehe rzyklus wird eine Adresse durch die Erstweg-Adre s s-Schaltung 139 zum Adressieren des Aktivspeichers 17 erzeugt, um die ausgelesene Information auf den in Fig. 2m gezeigten Ad res s-Assembler 38 zu übertragen. Wegen der kritischen Zeitbeziehungen im Hauptspeicher 2 wird diese Adresse sobald wie möglich in diesem Zyklus innerhalb der in den Fig. 2e und 2j gezeigten Adressierschaltung 46 zusammengesetzt. Während der zweiten Hälfte eines Speicherzyklus wird eine Adresse durch die Zweitweg-Adre ssier schaltung 143 erzeugt, die auf die Adressierschaltungen 160 und 161 zur Kennzeichnung einer bestimmten Anzahl von Registern im aktiven Speicher 17 gegeben wird. In jedem der beiden Fälle kann eine übertragung vom aktiven Speicher 17 auf den Hauptspeicher 2 oder umgekehrt erfolgen. Die Z wing schaltung 39 und ein Adressassembler 22 sind genauer in den Fig. 4a bis 4 i beschrieben.

Betriebsarten:

Die Adress-Zwingschaltung 39 arbeitet grundsätzlich in vier verschiede-

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nen Betriebsarten, die durch eine De codier schaltung 1158 und eine K-Adress-Decodierschaltung 1160, beide in Fig. 4a gezeigt, de codiert werden. Die De codier schaltung 1158 spricht auf die Bitpositionen 4 bis 7 des Byte 2 des Steuerregisters 9a an. Die Schaltung 1158 kann vier Kombinationen anzeigen, die alle eine Speicherbetriebsart darstellen und im folgenden als die Speicherbetriebsarten 4, 5, 6 und 7 gekennzeichnet sind. Die De codier schaltung für die K-Adresse 1160 spricht auf das positive C2 Bit 4 Signal, das negative C2 Bit 5 Signal und das Speicherwort-Ausgangssignal von der Und-Schaltung 1140 an. Das Ausgangssignal der Und-Schaltung 1160 stellt die K-einstellbaren Arbeitsbedingungen des Spei eher zyklus dar.

Der in den Fig. 2m und 2n gezeigte Adress-Assembler 38 sammelt die Adressenangaben für das Speicheradressregister 40. Das Adressregister 40 besteht aus drei getrennt steuerbaren Registern 125, 126 und 127, von denen jedes acht binäre Bitpositionen umfaßt. Jedes der Register ist jedoch in den Zeichnungen abhängig von der Funktion, die jedes Register zu übernehmen hat, unterschiedlich dargestellt. Das erste in Fig. 4c gezeigte Register 125 wird zur Wahl zwischen den Großspeichermoduln 207a bis 207n im Hauptspeicher 2 der Fig. 9 verwendet. Ein Großspeichermodul ist der größere Unterabschnitt des Speichers und umfaßt 16 384 Speicherwortpositionen. Das Register 126 dient der Kennzeichnung eines bestimmten kleineren Spei eher module iron 64 Wörtern mit

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vier Bytes, jedes innerhalb eines Großspeichermoduls des Hauptspeichers 2. Das Register 127 hat zwei Funktionen, und zwar einmal die Speicherung der Angaben zum Wählen eines Wortes in dem kleineren Speicher modul, und zum anderen das Speichern der Byte-Wahlindizes. Das Register 125 wird normalerweise über mehrere Leitungen geladen, und zwar eine DSR-Leitung 1162 und die Haupt-Datenleitung 16 Byte 1, Bits 0 bis 7. Die mit dem Register verbundene Wirkschaltung 1163 entspricht nicht auf das durch die De codier schaltung 1158 erzeugte Signal Speicherbetriebsart 4 an. Dementsprechend wird in dieser Betriebsart keine Information als Daten auf das Register 125 gegeben, so daß das Register auf Null gesetzt wird, wenn die Ml -Register Stell-Rückstell-Schaltung 1163a eingeschaltet wird. In einer normalen Betriebsart wird das Register 125 entweder von der Leitung 1162 oder von der Haupt-Datenleitung 16 gesetzt.

Das M2-Register 126 umfaßt mehrere Speicherpositionen 1167, von denen jede mehrere Eingangs -Und-Schaltungen enthält, deren Anzahl von der Bitposition des Registers 12 6 abhängt. Die Bitpositionen 2, 24, 67 des M2-Registers 126 weisen am Eingang die drei Und-Schaltungen 1168, 1169 und 1170 sowie eine rückverriegelte Oder-Schaltung 1171 auf, die die Speicherfunktion übernimmt. Die Bitpositionen 0, 1 und 3 des Registers 126 enthalten eine weitere Und-Schaltung 1172 am Eingang, die ihre Einschaltimpulse während eines Wahlkanal-Teilnahme-

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zyklus von der Schaltung 1173 erhält. Eine direkte Eingangs-Adressinformation kann von der Leitung 1165 über die Eingangs-Und-Schaltung 1169 oder von der DSR-Leitung 1162 über die Und-Schaltung 1168 gewählt werden. Die Wahl erfolgt über die Torschaltung 1176. Die indirekte Adressinformation kommt vom Ausgang des M2-Assemblers 1164 über die Leitung 1173 auf die Eingangs-Und-Schaltung 1170. Die von der Assembler-Tor-Schaltung 1178 kommende Information für den Assembler 1164 enthält kein Signal für die Betriebsart 4 des Speichers. Das Fehlen dieses Signales stellt sicher, daß am Ausgang des M2-Assemblers 1164, nämlich auf der Leitung 1174, ein Null-Signal anliegt. Wenn die Rückstell-Steuerschaltung 1176 eingeschaltet wird, wird das Register 126 auf Null gesetzt, wodurch es auf seinen Stellen hexadezimal 00 enthält.

Das M3-Register 127 enthält mehrere Speicher stellen 1181a bis 1181h mit je mehreren Und-Schaltungen am Eingang und einer rückverriegelten Oder-Schaltung, die die Spei eher funktion übernimmt. Wie in den Fig. 4f und 4i dargestellt ist, hat jede der ersten vier Bitpoeitionen 1181a bis 1181d des M3-Registers 127 zwei Und-Schaltungen am Eingang, von denen die erste ein Unterbrechungseingang von der Unterbrechungsleitung 1165 und die zweite ein M-Eingang von der M-Assembler-Leitung 1175 ist. Die Vierer-Bit-Position 1181e und die Fünfer-Position 1181f haben zusätzliche Eingangs-Und-Schaltungen, die Eingangs signale von den Wahlkanal-Zwingschaltungen 5000 und 5001 empfangen. Die Sech-

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se r-Bit-Position 1181g und die Siebener-Position 1181h haben je nur eine Eingangs-Und-Schaltung, die von der M-Assemblerleitung 1175 gespeist wird.

Die in Fig. 1 gezeigte Adress-Assembler-Schaltung 38 umfaßt eine M-Assembler-Leitung 1175, dargestelltin Fig. 4d und 4g und eine M-Teil-Assembler-Leitung 1175a, dargestellt in den Fig. 4e und 4h. Die Einrichtungen 1175 und 1175a sollen die Konstantenfeld-Angabe (K) von einem Speichersteuerwort übertragen, das zur Übertragung auf das Adressregister 127 in der De codier schaltung 9b decodiert wurde. Das K-FeId wird vom Steuerregister 9a über eine C-Registerleitung 177 übertragen. Im vorliegenden Ausführungsbeispiel enthält das Konstantenfeld des Steuerwortes acht binäre Bits in Hexadezimalnotierung. Sie werden als der hohe Teil des K-Feldes und der niedrige Teil des K-Feldes bezeichnet. Zum hohen Teil des K-Feldes gehören die Bitpositionen 0 bis 3, zum niedrigen Teil die Bits 4 bis 7.

Das K-FeId wird von der C-Leitung 177 auf die M-Assemblerleitung 1175 und den M-Teilassembler 1175a über eine Zwischenstufe übertragen, die eine Und-Schaltung 5002 enthält. Diese C-Bits werden durch ein Signal von der Und-Schaltung 1186 (Fig. 4d) auf die Zwischenstufe geleitet.Die Und-Schaltung 1186 empfängt als Eingangssignale ein Signal von der in Fig. 4a gezeigten Schaltung 1158 ("Nicht Betriebsart 7"), ein Signal von der Schaltung 1160 ("Speicher K-adressierbar") und ein drittes Signal

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von der Schaltung 1141 (Speicherübergangs-Zyklus). Somit wird das Ausgangssignal der Torschaltung 1186 nur während des Speicherübergangszyklus eines Spei eher Wortes in den Betriebsarten 4, 5 oder 6 eingeschaltet. Zu jeder Biposition des K-Feldes gehört eine entsprechende Und-Schaltung, die die entsprechenden Bits der C-Leitung 177 auf die im Register 127 dargestellten entsprechenden Speicherpositionen 1181a bis 1181h leitet. Zur Wiederholung der Speicherbetriebsart vier sei gesagt, daß das Register 127 mit dem K-FeId des laufenden Steuerwortes geladen wird. Diese Speicherbetriebsart gestattet die Adressierung der 64 niedrigen Speicherpositionen, die im Speicher me chanismus 4 bei 191 in Fig. 9 gezeigt sind.

Die Speicherbetriebsart 4 ist von besonderer Bedeutung in Datenverarbeitungssystemen, in denen im unteren Teil des Datenspeichers konstruktionsmäßig bestimmte feste Stellen vorgesehen sind. In einer derartigen Datenverarbeitungsmaschine können z.B. die Programmstatuswörter und die Intervallzeitgeber in den unteren 64 Wörtern des Speichers stehen. Wenn die Programmstatuswörter und die Intervall zeitgeber in den 64 unteren Wörtern des Speichers der hier beschriebenen Maschine stehen, gestattet die Speicherbetriebsart 4 eine wirksame und schnelle Adressierung oder Speicherung in diesen Stellen.

Die nächste Speicherbetriebsart 5 dient der relativen Adressierung eines Steuerwortes in einem Speichermodul, von dem die Speicherbetriebsart

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5 bestimmende Speichersteuerwort adressiert wurde. Die vorliegende Einrichtung soll solange im Speichermodul bleiben, wie Steuerworte darin gehalten werden können. Demzufolge, um den Umfang von Datenübertragungen möglichst gering zu halten, soll durch eine automatische Steuerung der Adressmechanismus in demselben Speichermodul gehalten werden. Das N2-Register 128 liefert einen Zusatzspeicher für den Inhalt des M2-Registers 126, d.h. das Register 128 wird mit derselben Information geladen, die auf das Register 126 gegeben wird. Die Unterform-De codier schaltung 1158 erzeugt das Einschaltsignal für die Betriebsart 5 auf einer Leitung 1192 zu einer Torschaltung 1139 in der in Fig. 4b gezeigten Steuerde codier schaltung 1178. Der Ausgang der Torschaltung 1193 leitet den Inhalt des Registers 128 in folgender Weise auf das Register 126 zurück:

Das Einschaltsignal von der Schaltung 1193 wird auf eine Und-Schaltung 1194 in jeder Position des Assemblers 1164 gegeben. Entsprechende Bitpositionen vom Register 128 werden als zweites Eingangssignal auf die Und-Schaltung 1194 gegeben. Auf diese Weise wird der Inhalt des Registers 128 wieder auf die Leitung 1174 gegeben. Die entsprechenden Bitpositionen von der Leitung 1174 werden auf die Und-Schaltungen 1170 in den Speicherpositionen des Registers 126 über mehrere Und-Schaltungen 1192 wieder auf das Register 128 gegeben. In dieser Betriebsart wird das Register 128 automatisch zurückgestellt. Das außer-

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dem auf die Und-Schaltung 1192 gegebene Signal kommt von der Einschaltung 1176 auf der Leitung 1196. Das Einschaltsignal auf der Leitung 1196 steht normalerweise immer zur Verfügung, es sei denn, die durch die Und-Schaltung 1197 decodierten Bedingungen sind erfüllt. Dieselbe Arbeitsweise gilt in bezug auf die Und-Schaltung 1179. Das Einschaltsignal kommt von der Schaltung 1176 auf einer Leitund 1198. Gleichzeitig mit der oben erwähnten Operation liefert die Torschaltung 1186 wieder ein Einschaltsignal auf die Und-Schaltungen 5002 und leitet so das K-FeId des laufenden Steuerwortes wie oben beschrieben in das Register 127.

In dem oben beschriebenen automatischen Mechanismus werden in der Speicherbe trie bsart 5 durch Decodierung des Spei eher Wortes automatische Einrichtungen in Bewegung gesetzt, durch welche der Inhalt des Registers 125 auf Null gestellt wird. Das Register 126 wird mit der im Register 128 gespeicherten Information wieder gefüllt. Der Inhalt des K-Feldes des laufenden Steuerwortes wird auf das Register 127 geleitet. Eine andere Möglichkeit, den Inhalt des Registers 126 zu erhalten besteht darin, die Setz- und Löschoperation des Registers in der Betriebsart 5 zu sperren. Die vorliegende Art der Wiederauffüllung des Registers 126 aus dem Register 128 erwies sich jedoch als bestens geeignet. Die Speicherbetriebsart 5 ist besonders vorteilhaft in dem hier beschriebenen Datenve rarbeitungs system mit einem Steuerspeicher der Änderung von Steuerwörtern und der Steuerung von bereits gespeicherten

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Steuerwörtern gestattet. Die Speicherbetriebsart 5 gestattet dann die dynamische Funktionsänderung einer Gruppe von Steuerwörtern in einem Speichermodul. Außerdem können feste Daten als Teil des Verarbeitungsverfahrens eines Speichermoduls von Steuerwörtern benutzt werden, ohne daß man für diese festen Daten aus dem Modul herausge hen muß.

Die dritte Speicherbetriebsart 6 adressiert automatisch die oberen 64 Wörter in der Speicherschaltung 2, wie sie bei 199 in Fig. 9 dargestellt sind. Beispiele für die Bedeutung dieser Betriebsart bei der Adressierung sind folgende: sie liefert Schaltersteuerungen, um die Datenverarbeitungsmaschine zur Einnahme verschiedener Betriebsarten unter Steuerung der Schalter zu veranlassen. Sie speichert vorübergehend Maschineninformationen während Aufgaben mit höhrer Priorität durchgeführt werden und hält Steuerinformationen für den schnellen Zugriff bereit, ohne daß Zeit für eine weitere Speicheradressenbildung erforderlich ist.

Die im folgenden beschriebene und in Fig. 4 dargestellte automatische Schaltung spricht auf die Speicherbetriebsart 6 an und adressiert automatisch den obersten Teil des Hauptspeichers 2. Zwei Einschaltungen 1200 und 1201 setzen hexadezimal FF in das Register 126. Das Ein-

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ORIGiNAL INSPECTED

schaltsignal für die Speicherbetriebsart 6 steht auf einer Leitung 1202 von einer De codier schaltung 1158 zur Verfügung. Das Ausgangs signal der Schaltung 1200 wird auf die Eingänge der Oder-Schaltung 1203 des Assemblers 1164 gegeben, wodurch eine Eins in den werthohen Teil des Assemblers 1164 gesetzt wird. Eine Einschaltung 1201 umfaßt eine Mehrzahl Und-Schaltungen 1204 und 1205, deren Ausgangssignal auf eine Oder-Schaltung 1206 gegeben wird. Das Einschaltsignal für die Speicherbetriebsart 6 wird auf die Und-Schaltung 1204 gegeben, wo es über die Oder-Schaltung 1206 eine Information in die untere Hälfte des Assemblers 1164 über die Und-Schaltungen 1207 gibt. Die Und-Schaltungen 1207 empfangen als zweites Eingangssignal das Ausgangssignal der Schaltung 1200. Das Ausgangssignal des Assemblers 1164 stellt hexadezimal FF dar und wird über die Und-Schaltung 1170 wie oben beschrieben in das Register 126 geladen.

Die Einschaltung 1186 ist wieder eingeschaltet und lädt den Inhalt der C-Leitung 177 genauso in das Register 127, wie es oben beschrieben wurde. Auf diese Weise wird nach Decodieren einer Betrejlbsart 6 hexadezimal FF in das Register 126 geladen und das Register 127 wird mit dem Inhalt der C-Leitung 177 geladen.

Eine besondere Speicherbetriebsart 7 gestattet die Verwendung des vorliegenden Speichermechanismus in einem Datenverarbeitungeeystem,

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das mit mehreren Emulator-Betriebsarten Zusatzeinrichtungen arbeitet und Tabellensuchfunktionen durchführen kann. Die drei zuletzt erwähnten Möglichkeiten können mit größeren Einsparungen an Zeit und Schaltungen bei Anwendung der nachfolgend beschriebenen Betriebsart ausgeführt werden.

Die Speicherbetriebsart 7 kann allgemein unter Bezugnahme auf mehrere bei 208 gezeigte Spei eher module (Fig. 9) beschrieben werden. Die Module 209, 210, 211 stehen insofern zueinander in Beziehung, als diese drei Module zusammen die Steuerwörter enthalten, die den Betrieb irgendeines bestimmten Zusatzgerätes steuern. Das Zusatzgerät kann z.B. ein Locher, ein Drucker, eine Schreibmaschine oder dergleichen sein und arbeitet mit der zentralen Verarbd tungseinheit zusammen. Darstellungsgemäß enthalten drei Speichermodule die Steuerworte. Wenn das Gerät nur beschränkte Betriebsmöglichkeiten hat, können dafür erforderliche Steuerworte in ein einziges Speichermodul gesetzt werden. Wenn das Gerät jedoch mehrere Betriebsmöglichkeiten hat, sind mehrere Speichermoduln erforderlich.

Mlierere Speichermodulen 211a, 211b und 211c sind für den Betrieb mit einem bestimmten Emulator reserviert. Tabellen-Suchoperationen könen durchgeführt werden durch Adressierung von Speichermodulen, z.B. 215, oder 217, die getrennte Tabellen für verschiedene Operationen aufwei-

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sen. Wie jedoch im folgenden vollständig beschrieben, wird durch den automatischen Steuermechanismus die Adressiergeschwindigkeit für ein oder eine Gruppe dieser Spei ehe rmoduln, die einer Speicherfunktion zugeordnet sind, wesentlich erhöht. Das Einschaltsignal für die Speicherbetriebsart 7 wird durch die in Fig. 4a gezeigte De codier schaltung 1158 erzeugt und steht auf der zur Oder-Schaltung 1200 führenden Ausgangsleitung 1218 zur Verfügung. Die Oder-Schaltung 1200 setzt hexadezimal F in die werthohe Position des Assemblers 1164, Das E in schalt signal für die Speicherbetriebsart 7 wird außerdem über die Leitung 1228 auf die Schaltung 1205 gegeben. Die Schaltung 1201 besteht gemäß der Darstellung in Fig. 4b aus den Und-Schaltungen 1204 und 1205 und der Oder-Schaltung 1206. Die vier Einschaltsignale 1201 geben je eines der Bits 4, 5, 6 und 7 des C Byte 1 auf einen entsprechenden Teil des Assemblers 1164 zur Übertragung auf die entsprechenden Bitpositionen der Register 126 und 128.

Die übrigen Teile der während der Speicherbetriebsart 7 erzeugten Adressindizes werden durch eine Adres sie rope ration auf die Haupt-Datenleitung 1219 gegeben. Die entsprechenden Bitpositionen der Haupt-Datenleitung 1219 werden auf die Assemblerstufen 1179, 1182, 1183 und 1184 und einen Assembler 1220 gegeben. In der Und-Schaltung 1221 in jedem der oben erwähnten Unterassembler findet sich ein entsprechen -

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des Eingangssignal von der Haupt-Datenleitung 1219. Außerdem empfängt die Und-Schaltung 1221 ein Einschaltsignal von der Oder-Schaltung 1222, die auf mehrere Eingangssignale anspricht, von denen eines das Einschaltsignal auf einer Leitung 1224 ist. Eine Einschaltung 1223 erzeugt dieses Einschaltsignal und umfaßt die beiden Und-Schaltung 1225 und 1226 sowie eine Oder-Schaltung 1227. Der Eingang für die Und-Schaltungen 1225 ist das Einschaltsignal für die Speicherbetriebsart 7 auf einer Leitung 1228, das durch die in Fig. 4a gezeigte De codier schaltung 1158 erzeugt wird.

Das auf die Oder-Schaltung 1200 gegebene Einschaltsignal für die Speicherbetriebsart 7 setzt also hexadezimal F auf die vier oberen Speicherbitpositionen des Registers 126. Das auf die Schaltung 1201 gegebene Einschaltsignal leitet die vier unteren Bitpositionen vom Cl Byte des laufenden Steuerwortes in die vier unteren Positionen des Registers 126. Das Einschaltsignal für die Speicherbetriebsart 7 an der Schaltung 1223 leitet den Inhalt der Position des Byte 3 auf der Hauptdatenleitung in das Spei eher register 127.

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Claims (15)

PATENTANSPRÜCHE

1. Einrichtlang zur Speiche radres sie rung mit mehreren Adressenerzeugungswegen und -quellen in einem durch Steuerworte mikroprogrammierten Datenverarbeitungssystem mit einem Hauptspeicher und einem Aktivspeicher, die über Speicher-Adressenregister adressiert werden, mit einem Steuerwortregister und einem Steuer wortdecoder, gekennzeichnet durch einen Speicheradressen-Assembler (38), welcher Adressenangaben vom Aktivspeicher (17), vom Steuerwortregister (9a) und einer Zwing schaltung (39) empfängt und die Speicheradresse ins Hauptspeicher-Adressenregister (40) überträgt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß

das Speicheradressenregister (40) aus mehreren Unter regie tern (125, 126, 127) besteht, daß der Hauptspeicher in Großmoduln und Kleinmoduln unterteilt ist, wobei eixjerstes Unterregister (125) ein Großmodul, ein zweites Unterregister (126) ein Kleinmodul in dem Großmodul und ein drittes Unterregister (127) ein bestimmtes Wort in dem Kleinmodul adressiert.

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3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Zwing schaltung (39) (Fig. 1 und 4b) bestimmte Bits direkt in ein Unterregister setzt, wodurch ein bestimmtes Modul direkt, ohne Adressenbildung, adressiert werden kann.

4. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Decodierschaltung (1158, Fig. 4a), welche Wirksignale für verschiedene Speicheradressierungs-Betriebsarten erzeugt und die Zwing schaltung (Fig. 4b, 4c) steuert.

5. Schaltungsanordnung nach Anspruch 4, gekennzeichnet durch eine Decodierschaltung (1160, Fig. 4a), welche die Übertragung eines Konstanten-Feldes (K, z.B. Fig. 8a) vom Steuerwortregister (9a) in den Assembler (38, Fig. 1, Tor schaltungen 5002, Fig. 4d, 4e, 4h) und in das Unterregister (127) steuert.

6. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine erste Speicheradressierungs-Betriebsart (SP BETR 4, Fig. 4a) zur Adressierung des niedersten Kleinmoduls des Hauptspeichers (2), in welcher von einer Wirkschaltung (1163) das Register (125) auf Null gesetzt wird, von einer Torschaltung (1176) das Register (126) auf Null gesetzt wird, und das K-FeId (Leitung 177) über eine Sammelleitung (1175) und einen Assembler (1175a) in das Register (127) gesetzt wird.

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7. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch ein Anschlußregister (128) zur Unterstützung des Unterregisters (126), wobei beide Register (128, 126) an den Adressen-Assembler (1164, Fig. 4b) angeschlossen sind und den gleichen Inhalt speichern können.

8. Schaltungsanordnung nach Anspruch 5 und 7, gekennzeichnet durch eine zweite Speicheradressierungs-Betriebsart (SP BETR, Fig. 4a), in welcher zur relativen Adressierung eines Steuerwortes in dem Modul, von dem das laufende Steuerwort geholt wurde, das Register (125) auf Null gesetzt wird, der Inhalt des Registers (128) über den Assembler (1164) auf das Register (126) rückübertragen wird und der Inhalt des K-Feldes über die Einrichtungen (1175 und 1175a) in das Register (127) übertragen wird.

9. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine dritte Speicheradressierungs-Betriebsart (SP BETR 6, Fig. 4a), zur automatischen Adressierung des höchsten Kleinmoduls (199, Fig. 9), in welcher über Wirkschaltungen (1200, 1201) das Unterregister (126) gesetzt wird und der Inhalt des K-Feldes über die Einrichtungen (1175, 1175a) in das Register (127) übertragen wird.

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10. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine

vierte Speicheradre s sie rungs-Betriebsart (SP BETR 7, Fig. 4a), zur Adressierung von bestimmten Moduln (209. 210, 211, Fig. 9a) im Hauptspeicher, welche Steuerwörter zum Betrieb von Zusatzgeräten speichern, in welcher ein Teil der Speicherstellen des Assemblers (1164) gesetzt wird und über Torschaltungen (1201) ein Teil des Steuerwortes in den übrigen Teil des Assemblers (1164) übertragen wird, und das Unterregister (127) über die Haupt-Datenleitung (16) geladen wird.

11. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine Verriegelungs schaltung (1142, Fig. 4a), welche durch ein Ausgangssignal (Leitung 1154) einen Über gang szyklus zwischen den zwei Zyklen eines Speicher-Steuerwortes definiert (Fig. 6a, Zeile h) und die Tor schaltungen (5002) steuert.

12. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch einen Aktivspeicher-Adressenassembler (27) zur Adressierung des Aktivspeichers, um die Adresse eines Operanden im Hauptspeicher (2) auszulesen und in den Hauptspeicher-Adressenassembler (38) übertragen zu können.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß

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der Aktivspeicher (17) im ersten Zyklus eines Speicher-Steuerwortes über einen ersten Adressenweg (139) adressiert wird und Hauptspeicher-Adre s senangaben aus einem bestimmten Register (15¹) des Aktivspeichers in den Hauptspeicher-Adressenaseembler (38) übertragen werden und in einem zweiten Zyklus die aus dem Hauptspeicher (2) ausgelesenen Daten über einen zweiten. Adressenweg (143) in ein bestimmtes Register (I6^f) des Aktivspeichers übertragen werden.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß der erste Adressenweg (139) unter anderem direkt vom aus dem Hauptspeicher ausgelesenen Steuerwort und der zweite Adressenweg (143) unter anderem vom Steuerwortregister (9a) geladen wird.

15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß das Speichersteuerwort (Fig. 8a, 8b) ein Betriebsarten-Feld, ein Quellen- und ein Bestimmungs-Adressenfeld aufweist.

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