DE1524194B2

DE1524194B2 - Anordnung zur interpolatn einer bahnkurve

Info

Publication number: DE1524194B2
Application number: DE19661524194
Authority: DE
Inventors: Rolf 6453 Seligenstadt Heikenberg
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1966-08-17
Filing date: 1966-08-17
Publication date: 1971-03-18
Also published as: GB1193110A; SE336067B; DE1524194A1

Description

Die Erfindung bezieht sich auf eine Anordnung zur Interpolation einer Bahnkurve aus vorgegebenem Anfangspunkt, Endpunkt und Kurvengleichung mit einem ein digital arbeitendes Rechenwerk und ein Leitwerk zur Steuerung der Rechenvorgänge aufweisenden Inneninterpolator, bei dem nach Erreichen des Endpunktes der jeweilige Interpolationsvorgang beendet wird.

Bei Bahnsteuerungen, beispielsweise für numerisch gesteuerte Werkzeug- oder Zeichenmaschinen, ge- ίο schieht die automatische Ermittlung der Fülle von Lagesollwerten mit Hilfe eines Interpolators aus wenigen Angaben einer Konstruktionszeichnung, in der im allgemeinen nur charakteristische Punkte vermaßt und die Form der- Verbindungslinie der einzelnen Punkte dargestellt istV Ein Interpolator ist ein Rechengerät, das zwischen einem gegebenen Anfangspunkt und einem Endpunkt einer Kurve unter Berücksichtigung der Gleichung dieser Kurve Zwischenpunkte mit einem Abstand errechnet, der dem geforderten Auflösungsvermögen entspricht. Mit elektronischen Mitteln können Interpolatoren hoher Rechengeschwindigkeit gebaut werden. Jede vollständig automatisierte Bahnsteuerung benötigt einen Interpolator. Der Interpolator kann in den Bereich der Programmierung, also außerhalb der unmittelbar zu der zu steuernden Maschine gehörenden Einrichtung, eingefügt werden. In diesem Fall spricht man von Bahnsteuerungen mit Aufieninterpolator. Bei Bahnsteuerungen mit Inneninterpolator ist der Interpolator im Bereich der zur Maschinensteuerung gehörenden Programmverarbeitung untergebracht.

Die Erfindung befaßt sich mit einem Interpolator der letztgenannten Art, d. h. mit einem digital arbeitenden Inneninterpolator. Einem solchen Interpolator fällt einmal die Aufgabe zu, eine analytische Beschreibung eines Kurvenabschnittes durch Anfangs-, Endpunkt und Kurvengleichung in eine punktmäßige Darstellung umzurechnen, und zum anderen, die räumliche Darstellung in eine zeitliche Darstellung durch eine aufeinanderfolgende Vorgabe entsprechender Koordinatensollwerte überzuführen.

Für eine lineare Interpolation zwischen durch Programm vorgegebenen Anfangs- und Endpunkt ist die folgende Formel bekannt (W. Simon: »Die numerische Steuerung von Werkzeugmaschinen, C. Hanser Verlag, München, 1963, S. 195 bis 204):

V= η

2,

V=O

v=o

— Χα

50

55

Hierin ist η die Anzahl der Schritte, die vom Anfangspunkt Pa zum Endpunkt P_e zu machen sind, und η — 1 ist die Anzahl der interpolierten Punkte. Die Zahl η ist durch die maximal auftretende Entfernung jHa Pe und das geforderte Auflösungsvermögen der Anlage bestimmt. Obige Formeln können in bekannter Weise mittels digital arbeitender Summier-, Subtraktions- und Divisionswerken nachgebildet werden. Die Rechenwerke für die Division werden besonders einfach, wenn η ein Vielfaches von 2 ist. Die Division einer Dualzahl durch eine Potenz von 2 läßt sich nämlich durch eine entsprechende Stellenverschiebung realisieren.

Es ist weiter bereits ein digital arbeitender Interpolator bekannt (deutsche Auslegeschrift 1219 717), bei dem zur Interpolation keine Division, sondern Additionen und Subtraktionen vorgenommen werden. Die Additionen bzw. Subtraktionen erfolgen dabei in Abhängigkeit von dem Erfüllen einer Ungleichung. Bei Gleichheit der beiden Größen der Ungleichung soll der Endpunkt der zu interpolierenden Kurve erreicht sein. Die Koeffizienten der beiden Größen sind durch die Tangente an der zu interpolierenden Kurve in deren Endpunkt bestimmt.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Interpolation einer Bahnkurve zu schaffen, bei der von bekannten Interpolationsformeln und nicht von zu Schwierigkeiten führenden Sonderbedingungen auszugehen ist und bei der trotzdem ein Divisionswerk vermieden wird.

Diese Aufgabe wird bei der eingangs angegebenen Anordnung erfindungsgemäß dadurch gelöst, daß

a) dem Rechenwerk ein Divisorregister nachgeschaltet ist, in das ein Binärwert n" eingeschrieben wird, der aus dem im Rechenwerk ermittelten Wert

«' = I Xe — Xa I + I Je — Jo I

abgeleitet wird;

b) jeder Koordinatenachse ein Summenregister zugeordnet ist, in dem die entsprechenden Koordinaten-Differenzwerte

Ax = I x_e — X₀,1 bzw. Ay = | y_e — y_a\

fortlaufend mittels des Rechenwerkes addiert werden;

c) Vergleichsglieder vorhanden sind, mittels derer die Inhalte jedes Summenregisters mit dem Divisorregisterinhalt verglichen werden;

d) den Vergleichsgliedern jeder Koordinate zugeordnete Sollwertspeicher nachgeschaltet sind, wobei im Falle eines Vergleichsergebnisses »Summenregisterinhalt ^ Divisorregisterinhalt« gesteuert durch das Leitwerk der in dem Sollwertspeicher enthaltene Wert um eine Einheit geändert wird und vom Inhalt des Summenregisters der Divisorregisterinhalt subtrahiert wird.

Nach dieser Lösung wird die bei bekannten Interpolationsverfahren erforderliche Division durch η vorteilhafterweise dadurch umgangen, daß die Koordinaten-Differenzwerte Ax bzw. Ay fortlaufend addiert und in Einheiten von n" ausgemessen werden. Es ist somit nur noch ein Rechenwerk für Addition erforderlich. Bei der Ermittlung von ri läßt sich günstigerweise ausnutzen, daß η' lediglich einen Mindestwert nicht unterschreiten darf* der durch die geforderte Bearbeitungsgenauigkeit bestimmt ist. n' kann daher auf einfache Weise durch eine Addition der Koordinaten-Differenzwerte von Anfangs- und Endpunkt ermittelt werden.

Die Freizügigkeit in der Bestimmung von n' führt zu einer bevorzugten Ausführungsform der Erfindung, gemäß der das »Divisor«-Register pro Dekade χ nur aus drei den Bits 2° · 10^s, 2¹ · 10* und 2² · 10* zugeordneten Speicherelemente besteht, deren Ausgänge und Ausgänge von entsprechenden Bits im Summenregister zugeordneten Speicherelementen Vergleichselemente beaufschlagen.

■3 4

Es kann also vorteilhafterweise das ermittelte ri auf Ein Zahlenbeispiel: Die ermittelte Größe ri hat den

ein n" aufgerundet werden. Für das Divisorregister Wert 1100. Es werden vom Rechenwerk die Eingänge

werden dadurch weniger Speicherelemente pro Dekade, 2° · 10² und 2° · 10³ des Devisorregisters 3 mit einem

beispielsweise drei, benötigt, um die aufgerundeten Signal beaufschlagt. Diese Eingänge sind jedoch den

Werte dazustellen. Zweckmäßigerweise wird der auf- 5 Flip-Flops mit den Wertigkeiten 2¹ · 10² und 2¹ · 10³

gerundete Wert nur noch durch ein Bit dargestellt. zugeordnet. Durch Markierung des Flip-Flops ent-

Dann ergibt sich eine sehr einfache Schaltung für die sprechend dem Bit 2¹ · 10³ werden alle Markierungen

Vergleichseinheit. . der Bits geringerer Wertigkeit gelöscht. Dies geschieht

In einer bevorzugten Schaltung zur Erzielung der durch die Rückführung des jeweils negierten Ausgan-Aufrundung werden die Speichereingänge der Speicher- io ges eines jeden Flip-Flops auf die Löscheingänge der elemente des »Divisor«-Registers mit der Wertigkeit Flip-Flops niederer Wertigkeit. Durch die Markierung 2° · 10*; 2¹ · 10* und 2² · 10* einer Dekade χ vom des Bits 2¹ · 10³ zeigt der negierte Ausgang des zuge-Rechenwerk her durch die Bits 2² · 10^^-1 oder ordneten Flip-Flops 0-Signal. Die jeweiligen Lösch-2». ίο*-¹; 2° · 10* und 2¹ · 10* angesteuert und die eingänge aller Flip-Flops niederer Wertigkeit der negierten Ausgänge der Speicherelemente beaufschla- 15 gleichen Dekade und die Flip-Flops aller Bits niederer gen die Löscheingänge der Speicherelemente niederer Dekade werden dann angesteuert und gelöscht.
Wertigkeit innerhalb einer Dekade und über ein Die Ausgänge der Flip-Flops FF gleicher Wertigkeit Und-Glied zusammengefaßt ebenfalls die Löschein- des Summenregisters 1 und des Divisorregisters 3 sind gänge aller Speicherelemente niederer Dekaden. mit Eingängen von Vergleichselementen des Vergleichs-Weiterbildungen der Erfindung sind in den Unter- 20 gliedes 2 verbunden. Da infolge der Aufrundung im ansprächen gekennzeichnet. · ' Divisorregister3 eine Zahl«" nur durch ein Bit dar-

Nachfolgend wird ein Ausführungsbeispiel der gestellt wird;- gestaltet sich der Vergleich sehr einfach.

Erfindung an Hand der Zeichnung näher erläutert. Für die Vergleichselemente werden lediglich UND-

Die Darstellung beschränkt sich dabei auf die wesent- Glieder mit zwei Eingängen benötigt. Die gesamte

liehen Teile. ■ " i i 25 Vergleichsschaltung 2 umfaßt somit nur diese UND-

Es sei davon ausgegangen, daß ein nicht gezeigtes, Glieder, deren Ausgänge über, ein ODER-Glied zu-

an sich bekanntes Rechenwerk eines Interpolators sammengefaßt sind. .

binär-dezimal organisiert ist. Bei einem geforderten Im folgenden soll die Wirkungsweise der darge-

Verfahrweg von 10 m und einer geforderten^: Bear- stellten Anordnung bei einer Interpolation an Hand

beitungsgenauigkeit von 0,01 mm für die Maschine 30 .eines einfachen Zahlenbeispieles näher erläutert wer-

entspricht dies einem Auflösungsvermögen von 10~⁶. den. Die Koordinaten des Anfangspunktes P_a seien 0,

Es sind somit sechs Dekaden erforderlich, die durch dann ist

24 Bits binär dezimal verschlüsselt dargestellt werden. x_a = 0,

Im Ausführungsbeispiel sind der Einfachheit halber Ja = 0.

nur die dritte und vierte Dekade (Hunderter und 35 :

Tausender) der zum Rechenwerk und zu den weiteren Der Endpunkt P_e möge die Koordinaten

Teilen eines an sich bekannten Inneninterpolators _ ™q

hinzukommenden Einrichtungen herausgezeichnet. . ' .

Ein Summenregister 1 und ein Vergleichsglied 2 . ye —

sind jeweils einmal für jede Koordinate vorhanden, 40 besitzen.

während nur ein »Divisor«-Register 3 für beide Ko- .^Das Rechenwerk ermittelt für jede Koordinate die

ordinaten vorhanden ist. Zur Darstellung einer Zahl Differenzwerte

im Summenregister 1 dienen in bekannter Weise Flip- Ax — \ x_e — x_a\ = 700 :

Flops FF mit Speicher- und Löscheingang sowie Ay = | y_e — y_a j = 400
einem negierten und einem nichtnegierten Ausgang. 45

Im Ausführungsbeispiel sind nur ein Summenregister 1 und daraus weiter eine Größe

und ein Vergleichsglied 2 dargestellt. Es sei angenom- n' — Ax + Ay = 700 + 400 = 1100

men, daß es sich um das der x-Koordinate zugeordnete . '

Summenregister SMX und Vergleichsglied VGX Die Größe ri = 1100 wird in das »Divisor«-Register 3

handelt. 5° eingeschrieben und beim Einschreiben — wie vor-

Das »Divisor«-Register 3 ist ähnlich aufgebaut, je- stehend bereits erläutert wurde — aufgerundet. Dies doch fehlt jeweils das dem höchsten Bit einer Dekade ist bei der beschriebenen Schaltung im Falle von zugeordnete Flip-Flop. Ferner sind Verbindungen ri = 1100 der Wert ri' = 2000.
zwischen Ausgängen und Löscheingängen der Flip- In das Summenregister SMX bzw. SMY wird Flops vorgesehen, so daß die negierten Ausgänge: der 55 Δχ = 700 bzw. Ay = 400 eingeschrieben. Im nächsten Speicherelemente FF die Löscheingänge der Speicher- Schritt werden sowohl Ax als auch Ay um ihre eigenen elemente niederer Wertigkeit innerhalb einer Dekade Beträge erhöht, so daß sich ergibt
und über ein UND-Glied zusammengefaßt ebenfalls . ,
die Löscheingänge aller Speicherelemente FF niederer ^Δχ ^{= 7ÜÜ} + ^{7Ü(J = 14ÜÜ}
Dekaden beaufschlagen. Weiterhin beaufschlagen das 60 beziehungsweise
höchste und zweithöchste Bit einer Dekade, die jeweils Av' = 400 4- 400 = 800
vom Rechenwerk angeliefert werden, über ein ODER-Glied den Speichereingang des das niedrigste Bit einer Die Rechnung erfolgt im Rechenwerk des Internächsthöheren Dekade darstellenden Flip-Flops. Durch polators. Ein Löschtakt beaufschlagt dann über die diese schaltungstechnischen Maßnahmen wird eine 65 Taktleitung TL sämtliche Löscheingänge der Flip-Aufrundung einer vom Rechenwerk ermittelten Flops FF des Summenregisters 1. Im nächsten Schritt Größen' auf eine Größen" erreicht, die nur noch wird Ax' — 1400 in das Summenregister 1 eingeschriedurch ein Bit dargestellt wird. ·. . ■ '· ben. Das Vergleichsglied 2 vergleicht fortwährend den

Inhalt des Summenregisters 1 mit dem Inhalt des »Divisor«-Registers 3 und gibt in dem Fall, indem der Summenregisterinhalt größer oder gleich dem »Divisor«-Registerinhalt wird, ein L-Signal. Dies trifft für Ax' nicht zu. Daher werden weiter

Ax' + Ax = 1400 + 700 = 2100 = Ax"

berechnet, Ax' in SMX gelöscht und Ax" in SMX eingeschrieben. Jetzt ist sowohl im Summenregister SMX als auch im »Divisor«-Register 3 das Bit 2¹ · 10³ markiert.

Der Vergleich ergibt also, daß der Summenregisterinhalt <5MZ> größer als das oberste im »Divisor«- Register stehende Bit n" — 2000 ist. Dementsprechend gibt jetzt das Vergleichsglied VGX am Ausgang des ODER-Gliedes ein L-Signal ab. Dieses L-Signal veranlaßt eine Änderung des im Sollwertspeicher SWX stehenden Wertes um eine Maschineneinheit, also von

0 auf 001, und damit eine entsprechende Bewegung des Maschinenschlittens in der x-Koordinate von 0 auf 001. Zugleich wird durch das Rechenwerk der »Divisor«-Registerinhalt <-£>i?/> = 2000 von dem Summenregisterinhalt (SMXy = 2100 subtrahiert. Die Differenz von 100 wird als neuer Summenregisterinhalt eingeschrieben. Dieser Summenregisterinhalt wird wieder fortlaufend um Ax = 700 erhöht und der Vergleich mit dem »Divisor«-Registerinhalt <Z>i?/> = 2000 weiter durchgeführt, bis wieder die Bedingung {SMXy ^ <AR/> erfüllt ist, usw. Dies geschieht so lange, bis der Endpunkt für x_e = 700 erreicht ist. Dann wird der »Divisor«-Registerinhalt durch einen Takt auf der Taktleitung TL' gelöscht, auf Grund eines neu vorgegebenen Endpunktes und des alten Endpunktes als Anfangspunkt ein neues n' berechnet und dieses ri in das »Divisor«-Register 3 eingeschrieben. Das Verfahren läuft danach in der vorstehend beschriebenen Weise, jedoch mit neuen Zahlenwerten weiter.

Bezüglich der j-Koordinate arbeitet das Verfahren in gleicher Weise. Hierfür sind getrennt ein Summenregister SMY und ein Vergleichsglied VGY vorgesehen, die jedoch mit dem gleichen »Divisor«-Register 3 zusammenarbeiten.

Da aber der Verfahrweg in j-Richtung kleiner als in x-Richtung ist, bedarf es hier mehrerer Rechenschritte im Summenregister SMY, bis der Vergleich die Erhöhung des Sollwertspeichers SWY um 1 und damit einen Schritt der Maschine um eine Maschineneinheit auslöst. ■ 5ΰ

¹ Es liegt auf der Hand, daß das angegebene Verfahren auch auf die bekannten Formeln

Ve

V = o

Ve

y — y&

Xv-1—

V = o

55

,

für die zirkuläre Interpolation in gleicher Weise angewendet werden kann.

Mit der vorstehend beschriebenen linearen Interpolation und der zirkulären Interpolation lassen sich praktisch alle technisch interessierenden Bahnkurven erzeugen. .

Claims

Patentansprüche:

1. Anordnung zur Interpolation einer Bahnkurve aus vorgegebenem Anfangspunkt (x_a, ya), Endpunkt (x_e, y_e) und Kurvengleichung mit einem ein digital arbeitendes Rechenwerk und ein Leitwerk zur Steuerung der Rechenvorgänge aufweisenden Inneninterpolator, bei dem nach Erreichen des Endpunktes der jeweilige Interpolationsvorgang beendet wird, gekennzeichnet durch folgende Merkmale:

a) dem Rechenwerk ist ein Divisor-Register (3) nachgeschaltet, in das ein Binärwert (n") eingeschrieben wird, der aus dem im Rechenwerk ermittelten Wert

n' = I Xe — Xa I + I ye — Ja |

abgeleitet wird;

b) jeder Koordinatenachse (X, Y) ist ein Summenregister (1; SMX, SMY) zugeordnet, in dem die entsprechenden Koordinaten-Differenzwerte

Ax =

bzw. Ay = j y_e — y_a\

fortlaufend mittels des Rechenwerkes addiert werden;

c) es sind Vergleichsglieder (2) vorhanden, mittels derer die Inhalte jedes Summenregisters mit dem Divisorregisterinhalt verglichen werden;

d) den Vergleichsgliedern (2) sind jeder Koordinate zugeordnete Sollwertspeicher (SWX, SWY) nachgeschaltet, wobei im Falle eines Vergleichsergebnisses »Summenregisterinhalt ^ Divisorregisterinhalt« gesteuert durch das Leitwerk der in dem Sollwertspeicher enthaltene Wert um eine Einheit geändert wird und vom Inhalt des Summenregisters der Divisorregisterinhalt subtrahiert wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß aus bistabilen Speicherelementen (FF) aufgebaute binär-dezimal Summenregister (1) und ein aus gleichen Speicherelementen (FF) aufgebautes binär-dezimales »Divisor«-Register (3) vorgesehen sind und daß die Ausgänge von Speicherelementen (FF) für Bits gleicher Wertigkeit der Summenregister (1) und des »Divisor«-Registers (

3) Vergleichselemente des jeweiligen Vergleichsgliedes (2) beaufschlagen.

.3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das »Divisor«-Register (3) pro Dekade χ nur aus drei den Bits 2° · 10*, 2¹ · 10* und 2² · 10* zugeordneten Speicherelementen besteht und daß deren Ausgänge und die Ausgänge der den entsprechenden Bits im Summenregister (1) zugeordneten Speicherelemente die Vergleichselemente beaufschlagen.

4. Anordnung nach Anspruch 2 und Anspruch 3, dadurch gekennzeichnet, daß die Speicherelemente als taktgesteuerte Flip-Flops mit Speicher- und Löscheingang und negiertem und nichtnegiertem Ausgang ausgeführt sind.

5. Anordnung nach Anspruch 2 bis Anspruch 4, dadurch gekennzeichnet, daß die Speichereingänge der Speicherelemente (FF) des »Divisor«-Regi-

sters (3) mit der Wertigkeit 2° · 10*, 2^l · 10* und 2² · 10* einer Dekade χ vom Rechenwerk her durch die Bits 2² · 1O*-¹ oder 2³ · 1O*-¹; 2° · 10* und 2¹ · 10^a angesteuert werden und daß die negierten Ausgänge der Speicherelemente (FF) die Löscheingänge der Speicherelemente (FF) niederer Wertigkeit innerhalb einer Dekade und über ein UND-Glied zusammengefaßt ebenfalls die Löscheingänge aller Speicherelemente (FF) niederer Dekaden beaufschlagen.

6. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Vergleichselemente aus von

den nichtnegierten Ausgängen der Speicherelemente gleicher Wertigkeit beaufschlagten UND-Gliedern bestehen, deren Ausgänge über ein ODER-Glied zusammengefaßt sind.

7. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß eine Taktleitung TL und eine Taktleitung TL' vorgesehen sind, über die die Löscheingänge der Speicherelemente (FF) der Summenregister (1) nach jedem Rechenschritt und die Löscheingänge der Speicherelemente (FF) des »Divisor«-Registers (3) nach jedem Interpolationsabschnitt beaufschlagt werden.

Hierzu 1 Blatt Zeichnungen

109 512/332