DE1297951B - Process for etching semiconductor bodies - Google Patents
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Description
Die Erfindung bezieht sich auf ein Verfahren zum Ätzen von Halbleiterkörpern, bei dem die vor dem Ätzangriff zu schützenden Teile auf der Halbleiteroberfläche mit einer maskierenden Schicht bedeckt werden.The invention relates to a method for etching semiconductor bodies, in which the parts to be protected from the etching attack on the semiconductor surface covered with a masking layer.
Da die in der Halbleitertechnik verwendeten Atzmittel nicht nur senkrecht zur maskierten Halbleiteroberfläche, sondern auch parallel zu=dieser angreifen, erfolgt bei den bekannten Ätzverfahren, bei denen Teile der Halbleiteroberfläche mittels einer Maske abgedeckt sind, immer, eine Unterätzung der Maskierungsschicht.Because the etchants used in semiconductor technology are not only vertical attack the masked semiconductor surface, but also parallel to = this, takes place in the known etching processes in which parts of the semiconductor surface are covered by means of a mask, always an undercut of the masking layer.
Dies ist besonders dann von Nachteil, wenn die Maskierungsschicht. nachdem Atzvorgang nicht von der Halbleiteroberfläche entfernt wird, sondern als Flächenkontakt auf der Halbleiteroberfläche verbleiben soll.This is particularly disadvantageous when the masking layer. after the etching process is not removed from the semiconductor surface, but as Surface contact should remain on the semiconductor surface.
Zur Erläuterung einiger besonders schwerwiegender Nachteile, die sich durch die Unterätzung der Maske ergeben, dienen die F i g. 1 und 2.To explain some particularly serious drawbacks that arise resulting from the undercutting of the mask, FIGS. 1 and 2.
In der F i g. 1 ist ein Halbleiterkörper 1 dargestellt, in dem durch Diffussion eine Schicht 2 entgegengesetzten Leitungstyps erzeugt ist, die zusammen mit dem Halbleiterkörper 1 einen pn-übergang 6 bildet. Die eine Oberfläche 24 des Halbleiterkörpers ist vollständig mit einer Maske 5 bedeckt, so daß an dieser Seite des Halbleiterkörpers kein Ätzangri$ erfolgen kann. Auf der gegenüberliegenden Seite 23 sind Atzmasken 3 und 4 angebracht, die nur Teile der Halbleiteroberfläche 23 bedecken und z. B. die Form eines Vierecks, insbesondere eines Rechtecks, einer Kreisscheibe, eines Dreiecks od. dgl. aufweisen. Eine derartige Form der Abdeckung wird im allgemeinen dazu benutzt, um bei einem Halbleiterkörper zur Erzielung geringer Kapazitäten überflüssiges Halbleitermaterial abzutragen. Die Form des nach Ablösung der Abdeckschicht stehengebliebenen Halbleitermaterials wird allgemein als Mesastruktur bezeichnet (von dem spanischen Wort »mesa«, bedeutet »Tafelberg«, abgeleitet).In FIG. 1 shows a semiconductor body 1 in which Diffusion creates a layer 2 of opposite conductivity type, which together forms a pn junction 6 with the semiconductor body 1. One surface 24 of the Semiconductor body is completely covered with a mask 5, so that on this side the semiconductor body cannot be etched. On the opposite side 23, etching masks 3 and 4 are attached, which only cover parts of the semiconductor surface 23 cover and z. B. the shape of a square, in particular a rectangle, a Circular disk, a triangle or the like. Have. Such a form of cover is generally used to achieve less in a semiconductor body Capacities to remove superfluous semiconductor material. The shape of the after detachment The semiconductor material left behind in the cover layer is generally called a mesa structure (from the Spanish word "mesa", means "table mountain", derived).
In der F i g. 2 ist eine Halbleiterscheibe nach dem Ätzvorgang dargeßte,llt, Bei der Ätzung. haben sich. die beiden Mesa 7 und. 8 gebildet, die durch den Atzangriff senkrecht zur Halbleiteroberfläche entstanden sind. Da aber, wie bereits ausgeführt, gleichzeitig auch parallel zur Halbleiteroberfläche ein Atzangriff erfolgt, der zwar im allgemeinen geringer als der in senkrechter Richtung ist, ist auch eine Unterätzung der Schichten 3 und 4 erfolgt. Durch die Masken 3 und 4 ist also nicht, der ganze-unter diesen Masken. liegende Halbleiterkörper von dem Ätzangriff geschützt worden, sondern am äußeren Rand ist ebenfalls eine Ätzung erfolgt. Dies hat zur Folge, daß die Masken an ihrem äußeren Rand über den Halbleiterkristall hinausrage: Es . entstehen dann Ecken _zwi- , schen der Maske und dem Halbleiterkörper, von denen eine in der F i g. 2 mit 9 bezeichnet ist, in denen das Ätzbad besonders stark haftet und die beim nachfolgenden Spülen durch das Spülmittel nur schwer erreicht werden können. Dies ist vor allem deshalb von Nachteil, weil der pn-übergang 6 im allgemeinen sehr dicht unter der Halbleiteroberfläche liegt und so eine Säuberung der Stellen des Mesa, an denen der pn-übergang an die Oberfläche tritt, kaum möglich ist. Außerdem ist wegen der sehr kleinen Abmessungen der einzelnen Systeme bei den auf das Ätzen folgenden Arbeitsgängen, z. B. beim Zerteilen in die einzelnen Halbleiteranordnungen, auch ein Verbiegen des überstehenden Randes der Maske möglich, wie dies' bei -der Maske 3 in der F i g. 2 am rechten Rand dargestellt ist. Da aber, wie bereits ausgeführt, der pn-übergang 6 dicht unter der maskierten Oberfläche liegt, hat dieses Umbiegen der Maske eine Veränderung der Oberfläche in der Nähe des pn-Übergangs und falls die Maske 3 als Anschlußkontakt dienen soll und daher aus einem Metall besteht, auch einen Kurzschluß des pn-übergangs zur Folge.In FIG. 2 is a semiconductor wafer shown after the etching process, When etching. have. the two Mesa 7 and. 8 formed by the etching attack originated perpendicular to the semiconductor surface. But since, as already stated, at the same time there is also an etching attack parallel to the semiconductor surface, which although it is generally less than that in the vertical direction, there is also one Undercutting of layers 3 and 4 takes place. The masks 3 and 4 do not mean the whole-under these masks. lying semiconductor body protected from the etching attack but an etching has also taken place on the outer edge. This has to As a result, the masks protrude beyond the semiconductor crystal at their outer edge: It. corners then arise between the mask and the semiconductor body which one in FIG. 2 is denoted by 9, in which the etching bath is particularly strong adheres and is difficult to reach during the subsequent rinsing with the detergent can be. This is primarily a disadvantage because the pn junction 6 in the generally very close to the semiconductor surface and so a cleaning the points of the mesa where the pn junction comes to the surface, hardly possible is. In addition, because of the very small dimensions of the individual systems, the operations following the etching, e.g. B. when dividing into the individual semiconductor arrangements, bending of the protruding edge of the mask is also possible, as is the case with the Mask 3 in FIG. 2 is shown on the right edge. But since, as already stated, the pn junction 6 lies just below the masked surface, has this bending over of the mask a change in the surface in the vicinity of the pn junction and if so the mask 3 is to serve as a connection contact and therefore consists of a metal, also short-circuit the pn junction.
Um diese Nachteile zu vermeiden, wird gemäß der . Erfindung ein Verfahren vorgeschlagen, bei dem eine die erste maskierende Schicht überdeckende zweite maskierende Schicht auf die Halbleiteroberfläche aufgebracht wird, deren Flächenausdehnung um "so viel größer als die der ersten Schicht gewählt wird, daß nur die zweite Schicht wenigstens teilweise unterätzt wird und daß die zweite Schicht dann wieder entfernt wird. Beim Verfahren gemäß der Erfindung wird also eine zweite Schicht auf die erste Schicht aufgebracht, die diese erste Schicht bedeckt, und außerdem größer ist als diese, so daß sie die die erste Schicht unmittelbar umschließenden Teile der Halbleiteroberfläche ebenfalls bedeckt. Bestimmt man durch einen Versuch die zu einer gewünschten senkrechten Ätztiefe gehörende, parallel zur Halbleiteroberfläche erfolgende Unterätzung, so kann man den von der zweiten Schicht zusätzlich bedeckten Teil der Halbleiteroberfläche so groß wählen, daß@während des Atzvorgangs die Unterätzung nur in diesem zweiten Bereich erfolgt. Je nach Größe der von der zweiten Schicht zusätzlich bedeckten Halbleiteroberfläche wird der über die erste Schicht hinausragende Rand der zweiten Schicht ganz oder teilweise- unterätzt.In order to avoid these disadvantages, according to the. Invention a method proposed in which a second masking layer covering the first masking layer Layer is applied to the semiconductor surface, the area of which is around "so much larger than that of the first layer is chosen that only the second layer is at least partially undercut and that the second layer is then removed again will. In the method according to the invention, a second layer is applied to the first Layer applied that covers this first layer, and is also larger than these, so that they the parts of the semiconductor surface immediately surrounding the first layer also covered. One determines by an experiment the perpendicular to a desired one Etching depth belonging to the undercut parallel to the semiconductor surface, see above one can see the part of the semiconductor surface additionally covered by the second layer choose so large that @ during the etching process the undercut is only in this second Area takes place. Depending on the size of those additionally covered by the second layer The edge of the second layer protruding beyond the first layer becomes the semiconductor surface Layer completely or partially underetched.
Gemäß einer besonders günstigen Ausführungsform der Erfindung wird die zweite Schicht so viel größer gewählt, daß die erste Schicht gerade nicht mehr unterätzt wird. Dabei wird die zweite- Schicht konzentrisch zur ersten Schicht auf die Halbleiteroberfläche aufgebracht. Soll die erste Schicht, wie dies gemäß einer besonders günstigen Ausführungsform- der Erfindung weiter vorgeschlagen wird, aus einem Metall bestehen und als Flächenkontakt für die Halbleiteranordnung verwendet werden, so kann, falls durch die Größe der zweiten Schicht dafür gesorgt wird, daß die erste Schicht gerade nicht mehr unterätzt wird, als Metall für den Flächenkontakt auch ein unedles Metall verwendet werden, da dieses beim Verfahren gemäß der Erfindung durch die zweite Schicht vor dein Angriff durch das Ätzmittel geschützt ist. Wird für die erste Schicht ein Edelmetall verwendet, so ist eine Unterätzung der ersten Schicht bis zu 1 Q/o des Durchmessers der größten Flächenausdehnung der ersten Schicht noch zulässig. Bei einer derartig geringfügigen Unterätzung treten die oben beschriebenen Nachteile noch nicht auf.According to a particularly favorable embodiment of the invention the second layer is chosen so much larger that the first layer is no longer is undercut. The second layer is concentric with the first layer applied to the semiconductor surface. Should the first layer, like this according to a particularly favorable embodiment of the invention is further proposed from consist of a metal and used as a surface contact for the semiconductor device can, if the size of the second layer ensures that the first layer is no longer underetched as metal for the surface contact a base metal can also be used, since this in the method according to the invention is protected from attack by the etchant by the second layer. Will If a noble metal is used for the first layer, the first is undercut Layer up to 1 Q / o the diameter of the largest surface area of the first layer still permissible. With such a slight undercut, those described above occur Disadvantages do not yet appear.
Als zweite Schicht wird zweckmäßig Wachs auf die Halbleiteroberfläche aufgebracht, da dieses leicht durch Aufdampfen aufzubringen ist und außerdem auch gut, d. h. weitgehend rückstandslos, wieder entfernt werden kann.As a second layer, wax is expediently applied to the semiconductor surface applied because this is easy to apply by vapor deposition and also well, d. H. largely residue-free, can be removed again.
Gemäß einer Weiterbildung der Erfindung wird das Verfahren so durchgeführt, daß die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen, nur auf einer der beiden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers aufgebracht werden, während die gegenüberliegende Halbleiteroberfläche mittels einer Maske vollständig vor dem Atzangriff geschützt wird. Auf diese Weise entsteht eine Strukturierung in Form eines Mesa bzw. mehrerer Mesa auf einer Halbleiterscheibe, die durch entsprechendes Zerteilen der Halbleiterscheibe zwischen den einzelnen Mesa in eine Vielzahl von Halbleiteranordnungen aufgeteilt wird.According to a further development of the invention, the method is carried out in such a way that that the two overlapping layers, in particular several at a distance from one another arranged such layer sequences, only on one of the two extensive surfaces of a disk-shaped semiconductor body are applied, while the opposite Semiconductor surface is completely protected from the etching attack by means of a mask. In this way there is a structuring in the form of a mesa or several mesa on a semiconductor wafer, by appropriately dividing the semiconductor wafer between the individual Mesa is divided into a variety of semiconductor arrays.
Gemäß einer anderen Weiterbildung wird das Verfahren so durchgeführt, daß auf den zwei einander gegenüberliegenden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen so aufgebracht werden, daß die maskierten und die nichtmaskierten Teile der Halbleiteroberfläche einander gegenüberliegen und daß der Halbleiterkörper in den nichtmaskierten Bereichen durchgeätzt wird. Auf diese Weise kann eine Scheibe in mehrere Halbleiteranordnungen aufgeteilt werden.According to another development, the method is carried out in such a way that that on the two opposite extended surfaces of a disk-shaped Semiconductor body, the two overlapping layers, in particular several such layer sequences arranged at a distance from one another are applied in such a way that that the masked and the unmasked parts of the semiconductor surface each other opposite and that the semiconductor body is etched through in the unmasked areas will. In this way, a wafer can be divided into several semiconductor arrangements will.
Eine nähere Erläuterung der Erfindung wird im folgenden an Hand der F i g. 3 bis 5 gegeben.A more detailed explanation of the invention is given below with reference to the F i g. 3 to 5 given.
In der F i g. 3 ist ein Halbleiterkörper dargestellt, der aus den Zonen 1 und 2 gebildet ist, die den entgegengesetzten Leitungstyp aufweisen und einen pnübergang 6 bilden. Dabei kann der Halbleiterkörper 1 z. B. aus p-leitendem Silicium bestehen, in dem durch Diffusion von einem n-dotierenden Dotierungsstoff, wie z. B. Phosphor, eine Zone 2 des entgegengesetzten Leitungstyps erzeugt ist. Der pn-Übergang 6 liegt relativ dicht unter einer der beiden ausgedehnten Oberflächen der Halbleiterscheibe. Diese Oberfläche ist in der F i g. 3 mit 23 bezeichnet. Sie wird mit einer maskierenden Schicht 10 versehen, die z. B. aus einem Metall wie Gold besteht und gemäß einer besonders günstigen Ausführungsform der Erfindung als Anschlußkontakt für die Halbleiteranordnung dient, also die Schicht 2 sperrfrei kontaktiert. Diese erste maskierende Schicht 10 wird zweckmäßig durch Aufdampfen aufgebracht. Auf diese erste Schicht 10 wird eine zweite Schicht 11 aus Wachs aufgebracht, die zweckmäßigerweise ebenfalls aufgedampft wird. Die Wachsschicht 11 überdeckt die Schicht 10 und ist konzentrisch zu dieser auf die Halbleiteroberfläche 23 aufgebracht. Die der Halbleiteroberfläche 23 gegenüberliegende Halbleiteroberfläche 24 wird mittels einer Maske 5 vollständig vor dem Ätzangriff geschützt. Diese maskierende Schicht 5 kann z. B. ebenfalls aus einem Metall bestehen und als Anschlußkontakt für die Halbleiteranordnung dienen. Im allgemeinen sind auf der Oberfläche 23 mehrere derartige Schichtenfolgen 10, 11 im Abstand voneinander angeordnet, so daß gleichzeitig mehrere Halbleiteranordnungen hergestellt werden können. Ein derartig vorbehandeltes System wird nun in ein Ätzbad gebracht. Für Silicium wird dabei als Ätzmittel zweckmäßig Flußsäure und Salpetersäure verwendet. Wird z. B. eine Ätzlösung, die 6 °/o Flußsäure und den Rest Salpetersäure enthält und Silicium mit 111-Oberfläche verwendet, so beträgt für eine der Mesahöhe entsprechende Atztiefe von 40 u die Unterätzung, also der Ätzangriff parallel zur Halbleiteroberfläche, 30 #t. Um mindestens diesen Betrag muß die Ätzmaske 11 allseitig über die erste Schicht 10 überstehen, um zu gewährleisten, daß die Schicht 10 nicht unterätzt wird.In FIG. 3 shows a semiconductor body which is formed from zones 1 and 2, which have the opposite conductivity type and form a pn junction 6. The semiconductor body 1 can, for. B. consist of p-type silicon, in which by diffusion of an n-doping dopant, such as. B. phosphorus, a zone 2 of the opposite conductivity type is generated. The pn junction 6 lies relatively close below one of the two extended surfaces of the semiconductor wafer. This surface is shown in FIG. 3 denoted by 23. It is provided with a masking layer 10 which, for. B. consists of a metal such as gold and, according to a particularly favorable embodiment of the invention, serves as a connection contact for the semiconductor arrangement, that is to say the layer 2 is contacted without blocking. This first masking layer 10 is expediently applied by vapor deposition. A second layer 11 made of wax is applied to this first layer 10, which is also expediently vapor-deposited. The wax layer 11 covers the layer 10 and is applied to the semiconductor surface 23 concentrically therewith. The semiconductor surface 24 opposite the semiconductor surface 23 is completely protected from the etching attack by means of a mask 5. This masking layer 5 can, for. B. also consist of a metal and serve as a connection contact for the semiconductor device. In general, several such layer sequences 10, 11 are arranged at a distance from one another on the surface 23, so that several semiconductor arrangements can be produced at the same time. A system pretreated in this way is then placed in an etching bath. For silicon, hydrofluoric acid and nitric acid are expediently used as etchants. Is z. If, for example, an etching solution containing 6% hydrofluoric acid and the remainder nitric acid and silicon with a 111 surface is used, then for an etching depth of 40 u corresponding to the mesa height, the underetching, i.e. the etching attack parallel to the semiconductor surface, is 30 #t. The etching mask 11 must protrude over the first layer 10 on all sides by at least this amount in order to ensure that the layer 10 is not underetched.
In der F i g. 4 ist eine Anordnung gemäß F i g. 3 nach dem Atzen dargestellt. Bei diesem Ausführungsbeispiel war die Größe der zweiten Schicht 11 gerade so gewählt worden, daß der überstehende Bereich der zweiten Schicht 11 gerade dem unterätzten Bereich genau entspricht, so daß die erste Schicht 10 gerade nicht unterätzt wird. Nun wird die Wachsschicht 11 mit bekannten Lösungsmitteln, wie z. B. Trichloräthylen, entfernt und gegebenenfalls die Zerteilung der Halbleiterscheibe zwischen den einzelnen Mesa vorgenommen.In FIG. 4 is an arrangement according to FIG. 3 shown after etching. In this exemplary embodiment, the size of the second layer 11 was just chosen been that the protruding area of the second layer 11 just underetched the Area corresponds exactly, so that the first layer 10 is just not underetched. Now the wax layer 11 with known solvents, such as. B. trichlorethylene, removed and, if necessary, the division of the semiconductor wafer between the individual Mesa made.
Eine auf diese Weise hergestellte Halbleiterdiode ist in der F i g. 5 dargestellt. Die erste Schicht 10 der Abdeckmasken dient als elektrischer Kontakt für die n-leitende Zone 2. Auf der gegenüberliegenden Halbleiteroberfläche ist ebenfalls ein Kontakt 27 zur Kontaktierung der p-leitenden Siliciumschicht 1 vorgesehen, der z. B. aus Gold besteht. Er kann auch durch einen Teil der Abdeckmaske gebildet werden, falls die ganze Abdeckmaske aus diesem Metall besteht. Bei dieser in der F i g. 5 dargestellten Mesadiode ist erfindungsgemäß die Kristalloberfläche 29 des durch die Atzung entstandenen Mesa 28 vollständig von einem metallischen Anschlußkontakt 10 bedeckt.A semiconductor diode produced in this way is shown in FIG. 5 shown. The first layer 10 of the masking mask serves as an electrical contact for the n-conductive zone 2. There is also on the opposite semiconductor surface a contact 27 is provided for contacting the p-conductive silicon layer 1, the z. B. consists of gold. It can also be formed by part of the cover mask, if the whole mask is made of this metal. In this in FIG. According to the invention, the mesadiode shown in FIG. 5 is the crystal surface 29 of the through the etching created mesa 28 completely from a metallic connection contact 10 covered.
Das Verfahren gemäß der Erfindung eignet sich auch besonders gut für die Fertigung von Dünnschichtdioden in Koaxialbauweise, bei denen von sehr dünnen, beispielsweise 40 [ dicken Halbleiterscheiben ausgegangen wird, in welchen ein pn-Übergang verläuft. Das Aufbringen der beiden maskierten Schichten erfolgt dann auf beiden Seiten der Kristallscheibe. Die nichtmaskierten Teile der Halbleiterkristallscheibe werden durchgeätzt, so daß aus einer Kristallscheibe eine Vielzahl von Dünnschichtdioden entsteht.The method according to the invention is also particularly well suited for the production of thin-film diodes in coaxial construction, in which very thin, For example, 40 [thick semiconductor wafers are assumed in which a pn junction runs. The two masked layers are then applied to both Sides of the crystal disc. The unmasked parts of the semiconductor crystal wafer are etched through, so that a large number of thin-film diodes from a crystal disk arises.
Die vorliegenden Ausführungsbeispiele wurden für Silicium beschrieben. Es ist jedoch selbstverständlich, daß auch anderes Halbleitermaterial mit dem Verfahren gemäß der Erfindung behandelt werden kann. Das Ätzmittel muß dann entsprechend dem verwendeten Halbleitermaterial geändert werden. So wird z. B. für Germanium zweckmäßig 30o/oiges Kaliumhydroxyd verwendet.The present exemplary embodiments have been described for silicon. It goes without saying, however, that other semiconductor materials can also be used with the method can be treated according to the invention. The etchant must then according to the Semiconductor material used can be changed. So z. B. useful for germanium 30% potassium hydroxide used.
Das Verfahren gemäß der Erfindung wurde an Hand von zweischichtigen Bauelementen beschrieben. Es kann selbstverständlich auch bei der Herstellung von mehrschichtigen Bauelementen, wie z. B. von Transistoren, mit Vorteil Anwendung finden.The method according to the invention has been carried out on the basis of two-layer Components described. It can of course also be used in the production of multilayer components such. B. of transistors, with advantage application Find.
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Cited By (1)
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1965
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Non-Patent Citations (1)
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| None * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0542647A1 (en) * | 1991-11-14 | 1993-05-19 | STMicroelectronics S.A. | Process for etching a deep trench |
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