DE1614018C3 - Method for manufacturing semiconductor devices - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 title claims description 5
- 230000001681 protective effect Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 5
- 239000004063 acid-resistant material Substances 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Description
Die Erfindung bezieht sich auf ein Verfahren zum Herstellen von Halbleiteranordnungen mit einem oder mehreren kleinflächigen pn-Übergängen zwischen zwei Schichten verschiedenen Leitungstyps, bei dem vor dem Ätzen der Grundplatte aus Halbleitermaterial diese an einzelnen Stellen mit Schutzbelägen versehen wird.The invention relates to a method for producing semiconductor arrangements with a or several small-area pn junctions between two layers of different conductivity types in which Before etching the base plate made of semiconductor material, cover it at individual points with protective coatings is provided.
Aus der französischen Patentschrift 1 303 118 ist ein Verfahren zum Herstellen von Halbleiteranordnungen mit kleinflächigen pn-Übergängen (Mesa-Fertigung) bekannt, bei dem auf einzelnen Stellen der einen Seite einer Grundplatte aus Halbleitermaterial Schutzbeläge aufgetragen werden und eine anschließende Ätzung erfolgt. Schließlich wird die Grundplatte durch Schneiden in einzelne Halbleiteranordnungen zerlegt.The French patent 1 303 118 discloses a method for producing semiconductor arrangements known with small-area pn junctions (mesa production) in which on individual points protective coatings are applied to one side of a base plate made of semiconductor material and one subsequent etching takes place. Finally, the base plate is made by cutting into individual semiconductor devices disassembled.
Die bekannten Verfahren zum Herstellen von Halbleiteranordnungen weisen den Nachteil auf, daß die Fläche für die ohmschen Kontakte und die des pn-Überganges ungefähr gleich groß sind. Das stellt bei einer Größenordnung der ohmschen Kontakte von ICH bis ICH cm2 vom fertigungstechnischen Standpunkt aus ein schwieriges Problem dar.The known methods for producing semiconductor arrangements have the disadvantage that the area for the ohmic contacts and that of the pn junction are approximately the same size. With an order of magnitude of the ohmic contacts from ICH to ICH cm 2, this represents a difficult problem from a manufacturing point of view.
Ein weiterer Nachteil des bekannten Fertigungsverfahrens besteht in der aufwendigen Technik der Herstellung von Schaltverbindungen bei Halbleiteranordnungen mit mehreren pn-Übergängen.Another disadvantage of the known manufacturing process is the complex technology of the Manufacture of switching connections in semiconductor arrangements with several pn junctions.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, unter Vermeidung der genannten Nachteile ein einfaches Verfahren zum Herstellen von Halbleiteranordnungen mit kleinflächigen pn-Ubergängen zu entwickeln, die relativ zur Fläche der pn-Übergänge großflächige ohmsche Kontakte besitzen und in einfacher Weise auch die Herstellung von Halbleiteranordnungen mit mehreren pn-Übergängen ermöglichen. The present invention is based on the object while avoiding the disadvantages mentioned a simple method for producing semiconductor arrangements with small-area pn junctions to develop that have large-area ohmic contacts relative to the area of the pn junctions and also enable the production of semiconductor arrangements with several pn junctions in a simple manner.
Dies wird erfindungsgemäß dadurch erreicht, daß die Schutzbeläge auf den beiden gegenüberliegenden Seiten der Grundplatte so angeordnet werden, daß sich die orthogonalen Projektionen der Schutzbeläge aufeinander im gewünschten Flächenbereich überlappen und daß die nichtgeschützten Bereiche der ίο Grundplatte so lange geätzt werden, bis eine Ätzungstiefe erreicht ist, die zwischen dem pn-übergang und der gegenüberliegenden Seite der Grundplatte liegt.This is achieved according to the invention that the protective coverings on the two opposite Sides of the base plate are arranged so that the orthogonal projections of the protective coverings overlap each other in the desired area and that the unprotected areas of the ίο base plate can be etched until an etching depth is reached, which lies between the pn junction and the opposite side of the base plate.
Zum Herstellen von Halbleiteranordnungen mit mehreren pn-Übergängen werden vorteilhaft die Schutzbeläge in Form von Streifen in einem gewissen Abstand nebeneinander auf beiden Seiten der Grundplatte angeordnet, so daß die Projektionen der Streifen bei der einen Draufsicht auf die andere einen Winkel bilden.For the production of semiconductor arrangements with several pn junctions are advantageous Protective coverings in the form of strips next to each other at a certain distance on both sides of the base plate arranged so that the projections of the strips in one plan view of the other one Make angles.
Die Erfindung wird nun an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigtThe invention will now be based on exemplary embodiments with reference to the drawing explained in more detail. It shows
Fig. 1 die Projektion einer Draufsicht von oben und einer entsprechenden Draufsicht von unten auf eine Grundplatte mit Schutzbelägen,1 shows the projection of a top view from above and a corresponding top view from below a base plate with protective coverings,
Fig. 2 einen Schnitt II-II nach Fig. 1,FIG. 2 shows a section II-II according to FIG. 1,
F i g. 3 einen Schnitt durch eine Halbleiteranordnung mit einem pn-übergang (räumliche Darstellung),F i g. 3 shows a section through a semiconductor arrangement with a pn junction (spatial representation),
F i g. 4 eine Draufsicht von oben auf eine Grundplatte mit Schutzbelägen, die für die Herstellung einer Halbleiteranordnung mit mehreren pn-Übergängen bestimmt ist,F i g. 4 is a plan view from above of a base plate with protective coverings which are used for the production of a Semiconductor arrangement with several pn junctions is intended,
F i g. 5 einen Schnitt V-V nach F i g. 4,F i g. 5 shows a section V-V according to FIG. 4,
F i g. 6 eine Halbleiteranordnung mit mehreren pn-Übergängen (räumliche Darstellung).F i g. 6 shows a semiconductor arrangement with several pn junctions (three-dimensional representation).
Das Verfahren zum Herstellen von Halbleiteranordnungen mit kleinflächigen pn-Übergängen wird erfindungsgemäß folgendermaßen durchgeführt.The method for producing semiconductor arrangements with small-area pn junctions is carried out according to the invention as follows.
Als Ausgangsstoff dient eine Grundplatte 1 (Fig. 1) aus Halbleitermaterial, z. B. aus Silizium, die aus einer p-leitenden Schicht 2 (Fig. 2), einer etwa gleichstarken η-leitenden Schicht 3 und einem pn-Übergang 4 besteht. Auf den beiden Seiten der Grundplatte 1 werden kreisförmige Schutzbeläge 5 und 6 aus säurebeständigem Material aufgetragen. Die Schutzbeläge 5 und 6 werden so angeordnet, daß sich die orthogonalen Projektionen aufeinander im gewünschten Flächenbereich überlappen. Die Grundplatte 1 wird auf beiden Seiten so lange chemisch geätzt, bis die Ätzungstiefe 5 bis 10 ,um größer als die Tiefe des pn-Ubergangs 4 ist.A base plate 1 (FIG. 1) made of semiconductor material, e.g. B. made of silicon that consists of a p-conductive layer 2 (FIG. 2), an approximately equally thick η-conductive layer 3 and a pn junction 4 consists. Circular protective coverings 5 are placed on both sides of the base plate 1 and 6 applied from acid-resistant material. The protective coverings 5 and 6 are arranged so that the orthogonal projections overlap one another in the desired area. The base plate 1 is chemically etched on both sides until the etching depth is 5 to 10 µm greater than that The depth of the pn junction is 4.
Auf diese Weise erhält man eine Halbleiteranordnung der in F i g. 3 dargestellten Art. Diese Halbleiteranordnung besteht ebenso wie die Grundplatte 1 aus einer p-leitenden Schicht 2' sowie einer n-leitenden Schicht 3', die allerdings gegeneinander versetzt sind und in der Berührungszone einen kleinflächigen pn-übergang 4' bilden.In this way, a semiconductor device of the type shown in FIG. 3 type shown. This semiconductor device consists, like the base plate 1, of a p-conductive layer 2 'and an n-conductive layer Layer 3 ', which, however, are offset from one another and have a small area in the contact zone Form pn junction 4 '.
Die ohmschen Kontakte dieser Halbleiteranordnung besitzen eine um 5 bis 10 mal so große Fläche wie die pn-Übergänge 4', was eine bedeutende Vereinfachung hinsichtlich der Weiterverarbeitung für die Herstellung der Anschlüsse zur Folge hat. Je nach Bedarf kann die Grundplatte 1 vor dem Auftragen der Schutzbeläge 5 und 6 auch metallisiert werden.The ohmic contacts of this semiconductor arrangement have an area 5 to 10 times as large like the pn junctions 4 ', which is a significant simplification in terms of further processing for the establishment of the connections. Depending on requirements, the base plate 1 can be used before application the protective coverings 5 and 6 are also metallized.
Bei der Herstellung von Halbleiteranordnungen mit mehreren pn-Übergängen, z. B. Diodenmatrizen, werden die Schutzbeläge aus säurebeständigem Mate-In the manufacture of semiconductor devices with multiple pn junctions, e.g. B. Diode matrices, the protective coverings are made of acid-resistant material
rial in Form einzelner Streifen 7 (Fig. 4) bzw. 8 (Fig. 5) ausgeführt. Die Streifen 7 auf der Oberseite der Grundplatte 1 sowie die Streifen 8 auf deren Unterseite weisen einen gegenseitigen Abstand von 200 bis 300 um auf. Die Streifen 8 auf der Unterseite der Grundplatte 1 sind gegenüber den Streifen 7 auf der Oberseite um 90° gedreht. Nach einer entsprechenden beiderseitigen Ätzung erhält man als Ergebnis eine gitterförmige Halbleiteranordnung, wie sie in F i g. 6 dargestellt ist.rial in the form of individual strips 7 (Fig. 4) or 8 (Fig. 5) executed. The strips 7 on the top of the base plate 1 and the strips 8 on their Bottom have a mutual distance of 200 to 300 µm. The strips 8 on the bottom the base plate 1 are rotated by 90 ° with respect to the strip 7 on the top. After a corresponding Etching on both sides results in a lattice-shaped semiconductor arrangement like that in Fig. 6 is shown.
Vor oder nach der Ätzung aufgebrachte Metallisierungen im Bereich der als Schutzbeläge dienenden Streifen 7 und 8 sind als ohmsche Kontakte und als Schaltverbindungen vorgesehen.Metallization applied before or after the etching in the area of the protective coverings Strips 7 and 8 are provided as ohmic contacts and as circuit connections.
Zum Herstellen von Halbleiteranordnungen mit mehreren der aufzubauenden Schaltung entsprechenden pn-Übergängen müssen die Schutzbeläge auf beiden Seiten der Grundplatte 1 in Form von Streifen 7 und 8 so aufgetragen werden, daß deren orthogonale Projektionen sich nur an den Stellen überlagern, wo die pn-Ubergänge zu erzeugen sind.For the production of semiconductor arrangements with a plurality of the circuit to be constructed corresponding PN junctions must have the protective coverings on both sides of the base plate 1 in the form of strips 7 and 8 are plotted in such a way that their orthogonal projections only overlap at the points where the pn junctions are to be generated.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens liegt in der Vereinfachung der Herstellung von Halbleiteranordnungen mit kleinflächigen pn-Ubergängen (Größenordnung 10"4 bis 10"3cm2), die relativ große ohmsche Kontakte aufweisen. Aus einer Grundplatte aus Halbleitermaterial mit einem Durchmesser von 30 mm kann man über 200 Halbleiteranordnungen mit je einem pn-übergang oder 70 Halbleiteranordnungen mit je 16 pn-Ubergängen herstellen. An essential advantage of the method according to the invention lies in the simplification of the production of semiconductor arrangements with small-area pn junctions (order of magnitude 10 " 4 to 10" 3 cm 2 ) which have relatively large ohmic contacts. A base plate made of semiconductor material with a diameter of 30 mm can be used to produce over 200 semiconductor arrangements with one pn junction each or 70 semiconductor arrangements with 16 pn junctions each.
Ein weiterer wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß infolge der Ätzung auf das mechanische Schneiden beim Trennen der einzelnen Halbleiteranordnungen verzichtet werden kann.Another major advantage of the method according to the invention is that as a result of Etching and mechanical cutting when separating the individual semiconductor arrangements can be dispensed with can.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
Claims (2)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DEK0062850 | 1967-07-17 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE1614018A1 DE1614018A1 (en) | 1970-05-14 |
| DE1614018B2 DE1614018B2 (en) | 1973-04-05 |
| DE1614018C3 true DE1614018C3 (en) | 1975-04-17 |
Family
ID=7230815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19671614018 Expired DE1614018C3 (en) | 1967-07-17 | 1967-07-17 | Method for manufacturing semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE1614018C3 (en) |
-
1967
- 1967-07-17 DE DE19671614018 patent/DE1614018C3/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE1614018B2 (en) | 1973-04-05 |
| DE1614018A1 (en) | 1970-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| E77 | Valid patent as to the heymanns-index 1977 | ||
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