DE1279749B - Synchronisationsvorrichtung fuer einen zyklischen Speicher - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

GlIc

Deutsche Kl.: 21 al - 37/58

Nummer: 1279 749

Aktenzeichen: P 12 79 749.8-53 (011928)

Anmeldetag: 2. September 1966

Auslegetag: 10. Oktober 1968

Die Erfindung bezieht sich auf eine Synchronisationsvorrichtung für einen zyklischen Speicher von der Art, die durch eine Verzögerungsleitung gebildet wird, welche iVBits enthalten kann, und die einen Taktimpulsgenerator sowie einen Frequenzteiler aufweist, um die Bit-Perioden in dem Verzögerungsleitungsspeicher genau zu bestimmen.

Bei den bekannten, Synchronisationsvorrichtungen dieser Art ist der Taktimpulsgenerator nicht kontinuierlich in Betrieb. Wie von der Anmelderin bereits vorgeschlagen wurde, werden die Anlauf und Unterbrechung synchronisierenden Bits in dem Verzögerungsleitungsspeicher während eines Speicher-Vorzyklus registriert, um eine Zeitperiode zu programmieren, und während der folgenden Speicherzyklen erregt das beim Lesen des den Anlauf synchronisierenden Bits erhaltene Lesesignal nacheinander eine bistabile Vorrichtung, und das beim Lesen des die Unterbrechung synchronisierenden Bits erhaltene Lesesignal macht die bistabile Vorrichtung stromlos, wodurch der Taktimpulsgenerator, da er von der bistabilen Vorrichtung gesteuert wird, für die programmierte Zeitperiode während jedes Speicherzyklus im Betriebszustand bleibt.

Die Vorgänge des Anlaufens und des Unterbrechens ermöglichen keine gute Stabilität des Taktimpulsgenerators; darüber hinaus können sie eine Phasendifferenz zwischen dem Verzögerungsleitungsspeicher und dem Taktimpulsgenerator erzeugen.

Diese Nachteile werden bei der erfindungsgemäß ausgebildeten Synchronisationsvorrichtung dadurch vermieden, daß sie Mittel aufweist, um den Frequenzteiler mit dem Taktimpulsgenerator während einer vorbestimmten Anzahl von aufeinanderfolgenden Bit-Perioden zu verbinden, wobei die Gesamtdauer der Anzahl der Bit-Perioden niedriger ist als die Verzögerung des Verzögerungsleitungsspeichers bei niedriger Temperatur.

Diese und weitere Einzelheiten der Erfindung werden an Hand der folgenden lediglich beispielsweisen und keineswegs einschränkenden Beschreibung eines bevorzugten Ausführungsbeispiels der beigefügten Zeichnungen näher veranschaulicht. Es zeigt

Fig. 1 ein Schaltbild der erfindungsgemäßen Synchronisationsvorrichtung in Anwendung auf einen von einer Verzögerungsleitung gebildeten zyklischen Speicher, und

F i g. 2 ein Zeitschaubild einiger in der erfindungsgemäßen Synchronisationsvorrichtung vorhandenen Signale.

Gemäß F i g. 1 ist ein zyklischer Speicher, der von einer Verzögerungsleitung LDR z. B. magnetostrikti-Synchronisationsvorrichtung
für einen zyklischen Speicher

Anmelder:

Ing. C. Olivetti & C, S. p. A., Ivrea (Italien)

Vertreter:

Dipl.-Ing. R. Müller-Börner

und Dipl.-Ing. H. H. Wey, Patentanwälte,

8000 München 22, Widenmayerstr. 49

Beanspruchte Priorität:

Italien vom 3. September 1965 (20 440)

ver Art gebildet wird und in dem N Bits gespeichert

ao werden, in Ringschaltung mit einer Rechenanlage 1 verbunden, so daß der Inhalt der Verzögerungsleitung kontinuierlich wieder zurückläuft. Ein Eingang 2 ermöglicht die Eingabe von Daten, die von äußeren in der Zeichnung nicht dargestellten Anlagen

as stammen.

Ein Taktzähler 3, der die Rechenanlage 1 steuert, dient dazu, jedem Bit, das an dem Ausgang ULIM aus der Verzögerungsleitung kommt, ein besonderes Digit zuzuordnen, das die Position des Bit innerhalb des Speichers genau angibt. Dieses besondere Digit wird an N Ausgänge Tl bis TiV geliefert, die nach einander aktiviert werden.

Der Taktzähler 3 wird durch einen Taktimpulsgenerator 4, vorzugsweise einen Quarzoszillator mit einer Frequenz gleich 8 MHz, über einen Frequenzteiler 5 gesteuert. Dieser Frequenzteiler liefert am Ausgang MA OO eine Rechteckwelle mit einer Periode von z. B. einer Mikrosekunde; diese Rechteckwelle steuert die fortschreitende Zählung des Taktzählers 3 und die Aktievierung eines Stromtores 6, durch das die zu speichernden Bits in den Verzögerungsleitungsspeicher LDR eingegeben werden. Der Frequenzteiler 5 tritt in Tätigkeit, wenn die Verbindung zwischen ihm und dem Oszillator 4 über ein Stromtor 8 wirksam ist, das nur in Gegenwart des Signals FEAS aktiviert wird. Eine bistabile Vorrichtung 9 kann das Tor 8 in aktiviertem Zustand halten, wenn sie stromlos gemacht wird (Ausgang FEAS aktiviert) und kann den Frequenzteiler 5 auf Null halten, wenn

sie erregt wird (Ausgang FEAS aktiviert).

Deshalb können das Zählen des Taktzählers 3 und das Eingeben in den Verzögerungsleitungsspeicher

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LDR durch Blockieren des Tores 8 am Ausgang des Oszillators 4 unterbrochen werden.

Der Frequenzteiler 5 wird von dem ersten Bit aktiviert, das aus dem Verzögerungsleitungsspeicher LDR am Ausgang ULIM (Fig. 2) herausgeht, was die bistabile Vorrichtung 9 stromlos macht; dadurch wird ihr Ausgang FEAS aktiviert, der das Tor 8 öffnet. Wenn der Taktzähler 3 alle N Binärstellen des Speichers gezählt hat, wird die bistabile Vorrichtung 9 durch das letzte Takt-Digit TN wieder erregt, so daß ihr aktivierter Ausgang FEAS den Inhalt des Frequenzteilers 5 gleich Null macht. Wenn das Zählen der Bits des Verzögerungsleitungsspeichers LDR nicht aktiviert wird, bleibt daher der Teiler 5 ständig auf Null gestellt.

Der Ausgang MAOO des Frequenzteilers 5 bestimmt die nachfolgenden Bit-Perioden mit einer Länge gleich 1 μβ und bestimmt insbesondere die Zeit, während der ein Bit in die Verzögerungsleitung eingeschrieben wird. Der Teiler 5 erzeugt N Bits während jedes Speicherzyklus.

Deshalb ist das System, welches aus dem Oszillator 4, dem Frequenzteiler 5 und den Mitteln 8, 9 zur Unterbrechung des Frequenzteilers besteht, geeignet, während jedes Speicherzyklus N Binärstellen zu bestimmen und einen Bereich der Verzögerungsleitung leer zu halten, dessen Länge sich je nach den Veränderungen der wirklichen Verzögerungsleitung ändert.

Aus diesem Grunde kann das erfindungsgemäße System thermische Schwankungen der Verzögerungsleitung ausgleichen.

Die beschriebene Synchronisationsvorrichtung, die sich offensichtlich in Verbindung mit einem beliebigen Verzögerungsleitungsspeicher für einen beliebigen Zweck verwenden läßt, zeichnet sich durch größte Einfachheit und Wirtschaftlichkeit aus, da ein Quarzoszillator mit genügender Genauigkeit bei sehr niedrigem Preis hergestellt werden kann.

Claims (1)

1. Patentanspruch:

   Synchronisationsvorrichtung für einen zyklischen Speicher von der Art, die durch eine Verzögerungsleitung gebildet wird, welche N Bits enthalten kann, und die einen Taktimpulsgenerator (4) sowie einen Frequenzteiler (5) zur genauen Bestimmung der Bit-Perioden in dem Verzögerungsleitungsspeicher aufweist, dadurch gekennzeichnet, daß die Synchronisationsvorrichtung Mittel (8, 9) aufweist, um den Frequenzteiler (5) mit dem Taktimpulsgenerator (4) lediglich während einer vorbestimmten Anzahl von aufeinanderfolgenden Bit-Perioden zu verbinden, wobei die Gesamtdauer der Anzahl der Bit-Perioden niedriger ist als die Verzögerung des Verzögerungsleitungsspeichers bei niedriger Temperatur.

   Hierzu 1 Blatt Zeichnungen

   : iO9 620/454 9.6Ϊ · Bradedruckerei Berlin