DE112021004282T5

DE112021004282T5 - Gitter-basierte techniken des neuronalen faltungsnetzes

Info

Publication number: DE112021004282T5
Application number: DE112021004282.3T
Authority: DE
Inventors: Nuttapong CHENTANEZ; Miles MACKLIN; Matthias Mueller-Fischer; Stefan Jeschke; Tae-yong Kim
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-08-14
Filing date: 2021-08-12
Publication date: 2023-06-29
Also published as: CN116034378A; WO2022036141A1; US20220051094A1

Abstract

Faltungsoperatoren für Dreiecksgitter werden bestimmt, um ein oder mehrere neuronale Netze zu konstruieren. In mindestens einer Ausführungsform werden Faltungsoperatoren, Pooling-Operatoren und Unpooling-Operatoren bestimmt, um das eine oder die mehreren neuronalen Netze zu konstruieren, wobei die gleichen gelernten Gewichte aus dem einen oder den mehreren neuronalen Netzen auch für Dreiecksgitter mit unterschiedlichen Topologien verwendet werden.

Description

QUERVERWEIS AUF VERWANDTE ANWENDUNG
Diese Anmeldung beansprucht Priorität für die US-Patentanmeldung Nr. 16/994,499 , eingereicht am 14. August 2020, mit dem Titel „MESH-BASED CONVOLUTIONAL NEURAL NETWORK TECHNIQUES“, deren gesamter Inhalt hier durch Bezugnahme in vollem Umfang und für alle Zwecke aufgenommen ist.
TECHNISCHES GEBIET
In mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere arithmetische Logikeinheiten (arithmetic logic units, ALUs) zur Durchführung von Training und/oder Inferenzierung unter Verwendung neuronaler Netze. In mindestens einer Ausführungsform werden ein oder mehrere neuronale Netze verwendet, um Probleme zu lösen, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder der mehreren neuronalen Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können.
HINTERGRUND
Simulationen von Stoffen und verformbaren Körpern werden in vielen Spielen und Filmen verwendet. Die Simulationskosten steigen jedoch mit zunehmender Auflösung und Anzahl der Objekte. Daher hat sich Deep Learning (DL) in vielen Bereichen zu einem unschätzbaren Werkzeug entwickelt, dessen Einsatz beispielsweise in der Physiksimulation erheblich zugenommen hat. Die gebräuchlichsten DL-Typen sind jedoch entweder vollständig verbunden (fully connected, FCN) oder gefaltet auf einem regulären Gitter (convolutional, CNN). FCNs benötigen mindestens O(NM) Gewichte, wobei N die Größe der Eingabe und M die Größe der Ausgabe ist, was die Skalierbarkeit des Ansatzes einschränkt. Die meisten CNNs arbeiten mit Gittern, während die meisten Simulationen von Stoffen und verformbaren Körpern durch vielfältige Dreiecksgitter dargestellt werden. Damit ein bildbasiertes CNN auf einem Dreiecksgitter arbeiten kann, ist eine Parametrisierung erforderlich, die umständlich sein kann und zu Problemen mit Verzerrungen führen kann. Graphen-basierte CNNs sind weit verbreitet, aber sie sind für allgemeine Graphen und nicht speziell für Dreiecksgitter konzipiert.
Figurenliste

1 veranschaulicht ein Diagramm eines Systems, das ein neuronales Netz konstruiert, um auf vielfältigen Dreiecksgittern zu arbeiten, gemäß mindestens einer Ausführungsform, gemäß mindestens einer Ausführungsform;
2 veranschaulicht ein Diagramm, in dem Faltungsoperatoren für einen Vertex bestimmt werden, um ein neuronales Netz zu konstruieren, gemäß mindestens einer Ausführungsform;
3 veranschaulicht ein Diagramm, das zeigt, wie die Ein-Ring-, Zwei-Ring- und Drei-Ring-Nachbarschaftskurve eines Grenzvertex bestimmt wird, gemäß mindestens einer Ausführungsform;
4 veranschaulicht ein Diagramm, in dem Pooling- und Unpooling-Operatoren gemäß mindestens einer Ausführungsform konstruiert sind;
5 veranschaulicht ein Diagramm der Komponenten eines neuronalen Netzes, das auf vielfältigen Dreiecksgittern arbeitet, gemäß mindestens einer Ausführungsform;
6 veranschaulicht ein Diagramm eines Encoder-Decoder-Netzes, wenn sowohl der Eingang als auch der Ausgang auf den Vertices eines Dreiecksgitters definiert sind, gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein Diagramm des Decoder-Netzes, wenn die Eingabe ein Vektor aus reellen Zahlen ist und die Ausgabe auf den Vertices des Dreiecksgitters definiert ist, gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Verfahren zum Konstruieren eines neuronalen Netzes zur Durchführung einer Faltung auf Dreiecksgittern, gemäß mindestens einer Ausführungsform;
9 veranschaulicht ein Verfahren zum Konstruieren eines neuronalen Netzes mit Pooling- und Unpooling-Operatoren für Dreiecksgitter, gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Diagramm von experimentellen visuellen Ergebnissen aus der Implementierung eines neuronalen Netzes für ein Stoff-UpSampling-Problem, gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes mit verschiedenen Auswahlen von Verlustfunktionen, gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes für ein Körperposen-Stoffverformungsproblem, gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse der Implementierung eines neuronalen Netzes für die Koeffizienten der Hauptkomponentenanalyse (principal component analysis, PCA) für das Stoffverformungsproblem für eine unterschiedliche Anzahl von PCA-Koeffizienten, gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes für ein Handgelenkwinkel-zu-Hand-Hautverformungsproblem, gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes für ein Stoff-Upsampling-Problem, gemäß mindestens einer Ausführungsform;
16A veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
16B veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
17 veranschaulicht das Training und den Einsatz eines neuronalen Netzes gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
19A veranschaulicht ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
19B veranschaulicht ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug aus 19A gemäß mindestens einer Ausführungsform;
19C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug aus 19A gemäß mindestens einer Ausführungsform veranschaulicht;
19D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug aus 19A gemäß mindestens einer Ausführungsform veranschaulicht;
20 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform veranschaulicht;
21 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform veranschaulicht;
22 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
23 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
24A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
24B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
24C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
24D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
24E und 24F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
25 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
26A-26B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
27A-27B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
28 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
29A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
29B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
29C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
29D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
30 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
31 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
32 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
33 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
34 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform zeigt;
35 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehrerer Ausführungsformen;
36 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
37 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
38 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
39 ist ein Blockdiagramm von zumindest Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
40A-40B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
41 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
42 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
43 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
44 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
45 ist ein beispielhaftes Datenablaufdiagramm für eine weiterentwickelte Rechenpipeline gemäß mindestens einer Ausführungsform;
46 ist eine Systemdarstellung für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen des maschinellen Lernens in einer weiterentwickelten Rechenpipeline gemäß mindestens einer Ausführungsform;
47 beinhaltet eine beispielhafte Veranschaulichung einer weiterentwickelten Rechenpipeline 4610A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform;
48A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform;
48B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
49A veranschaulicht ein Datenablaufdiagramm für ein Verfahren zum Trainieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform; und
49B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
Die hier beschriebenen Techniken zielen auf eine verbesserte Art und Weise der Verwendung eines neuronalen Netzes zur Lösung von Problemen, die auf Dreiecksgittern definiert sind, die üblicherweise zur Darstellung von Oberflächen und Texturen wie z. B. Stoff und verformbaren Körperteilen verwendet werden. Normalerweise sind neuronale Netze für regelmäßige Gitter wie Bilder oder Voxel ausgelegt. Im Gegensatz zu Bildern oder Voxeln, bei denen die Verbindungen zwischen Pixeln regelmäßig sind, sind die Eckpunkte von Dreiecksgittern unregelmäßig miteinander verbunden. Daher ist es nicht einfach, ein neuronales Netz zu konstruieren, das auf Dreiecksgittern arbeiten kann. Daher wird hier ein verbessertes Verfahren beschrieben, um Pooling-, Unpooling- und Faltungsoperatoren für Dreiecksgitter zu finden, die zur Konstruktion eines neuronalen Netzes verwendet werden können.
Konkret, besteht ein Dreiecksgitter aus einer Reihe von Dreiecken, die durch ihre Kanten miteinander verbunden sind, und der Punkt, an dem sich die Dreiecke treffen, wird als Vertex bezeichnet. Um die optimalen Faltungsoperatoren für die Faltungen zu finden, kann das System die Nachbarn für jeden gegebenen Vertex anhand einer stückweisen linearen Kurve identifizieren. Das System kann dann die Kurve abtasten, um eine Liste von Punkten zu erhalten. Anschließend bestimmt das System in einer Ausführungsform die Liste der Vertices des Dreiecksgitters, wobei jeder Vertex mit einem der abgetasteten Punkte so gepaart wird, dass die Summe des Abstands zwischen den Vertices und den entsprechenden abgetasteten Punkten minimal ist. Die Liste der Vertices wird für die Definition der Faltung am jeweiligen Vertex verwendet. Darüber hinaus werden Pooling- und Unpooling-Operatoren für das neuronale Netz bestimmt. Die Pooling- und Unpooling-Operatoren werden anhand einer mathematischen Formel bestimmt (z. B. niedrigster quadratischer Fehler bei der Zusammenführung von zwei Vertices), um zu ermitteln, welche Vertices kombiniert werden sollen, um das Netz zu verkleinern (z. B. Pooling), und welche Vertices das Netz erweitern sollen (z. B. Unpooling). Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann zur Verbesserung der visuellen Simulationen und der Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) verwendet und angewendet werden.
Das heißt, die hier beschriebene Technik ist ein Verfahren zum Trainieren eines neuronalen Netzes, das mit Eingabedaten wie vielfältigen Dreiecksgittern arbeitet, wobei die gleichen gelernten Gewichte für zusätzliche Eingabedaten (z. B. Gitter mit unterschiedlichen Topologien) verwendet werden können. Dies ist ein verbessertes Verfahren zur Bestimmung von Faltungskonstruktionen für ein neuronales Netz, das auf Dreiecksgitter angewendet wird. Die verbesserten Verfahren machen sich die Tatsache zunutze, dass sich die Topologie des Netzes während des Trainings und zum Zeitpunkt der Inferenz nicht ändert, was dazu führt, dass das Verfahren im Vergleich zu anderen Prozessen schneller läuft.
In den vorangehenden und folgenden Beschreibungen werden verschiedene Techniken beschrieben. Zu Erklärungszwecken werden spezifische Konfigurationen und Details aufgeführt, um ein umfassendes Verständnis der möglichen Umsetzungsweisen der Techniken zu vermitteln. Es wird jedoch auch deutlich, dass die im Folgenden beschriebenen Techniken in verschiedenen Konfigurationen ohne spezifische Details ausgeführt werden können. Außerdem können bekannte Merkmale weggelassen oder vereinfacht werden, um die beschriebenen Techniken nicht zu verschleiern.
1 veranschaulicht ein Diagramm eines Systems 100, das ein neuronales Netz 116 konstruiert, um auf vielfältigen Dreiecksgittern 108 zu arbeiten, gemäß mindestens einer Ausführungsform. In einer Ausführungsform wird ein auf Dreiecksgittern basierendes faltendes neuronales Netz (CNN) für das Upsampling von Stoffen, die Stoffregression aus Charakterposen, die Stoffregression aus PCA-Koeffizienten und die Handhautverformung aus Knochengelenkwinkeln verwendet. Ein neuronales Netz 116 (z. B. ein auf Dreiecksgittern basierendes CNN) kann speziell für die Dateneingabe (z. B. vielfältige Dreiecksgitter) 102 konstruiert werden, möglicherweise mit einer offenen Begrenzung. Das neuronale Netz 116 besteht aus drei grundlegenden Bausteinen: Faltungsoperatoren 110, Pooling-Operatoren und Unpooling-Operatoren 114, die direkt auf ein vielfältiges Dreiecksgitter 102 wirken. Diese Operatoren können miteinander verbunden werden, um eine Abwärtsfaltung (down convolution, Abwärtsfalt.) und eine Aufwärtsfaltung (up convolution, Aufwärtsfalt.) zu erzeugen, die weiter unten in 5 näher beschrieben wird. Abwärtsfalt. und Aufwärtsfalt. werden dann miteinander verbunden, um ein Encoder-Decoder-Netz mit Überspringungs-Verbindungen (wie in 6 ausführlicher dargestellt) bzw. das Decoder-Netz (wie in 7 ausführlicher dargestellt) zu bilden.
In einer Ausführungsform ist das System 100 so konfiguriert, dass es Dateneingaben 102 an einer Rechenvorrichtung 106 empfängt, die einen Prozessor mit einer oder mehreren arithmetischen Logikeinheiten (ALUs) umfasst. Der Prozessor kann eine Konstruktion eines neuronalen Netzes 116 durchführen. Die Dateneingabe 102 wird über ein Netz 104 empfangen. Wie nachstehend in FIG. 4600 näher beschrieben, können die Komponenten des Systems 100 unter Verwendung einer Vielzahl verschiedener Netztypen untereinander kommunizieren, einschließlich, aber nicht beschränkt auf lokale Netze (local area networks, LANs) und/oder Weitverkehrsnetze (wide area networks, WANs) über verdrahtete und/oder drahtlose Kommunikationsprotokolle. Die Rechenvorrichtung 106 bestimmt dann Faltungsoperatoren 110 (hier manchmal als Faltungsoperatoren oder Operatoren für die Faltung bezeichnet) unter Verwendung der Dateneingabe 102. In einer Ausführungsform ist die Dateneingabe 102 ein vielfältiges Dreiecksgitter 108 (oder einfach als Dreiecksgitter oder Gitter bezeichnet). Ein Dreiecksgitter 108 kann aus einer Reihe von Dreiecken bestehen, die durch ihre Kanten verbunden sind, und der Punkt, an dem sich die Dreiecke treffen, wird als Vertex bezeichnet.
Um die optimalen Faltungsoperatoren 110 für die vom System 100 durchgeführten Faltungen zu finden, kann das System 100 Nachbarn für jeden gegebenen Vertex unter Verwendung einer stückweisen linearen Kurve identifizieren. Das heißt, in einer Ausführungsform werden Faltungsoperatoren 110 für Dreiecksgitter 108 bestimmt, die auf Vertices operieren.

Abkürzungen, die hier zur Beschreibung von 1 und der übrigen Figuren verwendet werden, können in Tabelle 1 wie folgt definiert werden: Tabelle 1: Abkürzungen.

Abk.	Beschreibung
L	Länge des Faltungsfilters
SP	Spiralförmige Faltung ohne Dilatation von [BBP* 19]
SPD	Spiralförmige Faltung mit Dilatation von [BBP* 19]
R_s	Liste der abgetasteten Ein-Ring-Kurve
E_s	Liste der abgetasteten bestangepassten Ellipse
RC	Faltung auf der Grundlage der Ein-Ring-Kurve (unser Verfahren)
EC	Faltung auf der Grundlage der bestgeeigneten Ellipse („unser“ Verfahren)

In einer Ausführungsform konstruiert das System 100 teilweise ein neuronales Netz 112, indem es zunächst Faltungsoperatoren 110 bestimmt. Für jeden Vertex des Dreiecksgitters 108 werden die Ein-Ring-Nachbarn gegen den Uhrzeigersinn aufgezählt. In einer Ausführungsform stellt das Dreiecksgitter 108 eine größere Version der Dateneingabe 102 dar. Da das Dreiecksgitter 108 vielgestaltig ist, sind die Ein-Ring-Nachbarn wohldefiniert. Die Ein-Ring-Nachbarn können als eine stückweise lineare Kurve behandelt und auf der Grundlage einer Länge der Faltungsoperatoren (z. B. Faltungsfilter) gleichmäßig abgetastet werden. In einer Ausführungsform wird die Länge des Faltungsfilters um eine (z. B. L-1) Probe subtrahiert. Die Ein-Ring-Nachbarn können dann in einem Index oder einer Liste R_s gespeichert werden. Die erste Probe der Liste wird bei dem Nachbarn platziert, der geodätisch am nächsten zu einem festen Vertex liegt. In einer Ausführungsform ist der zentrale Vertex v und die Ein-Ring-Nachbarn sind v₀, v₁, ..., v_n - 1. Dann kann die Berechnung wie folgt erfolgen: $l = \sum_{i = 0}^{i = n - 1} ‖ v_{i} - v_{(i + 1) m o d n} ‖ 2$
Anschließend können gleichmäßig abgetastete Punkte entlang der stückweise linearen Kurve mit dem Abstand I/(L - 1) erzeugt werden. Die Faltungsoperatoren 110 werden dann für die Faltung erzeugt, und die Faltungsoperatoren 110 können die gleichmäßig abgetasteten Punkte umfassen. In einer Ausführungsform werden die abgetasteten Punkte im Dreiecksgitter 108 als hohle Kreise dargestellt. Für jedes Dreiecksgitter 108 kann zur Bestimmung des geodätischen Abstands konsequent ein fester Punkt gewählt werden, der seiner Position im Materialraum am nächsten liegt: $(\frac{m a x_{x} + m i n_{x}}{2}, m a x_{y}, \frac{m a x_{z} + m i n_{z}}{2})$
wobei (min_x,min_y, min_z), (max_x, max_y, max_z) der Begrenzungsrahmen des Dreiecksgitters 108 im Materialraum ist. Die y-Achse ist die vertikale Achse. Auf diese Weise wird der feste Vertex so gewählt, dass der Faltungsfilter einigermaßen konsistent im Materialraum orientiert ist. In einer Ausführungsform ist der Faltungsfilter so ausgerichtet, dass der erste Vertex tendenziell nach oben zeigt. Durch die Wahl des festen Vertex wird der Faltungsoperator auch über verschiedene Gitter hinweg konsistenter. Wenn die Faltungsoperatoren für das neuronale Netz bestimmt sind, ist das neuronale Netz nur teilweise konstruiert 112, da die Pooling- und Unpooling-Operatoren noch bestimmt werden müssen.
In einigen Ausführungsformen und wie unten in Bezug auf 4 genauer beschrieben, wird ein neuronales Netz mit Pooling- und Unpooling-Operatoren 114 konstruiert, um ein vollständig konstruiertes neuronales Netz 116 zu erzeugen. In einer Ausführungsform werden die Pooling- und Unpooling-Operatoren 114 unter Verwendung paralleler unabhängiger Kantenkollabierungen und deren Umkehrung definiert.
Nach dem Konstruieren des neuronalen Netzes 116 mit den Faltungsoperatoren 110 und den Pooling- und Unpooling-Operatoren 114 werden die beim Training des neuronalen Netzes erzeugten Gewichte verwendet und angewendet, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
2 veranschaulicht ein Diagramm 200, in dem Faltungsoperatoren für einen Vertex bestimmt werden, um ein neuronales Netz gemäß mindestens einer Ausführungsform zu konstruieren. In einigen Ausführungsformen wird eine ringbasierte Faltung (Ring-based Convolution, RC) 202 verwendet. Die hier beschriebene RC 202 ist ein beispielhafter Begriff zur Beschreibung des Prozesses der Ermittlung von Faltungsoperatoren, die zu geringeren Fehlern führen; es können jedoch auch andere Begriffe und Beschreibungen verwendet werden, die dem Fachmann bekannt sind und zur Identifizierung einer RC 202 verwendet werden. Insbesondere kann ein System, das einen oder mehrere Prozessoren umfasst, so konfiguriert werden, dass es für jeden Vertex in einem RC 202 eine Aufzählung von Ein-Ring-Nachbarn durchführt, die mit jedem Vertex in einer Reihenfolge entgegen dem Uhrzeigersinn verbunden sind. Wie oben in Bezug auf 1 erwähnt, sind die Ein-Ring-Nachbarn wohldefiniert, da das Netz vielgestaltig ist. Der eine Ring kann als eine stückweise lineare Kurve behandelt und gleichmäßig, basierend auf der Länge, mit L-1 Stichproben abgetastet und in einer Liste R_s gespeichert werden. Die erste Stichprobe der Liste R_s wird bei dem Nachbarn platziert, der einem festen Vertex geodätisch am nächsten liegt. Ein Beispiel: Ein zentraler Punkt ist v und die einringigen Nachbarn sind v₀, v₁, ..., v_n - 1. Es wird eine Berechnung wie die folgende durchgeführt: $l = \sum_{i = 0}^{i = n - 1} ‖ v_{i} - v_{(i + 1) m o d n} ‖ 2$
Darüber hinaus erzeugt das System entlang der stückweise linearen Kurve einheitliche Abtastpunkte mit dem Abstand I/(L - 1). Wie bereits erwähnt, wird die mit diesen abgetasteten Punkten konstruierte Faltung als RC 202 bezeichnet. Ein Beispiel für die abgetasteten Punkte ist in RC 202 als hohle Kreise dargestellt.
Eine andere Möglichkeit, die Stichproben zu konstruieren, kann durch die kleinste quadratische Anpassung einer Begrenzungsgeometrie - beispielsweise und ohne Einschränkung eine Ellipse - der projizierten Ein-Ring-Nachbarn zusammen mit dem aufgefüllten Dummy-Vertex, falls vorhanden, an die Ebene erfolgen, die durch die Position des mittleren Vertex und seine Normale definiert ist. Die Begrenzungsgeometrie (Ellipse) kann dann verwendet werden, um die Stichproben mit gleichmäßiger Länge zu erzeugen, ausgehend von dem Punkt auf der Ellipse, der dem Nachbarn am nächsten liegt, der dem festen Vertex geodätisch am nächsten ist. Dieser Prozess zur Ermittlung der Abtastwerte/Konstruktion der Faltung kann als ellipsenbasierte Faltung (Ellipsebased Convolution, EC) 204 bezeichnet werden. Wie in 2 dargestellt, zeigt EC 204 an, dass die Ellipse die am besten passende Ellipse ist, und die hohlen Kreise zeigen die Stichproben an. Dadurch, dass das System auf diese Weise ausgeführt wird, sorgt die Ellipse mit der kleinsten quadratischen Anpassung für Anisotropie, während die Regelmäßigkeit erhalten bleibt, da die Form der lokalen Nachbarn unregelmäßig sein kann.
Nachdem das System die Faltung unter Verwendung von RC 202 konstruiert hat, zählt das System die Zwei-Ring- und Drei-Ring-Nachbarn gegen den Uhrzeigersinn auf. Wie in 3 unten beschrieben, kann das System einen Dummy-Vertex hinzufügen, wenn die Zwei-Ring- oder Drei-Ring-Nachbarn eine Grenze überschreiten. Das System kann dann alle Ein-Ring-, Zwei-Ring- und Drei-Ring-Nachbarn zusammen mit den Dummy-Vertices sammeln, z. B. alle dunklen Vertices, die in 3 gezeigt sind, und sie in eine Liste, L_c, einfügen. Das System kann dann eine euklidische Abstandsmatrix |R_s| × |L_c| berechnen. Das System kann dann ein rechteckiges Zuordnungsproblem lösen, bei dem für jede Probe in R_s ein Knoten in L_c gewählt wird, so dass kein Knoten in L_c mehr als einmal gewählt wird und die Summe des Abstands minimiert wird. Beispiele für solche Zuordnungen sind in RC 202 und EC 204 von 2 als gestrichelte Linien dargestellt. Außerdem kann das System dann einen 0(|L_c|³) -Algorithmus verwenden. Es ist jedoch zu beachten, dass dies nur einmal zur Vorverarbeitungszeit durchgeführt werden muss und keinen nennenswerten Overhead zu den Pooling- und Unpooling-Operator-Konstruktionen hinzufügt, die weiter unten in Bezug auf 4 näher beschrieben werden. In einer Ausführungsform weist nun jede Probe in dieser Liste R_s einen entsprechenden eindeutigen Vertex im Netz auf, von denen einige die Dummy-Vertices sein können, die das Null-Padding für die Begrenzung anzeigen werden. Anschließend kann das System diese |R_s| = L - 1 Vertices in der gewichteten Summe für die Faltung verwenden, wobei die Dummy-Vertices durch einen Index von 0 ersetzt werden, der in einer oder mehreren Ausführungsformen ebenfalls den Wert Null aufweisen kann. Infolgedessen neigen die Faltungsoperatoren in einer Ausführungsform dazu, alle Ein-Ring-Nachbarn und einige Zwei- oder Dreiring-Nachbarn einzubeziehen, die aus Richtungen abgetastet wurden, in denen die Ein-Ring-Nachbarn zu wenig abgetastet haben.
Für jedes Gitter wählt das System für die Bestimmung des geodätischen Abstands stets denjenigen festen Punkt aus, dem seine Position im Materialraum am nächsten liegt: $(\frac{m a x_{x} + m i n_{x}}{2}, m a x_{y}, \frac{m a x_{z} + m i n_{z}}{2})$
wobei (min_x,min_y, min_z), (max_x, max_y, max_z) der Begrenzungsrahmen des Netzes im Materialraum ist. Die y-Achse ist die vertikale Achse. Auf diese Weise wird in einer Ausführungsform der feste Vertex so gewählt, dass sich der Faltungsfilter einigermaßen konsistent im Materialraum orientiert. In diesem Fall ist er so ausgerichtet, dass der erste Vertex tendenziell nach oben zeigt. Durch die Wahl des festen Vertex wird der Faltungsoperator auch über verschiedene Gitter hinweg konsistenter.
3 veranschaulicht ein Diagramm 300, das zeigt, wie die Ein-Ring-, Zwei-Ring- und Drei-Ring-Nachbarnkurve eines Begrenzungsvertex gemäß mindestens einer Ausführungsform bestimmt wird. In einer Ausführungsform ist ein Dummy-Vertex mit Ein-Ring-Nachbarn 302, ein Dummy-Vertex mit Zwei-Ring-Nachbarn 304 und ein Dummy-Vertex mit Drei-Ring-Nachbarn 306 dargestellt. In einigen Ausführungsformen wird für einen Begrenzungsvertex eines vielfältigen Gitters, bei dem die Ein-Ring-Nachbarschaft topologisch einer halben Scheibe entspricht, ein Dummy-Vertex eingefügt, um den Ring 302 vor der Probenahme zu vervollständigen. Das System positioniert den Dummy-Vertex in der Mitte, winkelmäßig und abstandsmäßig, zu den beiden Enden des einen Rings, wenn er konsistent mit der Normalen des zentralen Vertex ausgerichtet ist. Ein Beispiel für die Platzierung dieses Vertex ist der benachbarte Ein-Ring mit dem Dummy-Vertex 302. In einer Ausführungsform wird der Dummy-Vertex in die Kurve zur Erzeugung der L-1-Proben einbezogen. Der Dummy-Vertex liefert eine geschlossene Kurve für das System vor der Abtastung, und später wird der Dummy-Vertex die Grenze für das Zero-Padding des Faltungsoperators angeben.
4 veranschaulicht ein Diagramm 400, in dem Pooling- und Unpooling-Operatoren gemäß mindestens einer Ausführungsform konstruiert sind. Zusätzlich zu den zuvor definierten Faltungsoperatoren werden Pooling- 404 und Unpooling- 402 Operatoren unter Verwendung paralleler unabhängiger Kantenkollabierungen und deren Umkehrung definiert, wie in 4 gezeigt. In einer Ausführungsform führen eine oder mehrere zusätzliche Schichten des neuronalen Netzes eine Bestimmung der Pooling- und Unpooling-Operatoren durch. Die eine oder mehreren zusätzlichen Schichten können Ausgaben von einer Schicht des neuronalen Netzes erhalten, die die Faltungsoperatoren erzeugt hat, und eine Reihe von Operationen zur Bestimmung der Pooling- und Unpooling-Operatoren durchführen.
In einer Ausführungsform werden eine oder mehrere Schichten des neuronalen Netzes verwendet, um zu entscheiden, welche Kanten zu kollabieren sind, indem zunächst eine Prioritätswarteschlange von Kanten auf der Grundlage eines quadratischen Fehlers bestimmt wird. Die Kante, die den geringsten quadratischen Fehler aufweist, wenn die beiden Endpunkt-Vertices durch den Mittelpunkt ersetzt werden, kann zum Kollabieren ausgewählt werden. Das System kann dann die Kanten, die einen Vertex mit der kollabierten Kante teilen, als nicht kollabierbar im aktuellen Pooling-Durchgang markieren. Darüber hinaus kann das Kollabieren von Kanten, die ein nicht vielfältiges Gitter ergeben würden, untersagt werden. In einer Ausführungsform fährt das System damit fort, die Kanten zu kollabieren, bis keine weiteren Kanten mehr kollabiert werden können oder bis der quadratische Fehler höher als ein Schwellenwert ist und die Anzahl der Vertices weniger als ein vorbestimmter Prozentsatz beträgt (z. B. 60% der Anzahl der Vertices zu Beginn). Die auf diese Weise ausgewählten Kanten können dann unabhängig und parallel ohne Datenabhängigkeit kollabiert werden und das Ergebnis würde zwischen 50 % und 60 % der Anzahl der Vertices liegen, es sei denn, es gibt zu viele nicht kollabierbare Kanten, was nur bei einem sehr groben Gitter der Fall ist. In einer Ausführungsform definieren die kollabierten Kanten den Pooling-Operator 404. Die verbleibenden Vertices stammen entweder von einem oder zwei ursprünglichen Vertices ab. Bei einem Vertex, der von einem ursprünglichen Vertex stammt, werden die Merkmale von dem ursprünglichen Vertex kopiert. Für einen Vertex, der von zwei ursprünglichen Vertices stammt, wird der komponentenweise Durchschnitt oder das Maximum der Merkmale der beiden ursprünglichen Vertices verwendet.
5 veranschaulicht ein Diagramm 500 einer Faltung, die während der Ausführung eines neuronalen Netzes durchgeführt wird, das mit vielfältigen Dreiecksgittern arbeitet, gemäß mindestens einer Ausführungsform. In einer Ausführungsform führt das System eine Abwärtsfaltung (Abwärtsfalt.) 502 am Eingang „In“ durch, gefolgt von Instanznormalisierung, lecke Rectified-Linear-Unit (Rectified Linear Unit, ReLU) und Pooling. In einer Ausführungsform werden die Merkmale in der ursprünglichen Auflösung und in den Gittern mit geringerer Auflösung als „Aus“ bzw. „Aus_überpringen“ ausgegeben. In einigen Ausführungsformen speichert der Abwärtsfalt.-Block 502 auch die Merkmale vor dem Pooling zur späteren Verwendung in Aufwärtsfalt. 504.
In einer Ausführungsform führt das System eine Aufwärtsfaltung (Aufwärtsfalt.) 504 an „In“ durch, gefolgt von Unpooling und anschließender Konkatenation mit „In_{überspringen}“, was „Aus_{überspringen}“ aus der entsprechenden Abwärtsfalt. 502 ist, gefolgt von einer weiteren Faltung, Instanznormalisierung und lecken ReLU.
In einer Ausführungsform garantiert der Pooling-Operator, dass die Merkmale an allen feinen Vertices für die Berechnung der Merkmale der groben Vertices verwendet werden. Dies steht im Gegensatz zu den auf baryzentrischer Interpolation basierenden Pooling-Operatoren, bei denen einige feine Vertices möglicherweise nie zur Berechnung eines groben Vertex verwendet werden. In einer Ausführungsform wird der Unpooling-Operator unter Verwendung desselben Satzes von Kantenkollabierungen definiert, der für die Bestimmung der Pooling-Operatoren verwendet wird, wenn auch in umgekehrter Weise. Das heißt, das System kopiert den Wert eines Eingangsknotens entweder auf einen oder zwei Ausgangsknoten, je nachdem, ob er von einer Kantenkollabierung stammt oder nicht. Der Unpooling-Operator kann also mit dem Upsampling der nächsten Nachbarn verglichen werden.
6 veranschaulicht ein Diagramm 600 eines Encoder-Decoder-Netzes, wenn sowohl der Eingang als auch der Ausgang auf den Vertices eines Dreiecksgitters definiert sind, gemäß mindestens einer Ausführungsform. In einer Ausführungsform kann ein System mit einem oder mehreren Prozessoren eine Reihe von Anweisungen ausführen, die ein Encoder-Decoder-Netz verwenden, indem sie eine Eingabe durch eine Reihe von Abwärtsfalt.-Blöcken leiten, um Merkmale auf immer gröberen Gittern zu aggregieren, bis sie das gröbste Gitter erreichen. Darüber hinaus können die Merkmale dann durch Aufwärtsfalt.-Blöcke geleitet werden, um die Informationen auf immer feinere Gitter zu streuen, bis die ursprüngliche Auflösung erreicht ist. Die „Aus_{Überspringen}“-Blöcke der Abwärtsfalt.-Blöcke sind mit den „In_{Überspringen}“-Blöcken der entsprechenden Aufwärtsfalt.-Blöcke verbunden, um Verbindungen zu überspringen. In einigen Fällen werden einige der Abwärtsfalt.- und Aufwärtsfalt.-Blöcke durch Pooling und Unpooling ersetzt, um die Anzahl der lernbaren Parameter zu reduzieren.
Mit anderen Worten: In einer Ausführungsform verwendet das System für Regressionsprobleme, bei denen die Eingabe auf den Gitterpunkten spezifiziert ist, eine Encoder-Decoder-Architektur mit Überspringungs-Verbindung in ähnlicher Weise wie eine U-Netz-Architektur. Bei der Überspringungs-Verbindung kommt es im Gegensatz zum Encoder-Decoder ohne Überspringungs-Verbindung nicht zu Informationsengpässen. Das Netz besteht aus k Abwärtsfalt. gefolgt von k Aufwärtsfalt. gefolgt von zwei Faltungen, wie in 6 dargestellt.
Je nachdem, wie das System die Kantenkollabierung wählt, kann die Anzahl der Vertices auf der innersten Ebene des Netzes zwischen 0,5^k bis 0,6^k liegen. Für k = 10 entspricht dies beispielsweise zwischen 1/1024 und 1/165. Wenn die Anzahl der Vertices sehr klein ist, verhindert die Bedingung, dass Kantenkollabierung, die zu nichtverzweigten Gittern führt, nicht erlaubt ist, dass die Anzahl der Vertices weiter reduziert wird, z. B. wird das Pooling und Unpooling einfach ein Identitätsoperator sein. Es sei darauf hingewiesen, dass dieses Netz vollständig faltbar ist und daher unabhängig von der Anzahl der Vertices und der Topologie auf beliebige vielfältige Dreiecksgitter angewendet werden kann.
In manchen Fällen ist es bei gleicher Anzahl lernbarer Parameter von Vorteil, das Netz breiter, aber flacher zu gestalten. Infolgedessen können einige Abwärtsfalt.-Blöcke durch Pooling-Operatoren und einige Aufwärtsfalt.-Blöcke durch Unpooling-Operatoren ersetzt werden.
7 veranschaulicht ein Diagramm 700 eines Decoder-Netzes, wenn die Eingabe ein Vektor aus reellen Zahlen ist, während die Ausgabe gemäß mindestens einer Ausführungsform auf den Vertices des Dreiecksgitters definiert ist. In einer Ausführungsform erhält das System die Eingabe und wird durch vollständig verbundene Schichten geleitet, um sie in die Merkmale pro Vertex des gröbsten Gitters zu transformieren. Anschließend kann die Eingabe durch eine Reihe von Aufwärtsfalt.-Blöcken geleitet werden, bei denen die „In_{Überspringungen}“ nicht verwendet werden, so dass keine Konkatenation durchgeführt wird. In einigen Fällen wird ein Teil der Aufwärtsfalt.-Blöcke durch Unpooling ersetzt, um die Anzahl der lernbaren Parameter zu reduzieren. Das heißt, für Regressionsprobleme, bei denen die Eingabe nicht natürlich auf den Gitter-Vertices liegt, verwendet das System ein vollständig verbundenes Netz, das die Merkmale der gröbsten Punkte ausgibt, gefolgt von dem Decoder ohne Überspringungs-Verbindung.
8 veranschaulicht einen Prozess 800 zum Konstruieren eines neuronalen Netzes, um eine Faltung auf Dreiecksgittern durchzuführen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform werden Pooling-, Unpooling- und Faltungsoperatoren für Dreiecksgitter bestimmt, die zum Konstruieren eines neuronalen Netzes verwendet werden können. Der Prozess zur Bestimmung von Faltungsoperatoren für das neuronale Netz wird hier in Bezug auf 8 beschrieben. Darüber hinaus wird der Prozess zur Bestimmung von Pooling- und Unpooling-Operatoren für das neuronale Netz in Bezug auf 9 näher beschrieben. In mindestens einer Ausführungsform ist ein System mit einem oder mehreren Prozessoren so konfiguriert, dass es Anweisungen ausführt, die Faltungsoperatoren bestimmen, indem es zunächst eine Dateneingabe (z. B. ein Dreiecksgitter) empfängt. Um die optimalen Faltungsoperatoren für die Faltungen zu finden, identifiziert das System Nachbarn für jeden gegebenen Vertex unter Verwendung einer stückweisen linearen Kurve. Das System kann dann einen Vertex aus einer Vielzahl von Vertices der Dateneingabe 804 auswählen. In einer Ausführungsform tastet das System dann die Vielzahl von Vertices ab, um Abtastpunkte für den ausgewählten Vertex zu erzeugen 806. Die Abtastung der Vielzahl von Vertices wird zumindest teilweise auf der Grundlage der Länge der Faltungsoperatoren (z. B. Faltungsfilter) durchgeführt. In einer Ausführungsform erstellt das System eine Liste (z. B. einen Index), in der Informationen, die jeden Vertex aus der Vielzahl der Vertices angeben, mit einem abgetasteten Punkt aus der Vielzahl der Abtastpunkte 808 gepaart sind. In einer Ausführungsform wird die Summe der Entfernungen zwischen jedem Vertex und dem entsprechenden Abtastpunkt minimiert. Die Liste der Vertices kann für die Definition der Faltung an dem jeweiligen Vertex verwendet werden. In einer Ausführungsform verwendet das System dann die Liste, um einen Satz von Vertices zu bestimmen, die die Faltungsoperatoren 810 bilden. Die Faltungsoperatoren können dann auf die Dateneingabe angewendet werden, um eine Reihe von Ausgaben für die Faltung zu erzeugen. Als Ergebnis können die Gewichte, die durch das Training des neuronalen Netzes (mit den hier beschriebenen Faltungsoperatoren und den unten in Bezug auf 9 beschriebenen Pooling- und Unpooling-Operatoren) erzeugt wurden, dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter zu verbessern.
9 veranschaulicht einen Prozess 900 zum Konstruieren eines neuronalen Netzes mit Pooling- und Unpooling-Operatoren für Dreiecksgitter, gemäß mindestens einer Ausführungsform. Wie oben erwähnt, werden zusätzlich zu den Faltungsoperatoren die Pooling- und Unpooling-Operatoren für das neuronale Netz 902 bestimmt. Ein System mit einem oder mehreren Prozessoren ist so konfiguriert, dass es Befehle ausführt, um ein neuronales Netz mit zusätzlichen Operatoren (z. B. Pooling- und Unpooling-Operatoren) zu konstruieren. In einer Ausführungsform erhält das System eine Dateneingabe (z. B. ein Dreiecksgitter). Die Pooling- und Unpooling-Operatoren werden anhand einer mathematischen Formel (z. B. niedrigster quadratischer Fehler beim Zusammenführen von zwei Vertices) bestimmt, um zu ermitteln, welche Vertices kombiniert werden müssen, um das Gitter zu verkleinern (z. B. um ein Pooling durchzuführen), und welche Vertices das Gitter erweitern müssen (z. B. um ein Unpooling durchzuführen). Insbesondere bestimmt das System in einer Ausführungsform einen Pooling-Operator, indem es zunächst einen Vertex aus einer Vielzahl der Vertices des Dreiecksgitters 904 auswählt. In einer Ausführungsform wird die Auswahl des Vertex aus einer Vielzahl von Vertices unter Verwendung einer Formel für den kleinsten quadratischen Fehler oder anderen ähnlichen mathematischen Formeln durchgeführt. In einer Ausführungsform sind die ausgewählten Vertices unabhängig. Die Vertices werden dann kombiniert (was das Dreiecksgitter verkleinert), um einen oder mehrere gemeinsam genutzte Vertices 906 zu erzeugen, die als Operatoren für die Pooling-Operation verwendet werden. Das heißt, die einen oder mehreren gemeinsam genutzten Vertices werden als Operatoren auf die Ausgabesätze für die Pooling-Operation angewendet.
In einer Ausführungsform wird der Unpooling-Operator unter Verwendung desselben Satzes von Kantenkollabierungen definiert, der für die Pooling-Operation verwendet wird, jedoch in umgekehrter Reihenfolge. Der Unpooling-Operator wird für die Unpooling-Operation verwendet. In einer Ausführungsform wählt das System einen Vertex aus einer Vielzahl von Vertices des eingegebenen Dreiecksgitters aus und kopiert den Wert eines Eingabevertex auf einen anderen Vertex 908. In einer Ausführungsform kann der andere Vertex ein oder mehrere Ausgabe-Vertices sein, je nachdem, ob er aus einer Kantenkollabierung stammt oder nicht. In einer Ausführungsform werden dann gemeinsame Vertices erzeugt, um das Dreiecksgitter 910 zu erweitern.
10 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse 1000 aus der Implementierung eines neuronalen Netzes für ein Stoff-Upsampling-Problem, gemäß mindestens einer Ausführungsform. In einer Ausführungsform konstruiert das System ein neuronales Netz und trainiert und inferenziert das neuronale Netz mit Dreiecksgittern, wie z.B. einer Bluse-symmetrisch, einem T-Shirt, einer Weste und einem Kleid. In einer Ausführungsform sind die Ergebnisse des Upsamplings der Netze für Bluse-symmetrisch, T-Shirt, Weste und Kleid in 10 dargestellt. Für jedes Dreiecksgitter ist das linke Ergebnis eine niedrig aufgelöste Simulationseingabe, das mittlere Ergebnis ist die hoch aufgelöste Grundwahrheitssimulation und das Ergebnis auf der rechten Seite ist die Ausgabe des hierin beschriebenen neuronalen Netzes in Bezug auf die 1 bis 9. Das heißt, für jedes Teilbild in 10 ist das linke Gitter das unterteilte niedrig aufgelöste Eingangsgitter, das mittlere Gitter ist das hoch aufgelöste Grundwahrheitsgitter und das rechte Gitter ist die von einem neuronalen Netz vorhergesagte Ausgabe
11 veranschaulicht die visuellen Ergebnisse 1100 des neuronalen Netzes, das auf Dreiecksgitter angewandt wird, wobei die ermittelten Faltungsoperatoren und verschiedene Verlustfunktionen verwendet werden, wie in mindestens einer Ausführungsform. In einigen Experimenten führt allein der L₁-Fehler (der weiter unten ausführlicher beschrieben wird) bereits zu einer visuell glatten Oberfläche, dennoch kann die Oberfläche in einigen Fällen leicht holprig sein. Daher wird ein Oberflächennormalitätsverlust Lⁿ einbezogen, der die Glätte der Oberfläche verbessert. Bei einigen Decoder-Experimenten mit nur L₁-Fehler produziert das Netz in einigen seltenen Fällen einen kleinen Fehler in den meisten Vertices, aber einen großen Fehler in einigen wenigen Vertices, der sich als kleine Spikes manifestiert. Durch Hinzufügen des L₂-Verlusts werden diese Artefakte beseitigt, so dass der L₂-Verlust mit Gewichten von 1 für alle visuellen Ergebnisse mit dem Decoder-Netz einbezogen wird. Wie in 8 zu sehen ist, weist die visuelle Darstellung, die allein mit L₁ erzeugt wird, an einigen Stellen eine holprige Oberfläche auf, während der Lⁿ -Verlust mit γ=0,02 zur Verbesserung der visuellen Qualität beiträgt und das Hinzufügen des L₂-Verlusts mit β=1 die visuelle Qualität nicht verringert.
Konkret können die visuellen Darstellungen in 11 von links nach rechts Folgendes umfassen: Linear-Blend-Skinning (Linear Blend Skinning, LBS), Grundwahrheit, nur L₁, L₁ + 0,02Lⁿ, L₁ + 0,02L" + L₂. Wie oben angedeutet, führt L1 nur an einigen Stellen zu einer holprigen Oberfläche, während L1 + 0,02Lⁿ and L₁ + 0,02Lⁿ + L₂ visuell vergleichbar sind. In einigen Fällen ist es für das System praktisch, verschiedene Verlustfaktoren zu verwenden, wenn das Netz die Ausgabe direkt auf den Vertices erzeugt. Die zu Versuchszwecken verwendeten Verlustfaktoren sind L1, L2 und die normale Flächendifferenz. In einer Ausführungsform soll der hochgestellte Buchstabe g die Grundwahrheitsgröße und der hochgestellte Buchstabe * die vom Netz erzeugte Ausgabe bezeichnen. x_i sei die Vertexposition des i^ten Vertex, n_j die Normale der j^ten Fläche. Angenommen, die j^te Fläche besteht aus den Vertices x₀, x₁, x₂ in der Reihenfolge gegen den Uhrzeigersinn, dann: $n_{j} = n o r m a l i s i e r e n ((x_{1} - x_{0}) \times (x_{2} - x_{2}))$
Der L1-Vertexpositionsfehler kann wie folgt definiert werden: $L_{1} = M i t t e l w e r t (\frac{‖ x_{i}^{g} - x_{i}^{*} ‖ 1}{3})$
und der L2-Vertexpositionsfehler kann definiert werden als: $L_{2 =} \sqrt{M i t t e l w e r t ({‖ x_{i}^{g} - x_{i}^{*} ‖}_{2}^{2}}$
und der L1-Normalfehler kann definiert werden als: $L^{n} = M i t t e l w e r t (\frac{‖ n_{i}^{g} - n_{i}^{*} ‖ 1}{3})$
Demnach kann die Gesamtverlustfunktion lauten: $L_{g e s a m t} = \propto L_{1} + β L_{2} + γ L^{n}$
Bei einigen Netzen führt eine einfache Minimierung von L1 zu praktisch ununterscheidbaren Ergebnissen gegenüber der Grundwahrheit, doch bei Netzen mit einem großen Bereich mit geringer Krümmung verbessert der Ln-Term die visuelle Qualität. Außerdem konzentrieren sich die Fehler im Decoder-Netz manchmal auf bestimmte Eckpunkte, anstatt sich über das gesamte Netz zu verteilen. In diesem Fall ist der L2-Term hilfreich.
12 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse 1200 aus der Implementierung eines neuronalen Netzes für ein Körperposen-zu-Kleidung-Verformungsproblem gemäß mindestens einer Ausführungsform. Das heißt, in 12 werden Frames aus Animationen des Decoder-Netzes verwendet, und die Ergebnisse werden für das „Pose-to-Cloth“-Problem gezeigt. Die visuellen Ergebnisse 1200 veranschaulichen die Ergebnisse der „Pose-to-Cloth“ Deformationsnetze für Kleid2, Rock, Blusen-symmetrisch, Blusen-asymmetrisch, Shorts bzw. Tank-männlich. Für jede Abbildung ist das linke Ergebnis repräsentativ für Linear-Blend-Skinning, das mittlere Ergebnis ist die hochauflösende Simulation der Grundwahrheit und das rechte Ergebnis ist die Ausgabe des hier abgeleiteten neuronalen Netzes. Das heißt, für jedes Teilbild in 12 ist das linke Gitter das eingegebene Linear-Blend-Skinning-Stoffgitter, das mittlere Gitter ist das hochauflösende Grundwahrheits-Stoffgitter und das rechte Gitter ist die von einem neuronalen Netz vorhergesagte Ausgabe. In diesem Fall kann das Netz ohne die Verwendung eines Physiksimulators arbeiten, wenn der Stoff vollständig von der Figur gesteuert wird. Je nach Gitter und Größe des verwendeten Netzes liegt der Geschwindigkeitszuwachs zwischen dem 10- und 65-fachen, wobei die visuelle Qualität und die Geschwindigkeit unterschiedlich hoch ausfallen.
13 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes für Hauptkomponentenanalyse (principal component analysis, PCA)-Koeffizienten, gemäß mindestens einer Ausführungsform. Das heißt, 13 zeigt das Ergebnis eines Decoder-Netzes zum Zurückaddieren von Details der PCA-Simulation reduzierter Ordnung für ein Cape-Gitter. Diese Netze erhalten 16, 32 oder 64 PCA-Koeffizienten als Eingabe und erzeugen Verschiebungen aus der PCA-Rekonstruktion für die hochauflösende Simulation. Das heißt, in 13 bezieht sich „GT“ auf eine hochauflösende Grundwahrheitssimulation, „in“ bezieht sich auf ein mit PCA rekonstruiertes Stoffgitter, und „aus“ bezieht sich auf eine von einem neuronalen Netz vorhergesagte Ausgabe. In einigen Fällen zeigen die Ergebnisse von 13, dass das hier beschriebene neuronale Netz zur Verbesserung der Qualität der Simulation reduzierter Ordnung oder DL-basierter Simulationsmethoden verwendet werden kann, wenn sich der Stoff oder die verformbaren Objekte in einer Nahansicht befinden.
14 veranschaulicht ein Diagramm 1400 der experimentellen visuellen Ergebnisse aus der Implementierung eines neuronalen Netzes für ein Problem der Verformung von Handgelenkwinkeln und Handhaut, gemäß mindestens einer Ausführungsform. Das heißt, 14 zeigt Frames in diesem Handgitter, das aus einer großen Anzahl von Vertices (z.B. 33.000 Vertices) besteht und mit einem volumetrischen Finite-Elemente-Verfahren (Finite Element Method, FEM) und einer Posenverarbeitung simuliert wird, wobei der Datensatz aus 5000 Frames besteht. In 14 veranschaulicht die erste Reihe ein lineares Blended Skinning des Handnetzes, das mit der aktuellen Knochentransformation überzogen wurde. Die zweite Reihe zeigt eine Grundwahrheit der Handhaut, die von einem Offline-FEM-Neo-Hookean-Materialmodellsimulator gesteuert wird. Außerdem zeigt die dritte Reihe die Ausgabe des hier beschriebenen neuronalen Netzes. Die vierte und fünfte Reihe zeigen die Bildunterschiede zwischen der Grundwahrheit und LBS bzw. DL,
Bei Verwendung des hier beschriebenen neuronalen Netzes ist das Netz in der Lage, von 18 Gelenkwinkeln auf die Handverformung mit guter Sehschärfe zu regressieren. Die Beschleunigung gegenüber der CPU-Simulation liegt zwischen 25x und 134x. Als Ergebnis kann das neuronale Netz, wie hierin in Bezug auf 1 bis 9 beschrieben, für die Regression einer komplexen nichtlinearen Gleichung verwendet werden, die zu einer hochauflösenden Dreiecksgitter-Verformung mit einem großen potenziellen Geschwindigkeitsgewinn führt.
15 veranschaulicht ein Diagramm der experimentellen visuellen Ergebnisse 1500 aus der Implementierung eines neuronalen Netzes für ein Stoff-Upsampling-Problem, gemäß mindestens einer Ausführungsform. Das heißt, ein System, das das hier beschriebene neuronale Netz trainiert, wird auf einen großen Datensatz angewendet, der aus Animationen aus der Carnegie-Mellon-University-Motion-Capture(CMU mocap)-Datenbank (Siehe CMU MoCap - Carnegie Meilen University (http://mocap.cs.cmu.edu/)) besteht. In einer Ausführungsform wird die Länge der Gliedmaßen so skaliert, dass sie der Länge der Schaufensterpuppe aus der University-of-Berkeley-Bekleidungsdatenbank (Siehe Berkeley Garment Database (http://graphics.berkeley.edu/resources/GanngnLLibrary/)) entspricht. In einer Ausführungsform wird das System angewiesen, das Kleidungsstück auf das Startframe jeder Animation zu setzen, indem die Gelenkwinkel der Posen auf dem ersten Frame der Tanzanimation schrittweise mit den Posen auf dem ersten Frame jeder CMU-Mocap überblendet werden, während die Stoffsimulation läuft. In einer Ausführungsform wird die Animation dann für 100 Frames angehalten, damit sich die Kleidung setzen kann, bevor die Animation gestartet wird. Während des Experiments verwirft das System in einigen Fällen Animationen, die zu einer Überschneidung der Gliedmaßen oder einer verwickelten Simulation führen. Außerdem lässt das System 10 zufällig ausgewählte Animationen zum Testen aus und verwendet die verbleibende Animation als Datensatz. Als Ergebnis erhält das System die verbleibenden 2340 Animationen, die aus 486720 Animationsbildern bestehen. Ein kleines Cloth-Upsampling (RC₉, x/4) wird mit dem T-Shirt2-Gitter für 200 Epochen trainiert, wobei in jeder Epoche 10 % der Frames des Trainingssets für das Training gesampelt werden. Die Inferenzzeit des Netzes beträgt etwa 3,4 ms. Wie in 15 gezeigt, wird ein kleines Netz (RC₉, x/4) mit Frames von Animationen aus der CMU-Mocap-Datenbank trainiert. 15 zeigt Frames aus einer Animation, die nicht für das Training verwendet wurde. Das linke Ergebnis ist die Eingabe, das mittlere Ergebnis ist die Grundwahrheit, und das rechte Ergebnis ist das DL Up-Sampled-Ergebnis. Die Ergebnisse hier zeigen die Fähigkeit des hier beschriebenen neuronalen Netzes in Bezug auf die 1 bis 9, ungesehene Daten zu generalisieren.
INFERENZ- UND TRAININGSLOGIK
16A zeigt eine Inferenz- und/oder Trainingslogik 1615, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details zur Inferenz- und/oder Trainingslogik 1615 sind unten in Verbindung mit 16A und/oder 16B bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 ohne Einschränkung einen Code- und/oder Datenspeicher 1601 umfassen, um Vorwärts- und/oder Ausgabegewichte und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 1615 einen Code- und/oder Datenspeicher 1601 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkomma-Einheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie z. B. Graphencode, basierend auf einer Architektur eines neuronalen Netzes, dem der Code entspricht, Gewichte oder andere Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 1601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 1601 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 1601 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen sein. In mindestens einer Ausführungsform kann der Code und/oder der Code- und/oder Datenspeicher 1601 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann eine Entscheidung, ob der Code- und/oder Code- und/oder Datenspeicher 1601 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, davon abhängen, ob Speicher auf dem Chip oder außerhalb des Chips verfügbar ist, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Größe der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Datenstapel oder von einer Kombination dieser Faktoren.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 ohne Einschränkung einen Code- und/oder Datenspeicher 1605 umfassen, um Rückwärts- und/oder Ausgabe-Gewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das trainiert und/oder zum Inferenzieren in Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 1605 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 1615 einen Code- und/oder Datenspeicher 1605 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet).
In mindestens einer Ausführungsform verursacht ein Code, wie z. B. ein Graphencode, basierend auf einer Architektur eines neuronalen Netzes, der der Code entspricht, das Laden von Gewichts- oder anderen Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 1605 einen anderen On-Chip- oder Off-Chip-Datenspeicher umfassen, einschließlich des L1-, L2- oder L3-Cache oder des Systemspeichers eines Prozessors. In mindestens einer Ausführungsform kann ein beliebiger Teil des Codes und/oder des Datenspeichers 1605 intern oder extern in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen enthalten sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 1605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 1605 intern oder extern zu einem Prozessor ist, oder ob er beispielsweise DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder von einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1601 und der Code- und/oder Datenspeicher 1605 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1601 und der Code- und/oder Datenspeicher 1605 eine kombinierte Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1601 und der Code- und/oder Datenspeicher 1605 teilweise kombiniert und teilweise getrennt sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 1601 und des Code- und/oder Datenspeichers 1605 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 ohne Einschränkung eine oder mehrere arithmetische Logikeinheit(en) („ALU(s)“) 1610, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, umfassen, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode (z. B. Graphencode), deren Ergebnis in einem Aktivierungsspeicher 1620 gespeicherte Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von in Code- und/oder Datenspeicher 1601 und/oder Code- und/oder Datenspeicher 1605 gespeicherten Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden in einem Aktivierungsspeicher 1620 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik generiert, die von ALU(s) 1610 als Reaktion auf Ausführungsbefehle oder anderen Code ausgeführt wird, wobei in Code- und/oder Datenspeicher 1605 und/oder Datenspeicher 1601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten verwendet werden, wie beispielsweise Vorgabewerten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, von denen beliebige oder alle in Code- und/oder Datenspeicher 1605 oder Code- und/oder Datenspeicher 1601 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind ALU(s) 1610 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform ALU(s) 1610 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z. B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 1610 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Gruppe von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. Zentraleinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.) zugreifen können. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 1601, der Code- und/oder Datenspeicher 1605 und der Aktivierungsspeicher 1620 einen Prozessor oder eine andere Hardware-Logik-Einrichtung oder einer Schaltung teilen, während sie in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen vorhanden sein können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 1620 in einem anderen On-Chip- oder Off-Chip-Datenspeicher enthalten sein, einschließlich des L1-, L2- oder L3-Cachespeichers oder Systemspeichers eines Prozessors. Darüber hinaus kann der Code zum Inferenzieren und/oder Trainieren zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Hol-, Dekodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderer logischer Schaltungen eines Prozessors geholt und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 1620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 1620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Entscheidung, ob der Aktivierungsspeicher 1620 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 16A dargestellte Inferenz- und/oder Trainingslogik 1615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung („ASIC“) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 16A gezeigte Inferenz- und/oder Trainingslogik 1615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie feldprogrammierbaren Gate-Arrays („FPGAs“), verwendet werden.
16B zeigt die Inferenz- und/oder Trainingslogik 1615 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 ohne Einschränkung eine Hardwarelogik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 16B dargestellte Inferenz- und/oder Trainingslogik 1615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 16B gezeigte Inferenz- und/oder Trainingslogik 1615 in Verbindung mit Hardware der Zentraleinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z. B. feldprogrammierbaren Gate-Arrays (FPGAs), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenz- und/oder Trainingslogik 1615 ohne Einschränkung einen Code- und/oder Datenspeicher 1601 und einen Code- und/oder Datenspeicher 1605, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Vorgabewerten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, das in 16B gezeigt ist, ist jeder Code- und/oder Datenspeicher 1601 und jeder Code- und/oder Datenspeicher 1605 mit einer dedizierten Rechenressource assoziiert, wie z. B. Rechenhardware 1602 bzw. Rechenhardware 1606. In mindestens einer Ausführungsform umfasst jede der Berechnungshardware 1602 und der Berechnungshardware 1606 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 1601 bzw. im Code- und/oder Datenspeicher 1605 gespeichert sind, wobei das Ergebnis im Aktivierungsspeicher 1620 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 1601 und 1605 und die entsprechende Rechenhardware 1602 bzw. 1606 verschiedenen Schichten eines neuronalen Netzes, so dass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 1601/1602“ aus Code- und/oder Datenspeicher 1601 und Rechenhardware 1602 als Eingabe für ein nächstes „Speicher-/Rechenpaar 1605/1606“ aus Code- und/oder Datenspeicher 1605 und Rechenhardware 1606 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechnerpaare 1601/1602 und 1605/1606 mehr als einer Schicht des neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) aufeinanderfolgend oder parallel zu den Speicher-Rechenpaaren 1601/1602 und 1605/1606 in die Inferenz- und/oder Trainingslogik 1615 einbezogen werden.
TRAINING UND EINSATZ EINES NEURONALEN NETZES
17 zeigt gemäß mindestens einer Ausführungsform das Trainieren und den Einsatz eines tiefen neuronalen Netzes bzw. Deep Neural Network. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 1706 unter Verwendung eines Trainingsdatensatzes 1702 trainiert. In mindestens einer Ausführungsform ist das Trainings-Framework 1704 ein PyTorch-Framework, während in anderen Ausführungsformen das Trainings-Framework 1704 ein TensorFlow-, Boost-, Caffe-, Microsoft Cognitive Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderes Trainings-Framework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1704 ein untrainiertes neuronales Netz 1706 und ermöglicht es, dieses unter Verwendung der hierin beschriebenen Verarbeitungsressourcen zu trainieren, um ein trainiertes neuronales Netz 1708 zu generieren. In mindestens einer Ausführungsform können die Gewichte nach dem Zufallsprinzip oder durch Vortraining unter Verwendung eines Deep Belief Network ausgewählt werden. In mindestens einer Ausführungsform kann das Training entweder überwacht, teilweise überwacht oder unüberwacht durchgeführt werden.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz 1706 unter Verwendung von beaufsichtigtem Lernen trainiert, wobei der Trainingsdatensatz 1702 eine Eingabe umfasst, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz 1702 eine Eingabe mit einer bekannten Ausgabe umfasst und eine Ausgabe des neuronalen Netzes 1706 manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 1706 auf überwachte Weise trainiert und verarbeitet Eingaben aus dem Trainingsdatensatz 1702 und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden die Fehler dann durch das untrainierte neuronale Netz 1706 zurückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework 1704 die Gewichte an, die das untrainierte neuronale Netz 1706 steuern. In mindestens einer Ausführungsform umfasst das Trainings-Framework 1704 Hilfsmittel, um zu überwachen, wie gut das untrainierte neuronale Netz 1706 zu einem Modell konvergiert, wie z. B. dem trainierten neuronalen Netz 1708, das geeignet ist, basierend auf Eingabedaten, wie z. B. einem neuen Datensatz 1712, korrekte Antworten zu generieren, wie z. B. im Ergebnis 1714. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1704 das untrainierte neuronale Netz 1706 wiederholt, während es die Gewichte anpasst, um eine Ausgabe des untrainierten neuronalen Netzes 1706 unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie z. B. des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1704 das untrainierte neuronale Netz 1706, bis das untrainierte neuronale Netz 1706 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz 1708 dann eingesetzt werden, um eine beliebige Anzahl von Operationen zum maschinellen Lernen zu implementieren.
Mindestens in einer Ausführungsform wird das untrainierte neuronale Netz 1706 unter Verwendung von unbeaufsichtigtem Lernen trainiert, wobei das untrainierte neuronale Netz 1706 versucht, sich selbst unter Verwendung ungekennzeichneter Daten zu trainieren. In mindestens einer Ausführungsform umfasst der Trainingsdatensatz 1702 des unbeaufsichtigten Lernens Eingabedaten ohne assoziierte Ausführungsdaten oder „Ground Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz 1706 Gruppierungen innerhalb des Trainingsdatensatzes 1702 lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz 1702 in Beziehung stehen. In mindestens einer Ausführungsform kann unüberwachtes Training verwendet werden, um eine selbstorganisierende Karte in einem trainierten neuronalen Netz 1708 zu generieren, was in der Lage ist, Operationen durchzuführen, die bei der Reduzierung der Dimensionalität eines neuen Datensatzes 1712 nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch dazu verwendet werden, eine Anomalieerkennung durchzuführen, die es ermöglicht, Datenpunkte in einem neuen Datensatz 1712 zu identifizieren, die von normalen Mustern des neuen Datensatzes 1712 abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, was ein Verfahren ist, bei der der Trainingsdatensatz 1702 eine Mischung aus gekennzeichneten und ungekennzeichneten Daten umfasst. In mindestens einer Ausführungsform kann das Trainings-Framework 1704 verwendet werden, um inkrementelles Lernen durchzuführen, beispielsweise durch übertragene Lernverfahren. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen einem trainierten neuronalen Netz 1708, sich an einen neuen Datensatz 1712 anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz 1708 während des initialen Trainings vermittelt wurde.
RECHENZENTRUM
18 zeigt ein Beispiel eines Rechenzentrums 1800, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das Rechenzentrum 1800 eine Rechenzentrumsinfrastrukturschicht 1810, eine Framework-Schicht 1820, eine Softwareschicht 1830 und eine Anwendungsschicht 1840 auf.
Bei mindestens einer Ausführungsform, wie es in 18 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 1810 einen Ressourcen-Orchestrator 1812, gruppierte Rechenressourcen 1814 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1816(1)- 1816(N) aufweisen, wobei „N“ eine positive ganze Zahl darstellt (die eine andere positive ganze Zahl „N“ sein kann, als die in anderen Figuren benutzte). In mindestens einer Ausführungsform können die Knoten-C.R.s 1816(1)- 1816(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen 1818(1)- 1818(N) (z. B., dynamischer Festwertspeicher), Festkörper- oder Festplattenlaufwerke), Netz-Eingabe-/Ausgabeeinrichtungen („NW E/A“), Netz-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. einschließen. In mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1816(1)- 1816(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1814 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1814 gruppierte Rechen-, Netz-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netz-Switches in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1812 einen oder mehrere Knoten C.R.s 1816(1)- 1816(N) und/oder gruppierte Rechenressourcen 1814 ausgestalten oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1812 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1800 aufweisen. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1612 Hardware, Software oder eine Kombination davon aufweisen.
Bei mindestens einer Ausführungsform, wie es in 18 gezeigt ist, weist die Framework-Schicht 1820 einen Job Scheduler 1822, einen Konfigurationsmanager 1824, einen Ressourcenmanager 1826 und ein verteiltes Dateisystem 1828 auf. In mindestens einer Ausführungsform kann die Framework-Schicht 1820 einen Rahmen bzw. Framework zur Unterstützung der Software 1832 der Softwareschicht 1830 und/oder einer oder mehrerer Anwendung(en) 1842 der Anwendungsschicht 1840 aufweisen. In mindestens einer Ausführungsform kann die Software 1832 oder die Anwendung(en) 1842 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1820 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache Spark™ (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 1828 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. In mindestens einer Ausführungsform kann der Job Scheduler 1832 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1800 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1824 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 1830 und die Framework-Schicht 1820, die Spark und das verteilte Dateisystem 1828 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. In mindestens einer Ausführungsform kann der Ressourcenmanager 1826 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1828 und des Job Schedulers 1822 zugeordnet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen 1814 in der Infrastrukturschicht 1810 des Rechenzentrums aufweisen. In mindestens einer Ausführungsform kann der Ressourcenmanager 1826 mit dem Ressourcenorchestrator 1812 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1830 enthaltene Software 1832 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 1816(1)- 1816(N), der gruppierten Rechenressourcen 1814 und/oder des verteilten Dateisystems 1828 der Framework-Schicht 1820 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1840 enthaltene(n) Anwendung(en) 1842 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 1816(1)- 1816(N), gruppierten Rechenressourcen 1814 und/oder dem verteilten Dateisystem 1828 der Framework-Schicht 1820 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferenzierungs-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 1824, Ressourcenmanager 1826 und Ressourcen-Orchestrator 1812 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1800 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1800 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann in mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 1800 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 1800 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferenzierung unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferenzierung durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 18 für Inferenzierungs- oder Vorhersage-Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
AUTONOMES FAHRZEUG
19A zeigt ein Beispiel für ein autonomes Fahrzeug 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 1900 (hier alternativ als „Fahrzeug 1900“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie z. B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. In mindestens einer Ausführungsform kann das Fahrzeug 1900 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. In mindestens einer Ausführungsform kann das Fahrzeug 1900 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z. B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In mindestens einer Ausführungsform kann das Fahrzeug 1900 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis Stufe 5 des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 1900 in mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z. B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 1900 ohne Einschränkung ein Antriebssystem 1950 aufweisen, wie z. B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 1950 mit einem Antriebsstrang des Fahrzeugs 1900 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 1900 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 1950 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 1952 gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 1954, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um das Fahrzeug 1900 zu lenken (z. B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 1950 in Betrieb ist (z. B. wenn das Fahrzeug 1900 in Bewegung ist). In mindestens einer Ausführungsform kann das Lenksystem 1954 Signale von einem oder mehreren Lenkaktoren 1956 empfangen. In mindestens einer Ausführungsform kann ein Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. In mindestens einer Ausführungsform kann ein Bremssensorsystem 1946 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 1948 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern die Steuerung(en) 1936, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 19A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z. B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1900. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1936 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über den (die) Bremsaktuator(en) 1948, zur Betätigung des Lenksystems 1954 über den/die Lenkaktuator(en) 1956 und zur Betätigung des Antriebssystems 1950 über eine Drosselklappe / (ein) Gaspedal(e) 1952 senden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1936 eine oder mehrere fahrzeuginterne (z. B. integrierte) Rechenvorrichtungen aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z. B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 1900 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1936 eine erste Steuerung für autonome Fahrfunktionen, eine zweite Steuerung für funktionale Sicherheitsfunktionen, eine dritte Steuerung für Funktionen der künstlichen Intelligenz (z. B. Computer Vision), eine vierte Steuerung für Infotainment-Funktionen, eine fünfte Steuerung für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. In mindestens einer Ausführungsform kann eine einzige Steuerung zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 1936 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1900 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z. B. Sensoreingaben). In mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS")-Sensor(en) 1958 (z. B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1960, Ultraschallsensor(en) 1962, LIDAR-Sensor(en) 1964, Inertialmesseinheit-Sensor(en) („IMU“) 1966 (z. B. Beschleunigungsmesser, Gyroskop(e), einen Magnetkompass oder Magnetkompasse, Magnetometer usw.), Mikrofon(en) 1996, Stereokamera(s) 1968, Weitwinkelkamera(s) 1970 (z. B., Fischaugenkameras), Infrarotkamera(s) 1972, Surround-Kamera(s) 1974 (z. B. 360-Grad-Kameras), Fernkameras (nicht in 19A gezeigt), Mittelbereichskamera(s) (nicht in 19A gezeigt), Geschwindigkeitssensor(en) 1944 (z. B. zur Messung der Geschwindigkeit des Fahrzeugs 1900), Vibrationssensor(en) 1942, Lenksensor(en) 1940, Bremssensor(en) (z. B. als Teil des Bremssensorsystems 1946) und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 1936 Eingaben (z. B. in Form von Eingabedaten) von einem Kombiinstrument 1932 des Fahrzeugs 1900 empfangen und Ausgaben (z. B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 1934, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1900 bereitstellen. In mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z. B. eine hochauflösende Karte (in 19A nicht dargestellt)), Positionsdaten (z. B. die Position des Fahrzeugs 1900, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z. B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 1936 wahrgenommen wird, usw. aufweisen. In mindestens einer Ausführungsform kann die HMI-Anzeige 1934 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z. B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z. B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
In mindestens einer Ausführungsform weist das Fahrzeug 1900 darüber hinaus eine Netzeschnittstelle 1924 auf, die (eine) Funkantenne(n) 1926 und/oder (ein) Modem(s) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Netzeschnittstelle 1924 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“) Networks, etc. zu kommunizieren. In mindestens einer Ausführungsform kann (können) die Funkantenne(n) 1926 auch die Kommunikation zwischen Objekten in der Umgebung (z. B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetze mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. Protokolle verwendet werden.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 19A für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
19B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1900 aus 19A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können in mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 1900 angeordnet sein.
In mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1900 angepasst sein können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. In mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. In mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z. B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z. B. als Teil eines redundanten oder ausfallsicheren Designs). So kann in mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z. B. alle Kameras) gleichzeitig Bilddaten (z. B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras in einer Montageanordnung, wie z. B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeug 1900 (z. B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass eine Kameramontageplatte einer Form eines Außenspiegels entspricht. In mindestens einer Ausführungsform kann (können) die Kamera(s) in den Außenspiegeln integriert sein. In mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke einer Fahrgastzelle integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 1900 aufweist (z. B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 1936 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Generierung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW“), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z. B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. In mindestens einer Ausführungsform kann die Weitwinkelkamera 1970 verwendet werden, um Objekte zu erkennen, die von einer Peripherie her ins Blickfeld kommen (z. B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 19B nur eine Weitwinkelkamera 1970 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras am Fahrzeug 1900 vorhanden sein. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1998 (z. B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. In mindestens einer Ausführungsform können die Weitwinkelkamera(s) 1998 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1968 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1968 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1900 zu generieren, die eine Abstandsschätzung für alle Punkte im Bild aufweist. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1968 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1900 und dem Zielobjekt messen und die generierten Informationen (z. B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können auch andere Typen von Stereokameras 1968 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 1900 aufweist (z. B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung eines Belegungsgitters sowie zur Generierung von Seitenaufprallwarnungen verwendet werden. In mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1974 (z. B. vier Surround-Kameras 1974, wie es in 19B dargestellt ist) am Fahrzeug 1900 positioniert sein. In mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1974 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s), Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder ähnliche Kameras aufweisen. Zum Beispiel können in mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 1900 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 1900 drei Surround-Kamera(s) 1974 (z. B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z. B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte einer Umgebung hinter dem Fahrzeug 1900 aufweist (z. B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z. B. Weitbereichskameras 1998 und/oder Mittelbereichskamera(s) 1976, Stereokamera(s) 1968), Infrarotkamera(s) 1972, usw.), wie es hier beschrieben ist.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 19B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
19C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1900 aus 19A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 1900 in 19C als über einen Bus 1902 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1902 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). In mindestens einer Ausführungsform kann ein CAN ein Netz innerhalb des Fahrzeugs 1900 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1900 verwendet wird, wie z. B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. In mindestens einer Ausführungsform kann der Bus 1902 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z. B. eine CAN-ID). In mindestens einer Ausführungsform kann der Bus 1902 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 1902 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet-Protokolle verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen zur Bildung von Bus 1902 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit anderen Protokollen aufweisen können. In mindestens einer Ausführungsform können zwei oder mehr Busse verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus von Bus 1902 mit beliebigen Komponenten des Fahrzeugs 1900 kommunizieren, und zwei oder mehr Busse von Bus 1902 können mit entsprechenden Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 1904 (wie z. B. SoC 1904(A) und SoC 1904(B), jede Steuerung 1936 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z. B. Eingaben von Sensoren des Fahrzeugs 1900) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 eine oder mehrere Steuerung(en) 1936 aufweisen, wie es hier in Bezug auf 19A beschrieben ist. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1936 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1936 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 1900 gekoppelt sein und zur Steuerung des Fahrzeugs 1900, zur künstlichen Intelligenz des Fahrzeugs 1900, zum Infotainment für das Fahrzeug 1900 und/oder anderen Funktionen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 eine beliebige Anzahl von SoCs 1904 aufweisen. In mindestens einer Ausführungsform kann jedes der SoCs 1904, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 1906, Grafikverarbeitungseinheiten („GPU(s)“) 1908, Prozessor(en) 1910, Cache(s) 1912, Beschleuniger 1914, Datenspeicher 1916 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. In mindestens einer Ausführungsform können SoC(s) 1904 zur Steuerung des Fahrzeugs 1900 in einer Vielzahl von Plattformen und Systemen verwendet werden. In mindestens einer Ausführungsform kann (können) SoC(s) 1904 beispielsweise in einem System (z. B. dem System des Fahrzeugs 1900) mit einer High-Definition („HD“)-Karte 1922 kombiniert sein, die über eine Netzeschnittstelle 1924 von einem oder mehreren Servern (in 19C nicht dargestellt) Kartenauffrischungen und/oder -aktualisierungen erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 1906 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1906 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1906 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1906 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z. B. einen 2 Megabyte (MB) L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 1906 (z. B. CCPLEX) so ausgestaltet sein, dass sie die gleichzeitigen Clusteroperationen unterstützen, so dass jede Kombination von Clustern der CPU(s) 1906 zu jedem Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 1906 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. In mindestens einer Ausführungsform kann/können die CPU(s) 1906 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 einen erweiterten Tensor-Befehlssatz verwenden. In mindestens einer Ausführungsform kann (können) (die) GPU(s) 1908 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z. B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z. B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 mindestens acht Streaming-Mikroprozessoren aufweisen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z. B. das CUDA-Modell von NVIDIA) verwenden.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1908 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 1908 beispielsweise mit einer Fin-Feldeffekttransistor- („FinFETs“-) Schaltung hergestellt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. In mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA Tensorkernen mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1908 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z. B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 eine Unified-Memory-Technologie aufweisen. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1908 direkt auf Seitentabellen der CPU(s) 1906 zugreifen können. In mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 1906 übermittelt werden, wenn eine GPU der Speicherverwaltungseinheit („MMU“) der GPU(s) 1908 einen Fehler feststellt. Als Antwort darauf können 2 CPUs der CPU(s) 1906 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und in mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 1908 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 1906 als auch der GPU(s) 1908 ermöglichen, wodurch die Programmierung der GPU(s) 1908 und der Anschluss von Anwendungen an die GPU(s) 1908 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1908 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 1908 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1904 eine beliebige Anzahl von Cache(s) 1912 aufweisen, einschließlich der hier beschriebenen. In mindestens einer Ausführungsform kann (können) der/die Cache(s) 1912 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 1906 als auch der/den GPU(s) 1908 zur Verfügung steht (z. B. der mit der/den CPU(s) 1906 und der/den GPU(s) 1908 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1912 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z. B. durch Verwendung eines Cache-Kohärenzprotokolls (z. B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann ein L3-Cache, je nach Ausführungsform, 4 MB eines Speichers oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1904 einen oder mehrere Beschleuniger 1914 aufweisen (z. B. HardwareBeschleuniger, Software-Beschleuniger oder eine Kombination davon). In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1904 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z. B. 4 MB SRAM) den HardwareBeschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1908 und zur Entlastung einiger Tasks der GPU(s) 1908 verwendet werden (z. B. um mehr Zyklen der GPU(s) 1908 für die Durchführung anderer Tasks freizugeben). In mindestens einer Ausführungsform kann (können) der/die Beschleuniger 1914 für gezielte Arbeitslasten verwendet werden (z. B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z. B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1914 (z. B. Hardware-Beschleunigungscluster) einen oder mehrere Deep-Learning-Beschleuniger („DLA“) aufweisen. In mindestens einer Ausführungsform kann (können) (ein) DLA(s) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferenzierung bereitstellen. In mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z. B. für CNNs, RCNNs usw.). In mindestens einer Ausführungsform kann (können) der (die) DLA(s) darüber hinaus für einen bestimmten Satz neuronaler Netzwerktypen und Gleitkommaoperationen sowie für Inferenzierung optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z. B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 1908 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 1908 für eine beliebige Funktion vorsehen. In mindestens einer Ausführungsform kann ein Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 1908 und/oder dem (den) Beschleuniger(n) 1914 überlassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1914 den programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1938, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. In mindestens einer Ausführungsform kann der (können die) PVA(s) ein Gleichgewicht zwischen Leistung und Flexibilität bieten. In mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
In mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z. B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren, usw. interagieren. In mindestens einer Ausführungsform kann jeder RISC-Kern eine beliebige Menge an Speicher aufweisen. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichervorrichtungen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
In mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1906 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung eines PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. In mindestens einer Ausführungsform kann ein PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. In mindestens einer Ausführungsform kann ein PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z. B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. In mindestens einer Ausführungsform kann ein Vektorverarbeitungs-Subsystem als eine primäre Verarbeitungseinheit eines PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z. B. „VMEM“) aufweisen. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z. B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann in mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können in mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, einen allgemeinen Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für ein Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. In mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1914 ein Computer-Vision-Netz auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1914 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung acht feldkonfigurierbare Speicherblöcke umfasst, auf die sowohl ein PVA als auch ein DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. In mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. In mindestens einer Ausführungsform können ein PVA und ein DLA über einen Backbone auf den Speicher zugreifen, der einem PVA und einem DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann ein Backbone ein Computer-Vision-Netz auf dem Chip aufweisen, das einen PVA und einen DLA mit dem Speicher verbindet (z. B. unter Verwendung einer APB).
In mindestens einer Ausführungsform kann ein Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl ein PVA als auch ein DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. In mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
In mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 1904 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. In mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z. B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu generieren, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform kann/können der/die Beschleuniger 1914 eine breite Palette von Anwendungen für das autonome Fahren aufweisen. In mindestens einer Ausführungsform kann ein PVA für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden. In mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. Bei mindestens einer Ausführungsform, wie z. B. im Fahrzeug 1900, können PVAs entwickelt sein, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung und mit ganzzahligen mathematischen Verfahren arbeiten können.
Zum Beispiel wird in mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. In mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z. B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann ein PVA Computer-Stereosichtfunktionen auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA in mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z. B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z. B. verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netz zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. In mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht es ein Konfidenzmaß dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. In mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z. B. die Abmessungen des Begrenzungsrahmens, die (z. B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 1966, die mit der Ausrichtung des Fahrzeugs 1900 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z. B. LIDAR-Sensor(en) 1964 oder RADAR-Sensor(en) 1960) erhalten werden, und andere.
In mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 1904 einen oder mehrere Datenspeicher 1916 (z. B. einen Speicher) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1916 ein On-Chip-Speicher des (der) SoC(s) 1904 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 1908 und/oder einem DLA ausgeführt werden sollen. In mindestens einer Ausführungsform kann die Kapazität des/der Datenspeichers) 1916 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann/können der/die Datenspeicher 1916 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1904 eine beliebige Anzahl von Prozessoren 1910 (z. B. eingebettete Prozessoren) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1910 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 1904 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann ein Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1904-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1904-Energieversorgungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 1904 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 1906, GPU(s) 1908 und/oder Beschleuniger(n) 1914 zu erfassen. In mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 1904 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1900 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z. B. das Fahrzeug 1900 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1910 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können, was ein Audio-Subsystem sein kann, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-E/A-Schnittstellen ermöglicht. In mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1910 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann eine „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Timer und Interrupt-Controller), verschiedene E/AE/A-Steuerungs-Peripheriegeräte und Routing-Logik aufweisen.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1910 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. In mindestens einer Ausführungsform kann eine Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können in mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1910 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1910 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil einer Kameraverarbeitungspipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1910 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z. B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um ein endgültiges Bild für ein Spieler-Fenster zu erzeugen. In mindestens einer Ausführungsform kann ein Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1970, der/den Surround-Kamera(s) 1974 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 1904 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform stehen einem Fahrer bestimmte Funktionen zur Verfügung, wenn ein Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
In mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel bei mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert Gewichte der Information, die von benachbarten Bildern geliefert wird. Bei mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus einem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann ein Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. In mindestens einer Ausführungsform kann ein Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 1908 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. Bei mindestens einer Ausführungsform, wenn die GPU(s) 1908 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann ein Videobildkompositor verwendet werden, um die GPU(s) 1908 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform kann einer oder können mehrere SoC der SoC(s) 1904 darüber hinaus eine serielle (Mobile Industry Processor Interface („MIPI“-) Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für eine Kamera und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1904 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von E/A-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC der SoC(s) 1904 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. In mindestens einer Ausführungsform kann (können) SoC(s) 1904 verwendet werden, um Daten von Kameras (z. B. verbunden über Gigabit Multimedia Serial Link und Ethernet-Kanälen), Sensoren (z. B. LIDAR-Sensor(en) 1964, RADAR-Sensor(en) 1960 usw., die über Ethernet-Kanäle verbunden sein können), Daten von Bus 1902 (z. B. Geschwindigkeit des Fahrzeugs 1900, Lenkradposition usw.), Daten von GNSS-Sensor(en) 1958 (z. B. verbunden über einen Ethernet-Bus oder einen CAN-Bus) usw. zu verarbeiten. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1904 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 1906 von Routine-Datenverwaltungsaufgaben zu entlasten.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1904 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsstufen 3-5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. In mindestens einer Ausführungsform können die SoC(s) 1904 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können in mindestens einer Ausführungsform der/die Beschleuniger 1914 in Kombination mit der/den CPU(s) 1906, der/den GPU(s) 1908 und dem/den Datenspeicher(n) 1916 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z. B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z. B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann in mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z. B. GPU(s) 1920) ausgeführt wird, eine Text- und Worterkennung aufweisen, die ein Lesen und Verstehen von Verkehrsschildern, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde, ermöglichen. In mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, ein Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
In mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann in mindestens einer Ausführungsform ein Warnschild, das besagt „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. In mindestens einer Ausführungsform kann ein solches Warnschild selbst von einem ersten eingesetzten neuronalen Netz (z. B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. In mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über ein Vorhandensein (oder ein Fehlen) von Blinklichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 1908.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1900 zu identifizieren. In mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um ein Fahrzeug zu entriegeln, wenn sich ein Besitzer einer Fahrertür nähert und die Lichter einschaltet, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1904 für Sicherheit gegen Diebstahl und/oder Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1996 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden die SoC(s) 1904 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z. B. unter Verwendung des Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 1958 identifiziert wird. In mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in Nordamerika wird ein CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 1962, bis das (die) Einsatzfahrzeug(e) vorbeifährt (vorbeifahren).
In mindestens einer Ausführungsform kann das Fahrzeug 1900 eine oder mehrere CPU(s) 1918 (z. B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z. B. PCIe) mit dem/den SoC(s) 1904 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 1918 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 1918 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 1904 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 1936 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1930, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 GPU(s) 1920 (z. B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 1904 über eine Hochgeschwindigkeitsverbindung (z. B. NVIDIAs NVLINK-Kanal) gekoppelt sein können. In mindestens einer Ausführungsform kann/können GPU(s) 1920 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z. B. Sensordaten) von Sensoren des Fahrzeugs 1900 basiert.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus eine Netzeschnittstelle 1924 aufweisen, die ohne Einschränkung eine oder mehrere Funkantennen 1926 aufweisen kann (z. B. eine oder mehrere Funkantennen für verschiedene Kommunikationsprotokolle, wie z. B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). In mindestens einer Ausführungsform kann die Netzeschnittstelle 1924 verwendet werden, um eine drahtlose Verbindung zu Internet-Cloud-Diensten (z. B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Rechenvorrichtungen (z. B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 190 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z. B. über Netzwerke und das Internet) hergestellt werden. In mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1900 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1900 liefern (z. B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1900). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1900 sein.
In mindestens einer Ausführungsform kann die Netzeschnittstelle 1924 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 1936 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzeschnittstelle 1924 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform können die Netzeschnittstellen eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus einen oder mehrere Datenspeicher 1928 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z. B. Off-SoC(s) 1904) aufweisen können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1928 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash-Speicher, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus GNSS-Sensor(en) 1958 (z. B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Generierung von Belegungsrastern und/oder der Pfadplanung zu helfen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1958 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z. B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus RADAR-Sensor(en) 1960 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1960 von einem Fahrzeug 1900 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1960 einen CAN-Bus und/oder den Bus 1902 (z. B. zur Übertragung der von dem/den RADAR-Sensor(en) 1960 generierten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über Ethernet-Kanäle erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 1960 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren Sensoren der der RADAR-Sensoren 1960 um (einen) Puls-Doppler-RADAR-Sensor(en).
In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1960 verschiedene Konfigurationen aufweisen, wie z. B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. In mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z. B. innerhalb eines Bereichs von 250 m (Meter), realisiert wird. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1960 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 1938 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 1960, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z. B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. In mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erstellen, das dazu dient, die Umgebung des Fahrzeugs 1900 bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. In mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in eine Fahrspur des Fahrzeugs 1900 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 1960 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. In mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erstellen, die die toten Winkel in der Rückrichtung und neben dem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 1938 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus Ultraschallsensor(en) 1962 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1962, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 1900 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 1962 verwendet werden, und unterschiedliche Ultraschallsensoren 1962 können für unterschiedliche Erfassungsbereiche (z. B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1962 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 LIDAR-Sensor(en) 1964 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1964 zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1964 bei der funktionalen Sicherheitsstufe ASIL B arbeiten. In mindestens einer Ausführungsform kann das Fahrzeug 1900 mehrere LIDAR-Sensoren 1964 (z. B. zwei, vier, sechs usw.) aufweisen, die einen Ethernet-Kanal verwenden können (z. B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1964 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. In mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 1964 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren verwendet werden. Bei einer solchen Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1964 eine kleine Einrichtung aufweisen, die in die Front, das Heck, eine Seite und/oder einen Eckbereich des Fahrzeugs 1900 eingebettet sein kann. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1964 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. In mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 1964 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z. B. 3D Flash LIDAR, verwendet werden. In mindestens einer Ausführungsform verwendet ein 3D Flash LIDAR einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 1900 bis zu einer Entfernung von etwa 200 m zu beleuchten. In mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 1900 zu Objekten entspricht. In mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu generieren. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 1900. In mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z. B. eine nicht scannende LIDAR-Einrichtung). In mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht als 3D-Entfernungspunktwolke und koregistrierte Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus einen oder mehrere IMU-Sensoren 1966 aufweisen. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1966 in der Mitte der Hinterachse des Fahrzeugs 1900 angeordnet sein. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1966 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), einen Magnetkompass, Magnetkompasse und/oder andere Sensortypen aufweisen. Bei mindestens einer Ausführungsform, wie z. B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1966 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. Bei mindestens einer Ausführungsform, wie z. B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1966 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1966 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1966 das Fahrzeug 1900 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 1966 beobachtet und korreliert werden. In mindestens einer Ausführungsform können IMU-Sensor(en) 1966 und GNSS-Sensor(en) 1958 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 ein oder mehrere Mikrofone 1996 aufweisen, die im und/oder um das Fahrzeug 1900 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1996 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 1968, Weitwinkelkamera(s) 1970, Infrarotkamera(s) 1972, Surround-Kamera(s) 1974, Weitbereichskamera(s) 1998, Mittelbereichskamera(s) 1976 und/oder anderer Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 1900 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 1900 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 1900 herum zu gewährleisten. In mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. In mindestens einer Ausführungsform kann das Fahrzeug 1900 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. In mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder eine Gigabit-Ethernet-Kommunikation unterstützen. In mindestens einer Ausführungsform kann jede Kameras eine sein, die zuvor hier in Bezug auf 19A und 19B näher beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus einen oder mehrere Schwingungssensoren 1942 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 1942 Schwingungen von Komponenten des Fahrzeugs 1900, wie z. B. der Achse(n), messen. Zum Beispiel können in mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. Bei mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1942 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z. B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 1900 ein ADAS-System 1938 aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 1938 bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 1938 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW“), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1960, LIDAR-Sensor(en) 1964 und/oder eine beliebige Anzahl von Kameras verwenden. In mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. In mindestens einer Ausführungsform überwacht und steuert ein ACC-System in Längsrichtung den Abstand zu einem unmittelbar vor dem Fahrzeug 1900 befindlichen anderen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 1900 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 1900, bei Bedarf die Fahrspur zu wechseln. In mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzeschnittstelle 1924 und/oder die Funkantenne(n) 1926 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z. B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („12V“) bereitgestellt werden können. Im Allgemeinen liefert die V2V-Kommunikation Informationen über unmittelbar vorausfahrende Fahrzeuge (z. B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 1900 befinden), während die I2V-Kommunikation Informationen über den weiter vorausfahrenden Verkehr liefert. In mindestens einer Ausführungsform kann ein CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. In mindestens einer Ausführungsform kann ein CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 1900 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist ein FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet ein FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1960, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann ein FCW-System eine Warnung bereitstellen, z. B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erkennt ein AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1960 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. In mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
In mindestens einer Ausführungsform bietet ein LDW-System optische, akustische und/oder taktile Warnungen, wie z. B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 1900 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er z. B. einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der/das elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist ein LKA-System eine Variante eines LDW-Systems. In mindestens einer Ausführungsform sorgt ein LKA-System für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 1900 zu korrigieren, wenn das Fahrzeug 1900 beginnt, seine Fahrspur zu verlassen.
In mindestens einer Ausführungsform erkennt und warnt ein BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. In mindestens einer Ausführungsform kann ein BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann ein BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 1960 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann ein RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 1900 rückwärts fährt. In mindestens einer Ausführungsform weist ein RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1960 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch gekoppelt ist/sind, um dem Fahrer eine Rückmeldung bereitzustellen, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 1900 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z. B. eine erste Steuerung oder eine zweite Steuerung der Steuerungen 1936) beachtet werden soll. In mindestens einer Ausführungsform kann das ADAS-System 1938 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1938 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt eine überwachende MCU bei Konflikten zwischen Ausgaben eines Primärrechners und Ausgaben eines Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
In mindestens einer Ausführungsform kann ein Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. In mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. Bei mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z. B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise basierend auf von Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann bei mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADAR-basiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z. B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. Bei mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. In mindestens einer Ausführungsform kann ein überwachendes MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. In mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 1904 umfassen und/oder in einer solchen enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 1938 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. In mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, bei mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, ein konsistentes Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass ein Gesamtergebnis korrekt ist und ein Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann ein Ausgabe des ADAS-Systems 1938 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise in mindestens einer Ausführungsform das ADAS-System 1938 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus ein Infotainment-SoC 1930 aufweisen (z. B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-SoC 1930 in mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z. B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z. B. TV, Filme, Streaming usw.), Telefon (z. B., (z. B. Freisprecheinrichtung), Netzwerkkonnektivität (z. B. LTE, WiFi usw.) und/oder Informationsdienste (z. B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 1900 bereitzustellen. Das Infotainment-SoC 1930 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 1934, eine Telematikeinrichtung, ein Bedienfeld (z. B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs 1900 Informationen (z. B. visuell und/oder akustisch) bereitzustellen, wie z. B. Informationen vom ADAS-System 1938, Informationen zum autonomen Fahren, wie z. B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z. B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 über den Bus 1902 mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 1900 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 mit einer Überwachungs-MCU gekoppelt sein, so dass eine GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 1936 (z. B. Primär- und/oder Backup-Computer des Fahrzeugs 1900) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1930 das Fahrzeug 1900 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1900 darüber hinaus ein Kombiinstrument 1932 aufweisen (z. B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). In mindestens einer Ausführungsform kann das Kombiinstrument 1932 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z. B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. In mindestens einer Ausführungsform kann das Kombiinstrument 1932 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z. B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z. B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 1930 und dem Kombiinstrument 1932 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 1932 einen Teil des Infotainment-SoC 1930 aufweisen, oder umgekehrt.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 19C für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
19D ist ein Diagramm eines Systems 1976 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1900 aus 19A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 1976 ohne Einschränkung den/die Server 1978, das/die Netz(e) 1990 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1900, aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Server 1978 ohne Einschränkung eine Vielzahl von GPUs 1984(A)-1984(H) (hierin kollektiv als GPUs 1984 bezeichnet), PCle-Switches 1982(A)-1982(D) (hierin kollektiv als PCle-Switches 1982 bezeichnet), und/oder CPUs 1980(A)-1980(B) (hierin kollektiv als CPUs 1980 bezeichnet) aufweisen. In mindestens einer Ausführungsform können GPUs 1984, CPUs 1980 und PCIe-Switches 1982 über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z. B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 1988 und/oder PCle-Verbindungen 1986. In mindestens einer Ausführungsform sind die GPUs 1984 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1984 und PCIe-Switches 1982 über PCle-Verbindungen verbunden. Obwohl acht GPUs 1984, zwei CPUs 1980 und vier PCle-Switches 1982 dargestellt sind, ist dies jedoch nicht als Einschränkung zu verstehen. In mindestens einer Ausführungsform kann jeder der Server 1978 ohne Einschränkung eine beliebige Anzahl von GPUs 1984, CPUs 1980 und/oder PCIe-Switches 1982 in beliebiger Kombination aufweisen. In mindestens einer Ausführungsform kann/können der/die Server 1978 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1984 aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Server 1978 über das (die) Netz(e) 1990 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. In mindestens einer Ausführungsform kann/können der/die Server 1978 über das/die Netz(e) 1990 und an Fahrzeuge aktualisierte oder sonstige neuronale Netze 1992 und/oder Karteninformationen 1994 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1994 ohne Einschränkung Aktualisierungen für die HD-Karte 1922 aufweisen, z. B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. In mindestens einer Ausführungsform können neuronale Netze 1992 und/oder Karteninformationen 1994 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z. B. unter Verwendung von Server(n) 1978 und/oder anderen Servern).
In mindestens einer Ausführungsform kann/können der/die Server 1978 verwendet werden, um Modelle zum maschinellen Lernen (z. B. neuronale Netze) zumindest teilweise basierend auf von Trainingsdaten zu trainieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z. B. unter Verwendung einer Spiel-Maschine) generiert werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z. B., wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z. B., wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z. B. Übertragung an Fahrzeuge über Netz(e) 1990, und/oder Modelle zum maschinellen Lernen können von Server(n) 1978 zur Fernüberwachung von Fahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann (können) der (die) Server 1978 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferenzierung in Echtzeit anwenden. In mindestens einer Ausführungsform kann/können der/die Server 1978 Deep-Learning-Supercomputer und/oder dedizierte KI-Computer aufweisen, die von GPU(s) 1984 angetrieben werden, wie z. B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. In mindestens einer Ausführungsform kann/können der/die Server 1978 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPU-betriebene Rechenzentren verwendet.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 1978 zu schnellem Inferenzierung in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 1900 zu bewerten und zu überprüfen. In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 1900 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 1900 in dieser Bildsequenz lokalisiert hat (z. B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 1900 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1900 eine Fehlfunktion aufweist, kann/können der/die Server 1978 ein Signal an das Fahrzeug 1900 senden, das einen ausfallsicheren Computer des Fahrzeugs 1900 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 1978 GPU(s) 1984 und einen oder mehrere programmierbare Inferenzbeschleuniger (z. B. NVIDIAs TensorRT 3) aufweisen. In mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. Bei mindestens einer Ausführungsform, z. B. wenn die Leistung weniger kritisch ist, können für das Inferenzierung auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. In mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 1615 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 1615 werden in Verbindung mit den 16A und/oder 16B beschrieben.
COMPUTERSYSTEME
20 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. In mindestens einer Ausführungsform kann das Computersystem 2000 ohne Einschränkung eine Komponente, wie z. B. einen Prozessor 2002, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 2000 Prozessoren aufweisen, wie z. B. die PENTIUMO-Prozessorfamilie, Xeon™-, Itanium®-, XScale™- und/oder StrongARM™-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 2000 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 2000 ohne Einschränkung einen Prozessor 2002 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 2008 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferenzierung gemäß den hier beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 2000 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 2000 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 2002 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2002 mit einem Prozessorbus 2010 verbunden sein, der Datensignale zwischen dem Prozessor 2002 und anderen Komponenten im Computersystem 2000 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 2002 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 2004 aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2002 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 2002 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 2006 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 2008, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 2002. In mindestens einer Ausführungsform kann der Prozessor 2002 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 2008 eine Logik zur Handhabung eines gepackten Befehlssatzes 2009 aufweisen. In mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 2009 in einem Befehlssatz eines Mehrzweckprozessors zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 2002 durchgeführt werden. In mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 2008 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 2000, ohne Einschränkung, einen Speicher 2020 aufweisen. In mindestens einer Ausführungsform kann der Speicher 2020 eine dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory-(„SRAM“) Einrichtung, Flash-Speichervorrichtung oder eine andere Speichervorrichtung sein. In mindestens einer Ausführungsform kann der Speicher 2020 (einen) Befehl(e) 2019 und/oder Daten 2021 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 2002 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 2010 und dem Speicher 2020 verbunden sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 2016 aufweisen, und der Prozessor 2002 kann mit dem MCH 2016 über den Prozessorbus 2010 kommunizieren. In mindestens einer Ausführungsform kann der MCH 2016 einen Speicherpfad 2018 mit hoher Bandbreite zum Speicher 2020 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 2016 Datensignale zwischen dem Prozessor 2002, dem Speicher 2020 und anderen Komponenten im Computersystem 2000 leiten und Datensignale zwischen dem Prozessorbus 2010, dem Speicher 2020 und einer System-E/A-Schnittstelle 2022 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 2016 über einen Speicherpfad 2018 mit hoher Bandbreite mit dem Speicher 2020 gekoppelt sein, und die Grafik-/Videokarte 2012 kann über eine AGP-Verbindung 2014 mit dem MCH 2016 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 2000 die System-E/A-Schnittstelle 2022 als einen proprietären Hub-Interface-Bus verwenden, um den MCH 2016 mit einem E/AE/A-Steuerungs-Hub („ICH“) 2030 zu koppeln. In mindestens einer Ausführungsform kann der ICH 2030 direkte Verbindungen zu einigen E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 2020, dem Chipsatz und dem Prozessor 2002 aufweisen. Beispiele können unter anderem einen Audiocontroller 2029, einen Firmware-Hub („Flash-BIOS“) 2028, einen drahtlosen Transceiver 2026, einen Datenspeicher 2024, eine alte E/A-Steuerung E/A2023 mit Benutzereingabe- und Tastaturschnittstellen 2025, einen seriellen Erweiterungsanschluss 2027, wie einen Universal Serial Bus („USB“) -Anschluss, und eine Netzsteuerung 2034 aufweisen. In mindestens einer Ausführungsform kann der Datenspeicher 2024 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichervorrichtung oder eine andere Massenspeichereinrichtung umfassen.
In mindestens einer Ausführungsform zeigt 20 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 20 ein beispielhaftes SoC zeigen kann. In mindestens einer Ausführungsform können die in 20 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 2000 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 20 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
21 ist ein Blockdiagramm, das eine elektronische Einrichtung 2100 zur Verwendung eines Prozessors 2110 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform kann die elektronische Einrichtung 2100 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
In mindestens einer Ausführungsform kann die elektronische Einrichtung 2100 ohne Einschränkung einen Prozessor 2110 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. In mindestens einer Ausführungsform ist der Prozessor 2110 über einen Bus oder eine Schnittstelle gekoppelt, wie z. B. einen I²C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 21 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 21 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in 21 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten aus 21 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 21 eine Anzeige 2124, einen Touchscreen 2125, ein Touchpad 2130, eine Near Field Communications-Einheit („NFC“) 2145, einen Sensor-Hub 2140, einen Wärmesensor 2146, einen Express-Chipsatz („EC“) 2135, ein Trusted Platform Module („TPM“) 2138, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 2122, ein DSP 2160, ein Laufwerk 2120 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 2150, eine Bluetooth-Einheit 2152, eine drahtlose Wide Area Network-Einheit („WWAN“) 2156, ein Global Positioning System (GPS) - Einheit 2155, eine Kamera („USB 3. 0-Kamera“) 2154, wie z. B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 2115, die z. B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 2110 über die hier beschriebenen Komponenten kommunikativ verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 2141, ein Umgebungslichtsensor („ALS“) 2142, ein Kompass 2143 und ein Gyroskop 2144 kommunikativ mit dem Sensor-Hub 2140 verbunden sein. In mindestens einer Ausführungsform können ein Wärmesensor 2139, ein Lüfter 2137, eine Tastatur 2136 und ein Touchpad 2130 kommunikativ mit dem EC 2135 verbunden sein. In mindestens einer Ausführungsform können Lautsprecher 2163, ein Kopfhörer 2164 und ein Mikrofon („mic“) 2165 kommunikativ mit einer Audioeinheit („audio codec and dass D amp“) 2162 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 2160 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 2162 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Verstärker der Klasse D aufweisen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 2157 mit der WWAN-Einheit 2156 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 2150 und die Bluetooth-Einheit 2152 sowie die WWAN-Einheit 2156 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 21 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
22 veranschaulicht ein Computersystem 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 2200 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
In mindestens einer Ausführungsform umfasst das Computersystem 2200 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 2202, die an einen Kommunikationsbus 2210 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform weist das Computersystem 2200 ohne Einschränkung einen Hauptspeicher 2204 und eine Steuerlogik auf (z. B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 2204 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzschnittstellen-Subsystem („Netzschnittstelle“) 2222 eine Schnittstelle zu anderen Rechenvorrichtungen und Netzwerken bereit, um Daten mit dem Computersystem 2200 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 2200 ohne Einschränkung Eingabeeinrichtungen 2208, ein Parallelverarbeitungssystem 2212 und Anzeigeeinrichtungen 2206 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 2208, wie Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. In mindestens einer Ausführungsform kann jedes hier beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 22 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
23 veranschaulicht ein Computersystem 2300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Computersystem 2300, ohne Einschränkung, einen Computer 2310 und einen USB-Stick 2320 auf. In mindestens einer Ausführungsform kann der Computer 2310 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform weist der Computer 2310, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
In mindestens einer Ausführungsform weist der USB-Stick 2320, ohne Einschränkung, eine Verarbeitungseinheit 2330, eine USB-Schnittstelle 2340 und eine USB-Schnittstellenlogik 2350 auf. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 2330 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 2330 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform umfasst die Verarbeitungseinheit 2330 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 2330 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungs-Operationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 2330 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 2340 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 2340 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 2340 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 2350 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 2330 ermöglicht, sich über den USB-Anschluss 2340 mit einer Einrichtung (z. B. einem Computer 2310) zu verbinden.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System aus 23 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
24A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 2410(1)-2410(N) mit einer Vielzahl von Mehrkern-Prozessoren 2405(1)-2405(M) über Hochgeschwindigkeitsverbindungen 2440(1)-2440(N) (z. B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 2440(1)-2440(N) einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. In mindestens einer Ausführungsform können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind. In verschiedenen Figuren stellen „N“ und „M“ positive ganze Zahlen dar, die von Figur zu Figur unterschiedlich sein können.
Zusätzlich und in mindestens einer Ausführungsform sind zwei oder mehr GPUs 2410 über Hochgeschwindigkeitsverbindungen 2429(1)-2429(2) miteinander verbunden, die mit ähnlichen oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 2440(1)-2440(N) verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 2405 über eine Hochgeschwindigkeitsverbindung 2428 verbunden sein, bei der es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 24A gezeigten Systemkomponenten über ähnliche Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 2405 kommunikativ mit einem Prozessorspeicher 2401 (1)-2401 (M) über Speicherverbindungen 2426(1)-2426(M) verbunden, und jede GPU 2410(1)-2410(N) ist kommunikativ mit dem GPU-Speicher 2420(1)-2420(N) über GPU-Speicherverbindungen 2450(1)-2450(N) verbunden. In mindestens einer Ausführungsform können die Speicherverbindungen 2426 und 2450 ähnliche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 2401 (1)-2401 (M) und die GPU-Speicher 2420 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In mindestens einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 2401 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hier beschrieben ist, können zwar verschiedene Multikern-Prozessoren 2405 und GPUs 2410 physisch mit einem bestimmten Speicher 2401 bzw. 2420 verbunden sein, und/oder eine einheitliche Speicherarchitektur kann implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 2401 (1)-2401 (M) jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 2420(1)-2420(N) können jeweils 32 GB Systemadressraum umfassen, was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
24B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 2407 und einem Grafikbeschleunigungsmodul 2446 gemäß einer beispielhaften Ausführungsform. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 2446 einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 2440 (z. B. einen PCle-Bus, NVLink, usw.) mit dem Prozessor 2407 verbunden ist. In mindestens einer Ausführungsform kann alternativ das Grafikbeschleunigungsmodul 2446 auf einem Gehäuse oder Chip mit dem Prozessor 2407 integriert sein.
In mindestens einer Ausführungsform weist der Prozessor 2407 eine Vielzahl von Kernen 2460A-2460D auf, jeder mit einem Translations-Lookaside-Puffer („TLB“) 2461A-2461D und einem oder mehreren Caches 2462A-2462D. In mindestens einer Ausführungsform können die Kerne 2460A-2460D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. In mindestens einer Ausführungsform können die Caches 2462A-2462D Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 2456 in den Caches 2462A-2462D vorhanden sein, die von Gruppen von Kernen 2460A-2460D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 2407 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. In mindestens einer Ausführungsform sind der Prozessor 2407 und das Grafikbeschleunigungsmodul 2446 mit dem Systemspeicher 2414 verbunden, der die Prozessorspeicher 2401(1)-2401 (M) aus 24A aufweisen kann.
In mindestens einer Ausführungsform wird die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 2462A-2462D, 2456 und im Systemspeicher 2414 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 2464 aufrechterhalten. In mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 2464 zu kommunizieren. In mindestens einer Ausführungsform wird ein Cache-Snooping-Protokoll über den Kohärenzbus 2464 implementiert, um Cache-Zugriffe mitzulesen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 2425 das Grafikbeschleunigungsmodul 2446 kommunikativ an den Kohärenzbus 2464, so dass das Grafikbeschleunigungsmodul 2446 an einem Cache-Kohärenzprotokoll als Peer der Kerne 2460A-2460D teilnehmen kann. In mindestens einer Ausführungsform sorgt insbesondere eine Schnittstelle 2435 für die Konnektivität mit der Proxy-Schaltung 2425 über die Hochgeschwindigkeitsverbindung 2440, und eine Schnittstelle 2437 verbindet das Grafikbeschleunigungsmodul 2446 mit der Hochgeschwindigkeitsverbindung 2440.
In mindestens einer Ausführungsform bietet eine Beschleuniger-Integrationsschaltung 2436 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 2431 (1)-2431 (N) des Grafikbeschleunigungsmoduls 2446. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 2431 (1)-2431 (N) können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 2431 (1)-2431 (N) alternativ verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb einer GPU umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 2446 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 2431(1)-2431(N) sein, oder die Grafikverarbeitungseinheiten 2431(1)-2431(N) können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 2436 eine Speicherverwaltungseinheit (MMU) 2439 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 2414 durchzuführen. In mindestens einer Ausführungsform kann die MMU 2439 auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In mindestens einer Ausführungsform können in einem Cache 2438 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 2431(1)-2431(N) gespeichert werden. In mindestens einer Ausführungsform werden die im Cache 2438 und in den Grafikspeichern 2433(1)-2433(M) gespeicherten Daten mit den Kern-Caches 2462A-2462D, 2456 und dem Systemspeicher 2414 kohärent gehalten, wobei möglichweise eine Abrufeinheit 2444 eingesetzt wird. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 2425 im Namen des Caches 2438 und der Speicher 2433(1)-2433(M) erfolgen (z. B. Senden von Aktualisierungen an den Cache 2438 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 2462A-2462D, 2456 und Empfangen von Aktualisierungen vom Cache 2438).
In mindestens einer Ausführungsform speichert ein Satz von Registern 2445 Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 2431(1)-2431N) ausgeführt werden, und eine Kontextverwaltungsschaltung 2448 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 2448 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B., wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 2448 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In mindestens einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 2447 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In mindestens einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 2431 durch die MMU 2439 in reale/physische Adressen im Systemspeicher 2414 übersetzt. In mindestens einer Ausführungsform unterstützt der Beschleuniger-Integrationsschaltung 2436 mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 2446 und/oder andere Beschleunigereinrichtungen. In mindestens einer Ausführungsform kann das Grafikbeschleunigermodul 2446 für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 2407 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 2431(1)-2431(N) von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 2436 als Brücke zu einem System für das Grafikbeschleunigungsmodul 2446 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann in mindestens einer Ausführungsform die Beschleuniger-Integrationsschaltung 2436 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 2431(1)-2431(N), Interrupts und die Speicherverwaltung zu verwalten.
Da in mindestens einer Ausführungsform die Hardwareressourcen der Grafikprozessoren 2431(1)-2431(N) explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 2407 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 2436 ist in mindestens einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 2431(1)-2431(N), so dass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 2433(1)-2433(M) mit jeder der Grafikverarbeitungsmaschinen 2431(1)-2431(N) verbunden, und N=M. In mindestens einer Ausführungsform speichern die Grafikspeicher 2433(1)-2433(M) Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 2431(1)-2431(N) verarbeitet werden. In mindestens einer Ausführungsform können die Grafikspeicher 2433(1)-2433(M) flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In mindestens einer Ausführungsform können zur Verringerung des Datenverkehrs über die Hochgeschwindigkeitsverbindung 2440 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet werden, um sicherzustellen, dass die in den Grafikspeichern 2433(1)-2433(M) gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungsmaschinen 2431(1)-2431(N) verwendet werden und vorzugsweise nicht von den Kernen 2460A-2460D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht in mindestens einer Ausführungsform ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 2431(1)-2431(N)) benötigt werden, in den Caches 2462A-2462D, 2456 und im Systemspeicher 2414 zu halten.
24C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 2436 in den Prozessor 2407 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 2431(1)-2431(N) direkt über die Hochgeschwindigkeitsverbindung 2440 mit der Beschleuniger-Integrationsschaltung 2436 über die Schnittstelle 2437 und die Schnittstelle 2435 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). In mindestens einer Ausführungsform kann die Beschleuniger-Integrationsschaltung 2436 ähnliche Operationen wie in 24B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 2464 und den Caches 2462A-2462D, 2456 befindet. In mindestens einer Ausführungsform unterstützt eine Beschleuniger-Integrationsschaltung verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 2436 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 2446 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 2431(1)-2431(N) für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 2431(1)-2431(N) weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 2431(1)-2431(N), von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 2431(1)-2431(N) zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 2431(1)-2431(N) zu einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 2431(1)-2431(N) virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 2446 oder eine einzelne Grafikverarbeitungsmaschine 2431(1)-2431(N) ein Prozesselement mithilfe eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 2414 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 2431(1)-2431(N) registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
24D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 2490. In mindestens einer Ausführungsform umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 2436. In mindestens einer Ausführungsform ist eine Anwendung ein effektiver Anwendungsadressraum 2482 im Systemspeicher 2414, der Prozesselemente 2483 speichert. In mindestens einer Ausführungsform werden die Prozesselemente 2483 als Reaktion auf GPU-Aufrufe 2481 von Anwendungen 2480, die auf dem Prozessor 2407 ausgeführt werden, gespeichert. In mindestens einer Ausführungsform enthält ein Prozesselement 2483 den Prozessstatus für die entsprechende Anwendung 2480. In mindestens einer Ausführungsform kann ein im Prozesselement 2483 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 2484 ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 2484 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im effektiven Adressraum 2482 einer Anwendung.
In mindestens einer Ausführungsform können das Grafikbeschleunigungsmodul 2446 und/oder die einzelnen Grafikverarbeitungsmaschinen 2431(1)-2431(N) von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten der Prozessstatus und zum Senden eines WD 2484 an ein Grafikbeschleunigungsmodul 2446 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In mindestens einer Ausführungsform besitzt in diesem Modell ein einzelner Prozess das Grafikbeschleunigungsmodul 2446 oder eine einzelne Grafikverarbeitungsmaschine 2431. Wenn das Grafikbeschleunigungsmodul 2446 in mindestens einer Ausführungsform einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 2436 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 2436 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 2446 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 2491 in dem Beschleuniger-Integrations-Slice 2490 in mindestens einer Ausführungsform den nächsten WD 2484 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 2446 zu erledigen ist. In mindestens einer Ausführungsform können die Daten aus dem WD 2484 in Registern 2445 gespeichert und von der MMU 2439, der Unterbrechungsverwaltungsschaltung 2447 und/oder der Kontextverwaltungsschaltung 2448 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 2439 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 2486 im virtuellen Adressraum 2485 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 2447 kann in mindestens einer Ausführungsform vom Grafikbeschleunigungsmodul 2446 empfangene Unterbrechungsereignisse 2492 verarbeiten. Bei der Durchführung von Grafikoperationen wird in mindestens einer Ausführungsform eine effektive Adresse 2493, die von einer Grafikverarbeitungsmaschine 2431(1)-2431(N) generiert wird, von der MMU 2439 in eine reale Adresse übersetzt.

In mindestens einer Ausführungsform werden für jede Grafikverarbeitungsmaschine 2431(1)-2431(N) und/oder jedes Grafikbeschleunigungsmodul 2446 Register 2445 dupliziert, die von einem Hypervisor oder Betriebssystem initialisiert werden können. Jedes dieser duplizierten Register kann in mindestens einer Ausführungsform in einem Beschleuniger-Integrations-Slice 2490 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2-Vom Hypervisor initialisierte Register

Register #	Beschreibung
1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 3 aufgeführt. Tabelle 3-lnitialisierte Register des Betriebssystems

Register #	Beschreibung
1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 2484 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 2446 und/oder die Grafikverarbeitungsmaschinen 2431(1)-2431(N). Er enthält in mindestens einer Ausführungsform alle Informationen, die von einer Grafikverarbeitungsmaschine 2431(1)-2431(N) benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
24E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 2498 auf, in dem eine Prozesselementliste 2499 gespeichert ist. Auf den realen Hypervisor-Adressraum 2498 kann in mindestens einer Ausführungsform über einen Hypervisor 2496 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 2495 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 2446 zu verwenden. Es gibt in mindestens einer Ausführungsform zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 2446 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: nämlich zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist in mindestens einer Ausführungsform der System-Hypervisor 2496 Besitzer des Grafikbeschleunigungsmoduls 2446 und stellt seine Funktion allen Betriebssystemen 2495 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 2446 die Virtualisierung durch den System-Hypervisor 2496 unterstützen kann, kann in mindestens einer Ausführungsform das Grafikbeschleunigungsmodul 2446 bestimmte Bedingungen erfüllen, wie z. B.: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 2446 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Ein Grafikbeschleunigungsmodul 2446 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 2446 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen, und 3) dem Grafikbeschleunigungsmodul 2446 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 2480 einen Systemaufruf des Betriebssystems 2495 mit einem Grafikbeschleunigungsmodultyp, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 2446 formatiert und kann in Form eines Befehls des Grafikbeschleunigungsmoduls 2446, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 2446 zu verrichtende Arbeit beschreibt.
In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 2436 und des Grafikbeschleunigungsmoduls 2446 in mindestens einer Ausführungsform kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 2496 kann in mindestens einer Ausführungsform optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 2483 angeordnet wird. In mindestens einer Ausführungsform ist CSRP eines der Register 2445, die eine effektive Adresse eines Bereichs im effektiven Adressraum 2482 einer Anwendung für das Grafikbeschleunigungsmodul 2446 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist in mindestens einer Ausführungsform optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 2495 überprüfen, ob die Anwendung 2480 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 2446 erhalten hat. Das Betriebssystem 2495 ruft in mindestens einer Ausführungsform dann den Hypervisor 2496 mit den in Tabelle 4 dargestellten Informationen auf. Tabelle 4-Hypervisor-Aufrufparameter vom Betriebssystem

Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft in mindestens einer Ausführungsform der Hypervisor 2496, ob das Betriebssystem 2495 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 2446 erhalten hat. Der Hypervisor 2496 setzt in mindestens einer Ausführungsform dann das Prozesselement 2483 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 2446. Ein Prozesselement kann in mindestens einer Ausführungsform die in Tabelle 5 dargestellten Informationen aufweisen. Tabelle 5 -Prozesselementinformation

Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 2445 für Beschleuniger-Integrations-Slices 2490.
Wie es in 24F dargestellt ist, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 2401(1)-2401(N) und GPU-Speicher 2420(1)-2420(N) verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 2410(1)-2410(N) ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 2401(1)-2401(M) und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 2401(1) zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 2401(N), ein dritter Abschnitt dem GPU-Speicher 2420(1) usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 2401 und GPU-Speicher 2420 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In mindestens einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 2494A-2494E innerhalb einer oder mehrerer MMUs 2439A-2439E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 2405) und GPUs 2410 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während in mindestens einer Ausführungsform mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 2494A-2494E in 24F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 2405 und/oder innerhalb der Beschleuniger-Integrationsschaltung 2436 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-Speicher 2420 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf die GPU-Speicher 2420 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 2405 bei mindestens einer Ausführungsform, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher E/A-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten in mindestens einer Ausführungsform Treiberaufrufe, Unterbrechungen und speicherabbildende E/A- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf die GPU Speicher 2420 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann in mindestens einer Ausführungsform der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 2410 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann in mindestens einer Ausführungsform z. B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU- Speicher 2420 implementiert sein, mit oder ohne Bias-Cache in einer GPU 2410 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann in mindestens einer Ausführungsform eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-Speicher 2420 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden in mindestens einer Ausführungsform lokale Anfragen von GPU 2410, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 2420 weitergeleitet. In mindestens einer Ausführungsform werden lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, an den Prozessor 2405 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung). In mindestens einer Ausführungsform werden Anfragen vom Prozessor 2405, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an die GPU 2410 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet in mindestens einer Ausführungsform einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 2405 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In mindestens einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 2405 nicht gecacht werden können. Um in mindestens einer Ausführungsform auf diese Seiten zuzugreifen, kann der Prozessor 2405 den Zugriff von der GPU 2410 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um in mindestens einer Ausführungsform die Kommunikation zwischen dem Prozessor 2405 und der GPU 2410 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 2405 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 1615 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 1615 können hier in Verbindung mit den 16A und/oder 16B angegeben werden.
25 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
25 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2500 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 2500 einen oder mehrere Anwendungsprozessor(en) 2505 (z. B. CPUs), mindestens einen Grafikprozessor 2510 auf und kann zusätzlich einen Bildprozessor 2515 und/oder einen Videoprozessor 2520 aufweisen, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 2500 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 2525, eine UART-Steuerung 2530, eine SPI/SDIO-Steuerung 2535 und eine I²2S/I²2C-Steuerung 2540. In mindestens einer Ausführungsform kann die integrierte Schaltung 2500 eine Anzeigeeinrichtung 2545 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 2550 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 2555 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 2560 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2565 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 2570 auf.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in der integrierten Schaltung 2500 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
26A und 26B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
26A und 26B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 26A zeigt einen beispielhaften Grafikprozessor 2610 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform mittels eines oder mehrerer IP-Kerne hergestellt sein kann. 26B zeigt einen weiteren beispielhaften Grafikprozessor 2640 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. In mindestens einer Ausführungsform ist der Grafikprozessor 2610 aus 26A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 2640 aus 26B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2610, 2640 eine Variante des Grafikprozessors 2510 aus 25 sein.
In mindestens einer Ausführungsform weist der Grafikprozessor 2610 einen Vertexprozessor 2605 und einen oder mehrere Fragmentprozessor(en) 2615A -2615N auf (z. B. 2615A, 2615B, 2615C, 2615D bis 2615N-1 und 2615N). In mindestens einer Ausführungsform kann der Grafikprozessor 2610 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 2605 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 2615A-2615N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 2605 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und generiert Primitives und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessoren 2615A -2615N die vom Vertex-Prozessor 2605 generierten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 2615A -2615N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
In mindestens einer Ausführungsform weist der Grafikprozessor 2610 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 2620A -2620B, einen oder mehrere Cache(s) 2625A -2625B und eine oder mehrere Schaltungsverbindungen 2630A -2630B auf. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 2620A -2620B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 2610, einschließlich für den Vertex-Prozessor 2605 und/oder den/die Fragmentprozessor(en) 2615A -2615N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 2625A -2625B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. In mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 2620A - 2620B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 2505, Bildprozessoren 2515 und/oder Videoprozessoren 2520 aus 25 zugeordnet sind, so dass sich jeder Prozessor 2505-2520 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 2630A -2630B dem Grafikprozessor 2610 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform weist der Grafikprozessor 2640 einen oder mehrere Shader-Kern(e) 2655A -2655N auf (z. B. 2655A, 2655B, 2655C, 2655D, 2655E, 2655F bis 2655N-1 und 2655N), wie es in 26B dargestellt ist, was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 2640 einen Inter-Core-Task-Manager 2645 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 2655A -2655N und eine Tiling-Einheit 2658 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in der integrierten Schaltung 26A und/oder 26B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
27A und 27B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 27A zeigt einen Grafikkern 2700, der in mindestens einer Ausführungsform im Grafikprozessor 2510 aus 25 vorhanden sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 2655A -2655N wie in 26B sein kann. 27B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit („GPGPU“) 2730, die in mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform weist der Grafikkern 2700 einen gemeinsam genutzten Befehlscache 2702, eine Textureinheit 2718 und einen Cache/gemeinsamen Speicher 2720 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 2700 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2700 mehrere Slices 2701A-2701 N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2700 aufweisen. Die Slices 2701A-2701 N können in mindestens einer Ausführungsform eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 2704A-2704N, einen Thread-Scheduler 2706A-2706N, einen Thread-Dispatcher 2708A-2708N und einen Satz von Registern 2710A-2710N umfasst. In mindestens einer Ausführungsform können die Slices 2701A-2701N einen Satz zusätzlicher Funktionseinheiten (AFUs 2712A-2712N), Gleitkommaeinheiten (FPUs 2714A-2714N), ganzzahlige arithmetische Logikeinheiten (ALUs 2716A-2716N), Adressberechnungseinheiten (ACUs 2713A-2713N), doppeltgenaue Gleitkommaeinheiten (DPFPUs 2715A-2715N) und Matrixverarbeitungseinheiten (MPUs 2717A-2717N) aufweisen.
In mindestens einer Ausführungsform können die FPUs 2714A-2714N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2715A-2715N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2716A-2716N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. In mindestens einer Ausführungsform können die MPUs 2717A-2717N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. In mindestens einer Ausführungsform können die MPUs 2717-2717N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 2712A-2712N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem Grafikkern 2700 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
27B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2730, die in mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 2730 direkt mit anderen Instanzen der GPGPU 2730 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform weist die GPGPU 2730 eine Host-Schnittstelle 2732 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 2732 um eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 2732 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. In mindestens einer Ausführungsform empfängt die GPGPU 2730 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 2734, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Rechenclustern 2736A-2736H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 2736A-2736H einen Cache-Speicher 2738. In mindestens einer Ausführungsform kann der Cache-Speicher 2738 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 2736A-2736H dienen.
In mindestens einer Ausführungsform weist die GPGPU 2730 einen Speicher 2744A-2744B auf, der über eine Reihe von Speichersteuerungen 2742A-2742B mit Rechenclustern 2736A-2736H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 2744A-2744B verschiedene Arten von Speichervorrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform weisen die Rechencluster 2736A-2736H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 2700 aus 27A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechencluster 2736A-2736H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2730 für den Betrieb als ein Rechencluster ausgestaltet sein. In mindestens einer Ausführungsform variiert die von den Rechenclustern 2736A-2736H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2730 über die Host-Schnittstelle 2732. In mindestens einer Ausführungsform weist die GPGPU 2730 einen E/A-Hub 2739 auf, der die GPGPU 2730 mit einem GPU-Link 2740 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 2730 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2740 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2730 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 2740 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2730 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 2732 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 2740 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 2732 eine Verbindung zu einem Hostprozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 2730 so ausgestaltet sein, dass sie neuronale Netze trainiert. In mindestens einer Ausführungsform kann die GPGPU 2730 innerhalb einer Inferenzierungs-Plattform verwendet werden. Bei mindestens einer Ausführungsform, bei der die GPGPU 2730 für Inferenzierung verwendet wird, kann die GPGPU 2730 weniger Rechencluster 2736A-2736H aufweisen, als wenn die GPGPU 2730 zum Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 2744A-2744B verbundene Speichertechnologie zwischen Inferenzierungs- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzierungs-Konfiguration der GPGPU 2730 Inferenzierungs-spezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungs-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferenzierungs-Operationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in der GPGPU 2730 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
28 ist ein Blockdiagramm, das ein Rechensystem 2800 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform weist das Rechensystem 2800 ein Verarbeitungsteilsystem 2801 mit einem oder mehreren Prozessor(en) 2802 und einem Systemspeicher 2804 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 2805 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2805 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2802 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2805 über eine Kommunikationsverbindung 2806 mit einem E/A-Subsystem 2811 verbunden. In mindestens einer Ausführungsform weist das E/A-Subsystem 2811 einen E/A-Hub 2807 auf, der es dem Rechensystem 2800 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 2808 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2807 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2802 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 2810A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere mit dem E/A-Hub 2807 gekoppelte Anzeigevorrichtung(en) 2810A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
In mindestens einer Ausführungsform weist das Verarbeitungssubsystem 2801 einen oder mehrere parallele(n) Prozessor(en) 2812 auf, die über einen Bus oder eine andere Kommunikationsverbindung 2813 mit dem Speicher-Hub 2805 verbunden sind. In mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 2813 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden einige oder alle der parallelen Prozessoren 2812 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen MIC-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2812 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den E/A-Hub 2807 gekoppelte Anzeigeeinrichtung(en) 2810A ausgeben kann. In mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 2812 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 2810B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2814 mit dem E/A-Hub 2807 verbunden sein, um einen Speichermechanismus für das Computersystem 2800 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2816 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 2807 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 2818 und/oder einem drahtlosen Netzwerkadapter 2819, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 2820 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 2818 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2819 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 2800 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem E/A-Hub 2807 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 28 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z. B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z. B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 2812 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 2812 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 2800 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können in mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 2812, ein Speicher-Hub 2805, ein Prozessor(en) 2802 und ein E/A-Hub 2807 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechnersystems 2800 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2800 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem System 2800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
PROZESSOREN
29A veranschaulicht einen Parallelprozessor 2900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2900 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z. B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2900 eine Variante eines oder mehrerer Parallelprozessoren 2812, die in 28 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform weist der Parallelprozessor 2900 eine Parallelverarbeitungseinheit 2902 auf. In mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 2902 eine E/A-Einheit 2904 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2902, ermöglicht. In mindestens einer Ausführungsform kann die E/A-Einheit 2904 direkt mit anderen Einrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2904 über eine Hub- oder Switch-Schnittstelle, wie z. B. den Speicher-Hub 2905, mit anderen Einrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2905 und E/A-Einheit 2904 eine Kommunikationsverbindung 2913. In mindestens einer Ausführungsform ist die E/A-Einheit 2904 mit einer Host-Schnittstelle 2906 und einem Speicher-Koppelfeld 2916 verbunden, wobei die Host-Schnittstelle 2906 Befehle zur Durchführung von Verarbeitungsvorgängen und das Speicher-Koppelfeld 2916 Befehle zur Durchführung von Speicheroperationen empfängt.
Bei mindestens einer Ausführungsform, wenn die Host-Schnittstelle 2906 einen Befehlspuffer über die E/A-Einheit 2904 empfängt, kann die Host-Schnittstelle 2906 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2908 leiten. In mindestens einer Ausführungsform ist das vordere Ende 2908 mit einem Scheduler 2910 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 2912 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2910 sicher, dass die Verarbeitungsclusteranordnung 2912 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an den Cluster der Verarbeitungsclusteranordnung 2912 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2910 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2910 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 2912 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsclusteranordnung 2912 über eine von mehreren Grafikverarbeitungspfaden nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 2910 innerhalb eines Mikrocontrollers, der den Scheduler 2910 aufweist, auf der Verarbeitungsclusteranordnung 2912 verteilt werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2912 bis zu „N“ Verarbeitungscluster aufweisen (z. B. Cluster 2914A, Cluster 2914B, bis Cluster 2914N), wobei „N“ eine positive ganze Zahl darstellt (welche eine andere positive ganze Zahl „N“ sein kann als die, die in den anderen Figuren eingesetzt wird). In mindestens einer Ausführungsform kann jeder Cluster 2914A-2914N der Verarbeitungsclusteranordnung 2912 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2910 den Clustern 2914A-2914N der Verarbeitungsclusteranordnung 2912 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2910 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 2912 ausgestaltet ist. In mindestens einer Ausführungsform können verschiedene Cluster 2914A-2914N der Verarbeitungsclusteranordnung 2912 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2912 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2912 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 2912 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2912 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2912 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2912 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2902 Daten aus dem Systemspeicher über die E/A-Einheit 2904 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 2922) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
Bei mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 2902 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 2910 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2914A-2914N der Verarbeitungsclusteranordnung 2912 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 2912 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologiegenerierung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 2914A-2914N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2914A-2914N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2912 über den Scheduler 2910, der Befehle zur Definition von Verarbeitungstasks vom Frontend 2908 erhält, auszuführende Verarbeitungs-Tasks empfangen. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 2910 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 2908 empfängt. In mindestens einer Ausführungsform kann das Frontend 2908 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 2912 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2902 mit dem Parallelprozessorspeicher 2922 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2922 über das Speicherkoppelfeld 2916 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2912 sowie der E/A-Einheit 2904 empfangen kann. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2916 über eine Speicherschnittstelle 2918 auf den Parallelprozessorspeicher 2922 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2918 mehrere Partitionseinheiten aufweisen (z. B. Partitionseinheit 2920A, Partitionseinheit 2920B bis Partitionseinheit 2920N), die jeweils mit einem Abschnitt (z. B. einer Speichereinheit) des Parallelprozessorspeichers 2922 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2920A-2920N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2920A eine entsprechende erste Speichereinheit 2924A hat, eine zweite Partitionseinheit 2920B eine entsprechende Speichereinheit 2924B hat und eine N-te Partitionseinheit 2920N eine entsprechende N-te Speichereinheit 2924N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2920A-2920N nicht gleich einer Anzahl von Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2924A-2924N verschiedene Arten von Speichervorrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 2924A-2924N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). In mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2924A-2924N hinweg gespeichert werden, so dass die Partitionseinheiten 2920A-2920N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2922 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2922 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 2914A-2914N der Verarbeitungsclusteranordnung 2912 Daten verarbeiten, die in jede der Speichereinheiten 2924A-2924N im Parallelprozessorspeicher 2922 geschrieben werden. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2916 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 2914A-2914N an eine beliebige Partitionseinheit 2920A-2920N oder an einen anderen Cluster 2914A-2914N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2914A-2914N mit der Speicherschnittstelle 2918 über das Speicherkoppelfeld 2916 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat das Speicherkoppelfeld 2916 eine Verbindung zur Speicherschnittstelle 2918, um mit der E/A-Einheit 2904 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2922, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2914A-2914N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2902 gehört. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2916 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2914A-2914N und Partitionseinheiten 2920A-2920N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2902 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2902 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2902 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2902 oder des Parallelprozessors 2900 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
29B ist ein Blockdiagramm einer Partitionseinheit 2920 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2920 eine Instanz einer der Partitionseinheiten 2920A-2920N aus 29A. In mindestens einer Ausführungsform weist die Partitionseinheit 2920 einen L2-Cache 2921, eine Einzelbildpuffer-Schnittstelle 2925 und eine ROP 2926 (Rasteroperationseinheit) auf. Der L2-Cache 2921 ist in mindestens einer Ausführungsform ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 2916 und der ROP 2926 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2921 an die Einzelbildpuffer-Schnittstelle 2925 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Einzelbildpuffer-Schnittstelle 2925 zur Verarbeitung an einen Einzelbildpuffer gesendet werden. In mindestens einer Ausführungsform ist die Einzelbildpuffer-Schnittstelle 2925 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 2924A-2924N aus 29 (z. B. innerhalb des Parallelprozessorspeichers 2922).
In mindestens einer Ausführungsform ist die ROP 2926 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 2926 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. In mindestens einer Ausführungsform weist die ROP 2926 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der von der ROP 2926 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 2926 in jedem Verarbeitungscluster (z. B. Cluster 2914A-2914N aus 29A) und nicht in der Partitionseinheit 2920 vorhanden. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 2916 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 2810 aus 28, zur weiteren Verarbeitung durch Prozessor(en) 2802 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2900 aus 29A weitergeleitet werden.
29C ist ein Blockdiagramm eines Verarbeitungsclusters 2914 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2914A-2914N aus 29A. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2914 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2914 über einen Pipeline-Manager 2932 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2932 Anweisungen vom Scheduler 2910 der 29A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2934 und/oder eine Textureinheit 2936. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 2934 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 2914 vorhanden sein. In mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 2934 in einem Verarbeitungscluster 2914 vorhanden sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2934 Daten verarbeiten, und ein Datenkoppelfeld 2940 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. In mindestens einer Ausführungsform kann der Pipeline-Manager 2932 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 2940 verteilt werden sollen.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2934 innerhalb des Verarbeitungsclusters 2914 einen identischen Satz funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2914 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein gemeinsames Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 2934 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 2934. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 2934. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 2934, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2934 ausgeführt werden.
In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2934 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2934 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 2948) innerhalb des Verarbeitungsclusters 2914 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2934 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 2920A-2920N aus 29A), die von allen Verarbeitungsclustern 2914 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2934 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2902 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 2914 mehrere Instanzen des Grafik-Multiprozessors 2934 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 2948 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2914 eine MMU 2945 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2945 innerhalb der Speicherschnittstelle 2918 aus 29A befinden. In mindestens einer Ausführungsform weist die MMU 2945 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeileninde. In mindestensxeiner Ausführungsform kann die MMU 2945 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 2934 oder im L1-Cache 2948 oder im Verarbeitungscluster 2914 befinden können. In mindestens einer Ausführungsform wird eine physikalische Adresse verarbeitet, um den Zugriff auf die Oberflächendaten lokal zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2914 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 2934 mit einer Textureinheit 2936 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z. B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2934 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2934 verarbeitete Tasks an das Datenkoppelfeld 2940 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 2914 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 2916 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2942 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 2934 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z. B. die Partitionseinheiten 2920A-2920N aus 29A). In mindestens einer Ausführungsform kann die preROP-Einheit 2942 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem Grafikverarbeitungscluster 2914 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
29D zeigt einen Grafik-Multiprozessor 2934 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2934 mit dem Pipeline-Manager 2932 des Verarbeitungsclusters 2914 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 2934 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 2952, eine Befehlseinheit 2954, eine Adresszuordnungseinheit 2956, eine Registerdatei 2958, einen oder mehrere GPGPU-Kerne 2962 und eine oder mehrere Lade-/Speichereinheiten 2966 aufweist. Die GPGPU-Kerne 2962 und die Lade-/Speichereinheiten 2966 sind in mindestens einer Ausführungsform über eine Speicher- und Cache-Verbindung 2968 mit dem Cache-Speicher 2972 und dem gemeinsamen Speicher 2970 verbunden.
In mindestens einer Ausführungsform empfängt der Befehlscache 2952 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 2932. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 2952 zwischengespeichert und von der Befehlseinheit 2954 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 2954 die Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 2962 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2956 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 2966 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2958 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2934 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2958 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 2962, Lade-/Speichereinheiten 2966) des Grafik-Multiprozessors 2934 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2958 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 2958 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2958 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 2934 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2962 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 2934 verwendet werden. Die GPGPU-Kerne 2962 können sich in mindestens einer Ausführungsform in ihrer Architektur ähneln oder unterscheiden. In mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 2962 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2934 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne 2962 auch eine feste oder spezielle Funktionslogik aufweisen.
In mindestens einer Ausführungsform weisen die GPGPU-Kerne 2962 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 2962 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen generiert werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2968 ein Verbindungsnetz, das jede Funktionseinheit des Grafik-Multiprozessors 2934 mit der Registerdatei 2958 und dem gemeinsamen Speicher 2970 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2968 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 2966 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2970 und der Registerdatei 2958 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2958 mit derselben Frequenz wie die GPGPU-Kerne 2962 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2962 und der Registerdatei 2958 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2970 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2934 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2972 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2936 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2970 auch als programmgesteuerter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2962 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 2972 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem Grafik-Multiprozessor 2934 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
30 zeigt ein Multi-GPU-Rechnersystem 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 3000 einen Prozessor 3002 aufweisen, der über einen Host-Schnittstellen-Switch 3004 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 3006A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 3004 eine PCI-Express-Switch-Einrichtung, die den Prozessor 3002 mit einem PCI-Express-Bus verbindet, über den der Prozessor 3002 mit den GPGPUs 3006A-D kommunizieren kann. Die GPGPUs 3006A-D können in mindestens einer Ausführungsform über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 3016 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 3016 mit jeder der GPGPUs 3006A-D über eine eigene GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 3016 eine direkte Kommunikation zwischen den einzelnen GPGPUs 3006A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 3004 erforderlich ist, an den der Prozessor 3002 angeschlossen ist. Bei mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 3016 geleitet wird, bleibt der Host-Schnittstellenbus 3004 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 3000 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 3006A-D mit dem Prozessor 3002 über den Host-Schnittstellen-Switch 3004 verbunden sind, weist der Prozessor 3002 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 3016 auf und kann direkt mit den GPGPUs 3006A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem Multi-GPU-Rechnersystem 3000 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
31 ist ein Blockdiagramm eines Grafikprozessors 3100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 3100 eine Ringverbindung 3102, ein Pipeline-Frontend 3104, eine Media-Maschine 3137 und Grafikkerne 3180A-3180N auf. In mindestens einer Ausführungsform verbindet die Ringverbindung 3102 den Grafikprozessor 3100 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 3100 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 3100 Stapel von Befehlen über die Ringverbindung 3102. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 3103 im Pipeline-Frontend 3104 interpretiert. In mindestens einer Ausführungsform weist der Grafikprozessor 3100 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 3180A-3180N durchzuführen. In mindestens einer Ausführungsform liefert der Befehls-Streamer 3103 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 3136. In mindestens einer Ausführungsform liefert der Befehls-Streamer 3103 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 3134, das mit einer Medien-Maschine 3137 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Maschine 3137 eine Video-Qualitäts-Maschine (VQE) 3130 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 3133 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform generieren die Geometrie-Pipeline 3136 und die Medien-Maschine 3137 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 3180 bereitgestellt werden.
In mindestens einer Ausführungsform weist der Grafikprozessor 3100 skalierbare Thread-Ausführungsressourcen auf, die Grafikkerne 3180A-3180N aufweisen (welche modular sein können und manchmal als Kern-Slices bezeichnet werden), von denen jeder mehrere Sub-Kerne 3150A-50N, 3160A-3160N (manchmal als Kern-Sub-Slices bezeichnet) hat. In mindestens einer Ausführungsform kann der Grafikprozessor 3100 eine beliebige Anzahl von Grafikkernen 3180A haben. In mindestens einer Ausführungsform weist der Grafikprozessor 3100 einen Grafikkern 3180A mit mindestens einem ersten Sub-Kern 3150A und einem zweiten Sub-Kern 3160A auf. In mindestens einer Ausführungsform ist der Grafikprozessor 3100 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z. B. 3150A). In mindestens einer Ausführungsform weist der Grafikprozessor 3100 mehrere Grafikkerne 3180A-3180N auf, von denen jeder einen Satz von ersten Sub-Kernen 3150A-3150N und einen Satz von zweiten Sub-Kernen 3160A-3160N aufweist. In mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 3150A-3150N mindestens einen ersten Satz von Ausführungseinheiten 3152A-3152N und Medien-/Textur-Sampler 3154A-3154N auf. In mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 3160A-3160N mindestens eine zweite Gruppe von Ausführungseinheiten 3162A-3162N und Samplern 3164A-3164N auf. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 3150A-3150N, 3160A-3160N einen Satz gemeinsam genutzter Ressourcen 3170A-3170N. In mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1615 in dem Grafikprozessor 3100 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
32 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 3200 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. In mindestens einer Ausführungsform kann der Prozessor 3200 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. In mindestens einer Ausführungsform kann der Prozessor 3200 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 3200 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform weist der Prozessor 3200 ein In-Order-Front-End („Front-End“) 3201 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 3201 mehrere Einheiten aufweisen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 3226 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 3228 weiter, der wiederum Befehle decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Befehlsdecodierer 3228 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 3228 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 3230 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 3234 zur Ausführung zusammenstellen. Bei mindestens einer Ausführungsform, wenn der Trace-Cache 3230 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 3232 die für den Abschluss der Operation erforderlichen uops bereit.
In mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecodierer 3228 auf den Mikrocode-ROM 3232 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 3228 decodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 3232 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 3230 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 3232 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 3201 der Maschine, nachdem das Mikrocode-ROM 3232 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 3230 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine („Out-of-Order-Engine“) 3203 Befehle für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 3203 weist in mindestens einer Ausführungsform ohne Einschränkung einen Allokator/Register-Renamer 3240, eine Speicher-uop-Warteschlange 3242, eine Ganzzahl/Gleitkomma-uop-Warteschlange 3244, einen Speicher-Scheduler 3246, einen schnellen Scheduler 3202, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 3204 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 3206 auf. In mindestens einer Ausführungsform werden der schnelle Scheduler 3202, der langsame/allgemeine Gleitkomma-Scheduler 3204 und der einfache Gleitkomma-Scheduler 3206 hier auch gemeinsam als „uop-Scheduler 3202, 3204, 3206“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 3240 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 3240 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 3240 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 3242 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 3244 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 3246 und den uop-Schedulern 3202, 3204, 3206. In mindestens einer Ausführungsform bestimmen die uop-Scheduler 3202, 3204, 3206 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Scheduler 3202 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 3204 und der einfache Gleitkomma-Scheduler 3206 einmal pro Hauptprozessortaktzyklus einplanen können. In mindestens einer Ausführungsform vermitteln die uop-Scheduler 3202, 3204, 3206 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
In mindestens einer Ausführungsform weist der Ausführungsblock 3211 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netz 3208, ein(e) Gleitkommaregisterdatei/Umgehungsnetz („eine FP-Registerdatei/Umgehungs-Netz“) 3210, Adressgenerierungseinheiten („AGUs“) 3212 und 3214, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 3216 und 3218, eine langsame arithmetische Logikeinheit („langsame ALU“) 3220, eine Gleitkomma-ALU („FP“) 3222 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 3224 auf. In mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netz 3208 und ein Gleitkomma-Registerdatei/Umgehungs-Netz 3210 hier auch als „Registerdateien 3208, 3210“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 3212 und 3214, die schnellen ALUs 3216 und 3218, die langsame ALU 3220, die Gleitkomma-ALU 3222 und die Gleitkomma-Bewegungseinheit 3224 hier auch als „Ausführungseinheiten 3212, 3214, 3216, 3218, 3220, 3222 und 3224“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock 3211 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzen, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform können die Registernetze 3208, 3210 zwischen den uop-Schedulern 3202, 3204, 3206 und den Ausführungseinheiten 3212, 3214, 3216, 3218, 3220, 3222 und 3224 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netz 3208 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netz 3210 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registernetze 3208, 3210 ohne Einschränkung ein Umgehungsnetz aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registernetze 3208, 3210 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netz 3208 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netz 3210 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 3212, 3214, 3216, 3218, 3220, 3222, 3224 Befehle ausführen. In mindestens einer Ausführungsform speichern Registernetze 3208, 3210 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 3200 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 3212, 3214, 3216, 3218, 3220, 3222, 3224 aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3222 und die Gleitkomma-Bewegungseinheit 3224 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 3222 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 3216, 3218 weitergeleitet werden. In mindestens einer Ausführungsform können die schnellen ALUS 3216, 3218 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 3220, da die langsame ALU 3220 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 3212, 3214 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 3216, die schnelle ALU 3218 und die langsame ALU 3220 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 3216, die schnelle ALU 3218 und die langsame ALU 3220 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3222 und die Gleitkomma-Bewegungseinheit 3224 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen, so dass 128 Bit breite gepackte Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die uop-Scheduler 3202, 3204, 3206 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 3200, da uops spekulativ geplant und im Prozessor 3200 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. In mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform können sich „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. In mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Ausführungsblock 3211 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere der im Ausführungsblock 3211 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 3211 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
33 zeigt gemäß mindestens einer Ausführungsform einen Deep-Learning-Anwendungsprozessor 3300. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 3300 Anweisungen, die, wenn sie vom Deep-Learning-Anwendungsprozessor 3300 ausgeführt werden, bewirken, dass der Deep-Learning-Anwendungsprozessor 3300 einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Verfahren ausführt. In mindestens einer Ausführungsform handelt es sich bei dem Deep-Learning-Anwendungsprozessor 3300 um eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 3300 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 3300 ohne Einschränkung Verarbeitungscluster 3310(1 )-3310(12), Inter-Chip-Verbindungen („ICLs“) 3320(1)-3320(12), Inter-Chip-Steuerungen („ICCs“) 3330(1)-3330(2), Speicher mit hoher Bandbreite der zweiten Generation („HBM2“) 3340(1)-3340(4), Speichersteuerungen („Mem Ctrlrs“) 3342(1)-3342(4), eine physikalische Schicht für Speicher mit hoher Bandbreite („HBM PHY“) 3344(1)-3344(4), eine Management-Steuerungs-Zentraleinheit („Management-Controller-CPU“) 3350, einen Block für serielle periphere Schnittstellen, integrierte Schaltungen und allgemeine Eingaben/Ausgaben („SPI, I²C, GPIO“) 3360, eine Express-Steuerung für periphere Komponentenverbindungen und einen Block für direkten Speicherzugriff („PCIe-Steuerung und DMA“) 3370 und einen Express-Anschluss für periphere Komponentenverbindungen mit sechzehn Bahnen („PCI Express x 16“) 3380.
In mindestens einer Ausführungsform können Verarbeitungscluster 3310 Operationen für Deep Learning durchführen, einschließlich Inferenz- oder Vorhersageoperationen basierend auf Gewichtungsparametern, die mit einer oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 3310 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 3300 eine beliebige Anzahl und Art von Verarbeitungsclustern 3300 umfassen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 3320 bidirektional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 3320 und die Inter-Chip-Steuerungen 3330 mehreren Deep-Learning-Anwendungsprozessoren 3300, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzen ausgestaltet sind. In mindestens einer Ausführungsform kann der Deep Learning-Anwendungsprozessor 3300 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 3320 und ICCs 3330 aufweisen.
In mindestens einer Ausführungsform stellen die HBM2s 3340 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 3340(i) ist in mindestens einer Ausführungsform sowohl der Speichersteuerung 3342(i) als auch der HBM PHY 3344(i) zugeordnet, wobei „i“ eine beliebige ganze Zahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 3340 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichersteuerungen 3342 und HBM PHYs 3344 zugeordnet sein. In mindestens einer Ausführungsform können SPI, I²C, GPIO 3360, PCIe-Steuerung und DMA 3370 und/oder PCIe 3380 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards in einer technisch geeigneten Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 1615 wird zum Inferenzieren und/oder Trainieren von Operationen verwendet, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit 16A und/oder 16B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 3300 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3300 verwendet, um Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. einem neuronalen Netz), das von einem anderen Prozessor oder System oder vom Deep Learning-Anwendungsprozessor 3300 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 3300 verwendet werden, um einen oder mehrere hierin beschriebene Anwendungsfälle eines neuronalen Netzes durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
34 zeigt ein Blockdiagramm eines neuromorphen Prozessors 3400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3400 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 3400 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 3402 innerhalb des neuromorphen Prozessors 3400 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 3402 und ihre Komponenten unter Verwendung von Schaltungsanordnungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3400 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 3402 umfassen, aber jede geeignete Anzahl von Neuronen 3402 kann verwendet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 3402 einen Neuroneneingang 3404 und einen Neuronenausgang 3406 umfassen. In mindestens einer Ausführungsform können die Neuronen 3402 Ausgaben generieren, die an Eingänge anderer Instanzen von Neuronen 3402 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Eingänge 3404 und Ausgänge 3406 der Neuronen über Synapsen 3408 miteinander verbunden sein.
In mindestens einer Ausführungsform können Neuronen 3402 und Synapsen 3408 so miteinander verbunden sein, dass der neuromorphe Prozessor 3400 arbeitet, um vom neuromorphen Prozessor 3400 empfangene Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 3402 einen Ausgabeimpuls („Spike“) senden („feuern“), wenn die über den Neuroneneingang 3404 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 3402 die an den Neuroneneingängen 3404 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 3402 beispielsweise als Integrate-and-Fire-Neuronen mit Leckstrom (leaky integrate-and-fire neuron) implementiert sein, wobei das Neuron 3402 eine Ausgabe unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion generieren („feuern“) kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom die an den Eingängen 3404 des Neurons empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leckstrom) anwenden, um das Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom feuern, wenn mehrere Eingabesignale an den Neuroneneingängen 3404 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotenzial zu niedrig abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 3402 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 3402 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder eine Logik umfassen, die einen Ausgangsspike am Neuronenausgang 3406 generieren bzw. generiert, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf die Neuroneneingabe 3404 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 3402, sobald es feuert, zuvor erhaltene Eingaben verwerfen, indem es beispielsweise ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 3402, sobald das Membranpotenzial auf 0 zurückgesetzt ist, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 3402 über Synapsen 3408 miteinander verbunden sein. In mindestens einer Ausführungsform können Synapsen 3408 arbeiten, um Signale von einem Ausgang eines ersten Neurons 3402 zu einem Eingang eines zweiten Neurons 3402 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 3402 Informationen über mehr als eine Instanz der Synapse 3408 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen eines neuronalen Ausgangs 3406 über eine Instanz einer Synapse 3408 mit einer Instanz eines neuronalen Eingangs 3404 in demselben Neuron 3402 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 3402, die eine über eine Instanz einer Synapse 3408 zu übertragende Ausgabe generiert, als „präsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 3408 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 3402, die eine über eine Instanz einer Synapse 3408 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 3408 bezeichnet werden. Da eine Instanz eines Neurons 3402 Eingaben von einer oder mehreren Instanzen einer Synapse 3408 empfangen und auch Ausgaben über eine oder mehrere Instanzen einer Synapse 3408 übertragen kann, kann eine einzelne Instanz eines Neurons 3402 in mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 3408 sein.
In mindestens einer Ausführungsform können die Neuronen 3402 in einer oder mehreren Schichten organisiert sein. Jede Instanz eines Neurons 3402 kann in mindestens einer Ausführungsform einen Neuronenausgang 3406 aufweisen, der sich über eine oder mehrere Synapsen 3408 zu einem oder mehreren Eingängen 3404 auffächern kann. In mindestens einer Ausführungsform können die Ausgänge 3406 von Neuronen 3402 in einer ersten Schicht 3410 mit Eingängen 3404 von Neuronen 3402 in einer zweiten Schicht 3412 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 3410 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 3402 in einer Instanz einer ersten Schicht 3410 zu jeder Instanz eines Neurons 3402 in einer zweiten Schicht 3412 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 3410 als „vollständig vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 3402 in einer Instanz einer zweiten Schicht 3412 zu weniger als allen Instanzen eines Neurons 3402 in einer dritten Schicht 3414 auffächern. In mindestens einer Ausführungsform kann eine zweite Schicht 3412 als eine „spärlich vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 3402 in der zweiten Schicht 3412 zu Neuronen 3402 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 3402 in (derselben) zweiten Schicht 3412. In mindestens einer Ausführungsform kann die zweite Schicht 3412 als eine „rekurrente Schicht“ bezeichnet werden. Der neuromorphe Prozessor 3400 kann in mindestens einer Ausführungsform ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feedforward-Schichten umfassen, einschließlich, ohne Einschränkung, sowohl spärlich vernetzte Feedforward-Schichten als auch vollständig vernetzte Feedforward-Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3400 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen umfassen, um Synapsen 3408 mit Neuronen 3402 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3400 ohne Einschränkung eine Schaltungsanordnung oder Logik umfassen, die es ermöglicht, dass Synapsen je nach Bedarf basierend auf der Topologie eines neuronalen Netzes und dem Fan-in/-out von Neuronen verschiedenen Neuronen 3402 zugewiesen werden können. Beispielsweise können in mindestens einer Ausführungsform Synapsen 3408 unter Verwendung einer Verbindungsstruktur, wie z. B. einem Netz auf einem Chip, oder mit dedizierten Verbindungen mit Neuronen 3402 verbunden werden. In mindestens einer Ausführungsform können die Synapsenverbindungen und deren Komponenten unter Verwendung von Schaltungsanordnungen oder Logik implementiert sein.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
35 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das System 3500 einen oder mehrere Prozessoren 3502 und einen oder mehrere Grafikprozessoren 3508 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 3502 oder Prozessorkernen 3507 sein. In mindestens einer Ausführungsform ist das System 3500 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 3500 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 3500 ein Mobiltelefon, ein Smartphone, eine Rechenvorrichtung für Tablets oder eine mobile Interneteinrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 3500 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 3500 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 3502 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 3508 generiert ist.
In mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 3502 jeweils einen oder mehrere Prozessorkerne 3507 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 3507 so ausgestaltet, dass er eine bestimmte Befehlsfolge 3509 verarbeitet. In mindestens einer Ausführungsform kann die Befehlsfolge 3509 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 3507 jeweils eine andere Befehlsfolge 3509 verarbeiten, die Befehle aufweisen kann, um die Emulation anderer Befehlsfolgen zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 3507 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform weist der Prozessor 3502 einen Cache-Speicher 3504 auf. In mindestens einer Ausführungsform kann der Prozessor 3502 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 3502 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 3502 auch einen externen Cache (z. B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 3507 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 3506 im Prozessor 3502 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 3506 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessoren) 3502 mit einem oder mehreren Schnittstellenbus(en) 3510 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 3502 und anderen Komponenten im System 3500 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 3510 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 3510 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. In mindestens einer Ausführungsform weisen Prozessor(en) 3502 eine integrierte Speichersteuerung 3516 und einen Plattformsteuerungs-Hub 3530 auf. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 3516 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 3500, während der Plattform-Steuerungs-Hub (PCH) 3530 Verbindungen zu E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 3520 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichervorrichtung, eine Phasenwechsel-Speichervorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 3520 als Systemspeicher für das System 3500 arbeiten, um Daten 3522 und Befehle 3521 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 3502 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 3516 auch mit einem optionalen externen Grafikprozessor 3512 gekoppelt, der mit einem oder mehreren Grafikprozessoren 3508 in den Prozessoren 3502 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 3511 an den (die) Prozessor(en) 3502 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3511 eine oder mehrere interne Anzeigeeinrichtungen, wie z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, aufweisen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3511 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 3530 den Anschluss von Peripheriegeräten an die Speichervorrichtung 3520 und dem Prozessor 3502 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform weisen die E/A-Peripheriegeräte unter anderem eine Audio-Steuerung 3546, eine Netz-Steuerung 3534, eine Firmware-Schnittstelle 3528, einen drahtlosen Transceiver 3526, Berührungssensoren 3525 und eine Einrichtung zur Datenspeicherung 3524 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. In mindestens einer Ausführungsform kann die Datenspeichereinrichtung 3524 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 3525 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 3526 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 3528 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann die Netzsteuerung 3534 eine Netzwerkverbindung mit einem kabelgebundenen Netz ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzsteuerung (nicht dargestellt) mit dem Schnittstellenbus 3510 gekoppelt. In mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 3546 um eine mehrkanalige High-Definition-Audio-Steuerung. In mindestens einer Ausführungsform weist das System 3500 eine optionale Legacy-E/A-Steuerung 3540 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System 3500 auf. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3530 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 3542 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 3543, eine Kamera 3544 oder andere USB-Eingabeeinrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 3516 und des Plattformsteuerungs-Hubs 3530 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 3512, integriert sein. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3530 und/oder die Speichersteuerung 3516 extern bezüglich eines oder mehrerer Prozessor(en) 3502 sein. Zum Beispiel kann das System 3500 in mindestens einer Ausführungsform eine externe Speichersteuerung 3516 und einen Plattformsteuerungs-Hub 3530 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 3502 in Verbindung steht.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Grafikprozessor 3500 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3500 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
In mindestens einer Ausführungsform werden Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zu konstruieren, um qualitativ hochwertige Überlagerungen auf Navigationskarten zu erstellen und/oder von den Kameras des Fahrzeugs (z. B. des autonomen Fahrzeugs) aufgenommene Videos mit Werbung zu ergänzen. Das heißt, in einer Ausführungsform zeigt der Bildschirm des Fahrzeugs (oder die Glasscheibe oder ein beliebiges Anzeigeelement im Fahrzeug) die äußere Umgebung, aber mit einem Objekt oder einer Person (mit verformbaren Körperteilen), die ein Kleid trägt (gerendert unter Verwendung des hier beschriebenen konstruierten neuronalen Netzes) und gleichzeitig Navigationsinformationen liefert. Mit anderen Worten: Das hier beschriebene konstruierte neuronale Netz kann eine von den sensorischen Daten eines Fahrzeugs erzeugte Anzeige ergänzen, um ein Bild zu konstruieren. In einigen Ausführungsformen wird das Bild anhand von LIDAR-Daten erstellt.
36 ist ein Blockdiagramm eines Prozessors 3600 mit einem oder mehreren Prozessorkernen 3602A-3602N, einer integrierten Speichersteuerung 3614 und einem integrierten Grafikprozessor 3608, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 3600 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 3602N, der durch gestrichelte Kästchen dargestellt ist. In mindestens einer Ausführungsform weist jeder der Prozessorkerne 3602A-3602N eine oder mehrere interne Cache-Einheiten 3604A-3604N auf. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 3606.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 3604A-3604N und die gemeinsam genutzten Cache-Einheiten 3606 eine Cache-Speicherhierarchie innerhalb des Prozessors 3600 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 3604A-3604N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z. B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 3606 und 3604A-3604N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 3600 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 3616 und einen Systemagentenkern 3610 aufweisen. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 3616 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagenten-Kern 3610 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform weist der Systemagenten-Kern 3610 eine oder mehrere integrierte Speichersteuerungen 3614 auf, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 3602A-3602N Unterstützung für gleichzeitiges Multithreading auf. In mindestens einer Ausführungsform weist der Systemagentenkern 3610 Komponenten zur Koordinierung und zum Betrieb der Kerne 3602A-3602N während der Multithreading-Verarbeitung auf. In mindestens einer Ausführungsform kann der Systemagentenkern 3610 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 3602A-3602N und des Grafikprozessors 3608 aufweist.
In mindestens einer Ausführungsform weist der Prozessor 3600 zusätzlich einen Grafikprozessor 3608 zur Ausführung von Grafikverarbeitungsoperationen auf. In mindestens einer Ausführungsform ist der Grafikprozessor 3608 mit gemeinsamen Cache-Einheiten 3606 und dem Systemagenten-Kern 3610 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 3614 aufweist. In mindestens einer Ausführungsform weist der Systemagenten-Kern 3610 auch eine Anzeigesteuerung 3611 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 3611 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 3608 verbunden ist, oder sie kann in den Grafikprozessor 3608 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 3612 verwendet, um interne Komponenten des Prozessors 3600 zu verbinden. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 3608 über eine E/A-Verbindung 3613 mit der Ringverbindung 3612 verbunden.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 3613 mindestens eine von mehreren Arten von E/A-Verbindungen dar, die eine On-Package-E/A-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 3618, wie z. B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 3602A-3602N und der Grafikprozessor 3608 das eingebettete Speichermodul 3618 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 3602A-3602N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3602A-3602N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 3602A-3602N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 3602A-3602N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3602A-3602N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 3600 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Grafikprozessor 3608 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, (einem) Grafikkern(en) 3602, einer gemeinsamen Funktionslogik oder einer anderen Logik in 36 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Prozessors 3600 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
37 ist ein Blockdiagramm eines Grafikprozessors 3700, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 3700 über eine einem Speicher zugeordnete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 3700 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform weist der Grafikprozessor 3700 eine Speicherschnittstelle 3714 für den Zugriff auf den Speicher auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3714 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
In mindestens einer Ausführungsform weist der Grafikprozessor 3700 auch eine Anzeigesteuerung 3702 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 3720 zu steuern. In mindestens einer Ausführungsform weist die Anzeigesteuerung 3702 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 3720 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3720 eine interne oder externe Anzeigeeinrichtung sein. In mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 3720 um eine am Kopf getragene Anzeigeeinrichtung, wie z. B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. In mindestens einer Ausführungsform weist der Grafikprozessor 3700 eine Videocodec-Maschine 3706 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421 M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform weist der Grafikprozessor 3700 eine BLIT-Maschine (Block Image Transfer) 3704 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z. B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 3710 durchgeführt. In mindestens einer Ausführungsform ist die GPE 3710 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
In mindestens einer Ausführungsform weist die GPE 3710 eine 3D-Pipeline 3712 zur Durchführung von 3D-Operationen auf, wie z. B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 3712 weist in mindestens einer Ausführungsform programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 3715 erstellen. Während die 3D-Pipeline 3712 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 3710 in mindestens einer Ausführungsform auch eine Medien-Pipeline 3716 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform weist die Medienpipeline 3716 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 3706 durchzuführen. In mindestens einer Ausführungsform weist die Medien-Pipeline 3716 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 3715 zu erstellen. In mindestens einer Ausführungsform führen die erstellten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 3715 vorhanden sind.
In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3715 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 3712 und der Media-Pipeline 3716 erstellt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 3712 und die Medien-Pipeline 3716 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 3715, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. In mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3715 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. In mindestens einer Ausführungsform weist das Subsystem 3715 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Grafikprozessor 3700 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline 3712 verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3700 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
38 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 3810 eines Grafikprozessors gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 3810 eine Version der in 37 gezeigten GPE 3710. In mindestens einer Ausführungsform ist die Medienpipeline 3816 optional und darf nicht ausdrücklich in der GPE 3810 vorhanden sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3810 verbunden.
In mindestens einer Ausführungsform ist die GPE 3810 mit einem Befehlsstreamer 3803 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 3812 und/oder die Medienpipeline 3816 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 3803 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 3803 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 3812 und/oder die Medien-Pipeline 3816. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3812 und die Medien-Pipeline 3816 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3812 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z. B. Vertex- und Geometriedaten für die 3D-Pipeline 3812 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3816. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3812 und die Medien-Pipeline 3816 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 3814 weiterleiten. In mindestens einer Ausführungsform weist die Grafikkernanordnung 3814 einen oder mehrere Blöcke von Grafikkernen auf (z. B. Grafikkern(e) 3815A, Grafikkern(e) 3815B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. In mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz und die Inferenz- und/oder Trainingslogik 1615 in 16A und 16B einschließt.
In mindestens einer Ausführungsform weist die 3D-Pipeline 3812 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, RechenShader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 3814 gesendet werden. In mindestens einer Ausführungsform stellt die Grafikkernanordnung 3814 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) in den Grafikkernen 3815A-3815B der Grafikkernanordnung 3814 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
In mindestens einer Ausführungsform weist die Grafikkernanordnung 3814 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. In mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads generiert werden, die auf der Grafikkernanordnung 3814 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 3818 ausgegeben werden. Der URB 3818 kann in mindestens einer Ausführungsform Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 3818 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 3814 ausgeführt werden. In mindestens einer Ausführungsform kann der URB 3818 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 3814 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3820 verwendet werden.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3814 skalierbar, so dass die Grafikkernanordnung 3814 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 3810 basieren. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3814 mit der gemeinsamen Funktionslogik 3820 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 3814 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3820 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 3814 eine spezielle Zusatzfunktionalität bieten. In mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 3820 unter anderem eine Sampler-Einheit 3821, eine Mathematik-Einheit 3822 und eine Inter-Thread-Kommunikations- (ITC-) 3823 Logik auf. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3825 in der gemeinsam genutzten Funktionslogik 3820 vorhanden oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 3814 aufzunehmen. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3820 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 3814 gemeinsam genutzt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3820, die vom der Grafikkernanordnung 3814 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3826 innerhalb der Grafikkernanordnung 3814 vorhanden sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3826 innerhalb der Grafikkernanordnung 3814 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 3820 aufweisen. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3820 innerhalb der gemeinsam genutzten Funktionslogik 3826 der Grafikkernanordnung 3814 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3820 zugunsten der gemeinsam genutzten Funktionslogik 3826 innerhalb der Grafikkernanordnung 3814 ausgeschlossen.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Grafikprozessor 3810 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere ALUs verwenden, die in der 3D-Pipeline 3812, dem/den Grafikkern(en) 3815, der gemeinsam genutzten Funktionslogik 3826, der gemeinsam genutzten Funktionslogik 3820 oder einer anderen Logik in 38 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3810 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
39 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 3900, wie es hier in mindestens einer Ausführungsform beschrieben ist. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 in einer Grafikkernanordnung vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 3900, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 3900 einen festen Funktionsblock 3930 aufweisen, der mit mehreren Unterkernen 3901A-3901 F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
In mindestens einer Ausführungsform weist der Festfunktionsblock 3930 eine Geometrie-/Festfunktionspipeline 3936 auf, die von allen Unterkernen im Grafikprozessor 3900 gemeinsam genutzt werden kann, z. B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 3936 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform weist der feste Funktionsblock 3930 auch eine Grafik-SoC-Schnittstelle 3937, einen Grafik-Mikrocontroller 3938 und eine Medienpipeline 3939 auf. Die Grafik-SoC-Schnittstelle 3937 stellt in mindestens einer Ausführungsform eine Schnittstelle zwischen dem Grafikkern 3900 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3938 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 3900 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. In mindestens einer Ausführungsform weist die Medienpipeline 3939 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. In mindestens einer Ausführungsform implementiert die Medienpipeline 3939 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 3901A-3901 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 dem Grafikkern 3900 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3937 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 3900 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 3937 auch Energieverwaltungssteuerungen für den Grafikprozessorkern 3900 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 3900 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3939 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3936 und/oder Geometrie- und Festfunktionspipeline 3914) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3900 ausführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 3902A-3902F, 3904A-3904F von Ausführungseinheiten (EU) innerhalb der Unterkerne 3901A-3901F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 3900 aufweist, Arbeitslasten an einen von mehreren Grafikprozessor-Pfaden übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. In mindestens einer Ausführungsform weisen die Planungsvorgänge die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 3900 erleichtern, indem er dem Grafikkern 3900 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3900 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3900 mehr oder weniger als die dargestellten Unterkerne 3901A-3901 F aufweisen, bis zu N modulare Unterkerne. In mindestens einer Ausführungsform kann der Grafikkern 3900 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 3910, einen gemeinsam genutzten und/oder Cache-Speicher 3912, eine Geometrie-/Festfunktionspipeline 3914 sowie eine zusätzliche Festfunktionslogik 3916 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3910 logische Einheiten aufweisen (z. B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 3900 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 3912 kann in mindestens einer Ausführungsform ein Cache der letzten Ebene für N Unterkerne 3901A-3901 F innerhalb des Grafikkerns 3900 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3914 anstelle der Geometrie-/Festfunktionspipeline 3936 innerhalb des Festfunktionsblocks 3930 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
In mindestens einer Ausführungsform weist der Grafikkern 3900 eine zusätzliche Festfunktionslogik 3916 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 3900 aufweisen kann. In mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 3916 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie- und Festfunktions-Pipelines 3914, 3936, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 3916 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. In mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3916 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3916 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferenzierung des maschinellen Lernens umfassen.
In mindestens einer Ausführungsform weist jeder Grafik-Unterkern 3901 A-3901 F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform weisen die Grafik-Unterkerne 3901A-3901F mehrere EU-Arrays 3902A-3902F, 3904A-3904F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 3903A-3903F, einen 3D-Sampler (z. B. Textur) 3905A-3905F, einen Media-Sampler 3906A-3906F, einen Shader-Prozessor 3907A-3907F und einen gemeinsamen lokalen Speicher (SLM) 3908A-3908F auf. Die EU-Anordnungen 3902A-3902F, 3904A-3904F weisen in mindestens einer Ausführungsform jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3903A-3903F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Sampler 3905A-3905F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform können die 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. In mindestens einer Ausführungsform können die Mediensampler 3906A-3906F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Unterkern 3901A-3901 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 3901 A-3901 F ausgeführt werden, den gemeinsamen lokalen Speicher 3908A-3908F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in den Grafikprozessor 3910 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, einem Grafik-Mikrocontroller 3938, einer Geometrie- und FestfunktionsPipeline 3914 und 3936 oder einer anderen Logik in 39 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3900 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
40A und 40B zeigen die Thread-Ausführungslogik 4000, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 40A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 4000 verwendet wird. 40B veranschaulicht beispielhafte interne Details einer Grafik-Ausführungseinheit 4008 gemäß mindestens einer Ausführungsform.
Wie es in 40A dargestellt ist, weist die Thread-Ausführungslogik 4000 in mindestens einer Ausführungsform einen Shader-Prozessor 4002, einen Thread-Dispatcher 4004, einen Befehls-Cache 4006, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 4007A-4007N und 4008A-4008N, einen Sampler 4010, einen Daten-Cache 4012 und einen Datenanschluss 4014 auf. In mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 4008A-N oder 4007A-N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 4000 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 4006, Datenanschluss 4014, Sampler 4010 und Ausführungseinheiten 4007 oder 4008. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 4007A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 4007 und/oder 4008 so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 4007 und/oder 4008 hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 4002 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 4004 verteilen. In mindestens einer Ausführungsform weist der Thread-Dispatcher 4004 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 4007 und/oder 4008 zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. In mindestens einer Ausführungsform kann der Thread-Dispatcher 4004 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4007 und/oder 4008 einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme und/oder Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 4007 und/oder 4008, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 4007 und/oder 4008, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 4007 und/oder 4008 mit Anordnungen von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4007 und/oder 4008 Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 4009A-4009N mit einer Thread-Steuerungslogik (4011A-4011N) kombiniert werden, die den fusionierten EUs gemeinsam ist, wie z. B. eine Ausführungseinheit 4007A, die mit der Ausführungseinheit 4008A in die fusionierte Ausführungseinheit 4009A fusioniert ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer fusionierten EU-Gruppe je nach Ausführungsform variieren kann. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 4009A-4009N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 4009A beispielsweise eine erste EU 4007A, eine zweite EU 4008A und eine Thread-Steuerlogik 4011A auf, die der ersten EU 4007A und der zweiten EU 4008A gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 4011 A Threads, die auf der fusionierten Grafikausführungseinheit 4009A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 4009A-4009N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 4000 einen oder mehrere interne Befehls-Caches (z. B. 4006) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 4012) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 4010 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für MedienOperationen bereitzustellen. In mindestens einer Ausführungsform weist der Sampler 4010 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 4000 über die Thread-Erzeugungs- und Versandlogik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 4002 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 4002 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform leitet der Shader-Prozessor 4002 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 4004 an eine Ausführungseinheit (z. B. 4008A) weiter. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 4002 die Texturabtastlogik im Abtaster 4010, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenanschluss 4014 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 4000 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenanschluss 4014 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 4012) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
Wie in 40B dargestellt ist, kann eine Grafikausführungseinheit 4008 in mindestens einer Ausführungsform eine Befehlsabrufeinheit 4037, eine allgemeine Registerdateianordnung (GRF) 4024, eine architektonische Registerdateianordnung (ARF) 4026, einen Thread-Zuteiler 4022, eine Sendeeinheit 4030, eine Verzweigungseinheit 4032, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 4034 und einen Satz dedizierter ganzzahliger SIMD-ALUs 4035 aufweisen. In mindestens einer Ausführungsform weisen die GRF 4024 und die ARF 4026 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 4008 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 4026 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 4024 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 4026 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 4008 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 4008 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Zuteiler 4022 des Threads der Grafikausführungseinheit 4008 Anweisungen an eine der Sendeeinheiten 4030, Verzweigungseinheiten 4032 oder SIMD-FPU(s) 4034 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 4024 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 Kilobyte innerhalb der GRF 4024, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. Bei mindestens einer Ausführungsform, bei der sieben Threads auf 4 Kilobyte zugreifen können, kann die GRF 4024 insgesamt 28 Kilobyte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 4030 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine Verzweigungseinheit 4032 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 4008 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 4034 auf, um Gleitkommaoperationen durchzuführen. In mindestens einer Ausführungsform unterstützen die FPU(s) 4034 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 4034 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 4035 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 4008 in einer Grafik-Unterkern-Gruppierung (z. B. einem Unter-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 4008 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 4008 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1615 in die Thread-Ausführungslogik 4000 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen als der in den 16A oder 16B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die den ALU-Thread der Ausführungslogik 4000 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
41 zeigt eine Parallelverarbeitungseinheit („PPU“) 4100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 4100 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 4100 ausgeführt wird, die PPU 4100 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 4100 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 4100 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 4100 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu generieren. In mindestens einer Ausführungsform wird die PPU 4100 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 41 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 4100 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 4100 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform weist die PPU 4100 ohne Einschränkung eine Input/Output (E/A-)-Einheit 4106, eine Front-End-Einheit 4110, eine Scheduler-Einheit 4112, eine Arbeitsverteilungseinheit 4114, einen Hub 4116, ein Koppelfeld („XBar“) 4120, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 4118 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 4122 auf. In mindestens einer Ausführungsform ist die PPU 4100 mit einem Host-Prozessor oder anderen PPUs 4100 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 4108 verbunden. In mindestens einer Ausführungsform ist die PPU 4100 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über einen Systembus 4102 verbunden. In mindestens einer Ausführungsform ist die PPU 4100 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 4104 umfasst. In mindestens einer Ausführungsform weisen die Speichervorrichtungen 4104 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 4108 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 4100 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 4100 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 4108 über den Hub 4116 zu/von anderen Einheiten der PPU 4100 übertragen, wie z. B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 41 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 4106 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 41 nicht dargestellt) über den Systembus 4102 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 4106 mit dem Host-Prozessor direkt über den Systembus 4102 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 4106 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 4100, über den Systembus 4102 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4106 eine Peripheral Component Interconnect Express („PCIe“) Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4106 Schnittstellen für die Kommunikation mit externen Einrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 4106 über den Systembus 4102 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 4100 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 4106 decodierte Befehle an verschiedene andere Einheiten der PPU 4100, wie es von den Befehlen angegeben ist. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 4110 und/oder an den Hub 4116 oder andere Einheiten der PPU 4100, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 41 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 4106 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 4100 leitet.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 4100 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 4100 zugreifen können (z. B. Lese-/Schreibzugriff)-eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf diesen Puffer in einem mit dem Systembus 4102 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der E/A-Einheit 4106 über den Systembus 4102 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 4100, so dass die Front-End-Einheit 4110 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 4100 weiterleitet.
In mindestens einer Ausführungsform ist die Front-End-Einheit 4110 mit der Scheduler-Einheit 4112 gekoppelt, die verschiedene GPCs 4118 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 4112 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 4112 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 4118 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 4112 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 4118.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 4112 mit der Arbeitsverteilungseinheit 4114 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 4118 auswählt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 4114 eine Anzahl geplanter Tasks, die von der Planungseinheit 4112 empfangen wurden, und die Arbeitsverteilungseinheit 4114 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 4118. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z. B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 4118 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z. B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 4118 verarbeitet werden, so dass, wenn einer der GPCs 4118 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 4118 entfernt wird und eine andere Task aus einem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 4118 eingeplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 4118 im Leerlauf ist, z. B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 4118 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 4118 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 4114 mit einem oder mehreren GPCs 4118 über die XBar 4120. In mindestens einer Ausführungsform ist die XBar 4120 ein Verbindungsnetz, das viele Einheiten der PPU 4100 mit anderen Einheiten der PPU 4100 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 4114 mit einem bestimmten GPC 4118 verbindet. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 4100 über den Hub 4116 mit der XBar 4120 verbunden sein.
In mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 4112 verwaltet und von der Arbeitsverteilungseinheit 4114 an einen der GPCs 4118 weitergeleitet. Der GPC 4118 ist in mindestens einer Ausführungsform ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu generieren. In mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 4118 aufgenommen, über die XBar 4120 an einen anderen GPC 4118 weitergeleitet oder im Speicher 4104 abgelegt werden. In mindestens einer Ausführungsform können die Ergebnisse in den Speicher 4104 über Partitionseinheiten 4122 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 4104 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 4108 an eine andere PPU 4104 oder CPU übertragen werden. In mindestens einer Ausführungsform weist die PPU 4100 ohne Einschränkung eine Anzahl U von Partitionseinheiten 4122 auf, die einer Anzahl der mit der PPU 4100 verbundenen separaten und unterschiedlichen Speichervorrichtungen 4104 entspricht, was hier in Verbindung mit 43 ausführlicher beschrieben wird.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 4100 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 4100 ausgeführt, und die PPU 4100 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 4100 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 4100 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 43 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen, die der PPU 4100 zur Verfügung gestellt werden, vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor 4100 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von der PPU 4100 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 4100 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle von neuronalen Netzen auszuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
42 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 4200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 4200 um den GPC 4118 aus 41. In mindestens einer Ausführungsform weist jeder GPC 4200 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 4200 weist ohne Einschränkung einen Pipeline-Manager 4202, eine Pre-Raster-Operationseinheit („preROP“) 4204, eine Raster-Maschine 4208, ein Arbeitsverteilungs-Koppelfeld („WDX“) 4216, eine Speicherverwaltungseinheit („MMU“) 4218, einen oder mehrere Datenverarbeitungscluster („DPCs“) 4206 und jede geeignete Kombination von Teilen auf.
In mindestens einer Ausführungsform wird der Betrieb des GPC 4200 durch den Pipeline-Manager 4202 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 4202 die Konfiguration eines oder mehrerer DPCs 4206 für die Verarbeitung von Tasks, die dem GPC 4200 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 4202 mindestens einen von einem oder mehreren DPCs 4206, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 4206 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 4214 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 4202 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 4200 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im preROP 4204 und/oder in der Rastermaschine 4208 weitergeleitet werden können, während andere Pakete an DPCs 4206 zur Verarbeitung durch eine Primitivmaschine 4212 oder SM 4214 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 4202 mindestens einen der DPCs 4206 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die preROP-Einheit 4204 so ausgestaltet, dass sie die von der Rastermaschine 4208 und den DPCs 4206 generierten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 4122 weiterleitet, die oben in Verbindung mit 41 ausführlicher beschrieben ist. In mindestens einer Ausführungsform ist die preROP-Einheit 4204 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform weist die Rastermaschine 4208 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 4208 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und generiert Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu generieren; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu generieren. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 4208 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in DPC 4206 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 4206, der in der GPC 4200 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 4210, eine Primitiv-Maschine 4212, einen oder mehrere SMs 4214 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform steuert die MPC 4210 den Betrieb der DPC 4206 und leitet die vom Pipeline-Manager 4202 empfangenen Pakete an die entsprechenden Einheiten im DPC 4206 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 4212 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 4214 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 4214 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 4214 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SlMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Befehlen aus. In mindestens einer Ausführungsform implementiert der SM 4214 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage dieses gemeinsamen Satzes von Befehlen verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die gemeinsame Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 4214 wird hier ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 4218 eine Schnittstelle zwischen dem GPC 4200 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 4122 in 41) bereit, und die MMU 4218 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. In mindestens einer Ausführungsform stellt die MMU 4218 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um die dem GPC 4200 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird GPC 4200 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem GPC 4200 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der GPC 4200 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes auszuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
43 zeigt eine Speicherpartitionseinheit 4300 einer Parallelverarbeitungseinheit („PPU“) bei mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 4300 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 4302, einen Level Two („L2“)-Cache 4304, eine Speicherschnittstelle 4306 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 4306 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 4306 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 4306, wobei U eine positive ganze Zahl ist, mit einer Speicherschnittstelle 4306 pro Paar von Partitionseinheiten 4300, wobei jedes Paar von Partitionseinheiten 4300 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 4306 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf einem physischen Gehäuse mit der PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y = 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet in mindestens einer Ausführungsform eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 4300 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 4108 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen generieren, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 4300 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 4104 aus 41 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 4300 abgerufen und im L2-Cache 4304 gespeichert, der sich auf dem Chip befindet und in mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 4300 weist in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 4214 in 42 einen Level 1 Cache („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 4214 zugeordnet ist, und Daten aus dem L2-Cache 4304 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 4214 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 4304 mit der Speicherschnittstelle 4306 und der XBar 4120 verbunden, wie es in 41 dargestellt ist.
Die ROP-Einheit 4302 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 4302 eine Tiefenprüfung in Verbindung mit der Rastermaschine 4208, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 4208 erhält. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit einem Fragment verbundenen Probenort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 4302 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 4208, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass eine Anzahl der Partitionseinheiten 4300 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 4302 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 4302 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein von der ROP-Einheit 4302 generiertes Ergebnis über das XBar 4120 weiterzuleiten ist.
44 zeigt einen Streaming-Multiprozessor („SM“) 4400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 4400 der SM aus 42. In mindestens einer Ausführungsform weist der SM 4400 ohne Einschränkung einen Befehls-Cache 4402, eine oder mehrere Scheduler-Einheiten 4404, eine Registerdatei 4408, einen oder mehrere Verarbeitungskerne („Cores“) 4410, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 4412, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 4414, ein Verbindungsnetz 4416, einen gemeinsamen Speicher/L1-Cache 4418 und eine beliebige geeignete Kombination davon auf.
In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 4400 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 4404 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 4400 zugewiesen sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 4404 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 4404 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 4410, SFUs 4412 und LSUs 4414) verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. In mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
In mindestens einer Ausführungsform ist eine Dispatcher-Einheit 4406 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 4404 weist ohne Einschränkung zwei Dispatcher-Einheiten 4406 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. In mindestens einer Ausführungsform weist jede Scheduler-Einheit 4404 eine einzelne Dispatcher-Einheit 4406 oder zusätzliche Dispatcher-Einheiten 4406 auf.
In mindestens einer Ausführungsform weist jeder SM 4400 ohne Einschränkung eine Registerdatei 4408 auf, die einen Satz von Registern für Funktionseinheiten des SM 4400 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 4408 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 4408 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 4408 zwischen verschiedenen Warps aufgeteilt, die von dem SM 4400 ausgeführt werden, und die Registerdatei 4408 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 4400 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 4410, wobei L eine positive ganze Zahl ist. In mindestens einer Ausführungsform weist der SM 4400 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 4410 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 4410 ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754 -2608 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform weisen die Verarbeitungskerne 4410 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 4410 vorhanden. In mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und Inferenzierung von neuronalen Netzen. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Adition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA-C++-Programm aus effizient zu nutzen. In mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 4400 ohne Einschränkung M SFUs 4412, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform weisen die SFUs 4412 ohne Einschränkung eine Baum-Traversierungseinheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur traversiert. In mindestens einer Ausführungsform weisen die SFUs 4412 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 4400 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 4418 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform weist jeder SM 4400, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 4400 umfasst, ohne Einschränkung, N LSUs 4414, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 4418 und der Registerdatei 4408 implementieren. Das Verbindungsnetz 4416 verbindet in mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 4408 und die LSU 4414 mit der Registerdatei 4408 und dem gemeinsamen Speicher/L1-Cache 4418. In mindestens einer Ausführungsform ist das Verbindungsnetz 4416 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 4408 verbindet und die LSUs 4414 mit der Registerdatei 4408 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 4418 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 4418 eine Anordnung von On-Chip-Speicher, der in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 4400 und der Primitiv-Maschine und zwischen Threads im SM 4400 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 4418 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 4400 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 4418 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 4418, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzerSpeicherfunktionalität in einem einzigen Speicherblock bietet in mindestens einerAusführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genjtzt werden, z.B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1–Cache 4418 kann der gemeinsam genutzteSpeicher/L1–Cache 4418 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete daten mit hoher Bandbreite und geringer Latenz bieten. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zurGrafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen,dass jeder thread eindeutige Ergebnisse generiert, wobei der SM 4400 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Specicher/L1–Cache 4418 zur Kommunikation zwischen Threads und die LSU 4414 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 4418 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 4400, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 4404 verwenden kann, um neue Arbeiten auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichervorrichtungen aufweist. In mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 1615 werden hier in Verbindung mit den 16A und/oder 16B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, z. B. ein neuronales Netz, zu trainieren, um die dem SM 4400 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 4400 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 4400 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann SM der 4400 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes durchzuführen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
Es werden Ausführungsformen offenbart, die mit einer virtualisierten Rechenplattform für weiterentwickeltes Rechnen in Bezug stehen, wie etwa Bildinferenz und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können Ausführungsformen Radiografie, Magnetresonanztomografie (MRT), Nuklearmedizin, Ultraschall, Sonografie, Elastografie, fotoakustische Bildgebung, Tomografie, Echokardiografie, funktionelle Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen damit assoziierten Prozesse zusätzlich oder alternativ ohne Einschränkung in der Forensikanalyse, der Detektion und Bildgebung des Untergrunds (z. B. Ölexploration, Archäologie, Paläontologie usw.), der Topografie, der Ozeanografie, der Geologie, der Osteologie, der Meteorologie, der intelligenten Bereichs- oder Objektverfolgung und -überwachung, der Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und/oder der Genomik und Gensequenzierung verwendet werden.
Unter Bezugnahme auf 45 ist 45 ein beispielhaftes Datenablaufdiagramm für einen Prozess 4500 zum Generieren und Einsetzen einer Bildverarbeitungs- und -inferenzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4500 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 4502 eingesetzt werden, wie etwa medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 4500 zum Durchführen einer Genomanalyse und -inferenz an Sequenzierungsdaten eingesetzt werden. Beispiele für Genomanalysen, die unter Verwendung der hierin beschriebenen Systeme und Prozesse durchgeführt werden können, beinhalten ohne Einschränkung Varianten-Calling, Mutationsdetektion und Quantifizierung der Genexpression.
In mindestens einer Ausführungsform kann der Prozess 4500 innerhalb eines Trainingssystems 4504 und/oder eines Einsatzsystems 4506 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 4504 verwendet werden, um das Training, den Einsatz und die Implementation von Modellen des maschinellen Lernens (z. B. neuronale Netze, Objektdetektionsalgorithmen, Algorithmen des maschinellen Sehens usw.) zur Verwendung in dem Einsatzsystem 4506 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 4506 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung ablädt, um die Infrastrukturanforderungen in der Einrichtung 4502 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 4506 eine gestraffte Plattform zum Auswählen, individuellen Anpassen und Implementieren virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsvorrichtungen in der Einrichtung 4502 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder andere Vorrichtungstypen generiert werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 4506 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in weiterentwickelten Verarbeitungs- und Inferenzpipelines verwendet werden, Modelle des maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens in der Einrichtung 4502 unter Verwendung von Daten 4508 (wie etwa Bildgebungsdaten) trainiert werden, die in der Einrichtung 4502 generiert wurden (und auf einem oder mehreren Servern eines Bildarchivierungs- und Kommunikationssystems (picture archiving and communication system - PACS) in der Einrichtung 4502 gespeichert sind), und sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 4508 aus einer anderen Einrichtung oder anderen Einrichtungen (z. B. einem anderen Krankenhaus, Labor, einer anderen Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 4504 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Generieren von funktionierenden, einsatzfähigen Modellen des maschinellen Lernens für das Einsatzsystem 4506 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierungsdatenbank 4524 durch Objektspeicher unterstützt werden, der Versionierung und Objekt-Metadaten unterstützen kann. In mindestens einer Ausführungsform kann der Zugriff auf den Objektspeicher zum Beispiel durch eine mit Cloud-Speicher (z. B. einer Cloud 4626 aus 46) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform erfolgen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens innerhalb der Modellregistrierungsdatenbank 4524 durch Entwickler oder Partner eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, modifiziert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit zweckmäßigen Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu assoziieren, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainingspipeline4604 (46) ein Szenario beinhalten, in dem die Einrichtung 4502 ihr eigenes Modell des maschinellen Lernens trainiert oder ein bestehendes Modell des maschinellen Lernen aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 4508, die durch Bildgebungsvorrichtung(en), Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen generiert wurden, empfangen werden. In mindestens einer Ausführungsform kann, sobald Bildgebungsdaten 4508 empfangen werden, die KI-gestützte Annotation 4510 verwendet werden, um beim Generieren von Annotationen zu helfen, die den Bildgebungsdaten 4508 entsprechen, die als Ground-Truth-Daten für ein Modell des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 4510 ein oder mehrere Modelle des maschinellen Lernens (z. B. faltende neuronal Netze (CNNs)) beinhalten, die darauf trainiert werden können, Annotationen zu generieren, die bestimmten Typen von Bildgebungsdaten 4508 (z. B. von bestimmten Vorrichtungen) und/oder bestimmten Typen von Anomalien in den Bildgebungsdaten 4508 entsprechen. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 4510 dann direkt verwendet oder unter Verwendung eines Annotationswerkzeugs (z. B. von einem Forscher, Kliniker, Arzt, Wissenschaftler usw.) eingestellt oder fein abgestimmt werden, um Ground-Truth-Daten zu generieren. In mindestens einer Ausführungsform können in einigen Beispielen beschriftete Klinikdaten 4512 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 4510, beschrifteten Klinikdaten 4512 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 4516 bezeichnet werden und durch das Einsatzsystem 4506 verwendet werden, wie hierin beschrieben.
In mindestens einer Ausführungsform kann die Trainingspipeline 4604 (46) ein Szenario beinhalten, in dem die Einrichtung 4502 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 4506 benötigt, die Einrichtung 4502 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein bestehendes Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 4524 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierungsdatenbank 4524 Modelle des maschinellen Lernens beinhalten, die zum Durchführen einer Vielfalt von unterschiedlichen Inferenzierungs-Tasks an Bildgebungsdaten trainiert sind. In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 4524 an Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 4502 trainiert worden sein (z. B. Einrichtungen, die sich an einem anderen Ort befinden). In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens an Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Trainieren an Bildgebungsdaten von einem spezifischen Ort an diesem Ort oder mindestens auf eine Weise stattfinden, mit der die Vertraulichkeit der Bildgebungsdaten geschützt wird oder die Übermittlung der Bildgebungsdaten außerhalb der Räumlichkeiten eingeschränkt wird (z. B. zur Einhaltung von HIPAA-Vorschriften, Datenschutzvorschriften usw.). In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierungsdatenbank 4524 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens dann in einer beliebigen Anzahl von anderen Einrichtungen erneut trainiert oder aktualisiert werden und ein erneut trainiertes oder aktualisiertes Modell kann in der Modellregistrierungsdatenbank 4524 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 4524 ausgewählt werden - und als Ausgabemodell 4516 bezeichnet werden - und in dem Einsatzsystem 4506 verwendet werden, um einen oder mehrere Verarbeitungs-Tasks für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline4604 (46) in einem Szenario verwendet werden, das beinhaltet, dass die Einrichtung 4502 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 4506 erfordert, die Einrichtung 4502 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus der Modellregistrierungsdatenbank 4524 ausgewähltes Modell des maschinellen Lernens aufgrund von Unterschieden bei den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modells des maschinellen Lernens verwendeten Trainingsdaten, der Verschiedenartigkeit der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 4502 generierten Bildgebungsdaten 4508 fein abgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 4510 verwendet werden, um beim Generieren von Annotationen zu helfen, die den Bildgebungsdaten 4508 entsprechen, die als Ground-Truth-Daten für das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform können beschriftete Klinikdaten 4512 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 4514 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 4514 - z. B. KI-gestützte Annotationen 4510, beschriftete Klinikdaten 4512 oder eine Kombination davon - als Ground-Truth-Daten für das erneute Training oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 4506 Software 4518, Dienste 4520, Hardware 4522 und/oder andere Komponenten, Merkmale und Funktionalitäten beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 4506 einen Software-„Stapel“ beinhalten, sodass die Software 4518 auf den Diensten 4520 aufgebaut sein kann und die Dienste 4520 verwenden kann, um einige oder alle Verarbeitungs-Tasks durchzuführen, und die Dienste 4520 und die Software 4518 können auf der Hardware 4522 aufgebaut sein und die Hardware 4522 verwenden, um Verarbeitungs-, Speicher- und/oder andere Rechen-Tasks des Einsatzsystems 4506 auszuführen.
In mindestens einer Ausführungsform kann die Software 4518 eine beliebige Anzahl von unterschiedlichen Containern beinhalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung einen oder mehrere Verarbeitungs-Tasks in einer weiterentwickelten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferenz, Objektdetektion, Merkmalsdetektion, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann für jeden Typ von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonografie, Echokardiografie usw.), Sequenzierungsvorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern vorhanden sein, die einen Datenverarbeitungs-Task in Bezug auf Bildgebungsdaten 4508 (oder andere Datentypen, wie etwa die hierin beschriebenen), die durch eine Vorrichtung generiert werden, durchführen können. In mindestens einer Ausführungsform kann eine weiterentwickelte Verarbeitungs- und Inferenzpipeline auf Grundlage von Auswahlen unterschiedlicher Container definiert werden, die zum Verarbeiten von Bildgebungsdaten 4508 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bildgebungsdaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 4502 nach dem Verarbeiten durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie etwa Daten der digitalen Bildgebung und Kommunikation in der Medizin (digital imaging and communications in medicine - DICOM), Daten eines Radiologieinformationssystems (radiology information system - RIS), Daten eines Klinikinformationssystems (clinical information system - CIS), Daten zum Aufruf einer entfernten Prozedur (remote procedure call - RPC), Daten, die im Wesentlichen mit einer Schnittstelle zur Darstellungszustandsübermittlung (representation state transfer - REST) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 4502). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 4518 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet werden (wie hierin detaillierter beschrieben) und ein virtuelles Instrument kann Dienste 4520 und Hardware 4522 ausnutzen, um einige oder alle Verarbeitungs-Tasks von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 4508) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Rohdaten- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 4506, wie etwa einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentativ sein, die durch eine oder mehrere Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder andere Vorrichtungstypen generiert werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann Nachverarbeitung an einer Ausgabe eines oder mehrerer Inferenzierungs-Tasks oder anderer Verarbeitungs-Tasks einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Reaktion auf eine Inferenzanforderung). In mindestens einer Ausführungsform können Inferenzierungs-Tasks durch ein oder mehrere Modelle des maschinellen Lernens durchgeführt werden, wie etwa trainierte oder eingesetzte neuronale Netze, die Ausgabemodelle 4516 des Trainingssystems 4504 beinhalten können.
In mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem Container(n) eingekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die dazu in der Lage ist, sich auf Modelle des maschinellen Lernens zu beziehen. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugriffsbeschränkten) Bereich einer Containerregistrierungsdatenbank (hierin detaillierter beschrieben) veröffentlicht werden und trainierte oder eingesetzte Modelle können in der Modellregistrierungsdatenbank 4524 gespeichert und mit einer oder mehreren Anwendungen assoziiert werden. In mindestens einer Ausführungsform können Abbilder von Anwendungen (z. B. Containerabbilder) in einer Containerregistrierungsdatenbank verfügbar sein und sobald es durch einen Benutzer aus einer Containerregistrierungsdatenbank für den Einsatz in einer Pipeline ausgewählt wurde, kann ein Abbild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu generieren.
In mindestens einer Ausführungsform können Entwickler (z. B. Software-Entwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. als Container) zum Durchführen von Bildverarbeitung und/oder Inferenz an zugeführten Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software-Entwicklungskits (software development kit - SDK) durchgeführt werden, das mit einem System assoziiert ist (um z. B. sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine Anwendung, die entwickelt wird, lokal (z. B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK geprüft werden, das mindestens einige der Dienste 4520 als System (z. B. System4600 aus 46) unterstützen kann. Da DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, und aufgrund einer Variation der Daten, kann ein Entwickler in mindestens einer Ausführungsform für das Verwalten (z. B. das Festlegen von Konstrukten für, den Einbau von Vorverarbeitung in eine Anwendung usw.) der Extraktion und Vorbereitung eingehender DICOM-Daten zuständig sein. In mindestens einer Ausführungsform kann eine Anwendung, sobald sie durch das System 4600 validiert wurde (z. B. bezüglich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierungsdatenbank zur Auswahl und/oder Implementation durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um einen oder mehrere Verarbeitungs-Tasks in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container durch ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 4600 aus 46) teilen. In mindestens einer Ausführungsform können abgeschlossene und validierte Anwendungen oder Container in einer Containerregistrierungsdatenbank gespeichert werden und damit assoziierte Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 4524 gespeichert werden. In mindestens einer Ausführungsform kann eine anfordernde Entität (z. B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenz- oder Bildverarbeitungsanforderung bereitstellt - eine Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 4524 nach einer Anwendung, einem Container, einem Datensatz, einem Modell des maschinellen Lernens usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung absenden. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen damit assoziierte Patientendaten) beinhalten, die zum Durchführen einer Anforderung notwendig sind, und/oder eine Auswahl von Anwendung(en) und/oder Modellen des maschinellen Lernens beinhalten, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 4506 (z. B. eine Cloud) übergeben werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 4506 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 4524 beinhalten. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline generiert wurden, die Ergebnisse als Referenz an einen Benutzer zurückgegeben werden (z. B. zur Ansicht in einer Ansichtanwendungssuite, die auf einer lokalen Arbeitsstation oder einem lokalen Endgerät in den Räumlichkeiten ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse Anomaliedetektion in Röntgenbildern, CT-Scans, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 4520 ausgenutzt werden. In mindestens einer Ausführungsform können die Dienste 4520 Rechendienste, Dienste für künstliche Intelligenz (Kl), Visualisierungsdienste und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können die Dienste 4520 eine Funktionalität bereitstellen, die eine oder mehrere Anwendungen in der Software 4518 gemeinsam haben, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der durch Anwendungen aufgerufen oder ausgenutzt werden kann. In mindestens einer Ausführungsform kann die durch die Dienste 4520 bereitgestellte Funktionalität dynamisch und effizienter laufen, während sie ebenfalls gut skalierbar ist, indem es Anwendungen erlaubt wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 4630 (46). Anstatt dass jede Anwendung, die eine gleiche Funktionalität teilt, die durch einen Dienst 4520 angeboten wird, eine entsprechende Instanz des Dienstes 4520 aufweisen muss, kann der Dienst 4520 in mindestens einer Ausführungsform von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenz-Engine beinhalten, der/die als nicht einschränkende Beispiele zum Ausführen von Detektions- oder Segmentierungs-Tasks verwendet werden kann. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPU-beschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie etwa Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 4520 einen KI-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomaliedetektion (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modell(e) des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle des maschinellen Lernens für Segmentierungs-Tasks beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um Modelle des maschinellen Lernens zum Durchführen einer oder mehrerer mit Segmentierungs-Tasks assoziierten Verarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform kann die Software 4518, die eine weiterentwickelte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomaliedetektionsanwendung beinhaltet, gestrafft werden, da jede Anwendung einen gleichen Inferenzdienst zum Durchführen eines oder mehrerer Inferenzierungs-Tasks aufrufen kann.
In mindestens einer Ausführungsform kann die Hardware 4522 GPUs, CPUs, Grafikkarten, ein Kl-/Deep-Learning-System (z. B. einen Kl-Supercomputer wie etwa das DGX-Supercomputersystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können unterschiedliche Typen von Hardware 4522 verwendet werden, um eine effiziente, speziell entwickelte Unterstützung für Software 4518 und Dienste 4520 in dem Einsatzsystem 4506 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 4502), innerhalb eines Kl/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 4506 implementiert werden, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarktdetektion (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen in den Räumlichkeiten beinhalten, die GPUs ausnutzen können, um Bildgebungsdaten zu generieren, die für die Anatomie eines Probanden repräsentativ sind.
In mindestens einer Ausführungsform können die Software 4518 und/oder die Dienste 4520 als nicht einschränkende Beispiele für die GPU-Verarbeitung in Bezug auf Deep Learning, maschinelles Lernen und/oder Datenverarbeitung mit hoher Rechenleistung optimiert sein. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 4506 und/oder des Trainingssystems 4504 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Rechensystemen mit hoher Rechenleistung mit GPU-optimierter Software (z. B. Hardware- und Software-Kombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können Rechenzentren mit HIPAA-Bestimmungen konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf den Schutz von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 4522 eine beliebige Anzahl von GPUs beinhalten, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, aufgerufen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Tasks, Tasks des maschinellen Lernens oder anderen Rechen-Tasks beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung von KI-/Deep-Learning-Supercomputer(n) und/oder GPU-optimierter Software (z. B. wie auf DGX-Systemen von NVIDIA bereitgestellt) als Hardware-Abstraktions- und - Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
46 ist eine Systemdarstellung für ein beispielhaftes System 4600 zum Generieren und Einsetzen einer Bildgebungseinsatzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 4600 verwendet werden, um den Prozess 4500 aus 45 und/oder andere Prozesse, einschließlich weiterentwickelter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 4600 das Trainingssystem 4504 und das Einsatzsystem 4506 beinhalten. In mindestens einer Ausführungsform können das Trainingssystem 4504 und das Einsatzsystem 4506 unter Verwendung von Software 4518, Diensten 4520 und/oder Hardware 4522, wie hierin beschrieben, implementiert werden.
In mindestens einer Ausführungsform kann das System 4600 (z. B. das Trainingssystem 4504 und/oder das Einsatzsystem 4506) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 4626). In mindestens einer Ausführungsform kann das System 4600 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als Kombination aus sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 4600 getrennt oder nicht durch diese verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA- und/oder anderen Vorschriften oder Gesetzen zur Datenhandhabung und zum Datenschutz machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 4626 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die durch einen Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine zweckmäßige Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder anderen Instanziierungen des Systems 4600 auf einen Satz von öffentlichen IPs beschränkt sein, die für die Interaktion sicherheitsüberprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 4600 unter Verwendung beliebiger einer Vielfalt von unterschiedlichen Netztypen, einschließlich, aber nicht beschränkt auf, lokaler Netze (LANs) und/oder Weitverkehrsnetze (WANs), über drahtgebundene und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 4600 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), drahtgebundene Datenprotokolle (z. B. Ethernet) usw. kommuniziert werden.
In mindestens einer Ausführungsform kann das Trainingssystem 4504 Trainingspipelines 4604 ausführen, die denjenigen ähnlich sind, die hierin in Bezug auf 45 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in Einsatzpipelines 4610 durch das Einsatzsystem 4506 verwendet werden sollen, können Trainingspipelines 4604 verwendet werden, um ein oder mehrere (z. B. vorab trainierte) Modelle zu trainieren oder erneut zu trainieren und/oder eines oder mehrere der vorab trainierten Modelle 4606 zu implementieren (z. B. ohne eine Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 4604 Ausgabemodell(e) 4516 generiert werden. In mindestens einer Ausführungsform können die Trainingspipelines 4604 eine beliebige Anzahl von Verarbeitungsschritten beinhalten, zum Beispiel, aber nicht beschränkt auf, die Konvertierung oder Anpassung von Bildgebungsdaten (oder anderen Eingabedaten) (z. B. unter Verwendung eines DICOM-Adapters 4602A zum Konvertieren von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch jeweilige Modelle des maschinellen Lernens geeignet ist, wie etwa das Format der Neuroimaging Informatics Technology Initiative (NlfTI)), Kl-gestützte Annotation 4510, Beschriftung oder Annotation von Bildgebungsdaten 4508, um beschriftete Klinikdaten 4512 zu generieren, Modellauswahl aus einer Modellregistrierungsdatenbank, Modelltraining 4514, Training, erneutes Training oder Aktualisieren von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für unterschiedliche Modelle des maschinellen Lernens, die durch das Einsatzsystem 4506 verwendet werden, unterschiedliche Trainingspipelines 4604 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell des maschinellen Lernens eine Trainingspipeline 4604 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 45 beschrieben ist, für ein zweites Modell des maschinellen Lernens eine Trainingspipeline 4604 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 45 beschrieben ist, und für ein drittes Modell des maschinelles Lernens eine Trainingspipeline 4604 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 45 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Tasks innerhalb des Trainingssystems 4504 verwendet werden, in Abhängigkeit davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle des maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass die Modelle des maschinellen Lernens möglicherweise keiner Verarbeitung durch das Trainingssystem 4504 unterzogen werden und durch das Einsatzsystem 4506 implementiert werden können.
In mindestens einer Ausführungsform können die Ausgabemodell(e) 4516 und/oder die vorab trainierte(n) Modell(e) 4606 in Abhängigkeit von der Implementation oder Ausführungsform beliebige Typen von Modellen des maschinellen Lernens beinhalten. In mindestens einer Ausführungsform und ohne Einschränkung können durch das System 4600 verwendete Modelle des maschinellen Lernens Modell(e) des maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Stützvektormaschinen (support vector machines - SVM), naivem Bayes-Klassifikator, k-nächstem Nachbarn (k-nearest neighbor - Knn), k-Means-Clustering, Random Forest, Dimensionsreduktionsalgorithmen, Gradientenverstärkungsalgorithmen, neuronalen Netzen (z. B. Autocodierern, faltenden, rekurrenten, Perzeptronen, langem Kurzzeitgedächtnis (Long/Short Term Memory - LSTM), Hopfield, Boltzmann, Deep Belief, entfaltenden, generierenden gegnerischen, Flüssigkeitszustandsmaschine usw.) und/oder andere Typen von Modellen des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform können die Trainingspipelines 4604 KI-gestützte Annotation beinhalten, wie hierin in Bezug auf mindestens 49B detaillierter beschrieben. In mindestens einer Ausführungsform können beschriftete Klinikdaten 4512 (z. B. herkömmliche Annotation) durch eine beliebige Anzahl von Techniken generiert werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen innerhalb eines Zeichenprogramms (z. B. eines Annotationsprogramms), eines Programms zur computergestützten Konstruktion (computer aided design - CAD), eines Beschriftungsprogramms, eines anderen Typs von Programm, das zum Generieren von Annotationen oder Beschriftungen für Ground Truth geeignet ist, generiert werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch produziert (z. B. aus Computermodellen oder Renderings generiert), real produziert (z. B. aus Daten der realen Welt ausgestaltet und produziert), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu generieren), von Menschen annotiert (z. B. definiert ein Beschrifter oder Annotationsexperte die Stelle von Beschriftungen) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform können für jede Instanz der Bildgebungsdaten 4508 (oder eines anderen Datentyps, der durch Modelle des maschinellen Lernens verwendet wird) entsprechende Ground-Truth-Daten vorhanden sein, die durch das Trainingssystem 4504 generiert werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 4610 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 4604 enthalten ist. In mindestens einer Ausführungsform kann das System 4600 eine mehrschichtige Plattform beinhalten, die eine Software-Schicht (z. B. Software 4518) von Diagnoseanwendungen (oder anderen Anwendungstypen) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen durchführen kann. In mindestens einer Ausführungsform kann das System 4600 kommunikativ an (z. B. über verschlüsselte Verknüpfungen) PACS-Servernetze einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 4600 so konfiguriert sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 4602 oder einen Adapter für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.), um Operationen durchzuführen, wie etwa Trainieren von Modellen des maschinellen Lernens, Einsetzen von Modellen des maschinellen Lernens, Bildverarbeitung, Inferenzieren und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, durch die Anwendungen oder Container aus einer externen Umgebung(en) (z. B. Einrichtung 4502) ausgewählt (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 4520 aufrufen oder ausführen, um Rechen-, Kl- oder Visualisierungs-Tasks durchzuführen, die mit jeweiligen Anwendungen assoziiert sind, und die Software 4518 und/oder die Dienste 4520 können die Hardware 4522 ausnutzen, um Verarbeitungs-Tasks auf effektive und effiziente Weise durchzuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 4506 Einsatzpipelines 4610 ausführen. In mindestens einer Ausführungsform können Einsatzpipelines 4610 eine beliebige Anzahl von Anwendungen beinhalten, die sequenziell, nicht sequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomikvorrichtungen usw. generiert werden - einschließlich Kl-gestützter Annotation, wie vorstehend beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatzpipeline 4610 für eine einzelne Vorrichtung als virtuelles Instrument für eine Vorrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann für eine einzelne Vorrichtung in Abhängigkeit von Informationen, die von Daten gewünscht sind, die durch eine Vorrichtung generiert wurden, mehr als eine Einsatzpipeline 4610 vorhanden sein. Wenn Detektionen von Anomalien anhand einer MRT-Maschine gewünscht sind, kann in mindestens einer Ausführungsform eine erste Einsatzpipeline 4610 vorhanden sein, und wenn Bildverbesserung anhand einer Ausgabe einer MRT-Maschine gewünscht ist, kann eine zweite Einsatzpipeline 4610 vorhanden sein.
In mindestens einer Ausführungsform können für die Einsatzpipelines 4610 verfügbare Anwendungen eine beliebige Anwendung beinhalten, die zum Durchführen von Verarbeitungs-Tasks an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden kann. In mindestens einer Ausführungsform können unterschiedliche Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomaliedetektion, Objektdetektion, Merkmalsdetektion, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsprozeduren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungs-Tasks zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 4506 Konstrukte für jede der Anwendungen definieren, sodass die Benutzer des Einsatzsystems 4506 (z. B. medizinische Einrichtungen, Labors, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementation innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatzpipeline 4610 ausgewählt werden, doch der durch eine Bildgebungsvorrichtung generierte Datentyp kann sich von einem innerhalb einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 4602B (und/oder ein DICOM-Lesegerät) oder ein Adapter oder ein Lesegerät für einen anderen Datentyp (z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 4610 verwendet werden, um Daten in eine Form zu konvertieren, die durch eine Anwendung innerhalb des Einsatzsystems 4506 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf Bibliotheken mit DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten und/oder anderen Datentypen akkumuliert und vorverarbeitet werden, einschließlich des Decodierens, Extrahierens und/oder Durchführens von Faltungen, Farbkorrekturen, Schärfe-, Gamma- und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da verschiedene Anwendungen in mindestens einer Ausführungsform Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 4520) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen herkömmlicher Verarbeitungsansätze, die sich auf CPU-Verarbeitung stützen, die Parallelrechenplattform 4630 zur GPU-Beschleunigung dieser Verarbeitungs-Tasks verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung einen Verarbeitungs-Task beinhalten, der die Verwendung eines Modells des maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens verwenden wollen oder ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 4524 auswählen wollen. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens implementieren oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Durchführen eines Verarbeitungs-Tasks auswählen. In mindestens einer Ausführungsform können die Anwendungen auswählbar und individuell anpassbar sein und durch das Definieren von Konstrukten von Anwendungen werden der Einsatz und die Implementation von Anwendungen für einen konkreten Benutzer als nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Einsatzpipelines 4610 durch Ausnutzen anderer Merkmale des Systems 4600 - wie etwa der Dienste 4520 und der Hardware 4522 - noch benutzerfreundlicher sein, eine einfachere Integration bereitstellen und genauere, effizientere und raschere Ergebnisse produzieren.
In mindestens einer Ausführungsform kann das Einsatzsystem 4506 eine Benutzerschnittstelle 4614 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die verwendet werden kann, um Anwendungen für die Aufnahme in die Einsatzpipeline(s) 4610 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 4610 während des Setups und/oder des Einsatzes zu verwenden und damit zu interagieren und/oder anderweitig mit dem Einsatzsystem 4506 zu interagieren. In mindestens einer Ausführungsform, obwohl nicht in Bezug auf das Trainingssystem 4504 veranschaulicht, kann die Benutzerschnittstelle 4614 (oder eine andere Benutzerschnittstelle) zum Auswählen von Modellen für die Verwendung in dem Einsatzsystem 4506, zum Auswählen von Modellen für das Training oder das erneute Training in dem Trainingssystem 4504 und/oder zum anderweitigen Interagieren mit dem Trainingssystem 4504 verwendet werden.
In mindestens einer Ausführungsform kann der Pipelineverwalter 4612 zusätzlich zu einem Anwendungsorchestrierungssystem 4628 verwendet werden, um die Interaktion zwischen den Anwendungen oder Containern der Einsatzpipeline(s) 4610 und den Diensten 4520 und/oder der Hardware 4522 zu verwalten. In mindestens einer Ausführungsform kann der Pipelineverwalter 4612 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 4520 und/oder von Anwendung oder Dienst zu Hardware 4522 erleichtert. Obwohl er der Veranschaulichung nach in der Software 4518 enthalten ist, soll dies in mindestens einer Ausführungsform nicht einschränkend sein und in einigen Beispielen (wie z. B. in 47 veranschaulicht) kann der Pipelineverwalter 4612 in den Diensten 4520 enthalten sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 4628 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem beinhalten, das Anwendungen zu Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch das Assoziieren von Anwendungen aus den Einsatzpipeline(s) 4610 (z. B. einer Rekonstruktionsanwendung, einer Segmentierungsanwendung usw.) mit einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Level) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) einzeln entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen und ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglichen kann, sich auf einen Task einer einzelnen Anwendung und/oder Container(n) zu fokussieren und zu konzentrieren, ohne durch Tasks einer anderen Anwendung(en) oder eines anderen Container(n) behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Kooperation zwischen unterschiedlichen Containern oder Anwendungen durch den Pipelineverwalter 4612 und das Anwendungsorchestrierungssystem 4628 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung einem System bekannt ist (z. B. auf Grundlage von Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 4628 und/oder der Pipelineverwalter 4612 die Kommunikation unter und zwischen jedem der Anwendungen oder Container sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. Da eine oder mehrere Anwendungen oder Container in den Einsatzpipeline(s) 4610 gleiche Dienste und Ressourcen gemeinsam nutzen können, kann das Anwendungsorchestrierungssystem 4628 in mindestens einer Ausführungsform die gemeinsame Nutzung von Diensten oder Ressourcen zwischen und unter verschiedenen Anwendungen oder Containern orchestrieren, deren Last verteilen und bestimmen. In mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um den Ressourcenbedarf von Anwendungen oder Containern, die derzeitige Nutzung oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Scheduler somit Ressourcen unterschiedlichen Anwendungen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf Bedarf und Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 4628) die Ressourcenverfügbarkeit und - verteilung auf Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie etwa Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (um z. B. zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung ausgeführt werden soll) usw.
In mindestens einer Ausführungsform können die Dienste 4520, die durch Anwendungen oder Container in dem Einsatzsystem 4506 ausgenutzt und gemeinsam genutzt werden, Rechendienste 4616, KI-Dienste 4618, Visualisierungsdienste 4620 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 4520 aufrufen (z. B. ausführen), um Verarbeitungsoperationen für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 4616 durch Anwendungen ausgenutzt werden, um Superrechnen oder andere Tasks des Hochleistungsrechnens (HPC) durchzuführen. In mindestens einer Ausführungsform können die Rechendienst(e) 4616 ausgenutzt werden, um Parallelverarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 4630) zum Verarbeiten von Daten durch eine oder mehrere Anwendungen und/oder einen oder mehrere Tasks einer einzelnen Anwendung im Wesentlichen simultan durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 4630 (z. B. CUDA von NVIDIA) Universaldatenverarbeitung auf GPUs (GPGPU) ermöglichen (z. B. GPUs 4622). In mindestens einer Ausführungsform kann eine Software-Schicht der Parallelrechenplattform 4630 Zugriff auf virtuelle Anweisungssätze und Parallelberechnungselemente von GPUs zur Ausführung von Rechenkernels bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 4630 Speicher beinhalten und in einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter unterschiedlichen Verarbeitungs-Tasks innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können Aufrufe für Interprozesskommunikation (inter-process communication - IPC) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers generiert werden, um gleiche Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 4630 zu verwenden (z. B., wenn mehrere unterschiedliche Stufen einer Anwendung oder mehrere Anwendungen gleiche Informationen verarbeiten). In mindestens einer Ausführungsform können gleiche Daten an einem gleichem Speicherort für eine beliebige Anzahl von Verarbeitungs-Tasks verwendet werden (z. B. zur gleichen Zeit, zu unterschiedlichen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an unterschiedliche Orte in dem Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu generieren, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können ein Ort von Daten und ein Ort von aktualisierten oder modifizierten Daten Teil einer Definition sein, wie Nutzdaten innerhalb von Containern zu verstehen sind.
In mindestens einer Ausführungsform können die KI-Dienste 4618 ausgenutzt werden, um Inferenzdienste zum Ausführen von Modell(en) des maschinellen Lernens durchzuführen, die mit Anwendungen assoziiert sind (z. B. mit dem Durchführen eines oder mehrerer Verarbeitungs-Tasks einer Anwendung beauftragt). In mindestens einer Ausführungsform können die KI-Dienste 4618 das KI-System 4624 ausnutzen, um Modell(e) des maschinellen Lernens (z. B. neuronale Netze wie etwa CNNs) für Segmentierung, Rekonstruktion, Objektdetektion, Merkmalsdetektion, Klassifizierung und/oder andere Inferenzierungs-Tasks auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 4610 eines oder mehrere der Ausgabemodelle 4516 aus dem Trainingssystem 4504 und/oder andere Modelle der Anwendungen verwenden, um Inferenz an Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für das Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 4628 (z. B. eines Schedulers) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, der höhere Service Level Agreements erreichen kann, wie etwa zum Durchführen von Inferenz an dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität beinhalten, der für Anforderungen verwendet werden kann, die nicht dringend sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 4628 Ressourcen (z. B. Dienste 4520 und/oder Hardware 4522) auf Grundlage von Prioritätspfaden für unterschiedliche Inferenzierungs-Tasks der KI-Dienste 4618 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher mit den KI-Diensten 4618 innerhalb des Systems 4600 verbunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher als Cache (oder anderer Speichervorrichtungstyp) arbeiten und zum Verarbeiten von Inferenzanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung abgesendet wird, eine Anforderung durch einen Satz von API-Instanzen des Einsatzsystems 4506 empfangen werden und eine oder mehrere Instanzen können ausgewählt werden (z. B. für beste Anpassung, für Lastverteilung usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zum Verarbeiten einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell des maschinellen Lernens kann aus der Modellregistrierungsdatenbank 4524 lokalisiert werden, falls es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein zweckmäßiges Modell des maschinellen Lernens in einen Cache (z. B. einen gemeinsam genutzten Datenspeicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gesichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipelineverwalters 4612) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, falls eine Anwendung nicht bereits läuft oder falls nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. In mindestens einer Ausführungsform kann pro Modell eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver geclustert sind, Modelle zwischengespeichert werden, wann immer eine Lastverteilung vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann das Inferenzieren unter Verwendung eines Inferenzservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsform kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen einer Inferenz an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine gegebene Anwendung empfangen werden und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) geladen werden (falls nicht bereits geschehen) und eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, eine Inferenz nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Generieren einer Visualisierung oder das Generieren von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können unterschiedlichen Modellen oder Anwendungen unterschiedliche Prioritäten zugeordnet werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) aufweisen, während andere eine niedrigere Priorität aufweisen können (z. B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfordernden Institution oder Entität gemessen werden und die Zeit für die Traversierung des Partnernetzes sowie die Ausführung auf einem Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 4520 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine einzelne Anwendungs-/Tenant-ID-Kombination in einer Warteschlange platziert und ein SDK entnimmt eine Anforderung aus einer Warteschlange und gibt eine Anforderung einer Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation durch eine Warteschlange nützlich sein, da sie es einer beliebigen Instanz einer Anwendung ermöglichen kann, die Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse durch eine Warteschlange zurück übermittelt werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch eine Fähigkeit bereitstellen, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, mit der die meisten Instanzen einer Anwendung verbunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, mit der nur eine einzelne Instanz verbunden ist, die Tasks in einer Reihenfolge verarbeitet, in der sie empfangen werden. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 4626 generiert wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können die Visualisierungsdienste 4620 ausgenutzt werden, um Visualisierungen zur Ansicht von Ausgaben von Anwendungen und/oder Einsatzpipeline(s) 4610 zu generieren. In mindestens einer Ausführungsform können die GPUs 4622 durch die Visualisierungsdienste 4620 ausgenutzt werden, um Visualisierungen zu generieren. In mindestens einer Ausführungsform können Rendering-Effekte, wie etwa Strahlverfolgung, durch die Visualisierungsdienste 4620 implementiert werden, um Visualisierungen mit höherer Qualität zu generieren. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumenrekonstruktionen, 2D-Tomografiescheiben, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Pfleger, Radiologen usw.) zu generieren. In mindestens einer Ausführungsform können die Visualisierungsdienste 4620 einen internen Visualizer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Strahlverfolgung, Rasterung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 4522 GPUs 4622, das KI-System 4624, die Cloud 4626 und/oder beliebige andere Hardware beinhalten, die zum Ausführen des Trainingssystems 4504 und/oder des Einsatzsystems 4506 verwendet wird. In mindestens einer Ausführungsform können die GPUs 4622 (z. B. TESLA- und/oder QUADRO-GPUs von NVIDIA) eine beliebige Anzahl von GPUs beinhalten, die zum Ausführen von Verarbeitungs-Tasks von Rechendiensten 4616, Kl-Diensten 4618, Visualisierungsdiensten 4620, anderen Diensten und/oder beliebigen von Merkmalen oder Funktionen der Software 4518 verwendet werden können. In Bezug auf die KI-Dienste 4618 können die GPUs 4622 zum Beispiel zum Durchführen von Vorverarbeitung an Bildgebungsdaten (oder anderen Datentypen, die durch Modelle des maschinellen Lernens verwendet werden), Nachverarbeitung an Ausgaben der Modelle des maschinellen Lernens und/oder zum Durchführen von Inferenzieren (z. B. zum Ausführen von Modellen des maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 4626, das KI-System 4624 und/oder andere Komponenten des Systems 4600 die GPUs 4622 verwenden. In mindestens einer Ausführungsform kann die Cloud 4626 eine GPU-optimierte Plattform für Deep-Learning-Tasks beinhalten. In mindestens einer Ausführungsform kann das Kl-System 4624 GPUs verwenden und die Cloud 4626 - oder mindestens ein Abschnitt, der mit Deep Learning oder Inferenzieren beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 4624 ausgeführt werden. Obwohl es sich bei der Hardware 4522 der Veranschaulichung nach um diskrete Komponenten handelt, soll dies demnach nicht einschränkend sein und beliebige Komponenten der Hardware 4522 können mit beliebigen anderen Komponenten der Hardware 4522 kombiniert oder durch diese ausgenutzt werden.
In mindestens einer Ausführungsform kann das KI-System 4624 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Tasks der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 4624 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 4622 zusätzlich zu CPUs, RAM, Datenspeicher und/oder anderen Komponenten, Merkmalen oder Funktionen ausgeführt werden kann. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 4624 in der Cloud 4626 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle der KI-basierten Verarbeitungs-Tasks des Systems 4600 durchzuführen.
In mindestens einer Ausführungsform kann die Cloud 4626 eine GPUbeschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform zum Ausführen von Verarbeitungs-Tasks des Systems 4600 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 4626 ein KI-System(e) 4624 zum Durchführen eines oder mehrerer KI-basierter Tasks des Systems 4600 beinhalten (z. B. als Hardware-Abstraktions- und -Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 4626 in das Anwendungsorchestrierungssystem 4628 integriert sein, das mehrere GPUs ausnutzt, um eine nahtlose Skalierung und Lastverteilung zwischen und unter den Anwendungen und Diensten 4520 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 4626 damit beauftragt sein, mindestens einige der Dienste 4520 des Systems 4600 auszuführen, einschließlich der Rechendienste 4616, der KI-Dienste 4618 und/oder der Visualisierungsdienste 4620, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 4626 Inferenz mit kleinen und großen Batches durchführen (z. B. unter Ausführung von TENSOR RT von NVIDIA), eine beschleunigte Parallelrechen-API und -Plattform 4630 bereitstellen (z. B. CUDA von NVIDIA), ein Anwendungsorchestrierungssystem 4628 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Strahlverfolgung, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um Kinematik mit höherer Qualität zu erzeugen) und/oder sie kann andere Funktionen für das System 4600 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 4626 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B., wenn Patientendaten oder - akten außerhalb der Räumlichkeiten verwendet werden sollen), eine Registrierungsdatenbank beinhalten - wie etwa eine Deep-Learning-Containerregistrierungsdatenbank. In mindestens einer Ausführungsform kann eine Registrierungsdatenbank Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungs-Tasks an Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 4626 Daten empfangen, die Patientendaten sowie Sensordaten in Containern beinhalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an zweckmäßige Parteien und/oder Vorrichtungen weiterleiten (z. B. medizinische Vorrichtungen in den Räumlichkeiten, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit HIPAA- und/oder anderen Datenvorschriften gewahrt.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
47 beinhaltet eine beispielhafte Veranschaulichung einer Einsatzpipeline 4610A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 4600 - und insbesondere das Einsatzsystem 4506 - verwendet werden, um die Einsatzpipeline(s) 4610A individuell anzupassen, zu aktualisieren und/oder in eine oder mehrere Produktionsumgebungen zu integrieren. In mindestens einer Ausführungsform beinhaltet die Einsatzpipeline 4610A aus 47 ein nicht einschränkendes Beispiel für eine Einsatzpipeline 4610A, die durch einen konkreten Benutzer (oder ein Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert sein kann. In mindestens einer Ausführungsform kann ein Benutzer zum Definieren von Einsatzpipelines 4610A für einen CT-Scanner 4702 - zum Beispiel aus einer Containerregistrierungsdatenbank - eine oder mehrere Anwendungen auswählen, die spezifische Funktionen oder Tasks in Bezug auf die durch den CT-Scanner 4702 generierten Bildgebungsdaten durchführen. In mindestens einer Ausführungsform können Anwendungen auf die Einsatzpipeline 4610A als Container angewendet werden, die die Dienste 4520 und/oder Hardware 4522 des Systems 4600 ausnutzen können. Darüber hinaus kann die Einsatzpipeline 4610A zusätzliche Verarbeitungs-Tasks oder Anwendungen beinhalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 4602B und ein DICOM-Lesegerät 4706 in der Einsatzpipeline 4610A verwendet werden, um Daten für die Verwendung durch eine CT-Rekonstruktion 4708, eine Organsegmentierung 4710 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatzpipeline 4610A für einen konsistenten Einsatz, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall individuell angepasst oder ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 4708 und die Organsegmentierung 4710 für mehrere Probanden über ein spezifisches Intervall wünschen und daher die Pipeline 4610A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 4600 die Anwendungen auswählen, die ein Benutzer möchte, um Verarbeitung an diesen Daten für diese Anforderung durchzuführen. In mindestens einer Ausführungsform kann die Einsatzpipeline 4610A in einem beliebigen Intervall eingestellt werden und aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Container-Struktur innerhalb des Systems 4600 kann dies ein nahtloser Prozess sein.
In mindestens einer Ausführungsform kann die Einsatzpipeline 4610A aus 47 einen CT-Scanner 4702 zum Generieren von Bildgebungsdaten eines Patienten oder Probanden beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten von dem CT-Scanner 4702 auf einem PACS-Server(n) 4704 gespeichert werden, die mit einer Einrichtung assoziiert sind, in der sich der CT-Scanner 4702 befindet. In mindestens einer Ausführungsform kann der/können die PACS-Server 4704 Software- und/oder Hardware-Komponenten beinhalten, die mit den Bildgebungsmodalitäten (z. B. dem CT-Scanner 4702) in einer Einrichtung eine direkte Schnittstelle bilden können. In mindestens einer Ausführungsform kann der DICOM-Adapter 4602B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 4602B bei der Vorbereitung oder Konfiguration von DICOM-Daten von PACS-Server(n) 4704 für die Verwendung durch die Einsatzpipeline 4610A helfen. In mindestens einer Ausführungsform kann der Pipeline-Manager 4612 Daten an die Einsatzpipeline 4610A durchrouten, sobald DICOM-Daten durch den DICOM-Adapter 4602B verarbeitet sind. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 4706 Bilddateien und etwaige damit assoziierte Metadaten aus DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie in der Visualisierung 4716A veranschaulicht). In mindestens einer Ausführungsform können Arbeitsdateien, die extrahiert werden, in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Einsatzpipeline 4610A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 4706 das Extrahieren und/oder Speichern von Daten beendet hat, ein Abschlusssignal an den Pipelineverwalter 4612 kommuniziert werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 4612 dann eine oder mehrere andere Anwendungen oder Container in der Einsatzpipeline 4610A initiieren oder aufrufen.
In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die CT-Rekonstruktion 4708 ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für die CT-Rekonstruktion 4708 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 4708 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus den Sinogramm-Rohdaten rekonstruieren (wie z. B. in der Visualisierung 4716B veranschaulicht) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipelineverwalter 4612 signalisiert werden, dass der Rekonstruktions-Task abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung und/oder der Container für die Organsegmentierung 4710 durch den Pipelineverwalter 4612 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die Organsegmentierung 4710 eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenz geeignetes Format konvertieren (z. B. eine Bilddatei in eine Eingabeauflösung eines Modells des maschinellen Lernens konvertieren) und die Inferenz gegen ein normalisiertes Bild ausführen. Um Inferenz an einem normalisierten Bild auszuführen, kann sich die Anwendung und/oder der Container für die Organsegmentierung 4710 in mindestens einer Ausführungsform auf die Dienste 4520 stützen und der Pipelineverwalter 4612 und/oder das Anwendungsorchestrierungssystem 4628 können die Verwendung der Dienste 4520 durch die Anwendung und/oder den Container für die Organsegmentierung 4710 erleichtern. Zum Beispiel kann in mindestens einer Ausführungsform die Anwendung und/oder der Container für die Organsegmentierung 4710 die KI-Dienste 4618 ausnutzen, um Inferenz an einem normalisierten Bild durchzuführen, und die KI-Dienste 4618 können die Hardware 4522 (z. B. das KI-System 4624) ausnutzen, um die KI-Dienste 4618 auszuführen. In mindestens einer Ausführungsform kann ein Ergebnis einer Inferenz eine Maskendatei sein (wie z. B. in der Visualisierung 4716C veranschaulicht), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipelineverwalter 4612 generiert werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 4612 dann ein DICOM-Schreibgerät 4712 ausführen, um Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und Ergebnisse in ein DICOM-Format (z. B. als DICOM-Ausgabe 4714) zur Verwendung durch Benutzer in einer Einrichtung, die eine Anforderung generierten, zu verpacken. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 4714 dann an den DICOM-Adapter 4602B übertragen werden, um die DICOM-Ausgabe 4714 für die Speicherung auf den PACS-Server(n) 4704 vorzubereiten (z. B. zum Ansehen durch ein DICOM-Betrachtungsgerät in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 4716B und 4716C generiert werden und einem Benutzer für Diagnose-, Forschungs- und/oder andere Zwecke zur Verfügung gestellt werden.
Obwohl als konsekutive Anwendung in der Einsatzpipeline 4610A veranschaulicht, können die Anwendungen für die CT-Rekonstruktion 4708 und die Organsegmentierung 4710 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander aufweisen und Daten für jede Anwendung verfügbar sind (z. B., nachdem das DICOM-Lesegerät 4706 Daten extrahiert hat), können Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 4520 erfordern, kann ein Scheduler des Systems 4600 zur Lastverteilung und zum Verteilen von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 4630 zum Durchführen von Parallelverarbeitung für Anwendungen verwendet werden, um die Laufzeit der Einsatzpipeline 4610A zu verkürzen, um Ergebnisse in Echtzeit bereitzustellen.
In mindestens einer Ausführungsform und unter Bezugnahme auf 48A-48B kann das Einsatzsystem 4506 als ein oder mehrere virtuelle Instrumente implementiert werden, um unterschiedliche Funktionalitäten - wie etwa Bildverarbeitung, Segmentierung, Verbesserung, Kl, Visualisierung und Inferenzieren - mit Bildgebungsvorrichtungen (z. B. CT-Scannern, Röntgenmaschinen, MRT-Maschinen usw.), Sequenzierungsvorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungstypen durchzuführen. In mindestens einer Ausführungsform kann das System 4600 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatzpipeline 4610 beinhalten können, die durch eine Vorrichtung(en) generierte rohe/unverarbeitete Eingabedaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Einsatzpipelines 4610 (z. B. 4610A und 4610B), die virtuelle Instrumente darstellen, Intelligenz in einer Pipeline implementieren, wie etwa durch Ausnutzen von Modellen des maschinellen Lernens, um einem System containerisierte Inferenzunterstützung bereitzustellen. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen beinhalten. In mindestens einer Ausführungsform, wie etwa, wenn Echtzeitverarbeitung gewünscht ist, können Einsatzpipelines 4610, die virtuelle Instrumente darstellen, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb einer Containerregistrierungsdatenbank k) ausgewählt werden können (z. B. pro Anforderung).
In mindestens einer Ausführungsform kann das System 4600 als ein oder mehrere virtuelle Instrumente in den Räumlichkeiten in einer Einrichtung instanziiert oder ausgeführt werden, zum Beispiel in einem Rechensystem, das neben einer Radiologiemaschine, einer Bildgebungsvorrichtung und/oder einem anderen Vorrichtungstyp in einer Einrichtung eingesetzt wird oder anderweitig in Kommunikation damit steht. In mindestens einer Ausführungsform kann jedoch eine Installation in den Räumlichkeiten innerhalb eines Rechensystems einer Vorrichtung selbst (z. B. eines Rechensystems, das einstückig zu einer Bildgebungsvorrichtung ist), in einem lokalen Rechenzentrum (z. B. einem Rechenzentrum in den Räumlichkeiten) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 4626) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 4506, das als virtuelles Instrument arbeitet, in einigen Beispielen durch einen Supercomputer oder ein anderes HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Installation in den Räumlichkeiten Verwendungen mit hoher Bandbreite (zum Beispiel über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie etwa HF über Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann Verarbeitung in Echtzeit oder nahezu in Echtzeit besonders nützlich sein, wenn ein virtuelles Instrument eine Ultraschallvorrichtung oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen erforderlich sind. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur zu dynamischem Bursting zu einem Cloud-Computing-Dienstleister oder einem anderen Rechencluster in der Lage sein, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netze oder anderer Modelle des maschinellen Lernens abgestimmt werden, wie hierin in Bezug auf das Trainingssystem 4504 beschrieben. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens mit vorhandenen Trainingspipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von Vorrichtungen verarbeiten, die sie unterstützen. In mindestens einer Ausführungsform können virtuelle Instrumente unter Verwendung von zusätzlichen Daten, neuen Daten, existierenden Modellen des maschinellen Lernens und/oder aktualisierten Modellen des maschinellen Lernens kontinuierlich verbessert werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil der oder die gesamte hierin beschriebene Hardware 4522 beinhalten und die Hardware 4522 kann auf beliebige einer Reihe von Weisen verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer Rechenvorrichtung, die an eine Vorrichtung gekoppelt ist und sich in deren Nähe befindet, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 4626. Da das Einsatzsystem 4506 und die damit assoziierten Anwendungen oder Container in Software erstellt werden (z. B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration von virtuellen Instrumenten sowie die durch virtuelle Instrumente generierten Ausgaben nach Wunsch modifiziert oder individuell angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, die ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
48A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 461 OB einen oder mehrere der Dienste 4520 des Systems 4600 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 4610B und die Dienste 4520 die Hardware 4522 eines Systems entweder lokal oder in der Cloud 4626 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4800 durch den Pipelineverwalter 4612, das Anwendungsorchestrierungssystem 4628 und/oder die Parallelrechenplattform 4630 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4800 den Empfang von Bildgebungsdaten von einer Ultraschallvorrichtung 4802 beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten auf den PACS-Server(n) in einem DICOM-Format (oder einem anderen Format, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und durch das System 4600 zur Verarbeitung durch die Einsatzpipeline 4610 empfangen werden, die als virtuelles Instrument (z. B. ein virtueller Ultraschall) für die Ultraschallvorrichtung 4802 ausgewählt oder individuell angepasst wurde. In mindestens einer Ausführungsform können die Bildgebungsdaten direkt von einer Bildgebungsvorrichtung (z. B. Ultraschallvorrichtung 4802) empfangen und durch ein virtuelles Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalkonverter, der kommunikativ zwischen einer Bildgebungsvorrichtung und einem virtuellen Instrument gekoppelt ist, die durch eine Bildgebungsvorrichtung generierten Signaldaten in Bilddaten umwandeln, die durch ein virtuelles Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten auf das DICOM-Lesegerät 4706 angewendet werden, um Daten zur Verwendung durch Anwendungen oder Container der Einsatzpipeline 4610B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 4706 die Datenerweiterungsbibliothek 4814 (z. B. DALI von NVIDIA) als Dienst 4520 (z. B. als einen der Rechendienste(s) 4616) nutzen, um Daten zu extrahieren, deren Größe zu ändern, sie neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Anwendung und/oder ein Container für die Rekonstruktion 4806 ausgeführt werden, um die Daten von der Ultraschallvorrichtung 4802 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 4806 oder gleichzeitig mit der Rekonstruktion 4806 eine Anwendung und/oder ein Container für die Detektion 4808 zur Anomaliedetektion, zur Objektdetektion, zur Merkmalsdetektion und/oder zu anderen Detektions-Tasks in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 4806 generierte Bilddatei während der Detektion 4808 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu identifizieren. In mindestens einer Ausführungsform kann die Anwendung für die Detektion 4808 eine Inferenz-Engine 4816 (z. B. als einen der KI-Dienste(s) 4618) ausnutzen, um Inferenz an Daten durchzuführen, um Detektionen zu generieren. In mindestens einer Ausführungsform können ein oder mehrere Modelle des maschinellen Lernens (z. B. aus dem Trainingssystem 4504) durch die Anwendung für die Detektion 4808 ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können, sobald die Rekonstruktion 4806 und/oder Detektion 4808 abgeschlossen ist/sind, die aus diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 4810 zu generieren, wie etwa die Visualisierung 4812 (z. B. eine Graustufenausgabe), die auf einer Arbeitsstation oder einem Anzeigeendgerät angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung es einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatzpipeline 4610B in Bezug auf die Ultraschallvorrichtung 4802 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 4810 durch Ausnutzen einer Rendering-Komponente 4818 des Systems 4600 (z. B. eines der Visualisierungsdienste(s) 4620) ausgeführt werden. In mindestens einer Ausführungsform kann die Rendering-Komponente 4818 einen 2D-, OpenGL- oder Strahlverfolgungsdienst ausführen, um die Visualisierung 4812 zu generieren.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
48B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 4610C einen oder mehrere der Dienste 4520 des Systems 4600 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 4610C und die Dienste 4520 die Hardware 4522 eines Systems entweder lokal oder in der Cloud 4626 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4820 durch den Pipelineverwalter 4612, das Anwendungsorchestrierungssystem 4628 und/oder die Parallelrechenplattform 4630 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4820 beinhalten, dass der CT-Scanner 4822 Rohdaten generiert, die durch das DICOM-Lesegerät 4706 empfangen werden können (z. B. direkt, über einen PACS-Server 4704, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtuelles CT (durch die Einsatzpipeline 4610C instanziiert) eine erste Echtzeitpipeline zum Überwachen eines Patienten (z. B. Patientenbewegungsdetektions-KI 4826) und/oder zum Einstellen oder Optimieren der Belichtung des CT-Scanners 4822 (z. B. unter Verwendung der Belichtungssteuer-Kl 4824) beinhalten. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 4824 und 4826) einen Dienst 4520 ausnutzen, wie etwa die KI-Dienst(e) 4618. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) für die Belichtungssteuer-KI 4824 und/oder der Anwendung (oder des Containers) für die Patientenbewegungsdetektions-KI 4826 als Rückmeldung an den CT-Scanner 4822 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 4822) einzustellen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatzpipeline 4610C eine Nicht-Echtzeitpipeline zum Analysieren der durch den CT-Scanner 4822 generierten Daten beinhalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container für die CT-Rekonstruktion 4708, eine Anwendung und/oder einen Container für eine Grobdetektions-KI 4828, eine Anwendung und/oder einen Container für eine Feindetektions-KI 4832 (wenn z. B. bestimmte Ergebnisse durch die Grobdetektions-KI 4828 detektiert werden), eine Anwendung und/oder einen Container für eine Visualisierung 4830 und eine Anwendung und/oder einen Container für das DICOM-Schreibgerät 4712 (und/oder ein Schreibgerät für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) beinhalten. In mindestens einer Ausführungsform können die durch den CT-Scanner 4822 generierten Rohdaten durch Pipelines der Einsatzpipeline 4610C (als virtuelles CT-Instrument instanziiert) gegeben werden, um Ergebnisse zu generieren. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreibgerät 4712 zur Anzeige übertragen und/oder auf den PACS-Server(n) 4704 zum/zur späteren Abruf, Analyse oder Anzeige durch einen Techniker, eine Fachkraft oder einen anderen Benutzer gespeichert werden.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
49A veranschaulicht ein Datenablaufdiagramm für einen Prozess 4900 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4900 als nicht einschränkendes Beispiel unter Verwendung des Systems 4600 aus 46 ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 4900 die Dienste 4520 und/oder die Hardware 4522 des Systems 4600 ausnutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 4912, die durch den Prozess 4900 generiert wurden, durch das Einsatzsystem 4506 für eine oder mehrere containerisierte Anwendungen in Einsatzpipelines 4610 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 4514 das erneute Trainieren oder Aktualisieren eines anfänglichen Modells 4904 (z. B. eines vorab trainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie etwa des Kundendatensatzes 4906, und/oder neuer mit den Eingabedaten assoziierter Ground-Truth-Daten) beinhalten. In mindestens einer Ausführungsform können zum erneuten Trainieren oder Aktualisieren des anfänglichen Modells 4904 die Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4904 zurückgesetzt oder gelöscht und/oder durch aktualisierte oder neue Ausgabe- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das anfängliche Modell 4904 bereits fein abgestimmte Parameter (z. B. Gewichtungen und/oder Verzerrungen) aufweisen, die aus einem früheren Training übriggeblieben sind, sodass das Training oder das erneute Training 4514 nicht so lange dauern oder so viel Verarbeitung erfordern kann wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 4514 durch Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4904 die Parameter aktualisiert und für einen neuen Datensatz auf Grundlage von Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe- oder Verlustschicht(en) beim Generieren von Vorhersagen an einem neuen Kundendatensatz 4906 (z. B. Bilddaten 4508 aus 45) assoziiert sind.
In mindestens einer Ausführungsform können die vorab trainierten Modelle 4606 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. der Modellregistrierungsdatenbank 4524 aus 45) gespeichert sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 4606 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 4900 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Klienten unterschiedlicher Einrichtungen die vorab trainierten Modelle 4606 in den Räumlichkeiten unter Verwendung von Kunden- oder Patientendaten, die in den Räumlichkeiten generiert wurden, trainiert worden sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 4606 unter Verwendung der Cloud 4626 und/oder anderer Hardware 4522 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an beliebige Komponenten der Cloud 4626 (oder anderer Hardware außerhalb der eigenen Räumlichkeiten) übermittelt werden, durch diese verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vorab trainiertes Modell 4606 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vorab trainierte Modell 4606 einzeln für jede Einrichtung trainiert worden sein, bevor es an Patienten- oder Kundendaten einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie etwa, wenn Kunden- oder Patientendaten von Datenschutzbedenken ausgenommen wurden (z. B. durch eine Verzichtserklärung, für die experimentelle Verwendung usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vorab trainierte Modell 4606 innerhalb und/oder außerhalb der eigenen Räumlichkeiten zu trainieren, wie etwa in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer beim Auswählen von Anwendungen zur Verwendung in den Einsatzpipelines 4610 auch Modelle des maschinellen Lernens auswählen, die für spezifische Anwendungen verwendet werden sollen. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung aufweisen, sodass ein Benutzer ein vorab trainiertes Modell 4606 zum Verwenden mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vorab trainierte Modell 4606 möglicherweise nicht dafür optimiert, genaue Ergebnisse an dem Kundendatensatz 4906 einer Einrichtung eines Benutzers zu generieren (z. B. auf Grundlage der Patientenvielfalt, der Demografie, der Typen der verwendeten medizinischen Bildgebungsvorrichtungen usw.). In mindestens einer Ausführungsform kann das vorab trainierte Modell 4606 vor dem Einsetzen des vorab trainierten Modells 4606 in der Einsatzpipeline 4610 zur Verwendung mit einer Anwendung(en) für die Verwendung in einer jeweiligen Einrichtung aktualisiert, erneut trainiert und/oder fein abgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vorab trainiertes Modell 4606 auswählen, das aktualisiert, erneut trainiert und/oder fein abgestimmt werden soll, und das vorab trainierte Modell 4606 kann als anfängliches Modell 4904 für das Trainingssystem 4504 innerhalb des Prozesses 4900 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 4906 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die durch Vorrichtungen in einer Einrichtung generiert werden) verwendet werden, um das Modelltraining 4514 (das ohne Einschränkung Transferlernen beinhalten kann) an dem anfänglichen Modell 4904 durchzuführen, um das verfeinerte Modell 4912 zu generieren. In mindestens einer Ausführungsform können die Ground-Truth-Daten, die dem Kundendatensatz 4906 entsprechen, durch das Trainingssystem 4504 generiert werden. In mindestens einer Ausführungsform können Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Fachkräften in einer Einrichtung generiert werden (z. B. als beschriftete Klinikdaten 4512 aus 45).
In mindestens einer Ausführungsform kann die KI-gestützte Annotation 4510 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu generieren. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 4510 (z. B. unter Verwendung eines SDK für die KI-gestützt Annotation implementiert) Modelle des maschinellen Lernens (z. B. neuronale Netze) ausnutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu generieren. In mindestens einer Ausführungsform kann der Benutzer 4910 Annotationswerkzeuge innerhalb einer Benutzerschnittstelle (einer grafischen Benutzerschnittstelle (graphical user interface - GUI)) auf der Rechenvorrichtung 4908 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 4910 über die Rechenvorrichtung 4908 mit einer GUI interagieren, um Annotationen oder automatische Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Stellen zu verschieben.
In mindestens einer Ausführungsform können, sobald Ground-Truth-Daten mit dem Kundendatensatz 4906 assoziiert sind, die Ground-Truth-Daten (z. B. aus Kl-gestützter Annotation, manueller Beschriftung usw.) während des Modelltrainings 4514 durch verwendet werden, um das verfeinerte Modell 4912 zu generieren. In mindestens einer Ausführungsform kann der Kundendatensatz 4906 beliebig oft auf das anfängliche Modell 4904 angewendet werden und die Ground-Truth-Daten können verwendet werden, um die Parameter des anfänglichen Modells 4904 zu aktualisieren, bis ein akzeptables Genauigkeitslevel für das verfeinerte Modell 4912 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 4912, sobald das verfeinerte Modell 4912 generiert ist, innerhalb einer oder mehrerer Einsatzpipelines 4610 in einer Einrichtung zum Durchführen eines oder mehrerer Verarbeitungs-Tasks in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 4912 in die vorab trainierten Modellen 4606 in der Modellregistrierungsdatenbank 4524 hochgeladen werden, um durch eine andere Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, sodass das verfeinerte Modell 4912 an neuen Datensätzen beliebig oft weiter verfeinert werden kann, um ein universelleres Modell zu generieren.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
49B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur 4932 zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können die Kl-gestützten Annotationswerkzeuge 4936 auf Grundlage einer Client-Server-Architektur 4932 instanziiert werden. In mindestens einer Ausführungsform können die Annotationswerkzeuge 4936 in Bildgebungsanwendungen zum Beispiel Radiologen beim Identifizieren von Organen und Auffälligkeiten unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Software-Werkzeuge beinhalten, die dem Benutzer 4910 dabei helfen, als nicht einschränkendes Beispiel einige Extrempunkte an einem konkreten Organ von Interesse auf Rohbildern 4934 (z. B. auf einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch annotierte Ergebnisse für alle 2D-Scheiben eines konkreten Organs zu empfangen. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 4938 gespeichert und als (zum Beispiel und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann, wenn die Rechenvorrichtung 4908 Extrempunkte für die KI-gestützte Annotation 4510 sendet, ein Deep-Learning-Modell diese Daten zum Beispiel als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Auffälligkeit zurückgeben. In mindestens einer Ausführungsform können vorab instanziierte Annotationswerkzeuge, wie etwa das Kl-gestützte Annotationswerkzeug 4936B in 49B, durch Vornehmen von API-Aufrufen (z. B. API-Aufruf 4944) an einen Server, wie etwa einen Annotationsassistenzserver 4940, erweitert werden, der einen Satz von vorab trainierten Modellen 4942 beinhalten kann, der zum Beispiel in einer Annotationsmodellregistrierungsdatenbank gespeichert ist. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierungsdatenbank vorab trainierte Modelle 4942 (z. B. Modelle des maschinellen Lernens, wie etwa Deep-Learning-Modelle) speichern, die vorab trainiert sind, um eine KI-gestützte Annotation an einem konkreten Organ oder einer Auffälligkeit durchzuführen. In mindestens einer Ausführungsform können diese Modelle durch Verwenden von Trainingspipelines 4604 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorab installierte Annotationswerkzeuge im Verlauf der Zeit verbessert werden, wenn neue beschriftete Klinikdaten 4512 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 1615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1615 sind hierin in Verbindung mit 16A und/oder 16B bereitgestellt.
In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1615 verwendet, um ein neuronales Netz zur Lösung von Problemen zu konstruieren, die auf Dreiecksgittern definiert sind, wobei die gleichen gelernten Gewichte aus dem Training des einen oder mehrerer neuronaler Netze auf Dreiecksgittern mit unterschiedlichen Topologien verwendet werden können. In mindestens einer Ausführungsform bestimmt die Inferenz- und/oder Trainingslogik 1615 Faltungsoperatoren, Pooling- und Unpooling-Operatoren für die an den Gittern auszuführenden Faltungsoperationen. Die durch das Training des neuronalen Netzes erzeugten Gewichte können dann verwendet und angewendet werden, um visuelle Simulationen und Inferenzzeiten in Bezug auf Dreiecksgitter (z. B. Stoff und verformbare Körperteile) zu verbessern.
Mindestens eine Ausführungsform der Offenbarung kann mit Blick auf die folgenden Klauseln beschrieben werden.

1. System, umfassend:
- einen oder mehrere Computer die einen oder mehrere Prozessoren aufweisen, um ein neuronales Netz zu trainieren, durch:
  - Durchführen einer Faltung an einer Dateneingabe in einer Schicht des neuronalen Netzes, wobei die Faltung durch Anwenden von Faltungsoperatoren auf die Dateneingabe durchgeführt wird, wobei die Faltungsoperatoren bestimmt werden durch:
    - Auswählen eines Vertex aus einer Vielzahl von Vertices der Dateneingabe; Abtasten der Vielzahl von Vertices, basierend auf einer Länge der Faltungsoperatoren, um eine Vielzahl von Abtastpunkten für den ausgewählten Vertex zu erzeugen;
    - Hinzufügen der Vielzahl von Vertices zu einer Liste, so dass jeder Vertex aus der Vielzahl von Vertices mit einem abgetasteten Punkt aus der Vielzahl von Abtastpunkten gepaart wird; und
    - Bestimmen, zumindest teilweise basierend auf der Liste, eines Satzes von Vertices; und
  - Anwenden der Faltungsoperatoren auf die Dateneingabe, um einen Satz von Ausgaben der Faltung zu erzeugen, wobei die Faltungsoperatoren zumindest teilweise auf der Grundlage des Satzes von Vertices definiert sind.
2. System nach Klausel 1, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, durch:
- Durchführen eines Satzes von Operationen unter Verwendung zusätzlicher Schichten des neuronalen Netzes an der Ausgabe von der Schicht, wobei mindestens eine Operation aus dem Satz von Operationen eine Pooling-Operation umfasst, wobei Operatoren für die Pooling-Operation determiniert werden durch:
  - Durchführen einer Auswahl eines Vertex aus der Vielzahl von Vertices der Dateneingabe, um ihn mit mindestens einem anderen Vertex aus der Vielzahl von Vertices zu kombinieren, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren verwendet werden; und
  - Anwenden der Operatoren auf den Satz von Ausgaben der Pooling-Operation.
3. System nach Klausel 1 oder 2, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, unter Verwendung einer Formel für den kleinsten quadratischen Fehler, um die Auswahl des Vertex aus einer Vielzahl von Vertices durchzuführen.
4. System nach einer der Klauseln 1 bis 3, wobei der ausgewählte Vertex und der mindestens eine andere Vertex unabhängig voneinander sind.
5. System nach einer der Klauseln 1 bis 4, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, durch:
- Durchführen eines Satzes von Operationen unter Verwendung zusätzlicher Schichten des neuronalen Netzes auf dem Ausgang der Schicht, wobei mindestens eine Operation aus dem Satz von Operationen eine Unpooling-Operation umfasst, wobei Operatoren für die Unpooling-Operation bestimmt werden durch:
  - Auswählen eines Vertex aus der Vielzahl von Vertices der Dateneingabe und Kopieren eines Wertes des Vertex zu mindestens einem anderen Vertex aus der Vielzahl von Vertices, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren verwendet werden; und
  - Anwenden der Operatoren auf den Satz von Ausgaben der Unpooling-Operation.
6. System nach einer der Klauseln 1 bis 5, wobei eine Summe der Abstände zwischen jedem Vertex und dem entsprechenden abgetasteten Punkt minimiert wird.
7. System nach einer der Klauseln 1 bis 6, wobei Parameter aus dem trainierten neuronalen Netz auf eine zweite Dateneingabe angewendet werden, um Faltungsoperatoren zu bestimmen, wobei die zweite Dateneingabe ein Dreiecksgitter ist, das sich von der Dateneingabe unterscheidet.
8. Prozessor, umfassend:
- eine oder mehrere arithmetische Logikeinheiten (ALUs) zum Trainieren eines oder mehrerer neuronaler Netze, zumindest teilweise, durch:
  - Bestimmen eines oder mehrerer Faltungsoperatoren, um eine Faltung an einer empfangenen Dateneingabe durchzuführen, wobei die Bestimmung des einen oder der mehreren Faltungsoperatoren durchgeführt wird durch:
    - Abtasten einer Vielzahl von Vertices der Dateneingabe, um eine Vielzahl von Abtastpunkten für einen Vertex der Vielzahl von Vertices zu erzeugen; Erzeugen eines Index, um anzuzeigen, dass der Vertex und jeder Vertex der Vielzahl von Vertices mit einem abgetasteten Punkt aus der Vielzahl von Abtastpunkten gepaart ist; und
    - Bestimmen der Faltungsoperatoren unter Verwendung von Informationen aus dem Index.
9. Prozessor nach Klausel 8, ferner umfassend die eine oder mehrere ALUs, um das eine oder die mehreren neuronalen Netze zu trainieren, durch:
- Durchführen einer Pooling-Operation, wobei Operatoren für die Pooling-Operation determiniert werden durch:
  - Bestimmen eines Vertex aus der Vielzahl von Vertices der Dateneingabe, um mit mindestens einem anderen Vertex aus der Vielzahl von Vertices zu zusammenzuführen, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der Vertex und der mindestens eine andere Vertex unabhängig voneinander sind; und
  - Anwenden des einen oder der mehreren gemeinsam genutzten Vertices als Operatoren für die Pooling-Operation.
10. Prozessor nach Klausel 8 oder 9, wobei die Operatoren für die Pooling-Operation für das eine oder die mehreren neuronalen Netze unter Verwendung von Ergebnissen aus der Anwendung einer Formel für den kleinsten quadratischen Fehler beim Zusammenführen des Vertex und des mindestens einen anderen Vertex bestimmt werden.
11. Prozessor nach einer der Klauseln 8 bis 10, ferner umfassend die eine oder mehrere ALUs zum Trainieren des einen oder der mehreren neuronalen Netze durch:
- Durchführen einer Unpooling-Operation, wobei Operatoren für die Unpooling-Operation bestimmt werden durch:
  - Bestimmen eines Vertex aus der Vielzahl von Vertices der Dateneingabe und Kopieren eines Wertes des Vertex auf mindestens einen anderen Vertex aus der Vielzahl von Vertices, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren für die Unpooling-Operation verwendet werden.
12. Prozessor nach einer der Klauseln 8 bis 11, wobei die Dateneingabe ein Dreiecksgitter ist.
13. Prozessor nach einer der Klauseln 8 bis 12, wobei Parameter aus dem einen oder den mehreren neuronalen Netzen auf eine zweite Dateneingabe angewendet werden, die sich von der Dateneingabe unterscheidet, um Faltungsoperatoren für die zweite Dateneingabe zu bestimmen.
14. Prozessor nach einer der Klauseln 8 bis 13, wobei die Abtastung der Vielzahl von Vertices der Dateneingabe auf einer Länge der Faltungsoperatoren basiert.
15. Verfahren, umfassend:
- Trainieren eines oder mehrerer neuronaler Netze durch:
  - Bestimmen von Faltungsoperatoren, um eine Faltung an Daten durchzuführen, wobei die Faltungsoperatoren bestimmt werden durch:
    - Abtasten einer Vielzahl von Vertices der Daten, basierend auf einer Länge der Faltungsoperatoren, um eine Vielzahl von Abtastpunkten für einen Vertex der Vielzahl von Vertices zu erzeugen; und
  - Bestimmen eines Satzes von Vertices zum Definieren der Faltungsoperatoren zumindest teilweise auf der Grundlage der Vielzahl von Vertices und der Vielzahl von Abtastpunkten.
16. Verfahren nach Klausel 15, ferner umfassend:
- Bestimmen von Operatoren für eine Pooling-Operation, die von einer Schicht des einen oder der mehreren neuronalen Netze durchgeführt werden soll, wobei die Operatoren für die Pooling-Operation bestimmt werden durch:
  - Auswählen eines ersten Vertex und eines zweiten Vertex aus der Vielzahl von Vertices der Daten, wobei der erste und der zweite Vertex unabhängig voneinander sind;
  - Zusammenführen des ersten Vertex und des zweiten Vertex, um einen oder mehrere gemeinsame Vertices zu erzeugen; und
  - Anwenden des einen oder der mehreren gemeinsamen Vertices als Operatoren für die Pooling-Operation.
17. Verfahren nach Klausel 15 oder 16, wobei eine quadratische Fehlerformel verwendet wird, wenn der erste Vertex und der zweite Vertex zusammengeführt werden, um den einen oder die mehreren gemeinsamen Vertices zu erzeugen.
18. Verfahren nach einer der Klauseln 15 bis 17, ferner umfassend:
- Bestimmen von Operatoren für eine Unpooling-Operation unter Verwendung der Ausgabe von der Schicht, die von einer zweiten Schicht des einen oder der mehreren neuronalen Netze durchgeführt werden soll, wobei Operatoren für die Unpooling-Operation bestimmt werden durch:
  - Auswählen eines ersten Vertex aus der Vielzahl von Vertices der Daten und Kopieren eines Wertes von dem ersten Vertex zu einem zweiten Vertex, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen; und
  - Anwenden des einen oder der mehreren gemeinsam genutzten Vertices als Operatoren für die Unpooling-Operation.
19. Verfahren nach einer der Klauseln 15 bis 18, wobei die Daten ein verzweigtes Dreiecksgitter sind.
20. Verfahren nach einer der Klauseln 15 bis 19, wobei gelernte Gewichte von dem einen oder den mehreren neuronalen Netzen auf zweite Daten angewendet werden, die eine andere Topologie als die Topologie der Daten aufweisen.

In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Benutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform, unter erneuter Bezugnahme auf 22, sind Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogik-Algorithmen in dem Hauptspeicher 2204 und/oder Sekundärspeicher gespeichert. Falls sie durch einen oder mehrere Prozessoren ausgeführt werden, ermöglichen es Computerprogramme dem System 2200, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind Arbeitsspeicher 2204, Datenspeiche und/oder beliebiger anderer Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 2202, des Parallelverarbeitungssystems 2212, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 2202 als auch des Parallelverarbeitungssystems 2212 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 2200 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielekonsolen, eines eingebetteten Systems und/oder eines beliebigen anderen Typs von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 2212 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 2214 und damit assoziierte Speicher 2216. In mindestens einer Ausführungsform sind die PPUs 2214 über eine Zusammenschaltung 2218 und einen Switch 2220 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 2212 Rechen-Tasks auf PPUs 2214, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechen-Tasks auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 2214 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 2214 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 2214 durch Verwendung eines Befehls wie etwa_yncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 2214 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die „einschließlich, aber nicht beschränkt auf“ bedeuten), sofern nicht anderweitig angemerkt. Wenn es unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, ist „verbunden“ als teilweise oder vollständig ineinander enthalten, aneinander angebracht oder aneinander angefügt auszulegen, auch wenn ein Element dazwischenliegt. Die Nennung von Wertebereichen hierin soll lediglich als kurzes Verfahren zur einzelnen Bezugnahme auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. In mindestens einer Ausführungsform ist die Verwendung des Ausdrucks „Satz“ bzw. „Menge“ (z. B. „ein Satz bzw. eine Menge von Gegenständen“) oder „Teilmenge“ als eine nicht leere Sammlung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder der Kontext widerspricht dem. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht implizieren, dass bestimmte Ausführungen es erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden ist. Sofern nichts anderes angemerkt ist oder der Kontext dem widerspricht, gibt der Ausdruck „Vielzahl“ einen Zustand der Pluralität an (z. B. gibt „eine Vielzahl von Gegenständen“ mehrere Gegenstände an). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Vielzahl mindestens zwei, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Sofern nichts anderes genannt ist oder es anderweitig aus dem Kontext ersichtlich ist, bedeutet die Formulierung „auf Grundlage von“ „mindestens zum Teil auf Grundlage von“ und nicht „ausschließlich auf Grundlage von“.
Hierin beschriebene Operationen von Verfahren können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Verfahren, wie etwa die hierin beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und es ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz von nichttransitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nichttransitorischen Speichermedien mehrerer nichttransitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien zusammen den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher und aller Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Bezugnahmen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin genannt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Bezugnahme einzeln und spezifisch als durch Bezugnahme eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. In mindestens einer Ausführungsform werden die Ausdrücke „System“ und „Verfahren“ hierin insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erlangen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. In mindestens einer Ausführungsform kann der Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen und digitalen Daten auf eine Vielfalt von Weisen erzielt werden, wie etwa durch das Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In mindestens einer Ausführungsform können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über eine serielle oder parallele Schnittstelle erfolgen. In mindestens einer Ausführungsform können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetz von der bereitstellenden Entität zu der erfassenden Entität erfolgen. In mindestens einer Ausführungsform kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen können Prozesse des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Auch wenn die Beschreibungen hierin beispielhafte Implementationen der beschriebenen Techniken darlegen, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Beschreibung definiert sein können, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/994499 [0001]

Claims

System, umfassend: einen oder mehrere Computer die einen oder mehrere Prozessoren aufweisen, um ein neuronales Netz zu trainieren, durch: Durchführen einer Faltung an einer Dateneingabe in einer Schicht des neuronalen Netzes, wobei die Faltung durch Anwenden von Faltungsoperatoren auf die Dateneingabe durchgeführt wird, wobei die Faltungsoperatoren bestimmt werden durch: Auswählen eines Vertex aus einer Vielzahl von Vertices der Dateneingabe; Abtasten der Vielzahl von Vertices, basierend auf einer Länge der Faltungsoperatoren, um eine Vielzahl von Abtastpunkten für den ausgewählten Vertex zu erzeugen; Hinzufügen der Vielzahl von Vertices zu einer Liste, so dass jeder Vertex aus der Vielzahl von Vertices mit einem abgetasteten Punkt aus der Vielzahl von Abtastpunkten gepaart wird; und Bestimmen, zumindest teilweise basierend auf der Liste, eines Satzes von Vertices; und Anwenden der Faltungsoperatoren auf die Dateneingabe, um einen Satz von Ausgaben der Faltung zu erzeugen, wobei die Faltungsoperatoren zumindest teilweise auf der Grundlage des Satzes von Vertices definiert sind.
System nach Anspruch 1, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, durch: Durchführen eines Satzes von Operationen unter Verwendung zusätzlicher Schichten des neuronalen Netzes an der Ausgabe von der Schicht, wobei mindestens eine Operation aus dem Satz von Operationen eine Pooling-Operation umfasst, wobei Operatoren für die Pooling-Operation determiniert werden durch: Durchführen einer Auswahl eines Vertex aus der Vielzahl von Vertices der Dateneingabe, um ihn mit mindestens einem anderen Vertex aus der Vielzahl von Vertices zu kombinieren, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren verwendet werden; und Anwenden der Operatoren auf den Satz von Ausgaben der Pooling-Operation.
System nach Anspruch 2, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, unter Verwendung einer Formel für den kleinsten quadratischen Fehler, um die Auswahl des Vertex aus einer Vielzahl von Vertices durchzuführen.
System nach Anspruch 2, wobei der ausgewählte Vertex und der mindestens eine andere Vertex unabhängig voneinander sind.
System nach Anspruch 1, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, das neuronale Netz zu trainieren, durch: Durchführen eines Satzes von Operationen unter Verwendung zusätzlicher Schichten des neuronalen Netzes auf dem Ausgang der Schicht, wobei mindestens eine Operation aus dem Satz von Operationen eine Unpooling-Operation umfasst, wobei Operatoren für die Unpooling-Operation bestimmt werden durch: Auswählen eines Vertex aus der Vielzahl von Vertices der Dateneingabe und Kopieren eines Wertes des Vertex zu mindestens einem anderen Vertex aus der Vielzahl von Vertices, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren verwendet werden; und Anwenden der Operatoren auf den Satz von Ausgaben der Unpooling-Operation.
System nach Anspruch 1, wobei eine Summe der Abstände zwischen jedem Vertex und dem entsprechenden abgetasteten Punkt minimiert wird.
System nach Anspruch 6, wobei Parameter aus dem trainierten neuronalen Netz auf eine zweite Dateneingabe angewendet werden, um Faltungsoperatoren zu bestimmen, wobei die zweite Dateneingabe ein Dreiecksgitter ist, das sich von der Dateneingabe unterscheidet.
Prozessor, umfassend: eine oder mehrere arithmetische Logikeinheiten (ALUs) zum Trainieren eines oder mehrerer neuronaler Netze, zumindest teilweise, durch: Bestimmen eines oder mehrerer Faltungsoperatoren, um eine Faltung an einer empfangenen Dateneingabe durchzuführen, wobei die Bestimmung des einen oder der mehreren Faltungsoperatoren durchgeführt wird durch: Abtasten einer Vielzahl von Vertices der Dateneingabe, um eine Vielzahl von Abtastpunkten für einen Vertex der Vielzahl von Vertices zu erzeugen; Erzeugen eines Index, um anzuzeigen, dass der Vertex und jeder Vertex der Vielzahl von Vertices mit einem abgetasteten Punkt aus der Vielzahl von Abtastpunkten gepaart ist; und Bestimmen der Faltungsoperatoren unter Verwendung von Informationen aus dem Index.
Prozessor nach Anspruch 8, ferner umfassend die eine oder mehrere ALUs, um das eine oder die mehreren neuronalen Netze zu trainieren, durch: Durchführen einer Pooling-Operation, wobei Operatoren für die Pooling-Operation determiniert werden durch: Bestimmen eines Vertex aus der Vielzahl von Vertices der Dateneingabe, um mit mindestens einem anderen Vertex aus der Vielzahl von Vertices zu zusammenzuführen, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der Vertex und der mindestens eine andere Vertex unabhängig voneinander sind; und Anwenden des einen oder der mehreren gemeinsam genutzten Vertices als Operatoren für die Pooling-Operation.
Prozessor nach Anspruch 9, wobei die Operatoren für die Pooling-Operation für das eine oder die mehreren neuronalen Netze unter Verwendung von Ergebnissen aus der Anwendung einer Formel für den kleinsten quadratischen Fehler beim Zusammenführen des Vertex und des mindestens einen anderen Vertex bestimmt werden.
Prozessor nach Anspruch 8, ferner umfassend die eine oder mehrere ALUs zum Trainieren des einen oder der mehreren neuronalen Netze durch: Durchführen einer Unpooling-Operation, wobei Operatoren für die Unpooling-Operation bestimmt werden durch: Bestimmen eines Vertex aus der Vielzahl von Vertices der Dateneingabe und Kopieren eines Wertes des Vertex auf mindestens einen anderen Vertex aus der Vielzahl von Vertices, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen, wobei der eine oder die mehreren gemeinsam genutzten Vertices als die Operatoren für die Unpooling-Operation verwendet werden.
Prozessor nach Anspruch 8, wobei die Dateneingabe ein Dreiecksgitter ist.
Prozessor nach Anspruch 8, wobei Parameter aus dem einen oder den mehreren neuronalen Netzen auf eine zweite Dateneingabe angewendet werden, die sich von der Dateneingabe unterscheidet, um Faltungsoperatoren für die zweite Dateneingabe zu bestimmen.
Prozessor nach Anspruch 8, wobei die Abtastung der Vielzahl von Vertices der Dateneingabe auf einer Länge der Faltungsoperatoren basiert.
Verfahren, umfassend: Trainieren eines oder mehrerer neuronaler Netze durch: Bestimmen von Faltungsoperatoren, um eine Faltung an Daten durchzuführen, wobei die Faltungsoperatoren bestimmt werden durch: Abtasten einer Vielzahl von Vertices der Daten, basierend auf einer Länge der Faltungsoperatoren, um eine Vielzahl von Abtastpunkten für einen Vertex der Vielzahl von Vertices zu erzeugen; und Bestimmen eines Satzes von Vertices zum Definieren der Faltungsoperatoren zumindest teilweise auf der Grundlage der Vielzahl von Vertices und der Vielzahl von Abtastpunkten.
Verfahren nach Anspruch 15, ferner umfassend: Bestimmen von Operatoren für eine Pooling-Operation, die von einer Schicht des einen oder der mehreren neuronalen Netze durchgeführt werden soll, wobei die Operatoren für die Pooling-Operation bestimmt werden durch: Auswählen eines ersten Vertex und eines zweiten Vertex aus der Vielzahl von Vertices der Daten, wobei der erste und der zweite Vertex unabhängig voneinander sind; Zusammenführen des ersten Vertex und des zweiten Vertex, um einen oder mehrere gemeinsame Vertices zu erzeugen; und Anwenden des einen oder der mehreren gemeinsamen Vertices als Operatoren für die Pooling-Operation.
Verfahren nach Anspruch 16, wobei eine quadratische Fehlerformel verwendet wird, wenn der erste Vertex und der zweite Vertex zusammengeführt werden, um den einen oder die mehreren gemeinsamen Vertices zu erzeugen.
Verfahren nach Anspruch 15, ferner umfassend: Bestimmen von Operatoren für eine Unpooling-Operation unter Verwendung der Ausgabe von der Schicht, die von einer zweiten Schicht des einen oder der mehreren neuronalen Netze durchgeführt werden soll, wobei Operatoren für die Unpooling-Operation bestimmt werden durch: Auswählen eines ersten Vertex aus der Vielzahl von Vertices der Daten und Kopieren eines Wertes von dem ersten Vertex zu einem zweiten Vertex, um einen oder mehrere gemeinsam genutzte Vertices zu erzeugen; und Anwenden des einen oder der mehreren gemeinsam genutzten Vertices als Operatoren für die Unpooling-Operation.
Verfahren nach Anspruch 15, wobei die Daten ein verzweigtes Dreiecksgitter sind.
Verfahren nach Anspruch 15, wobei gelernte Gewichte von dem einen oder den mehreren neuronalen Netzen auf zweite Daten angewendet werden, die eine andere Topologie als die Topologie der Daten aufweisen.