DE112021002945T5

DE112021002945T5 - Kontextbezogene Bildübersetzung mit Hilfe neuronaler Netze

Info

Publication number: DE112021002945T5
Application number: DE112021002945.2T
Authority: DE
Inventors: Hoo Chang Shin; Alvin Ihsani; Mani Swetha Mandava; Sharath Turuvekere Sreenivas; Christopher James Forster
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-05-26
Filing date: 2021-05-21
Publication date: 2023-04-27
Also published as: CN115769307A; WO2021242645A1; US20210374947A1

Abstract

Vorrichtungen, Systeme und Techniken zur Erleichterung der Erzeugung eines medizinischen Bildes aus einem anderen medizinischen Bild unter Verwendung eines oder mehrerer neuronaler Netze, die unter Verwendung eines generativen adversen Netzes (GAN) trainiert wurden, das einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) als Diskriminator verwendet. In mindestens einer Ausführungsform erzeugen ein oder mehrere neuronale Netze, die mit einem GAN trainiert wurden, das einen BERT-Diskriminator umfasst, ein Positronen-Emissions-Tomographie (PET)-Bild aus einem Magnetresonanz-Tomographie (MRT)-Bild.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der am 26. Mai 2020 eingereichten US-Patentanmeldung Nr. 16/883,498 mit dem Titel „CONTEXTUAL IMAGE TRANSLATION USING NEURAL NETWORKS“, deren gesamter Inhalt durch Bezugnahme in vollem Umfang und für alle Zwecke hier aufgenommen wird.
TECHNISCHES GEBIET
Mindestens eine Ausführungsform betrifft Verarbeitungsressourcen, die verwendet werden, um die Erzeugung einer Art von medizinischem Bild aus einer anderen Art von medizinischem Bild unter Verwendung eines oder mehrerer neuronaler Netze zu erleichtern, die mit einem generativen adversen Netz (GAN) trainiert wurden. Zum Beispiel betrifft mindestens eine Ausführungsform Prozessoren oder Rechensysteme, die verwendet werden, um ein Positronen-Emissions-Tomographie (PET)-Bild aus einem Magnetresonanztomographie (MRT)-Bild zu erzeugen, wobei ein oder mehrere neuronale Netze verwendet werden, die durch ein GAN trainiert wurden, wobei das GAN einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) als Diskriminator verwendet, gemäß verschiedenen hierin beschriebenen neuen Techniken.
HINTERGRUND
Die Synthese oder Erzeugung einer Art von medizinischem Bild aus einer anderen Art von medizinischem Bild erfordert oft den Umgang mit komplexen Datensätzen. Diese Datensätze umfassen komplexe Werte und variieren je nach Art des medizinischen Bildes sehr stark. Aktuelle Ansätze, die neuronale Netze verwenden, die mit generativen adversen Netzen trainiert wurden, sind durch den Bereich und die Art der medizinischen Daten begrenzt, für die diese neuronalen Netze eine Bildsynthese oder -generierung durchführen können.
Figurenliste

1 ist ein Blockdiagramm, das eine Architektur zum Trainieren eines neuronalen Netzes veranschaulicht, um gemäß mindestens einer Ausführungsform eine Übersetzung eines Eingabe-Magnetresonanztomographie (MRT)-Bildes in ein Ausgabe-Positronenemissionstomographie (PET)-Bild abzuleiten;
2 ist ein Blockdiagramm, das ein beispielhaftes generatives adverses Netz (GAN) zum Trainieren eines neuronalen Netzes gemäß mindestens einer Ausführungsform veranschaulicht;
3 ist ein Blockdiagramm, das eine Architektur zum Trainieren eines generativen neuronalen Netzes unter Verwendung eines GAN veranschaulicht, das gemäß mindestens einer Ausführungsform einen Diskriminator für bidirektionale Encoder-Darstellungen von Transformatoren (BERT) umfasst;
4 ist ein Blockdiagramm, das eine Generatorarchitektur veranschaulicht, um ein MRT-Eingabebild in ein PET-Ausgabebild zu übersetzen, gemäß mindestens einer Ausführungsform;
5 ist ein Blockdiagramm, das eine Architektur zur Zusammenfassung veranschaulicht, um ein Bild in eine Ausgabe zur Verwendung durch einen BERT-Diskriminator gemäß mindestens einer Ausführungsform umzuwandeln;
6 ist ein Blockdiagramm, das eine Diskriminatorarchitektur veranschaulicht, die einen BERT umfasst, um einen Trainingsverlust zu erzeugen, der zum Trainieren eines oder mehrerer neuronaler Netze gemäß mindestens einer Ausführungsform verwendet wird;
7 veranschaulicht einen Prozess zum Trainieren eines oder mehrerer neuronaler Netze, um die Übersetzung eines medizinischen Eingabebildes in ein medizinisches Ausgabebild eines anderen Typs unter Verwendung eines GAN durchzuführen, das einen BERT-Diskriminator umfasst, gemäß mindestens einer Ausführungsform;
8A veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
8B veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
9 veranschaulicht das Training und den Einsatz eines neuronalen Netzes gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
11A veranschaulicht ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
11B veranschaulicht ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug von 11A gemäß mindestens einer Ausführungsform;
11C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 11A gemäß mindestens einer Ausführungsform veranschaulicht;
11D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 11A gemäß mindestens einer Ausführungsform darstellt;
12 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
13 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
14 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16E und 16F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
17 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
18A und 18B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
19A und 19B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
20 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
21A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
21B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
21C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
21D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
22 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
23 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
24 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
25 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
26 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform zeigt;
27 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehrerer Ausführungsformen;
28 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
29 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
30 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
31 ist ein Blockdiagramm von zumindest Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
32A und 32B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
33 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
34 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
35 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
36 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
37 ist ein beispielhaftes Datenablaufdiagramm für eine weiterentwickelte Rechenpipeline gemäß mindestens einer Ausführungsform;
38 ist eine Systemdarstellung für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen des maschinellen Lernens in einer weiterentwickelten Rechenpipeline gemäß mindestens einer Ausführungsform;
39 beinhaltet eine beispielhafte Veranschaulichung einer weiterentwickelten Rechenpipeline 3810A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform;
40A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform;
40B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
41A veranschaulicht ein Datenablaufdiagramm für ein Verfahren zum Trainieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform; und
41B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 ist ein Blockdiagramm, das eine Architektur für das Training 102 eines neuronalen Netzes 108, 114 veranschaulicht, um gemäß mindestens einer Ausführungsform 110 eine Übersetzung eines Eingabe-Magnetresonanztomographie (MRT)-Bildes 112 in ein Ausgabe-Positronenemissionstomographie (PET)-Bild 116 abzuleiten. In mindestens einer Ausführungsform werden die Trainingsdaten 104 als Eingabe von einem Trainings-Framework 106 verwendet, um 102 ein oder mehrere untrainierte neuronale Netze 108 unter Verwendung eines generativen adversen Netzes (GAN) zu trainieren, das einen Diskriminator für bidirektionale Encoder von Darstellungen von Transformatoren (BERT) umfasst, wie weiter unten in Verbindung mit den 2 und 3 beschrieben. In mindestens einer Ausführungsform handelt es sich bei den Trainingsdaten 104 um einen Satz von Bildern oder Bilddaten sowie optionalen Kennzeichnungen oder Klassifizierungen, um einen Satz von Beispielen bereitzustellen, an denen ein oder mehrere untrainierte neuronale Netze 108 lernen, eine Funktion durchzuführen, wie beispielsweise die Übersetzung eines Bildtyps 112 in einen anderen Bildtyp 116.
In mindestens einer Ausführungsform sind die Trainingsdaten 104 ein Satz von Daten, wie beispielsweise Bilddaten, auf denen ein oder mehrere untrainierte neuronale Netze 108 für die Operation trainiert werden sollen. In mindestens einer Ausführungsform umfassen die Trainingsdaten 104 einen Satz von Bildern. In mindestens einer Ausführungsform umfassen die Trainingsdaten 104 einen Satz von Bildern mit Beschriftungen oder Klassifizierungen. In mindestens einer Ausführungsform umfassen die Trainingsdaten 104 medizinische Bilddaten. In mindestens einer Ausführungsform umfassen die Trainingsdaten 104, die medizinische Bildgebungsdaten enthalten, ferner Bilder aus der Magnetresonanztomographie (MRT). In mindestens einer Ausführungsform umfassen die Trainingsdaten 104, die medizinische Bildgebungsdaten enthalten, ferner Bilder aus der Positronen-Emissions-Tomographie (PET). In mindestens einer Ausführungsform handelt es sich bei den Trainingsdaten 104 um eine oder mehrere andere Arten von Daten, für die ein oder mehrere untrainierte neuronale Netze 108 durch ein Trainings-Framework 106 trainiert werden 102, um Operationen wie beispielsweise die Bilderzeugung durchzuführen, wie nachstehend in Verbindung mit den 3-7 beschrieben.
In mindestens einer Ausführungsform ist ein Trainings-Framework 106 ein Satz von Softwareanweisungen, die, wenn sie auf einer oder mehreren Rechenvorrichtungen ausgeführt werden, das Training 102 von einem oder mehreren untrainierten neuronalen Netzen 108 unter Verwendung von Trainingsdaten 104, wie beispielsweise den oben beschriebenen medizinischen Bildgebungsdaten 104, steuern. In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netze 108 durch ein Trainings-Framework 106 trainiert, das das Lernen durch ein oder mehrere untrainierte neuronale Netze 108 basierend auf Trainingsdaten 104 erleichtert. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 106 ein oder mehrere untrainierte neuronale Netze unter Verwendung eines GAN, das weiter unten in Verbindung mit den 2 und 3 beschrieben wird.
In mindestens einer Ausführungsform trainiert ein Trainings-Framework 106 ein oder mehrere untrainierte neuronale Netze 108 ohne Überwachung. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 106 ein oder mehrere untrainierte neuronale Netze 108 ohne Überwachung und nur mit Trainingsdaten 104. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 106 ein oder mehrere untrainierte neuronale Netze 108 unter Verwendung jeglicher verfügbarer Überwachung in Verbindung mit Trainingsdaten 104.
In mindestens einer Ausführungsform verwendet ein Trainings-Framework 106 Trainingsdaten 104 mit Supervision, wobei die Supervision in Form von Klassifizierung, Labels, Begrenzungsboxen, Kommentaren auf Pixelebene, Kommentaren auf Bildebene, Punkten, die einer Aufgabe entsprechende Positionen enthalten, oder Linien, die einer Aufgabe entsprechende Positionen enthalten, erfolgt. In mindestens einer Ausführungsform verwendet ein Trainings-Framework 106 Trainingsdaten 104, um ein oder mehrere untrainierte neuronale Netze 108 zu trainieren, wobei eine beliebige andere Form der Überwachung verwendet wird, um das Training 102 des einen oder der mehreren untrainierten neuronalen Netze 108 zu erleichtern. In mindestens einer Ausführungsform verwendet ein Trainings-Framework 106 keine Überwachung für einige oder alle Trainingsdaten 104.
In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netze 108 durch ein Trainings-Framework 106 unter Aufsicht trainiert. In mindestens einer Ausführungsform umfasst die Überwachung mehrere Arten von Unterstützung, die verwendet werden, um das Training 102 eines oder mehrerer untrainierter neuronaler Netze 108 durch ein Trainings-Framework 106 zu erleichtern, wie oben beschrieben. In mindestens einer Ausführungsform umfasst die Überwachung Eingaben, die einen oder mehrere Aspekte der Trainingsdaten 104, wie beispielsweise Objekte oder Stile, oder eine Klassifizierung für diese Trainingsdaten 104 beschreiben, um das Training eines oder mehrerer untrainierter neuronaler Netze 108 durch ein Trainings-Framework 106 zu unterstützen. In mindestens einer Ausführungsform ist die Überwachung stark, wobei die Eingabeinformationen eine direkte Identifizierung eines Objekts, eines Stils oder eines anderen Aspekts eines Gegenstands, wie beispielsweise eines Bildes, in den Trainingsdaten 104 bereitstellen. In mindestens einer Ausführungsform ist die Überwachung schwach, wobei die Eingabeinformationen eine teilweise Identifizierung eines Objekts, eines Stils oder eines anderen Aspekts eines Elements in den Eingabedaten 104 bereitstellen. In mindestens einer Ausführungsform handelt es sich bei der starken Überwachung um Eingabeinformationen wie beispielsweise Begrenzungsboxen, in denen ein oder mehrere Objekte in einem Element der Eingabedaten 104 umrissen sind. In mindestens einer Ausführungsform umfasst die schwache Überwachung Eingabeinformationen wie beispielsweise Punkte, bei denen einzelne Positionen in den eingegebenen Trainingsdaten 104 als innerhalb eines Objekts oder mehrerer Objekte befindlich identifiziert werden. In mindestens einer Ausführungsform umfasst die schwache Überwachung Eingabeinformationen wie beispielsweise Linien, wobei jeder Punkt in einer Linie in den eingegebenen Trainingsdaten 104 von der schwachen Überwachung als in einem Objekt oder in Objekten befindlich identifiziert wird. In mindestens einer Ausführungsform umfasst die schwache Überwachung Eingaben wie Markierungen oder Etiketten, wobei eine Markierung oder ein Etikett identifiziert, dass ein eingegebenes Element der Trainingsdaten 104 ein bestimmtes Objekt oder bestimmte Objekte enthält oder einer bestimmten Klassifizierung angehört.
In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netze 108 durch ein Trainings-Framework 106 trainiert, um eine Operation wie beispielsweise die Übersetzung eines MRT-Bildes 112 in ein PET-Bild 116 durchzuführen. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren neuronalen Netzen 108, 114 individuell um jede Art von neuronalem Netz. In mindestens einer Ausführungsform umfasst jedes von einem oder mehreren neuronalen Netzen 108, 114 einen Satz von Knoten, wobei jeder Knoten einen Wert basierend auf einer oder mehreren Eingaben unter Verwendung einer Aktivierungsfunktion berechnet. In mindestens einer Ausführungsform sind ein oder mehrere neuronale Netze 108, 116 in einer Software mit Anweisungen zum Durchführen einer Operation und mit einem Speicher zum Speichern von Berechnungsergebnissen basierend auf einem Eingabedatenelement verkörpert. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren neuronalen Netzen 108, 114 um jede Art von neuronalem Netz, das ferner hier beschrieben ist.
In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netze 114 eine Inferenz 110 unter Verwendung eines MRT-Eingabebildes 112 durch, das medizinische Informationen enthält, die von einer medizinischen Vorrichtung wie beispielsweise einem MRT erfasst wurden. In mindestens einer Ausführungsform übersetzen ein oder mehrere trainierte neuronale Netze 114 ein MRT-Bild 112 in ein PET-Bild 116. In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netze 114 eine Inferenz 110 durch, wobei ein medizinisches Bild, wie beispielsweise ein MRT-Bild 112, durch das eine oder die mehreren trainierten neuronalen Netze 114 in ein anderes medizinisches Bild, wie beispielsweise ein PET-Bild 116, übersetzt wird. In mindestens einer Ausführungsform umfassen die Eingabedaten, wie beispielsweise ein medizinisches Bild oder ein MRT-Bild 112, ein Bild, das medizinische Informationen, wie beispielsweise anatomische Informationen, enthält. In mindestens einer Ausführungsform umfassen die Eingabedaten, wie beispielsweise ein medizinisches Bild 114, jede andere Art von medizinischem Bild. In mindestens einer Ausführungsform umfassen die Eingabedaten 112 jegliche Art von Daten, wobei ein oder mehrere trainierte neuronale Netze 114 durch ein Trainings-Framework 106 für die Operation trainiert werden 102.
In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netze 114 ein oder mehrere untrainierte neuronale Netze 106, die durch ein Trainings-Framework 106 basierend auf Trainingsdaten 104 trainiert werden 102, um eine Operation durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netze 114 ein oder mehrere untrainierte neuronale Netze 108, die von einem Trainings-Framework 106 basierend auf Trainingsdaten 104 und ohne Überwachung trainiert werden 102. In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netze 114 ein oder mehrere untrainierte neuronale Netze 108, die von einem Trainings-Framework 106 basierend auf Trainingsdaten 104 mit Überwachung trainiert werden 102. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren trainierten neuronalen Netzen 114 um jede Art von neuronalem Netz, das hier ferner beschrieben wird.
In mindestens einer Ausführungsform erzeugen ein oder mehrere trainierte neuronale Netze 114 basierend auf Eingabedaten 112 Ausgabedaten 116. In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netze 114 eine Operation, für die sie durch ein Trainings-Framework 106 trainiert wurden 102, auf Eingabedaten 112 durch, um Ausgabedaten 116 zu erzeugen. In mindestens einer Ausführungsform umfassen die Ausgabedaten 116 ein erzeugtes oder übersetztes Bild wie beispielsweise ein PET-Bild 116. In mindestens einer Ausführungsform umfasst ein erzeugtes oder übersetztes Bild, wie beispielsweise ein PET-Bild 116, medizinische Informationen aus einem Eingabebild, wie beispielsweise einem MRT-Bild 112, sowie zusätzliche medizinische Informationen, für die ein oder mehrere trainierte neuronale Netze 114 durch ein Trainings-Framework 106 trainiert werden 102, um sie zu erzeugen, zu folgern 110 oder zu übersetzen.
2 ist ein Blockdiagramm, das ein Trainings-Framework 220 veranschaulicht, das gemäß mindestens einer Ausführungsform ein beispielhaftes generatives adverses Netz (GAN) 200 zum Trainieren eines neuronalen Netzes umfasst. In mindestens einer Ausführungsform umfasst ein GAN 200 einen Generator 208, bei dem es sich um ein oder mehrere hier beschriebene neuronale Netze handelt, die eine bestimmte Ausgabe oder Klassifizierung erzeugen und in Hardware oder Software implementiert sind, wie hier weiter beschrieben. In mindestens einer Ausführungsform enthält ein GAN 200 einen Diskriminator 212, der bestimmt, ob die Ausgabe des Generators 208 korrekt ist und der in Hardware oder Software implementiert ist, die hier weiter beschrieben wird. In mindestens einer Ausführungsform bestimmt ein Diskriminator 212 andere Eigenschaften der Ausgabe des Generators 208, wie beispielsweise den Typ, den Wert oder andere Bestimmungsgrößen, die die Operation des Generators 208 verbessern. In mindestens einer Ausführungsform bestimmt ein Diskriminator 212 Unterschiede oder numerische Werte, die Unterschiede zwischen der Ausgabe 210 des Generators 208 und der Eingabe 202 in den Diskriminator 212 darstellen. In mindestens einer Ausführungsform umfasst ein Diskriminator 212 einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT), die weiter unten in Verbindung mit 3 und 6 beschrieben wird.
In mindestens einer Ausführungsform veranschaulicht ein beispielhaftes GAN 200, wie beispielsweise das in 2 dargestellte, wie ein Generator 208 in Relation zu einem Diskriminator 212 steht und wie Verlustwerte 214, 216 während des Trainings durch ein Trainings-Framework 220 zurückverfolgt werden. In mindestens einer Ausführungsform zeigt ein beispielhaftes GAN 200, wie Daten zwischen den Eingaben 302, 304, dem Generator 208 und den Komponenten des Diskriminators 212 des GAN 200 fließen. In mindestens einer Ausführungsform werden die Verlustwerte 216 durch ein Trainings-Framework 220 an einen Generator 208 zurückvermittelt. In mindestens einer Ausführungsform werden die Verlustwerte 214 durch ein Trainings-Framework 220 an einen Diskriminator 212 rückübertragen. In mindestens einer Ausführungsform können die Verlustwerte 214, 216 zusätzlich zu den in einem beispielhaften GAN 200 wie beispielsweise in 2 veranschaulichten Komponenten Informationen beinhalten. In mindestens einer Ausführungsform können Komponenten zu einem beispielhaften GAN 200 hinzugefügt oder daraus entfernt werden, um die Übersetzung oder Erzeugung zusätzlicher Informationen während der Inferenz durch einen Generator 208 zu erleichtern. In mindestens einer Ausführungsform wird ein trainiertes neuronales Netz, wie beispielsweise das oben in 1 beschriebene, durch ein Trainings-Framework 220 unter Verwendung eines GAN 200 trainiert.
In mindestens einer Ausführungsform empfängt ein GAN 200 während des Trainings Eingabedaten 202, 204. In mindestens einer Ausführungsform bestehen die Eingabedaten 202, 204 aus zwei Datensätzen und diese beiden Datensätze sind äquivalent. In mindestens einer Ausführungsform bestehen die Eingabedaten 202, 204 aus zwei unterschiedlichen Datensätzen. In mindestens einer Ausführungsform stellt ein Eingabedatensatz 302 einen Ausgangswert oder eine Referenz von realen Werten bereit, die für das Training eines Diskriminators 212 und die Berechnung von Verlustwerten 214, 216 verwendet werden. In mindestens einer Ausführungsform bestehen die Eingabedaten 202, 204 aus mehr als zwei unterschiedlichen Datensätzen. In mindestens einer Ausführungsform enthält ein Eingabedatensatz 202, 204 Bildinformationen. In mindestens einer Ausführungsform enthält ein Eingabedatensatz 202, 204 Objektinformationen, medizinische Informationen oder andere geeignete Informationen, die sich auf die Übersetzung oder Erzeugung eines Ausgabebildes aus einem Eingabebild beziehen, wie oben in Verbindung mit 1 beschrieben.
In mindestens einer Ausführungsform ist ein Eingabedatensatz 204 äquivalent oder ähnlich wie ein Ausgangswert-Datensatz 202. In mindestens einer Ausführungsform wird ein Eingabedatensatz 204 verwendet, um einen Generator 208 mit Hilfe eines Trainings-Frameworks 220 zu trainieren. In mindestens einer Ausführungsform stellt ein Generator 208 in einem GAN 200 als Ausgabe eine probabilistische Verteilung 210 bereit. In mindestens einer Ausführungsform gibt ein Generator 208 in einem GAN 200, der mit Bildinhalten arbeitet, anstelle von oder zusätzlich zu den probabilistischen Werten 210 ein erzeugtes Bild aus. In mindestens einer Ausführungsform wird die Ausgabe eines Generators 208 als Eingabe für einen Diskriminator 212 zu Trainingszwecken bereitgestellt. In mindestens einer Ausführungsform stellt ein Diskriminator 212 Verlustinformationen 216 bereit, die von einem Trainings-Framework 220 zum Trainieren eines Generators 208 in einem GAN 200 verwendet werden, um die Gewichte durch Backpropagation in einem Generator 208 zu aktualisieren.
In mindestens einer Ausführungsform umfassen sowohl der Generator 208 als auch der Diskriminator 212 als Komponenten eines GAN 200 ein oder mehrere neuronale Netze. In mindestens einer Ausführungsform umfasst ein Diskriminator 212 ein BERT, wie weiter unten in Verbindung mit 3 und 6 beschrieben. In mindestens einer Ausführungsform erzeugt ein Generator 208 neue Dateninstanzen, wie beispielsweise „gefälschte“ Bilder oder synthetisierte Positronen-Emissions-Tomographie (PET)-Bilder, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform erzeugt ein Generator 208 Wahrscheinlichkeiten in Relation zu den Eingabedaten, wie beispielsweise p(X), wenn es sich bei der Eingabe um einen beliebigen Datentyp X handelt, oder p(X, Y), wenn es sich bei der Eingabe um einen beliebigen Datentyp X und eine Kennzeichnung Y handelt. In mindestens einer Ausführungsform lernt ein Generator 208 aus den Eingabedaten 204, um plausible Daten zu erzeugen, wie beispielsweise „gefälschte“ Bilder oder synthetisierte PET-Bilder, wie hier beschrieben. In mindestens einer Ausführungsform werden die vom Generator 208 erzeugten Instanzen 210 zu negativen Trainingsbeispielen für einen Diskriminator 212.
In mindestens einer Ausführungsform besteht ein Diskriminator 212 aus Datenwerten und Softwareanweisungen, die, wenn sie ausgeführt werden, einen Diskriminator 212 implementieren. In mindestens einer Ausführungsform umfasst ein Diskriminator 212 einen BERT. In mindestens einer Ausführungsform unterscheidet ein Diskriminator 212 zwischen verschiedenen Dateninstanzen, wie beispielsweise die Kategorisierung eines Eingabedatensatzes oder Bildes als wahr oder gefälscht, echt oder erzeugt.
In mindestens einer Ausführungsform nimmt ein Diskriminator 212 zwei verschiedene Arten von Eingabedaten 202, 204 aus zwei verschiedenen Quellen entgegen. In mindestens einer Ausführungsform nimmt ein Diskriminator 212 als Eingabe echte Dateninstanzen 202, 206. In mindestens einer Ausführungsform handelt es sich bei den realen Dateninstanzen 202, 206 um Ausgangswert-Bilder wie beispielsweise MRT-Bilder und/oder PET-Bilder. In mindestens einer Ausführungsform verwendet ein Diskriminator 212 echte Dateninstanzen als positive Trainingsbeispiele oder als Beispiele für „wahre“ Informationen. In mindestens einer Ausführungsform stellen die realen Dateninstanzen 202, 206 einen Ausgangswert für die Berechnung der Verlustinformationen 214, 218 bereit. In mindestens einer Ausführungsform wird die aus den realen Dateninstanzen 202, 206 berechnete Verlustinformation 214 durch ein Trainings-Framework 220 in ein neuronales Netz des Diskriminators 212 während des Vortrainings zurückvermittelt, wie unten beschrieben.
In mindestens einer Ausführungsform nimmt ein Diskriminator 212 als Eingabe „gefälschte“ Dateninstanzen 210, wie beispielsweise erzeugte PET-Bilder, die von einem Generator 208 ausgegeben werden. In mindestens einer Ausführungsform handelt es sich bei den von einem Generator 208 erzeugten „gefälschten“ Dateninstanzen 210 um Bilder. In mindestens einer Ausführungsform handelt es sich bei den „gefälschten“ Dateninstanzen 210 um Zusammenfassungen von Bildern, wie sie beispielsweise im Zusammenhang mit 5 beschrieben werden. In mindestens einer Ausführungsform verwendet ein Generator 212 während des Trainings „gefälschte“ Dateninstanzen als negative Beispiele oder „gefälschte“ Beispiele. In mindestens einer Ausführungsform verwendet ein Diskriminator 212 „gefälschte“ Dateninstanzen 210 und bestimmt, ob diese Dateninstanzen „echt“ oder „gefälscht“ sind. In mindestens einer Ausführungsform verwendet ein Diskriminator 212 echte Dateninstanzen 206, um zu messen, ob der Diskriminator 212 korrekt bestimmt hat, ob eine „gefälschte“ Dateninstanz 210 „echt“ oder „gefälscht“ ist. In mindestens einer Ausführungsform berechnet ein Diskriminator 212 Verlustinformationen 216 basierend auf der Bestimmung von „gefälscht“ oder „echt“ für Eingabedaten 210 und stellt Verlustinformationen 216 einem Trainings-Framework 220 für Backpropagation zu einem Generator 208 bereit, um die probabilistischen Gewichte des Generators 208 zu aktualisieren.
In mindestens einer Ausführungsform führt ein Diskriminator 212, der einen BERT umfasst, eine Vorhersage des nächsten Satzes (NSP) durch. In mindestens einer Ausführungsform führt ein Diskriminator 212, der einen BERT umfasst, eine NSP durch, um anzuzeigen, ob der BERT vorhersagt, dass ein oder mehrere Eingabedaten oder Bilder echt (Ausgangswert der Trainingsdaten) oder gefälscht (erzeugt durch einen Generator 208) sind. In mindestens einer Ausführungsform führt ein Diskriminator 212, der einen BERT umfasst, einen NSP durch, um zu bestimmen, ob ein oder mehrere Eingabedaten, wie beispielsweise die von einem Generator 208 erzeugten, mit Ausgangswert-Trainingsdaten abgleichen. In mindestens einer Ausführungsform stimmen ein oder mehrere Eingabedatenelemente im Wesentlichen mit den Ausgangswert-Trainingsdaten überein, wenn nur das eine oder die mehreren Datenelemente im Wesentlichen ähnliche Informationen umfassen wie die Ausgangswert-Trainingsdaten. In mindestens einer Ausführungsform stimmen ein oder mehrere Eingabedatenelemente im Wesentlichen mit den Ausgangsdaten überein, wenn die Unterschiede zwischen einem oder mehreren Eingabedatenelementen im Vergleich zu den Ausgangsdaten unter einem Schwellenwert liegen. In mindestens einer Ausführungsform stimmen ein oder mehrere Eingabedatenelemente im Wesentlichen überein, wenn ein BERT eine NSP-Vorhersage erzeugt, die eine Annäherung an einen Ausgangswert der Trainingsdaten darstellt oder diesem entspricht. In mindestens einer Ausführungsform stimmen ein oder mehrere Eingabedatenelemente, wie beispielsweise Datensequenzen, die weiter unten in Verbindung mit den 3 und 5 beschrieben werden, im Wesentlichen mit Ausgangswert-Trainingsdaten überein, wenn ein Levenshtein-Abstand oder Editierabstand zwischen den Datensequenzen, die einem oder mehreren Eingabedatenelementen entsprechen, und einer Datensequenz, die den Ausgangswert-Trainingsdaten entspricht, minimal ist.
In mindestens einer Ausführungsform sagt eine NSP-Vorhersage von einem Diskriminator 212, der einen BERT umfasst, voraus, dass ein Bild echt ist, wenn während der NSP ein vorhergesagtes Bild mit einem Ausgangswert von Trainingsdaten übereinstimmt. In mindestens einer Ausführungsform sagt eine NSP-Vorhersage von einem Diskriminator 212, der einen BERT umfasst, voraus, dass ein Bild gefälscht oder erzeugt ist, wenn während der NSP ein vorhergesagtes Bild nicht mit einem Ausgangswert von Trainingsdaten übereinstimmt. In mindestens einer Ausführungsform führt ein BERT traditionell NSP durch, indem er basierend auf einem Textblock einen „nächsten Satz“ bestimmt. In mindestens einer Ausführungsform leitet ein Diskriminator 212, der einen BERT umfasst, aus einer Eingabe, die ebenfalls einen Vektor oder einen Satz von Ganzzahlen umfasst, ein neues Bild ab, das durch Ganzzahlvektoren dargestellt wird, die weiter unten in Verbindung mit 5 beschrieben werden. Wenn das vorhergesagte oder abgeleitete neue Bild einem Ausgangswert für Trainingsdaten entspricht, erzeugt NSP in mindestens einer Ausführungsform den Wert „1“, der anzeigt, dass das erzeugte Bild mit einem Eingangswert für Trainingsdaten übereinstimmt oder diesem entspricht. Wenn das vorhergesagte oder abgeleitete neue Bild nicht mit einem Ausgangswert übereinstimmt, erzeugt NSP in mindestens einer Ausführungsform einen Wert von „0“, der anzeigt, dass das erzeugte Bild nicht mit einem Eingabedatenwert übereinstimmt oder diesem nicht entspricht.
In mindestens einer Ausführungsform erzeugt ein Diskriminator 212, der einen BERT umfasst, eine Ausgabe eines maskierten Sprachmodells (MaskLM), wobei der BERT reale Bilddatenwerte, wie beispielsweise PET-Datenwerte, angesichts eines erzeugten Bildes, wie beispielsweise eines PET-Bildes, vorhersagt oder daraus folgert, was weiter unten in Verbindung mit den 3 und 6 beschrieben wird. In mindestens einer Ausführungsform ist MaskLM von einem Diskriminator 212, der einen BERT umfasst, eine Information, die Unterschiede zwischen Bildern, wie beispielsweise PET-Bildern, anzeigt, die von dem BERT basierend auf der Eingabe 210 an einen Diskriminator 212 von einem Generator 208 intern abgeleitet werden.
In mindestens einer Ausführungsform umfasst ein Diskriminator 212 einen BERT und gibt einen Trainingsverlust 216 aus. In mindestens einer Ausführungsform ist der Trainingsverlust 216 ein oder mehrere numerische Werte, die verwendet werden, um ein oder mehrere neuronale Netze in einem Generator 208 durch ein Trainings-Framework 220 während des Trainings zu aktualisieren, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform ist der Trainingsverlust 216 von einem Diskriminator 212, der einen BERT umfasst, eine Information etwa über NSP und MaskLM, wie oben beschrieben, sowie der traditionelle L₁-Verlust.
In mindestens einer Ausführungsform wird ein Generator 208 von einem Trainings-Framework 220 mit einem GAN 200 unter Verwendung von gegnerischer Verlust und L₁-Verlust trainiert. In mindestens einer Ausführungsform wird ein Generator 208 mit adversen Verlusten trainiert, die NSP-Verluste von einem Diskriminator 212 sind, der einen BERT umfasst. In mindestens einer Ausführungsform wird ein Generator 208 durch ein Trainings-Framework 220 mit einem L₁-Verlust trainiert, der Informationen umfasst, die die Ähnlichkeit zwischen einem von einem Diskriminator 212, der einen BERT umfasst, erzeugten Bild und Ausgangsbilddaten 202 anzeigen, die weiter unten in Verbindung mit den 3 und 6 beschrieben werden. In mindestens einer Ausführungsform wird ein Generator 208 durch ein Trainings-Framework 220 mit MLM-Verlusten trainiert, die Informationen umfassen, um die Bestimmung der korrekten oder Ausgangswert-Eingabebilddaten 202 aus den erzeugten Bilddaten 210 zu erleichtern, die weiter unten in Verbindung mit den 3 und 6 beschrieben werden.
In mindestens einer Ausführungsform ist ein allgemeines Trainingsziel für ein Trainings-Framework 220, das ein GAN 200 verwendet, wie folgt definiert: $G * = λ_{N S P} a r g m i n_{G} m a x_{D} L_{c G A N} (G, D) + λ_{M L M} L_{M L M} (G) + λ_{L 1} L_{L 1} (G)$
wobei D ein Diskriminator 212 ist, der einen BERT mit sowohl NSP- als auch MaskLM-Zielen umfasst, wie oben beschrieben, und λ ein Hyper-Parameter ist. In mindestens einer Ausführungsform ist λ_NSP = 20, λ_MLM = 1 und λ_L1 = 20. In mindestens einer Ausführungsform sind die abstimmbaren Hyperparameter eλ_NSP, λ_MLM und λ_L1 ein jeglicher anderer numerischer Wert, um das Training eines Generators 208 durch ein Trainings-Framework 220 zu erleichtern. In mindestens einer Ausführungsform werden ein Generator 208 und ein Diskriminator 212 getrennt durch ein Trainings-Framework 220 trainiert.
In mindestens einer Ausführungsform wird ein Diskriminator 212, der einen BERT umfasst, durch ein Trainings-Framework 220 vortrainiert. In mindestens einer Ausführungsform wird ein Diskriminator 220, der einen BERT umfasst, so vortrainiert, dass das Vortraining Trainingsdaten beinhaltet, die 50 % aus echten PET-Bildern und 50 % aus erzeugten PET-Bildern umfassen. In mindestens einer Ausführungsform wird ein Diskriminator 220, der einen BERT umfasst, durch ein Trainings-Framework 220 mit einem beliebigen Verhältnis von realen PET-Bildern zu erzeugten PET-Bildern trainiert, um NSP zu erleichtern, wie oben beschrieben.
In mindestens einer Ausführungsform wird ein Diskriminator 212, der einen BERT umfasst, zusätzlich durch ein Trainings-Framework 220 trainiert, wobei Daten verwendet werden, bei denen 5 % der MRT-Trainingsdatenbilder maskiert sind und 25 % der PET-Trainingsdatenbilder, sowohl der erzeugten als auch der realen, maskiert sind. In mindestens einer Ausführungsform wird ein Diskriminator 212, der einen BERT umfasst, durch ein Trainings-Framework 220 trainiert, um echte PET-Zahlen auf den verbleibenden 95 % der MRT-Trainingsdatenbilder und den verbleibenden 75 % der PET-Trainingsdatenbilder vorherzusagen. In mindestens einer Ausführungsform ist der Anteil der maskierten MRT-Trainingsdatenbilder zu den unmaskierten MRT-Trainingsdatenbildern ein beliebiger Anteil, der verwendet wird, um das Training eines Diskriminators 212, der einen BERT umfasst, durch ein Trainings-Framework 220 zu erleichtern. In mindestens einer Ausführungsform ist ein Anteil von maskierten PET-Trainingsdatenbildern zu unmaskierten PET-Trainingsdatenbildern ein beliebiger Anteil, der verwendet wird, um das Training eines Diskriminators 212, der ein BERT umfasst, durch ein Trainings-Framework 220 zu erleichtern. In mindestens einer Ausführungsform wird ein Diskriminator 212, der einen BERT umfasst, durch ein Trainings-Framework 220 auf irgendeine andere Weise trainiert, um das Training eines Generators 208 durch das Trainings-Framework 220 zu erleichtern.
3 ist ein Blockdiagramm, das eine Architektur für das Training 330, 334 eines neuronalen Netzes des Generators 306 veranschaulicht, das gemäß mindestens einer Ausführungsform ein generatives adverses Netz (GAN) verwendet, das einen Diskriminator 318 mit bidirektionalen Encodern von Darstellungen von Transformatoren (BERT) umfasst. In mindestens einer Ausführungsform umfasst ein GAN einen Generator 306 und einen Diskriminator 318. In mindestens einer Ausführungsform handelt es sich bei einem Generator 306, der weiter unten in Verbindung mit 4 beschrieben wird, um Softwareanweisungen, die, wenn sie ausgeführt werden, ein oder mehrere neuronale Netze implementieren, um ein Eingabebild 304 in ein Ausgabebild 310 zu transformieren. In mindestens einer Ausführungsform umfasst ein Generator 306 mindestens ein neuronales Netz wie beispielsweise ein modifiziertes 3D U-Net 308. In mindestens einer Ausführungsform handelt es sich bei einem modifizierten 3D U-Net 308 um Datenwerte und Softwareanweisungen, die, wenn sie ausgeführt werden, ein Eingabebild 304 einer ersten Dimension in ein Ausgabebild 310 einer zweiten Dimension transformieren. Zum Beispiel hat in einer Ausführungsform eine Eingabe 304, die ein Magnetresonanztomographie (MRT)-Bild umfasst, die Dimension 256 × 256 × 256, während eine von einem modifizierten 3D U-Net 308 erzeugte Ausgabe 310, die ein Positronen-Emissions-Tomographie (PET)-Bild umfasst, die Dimension 2 × 96 × 73 × 73 aufweist, was ein 3D-Bild über zwei Zeitschritte ist. In mindestens einer Ausführungsform umfasst ein modifiziertes 3D U-Net 308 zusätzliche Schichten eines neuronalen Netzes, um die Erzeugung einer Ausgabe mit einer anderen Dimension zu erleichtern, die Werte mit höherer Intensität oder einem größeren Zahlenbereich umfasst, wie ferner in Verbindung mit 4 beschrieben.
In mindestens einer Ausführungsform synthetisiert oder transformiert ein Generator 306 ein Eingabebild 304 in ein Ausgabebild 310. In mindestens einer Ausführungsform handelt es sich bei dem Eingabebild 304 um Bilddaten wie beispielsweise Daten, die ein MRT-Bild darstellen. In mindestens einer Ausführungsform handelt es sich bei einer MRT-Eingabe 304 um Bildgebungsdaten, die von einer oder mehreren medizinischen Vorrichtungen erzeugt wurden. In mindestens einer Ausführungsform handelt es sich bei den MRT-Eingaben 304 um T1-MRT-Bilddaten. In mindestens einer Ausführungsform handelt es sich bei der MRT-Eingabe 304 um gewichtete MRT-Bilddaten. In mindestens einer Ausführungsform umfasst die Eingabe des Generators 306 mehrdimensionale Bilddaten, wie beispielsweise 3D-Bilddaten. In mindestens einer Ausführungsform umfasst die Eingabe des Generators 306 irgendeine andere Art von medizinischen Bildgebungsdaten.
In mindestens einer Ausführungsform handelt es sich bei einem vom Generator 306 erzeugten Ausgabebild 310 um Bilddaten. In mindestens einer Ausführungsform handelt es sich bei der Ausgabe 310 um ein PET-Bild, das von einem Generator 306 erzeugt wurde, wie oben und ferner in Verbindung mit 4 beschrieben. In mindestens einer Ausführungsform ist ein Ausgabebild ein erzeugtes PET 310. In mindestens einer Ausführungsform handelt es sich bei einem erzeugten PET 310 um Bilddaten, die Informationen umfassen, die eine durch einen Generator 306 transformierte MRT-Eingabe 304 darstellen. In mindestens einer Ausführungsform weist ein erzeugtes PET 310 eine andere Dimension auf als eine MRT-Eingabe 304. In mindestens einer Ausführungsform weist ein erzeugtes PET 310 die Dimension 2 × 96 × 73 × 73 auf, wobei es sich um ein 3D-Bild über zwei Zeitschritte handelt. In mindestens einer Ausführungsform hat ein erzeugtes PET 310 eine jeglich andere Abmessung. In mindestens einer Ausführungsform ist die Ausgabe 310 eines Generators 306 eine beliebige andere Art von medizinischem Bild mit einer anderen Dimension als die Eingabe 304 in den besagten Generator.
In einer Ausführungsform wird die Eingabe 302, 304, 310 in den Diskriminator 318 zusammengefasst 336, bevor ein Generator durch einen Diskriminator 318 trainiert wird. In mindestens einer Ausführungsform handelt es sich bei der Zusammenfassung 336 um Softwareanweisungen, die, wenn sie ausgeführt werden, mehrdimensionale Eingabedaten, die Gleitkommawerte umfassen, in eindimensionale Vektoren von Ganzzahlwerten umwandeln, wie weiter unten in Verbindung mit 5 beschrieben. In mindestens einer Ausführungsform nimmt ein Diskriminator 318, der einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) 324 umfasst, Eingaben entgegen, die auf eine kurze Sequenzlänge beschränkt sind, wie beispielsweise 512 Eingabedatenwerte einer einzigen Dimension. In mindestens einer Ausführungsform führt die Umwandlung von mehrdimensionalen Bilddaten in einen eindimensionalen Vektor von Datenwerten zu großen Sequenzen von Daten. Zum Beispiel enthält in einer Ausführungsform ein MRT-Eingabebild 304der Dimension 256 × 256 × 256, das in einen eindimensionalen Vektor von Datenwerten umgewandelt wurde, 65.536 Datenwerte. In mindestens einer Ausführungsform weist ein BERT 324 eine begrenzte Eingabegröße auf. In mindestens einer Ausführungsform werden zur Verwendung eines BERT 324 als Diskriminator 318 die in den Diskriminator 318 eingegebenen Bilddaten 302, 304, 310 in Sequenzen von 512 Datenwerten zusammengefasst 336. In mindestens einer Ausführungsform erzeugt die Zusammenfassung 336 der Bildgebungsdaten 302, 304, 310 Sequenzen von Daten mit 512 Werten, die in einen Diskriminator 318 eingegeben werden können. In mindestens einer Ausführungsform erzeugt die Zusammenfassung 336 der Bildgebungsdaten 302, 304, 310 Daten zur Eingabe in einen Diskriminator 318 mit einer beliebigen anderen Länge oder Dimension, die von diesem Diskriminator gehalten wird.
In mindestens einer Ausführungsform transformiert die Verdichtung 336 Bilddaten von einer Dimension in eine andere Dimension. In einer Ausführungsform wandelt die Verdichtung 336 mehrdimensionale Daten in eindimensionale Daten um. In mindestens einer Ausführungsform transformiert oder transformiert die Verdichtung 336 Gleitkommadatenwerte in Ganzzahldatenwerte. In mindestens einer Ausführungsform transformiert oder wandelt die Verdichtung 336 Eingabedatenwerte eines Typs in Ausgabedatenwerte eines anderen Typs um. In mindestens einer Ausführungsform umfasst die Verdichtung 336 die Normalisierung und das Max-Pooling 312, 314, 316 von Daten.
In mindestens einer Ausführungsform handelt es sich bei der Normalisierung und dem Max-Pooling um Softwareanweisungen, die, wenn sie ausgeführt werden, Eingabewerte normalisieren und ein Max-Pooling mit diesen normalisierten Datenwerten durchführen. In mindestens einer Ausführungsform erzeugt die Normalisierung und das Max-Pooling 312, 314, 316 Gleitkommawerte im Bereich von -100 bis 1000. In mindestens einer Ausführungsform erzeugt die Normalisierung und das Max-Pooling 312, 314, 316 Gleitkommadatenwerte in einem jeglichem numerischen Bereich. In mindestens einer Ausführungsform nimmt ein BERT 324 als Eingabe ganzzahlige Werte entgegen, die Wortvokabularen der natürlichen Sprache entsprechen. In mindestens einer Ausführungsform werden die von der Normalisierung und dem Max-Pooling 312, 314, 316 ausgegebenen Fließkommawerte ferner durch Skalierungs- und Rundungsoperationen, die weiter unten in Verbindung mit 5 beschrieben werden, zu einem Vektor, einer Sequenz oder einem Codewort zusammengefasst, um sicherzustellen, dass die von der Zusammenfassung 336 ausgegebenen Daten von einem BERT 324-Diskriminator 318 verwendet werden können. In mindestens einer Ausführungsform handelt es sich bei der Normalisierung und dem Max-Pooling 312, 314, 316 um Softwareanweisungen, die, wenn sie ausgeführt werden, doppelte Datenwerte in einem Datensatz verringern oder eliminieren (Normalisierung) und Gruppen von verwandten oder nicht verwandten Datenwerten (Max-Pooling) zu einem oder mehreren Datenwerten der Zusammenfassung 336 zusammenfassen, wie beispielsweise einem Vektor, einer Sequenz, einem Codewort oder einer beliebigen anderen eindimensionalen Datenstruktur, wie weiter unten in Verbindung mit 5 beschrieben.
In mindestens einer Ausführungsform umfasst ein GAN, das zum Training eines oder mehrerer neuronaler Netze verwendet wird, einen Generator 306, wie oben beschrieben, und einen Diskriminator 318. In mindestens einer Ausführungsform besteht ein Diskriminator 318 aus Datenwerten und Softwareanweisungen, die, wenn sie ausgeführt werden, Informationen über Ausgabedaten 310 von einem Generator 306 sowie Informationen über die Ausgabedaten 310 im Vergleich zu Eingabewerten oder anderen Eingabedaten 302, 304 bestimmen. In mindestens einer Ausführungsform umfasst ein Diskriminator 318 einen BERT 324. In mindestens einer Ausführungsform handelt es sich bei einem BERT 324 um Datenwerte und Softwareanweisungen, die bei ihrer Ausführung bestimmen, ob eine oder mehrere Zusammenfassungen von Eingabebilddaten unter Verwendung von Next-Sentence-Prediction (NSP) „echt“ oder „gefälscht“ sind, und die Informationen bestimmen, die zum Trainieren eines oder mehrerer neuronaler Netze verwendet werden, um Bilder zu erzeugen, wie etwa ein erzeugtes PET 310-Bild, das zusätzliche Informationen enthält, die von dem Generator 306 über ein Eingabebild abgeleitet wurden, wie etwa PET-Informationen, die aus einem MRT-Eingabebild 304 abgeleitet wurden, wie ferner unten in Verbindung mit 6 beschrieben. In mindestens einer Ausführungsform umfasst ein BERT 324 einen oder mehrere Encoder und Decoder. In mindestens einer Ausführungsform umfasst ein BERT 324 eine oder mehrere versteckte Schichten. In mindestens einer Ausführungsform stellt ein BERT 324 in versteckten Schichten zwischen einem oder mehreren Encodern und Decodern eine Selbstüberwachung der Daten bereit. In mindestens einer Ausführungsform führt ein BERT 324 traditionell die Verarbeitung natürlicher Sprache durch, wie beispielsweise NSP. In mindestens einer Ausführungsform bestimmt ein BERT 324, der als Diskriminator 318 verwendet wird, ob die in diesen BERT eingegebenen Daten „echt“ oder „gefälscht“ sind, wie oben in Verbindung mit 2 beschrieben. In mindestens einer Ausführungsform nimmt ein BERT 324 als Eingabe Sequenzen oder Zusammenfassungen 336 von Bilddaten 302, 304, 310, die sowohl Ausgangswerte wie echte Zusammenfassungen von PET-Eingabebildern 302 und MRT-Eingabebildern 304 als auch erzeugte Daten wie beispielsweise erzeugte Zusammenfassungen von PET-Bildern 310 beinhalten können.
In mindestens einer Ausführungsform erzeugt ein BERT 324 eine NSP 326 Ausgabe, die anzeigt, ob der BERT 324 vorhersagt, dass ein oder mehrere Eingabebilder oder Zusammenfassungen echte 302 oder erzeugte 310 sind. In mindestens einer Ausführungsform ist eine NSP 326 Ausgabe ein oder mehrere numerische oder boolesche Datenwerte, die anzeigen, ob die Eingabe von Bildzusammenfassungsdaten echt oder erzeugt ist, wie oben in Verbindung mit 2 beschrieben. In mindestens einer Ausführungsform erzeugt ein BERT 324 zusätzlich eine Ausgabe eines maskierten Sprachmodells (Mask-LM) 328, wobei das BERT echte PET-Datenwerte aus erzeugten PET 310-Zusammenfassungsdaten vorhersagt oder daraus folgert. In mindestens einer Ausführungsform handelt es sich bei der Mask-LM-Ausgabe 328 eines BERT 324 um Datenwerte, die etwa Informationen über Unterschiede zwischen der erzeugten Eingabe der PET 310-Zusammenfassung in das BERT 324 und den echten Bildern der PET-Eingabe 302 umfassen. In mindestens einer Ausführungsform umfassen die Ausgaben 328 von Mask-LM Informationen, die PET-Zahlen anzeigen, die von dem BERT 324 basierend auf den Eingaben 302, 304, 310 Bildzusammenfassungen abgeleitet wurden.
In mindestens einer Ausführungsform umfasst ein Diskriminator 318 einen BERT 324 und gibt einen Trainingsverlust 330 aus. In mindestens einer Ausführungsform ist der Trainingsverlust 330 ein oder mehrere numerische Werte, die verwendet werden, um ein oder mehrere neuronale Netze in einem Generator 306 durch ein Trainings-Framework während des Trainings zu aktualisieren, wie oben in Verbindung mit 2 und 3 beschrieben. In mindestens einer Ausführungsform umfasst der Trainingsverlust 330 von einem BERT 324 Informationen etwa über eine NSP 326 Ausgabe und eine Mask-LM 328 Ausgabe, wie oben beschrieben, sowie den traditionellen L₁ 338 Verlust von einem Diskriminator 318. In mindestens einer Ausführungsform ist die L1 338 Verlustausgabe von einem Diskriminator 318, der einen BERT 324 umfasst, ein oder mehrere numerische Werte, die die Ähnlichkeit zwischen dem erzeugten PET 310-Bild und einem echten PET 302-Eingabebild anzeigen.
In mindestens einer Ausführungsform wird ein BERT 324 vortrainiert, In mindestens einer Ausführungsform wird ein BERT 324 so vortrainiert, dass das Vortraining Trainingsdaten beinhaltet, die 50 % von echten PET-Eingabebildern 302 und 50 % von erzeugten PET-Bildern 310 umfassen. In mindestens einer Ausführungsform wird ein BERT 324 mit einem beliebigen Verhältnis von echten PET-Eingabebildern 302 zu erzeugten PET-Bildern 310 trainiert, um NSP zu erleichtern, wie oben beschrieben. In mindestens einer Ausführungsform wird ein BERT 324 zusätzlich mit Daten trainiert, bei denen 5 % der MRT-Trainingsdatenbilder maskiert sind und 25 % der PET-Trainingsdaten, sowohl der erzeugten als auch der echten, maskiert sind. In mindestens einer Ausführungsform wird ein BERT 324 so trainiert, dass er echte PET-Zahlen auf den verbleibenden 95 % der MRT-Trainingsdatenbilder und den verbleibenden 75 % der PET-Trainingsdatenbilder vorhersagt. In mindestens einer Ausführungsform ist der Anteil der maskierten MRT-Trainingsdatenbilder an den unmaskierten MRT-Trainingsdatenbildern ein beliebiger Anteil, der das Training eines BERT 324 erleichtert. In mindestens einer Ausführungsform ist der Anteil der maskierten PET-Trainingsdatenbilder an den unmaskierten PET-Trainingsdatenbildern ein beliebiger Anteil, der dazu dient, das Training eines BERT 324 zu erleichtern. In mindestens einer Ausführungsform wird ein BERT 324 auf eine beliebige andere Weise trainiert, um das Training eines Generators 306 zu erleichtern.
In mindestens einer Ausführungsform umfasst der Diskriminator 318 optional ein neuronales Netz (CNN) 322 mit Faltungsfunktion. In mindestens einer Ausführungsform handelt es sich bei einem optionalen CNN 322 um Softwareanweisungen, die bei ihrer Ausführung bestimmen, ob eine Eingabe in einen Diskriminator 318, wie beispielsweise ein erzeugtes PET 310-Bild, „echt“ oder „gefälscht“ ist, wie oben in Verbindung mit 2 beschrieben. In mindestens einer Ausführungsform umfasst ein optionaler CNN 322 eine oder mehrere Faltungsschichten und andere Komponenten, um die Klassifizierung einer Eingabe als „echt“ oder „gefälscht“ zu erleichtern. In mindestens einer Ausführungsform gibt ein Diskriminator 318, der eine optionale CNN 322 umfasst, einen Trainingsverlust 334 aus, der Informationen darüber umfasst, ob ein oder mehrere Bilder, die in die optionale CNN 322 eingegeben werden, echt oder erzeugt sind 332. In mindestens einer Ausführungsform ist die Information darüber, ob eines oder mehrere Bilder, die in den optionalen CNN 322 eingegeben werden, echt oder erzeugt 332 sind, ein Indikator, der einen numerischen oder booleschen Ausgangswert umfasst, der eine Bestimmung durch den optionalen CNN 322 darstellt, dass eine oder mehrere Eingaben von einem Generator 306 oder einer realen Basis-Eingabe 302, 304 bestimmt sind.
In mindestens einer Ausführungsform wird der Trainingsverlust 330, der von einem BERT 324 ausgegeben wird, und der optionale Trainingsverlust 334, der von einem optionalen CNN 322 ausgegeben wird, von einem Trainings-Framework verwendet, das oben in Verbindung mit den 1 und 2 beschrieben wurde, um Aktualisierungsgewichts- und Ausgabewerte für ein oder mehrere neuronale Netze des Generators 306, wie beispielsweise ein modifiziertes 3D U-Net 308, zu berechnen und rückwärts zu verbreiten. In mindestens einer Ausführungsform kombiniert ein Trainings-Framework den Trainingsverlust 330, 334 mit anderen Faktoren, wie beispielsweise konstanten skalaren Werten, um neue Gewichtungs- und Bias-Werte für ein oder mehrere neuronale Netze zu bestimmen, die von einem Generator 306 erzeugt werden.
4 ist ein Blockdiagramm, das eine Generatorarchitektur veranschaulicht, die gemäß mindestens einer Ausführungsform ein modifiziertes 3D-U-Net 404 umfasst, um ein Eingabe-Magnetresonanztomographie (MRT)-Bild 402 in ein Ausgabe-Positronenemissionstomographie (PET)-Bild 426 zu übersetzen. In mindestens einer Ausführungsform besteht ein modifiziertes 3D U-Net 404 aus Datenwerten und einer oder mehreren Softwareanweisungen, die, wenn sie ausgeführt werden, ein Ausgabe-Positronen-Emissions-Tomographie (PET)-Bild 426 aus einem Eingabe-Magnetresonanztomographie (MRT)-Bild 402 synthetisieren oder erzeugen. In mindestens einer Ausführungsform handelt es sich bei einem MRT-Eingabebild 402 um 3D-Bilddaten mit den Abmessungen 256 × 256 × 256, die Daten darstellen, die mit einer medizinischen Vorrichtung wie beispielsweise einer Bildgebungsvorrichtung für Magnetresonanztomographie aufgenommen wurden. In mindestens einer Ausführungsform handelt es sich bei einem MRT-Eingabebild 402 um Bilddaten mit einer beliebigen anderen Abmessung zur Darstellung von MRT-Daten. In mindestens einer Ausführungsform handelt es sich bei der Ausgabe eines PET-Bildes 426 um 4D-Bilddaten mit den Abmessungen 2 × 96 × 73 × 73, also um 3D-Bilddaten über zwei Zeitschritte. In mindestens einer Ausführungsform handelt es sich bei der Ausgabe des PET-Bildes 426 um synthetisierte Daten, die eine Inferenz von Bildgebungsdaten darstellen, die mit einer medizinischen Vorrichtung wie beispielsweise einer medizinischen Vorrichtung, die eine Positronen-Emissions-Tomographie durchführt, erfasst werden würden. In mindestens einer Ausführungsform handelt es sich bei einem Ausgabe-PET-Bild 426 um Bilddaten mit einer beliebigen anderen Dimension zur Darstellung von PET-Daten. In mindestens einer Ausführungsform handelt es sich bei den Eingaben 402 und Ausgaben 426 in ein modifiziertes 3D-U-Net 404 um jede andere Art von medizinischen Bildgebungsdaten.
In mindestens einer Ausführungsform umfasst ein modifiziertes 3D U-Netz 404 mindestens einen Encoder 406, einen Engpass 414 und einen Decoder 412. In mindestens einer Ausführungsform ist eine Generatorarchitektur, die ein modifiziertes 3D U-Netz 404 umfasst, nicht vollständig symmetrisch und ein Encoder 406 hat nicht die gleiche Größe oder Zusammensetzung wie ein Decoder 412. In mindestens einer Ausführungsform handelt es sich bei einem Encoder 406 um Datenwerte und Software-Anweisungen, die, wenn sie ausgeführt werden, die Eingabedaten 402 unter Verwendung einer oder mehrerer Encoder-Schichten 408, 410, 412 in eine zunehmend kleinere oder reduzierte Dimensionsdarstellung kodieren. In mindestens einer Ausführungsform sind eine oder mehrere Encoder-Schichten 408, 410, 412 eine oder mehrere Schichten eines neuronalen Netzes, die einen oder mehrere Knoten umfassen, die eine oder mehrere Aktivierungsfunktionen unter Verwendung von Gewichtungs- und Bias-Werten für jeden Knoten implementieren. In mindestens einer Ausführungsform sind eine oder mehrere Encoder-Schichten 408, 410, 412 U-Netz-Schichten. In mindestens einer Ausführungsform sind eine oder mehrere Encoder-Schichten 408, 410, 412 jede andere Art von Schicht, die in jeglicher Art von neuronalem Netz verwendet wird. In mindestens einer Ausführungsform sind eine oder mehrere Encoder-Schichten 408, 410, 412 Down-Sampling-Schichten. In mindestens einer Ausführungsform umfasst ein Encoder 406 in einem modifizierten 3D U-Netz 404 acht Down-Sampling Encoder 406 Schichten 408, 410, 412. In mindestens einer Ausführungsform umfasst ein Encoder 406 in einem modifizierten 3D-U-Netz 404 eine beliebige andere Anzahl von Down-Sampling-Encoder 406-Schichten 408, 410, 412, um ein MRT-Eingabebild 402 als Eingabe für eine Bottleneck 414-Schicht 416 zu kodieren.
In mindestens einer Ausführungsform umfasst ein modifiziertes 3D-U-Netz 404 einen Engpass 414. In mindestens einer Ausführungsform besteht ein Bottleneck 414 aus Datenwerten und Softwareanweisungen, die, wenn sie ausgeführt werden, eine Aktivierungsfunktion unter Verwendung einer Schicht 416 an einem oder mehreren Datenwerten durchführen, die von einem Encoder 406 ausgegeben werden. In mindestens einer Ausführungsform besteht eine Schicht 416 in einem Engpass 414 aus Datenwerten und Softwareanweisungen, die, wenn sie ausgeführt werden, einen oder mehrere Knoten des neuronalen Netzes implementieren, die eine Aktivierungsfunktion umfassen. In mindestens einer Ausführungsform nimmt eine Schicht 416 in einem Flaschenhals 414 als Eingabe 512 Gleitkommawerte, die von einem Encoder 406 ausgegeben werden. In mindestens einer Ausführungsform nimmt eine Schicht 416 in einem Bottleneck 414 eine beliebige andere Anzahl und Art von Eingabedaten, die von einem Encoder 406 ausgegeben werden, um die Erzeugung eines PET-Ausgabebildes 426 aus einem MRT-Eingabebild 402 zu erleichtern.
In mindestens einer Ausführungsform umfasst ein modifiziertes 3D U-Netz 404 einen Decoder 412. In mindestens einer Ausführungsform handelt es sich bei einem Decoder 412 um Datenwerte und Software-Anweisungen, die, wenn sie ausgeführt werden, die Ausgabe von Daten aus einer Bottleneck 414-Schicht 416 in ein Ausgabe-PET-Bild 426 unter Verwendung einer oder mehrerer Decoder-Schichten 418, 420, 422, 424 decodieren. In mindestens einer Ausführungsform sind eine oder mehrere Decoder-Schichten 418, 420, 422, 424 eine oder mehrere Schichten eines neuronalen Netzes, die einen oder mehrere Knoten umfassen, die eine oder mehrere Aktivierungsfunktionen unter Verwendung von Gewichtungs- und Bias-Datenwerten für jeden Knoten implementieren. In mindestens einer Ausführungsform dekodieren eine oder mehrere Decoder-Schichten 418, 420, 422, 424 die Datenausgabe einer Engpassschicht 414, 416 in eine zunehmend größere oder höhere Dimension. In mindestens einer Ausführungsform dekodieren eine oder mehrere Decoder-Schichten 418, 420, 422, 424 die Ausgabe von einer Engpassschicht 414, 416 in eine andere Dimension als die einem MRT-Eingabebild 402 zugeordnete Dimension. In mindestens einer Ausführungsform sind eine oder mehrere Decoder-Schichten 418, 420, 422, 424 U-Net-Schichten. In mindestens einer Ausführungsform handelt es sich bei einer oder mehreren Decoder-Schichten 418, 420, 422, 424 um jede andere Art von Schicht, die in jeder Art von neuronalem Netz verwendet wird. In mindestens einer Ausführungsform sind eine oder mehrere Decoder-Schichten 418, 420, 422, 424 Up-Sampling-Schichten. In mindestens einer Ausführungsform umfasst ein Decoder 412 fünf Up-Sampling-Schichten. In mindestens einer Ausführungsform umfasst ein Decoder 412 in einem modifizierten 3D U-Net 404 eine beliebige andere Anzahl von Upsampling-Decoder 412-Schichten 418, 420, 422, 424, um die Ausgabe von einer Bottleneck 414-Schicht 416 in ein Ausgabe-PET-Bild 426 zu decodieren.
In mindestens einer Ausführungsform umfasst eine letzte Schicht 424 in einem Decoder 412 in einem modifizierten 3D U-Netz 404 eine Aktivierungsfunktion, die eine tanhshrink-Operation implementiert. In mindestens einer Ausführungsform ist eine tanhshrink-Operation eine Software-Anweisung, die, wenn sie ausgeführt wird, eine Funktion durchführt, die wie folgt definiert ist: $t a n h s h r i n k (x) = 1 - t a n h (x)$
wobei x ein numerischer Eingabedatenwert ist und tanh(x) definiert ist als: $t a n h (x) = \frac{e^{x} - e^{- x}}{e^{x} + e^{- x}}$
In mindestens einer Ausführungsform wird eine in einer letzten Schicht 424 eines Decoders 412 implementierte tanhshrink-Operation von jedem Knoten in der letzten Schicht 424 durchgeführt und auf jeden Eingabewert für jeden Knoten in der letzten Schicht 424 des Decoders 412 angewendet. In mindestens einer Ausführungsform erleichtert eine in einer letzten Schicht 424 eines Decoders 412 implementierte tanhshrink-Operation die Erzeugung eines größeren Bereichs von Datenwerten mit hoher Intensität durch einen Generator, der ein modifiziertes 3D U-Netz 404 umfasst.
In mindestens einer Ausführungsform umfassen die mittleren fünf Schichten eines modifizierten 3D U-Netzes 404 Mulden-Verbindungen. In mindestens einer Ausführungsform bestehen die mittleren fünf Schichten eines modifizierten 3D U-Netzes 404 aus zwei Encoder 406 Schichten 408, 410, 412, einer Engpass 414 Schicht und zwei Decoder 412 Schichten 418, 420, 422, 424. In mindestens einer Ausführungsform sind Netzverbindungen zusätzliche Datenverbindungen zwischen Knoten in verschiedenen Schichten 408, 410, 412, 416, 418, 420, 422, 424 eines neuronalen Netzes, um die Übertragung von Daten zwischen den genannten Schichten 408, 410, 412, 416, 418, 420, 422, 424 ohne Verarbeitung durch dazwischenliegende Schichten zu erleichtern. In mindestens einer Ausführungsform ermöglichen Skip-Verbindungen die Ausgabe von einer Schicht 408, 410, 412, 416, 418, 420, 422, 424 über eine oder mehrere Schichten 408, 410, 412, 416, 418, 420, 422, 424 direkt zu einer nachfolgenden Schicht 408, 410, 412, 416, 418, 420, 422, 424 zu springen.
5 ist ein Blockdiagramm, das eine Architektur für die Zusammenfassung 506 veranschaulicht, um eine Eingabe 502, 504 in eine Ausgabe 520, 522 umzuwandeln, die gemäß mindestens einer Ausführungsform von einem Diskriminator für bidirektionale Encoder von Darstellungen aus von Transformatoren (BERT) verwendet wird. In mindestens einer Ausführungsform handelt es sich bei der Zusammenfassung 506 um Softwareanweisungen, die, wenn sie ausgeführt werden, eine Normalisierung 508, 510, ein Max-Pooling 512, 514 und eine Skalierung und Rundung 516, 518 von Eingabebildern 502 in Ausgabedatensequenzen 520, 522 durchführen. In mindestens einer Ausführungsform nimmt ein BERT, der als Diskriminator in einem generativen adversen Netz (GAN) durchgeführt wird, als Eingabe Datenwerte in Form einer Sequenz eindimensionaler Vektoren. In mindestens einer Ausführungsform sind die Eingabewerte für einen BERT, der als Diskriminator in einem GAN durchgeführt wird, ganzzahlige Datenwerte. In mindestens einer Ausführungsform werden beim Training mit einem GAN, das einen BERT umfasst, der als Diskriminator durchführt, Bilddaten unterschiedlicher Dimensionen verwendet. Zum Beispiel weist in einer Ausführungsform ein MRT-Eingabebild 502 die Dimension 256 × 256 × 256 auf. Wenn ein Magnetresonanztomographie-Eingabebild (MRT) 502, wie oben in Verbindung mit den 1 und 3 beschrieben, in einen eindimensionalen Vektor oder eine eindimensionale Sequenz für die Eingabe in einen BERT umgewandelt wird, enthalten die umgewandelten MRT-Bilddaten 502 in einer Ausführungsform 65.536 Datenelemente oder Werte. In mindestens einer Ausführungsform weist ein eingegebenes Positronen-Emissions-Tomographie (PET)-Bild 504, wie oben in Verbindung mit den 1 und 3 beschrieben, die Dimension 2 × 96 × 73 × 73 auf, die im flachgelegten Zustand ~1 Million Datenelemente oder Werte enthält. In mindestens einer Ausführungsform werden die Bildgebungsdaten 502, 504 durch die Zusammenfassung 506 in eindimensionale Ausgabesequenzen 520, 522 mit einer geeigneten Länge für die Eingabe in einen BERT, der als Diskriminator in einem GAN durchgeführt wird, eingeebnet und kondensiert.
In mindestens einer Ausführungsform führt die Zusammenfassung 506 eine Normalisierung 508, 510 durch. In mindestens einer Ausführungsform handelt es sich bei der Normalisierung 508, 510 um Softwareanweisungen, die, wenn sie ausgeführt werden, redundante Datenwerte aus den eingegebenen Bildgebungsdaten 502, 504 verringern oder eliminieren. In mindestens einer Ausführungsform wird die Normalisierung 508, 510 von einem GAN sowohl auf die Eingabe der MRT-Bilddaten 502 als auch auf die Eingabe der PET-Bilddaten 504 aufgebracht.
In mindestens einer Ausführungsform führt die Zusammenfassung 506 ein Max-Pooling 512, 514 auf den Ausgaben der Operationen zur Normalisierung 508, 510 durch. In mindestens einer Ausführungsform handelt es sich beim Max-Pooling 512, 514 um Softwareanweisungen, die, wenn sie ausgeführt werden, die Daten in Strides einer bestimmten Länge gruppieren und jeden Datenwert innerhalb eines Strides zu einem repräsentativen Datenwert mitteln. In mindestens einer Ausführungsform handelt es sich bei Max-pooling 512, 514 um Softwareanweisungen, die, wenn sie ausgeführt werden, Daten in Strides einer vorherbestimmten Länge gruppieren und eine kleinere eindimensionale Sequenz von Daten ausgeben, wobei jeder Datenwert pro Stride einen maximalen Datenwert darstellt, der in dem Stride enthalten ist.
In mindestens einer Ausführungsform ist das MRT Max-Pooling 512 ein Max-Pooling, das mit einer Stride-Größe von 21 × 18 × 18 durchgeführt wird und auf normalisierte 508 Daten aus einem MRT-Eingabebild 502 angewendet wird. In mindestens einer Ausführungsform wird MRT Max-Pooling 512 an einem Abschnitt eines eingegebenen MRT-Bildes 502 durchgeführt. In mindestens einer Ausführungsform ist ein Abschnitt eines MRT-Eingabebildes 502 ein 21 × 18 × 18-Block von Daten aus dem MRT-Eingabebild 502. In mindestens einer Ausführungsform erzeugt MRT Max-pooling 512 eine Ausgabe der Größe 512 × 1. In mindestens einer Ausführungsform ist PET Max-pooling 514 ein Max-pooling, das mit einer Schrittweite von 13 × 11 × 11 durchgeführt wird, angewandt auf normalisierte 510 Daten aus einem PET-Eingabebild 504. In mindestens einer Ausführungsform wird das PET-Max-Pooling 514 an einem Abschnitt eines PET-Eingabebildes 504 durchgeführt. In mindestens einer Ausführungsform ist ein Abschnitt eines PET-Eingabebildes 504 ein 13 × 11 × 11-Block von Daten aus dem PET-Eingabebild 504. In mindestens einer Ausführungsform erzeugt das PET-Max-Pooling 514 eine Ausgabe der Größe 512 × 1. In mindestens einer Ausführungsform erzeugen das MRT-Max-Pooling 512 und das PET-Max-Pooling 514 eine Ausgabe jeglicher Größe, die von einem BERT, der als Diskriminator in einem GAN durchgeführt wird, verwendet werden kann, wie oben in 3 veranschaulicht.
In mindestens einer Ausführungsform führt die Zusammenfassung 506 eine Operation Skalieren und Runden 516, 518 an der Ausgabe von MRT Max-pooling 512 und der Ausgabe von PET Max-pooling 514 durch. In mindestens einer Ausführungsform handelt es sich bei der Operation Skalieren und Runden 516, 518 um Softwareanweisungen, die, wenn sie ausgeführt werden, einen numerischen Skalierungsfaktor auf jeden Datenwert in einer Sequenz anwenden und jeden Datenwert in der Sequenz auf einen ganzzahligen Datenwert runden. In mindestens einer Ausführungsform multipliziert eine Operation Skalieren und Runden 516, 518 jeden Datenwert in einer Sequenz von Eingabedaten, wie sie von Max-pooling 512, 514 ausgegeben werden, mit einem Skalierungsfaktor mit dem Wert 1e3. In mindestens einer Ausführungsform wird, nachdem eine Operation Skalieren und Runden 516, 518 jeden Datenwert mit einem Skalierungsfaktor von 1e3 multipliziert hat, jeder Datenwert gerundet, um einen ganzzahligen Datenwert im Bereich von 1 bis 1e4 zu erzeugen.
In mindestens einer Ausführungsform werden jegliche Eingabewerte für eine Operation Skalierung und Runden 516, 518, die einen negativen Wert oder einen Wert größer als 1e4 darstellen, ferner durch die Operationen Skalierung und Runden 516, 518 verarbeitet. In mindestens einer Ausführungsform werden negative Eingabewerte durch eine Skalierung und Rundung 516, 518 Operation mit -1 multipliziert und durch 500 dividiert. In mindestens einer Ausführungsform werden Eingabewerte, die größer als 1e4 sind, durch 500 geteilt und dann ein konstanter Wert von 500 addiert. In mindestens einer Ausführungsform multipliziert eine Operation Skalieren und Runden 516, 518 jeden Datenwert in einer Eingabedatensequenz, wie sie vom Max-Pooling 512, 514 ausgegeben wird, mit einem Skalierungsfaktor mit jeglichem numerischen Wert, um eine Ausgabesequenz 520, 522 in einem gewünschten Bereich zu erzeugen.
In mindestens einer Ausführungsform gibt die Zusammenfassung 506 eine MRT-Sequenz 520 und eine oder mehrere PET-Sequenzen 522 aus, wie in Verbindung mit 3 weiter beschrieben. In mindestens einer Ausführungsform ist eine MRT-Sequenz 520 ein eindimensionaler Datenvektor oder ein Codewort, das ganzzahlige Werte umfasst. In mindestens einer Ausführungsform ist ein eindimensionaler Datenvektor oder ein Codewort ein Satz von numerischen Werten, der ganze Zahlen umfasst. In mindestens einer Ausführungsform hat eine MRT-Sequenz 520 die Dimension 512 × 1 und umfasst 512 ganzzahlige Werte. In mindestens einer Ausführungsform ist eine PET-Sequenz 522 ein eindimensionaler Datenvektor, der ganzzahlige Werte umfasst. In mindestens einer Ausführungsform hat eine PET-Sequenz 522 die Dimension 512 × 1 und umfasst 512 ganzzahlige Werte. In mindestens einer Ausführungsform weisen eine MRT-Sequenz 520 und eine PET-Sequenz 522 eine beliebige Dimension auf, die sich für die Eingabe in einen BERT eignet, der als Diskriminator in einem GAN durchgeführt wird, wie in 3 veranschaulicht und ferner in Verbindung mit 6 beschrieben.
6 ist ein Blockdiagramm, das die Architektur eines Diskriminators 606 veranschaulicht, der einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) 608 umfasst, um Informationen wie den Trainingsverlust 614 zu erzeugen, der gemäß mindestens einer Ausführungsform zum Trainieren eines oder mehrerer neuronaler Netze verwendet wird. In mindestens einer Ausführungsform handelt es sich bei einem Diskriminator 606 um Datenwerte und Softwareanweisungen, die, wenn sie ausgeführt werden, das Training eines oder mehrerer neuronaler Netze durch ein generatives adverses Netz (GAN) erleichtern, indem sie bestimmen, ob eine oder mehrere Eingaben 602, 604 echt sind oder von einem generativen neuronalen Netz erzeugt wurden, wie oben in Verbindung mit 2, 3 und 4 beschrieben. In mindestens einer Ausführungsform erleichtert ein Diskriminator 606 die Berechnung des Trainingsverlusts 614 durch ein Trainings-Framework, das oben in Verbindung mit 1 beschrieben wurde, basierend zumindest teilweise auf Datenwerten, die von dem Diskriminator erzeugt werden, wie beispielsweise Next-Sentence-Prediction (NSP) 616, L₁ 618 und Masked Language Model (MaskLM) 618.
In mindestens einer Ausführungsform umfasst ein Diskriminator 606 einen BERT 608. In mindestens einer Ausführungsform handelt es sich bei einem BERT 608 um Softwareanweisungen, die, wenn sie ausgeführt werden, basierend auf einem aktuellen Wert einen nächsten Wert vorhersagen, der als NSP 616 bezeichnet wird. Darüber hinaus umfasst ein BERT 608 in einer Ausführungsform Softwareanweisungen, die, wenn sie ausgeführt werden, Werte bestimmen, die eine oder mehrere Differenzen zwischen zwei Eingabesequenzen, bezeichnet als L₁ 618, darstellen, und einen Satz von Datenwerten aus einem anderen Satz von Datenwerten, bezeichnet als MaskLM 618, ableiten oder vorhersagen. In mindestens einer Ausführungsform umfasst ein BERT 608 vollständig verbundene Netze über Eingabe 602, 604 und Ausgabe Sequenzen. In mindestens einer Ausführungsform überwacht ein BERT 608 eine gesamte Länge von Datenwerten in einer oder mehreren Eingabesequenzen 602, 604. In mindestens einer Ausführungsform umfasst ein BERT 608 12 Schichten und 12 Aufmerksamkeitsschichten, und weist ferner eine versteckte Größe von 768 auf. In mindestens einer Ausführungsform ist ein BERT 608 ein BERT_BASE-Modell. In mindestens einer Ausführungsform umfasst ein BERT 608 eine beliebige andere Anzahl von Schichten und Aufmerksamkeitsschichten, die erforderlich sind, um als Diskriminator in einem GAN durchzuführen. In mindestens einer Ausführungsform ist ein BERT 608 eine beliebige andere Art von BERT-Modell.
In mindestens einer Ausführungsform nimmt ein BERT 608 als Eingabe eine Magnetresonanztomographie (MRT)-Sequenz und eine echte oder erzeugte Positronen-Emissions-Tomographie (PET)-Sequenz, die ferner oben in Verbindung mit 5 beschrieben wurde. In mindestens einer Ausführungsform besteht eine MRT-Sequenz 602 aus einer Reihe einzelner Token 620, 622, 624. In mindestens einer Ausführungsform ist eine echte oder erzeugte PET-Sequenz 604 ein Satz von einzelnen Token 626, 628, 630. In mindestens einer Ausführungsform ist ein einzelnes Token 622, 624 ein ganzzahliger Datenwert in einer Sequenz. In mindestens einer Ausführungsform ist ein einzelnes Token 620, 626 ein spezielles Token wie beispielsweise ein [CLS]-Token 620, um den Beginn einer Sequenz von Token 622, 624 anzuzeigen, oder ein [SEP]-Token 626, um die Trennung einer MRT-Sequenz 602 von Datenwert-Token 622, 624 von einer echten oder erzeugten PET-Sequenz 604 anzuzeigen, die einzelne Daten-Token 628, 630 umfasst.
In mindestens einer Ausführungsform nimmt ein BERT 608 als Eingabe eine Verkettung einer MRT-Sequenz 602 und einer echten PET-Sequenz 604, die durch ein [SEP]-Spezial-Token 626 getrennt sind und mit einem [CLS]-Spezial-Token 620 beginnen. In mindestens einer Ausführungsform nimmt ein BERT 608 als Eingabe eine Verkettung einer MRT-Sequenz 602 und einer erzeugten PET-Sequenz 604, die durch ein [SEP]-Spezialtoken 626 getrennt ist und mit einem [CLS]-Spezialtoken 620 beginnt. In mindestens einer Ausführungsform endet eine echte oder erzeugte PET-Sequenz 604 mit einem zusätzlichen [CLS]-Sonderzeichen 620.
In mindestens einer Ausführungsform erzeugt ein BERT 608 eine NSP 616 Ausgabe, die anzeigt, ob der BERT 608 vorhersagt, dass eine eingegebene PET-Sequenz 604 angesichts einer eingegebenen MRT-Sequenz 602 echt oder erzeugt ist. In mindestens einer Ausführungsform ist eine NSP 326 Ausgabe ein oder mehrere numerische oder boolesche Datenwerte, die anzeigen, ob eine eingegebene PET-Sequenz 604 echt oder erzeugt ist, wie oben in Verbindung mit 2 beschrieben.
In mindestens einer Ausführungsform erzeugt ein BERT 608 eine Ausgabe von MaskLM 618, wobei der BERT 608 echte PET-Datenwerte für eine eingegebene PET-Sequenz 604 vorhersagt oder daraus folgert. In mindestens einer Ausführungsform handelt es sich bei der MaskLM 618 Ausgabe von einem BERT 608 um numerische Datenwerte, die Informationen über Unterschiede zwischen einer erzeugten PET-Sequenz 604, die in den BERT 608 eingegeben wurde, und einer echten PET-Sequenz 604 umfassen. In mindestens einer Ausführungsform umfassen die MaskLM 618 Ausgabedatenwerte Informationen, die PET-Nummern anzeigen, die von dem BERT 608 basierend auf den Eingabedatensequenzen 602, 604 abgeleitet wurden.
In mindestens einer Ausführungsform umfasst ein Diskriminator 606, der einen BERT 608 umfasst, die Ausgabe von Trainingsverlusten 614. In mindestens einer Ausführungsform ist der Trainingsverlust 614 ein oder mehrere numerische Werte, die von einem Trainings-Framework verwendet werden, um ein oder mehrere neuronale Netze in einem Generator in einem GAN während des Trainings zu aktualisieren, wie oben in Verbindung mit 2 und 3 beschrieben. In mindestens einer Ausführungsform umfasst der Trainingsverlust 614 aus einem BERT 608 Informationen etwa über eine NSP 616 Ausgabe und eine MaskLM 618 Ausgabe, wie oben beschrieben, sowie den traditionellen L₁ 632 Verlust aus einem Diskriminator 606. In mindestens einer Ausführungsform ist die L1 632 Verlustausgabe von einem Diskriminator 606, der einen BERT 608 umfasst, ein oder mehrere numerische Werte, die die Ähnlichkeit zwischen einer erzeugten und einer echten Eingabe-PET-Sequenz 604 anzeigen.
In mindestens einer Ausführungsform ist ein BERT 608 vortrainiert, In mindestens einer Ausführungsform wird ein BERT 608 so vortrainiert, dass das Vortraining Trainingsdaten beinhalten kann, die 50 % von echten PET-Sequenzen 604 und 50 % von erzeugten PET-Sequenzen 604 umfassen. In mindestens einer Ausführungsform wird ein BERT 608 mit einem beliebigen Verhältnis von echten PET-Sequenzen 604 zu erzeugten PET-Sequenzen 604 trainiert, um die Inferenz oder das Bestimmen von NSP 616 zu erleichtern, wie oben beschrieben. In mindestens einer Ausführungsform wird ein BERT 608 zusätzlich mit Daten trainiert, bei denen 5 % der MRT-Sequenzen 602 maskiert sind und 25 % der PET-Sequenzen 604, sowohl der erzeugten als auch der echten, maskiert sind. In mindestens einer Ausführungsform wird ein BERT 608 durch ein Trainings-Framework trainiert, um echte PET-Zahlen auf den verbleibenden 95 % der MRT-Trainingssequenzen 602 und den verbleibenden 75 % der PET-Trainingssequenzen 604 vorherzusagen. In mindestens einer Ausführungsform ist der Anteil der maskierten MRT-Trainingssequenzen 602 zu den unmaskierten MRT-Trainingssequenzen 602 ein beliebiger Anteil, der dazu dient, das Training eines BERT 608 zu erleichtern. In mindestens einer Ausführungsform ist der Anteil der maskierten PET-Trainingssequenzen 604 an den unmaskierten PET-Trainingssequenzen 604 ein beliebiger Anteil, der dazu dient, das Training eines BERT 608 zu erleichtern. In mindestens einer Ausführungsform wird ein BERT 608 auf irgendeine andere Weise trainiert, um das Training eines Generators in einem GAN zu erleichtern.
7 veranschaulicht einen Prozess 700 zum Trainieren eines oder mehrerer neuronaler Netze zum Durchführen der Übersetzung eines medizinischen Eingabebildes in ein medizinisches Ausgabebild eines anderen Typs unter Verwendung eines generativen adversen Netzes (GAN), das gemäß mindestens einer Ausführungsform einen Diskriminator für bidirektionale Encoder von Darstellungen von Transformatoren (BERT) umfasst. In mindestens einer Ausführungsform beginnt 702 ein Prozess 700 mit dem Vortraining eines BERT 704, um eine Vorhersage des nächsten Satzes (NSP) 710 und eine maskierte Sprachmodellierung (MaskLM) 712 durchzuführen, wie oben in Verbindung mit den 2, 3 und 6 beschrieben.
In mindestens einer Ausführungsform wird das Training eines Generators, der ein oder mehrere neuronale Netze umfasst, wie oben beschrieben, durch das Abrufen von Eingabebildern 706 fortgesetzt. In mindestens einer Ausführungsform können die Eingaben Trainingsdaten beinhalten, die Magnetresonanztomographie-Bilder (MRT) umfassen. In mindestens einer Ausführungsform können die Eingaben Trainingsdaten beinhalten, die Positronen-Emissions-Tomographie (PET)-Bilder umfassen. In mindestens einer Ausführungsform können die Eingaben jede andere Art von medizinischen Bildern beinhalten, die zum Training eines hierin beschriebenen Generators verwendet werden.
In mindestens einer Ausführungsform wird ein Prozess 700 fortgesetzt, indem ein Generator 708 ein medizinisches Bild wie beispielsweise ein PET-Bild erzeugt, wie oben in Verbindung mit den 3 und 4 beschrieben. Unter Verwendung dieses erzeugten medizinischen Bildes, wie beispielsweise eines PET-Bildes, führt in mindestens einer Ausführungsform ein Diskriminator, der einen BERT umfasst, die Vorhersage des nächsten Satzes (NSP) 710 durch, wie oben in Verbindung mit den 2, 3 und 6 beschrieben. In mindestens einer Ausführungsform führt ein Diskriminator, der einen BERT umfasst, ein maskiertes Sprachmodell (MLM) 712 durch, das ebenfalls oben in Verbindung mit den 2, 3 und 6 beschrieben wurde. In mindestens einer Ausführungsform führt ein Diskriminator, der einen BERT umfasst, eine L₁-Differenzierung 714 durch, die ferner oben im Zusammenhang mit 6 beschrieben wurde.
In mindestens einer Ausführungsform berechnet ein Prozess 700 den Trainingsverlust 716 basierend auf der Ausgabe von NSP 710, MaskLM 712 und L₁-Differenzierung 714, unter Verwendung eines Trainingsverlustziels, das oben in Verbindung mit 2 beschrieben wurde. In einer Ausführungsform gibt ein Trainings-Framework dann die Werte des Trainingsverlusts 718 an einen Generator zurück, um den Generator darauf zu trainieren, ein medizinisches Bild zu übersetzen oder zu synthetisieren, das zusätzliche Informationen aus einem anderen medizinischen Bild enthält. In mindestens einer Ausführungsform endet das Training 722, wenn das Training abgeschlossen ist 720. Andernfalls wird in einer Ausführungsform ein Prozess 700 zum Trainieren eines oder mehrerer neuronaler Netze unter Verwendung eines GANs, das einen Diskriminator umfasst, wobei der Diskriminator einen BERT beinhalten kann, fortgesetzt, indem zusätzliche Eingabe-Trainingsbilder 706 abgerufen werden.
INFERENZ- UND TRAININGSLOGIK
8A zeigt eine Inferenz- und/oder Trainingslogik 815, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details zur Inferenz- und/oder Trainingslogik 815 sind unten in Verbindung mit 8A und/oder 8B bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 ohne Einschränkung einen Code- und/oder Datenspeicher 801 umfassen, um Vorwärts- und/oder Ausgabegewichte und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 815 einen Code- und/oder Datenspeicher 801 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkomma-Einheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie z. B. Graphencode, basierend auf einer Architektur eines neuronalen Netzes, dem der Code entspricht, Gewichte oder andere Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 801 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 801 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 801 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen sein. In mindestens einer Ausführungsform kann der Code und/oder der Code- und/oder Datenspeicher 801 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann eine Entscheidung, ob der Code- und/oder Code- und/oder Datenspeicher 801 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, davon abhängen, ob Speicher auf dem Chip oder außerhalb des Chips verfügbar ist, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Größe der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Datenstapel oder von einer Kombination dieser Faktoren.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 ohne Einschränkung einen Code- und/oder Datenspeicher 805 umfassen, um Rückwärts- und/oder Ausgabe-Gewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das trainiert und/oder zum Inferenzieren in Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 805 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 815 einen Code- und/oder Datenspeicher 805 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet).
In mindestens einer Ausführungsform verursacht ein Code, wie z. B. ein Graphencode, basierend auf einer Architektur eines neuronalen Netzes, der der Code entspricht, das Laden von Gewichts- oder anderen Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 805 einen anderen On-Chip- oder Off-Chip-Datenspeicher umfassen, einschließlich des L1-, L2- oder L3-Cache oder des Systemspeichers eines Prozessors. In mindestens einer Ausführungsform kann ein beliebiger Teil des Codes und/oder des Datenspeichers 805 intern oder extern in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen enthalten sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 805 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 805 intern oder extern zu einem Prozessor ist, oder ob er beispielsweise DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder von einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 801 und der Code- und/oder Datenspeicher 805 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 801 und der Code- und/oder Datenspeicher 805 eine kombinierte Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 801 und der Code- und/oder Datenspeicher 805 teilweise kombiniert und teilweise getrennt sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 801 und des Code- und/oder Datenspeichers 805 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 ohne Einschränkung eine oder mehrere arithmetische Logikeinheit(en) („ALU(s)“) 810, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, umfassen, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode (z. B., Graphencode), deren Ergebnis in einem Aktivierungsspeicher 820 gespeicherte Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von in Code- und/oder Datenspeicher 801 und/oder Code- und/oder Datenspeicher 805 gespeicherten Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden in einem Aktivierungsspeicher 820 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik generiert, die von ALU(s) 810 als Reaktion auf Ausführungsbefehle oder anderen Code ausgeführt wird, wobei in Code- und/oder Datenspeicher 805 und/oder Datenspeicher 801 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten verwendet werden, wie beispielsweise Vorgabewerten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, von denen beliebige oder alle in Code- und/oder Datenspeicher 805 oder Code- und/oder Datenspeicher 801 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind ALU(s) 810 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform ALU(s) 810 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z. B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 810 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Gruppe von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. Zentraleinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.) zugreifen können. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 801, der Code- und/oder Datenspeicher 805 und der Aktivierungsspeicher 820 einen Prozessor oder eine andere Hardware-Logik-Einrichtung oder einer Schaltung teilen, während sie in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen vorhanden sein können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 820 in einem anderen On-Chip- oder Off-Chip-Datenspeicher enthalten sein, einschließlich des L1-, L2- oder L3-Cachespeichers oder Systemspeichers eines Prozessors. Darüber hinaus kann der Code zum Inferenzieren und/oder Trainieren zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Hol-, Dekodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderer logischer Schaltungen eines Prozessors geholt und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 820 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 820 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Entscheidung, ob der Aktivierungsspeicher 820 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 8A dargestellte Inferenz- und/oder Trainingslogik 815 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung („ASIC“) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 8A gezeigte Inferenz- und/oder Trainingslogik 815 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie feldprogrammierbaren Gate-Arrays („FPGAs“), verwendet werden.
8B zeigt die Inferenz- und/oder Trainingslogik 815 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 ohne Einschränkung eine Hardwarelogik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 8B dargestellte Inferenz- und/oder Trainingslogik 815 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 8B gezeigte Inferenz- und/oder Trainingslogik 815 in Verbindung mit Hardware der Zentraleinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z. B. feldprogrammierbaren Gate-Arrays (FPGAs), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenz- und/oder Trainingslogik 815 ohne Einschränkung einen Code- und/oder Datenspeicher 801 und einen Code- und/oder Datenspeicher 805, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Vorgabewerten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, das in 8B gezeigt ist, ist jeder Code- und/oder Datenspeicher 801 und jeder Code- und/oder Datenspeicher 805 mit einer dedizierten Rechenressource assoziiert, wie z. B. Rechenhardware 802 bzw. Rechenhardware 806. In mindestens einer Ausführungsform umfasst jede der Berechnungshardware 802 und der Berechnungshardware 806 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 801 bzw. im Code- und/oder Datenspeicher 805 gespeichert sind, wobei das Ergebnis im Aktivierungsspeicher 820 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 801 und 805 und die entsprechende Rechenhardware 802 bzw. 806 verschiedenen Schichten eines neuronalen Netzes, so dass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 801/802“ aus Code- und/oder Datenspeicher 801 und Rechenhardware 802 als Eingabe für ein nächstes „Speicher-/Rechenpaar 805/806“ aus Code- und/oder Datenspeicher 805 und Rechenhardware 806 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechnerpaare 801/802 und 805/806 mehr als einer Schicht des neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) aufeinanderfolgend oder parallel zu den Speicher-/Rechenpaaren 801/802 und 805/806 in die Inferenz- und/oder Trainingslogik 815 einbezogen werden.
TRAINING UND EINSATZ EINES NEURONALEN NETZES
9 zeigt gemäß mindestens einer Ausführungsform das Trainieren und den Einsatz eines tiefen neuronalen Netzes bzw. Deep Neural Network. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 906 unter Verwendung eines Trainingsdatensatzes 902 trainiert. In mindestens einer Ausführungsform ist das Trainings-Framework 904 ein PyTorch-Framework, während in anderen Ausführungsformen das Trainings-Framework 904 ein TensorFlow-, Boost-, Caffe-, Microsoft Cognitive Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderes Trainings-Framework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 ein untrainiertes neuronales Netz 906 und ermöglicht es, dieses unter Verwendung der hierin beschriebenen Verarbeitungsressourcen zu trainieren, um ein trainiertes neuronales Netz 908 zu erzeugen. In mindestens einer Ausführungsform können die Gewichte nach dem Zufallsprinzip oder durch Vortraining unter Verwendung eines Deep Belief Network ausgewählt werden. In mindestens einer Ausführungsform kann das Training entweder überwacht, teilweise überwacht oder unüberwacht durchgeführt werden.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz 906 unter Verwendung von beaufsichtigtem Lernen trainiert, wobei der Trainingsdatensatz 902 eine Eingabe umfasst, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz 902 eine Eingabe mit einer bekannten Ausgabe umfasst und eine Ausgabe des neuronalen Netzes 906 manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 906 auf überwachte Weise trainiert und verarbeitet Eingaben aus dem Trainingsdatensatz 902 und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden die Fehler dann durch das untrainierte neuronale Netz 906 zurückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework 904 die Gewichte an, die das untrainierte neuronale Netz 906 steuern. In mindestens einer Ausführungsform umfasst das Trainings-Framework 904 Hilfsmittel, um zu überwachen, wie gut das untrainierte neuronale Netz 906 zu einem Modell konvergiert, wie z. B. dem trainierten neuronalen Netz 908, das geeignet ist, basierend auf Eingabedaten, wie z. B. einem neuen Datensatz 912, korrekte Antworten zu generieren, wie z. B. im Ergebnis 914. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 das untrainierte neuronale Netz 906 wiederholt, während es die Gewichte anpasst, um eine Ausgabe des untrainierten neuronalen Netzes 906 unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie z. B. des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 das untrainierte neuronale Netz 906, bis das untrainierte neuronale Netz 906 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz 908 dann eingesetzt werden, um eine beliebige Anzahl von Operationen zum maschinellen Lernen zu implementieren.
Mindestens in einer Ausführungsform wird das untrainierte neuronale Netz 906 unter Verwendung von unbeaufsichtigtem Lernen trainiert, wobei das untrainierte neuronale Netz 906 versucht, sich selbst unter Verwendung ungekennzeichneter Daten zu trainieren. In mindestens einer Ausführungsform umfasst der Trainingsdatensatz 902 des unbeaufsichtigten Lernens Eingabedaten ohne assoziierte Ausführungsdaten oder „Ground Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz 906 Gruppierungen innerhalb des Trainingsdatensatzes 902 lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz 902 in Beziehung stehen. In mindestens einer Ausführungsform kann unüberwachtes Training verwendet werden, um eine selbstorganisierende Karte in einem trainierten neuronalen Netz 908 zu erzeugen, was in der Lage ist, Operationen durchzuführen, die bei der Reduzierung der Dimensionalität eines neuen Datensatzes 912 nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch dazu verwendet werden, eine Anomalieerkennung durchzuführen, die es ermöglicht, Datenpunkte in einem neuen Datensatz 912 zu identifizieren, die von normalen Mustern des neuen Datensatzes 912 abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, was ein Verfahren ist, bei der der Trainingsdatensatz 902 eine Mischung aus gekennzeichneten und ungekennzeichneten Daten umfasst. In mindestens einer Ausführungsform kann das Trainings-Framework 904 verwendet werden, um inkrementelles Lernen durchzuführen, beispielsweise durch übertragene Lernverfahren. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen einem trainierten neuronalen Netz 908, sich an einen neuen Datensatz 912 anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz 908 während des initialen Trainings vermittelt wurde.
RECHENZENTRUM
10 zeigt ein Beispiel eines Rechenzentrums 1000, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das Rechenzentrum 1000 eine Rechenzentrumsinfrastrukturschicht 1010, eine Framework-Schicht 1020, eine Softwareschicht 1030 und eine Anwendungsschicht 1040 auf.
In mindestens einer Ausführungsform, wie es in 10 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 1010 einen Ressourcen-Orchestrator 1012, gruppierte Rechenressourcen 1014 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1016(1)-1016(N) aufweisen, wobei „N“ eine positive ganze Zahl darstellt (die eine andere positive ganze Zahl „N“ sein kann, als die in anderen Figuren benutzte). In mindestens einer Ausführungsform können die Knoten-C.R.s 1016(1)-1016(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen 1018(1)-1018(N) (z. B., dynamischer Festwertspeicher), Festkörper- oder Festplattenlaufwerke), Netz-Eingabe-/Ausgabeeinrichtungen („NW E/A“), Netz-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. einschließen. In mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1016(1)-1016(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1014 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1014 gruppierte Rechen-, Netz-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netz-Switches in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1012 einen oder mehrere Knoten C.R.s 1016(1)-1016(N) und/oder gruppierte Rechenressourcen 1014 ausgestalten oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1012 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1000 aufweisen. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 812 Hardware, Software oder eine Kombination davon aufweisen.
In mindestens einer Ausführungsform, wie es in 10 gezeigt ist, weist die Framework-Schicht 1020 einen Job Scheduler 1022, einen Konfigurationsmanager 1024, einen Ressourcenmanager 1026 und ein verteiltes Dateisystem 1028 auf. In mindestens einer Ausführungsform kann die Framework-Schicht 1020 einen Rahmen bzw. Framework zur Unterstützung der Software 1032 der Softwareschicht 1030 und/oder einer oder mehrerer Anwendung(en) 1042 der Anwendungsschicht 1040 aufweisen. In mindestens einer Ausführungsform kann die Software 1032 oder die Anwendung(en) 1042 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1020 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache Spark™ (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 1028 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. In mindestens einer Ausführungsform kann der Job Scheduler 1032 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1000 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1034 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 1030 und die Framework-Schicht 1020, die Spark und das verteilte Dateisystem 1028 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. In mindestens einer Ausführungsform kann der Ressourcenmanager 1026 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1028 und des Job Schedulers 1022 zugeordnet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen 1014 in der Infrastrukturschicht 1010 des Rechenzentrums aufweisen. In mindestens einer Ausführungsform kann der Ressourcenmanager 1026 mit dem Ressourcenorchestrator 1012 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1030 enthaltene Software 1032 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 1016(1)-1016(N), der gruppierten Rechenressourcen 1014 und/oder des verteilten Dateisystems 1028 der Framework-Schicht 1020 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1040 enthaltene(n) Anwendung(en) 1042 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 1016(1)-1016(N), gruppierten Rechenressourcen 1014 und/oder dem verteilten Dateisystem 1028 der Framework-Schicht 1020 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 1024, Ressourcenmanager 1026 und Ressourcen-Orchestrator 1012 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1000 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1000 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann In mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 1000 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 1000 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 im System 10 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 10 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
AUTONOMES FAHRZEUG
11A zeigt ein Beispiel für ein autonomes Fahrzeug 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 1100 (hier alternativ als „Fahrzeug 1100“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie z. B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z. B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1100 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis Stufe 5 des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 1100 In mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z. B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 1100 ohne Einschränkung ein Antriebssystem 1150 aufweisen, wie z. B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 1150 mit einem Antriebsstrang des Fahrzeugs 1100 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 1100 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 1150 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 1152 gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 1154, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um das Fahrzeug 1100 zu lenken (z. B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 1150 in Betrieb ist (z. B., wenn das Fahrzeug 1100 in Bewegung ist). In mindestens einer Ausführungsform kann das Lenksystem 1154 Signale von einem oder mehreren Lenkaktoren 1156 empfangen. In mindestens einer Ausführungsform kann ein Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. In mindestens einer Ausführungsform kann ein Bremssensorsystem 1146 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 1148 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern die Steuerung(en) 1136, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 11A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPU(s)“) aufweisen können, Signale (z. B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1100. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1136 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über den (die) Bremsaktuator(en) 1148, zur Betätigung des Lenksystems 1154 über den/die Lenkaktuator(en) 1156 und zur Betätigung des Antriebssystems 1150 über eine Drosselklappe / (ein) Gaspedal(e) 1152 senden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1136 eine oder mehrere fahrzeuginterne (z. B. integrierte) Recheneinrichtungen aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z. B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 1100 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuerung(en) eine erste Steuerung für autonome Fahrfunktionen, eine zweite Steuerung für funktionale Sicherheitsfunktionen, eine dritte Steuerung für Funktionen der künstlichen Intelligenz (z. B. Computer Vision), eine vierte Steuerung für Infotainment-Funktionen, eine fünfte Steuerung für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. In mindestens einer Ausführungsform kann eine einzige Steuerung zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 1136 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1100 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z. B. Sensoreingaben). In mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 1158 (z. B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1160, Ultraschallsensor(en) 1162, LIDAR-Sensor(en) 1164, Inertialmesseinheit-Sensor(en) („IMU“) 1166 (z. B. Beschleunigungsmesser, Gyroskop(e), einen Magnetkompass oder Magnetkompasse, Magnetometer usw.), Mikrofon(en) 1196, Stereokamera(s) 1168, Weitwinkelkamera(s) 1170 (z. B., Fischaugenkameras), Infrarotkamera(s) 1172, Surround-Kamera(s) 1174 (z. B. 360-Grad-Kameras), Fernkameras (nicht in 11 A gezeigt), Mittelbereichskamera(s) (nicht in 11A gezeigt), Geschwindigkeitssensor(en) 1144 (z. B. zur Messung der Geschwindigkeit des Fahrzeugs 1100), Vibrationssensor(en) 1142, Lenksensor(en) 1140, Bremssensor(en) (z. B. als Teil des Bremssensorsystems 1146) und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 1136 Eingaben (z. B. in Form von Eingabedaten) von einem Kombiinstrument 1132 des Fahrzeugs 1100 empfangen und Ausgaben (z. B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 1134, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1100 bereitstellen. In mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z. B. eine hochauflösende Karte (in 11A nicht dargestellt)), Positionsdaten (z. B. die Position des Fahrzeugs 1100, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z. B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 1136 wahrgenommen wird, usw. aufweisen. In mindestens einer Ausführungsform kann die HMI-Anzeige 1134 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z. B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z. B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
In mindestens einer Ausführungsform weist das Fahrzeug 1100 darüber hinaus eine Netzschnittstelle 1124 auf, die (eine) Funkantenne(n) 1126 und/oder (ein) Modem(s) zur Kommunikation über ein oder mehrere Netze verwenden kann. Zum Beispiel kann In mindestens einer Ausführungsform die Netzschnittstelle 1124 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“) Networks, etc. zu kommunizieren. In mindestens einer Ausführungsform kann (können) die Funkantenne(n) 1126 auch die Kommunikation zwischen Objekten in der Umgebung (z. B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netze wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetze mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. Protokolle verwendet werden.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 11A für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 11A für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
11B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1100 aus 11A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können In mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 1100 angeordnet sein.
In mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1100 angepasst sein können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. In mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. In mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z. B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z. B. als Teil eines redundanten oder ausfallsicheren Designs). So kann In mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z. B. alle Kameras) gleichzeitig Bilddaten (z. B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras in einer Montageanordnung, wie z. B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeug 1100 (z. B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass eine Kameramontageplatte einer Form eines Außenspiegels entspricht. In mindestens einer Ausführungsform kann (können) die Kamera(s) in den Außenspiegeln integriert sein. In mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke einer Fahrgastzelle integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 1100 aufweist (z. B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 1136 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW“), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z. B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. In mindestens einer Ausführungsform kann die Weitwinkelkamera 1170 verwendet werden, um Objekte zu erkennen, die von einer Peripherie her ins Blickfeld kommen (z. B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 11B nur eine Weitwinkelkamera 1170 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras am Fahrzeug 1100 vorhanden sein. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1198 (z. B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. In mindestens einer Ausführungsform können die Weitwinkelkamera(s) 1198 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1168 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1168 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“) oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1100 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1168 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1100 und dem Zielobjekt messen und die erzeugten Informationen (z. B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können auch andere Typen von Stereokameras 1168 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 1100 aufweist (z. B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung eines Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. In mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1174 (z. B. vier Surround-Kameras 1174, wie es in 11B dargestellt ist) am Fahrzeug 1100 positioniert sein. In mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1174 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s), Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder ähnliche Kameras aufweisen. Zum Beispiel können In mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 1100 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 1100 drei Surround-Kamera(s) 1174 (z. B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z. B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte einer Umgebung hinter dem Fahrzeug 1100 aufweist (z. B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z. B. Weitbereichskameras 1198 und/oder Mittelbereichskamera(s) 1176, Stereokamera(s) 1168), Infrarotkamera(s) 1172, usw.), wie es hier beschrieben ist.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 11B für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 11B zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
11C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1100 aus 11A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 1100 in 11C als über einen Bus 1102 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1102 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). In mindestens einer Ausführungsform kann ein CAN ein Netz innerhalb des Fahrzeugs 1100 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1100 verwendet wird, wie z. B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. In mindestens einer Ausführungsform kann der Bus 1102 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z. B. eine CAN-ID). In mindestens einer Ausführungsform kann der Bus 1102 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 1102 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet-Protokolle verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen zur Bildung von Bus 1102 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit anderen Protokollen aufweisen können. In mindestens einer Ausführungsform können zwei oder mehr Busse verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus von Bus 1102 mit beliebigen Komponenten des Fahrzeugs 1100 kommunizieren, und zwei oder mehr Busse von Bus 1102 können mit entsprechenden Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 1104 (wie z. B. SoC 1104(A) und SoC 1104(B)), jede Steuerung 1136 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z. B. Eingaben von Sensoren des Fahrzeugs 1100) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 eine oder mehrere Steuerung(en) 1136 aufweisen, wie es hier in Bezug auf 11A beschrieben ist. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1136 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1136 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 1100 gekoppelt sein und zur Steuerung des Fahrzeugs 1100, zur künstlichen Intelligenz des Fahrzeugs 1100, zum Infotainment für das Fahrzeug 1100 und/oder anderen Funktionen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 eine beliebige Anzahl von SoCs 1104 aufweisen. In mindestens einer Ausführungsform kann jedes der SoCs 1104, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 1106, Grafikverarbeitungseinheiten („GPU(s)“) 1108, Prozessor(en) 1110, Cache(s) 1112, Beschleuniger 1114, Datenspeicher 1116 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. In mindestens einer Ausführungsform können SoC(s) 1104 zur Steuerung des Fahrzeugs 1100 in einer Vielzahl von Plattformen und Systemen verwendet werden. In mindestens einer Ausführungsform kann (können) SoC(s) 1104 beispielsweise in einem System (z. B. dem System des Fahrzeugs 1100) mit einer High-Definition („HD“)-Karte 1122 kombiniert sein, die über eine Netzschnittstelle 1124 von einem oder mehreren Servern (in 11C nicht dargestellt) Kartenauffrischungen und/oder -aktualisierungen erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z. B. einen 2 Megabyte (MB) L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 (z. B. CCPLEX) so ausgestaltet sein, dass sie die gleichzeitigen Clusteroperationen unterstützen, so dass jede Kombination von Clustern der CPU(s) 1106 zu jedem Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 1106 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. In mindestens einer Ausführungsform kann/können die CPU(s) 1106 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 einen erweiterten Tensor-Befehlssatz verwenden. In mindestens einer Ausführungsform kann (können) (die) GPU(s) 1108 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen („L1")-Cache (z. B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z. B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. In einer Ausführungsform kann (können) die GPU(s) 1108 mindestens acht Streaming-Mikroprozessoren aufweisen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z. B. das CUDA-Modell von NVIDIA) verwenden.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1108 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 1108 beispielsweise mit einer Fin-Feldeffekttransistor- („FinFETs“-) Schaltung hergestellt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. In mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA Tensorkernen mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1108 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z. B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine Unified-Memory-Technologie aufweisen. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1108 direkt auf Seitentabellen der CPU(s) 1106 zugreifen können. In mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 1106 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU der GPU(s) 1108 einen Fehler feststellt. Als Antwort darauf können 2 CPUs der CPU(s) 1106 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und In mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 1108 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 1106 als auch der GPU(s) 1108 ermöglichen, wodurch die Programmierung der GPU(s) 1108 und der Anschluss von Anwendungen an die GPU(s) 1108 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 1108 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1104 eine beliebige Anzahl von Cache(s) 1112 aufweisen, einschließlich der hier beschriebenen. In mindestens einer Ausführungsform kann (können) der/die Cache(s) 1112 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 1106 als auch der/den GPU(s) 1108 zur Verfügung steht (z. B. der mit der/den CPU(s) 1106 und der/den GPU(s) 1108 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1112 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z. B. durch Verwendung eines Cache-Kohärenzprotokolls (z. B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann ein L3-Cache, je nach Ausführungsform, 4 MB eines Speichers oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1104 einen oder mehrere Beschleuniger 1114 aufweisen (z. B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1104 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z. B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1108 und zur Entlastung einiger Tasks der GPU(s) 1108 verwendet werden (z. B. um mehr Zyklen der GPU(s) 1108 für die Durchführung anderer Tasks freizugeben). In mindestens einer Ausführungsform kann (können) der/die Beschleuniger 1114 für gezielte Arbeitslasten verwendet werden (z. B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z. B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 (z. B. Hardware-Beschleunigungscluster) einen oder mehrere Deep-Learning-Beschleuniger („DLA“) aufweisen. In mindestens einer Ausführungsform kann (können) (ein) DLA(s) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. In mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z. B. für CNNs, RCNNs usw.). In mindestens einer Ausführungsform kann (können) der (die) DLA(s) darüber hinaus für einen bestimmten Satz neuronaler Netztypen und Gleitkommaoperationen sowie für Inferencing optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z. B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 1108 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 1108 für eine beliebige Funktion vorsehen. In mindestens einer Ausführungsform kann ein Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 1108 und/oder dem (den) Beschleuniger(n) 1114 überlassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 den programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1138, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. In mindestens einer Ausführungsform kann der (können die) PVA(s) ein Gleichgewicht zwischen Leistung und Flexibilität bieten. In mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
In mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z. B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren, usw. interagieren. In mindestens einer Ausführungsform kann jeder RISC-Kern eine beliebige Menge an Speicher aufweisen. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
In mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1106 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung eines PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. In mindestens einer Ausführungsform kann ein PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. In mindestens einer Ausführungsform kann ein PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z. B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. In mindestens einer Ausführungsform kann ein Vektorverarbeitungs-Subsystem als eine primäre Verarbeitungseinheit eines PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z. B. „VMEM“) aufweisen. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z. B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann In mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können In mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, einen allgemeinen Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für ein Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. In mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 ein Computer-Vision-Netz auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1114 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung acht feldkonfigurierbare Speicherblöcke umfasst, auf die sowohl ein PVA als auch ein DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. In mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. In mindestens einer Ausführungsform können ein PVA und ein DLA über einen Backbone auf den Speicher zugreifen, der einem PVA und einem DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann ein Backbone ein Computer-Vision-Netz auf dem Chip aufweisen, das einen PVA und einen DLA mit dem Speicher verbindet (z. B. unter Verwendung einer APB).
In mindestens einer Ausführungsform kann ein Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl ein PVA als auch ein DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. In mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
In mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 1104 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. In mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z. B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform kann/können der/die Beschleuniger 1114 eine breite Palette von Anwendungen für das autonome Fahren aufweisen. In mindestens einer Ausführungsform kann ein PVA für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden. In mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. In mindestens einer Ausführungsform, wie z. B. im Fahrzeug 1100, können PVAs entwickelt sein, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung und mit ganzzahligen mathematischen Verfahren arbeiten können.
Zum Beispiel wird In mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. In mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z. B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann ein PVA Computer-Stereosichtfunktionen auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA In mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z. B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z. B. verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netz zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. In mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht es ein Konfidenzmaß dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. In mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z. B. die Abmessungen des Begrenzungsrahmens, die (z. B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 1166, die mit der Ausrichtung des Fahrzeugs 1100 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z. B. LIDAR-Sensor(en) 1164 oder RADAR-Sensor(en) 1160) erhalten werden, und andere.
In mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 1104 einen oder mehrere Datenspeicher 1116 (z. B. einen Speicher) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1116 ein On-Chip-Speicher des (der) SoC(s) 1104 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 1108 und/oder einem DLA ausgeführt werden sollen. In mindestens einer Ausführungsform kann die Kapazität des/der Datenspeicher(s) 1116 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann/können der/die Datenspeicher 1116 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1104 eine beliebige Anzahl von Prozessoren 1110 (z. B. eingebettete Prozessoren) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 1104 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann ein Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1104-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1104-Energieversorgungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 1104 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 1106, GPU(s) 1108 und/oder Beschleuniger(n) 1114 zu erfassen. In mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 1104 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1100 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z. B. das Fahrzeug 1100 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessoren) 1110 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können, was ein Audio-Subsystem sein kann, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-E/A-Schnittstellen ermöglicht. In mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann/können der/die Prozessoren) 1110 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann eine „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Timer und Interrupt-Controller), verschiedene E/A-Controller-Peripheriegeräte und Routing-Logik aufweisen.
In mindestens einer Ausführungsform kann/können der/die Prozessoren) 1110 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. In mindestens einer Ausführungsform kann eine Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können In mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil einer Kameraverarbeitungspipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z. B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um ein endgültiges Bild für ein Spieler-Fenster zu erzeugen. In mindestens einer Ausführungsform kann ein Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1170, der/den Surround-Kamera(s) 1174 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 1104 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform stehen einem Fahrer bestimmte Funktionen zur Verfügung, wenn ein Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
In mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel In mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert Gewichte der Information, die von benachbarten Bildern geliefert wird. In mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus einem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann ein Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. In mindestens einer Ausführungsform kann ein Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 1108 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. In mindestens einer Ausführungsform, wenn die GPU(s) 1108 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann ein Videobildkompositor verwendet werden, um die GPU(s) 1108 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform kann einer oder können mehrere SoC der SoC(s) 1104 darüber hinaus eine serielle (Mobile Industry Processor Interface („MIPI“) Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für eine Kamera und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1104 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von E/A-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform kann einer oder können mehrere SoC der SoC(s) 1104 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. In mindestens einer Ausführungsform kann (können) SoC(s) 1104 verwendet werden, um Daten von Kameras (z. B. verbunden über Gigabit Multimedia Serial Link und Ethernet-Kanälen), Sensoren (z. B. LIDAR-Sensor(en) 1164, RADAR-Sensor(en) 1160 usw., die über Ethernet-Kanäle verbunden sein können), Daten von Bus 1102 (z. B. Geschwindigkeit des Fahrzeugs 1100, Lenkradposition usw.), Daten von GNSS-Sensor(en) 1158 (z. B. verbunden über einen Ethernet-Bus oder einen CAN-Bus) usw. zu verarbeiten. In mindestens einer Ausführungsform kann einer oder können mehrere SoC der SoC(s) 1104 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 1106 von Routine-Datenverwaltungsaufgaben zu entlasten.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1104 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsstufen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. In mindestens einer Ausführungsform können die SoC(s) 1104 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können In mindestens einer Ausführungsform der/die Beschleuniger 1114 in Kombination mit der/den CPU(s) 1106, der/den GPU(s) 1108 und dem/den Datenspeicher(n) 1116 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z. B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z. B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann In mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z. B. GPU(s) 1120) ausgeführt wird, eine Text- und Worterkennung aufweisen, die ein Lesen und Verstehen von Verkehrsschildern, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde, ermöglichen. In mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, ein Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
In mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann In mindestens einer Ausführungsform ein Warnschild, das besagt „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. In mindestens einer Ausführungsform kann ein solches Warnschild selbst von einem ersten eingesetzten neuronalen Netz (z. B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. In mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über ein Vorhandensein (oder ein Fehlen) von Blinklichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 1108.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1100 zu identifizieren. In mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um ein Fahrzeug zu entriegeln, wenn sich ein Besitzer einer Fahrertür nähert und die Lichter einschaltet, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1104 für Sicherheit gegen Diebstahl und/oder Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1196 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden die SoC(s) 1104 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z. B. unter Verwendung des Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 1158 identifiziert wird. In mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in Nordamerika wird ein CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 1162, bis das (die) Einsatzfahrzeug(e) vorbeifährt (vorbeifahren).
In mindestens einer Ausführungsform kann das Fahrzeug 1100 eine oder mehrere CPU(s) 1118 (z. B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeits-Zusammenschaltung (z. B. PCIe) mit dem/den SoC(s) 1104 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 1118 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 1118 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 1104 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 1136 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1130, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 GPU(s) 1120 (z. B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 1104 über eine Hochgeschwindigkeits-Zusammenschaltung (z. B. NVIDIAs NVLINK-Kanal) gekoppelt sein können. In mindestens einer Ausführungsform kann/können GPU(s) 1120 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z. B. Sensordaten) von Sensoren des Fahrzeugs 1100 basiert.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus eine Netzeschnittstelle 1124 aufweisen, die ohne Einschränkung eine oder mehrere Funkantennen 1126 aufweisen kann (z. B. eine oder mehrere Funkantennen 1126 für verschiedene Kommunikationsprotokolle, wie z. B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). In mindestens einer Ausführungsform kann die Netzeschnittstelle 1124 verwendet werden, um eine drahtlose Verbindung zu Internet-Cloud-Diensten (z. B. mit einem oder mehreren Servern und/oder anderen Netzeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z. B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 110 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z. B. über Netze und das Internet) hergestellt werden. In mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1100 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1100 liefern (z. B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1100). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1100 sein.
In mindestens einer Ausführungsform kann die Netzschnittstelle 1124 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 1136 in die Lage versetzt, über drahtlose Netze zu kommunizieren. In mindestens einer Ausführungsform kann die Netzschnittstelle 1124 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform können die Netzschnittstellen eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus einen oder mehrere Datenspeicher 1128 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z. B. Off-SoC(s) 1104) aufweisen können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1128 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash-Speicher, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus GNSS-Sensor(en) 1158 (z. B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1158 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z. B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus RADAR-Sensor(en) 1160 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1160 von einem Fahrzeug 1100 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1160 einen CAN-Bus und/oder den Bus 1102 (z. B. zur Übertragung der von dem/den RADAR-Sensor(en) 1160 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über Ethernet-Kanäle erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 1160 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren Sensoren der der RADAR-Sensoren 1160 um (einen) Puls-Doppler-RADAR-Sensor(en).
In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1160 verschiedene Konfigurationen aufweisen, wie z. B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. In mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z. B. innerhalb eines Bereichs von 250 m (Meter), realisiert wird. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1160 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 1138 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 1160, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z. B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. In mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs 1100 bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. In mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in eine Fahrspur des Fahrzeugs 1100 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 1160 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. In mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die die toten Winkel in der Rückrichtung und neben dem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 1138 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus Ultraschallsensor(en) 1162 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1162, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 1100 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 1162 verwendet werden, und unterschiedliche Ultraschallsensoren 1162 können für unterschiedliche Erfassungsbereiche (z. B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1162 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 LIDAR-Sensor(en) 1164 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1164 zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1164 bei der funktionalen Sicherheitsstufe ASIL B arbeiten. In mindestens einer Ausführungsform kann das Fahrzeug 1100 mehrere LIDAR-Sensoren 1164 (z. B. zwei, vier, sechs usw.) aufweisen, die einen Ethernet-Kanal verwenden können (z. B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1164 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. In mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 1164 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren verwendet werden. Bei einer solchen Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1164 eine kleine Einrichtung aufweisen, die in die Front, das Heck, eine Seite und/oder einen Eckbereich des Fahrzeugs 1100 eingebettet sein kann. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1164 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. In mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 1164 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z. B. 3D Flash LIDAR, verwendet werden. In mindestens einer Ausführungsform verwendet ein 3D Flash LIDAR einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 1100 bis zu einer Entfernung von etwa 200 m zu beleuchten. In mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 1100 zu Objekten entspricht. In mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 1100. In mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z. B. eine nicht scannende LIDAR-Einrichtung). In mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht als 3D-Entfernungspunktwolke und koregistrierte Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 1166 aufweisen. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 in der Mitte der Hinterachse des Fahrzeugs 1100 angeordnet sein. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), einen Magnetkompass, Magnetkompasse und/oder andere Sensortypen aufweisen. In mindestens einer Ausführungsform, wie z. B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1166 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. In mindestens einer Ausführungsform, wie z. B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1166 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 das Fahrzeug 1100 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 1166 beobachtet und korreliert werden. In mindestens einer Ausführungsform können IMU-Sensor(en) 1166 und GNSS-Sensor(en) 1158 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein oder mehrere Mikrofone 1196 aufweisen, die im und/oder um das Fahrzeug 1100 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1196 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 1168, Weitwinkelkamera(s) 1170, Infrarotkamera(s) 1172, Surround-Kamera(s) 1174, Weitbereichskamera(s) 1198, Mittelbereichskamera(s) 1176 und/oder anderer Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 1100 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 1100 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 1100 herum zu gewährleisten. In mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. In mindestens einer Ausführungsform kann das Fahrzeug 1100 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. In mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder eine Gigabit-Ethernet-Kommunikation unterstützen. In mindestens einer Ausführungsform kann jede Kamera eine sein, die zuvor hier mit Bezug auf 11A und 11B näher beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus einen oder mehrere Schwingungssensoren 1142 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 1142 Schwingungen von Komponenten des Fahrzeugs 1100, wie z. B. der Achse(n), messen. Zum Beispiel können In mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1142 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z. B., wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein ADAS-System 1138 aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 1138 bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 1138 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW“), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1160, LIDAR-Sensor(en) 1164 und/oder eine beliebige Anzahl von Kameras verwenden. In mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. In mindestens einer Ausführungsform überwacht und steuert ein ACC-System in Längsrichtung den Abstand zu einem unmittelbar vor dem Fahrzeug 1100 befindlichen anderen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 1100 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 1100, bei Bedarf die Fahrspur zu wechseln. In mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzschnittstelle 1124 und/oder die Funkantenne(n) 1126 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzverbindung (z. B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert die V2V-Kommunikation Informationen über unmittelbar vorausfahrende Fahrzeuge (z. B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 1100 befinden), während die I2V-Kommunikation Informationen über den weiter vorausfahrenden Verkehr liefert. In mindestens einer Ausführungsform kann ein CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. In mindestens einer Ausführungsform kann ein CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 1100 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist ein FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet ein FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1160, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann ein FCW-System eine Warnung bereitstellen, z. B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erkennt ein AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1160 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. In mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
In mindestens einer Ausführungsform bietet ein LDW-System optische, akustische und/oder taktile Warnungen, wie z. B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 1100 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er z. B. einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der/das elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist ein LKA-System eine Variante eines LDW-Systems. In mindestens einer Ausführungsform sorgt ein LKA-System für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 1100 zu korrigieren, wenn das Fahrzeug 1100 beginnt, seine Fahrspur zu verlassen.
In mindestens einer Ausführungsform erkennt und warnt ein BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. In mindestens einer Ausführungsform kann ein BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann ein BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 1160 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann ein RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 1100 rückwärtsfährt. In mindestens einer Ausführungsform weist ein RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1160 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch gekoppelt ist/sind, um dem Fahrer eine Rückmeldung bereitzustellen, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 1100 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z. B. eine erste Steuerung oder eine zweite Steuerung der Steuerungen 1136) beachtet werden soll. In mindestens einer Ausführungsform kann das ADAS-System 1138 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1138 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt eine überwachende MCU bei Konflikten zwischen Ausgaben eines Primärrechners und Ausgaben eines Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
In mindestens einer Ausführungsform kann ein Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. In mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z. B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage von Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann In mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADARbasiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z. B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. In mindestens einer Ausführungsform kann ein überwachendes MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. In mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 1104 umfassen und/oder in einer solchen enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 1138 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. In mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, In mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, ein konsistentes Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass ein Gesamtergebnis korrekt ist und ein Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann ein Ausgabe des ADAS-Systems 1138 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise In mindestens einer Ausführungsform das ADAS-System 1138 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus ein Infotainment-SoC 1130 aufweisen (z. B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-SoC 1130 In mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z. B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z. B. TV, Filme, Streaming usw.), Telefon (z. B., (z. B. Freisprecheinrichtung), Netzkonnektivität (z. B. LTE, WiFi usw.) und/oder Informationsdienste (z. B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 1100 bereitzustellen. Das Infotainment-SoC 1130 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 1134, eine Telematikeinrichtung, ein Bedienfeld (z. B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs 1100 Informationen (z. B. visuell und/oder akustisch) bereitzustellen, wie z. B. Informationen vom ADAS-System 1138, Informationen zum autonomen Fahren, wie z. B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z. B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 über den Bus 1102 mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 1100 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 mit einer Überwachungs-MCU gekoppelt sein, so dass eine GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 1136 (z. B. Primär- und/oder Backup-Computer des Fahrzeugs 1100) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 das Fahrzeug 1100 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 darüber hinaus ein Kombiinstrument 1132 aufweisen (z. B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). In mindestens einer Ausführungsform kann das Kombiinstrument 1132 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z. B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. In mindestens einer Ausführungsform kann das Kombiinstrument 1132 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z. B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z. B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 1130 und dem Kombiinstrument 1132 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 1132 einen Teil des Infotainment-SoC 1130 aufweisen, oder umgekehrt.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 11C für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 11C zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
11D ist ein Diagramm eines Systems 1176 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1100 aus 11A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 1176 ohne Einschränkung den/die Server 1178, das/die Netz(e) 1190 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1100, aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Server 1178 ohne Einschränkung eine Vielzahl von GPUs 1184(A)-1184(H) (hierin kollektiv als GPUs 1184 bezeichnet), PCIe-Switches 1182(A)-1182(D) (hierin kollektiv als PCIe-Switches 1182 bezeichnet), und/oder CPUs 1180(A)-1180(B) (hierin kollektiv als CPUs 1180 bezeichnet) aufweisen. In mindestens einer Ausführungsform können GPUs 1184, CPUs 1180 und PCIe-Switches 1182 über Hochgeschwindigkeits-Zusammenschaltungen miteinander verbunden sein, wie z. B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 1188 und/oder PCle-Verbindungen 1186. In mindestens einer Ausführungsform sind die GPUs 1184 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1184 und PCIe-Switches 1182 über PCIe-Zusammenschaltung verbunden. Obwohl acht GPUs 1184, zwei CPUs 1180 und vier PCIe-Switches 1182 dargestellt sind, ist dies jedoch nicht als Einschränkung zu verstehen. In mindestens einer Ausführungsform kann jeder der Server 1178 ohne Einschränkung eine beliebige Anzahl von GPUs 1184, CPUs 1180 und/oder PCIe-Switches 1182 in beliebiger Kombination aufweisen. In mindestens einer Ausführungsform kann/können der/die Server 1178 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1184 aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Server 1178 über das (die) Netz(e) 1190 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. In mindestens einer Ausführungsform kann/können der/die Server 1178 über das/die Netz(e) 1190 und an Fahrzeuge neuronale Netze 1192, aktualisierte neuronale Netze 1192 und/oder Karteninformationen 1194 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1194 ohne Einschränkung Aktualisierungen für die HD-Karte 1122 aufweisen, z. B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. In mindestens einer Ausführungsform können neuronale Netze 1192 und/oder Karteninformationen 1194 aus neuem Training und/oder Erfahrungen resultieren, die in Daten darstellt sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z. B. unter Verwendung von Server(n) 1178 und/oder anderen Servern).
In mindestens einer Ausführungsform kann/können der/die Server 1178 verwendet werden, um Modelle zum maschinellen Lernen (z. B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z. B. unter Verwendung einer Spiel-Maschine) erzeugt werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z. B., wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z. B., wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z. B. Übertragung an Fahrzeuge über Netz(e) 1190), und/oder Modelle zum maschinellen Lernen können von Server(n) 1178 zur Fernüberwachung von Fahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann (können) der (die) Server 1178 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferencing in Echtzeit anwenden. In mindestens einer Ausführungsform kann/können der/die Server 1178 Deep-Learning-Supercomputer und/oder dedizierte Kl-Computer aufweisen, die von GPU(s) 1184 angetrieben werden, wie z. B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. In mindestens einer Ausführungsform kann/können der/die Server 1178 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPU-betriebene Rechenzentren verwendet.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 1178 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 1100 zu bewerten und zu überprüfen. In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 1100 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 1100 in dieser Bildsequenz lokalisiert hat (z. B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 1100 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1100 eine Fehlfunktion aufweist, kann/können der/die Server 1178 ein Signal an das Fahrzeug 1100 senden, das einen ausfallsicheren Computer des Fahrzeugs 1100 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 1178 GPU(s) 1184 und einen oder mehrere programmierbare Inferenzbeschleuniger (z. B. NVIDIAs TensorRT 3) aufweisen. In mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. In mindestens einer Ausführungsform, z. B., wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. In mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 815 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 815 werden in Verbindung mit den 8A und/oder 8B beschrieben.
COMPUTERSYSTEME
12 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung eine Komponente, wie z. B. einen Prozessor 1202, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1200 Prozessoren aufweisen, wie z. B. die PENTIUM®-Prozessorfamilie, Xeon™-, Itanium®-, XScale™- und/oder StrongARM™-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1200 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung einen Prozessor 1202 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1208 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hier beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 1200 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 1200 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen („CISC“)-Mikroprozessor (Complex Instruction Set Computer), einen („RISC“)-Mikroprozessor (Reduced Instruction Set Computing), einen („VLIW“)-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1202 mit einem Prozessorbus 1210 verbunden sein, der Datensignale zwischen dem Prozessor 1202 und anderen Komponenten im Computersystem 1200 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 1204 aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1202 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 1202 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 1206 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1208, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 1202. In mindestens einer Ausführungsform kann der Prozessor 1202 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 eine Logik zur Handhabung eines gepackten Befehlssatzes 1209 aufweisen. In mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 1209 in einem Befehlssatz eines Mehrzweckprozessors 1202 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 1202 durchgeführt werden. Bei einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1200, ohne Einschränkung, einen Speicher 1220 aufweisen. In mindestens einer Ausführungsform kann der Speicher 1220 eine dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder eine andere Speichereinrichtung sein. In mindestens einer Ausführungsform kann der Speicher 1220 (einen) Befehl(e) 1219 und/oder Daten 1221 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 1202 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 1210 und dem Speicher 1220 verbunden sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 1216 aufweisen, und der Prozessor 1202 kann mit dem MCH 1216 über den Prozessorbus 1210 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1216 einen Speicherpfad 1218 mit hoher Bandbreite zum Speicher 1220 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 Datensignale zwischen dem Prozessor 1202, dem Speicher 1220 und anderen Komponenten im Computersystem 1200 leiten und Datensignale zwischen dem Prozessorbus 1210, dem Speicher 1220 und einer System-E/A-Schnittstelle 1222 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 über einen Speicherpfad 1218 mit hoher Bandbreite mit dem Speicher 1220 gekoppelt sein, und die Grafik-/Videokarte 1212 kann über eine („AGP“)-Verbindung 1214 mit dem MCH 1216 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1200 die System-E/A-Schnittstelle 1222 als einen proprietären Hub-Interface-Bus verwenden, um den MCH 1216 mit einem E/A-Controller-Hub („ICH“) 1230 zu koppeln. In mindestens einer Ausführungsform kann der ICH 1230 direkte Verbindungen zu einigen E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1220, dem Chipsatz und dem Prozessor 1202 aufweisen. Beispiele können unter anderem einen Audiocontroller 1229, einen Firmware-Hub („Flash-BIOS“) 1228, einen drahtlosen Transceiver 1226, einen Datenspeicher 1224, einen Legacy-E/A-Controller 1223 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 1227, wie einen Universal Serial Bus („USB“) - Anschluss, und eine Netzsteuerung 1234 aufweisen. In mindestens einer Ausführungsform kann der Datenspeicher 1224 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
In mindestens einer Ausführungsform zeigt 12 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 12 ein beispielhaftes SoC zeigen kann. In mindestens einer Ausführungsform können die in 12 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1200 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 12 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 12 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
13 ist ein Blockdiagramm, das eine elektronische Einrichtung 1300 zur Verwendung eines Prozessors 1310 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform kann die elektronische Einrichtung 1300 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
In mindestens einer Ausführungsform kann die elektronische Einrichtung 1300 ohne Einschränkung einen Prozessor 1310 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. In mindestens einer Ausführungsform ist der Prozessor 1310 über einen Bus oder eine Schnittstelle gekoppelt, wie z. B. einen I²C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform zeigt 13 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 13 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in 13 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 13 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 13 eine Anzeige 1324, einen Touchscreen 1325, ein Touchpad 1330, eine Near Field Communications-Einheit („NFC“) 1345, einen Sensor-Hub 1340, einen Wärmesensor 1346, einen Express-Chipsatz („EC“) 1335, ein Trusted Platform Module („TPM“) 1338, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1322, ein DSP 1360, ein Laufwerk 1320 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzeinheit („WLAN“) 1350, eine Bluetooth-Einheit 1352, eine drahtlose Wide Area Network-Einheit („WWAN“) 1356, ein Global Positioning System (GPS) -Einheit 1355, eine Kamera („USB 3. 0-Kamera“) 1354, wie z. B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1315, die z. B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1310 über die hier beschriebenen Komponenten kommunikativ verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1341, ein Umgebungslichtsensor („ALS“) 1342, ein Kompass 1343 und ein Gyroskop 1344 kommunikativ mit dem Sensor-Hub 1340 verbunden sein. In mindestens einer Ausführungsform können ein Wärmesensor 1339, ein Lüfter 1337, eine Tastatur 1336 und ein Touchpad 1330 kommunikativ mit dem EC 1335 verbunden sein. In mindestens einer Ausführungsform können Lautsprecher 1363, ein Kopfhörer 1364 und ein Mikrofon („mic“) 1365 kommunikativ mit einer Audioeinheit („audio codec and dass D amp“) 1362 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1360 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1362 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Verstärker der Klasse D aufweisen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1357 mit der WWAN-Einheit 1356 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1350 und die Bluetooth-Einheit 1352 sowie die WWAN-Einheit 1356 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 13 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 13 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
14 veranschaulicht ein Computersystem 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1400 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
In mindestens einer Ausführungsform umfasst das Computersystem 1400 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1402, die an einen Kommunikationsbus 1410 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform weist das Computersystem 1400 ohne Einschränkung einen Hauptspeicher 1404 und eine Steuerlogik auf (z. B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1404 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzschnittstellen-Subsystem („Netzschnittstelle“) 1422 eine Schnittstelle zu anderen Recheneinrichtungen und Netzen bereit, um Daten mit dem Computersystem 1400 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 1400 ohne Einschränkung Eingabeeinrichtungen 1408, ein Parallelverarbeitungssystem 1412 und Anzeigeeinrichtungen 1406 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1408, wie Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. In mindestens einer Ausführungsform kann jedes hier beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System von 14 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 14 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
15 veranschaulicht ein Computersystem 1500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Computersystem 1500, ohne Einschränkung, einen Computer 1510 und einen USB-Stick 1520 auf. In mindestens einer Ausführungsform kann der Computer 1510 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform weist der Computer 1510, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
In mindestens einer Ausführungsform weist der USB-Stick 1520, ohne Einschränkung, eine Verarbeitungseinheit 1530, eine USB-Schnittstelle 1540 und eine USB-Schnittstellenlogik 1550 auf. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform umfasst die Verarbeitungseinheit 1530 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1530 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1530 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1540 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1550 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 1530 ermöglicht, sich über den USB-Anschluss 1540 mit einer Einrichtung (z. B. einem Computer 1510) zu verbinden.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 im System 15 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System 15 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
16A zeigt eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1610(1) - 1610(N) mit einer Vielzahl von Mehrkern-Prozessoren 1605(1) - 1605(M) über Hochgeschwindigkeitsverbindungen 1640(1) - 1640(N) (z. B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1640(1) - 1640(N) einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. In mindestens einer Ausführungsform können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind. In verschiedenen Figuren stellen „N“ und „M“ positive ganze Zahlen dar, die von Figur zu Figur unterschiedlich sein können.
Zusätzlich und in zumindest einer Ausführungsform sind zwei oder mehr GPUs 1610 über Hochgeschwindigkeitsverbindungen 1629(1)-1629(2) miteinander verbunden, die mit ähnlichen oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1640(1) - 1640(N) verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 1605 über eine Hochgeschwindigkeitsverbindung 1628 verbunden sein, bei der es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 16A gezeigten Systemkomponenten über ähnliche Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1605 kommunikativ mit einem Prozessorspeicher 1601(1) - 1601 (M) über Speicherverbindungen 1626(1) - 1626(M) verbunden, und jede GPU 1610(1) - 1610(N) ist kommunikativ mit dem GPU-Speicher 1620(1) - 1620(N) über GPU-Speicherverbindungen 1650(1) - 1650(N) verbunden. In mindestens einer Ausführungsform können die Speicherverbindungen 1626 und 1650 ähnliche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 1601(1) - 1601 (M) und die GPU-Speicher 1620 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In mindestens einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1601 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hier beschrieben ist, können zwar verschiedene Multikern-Prozessoren 1605 und GPUs 1610 physisch mit einem bestimmten Speicher 1601 bzw. 1620 verbunden sein, und/oder eine einheitliche Speicherarchitektur kann implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1601(1) - 1601 (M) jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 1620(1) - 1620(N) können jeweils 32 GB Systemadressraum umfassen, was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
16B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 1607 und einem Grafikbeschleunigungsmodul 1646 gemäß einer beispielhaften Ausführungsform. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1640 (z. B. einen PCIe-Bus, NVLink, usw.) mit dem Prozessor 1607 verbunden ist. In mindestens einer Ausführungsform kann alternativ das Grafikbeschleunigungsmodul 1646 auf einem Gehäuse oder Chip mit dem Prozessor 1607 integriert sein.
In mindestens einer Ausführungsform weist der Prozessor 1607 eine Vielzahl von Kernen 1660A-1660D auf, jeder mit einem Translations-Lookaside-Puffer („TLB“) 1661A-1661D und einem oder mehreren Caches 1662A-1662D. In mindestens einer Ausführungsform können die Kerne 1660A-1660D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. In mindestens einer Ausführungsform können die Caches 1662A-1662D Level-1-(L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1656 in den Caches 1662A-1662D vorhanden sein, die von Gruppen von Kernen 1660A-1660D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1607 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. In mindestens einer Ausführungsform sind der Prozessor 1607 und das Grafikbeschleunigungsmodul 1646 mit dem Systemspeicher 1614 verbunden, der die Prozessorspeicher 1601(1) - 1601 (M) von 16A aufweisen kann.
In mindestens einer Ausführungsform wird die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 1662A-1662D, 1656 und im Systemspeicher 1614 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 1664 aufrechterhalten. In mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1664 zu kommunizieren. In mindestens einer Ausführungsform wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1664 implementiert, um Cache-Zugriffe mitzulesen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 1625 das Grafikbeschleunigungsmodul 1646 kommunikativ an den Kohärenzbus 1664, so dass das Grafikbeschleunigungsmodul 1646 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1660A-1660D teilnehmen kann. In mindestens einer Ausführungsform sorgt insbesondere eine Schnittstelle 1635 für die Konnektivität mit der Proxy-Schaltung 1625 über die Hochgeschwindigkeitsverbindung 1640, und eine Schnittstelle 1637 verbindet das Grafikbeschleunigungsmodul 1646 mit der Hochgeschwindigkeitsverbindung 1640.
In mindestens einer Ausführungsform bietet eine Beschleuniger-Integrationsschaltung 1636 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 1631(1) - 1631 (N) des Grafikbeschleunigungsmoduls 1646. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1631(1) - 1631 (N) können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1631(1) - 1631 (N) alternativ verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb eines Grafikprozessors umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 1631(1) -1631(N) sein, oder die Grafikverarbeitungseinheiten 1631(1) - 1631 (N) können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1636 eine Speicherverwaltungseinheit (MMU) 1639 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1614 durchzuführen. In mindestens einer Ausführungsform kann die MMU 1639 auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In mindestens einer Ausführungsform können in einem Cache 1638 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1631 (1) - 1631 (N) gespeichert werden. In mindestens einer Ausführungsform werden die im Cache 1638 und in den Grafikspeichern 1633(1) - 1633(M) gespeicherten Daten mit den Kern-Caches 1662A-1662D, 1656 und dem Systemspeicher 1614 kohärent gehalten, wobei möglichweise eine Abrufeinheit 1644 eingesetzt wird. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1625 im Namen des Caches 1638 und der Speicher 1633(1) - 1633(M) erfolgen (z. B. Senden von Aktualisierungen an den Cache 1638 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1662A-1662D, 1656 und Empfangen von Aktualisierungen vom Cache 1638).
In mindestens einer Ausführungsform speichert ein Satz von Registern 1645 Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) ausgeführt werden, und eine Kontextverwaltungsschaltung 1648 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1648 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B., wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1648 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In mindestens einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1647 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In mindestens einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 1631 durch die MMU 1639 in reale/physische Adressen im Systemspeicher 1614 übersetzt. In mindestens einer Ausführungsform unterstützt der Beschleuniger-Integrationsschaltung 1636 mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1646 und/oder andere Beschleunigereinrichtungen. In mindestens einer Ausführungsform kann das Grafikbeschleunigermodul 1646 für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1607 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 1631(1) - 1631 (N) von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 1636 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1646 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann In mindestens einer Ausführungsform die Beschleuniger-Integrationsschaltung 1636 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1631 (1) - 1631 (N), Interrupts und die Speicherverwaltung zu verwalten.
Da In mindestens einer Ausführungsform die Hardwareressourcen der Grafikprozessoren 1631 (1) - 1631 (N) explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1607 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1636 ist in mindestens einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N), so dass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1633(1) - 1633(M) mit jeder der Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) verbunden, und N=M. In mindestens einer Ausführungsform speichern die Grafikspeicher 1633(1) - 1633(M) Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 1631 (1) - 1631 N) verarbeitet werden. In mindestens einer Ausführungsform können die Grafikspeicher 1633(1) - 1633(M) flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Hochgeschwindigkeitsverbindung 1640 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet, um sicherzustellen, dass die in den Grafikspeichern 1633(1) - 1633(M) gespeicherten Daten sind, die am häufigsten von den Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) verwendet werden und vorzugsweise nicht von den Kernen 1660A-1660D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht In mindestens einer Ausführungsform ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N)) benötigt werden, in den Caches 1662A-1662D, 1656 und im Systemspeicher 1614 zu halten.
16C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1636 in den Prozessor 1607 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 1631(1) - 1631 (N) direkt über die Hochgeschwindigkeitsverbindung 1640 mit der Beschleuniger-Integrationsschaltung 1636 über die Schnittstelle 1637 und die Schnittstelle 1635 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). In mindestens einer Ausführungsform kann die Beschleuniger-Integrationsschaltung 1636 ähnliche Operationen wie in 16B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1664 und den Caches 1662A-1662D, 1656 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1636 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1646 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1631(1) - 1632(N), von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N) zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 1631 (1) - 1631 (N) zu einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 1631(1) -1631(N) virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungsmaschine 1631(1) - 1631 (N) ein Prozesselement mithilfe eines Prozesshandies aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1614 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 1631 (1) - 1631 (N) registriert (d. h., wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandies ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
16D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 1690. In mindestens einer Ausführungsform umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1636. In mindestens einer Ausführungsform ist eine Anwendung ein effektiver Anwendungsadressraum 1682 im Systemspeicher 1614, der Prozesselemente 1683 speichert. In mindestens einer Ausführungsform werden die Prozesselemente 1683 als Reaktion auf GPU-Aufrufe 1681 von Anwendungen 1680, die auf dem Prozessor 1607 ausgeführt werden, gespeichert. In mindestens einer Ausführungsform enthält ein Prozesselement 1683 den Prozessstatus für die entsprechende Anwendung 1680. In mindestens einer Ausführungsform kann ein im Prozesselement 1683 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 1684 ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1684 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im effektiven Adressraum 1682 einer Anwendung.
In mindestens einer Ausführungsform können das Grafikbeschleunigungsmodul 1646 und/oder die einzelnen Grafikverarbeitungsmaschinen 1631 (1) -1631(N) von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten der Prozessstati und zum Senden eines WD 1684 an ein Grafikbeschleunigungsmodul 1646 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In mindestens einer Ausführungsform besitzt in diesem Modell ein einzelner Prozess das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungsmaschine 1631. Wenn das Grafikbeschleunigungsmodul 1646 In mindestens einer Ausführungsform einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1636 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1636 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1646 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1691 in dem Beschleuniger-Integrations-Slice 1690 In mindestens einer Ausführungsform den nächsten WD 1684 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1646 zu erledigen ist. In mindestens einer Ausführungsform können die Daten aus dem WD 1684 in Registern 1645 gespeichert und von der MMU 1639, der Unterbrechungsverwaltungsschaltung 1647 und/oder der Kontextverwaltungsschaltung 1648 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1639 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1686 im virtuellen Adressraum 1685 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 1647 kann In mindestens einer Ausführungsform vom Grafikbeschleunigungsmodul 1646 empfangene Unterbrechungsereignisse 1692 verarbeiten. Bei der Durchführung von Grafikoperationen wird In mindestens einer Ausführungsform eine effektive Adresse 1693, die von einer Grafikverarbeitungsmaschine 1631 (1)-1631 (N) erzeugt wird, von der MMU 1639 in eine reale Adresse übersetzt.

In mindestens einer Ausführungsform wird für jede Grafikverarbeitungsmaschine 1631(1) - 1631 (N) und/oder jedes Grafikbeschleunigungsmodul 1646 ein und derselbe Satz von Registern 1645 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann In mindestens einer Ausführungsform in einem Beschleuniger-Integrations-Slice 1690 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt.

Tabelle 1 - Vom Hypervisor initialisierte Register
Register #	Beschreibung
1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt.

Tabelle 2 - Initialisierte Register des Betriebssystems
Register #	Beschreibung
1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1684 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1646 und/oder die Grafikverarbeitungsmaschinen 1631 (1) - 1631 (N). Er enthält In mindestens einer Ausführungsform alle Informationen, die von einer Grafikverarbeitungsmaschine 1631 (1) - 1631 (N) benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
16E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1698 auf, in dem eine Prozesselementliste 1699 gespeichert ist. Auf den realen Hypervisor-Adressraum 1698 kann In mindestens einer Ausführungsform über einen Hypervisor 1696 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 1695 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1646 zu verwenden. Es gibt In mindestens einer Ausführungsform zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1646 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: nämlich zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist In mindestens einer Ausführungsform der System-Hypervisor 1696 Besitzer des Grafikbeschleunigungsmoduls 1646 und stellt seine Funktion allen Betriebssystemen 1695 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1646 die Virtualisierung durch den System-Hypervisor 1696 unterstützen kann, kann In mindestens einer Ausführungsform das Grafikbeschleunigungsmodul 1646 bestimmte Bedingungen erfüllen, wie z. B.: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1646 muss einen Mechanismus zur Kontextsicherung und - wiederherstellung bereitstellen. 2) Ein Grafikbeschleunigungsmodul 1646 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1646 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen, und 3) dem Grafikbeschleunigungsmodul 1646 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1680 einen Systemaufruf des Betriebssystems 1695 mit einem Grafikbeschleunigungsmodultyp, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1646 formatiert und kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1646, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 1646 zu verrichtende Arbeit beschreibt.
In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 1636 (nicht gezeigt) und des Grafikbeschleunigungsmoduls 1646 In mindestens einer Ausführungsform kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1696 kann In mindestens einer Ausführungsform optional einen aktuellen (AMOR)-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 1683 angeordnet wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1645, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1682 einer Anwendung für das Grafikbeschleunigungsmodul 1646 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist In mindestens einer Ausführungsform optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1695 überprüfen, ob die Anwendung 1680 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1646 erhalten hat. Das Betriebssystem 1695 ruft In mindestens einer Ausführungsform dann den Hypervisor 1696 mit den in Tabelle 3 dargestellten Informationen auf.

Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem
Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft In mindestens einer Ausführungsform der Hypervisor 1696, ob das Betriebssystem 1695 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1646 erhalten hat. Der Hypervisor 1696 setzt In mindestens einer Ausführungsform dann das Prozesselement 1683 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1646. Ein Prozesselement kann In mindestens einer Ausführungsform die in Tabelle 4 dargestellten Informationen aufweisen.

Tabelle 4 -Prozesselementinformation
Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1645 für Beschleuniger-Integrations-Slices 1690.
Wie es in 16F dargestellt ist, wird In mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1601(1) - 1601(N) und GPU-Speicher 1620(1) - 1620(N) verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 1610(1) - 1610(N) ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1601(1) - 1601(M) und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1601(1) zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1601(N), ein dritter Abschnitt dem GPU-Speicher 1620(1) usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1601 und GPU-Speicher 1620 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In mindestens einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1694A-1694E innerhalb einer oder mehrerer MMUs 1639A-1639E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 1605) und GPUs 1610 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während In mindestens einer Ausführungsform mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1694A-1694E in 16F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1605 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1636 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-Speicher 1620 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf die GPU- Speicher 1620 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1605 In mindestens einer Ausführungsform, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher E/A-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten In mindestens einer Ausführungsform Treiberaufrufe, Unterbrechungen und speicherabbildende E/A- (MMIO) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf die GPU Speicher 1620 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann In mindestens einer Ausführungsform der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1610 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann In mindestens einer Ausführungsform z. B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU- Speicher 1620 implementiert sein, mit oder ohne Bias-Cache in einer GPU 1610 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann In mindestens einer Ausführungsform eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU- Speicher 1620 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden In mindestens einer Ausführungsform lokale Anfragen von GPU 1610, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1620 weitergeleitet. In mindestens einer Ausführungsform werden lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, an den Prozessor 1605 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung). In mindestens einer Ausführungsform werden Anfragen vom Prozessor 1605, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an die GPU 1610 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet In mindestens einer Ausführungsform einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1605 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In mindestens einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1605 nicht gecacht werden können. Um In mindestens einer Ausführungsform auf diese Seiten zuzugreifen, kann der Prozessor 1605 den Zugriff von der GPU 1610 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um In mindestens einer Ausführungsform die Kommunikation zwischen dem Prozessor 1605 und der GPU 1610 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1605 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 815 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 815 können hier in Verbindung mit den 8A und/oder 8B angegeben werden.
17 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können In mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
17 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1700 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 1700 einen oder mehrere Anwendungsprozessor(en) 1705 (z. B. CPUs), mindestens einen Grafikprozessor 1710 auf und kann zusätzlich einen Bildprozessor 1715 und/oder einen Videoprozessor 1720 aufweisen, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 1700 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 1725, eine UART-Steuerung 1730, eine SPI/SDIO-Steuerung 1735 und eine I²2S/I²2C-Steuerung 1740. In mindestens einer Ausführungsform kann die integrierte Schaltung 1700 eine Anzeigeeinrichtung 1745 aufweisen, die mit einer oder mehreren (HDMI)- (High-Definition Multimedia Interface-) Steuerungen 1750 und einer (MIPI)- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 1755 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1760 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1765 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 1770 auf.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in der integrierten Schaltung 1700 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 in der integrierten Schaltung 1700 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
18A-18B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können In mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
18A-18B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen veranschaulichen. 18A veranschaulicht einen beispielhaften Grafikprozessor 1810 einer integrierten Schaltung für ein System auf einem Chip, der gemäß mindestens einer Ausführungsform mit einem oder mehreren IP-Cores hergestellt werden kann. 18B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1840 eines Systems auf einer integrierten Schaltung, das gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Cores hergestellt werden kann. In mindestens einer Ausführungsform ist der Grafikprozessor 1810 aus 18A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1840 von 18B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1810, 1840 eine Variante des Grafikprozessors 1710 aus 17 sein.
In mindestens einer Ausführungsform weist der Grafikprozessor 1810 einen Vertexprozessor 1805 und einen oder mehrere Fragmentprozessor(en) 1815A-1815N auf (z. B. 1815A, 1815B, 1815C, 1815D bis 1815N-1 und 1815N). In mindestens einer Ausführungsform kann der Grafikprozessor 1810 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1805 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessoren) 1815A-1815N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1805 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessoren 1815A-1815N die vom Vertex-Prozessor 1805 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1815A-1815N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
In mindestens einer Ausführungsform weist der Grafikprozessor 1810 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1820A-1820B, einen oder mehrere Cache(s) 1825A-1825B und eine oder mehrere Schaltungsverbindungen 1830A-1830B auf. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1820A-1820B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1810, einschließlich für den Vertex-Prozessor 1805 und/oder den/die Fragmentprozessor(en) 1815A-1815N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 1825A-1825B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. In mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 1820A-1820B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1705, Bildprozessoren 1715 und/oder Videoprozessoren 1720 von 17 zugeordnet sind, so dass sich jeder Prozessor 1705-1720 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1830A-1830B dem Grafikprozessor 1810 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform weist der Grafikprozessor 1840 einen oder mehrere Shader-Kern(e) 1855A-1855N auf (z. B. 1855A, 1855B, 1855C, 1855D, 1855E, 1855F bis 1855N-1 und 1855N), wie es n 18B dargestellt ist, was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 1840 einen Inter-Core-Task-Manager 1845 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1855A-1855N und eine Tiling-Einheit 1858 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in der integrierten Schaltung 18A und/oder 18B zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 in der integrierten Schaltung 18A und/oder 18B zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden.
19A - 19B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 19A zeigt einen Grafikkern 1900, der In mindestens einer Ausführungsform im Grafikprozessor 1710 von 17 vorhanden sein kann und In mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1855A-1855N wie in 18B sein kann. 19B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit („GPGPU“) 1930, die In mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform weist der Grafikkern 1900 einen gemeinsam genutzten Befehlscache 1902, eine Textureinheit 1918 und einen Cache/gemeinsamen Speicher 1920 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 1900 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1900 mehrere Slices 1901A-1901N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1900 aufweisen. Die Slices 1901A-1901N können In mindestens einer Ausführungsform eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1904A-1904N, einen Thread-Scheduler 1906A-1906N, einen Thread-Dispatcher 1908A-1908N und einen Satz von Registern 1910A-1910N umfasst. In mindestens einer Ausführungsform können die Slices 1901A-1901N einen Satz zusätzlicher Funktionseinheiten (AFUs 1912A-1912N), Gleitkommaeinheiten (FPUs 1914A-1914N), ganzzahlige arithmetische Logikeinheiten (ALUs 1916A-1916N), Adressberechnungseinheiten (ACUs 1913A-1913N), doppeltgenaue Gleitkommaeinheiten (DPFPUs 1915A-1915N) und Matrixverarbeitungseinheiten (MPUs 1917A-1917N) aufweisen.
In mindestens einer Ausführungsform können die FPUs 1914A-1914N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1915A-1915N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1916A-1916N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. In mindestens einer Ausführungsform können die MPUs 1917A-1917N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. In mindestens einer Ausführungsform können die MPUs 1917-1917N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 1912A-1912N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 im Grafikkern 1900 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im Grafikkern 1900 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen für neuronale Netze oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
19B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 1930, die In mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 1930 direkt mit anderen Instanzen der GPGPU 1930 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform weist die GPGPU 1930 eine Host-Schnittstelle 1932 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 1932 um eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 1932 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. In mindestens einer Ausführungsform empfängt die GPGPU 1930 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 1934, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Compute-Clustern 1936A-1936H zu verteilen. In mindestens einer Ausführungsform teilen sich die Compute-Cluster 1936A-1936H einen Cache-Speicher 1938. In mindestens einer Ausführungsform kann der Cache-Speicher 1938 als übergeordneter Cache für Cache-Speicher innerhalb von Compute-Clustern 1936A-1936H dienen.
In mindestens einer Ausführungsform weist die GPGPU 1930 einen Speicher 1944A-1944B auf, der über eine Reihe von Speichersteuerungen 1942A-1942B mit Compute-Clustern 1936A-1936H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1944A-1944B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform weisen die Compute-Cluster 1936A-1936H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 1900 von 19A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann In mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Compute-Cluster 1936A-1936H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1930 für den Betrieb als ein Compute-Cluster ausgestaltet sein. In mindestens einer Ausführungsform variiert die von den Compute-Clustern 1936A-1936H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1930 über die Host-Schnittstelle 1932. In mindestens einer Ausführungsform weist die GPGPU 1930 einen E/A-Hub 1939 auf, der die GPGPU 1930 mit einem GPU-Link 1940 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1930 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1940 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1930 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1940 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1930 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzeinrichtung, die über die Host-Schnittstelle 1932 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1940 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 1932 eine Verbindung zu einem Hostprozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 1930 so ausgestaltet sein, dass sie neuronale Netze trainiert. In mindestens einer Ausführungsform kann die GPGPU 1930 innerhalb einer Inferencing-Plattform verwendet werden. In mindestens einer Ausführungsform, bei der die GPGPU 1930 für Inferencing verwendet wird, kann die GPGPU 1930 weniger Compute-Cluster 1936A-1936H aufweisen, als wenn die GPGPU 1930 zum Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1944A-1944B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 1930 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann In mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in der GPGPU 1930 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 in der GPGPU 1930 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
20 ist ein Blockdiagramm, das ein Rechensystem 2000 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform weist das Rechensystem 2000 ein Verarbeitungsteilsystem 2001 mit einem oder mehreren Prozessor(en) 2002 und einem Systemspeicher 2004 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 2005 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2005 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2002 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2005 über eine Kommunikationsverbindung 2006 mit einem E/A-Subsystem 2011 verbunden. In mindestens einer Ausführungsform weist das E/A-Subsystem 2011 einen E/A-Hub 2007 auf, der es dem Rechensystem 2000 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 2008 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2007 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2002 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 2010A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere mit dem E/A-Hub 2007 gekoppelte Anzeigevorrichtung(en) 2010A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
In mindestens einer Ausführungsform weist das Verarbeitungssubsystem 2001 einen oder mehrere parallele(n) Prozessor(en) 2012 auf, die über einen Bus oder eine andere Kommunikationsverbindung 2013 mit dem Speicher-Hub 2005 verbunden sind. In mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 2013 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden einige oder alle der parallelen Prozessoren 2012 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen (MIC)-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2012 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den E/A-Hub 2007 gekoppelte Anzeigeeinrichtung(en) 2010A ausgeben kann. In mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 2012 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 2010B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2014 mit dem E/A-Hub 2007 verbunden sein, um einen Speichermechanismus für das Computersystem 2000 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2016 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 2007 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzadapter 2018 und/oder einem drahtlosen Netzadapter 2019, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 2020 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzadapter 2018 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzadapter 2019 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 2000 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem E/A-Hub 2007 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 20 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z. B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z. B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 2012 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 2012 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 2000 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können In mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 2012, ein Speicher-Hub 2005, ein Prozessor(en) 2002 und ein E/A-Hub 2007 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechnersystems 2000 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2000 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem System 2000 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im System FIG. 2000 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
PROZESSOREN
21A veranschaulicht einen Parallelprozessor 2100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2100 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z. B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2100 eine Variante eines oder mehrerer Parallelprozessoren 2012, die in 20 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform weist der Parallelprozessor 2100 eine Parallelverarbeitungseinheit 2102 auf. In mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 2102 eine E/A-Einheit 2104 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2102, ermöglicht. In mindestens einer Ausführungsform kann die E/A-Einheit 2104 direkt mit anderen Einrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 über eine Hub- oder Switch-Schnittstelle, wie z. B. den Speicher-Hub 2105, mit anderen Einrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2105 und E/A-Einheit 2104 eine Kommunikationsverbindung 2113. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 mit einer Host-Schnittstelle 2106 und einem Speicher-Koppelfeld 2116 verbunden, wobei die Host-Schnittstelle 2106 Befehle zur Durchführung von Verarbeitungsvorgängen und das Speicher-Koppelfeld 2116 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform, wenn die Host-Schnittstelle 2106 einen Befehlspuffer über die E/A-Einheit 2104 empfängt, kann die Host-Schnittstelle 2106 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2108 leiten. In mindestens einer Ausführungsform ist das vordere Ende 2108 mit einem Scheduler 2110 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 2112 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2110 sicher, dass die Verarbeitungsclusteranordnung 2112 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an den Cluster der Verarbeitungsclusteranordnung 2112 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2110 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2110 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 2112 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsclusteranordnung 2112 über eine von mehreren Grafikverarbeitungspfaden nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 2110 innerhalb eines Mikrocontrollers, der den Scheduler 2110 aufweist, auf der Verarbeitungsclusteranordnung 2112 verteilt werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2112 bis zu „N“ Verarbeitungscluster aufweisen (z. B. Cluster 2114A, Cluster 2114B, bis Cluster 2114N), wobei „N“ eine positive ganze Zahl darstellt (welche eine andere positive ganze Zahl „N“ sein kann als die, die in den anderen Figuren eingesetzt wird). In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N der Verarbeitungsclusteranordnung 2112 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2110 den Clustern 2114A-2114N der Verarbeitungsclusteranordnung 2112 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2110 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 2112 ausgestaltet ist. In mindestens einer Ausführungsform können verschiedene Cluster 2114A-2114N der Verarbeitungsclusteranordnung 2112 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2112 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2112 so ausgestaltet, dass sie parallele AllzweckRechenoperationen durchführt. Zum Beispiel kann In mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 2112 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2112 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2112 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2112 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2102 Daten aus dem Systemspeicher über die E/A-Einheit 2104 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 2122) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 2102 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 2110 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2114A-2114N der Verarbeitungsclusteranordnung 2112 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 2112 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann In mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 2114A-2114N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2114A-2114N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2112 über den Scheduler 2110, der Befehle zur Definition von Verarbeitungstasks vom Frontend 2108 erhält, auszuführende Verarbeitungs-Tasks empfangen. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 2110 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 2108 empfängt. In mindestens einer Ausführungsform kann das Frontend 2108 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 2112 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2102 mit dem Parallelprozessorspeicher 2122 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2122 über das Speicherkoppelfeld 2116 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2112 sowie der E/A-Einheit 2104 empfangen kann. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2116 über eine Speicherschnittstelle 2118 auf den Parallelprozessorspeicher 2122 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2118 mehrere Partitionseinheiten aufweisen (z. B. Partitionseinheit 2120A, Partitionseinheit 2120B bis Partitionseinheit 2120N), die jeweils mit einem Abschnitt (z. B. einer Speichereinheit) des Parallelprozessorspeichers 2122 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2120A-2120N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2120A eine entsprechende erste Speichereinheit 2124A hat, eine zweite Partitionseinheit 2120B eine entsprechende Speichereinheit 2124B hat und eine N-te Partitionseinheit 2120N eine entsprechende N-te Speichereinheit 2124N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2120A-2120N nicht gleich einer Anzahl von Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). In mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2124A-2124N hinweg gespeichert werden, so dass die Partitionseinheiten 2120A-2120N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2122 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2122 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 2114A-2114N der Verarbeitungsclusteranordnung 2112 Daten verarbeiten, die in jede der Speichereinheiten 2124A-2124N im Parallelprozessorspeicher 2122 geschrieben werden. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2116 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 2114A-2114N an eine beliebige Partitionseinheit 2120A-2120N oder an einen anderen Cluster 2114A-2114N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N mit der Speicherschnittstelle 2118 über das Speicherkoppelfeld 2116 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat das Speicherkoppelfeld 2116 eine Verbindung zur Speicherschnittstelle 2118, um mit der E/A-Einheit 2104 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2122, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2114A-2114N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2102 gehört. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2116 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2114A-2114N und Partitionseinheiten 2120A-2120N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2102 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2102 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können In mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2102 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2102 oder des Parallelprozessors 2100 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
21B ist ein Blockdiagramm einer Partitionseinheit 2120 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2120 eine Instanz einer der Partitionseinheiten 2120A-2120N aus 21A. In mindestens einer Ausführungsform weist die Partitionseinheit 2120 einen L2-Cache 2121, eine Einzelbildpuffer-Schnittstelle 2125 und eine ROP 2126 (Rasteroperationseinheit) auf. Der L2-Cache 2121 ist In mindestens einer Ausführungsform ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 2116 und der ROP 2126 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2121 an die Einzelbildpuffer-Schnittstelle 2125 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Einzelbildpuffer-Schnittstelle 2125 zur Verarbeitung an einen Einzelbildpuffer gesendet werden. In mindestens einer Ausführungsform ist die Einzelbildpuffer-Schnittstelle 2125 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 2124A-2124N von 21 (z. B. innerhalb des Parallelprozessorspeichers 2122).
In mindestens einer Ausführungsform ist die ROP 2126 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 2126 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. In mindestens einer Ausführungsform weist die ROP 2126 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der von der ROP 2126 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird In mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 2126 in jedem Verarbeitungscluster (z. B. Cluster 2114A-2114N von 21A) und nicht in der Partitionseinheit 2120 vorhanden. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 2116 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 2010 von 20, zur weiteren Verarbeitung durch Prozessor(en) 2002 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2100 von 21A weitergeleitet werden.
21C ist ein Blockdiagramm eines Verarbeitungsclusters 2114 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2114A-2114N von 21. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2114 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2114 über einen Pipeline-Manager 2132 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2132 Anweisungen vom Scheduler 2110 der 21 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2134 und/oder eine Textureinheit 2136. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 2134 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 2114 vorhanden sein. In mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 2134 in einem Verarbeitungscluster 2114 vorhanden sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2134 Daten verarbeiten, und ein Datenkoppelfeld 2140 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. In mindestens einer Ausführungsform kann der Pipeline-Manager 2132 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 2140 verteilt werden sollen.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2134 innerhalb des Verarbeitungsclusters 2114 einen identischen Satz funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2114 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein gemeinsames Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 2134 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 2134. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 2134. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 2134, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2134 ausgeführt werden.
In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2134 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 2148) innerhalb des Verarbeitungsclusters 2114 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2134 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 2120A-2120N von 21), die von allen Verarbeitungsclustern 2114 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2102 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 2114 mehrere Instanzen des Grafik-Multiprozessors 2134 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 2148 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2114 eine MMU 2145 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2145 innerhalb der Speicherschnittstelle 2118 von 21 befinden. In mindestens einer Ausführungsform weist die MMU 2145 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2145 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 2134 oder im L1-2148- Cache oder im Verarbeitungscluster 2114 befinden können. In mindestens einer Ausführungsform wird eine physikalische Adresse verarbeitet, um den Zugriff auf die Oberflächendaten lokal zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2114 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 2134 mit einer Textureinheit 2136 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z. B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2134 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2134 verarbeitete Tasks an das Datenkoppelfeld 2140 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 2114 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 2116 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2142 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 2134 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z. B. die Partitionseinheiten 2120A-2120N von 21). In mindestens einer Ausführungsform kann die preROP-Einheit 2142 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 im Grafikverarbeitungscluster 2114 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im Grafikverarbeitungscluster 2114 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen für neuronale Netze oder den hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
21D zeigt einen Grafik-Multiprozessor 2134 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2134 mit dem Pipeline-Manager 2132 des Verarbeitungsclusters 2114 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 2134 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 2152, eine Befehlseinheit 2154, eine Adresszuordnungseinheit 2156, eine Registerdatei 2158, einen oder mehrere (GPGPU)-Kerne 2162 und eine oder mehrere Lade-/Speichereinheiten 2166 aufweist. Die GPGPU-Kerne 2162 und die Lade-/Speichereinheiten 2166 sind In mindestens einer Ausführungsform über eine Speicher- und Cache-Verbindung 2168 mit dem Cache-Speicher 2172 und dem gemeinsamen Speicher 2170 verbunden.
In mindestens einer Ausführungsform empfängt der Befehlscache 2152 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 2132. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 2152 zwischengespeichert und von der Befehlseinheit 2154 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 2154 die Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 2162 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2156 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 2166 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2134 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 2162, Lade-/Speichereinheiten 2166) des Grafik-Multiprozessors 2134 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2158 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 2158 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2158 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 2134 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2162 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 2134 verwendet werden. Die GPGPU-Kerne 2162 können sich In mindestens einer Ausführungsform in ihrer Architektur ähneln oder unterscheiden. In mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 2162 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2134 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne 2162 auch eine feste oder spezielle Funktionslogik aufweisen.
In mindestens einer Ausführungsform weisen die GPGPU-Kerne 2162 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 2162 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für (SPMD)- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können In mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 ein Verbindungsnetz, das jede Funktionseinheit des Grafik-Multiprozessors 2134 mit der Registerdatei 2158 und dem gemeinsamen Speicher 2170 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 2166 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2170 und der Registerdatei 2158 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2158 mit derselben Frequenz wie die GPGPU-Kerne 2162 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2162 und der Registerdatei 2158 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2170 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2134 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2172 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2136 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2170 auch als programmgesteuerter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2162 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 2172 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem Grafik-Multiprozessor 2134 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im Grafik-Multiprozessor 2134 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder der hier beschriebenen Anwendungsfälle neuronaler Netze berechnet wurden.
22 zeigt ein Multi-GPU-Rechnersystem 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 2200 einen Prozessor 2202 aufweisen, der über einen Host-Schnittstellen-Switch 2204 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2206A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2204 eine PCI-Express-Switch-Einrichtung, die den Prozessor 2202 mit einem PCI-Express-Bus verbindet, über den der Prozessor 2202 mit den GPGPUs 2206A-D kommunizieren kann. Die GPGPUs 2206A-D können In mindestens einer Ausführungsform über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2216 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2216 mit jeder der GPGPUs 2206A-D über eine eigene GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2216 eine direkte Kommunikation zwischen den einzelnen GPGPUs 2206A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2204 erforderlich ist, an den der Prozessor 2202 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2216 geleitet wird, bleibt der Host-Schnittstellenbus 2204 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 2200 verfügbar, zum Beispiel über eine oder mehrere Netzeinrichtungen. Während In mindestens einer Ausführungsform die GPGPUs 2206A-D mit dem Prozessor 2202 über den Host-Schnittstellen-Switch 2204 verbunden sind, weist der Prozessor 2202 In mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2216 auf und kann direkt mit den GPGPUs 2206A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 im Multi-GPU-Rechensystem 2200 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im Multi-GPU-Rechensystem 2200 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen für neuronale Netze oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
23 ist ein Blockdiagramm eines Grafikprozessors 2300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 2300 eine Ringzusammenschaltung 2302, ein Pipeline-Frontend 2304, eine Media-Maschine 2337 und Grafikkerne 2380A-2380N auf. In mindestens einer Ausführungsform verbindet die Ringzusammenschaltung 2302 den Grafikprozessor 2300 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2300 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2300 Stapel von Befehlen über die Ringzusammenschaltung 2302. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2303 im Pipeline-Frontend 2304 interpretiert. In mindestens einer Ausführungsform weist der Grafikprozessor 2300 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2380A-2380N durchzuführen. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2303 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2336. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2303 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2334, das mit einer Medien-Maschine 2337 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Maschine 2337 eine Video-Qualitäts-Maschine (VQE) 2330 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 2333 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2336 und die Medien-Maschine 2337 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2380 bereitgestellt werden.
In mindestens einer Ausführungsform weist der Grafikprozessor 2300 skalierbare Thread-Ausführungsressourcen auf, die Grafikkerne 2380A-2380N aufweisen (welche modular sein können und manchmal als Kern-Slices bezeichnet werden), von denen jeder mehrere Sub-Kerne 2350A-50N, 2360A-2360N (manchmal als Kern-Sub-Slices bezeichnet) hat. In mindestens einer Ausführungsform kann der Grafikprozessor 2300 eine beliebige Anzahl von Grafikkernen 2380A bis haben. In mindestens einer Ausführungsform weist der Grafikprozessor 2300 einen Grafikkern 2380A mit mindestens einem ersten Sub-Kern 2350A und einem zweiten Sub-Kern 2360A auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2300 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z. B. 2350A). In mindestens einer Ausführungsform weist der Grafikprozessor 2300 mehrere Grafikkerne 2380A-2380N auf, von denen jeder einen Satz von ersten Sub-Kernen 2350A-2350N und einen Satz von zweiten Sub-Kernen 2360A-2360N aufweist. In mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2350A-2350N mindestens einen ersten Satz von Ausführungseinheiten 2352A-2352N und Medien-/Textur-Sampler 2354A-2354N auf. In mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2360A-2360N mindestens eine zweite Gruppe von Ausführungseinheiten 2362A-2362N und Samplern 2364A-2364N auf. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2350A-2350N, 2360A-2360N einen Satz gemeinsam genutzter Ressourcen 2370A-2370N. In mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 815 in dem Grafikprozessor 2300 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 3-6 im Grafikprozessor 2300 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
24 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2400 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. In mindestens einer Ausführungsform kann der Prozessor 2400 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2400 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE-(Streaming SIMD Extensions) Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 2400 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
In mindestens einer Ausführungsform weist der Prozessor 2400 ein In-Order-Front-End („Front-End“) 2401 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 2401 mehrere Einheiten aufweisen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2426 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 2428 weiter, der wiederum Befehle decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Befehlsdecodierer 2428 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 2428 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2430 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 2434 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform, wenn der Trace-Cache 2430 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2432 die für den Abschluss der Operation erforderlichen uops bereit.
In mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecodierer 2428 auf den Mikrocode-ROM 2432 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 2428 decodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2432 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2430 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2432 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2401 der Maschine, nachdem das Mikrocode-ROM 2432 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2430 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine („Out-of-Order-Engine“) 2403 Befehle für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 2403 weist In mindestens einer Ausführungsform ohne Einschränkung einen Allokator/Register-Renamer 2440, eine Speicher-uop-Warteschlange 2442, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2444, einen Speicher-Scheduler 2446, einen schnellen Scheduler 2402, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2404 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2406 auf. In mindestens einer Ausführungsform werden der schnelle Scheduler 2402, der langsame/allgemeine Gleitkomma-Scheduler 2404 und der einfache Gleitkomma-Scheduler 2406 hier auch gemeinsam als „uop-Scheduler 2402, 2404, 2406“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2440 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 2440 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2440 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 2442 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2444 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2446 und den uop-Schedulern 2402, 2404, 2406. In mindestens einer Ausführungsform bestimmen die uop-Scheduler 2402, 2404, 2406 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Scheduler 2402 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 2404 und der einfache Gleitkomma-Scheduler 2406 einmal pro Hauptprozessortaktzyklus einplanen können. In mindestens einer Ausführungsform vermitteln die uop-Scheduler 2402, 2404, 2406 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
In mindestens einer Ausführungsform weist der Ausführungsblock 2411 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netz 2408, ein(e) Gleitkommaregisterdatei/Umgehungsnetz („eine FP-Registerdatei/Umgehungs-Netz“) 2410, Adresserzeugungseinheiten („AGUs“) 2412 und 2414, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2416 und 2418, eine langsame arithmetische Logikeinheit („langsame ALU“) 2420, eine Gleitkomma-ALU („FP“) 2422 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2424 auf. In mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netz 2408 und ein Gleitkomma-Registerdatei/Umgehungs-Netz 2410 hier auch als „Registerdateien 2408, 2410“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2412 und 2414, die schnellen ALUs 2416 und 2418, die langsame ALU 2420, die Gleitkomma-ALU 2422 und die Gleitkomma-Bewegungseinheit 2424 hier auch als „Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422 und 2424“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock 2411 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzen, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform können die Registernetze 2408, 2410 zwischen den uop-Schedulern 2402, 2404, 2406 und den Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422 und 2424 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netz 2408 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netz 2410 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registernetze 2408, 2410 ohne Einschränkung ein Umgehungsnetz aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registernetze 2408, 2410 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netz 2408 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/UmgehungsNetz 2410 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422, 2424 Befehle ausführen. In mindestens einer Ausführungsform speichern Registernetze 2408, 2410 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2400 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422, 2424 aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2422 und die Gleitkomma-Bewegungseinheit 2424 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2422 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2416, 2418 weitergeleitet werden. In mindestens einer Ausführungsform können die schnellen ALUS 2416, 2418 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2420, da die langsame ALU 2420 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2412, 2414 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2416, die schnelle ALU 2418 und die langsame ALU 2420 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2416, die schnelle ALU 2418 und die langsame ALU 2420 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2422 und die Gleitkomma-Bewegungseinheit 2424 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen, so dass 128 Bit breite gepackte Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die uop-Scheduler 2402, 2404, 2406 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2400, da uops spekulativ geplant und im Prozessor 2400 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. In mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform können sich „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register In mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. In mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Ausführungsblock 2411 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere der im Ausführungsblock 2411 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 2411 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
25 zeigt gemäß mindestens einer Ausführungsform einen Deep-Learning-Anwendungsprozessor 2500. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2500 Anweisungen, die, wenn sie vom Deep-Learning-Anwendungsprozessor 2500 ausgeführt werden, bewirken, dass der Deep-Learning-Anwendungsprozessor 2500 einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Verfahren ausführt. In mindestens einer Ausführungsform handelt es sich bei dem Deep-Learning-Anwendungsprozessor 2500 um eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2500 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2500 ohne Einschränkung Verarbeitungscluster 2510(1)-2510(12), Inter-Chip-Verbindungen („ICLs“) 2520(1)-2520(12), Inter-Chip-Steuerungen („ICCs“) 2530(1)-2530(2), Speicher mit hoher Bandbreite der zweiten Generation („HBM2“) 2540(1)-2540(4), Speichersteuerungen („Mem Ctrlrs“) 2542(1)-2542(4), eine physikalische Schicht für Speicher mit hoher Bandbreite („HBM PHY“) 2544(1)-2544(4), eine Management-Controller-Zentraleinheit („Management-Controller-CPU“) 2550, einen Block für serielle periphere Schnittstellen, integrierte Schaltungen und allgemeine Eingaben/Ausgaben („SPI, I²C, GPIO“) 2560, eine Express-Steuerung für periphere Komponentenverbindungen und einen Block für direkten Speicherzugriff („PCIe-Steuerung und DMA“) 2570 und einen Express-Anschluss für periphere Komponentenverbindungen mit sechzehn Bahnen („PCI Express x 16“) 2580.
In mindestens einer Ausführungsform können Verarbeitungscluster 2510 Operationen für Deep Learning durchführen, einschließlich Inferenz- oder Vorhersageoperationen basierend auf Gewichtungsparametern, die mit einer oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2510 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2500 eine beliebige Anzahl und Art von Verarbeitungsclustern 2500 umfassen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2520 bidirektional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2520 und die Inter-Chip-Steuerungen 2530 mehreren Deep-Learning-Anwendungsprozessoren 2500, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzen ausgestaltet sind. In mindestens einer Ausführungsform kann der Deep Learning-Anwendungsprozessor 2500 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2520 und ICCs 2530 aufweisen.
In mindestens einer Ausführungsform stellen die HBM2s 2540 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 2540(i) ist In mindestens einer Ausführungsform sowohl der Speichersteuerung 2542(i) als auch der HBM PHY 2544(i) zugeordnet, wobei „i“ eine beliebige ganze Zahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2540 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichersteuerungen 2542 und HBM PHYs 2544 zugeordnet sein. In mindestens einer Ausführungsform können SPI, I²C, GPIO 2560, PCIe-Steuerung und DMA 2570 und/oder PCIe 2580 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards in einer technisch geeigneten Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 815 wird zum Inferenzieren und/oder Trainieren von Operationen verwendet, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2500 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2500 verwendet, um Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. einem neuronalen Netz), das von einem anderen Prozessor oder System oder vom Deep Learning-Anwendungsprozessor 2500 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2500 verwendet werden, um einen oder mehrere hierin beschriebene Anwendungsfälle eines neuronalen Netzes durchzuführen.
26 zeigt ein Blockdiagramm eines neuromorphen Prozessors 2600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2600 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2602 innerhalb des neuromorphen Prozessors 2600 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2602 und ihre Komponenten unter Verwendung von Schaltungsanordnungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2602 umfassen, aber jede geeignete Anzahl von Neuronen 2602 kann verwendet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2602 einen Neuroneneingang 2604 und einen Neuronenausgang 2606 umfassen. In mindestens einer Ausführungsform können die Neuronen 2602 Ausgaben generieren, die an Eingänge anderer Instanzen von Neuronen 2602 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Eingänge 2604 und Ausgänge 2606 der Neuronen über Synapsen 2608 miteinander verbunden sein.
In mindestens einer Ausführungsform können Neuronen 2602 und Synapsen 2608 so miteinander verbunden sein, dass der neuromorphe Prozessor 2600 arbeitet, um vom neuromorphen Prozessor 2600 empfangene Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2602 einen Ausgabeimpuls („Spike“) senden („feuern“), wenn die über den Neuroneneingang 2604 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2602 die an den Neuroneneingängen 2604 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2602 beispielsweise als Integrate-and-Fire- Neuronen mit Leckstrom (leaky integrate-and-fire neuron) implementiert sein, wobei das Neuron 2602 eine Ausgabe unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion generieren („feuern“) kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom die an den Eingängen 2604 des Neurons empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leckstrom) anwenden, um das Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom feuern, wenn mehrere Eingabesignale an den Neuroneneingängen 2604 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotenzial zu niedrig abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2602 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2602 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder eine Logik umfassen, die einen Ausgangsspike am Neuronenausgang 2606 erzeugen bzw. erzeugt, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf die Neuroneneingabe 2604 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2602, sobald es feuert, zuvor erhaltene Eingaben verwerfen, indem es beispielsweise ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2602, sobald das Membranpotenzial auf 0 zurückgesetzt ist, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2602 über Synapsen 2608 miteinander verbunden sein. In mindestens einer Ausführungsform können Synapsen 2608 arbeiten, um Signale von einem Ausgang eines ersten Neurons 2602 zu einem Eingang eines zweiten Neurons 2602 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2602 Informationen über mehr als eine Instanz der Synapse 2608 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen eines neuronalen Ausgangs 2606 über eine Instanz einer Synapse 2608 mit einer Instanz eines neuronalen Eingangs 2604 in demselben Neuron 2602 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 2602, die eine über eine Instanz einer Synapse 2608 zu übertragende Ausgabe generiert, als „präsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 2608 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 2602, die eine über eine Instanz einer Synapse 2608 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 2608 bezeichnet werden. Da eine Instanz eines Neurons 2602 Eingaben von einer oder mehreren Instanzen einer Synapse 2608 empfangen und auch Ausgaben über eine oder mehrere Instanzen einer Synapse 2608 übertragen kann, kann eine einzelne Instanz eines Neurons 2602 in mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 2608 sein.
In mindestens einer Ausführungsform können die Neuronen 2602 in einer oder mehreren Schichten organisiert sein. Jede Instanz eines Neurons 2602 kann In mindestens einer Ausführungsform einen Neuronenausgang 2606 aufweisen, der sich über eine oder mehrere Synapsen 2608 zu einem oder mehreren Eingängen 2604 auffächern kann. In mindestens einer Ausführungsform können die Ausgänge 2606 von Neuronen 2602 in einer ersten Schicht 2610 mit Eingängen 2604 von Neuronen 2602 in einer zweiten Schicht 2612 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2610 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2602 in einer Instanz einer ersten Schicht 2610 zu jeder Instanz eines Neurons 2602 in einer zweiten Schicht 2612 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2610 als „vollständig vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2602 in einer Instanz einer zweiten Schicht 2612 zu weniger als allen Instanzen eines Neurons 2602 in einer dritten Schicht 2614 auffächern. In mindestens einer Ausführungsform kann eine zweite Schicht 2612 als eine „spärlich vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 2602 in der zweiten Schicht 2612 zu Neuronen 2602 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2602 in (derselben) zweiten Schicht 2612. In mindestens einer Ausführungsform kann die zweite Schicht 2612 als eine „rekurrente Schicht“ bezeichnet werden. Der neuromorphe Prozessor 2600 kann In mindestens einer Ausführungsform ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feedforward-Schichten umfassen, einschließlich, ohne Einschränkung, sowohl spärlich vernetzte Feedforward-Schichten als auch vollständig vernetzte Feedforward-Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen umfassen, um Synapsen 2608 mit Neuronen 2602 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600 ohne Einschränkung eine Schaltungsanordnung oder Logik umfassen, die es ermöglicht, dass Synapsen je nach Bedarf basierend auf der Topologie eines neuronalen Netzes und dem Fan-in/-out von Neuronen verschiedenen Neuronen 2602 zugewiesen werden können. Beispielsweise können in mindestens einer Ausführungsform Synapsen 2608 unter Verwendung einer Verbindungsstruktur, wie z. B. einem Netz auf einem Chip, oder mit dedizierten Verbindungen mit Neuronen 2602 verbunden werden. In mindestens einer Ausführungsform können die Synapsenverbindungen und deren Komponenten unter Verwendung von Schaltungsanordnungen oder Logik implementiert sein.
27 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das System 2700 einen oder mehrere Prozessoren 2702 und einen oder mehrere Grafikprozessoren 2708 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2702 oder Prozessorkernen 2707 sein. In mindestens einer Ausführungsform ist das System 2700 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 2700 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2700 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2700 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2700 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2702 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 2708 erzeugt ist.
In mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2702 jeweils einen oder mehrere Prozessorkerne 2707 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2707 so ausgestaltet, dass er eine bestimmte Befehlsfolge 2709 verarbeitet. In mindestens einer Ausführungsform kann die Befehlsfolge 2709 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2707 jeweils eine andere Befehlsfolge 2709 verarbeiten, die Befehle aufweisen kann, um die Emulation anderer Befehlsfolgen zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2707 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform weist der Prozessor 2702 einen Cache-Speicher 2704 auf. In mindestens einer Ausführungsform kann der Prozessor 2702 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2702 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2702 auch einen externen Cache (z. B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2707 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2706 im Prozessor 2702 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2706 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2702 mit einem oder mehreren Schnittstellenbus(en) 2710 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2702 und anderen Komponenten im System 2700 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2710 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 2710 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. In mindestens einer Ausführungsform weisen Prozessor(en) 2702 eine integrierte Speichersteuerung 2716 und einen Plattformsteuerungs-Hub 2730 auf. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 2716 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2700, während der Plattform-Controller-Hub (PCH) 2730 Verbindungen zu E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichereinrichtung 2720 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichereinrichtung 2720 als Systemspeicher für das System 2700 arbeiten, um Daten 2722 und Befehle 2721 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2702 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2716 auch mit einem optionalen externen Grafikprozessor 2712 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2708 in den Prozessoren 2702 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2711 an den (die) Prozessor(en) 2702 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2711 eine oder mehrere interne Anzeigeeinrichtungen, wie z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, aufweisen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2711 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2730 den Anschluss von Peripheriegeräten an die Speichereinrichtung 2720 und dem Prozessor 2702 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform weisen die E/A-Peripheriegeräte unter anderem eine Audio-Steuerung 2746, eine Netz-Steuerung 2734, eine Firmware-Schnittstelle 2728, einen drahtlosen Transceiver 2726, Berührungssensoren 2725 und eine Einrichtung zur Datenspeicherung 2724 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. In mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2724 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 2725 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2726 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2728 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann die Netzsteuerung 2734 eine Netzverbindung mit einem kabelgebundenen Netz ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzsteuerung (nicht dargestellt) mit dem Schnittstellenbus 2710 gekoppelt. In mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 2746 um eine mehrkanalige High-Definition-Audio-Steuerung. In mindestens einer Ausführungsform weist das System 2700 eine optionale Legacy-E/A-Steuerung 2740 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System 2700 auf. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2730 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2742 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 2743, eine Kamera 2744 oder andere USB-Eingabeeinrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2716 und des Plattformsteuerungs-Hubs 2730 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2712, integriert sein. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2730 und/oder die Speichersteuerung 2716 extern bezüglich eines oder mehrerer Prozessor(en) 2702 sein. Zum Beispiel kann das System 2700 In mindestens einer Ausführungsform eine externe Speichersteuerung 2716 und einen Plattformsteuerungs-Hub 2730 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 2702 in Verbindung steht.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Grafikprozessor 2700 integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline verwenden. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2700 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
28 ist ein Blockdiagramm eines Prozessors 2800 mit einem oder mehreren Prozessorkernen 2802A-2802N, einer integrierten Speichersteuerung 2814 und einem integrierten Grafikprozessor 2808, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2800 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 2802N, der durch gestrichelte Kästchen dargestellt ist. In mindestens einer Ausführungsform weist jeder der Prozessorkerne 2802A-2802N eine oder mehrere interne Cache-Einheiten 2804A-2804N auf. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2806.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2804A-2804N und die gemeinsam genutzten Cache-Einheiten 2806 eine Cache-Speicherhierarchie innerhalb des Prozessors 2800 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2804A-2804N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z. B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2806 und 2804A-2804N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2800 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2816 und einen Systemagentenkern 2810 aufweisen. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2816 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagenten-Kern 2810 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2810 eine oder mehrere integrierte Speichersteuerungen 2814 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2802A-2802N Unterstützung für gleichzeitiges Multithreading auf. In mindestens einer Ausführungsform weist der Systemagentenkern 2810 Komponenten zur Koordinierung und zum Betrieb der Kerne 2802A-2802N während der Multithreading-Verarbeitung auf. In mindestens einer Ausführungsform kann der Systemagentenkern 2810 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2802A-2802N und des Grafikprozessors 2808 aufweist.
In mindestens einer Ausführungsform weist der Prozessor 2800 zusätzlich einen Grafikprozessor 2808 zur Ausführung von Grafikverarbeitungsoperationen auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2808 mit gemeinsamen Cache-Einheiten 2806 und dem Systemagenten-Kern 2810 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2814 aufweist. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2810 auch eine Anzeigesteuerung 2811 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2811 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2808 verbunden ist, oder sie kann in den Grafikprozessor 2808 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2812 verwendet, um interne Komponenten des Prozessors 2800 zu verbinden. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2808 über eine E/A-Verbindung 2813 mit der Ring 2812 verbunden.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 2813 mindestens eine von mehreren Arten von E/A-Verbindungen dar, die eine On-Package-E/A-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2818, wie z. B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2802A-2802N und der Grafikprozessor 2808 das eingebettete Speichermodul 2818 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 2802A-2802N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2802A-28-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2800 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Grafikprozessor 2810 integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, (einem) Grafikkern(en) 2802, einer gemeinsamen Funktionslogik oder einer anderen Logik in 28 enthalten sind. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Prozessors 2800 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
29 ist ein Blockdiagramm eines Grafikprozessors 2900, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2900 über eine einem Speicher zugeordnete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 2900 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform weist der Grafikprozessor 2900 eine Speicherschnittstelle 2914 für den Zugriff auf den Speicher auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2914 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
In mindestens einer Ausführungsform weist der Grafikprozessor 2900 auch eine Anzeigesteuerung 2902 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 2920 zu steuern. In mindestens einer Ausführungsform weist die Anzeigesteuerung 2902 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 2920 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2920 eine interne oder externe Anzeigeeinrichtung sein. In mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 2920 um eine am Kopf getragene Anzeigeeinrichtung, wie z. B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. In mindestens einer Ausführungsform weist der Grafikprozessor 2900 eine Videocodec-Maschine 2906 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421 M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform weist der Grafikprozessor 2900 eine (BLIT)-Maschine (Block Image Transfer) 2904 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z. B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 2910 durchgeführt. In mindestens einer Ausführungsform ist die GPE 2910 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
In mindestens einer Ausführungsform weist die GPE 2910 eine 3D-Pipeline 2912 zur Durchführung von 3D-Operationen auf, wie z. B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 2912 weist In mindestens einer Ausführungsform programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 2915 erzeugen. Während die 3D-Pipeline 2912 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 2910 In mindestens einer Ausführungsform auch eine Medien-Pipeline 2916 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform weist die Medienpipeline 2916 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 2906 durchzuführen. In mindestens einer Ausführungsform weist die Medien-Pipeline 2916 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 2915 zu erzeugen. In mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 2915 vorhanden sind.
In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2915 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 2912 und der Media-Pipeline 2916 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 2912 und die Medien-Pipeline 2916 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 2915, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. In mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2915 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. In mindestens einer Ausführungsform weist das Subsystem 2915 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Grafikprozessor 2900 integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline 2912 verwenden. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2900 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
30 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 3010 eines Grafikprozessors gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 3010 eine Version der in 29 gezeigten GPE 2910. In mindestens einer Ausführungsform ist die Medienpipeline 3016 optional und darf nicht ausdrücklich in der GPE 3010 vorhanden sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3010 verbunden.
In mindestens einer Ausführungsform ist die GPE 3010 mit einem Befehlsstreamer 3003 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 3012 und/oder die Medienpipeline 3016 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 3003 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 3003 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 3012 und/oder die Medien-Pipeline 3016. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3012 und die Medien-Pipeline 3016 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3012 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z. B. Vertex- und Geometriedaten für die 3D-Pipeline 3012 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3016. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3012 und die Medien-Pipeline 3016 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 3014 weiterleiten. In mindestens einer Ausführungsform weist die Grafikkernanordnung 3014 einen oder mehrere Blöcke von Grafikkernen auf (z. B. Grafikkern(e) 3015A, Grafikkern(e) 3015B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. In mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz und die Inferenz- und/oder Trainingslogik 815 in 8A und 8B einschließt.
In mindestens einer Ausführungsform weist die 3D-Pipeline 3012 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 3014 gesendet werden. In mindestens einer Ausführungsform stellt die Grafikkernanordnung 3014 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) in den Grafikkernen 3015A-3015B der Grafikkernanordnung 3014 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
In mindestens einer Ausführungsform weist die Grafikkernanordnung 3014 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. In mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 3014 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 3018 ausgegeben werden. Der URB 3018 kann In mindestens einer Ausführungsform Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 3018 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 3014 ausgeführt werden. In mindestens einer Ausführungsform kann der URB 3018 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 3014 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3020 verwendet werden.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3014 skalierbar, so dass die Grafikkernanordnung 3014 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 3010 basieren. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3014 mit der gemeinsamen Funktionslogik 3020 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 3014 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3020 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 3014 eine spezielle Zusatzfunktionalität bieten. In mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 3020 unter anderem eine Sampler-Einheit 3021, eine Mathematik-Einheit 3022 und eine Inter-Thread-Kommunikations- (ITC-) 3023 Logik auf. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3025 in der gemeinsam genutzten Funktionslogik 3020 vorhanden oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 3014 aufzunehmen. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3020 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 3014 gemeinsam genutzt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3020, die vom der Grafikkernanordnung 3014 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3316 innerhalb der Grafikkernanordnung 3014 vorhanden sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3316 innerhalb der Grafikkernanordnung 3014 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 3020 aufweisen. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3020 innerhalb der gemeinsam genutzten Funktionslogik 3026 der Grafikkernanordnung 3014 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3020 zugunsten der gemeinsam genutzten Funktionslogik 3026 innerhalb der Grafikkernanordnung 3014 ausgeschlossen.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Grafikprozessor 3010 integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in der 3D-Pipeline 3012, dem/den Grafikkern(en) 3015, der gemeinsam genutzten Funktionslogik 3026, der gemeinsam genutzten Funktionslogik 3020 oder einer anderen Logik in 30 enthalten sind. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3010 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
31 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 3100, wie es hier in mindestens einer Ausführungsform beschrieben ist. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3100 in einer Grafikkernanordnung vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 3100, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3100 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 3100 einen festen Funktionsblock 3130 aufweisen, der mit mehreren Unterkernen 3101A-3101F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
In mindestens einer Ausführungsform weist der Festfunktionsblock 3130 eine Geometrie-/Festfunktionspipeline 3136 auf, die von allen Unterkernen im Grafikprozessor 3100 gemeinsam genutzt werden kann, z. B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 3136 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform weist der feste Funktionsblock 3130 auch eine Grafik-SoC-Schnittstelle 3137, einen Grafik-Mikrocontroller 3138 und eine Medienpipeline 3139 auf. Die Grafik-SoC-Schnittstelle 3137 stellt In mindestens einer Ausführungsform eine Schnittstelle zwischen dem Grafikkern 3100 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3138 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 3100 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. In mindestens einer Ausführungsform weist die Medienpipeline 3139 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. In mindestens einer Ausführungsform implementiert die Medienpipeline 3139 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 3101A-3101 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3137 dem Grafikkern 3100 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3137 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 3100 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 3137 auch Energieverwaltungssteuerungen für den Grafikprozessorkern 3100 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 3100 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3137 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3139 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3136 und/oder Geometrie- und Festfunktionspipeline 3114) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3100 ausführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 3102A-3102F, 3104A-3104F von Ausführungseinheiten (EU) innerhalb der Unterkerne 3101A-3101F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 3100 aufweist, Arbeitslasten an einen von mehreren Grafikprozessor-Pfaden übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. In mindestens einer Ausführungsform weisen die Planungsvorgänge die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 3100 erleichtern, indem er dem Grafikkern 3100 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3100 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3100 mehr oder weniger als die dargestellten Unterkerne 3101A-3101F aufweisen, bis zu N modulare Unterkerne. In mindestens einer Ausführungsform kann der Grafikkern 3100 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 3110, einen gemeinsam genutzten und/oder Cache-Speicher 3112, eine Geometrie-/Festfunktionspipeline 3114 sowie eine zusätzliche Festfunktionslogik 3116 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3110 logische Einheiten aufweisen (z. B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 3100 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 3112 kann In mindestens einer Ausführungsform ein Cache der letzten Ebene für N Unterkerne 3101A-3101F innerhalb des Grafikkerns 3100 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3114 anstelle der Geometrie-/Festfunktionspipeline 3136 innerhalb des Festfunktionsblocks 3130 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
In mindestens einer Ausführungsform weist der Grafikkern 3100 eine zusätzliche Festfunktionslogik 3116 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 3100 aufweisen kann. In mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 3116 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie- und Festfunktions-Pipelines 3114, 3136, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 3116 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. In mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann In mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3116 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3116 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
In mindestens einer Ausführungsform weist jeder Grafik-Unterkern 3101A-3101 F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform weisen die Grafik-Unterkerne 3101 A-3101 F mehrere EU-Arrays 3102A-3102F, 3104A-3104F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 3103A-3103F, einen 3D-Sampler (z. B. Textur) 3105A-3105F, einen Media-Sampler 3106A-3106F, einen Shader-Prozessor 3107A-3107F und einen gemeinsamen lokalen Speicher (SLM) 3108A-3108F auf. Die EU-Anordnungen 3102A-3102F, 3104A-3104F weisen In mindestens einer Ausführungsform jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3103A-3103F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Sampler 3105A-3105F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform können die 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. In mindestens einer Ausführungsform können die Mediensampler 3106A-3106F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Unterkern 3101A-3101 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 3101A-3101 F ausgeführt werden, den gemeinsamen lokalen Speicher 3108A-3108F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in den Grafikprozessor 3100 integriert sein. Zum Beispiel können In mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, einem Grafik-Mikrocontroller 3138, einer Geometrie- und Festfunktions-Pipeline 3114 und 3136 oder einer anderen Logik in 31 enthalten sind. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3100 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
32A - 32B zeigen die Thread-Ausführungslogik 3200, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 32A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3200 verwendet wird. 32B veranschaulicht beispielhafte interne Details einer Grafik-Ausführungseinheit 3208 gemäß mindestens einer Ausführungsform.
Wie es in 32A dargestellt ist, weist die Thread-Ausführungslogik 3200 In mindestens einer Ausführungsform einen Shader-Prozessor 3202, einen Thread-Dispatcher 3204, einen Befehls-Cache 3206, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 3207A-3207N und 3208A-3208N, einen Sampler 3210, einen Daten-Cache 3212 und einen Datenport 3214 auf. In mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 3208A-N oder 3207A-N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3200 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 3206, Datenport 3214, Sampler 3210 und Ausführungseinheiten 3207 oder 3208. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 3207A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3207 und/oder 3208 so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 3207 und/oder 3208 hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 3202 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 3204 verteilen. In mindestens einer Ausführungsform weist der Thread-Dispatcher 3204 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 3207 und/oder 3208 zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. In mindestens einer Ausführungsform kann der Thread-Dispatcher 3204 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3207 und/oder 3208 einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme und/oder Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3207 und/oder 3208, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3207 und/oder 3208, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann In mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3207 und/oder 3208 mit Anordnungen von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3207 und/oder 3208 Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden In mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 3209A-3209N mit einer Thread-Steuerungslogik (3211A-3211N) kombiniert werden, die den fusionierten EUs gemeinsam ist, wie z. B. eine Ausführungseinheit 3207A, die mit der Ausführungseinheit 3208A in die fusionierte Ausführungseinheit 3209A fusioniert ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer fusionierten EU-Gruppe je nach Ausführungsform variieren kann. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 3209A-3209N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 3209A beispielsweise eine erste EU 3207A, eine zweite EU 3208A und eine Thread-Steuerlogik 3211 A auf, die der ersten EU 3207A und der zweiten EU 3208A gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3211 A Threads, die auf der fusionierten Grafikausführungseinheit 3209A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3209A-3209N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3200 einen oder mehrere interne Befehls-Caches (z. B. 3206) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 3212) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 3210 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für MedienOperationen bereitzustellen. In mindestens einer Ausführungsform weist der Sampler 3210 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3200 über die Thread-Erzeugungs- und Versandlogik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3202 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3202 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform leitet der Shader-Prozessor 3202 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 3204 an eine Ausführungseinheit (z. B. 3208A) weiter. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 3202 die Texturabtastlogik im Abtaster 3210, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 3214 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3200 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenport 3214 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 3212) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 32B dargestellt ist, kann eine Grafikausführungseinheit 3208 In mindestens einer Ausführungsform eine Befehlsabrufeinheit 3237, eine allgemeine Registerdateianordnung (GRF) 3224, eine architektonische Registerdateianordnung (ARF) 3226, einen Thread-Zuteiler 3222, eine Sendeeinheit 3230, eine Verzweigungseinheit 3232, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3234 und einen Satz dedizierter ganzzahliger SIMD-ALUs 3235 aufweisen. In mindestens einer Ausführungsform weisen die GRF 3224 und die ARF 3226 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 3208 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 3226 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3224 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 3226 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 3208 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 3208 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Zuteiler 3222 des Threads der Grafikausführungseinheit 3208 Anweisungen an eine der Sendeeinheiten 3230, Verzweigungseinheiten 3234 oder SIMD-FPU(s) 3232 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 3224 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 Kilobyte innerhalb der GRF 3224, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, bei der sieben Threads auf 4 Kilobyte zugreifen können, kann die GRF 3224 insgesamt 28 Kilobyte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 3230 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine Verzweigungseinheit 3232 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 3208 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3234 auf, um Gleitkommaoperationen durchzuführen. In mindestens einer Ausführungsform unterstützen die FPU(s) 3234 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 3234 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 3235 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 3208 in einer Grafik-Unterkern-Gruppierung (z. B. einem Unter-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 3208 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3208 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 815 in die Thread-Ausführungslogik 3200 integriert sein. Darüber hinaus können In mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die den ALU-Thread der Ausführungslogik 3200 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
33 zeigt eine Parallelverarbeitungseinheit („PPU“) 3300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3300 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 3300 ausgeführt wird, die PPU 3300 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3300 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3300 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 3300 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. In mindestens einer Ausführungsform wird die PPU 3300 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 33 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3300 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 3300 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform weist die PPU 3300 ohne Einschränkung eine Input/Output (E/A-)-Einheit 3306, eine Front-End-Einheit 3310, eine Scheduler-Einheit 3312, eine Arbeitsverteilungseinheit 3314, einen Hub 3316, ein Koppelfeld („XBar“) 3320, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 3318 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3322 auf. In mindestens einer Ausführungsform ist die PPU 3300 mit einem Host-Prozessor oder anderen PPUs 3300 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3308 verbunden. In mindestens einer Ausführungsform ist die PPU 3300 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über einen Systembus 3302 verbunden. In mindestens einer Ausführungsform ist die PPU 3300 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 3304 umfasst. In mindestens einer Ausführungsform weisen die Speichereinrichtungen 3304 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3308 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3300 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 3300 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 3308 über den Hub 3316 zu/von anderen Einheiten der PPU 3300 übertragen, wie z. B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 33 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 3306 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 33 nicht dargestellt) über den Systembus 3302 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3306 mit dem Host-Prozessor direkt über den Systembus 3302 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3306 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 3300, über den Systembus 3302 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3306 eine Peripheral Component Interconnect Express („PCle“) Schnittstelle für die Kommunikation über einen PCle-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3306 Schnittstellen für die Kommunikation mit externen Einrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3306 über den Systembus 3302 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 3300 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 3306 decodierte Befehle an verschiedene andere Einheiten der PPU 3300, wie es von den Befehlen angegeben ist. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 3310 und/oder an den Hub 3316 oder andere Einheiten der PPU 3300, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 33 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 3306 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3300 leitet.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3300 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 3300 zugreifen können (z. B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf diesen Puffer in einem mit dem Systembus 3302 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der E/A-Einheit 3306 über den Systembus 3302 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 3300, so dass die Front-End-Einheit 3310 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3300 weiterleitet.
In mindestens einer Ausführungsform ist die Front-End-Einheit 3310 mit der Scheduler-Einheit 3312 gekoppelt, die verschiedene GPCs 3318 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 3312 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 3312 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 3318 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3312 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 3318.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 3312 mit der Arbeitsverteilungseinheit 3314 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 3318 auswählt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3314 eine Anzahl geplanter Tasks, die von der Planungseinheit 3312 empfangen wurden, und die Arbeitsverteilungseinheit 3314 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 3318. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z. B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 3318 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z. B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 3318 verarbeitet werden, so dass, wenn einer der GPCs 3318 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 3318 entfernt wird und eine andere Task aus einem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3318 eingeplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 3318 im Leerlauf ist, z. B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 3318 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 3318 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3314 mit einem oder mehreren GPCs 3318 über die XBar 3320. In mindestens einer Ausführungsform ist die XBar 3320 ein Verbindungsnetz, das viele Einheiten der PPU 3300 mit anderen Einheiten der PPU 3300 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 3314 mit einem bestimmten GPC 3318 verbindet. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3300 über den hub 3316 mit der XBar 3320 verbunden sein.
In mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 3312 verwaltet und von der Arbeitsverteilungseinheit 3314 an einen der GPCs 3318 weitergeleitet. Der GPC 3318 ist In mindestens einer Ausführungsform ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 3318 aufgenommen, über die XBar 3320 an einen anderen GPC 3318 weitergeleitet oder im Speicher 3304 abgelegt werden. In mindestens einer Ausführungsform können die Ergebnisse in den Speicher 3304 über Partitionseinheiten 3322 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3304 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 3308 an eine andere PPU 3304 oder CPU übertragen werden. In mindestens einer Ausführungsform weist die PPU 3300 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3322 auf, die einer Anzahl der mit der PPU 3300 verbundenen separaten und unterschiedlichen Speichereinrichtungen 3304 entspricht, was hier in Verbindung mit 35 ausführlicher beschrieben wird.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3300 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3300 ausgeführt, und die PPU 3300 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3300 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 3300 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 35 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor 3300 verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen, die der PPU 3300 zur Verfügung gestellt werden, vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor 3300 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von der PPU 3300 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 3300 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle von neuronalen Netzen auszuführen.
34 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 3400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 3400 um den GPC 3318 aus 33. In mindestens einer Ausführungsform weist jeder GPC 3400 ohne Einschränkung eine Anzahl von Hardware- Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 3400 weist ohne Einschränkung einen Pipeline-Manager 3402, eine Pre-Raster-Operationseinheit („preROP“) 3404, eine Raster-Maschine 3408, ein Arbeitsverteilungs-Koppelfeld („WDX“) 3416, eine Speicherverwaltungseinheit („MMU“) 3418, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3406 und jede geeignete Kombination von Teilen auf.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3400 durch den Pipeline-Manager 3402 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 3402 die Konfiguration eines oder mehrerer DPCs 3406 für die Verarbeitung von Tasks, die dem GPC 3400 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3402 mindestens einen von einem oder mehreren DPCs 3406, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3406 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3414 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 3402 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 3400 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im preROP 3404 und/oder in der Rastermaschine 3408 weitergeleitet werden können, während andere Pakete an DPCs 3406 zur Verarbeitung durch eine Primitivmaschine 3412 oder SM 3414 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3402 mindestens einen der DPCs 3406 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die preROP-Einheit 3404 so ausgestaltet, dass sie die von der Rastermaschine 3408 und den DPCs 3406 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 3322 weiterleitet, die oben in Verbindung mit 33 ausführlicher beschrieben ist. In mindestens einer Ausführungsform ist die preROP-Einheit 3404 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform weist die Rastermaschine 3408 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 3408 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu erzeugen. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 3408 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in DPC 3406 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 3406, der in der GPC 3400 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 3410, eine Primitiv-Maschine 3412, einen oder mehrere SMs 3414 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform steuert die MPC 3410 den Betrieb der DPC 3406 und leitet die vom Pipeline-Manager 3402 empfangenen Pakete an die entsprechenden Einheiten im DPC 3406 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 3412 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3414 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3414 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 3414 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Befehlen aus. In mindestens einer Ausführungsform implementiert der SM 3414 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage dieses gemeinsamen Satzes von Befehlen verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die gemeinsame Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3414 wird hier ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3418 eine Schnittstelle zwischen dem GPC 3400 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 3322 in 33) bereit, und die MMU 3418 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. In mindestens einer Ausführungsform stellt die MMU 3418 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um die dem GPC 3400 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird GPC 3400 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem GPC 3400 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der GPC 3400 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes auszuführen.
35 zeigt eine Speicherpartitionseinheit 3500 einer Parallelverarbeitungseinheit („PPU“) In mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3500 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3502, einen Level Two („L2“)-Cache 3504, eine Speicherschnittstelle 3506 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3506 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3506 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3506, wobei U eine positive ganze Zahl ist, mit einer Speicherschnittstelle 3506 pro Paar von Partitionseinheiten 3500, wobei jedes Paar von Partitionseinheiten 3500 mit einer entsprechenden Speichereinrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3506 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf einem physischen Gehäuse mit der PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y = 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet In mindestens einer Ausführungsform eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3500 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3308 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3500 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 3304 von 33 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3500 abgerufen und im L2-Cache 3504 gespeichert, der sich auf dem Chip befindet und In mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3500 weist In mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3414 in 34 einen Level 1 Cache („L1") implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 3414 zugeordnet ist, und Daten aus dem L2-Cache 3504 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 3414 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3504 mit der Speicherschnittstelle 3506 und der XBar 3320 verbunden, wie es in 33 dargestellt ist.
Die ROP-Einheit 3502 führt In mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3502 eine Tiefenprüfung in Verbindung mit der Rastermaschine 3408, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 3408 erhält. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit einem Fragment verbundenen Probenort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3502 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 3408, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass eine Anzahl der Partitionseinheiten 3500 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3502 In mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3502 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein von der ROP-Einheit 3502 erzeugtes Ergebnis über das XBar 3320 weiterzuleiten ist.
36 zeigt einen Streaming-Multiprozessor („SM“) 3600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3600 der SM von 34. In mindestens einer Ausführungsform weist der SM 3600 ohne Einschränkung einen Befehls-Cache 3602, eine oder mehrere Scheduler-Einheiten 3604, eine Registerdatei 3608, einen oder mehrere Verarbeitungskerne („Cores“) 3610, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3612, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3614, ein Verbindungsnetz 3616, einen gemeinsamen Speicher/Level eins („L1“)-Cache 3618 und eine beliebige geeignete Kombination davon auf.
In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 3600 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3604 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3600 zugewiesen sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 3604 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3604 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3610, SFUs 3612 und LSUs 3614) verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
In mindestens einer Ausführungsform ist eine Dispatcher-Einheit 3606 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 3604 weist ohne Einschränkung zwei Dispatcher-Einheiten 3606 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. In mindestens einer Ausführungsform weist jede Scheduler-Einheit 3604 eine einzelne Dispatcher-Einheit 3606 oder zusätzliche Dispatcher-Einheiten 3606 auf.
In mindestens einer Ausführungsform weist jeder SM 3600 ohne Einschränkung eine Registerdatei 3608 auf, die einen Satz von Registern für Funktionseinheiten des SM 3600 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3608 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3608 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 3608 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3600 ausgeführt werden, und die Registerdatei 3608 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3600 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3610, wobei L eine positive ganze Zahl ist. In mindestens einer Ausführungsform weist der SM 3600 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3610 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3610 ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform weisen die Verarbeitungskerne 3610 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3610 vorhanden. In mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Adition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA-C++Programm aus effizient zu nutzen. In mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3600 ohne Einschränkung M SFUs 3612, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform weisen die SFUs 3612 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform weisen die SFUs 3612 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. eine 2D-Anordnung von Texein) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3600 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3618 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform weist jeder SM 3600, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3600 umfasst, ohne Einschränkung, N LSUs 3614, die In mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3618 und der Registerdatei 3608 implementieren. Das Verbindungsnetz 3616 verbindet In mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 3608 und die LSU 3614 mit der Registerdatei 3608 und dem gemeinsamen Speicher/L1-Cache 3618. In mindestens einer Ausführungsform ist das Verbindungsnetz 3616 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3608 verbindet und die LSUs 3614 mit der Registerdatei 3608 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3618 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3618 eine Anordnung von On-Chip-Speicher, der In mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3600 und der Primitiv-Maschine und zwischen Threads im SM 3600 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3618 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 3600 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3618 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3618, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet In mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z. B., wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3618 kann der gemeinsam genutzte Speicher/L1-Cache 3618 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3600 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3618 zur Kommunikation zwischen Threads und die LSU 3614 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3618 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3600, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3604 verwenden kann, um neue Arbeiten auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. In mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 815 werden hier in Verbindung mit den 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, z. B. ein neuronales Netz, zu trainieren, um die dem SM 3600 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3600 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 3600 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann SM der 3600 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes durchzuführen.
Es werden Ausführungsformen offenbart, die mit einer virtualisierten Rechenplattform für weiterentwickeltes Rechnen in Bezug stehen, wie etwa Bildinferenz und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können Ausführungsformen Radiografie, Magnetresonanztomografie (MRT), Nuklearmedizin, Ultraschall, Sonografie, Elastografie, fotoakustische Bildgebung, Tomografie, Echokardiografie, funktionelle Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen damit assoziierten Prozesse zusätzlich oder alternativ ohne Einschränkung in der Forensikanalyse, der Detektion und Bildgebung des Untergrunds (z. B. Ölexploration, Archäologie, Paläontologie usw.), der Topografie, der Ozeanografie, der Geologie, der Osteologie, der Meteorologie, der intelligenten Bereichs- oder Objektverfolgung und -überwachung, der Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und/oder der Genomik und Gensequenzierung verwendet werden.
Unter Bezugnahme auf 37 ist 37 ein beispielhaftes Datenablaufdiagramm für einen Prozess 3700 zum Erzeugen und Einsetzen einer Bildverarbeitungs- und -inferenzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3700 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 3702 eingesetzt werden, wie etwa medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3700 zum Durchführen einer Genomanalyse und -inferenz an Sequenzierungsdaten eingesetzt werden. Beispiele für Genomanalysen, die unter Verwendung der hierin beschriebenen Systeme und Prozesse durchgeführt werden können, beinhalten ohne Einschränkung Varianten-Calling, Mutationsdetektion und Quantifizierung der Genexpression.
In mindestens einer Ausführungsform kann der Prozess 3700 innerhalb eines Trainingssystems 3704 und/oder eines Einsatzsystems 3706 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3704 verwendet werden, um das Training, den Einsatz und die Implementation von Modellen des maschinellen Lernens (z. B. neuronale Netze, Objektdetektionsalgorithmen, Algorithmen des maschinellen Sehens usw.) zur Verwendung in dem Einsatzsystem 3706 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung ablädt, um die Infrastrukturanforderungen in der Einrichtung 3702 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 eine gestraffte Plattform zum Auswählen, individuellen Anpassen und Implementieren virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsvorrichtungen in der Einrichtung 3702 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3706 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in weiterentwickelten Verarbeitungs- und Inferenzpipelines verwendet werden, Modelle des maschinellen Lernens oder andere Kl verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens in der Einrichtung 3702 unter Verwendung von Daten 3708 (wie etwa Bildgebungsdaten) trainiert werden, die in der Einrichtung 3702 erzeugt wurden (und auf einem oder mehreren Servern eines Bildarchivierungs- und Kommunikationssystems (picture archiving and communication system - PACS) in der Einrichtung 3702 gespeichert sind), und sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3708 aus einer anderen Einrichtung oder anderen Einrichtungen (z. B. einem anderen Krankenhaus, Labor, einer anderen Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3704 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Erzeugen von funktionierenden, einsatzfähigen Modellen des maschinellen Lernens für das Einsatzsystem 3706 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierungsdatenbank 3724 durch Objektspeicher unterstützt werden, der Versionierung und Objekt-Metadaten unterstützen kann. In mindestens einer Ausführungsform kann der Zugriff auf den Objektspeicher zum Beispiel durch eine mit Cloud-Speicher (z. B. einer Cloud 3826 aus 38) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform erfolgen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens innerhalb der Modellregistrierungsdatenbank 3724 durch Entwickler oder Partner eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, modifiziert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit zweckmäßigen Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu assoziieren, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainingspipeline 3804 (38) ein Szenario beinhalten, in dem die Einrichtung 3702 ihr eigenes Modell des maschinellen Lernens trainiert oder ein bestehendes Modell des maschinellen Lernen aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3708, die durch Bildgebungsvorrichtung(en), Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann, sobald Bildgebungsdaten 3708 empfangen werden, die Ki-gestützte Annotation 3710 verwendet werden, um beim Erzeugen von Annotationen zu helfen, die den Bildgebungsdaten 3708 entsprechen, die als Ground-Truth-Daten für ein Modell des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 ein oder mehrere Modelle des maschinellen Lernens (z. B. faltende neuronal Netze (CNNs)) beinhalten, die darauf trainiert werden können, Annotationen zu erzeugen, die bestimmten Typen von Bildgebungsdaten 3708 (z. B. von bestimmten Vorrichtungen) und/oder bestimmten Typen von Anomalien in den Bildgebungsdaten 3708 entsprechen. In mindestens einer Ausführungsform können die Kl-gestützten Annotationen 3710 dann direkt verwendet oder unter Verwendung eines Annotationswerkzeugs (z. B. von einem Forscher, Kliniker, Arzt, Wissenschaftler usw.) eingestellt oder fein abgestimmt werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen beschriftete Klinikdaten 3712 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 3710, beschrifteten Klinikdaten 3712 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3716 bezeichnet werden und durch das Einsatzsystem 3706 verwendet werden, wie hierin beschrieben.
In mindestens einer Ausführungsform kann die Trainingspipeline 3804 (38) ein Szenario beinhalten, in dem die Einrichtung 3702 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3706 benötigt, die Einrichtung 3702 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein bestehendes Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3724 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierungsdatenbank 3724 Modelle des maschinellen Lernens beinhalten, die zum Durchführen einer Vielfalt von unterschiedlichen Inferenzierungs-Tasks an Bildgebungsdaten trainiert sind. In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3724 an Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3702 trainiert worden sein (z. B. Einrichtungen, die sich an einem anderen Ort befinden). In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens an Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Trainieren an Bildgebungsdaten von einem spezifischen Ort an diesem Ort oder mindestens auf eine Weise stattfinden, mit der die Vertraulichkeit der Bildgebungsdaten geschützt wird oder die Übermittlung der Bildgebungsdaten außerhalb der Räumlichkeiten eingeschränkt wird (z. B. zur Einhaltung von HIPAA-Vorschriften, Datenschutzvorschriften usw.). In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierungsdatenbank 3724 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens dann in einer beliebigen Anzahl von anderen Einrichtungen erneut trainiert oder aktualisiert werden und ein erneut trainiertes oder aktualisiertes Modell kann in der Modellregistrierungsdatenbank 3724 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3724 ausgewählt werden - und als Ausgabemodell 3716 bezeichnet werden - und in dem Einsatzsystem 3706 verwendet werden, um einen oder mehrere Verarbeitungs-Tasks für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline 3804 (38) in einem Szenario verwendet werden, das beinhaltet, dass die Einrichtung 3702 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3706 erfordert, die Einrichtung 3702 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus der Modellregistrierungsdatenbank 3724 ausgewähltes Modell des maschinellen Lernens aufgrund von Unterschieden bei den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modells des maschinellen Lernens verwendeten Trainingsdaten, der Verschiedenartigkeit der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3702 erzeugten Bildgebungsdaten 3708 fein abgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 verwendet werden, um beim Erzeugen von Annotationen zu helfen, die den Bildgebungsdaten 3708 entsprechen, die als Ground-Truth-Daten für das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3712 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 3714 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3714 - z. B. Klgestützte Annotationen 3710, beschriftete Klinikdaten 3712 oder eine Kombination davon - als Ground-Truth-Daten für das erneute Training oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Software 3718, Dienste 3720, Hardware 3722 und/oder andere Komponenten, Merkmale und Funktionalitäten beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 einen Software-„Stapel“ beinhalten, sodass die Software 3718 auf den Diensten 3720 aufgebaut sein kann und die Dienste 3720 verwenden kann, um einige oder alle Verarbeitungs-Tasks durchzuführen, und die Dienste 3720 und die Software 3718 können auf der Hardware 3722 aufgebaut sein und die Hardware 3722 verwenden, um Verarbeitungs-, Speicher- und/oder andere Rechen-Tasks des Einsatzsystems 3706 auszuführen.
In mindestens einer Ausführungsform kann die Software 3718 eine beliebige Anzahl von unterschiedlichen Containern beinhalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung einen oder mehrere Verarbeitungs-Tasks in einer weiterentwickelten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferenz, Objektdetektion, Merkmalsdetektion, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann für jeden Typ von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonografie, Echokardiografie usw.), Sequenzierungsvorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern vorhanden sein, die einen Datenverarbeitungs-Task in Bezug auf Bildgebungsdaten 3708 (oder andere Datentypen, wie etwa die hierin beschriebenen), die durch eine Vorrichtung erzeugt werden, durchführen können. In mindestens einer Ausführungsform kann eine weiterentwickelte Verarbeitungs- und Inferenzpipeline auf Grundlage von Auswahlen unterschiedlicher Container definiert werden, die zum Verarbeiten von Bildgebungsdaten 3708 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bildgebungsdaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3702 nach dem Verarbeiten durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie etwa Daten der digitalen Bildgebung und Kommunikation in der Medizin (digital imaging and communications in medicine - DICOM), Daten eines Radiologieinformationssystems (radiology information system - RIS), Daten eines Klinikinformationssystems (clinical information system - CIS), Daten zum Aufruf einer entfernten Prozedur (remote procedure call - RPC), Daten, die im Wesentlichen mit einer Schnittstelle zur Darstellungszustandsübermittlung (representation state transfer- REST) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3702). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3718 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet werden (wie hierin detaillierter beschrieben) und ein virtuelles Instrument kann Dienste 3720 und Hardware 3722 ausnutzen, um einige oder alle Verarbeitungs-Tasks von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 3708) in einem DiCOM-, RIS-, CIS-, REST-konformen, RPC-, Rohdaten- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3706, wie etwa einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentativ sein, die durch eine oder mehrere Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann Nachverarbeitung an einer Ausgabe eines oder mehrerer Inferenzierungs-Tasks oder anderer Verarbeitungs-Tasks einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Reaktion auf eine Inferenzanforderung). In mindestens einer Ausführungsform können Inferenzierungs-Tasks durch ein oder mehrere Modelle des maschinellen Lernens durchgeführt werden, wie etwa trainierte oder eingesetzte neuronale Netze, die Ausgabemodelle 3716 des Trainingssystems 3704 beinhalten können.
In mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem Container(n) eingekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die dazu in der Lage ist, sich auf Modelle des maschinellen Lernens zu beziehen. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugriffsbeschränkten) Bereich einer Containerregistrierungsdatenbank (hierin detaillierter beschrieben) veröffentlicht werden und trainierte oder eingesetzte Modelle können in der Modellregistrierungsdatenbank 3724 gespeichert und mit einer oder mehreren Anwendungen assoziiert werden. In mindestens einer Ausführungsform können Abbilder von Anwendungen (z. B. Containerabbilder) in einer Containerregistrierungsdatenbank verfügbar sein und sobald es durch einen Benutzer aus einer Containerregistrierungsdatenbank für den Einsatz in einer Pipeline ausgewählt wurde, kann ein Abbild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z. B. Software-Entwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. als Container) zum Durchführen von Bildverarbeitung und/oder Inferenz an zugeführten Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software-Entwicklungskits (software development kit - SDK) durchgeführt werden, das mit einem System assoziiert ist (um z. B. sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine Anwendung, die entwickelt wird, lokal (z. B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK geprüft werden, das mindestens einige der Dienste 3720 als System (z. B. System 3800 aus 38) unterstützen kann. Da DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, und aufgrund einer Variation der Daten, kann ein Entwickler in mindestens einer Ausführungsform für das Verwalten (z. B. das Festlegen von Konstrukten für, den Einbau von Vorverarbeitung in eine Anwendung usw.) der Extraktion und Vorbereitung eingehender DiCOM-Daten zuständig sein. In mindestens einer Ausführungsform kann eine Anwendung, sobald sie durch das System 3800 validiert wurde (z. B. bezüglich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierungsdatenbank zur Auswahl und/oder Implementation durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um einen oder mehrere Verarbeitungs-Tasks in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container durch ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 3800 aus 38) teilen. In mindestens einer Ausführungsform können abgeschlossene und validierte Anwendungen oder Container in einer Containerregistrierungsdatenbank gespeichert werden und damit assoziierte Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3724 gespeichert werden. In mindestens einer Ausführungsform kann eine anfordernde Entität (z. B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenz- oder Bildverarbeitungsanforderung bereitstellt - eine Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3724 nach einer Anwendung, einem Container, einem Datensatz, einem Modell des maschinellen Lernens usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung absenden. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen damit assoziierte Patientendaten) beinhalten, die zum Durchführen einer Anforderung notwendig sind, und/oder eine Auswahl von Anwendung(en) und/oder Modellen des maschinellen Lernens beinhalten, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3706 (z. B. eine Cloud) übergeben werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3706 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3724 beinhalten. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline erzeugt wurden, die Ergebnisse als Referenz an einen Benutzer zurückgegeben werden (z. B. zur Ansicht in einer Ansichtanwendungssuite, die auf einer lokalen Arbeitsstation oder einem lokalen Endgerät in den Räumlichkeiten ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse Anomaliedetektion in Röntgenbildern, CT-Scans, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 3720 ausgenutzt werden. In mindestens einer Ausführungsform können die Dienste 3720 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können die Dienste 3720 eine Funktionalität bereitstellen, die eine oder mehrere Anwendungen in der Software 3718 gemeinsam haben, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der durch Anwendungen aufgerufen oder ausgenutzt werden kann. In mindestens einer Ausführungsform kann die durch die Dienste 3720 bereitgestellte Funktionalität dynamisch und effizienter laufen, während sie ebenfalls gut skalierbar ist, indem es Anwendungen erlaubt wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 3830 (38)). Anstatt dass jede Anwendung, die eine gleiche Funktionalität teilt, die durch einen Dienst 3720 angeboten wird, eine entsprechende Instanz des Dienstes 3720 aufweisen muss, kann der Dienst 3720 in mindestens einer Ausführungsform von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenz-Engine beinhalten, der/die als nicht einschränkende Beispiele zum Ausführen von Detektions- oder Segmentierungs-Tasks verwendet werden kann. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPU-beschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie etwa Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3720 einen Ki-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomaliedetektion (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modell(e) des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle des maschinellen Lernens für Segmentierungs-Tasks beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um Modelle des maschinellen Lernens zum Durchführen einer oder mehrerer mit Segmentierungs-Tasks assoziierten Verarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform kann die Software 3718, die eine weiterentwickelte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomaliedetektionsanwendung beinhaltet, gestrafft werden, da jede Anwendung einen gleichen Inferenzdienst zum Durchführen eines oder mehrerer Inferenzierungs-Tasks aufrufen kann.
In mindestens einer Ausführungsform kann die Hardware 3722 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z. B. einen KI-Supercomputer wie etwa das DGX-Supercomputersystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können unterschiedliche Typen von Hardware 3722 verwendet werden, um eine effiziente, speziell entwickelte Unterstützung für Software 3718 und Dienste 3720 in dem Einsatzsystem 3706 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 3702), innerhalb eines Ki/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3706 implementiert werden, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarktdetektion (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen in den Räumlichkeiten beinhalten, die GPUs ausnutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Probanden repräsentativ sind.
In mindestens einer Ausführungsform können die Software 3718 und/oder die Dienste 3720 als nicht einschränkende Beispiele für die GPU-Verarbeitung in Bezug auf Deep Learning, maschinelles Lernen und/oder Datenverarbeitung mit hoher Rechenleistung optimiert sein. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 3706 und/oder des Trainingssystems 3704 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Rechensystemen mit hoher Rechenleistung mit GPU-optimierter Software (z. B. Hardware- und Software-Kombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können Rechenzentren mit HIPAA-Bestimmungen konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf den Schutz von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 3722 eine beliebige Anzahl von GPUs beinhalten, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, aufgerufen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Tasks, Tasks des maschinellen Lernens oder anderen Rechen-Tasks beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung von KI-/Deep-Learning-Supercomputer(n) und/oder GPU-optimierter Software (z. B. wie auf DGX-Systemen von NVIDIA bereitgestellt) als Hardware-Abstraktions- und - Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
38 ist eine Systemdarstellung für ein beispielhaftes System 3800 zum Erzeugen und Einsetzen einer Bildgebungseinsatzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3800 verwendet werden, um den Prozess 3700 aus 37 und/oder andere Prozesse, einschließlich weiterentwickelter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3800 das Trainingssystem 3704 und das Einsatzsystem 3706 beinhalten. In mindestens einer Ausführungsform können das Trainingssystem 3704 und das Einsatzsystem 3706 unter Verwendung von Software 3718, Diensten 3720 und/oder Hardware 3722, wie hierin beschrieben, implementiert werden.
In mindestens einer Ausführungsform kann das System 3800 (z. B. das Trainingssystem 3704 und/oder das Einsatzsystem 3706) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3826). In mindestens einer Ausführungsform kann das System 3800 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als Kombination aus sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3800 getrennt oder nicht durch diese verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA- und/oder anderen Vorschriften oder Gesetzen zur Datenhandhabung und zum Datenschutz machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3826 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die durch einen Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine zweckmäßige Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder anderen Instanziierungen des Systems 3800 auf einen Satz von öffentlichen IPs beschränkt sein, die für die Interaktion sicherheitsüberprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3800 unter Verwendung beliebiger einer Vielfalt von unterschiedlichen Netztypen, einschließlich, aber nicht beschränkt auf, lokaler Netze (LANs) und/oder Weitverkehrsnetze (WANs), über drahtgebundene und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3800 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), drahtgebundene Datenprotokolle (z. B. Ethernet) usw. kommuniziert werden.
In mindestens einer Ausführungsform kann das Trainingssystem 3704 Trainingspipelines 3804 ausführen, die denjenigen ähnlich sind, die hierin in Bezug auf 37 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in Einsatzpipelines 3810 durch das Einsatzsystem 3706 verwendet werden sollen, können Trainingspipelines 3804 verwendet werden, um ein oder mehrere (z. B. vorab trainierte) Modelle zu trainieren oder erneut zu trainieren und/oder eines oder mehrere der vorab trainierten Modelle 3806 zu implementieren (z. B. ohne eine Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 3804 Ausgabemodell(e) 3716 erzeugt werden. In mindestens einer Ausführungsform können die Trainingspipelines 3804 eine beliebige Anzahl von Verarbeitungsschritten beinhalten, zum Beispiel, aber nicht beschränkt auf, die Konvertierung oder Anpassung von Bildgebungsdaten (oder anderen Eingabedaten) (z. B. unter Verwendung eines DICOM-Adapters 3802A zum Konvertieren von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch jeweilige Modelle des maschinellen Lernens geeignet ist, wie etwa das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), KI-gestützte Annotation 3710, Beschriftung oder Annotation von Bildgebungsdaten 3708, um beschriftete Klinikdaten 3712 zu erzeugen, Modellauswahl aus einer Modellregistrierungsdatenbank, Modelltraining 3714, Training, erneutes Training oder Aktualisieren von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für unterschiedliche Modelle des maschinellen Lernens, die durch das Einsatzsystem 3706 verwendet werden, unterschiedliche Trainingspipelines 3804 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell des maschinellen Lernens eine Trainingspipeline 3804 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist, für ein zweites Modell des maschinellen Lernens eine Trainingspipeline 3804 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist, und für ein drittes Modell des maschinelles Lernens eine Trainingspipeline 3804 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Tasks innerhalb des Trainingssystems 3704 verwendet werden, in Abhängigkeit davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle des maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass die Modelle des maschinellen Lernens möglicherweise keiner Verarbeitung durch das Trainingssystem 3704 unterzogen werden und durch das Einsatzsystem 3706 implementiert werden können.
In mindestens einer Ausführungsform können die Ausgabemodell(e) 3716 und/oder die vorab trainierte(n) Modell(e) 3806 in Abhängigkeit von der Implementation oder Ausführungsform beliebige Typen von Modellen des maschinellen Lernens beinhalten. In mindestens einer Ausführungsform und ohne Einschränkung können durch das System 3800 verwendete Modelle des maschinellen Lernens Modell(e) des maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Stützvektormaschinen (support vector machines - SVM), naivem Bayes-Klassifikator, k-nächstem Nachbarn (k-nearest neighbor- Knn), K-Means-Clustering, Random Forest, Dimensionsreduktionsalgorithmen, Gradientenverstärkungsalgorithmen, neuronalen Netzen (z. B. Autocodierern, faltenden, rekurrenten, Perzeptronen, langem Kurzzeitgedächtnis (Long/Short Term Memory - LSTM), Hopfield, Boltzmann, Deep Belief, entfaltenden, erzeugenden gegnerischen, Flüssigkeitszustandsmaschine usw.) und/oder andere Typen von Modellen des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform können die Trainingspipelines 3804 Klgestützte Annotation beinhalten, wie hierin in Bezug auf mindestens 41B detaillierter beschrieben. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3712 (z. B. herkömmliche Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen innerhalb eines Zeichenprogramms (z. B. eines Annotationsprogramms), eines Programms zur computergestützten Konstruktion (computer aided design - CAD), eines Beschriftungsprogramms, eines anderen Typs von Programm, das zum Erzeugen von Annotationen oder Beschriftungen für Ground Truth geeignet ist, erzeugt werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch produziert (z. B. aus Computermodellen oder Renderings erzeugt), real produziert (z. B. aus Daten der realen Welt ausgestaltet und produziert), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen annotiert (z. B. definiert ein Beschrifter oder Annotationsexperte die Stelle von Beschriftungen) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform können für jede Instanz der Bildgebungsdaten 3708 (oder eines anderen Datentyps, der durch Modelle des maschinellen Lernens verwendet wird) entsprechende Ground-Truth-Daten vorhanden sein, die durch das Trainingssystem 3704 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3810 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3804 enthalten ist. In mindestens einer Ausführungsform kann das System 3800 eine mehrschichtige Plattform beinhalten, die eine Software-Schicht (z. B. Software 3718) von Diagnoseanwendungen (oder anderen Anwendungstypen) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen durchführen kann. In mindestens einer Ausführungsform kann das System 3800 kommunikativ an (z. B. über verschlüsselte Verknüpfungen) PACS-Servernetze einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3800 so konfiguriert sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DiCOM-Adapter 3802 oder einen Adapter für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.), um Operationen durchzuführen, wie etwa Trainieren von Modellen des maschinellen Lernens, Einsetzen von Modellen des maschinellen Lernens, Bildverarbeitung, Inferenzieren und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, durch die Anwendungen oder Container aus einer externen Umgebung(en) (z. B. Einrichtung 3702) ausgewählt (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3720 aufrufen oder ausführen, um Rechen-, Kl- oder Visualisierungs-Tasks durchzuführen, die mit jeweiligen Anwendungen assoziiert sind, und die Software 3718 und/oder die Dienste 3720 können die Hardware 3722 ausnutzen, um Verarbeitungs-Tasks auf effektive und effiziente Weise durchzuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Einsatzpipelines 3810 ausführen. In mindestens einer Ausführungsform können Einsatzpipelines 3810 eine beliebige Anzahl von Anwendungen beinhalten, die sequenziell, nicht sequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomikvorrichtungen usw. erzeugt werden - einschließlich KI-gestützter Annotation, wie vorstehend beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatzpipeline 3810 für eine einzelne Vorrichtung als virtuelles Instrument für eine Vorrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann für eine einzelne Vorrichtung in Abhängigkeit von Informationen, die von Daten gewünscht sind, die durch eine Vorrichtung erzeugt wurden, mehr als eine Einsatzpipeline 3810 vorhanden sein. Wenn Detektionen von Anomalien anhand einer MRT-Maschine gewünscht sind, kann in mindestens einer Ausführungsform eine erste Einsatzpipeline 3810 vorhanden sein, und wenn Bildverbesserung anhand einer Ausgabe einer MRT-Maschine gewünscht ist, kann eine zweite Einsatzpipeline 3810 vorhanden sein.
In mindestens einer Ausführungsform können für die Einsatzpipelines 3810 verfügbare Anwendungen eine beliebige Anwendung beinhalten, die zum Durchführen von Verarbeitungs-Tasks an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden kann. In mindestens einer Ausführungsform können unterschiedliche Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomaliedetektion, Objektdetektion, Merkmalsdetektion, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsprozeduren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungs-Tasks zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Konstrukte für jede der Anwendungen definieren, sodass die Benutzer des Einsatzsystems 3706 (z. B. medizinische Einrichtungen, Labors, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementation innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatzpipeline 3810 ausgewählt werden, doch der durch eine Bildgebungsvorrichtung erzeugte Datentyp kann sich von einem innerhalb einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DiCOM-Adapter 3802B (und/oder ein DICOM-Lesegerät) oder ein Adapter oder ein Lesegerät für einen anderen Datentyp (z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 3810 verwendet werden, um Daten in eine Form zu konvertieren, die durch eine Anwendung innerhalb des Einsatzsystems 3706 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf Bibliotheken mit DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten und/oder anderen Datentypen akkumuliert und vorverarbeitet werden, einschließlich des Decodierens, Extrahierens und/oder Durchführens von Faltungen, Farbkorrekturen, Schärfe-, Gamma- und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da verschiedene Anwendungen in mindestens einer Ausführungsform Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3720) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen herkömmlicher Verarbeitungsansätze, die sich auf CPU-Verarbeitung stützen, die Parallelrechenplattform 3830 zur GPU-Beschleunigung dieser Verarbeitungs-Tasks verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung einen Verarbeitungs-Task beinhalten, der die Verwendung eines Modells des maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens verwenden wollen oder ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3724 auswählen wollen. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens implementieren oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Durchführen eines Verarbeitungs-Tasks auswählen. In mindestens einer Ausführungsform können die Anwendungen auswählbar und individuell anpassbar sein und durch das Definieren von Konstrukten von Anwendungen werden der Einsatz und die Implementation von Anwendungen für einen konkreten Benutzer als nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Einsatzpipelines 3810 durch Ausnutzen anderer Merkmale des Systems 3800 - wie etwa der Dienste 3720 und der Hardware 3722 - noch benutzerfreundlicher sein, eine einfachere Integration bereitstellen und genauere, effizientere und raschere Ergebnisse produzieren.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 eine Benutzerschnittstelle 3814 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die verwendet werden kann, um Anwendungen für die Aufnahme in die Einsatzpipeline(s) 3810 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 3810 während des Setups und/oder des Einsatzes zu verwenden und damit zu interagieren und/oder anderweitig mit dem Einsatzsystem 3706 zu interagieren. In mindestens einer Ausführungsform, obwohl nicht in Bezug auf das Trainingssystem 3704 veranschaulicht, kann die Benutzerschnittstelle 3814 (oder eine andere Benutzerschnittstelle) zum Auswählen von Modellen für die Verwendung in dem Einsatzsystem 3706, zum Auswählen von Modellen für das Training oder das erneute Training in dem Trainingssystem 3704 und/oder zum anderweitigen Interagieren mit dem Trainingssystem 3704 verwendet werden.
In mindestens einer Ausführungsform kann der Pipelineverwalter 3812 zusätzlich zu einem Anwendungsorchestrierungssystem 3828 verwendet werden, um die Interaktion zwischen den Anwendungen oder Containern der Einsatzpipeline(s) 3810 und den Diensten 3720 und/oder der Hardware 3722 zu verwalten. In mindestens einer Ausführungsform kann der Pipelineverwalter 3812 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3720 und/oder von Anwendung oder Dienst zu Hardware 3722 erleichtert. Obwohl er der Veranschaulichung nach in der Software 3718 enthalten ist, soll dies in mindestens einer Ausführungsform nicht einschränkend sein und in einigen Beispielen (wie z. B. in 39 veranschaulicht) kann der Pipelineverwalter 3812 in den Diensten 3720 enthalten sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3828 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem beinhalten, das Anwendungen zu Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch das Assoziieren von Anwendungen aus den Einsatzpipeline(s) 3810 (z. B. einer Rekonstruktionsanwendung, einer Segmentierungsanwendung usw.) mit einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Level) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) einzeln entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen und ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglichen kann, sich auf einen Task einer einzelnen Anwendung und/oder Container(n) zu fokussieren und zu konzentrieren, ohne durch Tasks einer anderen Anwendung(en) oder eines anderen Container(n) behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Kooperation zwischen unterschiedlichen Containern oder Anwendungen durch den Pipelineverwalter 3812 und das Anwendungsorchestrierungssystem 3828 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung einem System bekannt ist (z. B. auf Grundlage von Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3828 und/oder der Pipelineverwalter 3812 die Kommunikation unter und zwischen jedem der Anwendungen oder Container sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. Da eine oder mehrere Anwendungen oder Container in den Einsatzpipeline(s) 3810 gleiche Dienste und Ressourcen gemeinsam nutzen können, kann das Anwendungsorchestrierungssystem 3828 in mindestens einer Ausführungsform die gemeinsame Nutzung von Diensten oder Ressourcen zwischen und unter verschiedenen Anwendungen oder Containern orchestrieren, deren Last verteilen und bestimmen. In mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um den Ressourcenbedarf von Anwendungen oder Containern, die derzeitige Nutzung oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Scheduler somit Ressourcen unterschiedlichen Anwendungen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf Bedarf und Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3828) die Ressourcenverfügbarkeit und -verteilung auf Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie etwa Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (um z. B. zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung ausgeführt werden soll) usw.
In mindestens einer Ausführungsform können die Dienste 3720, die durch Anwendungen oder Container in dem Einsatzsystem 3706 ausgenutzt und gemeinsam genutzt werden, Rechendienste 3816, Ki-Dienste 3818, Visualisierungsdienste 3820 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3720 aufrufen (z. B. ausführen), um Verarbeitungsoperationen für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3816 durch Anwendungen ausgenutzt werden, um Superrechnen oder andere Tasks des Hochleistungsrechnens (HPC) durchzuführen. In mindestens einer Ausführungsform können die Rechendienst(e) 3816 ausgenutzt werden, um Parallelverarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3830) zum Verarbeiten von Daten durch eine oder mehrere Anwendungen und/oder einen oder mehrere Tasks einer einzelnen Anwendung im Wesentlichen simultan durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 (z. B. CUDA von NVIDIA) Universaldatenverarbeitung auf GPUs (GPGPU) ermöglichen (z. B. GPUs 3822). In mindestens einer Ausführungsform kann eine Software-Schicht der Parallelrechenplattform 3830 Zugriff auf virtuelle Anweisungssätze und Parallelberechnungselemente von GPUs zur Ausführung von Rechenkernels bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 Speicher beinhalten und in einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter unterschiedlichen Verarbeitungs-Tasks innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können Aufrufe für Interprozesskommunikation (inter-process communication - IPC) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um gleiche Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3830 zu verwenden (z. B., wenn mehrere unterschiedliche Stufen einer Anwendung oder mehrere Anwendungen gleiche Informationen verarbeiten). In mindestens einer Ausführungsform können gleiche Daten an einem gleichem Speicherort für eine beliebige Anzahl von Verarbeitungs-Tasks verwendet werden (z. B. zur gleichen Zeit, zu unterschiedlichen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an unterschiedliche Orte in dem Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können ein Ort von Daten und ein Ort von aktualisierten oder modifizierten Daten Teil einer Definition sein, wie Nutzdaten innerhalb von Containern zu verstehen sind.
In mindestens einer Ausführungsform können die Ki-Dienste 3818 ausgenutzt werden, um Inferenzdienste zum Ausführen von Modell(en) des maschinellen Lernens durchzuführen, die mit Anwendungen assoziiert sind (z. B. mit dem Durchführen eines oder mehrerer Verarbeitungs-Tasks einer Anwendung beauftragt). In mindestens einer Ausführungsform können die KI-Dienste 3818 das KI-System 3824 ausnutzen, um Modell(e) des maschinellen Lernens (z. B. neuronale Netze wie etwa CNNs) für Segmentierung, Rekonstruktion, Objektdetektion, Merkmalsdetektion, Klassifizierung und/oder andere Inferenzierungs-Tasks auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 3810 eines oder mehrere der Ausgabemodelle 3716 aus dem Trainingssystem 3704 und/oder andere Modelle der Anwendungen verwenden, um Inferenz an Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für das Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 3828 (z. B. eines Schedulers) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, der höhere Service Level Agreements erreichen kann, wie etwa zum Durchführen von Inferenz an dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität beinhalten, der für Anforderungen verwendet werden kann, die nicht dringend sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3828 Ressourcen (z. B. Dienste 3720 und/oder Hardware 3722) auf Grundlage von Prioritätspfaden für unterschiedliche Inferenzierungs-Tasks der KI-Dienste 3818 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher mit den KI-Diensten 3818 innerhalb des Systems 3800 verbunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher als Cache (oder anderer Speichervorrichtungstyp) arbeiten und zum Verarbeiten von Inferenzanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung abgesendet wird, eine Anforderung durch einen Satz von API-Instanzen des Einsatzsystems 3706 empfangen werden und eine oder mehrere Instanzen können ausgewählt werden (z. B. für beste Anpassung, für Lastverteilung usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zum Verarbeiten einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell des maschinellen Lernens kann aus der Modellregistrierungsdatenbank 3724 lokalisiert werden, falls es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein zweckmäßiges Modell des maschinellen Lernens in einen Cache (z. B. einen gemeinsam genutzten Datenspeicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gesichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipelineverwalters 3812) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, falls eine Anwendung nicht bereits läuft oder falls nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. In mindestens einer Ausführungsform kann pro Modell eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver geclustert sind, Modelle zwischengespeichert werden, wann immer eine Lastverteilung vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann das Inferenzieren unter Verwendung eines Inferenzservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsform kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen eines Inferenzierens an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine gegebene Anwendung empfangen werden und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) geladen werden (falls nicht bereits geschehen) und eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, das Inferenzieren nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder eine Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Erzeugen einer Visualisierung oder das Erzeugen von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können unterschiedlichen Modellen oder Anwendungen unterschiedliche Prioritäten zugeordnet werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) aufweisen, während andere eine niedrigere Priorität aufweisen können (z. B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfordernden Institution oder Entität gemessen werden und die Zeit für die Traversierung des Partnernetzes sowie die Ausführung auf einem Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 3720 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine einzelne Anwendungs-/Tenant-ID-Kombination in einer Warteschlange platziert und ein SDK entnimmt eine Anforderung aus einer Warteschlange und gibt eine Anforderung einer Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation durch eine Warteschlange nützlich sein, da sie es einer beliebigen Instanz einer Anwendung ermöglichen kann, die Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse durch eine Warteschlange zurück übermittelt werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch eine Fähigkeit bereitstellen, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, mit der die meisten Instanzen einer Anwendung verbunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, mit der nur eine einzelne Instanz verbunden ist, die Tasks in einer Reihenfolge verarbeitet, in der sie empfangen werden. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3826 erzeugt wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können die Visualisierungsdienste 3820 ausgenutzt werden, um Visualisierungen zur Ansicht von Ausgaben von Anwendungen und/oder Einsatzpipeline(s) 3810 zu erzeugen. In mindestens einer Ausführungsform können die GPUs 3822 durch die Visualisierungsdienste 3820 ausgenutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie etwa Strahlverfolgung, durch die Visualisierungsdienste 3820 implementiert werden, um Visualisierungen mit höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumenrekonstruktionen, 2D-Tomografiescheiben, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Pfleger, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3820 einen internen Visualizer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Strahlverfolgung, Rasterung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 3722 GPUs 3822, das KI-System 3824, die Cloud 3826 und/oder beliebige andere Hardware beinhalten, die zum Ausführen des Trainingssystems 3704 und/oder des Einsatzsystems 3706 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3822 (z. B. TESLA- und/oder QUADRO-GPUs von NVIDIA) eine beliebige Anzahl von GPUs beinhalten, die zum Ausführen von Verarbeitungs-Tasks von Rechendiensten 3816, Ki-Diensten 3818, Visualisierungsdiensten 3820, anderen Diensten und/oder beliebigen von Merkmalen oder Funktionen der Software 3718 verwendet werden können. In Bezug auf die Ki-Dienste 3818 können die GPUs 3822 zum Beispiel zum Durchführen von Vorverarbeitung an Bildgebungsdaten (oder anderen Datentypen, die durch Modelle des maschinellen Lernens verwendet werden), Nachverarbeitung an Ausgaben der Modelle des maschinellen Lernens und/oder zum Durchführen von Inferenzieren (z. B. zum Ausführen von Modellen des maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3826, das Ki-System 3824 und/oder andere Komponenten des Systems 3800 die GPUs 3822 verwenden. In mindestens einer Ausführungsform kann die Cloud 3826 eine GPU-optimierte Plattform für Deep-Learning-Tasks beinhalten. In mindestens einer Ausführungsform kann das Ki-System 3824 GPUs verwenden und die Cloud 3826 - oder mindestens ein Abschnitt, der mit Deep Learning oder Inferenzieren beauftragt ist - kann unter Verwendung eines oder mehrerer Kl-Systeme 3824 ausgeführt werden. Obwohl es sich bei der Hardware 3722 der Veranschaulichung nach um diskrete Komponenten handelt, soll dies demnach nicht einschränkend sein und beliebige Komponenten der Hardware 3722 können mit beliebigen anderen Komponenten der Hardware 3722 kombiniert oder durch diese ausgenutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3824 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Tasks der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das Kl-System 3824 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 3822 zusätzlich zu CPUs, RAM, Datenspeicher und/oder anderen Komponenten, Merkmalen oder Funktionen ausgeführt werden kann. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3824 in der Cloud 3826 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle der KI-basierten Verarbeitungs-Tasks des Systems 3800 durchzuführen.
In mindestens einer Ausführungsform kann die Cloud 3826 eine GPUbeschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform zum Ausführen von Verarbeitungs-Tasks des Systems 3800 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3826 ein Ki-System(e) 3824 zum Durchführen eines oder mehrerer KI-basierter Tasks des Systems 3800 beinhalten (z. B. als Hardware-Abstraktions- und -Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3826 in das Anwendungsorchestrierungssystem 3828 integriert sein, das mehrere GPUs ausnutzt, um eine nahtlose Skalierung und Lastverteilung zwischen und unter den Anwendungen und Diensten 3720 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3826 damit beauftragt sein, mindestens einige der Dienste 3720 des Systems 3800 auszuführen, einschließlich der Rechendienste 3816, der KI-Dienste 3818 und/oder der Visualisierungsdienste 3820, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3826 Inferenz mit kleinen und großen Batches durchführen (z. B. unter Ausführung von TENSOR RT von NVIDIA), eine beschleunigte Parallelrechen-API und -Plattform 3830 bereitstellen (z. B. CUDA von NVIDIA), ein Anwendungsorchestrierungssystem 3828 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Strahlverfolgung, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um Kinematik mit höherer Qualität zu erzeugen) und/oder sie kann andere Funktionen für das System 3800 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3826 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B., wenn Patientendaten oder -akten außerhalb der Räumlichkeiten verwendet werden sollen), eine Registrierungsdatenbank beinhalten - wie etwa eine Deep-Learning-Containerregistrierungsdatenbank. In mindestens einer Ausführungsform kann eine Registrierungsdatenbank Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungs-Tasks an Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3826 Daten empfangen, die Patientendaten sowie Sensordaten in Containern beinhalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an zweckmäßige Parteien und/oder Vorrichtungen weiterleiten (z. B. medizinische Vorrichtungen in den Räumlichkeiten, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit HIPAA- und/oder anderen Datenvorschriften gewahrt.
39 beinhaltet eine beispielhafte Veranschaulichung einer Einsatzpipeline 3810A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3800 - und insbesondere das Einsatzsystem 3706 - verwendet werden, um die Einsatzpipeline(s) 3810A individuell anzupassen, zu aktualisieren und/oder in eine oder mehrere Produktionsumgebungen zu integrieren. In mindestens einer Ausführungsform beinhaltet die Einsatzpipeline 3810A aus 39 ein nicht einschränkendes Beispiel für eine Einsatzpipeline 3810A, die durch einen konkreten Benutzer (oder ein Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert sein kann. In mindestens einer Ausführungsform kann ein Benutzer zum Definieren von Einsatzpipelines 3810A für einen CT-Scanner 3902 - zum Beispiel aus einer Containerregistrierungsdatenbank - eine oder mehrere Anwendungen auswählen, die spezifische Funktionen oder Tasks in Bezug auf die durch den CT-Scanner 3902 erzeugten Bildgebungsdaten durchführen. In mindestens einer Ausführungsform können Anwendungen auf die Einsatzpipeline 3810A als Container angewendet werden, die die Dienste 3720 und/oder Hardware 3722 des Systems 3800 ausnutzen können. Darüber hinaus kann die Einsatzpipeline 3810A zusätzliche Verarbeitungs-Tasks oder Anwendungen beinhalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 3802B und ein DICOM-Lesegerät 3906 in der Einsatzpipeline 3810A verwendet werden, um Daten für die Verwendung durch eine CT-Rekonstruktion 3908, eine Organsegmentierung 3910 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatzpipeline 3810A für einen konsistenten Einsatz, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall individuell angepasst oder ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3908 und die Organsegmentierung 3910 für mehrere Probanden über ein spezifisches Intervall wünschen und daher die Pipeline 3810A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 3800 die Anwendungen auswählen, die ein Benutzer möchte, um Verarbeitung an diesen Daten für diese Anforderung durchzuführen. In mindestens einer Ausführungsform kann die Einsatzpipeline 3810A in einem beliebigen Intervall eingestellt werden und aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Container-Struktur innerhalb des Systems 3800 kann dies ein nahtloser Prozess sein.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3810A aus 39 einen CT-Scanner 3902 zum Erzeugen von Bildgebungsdaten eines Patienten oder Probanden beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten von dem CT-Scanner 3902 auf einem PACS-Server(n) 3904 gespeichert werden, die mit einer Einrichtung assoziiert sind, in der sich der CT-Scanner 3902 befindet. In mindestens einer Ausführungsform kann der/können die PACS-Server 3904 Software- und/oder Hardware-Komponenten beinhalten, die mit den Bildgebungsmodalitäten (z. B. dem CT-Scanner 3902) in einer Einrichtung eine direkte Schnittstelle bilden können. In mindestens einer Ausführungsform kann der DICOM-Adapter 3802B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3802B bei der Vorbereitung oder Konfiguration von DiCOM-Daten von PACS-Server(n) 3904 für die Verwendung durch die Einsatzpipeline 3810A helfen. In mindestens einer Ausführungsform kann der Pipeline-Manager 3812 Daten an die Einsatzpipeline 3810A durchrouten, sobald DiCOM-Daten durch den DICOM-Adapter 3802B verarbeitet sind. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3906 Bilddateien und etwaige damit assoziierte Metadaten aus DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie in der Visualisierung 3916A veranschaulicht). In mindestens einer Ausführungsform können Arbeitsdateien, die extrahiert werden, in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Einsatzpipeline 3810A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 3906 das Extrahieren und/oder Speichern von Daten beendet hat, ein Abschlusssignal an den Pipelineverwalter 3812 kommuniziert werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 3812 dann eine oder mehrere andere Anwendungen oder Container in der Einsatzpipeline 3810A initiieren oder aufrufen.
In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die CT-Rekonstruktion 3908 ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für die CT-Rekonstruktion 3908 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 3908 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus den Sinogramm-Rohdaten rekonstruieren (wie z. B. in der Visualisierung 3916B veranschaulicht) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipelineverwalter 3812 signalisiert werden, dass der Rekonstruktions-Task abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung und/oder der Container für die Organsegmentierung 3910 durch den Pipelineverwalter 3812 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die Organsegmentierung 3910 eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenz geeignetes Format konvertieren (z. B. eine Bilddatei in eine Eingabeauflösung eines Modells des maschinellen Lernens konvertieren) und die Inferenz gegen ein normalisiertes Bild ausführen. Um Inferenz an einem normalisierten Bild auszuführen, kann sich die Anwendung und/oder der Container für die Organsegmentierung 3910 in mindestens einer Ausführungsform auf die Dienste 3720 stützen und der Pipelineverwalter 3812 und/oder das Anwendungsorchestrierungssystem 3828 können die Verwendung der Dienste 3720 durch die Anwendung und/oder den Container für die Organsegmentierung 3910 erleichtern. Zum Beispiel kann in mindestens einer Ausführungsform die Anwendung und/oder der Container für die Organsegmentierung 3910 die KI-Dienste 3818 ausnutzen, um Inferenz an einem normalisierten Bild durchzuführen, und die Ki-Dienste 3818 können die Hardware 3722 (z. B. das KI-System 3824) ausnutzen, um die Ki-Dienste 3818 auszuführen. In mindestens einer Ausführungsform kann ein Ergebnis einer Inferenz eine Maskendatei sein (wie z. B. in der Visualisierung 3916C veranschaulicht), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DiCOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipelineverwalter 3812 erzeugt werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 3812 dann ein DICOM-Schreibgerät 3912 ausführen, um Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und Ergebnisse in ein DiCOM-Format (z. B. als DICOM-Ausgabe 3914) zur Verwendung durch Benutzer in einer Einrichtung, die eine Anforderung erzeugten, zu verpacken. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 3914 dann an den DICOM-Adapter 3802B übertragen werden, um die DICOM-Ausgabe 3914 für die Speicherung auf den PACS-Server(n) 3904 vorzubereiten (z. B. zum Ansehen durch ein DICOM-Betrachtungsgerät in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3916B und 3916C erzeugt werden und einem Benutzer für Diagnose-, Forschungs- und/oder andere Zwecke zur Verfügung gestellt werden.
Obwohl als konsekutive Anwendung in der Einsatzpipeline 3810A veranschaulicht, können die Anwendungen für die CT-Rekonstruktion 3908 und die Organsegmentierung 3910 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander aufweisen und Daten für jede Anwendung verfügbar sind (z. B., nachdem das DiCOM-Lesegerät 3906 Daten extrahiert hat), können Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 3720 erfordern, kann ein Scheduler des Systems 3800 zur Lastverteilung und zum Verteilen von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 zum Durchführen von Parallelverarbeitung für Anwendungen verwendet werden, um die Laufzeit der Einsatzpipeline 3810A zu verkürzen, um Ergebnisse in Echtzeit bereitzustellen.
In mindestens einer Ausführungsform und unter Bezugnahme auf 40A-40B kann das Einsatzsystem 3706 als ein oder mehrere virtuelle Instrumente implementiert werden, um unterschiedliche Funktionalitäten - wie etwa Bildverarbeitung, Segmentierung, Verbesserung, Kl, Visualisierung und Inferenzieren - mit Bildgebungsvorrichtungen (z. B. CT-Scannern, Röntgenmaschinen, MRT-Maschinen usw.), Sequenzierungsvorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungstypen durchzuführen. In mindestens einer Ausführungsform kann das System 3800 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatzpipeline 3810 beinhalten können, die durch eine Vorrichtung(en) erzeugte rohe/unverarbeitete Eingabedaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Einsatzpipelines 3810 (z. B. 3810A und 381 0B), die virtuelle Instrumente darstellen, Intelligenz in einer Pipeline implementieren, wie etwa durch Ausnutzen von Modellen des maschinellen Lernens, um einem System containerisierte Inferenzunterstützung bereitzustellen. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen beinhalten. In mindestens einer Ausführungsform, wie etwa, wenn Echtzeitverarbeitung gewünscht ist, können Einsatzpipelines 3810, die virtuelle Instrumente darstellen, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb einer Containerregistrierungsdatenbank k) ausgewählt werden können (z. B. pro Anforderung).
In mindestens einer Ausführungsform kann das System 3800 als ein oder mehrere virtuelle Instrumente in den Räumlichkeiten in einer Einrichtung instanziiert oder ausgeführt werden, zum Beispiel in einem Rechensystem, das neben einer Radiologiemaschine, einer Bildgebungsvorrichtung und/oder einem anderen Vorrichtungstyp in einer Einrichtung eingesetzt wird oder anderweitig in Kommunikation damit steht. In mindestens einer Ausführungsform kann jedoch eine Installation in den Räumlichkeiten innerhalb eines Rechensystems einer Vorrichtung selbst (z. B. eines Rechensystems, das einstückig zu einer Bildgebungsvorrichtung ist), in einem lokalen Rechenzentrum (z. B. einem Rechenzentrum in den Räumlichkeiten) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 3826) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 3706, das als virtuelles Instrument arbeitet, in einigen Beispielen durch einen Supercomputer oder ein anderes HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Installation in den Räumlichkeiten Verwendungen mit hoher Bandbreite (zum Beispiel über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie etwa RF über Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann Verarbeitung in Echtzeit oder nahezu in Echtzeit besonders nützlich sein, wenn ein virtuelles Instrument eine Ultraschallvorrichtung oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen erforderlich sind. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur zu dynamischem Bursting zu einem Cloud-Computing-Dienstleister oder einem anderen Rechencluster in der Lage sein, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netze oder anderer Modelle des maschinellen Lernens abgestimmt werden, wie hierin in Bezug auf das Trainingssystem 3704 beschrieben. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens mit vorhandenen Trainingspipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von Vorrichtungen verarbeiten, die sie unterstützen. In mindestens einer Ausführungsform können virtuelle Instrumente unter Verwendung von zusätzlichen Daten, neuen Daten, existierenden Modellen des maschinellen Lernens und/oder aktualisierten Modellen des maschinellen Lernens kontinuierlich verbessert werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil der oder die gesamte hierin beschriebene Hardware 3722 beinhalten und die Hardware 3722 kann auf beliebige einer Reihe von Weisen verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer Rechenvorrichtung, die an eine Vorrichtung gekoppelt ist und sich in deren Nähe befindet, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3826. Da das Einsatzsystem 3706 und die damit assoziierten Anwendungen oder Container in Software erstellt werden (z. B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration von virtuellen Instrumenten sowie die durch virtuelle Instrumente erzeugten Ausgaben nach Wunsch modifiziert oder individuell angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, die ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
40A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 3810B einen oder mehrere der Dienste 3720 des Systems 3800 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3810B und die Dienste 3720 die Hardware 3722 eines Systems entweder lokal oder in der Cloud 3826 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4000 durch den Pipelineverwalter 3812, das Anwendungsorchestrierungssystem 3828 und/oder die Parallelrechenplattform 3830 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4000 den Empfang von Bildgebungsdaten von einer Ultraschallvorrichtung 4002 beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten auf den PACS-Server(n) in einem DiCOM-Format (oder einem anderen Format, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und durch das System 3800 zur Verarbeitung durch die Einsatzpipeline 3810 empfangen werden, die als virtuelles Instrument (z. B. ein virtueller Ultraschall) für die Ultraschallvorrichtung 4002 ausgewählt oder individuell angepasst wurde. In mindestens einer Ausführungsform können die Bildgebungsdaten direkt von einer Bildgebungsvorrichtung (z. B. Ultraschallvorrichtung 4002) empfangen und durch ein virtuelles Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalkonverter, der kommunikativ zwischen einer Bildgebungsvorrichtung und einem virtuellen Instrument gekoppelt ist, die durch eine Bildgebungsvorrichtung erzeugten Signaldaten in Bilddaten umwandeln, die durch ein virtuelles Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten auf das DICOM-Lesegerät 3906 angewendet werden, um Daten zur Verwendung durch Anwendungen oder Container der Einsatzpipeline 3810B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3906 die Datenerweiterungsbibliothek 4014 (z. B. DALI von NVIDIA) als Dienst 3720 (z. B. als einen der Rechendienste(s) 3816) nutzen, um Daten zu extrahieren, deren Größe zu ändern, sie neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Anwendung und/oder ein Container für die Rekonstruktion 4006 ausgeführt werden, um die Daten von der Ultraschallvorrichtung 4002 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 4006 oder gleichzeitig mit der Rekonstruktion 4006 eine Anwendung und/oder ein Container für die Detektion 4008 zur Anomaliedetektion, zur Objektdetektion, zur Merkmalsdetektion und/oder zu anderen Detektions-Tasks in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 4006 erzeugte Bilddatei während der Detektion 4008 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu identifizieren. In mindestens einer Ausführungsform kann die Anwendung für die Detektion 4008 eine Inferenz-Engine 4016 (z. B. als einen der Ki-Dienste(s) 3818) ausnutzen, um Inferenzing an Daten durchzuführen, um Detektionen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle des maschinellen Lernens (z. B. aus dem Trainingssystem 3704) durch die Anwendung für die Detektion 4008 ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können, sobald die Rekonstruktion 4006 und/oder Detektion 4008 abgeschlossen ist/sind, die aus diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 4010 zu erzeugen, wie etwa die Visualisierung 4012 (z. B. eine Graustufenausgabe), die auf einer Arbeitsstation oder einem Anzeigeendgerät angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung es einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatzpipeline 3810B in Bezug auf die Ultraschallvorrichtung 4002 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 4010 durch Ausnutzen einer Rendering-Komponente 4018 des Systems 3800 (z. B. eines der Visualisierungsdienste(s) 3820) ausgeführt werden. In mindestens einer Ausführungsform kann die Rendering-Komponente 4018 einen 2D-, OpenGL- oder Strahlverfolgungsdienst ausführen, um die Visualisierung 4012 zu erzeugen.
40B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 3810C einen oder mehrere der Dienste 3720 des Systems 3800 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3810C und die Dienste 3720 die Hardware 3722 eines Systems entweder lokal oder in der Cloud 3826 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4020 durch den Pipelineverwalter 3812, das Anwendungsorchestrierungssystem 3828 und/oder die Parallelrechenplattform 3830 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4020 beinhalten, dass der CT-Scanner 4022 Rohdaten erzeugt, die durch das DICOM-Lesegerät 3906 empfangen werden können (z. B. direkt, über einen PACS-Server 3904, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtuelles CT (durch die Einsatzpipeline 3810C instanziiert) eine erste Echtzeitpipeline zum Überwachen eines Patienten (z. B. Patientenbewegungsdetektions-KI 4026) und/oder zum Einstellen oder Optimieren der Belichtung des CT-Scanners 4022 (z. B. unter Verwendung der Belichtungssteuer-Kl 4024) beinhalten. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 4024 und 4026) einen Dienst 3720 ausnutzen, wie etwa die Kl-Dienste) 3818. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) für die Belichtungssteuer-Kl 4024 und/oder der Anwendung (oder des Containers) für die Patientenbewegungsdetektions-Kl 4026 als Rückmeldung an den CT-Scanner 4022 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 4022) einzustellen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3810C eine Nicht-Echtzeitpipeline zum Analysieren der durch den CT-Scanner 4022 erzeugten Daten beinhalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container für die CT-Rekonstruktion 3908, eine Anwendung und/oder einen Container für eine Grobdetektions-Kl 4028, eine Anwendung und/oder einen Container für eine Feindetektions-Kl 4032 (wenn z. B. bestimmte Ergebnisse durch die Grobdetektions-Kl 4028 detektiert werden), eine Anwendung und/oder einen Container für eine Visualisierung 4030 und eine Anwendung und/oder einen Container für das DICOM-Schreibgerät 3912 (und/oder ein Schreibgerät für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) beinhalten. In mindestens einer Ausführungsform können die durch den CT-Scanner 4022 erzeugten Rohdaten durch Pipelines der Einsatzpipeline 3810C (als virtuelles CT-Instrument instanziiert) gegeben werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreibgerät 3912 zur Anzeige übertragen und/oder auf den PACS-Server(n) 3904 zum/zur späteren Abruf, Analyse oder Anzeige durch einen Techniker, eine Fachkraft oder einen anderen Benutzer gespeichert werden.
41A veranschaulicht ein Datenablaufdiagramm für einen Prozess 4100 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4100 als nicht einschränkendes Beispiel unter Verwendung des Systems 3800 aus 38 ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 4100 die Dienste 3720 und/oder die Hardware 3722 des Systems 3800 ausnutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 4112, die durch den Prozess 4100 erzeugt wurden, durch das Einsatzsystem 3706 für eine oder mehrere containerisierte Anwendungen in Einsatzpipelines 3810 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3714 das erneute Trainieren oder Aktualisieren eines anfänglichen Modells 4104 (z. B. eines vorab trainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie etwa des Kundendatensatzes 4106, und/oder neuer mit den Eingabedaten assoziierter Ground-Truth-Daten) beinhalten. In mindestens einer Ausführungsform können zum erneuten Trainieren oder Aktualisieren des anfänglichen Modells 4104 die Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4104 zurückgesetzt oder gelöscht und/oder durch aktualisierte oder neue Ausgabe- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das anfängliche Modell 4104 bereits fein abgestimmte Parameter (z. B. Gewichtungen und/oder Verzerrungen) aufweisen, die aus einem früheren Training übriggeblieben sind, sodass das Training oder das erneute Training 3714 nicht so lange dauern oder so viel Verarbeitung erfordern kann wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3714 durch Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4104 die Parameter aktualisiert und für einen neuen Datensatz auf Grundlage von Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe- oder Verlustschicht(en) beim Erzeugen von Vorhersagen an einem neuen Kundendatensatz 4106 (z. B. Bilddaten 3708 aus 37) assoziiert sind.
In mindestens einer Ausführungsform können die vorab trainierten Modelle 3806 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. der Modellregistrierungsdatenbank 3724 aus 37) gespeichert sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 3806 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 4100 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Klienten unterschiedlicher Einrichtungen die vorab trainierten Modelle 3806 in den Räumlichkeiten unter Verwendung von Kunden- oder Patientendaten, die in den Räumlichkeiten erzeugt wurden, trainiert worden sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 3806 unter Verwendung der Cloud 3826 und/oder anderer Hardware 3722 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an beliebige Komponenten der Cloud 3826 (oder anderer Hardware außerhalb der eigenen Räumlichkeiten) übermittelt werden, durch diese verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vorab trainiertes Modell 3806 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vorab trainierte Modell 3806 einzeln für jede Einrichtung trainiert worden sein, bevor es an Patienten- oder Kundendaten einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie etwa, wenn Kunden- oder Patientendaten von Datenschutzbedenken ausgenommen wurden (z. B. durch eine Verzichtserklärung, für die experimentelle Verwendung usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vorab trainierte Modell 3806 innerhalb und/oder außerhalb der eigenen Räumlichkeiten zu trainieren, wie etwa in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer beim Auswählen von Anwendungen zur Verwendung in den Einsatzpipelines 3810 auch Modelle des maschinellen Lernens auswählen, die für spezifische Anwendungen verwendet werden sollen. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung aufweisen, sodass ein Benutzer ein vorab trainiertes Modell 3806 zum Verwenden mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vorab trainierte Modell 3806 möglicherweise nicht dafür optimiert, genaue Ergebnisse an dem Kundendatensatz 4106 einer Einrichtung eines Benutzers zu erzeugen (z. B. auf Grundlage der Patientenvielfalt, der Demografie, der Typen der verwendeten medizinischen Bildgebungsvorrichtungen usw.). In mindestens einer Ausführungsform kann das vorab trainierte Modell 3806 vor dem Einsetzen des vorab trainierten Modells 3806 in der Einsatzpipeline 3810 zur Verwendung mit einer Anwendung(en) für die Verwendung in einer jeweiligen Einrichtung aktualisiert, erneut trainiert und/oder fein abgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vorab trainiertes Modell 3806 auswählen, das aktualisiert, erneut trainiert und/oder fein abgestimmt werden soll, und das vorab trainierte Modell 3806 kann als anfängliches Modell 4104 für das Trainingssystem 3704 innerhalb des Prozesses 4100 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 4106 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die durch Vorrichtungen in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3714 (das ohne Einschränkung Transferlernen beinhalten kann) an dem anfänglichen Modell 4104 durchzuführen, um das verfeinerte Modell 4112 zu erzeugen. In mindestens einer Ausführungsform können die Ground-Truth-Daten, die dem Kundendatensatz 4106 entsprechen, durch das Trainingssystem 3704 erzeugt werden. In mindestens einer Ausführungsform können Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Fachkräften in einer Einrichtung erzeugt werden (z. B. als beschriftete Klinikdaten 3712 aus 37).
In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 (z. B. unter Verwendung eines SDK für die KI-gestützt Annotation implementiert) Modelle des maschinellen Lernens (z. B. neuronale Netze) ausnutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 4110 Annotationswerkzeuge innerhalb einer Benutzerschnittstelle (einer grafischen Benutzerschnittstelle (graphical user interface - GUI)) auf der Rechenvorrichtung 4108 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 4110 über die Rechenvorrichtung 4108 mit einer GUI interagieren, um Annotationen oder automatische Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Stellen zu verschieben.
In mindestens einer Ausführungsform können, sobald Ground-Truth-Daten mit dem Kundendatensatz 4106 assoziiert sind, die Ground-Truth-Daten (z. B. aus Klgestützter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3714 durch verwendet werden, um das verfeinerte Modell 4112 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 4106 beliebig oft auf das anfängliche Modell 4104 angewendet werden und die Ground-Truth-Daten können verwendet werden, um die Parameter des anfänglichen Modells 4104 zu aktualisieren, bis ein akzeptables Genauigkeitslevel für das verfeinerte Modell 4112 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 4112, sobald das verfeinerte Modell 4112 erzeugt ist, innerhalb einer oder mehrerer Einsatzpipelines 3810 in einer Einrichtung zum Durchführen eines oder mehrerer Verarbeitungs-Tasks in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 4112 in die vorab trainierten Modellen 3806 in der Modellregistrierungsdatenbank 3724 hochgeladen werden, um durch eine andere Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, sodass das verfeinerte Modell 4112 an neuen Datensätzen beliebig oft weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
41 B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur 4132 zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können die Kl-gestützten Annotationswerkzeuge 4136 auf Grundlage einer Client-Server-Architektur 4132 instanziiert werden. In mindestens einer Ausführungsform können die Annotationswerkzeuge 4136 in Bildgebungsanwendungen zum Beispiel Radiologen beim identifizieren von Organen und Auffälligkeiten unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Software-Werkzeuge beinhalten, die dem Benutzer 4110 dabei helfen, als nicht einschränkendes Beispiel einige Extrempunkte an einem konkreten Organ von Interesse auf Rohbildern 4134 (z. B. auf einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch annotierte Ergebnisse für alle 2D-Scheiben eines konkreten Organs zu empfangen. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 4138 gespeichert und als (zum Beispiel und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann, wenn die Rechenvorrichtung 4108 Extrempunkte für die Klgestützte Annotation 3710 sendet, ein Deep-Learning-Modell diese Daten zum Beispiel als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Auffälligkeit zurückgeben. In mindestens einer Ausführungsform können vorab instanziierte Annotationswerkzeuge, wie etwa das KI-gestützte Annotationswerkzeug 4136B in 41B, durch Vornehmen von API-Aufrufen (z. B. API-Aufruf 4144) an einen Server, wie etwa einen Annotationsassistenzserver 4142, erweitert werden, der einen Satz von vorab trainierten Modellen 4140 beinhalten kann, der zum Beispiel in einer Annotationsmodellregistrierungsdatenbank gespeichert ist. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierungsdatenbank vorab trainierte Modelle 4142 (z. B. Modelle des maschinellen Lernens, wie etwa Deep-Learning-Modelle) speichern, die vorab trainiert sind, um eine KI-gestützte Annotation an einem konkreten Organ oder einer Auffälligkeit durchzuführen. In mindestens einer Ausführungsform können diese Modelle durch Verwenden von Trainingspipelines 3804 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorab installierte Annotationswerkzeuge im Verlauf der Zeit verbessert werden, wenn neue beschriftete Klinikdaten 3712 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B bereitgestellt.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Benutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform, unter erneuter Bezugnahme auf 14, sind Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogik-Algorithmen in dem Hauptspeicher 1404 und/oder Sekundärspeicher gespeichert. Falls sie durch einen oder mehrere Prozessoren ausgeführt werden, ermöglichen es Computerprogramme dem System 1400, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind Arbeitsspeicher 1404, Datenspeiche und/oder beliebiger anderer Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 1402, des Parallelverarbeitungssystems 1412, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 1402 als auch des Parallelverarbeitungssystems 1412 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 1400 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielekonsolen, eines eingebetteten Systems und/oder eines beliebigen anderen Typs von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1412 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1414 und damit assoziierte Speicher 1416. In mindestens einer Ausführungsform sind die PPUs 1414 über eine Zusammenschaltung 1418 und einen Switch 1420 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1412 Rechen-Tasks auf PPUs 1414, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechen-Tasks auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1414 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1414 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1414 durch Verwendung eines Befehls wie etwa_syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1414 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Mindestens eine Ausführungsform der Offenbarung kann im Hinblick auf die folgenden Sätze beschrieben werden:

1. Prozessor, umfassend:
- eine oder mehrere Schaltungen, um ein oder mehrere neuronale Netze zu trainieren, die zumindest teilweise darauf basieren, ob eine aus einem ersten Trainingsbild berechnete erste Information mit einer aus einem zweiten Trainingsbild berechneten zweiten Information übereinstimmt, wobei die erste Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des ersten Trainingsbildes basiert und die zweite Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des zweiten Trainingsbildes basiert.
2. Prozessor nach Klausel 1, wobei die erste Information eine erste Sequenz von ganzzahligen Werten ist und die zweite Information eine zweite Sequenz von ganzzahligen Werten ist.
3. Prozessor nach Klausel 1 oder 2, wobei:
- die erste Information eine Zusammenfassung jedes der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes umfasst;
- die zweite Information eine Zusammenfassung jedes der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes umfasst;
- ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) eine dritte Information berechnet, die zumindest teilweise auf der ersten Information basiert;
- der BERT eine vierte Information basierend, zumindest teilweise, auf der ersten Information und der zweiten Information berechnet; und
- das eine oder die mehreren neuronalen Netze durch die eine oder die mehreren Schaltungen zumindest teilweise basierend auf der dritten Information und der vierten Information trainiert werden.
4. Prozessor nach einer der Klauseln 1-3, wobei die dritte Information einen oder mehrere Werte umfasst, die anzeigen, dass die erste Information mit der zweiten Information übereinstimmt.
5. Prozessor nach einer der Klauseln 1-4, wobei die vierte Information ein Satz von Werten ist, der Unterschiede zwischen der ersten Information und der zweiten Information umfasst.
6. Prozessor nach einer der Klauseln 1-5, wobei jeder ganzzahlige Wert in der ersten Sequenz von ganzzahligen Werten einen Maximalwert umfasst, der einzelne Abschnitte der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes darstellt.
7. Prozessor nach einer der Klauseln 1-6, wobei jeder ganzzahlige Wert in der zweiten Sequenz von ganzzahligen Werten einen Maximalwert umfasst, der einzelne Abschnitte der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes darstellt.
8. Prozessor nach einer der Klauseln 1-7, wobei das eine oder die mehreren neuronalen Netze unter Verwendung eines generativen adversen Netzes trainiert werden, wobei das generative adverse Netz einen Generator und einen Diskriminator umfasst, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, um zu bestimmen, dass die erste Information mit der zweiten Information übereinstimmt.
9. Prozessor nach einer der Klauseln 1-8, wobei das erste Trainingsbild ein Magnetresonanztomographie (MRT)-Bild und das zweite Trainingsbild ein Positronen-Emissions-Tomographie (PET)-Bild ist.
10. System, umfassend:
- einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netze zu trainieren, die zumindest teilweise darauf basieren, ob ein erstes Codewort, das von einem ersten Trainingsbild erzeugt wurde, mit einem zweiten Codewort übereinstimmt, das von einem zweiten Trainingsbild erzeugt wurde.
11. System nach Klausel 10, wobei:
- das eine oder die mehreren neuronalen Netze durch ein generatives adverses Netz (GAN) trainiert werden, wobei das GAN einen Generator und einen Diskriminator umfasst; der Generator dazu dient, eine erste Ausgabe aus dem ersten Trainingsbild zu berechnen, wobei der Generator eine oder mehrere Schichten und eine letzte Schicht umfasst, wobei die letzte Schicht einen Bereich von numerischen Werten erhöht, die der ersten Ausgabe zugeordnet sind;
- das erste Codewort zumindest teilweise basierend auf der ersten Ausgabe berechnet wird;
- der Diskriminator eine oder mehrere zweite Ausgaben unter Verwendung eines bidirektionalen Encoders von Darstellungen von Transformatoren (BERT) berechnet,
- wobei die eine oder mehreren zweiten Ausgaben zumindest teilweise auf dem ersten Codewort und dem zweiten Codewort basieren; und
- das eine oder die mehreren neuronalen Netze von dem GAN zumindest teilweise basierend auf der einen oder den mehreren zweiten Ausgaben trainiert werden.
12. System nach Klausel 10 oder 11, wobei die eine oder die mehreren zweiten Ausgaben Informationen etwa darüber umfassen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt, und Informationen, die Unterschiede zwischen dem ersten Codewort und dem zweiten Codewort anzeigen.
13. System nach einer der Klauseln 10-12, wobei das erste Codewort einen Satz von Werten umfasst und jeder Wert in dem Satz von Werten durch Bestimmen eines Maximalwertes aus einem Abschnitt der ersten Ausgabe erzeugt wird.
14. System nach einer der Klauseln 10-13, wobei das zweite Codewort einen Satz von Werten umfasst und jeder Wert in dem Satz von Werten einen Maximalwert aus einem Abschnitt des zweiten Bildes anzeigt.
15. System nach einer der Klauseln 10-14, wobei das erste Codewort und das zweite Codewort zumindest teilweise basierend auf einer ersten Zusammenfassung von einer oder mehreren ersten Regionen innerhalb des ersten Bildes und einer zweiten Zusammenfassung von einer oder mehreren zweiten Regionen innerhalb des zweiten Bildes erzeugt werden.
16. System nach einer der Klauseln 10-15, wobei ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) einen oder mehrere Trainingswerte bestimmt, die anzeigen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt.
17. Maschinenlesbares Medium mit einem darauf gespeicherten Satz von Anweisungen, die, wenn sie von einem oder mehreren Prozessoren durchgeführt werden, den einen oder die mehreren Prozessoren veranlassen, mindestens:
- ein oder mehrere neuronale Netze zu trainieren, basierend, zumindest teilweise, darauf, ob ein erstes Codewort, das von einem ersten Trainingsbild erzeugt wurde, mit einem zweiten Codewort übereinstimmt, das von einem zweiten Trainingsbild erzeugt wurde.
18. Maschinenlesbares Medium nach Klausel 17, wobei:
- das erste Codewort eine erste Zusammenfassung eines ersten unterschiedlichen Abschnitts aus dem ersten Trainingsbild umfasst;
- das zweite Codewort eine zweite Zusammenfassung eines zweiten unterschiedlichen Abschnitts aus dem zweiten Trainingsbild umfasst;
- ein bidirektionaler Encoder von Darstellungen aus Transformatoren (BERT) einen ersten Trainingswert berechnet, der zumindest teilweise auf dem ersten Codewort basiert;
- der BERT einen Satz von zweiten Trainingswerten basierend, zumindest teilweise, auf dem ersten Codewort und dem zweiten Codewort berechnet; und
- der erste Trainingswert und der Satz der zweiten Trainingswerte verwendet werden, um das eine oder die mehreren neuronalen Netze zu trainieren.
19. Maschinenlesbares Medium nach Klausel 17 oder 18, wobei der erste Trainingswert Informationen umfasst, die anzeigen, dass das erste Codewort mit dem zweiten Codewort übereinstimmt.
20. Maschinenlesbares Medium nach einer der Klauseln 17-19, wobei der Satz der zweiten Trainingswerte numerische Werte umfasst, die Unterschiede zwischen dem ersten Codewort und dem zweiten Codewort anzeigen.
21. Maschinenlesbares Medium nach einer der Klauseln 17-20, wobei das eine oder die mehreren neuronalen Netze durch ein generatives adverses Netz (GAN) trainiert werden, wobei das GAN umfasst:
- einen Generator, der eine oder mehrere erste Schichten des neuronalen Netzes und eine zweite Schicht des neuronalen Netzes umfasst, wobei die zweite Schicht des neuronalen Netzes einen Bereich von Werten erhöht, der dem ersten Trainingsbild zugeordnet ist; und
- einen Diskriminator, der den BERT umfasst.
22. Maschinenlesbares Medium nach einer der Klauseln 17-21, wobei das erste Codewort eine Sequenz von Werten umfasst und jeder Wert in der Sequenz von Werten ein Durchschnittswert aus einem individuellen Abschnitt der verschiedenen Abschnitte aus dem ersten Trainingsbild ist.
23. Maschinenlesbares Medium nach einer der Klauseln 17-22, wobei das zweite Codewort eine Sequenz von Werten umfasst und jeder Wert in der Sequenz von Werten ein Durchschnittswert aus einem individuellen Abschnitt der verschiedenen Abschnitte aus dem zweiten Trainingsbild ist.
24. Maschinenlesbares Medium nach einer der Klauseln 17-23, wobei ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) einen oder mehrere Trainingswerte bestimmt, die bestimmen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt.
25. Verfahren umfassend:
- Trainieren eines oder mehrerer neuronaler Netze, die zumindest teilweise darauf basieren, ob eine aus einem ersten Trainingsbild berechnete erste Information mit einer aus einem zweiten Trainingsbild berechneten zweiten Information übereinstimmt, wobei die erste Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des ersten Trainingsbildes basiert und die zweite Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des zweiten Trainingsbildes basiert.
26. Verfahren nach Klausel 25, ferner umfassend:
- Berechnen der ersten Information durch Bestimmen einer ersten Sequenz, die die verschiedenen Abschnitte innerhalb des ersten Trainingsbildes darstellt;
- Berechnen der zweiten Information durch Bestimmen einer zweiten Sequenz, die die verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes darstellt;
- Berechnen einer dritten Information durch einen Diskriminator, zumindest teilweise basierend auf der ersten Information;
- Berechnen einer vierten Information durch den Diskriminator, zumindest teilweise basierend auf der ersten Information und der zweiten Information; und Trainieren des einen oder mehrerer neuronaler Netze, zumindest teilweise basierend auf der dritten Information und der vierten Information.
27. Verfahren nach Klausel 25 oder 26, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, wobei der BERT zum Berechnen der dritten Information und der vierten Information verwendet werden kann.
28. Verfahren nach einer der Klauseln 25-27, wobei die erste Sequenz einen oder mehrere Werte umfasst, wobei jeder der ein oder mehreren Werte einen ganzzahligen Maximalwert für jeden der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes anzeigt.
29. Verfahren nach einer der Klauseln 25-28, wobei die zweite Sequenz einen oder mehrere Werte umfasst, wobei jeder der einen oder mehreren Werte einen ganzzahligen Maximalwert für jeden der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes anzeigt.
30. Verfahren nach einer der Klauseln 25-29, wobei die dritte Information eine Anzeige umfasst, dass die erste Information mit der zweiten Information übereinstimmt.
31. Verfahren nach einer der Klauseln 25-30, wobei die vierte Information einen oder mehrere Werte umfasst, die den Unterschieden zwischen der ersten Information und der zweiten Information entsprechen.
32. Verfahren nach einer der Klauseln 25-31, ferner umfassend das Trainieren des einen oder der mehreren neuronalen Netze unter Verwendung eines generativen adversen Netzes, wobei das generative adverse Netz einen Generator und einen Diskriminator umfasst, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, um zu bestimmen, dass die erste Information mit der zweiten Information übereinstimmt.
33. Verfahren nach einer der Klauseln 25-32, wobei:
- das erste Trainingsbild eine erste Art von medizinischem Bild ist, das gemäß einer ersten Bildgebungstechnik aufgenommen wurde;
- das zweite Trainingsbild eine zweite Art von medizinischem Bild ist, das gemäß einer zweiten Bildgebungstechnik aufgenommen wurde; und
- das zweite Trainingsbild medizinische Informationen umfasst, die in dem ersten Trainingsbild fehlen.

Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die „einschließlich, aber nicht beschränkt auf“ bedeuten), sofern nicht anderweitig angemerkt. Wenn es unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, ist „verbunden“ als teilweise oder vollständig ineinander enthalten, aneinander angebracht oder aneinander angefügt auszulegen, auch wenn ein Element dazwischenliegt. Die Nennung von Wertebereichen hierin soll lediglich als kurzes Verfahren zur einzelnen Bezugnahme auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. In mindestens einer Ausführungsform ist die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Gegenständen“) oder „Teilmenge“ als eine nicht leere Sammlung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder der Kontext widerspricht dem. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht implizieren, dass bestimmte Ausführungen es erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden ist. Sofern nichts anderes angemerkt ist oder der Kontext dem widerspricht, gibt der Ausdruck „Vielzahl“ einen Zustand der Pluralität an (z. B. gibt „eine Vielzahl von Gegenständen“ mehrere Gegenstände an). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Vielzahl mindestens zwei, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Sofern nichts anderes genannt ist oder es anderweitig aus dem Kontext ersichtlich ist, bedeutet die Formulierung „auf Grundlage von“ „mindestens zum Teil auf Grundlage von“ und nicht „ausschließlich auf Grundlage von“.
Hierin beschriebene Operationen von Verfahren können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Verfahren, wie etwa die hierin beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und es ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz von nichttransitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nichttransitorischen Speichermedien mehrerer nichttransitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien zusammen den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher und aller Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Bezugnahmen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin genannt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Bezugnahme einzeln und spezifisch als durch Bezugnahme eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. In mindestens einer Ausführungsform werden die Ausdrücke „System“ und „Verfahren“ hierin insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erlangen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. In mindestens einer Ausführungsform kann der Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen und digitalen Daten auf eine Vielfalt von Weisen erzielt werden, wie etwa durch das Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer weiteren Implementierung können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetz von der bereitstellenden Entität zu der erfassenden Entität erfolgen. Referenzen können auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen können Prozesse des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Auch wenn die obige Erörterung beispielhafte Implementationen der beschriebenen Techniken darlegen, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus, können, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/883498 [0001]

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen, um ein oder mehrere neuronale Netze zu trainieren, die zumindest teilweise darauf basieren, ob eine aus einem ersten Trainingsbild berechnete erste Information mit einer aus einem zweiten Trainingsbild berechneten zweiten Information übereinstimmt, wobei die erste Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des ersten Trainingsbildes basiert und die zweite Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des zweiten Trainingsbildes basiert.
Prozessor nach Anspruch 1, wobei die erste Information eine erste Sequenz von ganzzahligen Werten und die zweite Information eine zweite Sequenz von ganzzahligen Werten ist.
Prozessor nach Anspruch 2, wobei: die erste Information eine Zusammenfassung jedes der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes umfasst; die zweite Information eine Zusammenfassung jedes der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes umfasst; ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) eine dritte Information berechnet, die zumindest teilweise auf der ersten Information basiert; der BERT berechnet eine vierte Information basierend, zumindest teilweise, auf der ersten Information und der zweiten Information; und das eine oder die mehreren neuronalen Netze durch die eine oder die mehreren Schaltungen zumindest teilweise basierend auf der dritten Information und der vierten Information trainiert werden.
Prozessor nach Anspruch 3, wobei die dritte Information einen oder mehrere Werte umfasst, die anzeigen, dass die erste Information mit der zweiten Information übereinstimmt.
Prozessor nach Anspruch 3, wobei die vierte Information ein Satz von Werten ist, der Unterschiede zwischen der ersten Information und der zweiten Information umfasst.
Prozessor nach Anspruch 3, wobei jeder ganzzahlige Wert in der ersten Sequenz von ganzzahligen Werten einen Maximalwert umfasst, der einzelne Abschnitte der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes darstellt.
Prozessor nach Anspruch 1, wobei jeder ganzzahlige Wert in der zweiten Sequenz von ganzzahligen Werten einen Maximalwert umfasst, der einzelne Abschnitte der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes darstellt.
Prozessor nach Anspruch 1, wobei das eine oder die mehreren neuronalen Netze unter Verwendung eines generativen adversen Netzes trainiert werden, wobei das generative adverse Netz einen Generator und einen Diskriminator umfasst, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, um zu bestimmen, dass die erste Information mit der zweiten Information übereinstimmt.
Prozessor nach Anspruch 1, wobei das erste Trainingsbild ein Bild der Magnetresonanztomographie (MRT) ist und das zweite Trainingsbild ein Bild der Positronen-Emissions-Tomographie (PET) ist.
System, umfassend: einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netze zu trainieren, die zumindest teilweise darauf basieren, ob ein erstes Codewort, das von einem ersten Trainingsbild erzeugt wurde, mit einem zweiten Codewort übereinstimmt, das von einem zweiten Trainingsbild erzeugt wurde.
System nach Anspruch 10, wobei: das eine oder die mehreren neuronalen Netze durch ein generatives adverses Netz (GAN) trainiert werden, wobei das GAN einen Generator und einen Diskriminator umfasst; der Generator dazu dient, eine erste Ausgabe aus dem ersten Trainingsbild zu berechnen, wobei der Generator eine oder mehrere Schichten und eine letzte Schicht umfasst, wobei die letzte Schicht einen Bereich von numerischen Werten erhöht, die der ersten Ausgabe zugeordnet sind; das erste Codewort zumindest teilweise basierend auf der ersten Ausgabe berechnet wird; der Diskriminator eine oder mehrere zweite Ausgaben unter Verwendung einer bidirektionalen Encoder-Darstellung von Transformatoren (BERT) berechnet, wobei die eine oder mehreren zweiten Ausgaben zumindest teilweise auf dem ersten Codewort und dem zweiten Codewort basieren; und das eine oder die mehreren neuronalen Netze durch das GAN zumindest teilweise basierend auf der einen oder den mehreren zweiten Ausgaben trainiert werden.
System nach Anspruch 11, wobei die eine oder mehrere zweite Ausgaben Informationen etwa darüber umfassen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt, und Informationen, die Unterschiede zwischen dem ersten Codewort und dem zweiten Codewort anzeigen.
System nach Anspruch 11, wobei das erste Codewort einen Satz von Werten umfasst und jeder Wert in dem Satz von Werten durch Bestimmen eines Maximalwertes aus einem Abschnitt der ersten Ausgabe erzeugt wird.
System nach Anspruch 11, wobei das zweite Codewort einen Satz von Werten umfasst und jeder Wert in dem Satz von Werten einen Maximalwert aus einem Abschnitt des zweiten Bildes anzeigt.
System nach Anspruch 10, wobei das erste Codewort und das zweite Codewort zumindest teilweise basierend auf einer ersten Zusammenfassung von einer oder mehreren ersten Regionen innerhalb des ersten Bildes und einer zweiten Zusammenfassung von einer oder mehreren zweiten Regionen innerhalb des zweiten Bildes erzeugt werden.
System nach Anspruch 10, wobei ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) einen oder mehrere Trainingswerte bestimmt, die anzeigen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt.
Maschinenlesbares Medium mit einem darauf gespeicherten Satz von Anweisungen, die, wenn sie von einem oder mehreren Prozessoren durchgeführt werden, den einen oder die mehreren Prozessoren veranlassen, mindestens: ein oder mehrere neuronale Netze zu trainieren, basierend, zumindest teilweise, darauf, ob ein erstes Codewort, das von einem ersten Trainingsbild erzeugt wurde, mit einem zweiten Codewort übereinstimmt, das von einem zweiten Trainingsbild erzeugt wurde.
Maschinenlesbares Medium nach Anspruch 17, wobei: das erste Codewort eine erste Zusammenfassung eines ersten unterschiedlichen Abschnitts aus dem ersten Trainingsbild umfasst; das zweite Codewort eine zweite Zusammenfassung eines zweiten unterschiedlichen Abschnitts aus dem zweiten Trainingsbild umfasst; ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) einen ersten Trainingswert berechnet, der zumindest teilweise auf dem ersten Codewort basiert; der BERT einen Satz von zweiten Trainingswerten basierend, zumindest teilweise, auf dem ersten Codewort und dem zweiten Codewort berechnet; und der erste Trainingswert und der Satz der zweiten Trainingswerte verwendet werden, um das eine oder die mehreren neuronalen Netze zu trainieren.
Maschinenlesbares Medium nach Anspruch 18, wobei der erste Trainingswert Informationen umfasst, die anzeigen, dass das erste Codewort mit dem zweiten Codewort übereinstimmt.
Maschinenlesbares Medium nach Anspruch 18, wobei der Satz der zweiten Trainingswerte numerische Werte umfasst, die Unterschiede zwischen dem ersten Codewort und dem zweiten Codewort anzeigen.
Maschinenlesbares Medium nach Anspruch 18, wobei das eine oder die mehreren neuronalen Netze durch ein generatives adverses Netz (GAN) trainiert werden, wobei das GAN Folgendes umfasst: einen Generator, der eine oder mehrere erste Schichten des neuronalen Netzes und eine zweite Schicht des neuronalen Netzes umfasst, wobei die zweite Schicht des neuronalen Netzes einen Bereich von Werten erhöht, der dem ersten Trainingsbild zugeordnet ist; und einen Diskriminator, der den BERT umfasst.
Maschinenlesbares Medium nach Anspruch 18, wobei das erste Codewort eine Sequenz von Werten umfasst und jeder Wert in der Sequenz von Werten ein Durchschnittswert aus einem individuellen Abschnitt der verschiedenen Abschnitte aus dem ersten Trainingsbild ist.
Maschinenlesbares Medium nach Anspruch 18, wobei das zweite Codewort eine Sequenz von Werten umfasst und jeder Wert in der Sequenz von Werten ein Durchschnittswert aus einem individuellen Abschnitt der verschiedenen Abschnitte aus dem zweiten Trainingsbild ist.
Maschinenlesbares Medium nach Anspruch 17, wobei ein bidirektionaler Encoder von Darstellungen von Transformatoren (BERT) einen oder mehrere Trainingswerte bestimmt, die anzeigen, ob das erste Codewort mit dem zweiten Codewort übereinstimmt.
Verfahren, umfassend: Trainieren eines oder mehrerer neuronaler Netze, die zumindest teilweise darauf basieren, ob eine aus einem ersten Trainingsbild berechnete erste Information mit einer aus einem zweiten Trainingsbild berechneten zweiten Information übereinstimmt, wobei die erste Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des ersten Trainingsbildes basiert und die zweite Information zumindest teilweise auf verschiedenen Abschnitten innerhalb des zweiten Trainingsbildes basiert.
Verfahren nach Anspruch 25, ferner umfassend: Berechnen der ersten Information durch Bestimmen einer ersten Sequenz, die die verschiedenen Abschnitte innerhalb des ersten Trainingsbildes darstellt; Berechnen der zweiten Information durch Bestimmen einer zweiten Sequenz, die die verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes darstellt; Berechnen einer dritten Information durch einen Diskriminator, zumindest teilweise basierend auf der ersten Information; Berechnen einer vierten Information durch den Diskriminator, zumindest teilweise basierend auf der ersten Information und der zweiten Information; und Trainieren des einen oder mehrerer neuronaler Netze, zumindest teilweise basierend auf der dritten Information und der vierten Information.
Verfahren nach Anspruch 26, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, wobei der BERT zum Berechnen der dritten Information und der vierten Information verwendet werden kann.
Verfahren nach Anspruch 26, wobei die erste Sequenz einen oder mehrere Werte umfasst, wobei jeder der ein oder mehreren Werte einen ganzzahligen Maximalwert für jeden der verschiedenen Abschnitte innerhalb des ersten Trainingsbildes anzeigt.
Verfahren nach Anspruch 26, wobei die zweite Sequenz einen oder mehrere Werte umfasst, wobei jeder der einen oder mehreren Werte einen ganzzahligen Maximalwert für jeden der verschiedenen Abschnitte innerhalb des zweiten Trainingsbildes anzeigt.
Verfahren nach Anspruch 26, wobei die dritte Information eine Anzeige umfasst, dass die erste Information mit der zweiten Information übereinstimmt.
Verfahren nach Anspruch 26, wobei die vierte Information einen oder mehrere Werte umfasst, die den Unterschieden zwischen der ersten Information und der zweiten Information entsprechen.
Verfahren nach Anspruch 25, ferner umfassend das Trainieren des einen oder der mehreren neuronalen Netze unter Verwendung eines generativen adversen Netzes, wobei das generative adverse Netz einen Generator und einen Diskriminator umfasst, wobei der Diskriminator einen bidirektionalen Encoder von Darstellungen von Transformatoren (BERT) umfasst, um zu bestimmen, dass die erste Information mit der zweiten Information übereinstimmt.
Verfahren nach Anspruch 25, wobei: das erste Trainingsbild eine erste Art von medizinischem Bild ist, das gemäß einer ersten Bildgebungstechnik aufgenommen wurde; das zweite Trainingsbild eine zweite Art von medizinischem Bild ist, das gemäß einer zweiten Bildgebungstechnik aufgenommen wurde; und das zweite Trainingsbild medizinische Informationen umfasst, die in dem ersten Trainingsbild fehlen.