DE112020005364T5

DE112020005364T5 - Api für rekurrente neuronale netze

Info

Publication number: DE112020005364T5
Application number: DE112020005364.4T
Authority: DE
Inventors: Bastiaan Joannes Matheus Aarts; Xiangyun Kong; Dz-ching Ju; Yuan Lin
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-12-18
Filing date: 2020-12-15
Publication date: 2022-09-15
Also published as: WO2021126883A1; GB202205964D0; JP2023507059A; CN114730373A; KR20220079975A; GB2603716A; AU2020404936A1; US20210192314A1

Abstract

Vorrichtungen, Systeme und Verfahren zur Implementierung eines rekurrenten neuronalen Netzes. Bei mindestens einer Ausführungsform empfängt eine Anwendungsprogrammierschnittstelle einen oder mehrere API-Aufrufe, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und führt ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition aus.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität für die am 18. Dezember 2019 eingereichte US-Patentanmeldung Nr. 16/719,718 mit dem Titel „API FOR RECURRENT NEURAL NETWORKS“, deren gesamter Inhalt durch Inbezugnahme in vollem Umfang und für alle Zwecke hierin aufgenommen ist.
TECHNISCHES GEBIET
Mindestens eine Ausführungsform betrifft eine Anwendungsprogrammierschnittstelle zur Implementierung eines rekurrenten bzw. rückgekoppelten neuronalen Netzes.
HINTERGRUND
Code zur Ausführung von rekurrenten neuronalen Netzen kann komplex sein und zu ineffizientem Code führen. Anwendungsprogrammierschnittstellen („APIs“) zum Implementieren von rekurrenten neuronalen Netzen können verbessert werden.
Figurenliste

1 zeigt ein Beispiel für die Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
2 zeigt ein Beispiel für eine Anwendungsprogrammierschnittstelle zur Definition und Ausführung eines rekurrenten neuronalen Netzes unter Verwendung einer Anwendungsprogrammierschnittstelle gemäß mindestens einer Ausführungsform;
3 zeigt ein Beispiel für einen eingeschränkten Zugriff auf einen Tensor während der Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
4 illustriert ein Beispiel für ein Verfahren zur Definition und Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
5 zeigt ein Beispiel für Aspekte der Ausführung eines bidirektionalen rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
6 zeigt ein Beispiel für Aspekte der Ausführung eines ausgefransten (ragged) rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
7 illustriert ein Beispiel für eine Verkettung während der Ausführung eines bidirektionalen rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Beispiel für ein Verfahren zur Verwendung einer Anwendungsprogrammierschnittstelle zur Definition und Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform;
9A illustriert eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
9B illustriert eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
10 veranschaulicht das Training und den Einsatz eines neuronalen Netzes gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
12A zeigt ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
12B zeigt ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug von 12A gemäß mindestens einer Ausführungsform;
12C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 12A gemäß mindestens einer Ausführungsform illustriert;
12D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 12A gemäß mindestens einer Ausführungsform darstellt;
13 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
14 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
15 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17E und 17F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
18 illustriert beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
19A und 19B illustrieren beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
20A und 20B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
21 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
22A illustriert einen Parallelprozessor gemäß mindestens einer Ausführungsform;
22B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
22C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
22D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
23 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
24 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
25 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform illustriert;
26 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
27 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform zeigt;
28 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehrerer Ausführungsformen;
29 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
30 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
31 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
32 ist ein Blockdiagramm von zumindest Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
33A und 33B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
34 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
35 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
36 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
37 illustriert einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
38 ist ein beispielhaftes Datenablaufdiagramm für eine weiterentwickelte Rechenpipeline gemäß mindestens einer Ausführungsform;
39 ist eine Systemdarstellung für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen des maschinellen Lernens in einer weiterentwickelten Rechenpipeline gemäß mindestens einer Ausführungsform;
40 beinhaltet eine beispielhafte Veranschaulichung einer weiterentwickelten Rechenpipeline zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform;
41A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform;
41B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
42A veranschaulicht ein Datenablaufdiagramm für ein Verfahren zum Trainieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform; und
42B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 illustriert ein Beispiel für die Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform.
Bei mindestens einer Ausführungsform umfasst ein beispielhaftes Verfahren 100 zum Ausführen eines rekurrenten neuronalen Netzes die Verwendung einer Anwendungsprogrammierschnittstelle. Bei mindestens einer Ausführungsform umfasst eine graphenbasierte Anwendungsprogrammierschnittstelle Funktionen zur Definition eines Graphen zur Darstellung einer Struktur eines neuronalen Netzes. Bei mindestens einer Ausführungsform werden dem Graphen Tensoren und Operationen, die mit diesen Tensoren arbeiten, hinzugefügt. Bei mindestens einer Ausführungsform weisen die Operationen beispielsweise Faltungen, allgemeine Matrixmultiplikationen (General Matrix Multiplication „GEMMs“), punktweise Operationen und Aktivierungen auf. Bei mindestens einer Ausführungsform werden ein oder mehrere Tensoren, die mit der Definition des Graphs verbunden sind, als Eingabetensoren markiert. Bei mindestens einer Ausführungsform werden ein oder mehrere Tensoren, die mit der Definition des Graphs verbunden sind, als Ausgabetensoren markiert.
Bei mindestens einer Ausführungsform umfasst die Anwendungsprogrammierschnittstelle Funktionen zur Definition eines verschachtelten Graphen. In einer Ausführungsform kann der Graph mit Hilfe einer Funktion der genannten Programmierschnittstelle zu einem anderen Graph hinzugefügt werden.
Bei mindestens einer Ausführungsform umfasst der Graph einen Knoten und zugehörige Kanten. Bei mindestens einer Ausführungsform ist der Knoten mit Operationen und Tensoren verbunden. Bei mindestens einer Ausführungsform weisen die Operationen solche wie Faltungen, allgemeine Matrixmultiplikationen („GEMMs“), punktweise Operationen und Aktivierungen auf. Bei mindestens einer Ausführungsform stellen die Tensoren Daten dar, die von einer oder mehreren Operationen referenziert werden. Bei mindestens einer Ausführungsform entsprechen die einem Graphknoten zugeordneten Kanten dem Datenfluss zwischen den Knoten.
Bei mindestens einer Ausführungsform wird ein Graph zum Darstellen eines rekurrenten neuronalen Netzes verwendet, indem dem Graphen ein Rückkopplungsattribut 110 zugeordnet wird. Bei mindestens einer Ausführungsform ist der Graph ein verschachtelter Graph. Bei mindestens einer Ausführungsform wird durch die Zuordnung einer Rückkopplungseigenschaft zu einem Graphen die Rückkopplung oder Schleifenbildung zu einem Attribut des Graphen. Bei mindestens einer Ausführungsform bietet die Verwendung der Rückkopplungseigenschaft in einer Anwendungsprogrammierschnittstelle einen technischen Vorteil gegenüber der Verwendung einer while-Schleife oder eines ähnlichen Programmierkonstrukts, das die Konstruktion separater Graphen zur Darstellung von Header-, Body- und Exit-Abschnitten der while-Schleife erfordern kann.
Bei mindestens einer Ausführungsform ist das Rückkopplungsattribut mit einer Schleifenanzahl verbunden, die eine Anzahl von auszuführenden Iterationen beschreiben kann. Bei mindestens einer Ausführungsform weist eine Schleifenanzahl mindestens einen skalaren Wert oder einen skalaren Tensor auf. Bei mindestens einer Ausführungsform nimmt eine Anwendungsprogrammierschnittstelle einen skalaren Tensor und registriert ihn als Schleifenzähler für einen rekurrenten Graphen. Bei mindestens einer Ausführungsform wird, wenn eine Schleifenanzahl als konstanter Wert angegeben wird, wie z. B. ein skalarer Ganzzahlwert oder ein skalarer Tensor vom Typ konstante Ganzzahl, die Schleifenanzahl zur Kompilierungszeit verwendet, um eine Anzahl von Iterationen eines zugehörigen rekurrenten Graphen zu bestimmen.
Bei mindestens einer Ausführungsform nimmt eine Anwendungsprogrammierschnittstelle zur Unterstützung von rekurrenten neuronalen Netzen variabler Länge einen Tensor, dessen Wert nach jeder Iteration berechnet wird. Bei mindestens einer Ausführungsform wird ein Tensor vom Typ Boolean verwendet. Bei mindestens einer Ausführungsform erfolgt eine weitere Iteration, wenn der Tensor als wahr bzw. true ausgewertet wird, und wenn er falsch bzw. false ist, wird die Auswertung einer zugehörigen Schleife beendet. Bei mindestens einer Ausführungsform wird der Tensor als ein Steuerungstensor beschrieben.
Bei mindestens einer Ausführungsform ist eine Schleifenanzahl nicht explizit angegeben. Bei mindestens einer Ausführungsform wird angenommen, dass die Schleifenanzahl für einen rekurrenten Graphen gleich der äußeren Dimension einer Eingabefolge des rekurrenten Graphen ist.
Bei mindestens einer Ausführungsform umfasst ein beispielhaftes Verfahren 100 zum Ausführen eines rekurrenten neuronalen Netzes eine Definitionsphase 102 und eine Ausführungsphase 104.
In einer Ausführungsform umfasst ein beispielhaftes Verfahren 100 eine Definitionsphase 102, in der ein oder mehrere Graphen definiert werden. Bei mindestens einer Ausführungsform umfasst ein Graph eine oder mehrere von einer Eingabeschicht 104, einer verborgenen Schicht 106 und einer Ausgabeschicht 108. Bei mindestens einer Ausführungsform bilden eine beliebige Eingabeschicht 104, verborgene Schicht 106 und Ausgabeschicht 108 einen Graphen. Bei mindestens einer Ausführungsform ist ein Rückkopplungsattribut 110 dem Graphen zugeordnet. Bei mindestens einer Ausführungsform ist ein Rückkopplungsattribut 110 mit einer Schleifenanzahl verknüpft.
In einer Ausführungsform umfasst ein beispielhaftes Verfahren 100 eine Ausführungsphase 104. Bei mindestens einer Ausführungsform nimmt ein rekurrentes neuronales Netz eine Folge von Eingaben auf, wobei ein Element t einer Eingabefolge in einer entsprechenden Iteration t eines entsprechenden Graphen verwendet wird. Die Ausführung des Graphen kann eine entsprechende Folge von Ausgaben erzeugen, die eine Ausgabe aufweisen, die durch eine letzte Iteration erzeugt wird.
Bei mindestens einer Ausführungsform ist ein Iterationsattribut mit einem Tensor assoziiert, um eine Assoziation mit der Iteration eines rekurrenten Graphen anzuzeigen. Bei mindestens einer Ausführungsform zeigt die Assoziation mit dem Iterationsattribut an, dass der Zugriff auf den Tensor in einer gegebenen Iteration auf einen Ausschnitt beschränkt ist, der der genannten Iteration entspricht. Bei mindestens einer Ausführungsform entspricht ein mit einer Iteration assoziierter Ausschnitt einem Ausschnitt, der durch eine feste äußere Dimension definiert ist, wie ein Ausschnitt, der durch das Element t der äußeren Dimension während der Iteration t definiert ist. Bei mindestens einer Ausführungsform sind die Zugriffsbeschränkungen derart, dass die Ausführungsform es auf der Grundlage von Beschränkungen, die durch eine Anwendungsprogrammierschnittstelle und/oder einen Compiler der Ausführungsform auferlegt werden, unmöglich macht, ein Element zu lesen oder zu schreiben, das nicht einem aktuellen Iterationsindex entspricht. Bei mindestens einer Ausführungsform wird der Zugriff auf andere Elemente ermöglicht, aber gesteuert oder anderweitig eingeschränkt. Bei mindestens einer Ausführungsform ist ein konstanter Offset zulässig. Zum Beispiel wird bei mindestens einer Ausführungsform ein konstanter Offset über eine Anwendungsprogrammierschnittstelle angegeben und so interpretiert, dass der Zugriff auf Daten aus einer früheren Iteration möglich ist.
Bei mindestens einer Ausführungsform kann das Iterationsattribut eine Iterationsrichtung angeben, z. B. vorwärts oder rückwärts. Bei mindestens einer Ausführungsform kann das Iterationsattribut einem Transpositionsattribut zugeordnet sein.
Bei mindestens einer Ausführungsform ist das rekurrente neuronale Netz rekurrenten Daten zugeordnet. Zum Beispiel kann das rekurrente neuronale Netz einen verborgenen Zustand aufweisen, und ein langes Kurzzeitgedächtnis (Long Short-Term Memory (LSTM) kann einen zusätzlichen Zellzustand aufweisen. Bei mindestens einer Ausführungsform werden die rekurrenten Daten typischerweise in Iteration t gelesen, in derselben Iteration mit einem neuen Wert aktualisiert und in Iteration t+1 erneut gelesen. Bei mindestens einer Ausführungsform wird ein rekurrenter Datentensor als Eingabe oder live-in markiert, um die verborgenen Zuständen oder Zellzuständen zugeordneten Daten zu identifizieren.
Bei mindestens einer Ausführungsform identifiziert ein Compiler die Ausgabedaten. Bei mindestens einer Ausführungsform wird ein rekurrenter Tensor nicht für einen rekurrenten Graphen ausgegeben, sondern nur über Iterationen hinweg ausgegeben. Zum Beispiel kann der Zellzustand einiger LSTMs in einem rekurrenten Tensor gespeichert werden, der als Ausgabe über Iterationen hinweg dient, aber nicht für einen rekurrenten Graphen ausgegeben wird.
Bei mindestens einer Ausführungsform umfasst die Ausführungsphase 104 ein Abwickeln eines definierten rekurrenten neuronalen Netzes 120 in entsprechende neuronale Netze 122, 124, 126, bei denen die Eingabe in ein Netz auf der Ausgabe eines vorherigen Netzes basiert. Bei mindestens einer Ausführungsform umfasst die Ausführungsphase 104 eine Auswertung eines ersten entrollten neuronalen Netzes 122 auf der Grundlage eines anfänglichen Satzes von Eingaben, um eine Ausgabe zu erzeugen, die an ein nachfolgendes neuronales Netz 124 geliefert wird. Die Ausgabe dieses neuronalen Netzes 124 wird dann als Eingabe für ein weiteres nachfolgendes neuronales Netz 126 bereitgestellt, und so weiter, bis eine erforderliche Anzahl von Iterationen abgeschlossen ist.
2 zeigt ein Beispiel 200 einer Anwendungsprogrammierschnittstelle zum Definieren und Ausführen eines rekurrenten neuronalen Netzes unter Verwendung einer Anwendungsprogrammierschnittstelle gemäß mindestens einer Ausführungsform.
Bei mindestens einer Ausführungsform umfasst der Quellcode 202 Aufrufe von Funktionen, die durch eine Anwendungsprogrammierschnittstelle zur Implementierung rekurrenter neuronaler Netze definiert sind. Bei mindestens einer Ausführungsform verweist der Quellcode 202 auf API-Definitionen 204. Bei mindestens einer Ausführungsform können die API-Definitionen 204 zusätzlichen Quellcode, wie Header-Dateien, oder andere Dateien oder Metadaten umfassen, die in der Lage sind, Definitionen relevanter Funktionen der Anwendungsprogrammierschnittstelle bereitzustellen.
Bei mindestens einer Ausführungsform umfassen die API-Definitionen 204 eine oder mehrere Funktionen wie graph_create, create_operation, create_sensor, set_graph, set_recurrent, set_recurrent_count_tensor und set_recurrent_control_tensor, set_input und set_output.
Bei mindestens einer Ausführungsform wird eine lexikalische und semantische Analyse 206 von einem Compiler durchgeführt, um eine Zwischendarstellung 208 der durch den Quellcode 202 definierten Anweisungen zu erzeugen. Bei mindestens einer Ausführungsform stellt eine Zwischendarstellung 208 den entsprechenden Quellcode 202 dar, jedoch in einem Format, das eine anschließende Übersetzung in ausführbare Anweisungen 214 erleichtert.
Bei mindestens einer Ausführungsform optimiert ein Compiler eine Zwischendarstellung 208, um eine optimierte Darstellung 210 zu erzeugen. Bei mindestens einer Ausführungsform stellt eine optimierte Darstellung 210 ein funktionales Äquivalent eines Programms dar, das durch den entsprechenden Quellcode 202 beschrieben ist, aber zur Verbesserung der Leistung neu geordnet oder umstrukturiert wurde. Bei mindestens einer Ausführungsform weisen die Optimierungen eine oder mehrere von Folgendem auf: Schleifenfusion (loop fusion), Schleifenaufteilung (loop fission), Schleifenentrollen (Loop-Unrolling), Datenflussanalyse, Parallelisierung, automatische Vektorisierung usw. Diese Beispiele dienen der Veranschaulichung und sollen als solche nicht so ausgelegt werden, dass der Umfang einer möglichen Ausführungsform auf diejenigen beschränkt ist, die die angegebenen spezifischen Beispiele aufweisen.
Bei mindestens einer Ausführungsform erzeugt ein Compiler ausführbare Anweisungen 214 aus einer optimierten Darstellung 210. Bei mindestens einer Ausführungsform erzeugt der Compiler auch ausführbare Anweisungen 214, die auf den in einer API-Bibliothek 212 definierten Anweisungen basieren oder diese aufweisen. Bei mindestens einer Ausführungsform umfasst die API-Bibliothek 212 Zwischen- oder ausführbare Anweisungen, die in API-Definitionen 204 beschriebene Funktionen implementieren.
Bei mindestens einer Ausführungsform werden die ausführbaren Anweisungen 214 von einem kompatiblen Rechensystem ausgeführt. Bei mindestens einer Ausführungsform bewirkt die Ausführung der ausführbaren Anweisungen 214 die Definition und Auswertung eines rekurrenten neuronalen Netzes gemäß den im Quellcode 202 bereitgestellten Anweisungen. Bei mindestens einer Ausführungsform wird die Auswertung auf der Grundlage verschiedener Verfahren optimiert, die vorab in Bezug auf 2 beschrieben sind.
3 zeigt ein Beispiel 300 für den eingeschränkten Zugriff auf einen Tensor während der Ausführung eines rekurrenten neuronalen Netzes, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird in einem Beispiel 310 ein rekurrentes neuronales Netz auf der Grundlage eines Graphen ausgeführt, der über eine Ausführungsform einer Anwendungsprogrammierschnittstelle definiert ist. Bei mindestens einer Ausführungsform weist die Definition eine Assoziation zwischen dem Graphen und einer Rückkopplungseigenschaft sowie eine Assoziation mit einem Tensor 302 auf. Bei mindestens einer Ausführungsform ist der Tensor 302 ein Eingabetensor. Bei mindestens einer Ausführungsform ist der Tensor 302 zumindest einer von einem Eingabetensor, einem Ausgabetensor, einem Tensor zum Speichern eines verborgenen Zustands und einem Tensor zum Speichern eines Zellzustands.
Bei mindestens einer Ausführungsform werden TensorZugriffsbeschränkungen 306 auferlegt, so dass der Zugriff auf den Tensor 302 in einer gegebenen Iteration auf einen Ausschnitt 304 beschränkt ist, der einer aktuellen Iteration entspricht. Zum Beispiel wird in 3 die Iteration t eines Graphen durch ein entrolltes neuronales Netz 308 dargestellt. Während der Auswertung des entrollten neuronalen Netzes 308 ist der Zugriff auf den Tensor 302 auf den Ausschnitt 304 beschränkt, der einer äußeren Dimension des Tensors 302 entspricht, d.h. einem Ausschnitt, der durch das Element t der genannten äußeren Dimension während der Iteration t definiert ist. Bei mindestens einer Ausführungsform werden die Tensorzugriffsbeschränkungen 306 von einer Anwendungsprogrammierschnittstelle und/oder einem Compiler auferlegt, um das Lesen oder Schreiben eines Elements zu verhindern, das nicht mit der aktuellen Iteration t übereinstimmt. Bei mindestens einer Ausführungsform wird der Zugriff auf andere Elemente eingeschränkt, aber möglich gemacht, z. B. durch Angabe eines konstanten Offsets. Zum Beispiel wird bei mindestens einer Ausführungsform ein konstanter Offset über eine Anwendungsprogrammierschnittstelle angegeben und so interpretiert, dass er den Zugriff auf Daten aus einer früheren Iteration, wie z.B. der Iteration t-1, ermöglicht.
4 zeigt ein Beispiel für ein Verfahren zur Definition und Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst ein Beispiel 400 zum Definieren und Ausführen eines rekurrenten neuronalen Netzes die in 4 dargestellten Elemente. Obwohl sie als eine Abfolge von Schritten dargestellt ist, sollte die dargestellte Abfolge nicht so verstanden werden, dass sie den Umfang möglicher Ausführungsformen nur auf diejenigen Ausführungsformen beschränkt, die der dargestellten Abfolge entsprechen. Beispielsweise können die dargestellten Schritte, sofern dies nicht logisch erforderlich ist, neu geordnet oder parallel durchgeführt werden. Zumindest bei einigen Ausführungsformen können bestimmte Schritte weggelassen werden. Bei mindestens einigen Ausführungsformen können zusätzliche Schritte hinzugefügt werden.
Bei mindestens einer Ausführungsform wird bei 402 ein Graph so definiert, dass seine Struktur einem neuronalen Netz entspricht. Zum Beispiel kann ein Graph mit Knoten definiert werden, die eine Eingabeschicht, eine verborgene Schicht und eine Ausgabeschicht eines neuronalen Netzes bilden.
Bei mindestens einer Ausführungsform wird bei 404 eine Rückkopplungseigenschaft dem definierten Graphen zugeordnet. Bei mindestens einer Ausführungsform wird bei 404 auch eine entsprechende Schleifenanzahl mit dem definierten Graphen verknüpft. Bei mindestens einer Ausführungsform umfasst die Schleifenanzahl einen skalarwertigen Tensor. Bei mindestens einer Ausführungsform ist der definierte Graph anstelle einer Schleifenanzahl mit einem Steuerungstensor verknüpft. Bei mindestens einer Ausführungsform wird keine Schleifenanzahl und kein Steuerungstensor geliefert, und stattdessen wird eine Schleifenanzahl auf der Grundlage einer Größe einer äußeren Dimension des Eingabetensors abgeleitet.
Bei mindestens einer Ausführungsform werden bei 406 der Eingabe- und der Ausgabetensor einem definierten Graphen zugeordnet.
Bei mindestens einer Ausführungsform wird bei 408 ein Scan-Attribut mit dem Eingabe- und dem Ausgabetensor verknüpft. Bei mindestens einer Ausführungsform zeigt die Assoziation zwischen einem Tensor und einem Iterationsattribut an, dass der Zugriff auf den Tensor in einer gegebenen Iteration auf einen Ausschnitt beschränkt ist, der dieser Iteration entspricht. Bei mindestens einer Ausführungsform wird der Zugriff auf andere Ausschnitte, wie z.B. auf Ausschnitt t-1 oder t+1, während einer gegebenen Iteration t ermöglicht. Bei mindestens einer Ausführungsform wird dieser Zugriff dem Compiler mitgeteilt, so dass dieser Compiler auf der Grundlage von Annahmen darüber, auf welche Ausschnitte eines Tensors während einer gegebenen Iteration zugegriffen wird, optimieren kann. Bei mindestens einer Ausführungsform entspricht ein Scan-Attribut einem Iterationsattribut oder wird als solches beschrieben.
Bei mindestens einer Ausführungsform wird bei 410 ein definiertes neuronales Netz als rekurrentes neuronales Netz ausgeführt, basierend auf bereitgestellten Eingabe/Ausgabe-Tensoren. Bei mindestens einer Ausführungsform basiert eine Anzahl von Iterationen zur Ausführung des rekurrenten neuronalen Netzes auf einer Schleifenanzahl, einem Steuerungstensor oder der äußeren Dimension des Eingabetensors, wie es in Bezug auf Element 404 beschrieben ist.
5 illustriert ein Beispiel 500 von Aspekten der Ausführung eines bidirektionalen rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform verbindet ein bidirektionales rekurrentes neuronales Netz eine oder mehrere Schichten des rekurrenten neuronalen Netzes in einer Richtung mit einer entsprechenden Schicht oder mehreren entsprechenden Schichten des rekurrenten neuronalen Netzes in einer entgegengesetzten Richtung. Bei mindestens einer Ausführungsform werden bidirektionale rekurrente neuronale Netze in Verbindung mit einer Anwendung verwendet, die eine kontextbezogene Wahrnehmung oder Analyse einer Sequenz sowohl in Vorwärts- als auch in Rückwärtszeitrichtung beinhaltet.
Bei mindestens einer Ausführungsform umfasst eine Sequenz 502 eine Reihe von Aufrufen von Funktionen der Anwendungsprogrammierschnittstelle, die möglicherweise andere Funktionen und Operationen einschließen. Bei mindestens einer Ausführungsform umfasst die Sequenz eine Operation 506 zur Ausführung eines Graphen, eine Operation 508 zur Umkehrung des Graphen und eine Operation 510 zur Ausführung des umgekehrten Graphen.
Bei mindestens einer Ausführungsform erkennt ein Compiler eine Sequenz 502, die Operationen zum Ausführen eines Graphen, zum Umkehren des Graphen und zum Ausführen des umgekehrten Graphen umfasst. Bei mindestens einer Ausführungsform entsprechen diese Operationen einem Muster 504 zum Ausführen eines bidirektionalen rekurrenten neuronalen Netzes. Bei mindestens einer Ausführungsform erkennt ein Compiler das Muster 504 und optimiert die Ausführung des bidirektionalen rekurrenten neuronalen Netzes auf der Grundlage der Erkennung des Musters 504.
6 illustriert ein Beispiel für Aspekte der Ausführung eines ausgefransten bzw. ragged rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst ein Beispiel 600 für die Ausführung eines ausgefransten neuronalen Netzes die Verwendung eines Eingabetensors 602 gepaart mit einem Gültigkeitstensor 604.
Bei mindestens einer Ausführungsform ist das ausgefranste rekurrente neuronale Netz ein rekurrentes neuronales Netz, in dem der Eingabetensor, wie der dargestellte Eingabetensor 602, variable Sequenzlängen für einen gegebenen Stapel umfasst. Zum Beispiel hat bei mindestens einer Ausführungsform jeder Stapel 606 eines Eingabetensors 602 eine Sequenz 608 mit einer anderen Länge. So hat in diesem Beispiel Stapel b1 die Sequenzlänge 5, Stapel b2 die Sequenzlänge 6, Stapel b3 die Sequenzlänge 4 und Stapel b4 die Sequenzlänge 3. Bei mindestens einer Ausführungsform sind Elemente des Eingabetensors 602, die über die Sequenzlänge für einen bestimmten Stapel hinausgehen, ungültig.
Bei mindestens einer Ausführungsform ist ein Gültigkeitstensor 604 mit dem Eingabetensor 602 verbunden. Bei mindestens einer Ausführungsform wird eine Funktion der Anwendungsprogrammierschnittstelle verwendet, um den Eingabetensor mit dem zugehörigen Gültigkeitstensor 604 bereitzustellen oder um den vorhandenen Eingabetensor mit dem Gültigkeitstensor zu verknüpfen. Bei mindestens einer Ausführungsform wird die von dem Gültigkeitstensor 604 bereitgestellte Funktionalität durch eine Funktion ersetzt, die einen auf den Parametern Stapelnummer und Iterationsnummer basierenden Gültigkeitsindikator zurückgibt.
Bei mindestens einer Ausführungsform umfasst der Gültigkeitstensor 604 boolesche Einträge, deren Werte anzeigen, ob ein entsprechender Eintrag in dem Eingabetensor gültig ist oder nicht. Zum Beispiel wird ein Eintrag bei (b2, t1) im Gültigkeitstensor 604 auf true gesetzt, um anzuzeigen, dass ein entsprechender Eintrag, ebenfalls bei (b2, t1), gültig ist. Ebenso kann ein Eintrag im Gültigkeitstensor 604 bei (b2, t6) auf false gesetzt werden, um anzuzeigen, dass ein entsprechender Eintrag im Eingabetensor 602 ungültig ist.
7 zeigt ein Beispiel für die Verkettung während der Ausführung eines bidirektionalen rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst ein Beispiel 700 die Anwendung einer Eingabesequenz „I AM HERE“ für ein bidirektionales rekurrentes neuronales Netz. Bei mindestens einer Ausführungsform wird das bidirektionale rekurrente neuronale Netz gemäß den Verfahren angewendet, die in Bezug auf die in den 5 und 6 dargestellten Ausführungsformen beschrieben sind.
Bei mindestens einer Ausführungsform verwendet eine Vorwärtsanwendung eines bidirektionalen rekurrenten neuronalen Netzes eine Vorwärtseingabesequenz 702, und eine Rückwärtsanwendung des bidirektionalen rekurrenten neuronalen Netzes verwendet eine entsprechende Rückwärtseingabesequenz 704. Diese erzeugen eine Vorwärtsausgabesequenz 706 bzw. eine Rückwärtsausgabesequenz 708. Die Verkettung der Vorwärtsausgabesequenz 706 und der Rückwärtsausgabesequenz 708, wie in 7 gezeigt, erzeugt eine bidirektionale Ausgabesequenz 710.
Bei mindestens einer Ausführungsform umfasst eine Anwendungsprogrammierschnittstelle eine Verkettungsfunktion zum Kombinieren von Vorwärts- und Rückwärtsausgaben eines ausgefransten bzw. ragged bidirektionalen rekurrenten neuronalen Netzes.
Bei mindestens einer Ausführungsform umfasst der Quellcode zur Verwendung einer Ausführungsform einer Anwendungsprogrammierschnittstelle zur Ausführung eines ausgefransten bidirektionalen rekurrenten neuronalen Netzes Aufrufe von Funktionen der Programmiersprache und der Anwendungsprogrammierschnittstelle zur Durchführung einer Reduktionsoperation, zur Bereitstellung einer Schleifenanzahl, zur Bereitstellung eines Eingabetensors und zugehöriger Iterationsattribute, zur Durchführung einer Auswahloperation und zur Durchführung einer Reservierungsoperation. Bei mindestens einer Ausführungsform findet eine Reduktionsoperation eine maximale Sequenzlänge in einem Stapel. Bei mindestens einer Ausführungsform reserviert eine Reservierungsoperation die Reihenfolge der Elemente in einem Tensor, um ein bidirektionales rekurrentes neuronales Netz zu konstruieren.
Bei mindestens einer Ausführungsform nimmt eine Verkettungsoperation eine skalare Achse als Eingabe, die die Achse angibt, entlang der verkettet werden soll. Bei mindestens einer Ausführungsform werden nachfolgende Eingaben für die Verkettungsoperation verkettet, um einen Ausgabetensor zu erzeugen. Bei mindestens einer Ausführungsform werden bei einer Verkettungsoperation Elemente von Eingabetensoren in einen Ausgabetensor verschoben, ohne dass eine Berechnung mit Elementen des Eingabetensors durchgeführt wird.
Bei mindestens einer Ausführungsform optimiert ein Compiler die Leistung einer Verkettungsoperation. Bei mindestens einer Ausführungsform umfasst die Optimierung die Vermeidung von Datenbewegungen, indem eine Definition oder Ansicht eines Eingabetensors in einen Ausgabetensor geschrieben wird, ohne dass die zugrunde liegenden Daten kopiert werden. Bei mindestens einer Ausführungsform wird eine Location-Aliasing-Beziehung zwischen einem Ausgabetensor und einem Eingabetensor hergestellt. Bei mindestens einer Ausführungsform identifiziert ein Compiler Bedingungen, unter denen Verkettungsoptimierungen angewendet werden können. Bei mindestens einer Ausführungsform identifiziert ein Compiler die Bedingungen, unter denen Verkettungsoperationen eliminiert werden können. Bei mindestens einer Ausführungsform führt ein Compiler Optimierungen durch, um Verkettungsoperationen bei der Ausgabe von Iterationen des rekurrenten neuronalen Netzes zu eliminieren.
8 zeigt ein Beispiel für ein Verfahren zur Verwendung einer Anwendungsprogrammierschnittstelle zur Definition und Ausführung eines rekurrenten neuronalen Netzes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst ein Beispiel 800 zum Definieren und Ausführen eines rekurrenten neuronalen Netzes die in 8 dargestellten Elemente. Obwohl sie als Abfolge von Schritten dargestellt ist, sollte die dargestellte Abfolge nicht so verstanden werden, dass sie den Umfang möglicher Ausführungsformen nur auf diejenigen Ausführungsformen beschränkt, die der dargestellten Abfolge entsprechen. Beispielsweise können die dargestellten Schritte, sofern dies nicht logisch erforderlich ist, anders geordnet oder parallel durchgeführt werden. Zumindest bei einigen Ausführungsformen können bestimmte Schritte weggelassen werden. Bei mindestens einigen Ausführungsformen können zusätzliche Schritte hinzugefügt werden.
Bei mindestens einer Ausführungsform, bei 802, empfängt eine Anwendungsprogrammierschnittstelle einen oder mehrere API-Aufrufe, die eine Graphendefinition und ein Rückkopplungsattribut umfassen. Bei mindestens einer Ausführungsform entspricht ein API-Aufruf einem Funktionsaufruf.
Bei mindestens einer Ausführungsform werden ein oder mehrere API-Aufrufe durch Deklarationen oder Aufrufe der genannten API-Aufrufe im Quellcode erhalten. Bei mindestens einer Ausführungsform werden API-Aufrufe durch die Ausführung von Code zum Aufrufen der API-Aufrufe erhalten. Bei mindestens einer Ausführungsform werden die API-Aufrufe von einer Laufzeitbibliothek erhalten, die API-Funktionen implementiert, die dem einen oder den mehreren API-Aufrufen entsprechen.
Bei mindestens einer Ausführungsform umfassen ein oder mehrere API-Aufrufe einen API-Aufruf zur Verknüpfung eines Graphen mit einem Rückkopplungsattribut.
Bei mindestens einer Ausführungsform umfassen ein oder mehrere API-Aufrufe einen API-Aufruf zum Festlegen einer Schleifenanzahl.
Bei mindestens einer Ausführungsform umfassen ein oder mehrere API-Aufrufe einen API-Aufruf zum Einstellen eines Steuerungstensors.
Bei mindestens einer Ausführungsform sind die Effekte bzw. Auswirkungen der Ausführung von Funktionen einer API zur Definition und Ausführung eines rekurrenten neuronalen Netzes auf die jeweiligen Umgebungen der Funktionen beschränkt. Bei mindestens einer Ausführungsform kann diese Beschränkung der Effekte als konform mit einem funktionalen Programmierparadigma beschrieben werden. Bei mindestens einer Ausführungsform stützt sich ein Compiler bei der Optimierung der Ausführung eines rekurrenten neuronalen Netzes auf Annahmen, die durch diese Beschränkung der Effekte auferlegt werden.
Bei mindestens einer Ausführungsform, bei 804, erhält eine Anwendungsprogrammierschnittstelle einen oder mehrere API-Aufrufe, die einen Tensor einem Graphen zuordnen. Bei mindestens einer Ausführungsform wird ein Eingabetensor einem Graphen zugeordnet. Bei mindestens einer Ausführungsform wird ein Eingabe/Ausgabe-Tensor einem Graphen zugeordnet.
Bei mindestens einer Ausführungsform entspricht ein Tensor einem eindimensionalen, zweidimensionalen, dreidimensionalen oder n-dimensionalen Feld. Bei mindestens einer Ausführungsform wird eines oder werden mehrere der folgenden Elemente in einem Tensor gespeichert: Eingabedaten, verborgene Ausgaben, verborgene Eingaben, Zellzustand, verborgener Zustand und Ausgabedaten.
Bei mindestens einer Ausführungsform, bei 806, geht eine Anwendungsprogrammierschnittstelle zum Zwecke der Kompilierung und Optimierung davon aus, dass der Zugriff auf einen Tensor während jeder Iteration auf einen bestimmten Ausschnitt beschränkt ist. Bei mindestens einer Ausführungsform wird ein rekurrentes neuronales Netz zumindest teilweise auf der Grundlage eines Tensors ausgeführt, wobei der Zugriff auf den Tensor während einer Iteration der Ausführung des rekurrenten neuronalen Netzes auf einen Ausschnitt des Tensors beschränkt ist, der der Iteration entspricht. Bei mindestens einer Ausführungsform wird der Ausschnitt des Tensors, von dem ein Compiler annimmt, dass er zugänglich ist, nach jeder Iteration weiterbewegt.
Bei mindestens einer Ausführungsform erzeugt eine Anwendungsprogrammierschnittstelle bei 808 optimierte Anweisungen zur Ausführung eines rekurrenten neuronalen Netzes auf der Grundlage einer Graphendefinition. Bei mindestens einer Ausführungsform optimiert ein Compiler die Anweisungen. Bei mindestens einer Ausführungsform umfasst die Optimierung der Anweisungen die Minimierung des Verbrauchs von Rechenkapazität oder Rechenressourcen, wie z. B. Prozessorzeit oder Speicher, die bei der Ausführung eines rekurrenten neuronalen Netzes verwendet werden. Bei mindestens einer Ausführungsform umfasst die Optimierung der Befehle die Minimierung der für die Ausführung eines rekurrenten neuronalen Netzes erforderlichen Zeit.
Bei mindestens einer Ausführungsform wird die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen optimiert. Bei mindestens einer Ausführungsform basiert die Optimierung der Ausführung zumindest teilweise auf der Annahme des Compilers, dass der Zugriff auf einen Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist. Bei mindestens einer Ausführungsform ermöglicht diese Annahme einem Compiler, Optimierungen wie Schleifenfusion (loop fusion), Schleifenaufteilung (loop fission), Schleifenentrollen (Loop-Unrolling), Datenflussanalyse, Parallelisierung, automatische Vektorisierung usw. durchzuführen.
Bei mindestens einer Ausführungsform, bei 810, führt die Anwendungsprogrammierschnittstelle das rekurrente neuronale Netz aus. Bei mindestens einer Ausführungsform umfasst die Ausführung des rekurrenten neuronalen Netzes die Auswertung des rekurrenten neuronalen Netzes entsprechend den empfangenen API-Aufrufen.
Bei mindestens einer Ausführungsform veranlasst die Anwendungsprogrammierschnittstelle, wenn sie von einem oder mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren, zumindest teilweise auf der Grundlage der Erkennung einer Funktion, die den Graphen umkehrt, zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.
Bei mindestens einer Ausführungsform veranlasst die Anwendungsprogrammierschnittstelle, wenn sie von einem oder mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren zur Ausführung eines ausgefransten bzw. ragged rekurrenten neuronalen Netzes. Bei mindestens einer Ausführungsform wird ein API-Aufruf empfangen, um das rekurrente neuronale Netz mit einem Gültigkeitstensor zu verknüpfen, wie es in 6 dargestellt ist.
Bei mindestens einer Ausführungsform veranlasst die Anwendungsprogrammierschnittstelle, wenn sie von einem oder mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren zur Ausführung des bidirektionalen ausgefransten rekurrenten neuronalen Netzes. Bei mindestens einer Ausführungsform wird ein API-Aufruf empfangen, um das rekurrente neuronale Netz mit einem Gültigkeitstensor zu verknüpfen, wie es in 6 dargestellt ist. Bei mindestens einer Ausführungsform werden zur Minimierung der Datenbewegung die Verkettungsoperationen optimiert, wobei Verfahren verwendet werden, die mit den in 7 dargestellten Verfahren übereinstimmen.
INFERENZ- UND TRAININGSLOGIK
9A zeigt eine Inferenz- und/oder Trainingslogik 915, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details zur Inferenz- und/oder Trainingslogik 915 sind unten in Verbindung mit 9A und/oder 9B bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung einen Code- und/oder Datenspeicher 901 umfassen, um Vorwärts- und/oder Ausgabegewichte und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 915 einen Code- und/oder Datenspeicher 901 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkomma-Einheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie z. B. Graphencode, basierend auf einer Architektur eines neuronalen Netzes, dem der Code entspricht, Gewichte oder andere Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 901 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 901 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 901 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen sein. In mindestens einer Ausführungsform kann der Code und/oder der Code- und/oder Datenspeicher 901 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z.B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann eine Entscheidung, ob der Code- und/oder Code- und/oder Datenspeicher 901 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, davon abhängen, ob Speicher auf dem Chip oder außerhalb des Chips verfügbar ist, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Größe der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Datenstapel oder von einer Kombination dieser Faktoren.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung einen Code- und/oder Datenspeicher 905 umfassen, um Rückwärts- und/oder Ausgabe-Gewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das trainiert und/oder zum Inferieren in Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 905 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 915 einen Code- und/oder Datenspeicher 905 umfassen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der die Informationen über Gewichte und/oder andere Parameter geladen werden, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet).
In mindestens einer Ausführungsform verursacht ein Code, wie z. B. ein Graphencode, basierend auf einer Architektur eines neuronalen Netzes, der der Code entspricht, das Laden von Gewichts- oder anderen Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform kann jeder Teil des Codes und/oder des Datenspeichers 905 einen anderen On-Chip- oder Off-Chip-Datenspeicher umfassen, einschließlich des L1-, L2- oder L3-Cache oder des Systemspeichers eines Prozessors. In mindestens einer Ausführungsform kann ein beliebiger Teil des Codes und/oder des Datenspeichers 905 intern oder extern in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder Schaltungen enthalten sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 905 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 905 intern oder extern zu einem Prozessor ist, oder ob er beispielsweise DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder von einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 eine kombinierte Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 teilweise kombiniert und teilweise getrennt sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 901 und des Code- und/oder Datenspeichers 905 von einem anderen On-Chip- oder Off-Chip-Datenspeicher umfasst sein, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung eine oder mehrere arithmetische Logikeinheit(en) („ALU(s)“) 910, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, umfassen, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode (z.B. Graphencode), deren Ergebnis in einem Aktivierungsspeicher 920 gespeicherte Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von in Code- und/oder Datenspeicher 901 und/oder Code- und/oder Datenspeicher 905 gespeicherten Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden in einem Aktivierungsspeicher 920 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik generiert, die von ALU(s) 910 als Reaktion auf Ausführungsbefehle oder anderen Code ausgeführt wird, wobei in Code- und/oder Datenspeicher 905 und/oder Datenspeicher 901 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten verwendet werden, wie beispielsweise Vorgabewerten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, von denen beliebige oder alle in Code- und/oder Datenspeicher 905 oder Code- und/oder Datenspeicher 901 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind ALU(s) 910 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform ALU(s) 910 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z.B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 910 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Gruppe von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. Zentraleinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.) zugreifen können. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 901, der Code- und/oder Datenspeicher 905 und der Aktivierungsspeicher 920 einen Prozessor oder eine andere Hardware-LogikEinrichtung oder einer Schaltung teilen, während sie in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logik-Einrichtungen oder Schaltungen vorhanden sein können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 920 in einem anderen On-Chip- oder Off-Chip-Datenspeicher enthalten sein, einschließlich des L1-, L2- oder L3-Cachespeichers oder Systemspeichers eines Prozessors. Darüber hinaus kann der Code zum Inferenzieren und/oder Trainieren zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Hol-, Dekodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderer logischer Schaltungen eines Prozessors geholt und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 920 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 920 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Entscheidung, ob der Aktivierungsspeicher 920 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 9A dargestellte Inferenz- und/oder Trainingslogik 915 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung („ASIC“) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 9A gezeigte Inferenz- und/oder Trainingslogik 915 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie feldprogrammierbaren Gate-Arrays („FPGAs“), verwendet werden.
9B zeigt die Inferenz- und/oder Trainingslogik 915 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung eine Hardwarelogik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 9B dargestellte Inferenz- und/oder Trainingslogik 915 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z. B. der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 9B gezeigte Inferenz- und/oder Trainingslogik 915 in Verbindung mit Hardware der Zentraleinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z. B. feldprogrammierbaren Gate-Arrays (FPGAs), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung einen Code- und/oder Datenspeicher 901 und einen Code- und/oder Datenspeicher 905, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Vorgabewerten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, das in 9B gezeigt ist, ist jeder Code- und/oder Datenspeicher 901 und jeder Code- und/oder Datenspeicher 905 mit einer dedizierten Rechenressource assoziiert, wie z. B. Rechenhardware 902 bzw. Rechenhardware 906. In mindestens einer Ausführungsform umfasst jede der Berechnungshardware 902 und der Berechnungshardware 906 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 901 bzw. im Code- und/oder Datenspeicher 905 gespeichert sind, wobei das Ergebnis im Aktivierungsspeicher 920 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 901 und 905 und die entsprechende Rechenhardware 902 bzw. 906 verschiedenen Schichten eines neuronalen Netzes, so dass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 901/902“ aus Code- und/oder Datenspeicher 901 und Rechenhardware 902 als Eingabe für ein nächstes „Speicher-/Rechenpaar 905/906“ aus Code- und/oder Datenspeicher 905 und Rechenhardware 906 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechnerpaare 901/902 und 905/906 mehr als einer Schicht des neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) aufeinanderfolgend oder parallel zu den Speicher-Rechenpaaren 901/902 und 905/906 in die Inferenz- und/oder Trainingslogik 915 einbezogen werden.
TRAINING UND EINSATZ EINES NEURONALEN NETZES
10 zeigt gemäß mindestens einer Ausführungsform das Trainieren und den Einsatz eines tiefen neuronalen Netzes bzw. Deep Neural Network. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 1006 unter Verwendung eines Trainingsdatensatzes 1002 trainiert. In mindestens einer Ausführungsform ist das Trainings-Framework 1004 ein PyTorch-Framework, während in anderen Ausführungsformen das Trainings-Framework 1004 ein TensorFlow-, Boost-, Caffe-, Microsoft Cognitive Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderes Trainings-Framework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1004 ein untrainiertes neuronales Netz 1006 und ermöglicht es, dieses unter Verwendung der hierin beschriebenen Verarbeitungsressourcen zu trainieren, um ein trainiertes neuronales Netz 1008 zu erzeugen. In mindestens einer Ausführungsform können die Gewichte nach dem Zufallsprinzip oder durch Vortraining unter Verwendung eines Deep Belief Network ausgewählt werden. In mindestens einer Ausführungsform kann das Training entweder überwacht, teilweise überwacht oder unüberwacht durchgeführt werden.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz 1006 unter Verwendung von beaufsichtigtem Lernen trainiert, wobei der Trainingsdatensatz 1002 eine Eingabe umfasst, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz 1002 eine Eingabe mit einer bekannten Ausgabe umfasst und eine Ausgabe des neuronalen Netzes 1006 manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 1006 auf überwachte Weise trainiert und verarbeitet Eingaben aus dem Trainingsdatensatz 1002 und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden die Fehler dann durch das untrainierte neuronale Netz 1006 zurückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework 1004 die Gewichte an, die das untrainierte neuronale Netz 1006 steuern. In mindestens einer Ausführungsform umfasst das Trainings-Framework 1004 Hilfsmittel, um zu überwachen, wie gut das untrainierte neuronale Netz 1006 zu einem Modell konvergiert, wie z.B. dem trainierten neuronalen Netz 1008, das geeignet ist, basierend auf Eingabedaten, wie z. B. einem neuen Datensatz 1012, korrekte Antworten zu generieren, wie z.B. im Ergebnis 1014. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1004 das untrainierte neuronale Netz 1006 wiederholt, während es die Gewichte anpasst, um eine Ausgabe des untrainierten neuronalen Netzes 1006 unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie z. B. des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 1004 das untrainierte neuronale Netz 1006, bis das untrainierte neuronale Netz 1006 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz 1008 dann eingesetzt werden, um eine beliebige Anzahl von Operationen zum maschinellen Lernen zu implementieren.
Mindestens in einer Ausführungsform wird das untrainierte neuronale Netz 1006 unter Verwendung von unbeaufsichtigtem Lernen trainiert, wobei das untrainierte neuronale Netz 1006 versucht, sich selbst unter Verwendung ungekennzeichneter Daten zu trainieren. In mindestens einer Ausführungsform umfasst der Trainingsdatensatz 1002 des unbeaufsichtigten Lernens Eingabedaten ohne assoziierte Ausführungsdaten oder „Ground Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz 1006 Gruppierungen innerhalb des Trainingsdatensatzes 1002 lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz 1002 in Beziehung stehen. In mindestens einer Ausführungsform kann unüberwachtes Training verwendet werden, um eine selbstorganisierende Karte in einem trainierten neuronalen Netz 1008 zu erzeugen, was in der Lage ist, Operationen durchzuführen, die bei der Reduzierung der Dimensionalität eines neuen Datensatzes 1012 nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch dazu verwendet werden, eine Anomalieerkennung durchzuführen, die es ermöglicht, Datenpunkte in einem neuen Datensatz 1012 zu identifizieren, die von normalen Mustern des neuen Datensatzes 1012 abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, was ein Verfahren ist, bei der der Trainingsdatensatz 1002 eine Mischung aus gekennzeichneten und ungekennzeichneten Daten umfasst. In mindestens einer Ausführungsform kann das Trainings-Framework 1004 verwendet werden, um inkrementelles Lernen durchzuführen, beispielsweise durch übertragene Lernverfahren. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen einem trainierten neuronalen Netz 1008, sich an einen neuen Datensatz 1012 anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz während des initialen Trainings vermittelt wurde.
RECHENZENTRUM
11 zeigt ein Beispiel eines Rechenzentrums 1100, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das Rechenzentrum 1100 eine Rechenzentrumsinfrastrukturschicht 1110, eine Framework-Schicht 1120, eine Softwareschicht 1130 und eine Anwendungsschicht 1140 auf.
Bei mindestens einer Ausführungsform, wie es in 11 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 1110 einen Ressourcen-Orchestrator 1112, gruppierte Rechenressourcen 1114 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1116(1)-1116(N) aufweisen, wobei „N“ eine positive ganze Zahl darstellt (die eine andere positive ganze Zahl „N“ sein kann, als die in anderen Figuren benutzte). Bei mindestens einer Ausführungsform können die Knoten-C.R.s 1116(1)-1116(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen 1118(1)-1118(N) (z. B., dynamischer Festwertspeicher), Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw einschließen. Bei mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1116(1)-1116(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
Bei mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1114 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Bei mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1114 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. Bei mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. Bei mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1112 einen oder mehrere Knoten C.R.s 1116(1)-1116(N) und/oder gruppierte Rechenressourcen 1114 ausgestalten oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1112 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1100 aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
Bei mindestens einer Ausführungsform, wie es in 11 gezeigt ist, weist die Framework-Schicht 1120 einen Job Scheduler 1122, einen Konfigurationsmanager 1134, einen Ressourcenmanager 1136 und ein verteiltes Dateisystem 1138 auf. Bei mindestens einer Ausführungsform kann die Framework-Schicht 1120 einen Rahmen bzw. Framework zur Unterstützung der Software 1132 der Softwareschicht 1130 und/oder einer oder mehrerer Anwendung(en) 1142 der Anwendungsschicht 1140 aufweisen. Bei mindestens einer Ausführungsform kann die Software 1132 oder die Anwendung(en) 1142 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1120 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache Spark™ (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 1138 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. Bei mindestens einer Ausführungsform kann der Job Scheduler 1122 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1100 unterstützt werden. Bei mindestens einer Ausführungsform kann der Konfigurationsmanager 1134 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 1130 und die Framework-Schicht 1120, die Spark und das verteilte Dateisystem 1138 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 1136 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1138 und des Job Schedulers 1122 zugeordnet oder zugewiesen sind. Bei mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen 1114 in der Infrastrukturschicht 1110 des Rechenzentrums aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 1136 mit dem Ressourcenorchestrator 1112 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
Bei mindestens einer Ausführungsform kann die in der Softwareschicht 1130 enthaltene Software 1132 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 1116(1)-1116(N), der gruppierten Rechenressourcen 1114 und/oder des verteilten Dateisystems 1138 der Framework-Schicht 1120 verwendet wird. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1140 enthaltene(n) Anwendung(en) 1142 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 1116(1)-1116(N), gruppierten Rechenressourcen 1114 und/oder dem verteilten Dateisystem 1138 der Framework-Schicht 1120 verwendet werden. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 1134, Ressourcenmanager 1136 und Ressourcen-Orchestrator 1112 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. Bei mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1100 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
Bei mindestens einer Ausführungsform kann das Rechenzentrum 1100 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann bei mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 1100 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 1100 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
Bei mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System von 11 für Inferencing- oder VorhersageOperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
AUTONOMES FAHRZEUG
12A zeigt ein Beispiel für ein autonomes Fahrzeug 1200 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das autonome Fahrzeug 1200 (hier alternativ als „Fahrzeug 1200“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie z.B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z. B. Standard Nr. J3016-201809, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1200 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis Stufe 5 des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 1200 bei mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z. B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ohne Einschränkung ein Antriebssystem 1250 aufweisen, wie z. B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. Bei mindestens einer Ausführungsform kann das Antriebssystem 1250 mit einem Antriebsstrang des Fahrzeugs 1200 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 1200 zu ermöglichen. Bei mindestens einer Ausführungsform kann das Antriebssystem 1250 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 1252 gesteuert werden.
Bei mindestens einer Ausführungsform wird ein Lenksystem 1254, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um das Fahrzeug 1200 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 1250 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). Bei mindestens einer Ausführungsform kann das Lenksystem 1254 Signale von einem oder mehreren Lenkaktoren 1256 empfangen. Bei mindestens einer Ausführungsform kann ein Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. Bei mindestens einer Ausführungsform kann ein Bremssensorsystem 1246 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 1248 und/oder Bremssensoren zu betätigen.
Bei mindestens einer Ausführungsform liefern die Steuerung(en) 1236, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 12A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z. B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1200. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1236 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über den (die) Bremsaktuator(en) 1248, zur Betätigung des Lenksystems 1254 über den/die Lenkaktuator(en) 1256 und zur Betätigung des Antriebssystems 1250 über eine Drosselklappe / (ein) Gaspedal(e) 1252 senden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1236 eine oder mehrere fahrzeuginterne (z. B. integrierte) Recheneinrichtungen aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z. B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 1200 zu unterstützen. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1236 eine erste Steuerung 1236 für autonome Fahrfunktionen, eine zweite Steuerung 1236 für funktionale Sicherheitsfunktionen, eine dritte Steuerung 1236 für Funktionen der künstlichen Intelligenz (z. B. Computer Vision), eine vierte Steuerung 1236 für Infotainment-Funktionen, eine fünfte Steuerung 1236 für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. Bei mindestens einer Ausführungsform kann eine einzige Steuerung 1236 zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen 1236 können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
Bei mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 1236 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1200 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z.B. Sensoreingaben). Bei mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 1258 (z.B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1260, Ultraschallsensor(en) 1262, LIDAR-Sensor(en) 1264, Inertialmesseinheit-Sensor(en) („IMU“) 1266 (z. B. Beschleunigungsmesser, Gyroskop(e), einen Magnetkompass oder Magnetkompasse, Magnetometer usw.), Mikrofon(en) 1296, Stereokamera(s) 1268, Weitwinkelkamera(s) 1270 (z. B., Fischaugenkameras), Infrarotkamera(s) 1272, Surround-Kamera(s) 1274 (z.B. 360-Grad-Kameras), Fernkameras (nicht in 12A gezeigt), Mittelbereichskamera(s) (nicht in 12A gezeigt), Geschwindigkeitssensor(en) 1244 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 1200), Vibrationssensor(en) 1242, Lenksensor(en) 1240, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 1246) und/oder anderen Sensortypen empfangen werden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 1236 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 1232 des Fahrzeugs 1200 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 1234, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1200 bereitstellen. Bei mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z. B. eine hochauflösende Karte (in 12A nicht dargestellt)), Positionsdaten (z. B. die Position des Fahrzeugs 1200, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z. B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 1236 wahrgenommen wird, usw. aufweisen. Bei mindestens einer Ausführungsform kann die HMI-Anzeige 1234 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z. B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z. B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
Bei mindestens einer Ausführungsform weist das Fahrzeug 1200 darüber hinaus eine Netzwerkschnittstelle 1224 auf, die (eine) Funkantenne(n) 1226 und/oder (ein) Modem(s) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Netzwerkschnittstelle 1224 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“) Networks, etc. zu kommunizieren. Bei mindestens einer Ausführungsform kann (können) die Funkantenne(n) 1226 auch die Kommunikation zwischen Objekten in der Umgebung (z. B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetzwerke mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. Protokolle verwendet werden.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 12A und/oder 12B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System von 12A für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
12B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1200 aus 12A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können bei mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 1200 angeordnet sein.
Bei mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1200 angepasst sein können, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. Bei mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. Bei mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. Bei mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. Bei mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z. B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z. B. als Teil eines redundanten oder ausfallsicheren Designs). So kann bei mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
Bei mindestens einer Ausführungsform kann eine oder können mehrere Kameras in einer Montageanordnung, wie z. B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeug 1200 (z.B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. Bei mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass eine Kameramontageplatte einer Form eines Außenspiegels entspricht. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) in den Außenspiegeln integriert sein. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke einer Fahrgastzelle integriert sein.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 1200 aufweist (z. B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 1236 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW‟), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z. B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. Bei mindestens einer Ausführungsform kann die Weitwinkelkamera 1270 verwendet werden, um Objekte zu erkennen, die von einer Peripherie her ins Blickfeld kommen (z. B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 12B nur eine Weitwinkelkamera 1270 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras am Fahrzeug 1200 vorhanden sein. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1298 (z. B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. Bei mindestens einer Ausführungsform können die Weitwinkelkamera(s) 1298 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1268 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1268 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. Bei mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1200 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1268 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1200 und dem Zielobjekt messen und die erzeugten Informationen (z. B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. Bei mindestens einer Ausführungsform können auch andere Typen von Stereokameras 1268 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 1200 aufweist (z. B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung eines Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1274 (z. B. vier Surround-Kameras 1274, wie es in 12B dargestellt ist) am Fahrzeug 1200 positioniert sein. Bei mindestens einer Ausführungsform kann (können) die Surround-Kamera(s) 1274 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s), Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder ähnliche Kameras aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 1200 positioniert sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 drei Surround-Kamera(s) 1274 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte einer Umgebung hinter dem Fahrzeug 1200 aufweist (z. B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 1298 und/oder Mittelbereichskamera(s) 1276, Stereokamera(s) 1268), Infrarotkamera(s) 1272, usw.), wie es hier beschrieben ist.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 12A und/oder 12B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System von 12B für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
12C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1200 aus 12A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 1200 in 12C als über einen Bus 1202 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1202 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). Bei mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 1200 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1200 verwendet wird, wie z. B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. Bei mindestens einer Ausführungsform kann der Bus 1202 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z. B. eine CAN-ID). Bei mindestens einer Ausführungsform kann der Bus 1202 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. Bei mindestens einer Ausführungsform kann der Bus 1202 ein CAN-Bus sein, der ASIL B-konform ist.
Bei mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet-Protokolle verwendet werden. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen zur Bildung von Bus 1202 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit anderen Protokollen aufweisen können. Bei mindestens einer Ausführungsform können zwei oder mehr Busse 1202 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus für die Betätigungssteuerung verwendet werden. Bei mindestens einer Ausführungsform kann jeder Bus von Bus 1202 mit beliebigen Komponenten des Fahrzeugs 1200 kommunizieren, und zwei oder mehr Busse von Bus 1202 können mit entsprechenden Komponenten kommunizieren. Bei mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 1204 (wie z.B. SoC 1204(A) und SoC 1204(B)), jede Steuerung 1236 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z.B. Eingaben von Sensoren des Fahrzeugs 1200) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 eine oder mehrere Steuerung(en) 1236 aufweisen, wie es hier in Bezug auf 12A beschrieben ist. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1236 für eine Vielzahl von Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1236 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 1200 gekoppelt sein und zur Steuerung des Fahrzeugs 1200, zur künstlichen Intelligenz des Fahrzeugs 1200, zum Infotainment für das Fahrzeug 1200 und/oder anderen Funktionen verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 eine beliebige Anzahl von SoCs 1204 aufweisen. Bei mindestens einer Ausführungsform kann jedes der SoCs 1204, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 1206, Grafikverarbeitungseinheiten („GPU(s)“) 1208, Prozessor(en) 1210, Cache(s) 1212, Beschleuniger 1214, Datenspeicher 1216 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. Bei mindestens einer Ausführungsform können SoC(s) 1204 zur Steuerung des Fahrzeugs 1200 in einer Vielzahl von Plattformen und Systemen verwendet werden. Bei mindestens einer Ausführungsform kann (können) SoC(s) 1204 beispielsweise in einem System (z.B. dem System des Fahrzeugs 1200) mit einer High-Definition („HD“)-Karte 1222 kombiniert sein, die über eine Netzwerkschnittstelle 1224 von einem oder mehreren Servern (in 12C nicht dargestellt) Kartenauffrischungen und/oder -aktualisierungen erhalten kann.
Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1206 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1206 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1206 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1206 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z. B. einen 2 Megabyte (MB) L2-Cache). Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1206 (z.B. CCPLEX) so ausgestaltet sein, dass sie die gleichzeitigen Clusteroperationen unterstützen, so dass jede Kombination von Clustern der CPU(s) 1206 zu jedem Zeitpunkt aktiv sein kann.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 1206 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. Bei mindestens einer Ausführungsform kann/können die CPU(s) 1206 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. Bei mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 programmierbar sein und für parallele Arbeitslasten effizient sein. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 einen erweiterten Tensor-Befehlssatz verwenden. Bei einer Ausführungsform kann (können) (die) GPU(s) 1208 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z. B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z. B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 mindestens acht Streaming-Mikroprozessoren aufweisen. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z. B. das CUDA-Modell von NVIDIA) verwenden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1208 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 1208 beispielsweise mit einer Fin-Feldeffekttransistor- („FinFETs“-) Schaltung hergestellt sein. Bei mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. Bei mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA Tensorkernen mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1208 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 1300 GB/Sekunde bereitzustellen. Bei mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z. B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 eine Unified-Memory-Technologie aufweisen. Bei mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1208 direkt auf Seitentabellen der CPU(s) 1206 zugreifen können. Bei mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 1206 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 1208 einen Fehler feststellt. Als Antwort darauf können 2 CPUs der CPU(s) 1206 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und bei mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 1208 übertragen. Bei mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 1206 als auch der GPU(s) 1208 ermöglichen, wodurch die Programmierung der GPU(s) 1208 und der Anschluss von Anwendungen an die GPU(s) 1208 vereinfacht wird.
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1208 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 1208 auf den Speicher anderer Prozessoren verfolgen können. Bei mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 eine beliebige Anzahl von Cache(s) 1212 aufweisen, einschließlich der hier beschriebenen. Bei mindestens einer Ausführungsform kann (können) der/die Cache(s) 1212 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 1206 als auch der/den GPU(s) 1208 zur Verfügung steht (z. B. der mit der/den CPU(s) 1206 und der/den GPU(s) 1208 verbunden ist). Bei mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1212 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z. B. durch Verwendung eines Cache-Kohärenzprotokolls (z. B. MEI, MESI, MSI usw.). Bei mindestens einer Ausführungsform kann ein L3-Cache, je nach Ausführungsform, 4 MB eines Speichers oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 einen oder mehrere Beschleuniger 1214 aufweisen (z. B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1204 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. Bei mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z. B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. Bei mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1208 und zur Entlastung einiger Tasks der GPU(s) 1208 verwendet werden (z. B. um mehr Zyklen der GPU(s) 1208 für die Durchführung anderer Tasks freizugeben). Bei mindestens einer Ausführungsform kann (können) der/die Beschleuniger 1214 für gezielte Arbeitslasten verwendet werden (z. B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. Bei mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z. B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1214 (z. B. Hardware-Beschleunigungscluster) einen oder mehrere Deep-Learning-Beschleuniger („DLA“) aufweisen. Bei mindestens einer Ausführungsform kann (können) (ein) DLA(s) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. Bei mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z. B. für CNNs, RCNNs usw.). Bei mindestens einer Ausführungsform kann (können) der (die) DLA(s) darüber hinaus für einen bestimmten Satz von Typen neuronaler Netze und Gleitkommaoperationen sowie für Inferencing optimiert sein. Bei mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. Bei mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z. B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. Bei mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und - erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
Bei mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 1208 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 1208 für eine beliebige Funktion vorsehen. Bei mindestens einer Ausführungsform kann ein Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 1208 und/oder dem (den) Beschleuniger(n) 1214 überlassen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1214 den programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. Bei mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1238, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. Bei mindestens einer Ausführungsform kann der (können die) PVA(s) ein Gleichgewicht zwischen Leistung und Flexibilität bieten. Bei mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
Bei mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren, usw. interagieren. Bei mindestens einer Ausführungsform kann jeder RISC-Kern eine beliebige Menge an Speicher aufweisen. Bei mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. Bei mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. Bei mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. Bei mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
Bei mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1206 auf den Systemspeicher zuzugreifen. Bei mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung eines PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. Bei mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
Bei mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. Bei mindestens einer Ausführungsform kann ein PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. Bei mindestens einer Ausführungsform kann ein PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z. B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. Bei mindestens einer Ausführungsform kann ein Vektorverarbeitungs-Subsystem als eine primäre Verarbeitungseinheit eines PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z. B. „VMEM“) aufweisen. Bei mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z. B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). Bei mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
Bei mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann bei mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können bei mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, einen allgemeinen Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für ein Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. Bei mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. Bei mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1214 ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1214 bereitzustellen. Bei mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung acht feldkonfigurierbare Speicherblöcke umfasst, auf die sowohl ein PVA als auch ein DLA zugreifen können. Bei mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. Bei mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. Bei mindestens einer Ausführungsform können ein PVA und ein DLA über einen Backbone auf den Speicher zugreifen, der einem PVA und einem DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. Bei mindestens einer Ausführungsform kann ein Backbone ein Computer-Vision-Netzwerk auf dem Chip aufweisen, das einen PVA und einen DLA mit dem Speicher verbindet (z.B. unter Verwendung einer APB).
Bei mindestens einer Ausführungsform kann ein Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl ein PVA als auch ein DLA bereitstehende und gültige Signale liefern. Bei mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. Bei mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 21262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 57508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
Bei mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 1204 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. Bei mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
Bei mindestens einer Ausführungsform kann/können der/die Beschleuniger 1214 eine breite Palette von Anwendungen für das autonome Fahren aufweisen Bei mindestens einer Ausführungsform kann ein PVA für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden. Bei mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. Bei mindestens einer Ausführungsform, wie z.B. im Fahrzeug 1200, können PVAs entwickelt sein, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung und mit ganzzahligen mathematischen Verfahren arbeiten können.
Zum Beispiel wird bei mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. Bei mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. Bei mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z. B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). Bei mindestens einer Ausführungsform kann ein PVA Computer-Stereosichtfunktionen auf Eingaben von zwei monokularen Kameras ausführen.
Bei mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA bei mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z.B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. Bei mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z.B. verarbeitete Flugzeitdaten bereitzustellen.
Bei mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. Bei mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. Bei mindestens einer Ausführungsform ermöglicht es ein Konfidenzmaß dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. Bei mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. Bei mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. Bei mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. Bei mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 1266, die mit der Ausrichtung des Fahrzeugs 1200 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 1264 oder RADAR-Sensor(en) 1260) erhalten werden, und andere.
Bei mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 1204 einen oder mehrere Datenspeicher 1216 (z.B. einen Speicher) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1216 ein On-Chip-Speicher des (der) SoC(s) 1204 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 1208 und/oder einem DLA ausgeführt werden sollen. Bei mindestens einer Ausführungsform kann die Kapazität des/der Datenspeicher(s) 1216 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. Bei mindestens einer Ausführungsform kann/können der/die Datenspeicher 1212 L2 oder L3 Cache(s) umfassen.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 eine beliebige Anzahl von Prozessoren 1210 (z.B. eingebettete Prozessoren) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1210 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. Bei mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 1204 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. Bei mindestens einer Ausführungsform kann ein Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1204-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1204-Energieversorgungszuständen bereitstellen. Bei mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 1204 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 1206, GPU(s) 1208 und/oder Beschleuniger(n) 1214 zu erfassen. Bei mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 1204 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1200 in einen Chauffeur-zusicherem-Halt-Modus versetzen (z. B. das Fahrzeug 1200 zu einem sicheren Halt bringen).
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1210 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können, was ein Audio-Subsystem sein kann, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-I/O-Schnittstellen ermöglicht. Bei mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1210 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. Bei mindestens einer Ausführungsform kann eine „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Timer und Interrupt-Controller), verschiedene I/O-Controller-Peripheriegeräte und Routing-Logik aufweisen.
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1210 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. Bei mindestens einer Ausführungsform kann eine Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können bei mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1210 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1210 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil einer Kameraverarbeitungspipeline ist.
Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1210 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z. B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um ein endgültiges Bild für ein Spieler-Fenster zu erzeugen. Bei mindestens einer Ausführungsform kann ein Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1270, der/den Surround-Kamera(s) 1274 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. Bei mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 1204 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. Bei mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. Bei mindestens einer Ausführungsform stehen einem Fahrer bestimmte Funktionen zur Verfügung, wenn ein Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
Bei mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel bei mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert Gewichte der Information, die von benachbarten Bildern geliefert wird. Bei mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus einem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
Bei mindestens einer Ausführungsform kann ein Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. Bei mindestens einer Ausführungsform kann ein Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 1208 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. Bei mindestens einer Ausführungsform, wenn die GPU(s) 1208 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann ein Videobildkompositor verwendet werden, um die GPU(s) 1208 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 darüber hinaus eine serielle (Mobile Industry Processor Interface („MIPI“-) Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für eine Kamera und verwandte Pixeleingabefunktionen verwendet werden kann. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von I/O-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. Bei mindestens einer Ausführungsform kann (können) SoC(s) 1204 verwendet werden, um Daten von Kameras (z. B. verbunden über Gigabit Multimedia Serial Link und Ethernet-Kanälen), Sensoren (z. B. LIDAR-Sensor(en) 1264, RADAR-Sensor(en) 1260 usw., die über Ethernet-Kanäle verbunden sein können), Daten von Bus 1202 (z. B. Geschwindigkeit des Fahrzeugs 1200, Lenkradposition usw.), Daten von GNSS-Sensor(en) 1258 (z. B. verbunden über einen Ethernet-Bus oder einen CAN-Bus) usw. zu verarbeiten. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1204 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 1206 von Routine-Datenverwaltungsaufgaben zu entlasten.
Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1204 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsstufen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. Bei mindestens einer Ausführungsform können die SoC(s) 1204 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können bei mindestens einer Ausführungsform der/die Beschleuniger 1214 in Kombination mit der/den CPU(s) 1206, der/den GPU(s) 1208 und dem/den Datenspeicher(n) 1216 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
Bei mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z.B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. Bei mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z. B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. Bei mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann bei mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. GPU(s) 1220) ausgeführt wird, eine Text- und Worterkennung aufweisen, die ein Lesen und Verstehen von Verkehrsschildern, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde, ermöglichen. Bei mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, ein Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
Bei mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann bei mindestens einer Ausführungsform ein Warnschild, das besagt „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. Bei mindestens einer Ausführungsform kann ein solches Warnschild selbst von einem ersten eingesetzten neuronalen Netz (z. B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. Bei mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über ein Vorhandensein (oder ein Fehlen) von Blinklichtern informiert. Bei mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 1208.
Bei mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1200 zu identifizieren. Bei mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um ein Fahrzeug zu entriegeln, wenn sich ein Besitzer einer Fahrertür nähert und die Lichter einschaltet, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1204 für Sicherheit gegen Diebstahl und/oder Carjacking.
Bei mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1296 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. Bei mindestens einer Ausführungsform verwenden die SoC(s) 1204 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. Bei mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z. B. unter Verwendung des Dopplereffekts). Bei mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 1258 identifiziert wird. Bei mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in Nordamerika wird ein CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. Bei mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 1262, bis das (die) Einsatzfahrzeug(e) vorbeifährt (vorbeifahren).
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 eine oder mehrere CPU(s) 1218 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 1204 verbunden sein können. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1218 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 1218 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 1204 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 1236 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1230, zum Beispiel.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 GPU(s) 1220 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 1204 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK-Kanal) gekoppelt sein können. Bei mindestens einer Ausführungsform kann/können GPU(s) 1220 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 1200 basiert.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus eine Netzwerkschnittstelle 1224 aufweisen, die ohne Einschränkung eine oder mehrere Funkantennen 1226 aufweisen kann (z.B. eine oder mehrere Funkantennen 1226 für verschiedene Kommunikationsprotokolle, wie z.B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1224 verwendet werden, um eine drahtlose Verbindung zu Internet-Cloud-Diensten (z. B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z. B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. Bei mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 80 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z. B. über Netzwerke und das Internet) hergestellt werden. Bei mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. Bei mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1200 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1200 liefern (z. B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1200). Bei mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1200 sein.
Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1224 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 1236 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1224 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. Bei mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. Bei mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. Bei mindestens einer Ausführungsform können die Netzwerkschnittstellen eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus einen oder mehrere Datenspeicher 1228 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z.B. Off-SoC(s) 1204) aufweisen können. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1228 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash-Speicher, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus GNSS-Sensor(en) 1258 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1258 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z. B. RS-232) verwendet.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus RADAR-Sensor(en) 1260 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1260 von einem Fahrzeug 1200 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. Bei mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Bei mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1260 einen CAN-Bus und/oder den Bus 1202 (z. B. zur Übertragung der von dem/den RADAR-Sensor(en) 1260 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über Ethernet-Kanäle erfolgt. Bei mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 1260 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. Bei mindestens einer Ausführungsform handelt es sich bei einem oder mehreren Sensoren der der RADAR-Sensoren 1260 um (einen) Puls-Doppler-RADAR-Sensor(en).
Bei mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1260 verschiedene Konfigurationen aufweisen, wie z. B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. Bei mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. Bei mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z. B. innerhalb eines Bereichs von 250 m (Meter), realisiert wird. Bei mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1260 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 1238 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. Bei mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 1260, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z. B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. Bei mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. Bei mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in eine Fahrspur des Fahrzeugs 1200 einfahren oder diese verlassen, schnell erfasst werden können.
Bei mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. Bei mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 1260 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. Bei mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die die toten Winkel in der Rückrichtung und neben dem Fahrzeug ständig überwachen. Bei mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 1238 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus Ultraschallsensor(en) 1262 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1262, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 1200 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 1262 verwendet werden, und unterschiedliche Ultraschallsensoren 1262 können für unterschiedliche Erfassungsbereiche (z. B. 2,5 m, 4 m) verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1262 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 LIDAR-Sensor(en) 1264 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1264 zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1264 bei der funktionalen Sicherheitsstufe ASIL B arbeiten. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 mehrere LIDAR-Sensoren 1264 (z.B. zwei, vier, sechs usw.) aufweisen, die einen Ethernet-Kanal verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1264 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. Bei mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 1264 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. Bei mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren verwendet werden. Bei einer solchen Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1264 eine kleine Einrichtung aufweisen, die in die Front, das Heck, eine Seite und/oder einen Eckbereich des Fahrzeugs 1200 eingebettet sein kann. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1264 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. Bei mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 1264 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
Bei mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z. B. 3D Flash LIDAR, verwendet werden. Bei mindestens einer Ausführungsform verwendet ein 3D Flash LIDAR einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 1200 bis zu einer Entfernung von etwa 200 m zu beleuchten. Bei mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 1200 zu Objekten entspricht. Bei mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. Bei mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 1200. Bei mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z. B. eine nicht scannende LIDAR-Einrichtung). Bei mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht als 3D-Entfernungspunktwolke und koregistrierte Intensitätsdaten erfassen.
Bei mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 1266 aufweisen. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1266 in der Mitte der Hinterachse des Fahrzeugs 1200 angeordnet sein. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1266 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), einen Magnetkompass, Magnetkompasse und/oder andere Sensortypen aufweisen. Bei mindestens einer Ausführungsform, wie z. B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1266 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. Bei mindestens einer Ausführungsform, wie z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1266 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1266 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1266 das Fahrzeug 1200 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 1266 beobachtet und korreliert werden. Bei mindestens einer Ausführungsform können IMU-Sensor(en) 1266 und GNSS-Sensor(en) 1258 in einer einzigen integrierten Einheit kombiniert sein.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ein oder mehrere Mikrofone 1296 aufweisen, die im und/oder um das Fahrzeug 1200 herum angeordnet sind. Bei mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1296 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 1268, Weitwinkelkamera(s) 1270, Infrarotkamera(s) 1272, Surround-Kamera(s) 1274, Weitbereichskamera(s) 1298, Mittelbereichskamera(s) 1276 und/oder anderer Kameratypen. Bei mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 1200 zu erfassen. Bei mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 1200 ab. Bei mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 1200 herum zu gewährleisten. Bei mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. Bei mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder eine Gigabit-Ethernet-Kommunikation unterstützen. Bei mindestens einer Ausführungsform kann jede Kameras eine sein, die zuvor hier mit Bezug auf 12A und 12B näher beschrieben ist.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus einen oder mehrere Schwingungssensoren 1242 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 1242 Schwingungen von Komponenten des Fahrzeugs 1200, wie z.B. der Achse(n), messen. Zum Beispiel können bei mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. Bei mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1242 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 ein ADAS-System 1238 aufweisen. Bei mindestens einer Ausführungsform kann das ADAS-System 1238 bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. Bei mindestens einer Ausführungsform kann das ADAS-System 1238 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW‟), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW‟), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
Bei mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1260, LIDAR-Sensor(en) 1264 und/oder eine beliebige Anzahl von Kameras verwenden. Bei mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. Bei mindestens einer Ausführungsform überwacht und steuert ein ACC-System in Längsrichtung den Abstand zu einem unmittelbar vor dem Fahrzeug 1200 befindlichen anderen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 1200 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. Bei mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 1200, bei Bedarf die Fahrspur zu wechseln. Bei mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
Bei mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 1224 und/oder die Funkantenne(n) 1226 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z. B. über das Internet) empfangen werden können. Bei mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert die V2V-Kommunikation Informationen über unmittelbar vorausfahrende Fahrzeuge (z. B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 1200 befinden), während die 12V-Kommunikation Informationen über den weiter vorausfahrenden Verkehr liefert. Bei mindestens einer Ausführungsform kann ein CACC-System entweder eine oder beide 12V- und V2V-Informationsquellen aufweisen. Bei mindestens einer Ausführungsform kann ein CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 1200 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
Bei mindestens einer Ausführungsform ist ein FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. Bei mindestens einer Ausführungsform verwendet ein FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1260, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform kann ein FCW-System eine Warnung bereitstellen, z. B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
Bei mindestens einer Ausführungsform erkennt ein AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. Bei mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1260 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. Bei mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. Bei mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
Bei mindestens einer Ausführungsform bietet ein LDW-System optische, akustische und/oder taktile Warnungen, wie z. B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 1200 die Fahrbahnmarkierungen überquert. Bei mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er z.B. einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der/das elektrisch gekoppelt ist, um dem Fahrer eine Rückmeldung bereitzustellen, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform ist ein LKA-System eine Variante eines LDW-Systems. Bei mindestens einer Ausführungsform sorgt ein LKA-System für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 1200 zu korrigieren, wenn das Fahrzeug 1200 beginnt, seine Fahrspur zu verlassen.
Bei mindestens einer Ausführungsform erkennt und warnt ein BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. Bei mindestens einer Ausführungsform kann ein BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. Bei mindestens einer Ausführungsform kann ein BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 1260 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
Bei mindestens einer Ausführungsform kann ein RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 1200 rückwärts fährt. Bei mindestens einer Ausführungsform weist ein RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. Bei mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1260 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch gekoppelt ist/sind, um dem Fahrer eine Rückmeldung bereitzustellen, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
Bei mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. Bei mindestens einer Ausführungsform entscheidet das Fahrzeug 1200 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z. B. eine erste Steuerung 1236 oder eine zweite Steuerung der Steuerungen 1236) beachtet werden soll. Bei mindestens einer Ausführungsform kann das ADAS-System 1238 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. Bei mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. Bei mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1238 an eine übergeordnete MCU weitergeleitet werden. Bei mindestens einer Ausführungsform bestimmt eine überwachende MCU bei Konflikten zwischen Ausgaben eines Primärrechners und Ausgaben eines Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
Bei mindestens einer Ausführungsform kann ein Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. Bei mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. Bei mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z. B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
Bei mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage von Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. Bei mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann bei mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADAR-basiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z. B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. Bei mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. Bei mindestens einer Ausführungsform kann ein überwachendes MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. Bei mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 1204 umfassen und/oder in einer solchen enthalten sein.
Bei mindestens einer Ausführungsform kann das ADAS-System 1238 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. Bei mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. Bei mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, bei mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, ein konsistentes Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass ein Gesamtergebnis korrekt ist und ein Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
Bei mindestens einer Ausführungsform kann ein Ausgabe des ADAS-Systems 1238 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise bei mindestens einer Ausführungsform das ADAS-System 1238 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. Bei mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus ein Infotainment-SoC 1230 aufweisen (z. B. ein bordeigenes InfotainmentSystem (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-SoC 1230 bei mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z. B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z. B. TV, Filme, Streaming usw.), Telefon (z. B., (z. B. Freisprecheinrichtung), Netzwerkkonnektivität (z. B. LTE, WiFi usw.) und/oder Informationsdienste (z. B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 1200 bereitzustellen. Das Infotainment-SoC 1230 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 1234, eine Telematikeinrichtung, ein Bedienfeld (z. B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs 1200 Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie z.B. Informationen vom ADAS-System 1238, Informationen zum autonomen Fahren, wie z.B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 über den Bus 1202 mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 1200 kommunizieren. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 mit einer Überwachungs-MCU gekoppelt sein, so dass eine GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 1236 (z. B. Primär- und/oder Backup-Computer des Fahrzeugs 1200) ausfallen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1230 das Fahrzeug 1200 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das Fahrzeug 1200 darüber hinaus ein Kombiinstrument 1232 aufweisen (z. B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). Bei mindestens einer Ausführungsform kann das Kombiinstrument 1232 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z. B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. Bei mindestens einer Ausführungsform kann das Kombiinstrument 1232 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z. B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z. B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 1230 und dem Kombiinstrument 1232 angezeigt und/oder gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann das Kombiinstrument 1232 einen Teil des Infotainment-SoC 1230 aufweisen, oder umgekehrt.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 12A und/oder 12B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System von 12C für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
ln mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
12D ist ein Diagramm eines Systems 1276 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1200 aus 12A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das System 1276 ohne Einschränkung den/die Server 1278, das/die Netzwerk(e) 1290 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1200, aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Server 1278 ohne Einschränkung eine Vielzahl von GPUs 1284(A)-1284(H) (hierin kollektiv als GPUs 1284 bezeichnet), PCIe-Switches 1282(A)-1282(H) (hierin kollektiv als PCIe-Switches 1282 bezeichnet), und/oder CPUs 1280(A)-1280(B) (hierin kollektiv als CPUs 1280 bezeichnet) aufweisen. Bei mindestens einer Ausführungsform können GPUs 1284, CPUs 1280 und PCIe-Switches 1282 über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z. B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 1288 und/oder PCIe-Verbindungen 1286. Bei mindestens einer Ausführungsform sind die GPUs 1284 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1284 und PCIe-Switches 1282 über PCIe-Verbindungen verbunden. Obwohl acht GPUs 1284, zwei CPUs 1280 und vier PCIe-Switches 1282 dargestellt sind, ist dies jedoch nicht als Einschränkung zu verstehen. Bei mindestens einer Ausführungsform kann jeder der Server 1278 ohne Einschränkung eine beliebige Anzahl von GPUs 1284, CPUs 1280 und/oder PCIe-Switches 1282 in beliebiger Kombination aufweisen. Bei mindestens einer Ausführungsform kann/können der/die Server 1278 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1284 aufweisen.
Bei mindestens einer Ausführungsform kann (können) der (die) Server 1278 über das (die) Netzwerk(e) 1290 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. Bei mindestens einer Ausführungsform kann/können der/die Server 1278 über das/die Netzwerk(e) 1290 und an Fahrzeuge neuronale Netze 1292, aktualisierte neuronale Netze 1292 und/oder Karteninformationen 1294 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. Bei mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1294 ohne Einschränkung Aktualisierungen für die HD-Karte 1222 aufweisen, z. B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. Bei mindestens einer Ausführungsform können neuronale Netze 1292 und/oder Karteninformationen 1294 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z. B. unter Verwendung von Server(n) 1278 und/oder anderen Servern).
Bei mindestens einer Ausführungsform kann/können der/die Server 1278 verwendet werden, um Modelle zum maschinellen Lernen (z.B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. Bei mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z. B. unter Verwendung einer Spiel-Maschine) erzeugt werden. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z. B. wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z. B. wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). Bei mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z.B. Übertragung an Fahrzeuge über Netzwerk(e) 1290, und/oder Modelle zum maschinellen Lernen können von Server(n) 1278 zur Fernüberwachung von Fahrzeugen verwendet werden.
Bei mindestens einer Ausführungsform kann (können) der (die) Server 1278 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferencing in Echtzeit anwenden. Bei mindestens einer Ausführungsform kann/können der/die Server 1278 Deep-Learning-Supercomputer und/oder dedizierte KI-Computer aufweisen, die von GPU(s) 1284 angetrieben werden, wie z. B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. Bei mindestens einer Ausführungsform kann/können der/die Server 1278 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPUbetriebene Rechenzentren verwendet.
Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 1278 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 1200 zu bewerten und zu überprüfen. Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 1200 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 1200 in dieser Bildsequenz lokalisiert hat (z. B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 1200 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1200 eine Fehlfunktion aufweist, kann/können der/die Server 1278 ein Signal an das Fahrzeug 1200 senden, das einen ausfallsicheren Computer des Fahrzeugs 1200 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
Bei mindestens einer Ausführungsform kann/können der/die Server 1278 GPU(s) 1284 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. NVIDIAs TensorRT 3) aufweisen. Bei mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. Bei mindestens einer Ausführungsform, z. B. wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. Bei mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 1115 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 1115 werden in Verbindung mit den 12A und/oder 12B beschrieben.
COMPUTERSYSTEME
13 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon 1300 sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. Bei mindestens einer Ausführungsform kann das Computersystem 1300 ohne Einschränkung eine Komponente, wie z. B. einen Prozessor 1302, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. Bei mindestens einer Ausführungsform kann das Computersystem 1300 Prozessoren aufweisen, wie z. B. die PENTIUM®-Prozessorfamilie, Xeon™-, Itanium®-, XScale™- und/oder StrongARM™-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. Bei mindestens einer Ausführungsform kann das Computersystem 1300 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. Bei mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
Bei mindestens einer Ausführungsform kann das Computersystem 1300 ohne Einschränkung einen Prozessor 1302 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1308 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hier beschriebenen Techniken durchzuführen. Bei mindestens einer Ausführungsform ist das Computersystem 1300 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 1300 ein Multiprozessorsystem sein. Bei mindestens einer Ausführungsform kann der Prozessor 1302 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 1302 mit einem Prozessorbus 1310 verbunden sein, der Datensignale zwischen dem Prozessor 1302 und anderen Komponenten im Computersystem 1300 übertragen kann.
Bei mindestens einer Ausführungsform kann der Prozessor 1302 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 1304 aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 1302 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 1302 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. Bei mindestens einer Ausführungsform kann die Registerdatei 1306 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
Bei mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1308, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 1302. Bei mindestens einer Ausführungsform kann der Prozessor 1302 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 1308 eine Logik zur Handhabung eines gepackten Befehlssatzes 1309 aufweisen. Bei mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 1309 in einem Befehlssatz eines Mehrzweckprozessors 1302 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 1302 durchgeführt werden. Bei einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
Bei mindestens einer Ausführungsform kann die Ausführungseinheit 1308 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. Bei mindestens einer Ausführungsform kann das Computersystem 1300, ohne Einschränkung, einen Speicher 1320 aufweisen. Bei mindestens einer Ausführungsform kann der Speicher 1320 eine dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder eine andere Speichereinrichtung sein. Bei mindestens einer Ausführungsform kann der Speicher 1320 (einen) Befehl(e) 1319 und/oder Daten 1321 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 1302 ausgeführt werden können.
Bei mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 1310 und dem Speicher 1320 verbunden sein. Bei mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 1316 aufweisen, und der Prozessor 1302 kann mit dem MCH 1316 über den Prozessorbus 1310 kommunizieren. Bei mindestens einer Ausführungsform kann der MCH 1316 einen Speicherpfad 1318 mit hoher Bandbreite zum Speicher 1320 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 1316 Datensignale zwischen dem Prozessor 1302, dem Speicher 1320 und anderen Komponenten im Computersystem 1300 leiten und Datensignale zwischen dem Prozessorbus 1310, dem Speicher 1320 und einer System-I/O-Schnittstelle 1322 überbrücken. Bei mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 1316 über einen Speicherpfad 1318 mit hoher Bandbreite mit dem Speicher 1320 gekoppelt sein, und die Grafik-/Videokarte 1312 kann über eine AGP-Verbindung 1314 mit dem MCH 1316 gekoppelt sein.
Bei mindestens einer Ausführungsform kann das Computersystem 1300 die System-I/O-Schnittstelle 1322 als einen proprietären Hub-Interface-Bus verwenden, um den MCH 1316 mit einem I/O-Controller-Hub („ICH“) 1330 zu koppeln. Bei mindestens einer Ausführungsform kann der ICH 1330 direkte Verbindungen zu einigen I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellen. Bei mindestens einer Ausführungsform kann der lokale I/O-Bus ohne Einschränkung einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1320, dem Chipsatz und dem Prozessor 1302 aufweisen. Beispiele können unter anderem einen Audiocontroller 1329, einen Firmware-Hub („Flash-BIOS“) 1328, einen drahtlosen Transceiver 1326, einen Datenspeicher 1324, einen Legacy-I/O-Controller 1323 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 1327, wie einen Universal Serial Bus („USB“) -Anschluss, und eine Netzwerksteuerung 1334 aufweisen. Bei mindestens einer Ausführungsform kann der Datenspeicher 1324 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
Bei mindestens einer Ausführungsform zeigt 13 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 13 ein beispielhaftes SoC zeigen kann. Bei mindestens einer Ausführungsform können die in 13 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCle) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1300 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System von 10 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die mit Hilfe von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
14 ist ein Blockdiagramm, das eine elektronische Einrichtung 1400 zur Verwendung eines Verfahrens 1410 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform kann die elektronische Einrichtung 1400 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
Bei mindestens einer Ausführungsform kann die elektronische Einrichtung 1400 ohne Einschränkung einen Prozessor 1410 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. Bei mindestens einer Ausführungsform ist der Prozessor 1410 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen I2C-Bus, einen System Management Bus („SMBus“), einen Low Pin Count (LPC)-Bus, ein Serial Peripheral Interface („SPI“), einen High Definition Audio („HDA“)-Bus, einen Serial Advance Technology Attachment („SATA“)-Bus, einen Universal Serial Bus („USB“) (Versionen 1, 2, 3, etc.) oder einen Universal Asynchronous Receiver/Transmitter („UART“)-Bus. Bei mindestens einer Ausführungsform zeigt 14 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 14 einen beispielhaften SoC zeigen kann. Bei mindestens einer Ausführungsform können die in 14 dargestellten Einrichtungen über proprietäre Verbindungen, standardisierte Verbindungen (z.B. PCle) oder eine Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 14 über Compute Express Link (CXL)-Verbindungen miteinander verbunden.
Bei mindestens einer Ausführungsform kann 14 eine Anzeige 1424, einen Touchscreen 1425, ein Touchpad 1430, eine Near Field Communications-Einheit („NFC“) 1445, einen Sensor-Hub 1440, einen Wärmesensor 1446, einen Express-Chipsatz („EC“) 1435, ein Trusted Platform Module („TPM“) 1438, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1422, ein DSP 1460, ein Laufwerk 1420 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 1450, eine Bluetooth-Einheit 1452, eine drahtlose Wide Area Network-Einheit („WWAN“) 1456, eine Global Positioning System (GPS) Einheit 1455, eine Kamera („USB 3. 0-Kamera“) 1454, wie z.B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“) Speichereinheit („LPDDR3“) 1415, die z.B. in einem LPDDR3-Standard implementiert ist. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
Bei mindestens einer Ausführungsform können andere Komponenten über die hier beschriebenen Komponenten kommunikativ mit dem Prozessor 1410 verbunden sein. Bei mindestens einer Ausführungsform können ein Beschleunigungsmesser 1441, ein Umgebungslichtsensor („ALS“) 1442, ein Kompass 1443 und ein Gyroskop 1444 mit dem Sensor-Hub 1440 kommunikativ verbunden sein. Bei mindestens einer Ausführungsform können ein Wärmesensor 1439, ein Lüfter 1437, eine Tastatur 1436 und ein Touchpad 1430 mit dem EC 1435 kommunikativ verbunden sein. Bei mindestens einer Ausführungsform können Lautsprecher 1463, Kopfhörer 1464 und ein Mikrofon („mic“) 1465 kommunikativ mit einer Audioeinheit („audio codec and dass D amp“) 1462 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1460 gekoppelt sein kann. Bei mindestens einer Ausführungsform kann die Audioeinheit 1462 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Class-D-Verstärker aufweisen. Bei mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1457 kommunikativ mit der WWAN-Einheit 1456 verbunden sein. Bei mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1450 und die Bluetooth-Einheit 1452 sowie die WWAN-Einheit 1456 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 im System 14 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
15 zeigt ein Computersystem 1500 in mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das Computersystem 1500 so ausgestaltet, dass es verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren implementiert.
Bei mindestens einer Ausführungsform umfasst das Computersystem 1500 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1502, die an einen Kommunikationsbus 1510 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. Bei mindestens einer Ausführungsform weist das Computersystem 1500 ohne Einschränkung einen Hauptspeicher 1504 und eine Steuerlogik auf (z.B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1504 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. Bei mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1522 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten mit dem Computersystem 1500 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 1500 ohne Einschränkung Eingabeeinrichtungen 1508, ein Parallelverarbeitungssystem 1512 und Anzeigeeinrichtungen 1506 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. Bei mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1508, wie Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. Bei mindestens einer Ausführungsform kann jedes hier beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 im System von 15 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
16 illustriert ein Computersystem 1600 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das Computersystem 1600, ohne Einschränkung, einen Computer 1610 und einen USB-Stick 1620 auf. Bei mindestens einer Ausführungsform kann der Computer 1610 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) aufweisen. Bei mindestens einer Ausführungsform weist der Computer 1610 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
Bei mindestens einer Ausführungsform weist der USB-Stick 1620 ohne Einschränkung eine Verarbeitungseinheit 1630, eine USB-Schnittstelle 1640 und eine USB-Schnittstellenlogik 1650 auf. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1630 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1630 ohne Einschränkung eine beliebige Anzahl und Art von Rechenkernen (nicht gezeigt) aufweisen. Bei mindestens einer Ausführungsform umfasst die Verarbeitungseinheit 1630 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Bei mindestens einer Ausführungsform ist die Verarbeitungseinheit 1630 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen im Rahmen des maschinellen Lernens optimiert ist. Bei mindestens einer Ausführungsform ist die Verarbeitungseinheit 1630 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von maschinellen Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
Bei mindestens einer Ausführungsform kann die USB-Schnittstelle 1640 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Bei mindestens einer Ausführungsform handelt es sich bei der USB-Schnittstelle 1640 beispielsweise um eine USB 3.0 Typ-C-Buchse für Daten und Strom. Bei mindestens einer Ausführungsform handelt es sich bei der USB-Schnittstelle 1640 um einen USB 3.0 Typ-A-Anschluss. Bei mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1650 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 1630 ermöglicht, über den USB-Anschluss 1640 mit Einrichtungen (z.B. dem Computer 1610) zu kommunizieren.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 im System von 16 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
17A zeigt eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1710(1) - 1710(N) mit einer Vielzahl von Mehrkern-Prozessoren 1705(1) - 1705(M) über Hochgeschwindigkeitsverbindungen 1740(1) - 1740(N) (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1740(1) - 1740(N) einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. Bei mindestens einer Ausführungsform können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind. In verschiedenen Figuren stellen „N“ und „M“ positive ganze Zahlen dar, die von Figur zu Figur unterschiedlich sein können.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1710 über Hochgeschwindigkeitsverbindungen 1729(1)-1729(2) miteinander verbunden, die mit ähnlichen oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1740(1) - 1740(N) verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 1705 über eine Hochgeschwindigkeitsverbindung 1728 verbunden sein, bei der es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 17A gezeigten Systemkomponenten über ähnliche Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In Ausführungsform ist jeder Mehrkern-Prozessor 1705 kommunikativ mit einem Prozessorspeicher 1701 (1) - 1701 (M) über Speicherverbindungen 1726(1) - 1726(M) verbunden, und jede GPU 1710(1) - 1710(N) ist kommunikativ mit dem GPU-Speicher 1720(1) - 1720(N) über GPU-Speicherverbindungen 1750(1) - 1750(N) verbunden. Bei mindestens einer Ausführungsform können die Speicherverbindungen 1726 und 1750 ähnliche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 1701(1) - 1701(M) und die GPU-Speicher 1720 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In mindestens einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1701 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hier beschrieben ist, können zwar verschiedene Multikern-Prozessoren 1705 und GPUs 1710 physisch mit einem bestimmten Speicher 1701 bzw. 1720 verbunden sein, und/oder eine einheitliche Speicherarchitektur kann implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1701(1) - 1701(M) jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 1720(1) - 1720(N) können jeweils 32 GB Systemadressraum umfassen, was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
17B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 1707 und einem Grafikbeschleunigungsmodul 1746 gemäß einer beispielhaften Ausführungsform. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1746 einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1740 (z.B. einen PCIe-Bus, NVLink, usw.) mit dem Prozessor 1707 verbunden ist. Bei mindestens einer Ausführungsform kann alternativ das Grafikbeschleunigungsmodul 1746 auf einem Gehäuse oder Chip mit dem Prozessor 1707 integriert sein.
Bei mindestens einer Ausführungsform weist der Prozessor 1707 eine Vielzahl von Kernen 1760A-1760D auf, jeder mit einem Translations-Lookaside-Puffer („TLB“) 1761A-1761 D und einem oder mehreren Caches 1762A-1762D. Bei mindestens einer Ausführungsform können die Kerne 1760A-1760D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Bei mindestens einer Ausführungsform können die Caches 1762A-1762D Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1756 in den Caches 1762A-1762D vorhanden sein, die von Gruppen von Kernen 1760A-1760D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1707 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. Bei mindestens einer Ausführungsform sind der Prozessor 1707 und das Grafikbeschleunigungsmodul 1746 mit dem Systemspeicher 1714 verbunden, der die Prozessorspeicher 1701(1) - 1701(M) von 17A aufweisen kann.
Bei mindestens einer Ausführungsform wird die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 1762A-1762D, 1756 und im Systemspeicher 1714 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 1764 aufrechterhalten. Bei mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1764 zu kommunizieren. In mindestens einer Ausführungsform wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1764 implementiert, um Cache-Zugriffe mitzulesen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 1725 das Grafikbeschleunigungsmodul 1746 kommunikativ an den Kohärenzbus 1764, so dass das Grafikbeschleunigungsmodul 1746 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1760A-1760D teilnehmen kann. Bei mindestens einer Ausführungsform sorgt insbesondere eine Schnittstelle 1735 für die Konnektivität mit der Proxy-Schaltung 1725 über die Hochgeschwindigkeitsverbindung 1740, und eine Schnittstelle 1737 verbindet das Grafikbeschleunigungsmodul 1746 mit der Hochgeschwindigkeitsverbindung 1740.
In mindestens einer Ausführungsform bietet eine Beschleuniger-Integrationsschaltung 1736 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 1731(1) - 1731(N) des Grafikbeschleunigungsmoduls 1746. Bei mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Bei mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) alternativ verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb eines Grafikprozessors umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1746 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 1731(1) - 1731(N) sein, oder die Grafikverarbeitungseinheiten 1731(1) - 1731(N) können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1736 eine Speicherverwaltungseinheit (MMU) 1739 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1714 durchzuführen. Bei mindestens einer Ausführungsform kann die MMU 1739 auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In mindestens einer Ausführungsform können in einem Cache 1738 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1731(1) - 1731(N) gespeichert werden. In mindestens einer Ausführungsform werden die im Cache 1738 und in den Grafikspeichern 1733(1) - 1733(M) gespeicherten Daten mit den Kern-Caches 1762A-1762D, 1756 und dem Systemspeicher 1714 kohärent gehalten, wobei möglichweise eine Abrufeinheit 1744 eingesetzt wird. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1725 im Namen des Caches 1738 und der Speicher 1733(1) - 1733(M) erfolgen (z.B. Senden von Aktualisierungen an den Cache 1738 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1762A-1762D, 1756 und Empfangen von Aktualisierungen vom Cache 1738).
Bei mindestens einer Ausführungsform speichert ein Satz von Registern 1745 Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 1731(1) - 1731N) ausgeführt werden, und eine Kontextverwaltungsschaltung 1748 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1748 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1748 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In mindestens einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1747 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 1731 durch die MMU 1739 in reale/physische Adressen im Systemspeicher 1714 übersetzt. In mindestens einer Ausführungsform unterstützt der Beschleuniger-Integrationsschaltung 1736 mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1746 und/oder andere Beschleunigereinrichtungen. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigermodul 1746 für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1707 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 1731(1) - 1731(N) von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
Bei mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 1736 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1746 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann bei mindestens einer Ausführungsform die Beschleuniger-Integrationsschaltung 1736 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1731(1) - 1731(N), Interrupts und die Speicherverwaltung zu verwalten.
Da bei mindestens einer Ausführungsform die Hardwareressourcen der Grafikprozessoren 1731(1) - 1731(N) explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1707 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1736 ist in mindestens einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 1731(1) - 1731(N), so dass sie für ein System als unabhängige Einheiten erscheinen.
Bei mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1733(1) - 1733(M) mit jeder der Grafikverarbeitungsmaschinen 1731(1) - 1731(N) verbunden, und N=M. Bei mindestens einer Ausführungsform speichern die Grafikspeicher 1733(1) - 1733(M) Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 1731(1) - 1731N) verarbeitet werden. Bei mindestens einer Ausführungsform können die Grafikspeicher 1733(1) - 1733(M) flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform sind zur Verringerung des Datenverkehrs über die Hochgeschwindigkeitsverbindung 1740 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet werden, um sicherzustellen, dass die in den Grafikspeichern 1733(1) - 1733(M) gespeicherten Daten Daten sind, welche am häufigsten von den Grafikverarbeitungsmaschinen 1731(1) - 1731(N) verwendet werden und vorzugsweise nicht von den Kernen 1760A-1760D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht bei mindestens einer Ausführungsform ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1731(1) - 1731(N)) benötigt werden, in den Caches 1762A-1762D, 1756 und im Systemspeicher 1714 zu halten.
17C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1736 in den Prozessor 1707 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 1731(1) - 1731(N) direkt über die Hochgeschwindigkeitsverbindung 1740 mit der Beschleuniger-Integrationsschaltung 1736 über die Schnittstelle 1737 und die Schnittstelle 1735 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). Bei mindestens einer Ausführungsform kann die Beschleuniger-Integrationsschaltung 1736 ähnliche Operationen wie in 17B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1764 und den Caches 1762A-1762D, 1756 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1736 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1746 gesteuert werden.
Bei mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. Bei mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
Bei mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1731(1) - 1731(N), von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 1731(1) - 1731(N) zu einem Betriebssystem. Bei mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 1731(1) - 1731(N) virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
Bei mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1746 oder eine einzelne Grafikverarbeitungsmaschine 1731(1) - 1731(N) ein Prozesselement mithilfe eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1714 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. Bei mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 1731(1) - 1731(N) registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). Bei mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
17D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 1790. Bei mindestens einer Ausführungsform umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1736. Bei mindestens einer Ausführungsform ist eine Anwendung ein effektiver Anwendungsadressraum 1782 im Systemspeicher 1714, der Prozesselemente 1783 speichert. In mindestens einer Ausführungsform werden die Prozesselemente 1783 als Reaktion auf GPU-Aufrufe 1781 von Anwendungen 1780, die auf dem Prozessor 1707 ausgeführt werden, gespeichert. Bei mindestens einer Ausführungsform enthält ein Prozesselement 1783 den Prozessstatus für die entsprechende Anwendung 1780. Bei mindestens einer Ausführungsform kann ein im Prozesselement 1783 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 1784 ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. Bei mindestens einer Ausführungsform ist der WD 1784 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im effektiven Adressraum 1782 einer Anwendung.
Bei mindestens einer Ausführungsform können das Grafikbeschleunigungsmodul 1746 und/oder die einzelnen Grafikverarbeitungsmaschinen 1731(1) -1731(N) von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten der Prozessstati und zum Senden eines WD 1784 an ein Grafikbeschleunigungsmodul 1746 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
Bei mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. Bei mindestens einer Ausführungsform besitzt in diesem Modell ein einzelner Prozess das Grafikbeschleunigungsmodul 1746 oder eine einzelne Grafikverarbeitungsmaschine 1731. Wenn das Grafikbeschleunigungsmodul 1746 bei mindestens einer Ausführungsform einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1736 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1736 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1746 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1791 in dem Beschleuniger-Integrations-Slice 1790 bei mindestens einer Ausführungsform den nächsten WD 1784 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1746 zu erledigen ist. Bei mindestens einer Ausführungsform können die Daten aus dem WD 1784 in Registern 1745 gespeichert und von der MMU 1739, der Unterbrechungsverwaltungsschaltung 1747 und/oder der Kontextverwaltungsschaltung 1748 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1739 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1786 im virtuellen Adressraum 1785 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 1747 kann bei mindestens einer Ausführungsform vom Grafikbeschleunigungsmodul 1746 empfangene Unterbrechungsereignisse 1792 verarbeiten. Bei der Durchführung von Grafikoperationen wird bei mindestens einer Ausführungsform eine effektive Adresse 1793, die von einer Grafikverarbeitungsmaschine 1731-1731, N erzeugt wird, von der MMU 1739 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungsmaschine 1731(1) - 1731(N) und/oder jedes Grafikbeschleunigungsmodul 1746 ein und derselbe Satz von Registern 1745 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann bei mindestens einer Ausführungsform in einem Beschleuniger-Integrations-Slice 1790 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt.

Tabelle 1 - Vom Hypervisor initialisierte Register

Register #	Beschreibung
1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt.

Tabelle 2 - Initialisierte Register des Betriebssystems

Register #	Beschreibung
1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1784 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1746 und/oder die Grafikverarbeitungsmaschinen 1731(1) - 1731(N). Er enthält bei mindestens einer Ausführungsform alle Informationen, die von einer Grafikverarbeitungsmaschine 1731(1) - 1731(N) benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
17E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1798 auf, in dem eine Prozesselementliste 1799 gespeichert ist. Auf den realen Hypervisor-Adressraum 1798 kann bei mindestens einer Ausführungsform über einen Hypervisor 1796 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 1795 virtualisiert.
Bei mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1746 zu verwenden. Es gibt bei mindestens einer Ausführungsform zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1746 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: nämlich zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist bei mindestens einer Ausführungsform der System-Hypervisor 1796 Besitzer des Grafikbeschleunigungsmoduls 1746 und stellt seine Funktion allen Betriebssystemen 1795 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1746 die Virtualisierung durch den System-Hypervisor 1796 unterstützen kann, kann bei mindestens einer Ausführungsform das Grafikbeschleunigungsmodul 1746 bestimmte Bedingungen erfüllen, wie z.B.: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1746 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Ein Grafikbeschleunigungsmodul 1746 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1746 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen, und 3) dem Grafikbeschleunigungsmodul 1746 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
Bei mindestens einer Ausführungsform muss die Anwendung 1780 einen Systemaufruf des Betriebssystems 1795 mit einem Grafikbeschleunigungsmodultyp, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. Bei mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls eine gezielte Beschleunigungsfunktion für einen Systemaufruf. Bei mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls ein systemspezifischer Wert sein. Bei mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1746 formatiert und kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1746, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 1746 zu verrichtende Arbeit beschreibt.
In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. Bei mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 1736 und des Grafikbeschleunigungsmoduls 1746 bei mindestens einer Ausführungsform kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1796 kann bei mindestens einer Ausführungsform optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 1783 angeordnet wird. Bei mindestens einer Ausführungsform ist CSRP eines der Register 1745, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1782 einer Anwendung für das Grafikbeschleunigungsmodul 1746 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist bei mindestens einer Ausführungsform optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. Bei mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1795 überprüfen, ob die Anwendung 1780 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1746 erhalten hat. Das Betriebssystem 1795 ruft bei mindestens einer Ausführungsform dann den Hypervisor 1796 mit den in Tabelle 3 dargestellten Informationen auf.

Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem

Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft bei mindestens einer Ausführungsform der Hypervisor 1796, ob das Betriebssystem 1795 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1746 erhalten hat. Der Hypervisor 1796 setzt bei mindestens einer Ausführungsform dann das Prozesselement 1783 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1746. Ein Prozesselement kann bei mindestens einer Ausführungsform die in Tabelle 4 dargestellten Informationen aufweisen.

Tabelle 4 -Prozesselementinformation

Parameter #	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

Bei mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1745 für Beschleuniger-Integrations-Slices 1790.
Wie es in 17F dargestellt ist, wird bei mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1701(1) - 1701(N) und GPU-Speicher 1720(1) - 1720(N) verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 1710(1) - 1710(N) ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1701(1) - 1701(N) und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1701(1) zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1701(N), ein dritter Abschnitt dem GPU-Speicher 1720(1) usw. Bei mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1701 und GPU-Speicher 1720 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1794A-1794E innerhalb einer oder mehrerer MMUs 1739A-1739E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 1705) und GPUs 1710 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während bei mindestens einer Ausführungsform mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1794A-1794E in 17F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1705 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1736 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-Speicher 1720 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. Bei mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf die GPU- Speicher 1720 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1705 bei mindestens einer Ausführungsform, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher I/O-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten bei mindestens einer Ausführungsform Treiberaufrufe, Unterbrechungen und speicherabbildende I/O- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. Bei mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf die GPU Speicher 1720 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann bei mindestens einer Ausführungsform der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1710 erheblich reduzieren. Bei mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
Bei mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann bei mindestens einer Ausführungsform z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. Bei mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-Speicher 1720 implementiert sein, mit oder ohne Bias-Cache in einer GPU 1710 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann bei mindestens einer Ausführungsform eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
Bei mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU- Speicher 1720-1723 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden bei mindestens einer Ausführungsform lokale Anfragen von GPU 1710, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1720 weitergeleitet. Bei mindestens einer Ausführungsform werden lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, an den Prozessor 1705 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung). In mindestens einer Ausführungsform werden Anfragen vom Prozessor 1705, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased bzw. GPU-gebundene Seite gerichtet sind, an die GPU 1710 weitergeleitet werden. Bei mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. Bei mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet bei mindestens einer Ausführungsform einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. Bei mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1705 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1705 nicht gecacht werden können. Um bei mindestens einer Ausführungsform auf diese Seiten zuzugreifen, kann der Prozessor 1705 den Zugriff von der GPU 1710 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um bei mindestens einer Ausführungsform die Kommunikation zwischen dem Prozessor 1705 und der GPU 1710 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1705 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 1115 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 1115 können hier in Verbindung mit den 9A und/oder 9B angegeben werden.
18 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
18 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1800 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1800 einen oder mehrere Anwendungsprozessor(en) 1805 (z. B. CPUs), mindestens einen Grafikprozessor 1810 auf und kann zusätzlich einen Bildprozessor 1815 und/oder einen Videoprozessor 1820 aufweisen, von denen jeder ein modularer IP-Kern sein kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1800 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 1825, eine UART-Steuerung 1830, eine SPI/SDIO-Steuerung 1835 und eine I²2S/I²2C-Steuerung 1840. Bei mindestens einer Ausführungsform kann die integrierte Schaltung 1800 eine Anzeigeeinrichtung 1845 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 1850 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 1855 verbunden ist. Bei mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1860 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1865 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. Bei mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 1870 auf.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing-und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in der integrierten Schaltung 1500 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
19A und 19B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
19A und 19B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 19A zeigt einen beispielhaften Grafikprozessor 1910 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform mittels eines oder mehrerer IP-Kerne hergestellt sein kann. 19B stellt einen zusätzlichen beispielhaften Grafikprozessor 1940 einer integrierten Schaltung mit einem System auf einem Chip dar, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1910 von 19A ein stromsparender Grafikprozessorkern. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1940 von 19B ein Grafikprozessorkern mit höherer Leistung. Bei mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1910, 1940 eine Variante des Grafikprozessors 1810 von 18 sein.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1910 einen Vertexprozessor 1905 und einen oder mehrere Fragmentprozessor(en) 1915A-1915N auf (z.B. 1915A, 1915B, 1915C, 1915D bis 1915N-1 und 1915N). Bei mindestens einer Ausführungsform kann der Grafikprozessor 1910 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1905 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1915A-1915N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. Bei mindestens einer Ausführungsform führt der Vertex-Prozessor 1905 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. Bei mindestens einer Ausführungsform verwenden die Fragmentprozessoren 1915A-1915N die vom Vertex-Prozessor 1905 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. Bei mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1915A-1915N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1910 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1920A-1920B, einen oder mehrere Cache(s) 1925A-1925B und eine oder mehrere Schaltungsverbindungen 1930A-1930B auf. Bei mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1920A-1920B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1910, einschließlich für den Vertex-Prozessor 1905 und/oder den/die Fragmentprozessor(en) 1915A-1915N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 1925A-1925B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. Bei mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 1920A-1920B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1805, Bildprozessoren 1815 und/oder Videoprozessoren 1820 von 18 zugeordnet sind, so dass sich jeder Prozessor 1805-1820 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. Bei mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1930A-1930B dem Grafikprozessor 1910 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1940 einen oder mehrere Shader-Kern(e) 1955A-1955N auf (z. B. 1955A, 1955B, 1955C, 1955D, 1955E, 1955F bis 1955N-1 und 1955N), wie es in 22B dargestellt ist, was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. Bei mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1940 einen Inter-Core-Task-Manager 1945 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1955A-1955N und eine Tiling-Einheit 1958 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing-und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 12A und/oder 12B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in der integrierten Schaltung 20A und/oder 20B für Inferencing-oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
20A und 20B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 20A zeigt einen Grafikkern 2000, der bei mindestens einer Ausführungsform im Grafikprozessor 1810 von 18 vorhanden sein kann und bei mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1955A-1955N wie in 19B sein kann. 20B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit („GPGPU“) 2030, die bei mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
Bei mindestens einer Ausführungsform weist der Grafikkern 2000 einen gemeinsam genutzten Befehlscache 2002, eine Textureinheit 2018 und einen Cache/gemeinsamen Speicher 2020 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 2000 gemeinsam sind. Bei mindestens einer Ausführungsform kann der Grafikkern 2000 mehrere Slices 2001A-2001N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2000 aufweisen. Die Slices 2001A-2001N können bei mindestens einer Ausführungsform eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 2004A-2004N, einen Thread-Scheduler 2006A-2006N, einen Thread-Dispatcher 2008A-2008N und einen Satz von Registern 2010A-2010N umfasst. Bei mindestens einer Ausführungsform können die Slices 2001A-2001N einen Satz zusätzlicher Funktionseinheiten (AFUs 2012A-2012N), Gleitkommaeinheiten (FPUs 2014A-2014N), ganzzahlige arithmetische Logikeinheiten (ALUs 2016-2016N), Adressberechnungseinheiten (ACUs 2013A-2013N), doppeltgenaue Gleitkommaeinheiten (DPFPUs 2015A-2015N) und Matrixverarbeitungseinheiten (MPUs 2017A-2017N) aufweisen.
Bei mindestens einer Ausführungsform können die FPUs 2014A-2014N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2015A-2015N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. Bei mindestens einer Ausführungsform können die ALUs 2016A-2016N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. Bei mindestens einer Ausführungsform können die MPUs 2017A-2017N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. Bei mindestens einer Ausführungsform können die MPUs 2017-2017N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). Bei mindestens einer Ausführungsform können die AFUs 2012A-2012N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem Grafikkern 2000 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
20B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2030, die bei mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. Bei mindestens einer Ausführungsform kann die GPGPU 2030 direkt mit anderen Instanzen der GPGPU 2030 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. Bei mindestens einer Ausführungsform weist die GPGPU 2030 eine Host-Schnittstelle 2032 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. Bei mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 2032 um eine PCI-Express-Schnittstelle. Bei mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 2032 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. Bei mindestens einer Ausführungsform empfängt die GPGPU 2030 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 2034, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Compute-Clustern 2036A-2036H zu verteilen. Bei mindestens einer Ausführungsform teilen sich die Compute-Cluster 2036A-2036H einen Cache-Speicher 2038. Bei mindestens einer Ausführungsform kann der Cache-Speicher 2038 als übergeordneter Cache für Cache-Speicher innerhalb von Compute-Clustern 2036A-2036H dienen.
Bei mindestens einer Ausführungsform weist die GPGPU 2030 einen Speicher 2044A-2044B auf, der über eine Reihe von Speichersteuerungen 2042A-2042B mit Compute-Clustern 2036A-2036H gekoppelt ist. Bei mindestens einer Ausführungsform kann der Speicher 2044A-2044B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
Bei mindestens einer Ausführungsform weisen die Compute-Cluster 2036A-2036H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 2000 von 20A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann bei mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Compute-Cluster 2036A-2036H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
Bei mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2030 für den Betrieb als ein Compute-Cluster ausgestaltet sein. Bei mindestens einer Ausführungsform variiert die von den Compute-Clustern 2036A-2036H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. Bei mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2030 über die Host-Schnittstelle 2032. Bei mindestens einer Ausführungsform weist die GPGPU 2030 einen I/O-Hub 2039 auf, der die GPGPU 2030 mit einem GPU-Link 2040 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 2030 ermöglicht. Bei mindestens einer Ausführungsform ist die GPU-Verbindung 2040 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2030 ermöglicht. Bei mindestens einer Ausführungsform ist der GPU-Link 2040 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. Bei mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2030 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 2032 zugänglich ist. Bei mindestens einer Ausführungsform kann die GPU-Verbindung 2040 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 2032 eine Verbindung zu einem Hostprozessor ermöglicht.
Bei mindestens einer Ausführungsform kann die GPGPU 2030 so ausgestaltet sein, dass sie neuronale Netze trainiert. Bei mindestens einer Ausführungsform kann die GPGPU 2030 innerhalb einer Inferencing-Plattform verwendet werden. Bei mindestens einer Ausführungsform, bei der die GPGPU 2030 für Inferencing verwendet wird, kann die GPGPU weniger Compute-Cluster 2036A-2036H aufweisen, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. Bei mindestens einer Ausführungsform kann sich die mit dem Speicher 2044A-2044B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. Bei mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 2030 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann bei mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in der GPGPU 2030 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
21 ist ein Blockdiagramm, das ein Rechensystem 2100 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform weist das Rechensystem 2100 ein Verarbeitungsteilsystem 2101 mit einem oder mehreren Prozessor(en) 2102 und einem Systemspeicher 2104 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 2105 aufweisen kann. Bei mindestens einer Ausführungsform kann der Speicher-Hub 2105 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2102 integriert sein. Bei mindestens einer Ausführungsform ist der Speicher-Hub 2105 über eine Kommunikationsverbindung 2106 mit einem I/O-Subsystem 2111 verbunden. Bei mindestens einer Ausführungsform weist das I/O-Subsystem 2111 einen I/O-Hub 2107 auf, der es dem Rechensystem 2100 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 2108 zu empfangen. Bei mindestens einer Ausführungsform kann der I/O-Hub 2107 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2102 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 2110A zu liefern. Bei mindestens einer Ausführungsform kann eine oder mehrere mit dem I/O-Hub 2107 gekoppelte Anzeigevorrichtung(en) 2110A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
Bei mindestens einer Ausführungsform weist das Verarbeitungssubsystem 2101 einen oder mehrere parallele(n) Prozessor(en) 2112 auf, die über einen Bus oder eine andere Kommunikationsverbindung 2113 mit dem Speicher-Hub 2105 verbunden sind. Bei mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 2113 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. Bei mindestens einer Ausführungsform bilden einige oder alle der parallelen Prozessoren 2112 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen MIC-Prozessor (Many Integrated Core). Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2112 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den I/O-Hub 2107 gekoppelte Anzeigeeinrichtung(en) 2110A ausgeben kann. Bei mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 2112 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 2110B zu ermöglichen.
Bei mindestens einer Ausführungsform kann eine Systemspeichereinheit 2114 mit dem I/O-Hub 2107 verbunden sein, um einen Speichermechanismus für das Computersystem 2100 bereitzustellen. Bei mindestens einer Ausführungsform kann ein I/O-Switch 2116 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem I/O-Hub 2107 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 2118 und/oder einem drahtlosen Netzwerkadapter 2119, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 2120 hinzugefügt werden können. Bei mindestens einer Ausführungsform kann der Netzwerkadapter 2118 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. Bei mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2119 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
Bei mindestens einer Ausführungsform kann das Rechensystem 2100 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem I/O-Hub 2107 verbunden sein können. Bei mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 21 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 2112 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. Bei mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 2112 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. Bei mindestens einer Ausführungsform können Komponenten des Rechensystems 2100 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können bei mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 2112, ein Speicher-Hub 2105, ein Prozessor(en) 2102 und ein I/O-Hub 2107 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. Bei mindestens einer Ausführungsform können die Komponenten des Rechnersystems 2100 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. Bei mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2100 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 12A und/oder 12B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem System 2100 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
PROZESSOREN
22A veranschaulicht einen Parallelprozessor 2200 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2200 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. Bei mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2200 eine Variante eines oder mehrerer Parallelprozessoren 2112, die in 21 gemäß einer beispielhaften Ausführungsform dargestellt sind.
Bei mindestens einer Ausführungsform weist der Parallelprozessor 2200 eine Parallelverarbeitungseinheit 2202 auf. Bei mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 2202 eine I/O-Einheit 2204 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2202, ermöglicht. Bei mindestens einer Ausführungsform kann die I/O-Einheit 2204 direkt mit anderen Einrichtungen verbunden sein. Bei mindestens einer Ausführungsform ist die I/O-Einheit 2204 über eine Hub- oder Switch-Schnittstelle, wie z. B. den Speicher-Hub 2105, mit anderen Einrichtungen verbunden. Bei mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2105 und I/O-Einheit 2204 eine Kommunikationsverbindung 2113. Bei mindestens einer Ausführungsform ist die I/O-Einheit 2204 mit einer Host-Schnittstelle 2206 und einem Speicher-Koppelfeld 2216 verbunden, wobei die Host-Schnittstelle 2206 Befehle zur Durchführung von Verarbeitungsvorgängen und das Speicher-Koppelfeld 2216 Befehle zur Durchführung von Speicheroperationen empfängt.
Bei mindestens einer Ausführungsform, wenn die Host-Schnittstelle 2206 einen Befehlspuffer über die I/O-Einheit 2204 empfängt, kann die Host-Schnittstelle 2206 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2208 leiten. Bei mindestens einer Ausführungsform ist das vordere Ende 2208 mit einem Scheduler 2210 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 2212 verteilt. Bei mindestens einer Ausführungsform stellt der Scheduler 2210 sicher, dass die Verarbeitungsclusteranordnung 2212 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an den Cluster der Verarbeitungsclusteranordnung 2212 verteilt werden. Bei mindestens einer Ausführungsform ist der Scheduler 2210 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. Bei mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2210 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 2212 ausgeführt werden. Bei mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsclusteranordnung 2212 über eine von mehreren Grafikverarbeitungspfaden nachweisen. Bei mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 2210 innerhalb eines Mikrocontrollers, der den Scheduler 2210 aufweist, auf der Verarbeitungsclusteranordnung 2212 verteilt werden.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2212 bis zu „N“ Verarbeitungscluster aufweisen (z.B. Cluster 2214A, Cluster 2214B, bis Cluster 2214N), wobei „N“ eine positive ganze Zahl darstellt (welche eine andere positive ganze Zahl „N“ sein kann als die, die in den anderen Figuren eingesetzt wird). Bei mindestens einer Ausführungsform kann jeder Cluster 2214A-2214N der Verarbeitungsclusteranordnung 2212 eine große Anzahl von gleichzeitigen Threads ausführen. Bei mindestens einer Ausführungsform kann der Scheduler 2210 den Clustern 2214A-2214N der Verarbeitungsclusteranordnung 2212 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. Bei mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2210 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 2212 ausgestaltet ist. Bei mindestens einer Ausführungsform können verschiedene Cluster 2214A-2214N der Verarbeitungscusteranordnung 2212 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2212 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2212 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann bei mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 2212 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2212 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2212 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2212 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. Bei mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2202 Daten aus dem Systemspeicher über die I/O-Einheit 2204 zur Verarbeitung übertragen. Bei mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 2222) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
Bei mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 2202 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 2210 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2214A-2214N der Verarbeitungsclusteranordnung 2212 zu ermöglichen. Bei mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 2212 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann bei mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. Bei mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 2214A-2214N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2214A-2214N zur weiteren Verarbeitung übertragen werden können.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2212 über den Scheduler 2210, der Befehle zur Definition von Verarbeitungstasks vom Frontend 2208 erhält, auszuführende Verarbeitungs-Tasks empfangen. Bei mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). Bei mindestens einer Ausführungsform kann der Scheduler 2210 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 2208 empfängt. Bei mindestens einer Ausführungsform kann das Frontend 2208 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 2212 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
Bei mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2202 mit dem Parallelprozessorspeicher 2222 gekoppelt sein. Bei mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2222 über das Speicherkoppelfeld 2216 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2212 sowie der I/O-Einheit 2204 empfangen kann. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2216 über eine Speicherschnittstelle 2218 auf den Parallelprozessorspeicher 2222 zugreifen. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 2218 mehrere Partitionseinheiten aufweisen (z.B. Partitionseinheit 2220A, Partitionseinheit 2220B bis Partitionseinheit 2220N), die jeweils mit einem Abschnitt (z.B. einer Speichereinheit) des Parallelprozessorspeichers 2222 gekoppelt sein können. Bei mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2220A-2220N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2220A eine entsprechende erste Speichereinheit 2224A hat, eine zweite Partitionseinheit 2220B eine entsprechende Speichereinheit 2224B hat und eine N-te Partitionseinheit 2220N eine entsprechende N-te Speichereinheit 2224N hat. Bei mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2220A-2220N nicht gleich einer Anzahl von Speichereinheiten sein.
Bei mindestens einer Ausführungsform können die Speichereinheiten 2224A-2224N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). Bei mindestens einer Ausführungsform können die Speichereinheiten 2224A-2224N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). Bei mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2224A-2224N hinweg gespeichert werden, so dass die Partitionseinheiten 2220A-2220N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2222 effizient zu nutzen. Bei mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2222 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
Bei mindestens einer Ausführungsform kann jeder der Cluster 2214A-2214N der Verarbeitungsclusteranordnung 2212 Daten verarbeiten, die in jede der Speichereinheiten 2224A-2224N im Parallelprozessorspeicher 2222 geschrieben werden. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2216 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 2214A-2214N an eine beliebige Partitionseinheit 2220A-2220N oder an einen anderen Cluster 2214A-2214N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. Bei mindestens einer Ausführungsform kann jeder Cluster 2214A-2214N mit der Speicherschnittstelle 2218 über das Speicherkoppelfeld 2216 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. Bei mindestens einer Ausführungsform hat das Speicherkoppelfeld 2216 eine Verbindung zur Speicherschnittstelle 2218, um mit der I/O-Einheit 2204 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2222, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2214A-2214N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2202 gehört. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2216 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2214A-2214N und Partitionseinheiten 2220A-2220N zu trennen.
Bei mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2202 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. Bei mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2202 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2202 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. Bei mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2202 oder des Parallelprozessors 2200 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
22B ist ein Blockdiagramm einer Partitionseinheit 2220 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Partitionseinheit 2220 eine Instanz einer der Partitionseinheiten 2220A-2220N aus 22A. Bei mindestens einer Ausführungsform weist die Partitionseinheit 2220 einen L2-Cache 2221, eine Einzelbildpuffer-Schnittstelle 2225 und eine ROP 2226 (Rasteroperationseinheit) auf. Der L2-Cache 2221 ist bei mindestens einer Ausführungsform ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 2216 und der ROP 2226 empfangene Lade- und Speicheroperationen durchführt. Bei mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2221 an die Einzelbildpuffer-Schnittstelle 2225 zur Verarbeitung ausgegeben. Bei mindestens einer Ausführungsform können Aktualisierungen auch über die Einzelbildpuffer-Schnittstelle 2225 zur Verarbeitung an einen Einzelbildpuffer gesendet werden. Bei mindestens einer Ausführungsform ist die Einzelbildpuffer-Schnittstelle 2225 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 2224A-2224N von 22 (z. B. innerhalb des Parallelprozessorspeichers 2222).
Bei mindestens einer Ausführungsform ist die ROP 2226 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung usw. durchführt. Bei mindestens einer Ausführungsform gibt die ROP 2226 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. Bei mindestens einer Ausführungsform weist die ROP 2226 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. Bei mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Bei mindestens einer Ausführungsform kann die Art der von der ROP 2226 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird bei mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
Bei mindestens einer Ausführungsform ist die ROP 2226 in jedem Verarbeitungscluster (z. B. Cluster 2214A-2214N von 22) und nicht in der Partitionseinheit 2220 vorhanden. Bei mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 2216 anstelle von Pixelfragmentdaten übertragen. Bei mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 2110 von 21, zur weiteren Verarbeitung durch Prozessor(en) 2102 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2200 von 22A weitergeleitet werden.
22C ist ein Blockdiagramm eines Verarbeitungsclusters 2214 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2214A-2214N von 22. Bei mindestens einer Ausführungsform kann der Verarbeitungscluster 2214 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. Bei mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. Bei mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
Bei mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2214 über einen Pipeline-Manager 2232 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. Bei mindestens einer Ausführungsform empfängt der Pipeline-Manager 2232 Anweisungen vom Scheduler 2210 der 22 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2234 und/oder eine Textureinheit 2236. Bei mindestens einer Ausführungsform ist der Grafikmultiprozessor 2234 eine beispielhafte Instanz eines SIMT-Parallelprozessors. Bei mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 2214 vorhanden sein. Bei mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 2234 in einem Verarbeitungscluster 2214 vorhanden sein. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 2234 Daten verarbeiten, und ein Datenkoppelfeld 2240 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 2232 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 2240 verteilt werden sollen.
Bei mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2234 innerhalb des Verarbeitungsclusters 2214 einen identischen Satz funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). Bei mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. Bei mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. Bei mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
Bei mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2214 übertragenen Anweisungen einen Thread. Bei mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. Bei mindestens einer Ausführungsform führt die Thread-Gruppe ein gemeinsames Programm mit unterschiedlichen Eingabedaten aus. Bei mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 2234 zugewiesen sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 2234. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 2234. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 2234, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. Bei mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2234 ausgeführt werden.
Bei mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2234 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2234 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2248) innerhalb des Verarbeitungsclusters 2214 verwenden. Bei mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2234 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 2220A-2220N von 22), die von allen Verarbeitungsclustern 2214 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2234 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. Bei mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2202 als globaler Speicher verwendet werden. Bei mindestens einer Ausführungsform weist der Verarbeitungscluster 2214 mehrere Instanzen des Grafik-Multiprozessors 2234 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 2248 gespeichert sein können.
Bei mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2214 eine MMU 2245 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. Bei mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2245 innerhalb der Speicherschnittstelle 2218 von 22 befinden. Bei mindestens einer Ausführungsform weist die MMU 2245 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. Bei mindestens einer Ausführungsform kann die MMU 2245 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 2234 oder im L1-Cache oder im Verarbeitungscluster 2214 befinden können. Bei mindestens einer Ausführungsform wird eine physikalische Adresse verarbeitet, um den Zugriff auf die Oberflächendaten lokal zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. Bei mindestens einer Ausführungsform kann ein Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
Bei mindestens einer Ausführungsform kann ein Verarbeitungscluster 2214 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 2234 mit einer Textureinheit 2236 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. Bei mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2234 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. Bei mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2234 verarbeitete Tasks an das Datenkoppelfeld 2240 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 2214 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 2216 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. Bei mindestens einer Ausführungsform ist eine preROP 2242 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 2234 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z. B. die Partitionseinheiten 2220A-2220N von 22). Bei mindestens einer Ausführungsform kann die preROP-Einheit 2242 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem Grafikverarbeitungscluster 2214 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
22D zeigt einen Grafik-Multiprozessor 2234 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2234 mit dem Pipeline-Manager 2232 des Verarbeitungsclusters 2214 gekoppelt. Bei mindestens einer Ausführungsform weist der Grafikmultiprozessor 2234 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 2252, eine Befehlseinheit 2254, eine Adresszuordnungseinheit 2256, eine Registerdatei 2258, einen oder mehrere GPGPU-Kerne 2262 und eine oder mehrere Lade-/Speichereinheiten 2266 aufweist. Die GPGPU-Kerne 2262 und die Lade-/Speichereinheiten 2266 sind bei mindestens einer Ausführungsform über eine Speicher- und Cache-Verbindung 2268 mit dem Cache-Speicher 2272 und dem gemeinsamen Speicher 2270 verbunden.
Bei mindestens einer Ausführungsform empfängt der Befehlscache 2252 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 2232. Bei mindestens einer Ausführungsform werden die Befehle im Befehlscache 2252 zwischengespeichert und von der Befehlseinheit 2254 zur Ausführung weitergeleitet. Bei mindestens einer Ausführungsform kann die Befehlseinheit 2254 die Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 2262 zugewiesen ist. Bei mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. Bei mindestens einer Ausführungsform kann die Adressabbildungseinheit 2256 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 2266 zugreifen können.
Bei mindestens einer Ausführungsform stellt die Registerdatei 2258 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2234 bereit. Bei mindestens einer Ausführungsform stellt die Registerdatei 2258 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2262, Lade-/Speichereinheiten 2266) des Grafik-Multiprozessors 2234 verbunden sind. Bei mindestens einer Ausführungsform ist die Registerdatei 2258 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 2258 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 2258 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 2234 ausgeführt werden.
Bei mindestens einer Ausführungsform können die GPGPU-Kerne 2262 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 2234 verwendet werden. Die GPGPU-Kerne 2262 können sich bei mindestens einer Ausführungsform in ihrer Architektur ähneln oder unterscheiden. Bei mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 2262 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. Bei mindestens einer Ausführungsform können die FPUs den IEEE 954-1908-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 2234 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. Bei mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
Bei mindestens einer Ausführungsform weisen die GPGPU-Kerne 2262 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. Bei mindestens einer Ausführungsform können GPGPU-Kerne 2262 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. Bei mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. Bei mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können bei mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2268 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2234 mit der Registerdatei 2258 und dem gemeinsamen Speicher 2270 verbindet. Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2268 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 2266 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2270 und der Registerdatei 2258 durchzuführen. Bei mindestens einer Ausführungsform kann die Registerdatei 2258 mit derselben Frequenz wie die GPGPU-Kerne 2262 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2262 und der Registerdatei 2258 eine sehr geringe Latenzzeit aufweist. Bei mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2270 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2234 ausgeführt werden. Bei mindestens einer Ausführungsform kann der Cache-Speicher 2272 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2236 übertragen werden, zwischenzuspeichern. Bei mindestens einer Ausführungsform kann der gemeinsame Speicher 2270 auch als programmgesteuerter Cache verwendet werden. Bei mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2262 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 2272 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
Bei mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. Bei mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. Bei mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. Bei mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. Bei mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 im Grafik-Multiprozessor 2234 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
23 zeigt ein Multi-GPU-Rechnersystem 2300 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 2300 einen Prozessor 2302 aufweisen, der über einen Host-Schnittstellen-Switch 2304 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2306A-D verbunden ist. Bei mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2304 eine PCI-Express-Switch-Einrichtung, die den Prozessor 2302 mit einem PCI-Express-Bus verbindet, über den der Prozessor 2302 mit den GPGPUs 2306A-D kommunizieren kann. Die GPGPUs 2306A-D können bei mindestens einer Ausführungsform über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2316 miteinander verbunden sein. Bei mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2316 mit jeder der GPGPUs 2306A-D über eine eigene GPU-Verbindung verbunden. Bei mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2316 eine direkte Kommunikation zwischen den einzelnen GPGPUs 2306A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2304 erforderlich ist, an den der Prozessor 2302 angeschlossen ist. Bei mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2316 geleitet wird, bleibt der Host-Schnittstellenbus 2304 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 2300 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während bei mindestens einer Ausführungsform die GPGPUs 2306A-D mit dem Prozessor 2302 über den Host-Schnittstellen-Switch 2304 verbunden sind, weist der Prozessor 2302 bei mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2316 auf und kann direkt mit den GPGPUs 2306A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 im Multi-GPU Computersystem 2300 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
24 ist ein Blockdiagramm eines Grafikprozessors 2400 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 eine Ringverbindung 2402, ein Pipeline-Frontend 2404, eine Media-Maschine 2437 und Grafikkerne 2480A-2480N auf. Bei mindestens einer Ausführungsform verbindet die Ringverbindung 2402 den Grafikprozessor 2400 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2400 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
Bei mindestens einer Ausführungsform empfängt der Grafikprozessor 2400 Stapel von Befehlen über die Ringverbindung 2402. Bei mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2403 im Pipeline-Frontend 2404 interpretiert. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2480A-2480N durchzuführen. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2403 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2436. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2403 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2434, das mit einer Medien-Maschine 2437 gekoppelt ist. Bei mindestens einer Ausführungsform weist die Medien-Maschine 2437 eine Video-Qualitäts-Maschine (VQE) 2430 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 2433 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. Bei mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2436 und die Medien-Maschine 2437 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2480A bereitgestellt werden.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 skalierbare Thread-Ausführungsressourcen auf, die Grafikkerne 2480A-2480N aufweisen (welche modular sein können und manchmal als Kern-Slices bezeichnet werden), von denen jeder mehrere Sub-Kerne 2450A-550N, 2460A-2460N (manchmal als Kern-Sub-Slices bezeichnet) hat. Bei mindestens einer Ausführungsform kann der Grafikprozessor 2400 eine beliebige Anzahl von Grafikkernen 2480A bis 2480N haben. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 einen Grafikkern 2480A mit mindestens einem ersten Sub-Kern 2450A und einem zweiten Sub-Kern 2460A auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2400 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z. B. 2450A). Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 mehrere Grafikkerne 2480A-2480N auf, von denen jeder einen Satz von ersten Sub-Kernen 2450A-2450N und einen Satz von zweiten Sub-Kernen 2460A-2460N aufweist. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2450A-2450N mindestens einen ersten Satz von Ausführungseinheiten 2452A-2452N und Medien-/Textur-Sampler 2454A-2454N auf. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2460A-2460N mindestens eine zweite Gruppe von Ausführungseinheiten 2462A-2462N und Samplern 2464A-2464N auf. Bei mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2450A-2450N, 2460A-2460N einen Satz gemeinsam genutzter Ressourcen 2470A-2470N. Bei mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 in dem Grafikprozessor 2400 für Inferencing- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
25 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2500 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. Bei mindestens einer Ausführungsform kann der Prozessor 2500 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 2510 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. Bei mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. Bei mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. Bei mindestens einer Ausführungsform kann der Prozessor 2500 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
Bei mindestens einer Ausführungsform weist der Prozessor 2500 ein In-Order-Front-End („Front-End“) 2501 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. Bei mindestens einer Ausführungsform kann das Frontend 2501 mehrere Einheiten aufweisen. Bei mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2526 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 2528 weiter, der wiederum Befehle decodiert oder interpretiert. Bei mindestens einer Ausführungsform decodiert der Befehlsdecodierer 2528 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. Bei mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 2528 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. Bei mindestens einer Ausführungsform kann ein Trace-Cache 2530 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 2534 zur Ausführung zusammenstellen. Bei mindestens einer Ausführungsform, wenn der Trace-Cache 2530 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2532 die für den Abschluss der Operation erforderlichen uops bereit.
Bei mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. Bei mindestens einer Ausführungsform kann der Befehlsdecodierer 2528 auf den Mikrocode-ROM 2532 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. Bei mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 2528 decodiert werden. Bei mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2532 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. Bei mindestens einer Ausführungsform bezieht sich der Trace-Cache 2530 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2532 zu bestimmen. Bei mindestens einer Ausführungsform kann das Frontend 2501 der Maschine, nachdem das Mikrocode-ROM 2532 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2530 wieder aufnehmen.
Bei mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine („Out-of-Order-Engine“) 2503 Befehle für die Ausführung vorbereiten. Bei mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 2503 weist bei mindestens einer Ausführungsform ohne Einschränkung einen Allokator/Register-Renamer 2540, eine Speicher-uop-Warteschlange 2542, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2544, einen Speicher-Scheduler 2546, einen schnellen Scheduler 2502, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2504 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2506 auf. Bei mindestens einer Ausführungsform werden der schnelle Scheduler 2502, der langsame/allgemeine Gleitkomma-Scheduler 2504 und der einfache Gleitkomma-Scheduler 2506 hier auch gemeinsam als „uop-Scheduler 2502, 2504, 2506“ bezeichnet. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2540 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. Bei mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 2540 logische Register auf Einträge in einer Registerdatei um. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2540 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 2542 für Speicheroperationen und der Ganzzahl-/Gleitkommauop-Warteschlange 2544 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2546 und den uop-Schedulern 2502, 2504, 2506. Bei mindestens einer Ausführungsform bestimmen die uop-Scheduler 2502, 2504, 2506 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. Bei mindestens einer Ausführungsform kann der schnelle Scheduler 2502 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 2504 und der einfache Gleitkomma-Scheduler 2506 einmal pro Hauptprozessortaktzyklus einplanen können. Bei mindestens einer Ausführungsform vermitteln die uop-Scheduler 2502, 2504, 2506 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
Bei mindestens einer Ausführungsform weist der Ausführungsblock b11 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2508, ein(e) Gleitkommaregisterdatei/Umgehungsnetzwerk („eine FP-Registerdatei/Umgehungs-Netzwerk“) 2510, Adresserzeugungseinheiten („AGUs“) 2512 und 2514, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2516 und 2518, eine langsame arithmetische Logikeinheit („langsame ALU“) 2520, eine Gleitkomma-ALU („FP“) 2522 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2524 auf. Bei mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2508 und ein Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2510 hier auch als „Registerdateien 2508, 2510“ bezeichnet. Bei mindestens einer Ausführungsform werden die AGUSs 2512 und 2514, die schnellen ALUs 2516 und 2518, die langsame ALU 2520, die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 hier auch als „Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522 und 2524“ bezeichnet. Bei mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform können die Registernetzwerke 2508, 2510 zwischen den uop-Schedulern 2502, 2504, 2506 und den Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522 und 2524 angeordnet sein. Bei mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 2508 Integer-Operationen durch. Bei mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 2510 Gleitkommaoperationen durch. Bei mindestens einer Ausführungsform kann jede der Registernetzwerke 2508, 2510 ohne Einschränkung ein Umgehungsnetzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. Bei mindestens einer Ausführungsform können die Registernetzwerke 2508, 2510 Daten miteinander austauschen. Bei mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 2508 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. Bei mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2510 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
Bei mindestens einer Ausführungsform können die Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522, 2524 Befehle ausführen. Bei mindestens einer Ausführungsform speichern Registernetzwerke 2508, 2510 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. Bei mindestens einer Ausführungsform kann der Prozessor 2500 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522, 2524 aufweisen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. Bei mindestens einer Ausführungsform kann die Gleitkomma-ALU 2522 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. Bei mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. Bei mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2516, 2518 weitergeleitet werden. Bei mindestens einer Ausführungsform können die schnellen ALUS 2516, 2518 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. Bei mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2520, da die langsame ALU 2520 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. Bei mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2512, 2514 ausgeführt werden. Bei mindestens einer Ausführungsform können die schnelle ALU 2516, die schnelle ALU 2518 und die langsame ALU 2520 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. Bei mindestens einer Ausführungsform können die schnelle ALU 2516, die schnelle ALU 2518 und die langsame ALU 2520 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen, so dass 128 Bit breite gepackte Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
Bei mindestens einer Ausführungsform leiten die uop-Scheduler 2502, 2504, 2506 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Bei mindestens einer Ausführungsform kann der Prozessor 2500, da uops spekulativ geplant und im Prozessor 2500 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. Bei mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. Bei mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. Bei mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. Bei mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
Bei mindestens einer Ausführungsform können sich „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. Bei mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. Bei mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register bei mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. Bei mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. Bei mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Ausführungsblock 2511 und andere dargestellte oder nicht dargestellte Speicher oder Register integriert werden. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere der im Ausführungsblock 2511 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (gezeigt oder nicht gezeigt) gespeichert werden, die die ALUs des Ausführungsblocks 2511 ausgestalten, um einen oder mehrere der hier beschriebenen Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
26 zeigt gemäß mindestens einer Ausführungsform einen Deep-Learning-Anwendungsprozessor 2600. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2600 Anweisungen, die, wenn sie vom Deep-Learning-Anwendungsprozessor 2600 ausgeführt werden, bewirken, dass der Deep-Learning-Anwendungsprozessor 2600 einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Verfahren ausführt. In mindestens einer Ausführungsform handelt es sich bei dem Deep-Learning-Anwendungsprozessor 2600 um eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2600 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2600 ohne Einschränkung Verarbeitungscluster 2610(1)-2610(12), Inter-Chip-Verbindungen („ICLs“) 2620(1)-2620(12), Inter-Chip-Steuerungen („ICCs“) 2630(1 )-2630(2), Speicher mit hoher Bandbreite der zweiten Generation („HBM2“) 2640(1)-2640(4), Speichersteuerungen („Mem Ctrlrs“) 2642(1)-2642(4), eine physikalische Schicht für Speicher mit hoher Bandbreite („HBM PHY“) 2644(1)-2644(4), eine Management-Controller-Zentraleinheit („Management-Controller-CPU“) 2650, einen Block für serielle periphere Schnittstellen, integrierte Schaltungen und allgemeine Eingaben/Ausgaben („SPI, 12C, GPIO“) 2660, eine Express-Steuerung für periphere Komponentenverbindungen und einen Block für direkten Speicherzugriff („PCIe-Steuerung und DMA“) 2670 und einen Express-Anschluss für periphere Komponentenverbindungen mit sechzehn Bahnen („PCI Express x 16“) 2680.
In mindestens einer Ausführungsform können Verarbeitungscluster 2610 Operationen für Deep Learning durchführen, einschließlich Inferenz- oder Vorhersageoperationen basierend auf Gewichtungsparametern, die mit einer oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2610 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2600 eine beliebige Anzahl und Art von Verarbeitungsclustern 2600 umfassen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2620 bidirektional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2620 und die Inter-Chip-Steuerungen 2630 mehreren Deep-Learning-Anwendungsprozessoren 2600, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzen ausgestaltet sind. In mindestens einer Ausführungsform kann der Deep Learning-Anwendungsprozessor 2600 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2620 und ICCs 2630 aufweisen.
In mindestens einer Ausführungsform stellen die HBM2s 2640 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 2640(i) ist bei mindestens einer Ausführungsform sowohl der Speichersteuerung 2642(i) als auch der HBM PHY 2644(i) zugeordnet, wobei „i“ eine beliebige ganze Zahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2640 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichersteuerungen 2642 und HBM PHYs 2644 zugeordnet sein. In mindestens einer Ausführungsform können SPI, 12C, GPIO 2660, PCIe-Steuerung und DMA 2670 und/oder PCIe 2680 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards in einer technisch geeigneten Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 1215 wird zum Inferenzieren und/oder Trainieren von Operationen verwendet, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenz- und/oder Trainingslogik 1215 werden hier in Verbindung mit 12A und/oder 12B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2600 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2600 verwendet, um Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. einem neuronalen Netz), das von einem anderen Prozessor oder System oder vom Deep Learning-Anwendungsprozessor 2600 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2600 verwendet werden, um einen oder mehrere hierin beschriebene Anwendungsfälle eines neuronalen Netzes durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
27 zeigt ein Blockdiagramm eines neuromorphen Prozessors 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2700 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2700 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2702 innerhalb des neuromorphen Prozessors 2700 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2702 und ihre Komponenten unter Verwendung von Schaltungsanordnungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2700 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2702 umfassen, aber jede geeignete Anzahl von Neuronen 2702 kann verwendet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2702 einen Neuroneneingang 2704 und einen Neuronenausgang 2706 umfassen. In mindestens einer Ausführungsform können die Neuronen 2702 Ausgaben generieren, die an Eingänge anderer Instanzen von Neuronen 2702 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Eingänge 2704 und Ausgänge 2706 der Neuronen über Synapsen 2708 miteinander verbunden sein.
In mindestens einer Ausführungsform können Neuronen 2702 und Synapsen 2708 so miteinander verbunden sein, dass der neuromorphe Prozessor 2700 arbeitet, um vom neuromorphen Prozessor 2700 empfangene Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2702 einen Ausgabeimpuls („Spike“) senden („feuern“), wenn die über den Neuroneneingang 2704 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2702 die an den Neuroneneingängen 2704 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2702 beispielsweise als Integrate-and-Fire- Neuronen mit Leckstrom (leaky integrate-and-fire neuron) implementiert sein, wobei das Neuron 2702 eine Ausgabe unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion generieren („feuern“) kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom die an den Eingängen 2704 des Neurons empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leckstrom) anwenden, um das Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom feuern, wenn mehrere Eingabesignale an den Neuroneneingängen 2704 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotenzial zu niedrig abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2702 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2702 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder eine Logik umfassen, die einen Ausgangsspike am Neuronenausgang 2706 erzeugen bzw. erzeugt, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf die Neuroneneingabe 2704 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2702, sobald es feuert, zuvor erhaltene Eingaben verwerfen, indem es beispielsweise ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2702, sobald das Membranpotenzial auf 0 zurückgesetzt ist, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2702 über Synapsen 2708 miteinander verbunden sein. In mindestens einer Ausführungsform können Synapsen 2708 arbeiten, um Signale von einem Ausgang eines ersten Neurons 2702 zu einem Eingang eines zweiten Neurons 2702 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2702 Informationen über mehr als eine Instanz der Synapse 2708 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen eines neuronalen Ausgangs 2706 über eine Instanz einer Synapse 2708 mit einer Instanz eines neuronalen Eingangs 2704 in demselben Neuron 2702 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 2702, die eine über eine Instanz einer Synapse 2708 zu übertragende Ausgabe generiert, als „präsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 2708 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz eines Neurons 2702, die eine über eine Instanz einer Synapse 2708 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz einer Synapse 2708 bezeichnet werden. Da eine Instanz eines Neurons 2702 Eingaben von einer oder mehreren Instanzen einer Synapse 2708 empfangen und auch Ausgaben über eine oder mehrere Instanzen einer Synapse 2708 übertragen kann, kann eine einzelne Instanz eines Neurons 2702 in mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 2708 sein.
In mindestens einer Ausführungsform können die Neuronen 2702 in einer oder mehreren Schichten organisiert sein. Jede Instanz eines Neurons 2702 kann bei mindestens einer Ausführungsform einen Neuronenausgang 2706 aufweisen, der sich über eine oder mehrere Synapsen 2708 zu einem oder mehreren Eingängen 2704 auffächern kann. In mindestens einer Ausführungsform können die Ausgänge 2706 von Neuronen 2702 in einer ersten Schicht 2710 mit Eingängen 2704 von Neuronen 2702 in einer zweiten Schicht 2712 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2710 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2702 in einer Instanz einer ersten Schicht 2710 zu jeder Instanz eines Neurons 2702 in einer zweiten Schicht 2712 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2710 als „vollständig vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2702 in einer Instanz einer zweiten Schicht 2712 zu weniger als allen Instanzen eines Neurons 2702 in einer dritten Schicht 2714 auffächern. In mindestens einer Ausführungsform kann eine zweite Schicht 2712 als eine „spärlich vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 2702 in der zweiten Schicht 2712 zu Neuronen 2702 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2702 in (derselben) zweiten Schicht 2712. In mindestens einer Ausführungsform kann die zweite Schicht 2712 als eine „rekurrente Schicht“ bezeichnet werden. Der neuromorphe Prozessor 2700 kann bei mindestens einer Ausführungsform ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feedforward-Schichten umfassen, einschließlich, ohne Einschränkung, sowohl spärlich vernetzte Feedforward-Schichten als auch vollständig vernetzte Feedforward-Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2700 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen umfassen, um Synapsen 2708 mit Neuronen 2702 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2700 ohne Einschränkung eine Schaltungsanordnung oder Logik umfassen, die es ermöglicht, dass Synapsen je nach Bedarf basierend auf der Topologie eines neuronalen Netzes und dem Fan-in/-out von Neuronen verschiedenen Neuronen 2702 zugewiesen werden können. Beispielsweise können in mindestens einer Ausführungsform Synapsen 2708 unter Verwendung einer Verbindungsstruktur, wie z. B. einem Netzwerk auf einem Chip, oder mit dedizierten Verbindungen mit Neuronen 2702 verbunden werden. In mindestens einer Ausführungsform können die Synapsenverbindungen und deren Komponenten unter Verwendung von Schaltungsanordnungen oder Logik implementiert sein.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
28 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das System 2800 einen oder mehrere Prozessoren 2802 und einen oder mehrere Grafikprozessoren 2808 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2802 oder Prozessorkernen 2807 sein. Bei mindestens einer Ausführungsform ist das System 2800 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
Bei mindestens einer Ausführungsform kann das System 2800 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. Bei mindestens einer Ausführungsform ist das System 2800 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. Bei mindestens einer Ausführungsform kann das Verarbeitungssystem 2800 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. Bei mindestens einer Ausführungsform ist das Verarbeitungssystem 2800 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2802 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 2808 erzeugt ist.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2802 jeweils einen oder mehrere Prozessorkerne 2807 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. Bei mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2807 so ausgestaltet, dass er eine bestimmte Befehlsfolge 2809 verarbeitet. Bei mindestens einer Ausführungsform kann die Befehlsfolge 2809 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLlW) ermöglichen. Bei mindestens einer Ausführungsform können die Prozessorkerne 2807 jeweils eine andere Befehlsfolge 2809 verarbeiten, die Befehle aufweisen kann, um die Emulation anderer Befehlsfolgen zu erleichtern. Bei mindestens einer Ausführungsform kann der Prozessorkern 2807 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
Bei mindestens einer Ausführungsform weist der Prozessor 2802 einen Cache-Speicher 2804 auf. Bei mindestens einer Ausführungsform kann der Prozessor 2802 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2802 gemeinsam genutzt. Bei mindestens einer Ausführungsform verwendet der Prozessor 2802 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2807 gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2806 im Prozessor 2802 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). Bei mindestens einer Ausführungsform kann die Registerdatei 2806 Allzweckregister oder andere Register aufweisen.
Bei mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2802 mit einem oder mehreren Schnittstellenbus(en) 2810 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2802 und anderen Komponenten im System 2800 zu übertragen. Bei mindestens einer Ausführungsform kann der Schnittstellenbus 2810 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. Bei mindestens einer Ausführungsform ist der Schnittstellenbus 2810 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. Bei mindestens einer Ausführungsform weisen Prozessor(en) 2802 eine integrierte Speichersteuerung 2816 und einen Plattformsteuerungs-Hub 2830 auf. Bei mindestens einer Ausführungsform erleichtert die Speichersteuerung 2816 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2800, während der Plattform-Controller-Hub (PCH) 2830 Verbindungen zu I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellt.
Bei mindestens einer Ausführungsform kann die Speichereinrichtung 2820 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. Bei mindestens einer Ausführungsform kann die Speichereinrichtung 2820 als Systemspeicher für das System 2800 arbeiten, um Daten 2822 und Befehle 2821 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2802 eine Anwendung oder einen Prozess ausführen. Bei mindestens einer Ausführungsform ist die Speichersteuerung 2816 auch mit einem optionalen externen Grafikprozessor 2812 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2808 in den Prozessoren 2802 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. Bei mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2811 an den (die) Prozessor(en) 2802 angeschlossen sein. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2811 eine oder mehrere interne Anzeigeeinrichtungen, wie z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, aufweisen. Bei mindestens einer Ausführungsform kann die Anzeigevorrichtung 2811 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
Bei mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2830 den Anschluss von Peripheriegeräten an die Speichereinrichtung 2820 und dem Prozessor 2802 über einen Hochgeschwindigkeits-I/O-Bus. Bei mindestens einer Ausführungsform weisen die I/O-Peripheriegeräte unter anderem eine Audio-Steuerung 2846, eine Netzwerk-Steuerung 2834, eine Firmware-Schnittstelle 2828, einen drahtlosen Transceiver 2826, Berührungssensoren 2825 und eine Einrichtung zur Datenspeicherung 2824 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. Bei mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2824 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. Bei mindestens einer Ausführungsform können die Berührungssensoren 2825 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. Bei mindestens einer Ausführungsform kann der drahtlose Transceiver 2826 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. Bei mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2828 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. Bei mindestens einer Ausführungsform kann die Netzwerksteuerung 2834 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. Bei mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2810 gekoppelt. Bei mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 2846 um eine mehrkanalige High-Definition-Audio-Steuerung. Bei mindestens einer Ausführungsform weist das System 2800 eine optionale Legacy-I/O-Steuerung 2840 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System auf. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2830 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2842 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 2843, eine Kamera 2844 oder andere USB-Eingabeeinrichtungen anschließen.
Bei mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2816 und des Plattformsteuerungs-Hubs 2830 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2812, integriert sein. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2830 und/oder die Speichersteuerung 2816 extern bezüglich eines oder mehrerer Prozessor(en) 2802 sein. Zum Beispiel kann das System 2800 bei mindestens einer Ausführungsform eine externe Speichersteuerung 2816 und einen Plattformsteuerungs-Hub 2830 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 2802 in Verbindung steht.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Grafikprozessor 2808 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline verwenden. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2808 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
29 ist ein Blockdiagramm eines Prozessors 2900 mit einem oder mehreren Prozessorkernen 2902A-2902N, einer integrierten Speichersteuerung 2914 und einem integrierten Grafikprozessor 2908, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann der Prozessor 2900 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 2902N, der durch gestrichelte Kästchen dargestellt ist. Bei mindestens einer Ausführungsform weist jeder der Prozessorkerne 2902A-2902N eine oder mehrere interne Cache-Einheiten 2904A-2904N auf. Bei mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2906.
Bei mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2904A-2904N und die gemeinsam genutzten Cache-Einheiten 2906 eine Cache-Speicherhierarchie innerhalb des Prozessors 2900 dar. Bei mindestens einer Ausführungsform können die Cache-Speichereinheiten 2904A-2904N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. Bei mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2906 und 2904A-2904N aufrecht.
Bei mindestens einer Ausführungsform kann der Prozessor 2900 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2916 und einen Systemagentenkern 2910 aufweisen. Bei mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2916 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. Bei mindestens einer Ausführungsform bietet der Systemagenten-Kern 2910 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2910 eine oder mehrere integrierte Speichersteuerungen 2914 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
Bei mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2902A-2902N Unterstützung für gleichzeitiges Multithreading auf. Bei mindestens einer Ausführungsform weist der Systemagentenkern 2910 Komponenten zur Koordinierung und zum Betrieb der Kerne 2902A-2902N während der Multithreading-Verarbeitung auf. Bei mindestens einer Ausführungsform kann der Systemagentenkern 2910 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2902A-2902N und des Grafikprozessors 2908 aufweist.
Bei mindestens einer Ausführungsform weist der Prozessor 2900 zusätzlich einen Grafikprozessor 2908 zur Ausführung von Grafikverarbeitungsoperationen auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2908 mit gemeinsamen Cache-Einheiten 2906 und dem Systemagenten-Kern 2910 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2914 aufweist. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2910 auch eine Anzeigesteuerung 2911 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. Bei mindestens einer Ausführungsform kann die Anzeigesteuerung 2911 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2908 verbunden ist, oder sie kann in den Grafikprozessor 2908 integriert sein.
Bei mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2912 verwendet, um interne Komponenten des Prozessors 2900 zu verbinden. Bei mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2908 über eine I/O-Verbindung 2913 mit der Ringverbindung 2912 verbunden.
Bei mindestens einer Ausführungsform stellt die I/O-Verbindung 2913 mindestens eine von mehreren Arten von I/O-Verbindungen dar, die eine On-Package-I/O-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2918, wie z. B. einem eDRAM-Modul, ermöglicht. Bei mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2902A-2902N und der Grafikprozessor 2908 das eingebettete Speichermodul 2918 als gemeinsamen Last Level Cache.
Bei mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 2902A-2902N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2902A-23-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. Bei mindestens einer Ausführungsform kann der Prozessor 2900 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Grafikprozessor 2910 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, (einem) Grafikkern(en) 2902, einer gemeinsamen Funktionslogik oder einer anderen Logik in 29 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Prozessors 2908 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
30 ist ein Blockdiagramm eines Grafikprozessors 3000, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. Bei mindestens einer Ausführungsform kommuniziert der Grafikprozessor 3000 über eine einem Speicher zugeordnete I/O-Schnittstelle mit Registern auf dem Grafikprozessor 3000 und mit Befehlen, die im Speicher abgelegt sind. Bei mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine Speicherschnittstelle 3014 für den Zugriff auf den Speicher auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 3014 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 3000 auch eine Anzeigesteuerung 3002 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 3020 zu steuern. Bei mindestens einer Ausführungsform weist die Anzeigesteuerung 3002 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 3020 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3020 eine interne oder externe Anzeigeeinrichtung sein. Bei mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 3020 um eine am Kopf getragene Anzeigeeinrichtung, wie z. B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. Bei mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine Videocodec-Maschine 3006 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine BLIT-Maschine (Block Image Transfer) 3004 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z. B. Bit-Boundary Block Transfers. Bei mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 3010 durchgeführt. Bei mindestens einer Ausführungsform ist die GPE 3010 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
Bei mindestens einer Ausführungsform weist die GPE 3010 eine 3D-Pipeline 3012 zur Durchführung von 3D-Operationen auf, wie z. B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 3012 weist bei mindestens einer Ausführungsform programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 3015 erzeugen. Während die 3D-Pipeline 3012 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 3010 bei mindestens einer Ausführungsform auch eine Medien-Pipeline 3016 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
Bei mindestens einer Ausführungsform weist die Medienpipeline 3016 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 3006 durchzuführen. Bei mindestens einer Ausführungsform weist die Medien-Pipeline 3016 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 3015 zu erzeugen. Bei mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 3015 vorhanden sind.
Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3015 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 3012 und der Media-Pipeline 3016 erzeugt werden. Bei mindestens einer Ausführungsform senden die 3D-Pipeline 3012 und die Medien-Pipeline 3016 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 3015, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. Bei mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3015 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. Bei mindestens einer Ausführungsform weist das Subsystem 3015 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Grafikprozessor 3008 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs in einer 3D-Pipeline 3012 verwenden. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3000 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
31 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 3110 eines Grafikprozessors gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 3110 eine Version der in 30 gezeigten GPE 3010. Bei mindestens einer Ausführungsform ist die Medienpipeline 3116 optional und darf nicht ausdrücklich in der GPE 3110 vorhanden sein. Bei mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3110 verbunden.
Bei mindestens einer Ausführungsform ist die GPE 3110 mit einem Befehlsstreamer 3103 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 3112 und/oder die Medienpipeline 3116 liefert. Bei mindestens einer Ausführungsform ist der Befehlsstreamer 3103 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. Bei mindestens einer Ausführungsform empfängt der Befehlsstreamer 3103 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 3112 und/oder die Medien-Pipeline 3116. Bei mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3112 und die Medien-Pipeline 3116 speichert. Bei mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. Bei mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3112 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z. B. Vertex- und Geometriedaten für die 3D-Pipeline 3112 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3116. Bei mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3112 und die Medien-Pipeline 3116 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 3114 weiterleiten. Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 3114 einen oder mehrere Blöcke von Grafikkernen auf (z. B. Grafikkern(e) 3115A, Grafikkern(e) 3115B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. Bei mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz und die Inferenz- und/oder Trainingslogik 915 in 9A und 9B einschließt.
Bei mindestens einer Ausführungsform weist die 3D-Pipeline 3112 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 3114 gesendet werden. Bei mindestens einer Ausführungsform stellt die Grafikkernanordnung 3114 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. Bei mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) in den Grafikkernen 3115A-3115B der Grafikkernanordnung 3114 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 3114 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. Bei mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
Bei mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 3114 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 3118 ausgegeben werden. Der URB 3118 kann bei mindestens einer Ausführungsform Daten für mehrere Threads speichern. Bei mindestens einer Ausführungsform kann der URB 3118 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 3114 ausgeführt werden. Bei mindestens einer Ausführungsform kann der URB 3118 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 3114 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3120 verwendet werden.
Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 3114 skalierbar, so dass die Grafikkernanordnung 3114 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 3110 basieren. Bei mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 3114 mit der gemeinsamen Funktionslogik 3120 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 3114 gemeinsam genutzt werden. Bei mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3120 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 3114 eine spezielle Zusatzfunktionalität bieten. Bei mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 3120 unter anderem eine Sampler-Einheit 3121, eine Mathematik-Einheit 3122 und eine Inter-Thread-Kommunikations- (ITC-) 3123 Logik auf. Bei mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3125 in der gemeinsam genutzten Funktionslogik 3120 vorhanden oder mit ihr gekoppelt.
Bei mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 3114 aufzunehmen. Bei mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3120 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 3114 gemeinsam genutzt. Bei mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3120, die vom der Grafikkernanordnung 3114 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 vorhanden sein. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 3120 aufweisen. Bei mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3120 innerhalb der gemeinsam genutzten Funktionslogik 3116 der Grafikkernanordnung 3114 dupliziert sein. Bei mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3120 zugunsten der gemeinsam genutzten Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 ausgeschlossen.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Grafikprozessor 2808 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in der 3D-Pipeline 3112, dem/den Grafikkern(en) 3115, der gemeinsam genutzten Funktionslogik 3126, der gemeinsam genutzten Funktionslogik 3120 oder einer anderen Logik in 31 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2808 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
32 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 3200, wie es hier in mindestens einer Ausführungsform beschrieben ist. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 3200 in einer Grafikkernanordnung vorhanden. Bei mindestens einer Ausführungsform kann der Grafikprozessorkern 3200, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 3200 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. Bei mindestens einer Ausführungsform kann jeder Grafikkern 3200 einen festen Funktionsblock 3230 aufweisen, der mit mehreren Unterkernen 3201A-3201F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
Bei mindestens einer Ausführungsform weist der Festfunktionsblock 3230 eine Geometrie-/Festfunktionspipeline 3236 auf, die von allen Unterkernen im Grafikprozessor 3200 gemeinsam genutzt werden kann, z. B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. Bei mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 3236 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
Bei mindestens einer Ausführungsform weist der feste Funktionsblock 3230 auch eine Grafik-SoC-Schnittstelle 3237, einen Grafik-Mikrocontroller 3238 und eine Medienpipeline 3239 auf. Die Grafik-SoC-Schnittstelle 3237 stellt bei mindestens einer Ausführungsform eine Schnittstelle zwischen dem Grafikkern 3200 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. Bei mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3238 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 3200 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. Bei mindestens einer Ausführungsform weist die Medienpipeline 3239 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. Bei mindestens einer Ausführungsform implementiert die Medienpipeline 3239 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 3201-3201 F.
Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3237 dem Grafikkern 3200 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 3237 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 3200 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. Bei mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 3237 auch Energieverwaltungssteuerungen für den Grafikprozessorkern 3200 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 3200 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3237 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. Bei mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3239 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3236 und/oder Geometrie- und Festfunktionspipeline 3214) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3200 ausführt. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 3202A-3202F, 3204A-3204F von Ausführungseinheiten (EU) innerhalb der Unterkerne 3201A-3201 F durchführen. Bei mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 3200 aufweist, Arbeitslasten an einen von mehreren Grafikprozessor-Pfaden übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. Bei mindestens einer Ausführungsform weisen die Planungsvorgänge die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 3200 erleichtern, indem er dem Grafikkern 3200 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3200 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
Bei mindestens einer Ausführungsform kann der Grafikkern 3200 mehr oder weniger als die dargestellten Unterkerne 3201 A-3201 F aufweisen, bis zu N modulare Unterkerne. Bei mindestens einer Ausführungsform kann der Grafikkern 3200 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 3210, einen gemeinsam genutzten und/oder Cache-Speicher 3212, eine Geometrie-/Festfunktionspipeline 3214 sowie eine zusätzliche Festfunktionslogik 3216 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3210 logische Einheiten aufweisen (z. B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 3200 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 3212 kann bei mindestens einer Ausführungsform ein Cache der letzten Ebene für N Unterkerne 3201A-3201F innerhalb des Grafikkerns 3200 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. Bei mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3214 anstelle der Geometrie-/Festfunktionspipeline 3236 innerhalb des Festfunktionsblocks 3230 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
Bei mindestens einer Ausführungsform weist der Grafikkern 3200 eine zusätzliche Festfunktionslogik 3216 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 3200 aufweisen kann. Bei mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 3216 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie- und Festfunktions-Pipelines 3214, 3236, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 3216 enthalten sein kann. Bei mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. Bei mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. Bei mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3216 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. Bei mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. Bei mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
Bei mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3216 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
Bei mindestens einer Ausführungsform weist jeder Grafik-Unterkern 3201A-3201 F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. Bei mindestens einer Ausführungsform weisen die Grafik-Unterkerne 3201 A-3201 F mehrere EU-Arrays 3202A-3202F, 3204A-3204F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 3203A-3203F, einen 3D-Sampler (z. B. Textur) 3205A-3205F, einen Media-Sampler 3206A-3206F, einen Shader-Prozessor 3207A-3207F und einen gemeinsamen lokalen Speicher (SLM) 3208A-3208F auf. Die EU-Anordnungen 3202A-3202F, 3204A-3204F weisen bei mindestens einer Ausführungsform jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. Bei mindestens einer Ausführungsform führt die TD/IC-Logik 3203A-3203F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. Bei mindestens einer Ausführungsform können die 3D-Sampler 3205A-3205F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. Bei mindestens einer Ausführungsform können die 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. Bei mindestens einer Ausführungsform können die Mediensampler 3206A-3206F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. Bei mindestens einer Ausführungsform kann jeder Grafik-Unterkern 3201A-3201F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. Bei mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 3201A-3201F ausgeführt werden, den gemeinsamen lokalen Speicher 3208A-3208F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in den Grafikprozessor 3200 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferencing-Verfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, einem Grafik-Mikrocontroller 3238, einer Geometrie- und Festfunktions-Pipeline 3214 und 3236 oder einer anderen Logik in 32 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3200 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
33A und 33B zeigen die Thread-Ausführungslogik 3300, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 33A illustriert mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3300 verwendet wird. 33B illustriert beispielhafte interne Details einer Grafik-Ausführungseinheit 3308 gemäß mindestens einer Ausführungsform.
Wie es in 33A dargestellt ist, weist die Thread-Ausführungslogik 3300 bei mindestens einer Ausführungsform einen Shader-Prozessor 3302, einen Thread-Dispatcher 3304, einen Befehls-Cache 3306, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 3307A-3307N und 3308A-3308N, einen Sampler 3310, einen Daten-Cache 3312 und einen Datenanschluss 3314 auf. Bei mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 3308A-N oder 3307A-N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. Bei mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3300 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 3306, Datenanschluss 3314, Sampler 3310 und Ausführungseinheiten 3307 oder 3308. Bei mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 3307A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. Bei mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3307 und/oder 3308 so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
Bei mindestens einer Ausführungsform werden die Ausführungseinheiten 3307 und/oder 3308 hauptsächlich zur Ausführung von Shader-Programmen verwendet. Bei mindestens einer Ausführungsform kann der Shader-Prozessor 3302 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 3304 verteilen. Bei mindestens einer Ausführungsform weist der Thread-Dispatcher 3304 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 3307 und/oder 3308 zu instanziieren. Bei mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. Bei mindestens einer Ausführungsform kann der Thread-Dispatcher 3304 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3307 und/oder 3308 einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme und/oder Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Rechen- und Media-Shader). Bei mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3307 und/oder 3308, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. Bei mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. Bei mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. Bei mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3307 und/oder 3308, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. Bei mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann bei mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
Bei mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3307 und/oder 3308 mit Anordnungen von Datenelementen. Bei mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. Bei mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. Bei mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3307 und/oder 3308 Ganzzahl- und Gleitkomma-Datentypen.
Bei mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. Bei mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden bei mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). Bei mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
Bei mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 3309A-3309N mit einer Thread-Steuerungslogik (3311A-3311N) kombiniert werden, die den fusionierten EUs gemeinsam ist, wie z.B. eine Ausführungseinheit 3307A, die mit der Ausführungseinheit 3308A in die fusionierte Ausführungseinheit 3309A fusioniert ist. Bei mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. Bei mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer fusionierten EU-Gruppe je nach Ausführungsform variieren kann. Bei mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. Bei mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 3309A-3309N mindestens zwei Ausführungseinheiten auf. Bei mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 3309A beispielsweise eine erste EU 3308A, eine zweite EU 3308B und eine Thread-Steuerlogik 3307A auf, die der ersten EU 3308A und der zweiten EU 3308B gemeinsam ist. Bei mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3307A Threads, die auf der fusionierten Grafikausführungseinheit 3309A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3309A-3309N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3300 einen oder mehrere interne Befehls-Caches (z. B. 3306) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. Bei mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 3312) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. Bei mindestens einer Ausführungsform ist ein Sampler 3310 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für Medien-Operationen bereitzustellen. Bei mindestens einer Ausführungsform weist der Sampler 3310 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
Bei mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3300 über die Thread-Erzeugungs- und Versandlogik. Bei mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3302 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. Bei mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. Bei mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3302 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. Bei mindestens einer Ausführungsform leitet der Shader-Prozessor 3302 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 3304 an eine Ausführungseinheit (z. B. 3308A) weiter. Bei mindestens einer Ausführungsform verwendet der Shader-Prozessor 3302 die Texturabtastlogik im Abtaster 3310, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. Bei mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
Bei mindestens einer Ausführungsform stellt der Datenanschluss 3314 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3300 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. Bei mindestens einer Ausführungsform weist der Datenanschluss 3314 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 3312) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
Wie in 33B dargestellt ist, kann eine Grafikausführungseinheit 3308 bei mindestens einer Ausführungsform eine Befehlsabrufeinheit 3337, eine allgemeine Registerdateianordnung (GRF) 3324, eine architektonische Registerdateianordnung (ARF) 3326, einen Thread-Zuteiler 3322, eine Sendeeinheit 3330, eine Verzweigungseinheit 3332, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3334 und einen Satz dedizierter ganzzahliger SIMD-ALUs 3335 aufweisen. Bei mindestens einer Ausführungsform weisen die GRF 3324 und die ARF 3326 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 3308 aktiv sein kann. Bei mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 3326 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3324 gespeichert werden. Bei mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 3326 gehalten werden.
Bei mindestens einer Ausführungsform hat die Grafikausführungseinheit 3308 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. Bei mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
Bei mindestens einer Ausführungsform kann die Grafikausführungseinheit 3308 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. Bei mindestens einer Ausführungsform kann der Thread-Zuteiler 3322 des Threads der Grafikausführungseinheit 3308 Anweisungen an eine der Sendeeinheiten 3330, Verzweigungseinheiten 3342 oder SIMD-FPU(s) 3334 zur Ausführung weiterleiten. Bei mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 3324 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. Bei mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 Kilobyte innerhalb der GRF 3324, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. Bei mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. Bei mindestens einer Ausführungsform, bei der sieben Threads auf 4 Kilobyte zugreifen können, kann die GRF 3324 insgesamt 28 Kilobyte speichern. Bei mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
Bei mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 3330 ausgeführt werden. Bei mindestens einer Ausführungsform werden Verzweigungsbefehle an eine Verzweigungseinheit 3332 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
Bei mindestens einer Ausführungsform weist die Grafikausführungseinheit 3308 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3334 auf, um Gleitkommaoperationen durchzuführen. Bei mindestens einer Ausführungsform unterstützen die FPU(s) 3334 auch Ganzzahlberechnungen. Bei mindestens einer Ausführungsform kann (können) die FPU(s) 3334 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. Bei mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. Bei mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 3335 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
Bei mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 3308 in einer Grafik-Unterkern-Gruppierung (z. B. einem Unter-Slice) instanziiert sein. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 3308 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. Bei mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3308 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 915 in die Thread-Ausführungslogik 3300 integriert sein. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferencing- und/oder Trainingsoperationen mit einer anderen als der in den 9A oder 9B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (dargestellt oder nicht dargestellt) gespeichert werden, die den ALU-Thread der Ausführungslogik 3300 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
34 zeigt eine Parallelverarbeitungseinheit („PPU“) 3400 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die PPU 3400 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 3400 ausgeführt wird, die PPU 3400 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. Bei mindestens einer Ausführungsform ist die PPU 3400 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. Bei mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3400 konfiguriert sind. Bei mindestens einer Ausführungsform ist die PPU 3400 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. Bei mindestens einer Ausführungsform wird die PPU 3400 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 34 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
Bei mindestens einer Ausführungsform sind eine oder mehrere PPUs 3400 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. Bei mindestens einer Ausführungsform ist die PPU 3400 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
Bei mindestens einer Ausführungsform weist die PPU 3400 ohne Einschränkung eine Input/Output (I/O-)-Einheit 3406, eine Front-End-Einheit 3410, eine Scheduler-Einheit 3412, eine Arbeitsverteilungseinheit 3414, einen Hub 3416, ein Koppelfeld („Xbar“) 3420, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 3418 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3422 auf. Bei mindestens einer Ausführungsform ist die PPU 3400 mit einem Host-Prozessor oder anderen PPUs 3400 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3408 verbunden. Bei mindestens einer Ausführungsform ist die PPU 3400 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über einen Systembus 3402 verbunden. Bei mindestens einer Ausführungsform ist die PPU 3400 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 3404 umfasst. Bei mindestens einer Ausführungsform weisen die Speichereinrichtungen 3404 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. Bei mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
Bei mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3408 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3400 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 3400 und CPUs sowie CPU-Mastering unterstützt. Bei mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 3408 über den Hub 3416 zu/von anderen Einheiten der PPU 3400 übertragen, wie z. B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 34 möglicherweise nicht explizit dargestellt sind.
Bei mindestens einer Ausführungsform ist die I/O-Einheit 3406 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 34 nicht dargestellt) über den Systembus 3402 sendet und empfängt. Bei mindestens einer Ausführungsform kommuniziert die I/O-Einheit 3406 mit dem Host-Prozessor direkt über den Systembus 3402 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. Bei mindestens einer Ausführungsform kann die I/O-Einheit 3406 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 3400, über den Systembus 3402 kommunizieren. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 3406 eine Peripheral Component Interconnect Express („PCIe“) Schnittstelle für die Kommunikation über einen PCIe-Bus. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 3406 Schnittstellen für die Kommunikation mit externen Einrichtungen.
Bei mindestens einer Ausführungsform decodiert die I/O-Einheit 3406 über den Systembus 3402 empfangene Pakete. Bei mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 3400 veranlassen, verschiedene Operationen durchzuführen. Bei mindestens einer Ausführungsform überträgt die I/O-Einheit 3406 decodierte Befehle an verschiedene andere Einheiten der PPU 3400, wie es von den Befehlen angegeben ist. Bei mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 3410 und/oder an den Hub 3416 oder andere Einheiten der PPU 3400, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 34 nicht explizit dargestellt). Bei mindestens einer Ausführungsform ist die I/O-Einheit 3406 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3400 leitet.
Bei mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3400 Arbeitslasten zur Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. Bei mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 3400 zugreifen können (z. B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf diesen Puffer in einem mit dem Systembus 3402 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der I/O-Einheit 3406 über den Systembus 3402 übertragen werden. Bei mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 3400, so dass die Front-End-Einheit 3410 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3400 weiterleitet.
Bei mindestens einer Ausführungsform ist die Front-End-Einheit 3410 mit der Scheduler-Einheit 3412 gekoppelt, die verschiedene GPCs 3418 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 3412 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 3412 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 3418 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3412 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 3418.
Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 3412 mit der Arbeitsverteilungseinheit 3414 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 3418 auswählt. Bei mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3414 eine Anzahl geplanter Tasks, die von der Planungseinheit 3412 empfangen wurden, und die Arbeitsverteilungseinheit 3414 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 3418. Bei mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z.B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 3418 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z.B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 3418 verarbeitet werden, so dass, wenn einer der GPCs 3418 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 3418 entfernt wird und eine andere Task aus einem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3418 eingeplant wird. Bei mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 3418 im Leerlauf ist, z.B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 3418 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 3418 eingeplant wird.
Bei mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3414 mit einem oder mehreren GPCs 3418 über die XBar 3420. Bei mindestens einer Ausführungsform ist die XBar 3420 ein Verbindungsnetzwerk, das viele Einheiten der PPU 3400 mit anderen Einheiten der PPU 3400 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 3414 mit einem bestimmten GPC 3418 verbindet. Bei mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3400 über den Hub 3416 mit der XBar 3420 verbunden sein.
Bei mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 3412 verwaltet und von der Arbeitsverteilungseinheit 3414 an einen der GPCs 3418 weitergeleitet. Der GPC 3418 ist bei mindestens einer Ausführungsform ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. Bei mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 3418 aufgenommen, über die XBar 3420 an einen anderen GPC 3418 weitergeleitet oder im Speicher 3404 abgelegt werden. Bei mindestens einer Ausführungsform können die Ergebnisse in den Speicher 3404 über Partitionseinheiten 3422 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3404 implementieren. Bei mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 3408 an eine andere PPU 3404 oder CPU übertragen werden. Bei mindestens einer Ausführungsform weist die PPU 3400 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3422 auf, die einer Anzahl der mit der PPU 3400 verbundenen separaten und unterschiedlichen Speichereinrichtungen 3404 entspricht, was hier in Verbindung mit 36 ausführlicher beschrieben wird.
Bei mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3400 zu planen. Bei mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3400 ausgeführt, und die PPU 3400 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. Bei mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3400 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 3400 verarbeitet werden. Bei mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. Bei mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z. B. 32 Threads), die parallel ausgeführt werden können. Bei mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. Bei mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 36 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z.B. ein neuronales Netz, zu trainieren, um Informationen, die der PPU 3400 zur Verfügung gestellt werden, vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z.B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von der PPU 3400 trainiert wurde, abzuleiten oder vorherzusagen. Bei mindestens einer Ausführungsform kann die PPU 3400 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle von neuronalen Netzen auszuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
35 illustriert einen allgemeinen Verarbeitungscluster („GPC“) 3500 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform handelt es sich bei dem GPC 3500 um den GPC 3418 aus 34. Bei mindestens einer Ausführungsform weist jeder GPC 3500 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 3500 weist ohne Einschränkung einen Pipeline-Manager 3502, eine Pre-Raster-Operationseinheit („preROP“) 3504, eine Raster-Maschine 3508, ein Arbeitsverteilungs-Koppelfeld („WDX“) 3516, eine Speicherverwaltungseinheit („MMU“) 3518, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3506 und jede geeignete Kombination von Teilen auf.
Bei mindestens einer Ausführungsform wird der Betrieb des GPC 3500 durch den Pipeline-Manager 3502 gesteuert. Bei mindestens einer Ausführungsform verwaltet der Pipeline-Manager 3502 die Konfiguration eines oder mehrerer DPCs 3506 für die Verarbeitung von Tasks, die dem GPC 3500 zugewiesen sind. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3502 mindestens einen von einem oder mehreren DPCs 3506, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. Bei mindestens einer Ausführungsform ist der DPC 3506 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3514 ausführt. Bei mindestens einer Ausführungsform ist der Pipeline-Manager 3502 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 3500 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im preROP 3504 und/oder in der Rastermaschine 3508 weitergeleitet werden können, während andere Pakete an DPCs 3506 zur Verarbeitung durch eine Primitivmaschine 3512 oder SM 3514 weitergeleitet werden können. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3502 mindestens einen der DPCs 3506 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
Bei mindestens einer Ausführungsform ist die preROP-Einheit 3504 so ausgestaltet, dass sie die von der Rastermaschine 3508 und den DPCs 3506 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 3422 weiterleitet, die oben in Verbindung mit 34 ausführlicher beschrieben ist. Bei mindestens einer Ausführungsform ist die preROP-Einheit 3504 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. Bei mindestens einer Ausführungsform weist die Rastermaschine 3508 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 3508 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. Bei mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu erzeugen. Bei mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 3508 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in DPC 3506 implementierten Fragment-Shader, verarbeitet werden.
Bei mindestens einer Ausführungsform umfasst jeder DPC 3506, der in der GPC 3500 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 3510, eine Primitiv-Maschine 3512, einen oder mehrere SMs 3514 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform steuert die MPC 3510 den Betrieb der DPC 3506 und leitet die vom Pipeline-Manager 3502 empfangenen Pakete an die entsprechenden Einheiten im DPC 3506 weiter. Bei mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 3512 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3514 übertragen werden.
Bei mindestens einer Ausführungsform umfasst der SM 3514 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. Bei mindestens einer Ausführungsform ist der SM 3514 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. Bei mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Befehlen aus. Bei mindestens einer Ausführungsform implementiert der SM 3514 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage dieses gemeinsamen Satzes von Befehlen verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. Bei mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. Bei mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die gemeinsame Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3514 wird hier ausführlicher beschrieben.
Bei mindestens einer Ausführungsform stellt die MMU 3518 eine Schnittstelle zwischen dem GPC 3500 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 3422 in 34) bereit, und die MMU 3518 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. Bei mindestens einer Ausführungsform stellt die MMU 3518 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z.B. ein neuronales Netz, zu trainieren, um die dem GPC 3500 bereitgestellten Informationen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird GPC 3500 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z.B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem GPC 3500 trainiert wurde, abzuleiten oder vorherzusagen. Bei mindestens einer Ausführungsform kann der GPC 3500 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes auszuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
36 zeigt eine Speicherpartitionseinheit 3600 einer Parallelverarbeitungseinheit („PPU“) bei mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3600 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3602, einen Level Two („L2“)-Cache 3604, eine Speicherschnittstelle 3606 und jede geeignete Kombination davon auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 3606 mit dem Speicher gekoppelt. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 3606 32-, 64-, 128-, 924-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. Bei mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3606, wobei U eine positive ganze Zahl ist, mit einer Speicherschnittstelle 3606 pro Paar von Partitionseinheiten 3600, wobei jedes Paar von Partitionseinheiten 3600 mit einer entsprechenden Speichereinrichtung verbunden ist. Bei mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
Bei mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3606 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. Bei mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf einem physischen Gehäuse mit der PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. Bei mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y = 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 924 Bit aufweist. Bei mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet bei mindestens einer Ausführungsform eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
Bei mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. Bei mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3600 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. Bei mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. Bei mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3408 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
Bei mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. Bei mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3600 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. Bei mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. Bei mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 3404 von 34 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3600 abgerufen und im L2-Cache 3604 gespeichert, der sich auf dem Chip befindet und bei mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3600 weist bei mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. Bei mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. Bei mindestens einer Ausführungsform kann jeder der SMs 3514 in 35 einen Level 1 Cache („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 3514 zugeordnet ist, und Daten aus dem L2-Cache 3604 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 3514 gespeichert werden. Bei mindestens einer Ausführungsform ist der L2-Cache 3604 mit der Speicherschnittstelle 3606 und der XBar 3420 verbunden, wie es in 34 dargestellt ist.
Die ROP-Einheit 3602 führt bei mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. Bei mindestens einer Ausführungsform implementiert die ROP-Einheit 3602 eine Tiefenprüfung in Verbindung mit der Rastermaschine 3508, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 3508 erhält. Bei mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit einem Fragment verbundenen Probenort getestet. Bei mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3602 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 3508, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass eine Anzahl der Partitionseinheiten 3600 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3602 bei mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. Bei mindestens einer Ausführungsform verfolgt die ROP-Einheit 3602 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein von der ROP-Einheit 3602 erzeugtes Ergebnis über das XBar 3420 weiterzuleiten ist.
37 zeigt einen Streaming-Multiprozessor („SM“) 3700 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der SM 3700 der SM von 35. Bei mindestens einer Ausführungsform weist der SM 3700 ohne Einschränkung einen Befehls-Cache 3702, eine oder mehrere Scheduler-Einheiten 3704, eine Registerdatei 3708, einen oder mehrere Verarbeitungskerne („Cores“) 3710, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3712, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3714, ein Verbindungsnetzwerk 3716, einen gemeinsamen Speicher/L1-Cache 3718 und eine beliebige geeignete Kombination davon auf.
Bei mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 3700 zugewiesen. Bei mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3704 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3700 zugewiesen sind. Bei mindestens einer Ausführungsform plant die Scheduler-Einheit 3704 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. Bei mindestens einer Ausführungsform führt jeder Warp Threads aus. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3704 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3710, SFUs 3712 und LSUs 3714) verteilt.
Bei mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. Bei mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. Bei mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). Bei mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. Bei mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. Bei mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. Bei mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
Bei mindestens einer Ausführungsform ist eine Dispatcher-Einheit 3706 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 3704 weist ohne Einschränkung zwei Dispatcher-Einheiten 3706 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. Bei mindestens einer Ausführungsform weist jede Scheduler-Einheit 3704 eine einzelne Dispatcher-Einheit 3706 oder zusätzliche Dispatcher-Einheiten 3706 auf.
Bei mindestens einer Ausführungsform weist jeder SM 3700 ohne Einschränkung eine Registerdatei 3708 auf, die einen Satz von Registern für Funktionseinheiten des SM 3700 bereitstellt. Bei mindestens einer Ausführungsform ist die Registerdatei 3708 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3708 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 3708 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3700 ausgeführt werden, und die Registerdatei 3708 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. Bei mindestens einer Ausführungsform umfasst jeder SM 3700 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3710, wobei L eine positive ganze Zahl ist. Bei mindestens einer Ausführungsform weist der SM 3700 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3710 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3710 ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. Bei mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. Bei mindestens einer Ausführungsform weisen die Verarbeitungskerne 3710 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. Bei mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3710 vorhanden. Bei mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. Bei mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
Bei mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. Bei mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. Bei mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Adition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. Bei mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. Bei mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA-C++-Programm aus effizient zu nutzen. Bei mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
Bei mindestens einer Ausführungsform umfasst jeder SM 3700 ohne Einschränkung M SFUs 3712, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel und dergleichen). Bei mindestens einer Ausführungsform weisen die SFUs 3712 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. Bei mindestens einer Ausführungsform weisen die SFUs 3712 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. Bei mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3700 ausgeführten Shader-Programmen zu erzeugen. Bei mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3718 gespeichert. Bei mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen). Bei mindestens einer Ausführungsform weist jeder SM 3700, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3700 umfasst, ohne Einschränkung, N LSUs 3714, die bei mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3718 und der Registerdatei 3708 implementieren. Das Verbindungsnetzwerk 3716 verbindet bei mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 3708 und die LSU 3714 mit der Registerdatei 3708 und dem gemeinsamen Speicher/L1-Cache 3718. Bei mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3716 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3708 verbindet und die LSUs 3714 mit der Registerdatei 3708 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3718 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3718 eine Anordnung von On-Chip-Speicher, der bei mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3700 und der Primitiv-Maschine und zwischen Threads im SM 3700 ermöglicht. Bei mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3718 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 3700 zur Partitionseinheit. Bei mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3718 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. Bei mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3718, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet bei mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. Bei mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z. B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3718 kann der gemeinsam genutzte Speicher/L1-Cache 3718 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. Bei mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. Bei mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. Bei mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3700 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3718 zur Kommunikation zwischen Threads und die LSU 3714 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3718 und die Speicherpartitionseinheit verwendet werden. Bei mindestens einer Ausführungsform schreibt der SM 3700, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3704 verwenden kann, um neue Arbeiten auf DPCs zu starten.
Bei mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. Bei mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. Bei mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
Bei mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. Bei mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. Bei mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferencing- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 915 werden hier in Verbindung mit den 9A und/oder 9B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, z. B. ein neuronales Netz, zu trainieren, um die dem SM 3700 bereitgestellten Informationen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird der SM 3700 verwendet, um Informationen auf der Grundlage eines trainierten Modells zum maschinellen Lernen (z.B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 3700 trainiert wurde, abzuleiten oder vorherzusagen. Bei mindestens einer Ausführungsform kann SM der 3700 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes durchzuführen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
Es werden Ausführungsformen offenbart, die mit einer virtualisierten Rechenplattform für weiterentwickeltes Rechnen in Bezug stehen, wie etwa Bildinferenz und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können Ausführungsformen Radiografie, Magnetresonanztomografie (MRT), Nuklearmedizin, Ultraschall, Sonografie, Elastografie, fotoakustische Bildgebung, Tomografie, Echokardiografie, funktionelle Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen damit assoziierten Prozesse zusätzlich oder alternativ ohne Einschränkung in der Forensikanalyse, der Detektion und Bildgebung des Untergrunds (z. B. Ölexploration, Archäologie, Paläontologie usw.), der Topografie, der Ozeanografie, der Geologie, der Osteologie, der Meteorologie, der intelligenten Bereichs- oder Objektverfolgung und -überwachung, der Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und/oder der Genomik und Gensequenzierung verwendet werden.
Unter Bezugnahme auf 38 ist 38 ein beispielhaftes Datenablaufdiagramm für einen Prozess 3800 zum Erzeugen und Einsetzen einer Bildverarbeitungs- und -inferenzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3800 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 3802 eingesetzt werden, wie etwa medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3800 zum Durchführen einer Genomanalyse und -inferenz an Sequenzierungsdaten eingesetzt werden. Beispiele für Genomanalysen, die unter Verwendung der hierin beschriebenen Systeme und Prozesse durchgeführt werden können, beinhalten ohne Einschränkung Varianten-Calling, Mutationsdetektion und Quantifizierung der Genexpression.
In mindestens einer Ausführungsform kann der Prozess 3800 innerhalb eines Trainingssystems 3804 und/oder eines Einsatzsystems 3806 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3804 verwendet werden, um das Training, den Einsatz und die Implementation von Modellen des maschinellen Lernens (z. B. neuronale Netze, Objektdetektionsalgorithmen, Algorithmen des maschinellen Sehens usw.) zur Verwendung in dem Einsatzsystem 3806 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3806 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung ablädt, um die Infrastrukturanforderungen in der Einrichtung 3802 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3806 eine gestraffte Plattform zum Auswählen, individuellen Anpassen und Implementieren virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsvorrichtungen in der Einrichtung 3802 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3806 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in weiterentwickelten Verarbeitungs- und Inferenzpipelines verwendet werden, Modelle des maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens in der Einrichtung 3802 unter Verwendung von Daten 3808 (wie etwa Bildgebungsdaten) trainiert werden, die in der Einrichtung 3802 erzeugt wurden (und auf einem oder mehreren Servern eines Bildarchivierungs- und Kommunikationssystems (picture archiving and communication system - PACS) in der Einrichtung 3802 gespeichert sind), und sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3808 aus einer anderen Einrichtung oder anderen Einrichtungen (z. B. einem anderen Krankenhaus, Labor, einer anderen Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3804 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Erzeugen von funktionierenden, einsatzfähigen Modellen des maschinellen Lernens für das Einsatzsystem 3806 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierungsdatenbank 3824 durch Objektspeicher unterstützt werden, der Versionierung und Objekt-Metadaten unterstützen kann. In mindestens einer Ausführungsform kann der Zugriff auf den Objektspeicher zum Beispiel durch eine mit Cloud-Speicher (z. B. einer Cloud 3926 aus 39) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform erfolgen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens innerhalb der Modellregistrierungsdatenbank 3824 durch Entwickler oder Partner eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, modifiziert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit zweckmäßigen Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu assoziieren, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainingspipeline 3904 (39) ein Szenario beinhalten, in dem die Einrichtung 3802 ihr eigenes Modell des maschinellen Lernens trainiert oder ein bestehendes Modell des maschinellen Lernen aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3808, die durch Bildgebungsvorrichtung(en), Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann, sobald Bildgebungsdaten 3808 empfangen werden, die KI-gestützte Annotation 3810 verwendet werden, um beim Erzeugen von Annotationen zu helfen, die den Bildgebungsdaten 3808 entsprechen, die als Ground-Truth-Daten für ein Modell des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3810 ein oder mehrere Modelle des maschinellen Lernens (z. B. faltende neuronal Netze (CNNs)) beinhalten, die darauf trainiert werden können, Annotationen zu erzeugen, die bestimmten Typen von Bildgebungsdaten 3808 (z. B. von bestimmten Vorrichtungen) und/oder bestimmten Typen von Anomalien in den Bildgebungsdaten 3808 entsprechen. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 3810 dann direkt verwendet oder unter Verwendung eines Annotationswerkzeugs (z. B. von einem Forscher, Kliniker, Arzt, Wissenschaftler usw.) eingestellt oder fein abgestimmt werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen beschriftete Klinikdaten 3812 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 3810, beschrifteten Klinikdaten 3812 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3816 bezeichnet werden und durch das Einsatzsystem 3806 verwendet werden, wie hierin beschrieben.
In mindestens einer Ausführungsform kann die Trainingspipeline 3904 (39) ein Szenario beinhalten, in dem die Einrichtung 3802 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3806 benötigt, die Einrichtung 3802 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein bestehendes Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3824 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierungsdatenbank 3824 Modelle des maschinellen Lernens beinhalten, die zum Durchführen einer Vielfalt von unterschiedlichen Inferenzierungs-Tasks an Bildgebungsdaten trainiert sind. In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3824 an Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3802 trainiert worden sein (z. B. Einrichtungen, die sich an einem anderen Ort befinden). In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens an Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Trainieren an Bildgebungsdaten von einem spezifischen Ort an diesem Ort oder mindestens auf eine Weise stattfinden, mit der die Vertraulichkeit der Bildgebungsdaten geschützt wird oder die Übermittlung der Bildgebungsdaten außerhalb der Räumlichkeiten eingeschränkt wird (z. B. zur Einhaltung von HIPAA-Vorschriften, Datenschutzvorschriften usw.). In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierungsdatenbank 3824 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens dann in einer beliebigen Anzahl von anderen Einrichtungen erneut trainiert oder aktualisiert werden und ein erneut trainiertes oder aktualisiertes Modell kann in der Modellregistrierungsdatenbank 3824 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3824 ausgewählt werden - und als Ausgabemodell 3816 bezeichnet werden - und in dem Einsatzsystem 3806 verwendet werden, um einen oder mehrere Verarbeitungs-Tasks für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline 3904 (39) in einem Szenario verwendet werden, das beinhaltet, dass die Einrichtung 3802 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3806 erfordert, die Einrichtung 3802 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus der Modellregistrierungsdatenbank 3824 ausgewähltes Modell des maschinellen Lernens aufgrund von Unterschieden bei den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modells des maschinellen Lernens verwendeten Trainingsdaten, der Verschiedenartigkeit der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3802 erzeugten Bildgebungsdaten 3808 fein abgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3810 verwendet werden, um beim Erzeugen von Annotationen zu helfen, die den Bildgebungsdaten 3808 entsprechen, die als Ground-Truth-Daten für das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3812 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 3814 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3814 - z. B. KI-gestützte Annotationen 3810, beschriftete Klinikdaten 3812 oder eine Kombination davon - als Ground-Truth-Daten für das erneute Training oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3806 Software 3818, Dienste 3820, Hardware 3822 und/oder andere Komponenten, Merkmale und Funktionalitäten beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3806 einen Software-„Stapel“ beinhalten, sodass die Software 3818 auf den Diensten 3820 aufgebaut sein kann und die Dienste 3820 verwenden kann, um einige oder alle Verarbeitungs-Tasks durchzuführen, und die Dienste 3820 und die Software 3818 können auf der Hardware 3822 aufgebaut sein und die Hardware 3822 verwenden, um Verarbeitungs-, Speicher- und/oder andere Rechen-Tasks des Einsatzsystems 3806 auszuführen.
In mindestens einer Ausführungsform kann die Software 3818 eine beliebige Anzahl von unterschiedlichen Containern beinhalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung einen oder mehrere Verarbeitungs-Tasks in einer weiterentwickelten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferenz, Objektdetektion, Merkmalsdetektion, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann für jeden Typ von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonografie, Echokardiografie usw.), Sequenzierungsvorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern vorhanden sein, die einen Datenverarbeitungs-Task in Bezug auf Bildgebungsdaten 3808 (oder andere Datentypen, wie etwa die hierin beschriebenen), die durch eine Vorrichtung erzeugt werden, durchführen können. In mindestens einer Ausführungsform kann eine weiterentwickelte Verarbeitungs- und Inferenzpipeline auf Grundlage von Auswahlen unterschiedlicher Container definiert werden, die zum Verarbeiten von Bildgebungsdaten 3808 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bildgebungsdaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3802 nach dem Verarbeiten durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie etwa Daten der digitalen Bildgebung und Kommunikation in der Medizin (digital imaging and communications in medicine - DICOM), Daten eines Radiologieinformationssystems (radiology information system - RIS), Daten eines Klinikinformationssystems (clinical information system - CIS), Daten zum Aufruf einer entfernten Prozedur (remote procedure call - RPC), Daten, die im Wesentlichen mit einer Schnittstelle zur Darstellungszustandsübermittlung (representation state transfer - REST) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3802). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3818 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet werden (wie hierin detaillierter beschrieben) und ein virtuelles Instrument kann Dienste 3820 und Hardware 3822 ausnutzen, um einige oder alle Verarbeitungs-Tasks von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 3808) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Rohdaten- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3806, wie etwa einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentativ sein, die durch eine oder mehrere Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann Nachverarbeitung an einer Ausgabe eines oder mehrerer Inferenzierungs-Tasks oder anderer Verarbeitungs-Tasks einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Reaktion auf eine Inferenzanforderung). In mindestens einer Ausführungsform können Inferenzierungs-Tasks durch ein oder mehrere Modelle des maschinellen Lernens durchgeführt werden, wie etwa trainierte oder eingesetzte neuronale Netze, die Ausgabemodelle 3816 des Trainingssystems 3804 beinhalten können.
In mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem Container(n) eingekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die dazu in der Lage ist, sich auf Modelle des maschinellen Lernens zu beziehen. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugriffsbeschränkten) Bereich einer Containerregistrierungsdatenbank (hierin detaillierter beschrieben) veröffentlicht werden und trainierte oder eingesetzte Modelle können in der Modellregistrierungsdatenbank 3824 gespeichert und mit einer oder mehreren Anwendungen assoziiert werden. In mindestens einer Ausführungsform können Abbilder von Anwendungen (z. B. Containerabbilder) in einer Containerregistrierungsdatenbank verfügbar sein und sobald es durch einen Benutzer aus einer Containerregistrierungsdatenbank für den Einsatz in einer Pipeline ausgewählt wurde, kann ein Abbild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z. B. Software-Entwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. als Container) zum Durchführen von Bildverarbeitung und/oder Inferenz an zugeführten Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software-Entwicklungskits (software development kit - SDK) durchgeführt werden, das mit einem System assoziiert ist (um z. B. sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine Anwendung, die entwickelt wird, lokal (z. B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK geprüft werden, das mindestens einige der Dienste 3820 als System (z. B. System 3900 aus 39) unterstützen kann. Da DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, und aufgrund einer Variation der Daten, kann ein Entwickler in mindestens einer Ausführungsform für das Verwalten (z. B. das Festlegen von Konstrukten für, den Einbau von Vorverarbeitung in eine Anwendung usw.) der Extraktion und Vorbereitung eingehender DICOM-Daten zuständig sein. In mindestens einer Ausführungsform kann eine Anwendung, sobald sie durch das System 3900 validiert wurde (z. B. bezüglich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierungsdatenbank zur Auswahl und/oder Implementation durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um einen oder mehrere Verarbeitungs-Tasks in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container durch ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 3900 aus 39) teilen. In mindestens einer Ausführungsform können abgeschlossene und validierte Anwendungen oder Container in einer Containerregistrierungsdatenbank gespeichert werden und damit assoziierte Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3824 gespeichert werden. In mindestens einer Ausführungsform kann eine anfordernde Entität (z. B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenz- oder Bildverarbeitungsanforderung bereitstellt - eine Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3824 nach einer Anwendung, einem Container, einem Datensatz, einem Modell des maschinellen Lernens usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung absenden. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen damit assoziierte Patientendaten) beinhalten, die zum Durchführen einer Anforderung notwendig sind, und/oder eine Auswahl von Anwendung(en) und/oder Modellen des maschinellen Lernens beinhalten, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3806 (z. B. eine Cloud) übergeben werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3806 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3824 beinhalten. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline erzeugt wurden, die Ergebnisse als Referenz an einen Benutzer zurückgegeben werden (z. B. zur Ansicht in einer Ansichtanwendungssuite, die auf einer lokalen Arbeitsstation oder einem lokalen Endgerät in den Räumlichkeiten ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse Anomaliedetektion in Röntgenbildern, CT-Scans, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 3820 ausgenutzt werden. In mindestens einer Ausführungsform können die Dienste 3820 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können die Dienste 3820 eine Funktionalität bereitstellen, die eine oder mehrere Anwendungen in der Software 3818 gemeinsam haben, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der durch Anwendungen aufgerufen oder ausgenutzt werden kann. In mindestens einer Ausführungsform kann die durch die Dienste 3820 bereitgestellte Funktionalität dynamisch und effizienter laufen, während sie ebenfalls gut skalierbar ist, indem es Anwendungen erlaubt wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 3930 (39)). Anstatt dass jede Anwendung, die eine gleiche Funktionalität teilt, die durch einen Dienst 3820 angeboten wird, eine entsprechende Instanz des Dienstes 3820 aufweisen muss, kann der Dienst 3820 in mindestens einer Ausführungsform von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenz-Engine beinhalten, der/die als nicht einschränkende Beispiele zum Ausführen von Detektions- oder Segmentierungs-Tasks verwendet werden kann. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPU-beschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie etwa Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3820 einen KI-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomaliedetektion (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modell(e) des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle des maschinellen Lernens für Segmentierungs-Tasks beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um Modelle des maschinellen Lernens zum Durchführen einer oder mehrerer mit Segmentierungs-Tasks assoziierten Verarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform kann die Software 3818, die eine weiterentwickelte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomaliedetektionsanwendung beinhaltet, gestrafft werden, da jede Anwendung einen gleichen Inferenzdienst zum Durchführen eines oder mehrerer Inferenzierungs-Tasks aufrufen kann.
In mindestens einer Ausführungsform kann die Hardware 3822 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z. B. einen KI-Supercomputer wie etwa das DGX-Supercomputersystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können unterschiedliche Typen von Hardware 3822 verwendet werden, um eine effiziente, speziell entwickelte Unterstützung für Software 3818 und Dienste 3820 in dem Einsatzsystem 3806 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 3802), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3806 implementiert werden, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarktdetektion (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen in den Räumlichkeiten beinhalten, die GPUs ausnutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Probanden repräsentativ sind.
In mindestens einer Ausführungsform können die Software 3818 und/oder die Dienste 3820 als nicht einschränkende Beispiele für die GPU-Verarbeitung in Bezug auf Deep Learning, maschinelles Lernen und/oder Datenverarbeitung mit hoher Rechenleistung optimiert sein. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 3806 und/oder des Trainingssystems 3804 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Rechensystemen mit hoher Rechenleistung mit GPU-optimierter Software (z. B. Hardware- und Software-Kombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können Rechenzentren mit HIPAA-Bestimmungen konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf den Schutz von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 3822 eine beliebige Anzahl von GPUs beinhalten, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, aufgerufen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Tasks, Tasks des maschinellen Lernens oder anderen Rechen-Tasks beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung von KI-/Deep-Learning-Supercomputer(n) und/oder GPU-optimierter Software (z. B. wie auf DGX-Systemen von NVIDIA bereitgestellt) als Hardware-Abstraktions- und -Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
39 ist eine Systemdarstellung für ein beispielhaftes System 3900 zum Erzeugen und Einsetzen einer Bildgebungseinsatzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3900 verwendet werden, um den Prozess 3800 aus 38 und/oder andere Prozesse, einschließlich weiterentwickelter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3900 das Trainingssystem 3804 und das Einsatzsystem 3806 beinhalten. In mindestens einer Ausführungsform können das Trainingssystem 3804 und das Einsatzsystem 3806 unter Verwendung von Software 3818, Diensten 3820 und/oder Hardware 3822, wie hierin beschrieben, implementiert werden.
In mindestens einer Ausführungsform kann das System 3900 (z. B. das Trainingssystem 3804 und/oder das Einsatzsystem 3806) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3926). In mindestens einer Ausführungsform kann das System 3900 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als Kombination aus sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3900 getrennt oder nicht durch diese verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA- und/oder anderen Vorschriften oder Gesetzen zur Datenhandhabung und zum Datenschutz machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3926 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die durch einen Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine zweckmäßige Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder anderen Instanziierungen des Systems 3900 auf einen Satz von öffentlichen IPs beschränkt sein, die für die Interaktion sicherheitsüberprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3900 unter Verwendung beliebiger einer Vielfalt von unterschiedlichen Netztypen, einschließlich, aber nicht beschränkt auf, lokaler Netze (LANs) und/oder Weitverkehrsnetze (WANs), über drahtgebundene und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3900 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), drahtgebundene Datenprotokolle (z. B. Ethernet) usw. kommuniziert werden.
In mindestens einer Ausführungsform kann das Trainingssystem 3804 Trainingspipelines 3904 ausführen, die denjenigen ähnlich sind, die hierin in Bezug auf 38 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in Einsatzpipelines 3910 durch das Einsatzsystem 3806 verwendet werden sollen, können Trainingspipelines 3904 verwendet werden, um ein oder mehrere (z. B. vorab trainierte) Modelle zu trainieren oder erneut zu trainieren und/oder eines oder mehrere der vorab trainierten Modelle 3906 zu implementieren (z. B. ohne eine Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 3904 Ausgabemodell(e) 3816 erzeugt werden. In mindestens einer Ausführungsform können die Trainingspipelines 3904 eine beliebige Anzahl von Verarbeitungsschritten beinhalten, zum Beispiel, aber nicht beschränkt auf, die Konvertierung oder Anpassung von Bildgebungsdaten (oder anderen Eingabedaten) (z. B. unter Verwendung eines DICOM-Adapters 3902A zum Konvertieren von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch jeweilige Modelle des maschinellen Lernens geeignet ist, wie etwa das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), KI-gestützte Annotation 3810, Beschriftung oder Annotation von Bildgebungsdaten 3808, um beschriftete Klinikdaten 3812 zu erzeugen, Modellauswahl aus einer Modellregistrierungsdatenbank, Modelltraining 3814, Training, erneutes Training oder Aktualisieren von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für unterschiedliche Modelle des maschinellen Lernens, die durch das Einsatzsystem 3806 verwendet werden, unterschiedliche Trainingspipelines 3904 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell des maschinellen Lernens eine Trainingspipeline 3904 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 38 beschrieben ist, für ein zweites Modell des maschinellen Lernens eine Trainingspipeline 3904 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 38 beschrieben ist, und für ein drittes Modell des maschinelles Lernens eine Trainingspipeline 3904 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 38 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Tasks innerhalb des Trainingssystems 3804 verwendet werden, in Abhängigkeit davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle des maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass die Modelle des maschinellen Lernens möglicherweise keiner Verarbeitung durch das Trainingssystem 3804 unterzogen werden und durch das Einsatzsystem 3806 implementiert werden können.
In mindestens einer Ausführungsform können die Ausgabemodell(e) 3816 und/oder die vorab trainierte(n) Modell(e) 3906 in Abhängigkeit von der Implementation oder Ausführungsform beliebige Typen von Modellen des maschinellen Lernens beinhalten. In mindestens einer Ausführungsform und ohne Einschränkung können durch das System 3900 verwendete Modelle des maschinellen Lernens Modell(e) des maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Stützvektormaschinen (support vector machines - SVM), naivem Bayes-Klassifikator, k-nächstem Nachbarn (k-nearest neighbor - Knn), k-Means-Clustering, Random Forest, Dimensionsreduktionsalgorithmen, Gradientenverstärkungsalgorithmen, neuronalen Netzen (z. B. Autocodierern, faltenden, rekurrenten, Perzeptronen, langem Kurzzeitgedächtnis (Long/Short Term Memory - LSTM), Hopfield, Boltzmann, Deep Belief, entfaltenden, erzeugenden gegnerischen, Flüssigkeitszustandsmaschine usw.) und/oder andere Typen von Modellen des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform können die Trainingspipelines 3904 KI-gestützte Annotation beinhalten, wie hierin in Bezug auf mindestens 42B detaillierter beschrieben. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3812 (z. B. herkömmliche Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen innerhalb eines Zeichenprogramms (z. B. eines Annotationsprogramms), eines Programms zur computergestützten Konstruktion (computer aided design - CAD), eines Beschriftungsprogramms, eines anderen Typs von Programm, das zum Erzeugen von Annotationen oder Beschriftungen für Ground Truth geeignet ist, erzeugt werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch produziert (z. B. aus Computermodellen oder Renderings erzeugt), real produziert (z. B. aus Daten der realen Welt ausgestaltet und produziert), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen annotiert (z. B. definiert ein Beschrifter oder Annotationsexperte die Stelle von Beschriftungen) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform können für jede Instanz der Bildgebungsdaten 3808 (oder eines anderen Datentyps, der durch Modelle des maschinellen Lernens verwendet wird) entsprechende Ground-Truth-Daten vorhanden sein, die durch das Trainingssystem 3804 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3910 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3904 enthalten ist. In mindestens einer Ausführungsform kann das System 3900 eine mehrschichtige Plattform beinhalten, die eine Software-Schicht (z. B. Software 3818) von Diagnoseanwendungen (oder anderen Anwendungstypen) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen durchführen kann. In mindestens einer Ausführungsform kann das System 3900 kommunikativ an (z. B. über verschlüsselte Verknüpfungen) PACS-Servernetze einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3900 so konfiguriert sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3902 oder einen Adapter für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.), um Operationen durchzuführen, wie etwa Trainieren von Modellen des maschinellen Lernens, Einsetzen von Modellen des maschinellen Lernens, Bildverarbeitung, Inferenzieren und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, durch die Anwendungen oder Container aus einer externen Umgebung(en) (z. B. Einrichtung 3802) ausgewählt (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3820 aufrufen oder ausführen, um Rechen-, KI- oder Visualisierungs-Tasks durchzuführen, die mit jeweiligen Anwendungen assoziiert sind, und die Software 3818 und/oder die Dienste 3820 können die Hardware 3822 ausnutzen, um Verarbeitungs-Tasks auf effektive und effiziente Weise durchzuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3806 Einsatzpipelines 3910 ausführen. In mindestens einer Ausführungsform können Einsatzpipelines 3910 eine beliebige Anzahl von Anwendungen beinhalten, die sequenziell, nicht sequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomikvorrichtungen usw. erzeugt werden - einschließlich KI-gestützter Annotation, wie vorstehend beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatzpipeline 3910 für eine einzelne Vorrichtung als virtuelles Instrument für eine Vorrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann für eine einzelne Vorrichtung in Abhängigkeit von Informationen, die von Daten gewünscht sind, die durch eine Vorrichtung erzeugt wurden, mehr als eine Einsatzpipeline 3910 vorhanden sein. Wenn Detektionen von Anomalien anhand einer MRT-Maschine gewünscht sind, kann in mindestens einer Ausführungsform eine erste Einsatzpipeline 3910 vorhanden sein, und wenn Bildverbesserung anhand einer Ausgabe einer MRT-Maschine gewünscht ist, kann eine zweite Einsatzpipeline 3910 vorhanden sein.
In mindestens einer Ausführungsform können für die Einsatzpipelines 3910 verfügbare Anwendungen eine beliebige Anwendung beinhalten, die zum Durchführen von Verarbeitungs-Tasks an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden kann. In mindestens einer Ausführungsform können unterschiedliche Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomaliedetektion, Objektdetektion, Merkmalsdetektion, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsprozeduren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungs-Tasks zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3806 Konstrukte für jede der Anwendungen definieren, sodass die Benutzer des Einsatzsystems 3806 (z. B. medizinische Einrichtungen, Labors, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementation innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatzpipeline 3910 ausgewählt werden, doch der durch eine Bildgebungsvorrichtung erzeugte Datentyp kann sich von einem innerhalb einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3902B (und/oder ein DICOM-Lesegerät) oder ein Adapter oder ein Lesegerät für einen anderen Datentyp (z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 3910 verwendet werden, um Daten in eine Form zu konvertieren, die durch eine Anwendung innerhalb des Einsatzsystems 3806 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf Bibliotheken mit DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten und/oder anderen Datentypen akkumuliert und vorverarbeitet werden, einschließlich des Decodierens, Extrahierens und/oder Durchführens von Faltungen, Farbkorrekturen, Schärfe-, Gamma- und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da verschiedene Anwendungen in mindestens einer Ausführungsform Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3820) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen herkömmlicher Verarbeitungsansätze, die sich auf CPU-Verarbeitung stützen, die Parallelrechenplattform 3930 zur GPU-Beschleunigung dieser Verarbeitungs-Tasks verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung einen Verarbeitungs-Task beinhalten, der die Verwendung eines Modells des maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens verwenden wollen oder ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3824 auswählen wollen. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens implementieren oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Durchführen eines Verarbeitungs-Tasks auswählen. In mindestens einer Ausführungsform können die Anwendungen auswählbar und individuell anpassbar sein und durch das Definieren von Konstrukten von Anwendungen werden der Einsatz und die Implementation von Anwendungen für einen konkreten Benutzer als nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Einsatzpipelines 3910 durch Ausnutzen anderer Merkmale des Systems 3900 - wie etwa der Dienste 3820 und der Hardware 3822 - noch benutzerfreundlicher sein, eine einfachere Integration bereitstellen und genauere, effizientere und raschere Ergebnisse produzieren.
In mindestens einer Ausführungsform kann das Einsatzsystem 3806 eine Benutzerschnittstelle 3914 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die verwendet werden kann, um Anwendungen für die Aufnahme in die Einsatzpipeline(s) 3910 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 3910 während des Setups und/oder des Einsatzes zu verwenden und damit zu interagieren und/oder anderweitig mit dem Einsatzsystem 3806 zu interagieren. In mindestens einer Ausführungsform, obwohl nicht in Bezug auf das Trainingssystem 3804 veranschaulicht, kann die Benutzerschnittstelle 3914 (oder eine andere Benutzerschnittstelle) zum Auswählen von Modellen für die Verwendung in dem Einsatzsystem 3806, zum Auswählen von Modellen für das Training oder das erneute Training in dem Trainingssystem 3804 und/oder zum anderweitigen Interagieren mit dem Trainingssystem 3804 verwendet werden.
In mindestens einer Ausführungsform kann der Pipelineverwalter 3912 zusätzlich zu einem Anwendungsorchestrierungssystem 3928 verwendet werden, um die Interaktion zwischen den Anwendungen oder Containern der Einsatzpipeline(s) 3910 und den Diensten 3820 und/oder der Hardware 3822 zu verwalten. In mindestens einer Ausführungsform kann der Pipelineverwalter 3912 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3820 und/oder von Anwendung oder Dienst zu Hardware 3822 erleichtert. Obwohl er der Veranschaulichung nach in der Software 3818 enthalten ist, soll dies in mindestens einer Ausführungsform nicht einschränkend sein und in einigen Beispielen (wie z. B. in 40 veranschaulicht) kann der Pipelineverwalter 3912 in den Diensten 3820 enthalten sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3928 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem beinhalten, das Anwendungen zu Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch das Assoziieren von Anwendungen aus den Einsatzpipeline(s) 3910 (z. B. einer Rekonstruktionsanwendung, einer Segmentierungsanwendung usw.) mit einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Level) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) einzeln entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen und ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglichen kann, sich auf einen Task einer einzelnen Anwendung und/oder Container(n) zu fokussieren und zu konzentrieren, ohne durch Tasks einer anderen Anwendung(en) oder eines anderen Container(n) behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Kooperation zwischen unterschiedlichen Containern oder Anwendungen durch den Pipelineverwalter 3912 und das Anwendungsorchestrierungssystem 3928 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung einem System bekannt ist (z. B. auf Grundlage von Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3928 und/oder der Pipelineverwalter 3912 die Kommunikation unter und zwischen jedem der Anwendungen oder Container sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. Da eine oder mehrere Anwendungen oder Container in den Einsatzpipeline(s) 3910 gleiche Dienste und Ressourcen gemeinsam nutzen können, kann das Anwendungsorchestrierungssystem 3928 in mindestens einer Ausführungsform die gemeinsame Nutzung von Diensten oder Ressourcen zwischen und unter verschiedenen Anwendungen oder Containern orchestrieren, deren Last verteilen und bestimmen. In mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um den Ressourcenbedarf von Anwendungen oder Containern, die derzeitige Nutzung oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Scheduler somit Ressourcen unterschiedlichen Anwendungen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf Bedarf und Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3928) die Ressourcenverfügbarkeit und - verteilung auf Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie etwa Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (um z. B. zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung ausgeführt werden soll) usw.
In mindestens einer Ausführungsform können die Dienste 3820, die durch Anwendungen oder Container in dem Einsatzsystem 3806 ausgenutzt und gemeinsam genutzt werden, Rechendienste 3916, KI-Dienste 3918, Visualisierungsdienste 3920 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3820 aufrufen (z. B. ausführen), um Verarbeitungsoperationen für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3916 durch Anwendungen ausgenutzt werden, um Superrechnen oder andere Tasks des Hochleistungsrechnens (HPC) durchzuführen. In mindestens einer Ausführungsform können die Rechendienst(e) 3916 ausgenutzt werden, um Parallelverarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3930) zum Verarbeiten von Daten durch eine oder mehrere Anwendungen und/oder einen oder mehrere Tasks einer einzelnen Anwendung im Wesentlichen simultan durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3930 (z. B. CUDA von NVIDIA) Universaldatenverarbeitung auf GPUs (GPGPU) ermöglichen (z. B. GPUs 3922). In mindestens einer Ausführungsform kann eine Software-Schicht der Parallelrechenplattform 3930 Zugriff auf virtuelle Anweisungssätze und Parallelberechnungselemente von GPUs zur Ausführung von Rechenkernels bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3930 Speicher beinhalten und in einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter unterschiedlichen Verarbeitungs-Tasks innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können Aufrufe für Interprozesskommunikation (inter-process communication - IPC) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um gleiche Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3930 zu verwenden (z. B., wenn mehrere unterschiedliche Stufen einer Anwendung oder mehrere Anwendungen gleiche Informationen verarbeiten). In mindestens einer Ausführungsform können gleiche Daten an einem gleichem Speicherort für eine beliebige Anzahl von Verarbeitungs-Tasks verwendet werden (z. B. zur gleichen Zeit, zu unterschiedlichen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an unterschiedliche Orte in dem Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können ein Ort von Daten und ein Ort von aktualisierten oder modifizierten Daten Teil einer Definition sein, wie Nutzdaten innerhalb von Containern zu verstehen sind.
In mindestens einer Ausführungsform können die KI-Dienste 3918 ausgenutzt werden, um Inferenzdienste zum Ausführen von Modell(en) des maschinellen Lernens durchzuführen, die mit Anwendungen assoziiert sind (z. B. mit dem Durchführen eines oder mehrerer Verarbeitungs-Tasks einer Anwendung beauftragt). In mindestens einer Ausführungsform können die KI-Dienste 3918 das KI-System 3924 ausnutzen, um Modell(e) des maschinellen Lernens (z. B. neuronale Netze wie etwa CNNs) für Segmentierung, Rekonstruktion, Objektdetektion, Merkmalsdetektion, Klassifizierung und/oder andere Inferenzierungs-Tasks auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 3910 eines oder mehrere der Ausgabemodelle 3816 aus dem Trainingssystem 3804 und/oder andere Modelle der Anwendungen verwenden, um Inferenz an Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für das Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 3928 (z. B. eines Schedulers) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, der höhere Service Level Agreements erreichen kann, wie etwa zum Durchführen von Inferenz an dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität beinhalten, der für Anforderungen verwendet werden kann, die nicht dringend sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3928 Ressourcen (z. B. Dienste 3820 und/oder Hardware 3822) auf Grundlage von Prioritätspfaden für unterschiedliche Inferenzierungs-Tasks der KI-Dienste 3918 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher mit den KI-Diensten 3918 innerhalb des Systems 3900 verbunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher als Cache (oder anderer Speichervorrichtungstyp) arbeiten und zum Verarbeiten von Inferenzanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung abgesendet wird, eine Anforderung durch einen Satz von API-Instanzen des Einsatzsystems 3806 empfangen werden und eine oder mehrere Instanzen können ausgewählt werden (z. B. für beste Anpassung, für Lastverteilung usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zum Verarbeiten einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell des maschinellen Lernens kann aus der Modellregistrierungsdatenbank 3824 lokalisiert werden, falls es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein zweckmäßiges Modell des maschinellen Lernens in einen Cache (z. B. einen gemeinsam genutzten Datenspeicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gesichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipelineverwalters 3912) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, falls eine Anwendung nicht bereits läuft oder falls nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. In mindestens einer Ausführungsform kann pro Modell eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver geclustert sind, Modelle zwischengespeichert werden, wann immer eine Lastverteilung vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann das Inferenzieren unter Verwendung eines Inferenzservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsform kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen eines Inferenzierens an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine gegebene Anwendung empfangen werden und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) geladen werden (falls nicht bereits geschehen) und eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, das Inferenzieren nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder eine Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Erzeugen einer Visualisierung oder das Erzeugen von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können unterschiedlichen Modellen oder Anwendungen unterschiedliche Prioritäten zugeordnet werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) aufweisen, während andere eine niedrigere Priorität aufweisen können (z. B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfordernden Institution oder Entität gemessen werden und die Zeit für die Traversierung des Partnernetzes sowie die Ausführung auf einem Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 3820 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine einzelne Anwendungs-/Tenant-ID-Kombination in einer Warteschlange platziert und ein SDK entnimmt eine Anforderung aus einer Warteschlange und gibt eine Anforderung einer Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation durch eine Warteschlange nützlich sein, da sie es einer beliebigen Instanz einer Anwendung ermöglichen kann, die Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse durch eine Warteschlange zurück übermittelt werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch eine Fähigkeit bereitstellen, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, mit der die meisten Instanzen einer Anwendung verbunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, mit der nur eine einzelne Instanz verbunden ist, die Tasks in einer Reihenfolge verarbeitet, in der sie empfangen werden. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3926 erzeugt wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können die Visualisierungsdienste 3920 ausgenutzt werden, um Visualisierungen zur Ansicht von Ausgaben von Anwendungen und/oder Einsatzpipeline(s) 3910 zu erzeugen. In mindestens einer Ausführungsform können die GPUs 3922 durch die Visualisierungsdienste 3920 ausgenutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie etwa Strahlverfolgung, durch die Visualisierungsdienste 3920 implementiert werden, um Visualisierungen mit höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumenrekonstruktionen, 2D-Tomografiescheiben, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Pfleger, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3920 einen internen Visualizer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Strahlverfolgung, Rasterung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 3822 GPUs 3922, das KI-System 3924, die Cloud 3926 und/oder beliebige andere Hardware beinhalten, die zum Ausführen des Trainingssystems 3804 und/oder des Einsatzsystems 3806 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3922 (z. B. TESLA- und/oder QUADRO-GPUs von NVIDIA) eine beliebige Anzahl von GPUs beinhalten, die zum Ausführen von Verarbeitungs-Tasks von Rechendiensten 3916, KI-Diensten 3918, Visualisierungsdiensten 3920, anderen Diensten und/oder beliebigen von Merkmalen oder Funktionen der Software 3818 verwendet werden können. In Bezug auf die KI-Dienste 3918 können die GPUs 3922 zum Beispiel zum Durchführen von Vorverarbeitung an Bildgebungsdaten (oder anderen Datentypen, die durch Modelle des maschinellen Lernens verwendet werden), Nachverarbeitung an Ausgaben der Modelle des maschinellen Lernens und/oder zum Durchführen von Inferenzieren (z. B. zum Ausführen von Modellen des maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3926, das KI-System 3924 und/oder andere Komponenten des Systems 3900 die GPUs 3922 verwenden. In mindestens einer Ausführungsform kann die Cloud 3926 eine GPU-optimierte Plattform für Deep-Learning-Tasks beinhalten. In mindestens einer Ausführungsform kann das KI-System 3924 GPUs verwenden und die Cloud 3926 - oder mindestens ein Abschnitt, der mit Deep Learning oder Inferenzieren beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 3924 ausgeführt werden. Obwohl es sich bei der Hardware 3822 der Veranschaulichung nach um diskrete Komponenten handelt, soll dies demnach nicht einschränkend sein und beliebige Komponenten der Hardware 3822 können mit beliebigen anderen Komponenten der Hardware 3822 kombiniert oder durch diese ausgenutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3924 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Tasks der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3924 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 3922 zusätzlich zu CPUs, RAM, Datenspeicher und/oder anderen Komponenten, Merkmalen oder Funktionen ausgeführt werden kann. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3924 in der Cloud 3926 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle der KI-basierten Verarbeitungs-Tasks des Systems 3900 durchzuführen.
In mindestens einer Ausführungsform kann die Cloud 3926 eine GPUbeschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform zum Ausführen von Verarbeitungs-Tasks des Systems 3900 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3926 ein KI-System(e) 3924 zum Durchführen eines oder mehrerer KI-basierter Tasks des Systems 3900 beinhalten (z. B. als Hardware-Abstraktions- und - Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3926 in das Anwendungsorchestrierungssystem 3928 integriert sein, das mehrere GPUs ausnutzt, um eine nahtlose Skalierung und Lastverteilung zwischen und unter den Anwendungen und Diensten 3820 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3926 damit beauftragt sein, mindestens einige der Dienste 3820 des Systems 3900 auszuführen, einschließlich der Rechendienste 3916, der KI-Dienste 3918 und/oder der Visualisierungsdienste 3920, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3926 Inferenz mit kleinen und großen Batches durchführen (z. B. unter Ausführung von TENSOR RT von NVIDIA), eine beschleunigte Parallelrechen-API und -Plattform 3930 bereitstellen (z. B. CUDA von NVIDIA), ein Anwendungsorchestrierungssystem 3928 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Strahlverfolgung, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um Kinematik mit höherer Qualität zu erzeugen) und/oder sie kann andere Funktionen für das System 3900 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3926 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B., wenn Patientendaten oder -akten außerhalb der Räumlichkeiten verwendet werden sollen), eine Registrierungsdatenbank beinhalten - wie etwa eine Deep-Learning-Containerregistrierungsdatenbank. In mindestens einer Ausführungsform kann eine Registrierungsdatenbank Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungs-Tasks an Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3926 Daten empfangen, die Patientendaten sowie Sensordaten in Containern beinhalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an zweckmäßige Parteien und/oder Vorrichtungen weiterleiten (z. B. medizinische Vorrichtungen in den Räumlichkeiten, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit HIPAA- und/oder anderen Datenvorschriften gewahrt.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
40 beinhaltet eine beispielhafte Veranschaulichung einer Einsatzpipeline 3910A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3900 - und insbesondere das Einsatzsystem 3806 - verwendet werden, um die Einsatzpipeline(s) 3910A individuell anzupassen, zu aktualisieren und/oder in eine oder mehrere Produktionsumgebungen zu integrieren. In mindestens einer Ausführungsform beinhaltet die Einsatzpipeline 3910A aus 40 ein nicht einschränkendes Beispiel für eine Einsatzpipeline 3910A, die durch einen konkreten Benutzer (oder ein Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert sein kann. In mindestens einer Ausführungsform kann ein Benutzer zum Definieren von Einsatzpipelines 3910A für einen CT-Scanner 4002 - zum Beispiel aus einer Containerregistrierungsdatenbank - eine oder mehrere Anwendungen auswählen, die spezifische Funktionen oder Tasks in Bezug auf die durch den CT-Scanner 4002 erzeugten Bildgebungsdaten durchführen. In mindestens einer Ausführungsform können Anwendungen auf die Einsatzpipeline 3910A als Container angewendet werden, die die Dienste 3820 und/oder Hardware 3822 des Systems 3900 ausnutzen können. Darüber hinaus kann die Einsatzpipeline 3910A zusätzliche Verarbeitungs-Tasks oder Anwendungen beinhalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 3902B und ein DICOM-Lesegerät 4006 in der Einsatzpipeline 3910A verwendet werden, um Daten für die Verwendung durch eine CT-Rekonstruktion 4008, eine Organsegmentierung 4010 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatzpipeline 3910A für einen konsistenten Einsatz, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall individuell angepasst oder ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 4008 und die Organsegmentierung 4010 für mehrere Probanden über ein spezifisches Intervall wünschen und daher die Pipeline 3910A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 3900 die Anwendungen auswählen, die ein Benutzer möchte, um Verarbeitung an diesen Daten für diese Anforderung durchzuführen. In mindestens einer Ausführungsform kann die Einsatzpipeline 3910A in einem beliebigen Intervall eingestellt werden und aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Container-Struktur innerhalb des Systems 3900 kann dies ein nahtloser Prozess sein.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3910A aus 40 einen CT-Scanner 4002 zum Erzeugen von Bildgebungsdaten eines Patienten oder Probanden beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten von dem CT-Scanner 4002 auf einem PACS-Server(n) 4004 gespeichert werden, die mit einer Einrichtung assoziiert sind, in der sich der CT-Scanner 4002 befindet. In mindestens einer Ausführungsform kann der/können die PACS-Server 4004 Software- und/oder Hardware-Komponenten beinhalten, die mit den Bildgebungsmodalitäten (z. B. dem CT-Scanner 4002) in einer Einrichtung eine direkte Schnittstelle bilden können. In mindestens einer Ausführungsform kann der DICOM-Adapter 3902B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3902B bei der Vorbereitung oder Konfiguration von DICOM-Daten von PACS-Server(n) 4004 für die Verwendung durch die Einsatzpipeline 3910A helfen. In mindestens einer Ausführungsform kann der Pipeline-Manager 3912 Daten an die Einsatzpipeline 3910A durchrouten, sobald DICOM-Daten durch den DICOM-Adapter 3902B verarbeitet sind. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 4006 Bilddateien und etwaige damit assoziierte Metadaten aus DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie in der Visualisierung 4016A veranschaulicht). In mindestens einer Ausführungsform können Arbeitsdateien, die extrahiert werden, in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Einsatzpipeline 3910A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 4006 das Extrahieren und/oder Speichern von Daten beendet hat, ein Abschlusssignal an den Pipelineverwalter 3912 kommuniziert werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 3912 dann eine oder mehrere andere Anwendungen oder Container in der Einsatzpipeline 3910A initiieren oder aufrufen.
In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die CT-Rekonstruktion 4008 ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für die CT-Rekonstruktion 4008 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 4008 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus den Sinogramm-Rohdaten rekonstruieren (wie z. B. in der Visualisierung 4016B veranschaulicht) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipelineverwalter 3912 signalisiert werden, dass der Rekonstruktions-Task abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung und/oder der Container für die Organsegmentierung 4010 durch den Pipelineverwalter 3912 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die Organsegmentierung 4010 eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenz geeignetes Format konvertieren (z. B. eine Bilddatei in eine Eingabeauflösung eines Modells des maschinellen Lernens konvertieren) und die Inferenz gegen ein normalisiertes Bild ausführen. Um Inferenz an einem normalisierten Bild auszuführen, kann sich die Anwendung und/oder der Container für die Organsegmentierung 4010 in mindestens einer Ausführungsform auf die Dienste 3820 stützen und der Pipelineverwalter 3912 und/oder das Anwendungsorchestrierungssystem 3928 können die Verwendung der Dienste 3820 durch die Anwendung und/oder den Container für die Organsegmentierung 4010 erleichtern. Zum Beispiel kann in mindestens einer Ausführungsform die Anwendung und/oder der Container für die Organsegmentierung 4010 die KI-Dienste 3918 ausnutzen, um Inferenz an einem normalisierten Bild durchzuführen, und die KI-Dienste 3918 können die Hardware 3822 (z. B. das KI-System 3924) ausnutzen, um die KI-Dienste 3918 auszuführen. In mindestens einer Ausführungsform kann ein Ergebnis einer Inferenz eine Maskendatei sein (wie z. B. in der Visualisierung 4016C veranschaulicht), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipelineverwalter 3912 erzeugt werden. In mindestens einer Ausführungsform kann der Pipelineverwalter 3912 dann ein DICOM-Schreibgerät 4012 ausführen, um Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und Ergebnisse in ein DICOM-Format (z. B. als DICOM-Ausgabe 4014) zur Verwendung durch Benutzer in einer Einrichtung, die eine Anforderung erzeugten, zu verpacken. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 4014 dann an den DICOM-Adapter 3902B übertragen werden, um die DICOM-Ausgabe 4014 für die Speicherung auf den PACS-Server(n) 4004 vorzubereiten (z. B. zum Ansehen durch ein DICOM-Betrachtungsgerät in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 4016B und 4016C erzeugt werden und einem Benutzer für Diagnose-, Forschungs- und/oder andere Zwecke zur Verfügung gestellt werden.
Obwohl als konsekutive Anwendung in der Einsatzpipeline 3910A veranschaulicht, können die Anwendungen für die CT-Rekonstruktion 4008 und die Organsegmentierung 4010 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander aufweisen und Daten für jede Anwendung verfügbar sind (z. B., nachdem das DICOM-Lesegerät 4006 Daten extrahiert hat), können Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 3820 erfordern, kann ein Scheduler des Systems 3900 zur Lastverteilung und zum Verteilen von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3930 zum Durchführen von Parallelverarbeitung für Anwendungen verwendet werden, um die Laufzeit der Einsatzpipeline 3910A zu verkürzen, um Ergebnisse in Echtzeit bereitzustellen.
In mindestens einer Ausführungsform und unter Bezugnahme auf 41A-41B kann das Einsatzsystem 3806 als ein oder mehrere virtuelle Instrumente implementiert werden, um unterschiedliche Funktionalitäten - wie etwa Bildverarbeitung, Segmentierung, Verbesserung, KI, Visualisierung und Inferenzieren - mit Bildgebungsvorrichtungen (z. B. CT-Scannern, Röntgenmaschinen, MRT-Maschinen usw.), Sequenzierungsvorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungstypen durchzuführen. In mindestens einer Ausführungsform kann das System 3900 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatzpipeline 3910 beinhalten können, die durch eine Vorrichtung(en) erzeugte rohe/unverarbeitete Eingabedaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Einsatzpipelines 3910 (z. B. 3910A und 3910B), die virtuelle Instrumente darstellen, Intelligenz in einer Pipeline implementieren, wie etwa durch Ausnutzen von Modellen des maschinellen Lernens, um einem System containerisierte Inferenzunterstützung bereitzustellen. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen beinhalten. In mindestens einer Ausführungsform, wie etwa, wenn Echtzeitverarbeitung gewünscht ist, können Einsatzpipelines 3910, die virtuelle Instrumente darstellen, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb einer Containerregistrierungsdatenbank k) ausgewählt werden können (z. B. pro Anforderung).
In mindestens einer Ausführungsform kann das System 3900 als ein oder mehrere virtuelle Instrumente in den Räumlichkeiten in einer Einrichtung instanziiert oder ausgeführt werden, zum Beispiel in einem Rechensystem, das neben einer Radiologiemaschine, einer Bildgebungsvorrichtung und/oder einem anderen Vorrichtungstyp in einer Einrichtung eingesetzt wird oder anderweitig in Kommunikation damit steht. In mindestens einer Ausführungsform kann jedoch eine Installation in den Räumlichkeiten innerhalb eines Rechensystems einer Vorrichtung selbst (z. B. eines Rechensystems, das einstückig zu einer Bildgebungsvorrichtung ist), in einem lokalen Rechenzentrum (z. B. einem Rechenzentrum in den Räumlichkeiten) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 3926) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 3806, das als virtuelles Instrument arbeitet, in einigen Beispielen durch einen Supercomputer oder ein anderes HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Installation in den Räumlichkeiten Verwendungen mit hoher Bandbreite (zum Beispiel über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie etwa HF über Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann Verarbeitung in Echtzeit oder nahezu in Echtzeit besonders nützlich sein, wenn ein virtuelles Instrument eine Ultraschallvorrichtung oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen erforderlich sind. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur zu dynamischem Bursting zu einem Cloud-Computing-Dienstleister oder einem anderen Rechencluster in der Lage sein, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netze oder anderer Modelle des maschinellen Lernens abgestimmt werden, wie hierin in Bezug auf das Trainingssystem 3804 beschrieben. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens mit vorhandenen Trainingspipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von Vorrichtungen verarbeiten, die sie unterstützen. In mindestens einer Ausführungsform können virtuelle Instrumente unter Verwendung von zusätzlichen Daten, neuen Daten, existierenden Modellen des maschinellen Lernens und/oder aktualisierten Modellen des maschinellen Lernens kontinuierlich verbessert werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil der oder die gesamte hierin beschriebene Hardware 3822 beinhalten und die Hardware 3822 kann auf beliebige einer Reihe von Weisen verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer Rechenvorrichtung, die an eine Vorrichtung gekoppelt ist und sich in deren Nähe befindet, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3926. Da das Einsatzsystem 3806 und die damit assoziierten Anwendungen oder Container in Software erstellt werden (z. B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration von virtuellen Instrumenten sowie die durch virtuelle Instrumente erzeugten Ausgaben nach Wunsch modifiziert oder individuell angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, die ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
41A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 3910B einen oder mehrere der Dienste 3820 des Systems 3900 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3910B und die Dienste 3820 die Hardware 3822 eines Systems entweder lokal oder in der Cloud 3926 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4100 durch den Pipelineverwalter 3912, das Anwendungsorchestrierungssystem 3928 und/oder die Parallelrechenplattform 3930 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4100 den Empfang von Bildgebungsdaten von einer Ultraschallvorrichtung 4102 beinhalten. In mindestens einer Ausführungsform können die Bildgebungsdaten auf den PACS-Server(n) in einem DICOM-Format (oder einem anderen Format, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und durch das System 3900 zur Verarbeitung durch die Einsatzpipeline 3910 empfangen werden, die als virtuelles Instrument (z. B. ein virtueller Ultraschall) für die Ultraschallvorrichtung 4102 ausgewählt oder individuell angepasst wurde. In mindestens einer Ausführungsform können die Bildgebungsdaten direkt von einer Bildgebungsvorrichtung (z. B. Ultraschallvorrichtung 4102) empfangen und durch ein virtuelles Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalkonverter, der kommunikativ zwischen einer Bildgebungsvorrichtung und einem virtuellen Instrument gekoppelt ist, die durch eine Bildgebungsvorrichtung erzeugten Signaldaten in Bilddaten umwandeln, die durch ein virtuelles Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten auf das DICOM-Lesegerät 4006 angewendet werden, um Daten zur Verwendung durch Anwendungen oder Container der Einsatzpipeline 3910B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 4006 die Datenerweiterungsbibliothek 4114 (z. B. DALI von NVIDIA) als Dienst 3820 (z. B. als einen der Rechendienste(s) 3916) nutzen, um Daten zu extrahieren, deren Größe zu ändern, sie neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Anwendung und/oder ein Container für die Rekonstruktion 4106 ausgeführt werden, um die Daten von der Ultraschallvorrichtung 4102 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 4106 oder gleichzeitig mit der Rekonstruktion 4106 eine Anwendung und/oder ein Container für die Detektion 4108 zur Anomaliedetektion, zur Objektdetektion, zur Merkmalsdetektion und/oder zu anderen Detektions-Tasks in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 4106 erzeugte Bilddatei während der Detektion 4108 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu identifizieren. In mindestens einer Ausführungsform kann die Anwendung für die Detektion 4108 eine Inferenz-Engine 4116 (z. B. als einen der KI-Dienste(s) 3918) ausnutzen, um Inferenzing an Daten durchzuführen, um Detektionen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle des maschinellen Lernens (z. B. aus dem Trainingssystem 3804) durch die Anwendung für die Detektion 4108 ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können, sobald die Rekonstruktion 4106 und/oder Detektion 4108 abgeschlossen ist/sind, die aus diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 4110 zu erzeugen, wie etwa die Visualisierung 4112 (z. B. eine Graustufenausgabe), die auf einer Arbeitsstation oder einem Anzeigeendgerät angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung es einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatzpipeline 3910B in Bezug auf die Ultraschallvorrichtung 4102 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 4110 durch Ausnutzen einer Rendering-Komponente 4118 des Systems 3900 (z. B. eines der Visualisierungsdienste(s) 3920) ausgeführt werden. In mindestens einer Ausführungsform kann die Rendering-Komponente 4118 einen 2D-, OpenGL- oder Strahlverfolgungsdienst ausführen, um die Visualisierung 4112 zu erzeugen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
41B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatzpipeline 3910C einen oder mehrere der Dienste 3820 des Systems 3900 ausnutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3910C und die Dienste 3820 die Hardware 3822 eines Systems entweder lokal oder in der Cloud 3926 ausnutzen. In mindestens einer Ausführungsform, obwohl nicht veranschaulicht, kann der Prozess 4120 durch den Pipelineverwalter 3912, das Anwendungsorchestrierungssystem 3928 und/oder die Parallelrechenplattform 3930 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 4120 beinhalten, dass der CT-Scanner 4122 Rohdaten erzeugt, die durch das DICOM-Lesegerät 4006 empfangen werden können (z. B. direkt, über einen PACS-Server 4004, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtuelles CT (durch die Einsatzpipeline 3910C instanziiert) eine erste Echtzeitpipeline zum Überwachen eines Patienten (z. B. Patientenbewegungsdetektions-KI 4126) und/oder zum Einstellen oder Optimieren der Belichtung des CT-Scanners 4122 (z. B. unter Verwendung der Belichtungssteuer-KI 4124) beinhalten. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 4124 und 4126) einen Dienst 3820 ausnutzen, wie etwa die KI-Dienst(e) 3918. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) für die Belichtungssteuer-KI 4124 und/oder der Anwendung (oder des Containers) für die Patientenbewegungsdetektions-KI 4126 als Rückmeldung an den CT-Scanner 4122 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 4122) einzustellen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3910C eine Nicht-Echtzeitpipeline zum Analysieren der durch den CT-Scanner 4122 erzeugten Daten beinhalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container für die CT-Rekonstruktion 4008, eine Anwendung und/oder einen Container für eine Grobdetektions-KI 4128, eine Anwendung und/oder einen Container für eine Feindetektions-KI 4132 (wenn z. B. bestimmte Ergebnisse durch die Grobdetektions-KI 4128 detektiert werden), eine Anwendung und/oder einen Container für eine Visualisierung 4130 und eine Anwendung und/oder einen Container für das DICOM-Schreibgerät 4012 (und/oder ein Schreibgerät für einen anderen Datentyp, wie etwa RIS, CIS, REST-konform, RPC, Rohdaten usw.) beinhalten. In mindestens einer Ausführungsform können die durch den CT-Scanner 4122 erzeugten Rohdaten durch Pipelines der Einsatzpipeline 3910C (als virtuelles CT-Instrument instanziiert) gegeben werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreibgerät 4012 zur Anzeige übertragen und/oder auf den PACS-Server(n) 4004 zum/zur späteren Abruf, Analyse oder Anzeige durch einen Techniker, eine Fachkraft oder einen anderen Benutzer gespeichert werden.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
42A veranschaulicht ein Datenablaufdiagramm für einen Prozess 4200 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4200 als nicht einschränkendes Beispiel unter Verwendung des Systems 3900 aus 39 ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 4200 die Dienste 3820 und/oder die Hardware 3822 des Systems 3900 ausnutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 4212, die durch den Prozess 4200 erzeugt wurden, durch das Einsatzsystem 3806 für eine oder mehrere containerisierte Anwendungen in Einsatzpipelines 3910 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3814 das erneute Trainieren oder Aktualisieren eines anfänglichen Modells 4204 (z. B. eines vorab trainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie etwa des Kundendatensatzes 4206, und/oder neuer mit den Eingabedaten assoziierter Ground-Truth-Daten) beinhalten. In mindestens einer Ausführungsform können zum erneuten Trainieren oder Aktualisieren des anfänglichen Modells 4204 die Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4204 zurückgesetzt oder gelöscht und/oder durch aktualisierte oder neue Ausgabe- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das anfängliche Modell 4204 bereits fein abgestimmte Parameter (z. B. Gewichtungen und/oder Verzerrungen) aufweisen, die aus einem früheren Training übriggeblieben sind, sodass das Training oder das erneute Training 3814 nicht so lange dauern oder so viel Verarbeitung erfordern kann wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3814 durch Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 4204 die Parameter aktualisiert und für einen neuen Datensatz auf Grundlage von Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe- oder Verlustschicht(en) beim Erzeugen von Vorhersagen an einem neuen Kundendatensatz 4206 (z. B. Bilddaten 3808 aus 38) assoziiert sind.
In mindestens einer Ausführungsform können die vorab trainierten Modelle 3906 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. der Modellregistrierungsdatenbank 3824 aus 38) gespeichert sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 3906 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 4200 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Klienten unterschiedlicher Einrichtungen die vorab trainierten Modelle 3906 in den Räumlichkeiten unter Verwendung von Kunden- oder Patientendaten, die in den Räumlichkeiten erzeugt wurden, trainiert worden sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 3906 unter Verwendung der Cloud 3926 und/oder anderer Hardware 3822 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an beliebige Komponenten der Cloud 3926 (oder anderer Hardware außerhalb der eigenen Räumlichkeiten) übermittelt werden, durch diese verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vorab trainiertes Modell 3906 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vorab trainierte Modell 3906 einzeln für jede Einrichtung trainiert worden sein, bevor es an Patienten- oder Kundendaten einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie etwa, wenn Kunden- oder Patientendaten von Datenschutzbedenken ausgenommen wurden (z. B. durch eine Verzichtserklärung, für die experimentelle Verwendung usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vorab trainierte Modell 3906 innerhalb und/oder außerhalb der eigenen Räumlichkeiten zu trainieren, wie etwa in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer beim Auswählen von Anwendungen zur Verwendung in den Einsatzpipelines 3910 auch Modelle des maschinellen Lernens auswählen, die für spezifische Anwendungen verwendet werden sollen. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung aufweisen, sodass ein Benutzer ein vorab trainiertes Modell 3906 zum Verwenden mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vorab trainierte Modell 3906 möglicherweise nicht dafür optimiert, genaue Ergebnisse an dem Kundendatensatz 4206 einer Einrichtung eines Benutzers zu erzeugen (z. B. auf Grundlage der Patientenvielfalt, der Demografie, der Typen der verwendeten medizinischen Bildgebungsvorrichtungen usw.). In mindestens einer Ausführungsform kann das vorab trainierte Modell 3906 vor dem Einsetzen des vorab trainierten Modells 3906 in der Einsatzpipeline 3910 zur Verwendung mit einer Anwendung(en) für die Verwendung in einer jeweiligen Einrichtung aktualisiert, erneut trainiert und/oder fein abgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vorab trainiertes Modell 3906 auswählen, das aktualisiert, erneut trainiert und/oder fein abgestimmt werden soll, und das vorab trainierte Modell 3906 kann als anfängliches Modell 4204 für das Trainingssystem 3804 innerhalb des Prozesses 4200 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 4206 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die durch Vorrichtungen in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3814 (das ohne Einschränkung Transferlernen beinhalten kann) an dem anfänglichen Modell 4204 durchzuführen, um das verfeinerte Modell 4212 zu erzeugen. In mindestens einer Ausführungsform können die Ground-Truth-Daten, die dem Kundendatensatz 4206 entsprechen, durch das Trainingssystem 3804 erzeugt werden. In mindestens einer Ausführungsform können Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Fachkräften in einer Einrichtung erzeugt werden (z. B. als beschriftete Klinikdaten 3812 aus 38).
In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3810 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3810 (z. B. unter Verwendung eines SDK für die KI-gestützt Annotation implementiert) Modelle des maschinellen Lernens (z. B. neuronale Netze) ausnutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 4210 Annotationswerkzeuge innerhalb einer Benutzerschnittstelle (einer grafischen Benutzerschnittstelle (graphical user interface - GUI)) auf der Rechenvorrichtung 4208 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 4210 über die Rechenvorrichtung 4208 mit einer GUI interagieren, um Annotationen oder automatische Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Stellen zu verschieben.
In mindestens einer Ausführungsform können, sobald Ground-Truth-Daten mit dem Kundendatensatz 4206 assoziiert sind, die Ground-Truth-Daten (z. B. aus KI-gestützter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3814 durch verwendet werden, um das verfeinerte Modell 4212 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 4206 beliebig oft auf das anfängliche Modell 4204 angewendet werden und die Ground-Truth-Daten können verwendet werden, um die Parameter des anfänglichen Modells 4204 zu aktualisieren, bis ein akzeptables Genauigkeitslevel für das verfeinerte Modell 4212 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 4212, sobald das verfeinerte Modell 4212 erzeugt ist, innerhalb einer oder mehrerer Einsatzpipelines 3910 in einer Einrichtung zum Durchführen eines oder mehrerer Verarbeitungs-Tasks in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 4212 in die vorab trainierten Modellen 3906 in der Modellregistrierungsdatenbank 3824 hochgeladen werden, um durch eine andere Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, sodass das verfeinerte Modell 4212 an neuen Datensätzen beliebig oft weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
42B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur 4232 zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können die KI-gestützten Annotationswerkzeuge 4236 auf Grundlage einer Client-Server-Architektur 4232 instanziiert werden. In mindestens einer Ausführungsform können die Annotationswerkzeuge 4236 in Bildgebungsanwendungen zum Beispiel Radiologen beim Identifizieren von Organen und Auffälligkeiten unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Software-Werkzeuge beinhalten, die dem Benutzer 4210 dabei helfen, als nicht einschränkendes Beispiel einige Extrempunkte an einem konkreten Organ von Interesse auf Rohbildern 4234 (z. B. auf einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch annotierte Ergebnisse für alle 2D-Scheiben eines konkreten Organs zu empfangen. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 4238 gespeichert und als (zum Beispiel und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann, wenn die Rechenvorrichtung 4208 Extrempunkte für die KI-gestützte Annotation 3810 sendet, ein Deep-Learning-Modell diese Daten zum Beispiel als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Auffälligkeit zurückgeben. In mindestens einer Ausführungsform können vorab instanziierte Annotationswerkzeuge, wie etwa das KI-gestützte Annotationswerkzeug 4236B in 42B, durch Vornehmen von API-Aufrufen (z. B. API-Aufruf 4244) an einen Server, wie etwa einen Annotationsassistenzserver 4240, erweitert werden, der einen Satz von vorab trainierten Modellen 4242 beinhalten kann, der zum Beispiel in einer Annotationsmodellregistrierungsdatenbank gespeichert ist. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierungsdatenbank vorab trainierte Modelle 4242 (z. B. Modelle des maschinellen Lernens, wie etwa Deep-Learning-Modelle) speichern, die vorab trainiert sind, um eine KI-gestützte Annotation an einem konkreten Organ oder einer Auffälligkeit durchzuführen. In mindestens einer Ausführungsform können diese Modelle durch Verwenden von Trainingspipelines 3904 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorab installierte Annotationswerkzeuge im Verlauf der Zeit verbessert werden, wenn neue beschriftete Klinikdaten 3812 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 915 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 915 sind hierin in Verbindung mit 9A und/oder 9B bereitgestellt.
In mindestens einer Ausführungsform ist eine Anwendungsprogrammierschnittstelle so ausgelegt, dass sie unter Bezugnahme auf die Figur Aufrufe der Anwendungsprogrammierschnittstelle empfängt, die eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz auf der Grundlage der Graphdefinition ausführt.
Mindestens eine Ausführungsform der Offenbarung kann mit Blick auf die folgenden Sätze beschrieben werden.
1. Maschinenlesbares Medium, auf welchem eine Anwendungsprogrammierschnittstelle (API) gespeichert ist, welche, wenn sie von einem oder mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, zumindest:

einen oder mehrere API-Aufrufe zu empfangen, welche eine Graphdefinition und
ein Rückkopplungsattribut umfassen; und
ein rekurrentes neuronales Netz auszuführen, welches zumindest teilweise auf der Graphdefinition basiert.

2. Maschinenlesbares Medium nach Satz 1, wobei eine Eingabe für das rekurrente neuronale Netz einen Tensor umfasst, wobei ein Zugriff auf den Tensor während einer Iteration einer Ausführung des rekurrenten neuronalen Netzes auf einen Ausschnitt des Tensors beschränkt ist, welcher der Iteration entspricht.
3. Maschinenlesbares Medium nach Satz 1 oder 2, wobei der Ausschnitt des Tensors nach der Iteration weiterbewegt wird.
4. Maschinenlesbares Medium nach einem der Sätze 1-3, auf welchem ein weiterer Satz von Anweisungen gespeichert ist, welche, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, zumindest:

die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen zu optimieren.

5. Maschinenlesbares Medium nach Satz 4, wobei zumindest eine der Eingaben oder Ausgaben des rekurrenten neuronalen Netzes einen Tensor umfasst, und wobei das Optimieren der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
6. Maschinenlesbares Medium nach einem der Sätze 1-5, wobei der eine oder die mehreren API-Aufrufe einen API-Aufruf umfassen, um den Graphen einem Rückkopplungsattribut zuzuordnen.
7. Maschinenlesbares Medium nach einem der Sätze 1-6, wobei die API, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, um zumindest:

zumindest teilweise auf der Grundlage eines Erfassens einer Funktionsumkehr-Eingabe für den Graphen zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und
die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.

8. Maschinenlesbares Medium nach einem der Sätze 1-7, wobei die API, wenn sie von dem einem oder den mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, eine Verkettungsoperation zu eliminieren.
9. Prozessor umfassend:

eine oder mehrere arithmetische Logikeinheiten (ALUs), welche so ausgestaltet sind, dass sie zumindest einen oder mehrere API-Aufrufe empfangen, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz ausführen, welches zumindest teilweise auf der Graphdefinition basiert.

10. Prozessor nach Satz 9, wobei das rekurrente neuronale Netz zumindest teilweise auf der Grundlage eines Tensors ausgeführt wird, wobei ein Zugriff auf den Tensor während einer Iteration der Ausführung des rekurrenten neuronalen Netzes auf einen Ausschnitt des Tensors beschränkt ist, welcher der Iteration entspricht.
11. Prozessor nach Satz 10, wobei der Ausschnitt des Tensors nach der Iteration weiterbewegt wird.
12. Prozessor nach einem der Sätze 9-11, wobei die eine oder die mehreren arithmetischen Logikeinheiten (ALUs) so ausgestaltet sind, dass sie zumindest die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen optimieren.
13. Prozessor nach Satz 12, wobei eine Eingabe und/oder eine Ausgabe für das rekurrente neuronale Netz einen Tensor umfasst, und wobei die Optimierung der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
14. Prozessor nach einem der Sätze 9-13, wobei Auswirkungen der Ausführung von Funktionen der API zum Definieren und Ausführen des rekurrenten neuronalen Netzes auf jeweilige Umgebungen der Funktionen begrenzt sind.
15. Prozessor nach einem der Sätze 9-14, wobei der Graph durch einen Aufruf einer oder mehrerer Funktionen einer Anwendungsprogrammierschnittstelle definiert wird, wobei die eine oder die mehreren Funktionen eine Funktion umfassen, um den Graphen einem Rückkopplungsattribut zuzuordnen.
16. Prozessor nach einem der Sätze 9-15, wobei die eine oder die mehreren arithmetischen Logikeinheiten (ALUs) ausgestaltet sind, um zumindest: zumindest teilweise auf der Grundlage eines Erfassens einer Funktion, welche den Graphen umkehrt, zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und
die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.
17. System umfassend:

einen oder mehrere Prozessoren, welche so ausgestaltet sind, dass sie zumindest einen oder mehrere API-Aufrufe empfangen, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz ausführen, welches zumindest teilweise auf der Graphdefinition basiert.

18. System nach Satz 17, wobei eine Eingabe für das rekurrente neuronale Netz einen Tensor umfasst.
19. System nach Satz 17 oder 18, wobei ein Zugriff auf den Tensor, welcher die Eingabe für das rekurrente neuronale Netz umfasst, während der Ausführung auf einen Ausschnitt des Tensors beschränkt ist, welcher einer aktuellen Iteration entspricht.
20. System nach Anspruch 17, wobei der eine oder die mehreren Prozessoren so ausgestaltet sind, dass sie zumindest die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen optimieren.
21. System nach einem der Sätze 17-20, wobei eine Eingabe und/oder eine Ausgabe für das rekurrente neuronale Netz den Tensor umfasst, und wobei die Optimierung der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
22. System nach einem der Sätze 17-21, wobei Verkettungsoperationen auf Ausgaben von Iterationen des rekurrenten neuronalen Netzes eliminiert werden.
23. System nach einem der Sätze 17-22, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um zumindest:

zumindest teilweise auf der Grundlage eines Erfassens einer Funktion, welche den Graphen umkehrt, zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und
die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.

24. System umfassend:

einen oder mehrere Prozessoren, welche so ausgestaltet sind, dass sie ein Muster in Zeitreiheninformationen zumindest teilweise auf der Grundlage eines oder mehrerer API-Aufrufe, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, erkennen, wobei das Muster durch eine Ausführung eines rekurrenten neuronalen Netzes erkannt wird, welches zumindest teilweise auf der Graphdefinition basiert.

25. System nach Satz 24, wobei das rekurrente neuronale Netz ein bidirektionales neuronales Netz ist.
26. System nach Satz 25, wobei eine Eingabe in das bidirektionale neuronale Netz ausgefranzt ist.
27. System nach einem der Sätze 24-26, wobei Eingabedaten für das rekurrente neuronale Netz einen Tensor umfassen.
28. System nach Satz 27, wobei ein Compiler eine Mustererkennung unter Verwendung des rekurrenten neuronalen Netzes optimiert, zumindest teilweise basierend auf einer Optimierung der Ausführung des rekurrenten neuronalen Netzes auf der Grundlage einer durch den Compiler erzwungenen Annahme, dass ein Zugriff auf den Tensor auf einen oder mehrere feste Ausschnitte des Tensors beschränkt ist.
29. System nach einem der Sätze 24-28, wobei eine Eingabe für das rekurrente neuronale Netz eine Schleifenanzahl umfasst, welche dem rekurrenten neuronalen Netz durch einen API-Aufruf zugeordnet wird.
30.System nach einem der Sätze 24-29, wobei eine Eingabe für das rekurrente neuronale Netz einen Steuerungstensor umfasst, welcher dem rekurrenten neuronalen Netz durch einen API-Aufruf zugeordnet wird.
31. System nach einem der Sätze 24-31, wobei das rekurrente neuronale Netz mehrschichtig ist, und wobei die Ausführung des rekurrenten neuronalen Netzes zumindest teilweise auf der Grundlage einer Schleifenfusion optimiert wird.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Benutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform, unter erneuter Bezugnahme auf 15, sind Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogik-Algorithmen in dem Hauptspeicher 1504 und/oder Sekundärspeicher gespeichert. Falls sie durch einen oder mehrere Prozessoren ausgeführt werden, ermöglichen es Computerprogramme dem System 1500, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind Arbeitsspeicher 1504, Datenspeiche und/oder beliebiger anderer Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder - system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 1502, des Parallelverarbeitungssystems 1512, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 1502 als auch des Parallelverarbeitungssystems 1512 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 1500 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielekonsolen, eines eingebetteten Systems und/oder eines beliebigen anderen Typs von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1512 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1514 und damit assoziierte Speicher 1516. In mindestens einer Ausführungsform sind die PPUs 1514 über eine Zusammenschaltung 1518 und einen Switch 1520 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1512 Rechen-Tasks auf PPUs 1514, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechen-Tasks auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1514 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1514 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1514 durch Verwendung eines Befehls wie etwa _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1514 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die „einschließlich, aber nicht beschränkt auf“ bedeuten), sofern nicht anderweitig angemerkt. Wenn es unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, ist „verbunden“ als teilweise oder vollständig ineinander enthalten, aneinander angebracht oder aneinander angefügt auszulegen, auch wenn ein Element dazwischenliegt. Die Nennung von Wertebereichen hierin soll lediglich als kurzes Verfahren zur einzelnen Bezugnahme auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. In mindestens einer Ausführungsform ist die Verwendung des Ausdrucks „Satz“ bzw. „Menge“ (z. B. „ein Satz bzw. eine Menge von Gegenständen“) oder „Teilmenge“ als eine nicht leere Sammlung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder der Kontext widerspricht dem. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht implizieren, dass bestimmte Ausführungen es erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden ist. Sofern nichts anderes angemerkt ist oder der Kontext dem widerspricht, gibt der Ausdruck „Vielzahl“ einen Zustand der Pluralität an (z. B. gibt „eine Vielzahl von Gegenständen“ mehrere Gegenstände an). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Vielzahl mindestens zwei, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Sofern nichts anderes genannt ist oder es anderweitig aus dem Kontext ersichtlich ist, bedeutet die Formulierung „auf Grundlage von“ „mindestens zum Teil auf Grundlage von“ und nicht „ausschließlich auf Grundlage von“.
Hierin beschriebene Operationen von Verfahren können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Verfahren, wie etwa die hierin beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und es ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz von nichttransitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nichttransitorischen Speichermedien mehrerer nichttransitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien zusammen den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher und aller Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Bezugnahmen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin genannt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Bezugnahme einzeln und spezifisch als durch Bezugnahme eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Verfahren eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. In mindestens einer Ausführungsform werden die Ausdrücke „System“ und „Verfahren“ hierin insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erlangen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. In mindestens einer Ausführungsform kann der Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen und digitalen Daten auf eine Vielfalt von Weisen erzielt werden, wie etwa durch das Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. Bei einigen Implementierungen kann ein Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer weiteren Implementierung kann ein Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetz von der bereitstellenden Entität zu der erfassenden Entität erfolgen. Referenzen können auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann ein Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Auch wenn die vorherige Diskussion beispielhafte Implementationen der beschriebenen Techniken darlegen, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus sind, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Diskussion definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/719718 [0001]

Claims

Maschinenlesbares Medium, auf welchem eine Anwendungsprogrammierschnittstelle (API) gespeichert ist, welche, wenn sie von einem oder mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, zumindest: einen oder mehrere API-Aufrufe zu empfangen, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen; und ein rekurrentes neuronales Netz auszuführen, welches zumindest teilweise auf der Graphdefinition basiert.
Maschinenlesbares Medium nach Anspruch 1, wobei eine Eingabe für das rekurrente neuronale Netz einen Tensor umfasst, wobei ein Zugriff auf den Tensor während einer Iteration einer Ausführung des rekurrenten neuronalen Netzes auf einen Ausschnitt des Tensors beschränkt ist, welcher der Iteration entspricht.
Maschinenlesbares Medium nach Anspruch 2, wobei der Ausschnitt des Tensors nach der Iteration weiterbewegt wird.
Maschinenlesbares Medium nach Anspruch 1, auf welchem ein weiterer Satz von Anweisungen gespeichert ist, welche, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, zumindest: die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen zu optimieren.
Maschinenlesbares Medium nach Anspruch 4, wobei zumindest eine der Eingaben oder Ausgaben des rekurrenten neuronalen Netzes einen Tensor umfasst, und wobei das Optimieren der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
Maschinenlesbares Medium nach Anspruch 1, wobei der eine oder die mehreren API-Aufrufe einen API-Aufruf umfassen, um den Graphen einem Rückkopplungsattribut zuzuordnen.
Maschinenlesbares Medium nach Anspruch 1, wobei die API, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, um zumindest: zumindest teilweise auf der Grundlage eines Erfassens einer Funktionsumkehr-Eingabe für den Graphen zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.
Maschinenlesbares Medium nach Anspruch 1, wobei die API, wenn sie von dem einem oder den mehreren Prozessoren ausgeführt wird, den einen oder die mehreren Prozessoren veranlasst, eine Verkettungsoperation zu eliminieren.
Prozessor umfassend: eine oder mehrere arithmetische Logikeinheiten (ALUs), welche so ausgestaltet sind, dass sie zumindest einen oder mehrere API-Aufrufe empfangen, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz ausführen, welches zumindest teilweise auf der Graphdefinition basiert.
Prozessor nach Anspruch 9, wobei das rekurrente neuronale Netz zumindest teilweise auf der Grundlage eines Tensors ausgeführt wird, wobei ein Zugriff auf den Tensor während einer Iteration der Ausführung des rekurrenten neuronalen Netzes auf einen Ausschnitt des Tensors beschränkt ist, welcher der Iteration entspricht.
Prozessor nach Anspruch 10, wobei der Ausschnitt des Tensors nach der Iteration weiterbewegt wird.
Prozessor nach Anspruch 9, wobei die eine oder die mehreren arithmetischen Logikeinheiten (ALUs) so ausgestaltet sind, dass sie zumindest die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen optimieren.
Prozessor nach Anspruch 12, wobei eine Eingabe und/oder eine Ausgabe für das rekurrente neuronale Netz einen Tensor umfasst, und wobei die Optimierung der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
Prozessor nach Anspruch 9, wobei Auswirkungen der Ausführung von Funktionen der API zum Definieren und Ausführen des rekurrenten neuronalen Netzes auf jeweilige Umgebungen der Funktionen begrenzt sind.
Prozessor nach Anspruch 9, wobei der Graph durch einen Aufruf einer oder mehrerer Funktionen einer Anwendungsprogrammierschnittstelle definiert wird, wobei die eine oder die mehreren Funktionen eine Funktion umfassen, um den Graphen einem Rückkopplungsattribut zuzuordnen.
Prozessor nach Anspruch 9, wobei die eine oder die mehreren arithmetischen Logikeinheiten (ALUs) ausgestaltet sind, um zumindest: zumindest teilweise auf der Grundlage eines Erfassens einer Funktion, welche den Graphen umkehrt, zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.
System umfassend: einen oder mehrere Prozessoren, welche so ausgestaltet sind, dass sie zumindest einen oder mehrere API-Aufrufe empfangen, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, und ein rekurrentes neuronales Netz ausführen, welches zumindest teilweise auf der Graphdefinition basiert.
System nach Anspruch 17, wobei eine Eingabe für das rekurrente neuronale Netz einen Tensor umfasst.
System nach Anspruch 17, wobei ein Zugriff auf den Tensor, welcher die Eingabe für das rekurrente neuronale Netz umfasst, während der Ausführung auf einen Ausschnitt des Tensors beschränkt ist, welcher einer aktuellen Iteration entspricht.
System nach Anspruch 17, wobei der eine oder die mehreren Prozessoren so ausgestaltet sind, dass sie zumindest die Ausführung des rekurrenten neuronalen Netzes über eine Vielzahl von Iterationen optimieren.
System nach Anspruch 17, wobei eine Eingabe und/oder eine Ausgabe für das rekurrente neuronale Netz den Tensor umfasst, und wobei die Optimierung der Ausführung zumindest teilweise auf einer Compiler-Annahme basiert, dass ein Zugriff auf den Tensor während einer Iteration der Ausführung auf einen Ausschnitt des Tensors beschränkt ist.
System nach Anspruch 17, wobei Verkettungsoperationen auf Ausgaben von Iterationen des rekurrenten neuronalen Netzes eliminiert werden.
System nach Anspruch 17, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um zumindest: zumindest teilweise auf der Grundlage eines Erfassens einer Funktion, welche den Graphen umkehrt, zu bestimmen, dass das rekurrente neuronale Netz ein bidirektionales rekurrentes neuronales Netz ist; und die Ausführung des bidirektionalen rekurrenten neuronalen Netzes zu optimieren.
System umfassend: einen oder mehrere Prozessoren, welche so ausgestaltet sind, dass sie ein Muster in Zeitreiheninformationen zumindest teilweise auf der Grundlage eines oder mehrerer API-Aufrufe, welche eine Graphdefinition und ein Rückkopplungsattribut umfassen, erkennen, wobei das Muster durch eine Ausführung eines rekurrenten neuronalen Netzes erkannt wird, welches zumindest teilweise auf der Graphdefinition basiert.
System nach Anspruch 24, wobei das rekurrente neuronale Netz ein bidirektionales neuronales Netz ist.
System nach Anspruch 25, wobei eine Eingabe in das bidirektionale neuronale Netz ausgefranzt ist.
System nach Anspruch 24, wobei Eingabedaten für das rekurrente neuronale Netz einen Tensor umfassen.
System nach Anspruch 27, wobei ein Compiler eine Mustererkennung unter Verwendung des rekurrenten neuronalen Netzes optimiert, zumindest teilweise basierend auf einer Optimierung der Ausführung des rekurrenten neuronalen Netzes auf der Grundlage einer durch den Compiler erzwungenen Annahme, dass ein Zugriff auf den Tensor auf einen oder mehrere feste Ausschnitte des Tensors beschränkt ist.
System nach Anspruch 24, wobei eine Eingabe für das rekurrente neuronale Netz eine Schleifenanzahl umfasst, welche dem rekurrenten neuronalen Netz durch einen API-Aufruf zugeordnet wird.
System nach Anspruch 24, wobei eine Eingabe für das rekurrente neuronale Netz einen Steuerungstensor umfasst, welcher dem rekurrenten neuronalen Netz durch einen API-Aufruf zugeordnet wird.
System nach Anspruch 24, wobei das rekurrente neuronale Netz mehrschichtig ist, und wobei die Ausführung des rekurrenten neuronalen Netzes zumindest teilweise auf der Grundlage einer Schleifenfusion optimiert wird.