DE112020007377T5

DE112020007377T5 - Intelligente anpassbare rippen zur kühlung von rechenzentrumsvorrichtungen

Info

Publication number: DE112020007377T5
Application number: DE112020007377.7T
Authority: DE
Inventors: Shuanghu YAN; Dinghai YI; Hao Zhu; Yonghua FU
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-08-24
Filing date: 2020-08-24
Publication date: 2023-04-27
Also published as: WO2022040863A1; US20220322581A1; CN116158201A

Abstract

Ein Kühlungssystem für eine Rechenzentrumsvorrichtung ist offenbart. Rippen (216) sind zwischen einer ersten Platte (210) und einer zweiten Platte (208) bereitgestellt, um in einer ersten Konfiguration der Rippen (216) eine erste Wärmemenge an eine Umgebung abzuleiten. Die erste Platte (210) ist relativ zur zweiten Platte (208) beweglich, um einen Oberflächenbereich der Rippen (216) in einer zweiten Konfiguration der Rippen (216) an die Umgebung zu exponieren .

Description

TECHNISCHES GEBIET
In mindestens einer Ausführungsform betrifft Kühlungssysteme für eine Rechenzentrumsvorrichtung. In mindestens einer Ausführungsform sind Rippenzwischen einer ersten Platte und einer zweiten Platte eines Kühlkörpers bereitgestellt, um in einer ersten Konfiguration der Rippen eine erste Wärmemenge an eine Umgebung abzuleiten, und die erste Platte ist relativ zur zweiten Platte beweglich, um in einer zweiten Konfiguration der Rippen eine Fläche der Rippen der Umgebung auszusetzen.
STAND DER TECHNIK
Kühlungssysteme von Rechenzentren verwenden üblicherweise Lüfter, um Luft durch die Serverkomponenten zu zirkulieren. Bestimmte Supercomputer oder andere Computer mit hoher Kapazität verwenden möglicherweise Wasser oder andere Kühlungssysteme als Luftkühlungsysteme, um Wärme von den Serverkomponenten oder Racks des Rechenzentrums in einen Bereich außerhalb des Rechenzentrums abzuleiten. Die Kühlungssysteme können eine Kältemaschine innerhalb des Rechenzentrumsbereichs beinhalten, einschließlich des Bereichs außerhalb des Rechenzentrums. Der Bereich außerhalb des Rechenzentrums kann ein Bereich sein, der einen Kühlturm oder einen anderen externen Wärmetauscher beinhaltet, der erwärmtes Kühlmittel von dem Rechenzentrum aufnimmt und die Wärme mittels Druckluft oder andere Mittel an die Umgebung (oder ein externes Kühlmedium) abgibt, bevor das gekühlte Kühlmittel in das Rechenzentrum zurückgeführt wird. In einem Beispiel bilden die Kältemaschine und der Kühlturm zusammen eine Kühleinrichtung mit Pumpen, die auf die von externen Vorrichtungen im Rechenzentrum gemessene Temperatur reagieren. Luftkühlungssysteme allein entziehen möglicherweise nicht genügend Wärme, um eine effektive oder effiziente Kühlung in Rechenzentren zu unterstützen, und Flüssigkeitskühlungssysteme sind für die Anforderungen des Rechenzentrums möglicherweise nicht wirtschaftlich.
Figurenliste
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen Folgendes gilt:

1 ist ein Blockdiagramm eines beispielhaften Rechenzentrums, das ein Kühlungssystem aufweist, das Verbesserungen unterliegt, die in mindestens einer Ausführungsform beschrieben sind;
2A ist ein Blockdiagramm, das Merkmale eines mobilen Rechenzentrums eines Kühlungssystems mit anpassbaren Rippen in einer ersten Konfiguration der Rippenveranschaulicht, gemäß mindestens einer Ausführungsform;
2B ist ein Blockdiagramm, das ein Kühlungssystems mit anpassbaren Rippen in einer ersten Konfiguration der Rippenveranschaulicht, gemäß mindestens einer Ausführungsform;
3A, 3B und 3C veranschaulichen Aspekte von anpassbaren Rippen gemäß mindestens einer Ausführungsform;
4A, 4B und 4C veranschaulichen prozessorunterstützte Subsysteme, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen, gemäß mindestens einer Ausführungsform;
4D und 4E veranschaulichen Draufsichten einer Platte, die ein oder mehrere prozessorunterstützte Subsysteme enthält, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen, gemäß mindestens einer Ausführungsform;
5 ist ein Prozessablauf von Schritten, die für ein Verfahren zur Verwendung oder Herstellung des Kühlungssystems der 2A-4E und 6A-17D verfügbar sind, gemäß mindestens einer Ausführungsform;
6A veranschaulicht ein beispielhaftes Rechenzentrum, in dem mindestens eine Ausführungsform aus 2A-5 verwendet werden kann;
6B, 6C veranschaulichen eine Inferenz- und/oder Trainingslogik, wie sie in 6A und in mindestens einer Ausführungsform der vorliegenden Offenbarung verwendet wird, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen und/oder zu unterstützen, gemäß verschiedenen Ausführungsformen;
7A ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit zusammengeschalteten Vorrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das mit einem Prozessor gebildet wird, der Ausführungseinheiten enthalten kann, um eine Anweisung auszuführen, um ein Kühlungssystem mit anpassbaren Rippen zu unterstützen und/oder zu ermöglichen, wie hierin beschrieben, gemäß mindestens einer Ausführungsform;
7B ist ein Blockdiagramm, das eine elektronische Vorrichtung zur Verwendung eines Prozessors veranschaulicht, der ein Kühlungssystem mit anpassbaren Rippen unterstützt und/oder ermöglicht, gemäß mindestens einer Ausführungsform;;
7C ist ein Blockdiagramm, das eine elektronische Vorrichtung zur Verwendung eines Prozessors veranschaulicht, der ein Kühlungssystem mit anpassbaren Rippen unterstützt und/oder ermöglicht, gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein weiteres Beispiel eines Computersystems gemäß mindestens einer Ausführungsform, um verschiedene Prozesse und Verfahren für ein Kühlungssystem mit anpassbaren Rippen zu implementieren, wie in dieser Offenbarung beschrieben;
9A veranschaulicht eine beispielhafte Architektur, in der GPUs kommunikativ mit Mehrkernprozessoren über Hochgeschwindigkeitsverbindungen gekoppelt sind, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen und/oder zu unterstützen, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung;
9B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Mehrkernprozessor und einem Grafikbeschleunigungsmodul in Übereinstimmung mit einer beispielhaften Ausführungsform;
9C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der eine Beschleunigerintegrationsschaltung in einen Prozessor integriert ist, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen und/oder zu unterstützen, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung;
9D veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 990 zum Ermöglichen und/oder Unterstützen eines Kühlungssystems mit anpassbaren Rippen gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung;
9E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells zur Ermöglichung und/oder Unterstützung eines Kühlungssystems mit anpassbaren Rippen, gemäß mindestens einer Ausführungsform der hierin enthaltenen Offenbarung;
9F veranschaulicht zusätzliche Details für mindestens eine Ausführungsform eines einheitlichen Speichers, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der verwendet wird, um auf physikalische Prozessorspeicher und GPU-Speicher zuzugreifen, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen und/oder zu unterstützen, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung;
10A veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß den hierin beschriebenen Ausführungsformen für ein Kühlungssystem mit anpassbaren Rippen;
10B-10C veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform, zur Unterstützung und/oder Ermöglichung eines Kühlungssystems mit anpassbaren Rippen;
10D-10E veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform, zur Unterstützung und/oder Ermöglichung eines Kühlungssystem mit anpassbaren Rippen;
11A ist ein Blockdiagramm, das ein Computersystem zur Unterstützung und/oder Ermöglichung eines Kühlungssystems mit anpassbaren Rippen veranschaulicht, gemäß mindestens einer Ausführungsform;
11B veranschaulicht einen Parallelprozessor zur Unterstützung und/oder Ermöglichung eines Kühlungssystems mit anpassbaren Rippen, gemäß mindestens einer Ausführungsform;
11C ist ein Blockdiagramm einer Partitionseinheit gemäß mindestens einer Ausführungsform;
11D zeigt einen Grafikmultiprozessor, der für ein Kühlungssystem mit anpassbaren Rippen, verwendet wird, gemäß mindestens einer Ausführungsform;
11E zeigt einen Grafikmultiprozessor gemäß mindestens einer Ausführungsform;
12A veranschaulicht ein Multi-GPU-Rechensystem gemäß mindestens einer Ausführungsform;
12B ist ein Blockdiagramm eines Grafikprozessors gemäß mindestens einer Ausführungsform;
13 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor zeigt, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform;
14 zeigt einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
15 ist ein Blockdiagramm eines neuromorphen Prozessors gemäß mindestens einer Ausführungsform;
16A ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform;
16B ist ein Blockdiagramm eines Prozessors, der einen oder mehrere Prozessorkerne, eine integrierte Speichersteuerung und einen integrierten Grafikprozessor aufweist, gemäß mindestens einer Ausführungsform;
16C ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
16D-16E zeigen Thread-Ausführungslogik, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform;
17A zeigt eine Parallelprozessoreinheit gemäß mindestens einer Ausführungsform;
17B Zeigt einen allgemeinen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
17C zeigt eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform; und
17D zeigt einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
Luftkühlung von Servern mit hoher Dichte im Hinblick auf plötzliche hohe Wärmeanforderungen, die durch sich ändernde Rechenlasten in heutigen Rechenkomponenten verursacht werden, nicht effizient oder ineffektiv sein. Da sich die Anforderungen jedoch ändern oder von einem Minimum bis zu einem Maximum an verschiedenen Kühlanforderungen reichen, müssen diese Anforderungen auf wirtschaftliche Weise erfüllt werden. Die unterschiedlichen Kühlungsanforderungen spiegeln auch unterschiedliche Wärmemerkmale des Rechenzentrums wider. In mindestens einer Ausführungsform wird die von den Komponenten, Servern und Racks erzeugte Wärme kumulativ als Wärmemerkmal oder Kühlbedarf bezeichnet, da der Kühlbedarf das Wärmemerkmal vollständig berücksichtigen muss. In mindestens einer Ausführungsform ist das Wärmemerkmal oder der Kühlbedarf für ein Kühlungssystem die erzeugte Wärme oder der Kühlbedarf der Komponenten, Server oder Racks, die dem Kühlungssystem zugeordnet sind und ein Teil der Komponenten, Servern und Racks in dem Rechenzentrum sein können.
In mindestens einer Ausführungsform ermöglicht der Einsatz von vorgefertigten (wie mobilen) Rechenzentren die Unterbringung von Komponenten der Informationstechnologie (IT) des Rechenzentrums innerhalb der vorgefertigten Rechenzentren. Die Verwendung von vorgefertigten Rechenzentren reduziert zumindest in einem Aspekt die Kosten, beschleunigt den Bau, ermöglicht eine flexible Verlagerung und senkt die operativen Kosten für den Einsatz eines Rechenzentrums. Darüber hinaus fördern diese Vorteile auch die Zuverlässigkeit des Betriebs. Ferner gibt es mit zunehmender Leistungsdichte in der IT-Ausrüstung verschiedene Komponenten, die eine höhere Wärmeerzeugung aufweisen, da die Erwartungen an diese Komponenten steigen. Bei diesen Komponenten handelt es sich um Rechenzentrumsvorrichtungen, die eine Grafikverarbeitungseinheit (GPU), eine zentrale Verarbeitungseinheit (CPU), Speicherkomponenten, Speicherboxen, Switches, Netzwerkgeräte und Zusatzgeräte beinhalten können. Da diese Komponenten in ihrem Entwurf und ihrer Struktur sehr unterschiedlich sind, bestehen besondere Herausforderungen für das Kühlungskonzept für solche IT-Geräte in vorgefertigten und permanenten Rechenzentren. Während die Luftkühlung durch Rippen eine begrenzte Wärmeableitung ermöglichen kann, stellt zumindest eine Ausführungsform hierin eine Möglichkeit bereit, die passiven Lüfterrippen zwischen einer geschlossenen (zusammengezogenen oder überlappenden) ersten Konfiguration und einer expandierten (oder exponierten) zweiten Konfiguration reagieren zu lassen.
In mindestens einer Ausführungsform bleiben die Rippen aus Sparsamkeitsgründen in der ersten Konfiguration kontrahiert, wenn die IT-Ausrüstung eine normale Wärmeerzeugung anzeigt und die Sensoren eine angemessene (und normale) Wärmeableitung über die Luftkühlung der Rippen bestimmen. In mindestens einer Ausführungsform können die Rippen in der zweiten Ausführungsform vergrößert werden, wenn die IT-Ausrüstung eine überdurchschnittliche Wärmeerzeugung für plötzliche Rechenanforderungen anzeigt und die Sensoren damit verbundene (und überdurchschnittliche) Anforderungen an die Wärmeableitung über die Luftkühlung der Rippen bestimmen, um mehr Fläche der Umgebung eines Kühlungssystems auszusetzen. Die exponierte Fläche ist in der Lage, mehr Wärme auszutauschen oder an die Umgebung abzugeben, als wenn die Rippen in der zusammengezogenen Konfiguration sind. In mindestens einer Ausführungsform wird durch die exponierte Fläche eine proportionale Wärmeabgabe bereitgestellt. So gibt es zwischen der zusammengezogenen und der expandierten Ausführungsform der Rippen Zwischenkonfigurationen (Änderung des Ausmaßes der Exposition), und es gibt in mindestens einer Ausführungsform Zwischenfunktionen (Anforderungen an die Wärmeableitung) oder Kühlungsanforderungen, die berücksichtigt werden können. In mindestens einer Ausführungsform ermöglicht jede Konfiguration der Rippen verschiedene Kühlmöglichkeiten oder -kapazitäten, die verschiedenen Wärmemerkmalen (Wärmeableitungsanforderungen) oder Kühlungsanforderungen für ein Kühlungssystem mit den anpassbaren Rippen entsprechen.
1 ist ein Blockdiagramm eines beispielhaften Rechenzentrums 100, das ein Kühlungssystem aufweist, das Verbesserungen unterliegt, die in mindestens einer Ausführungsform beschrieben sind. Es kann sich bei dem Rechenzentrum 100 um einen oder mehrere Räume 102, die Racks 110 und Zusatzausrüstung aufweisen, handeln, um einen oder mehrere Server auf einem oder mehreren Serverfächern unterzubringen. Das Rechenzentrum 100 wird durch einen Kühlturm 104 unterstützt, der sich außerhalb des Rechenzentrums 100 befindet. Der Kühlturm 104 leitet Wärme aus dem Rechenzentrum 100 ab, indem er auf einen primären Kühlkreislauf 106 einwirkt. Ferner wird eine Kühlverteilungseinheit (cooling distribution unit - CDU) 112 zwischen einem primären Kühlkreislauf 106 und einem zweiten oder sekundären Kühlkreislauf 108 verwendet, um die Absorption der Wärme vom zweiten oder sekundären Kühlkreislauf 108 zum primären Kühlkreislauf 106 zu ermöglichen. Der sekundäre Kühlkreislauf 108 kann je nach Bedarf auf verschiedene Rohrleitungssysteme bis in den Servereinschub zugreifen. Die Kreisläufe 106, 108 sind als Strichzeichnungen veranschaulicht, aber ein Durchschnittsfachmann würde erkennen, dass ein oder mehrere Merkmale eines Rohrleitungssystems verwendet werden können. In einem Beispiel können flexible Polyvinylchlorid (PVC)-Rohre zusammen mit einem zugehörigen Rohrleitungssystem verwendet werden, um Fluid in jedem der Kreisläufe 106, 108 zu bewegen. Eine oder mehrere Kühlmittelpumpen können in mindestens einer Ausführungsform verwendet werden, um Druckunterschiede innerhalb der Kreisläufe 106, 108 aufrechtzuerhalten, um die Bewegung des Kühlmittels gemäß Temperatursensoren an verschiedenen Stellen, einschließlich in dem Raum, in einem oder mehreren Racks 110 und/oder in Serverboxen oder Servereinschüben innerhalb der Racks 110, zu ermöglichen.
In mindestens einer Ausführungsform kann das Kühlmittel im primären Kühlkreislauf 106 und im sekundären Kühlkreislauf 108 mindestens Wasser und ein Zusatzstoff, zum Beispiel Glykol oder Propylenglykol, sein. Im Betrieb weist jeder von dem primären und sekundären Kühlkreislauf sein eigenes Kühlmittel auf. In einem Aspekt kann das Kühlmittel in den sekundären Kühlkreisläufen proprietär für den Bedarf der Komponenten in dem Servereinschub oder den Racks 110 sein. Die CDU 112 ist in der Lage, die Kühlmittel in den Kreisläufen 106, 108 unabhängig oder gleichzeitig durchdacht zu steuern. Zum Beispiel kann die CDU ausgelegt sein, um die Durchflussrate so zu steuern, dass das bzw. die Kühlmittel geeignet verteilt werden, um die in den Racks 110 erzeugte Wärme zu entnehmen. Des Weiteren wird eine flexiblere Rohrleitung 114 von dem sekundären Kühlkreislauf 108 bereitgestellt, um in jeden Servereinschub zu gelangen und den elektrischen und/oder Rechenkomponenten Kühlmittel bereitzustellen. In der vorliegenden Offenbarung werden elektrische und/oder Rechenkomponenten austauschbar verwendet, um auf die wärmeerzeugenden Komponenten zu verweisen, die von dem vorliegenden Rechenzentrumskühlungssystem profitieren. Die Rohrleitung 118, die einen Teil des sekundären Kühlkreislaufs 108 bildet, kann als Raumverteiler bezeichnet werden. Getrennt davon kann die Rohrleitung 116, die sich von der Rohrleitung 118 erstreckt, ebenfalls einen Teil des sekundären Kühlkreislaufs 108 bilden, aber als Reihenverteiler bezeichnet werden. Die Rohrleitung 114 gelangt als Teil des sekundären Kühlkreislaufs 108 in die Racks, kann aber als Rack-Kühlungsverteiler bezeichnet werden. Des Weiteren erstrecken sich die Reihenverteiler 116 zu allen Racks entlang einer Reihe in dem Rechenzentrum 100. Das Rohrleitungssystem des sekundären Kühlkreislaufs 108, beinhaltend der Verteiler 118, 116 und 114, kann durch mindestens eine Ausführungsform der vorliegenden Offenbarung verbessert werden. Eine Kältemaschine 120 kann in dem primären Kühlkreislauf innerhalb des Rechenzentrums 102 bereitgestellt sein, um die Kühlung vor dem Kühlturm zu unterstützen. Ein Durchschnittsfachmann kann beim Lesen der vorliegenden Offenbarung erkennen, dass die zusätzlichen Kreisläufe eine Kühlung außerhalb des Racks und außerhalb des sekundären Kühlkreislaufs bereitstellen, sofern zusätzliche Kreisläufe in dem primären Regelkreislauf vorhanden sind; und diese können für diese Offenbarung zusammen mit dem primären Kühlkreislauf betrachtet werden.
In mindestens einer Ausführungsform kann im Betrieb Wärme, die in Servereinschüben der Racks 110 erzeugt wird, über flexible Rohrleitungen des Reihenverteilers 114 des zweiten Kühlkreislaufs 108 auf ein Kühlmittel übertragen werden, das die Racks 110 verlässt. Das zweite Kühlmittel (im sekundären Kühlkreislauf 108) von der CDU 112 zur Kühlung der Racks 110 bewegt sich in Richtung der Racks 110. Das zweite Kühlmittel von der CDU 112 strömt von einer Seite des Raumverteilers mit der Rohrleitung 118 zu einer Seite des Racks 110 über den Reihenverteiler 116 und durch eine Seite des Servereinschubs über die Rohrleitung 114. Verbrauchtes zweites Kühlmittel (oder austretendes zweites Kühlmittel, das die Wärme von den Rechenkomponenten mit sich führt) tritt aus einer anderen Seite dieses Servereinschubs aus (tritt zum Beispiel auf der linken Seite des Racks ein und tritt nach dem Durchlaufen durch diesen Servereinschub oder durch Komponenten auf diesem Servereinschub auf der rechten Seite des Racks aus). In mindestens einer Ausführungsform tritt das verbrauchte zweite Kühlmittel, das diesen Servereinschub oder das Rack 110 verlässt, auf einer anderen Seite (wie auf der Austrittsseite) der Rohrleitung 114 aus und bewegt sich zu einer parallelen, aber ebenfalls austretenden Seite des Reihenverteilers 116. Von dem Reihenverteiler 116 bewegt sich verbrauchtes zweites Kühlmittel in einem parallelen Abschnitt des Raumverteilers 118 in eine entgegengesetzte Richtung als einströmendes zweites Kühlmittel (das auch erneuertes zweites Kühlmittel sein kann) und in Richtung der CDU 112.
In mindestens einer Ausführungsform tauscht das verbrauchte zweite Kühlmittel seine Wärme mit einem primären Kühlmittel im primären Kühlkreislauf 106 über die CDU 112 aus. Das verbrauchte zweite Kühlmittel wird erneuert (wie etwa relativ gekühlt im Vergleich zu der Temperatur in der Phase des verbrauchten zweiten Kühlmittels) und ist bereit, durch den zweiten Kühlkreislauf 108 zurück zu den Rechenkomponenten geleitet zu werden. Verschiedene Durchfluss- und Temperatursteuerungsmerkmale in der CDU 112 ermöglichen die Steuerung der von dem verbrauchten zweiten Kühlmittel ausgetauschten Wärme oder des Durchflusses des zweiten Kühlmittels in die und aus der CDU 112. Die CDU 112 ist auch in der Lage, einen Durchfluss des primären Kühlmittels im primären Kühlkreislauf 106 zu steuern.
In mindestens einer Ausführungsform wird die Wirtschaftlichkeit der Verwendung eines luftgekühlten Systems durch die vorliegenden anpassbaren Rippen verbessert. So ist es möglich, dass einige Komponenten in den Servern und Racks, die einen Kühlbedarf aufweisen, der zwischen dem liegt, was Luftkühlungssysteme und Flüssigkeitskühlungssysteme bieten, nicht mehr als die Kühlleistung oder -kapazität erhalten können, die von statischen Rippen eines Kühlkörpers in einem Luftkühlungssystem angeboten wird. Getrennt davon kann ein solches Problem auch bei einigen Kühlungssystemen bestehen, die Rippen als Wärmeaustauschfläche verwenden, die mit einem Kühlmedium, wie etwa einem Kühlmittel, in Kontaktbringen. In mindestens einer Ausführungsform der vorliegenden Offenbarung erhöhen anpassbare Rippen die Kühlfähigkeit oder Kapazität eines entsprechenden Kühlungssystems, wie zumindest des Luftkühlungssystems. In mindestens einer Ausführungsform erhöhen die anpassbaren Rippen auch die Kühlfähigkeit oder -kapazität eines Flüssigkeitskühlungssystems und eines hybriden Kühlungssystems, das sowohl Luft- als auch Flüssigkeitskühlungssysteme umfasst.
2A ist ein Blockdiagramm, das die Merkmale eines mobilen Rechenzentrums eines Kühlungssystems 200 mit anpassbaren Rippen 216 in einer ersten Konfiguration der Rippen veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Kühlungssystem 200 für eine Rechenzentrumsvorrichtung, wie eine GPU, eine CPU, Speicherkomponenten, Speicherboxen, Switches, Netzwerkausrüstung und Zusatzausrüstung. In mindestens einer Ausführungsform beinhaltet das Kühlungssystem 200 einen Kühlkörper 202, der Rippen 216 zwischen einer ersten Platte 210 und einer zweiten Platte 208 aufweist. In mindestens einer Ausführungsform können die Rippen 216 zwei verschiedene Rippen sein, die zusammen mit einem Band verbunden sind. In mindestens einer Ausführungsform handelt es sich bei den Rippen 216 um einzelne einteilige Strukturen, die ein flexibles Material in der gesamten Rippe enthalten. In mindestens einer Ausführungsform ist nur eine zweite Platte 208 mit Rippen 216 darauf bereitgestellt, wobei die Rippen 216 ein Material wie ein bimorphes Material enthalten, das in der Lage ist, bei Wärmeeinwirkung seine Form oder Struktur zu verändern. Die Rippen 216 sind so gebogen, dass sie zumindest einen überlappenden Teil aufweisen, was ferner in zumindest 3A, 3B und der zugehörigen Diskussion erörtert wird.
In mindestens einer Ausführungsform, wie in 2A veranschaulicht, können die Rippen 216 in einer ersten Konfiguration vorliegen, wobei der überlappende Teil so beschaffen ist, dass nur ein erster Oberflächenbereich der Umgebung exponiert ist. In mindestens einer Ausführungsform veranschaulicht 2A die unterste Position 218 für die Rippen 216. Der erste Oberflächenbereich kann ein Standard- oder primärer Oberflächenbereich sein, der ein äußerer Teil von zwei Seiten einer einzelnen Rippe der Rippen 216 ist. In mindestens einer Ausführungsform ist der in der zweiten Konfiguration exponierte Oberflächenbereich größer als der Standard- oder der primäre Oberflächenbereich der Rippen, die sich in der ersten Konfiguration befanden. In mindestens einer Ausführungsform bezieht sich der Oberflächenbereich auf den Gesamtoberflächenbereich aller Rippen 216 zu einem bestimmten Zeitpunkt. In mindestens einer Ausführungsform tragen einzelne Rippen der Rippen 216 zu dem ersten Oberflächenbereich bei, wobei sich alle Rippen gleichzeitig in einer einzigen oder einheitlichen ersten Konfiguration befinden, wie die in 2A veranschaulichte zusammengezogene Konfiguration. In mindestens einer Ausführungsform weist jede Rippe mindestens zwei Innenflächen auf, die sich mit einem dazwischen liegenden Rippenmerkmal überlappen können, wobei das Rippenmerkmal Zwischenflächen auf jeder ihrer Seiten und zwischen den beiden Innenflächen bildet. In mindestens einer Ausführungsform kann ein mittlerer Teil der Rippe, wenn die Rippe eine einteilige Struktur ist, die Zwischenflächen zwischen den Innenflächen der einteiligen Struktur aufweisen.
In mindestens einer Ausführungsform können die Innenflächen in dem luftgekühlten oder luftgekühlten Kühlungssystem etwas Luft aufnehmen, während die Innenflächen der ersten Konfiguration nicht in der Lage sind, in geeigneter Weise Wärme mit der Umgebung auszutauschen. In mindestens einer Ausführungsform leiten die Rippen 216 daher in der ersten Konfiguration der Rippen 216 nur eine erste Wärmemenge an die Umgebung ab. In einem Beispiel bezieht sich die Umgebung auf die durch die Rippen 216 strömende Luft aus einem Kühlungssystem. In mindestens einer Ausführungsform bezieht sich die Umgebung auf die Umgebung innerhalb einer Serverbox, eines Racks oder eines Rechenzentrums. Die Umgebung kann in mindestens einer Ausführungsform ruhende Luft sein, die von einem Lüfter bewegt werden kann. In mindestens einer Ausführungsform ist die Umgebung kühlmittelbetrieben, ein Kühlmittel oder ein Kältemittel.
In mindestens einer Ausführungsform ist die erste Platte 210 relativ zur zweiten Platte 208 in einer einzigen relativen Richtung beweglich. In mindestens einer Ausführungsform kann eine horizontale Rippenstruktur verwendet werden, bei der sich die erste Platte nicht vertikal, sondern horizontal bewegt und die Rippen horizontal verlaufen. In beiden Fällen besteht das Ziel darin, mehr Wärme an die Umgebung abzugeben, wenn sich die Rippen in einer expandierten Konfiguration befinden als in einer zusammengezogenen Konfiguration. In mindestens einer Ausführungsform ist die zweite Platte 208 in geeigneter Weise direkt oder über eine dazwischenliegende Kühlfläche 204 an der Rechenzentrumsvorrichtung 206 befestigt. In mindestens einer Ausführungsform kann eine Schnittstelle zwischen dem Kühlkörper 202 und der Rechenzentrumsvorrichtung 206 aus einer Wärmeleitpaste bestehen, das die Wärmeübertragung von der Rechenzentrumsvorrichtung 206 und dem Kühlkörper 202 fördert. In mindestens einer Ausführungsform ist die Wärmeleitpaste eine Verbindung auf Silberbasis. In mindestens einer Ausführungsform kann die Zwischenkühlfläche 204 eine sekundäre Komponente in einem hybriden Kühlungssystem sein.
In mindestens einer Ausführungsform kann die Zwischenkühlfläche 204 eine Komponente zur Flüssigkeitskühlung sein, die so anpassbar ist, dass ein Kühlmittel durch die Rohrleitungen 220A, 220B fließen kann. In zumindest einer Ausführungsform bewirkt die Bewegung der ersten Platte 210 relativ zur zweiten Platte 208, dass sich die Rippen 216 ausdehnen und die überlappenden Flächen (auch als Innenflächen bezeichnet) der einzelnen Rippen 216 sich nicht mehr mit dem mittleren Teil oder dem Bandmerkmal und untereinander überlappen (indirekt, in mindestens einer Ausführungsform). In mindestens einer Ausführungsform ist es möglich, die anpassbaren Rippen ohne die Zwischenfläche oder das Bandmerkmal zu konstruieren, so dass die Rippe vollständig gebogen ist und sich direkt zwischen einem oberen Teil und einem unteren Teil der Rippe überlappt und dazwischen ein Gelenk aufweist.
In mindestens einer Ausführungsform bewirkt die Ausdehnung der Rippen 216, dass ein Oberflächenbereich der Rippen, der sich zuvor in den überlappenden Flächen befand, in ähnlicher Weise exponiert wird wie die Außenflächen auf beiden Seiten der Rippen 216, die in 2A veranschaulicht sind. In mindestens einer Ausführungsform führt die Ausdehnung der Rippen 216 zu einer zweiten Konfiguration der Rippen 216. Der neu exponierte und zuvor überlappende Oberflächenbereich ermöglicht die Ableitung zusätzlicher Wärme von den Rippen an die Umgebung. Die zusätzliche Wärme (oder eine kumulative Wärme, zusammen mit der ersten Wärmemenge) wird als zweite Wärmemenge bezeichnet, die größer ist als die erste Wärmemenge, wenn sich die Rippen in der ersten Konfiguration befinden.
In mindestens einer Ausführungsform werden die Rippen 216 bei ihrem Wechsel von der ersten Konfiguration zur zweiten Konfiguration unterstützt oder nicht unterstützt. In einem unterstützten System wird in mindestens einer Ausführungsform ein GetriebeSubsystem, ein elektromagnetisches Subsystem, ein thermoelektrisches Generator-Subsystem, ein thermoreaktives Subsystem oder ein pneumatisches Subsystem über das Bewegungsmerkmal 214 des Kühlungssystems bereitgestellt. In mindestens einer Ausführungsform kann mehr als ein Bewegungsmerkmal 214 auf der gesamten zweiten Platte 208 vorhanden sein, um eine gleichmäßige Bewegung der ersten Oberfläche oder eine gleichmäßige Exposition aller Rippen 216 gleichzeitig bereitzustellen. Die Bewegungsmerkmale, wenn mehr als eines vorhanden ist, sind so entworfen, dass sie die gleichmäßige Belichtung aller sich überlappenden Oberflächen der Rippen 216 gewährleisten. In mindestens einer Ausführungsform gilt die Bezugnahme auf eine einzelne Rippe der in 2A oder den anderen Figuren hierin veranschaulichten Rippen 216 in gleicher Weise für alle für einen Kühlkörper 202 bereitgestellten Rippen 216.
In mindestens einer Ausführungsform können, wenn ein Bewegungsmerkmal 214 bereitgestellt wird, ein oder mehrere Unterstützungsmerkmale 212 vorhanden sein, um das Bewegungsmerkmal 214 zu unterstützen. In mindestens einer Ausführungsform stellen das eine oder die mehreren Unterstützungsmerkmale 212 Stabilität bereit, wenn das Bewegungsmerkmal 214 auf eine Fläche der ersten Platte 210 wirkt, um die erste Platte 210 anzuheben. In mindestens einer Ausführungsform stellen die Unterstützungsmerkmale zumindest eine spannungsbasierte Unterstützung bereit, um die erste Platte 210 über die vier Ecken stabil zu halten, wenn sie relativ zur zweiten Platte 208 angehoben wird. In mindestens einer Ausführungsform wird die spannungsbasierte Unterstützung über innere Federn bereitgestellt, die so angepasst sind, dass sie sich mit der gesamten Last der ersten Platte 210, die auf die inneren Federn wirkt, zusammendrücken. In mindestens einer Ausführungsform können die inneren Federn 210 jedoch ihre Position beibehalten, wenn sie durch eine nach oben gerichtete Spannung, die auf die erste Platte 210 ausgeübt wird, unterstützt werden, um die Last der ersten Platte 210 zu reduzieren.
In mindestens einer Ausführungsform kann das Kühlungssystem 200 in einem nicht unterstützten System die erste Platte 210 nicht enthalten. In mindestens einer Ausführungsform kann das Kühlungssystem 200 das Bewegungsmerkmal 214 nicht enthalten und das/die Unterstützungsmerkmal(e) 212 enthalten oder nicht. In zumindest einer Ausführungsform wird, wenn die Unterstützungsmerkmale 212 an der zweiten Platte 210 bereitgestellt sind, die erste Platte 208 bereitgestellt, da die Unterstützungsmerkmale 212 dazu dienen, die Belastung der zweiten Platte 210 auf die Rippen 216 zu reduzieren, und zwar in zumindest einer Ausführungsform des nicht unterstützten Systems. In mindestens einer Ausführungsform wird das nicht unterstützte System durch ein Material ermöglicht, das in die Gesamtheit des Unibodys einer oder mehrerer der Rippen 216 oder in ein Bandmerkmal einer oder mehrerer Rippen 216 eingearbeitet ist. In mindestens einer Ausführungsform handelt es sich bei dem Material um ein bimorphes Material, das aus mindestens zwei Elementen mit verschiedenen Ausdehnungskoeffizienten besteht, die ein bi- (oder multi-) metallisches Band bilden. Dies ermöglicht das Bandmerkmal oder einen mittleren Teil der Unibody-Struktur der einen oder mehreren Rippen 216. In mindestens einer Ausführungsform wird das bimorphe Material veranlasst, seine Form oder Struktur zu ändern, wie etwa von einer gebogenen Form oder Struktur zu einer relativ geraden Form oder Struktur. In mindestens einer Ausführungsform wird das bimorphe Material durch die Wärme einer zugehörigen Komponente des Rechenzentrums 206 zu einer Formveränderung veranlasst. Durch diese Form- oder Strukturänderung ist die Rippe 216 zumindest mehr Umgebungsluft ausgesetzt als in der gebogenen Position. In mindestens einer Ausführungsform kann das unterstützte und das nicht unterstützte System zusammen verwendet werden, wobei die bimorphen Materialien eine Last auf ein Bewegungsmerkmal reduzieren oder das bimorphe Material veranlasst wird, zuerst zu wirken, bevor das Bewegungsmerkmal ins Spiel kommt, um die Rippen 216 auszudehnen.
2B ist ein Blockdiagramm, das ein Kühlungssystems 250 mit anpassbaren Rippen in einer ersten Konfiguration der Rippen 258veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine erste Platte 254 in einer obersten Position 264 relativ zu einer zweiten Platte 252 eines Kühlkörpers, wie dem Kühlkörper 202 von 2A, veranschaulicht. Die Rippen 258 befinden sich in einer zweiten Konfiguration relativ zu den Rippen 216 von 2A, die in der ersten Konfiguration veranschaulicht sind. In mindestens einer Ausführungsform sind die zuvor gebogenen mittleren Teile oder Rippenmerkmale 262 der einzelnen Rippen relativ gerader als in der ersten Konfiguration, die in 2A veranschaulicht ist. In mindestens einer Ausführungsform können die mittleren Teile oder Bandmerkmale 262 gerade oder gekrümmt sein, so dass sich die oberste Position 264 relativ deutlich von der untersten Position 218 unterscheidet.
In mindestens einer Ausführungsform, wenn der mittlere Teil 262 ein Scharnier oder in einem Scharnierformat ist, ist der mittlere Teil 262 nicht so wesentlich, wie in 2A, 2B veranschaulicht, aber die Rippen sind in der Lage, einen Oberflächenbereich aufzuweisen, der der Umgebung ausgesetzt ist, und zwar mehr in einer zweiten (expandierten und exponierten) Konfiguration als in einer ersten (zusammengezogenen und überlappenden) Konfiguration. In mindestens einer Ausführungsform können die erste und die zweite Konfiguration funktionell durch die Fähigkeit oder Kapazität eines Satzes von Rippen ermöglicht werden, eine erste Wärmemenge abzuleiten, die sich von einer zweiten Wärmemenge unterscheidet, und zwar in einem oder mehreren Zyklen einer Rechenzentrumsvorrichtung, die eine bestimmte Wärmemenge erzeugt. Dieselbe Funktionalität kann auf dazwischenliegende Konfigurationen und auf dazwischenliegende Wärmemengen, die für die dazwischenliegenden Konfigurationen abgeführt werden, extrapoliert werden.
In mindestens einer Ausführungsform können Zwischenkonfigurationen der Rippen zwischen der ersten Konfiguration und der zweiten Konfiguration vorhanden sein, um Zwischenflächenbereiche bereitzustellen, die die Ableitung dritter Wärmemengen ermöglichen, die relativ zu den einzelnen Zwischenkonfigurationen der Rippen 258 (oder 216) sind. In mindestens einer Ausführungsform kann ein Bewegungsmerkmal 260 in einem unterstützten System mindestens einen beweglichen Teil 260A und mindestens einen festen Teil 260B aufweisen. Mindestens ein Unterstützungsmerkmal 256 kann ähnliche feste und bewegliche Teile aufweisen. In mindestens einer Ausführungsform ist mindestens eine Bewegungskomponente innerhalb der Teile 260A, 260B des Bewegungsmerkmals 260 angeordnet. In mindestens einer Ausführungsform ist die mindestens eine Bewegungskomponente eine Komponente, die mit dem GetriebeSubsystem, dem elektromagnetischen Subsystem, dem thermoelektrischen Generator-Subsystem, dem thermoreaktiven Subsystem oder dem pneumatischen Subsystem, die in dieser Offenbarung behandelt werden, verbunden sein kann.
In mindestens einer Ausführungsform veranschaulichen die Kühlungssysteme 200, 250, dass mindestens ein Bandmerkmal mit den Rippen verbunden ist, damit einzelne Rippen einen überlappenden Teil beinhalten können. Der überlappende Teil beinhaltet eine oder mehrere Oberflächen einzelner Rippen, die in der ersten Konfiguration zumindest teilweise von der Umgebung abgeschirmt sind und die getrennt werden, um den überlappenden Teil in der zweiten Konfiguration der Umgebung auszusetzen. Darüber hinaus ist in mindestens einer Ausführungsform das mindestens eine den Rippen zugeordnete Bandmerkmal teilweise aus einem bimorphen Material gebildet, um die erste Platte relativ zur zweiten Platte bei einer gefühlten Wärmeeinwirkung auf das bimorphe Material beweglich zu machen. Diese Ausführungsform kann das oben erwähnte, nicht unterstützte System für die Bewegung der Rippen von der ersten zur zweiten Konfiguration darstellen.
In mindestens einer Ausführungsform für das pneumatische Subsystem eines unterstützten Systems für die Rippen kann das Bewegungsmerkmal Kühlmittel aus einem flüssigen Kühlungssystem verwenden, um die Bewegung der ersten Platte relativ zur zweiten Platte bereitzustellen. In mindestens einer Ausführungsform ermöglichen Fluid- oder Gasleitungen (einschließlich Dampfleitungen, die ein Kältemittel führen) die Aufnahme eines Kühlfluids (oder -mediums) aus einem Kühlkreislauf eines Rechenzentrums, in dem die Rechenzentrumsvorrichtung untergebracht ist. In mindestens einer Ausführungsform verwendet das pneumatische Subsystem das Kühlfluid, um einen Kolben auszufahren und die erste Platte zu veranlassen, sich relativ zur zweiten Platte zu bewegen und den Oberflächenbereich der Rippen in der zweiten Konfiguration der Rippen zu exponieren.
3A und 3B veranschaulichen Aspekte von anpassbaren Rippen 300; 320; 350 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform besteht die Rippe 300 entweder aus einer Unibody-Struktur oder aus einer Kombination von Teilen. In mindestens einer Ausführungsform weist die Rippe 300 einen ersten Teil 302, einen zweiten Teil 304 und einen mittleren Teil 306 auf. In mindestens einer Ausführungsform kann der mittlere Teil 306 ein Bandmerkmal sein, das aus einem anderen Material als der erste und der zweite Teil besteht. In mindestens einer Ausführungsform ist der mittlere Teil 306 aus demselben Material wie der erste und der zweite Teil, kann aber ein in seinen Abmessungen verschiedener Teil sein, so dass er sich stärker biegen kann als der erste oder der zweite Teil. In mindestens einer Ausführungsform bezieht sich der dimensionsmäßig verschiedene Teil auf einen dünneren Teil aus demselben oder einem ähnlichen Material wie der erste und der zweite Teil, wodurch der mittlere Teil 306 zu einem Bandmerkmal wird, das relativ zum ersten und zweiten Teil biegbar ist. In mindestens einer Ausführungsform besteht der mittlere Teil 306 aus einem bimorphen Metall, das bei Wärmeeinwirkung seine Form oder Struktur ändert. Dadurch kann sich der mittlere Teil 306 relativ zu dem ersten Teil 302 bewegen und bewirkt, dass sich der daran befestigte zweite Teil 304 ebenfalls bewegt. Im Endergebnis ist zumindest eine Innenfläche eines oder mehrerer der ersten und zweiten Teile der Rippen exponiert, um zumindest mehr Wärme abzuleiten, als wenn die ersten Teile in ihrer ersten Konfiguration wären. Dies stellt mindestens in einer Ausführungsform eine intelligente, aber ohne Prozessor anpassbare Rippe für Kühlkörper dar.
In mindestens einer Ausführungsform weist der mittlere Teil zwei Oberflächen auf, die zwischen den sich überlappenden Oberflächen des ersten und des zweiten Teils 302, 304 liegen. In mindestens einer Ausführungsform ist Befestigungsmaterial 308A, 308B bereitgestellt, um die Rippe 300 mit Platten eines Kühlkörpers zu verbinden, wie etwa dem Kühlkörper in 2A, 2B. In mindestens einer Ausführungsform ist nur das Befestigungsmaterial 308B am unteren Abschnitt 302 zum Verbinden der Rippe 300 mit einer Bodenplatte bereitgestellt. Dies kann bei einer nicht unterstützten Systemrippe der Fall sein, die in der Lage ist, eine vertikale Struktur beizubehalten, unabhängig davon, ob sich die Rippe 300 in einer zusammengezogenen oder einer expandierten Position befindet. In mindestens einer Ausführungsform weist der mittlere Teil eine ausreichende Steifigkeit auf, um die Form oder Struktur von einer gebogenen in eine nahezu gerade Position zu ändern, ohne dass die Rippe durchhängt.
In mindestens einer Ausführungsform kann die Rippe 300 so entworfen sein, dass sie eine vertikale untere Struktur und eine horizontale (oder diagonale) obere Struktur aufweist. In mindestens einer Ausführungsform ist der erste Teil 302 vertikal und der zweite Teil 304 horizontal oder diagonal, wenn sich die Rippe 300 in einer zweiten oder expandierten Konfiguration befindet. Dadurch wird sichergestellt, dass zumindest eine Innenfläche des ersten Teils 302 der Umgebung exponiert ist, um eine Erhöhung der Wärmeabgabe der Rippe 300 zu bewirken. In mindestens einer Ausführungsform ist der erste Teil 302 vertikal und der zweite Teil 304 ist ebenfalls vertikal. Die oberste Position in diesen verschiedenen Konfigurationen kann eine obere Position des zweiten Teils 304 in der vollständig verlängerten horizontalen, diagonalen oder vertikalen Position sein.
3B veranschaulicht zumindest eine zweite Konfiguration einer Rippe 320, die sich von der ersten Position der Rippe 300 in 3A unterscheidet. 3B veranschaulicht auch einen mittleren Teil oder ein Bandmerkmal 326, das eine veränderte Form oder Struktur aufweist. In mindestens einer Ausführungsform besteht die veränderte Form darin, dass der mittlere Teil 326 nicht in einem so großen Winkel gebogen oder gekrümmt ist, wie dies durch den mittleren Teil 306 in 3A veranschaulicht wird. Obwohl der mittlere Teil 326 immer noch eine Kurve oder Biegung beinhaltet (die eine Form oder Struktur darstellt), ist die Kurve oder Biegung nicht so stark wie die Kurve oder Biegung des mittleren Teils 306 der Rippe 300. Dies ermöglicht zumindest, dass der erste Teil 322 der Rippe 320 mehr von seiner Innenfläche 328B und der zweite Teil 324 mehr von seiner Innenfläche 328A exponieren kann. Während die Innenfläche 328A des zweiten Teils 324 aufgrund einer möglicherweise vorhandenen Lücke zum ersten Teil 322 (siehe Lücke zwischen dem ersten und dem zweiten Teil 302, 304 der Rippe 300) eine gewisse Exposition gegenüber der Umgebung aufweisen kann, wird die Innenfläche 328A durch die erste Konfiguration und die Lücke dazwischen behindert. Die exponierte Innenfläche 328A ist in der Lage, in der zweiten Konfiguration der Rippe 320 mehr Wärme abzuleiten als in der ersten Konfiguration der Rippe 300.
In mindestens einer Ausführungsform veranschaulicht 3C, dass mehrere Teile 354A, 54B über einem ersten Teil 352 einer Rippe 350 bereitgestellt werden können, die sich von den Rippen 300; 320 der 3A, 3B unterscheiden. In mindestens einer Ausführungsform können die mehrfachen Teile 354A, 354B durch einen oder mehrere mittlere Teile oder Bandmerkmale 356A, 356B getrennt sein. In mindestens einer Ausführungsform kann die Materialstärke der Teile so beschaffen sein, dass ein zweiter Teil 354A veranlasst werden kann, sich vor einem dritten Teil 354B zu verlängern (oder einen Oberflächenbereich zu exponieren). Diese Anpassung kann zumindest in einer Ausführungsform mehrere Zwischenkonfigurationen für eine Rippe, wie die Rippe 350 von 3C, ermöglichen. In mindestens einer Ausführungsform können die verschiedenen Teile 354A, B in ihren zweiten Konfigurationen verschiedene Winkel aufweisen. Die Winkel können eine vertikale, horizontale oder diagonale Verlängerung relativ zum ersten Teil 352 oder zu einer zweiten, feststehenden Platte beinhalten, die die Rippe 350 aufnimmt.
4A, 4B und 4C veranschaulichen prozessorunterstützte Subsysteme 400; 430; 460 zur Ermöglichung eines Kühlungssystems mit anpassbaren Rippen, wie die Kühlungssysteme 200; 250 und die Rippen 300; 320; 350 der 2A-3C, gemäß mindestens einer Ausführungsform. Die prozessorunterstützten Subsysteme 400; 430; 460 sind Teil der Bewegungsmerkmale, auf die in der Diskussion von zumindest 2A, 2B Bezug genommen wird, oder umfassen diese. Die prozessorunterstützten Subsysteme 400; 430; 460 unterstützen ein unterstütztes System zur Bewegung einer ersten Platte in Bezug auf eine zweite Platte, wie zumindest in 2A, 2B beschrieben. Die prozessorunterstützten Subsysteme 400; 430; 460 sind in der Lage, zumindest eine entsprechende Eingabe an einen entsprechenden Controller zu senden, um eine Bewegung der ersten Platte in Bezug auf die zweite Platte zu bewirken. 4A ist ein prozessorunterstütztes Subsystem 400, das auf einem mechanischen Getriebesubsystem basiert, das seinerseits durch Eingaben von Controllern zu und von einem elektromechanischen oder mechanischen Controller 406 zu einem Servomotor 408 unterstützt wird. In mindestens einer Ausführungsform kann der Prozessor, wenn er eine Wärmeeigenschaft oder einen Kühlbedarf feststellt, die Kühlkapazität oder -fähigkeit eines oder mehrerer zugehöriger Kühlkörper bestimmen. Der Prozessor ist anpassbar, um zu reagieren, indem er zumindest ein Luftkühlungssystem aktiviert (falls nicht bereits aktiv) und eine Eingabe an den elektromechanischen oder mechanischen Controller 406 sendet, um die Rippen in die zweite Konfiguration zu bringen. In mindestens einer Ausführungsform ist der Prozessor in der Lage, mehrere Controller von mehreren Kühlkörpern zu steuern, um die jeweiligen Rippen gleichzeitig oder unabhängig voneinander in die jeweilige zweite Konfiguration zu bringen.
In mindestens einer Ausführungsform, die das prozessorunterstützte Subsystem 400 von 4A verwendet, wird die Eingabe des Prozessors im elektromechanischen oder mechanischen Controller 406 empfangen, der eine weitere Steuereingabe an einen Motor, wie etwa einen Servomotor 408, sendet. In mindestens einer Ausführungsform ist der Controller 406 elektromechanisch und so anpassbar, dass er Signale zum Starten, Stoppen und Steuern der Geschwindigkeit des Servomotors 408 bereitstellt. In mindestens einer Ausführungsform ist der Controller 406 mechanisch und dazu angepasst, eine mechanische Bremskraft zu aktivieren oder zu deaktivieren, die mit den Zahnrädern 410 verbunden ist. In mindestens einer Ausführungsform setzt ein Satz von Zahnrädern 410 die mechanische Ausgabe des Servomotors 408 in eine seitliche Bewegung eines Kolbens 404 um. In mindestens einer Ausführungsform weist der Kolben 404 ein Gewinde auf, in das mindestens ein Zahnrad des Satzes von Zahnrädern 410 eingreift, um den Kolben 404 in einer seitlichen Auf- oder Abwärtsbewegung zu bewegen. In mindestens einer Ausführungsform kann der Satz von Zahnrädern ein Kegelrad beinhalten, um eine Drehbewegung in eine lineare Bewegung zu übertragen. In mindestens einer Ausführungsform kann die Oberseite des Kolbens 404 mit der ersten Platte verbunden sein, die in Bezug auf eine zweite Platte beweglich ist. In mindestens einer Ausführungsform beherbergt die zweite Platte ein Gehäuse 402 für eine oder alle Komponenten 406-410 der prozessorunterstützten Subsysteme 400 von 4A. In mindestens einer Ausführungsform kann sich der mit dem elektromechanischen oder mechanischen Controller 406 verbundene Prozessor innerhalb des Gehäuses 402 befinden und Teil eines verteilten Steuersystems sein. In mindestens einer Ausführungsform kann der Prozessor mindestens einer der Prozessorkerne der Mehrkernprozessoren 905, 906 in 9A sein. In mindestens einer Ausführungsform ist der Prozessor in der Lage, einen Teil der Erkennung von Wärmeanforderungen, der Bestimmung von Konfigurationsanforderungen und der Bestimmung eines Kühlkörpers, der aktiviert werden muss, um die Konfiguration zu ändern, selbständig von einem der prozessorunterstützten Subsysteme 400; 430; 460 der 4A-C aus durchzuführen.
In mindestens einer Ausführungsform stellt 4B ein prozessorunterstütztes Subsystem 430 dar, das auf einem elektromagnetischen Subsystem basiert, das durch Eingaben des Prozessors an und von einem elektromagnetischen Controller 436 und Elektromagneten 440 unterstützt wird. In mindestens einer Ausführungsform kann der Prozessor, wenn er eine Wärmeeigenschaft oder einen Kühlbedarf feststellt, die Kühlkapazität oder -fähigkeit eines oder mehrerer zugehöriger Kühlkörper bestimmen. Der Prozessor ist anpassbar, um zu reagieren, indem er zumindest ein Luftkühlungssystem aktiviert (falls nicht bereits aktiv) und eine Eingabe an den elektromagnetischen Controller 436 sendet, um die Rippen in die zweite Konfiguration zu bringen.
In mindestens einer Ausführungsform, die das prozessorunterstützte Subsystem 430 von 4B verwendet, wird die Eingabe des Prozessors in dem elektromagnetischen Controller 436 empfangen, der eine weitere Steuereingabe an einen oder mehrere Elektromagneten 440 sendet. In mindestens einer Ausführungsform setzen die Elektromagnete 440 die elektrische Eingabe des elektromagnetischen Controllers 436 in magnetische Anziehungs- oder Abstoßungskräfte in einer Reihenfolge um, die eine seitliche Bewegung eines Kolbens 434 innerhalb einer Rohrleitung 438 bewirkt. In mindestens einer Ausführungsform kann die Oberseite des Kolbens 434 mit der ersten Platte verbunden sein, die in Bezug auf eine zweite Platte beweglich ist. In mindestens einer Ausführungsform beherbergt die zweite Platte ein Gehäuse 432 für eine oder alle Komponenten 436-440 der prozessorunterstützten Subsysteme 430 von 4B. In mindestens einer Ausführungsform kann sich der mit dem elektromagnetischen Controller 436 verbundene Prozessor innerhalb des Gehäuses 432 befinden und Teil eines verteilten Steuersystems sein. In mindestens einer Ausführungsform ist jeder der Controller 406, 436, 466 dazu geeignet, eine Eingabe an den Prozessor oder ein Signal als Antwort auf die Abfrage der Position des Kolbens 404, 434, 436 zurückzugeben. In mindestens einer Ausführungsform ist einer der Controller 406, 436, 466 auch dazu angepasst, eine Eingabe an den Prozessor oder ein Signal als Antwort auf die Abfrage des Status des Controllers 406, 436, 466 zurückzugeben.
In mindestens einer Ausführungsform stellt 4C ein prozessorunterstütztes Subsystem 460 dar, das auf einem pneumatischen Subsystem basiert, das durch Eingaben des Prozessors an und von einem pneumatischen Controller 466 und einer Fluid-Baugruppe 470A unterstützt wird. In mindestens einer Ausführungsform kann der Prozessor, wenn er eine Wärmeeigenschaft oder einen Kühlbedarf feststellt, die Kühlkapazität oder -fähigkeit eines oder mehrerer zugehöriger Kühlkörper bestimmen. Der Prozessor ist anpassbar, um zu reagieren, indem er zumindest ein Luftkühlungssystem aktiviert (falls nicht bereits aktiv) und eine Eingabe an den pneumatischen Controller 436 sendet, um die Rippen in die zweite Konfiguration zu bringen. In mindestens einer Ausführungsform kann der Prozessor, wenn er eine Wärmeeigenschaft oder einen Kühlbedarf feststellt, bestimmen, dass die Kühlkapazität oder -fähigkeit eines oder mehrerer zugehöriger Kühlkörper durch ein Flüssigkeitskühlungssystem verbessert wird. Der Prozessor ist anpassbar, um zu reagieren, indem er zumindest ein Luftkühlungssystem (falls nicht bereits aktiv) und ein Flüssigkeitskühlungssystem (falls ebenfalls nicht bereits aktiv) aktiviert und eine Eingabe an den pneumatischen Controller 436 sendet, um die Rippen zu veranlassen, sich unter Verwendung von Fluid aus dem Flüssigkeitskühlungssystem als Sekundärfunktion des Flüssigkeitskühlungssystems in die zweite Konfiguration zu bewegen.
In mindestens einer Ausführungsform, die das prozessorunterstützte Subsystem 460 von 4C verwendet, wird die Eingabe des Prozessors in dem pneumatischen Controller 466 empfangen, der eine weitere Steuereingabe über Leitungen 474 an ein oder mehrere Ventile 470A sendet. In mindestens einer Ausführungsform ist die Steuereingabe elektrisch an elektropneumatische Ventile, die das eine oder die mehreren Ventile 470A bilden, oder pneumatisch an ein vollpneumatisches Ventil, das das eine oder die mehreren Ventile 470A bildet. In mindestens einer Ausführungsform setzen das eine oder die mehreren Ventile 470A die elektrische oder pneumatische Eingabe des pneumatischen Controllers 436 in Fluid innerhalb von Rohr 468 um, das eine seitliche Bewegung eines Kolbens 464 bewirkt. In mindestens einer Ausführungsform stammt das Fluid aus dem flüssigen Kühlungssystem, das über Leitungen oder Rohrleitungen 472A, 472B zu- und abgeführt wird, oder es kann aus einem rippenspezifischen Flüssigkeitstank für die anpassbaren Rippen über die gleichen Leitungen 472A, 472B bereitgestellt werden. In mindestens einer Ausführungsform kann die Oberseite des Kolbens 464 mit der ersten Platte verbunden sein, die in Bezug auf eine zweite Platte beweglich ist. In mindestens einer Ausführungsform beherbergt die zweite Platte ein Gehäuse 432 für eine oder alle Komponenten 436-440 der prozessorunterstützten Subsysteme 430 von 4B. In mindestens einer Ausführungsform kann sich der mit dem pneumatischen Controller 466 verbundene Prozessor innerhalb des Gehäuses 462 befinden und Teil eines verteilten Steuersystems sein. In mindestens einer Ausführungsform ist das Gehäuse 462 auch in der Lage, Fluidlecks aufzufangen, und weist einen Detektor auf, der den Prozessor über Fluidlecks als Teil der vom Prozessor abgefragten Statusinformationen informiert. In mindestens einer Ausführungsform wird jeder der Kolben 404, 434, 464 durch eine auf einen Boden des Kolbens wirkende Feder in seine Ausgangsposition innerhalb eines entsprechenden Rohrs oder Gehäuses zurückgebracht.
In mindestens einer Ausführungsform für den pneumatischen Controller 466 von 4C kann die pneumatische Steuerwirkung über eine oder mehrere Bypass- oder Inline-Pumpen an einer Ausgangsseite der Rohrleitungen 472A, 472B bereitgestellt werden. Darüber hinaus kann der pneumatische Controller 466 Pumpvorgänge sowohl auf der Eingangs- als auch auf der Ausgangsseite der Rohrleitungen 472A, 472B auslösen. So kann der pneumatische Controller 466 eher eine Saugwirkung als eine Druckwirkung auslösen. In mindestens einer Ausführungsform können Rückschlagventile als das eine oder die mehreren Ventile 470A verwendet werden, um Fluid in der Rohrleitung 468 zu halten oder Fluid aus der Rohrleitung 468 während des Hoch- oder Herunterpumpens herauszuhalten, um von der ersten zur zweiten Konfiguration oder von der zweiten zur ersten Konfiguration zu gelangen. Wenn der pneumatische Controller 466 Tandem-Aktionen auslöst, wirken sowohl Saug- als auch Druckaktionen auf das Fluid in den Rohrleitungen 472A, 472B. Die erreichten Durchflussmengen können durch die Tandemströmung höher sein, so dass die Konfigurationswechsel schneller erreicht werden.
4D und 4E veranschaulichen Draufsichten einer Platte 480, 490, die ein oder mehrere prozessorunterstützte Subsysteme enthält, um ein Kühlungssystem mit anpassbaren Rippen zu ermöglichen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Platte eine zweite Platte, die fest oder abnehmbar mit einer Rechenzentrumsvorrichtung oder einer dazwischenliegenden Kühlfläche gekoppelt ist. Die Draufsichten veranschaulichen erste Stellen oder Flächen 484 eines oder mehrerer Bewegungsmerkmale und zweite Stellen oder Flächen 482 eines oder mehrerer Unterstützungsmerkmale. In mindestens einer Ausführungsform können die Bewegungsmerkmale eines der prozessorunterstützten Subsysteme 400, 430, 460 beinhalten. In mindestens einer Ausführungsform veranschaulichen die Draufsichten Stellen 484, die innerhalb der Platte 480, 490 verfügbar sind, um die Größe mindestens eines entsprechenden Gehäuses 402, 432, 462 zu unterstützen. In mindestens einer Ausführungsform können die Flächen 482 für die Unterstützungsmerkmale deutlich kleiner sein als die Flächen 484 für die Bewegungsmerkmale. In mindestens einer Ausführungsform, wie in der Draufsicht auf die Platte 490 veranschaulicht, sind nur zwei Bewegungsmerkmale in Flächen 494 und vier Unterstützungsmerkmale in Flächen 492 für diese Merkmale bereitgestellt. In mindestens einer Ausführungsform kann es nur ein Bewegungsmerkmal in der Mitte der Platte 490 und vier Unterstützungsmerkmale an den vier Ecken der Platte geben. In mindestens einer Ausführungsform ist die Anordnung der Flächen für das Bewegungsmerkmal und das Unterstützungsmerkmal teilweise darauf ausgerichtet, den Platz für die anpassbaren Rippen zu maximieren. Im Falle von hybriden anpassbaren Rippen sind die Rippen in der Lage, einen Teil der Gewichtung der ersten Platte, die sich relativ zur Bodenplatte 480; 490 bewegt, zu tragen. Daher können weniger oder keine Unterstützungsmerkmale erforderlich sein. In mindestens einer Ausführungsform, wenn die anpassbaren Rippen nicht unterstützt werden, so dass keine Flächen für die Bewegung oder die Unterstützungsmerkmale erforderlich sind. In mindestens einer Ausführungsform ist die gesamte Platte 480; 490 mit anpassbaren Rippen mit bimorphen Fähigkeiten bereitgestellt.
5 ist ein Prozessablauf von Schritten, die für ein Verfahren 500 zur Verwendung oder Herstellung des Kühlungssystems der 2A-4E und 6A-17D verfügbar sind, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform dient ein Schritt 502 dem Bereitstellen von Rippen zwischen einer ersten Platte und einer zweiten Platte, wobei die erste Platte relativ zur zweiten Platte beweglich ist. In mindestens einer Ausführungsform ist die erste Platte durch unterstützte oder nicht unterstützte Merkmale, die mit den Rippen bereitgestellt werden, beweglich. In mindestens einer Ausführungsform ermöglicht Schritt 504 die Ableitung einer ersten Wärmemenge an eine Umgebung in einer ersten Konfiguration der Rippen. In mindestens einer Ausführungsform ist die erste Konfiguration wie in mindestens einer Ausführungsform von 2A bereitgestellt, wobei die Rippen einen oder mehrere überlappende Teile aufweisen.
In mindestens einer Ausführungsform wird in Schritt 506 bestimmt, dass eine zugehörige Rechenzentrumsvorrichtung von einer zusätzlichen Wärmeabfuhr (oder einer zusätzlichen Kühlung) profitieren könnte. In mindestens einer Ausführungsform wird die Bestimmung teilweise basierend auf der aktuell erzeugten Wärme und der aktuell abgeleiteten Wärme vorgenommen. Wenn bestimmt wird, dass ein positiver Unterschied zwischen der aktuell erzeugten und der abgeleiteten Wärme besteht, kann eine zusätzliche Kühlung erforderlich sein. In mindestens einer Ausführungsform basiert die Bestimmung zum Teil auf der aktiven laufenden Berechnung im Vergleich zur potenziell erforderlichen Berechnung der Rechenzentrumsvorrichtung. Wenn zusätzliche Lasten erwartet werden, so dass die potenzielle Berechnung eine 80 %ige bis 100 %ige Nutzung der Rechenzentrumsvorrichtung darstellt, kann davon ausgegangen werden, dass die erzeugte Wärme wahrscheinlich über die derzeitige Ableitung hinaus ansteigt. In mindestens einer Ausführungsform wird in Schritt 508 auch bestimmt, ob die aktuelle Konfiguration der Rippen nicht mehr Wärme abführen kann als die erste Wärmemenge. In mindestens einer Ausführungsform kann diese Bestimmung in Schritt 508 dadurch erfolgen, dass man die erzeugte Wärme eine Zeit lang, wie etwa einige Sekunden, stauen und nicht abführen lässt; oder sie kann dadurch bestimmt werden, dass man eine Rate des Anstiegs der erzeugten (und nicht abgeführten) Wärme feststellt. Eine positive Bestimmung in Schritt 508 ermöglicht Schritt 510, die erste Platte relativ zur zweiten Platte zu bewegen, um einen Oberflächenbereich der Rippen in einer zweiten Konfiguration der Rippen der Umgebung auszusetzen. In der zweiten Konfiguration leiten die Rippen eine zweite Wärmemenge ab, die größer ist als die erste Wärmemenge, die an die Umgebung abgegeben wird. Wenn die Bestimmung in Schritt 508 negativ ist, wird eine weitere Bestimmung über Schritt 506 durchgeführt, bis die zweite Konfiguration der Rippen erforderlich ist.
In mindestens einer Ausführungsform kann ein lernendes Subsystem, das mindestens einen Prozessor aufweist, verwendet werden, um zu bestimmen, wann von der ersten zur zweiten Konfiguration und zurück zur ersten Konfiguration übergegangen werden soll. In mindestens einer Ausführungsform wird das lernende Subsystem dazu verwendet, die von Komponenten, Servern oder Racks im Rechenzentrum gemessenen Temperaturen auszuwerten, wobei der Oberflächenbereich der Rippen mit verschiedenen Mengen an Wärmeabgabe verbunden ist. In mindestens einer Ausführungsform ist das lernende Subsystem anpassbar, um mit mehreren Kühlkörpern gleichzeitig oder unabhängig zu arbeiten. In mindestens einer Ausführungsform kann das lernende Subsystem dann die Oberflächenbereiche der kollektiven Rippen der mehreren Kühlkörper oder aller Rippen der unabhängigen Kühlkörper verwenden. In mindestens einer Ausführungsform kann das lernende Subsystem dann die mit den kollektiven Rippen der mehreren Kühlkörper oder allen Rippen unabhängiger Kühlkörper verbundenen Wärmeabgabemengen verwenden. In mindestens einer Ausführungsform kann das lernende Subsystem eine Ausgabe bereitstellen, die mit mindestens einer Temperatur verbunden ist, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern, um den Oberflächenbereich der Rippen zu exponieren.
In mindestens einer Ausführungsform kann das lernende Subsystem über den Deep Learning-Anwendungsprozessor, wie den Prozessor 1400 in 14, implementiert werden und kann die Neuronen 1502 und Komponenten davon verwenden, die unter Verwendung von Schaltkreisen oder Logik implementiert sind, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), wie in 15 beschrieben. Als solches beinhaltet das lernende Subsystem zumindest einen Prozessor zur Auswertung der Temperaturen in den Servern des einen oder der mehreren Racks mit dem Oberflächenbereich der Rippen, die mit den verschiedenen Mengen der Wärmeabgabe verbunden sind.
Einmal trainiert, ist das lernende Subsystem in der Lage, eine Ausgabe mit Anweisungen bereitzustellen, die den Oberflächenbereichen für kollektive Rippen mehrerer Kühlkörper oder unabhängiger Kühlkörper zugeordnet sind. Die Anweisungen werden den entsprechenden Controllern bereitgestellt, die mit den entsprechenden Bewegungsmerkmalen verbunden sind, wie in 4A-C beschrieben. Die Ausgaben werden von dem lernenden Subsystem bereitgestellt, das in mindestens einer Ausführungsform ein maschinelles Lernmodell ausführt. Das maschinelle Lernmodell ist so angepasst, dass es die Temperaturen unter Verwendung mehrerer Neuronenebenen des maschinellen Lernmodells verarbeitet, die die Temperaturen und die zuvor zugeordneten Oberflächenbereiche der Rippen aufweisen. Das maschinelle Lernmodell ist dazu angepasst, die zumindest einer Temperatur zugeordnete Ausgabe an den zumindest einen Controller bereitzustellen. Die Ausgabe wird nach einer Auswertung der zuvor zugeordneten Oberflächenbereiche der Rippen und der zuvor zugeordneten Temperaturen bereitgestellt.
Alternativ dazu wird in mindestens einer Ausführungsform der Unterschied zwischen den Temperaturen und den nachfolgenden Temperaturen von verschiedenen Kühlkörpern, die mit verschiedenen anpassbaren Rippen verbunden sind, zusammen mit den erforderlichen Oberflächenbereichen in den verschiedenen Konfigurationen, die für die verschiedenen Kühlkörper verfügbar sind, verwendet, um das lernende System darauf zu trainieren, zu erkennen, wann die zugehörigen Controller für die verschiedenen Bewegungsmerkmale der verschiedenen Kühlkörper aktiviert und deaktiviert werden müssen. Einmal trainiert, ist das lernende Subsystem in der Lage, über geeignete Controller (hierin auch als zentralisiertes Steuersystem oder verteiltes Steuersystem bezeichnet), die an anderer Stelle in dieser Offenbarung beschrieben werden, eine oder mehrere Ausgaben bereitzustellen, um das Bewegungsmerkmal der verschiedenen Kühlkörper als Reaktion auf die Temperatur zu steuern, die von Temperatursensoren empfangen wird, die verschiedenen Komponenten, verschiedenen Servern und verschiedenen Racks zugeordnet sind.
In mindestens einer Ausführungsform können Aspekte der Verarbeitung für das Deep Learning-Subsystem die gesammelten Informationen verwenden, die in Linie mit den unter Bezugnahme auf 14, 15 diskutierten Merkmalen verarbeitet werden. In einem Beispiel verwendet die Verarbeitung der Temperaturen mehrere Neuronenebenen des maschinellen Lernmodells, die mit einem oder mehreren der oben genannten gesammelten Temperaturmerkmale und den entsprechenden Oberflächenbereichen der verschiedenen Kühlkörper (gemeinsam oder unabhängig) geladen werden. Das lernende Subsystem führt ein Training aus, das als eine Auswertung von Temperaturänderungen dargestellt werden kann, die mit früheren Oberflächenbereichen (oder Änderungen der Oberflächenbereiche) jedes Kühlkörpers verbunden sind, entsprechend den Einstellungen, die an einem oder mehreren Controllern vorgenommen werden, die mit den verschiedenen Kühlkörpern verbunden sind. Die Neuronenebenen können Werte speichern, die mit dem Bewertungsprozess verbunden sind, und können eine Assoziation oder Korrelation zwischen den Temperaturänderungen und den Oberflächenbereichen für jeden der verschiedenen Kühlkörper darstellen.
In mindestens einer Ausführungsform ist das lernende Subsystem, sobald es trainiert ist, in der Lage, in der Anwendung die Oberflächenbereiche (und die geeignete Positionierung der jeweiligen Kolben zur Erreichung der Oberflächenbereiche) der verschiedenen Kühlkörper zu bestimmen, um eine Kühlung auf eine Temperatur (oder eine Änderung, wie beispielsweise eine Temperaturreduzierung) zu erreichen, die mit den Kühlungsanforderungen beispielsweise verschiedener Server, verschiedener Racks oder verschiedener Komponenten verbunden ist. Da die Kühlungsanforderungen innerhalb der Kühlungsmöglichkeiten des entsprechenden Kühlungs-Subsystems liegen müssen, kann das lernende Subsystem auswählen, welcher der Kühlkörper (einschließlich der Art des Luft- und/oder Flüssigkeitskühlungssystems) aktiviert werden soll, um die von den verschiedenen Servern, den verschiedenen Racks oder den verschiedenen Komponenten erfasste Temperatur zu berücksichtigen. Die erfassten Temperaturen und die zuvor zugeordneten Flächen für die verschiedenen Kühlkörper, die verwendet werden, um die erfassten Temperaturen (oder Unterschiede) zu erreichen, können vom lernenden Subsystem verwendet werden, um eine oder mehrere Ausgaben bereitzustellen, die mit den erforderlichen Oberflächenbereichen (oder Kolbenbewegungen) der verschiedenen Kühlkörper verbunden sind, um die verschiedenen Kühlanforderungen zu erfüllen, die sich in einer Temperatur (die eine Verringerung darstellt) gegenüber einer aktuellen Temperatur für die verschiedenen Server, die verschiedenen Racks oder die verschiedenen Komponenten widerspiegeln.
In mindestens einer Ausführungsform besteht ein Ergebnis des lernenden Subsystems darin, dass als Reaktion auf eine von den verschiedenen Servern, den verschiedenen Racks oder den verschiedenen Komponenten erfasste Temperatur eine oder mehrere Ausgaben an die mit den verschiedenen Kühlkörpern verbundenen Controller erfolgen, die eine Konfiguration der Rippen in den jeweiligen verschiedenen Kühlkörpern modifizieren. Die Modifikation der Konfiguration der Rippen ermöglicht einen bestimmten exponierten Oberflächenbereich und eine entsprechend bestimmte Wärmeabfuhr von den verschiedenen Servern, den verschiedenen Racks oder den verschiedenen Komponenten, die gekühlt werden müssen. Der modifizierte Oberflächenbereich kann beibehalten werden, bis die Temperatur in dem zu kühlenden Bereich eine Temperatur erreicht, die dem lernenden Subsystem bekannt ist. In mindestens einer Ausführungsform kann der modifizierte Oberflächenbereich beibehalten werden, bis sich die Temperatur in dem Bereich um einen bestimmten Wert ändert. In mindestens einer Ausführungsform kann der modifizierte Oberflächenbereich beibehalten werden, bis die Temperatur in dem Bereich eine Nenntemperatur für die verschiedenen Server, die verschiedenen Racks, die verschiedenen Komponenten oder den verschiedenen Oberflächenbereich erreicht, der durch Konfigurationen der Rippen möglich ist.
In mindestens einer Ausführungsform können ein Prozessor und ein Controller gemeinsam arbeiten. Der Prozessor (auch als zentrales oder verteiltes Steuerungssystem bezeichnet) ist zumindest ein Prozessor, der mindestens eine Logikeinheit zur Steuerung von Controllern aufweist, die mit einem oder mehreren Kühlkörpern verbunden sind. In mindestens einer Ausführungsform befindet sich der mindestens eine Prozessor innerhalb des Rechenzentrums, wie etwa der Prozessor 702 aus 7A. Der Controller erleichtert die Bewegung einer entsprechenden Rippe, die mit einem entsprechenden Kühlkörper verbunden ist, und erleichtert die Kühlung von Flächen im Rechenzentrum in Reaktion auf die in der Fläche gemessenen Temperaturen. In mindestens einer Ausführungsform ist der mindestens eine Prozessor ein Prozessorkern eines Mehrkernprozessors, wie die Mehrkernprozessoren 905, 906 in 9A. In mindestens einer Ausführungsform kann die mindestens eine Logikeinheit so angepasst sein, dass sie Temperaturwerte von Temperatursensoren empfängt, die mit Servern oder dem einen oder mehreren Racks verbunden sind, und so angepasst ist, dass sie die Bewegung von Rippen erleichtert, die mit einem oder mehreren Kühlkörpern verbunden sind. In mindestens einer Ausführungsform weist der Controller einen Mikroprozessor auf, der seine Kommunikations- und Steuerfunktionen mit dem jeweiligen Bewegungsmerkmal ausführt.
In mindestens einer Ausführungsform kann ein Prozessor, wie die Prozessorkerne der Mehrkernprozessoren 905, 906 in 9A, ein lernendes Subsystem zur Auswertung von Temperaturen von Sensoren an verschiedenen Stellen im Rechenzentrum beinhalten, wie an verschiedenen Stellen, die mit den Servern oder den Racks oder sogar einer Komponente innerhalb des Servers verbunden sind, mit Oberflächenbereichen, die mit mindestens einem Kühlkörper verbunden sind. Das lernende Subsystem stellt eine Ausgabe bereit, wie etwa eine Anweisung, die mit mindestens einer Temperatur oder einem Oberflächenbereich verknüpft ist, um die Bewegung von Platten zu erleichtern, in denen sich die Rippen befinden, so dass die Rippen von einer ersten Konfiguration in eine zweite Konfiguration expandieren, um die verschiedenen Kühlanforderungen zu erfüllen.
In mindestens einer Ausführungsform führt das lernende Subsystem ein maschinelles Lernmodell aus, um die Temperatur unter Verwendung mehrerer Neuronenebenen des maschinellen Lernmodells zu verarbeiten, das die Temperaturen und die zuvor zugeordneten Oberflächenbereiche der Rippen für verschiedene Kühlkörper aufweist. Das maschinelle Lernmodell kann unter Verwendung der in 15 beschriebenen Neuronenstruktur und des in 14 beschriebenen Deep Learning-Prozessors implementiert werden. Das maschinelle Lernmodell stellt die dem Oberflächenbereich zugeordnete Ausgabe aus einer Auswertung der zuvor zugeordneten Oberflächenbereiche für einen oder mehrere Controller bereit. Darüber hinaus ermöglicht eine Anweisung, die vom Prozessor ausgegeben wird, wie etwa ein Pin eines Verbindungsbusses oder eine Kugel eines Kugelgitter-Arrays, die Kommunikation der Ausgabe mit einem oder mehreren Controllern, um einen Oberflächenbereich von ersten Rippen eines ersten Kühlkörpers zu modifizieren, während zweite Rippen eines zweiten Kühlkörpers in ihrer bestehenden Konfiguration beibehalten werden (bestehender Oberflächenbereich, der der Umgebung ausgesetzt ist, ohne Änderungen). In mindestens einer Ausführungsform ist das lernende Subsystem daher in der Lage, die Oberflächenbereiche der Rippen eines oder mehrerer Kühlkörper gemäß den Kühlanforderungen von zugehörigen Rechenzentrumsvorrichtungen für den einen oder die mehreren Kühlkörper zu steuern.
In mindestens einer Ausführungsform bezieht sich die vorliegende Offenbarung auf mindestens einen Prozessor für ein Kühlungssystem oder auf ein System, das den mindestens einen Prozessor aufweist. Der mindestens eine Prozessor beinhaltet mindestens eine Logikeinheit, um ein oder mehrere neuronale Netzwerke mit versteckten Schichten von Neuronen zu trainieren, um die von Komponenten, Servern oder Racks im Rechenzentrum erfassten Temperaturen auszuwerten, wobei der Oberflächenbereich der Rippen mit verschiedenen Mengen an Wärmeabgabe von den Rippen verbunden ist. Die mindestens eine Logikeinheit ist auch dazu geeignet, eine Ausgabe bereitzustellen, die mit zumindest einer Temperatur verbunden ist, um die Bewegung einer ersten Platte relativ zu einer zweiten Platte mit den Rippen dazwischen zu erleichtern, um einen Oberflächenbereich der Rippen zu exponieren. In mindestens einer Ausführungsform ist die mindestens eine Logikeinheit dazu angepasst, mindestens eine Anweisung auszugeben, die mit mindestens einer Temperatur verbunden ist, um die Bewegung der ersten Platte relativ zu der zweiten Platte mit den dazwischen liegenden Rippen zu erleichtern, um den Oberflächenbereich der Rippen zu exponieren.
In mindestens einer Ausführungsform wird durch die vorliegende Offenbarung ein System von Rippen ohne Hilfskräfte ermöglicht. In mindestens einer Ausführungsform trägt das System ohne Unterstützung einen Kühlkörper mit Rippen, die beweglich sind, um Wärme an eine Umgebung abzuleiten, indem ein Oberflächenbereich der Rippen in einer ersten Konfiguration exponiert wird, der größer ist als ein primärer Oberflächenbereich der Rippen in einer zweiten Konfiguration. In mindestens einer Ausführungsform ist das nicht unterstützte System ein prozessorloses Subsystem, um die Rippen in Bewegung zu setzen. In mindestens einer Ausführungsform wird das prozessorlose Subsystem durch bimorphes Metall ermöglicht, das den einzelnen Rippen zugeordnet ist. In mindestens einer Ausführungsform entfaltet das bimorphe Metall einen Teil der einzelnen Rippen, wodurch der Oberflächenbereich der Rippen exponiert wird. Da das bimorphe Material seine Form oder Struktur als Reaktion auf Wärme verändert, ohne dass eine externe Anweisung erforderlich ist, verfügt das System aus Rippen ohne Unterstützung über die Intelligenz, selbständig Operationen zur Wärmeabfuhr auszuführen. In mindestens einer Ausführungsform sind die Rippen so anpassbar, dass sie expandieren, wenn die Wärme einer zugehörigen Komponente über einem Schwellenwert liegt, und sich zusammenziehen, wenn die Wärme unter dem Schwellenwert liegt.
In mindestens einer Ausführungsform weist die vorliegende Offenbarung ein Kühlungssystem mit anpassbaren Rippen auf, das eine Kühlung von einem Rack mit relativ geringer Dichte von etwa 10KW bis zu einer Kühlung mit höherer Dichte von etwa 30KW unter Verwendung des luftbasierten Kühlungs-Subsystems bis zu einer Kühlung mit mittlerer Dichte zwischen 30-50KW, zusätzlich unter Verwendung der expandierten Rippen, von etwa 50KW bis 60KW unter Verwendung eines flüssigkeitsbasierten Kühlungs-Subsystems bereitstellen kann, aber zusätzlich eine Kühlung von etwa 60KW bis 80kW unter Verwendung der expandierten Rippen mit dem Flüssigkeitskühlungssystem bereitstellen kann, um Wärme über eine Kombination von Luft- und Flüssigkeitskühlungsmedien abzuleiten.
In mindestens einer Ausführungsform beinhaltet der Schritt 502 des Verfahrens 500 das Zuordnen mindestens eines Rippenmerkmals zu den Rippen. In Schritt 504 ermöglicht das Verfahren 500 durch das mindestens eine Bandmerkmal, dass einzelne Rippen einen überlappenden Teil umfassen, der in der ersten Konfiguration zumindest teilweise von der Umgebung abgeschirmt ist. In der ersten Konfiguration leiten die Rippen daher eine erste Wärmemenge von einer zugehörigen Rechenzentrumsvorrichtung ab. In mindestens einer Ausführungsform beinhaltet Schritt 510 das Ermöglichen einer Änderung der Struktur des mindestens einen Bandmerkmals, um den überlappenden Teil in der zweiten Konfiguration gegenüber der Umgebung zu exponieren. Ferner wird in mindestens einer Ausführungsform der Schritt 510 unter Verwendung von Fluid ermöglicht, das von einem Kühlkreislauf eines Rechenzentrums empfangen wird, in dem die Rechenzentrumsvorrichtung unter Verwendung von Fluid- oder Gasleitungen untergebracht ist. Schritt 510 beinhaltet dann das Verlängern eines Kolbens, der mit einem pneumatischen Subsystem verbunden ist, das das Kühlfluid verwendet, um die erste Platte zu veranlassen, sich relativ zu der zweiten Platte zu bewegen, um den Oberflächenbereich der Rippen in der zweiten Konfiguration der Rippen zu exponieren.
RECHENZENTRUM
6A veranschaulicht ein beispielhaftes Rechenzentrum 600, in dem mindestens eine Ausführungsform aus 2A-5 verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 600 eine Rechenzentrums-Infrastrukturschicht 610, eine Framework-Schicht 620, eine Software-Schicht 630 und eine Anwendungsschicht 640. In mindestens einer Ausführungsform, wie in den 2A-5 beschrieben, können die Komponenten eines Kühlungssystems mit anpassbaren Rippen innerhalb des Rechenzentrums 600 oder in Zusammenarbeit mit diesem ausgeführt werden. In mindestens einer Ausführungsform können die InfrastrukturSchicht 610, die Framework-Schicht 620, die Software-Schicht 630 und die AnwendungsSchicht 640 teilweise oder vollständig über Rechenkomponenten auf Servereinschüben bereitgestellt werden, die sich in Racks 210 des Rechenzentrums 200 befinden. Dies ermöglicht es den Kühlungssystemen der vorliegenden Offenbarung, die Kühlung auf bestimmte Komponenten des Computersystems in effizienter und effektiver Weise zu lenken. Ferner können Aspekte des Rechenzentrums, die die Infrastrukturschicht 610 des Rechenzentrums, die Framework-Schicht 620, die Softwareschicht 630 und die Anwendungsschicht 640 beinhalten, zur Unterstützung der intelligenten Steuerung der Controller im anpassbaren Rippen-Kühlungssystem verwendet werden, die hierin zumindest unter Bezugnahme auf die 2A-5 oben erörtert werden. Daher kann die Diskussion unter Bezugnahme auf 6A-17D so verstanden werden, dass sie sich auf die Hardware- und Softwaremerkmale bezieht, die erforderlich sind, um ein Kühlungssystem mit anpassbaren Rippen für das Rechenzentrum von 2A-5 zu ermöglichen oder zu unterstützen.
In mindestens einer Ausführungsform kann, wie in 6A, die Rechenzentrums-Infrastrukturschicht 610 einen Ressourcenorchestrator 612, gruppierte Rechenressourcen 614 und Knoten-Rechenressourcen („Knoten-C.R.s“) 616(1)-616(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 616(1)-616(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen (wie etwa dynamischen Festwertspeicher), Speichervorrichtungen (wie etwa Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingangs-/Ausgangsvorrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 616(1)-616(N) ein Server mit einer oder mehreren der oben genannten Rechenleistungen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 614 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht gezeigt) oder in vielen Racks in Rechenzentren an verschiedenen geografischen Standorten (ebenfalls nicht gezeigt) untergebracht sind. Getrennte Gruppierungen von Knoten-C.R.s innerhalb gruppierter Berechnungsressourcen 614 können gruppierte Rechen-, Netzwerk-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die konfiguriert oder zugewiesen sein können, um eine oder mehrere Arbeitslasten zu unterstützen. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, innerhalb eines oder mehrerer Racks gruppiert sein, um Rechenressourcen zum Unterstützen einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netz-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrierer 612 einen oder mehrere Knoten-C.R.s 616(1)-616(N) und/oder gruppierte Berechnungsressourcen 614 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrierer 612 eine Softwaredesigninfrastruktur-(„SDI“-)Verwaltungsinstanz für das Rechenzentrum 600 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrierer Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform beinhaltet, wie in 6A gezeigt, die Frameworkschicht 620 einen Aufgabenplaner 622, einen Konfigurationsverwalter 624, einen Ressourcenverwalter 626 und ein verteiltes Dateisystem 628. In mindestens einer Ausführungsform kann die Frameworkschicht 620 ein Framework beinhalten, um Software 632 der Softwareschicht 630 und/oder eine oder mehrere Anwendung(en) 642 der Anwendungsschicht 640 zu unterstützen. In mindestens einer Ausführungsform kann die Software 632 bzw. die Anwendung 642 webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 620 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework sein, wie Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 628 für die Verarbeitung großer Datenmengen (wie „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Aufgaben-Scheduler 622 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 600 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 624 in der Lage sein, unterschiedliche Schichten zu konfigurieren, wie etwa die Softwareschicht 630 und die Frameworkschicht 620, was Spark und das verteilte Dateisystem 628 zum Unterstützen einer umfangreicher Datenverarbeitung beinhaltet. In mindestens einer Ausführungsform kann der Ressourcenverwalter 626 in der Lage sein, geclusterte oder gruppierte Berechnungsressourcen zu verwalten, die dem verteilten Dateisystem 628 und dem Aufgabenplaner 622 zur Unterstützung zugeordnet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Berechnungsressourcen eine gruppierte Berechnungsressource 614 auf der Rechenzentrumsinfrastrukturschicht 610 beinhalten. In mindestens einer Ausführungsform kann sich der Ressourcenverwalter 626 mit dem Ressourcenorchestrierer 612 koordinieren, um diese zugeordneten oder zugewiesenen Berechnungsressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 630 enthaltene Software 632 Software beinhalten, die mindestens durch Abschnitte der Knoten-C.R.s 616(1)-616(N), der gruppierten Rechenressourcen 614 und/oder des verteilten Dateisystems 628 der Rahmenschicht 620 verwendet wird. Zu einem oder mehreren Typen von Software können Software zum Durchsuchen von Internet-Webseiten, Software zum Scannen von E-Mails auf Viren, Datenbank-Software und Software für Streaming-Videoinhalte gehören, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform können die in der Anwendungsschicht 640 beinhalteten Anwendungen 642 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 616(1)-616(N), gruppierten Rechenressourcen 614 und/oder verteilten Dateisystemen 628 der Framework-Schicht 620 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen des maschinellen Lernens beinhalten, sind aber nicht darauf beschränkt, einschließlich Trainings- oder Inferenzierungssoftware, Framework-Software für maschinelles Lernen (wie PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit mindestens einer oder mehreren Ausführungsform verwendet werden.
In mindestens einer Ausführungsform können der Konfigurationsverwalter 624, der Ressourcenverwalter 626 und der Ressourcen-Orchestrator 612 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen basierend auf einer beliebigen Menge und Art von Daten implementieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Handlungen einen Rechenzentrumsbetreiber des Rechenzentrums 600 davon befreien, möglicherweise schlechte Konfigurationsentscheidungen zu treffen, und möglicherweise vermeiden, dass Teile eines Rechenzentrums nicht ausgelastet und/oder leistungsschwach sind.
In mindestens einer Ausführungsform kann das Rechenzentrum 600 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere Modelle für maschinelles Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle für maschinelles Lernen gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder zu inferenzieren. In mindestens einer Ausführungsform kann, in mindestens einer Ausführungsform, ein Modell für maschinelles Lernen trainiert werden, indem Gewichtungsparameter gemäß einer Architektur eines neuronalen Netzwerks unter Verwendung von Software und Rechenressourcen berechnet werden, die vorstehend in Bezug auf das Rechenzentrum 600 beschrieben sind. In mindestens einer Ausführungsform können trainierte maschinelle Lernmodelle, die einem oder mehreren neuronalen Netzwerken entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 600 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden. Wie bereits erörtert, können Deep Learning-Techniken verwendet werden, um die intelligente Steuerung der Controller im anpassbaren Rippen-Kühlungssystem hierin zu unterstützen, indem die Temperaturen der Flächen im Rechenzentrum überwacht werden. Deep Learning kann mit jedem geeigneten lernenden Netzwerk und den Rechenkapazitäten des Rechenzentrums 600 weiterentwickelt werden. So können ein Deep Neural Network (DNN), ein Recurrent Neural Network (RNN) oder ein Convolutional Neural Network (CNN) entweder gleichzeitig oder nebeneinander von der Hardware im Rechenzentrum unterstützt werden. Sobald ein Netz trainiert und erfolgreich evaluiert wurde, um beispielsweise Daten innerhalb einer Teilmenge oder eines Ausschnitts zu erkennen, kann das trainierte Netz ähnliche repräsentative Daten zur Verwendung mit den gesammelten Daten liefern.
In mindestens einer Ausführungsform kann das Rechenzentrum 600 CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferenzieren unter Verwendung der vorstehend beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der vorstehend beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie etwa Druck, Durchflussraten, Temperatur und Standortinformationen oder andere Dienste der künstlichen Intelligenz.
INFERENZ- UND TRAININGSLOGIK
Die Inferenz- und/oder Trainingslogik 615 können verwendet werden, um Inferenz- und/oder Trainingsvorgänge durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System aus 6A für Inferenz- oder Vorhersagevorgänge verwendet werden, die mindestens teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsvorgängen für neuronale Netzwerke, Funktionen und/oder Architekturen von neuronalen Netzwerken oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oderTrainingslogik 615 ohne Einschränkung eine Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die Inferenz- und/oderTrainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis (application-specific integrated circuit - „ASIC“) verwendet werden, wie der Tensorflow9 Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (wie „Lake Crest“) von Intel Corp.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit (graphics processing unit - „GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (field programmable gate arrays - „FPGAs“), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, den Code- und/oder Datenmodulen, die zum Speichern von Code (wie Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform ist jedes der Code- und/oder Datenspeichermodule mit einer eigenen Rechenressource verbunden. In mindestens einer Ausführungsform beinhaltet die spezifische Rechenressource Rechenhardware, die außerdem eine oder mehrere ALUs beinhaltet, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die in Code- und/oder Datenspeichermodulen gespeichert sind, und deren Ergebnisse in einem Aktivierungsspeichermodul der Inferenz- und/oder Trainingslogik 615 gespeichert werden.
6B und 6C zeigen eine Inferenz- und/oder Trainingslogik, wie sie in 6A und in mindestens einer Ausführungsform der vorliegenden Offenbarung verwendet wird, gemäß mindestens einer Ausführungsform. Die Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen auszuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. Die Inferenz- und/oder Trainingslogik 615 der 6B und 6C unterscheidet sich durch die Verwendung der arithmetischen Logikeinheiten (ALUs) 610 von der Berechnungshardware 602, 606. In mindestens einer Ausführungsform beinhaltet jede von der Berechnungshardware 602 und der Berechnungshardware 606 eine oder mehrere ALUs, die mathematische Funktionen, wie etwa lineare algebraische Funktionen, nur an Informationen ausführen, die im Code- und/oder Datenspeicher 601 und Code- und/oder Datenspeicher 605 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 620 gespeichert ist. Daher können die 6B und 6C Alternativen sein und austauschbar verwendet werden, sofern nicht anders angegeben.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 601 beinhalten, um Vorwärts- und/oder Ausgangsgewichtungs- und/oder Eingangs-/Ausgangsdaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzwerks zu konfigurieren, das in zumindest einer Ausführungsform trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um den Grafikcode oder andere Software zur Steuerung des Timings und/oder der Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt ein Code, wie z. B. ein Graphencode, Gewichtungs- oder andere Parameterinformationen basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht, in Prozessor-ALUs. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das trainiert oder in Verbindung mit mindestens einer oder Ausführungsform während der Vorwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder dem Ableiten unter Verwendung von mindestens einer Ausführungsform verwendet wird. In mindestens einer Ausführungsform kann ein beliebiger Teil des Code- und/oder Datenspeichers 601 in einem anderen chipinternen oder chipexternen Datenspeicher beinhaltet sein, was einen L1-, L2- oder L3-Zwischenspeicher oder Systemspeicher eines Prozessors beinhaltet.
In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen sein. In mindestens einer Ausführungsform kann der Code und/oder Code- und/oder Datenspeicher 601 ein Cache-Speicher, ein dynamischer, zufällig adressierbarer Speicher („DRAM“), ein statischer, zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (wie ein Flash-Speicher) oder ein anderer Speicher sein. Zumindest in einer Ausführungsform kann eine Entscheidung, ob der Code und/oder Code- und/oder Datenspeicher 601 zum Beispiel prozessorintern oder -extern ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp beinhaltet, von dem verfügbaren On-Chip oder Off-Chip-Speicher, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung Folgendes beinhalten: einem Code- und/oder Datenspeicher 605, um Gewichtung und/oder Eingabe-/Ausgabedaten rückwärtsgerichtet zu speichern und/oder auszugeben, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das in wenigstens einer Ausführungsform trainiert und/oder zum Ableiten verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 605 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das trainiert oder in Verbindung mit einer oder mehreren Ausführungsformen während der Rückwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder dem Ableiten unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 605 beinhalten oder mit diesem gekoppelt sein, um Diagrammcode oder andere Software zu speichern, um die Zeitsteuerung und/oder die Reihenfolge zu steuern, in der Gewichtungsinformationen und/oder Informationen zu anderen Parametern gespeichert werden sollen, um Logik zu konfigurieren, die Ganzzahl- und/oder Gleitkommaeinheiten (zusammen arithmetische Logikeinheiten (ALUs)) beinhalten.
In mindestens einer Ausführungsform lädt ein Code, wie ein Graphencode, Gewichtungs- oder andere Parameterinformationen basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht, in Prozessor-ALUs. In mindestens einer Ausführungsform kann ein beliebiger Teil des Code- und/oder Datenspeichers 605 in einem anderen chipinternen oder chipexternen Datenspeicher beinhaltet sein, was einen L1-, L2- oder L3-Zwischenspeicher oder Systemspeicher eines Prozessors beinhaltet. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (wie Flash-Speicher) oder ein anderer Speicher sein. Zumindest in einer Ausführungsform kann eine Entscheidung, ob der Code- und/oder Datenspeicher 605 zum Beispiel prozessorintern oder -extern ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp beinhaltet, von dem verfügbaren On-Chip oder Off-Chip-Speicher, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 getrennte Speicherstrukturen sein. Bei mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 dieselbe Speicherstruktur sein. Bei mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 On-Chip- oder Off-Chip-Datenspeicher beinhalten, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine oder mehrere arithmetische Logikeinheiten („ALU(s)“) 610 beinhalten, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen auszuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode (wie Graphencode) basieren oder durch diesen angezeigt werden, deren Ergebnis in einem Aktivierungsspeicher 620 gespeicherte Aktivierungen (wie Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks) erzeugen kann, die Funktionen von im Code- und/oder Datenspeicher 601 und/oder Code- und/oder Datenspeicher 605 gespeicherten Eingangs-/Ausgangs- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden die im Aktivierungsspeicher 620 gespeicherten Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALUs 610 als Reaktion auf das Ausführen von Befehlen oder anderem Code ausgeführt wird, wobei im Code- und/oder Datenspeicher 605 und/oder Datenspeicher 601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, die ganz oder teilweise im Code- und/oder Datenspeicher 605 oder im Code- und/oder Datenspeicher 601 oder in einem anderen Speicher On- oder Off-Chip gespeichert sein können.
In mindestens einer Ausführungsform sind ALUs 610 in einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen beinhalten, während in einer anderen Ausführungsform ALUs 610 extern zu einem Prozessor oder einer anderen logischen Hardware-Vorrichtung oder -Schaltung, der/die sie verwendet (wie ein Co-Prozessor) sein können. In mindestens einer Ausführungsform können ALUs 610 in den Ausführungseinheiten eines Prozessors oder in einer Bank von ALUs beinhaltet sein, auf die die Ausführungseinheiten eines Prozessors entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (wie Zentraleinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.) zugreifen können. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf demselben Prozessor oder eine anderen logischen Hardware-Vorrichtung oder Schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen befinden können, oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen. Bei mindestens einer Ausführungsform kann jeder Abschnitt des Aktivierungsspeichers 620 mit einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, vorhanden sein. Darüber hinaus kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der mit Hilfe der Abruf-, Decodierungs-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (wie Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. Zumindest in einer Ausführungsform kann die Entscheidung, ob der Aktivierungsspeicher 620 zum Beispiel prozessorintern oder -extern ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp beinhaltet, von dem verfügbaren On-Chip oder Off-Chip-Speicher, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der beim Inferenzieren und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis (application-specific integrated circuit - „ASIC“) verwendet werden, wie der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (wie „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit (graphics processing unit - „GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (field programmable gate arrays - „FPGAs“), verwendet werden.
In mindestens einer Ausführungsform kann, wie in 6C veranschaulicht, die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die in 6C veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis (application-specific integrated circuit - ASIC") verwendet werden, wie der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (wie „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6C veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit (graphics processing unit - „GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (field programmable gate arrays - „FPGAs“), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605, die zum Speichern von Code (wie Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer in 6C veranschaulichten Ausführungsform sind der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 jeweils mit einer dedizierten Rechenressource, wie der Rechenhardware 602 bzw. der Rechenhardware 606, verbunden.
In mindestens einer Ausführungsform entspricht jeder von dem Code- und/oder Datenspeicher 601 und 605 und die entsprechende Berechnungshardware 602 bzw. 606 derartig unterschiedlichen Schichten eines neuronalen Netzwerks, dass die sich ergebende Aktivierung von einem „Speicher-/Berechnungspaar 601/602“ des Code- und/oder Datenspeichers 601 und der Berechnungshardware 602 als eine Eingabe für das „Speicher-/Berechnungspaar 605/606“ des Code- und/oder Datenspeichers 605 und der Berechnungshardware 606 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzwerk widerzuspiegeln. Bei mindestens einer Ausführungsform können die Speicher-/Rechenpaare 601/602 und 605/606 jeweils mit mehr als einer Schicht eines neuronalen Netzes korrespondieren. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in der Inferenz- und/oder Trainingslogik 615 beinhaltet sein.
COMPUTERSYSTEME
7A ist ein Blockdiagramm, das ein beispielhaftes Computersystem 700A veranschaulicht, das ein System mit zusammengeschalteten Vorrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das mit einem Prozessor gebildet wird, der Ausführungseinheiten enthalten kann, um eine Anweisung auszuführen, um die intelligente Steuerung eines Kühlungssystems mit anpassbaren Rippen wie hierin beschrieben zu unterstützen und/oder zu ermöglichen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Computersystem 700A ohne Einschränkung eine Komponente, wie einen Prozessor 702, beinhalten, um Ausführungseinheiten einzusetzen, die eine Logik beinhalten, um Algorithmen für Prozessdaten gemäß der vorliegenden Offenbarung auszuführen, wie in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 700A Prozessoren beinhalten, wie etwa die PENTIUMO-Prozessorfamilie, Xeon™, Itanium®, XScale™ und/oder StrongARM™, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 700B eine Version des Betriebssystems WINDOWS der Microsoft Corporation aus Redmond, Washington, ausführen, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
In mindestens einer Ausführungsform kann das beispielhafte Computersystem 700A eine oder mehrere der Komponenten 110-116 (aus 1) enthalten, um Verarbeitungsaspekte für die intelligente Steuerung eines Kühlungssystems mit anpassbaren Rippen zu unterstützen. Aus zumindest diesem Grund veranschaulicht 7A in einer Ausführungsform ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, während 7A in anderen Ausführungsformen ein beispielhaftes System on a Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (wie PCIe) oder einer Kombination davon zusammengeschaltet werden. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 700B über Compute-Express-Link (CXL)-Verknüpfungen miteinander verbunden. Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsvorgänge durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind, wie vorher zum Beispiel mit Bezug auf die 6A-C diskutiert wurde. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachfolgend in Verbindung mit den 6A-C bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 7A für Inferenzier- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzwerks, Funktionen und/oder Architekturen des neuronalen Netzwerks oder hierin beschriebenen Anwendungsfällen des neuronalen Netzwerks berechnet wurden.
Ausführungsformen können in anderen Vorrichtungen wie etwa tragbaren Vorrichtungen und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen beinhalten Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (personal digital assistants - „PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 700A ohne Einschränkung den Prozessor 702 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 708 beinhalten kann, um Trainieren und/oder Inferenzieren eines Modells des maschinellen Lernens gemäß den hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 700A ein Desktop mit einem einzigen Prozessor oder ein Serversystem, aber in einer weiteren Ausführungsform kann das Computersystem 700A ein Mehrprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 702 ohne Einschränkung einen Mikroprozessor für einen Complex Instruction Set Computer („CISC“), einen Mikroprozessor für Reduced Instruction Set Computing („RISC“), einen Very-Long-lnstruction-Word-(„VLIW“-)Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 702 an einen Prozessorbus 710 gekoppelt sein, der Datensignale zwischen dem Prozessor 702 und anderen Komponenten im Computersystem 700A übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 702 ohne Einschränkung einen internen Cachespeicher („Cache“) 704 der Ebene 1 („L1“) beinhalten. In mindestens einer Ausführungsform kann der Prozessor 702 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher extern zu dem Prozessor 702 befinden. Andere Ausführungsformen können auch eine Kombination von sowohl internen als auch externen Caches beinhalten, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 706 verschiedene Arten von Daten in verschiedenen Registern speichern, die ohne Einschränkung ein Ganzzahlregister, Gleitkommaregister, Statusregister und Anweisungsverweisregister beinhalten.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 708, die ohne Einschränkung eine Logik zum Durchführen von Ganzzahl- und Gleitkommaoperationen beinhaltet, ebenfalls im Prozessor 702. In mindestens einer Ausführungsform kann der Prozessor 702 auch Festwertspeicher (read only memory - „ROM“) für Mikrocode („µcode“) beinhalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 708 Logik beinhalten, um einen gepackten Anweisungssatz 709 zu handhaben. In mindestens einer Ausführungsform können Operationen, die von vielen Multimediaanwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Allzweckprozessor 702 durch das Beinhalten des gepackten Anweisungssatzes 709 in einen Anweisungssatz eines Allzweckprozessors 702 durchgeführt werden, zusammen mit einer zugehörigen Schaltung, um Befehle auszuführen. In einer oder mehreren Ausführungsformen können viele Multimediaanwendungen beschleunigt und effizienter durch das Verwenden der vollen Breite des Datenbusses eines Prozessors zum Ausführen von Operationen an gepackten Daten ausgeführt werden, wodurch die Notwendigkeit beseitigt werden kann, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen ein Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 708 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Typen von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 700A ohne Einschränkung einen Speicher 720 beinhalten. In mindestens einer Ausführungsform kann der Speicher 720 als ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory - „DRAM“), ein statischer Direktzugriffsspeicher (Static Random Access Memory - „SRAM“), eine Flash-Speichervorrichtung oder eine andere Speichervorrichtung umgesetzt sein. In mindestens einer Ausführungsform kann der Speicher 720 Anweisung(en) 719 und/oder Daten 721 speichern, die durch den Prozessor 702 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip an den Prozessorbus 710 und den Speicher 720 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungshub (memory controller hub - „MCH“) 716 beinhalten, und der Prozessor 702 kann mit dem MCH 716 über den Prozessorbus 710 kommunizieren. In mindestens einer Ausführungsform kann der MCH 716 einen Speicherpfad mit hoher Bandbreite 718 zum Speicher 720 zur Anweisungs- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 Datensignale zwischen dem Prozessor 702, dem Speicher 720 und anderen Komponenten im Computersystem 700A leiten und Datensignale zwischen dem Prozessorbus 710, dem Speicher 720 und einer System-E/A 722 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogikchip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 über einen Speicherpfad mit hoher Bandbreite 718 an den Speicher 720 gekoppelt sein und die Grafik-/Videokarte 712 kann an den MCH 716 über eine Verbindung eines beschleunigten Grafikports (Accelerated Graphics Port - „AGP“) 714 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 700A die System-E/A 722 verwenden, die ein proprietärer Hubschnittstellenbus ist, um den MCH 716 an den E/A-Steuerungshub (I/O controller hub - „ICH“) 730 zu koppeln. In mindestens einer Ausführungsform kann der ICH 730 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zum Verbinden von Peripheriegeräten mit dem Speicher 720, dem Chipsatz und dem Prozessor 702 beinhalten. Beispiele können ohne Einschränkung eine Audiosteuerung 729, einen Firmware-Hub („Flash-BIOS“) 728, einen drahtlosen Sendeempfänger 726, einen Datenspeicher 724, eine ältere E/A-Steuerung 723, die Benutzereingabe- und Tastaturschnittstellen 725 enthält, einen seriellen Erweiterungsport 727, wie etwa einen Universal-Serial-Bus („USB“), und eine Netzsteuerung 734 beinhalten. Datenspeicher 724 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speichervorrichtung oder eine andere Massenspeichereinrichtung umfassen.
7B ist ein Blockdiagramm, das eine elektronische Vorrichtung zur Verwendung eines Prozessors 710 veranschaulicht, um ein Kühlungssystem mit anpassbaren Rippen, wie hierin beschrieben zu unterstützen und/oder zu ermöglichen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 700B beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine andere geeignete elektronische Vorrichtung sein. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 700B eine oder mehrere Komponenten enthalten, die Verarbeitungsaspekte für das Kühlungssystem mit anpassbaren Rippen unterstützen.
In mindestens einer Ausführungsform kann das System 700B ohne Einschränkung einen Prozessor 710 beinhalten, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 710 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1°C-Busses, eines Systemverwaltungsbusses (System Management Bus - „SMBus“), eines Busses mit geringer Pin-Anzahl (Low Pin Count - LPC), einer seriellen Peripherieschnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines universellen seriellen Busses („USB“) (Versionen 1, 2, 3) oder eines Busses eines universellen asynchronen Empfänger/Senders (Universal Asynchronous Receiver/Transmitter- „UART“). In mindestens einer Ausführungsform zeigt 7B ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 7B ein beispielhaftes System auf einem Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in 7B veranschaulichten Vorrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (wie PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten der 7B unter Verwendung von Compute-Express-Link-(CXL-)Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 7B Folgendes beinhalten: ein Display 724, einen Touchscreen 725, ein Touchpad 730, eine Nahfeldkommunikationseinheit (Near Field Communications - „NFC“) 745, einen Sensorhub 740, einen Wärmesensor 746, einen Express-Chipsatz („EC“) 735, ein Trusted-Platform-Modul („TPM“) 738, BIOS-/Firmware-/Flash-Speicher („BIOS, FW Flash“) 722, ein DSP 760, ein Laufwerk 720, wie etwa ein Festkörperlaufwerk (Solid State Disk - „SSD“) oder ein Festplattenlaufwerk (Hard Disk Drive - „HDD“), eine drahtlose lokale Netzwerkeinheit (local area network - „WLAN“) 750, eine Bluetooth-Einheit 752, eine drahtlose Weitbereichsnetzwerkeinheit (Wireless Wide Area Network - „WWAN“) 756, ein globales Positionsbestimmungssystem (GPS) 755, eine Kamera („USB 3.0-Kamera“) 754, wie etwa eine USB 3.0-Kamera und/oder eine Speichereinheit mit doppelter Datenrate bei niedriger Leistung (Low Power Double Data Rate - „LPDDR“) („LPDDR3“) 715, die zum Beispiel im LPDDR3-Standard umgesetzt ist. Diese Komponenten können in jeder geeigneten Weise umgesetzt werden.
In mindestens einer Ausführungsform können andere Komponenten kommunikativ an den Prozessor 710 durch die vorstehend erörterten Komponenten gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 741, Umgebungslichtsensor (Ambient Light Sensor - „ALS“) 742, ein Kompass 743 und ein Gyroskop 744 kommunikativ an den Sensorhub 740 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 739, ein Lüfter 737, eine Tastatur 746 und ein Touchpad 730 kommunikativ an den EC 735 gekoppelt sein. In mindestens einer Ausführungsform können der Lautsprecher 763, die Kopfhörer 764 und das Mikrofon („mic“) 765 kommunikativ an eine Audioeinheit („Audiocodec und Klasse-D-Verstärker“) 762 gekoppelt sein, die wiederum kommunikativ an den DSP 760 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 764 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 757 kommunikativ an die WWAN-Einheit 756 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 750 und die Bluetooth-Einheit 752 sowie die WWAN-Einheit 756 in einem Formfaktor der nächsten Generation (Next Generation Form Factor-„NGFF“) umgesetzt sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann die Ableitungs- und/oder Trainingslogik x615 im System aus 7B für Ableitungs- oder Vorhersagevorgänge verwendet werden, die mindestens teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsvorgängen für neuronale Netzwerke, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet wurden.
7C veranschaulicht ein Computersystem 700C gemäß mindestens einer Ausführungsform, das die intelligente Steuerung eines Kühlungssystems mit anpassbaren Rippen, wie hierin beschrieben, unterstützt und/oder ermöglicht. In mindestens einer Ausführungsform beinhaltet das Computersystem 700C ohne Einschränkung einen Computer 771 und einen USB-Stick 770 beinhalten. In mindestens einer Ausführungsform kann der Computer 771 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform beinhaltet der Computer 771 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 770 ohne Einschränkung eine Verarbeitungseinheit 772, eine USB-Schnittstelle 774 und eine USB-Schnittstellenlogik 773. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 772 ein(e) beliebige(s/r) Anweisungsausführungssystem, -apparat oder -vorrichtung sein, das/der/die dazu in der Lage ist, Anweisungen auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 772 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst die Verarbeitungseinheit oder -kern 772 eine anwendungsspezifische integrierte Schaltung („ASIC“), die zum Durchführen beliebiger Mengen und Typen von Operationen optimiert ist, die mit Maschinenlernen verbunden sind. Zum Beispiel ist in mindestens einer Ausführungsform der Verarbeitungskern 772 eine Tensor-Verarbeitungseinheit (tensor processing unit - „TPC“), die optimiert ist, um Ableitungsoperationen des maschinellen Lernens durchzuführen. In mindestens einer Ausführungsform ist der Verarbeitungskern 772 eine Bildverarbeitungseinheit (vision processing unit - „VPU“), die optimiert ist, um Operationen maschinelles Sehen und der Ableitung durch maschinelles Lernen durchzuführen.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 774 ein beliebiger Typ von USB-Stecker oder USB-Buchse sein. Zum Beispiel ist in mindestens einer Ausführungsform die USB-Schnittstelle 774 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 774 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 773 eine beliebige Menge und Art von Logik beinhalten, die es der Verarbeitungseinheit 772 ermöglicht, mit Vorrichtungen (wie Computer 771) über den USB-Anschluss 774 zu kommunizieren.
Inferenz- und/oder Trainingslogik 615, wie in 6B und 6C beschrieben, wird verwendet, um Inferenzieren und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen auszuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann die Ableitungs- und/oder Trainingslogik 615 im System aus 7C für Ableitungs- oder Vorhersagevorgänge verwendet werden, die mindestens teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsvorgängen für neuronale Netzwerke, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet wurden.
8 veranschaulicht ein weiteres Beispiel eines Computersystems 800 gemäß mindestens einer Ausführungsform, um verschiedene Prozesse und Verfahren für ein Kühlungssystem mit anpassbaren Rippen zu implementieren, die in dieser Offenbarung beschrieben werden. In mindestens einer Ausführungsform beinhaltet das Computersystem 800 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 802, die mit einem Kommunikationsbus 810 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder eines anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokolls, implementiert ist. In mindestens einer Ausführungsform beinhaltet das Computersystem 800 ohne Einschränkung einen Hauptspeicher 804 und eine Steuerlogik (wie implementiert als Hardware, Software oder eine Kombination davon), und Daten werden im Hauptspeicher 804 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 822 eine Schnittstelle zu anderen Rechenvorrichtungen und Netzwerken bereit, um Daten von anderen Systemen von Computersystem 800 zu empfangen und an diese zu übermitteln.
In mindestens einer Ausführungsform beinhaltet das Computersystem 800 in mindestens einer Ausführungsform ohne Einschränkung Eingabevorrichtungen 808, ein Parallelverarbeitungssystem 812 und Anzeigevorrichtungen 806, die unter Verwendung einer Kathodenstrahlröhre (cathode ray tube - „CRT“), Flüssigkristallanzeige (liquid crystal display - „LCD“), Leuchtdiode (light emitting diode - „LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien umgesetzt sein können. In mindestens einer Ausführungsform wird eine Benutzereingabe von Eingabevorrichtungen 808 empfangen, wie etwa Tastatur, Maus, Touchpad, Mikrofon und mehr. In mindestens einer Ausführungsform kann sich jedes der vorstehenden Module auf einer einzigen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsvorgänge durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind wie vorher zum Beispiel in Bezug auf die 6A-C diskutiert. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachfolgend in Verbindung mit den 6A-C bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 8 für Inferenzier- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzwerks, Funktionen und/oder Architekturen des neuronalen Netzwerks oder hierin beschriebenen Anwendungsfällen des neuronalen Netzwerks berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 8 für Inferenzier- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzwerks, Funktionen und/oder Architekturen des neuronalen Netzwerks oder hierin beschriebenen Anwendungsfällen des neuronalen Netzwerks berechnet wurden.
9A veranschaulicht eine beispielhafte Architektur, bei der eine Vielzahl von GPUs 910-913 mit einer Vielzahl von Mehrkernprozessoren 905-906 über Hochgeschwindigkeitsverbindungen 940-943 (wie Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverknüpfungen 940-943 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. Verschiedene Zusammenschaltungsprotokoll können verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 910-913 über Hochgeschwindigkeitsverbindungen 929-930 miteinander verbunden, die unter Verwendung derselben oder anderer Protokolle/Verbindungen als denen, die für die Hochgeschwindigkeitsverbindungen 940-943 verwendet werden, umgesetzt sein können. In ähnlicher Weise können zwei oder mehr Mehrkernprozessoren 905-906 über eine Hochgeschwindigkeitsverknüpfung 928 verbunden sein, bei der es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 9A dargestellten Systemkomponenten über dieselben Protokolle/Verknüpfungen (wie über eine gemeinsame Zwischenverbindungsstruktur) abgewickelt werden.
In einer Ausführungsform ist jeder Mehrkernprozessor 905-906 über Speicherzusammenschaltungen 926-927 kommunikativ mit einem Prozessorspeicher 901-902 gekoppelt, und jede GPU 910-913 ist über GPU-Speicherzusammenschaltungen 950-953 kommunikativ mit dem GPU-Speicher 920-923 gekoppelt. Die Speicherzusammenschaltungen 926-927 und 950-953 können gleiche oder verschiedene Speicherzugriffstechnologien verwenden. Bei den Prozessorspeichern 901-902 und den GPU-Speichern 920-923 kann es sich beispielsweise und ohne Einschränkung um flüchtige Speicher, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (wie GDDR5, GDDR6) oder Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM), und/oder um nichtflüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, handeln. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 901-902 flüchtiger Speicher sein und ein anderer Abschnitt nichtflüchtiger Speicher sein (wie unter Verwendung einer Speicherhierarchie mit zwei Levels (two-level memory - 2LM)).
Wie unten beschrieben, können verschiedene Prozessoren 905-906 und GPUs 910-913 zwar physisch mit einem bestimmten Speicher 901-902 bzw. 920-923 gekoppelt sein, doch kann eine einheitliche Speicherarchitektur implementiert werden, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. In mindestens einer Ausführungsform können die Prozessorspeicher 901-902 jeweils 64 GB Systemspeicheradressraum und die GPU-Speicher 920-923 jeweils 32 GB Systemspeicheradressraum beinhalten (was in diesem Beispiel einen adressierbaren Gesamtspeicher von 256 GB ergibt).
Wie an anderer Stelle in dieser Offenbarung erörtert, können zumindest Durchflussmengen und zugehörige Temperaturen für eine erste Ebene eines intelligenten Lernsystems, wie ein neuronales Netzwerksystem, festgelegt werden. Da die erste Ebene die früheren Daten repräsentiert, stellt sie auch eine kleinere Teilmenge der Daten dar, die zur Verbesserung des Systems durch Neutrainieren des Systems zur Verfügung stehen können. Das Testen und Trainieren kann unter Verwendung mehrerer Prozessoreinheiten parallel ausgeführt werden, so dass das intelligente Lernsystem robust ist. Es kann eine Architektur, wie in 9A, verwendet werden. Wenn die Konvergenz für das intelligente Lernsystem erreicht ist, wird eine Anzahl von Datenpunkten und die Daten in den Datenpunkten, die zur Erreichung der Konvergenz verwendet wurden, notiert. Die Daten und Datenpunkte können zur Steuerung eines Kühlungssystems mit anpassbaren Rippen verwendet werden, wie beispielsweise in 2A-5 beschrieben.
9B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Mehrkernprozessor 907 und einem Grafikbeschleunigungsmodul 946 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 946 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 940 an den Prozessor 907 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 946 auf einem selben Gehäuse oder Chip wie der Prozessor 907 integriert sein.
In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 907 eine Vielzahl von Kernen 960A-960D, jeder mit einem Adressenübersetzungspuffer 961A-961 D und einem oder mehreren Zwischenspeichern 962A-962D. In mindestens einer Ausführungsform können die Kerne 960A-960D verschiedene andere Komponenten zum Ausführen von Anweisungen und zum Verarbeiten von Daten beinhalten, die nicht gezeigt sind. Die Zwischenspeicher 962A-962D können Zwischenspeicher der Ebene 1 (L1) und der Ebene 2 (L2) beinhalten. Außerdem können ein oder mehrere gemeinsam genutzte Caches 956 in den Caches 962A-962D beinhaltet sein und von Sätzen von Kernen 960A-960D gemeinsam genutzt werden. In mindestens einer Ausführungsform beinhaltet eine Ausführungsform des Prozessors 907 24 Kerne, jeder mit einem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 907 und das Grafikbeschleunigungsmodul 946 sind mit dem Systemspeicher 914 verbunden, der die Prozessorspeicher 901-902 der 9A beinhalten kann.
Die Kohärenz für Daten und Anweisungen, die in verschiedenen Zwischenspeichern 962A-962D, 956 und dem Systemspeicher 914 gespeichert sind, wird über eine Kommunikation zwischen den Kernen über einen Kohärenzbus 964 aufrechterhalten. In mindestens einer Ausführungsform kann jeder Cache eine Cache-Kohärenzlogik/-schaltung aufweisen, die damit verbunden ist, um als Reaktion auf detektierte Lese- oder Schreibvorgänge in konkreten Cache-Zeilen über den Kohärenzbus 964 zu kommunizieren. In einer Umsetzung wird ein Zwischenspeicher-Abhörprotokoll über den Kohärenzbus 964 umgesetzt, um Zwischenspeicher-Zugriffe abzuhören.
In einer Ausführungsform ist das Grafikbeschleunigungsmodul 946 über eine Proxy-Schaltung 925 kommunikativ mit dem Kohärenzbus 964 gekoppelt, so dass das Grafikbeschleunigungsmodul 946 als Peer der Kerne 960A-960D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt eine Schnittstelle 935 eine Anbindung zur Proxy-Schaltung 925 über eine Hochgeschwindigkeitsverbindung 940 (wie einen PCIe-Bus, NVLink usw.) bereit, und eine Schnittstelle 937 verbindet das Grafikbeschleunigungsmodul 946 mit der Verbindung 940.
In einer Implementierung stellt eine Beschleunigerintegrationsschaltung 936 Cache-Verwaltung, Speicherzugriff, Kontextmanagement und Unterbrechungsmanagement für eine Vielzahl von Grafikverarbeitungsengines 931, 932, N des Grafikbeschleunigungsmoduls 946 bereit. Die Grafikverarbeitungsengines 931, 932, N können jeweils eine separate Grafikverarbeitungsengine (GPU) beinhalten. Alternativ dazu können die Grafikverarbeitungsengines 931, 932, N verschiedene Arten von Grafikverarbeitungsengines innerhalb einer GPU beinhalten, wie Grafikausführungseinheiten, Medienverarbeitungsengines (wie Videocodierer/-decoder), Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 946 eine GPU mit einer Vielzahl von Grafikverarbeitungsengines 931-932, N sein, oder die Grafikverarbeitungsengines 931-932, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Leitung oder einem Chip integriert sind. Die vorstehende Bestimmung des Rekonstruktionsparameters und des Rekonstruktionsalgorithmus kann auch in den GPUs 931-N von 9B durchgeführt werden.
In einer Ausführungsform beinhaltet die Beschleunigerintegrationsschaltung 936 eine Speicherverwaltungseinheit (memory management unit - MMU) 939 zum Durchführen verschiedener Speicherverwaltungsfunktionen, wie etwa Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle zum Zugreifen auf den Systemspeicher 914. Die MMU 939 kann auch einen Adressenübersetzungspuffer (TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. In einer Ausführungsform speichert ein Cache 938 Befehle und Daten für einen effizienten Zugriff durch die Grafikverarbeitungsengines 931-932, N. In einer Ausführungsform werden die im Cache 938 und in den Grafikspeichern 933-934, M gespeicherten Daten mit den Core-Caches 962A-962D, 956 und dem Systemspeicher 914 kohärent gehalten. Wie bereits erwähnt, kann dies über die Proxy-Schaltung 925 im Namen des Cache 938 und der Speicher 933-934, M erfolgen (wie das Senden von Aktualisierungen an den Cache 938 im Zusammenhang mit Modifikationen/Zugriffen auf Cache-Leitungen in den Prozessor-Caches 962A-962D, 956 und das Empfangen von Aktualisierungen vom Cache 938).
Ein Satz von Registern 945 speichert Kontextdaten für Threads, die von Grafikverarbeitungsengines 931-932, N ausgeführt werden, und eine Kontextverwaltungsschaltung 948 verwaltet Thread-Kontexte. In mindestens einer Ausführungsform kann die Kontextverwaltungsschaltung 948 Operationen zum Speichern und Wiederherstellen von Kontexten verschiedener Threads bei Kontextwechseln durchführen (wie wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsengine ausgeführt werden kann). In mindestens einer Ausführungsform kann die Kontextverwaltungsschaltung 948 bei einem Kontextwechsel die aktuellen Registerwerte in einer bestimmten Region im Speicher speichern (wie sie durch einen Kontextzeiger identifiziert wird). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 947 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungsengine 931 durch die MMU 939 in reale/physikalische Adressen im Systemspeicher 914 übersetzt. Eine Ausführungsform der Beschleunigerintegrationsschaltung 936 unterstützt mehrere (wie 4, 8, 16) Grafikbeschleunigermodule 946 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 946 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 907 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der Ressourcen der Grafikverarbeitungsengines 931-932, N mit mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen basierend auf den Verarbeitungsanforderungen und den mit den VMs und/oder Anwendungen verbundenen Prioritäten zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleunigerintegrationsschaltung 936 als Brücke zu einem System für das Grafikbeschleunigungsmodul 946 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Außerdem kann die Beschleunigerintegrationsschaltung 936 Virtualisierungseinrichtungen für einen Hostprozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsengines 931-932, N, Unterbrechungen und Speicherverwaltung zu verwalten.
Da Hardwareressourcen der Grafikverarbeitungsengines 931-932, N ausdrücklich einem realen Adressbereich zugeordnet sind, den der Hostprozessor 907 sieht, kann ein beliebiger Hostprozessor diese Ressourcen direkt unter Verwendung eines effektiven Adresswerts ansteuern. Eine Funktion der Beschleunigerintegrationsschaltung 936 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungsengines 931-932, N, sodass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 933-934, M mit jeder der Grafikverarbeitungsengines 931-932, N gekoppelt. In den Grafikspeichern 933-934, M werden Anweisungen und Daten gespeichert, die von jeder der Grafikverarbeitungsengines 931-932, N verarbeitet werden. Bei den Grafikspeichern 933-934, M kann es sich um flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (wie GDDR5, GDDR6) oder HBM und/oder um nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram handeln.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Verknüpfung 940 Verzerrungstechniken verwendet, um sicherzustellen, dass die in den Grafikspeichern 933-934, M gespeicherten Daten von den Grafikverarbeitungsengines 931-932, N am häufigsten und von den Kernen 960A-960D nicht (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Verzerrungsmechanismus, die von den Kernen (und möglicherweise nicht von den Grafikverarbeitungsengines 931-932, N) benötigten Daten in den Caches 962A-962D, 956 der Kerne und im Systemspeicher 914 zu halten.
9C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der eine Beschleunigerintegrationsschaltung 936 in einen Prozessor 907 integriert ist, um die intelligente Steuerung eines Kühlungssystems mit anpassbaren Rippen zu ermöglichen und/oder zu unterstützen, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Zumindest in dieser Ausführungsform kommunizieren die Grafikverarbeitungsengines 931-932, N direkt über die Hochgeschwindigkeitsverbindung 940 mit der Beschleunigerintegrationsschaltung 936 über die Schnittstelle 937 und die Schnittstelle 935 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleunigerintegrationsschaltung 936 kann dieselben Operationen ausführen, wie sie in 9B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 964 und den Caches 962A-962D, 956 befindet. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, die ein Programmiermodell für dedizierte Prozesse (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung) beinhalten, die Programmiermodelle, die durch die Beschleunigerintegrationsschaltung 936 gesteuert werden, und Programmiermodelle beinhalten können, die durch das Grafikbeschleunigungsmodul 946 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsengines 931-932, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzigen Betriebssystem bestimmt. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsengines 931-932, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition bereitgestellt wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungsengines 931-932, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsengines 931-932, N zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Einzelpartitionssystemen ohne einen Hypervisor gehören die Grafikverarbeitungsengines 931-932, N einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsengines 931-932, N virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 946 oder eine einzelne Grafikverarbeitungsengine 931-932, N ein Prozesselement unter Verwendung eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 914 gespeichert und sind unter Verwendung von in dieser Schrift beschriebenen effektiven Adress-zu-Real-Adressübersetzungsmethoden ansteuerbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein umsetzungsspezifischer Wert sein, der einem Hostprozess beim Registrieren seines Kontexts bei der Grafikverarbeitungsengine 931-932, N (d. h. das Aufrufen der Systemsoftware, um ein Prozesselement zu einer verlinkten Prozesselementliste hinzuzufügen) bereitgestellt wird. In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandies ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
9D veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 990 zur Ermöglichung und/oder Unterstützung der intelligenten Steuerung eines Kühlungssystems mit anpassbaren Rippen gemäß mindestens einer Ausführungsform der hierin enthaltenen Offenbarung. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 936. Der effektive Adressbereich 982 der Anwendung innerhalb des Systemspeichers 914 speichert Prozesselemente 983. In einer Ausführungsform werden die Prozesselemente 983 als Reaktion auf GPU-Aufrufe 981 von Anwendungen 980 gespeichert, die auf dem Prozessor 907 ausgeführt werden. Ein Prozesselement 983 enthält einen Prozesszustand für die entsprechende Anwendung 980. Ein im Prozesselement 983 enthaltener Arbeitsdeskriptor (work descriptor - WD) 984 kann eine einzelne Aufgabe sein, die von einer Anwendung angefordert wird, oder kann einen Verweis auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 984 ein Verweis auf eine Aufgabenanforderungswarteschlange im Adressbereich 982 einer Anwendung.
Das Grafikbeschleunigungsmodul 946 und/oder einzelne Grafikverarbeitungsengine 931-932, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 984 an ein Grafikbeschleunigungsmodul 946 zum Starten einer Aufgabe in einer virtualisierten Umgebung beinhaltet sein.
In mindestens einer Ausführungsform ist ein Programmiermodell mit dediziertem Prozess implementationsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 946 oder eine einzelne Grafikverarbeitungsengine 931. Da das Grafikbeschleunigungsmodul 946 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 936 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleunigerintegrationsschaltung 936 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 946 zugewiesen ist.
Im Betrieb ruft eine WD-Abrufeinheit 991 in einem Beschleunigerintegrations-Slice 990 den nächsten WD 984 ab, der eine Angabe der Arbeit beinhaltet, die durch eine oder mehrere Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 946 zu erledigen ist. Daten von dem WD 984 können in den Registern 945 gespeichert und von der MMU 939, der Unterbrechungsverwaltungsschaltung 947 und/oder der Kontextverwaltungsschaltung 948 wie veranschaulicht verwendet werden. Eine Ausführungsform der MMU 939 beinhaltet zum Beispiel eine Segment-/Seitenlaufschaltung zum Zugreifen auf Segment-/Seitentabellen 986 innerhalb des virtuellen Adressraums 985 eines OS. Die Unterbrechungsverwaltungsschaltung 947 kann Unterbrechungsereignisse 992 verarbeiten, die von dem Grafikbeschleunigungsmodul 946 empfangen wurden. Beim Durchführen von Grafikoperationen wird eine effektive Adresse 993, die durch eine Grafikverarbeitungsengine 931-932, N erzeugt wird, durch die MMU 939 in eine reale Adresse übersetzt.

In einer Ausführungsform wird ein selber Satz von Registern 945 für jede Grafikverarbeitungsengine 931-932, N und/oder Grafikbeschleunigungsmodul 946 dupliziert und kann durch einen Hypervisor oder ein Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 990 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerungsregister
2	Bereichszeiger für Scheduler-Prozesse der realen Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragslimit
6	Zustandsregister
7	Logische Partitions-ID
8	Hypervisor-Beschleunigungsnutzungsdatensatzzeiger der realen Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Durch Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontext Speichern/Wiederherstellen-Zeiger der effektiven Adresse (EA)
3	Beschleunigernutzungsdatensatzzeiger der virtuellen Adresse (VA)
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jedes WD 984 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 946 und/oder die Grafikverarbeitungsengines 931-932, N. Es enthält alle Informationen, die von einer Grafikverarbeitungsengine 931-932, N zur Ausführung von Prozessen benötigt werden, oder es kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange für abzuschließende Prozesse eingerichtet hat.
9E zeigt zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 998, in dem eine Prozesselementliste 999 gespeichert ist. Auf den realen Adressbereich 998 des Hypervisors kann über einen Hypervisor 996 zugegriffen werden, der Grafikbeschleunigungsmodulengine für das Betriebssystem 995 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 946 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 946 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geslicete gemeinsame Nutzung und grafikgeleitete gemeinsame Nutzung.
In diesem Modell gehört dem Systemhypervisor 996 das Grafikbeschleunigungsmodul 946 und er stellt seine Funktion allen Betriebssystemen 995 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 946 die Virtualisierung durch den Systemhypervisor 996 unterstützen kann, muss das Grafikbeschleunigungsmodul 946 die folgenden Bedingungen erfüllen: 1) Eine Anforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 946 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Das Grafikbeschleunigungsmodul 946 garantiert, dass die Anforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 946 stellt die Möglichkeit bereit, die Verarbeitung eines Prozesses vorzuziehen. 3) Das Grafikbeschleunigungsmodul 946 muss die Fairness zwischen den Prozessen garantieren, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform ist es erforderlich, dass die Anwendung 980 einen Systemaufruf des Betriebssystems 995 mit einem Grafikbeschleunigungsmodultyp 946, einem Arbeitsdeskriptor (WD), einem Wert des Autoritätsmaskenregisters (authority mask register - AMR) und einem KontextSicherungs-/-Wiederherstellungsbereichszeiger (context save/restore area pointer - CSRP) vornimmt. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 946 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 946 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD spezifisch für das Grafikbeschleunigungsmodul 946 formatiert und er kann in Form eines Befehls des Grafikbeschleunigungsmoduls 946, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, um durch das Grafikbeschleunigungsmodul 946 zu verrichtende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert einer Anwendung, die einen AMR einstellt. Wenn Umsetzungen der Beschleunigerintegrationsschaltung 936 und des Grafikbeschleunigungsmoduls 946 ein Benutzerberechtigungsmasken-Überschreibungsregister (User Authority Mask Override Register - UAMOR) nicht unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 996 kann optional einen derzeitigen Wert für ein Autoritätsmasken-Überschreibungsregister (Authority Mask Override Register - AMOR) anwenden, bevor ein AMR in dem Prozesselement 983 platziert wird. In mindestens einer Ausführungsform ist CSRP eines der Register 945, die eine effektive Adresse eines Bereichs im effektiven Adressraum 982 einer Anwendung für das Grafikbeschleunigungsmodul 946 zum Sichern und Wiederherstellen des Kontextzustands enthalten. In mindestens einer Ausführungsform ist dieser Zeiger, falls zwischen Aufgaben oder bei der Präemption einer Aufgabe kein Zustand gespeichert werden muss. In mindestens einer Ausführungsform kann der Kontextsicherungs-/Wiederherstellungsbereich im Systemspeicher gepinnt sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 995 verifizieren, ob die Anwendung 980 registriert ist und die Autorität zum Verwenden des Grafikbeschleunigungsmoduls 946 bekommen hat. Das Betriebssystem 995 ruft dann den Hypervisor 996 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - Parameter für Aufrufe vom Betriebssystem an den Hypervisor

1	Ein Arbeitsdeskriptor (WD)
2	Ein Authority Mask Register (AMR)-Wert (möglicherweise maskiert)
3	Ein Kontext Speichern/Wiederherstellen-Zeiger (CSRP) der effektiven Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (AURP) der virtuellen Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft der Hypervisor 996, ob sich das Betriebssystem 995 registriert hat und ihm die Berechtigung erteilt wurde, das Grafikbeschleunigungsmodul 946 zu verwenden. Der Hypervisor 996 setzt dann das Prozesselement 983 in eine verlinkte Prozesselementliste für eine entsprechende Art des Grafikbeschleunigungsmoduls 946. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen beinhalten. Tabelle 4 -Prozesselementinformationen

1	Ein Arbeitsdeskriptor (WD)
2	Ein Authority Mask Register (AMR)-Wert (möglicherweise maskiert).
3	Ein Kontext Speichern/Wiederherstellen-Zeiger (CSRP) der effektiven Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (AURP) der virtuellen Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Wert des Zustandsregisters (SR)
10	Eine logische Partitions-ID (LPID)
11	Ein Hypervisor-Beschleunigungsnutzungsdatensatzzeiger der realen Adresse (RA)
12	Speicherdeskriptorregister (Storage Descriptor Register - SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 945 der Beschleunigerintegrations-Slice 990.
Wie in 9F gezeigt, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressbereich ansteuerbar ist, der verwendet wird, um auf physische Prozessorspeicher 901-902 und GPU-Speicher 920-923 zuzugreifen. In dieser Implementierung verwenden Operationen, die auf den GPUs 910-913 ausgeführt werden, denselben virtuellen/effektiven Speicheradressbereich, um auf die Prozessorspeicher 901-902 zuzugreifen und umgekehrt, wodurch die Programmierbarkeit vereinfacht wird. In einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressbereichs dem Prozessorspeicher 901, ein zweiter Teil dem zweiten Prozessorspeicher 902, ein dritter Teil dem GPU-Speicher 920 usw. zugewiesen. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 901-902 und GPU-Speicher 920-923 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In einer Ausführungsform gewährleistet der Schaltkreis 994A-994E innerhalb einer oder mehrerer MMUs 939A-939E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Hostprozessoren (wie 905) und GPUs 910-913 und implementiert Verzerrungstechniken, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollten. Während mehrere Instanzen des Bias/Kohärenz-Management-Schaltkreises 994A-994E in 9F veranschaulicht sind, kann der Bias/Kohärenz-Schaltkreis innerhalb einer MMU eines oder mehrerer Hostprozessoren 905 und/oder innerhalb der Beschleunigerintegrationsschaltung 936 implementiert werden.
Eine Ausführungsform ermöglicht, dass der an die GPU angeschlossene Speicher 920-923 als Teil des Systemspeichers zugeordnet ist und auf ihn unter Verwendung der Technologie des gemeinsam genutzten virtuellen Speichers (shared virtual memory - SVM) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit der vollständigen Systemzwischenspeicherkohärenz verbunden sind. In mindestens einer Ausführungsform stellt eine Fähigkeit für den GPU-angeschlossenen Speicher 920-923, auf den Systemspeicher ohne lästigen Zwischenspeicherkohärenzaufwand zuzugreifen, eine vorteilhafte Betriebsumgebung für die GPU-Auslagerung bereit. Diese Anordnung ermöglicht es der Software des Hostprozessors 905, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne Aufwand von herkömmlichen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beziehen Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A-(memory mapped I/O - MMIO-)Zugriffe ein, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Zwischenspeicherkohärenzaufwände auf den GPU-angehängten Speicher 920-923 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Zwischenspeicherkohärenzaufwand eine effektive Schreibbandbreite erheblich verringern, die von einer GPU 910-913 gesehen wird. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Offload spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Verzerrung und Host-Prozessorverzerrung durch eine Verzerrungs-Tracker-Datenstruktur angetrieben. Zum Beispiel kann eine Verzerrungstabelle verwendet werden, bei der es sich um eine seitengranulare Struktur handeln kann (in mindestens einer Ausführungsform kann diese auf der Granularität einer Speicherseite gesteuert werden), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Verzerrungstabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 920-923 implementiert werden, mit oder ohne einen Verzerrungs-Cache in GPU 910-913 (wie zum Zwischenspeichern häufig/kürzlich verwendeter Einträge einer Verzerrungstabelle). Alternativ kann eine gesamte Verzerrungstabelle innerhalb einer GPU aufrechterhalten werden.
In mindestens einer Ausführungsform wird auf einen Verzerrungstabelleneintrag, der mit jedem Zugriff auf den GPU-angeschlossenen Speicher 920-923 verbunden ist, vor dem tatsächlichen Zugriff auf einen GPU-Speicher zugegriffen, was die folgenden Operationen verursacht. Zunächst werden lokale Anforderungen von GPU 910-913, die ihre Seite in der GPU-Verzerrung finden, direkt an einen entsprechenden GPU-Speicher 920-923 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite in der Host-Verzerrung finden, werden an den Prozessor 905 weitergeleitet (wie über eine Hochgeschwindigkeits-Verknüpfung, wie oben beschrieben). In einer Ausführungsform schließen Anforderungen von Prozessor 905, die eine angeforderte Seite in der Hostprozessor-Verzerrung finden, eine Anforderung wie eine normale Speicherlesung ab. Alternativ können Anfragen, die an eine GPU-verzerrte Seite gerichtet sind, an die GPU 910-913 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Hostprozessor-Verzerrung überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann die Verzerrung einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, durch einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Verzerrungszustands einen API-Aufruf (wie OpenCL), der wiederum den Gerätetreiber einer GPU aufruft, der wiederum eine Nachricht (oder einen Befehlsdeskriptor) an eine GPU sendet, um sie anzuweisen, einen Verzerrungszustand zu ändern und bei einigen Übergängen eine Operation zum Spülen des Cache in einem Host auszuführen. In mindestens einer Ausführungsform wird eine Cache-Flushing Operation für einen Übergang von einer Hostprozessor 905 Verzerrung zu einer GPU Verzerrung verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem bewirkt wird, dass GPU-verzerrte Seiten durch den Host-Prozessor 905 vorübergehend nicht zwischengespeichert werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 905 Zugriff von der GPU 910 anfordern, die den Zugriff sofort gewähren kann oder nicht. Um die Kommunikation zwischen dem Prozessor 905 und der GPU 910 zu verringern, ist es daher vorteilhaft sicherzustellen, dass GPU-verzerrte Seiten diejenigen sind, die von einer GPU aber nicht von dem Hostprozessor 905 benötigt werden und umgekehrt.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt.
10A veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die gemäß verschiedenen hierin beschriebenen Ausführungsformen unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, um ein Kühlungssystem mit anpassbaren Rippen, wie hierin beschrieben, zu unterstützen und/oder zu ermöglichen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Controller für periphere Schnittstellen oder Allzweckprozessorkerne.
10A ist ein Blockdiagramm, das eine integrierte Schaltung 1000A als beispielhaftes System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1000A einen oder mehrere Anwendungsprozessor(en) 1005 (wie CPUs), mindestens einen Grafikprozessor 1010 und kann zusätzlich einen Bildprozessor 1015 und/oder einen Videoprozessor 1020 beinhalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1000A eine Peripherie- oder Buslogik, die einen USB-Controller 1025, einen UART-Controller 1030, einen SPI/SDIO-Controller 1035 und einen I²S/I²C-Controller 1040 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 1000A eine Anzeigevorrichtung 1045 beinhalten, die an eine oder mehrere von einer High-Definition-Multimedia-Interface-(HDMI-)Steuerung 1050 und einer Mobile-Industry-Processor-Interface-(MIPI-)Anzeigeschnittstelle 1055 gekoppelt ist. In mindestens einer Ausführungsform kann die Speicherung durch ein Flash-Speicherteilsystem 1060 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1065 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform beinhalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1070.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 1000A zum Inferenzieren oder Vorhersagen von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
10B-10C veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die gemäß verschiedenen hierin beschriebenen Ausführungsformen unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, um ein Kühlungssystem mit anpassbaren Rippen, wie hierin beschrieben, zu unterstützen und/oder zu ermöglichen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Controller für periphere Schnittstellen oder Allzweckprozessorkerne.
10B-10C sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hierin beschriebenen Ausführungsformen veranschaulichen, um ein Kühlungssystem mit anpassbaren Rippen wie hierin beschrieben zu unterstützen und/oder zu ermöglichen.. In einem Beispiel können die Grafikprozessoren bei der intelligenten Steuerung eines Kühlungssystems mit anpassbaren Rippen eingesetzt werden, da es Mathematik-Engines gibt, die in der Lage sind, neuronale Netzwerke mit mehreren Ebenen schneller zu verarbeiten. 10B veranschaulicht einen beispielhaften Grafikprozessor 1010 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. 10C zeigt einen zusätzlichen beispielhaften Grafikprozessor 1040 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1010 aus 10A ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 1040 aus 10C ein Grafikprozessorkern mit höherer Rechenleistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1010, 1040 eine Variante des Grafikprozessors 1010 aus 10A sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1010 einen Vertex-Prozessor 1005 und einen oder mehrere Fragment-Prozessor(en) 1015A-1015N (wie 1015A, 1015B, 1015C, 1015D, bis 1015N-1 und 1015N). In mindestens einer Ausführungsform kann der Grafikprozessor 1010 derartig unterschiedliche Shader-Programme über getrennte Logik ausführen, dass der Vertex-Prozessor 1005 optimiert ist, um Operationen für Vertex-Shader-Programme auszuführen, während ein oder mehrere Fragmentprozessoren 1015A-1015N Shading-Operationen für Fragmente (wie Pixel) für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1005 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessor(en) 1015A-1015N Primitiv- und Vertexdaten, die durch den Vertexprozessor 1005 erzeugt wurden, um einen Bildspeicher zu produzieren, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform sind die Fragmentprozessor(en) 1015A-1015N zum Ausführen von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die zum Durchführen ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden können, wie es in einer Direct-3D-API bereitgestellt ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1010 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 1020A-1020B, Cache(s) 1025A-1025B und Schaltungszusammenschaltung(en) 1030A-1030B. In mindestens einer Ausführungsform stellen eine oder mehrere MMU(s) 1020A-1020B die Abbildung von virtuellen auf physische Adressen für den Grafikprozessor 1010 bereit, einschließlich für den Vertexprozessor 1005 und/oder die Fragmentprozessor(en) 1015A-1015N, der/die auf in Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können, zusätzlich zu den in einem oder mehreren Cache(s) 1025A-1025B gespeicherten Vertex- oder Bild-/Texturdaten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1020A-1020B mit anderen MMUs innerhalb des Systems synchronisiert werden, was eine oder mehrere MMUs beinhaltet, die derartig mit einem oder mehreren Anwendungsprozessoren 1005, Bildprozessoren 1015 und/oder Videoprozessoren 1020 aus 10A verbunden sind, dass jeder Prozessor 1005-1020 an einem gemeinsam genutzten oder einheitlichen virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen es eine oder mehrere Schaltungszusammenschaltung(en) 1030A-1030B dem Grafikprozessor 1010, entweder über einen internen Bus des SoC oder über eine direkte Verbindung Schnittstellen mit anderen IP-Kernen innerhalb des SoC zu bilden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1040 eine oder mehrere MMU(s) 1020A-1020B, Cache(s) 1025A-1025B und die Zusammenschaltung(en) 1030A-1030B des Grafikprozessors 1010 von 10A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1040 einen oder mehrere Shader-Kerne 1055A-1055N (wie 1055A, 1055B, 1055C, 1055D, 1055E, 1055F, bis 1055N-1 und 1055N), die eine einheitliche Shader-Kern-Architektur bereitstellt, in der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1040 einen Zwischenkern-Task-Verwalter 1045, der als Thread-Zuteiler fungiert, um Ausführungs-Threads einem oder mehreren Shader-Kernen 1055A-1055N zuzuteilen, sowie eine Kachelungseinheit 1058 zum Beschleunigen von Kachelungsoperationen für das kachelbasierte Rendering, bei dem Rendering-Operationen für eine Szene in dem Bildraum unterteilt werden, um zum Beispiel die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 10A und/oder 10B für Inferenzier- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzwerks, Funktionen und/oder Architekturen des neuronalen Netzwerks oder hierin beschriebenen Anwendungsfällen des neuronalen Netzwerks berechnet wurden.
10D-10E veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß den hierin beschriebenen Ausführungsformen zur Unterstützung und/oder Ermöglichung eines Kühlungssystems mit anpassbaren Rippen, wie hierin beschrieben. 10D veranschaulicht einen Grafikkern 1000D, der in mindestens einer Ausführungsform im Grafikprozessor 1010 von 10A enthalten sein kann und ein einheitlicher Shader-Kern 1055A-1055N wie in 10C sein kann. 10B veranschaulicht eine hochparallele Allzweck-Grafikverarbeitungseinheit 1030, die in mindestens einer Ausführungsform zum Einsatz auf einem Mehrchipmodul geeignet ist.
In mindestens einer Ausführungsform kann der Grafikkern 1000D mehrere Slices 1001A-1001 N oder eine Partition für jeden Kern beinhalten, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1000D beinhalten. Die Slices 1001A-1001 N können eine Unterstützungslogik beinhalten, die einen lokalen Anweisungszwischenspeicher 1004A-1004N, einen Thread-Planer 1006A-1006N, einen Thread-Verteiler 1008A-1008N und einen Satz von Registern 1010A-1010N beinhaltet. In mindestens einer Ausführungsform können die Slices 1001A-1001 N einen Satz zusätzlicher Funktionseinheiten (AFUs, additional function units, 1012A-1012N), Gleitkommaeinheiten (FPU, floating-point units, 1014A-1014N), ganzzahlige arithmetische Logikeinheiten (ALUs, arithmetic logic units, 1016-1016N), Adressberechnungseinheiten (ACU, address computational unit, 1013A-1013N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPU, double-precision floating-point unit, 1015A-1015N) und Matrixverarbeitungseinheiten (MPU, matrix processing unit, 1017A-1017N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 1014A-1014N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1015A-1015N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1016A-1016N Integeroperationen mit variabler Genauigkeit mit 8-Bit-, 16-Bit- und 32-Bit-Genauigkeit durchführen und für Operationen mit gemischter Genauigkeit konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1017A-1017N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, beinhaltend Gleitkomma- und 8-Bit-Integeroperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1017A-1017N eine Vielzahl von Matrixoperationen ausführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, was die Unterstützung einer beschleunigten allgemeinen Matrix-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM) beinhaltet. In mindestens einer Ausführungsform können die AFUs 1012A-1012N zusätzliche logische Operationen ausführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (wie Sinus, Kosinus usw.).
Wie an anderer Stelle in dieser Offenbarung erörtert, kann die Inferenz- und/oder Trainingslogik 615 (auf die zumindest in 6B, 6C Bezug genommen wird) verwendet werden, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen auszuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Grafikkern 10000 zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
11A ist ein Blockdiagramm, das ein Computersystem 1100A gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet das Rechensystem 1100A ein Verarbeitungsteilsystem 1101, das einen oder mehrere Prozessor(en) 1102 und einen Systemspeicher 1104 aufweist, die über einen Zusammenschaltungspfad kommunizieren, der einen Speicher-Hub 1105 beinhalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1105 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1102 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1105 über eine Kommunikationsverknüpfung 1106 mit einem E/A-Teilsystem 1111 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Teilsystem 1111 einen E/A-Hub 1107, der es dem Rechensystem 1100A ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 1108 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1107 es einer Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 1102 enthalten sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtung(en) 1110A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere mit dem E/A-Hub 1107 gekoppelte Anzeigevorrichtung(en) 1110A eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1101 einen oder mehrere parallele(n) Prozessor(en) 1112, der/die über einen Bus oder eine andere Verknüpfung 1113 mit dem Speicher-Hub 1105 gekoppelt ist/sind. In mindestens einer Ausführungsform kann die Verknüpfung 1113 eine beliebige Anzahl von standardbasierten Verknüpfungstechnologien oder Protokollen sein, wie PCI Express, aber nicht darauf beschränkt, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1112 ein rechenintensives Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Rechenkernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa ein MIC-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 1112 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtungen 1110A ausgeben kann, die über den E/A-Hub 1107 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessoren 1112 auch einen Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtungen 111 0B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1114 mit dem E/A-Hub 1107 verbunden sein, um einen Speichermechanismus für das Rechensystem 1100A bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Schalter 1116 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 1107 und anderen Komponenten zu ermöglichen, wie etwa einem Netzwerkadapter 1118 und/oder einem drahtlosen Netzwerkadapter 1119, die in eine oder mehrere Plattformen integriert sein können, und verschiedenen anderen Vorrichtungen, die über eine oder mehrere Erweiterungsvorrichtungen 1120 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1118 ein Ethernet-Adapter oder ein anderer drahtgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzadapter 1119 eine oder mehrere Wi-Fi-, Bluetooth-, Nahfeldkommunikations- (NFC-) oder eine andere Netzvorrichtung beinhalten, die ein oder mehrere drahtlose Funkgeräte beinhaltet.
In mindestens einer Ausführungsform kann das Rechensystem 1100A weitere, nicht explizit dargestellte Komponenten beinhalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und so weiter, die ebenfalls mit dem I/O-Hub 1107 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 11A miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert werden, wie auf PCI (Peripheral Component Interconnect) basierende Protokolle (wie PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie NV-Link-Hochgeschwindigkeitsverknüpfung oder Verknüpfungsprotokolle.
In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1112 einen für die Grafik- und Videoverarbeitung optimierten Schaltkreis, der beispielsweise eine Schaltung für die Videoausgabe beinhaltet und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessoren 1112 eine Schaltung, die für eine universelle Verarbeitung optimiert ist. In mindestens einer Ausführungsform können Komponenten des Computersystems 1100A mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessoren 1112, Speicher-Hub 1105, Prozessoren 1102 und E/A-Hub 1107 in eine integrierte System-on-Chip-(SoC)-Schaltung integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 1100A in ein einzelnes Gehäuse integriert sein, um eine Konfiguration mit einem System in einem Gehäuse (system in package - SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 1100A in ein Multi-Chip-Modul (multi-chip module - MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 im System der 11A zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
PROZESSOREN
11B zeigt einen Parallelprozessor 1100B gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1100B unter Verwendung einer oder mehrerer integrierter Vorrichtungen, wie programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 11100B 100 eine Variante eines oder mehrerer Parallelprozessoren 1112, die in 11B gezeigt sind, gemäß einer beispielhaften Ausführungsform.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 1100B eine Parallelverarbeitungseinheit 1102. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 1102 eine E/A-Einheit 1104, welche die Kommunikation mit anderen Vorrichtungen ermöglicht, was andere Instanzen der Parallelverarbeitungseinheit 1102 beinhaltet. In mindestens einer Ausführungsform kann die E/A-Einheit 1104 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform verbindet sich die E/A-Einheit 1104 mit anderen Vorrichtungen über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa dem Speicher-Hub 1105. In mindestens einer Ausführungsform bilden Verbindungen zwischen dem Speicher-Hub 1105 und der E/A-Einheit 1104 eine Kommunikationsverbindung 1113. In mindestens einer Ausführungsform ist die E/A-Einheit 1104 mit einer Hostschnittstelle 1106 und einer Speicher-Crossbar 1116 verbunden, wobei die Hostschnittstelle 1106 Befehle empfängt, die auf die Ausführung von Verarbeitungsoperationen gerichtet sind, und die Speicher-Crossbar 1116 Befehle empfängt, die auf die Ausführung von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform kann die Hostschnittstelle 1106, wenn die Hostschnittstelle 1106 einen Befehlspuffer über die E/A-Einheit 1104 empfängt, Arbeitsoperationen anweisen, um diese Befehle an einem Front-End 1108 auszuführen. In mindestens einer Ausführungsform ist das Front-End 1108 mit einem Planer 1110 gekoppelt, der dazu konfiguriert ist, Befehle oder andere Arbeitselemente an ein Verarbeitungsclusterarray 1112 zu verteilen. In mindestens einer Ausführungsform stellt der Planer 1110 sicher, dass das Verarbeitungsclusterarray 1112 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungsclusterarray 1112 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 1110 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontrollerimplementierte Planer 1110 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungsarray 1112 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten zum Planen auf dem Verarbeitungsarray 1112 über eine von mehreren Doorbells für die Grafikverarbeitung nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann durch die Logik des Schedulers 1110 in einem Mikrocontroller, der den Scheduler 1110 beinhaltet, automatisch über das Verarbeitungsarray 1112 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 bis zu „N“ Verarbeitungscluster beinhalten (wie Cluster 1114A, Cluster 1114B bis Cluster 1114N). In mindestens einer Ausführungsform kann jeder Cluster 1114A-1114N des Verarbeitungsclusterarrays 1112 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1110 den Clustern 1114A-1114N des Verarbeitungsclusterarrays 1112 unter Verwendung verschiedener Planungs- und/oder Arbeitsverteilungsalgorithmen Arbeit zuweisen, die abhängig von der für jede Art von Programm oder Berechnung entstehenden Arbeitslasten variieren können. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 1110 gehandhabt werden oder kann teilweise durch die Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungsclusterarray 1112 konfiguriert ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 1114A-1114N des Verarbeitungsclusterarrays 1112 zum Verarbeiten unterschiedlicher Arten von Programmen oder zum Durchführen unterschiedlicher Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 so konfiguriert sein, dass es verschiedene Typen von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 1112 so konfiguriert, dass es Universal-Parallelberechnungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 Logik zum Ausführen von Verarbeitungstasks beinhalten, was das Filtern von Video- und/oder Audiodaten, das Durchführen von Modellierungsoperationen, beinhaltend Physikoperationen, und das Durchführen von Datentransformationen beinhaltet.
In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 1112 so konfiguriert, dass es Parallelgrafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 zusätzliche Logik beinhalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen auszuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 dazu konfiguriert sein, grafikverarbeitungsbezogene Shader-Programme auszuführen, wie Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1102 Daten aus dem Systemspeicher über die E/A-Einheit 1104 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (wie im Parallelprozessorspeicher 1122) gespeichert und anschließend in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1102 zum Ausführen der Grafikverarbeitung verwendet wird, kann der Scheduler 1110 so konfigurierbar sein, dass er ein Verarbeitungspensum in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1114A-1114N des Verarbeitungsclusterarrays 1112 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte des Verarbeitungsclusterarrays 1112 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung ausführen. In mindestens einer Ausführungsform kann ein erster Teil so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung ausführt, ein zweiter Teil kann so konfiguriert sein, dass er Tesselation und Geometrie-Shading ausführt, und ein dritter Teil kann so konfiguriert sein, dass er Pixel-Shading oder andere Operationen im Bildschirmraum ausführt, um ein gerendertes Bild für die Anzeige zu erzeugen, wenn eine Simulation der Ventilsteuerung für ein Kühlungssystem mit anpassbaren Rippen erforderlich ist. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1114A-1114N erzeugt wurden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 1114A-1114N übermittelt werden können.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1112 über den Scheduler 1110, der Befehle zur Definition von Verarbeitungsaufgaben vom Frontend 1108 erhält, auszuführende Verarbeitungsaufgaben empfangen. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten beinhalten, wie Oberflächen- (Patch-) Daten, Primitivdaten, Scheitelpunktdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (wie welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 1110 dazu konfiguriert sein, den Aufgaben entsprechende Indizes abzurufen, oder er kann Indizes vom Frontend 1108 empfangen. In mindestens einer Ausführungsform kann das Frontend 1108 so konfiguriert werden, dass sichergestellt wird, dass das Verarbeitungsclusterarray 1112 in einen gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (wie Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1102 mit einem Parallelprozessorspeicher 1122 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1122 über die Speicher-Crossbar 1116 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungsclusterarray 1112 sowie der E/A-Einheit 1104 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1116 über eine Speicherschnittstelle 1118 auf den parallelen Prozessorspeicher 1122 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1118 mehrere Partitionseinheiten (wie Partitionseinheit 1120A, Partitionseinheit 1120B bis Partitionseinheit 1120N) beinhalten, die jeweils mit einem Abschnitt (wie Speichereinheit) des parallelen Prozessorspeichers 1122 gekoppelt werden können. n mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1120A-1120N dazu konfiguriert, gleich einer Anzahl von Speichereinheiten zu sein, so dass eine erste Partitionseinheit 1120A eine entsprechende erste Speichereinheit 1124A aufweist, eine zweite Partitionseinheit 1120B eine entsprechende Speichereinheit 1124B aufweist und eine N-te Partitionseinheit 1120N eine entsprechende N-te Speichereinheit 1124N aufweist. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1120A-1120N möglicherweise nicht gleich einer Anzahl von Speichervorrichtungen.
In mindestens einer Ausführungsform können die Speichereinheiten 1124A-1124N verschiedene Typen von Speichervorrichtungen beinhalten, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie etwa synchroner Grafik-Direktzugriffsspeicher (SGRAM), darunter Grafik-Double-Data-Rate-(GDDR-)Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 1124A-1124N auch 3D-Stapelspeicher beinhalten, was Speicher mit hoher Bandbreite (high bandwidth memory - HBM) beinhaltet, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform können Renderziele, wie etwa Bildspeicher oder Texturkarten, über die Speichereinheiten 1124A-1124N gespeichert werden, was es den Partitionseinheiten 1120A-1120N ermöglicht, Teile jedes Renderziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 1122 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1122 zugunsten einer einheitlichen Speicherausgestaltung ausgeschlossen werden, die Systemspeicher in Verbindung mit lokalem Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 1114A-1114N des Verarbeitungsclusterarrays 1112 Daten verarbeiten, die in eine der Speichereinheiten 1124A-1124N innerhalb des Parallelprozessorspeichers 1122 geschrieben werden. In mindestens einer Ausführungsform kann die Speicher-Crossbar 1116 dazu konfiguriert sein, eine Ausgabe jedes Clusters 1114A-1114N an eine beliebige Partitionseinheit 1120A-1120N oder an einen anderen Cluster 1114A-1114N zu übertragen, die zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen können. In mindestens einer Ausführungsform kann jeder Cluster 1114A-1114N mit der Speicherschnittstelle 1118 über die Speicher-Crossbar 1116 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in sie zu schreiben. In mindestens einer Ausführungsform weist die Speicher-Crossbar 1116 eine Verbindung zur Speicherschnittstelle 1118 auf, um mit der E/A-Einheit 1104zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1122, wodurch Verarbeitungseinheiten innerhalb unterschiedlicher Verarbeitungscluster 1114A-1114N ermöglicht werden, um mit dem Systemspeicher oder einem anderen Speicher zu kommunizieren, der nicht lokal für die Parallelverarbeitungseinheit 1102 ist. In mindestens einer Ausführungsform kann die Speicher-Crossbar 1116 virtuelle Kanäle verwenden, um Verkehrsströme zwischen den Clustern 1114A-1114N und den Partitionseinheiten 1120A-1120N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1102 auf einer einzelnen Erweiterungskarte bereitgestellt sein oder mehrere Erweiterungskarten zusammengeschaltet sein. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 1102 dazu konfiguriert sein, zusammenzuarbeiten, selbst wenn unterschiedliche Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. In mindestens einer Ausführungsform können einige Instanzen der Parallelverarbeitungseinheit 1102 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1102 oder des parallelen Prozessors 1100B enthalten, in einer Reihe von Konfigurationen und Formfaktoren umgesetzt sein, was Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielekonsolen und/oder eingebettete Systeme beinhaltet, ohne darauf beschränkt zu sein.
11C ist ein Blockdiagramm einer Partitionseinheit 1120 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1120 eine Instanz einer der Partitionseinheiten 1120A-1120N aus 11B. In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 1120 einen L2-Zwischenspeicher 1121, eine Bildspeicherschnittstelle 1125 und eine Rasteroperationseinheit (raster operations unit - „ROP“) 1126. Der L2-Zwischenspeicher 1121 ist ein Lese-/Schreib-Zwischenspeicher, der dazu konfiguriert ist, Lade- und Speicheroperationen auszuführen, die von der Speicher-Crossbar 1116 und der ROP 1126 empfangen werden. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Zwischenspeicher 1121 zur Verarbeitung an die Bildspeicherschnittstelle 1125 ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 1125 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 1125 mit einer der Speichereinheiten im parallelen Prozessorspeicher verbunden, wie etwa den Speichereinheiten 1124A-1124N von 11B (wie im parallelen Prozessorspeicher 1122).
In mindestens einer Ausführungsform ist ROP 1126 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Blending usw. ausführt. In mindestens einer Ausführungsform gibt die ROP 1126 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert sind. In mindestens einer Ausführungsform beinhaltet die ROP 1126 Komprimierungslogik, um Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, zu komprimieren und Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden, zu dekomprimieren. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die von der ROP 1126 durchgeführte Komprimierungslogik kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. In mindestens einer Ausführungsform wird eine Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Pro-Kachel-Basis ausgeführt.
In mindestens einer Ausführungsform ist ROP 1126 in jedem Verarbeitungscluster (wie Cluster 1114A-1114N von 11B) und nicht in der Partitionseinheit 1120 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherkreuzschiene 1116 anstelle von Pixelfragmentdaten übermittelt. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Vorrichtung, wie einer oder mehreren Anzeigevorrichtungen 1110 aus 11, zur weiteren Verarbeitung durch Prozessor(en) 1102 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten im Parallelprozessor 1100B aus 11B weitergeleitet werden.
11D ist ein Blockdiagramm eines Verarbeitungsclusters 1114 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1114A-1114N aus 11B. In mindestens einer Ausführungsform können einer oder mehrere Verarbeitungscluster 1114 dazu konfiguriert sein, viele Threads parallel auszuführen, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das mit einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Data-(SIMD-)Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die dazu konfiguriert ist, Anweisungen an einen Satz von Verarbeitungsengines innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1114 über einen Pipelineverwalter 1132 gesteuert werden, der Verarbeitungsaufgaben an SIMT-Parallelprozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipelinemanager 1132 Anweisungen vom Scheduler 1110 von 11B und verwaltet die Ausführung dieser Anweisungen über einen Grafikmultiprozessor 1134 und/oder eine Textureinheit 1136. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1134 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1114 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafikmultiprozessors 1134 innerhalb eines Verarbeitungsclusters 1114 beinhaltet sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1134 Daten verarbeiten und eine Daten-Crossbar 1140 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen zu verteilen, was andere Shader-Einheiten beinhaltet. In mindestens einer Ausführungsform kann der Pipelinemanager 1132 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die über die Datenkreuzschiene 1140 zu verteilenden verarbeiteten Daten angibt.
In mindestens einer Ausführungsform kann jeder Grafikmultiprozessor 1134 innerhalb des Verarbeitungsclusters 1114 einen identischen Satz funktionaler Ausführungslogik beinhalten (wie arithmetische Logikeinheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik dazu in einer Pipeline konfiguriert sein, so dass neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann jede beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden Anweisungen, die an den Verarbeitungs-Cluster 1114 übertragen werden, einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsengines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1134 zugeordnet sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1134. In mindestens einer Ausführungsform können sich, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsengines beinhaltet, eine oder mehrere der Verarbeitungsengines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf befinden. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1134. In mindestens einer Ausführungsform kann die Verarbeitung, wenn eine Thread-Gruppe mehr Threads als Verarbeitungsengines innerhalb des Grafikmultiprozessors 1134 beinhaltet, über aufeinanderfolgende Taktzyklen durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen nebenläufig auf einem Grafik-Multiprozessor 1134 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikmultiprozessor 1134 einen internen Cache-Speicher zum Ausführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1134 auf einen internen Cache verzichten und einen Cache-Speicher (wie L1-Cache 1148) innerhalb des Verarbeitungsclusters 1114 verwenden. In mindestens einer Ausführungsform hat jeder Grafikmultiprozessor 1134 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (wie die Partitionseinheiten 1120A-1120N von 11B), die von allen Verarbeitungsclustern 1114 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1134 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann ein beliebiger Speicher, der zu der Parallelverarbeitungseinheit 1102 extern ist, als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet der Verarbeitungscluster 1114 mehrere Instanzen des Grafikmultiprozessors 1134, der gemeinsame Anweisungen und Daten gemeinsam nutzen kann, die im L1-Zwischenspeicher 1148 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1114 eine Speicherverwaltungseinheit („MMU“) 1145 beinhalten, die dazu konfiguriert ist, virtuelle Adressen physischen Adressen zuzuordnen. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1145 innerhalb der Speicherschnittstelle 1118 aus 11B befinden. In mindestens einer Ausführungsform beinhaltet die MMU 1145 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), der dazu verwendet wird, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden, sowie in mindestens einer Ausführungsform einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1145 Adressübersetzungspuffer (TLB) oder Zwischenspeicher beinhalten, die sich innerhalb des Grafikmultiprozessors 1134 oder des L1-Zwischenspeichers oder des Verarbeitungsclusters 1114 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um den Zugriff auf Oberflächendaten lokal zu verteilen und eine effiziente Verschachtelung der Anforderungen zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Hit oder Miss ist.
In mindestens einer Ausführungsform kann das Verarbeitungscluster 1114 so konfiguriert sein, dass jeder Grafikmultiprozessor 1134 mit einer Textureinheit 1136 gekoppelt ist, um Textur-Zuordnungsoperationen auszuführen, wie Bestimmen von Textur-Sample-Positionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafikmultiprozessors 1134 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1134 verarbeitete Aufgaben an die Datenkreuzschiene 1140 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 1114 zur weiteren Verarbeitung bereitzustellen oder um die verarbeitete Aufgabe über die Speicherkreuzschiene 1116 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1142 (pre-raster operations unit) so konfiguriert, dass sie Daten vom Grafikmultiprozessor 1134 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hierin beschriebenen Partitionseinheiten befinden können (wie die Partitionseinheiten 1120A-1120N in 11B). In mindestens einer Ausführungsform kann die preROP-Einheit 1142 Optimierungen für die Farbmischung, die Organisation von Pixelfarbdaten und die Ausführung von Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Grafikverarbeitungscluster 1114 zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
11E zeigt einen Grafikmultiprozessor 1134 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1134 mit dem Pipeline-Verwalter 1132 des Verarbeitungsclusters 1114 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 1134 eine Ausführungspipeline auf, die einen Anweisungszwischenspeicher 1152, eine Anweisungseinheit 1154, eine Adresszuordnungseinheit 1156, eine Registerdatei 1158, eine oder mehrere Allzweck-Grafikverarbeitungseinheits-(GPGPU-)Kerne 1162 und eine oder mehrere Lade-/Speichereinheiten 1166 beinhaltet, ohne darauf beschränkt zu sein. Ein oder mehrere GPGPU-Kerne 1162 und Lade-/Speichereinheiten 1166 sind mit dem schnellen Pufferspeicher 1172 und dem gemeinsam genutzten Speicher 1170 über eine Speicher- und Zwischenspeicher-Verbindung 1168 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungszwischenspeicher 1152 einen Strom von Anweisungen zur Ausführung vom Pipeline-Verwalter 1132. In mindestens einer Ausführungsform werden die Anweisungen im Befehlscache 1152 zwischengespeichert und von Anweisungseinheit 1154 zur Ausführung zugewiesen. In mindestens einer Ausführungsform kann die Anweisungseinheit 1154 Anweisungen in Form von Thread-Gruppen (wie Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 1162 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adresszuordnungseinheit 1156 verwendet werden, um Adressen in einem einheitlichen Adressbereich in eine eindeutige Speicheradresse zu übersetzen, auf die durch die Lade-/Speichereinheit(en) 1166 zugegriffen werden kann.
In mindestens einer Ausführungsform stellt die Registerdatei 1158 einen Satz von Registern für Funktionseinheiten des Grafikmultiprozessors 1134 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1158 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (wie GPGPU-Kerne 1162, Lade-/Speichereinheiten 1166) des Grafikmultiprozessors 1134 verbunden sind. In mindestens einer Ausführungsform wird die Registerdatei 1158 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Teil der Registerdatei 1158 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 1158 auf unterschiedliche Warps aufgeteilt, die vom Grafikmultiprozessor 1134 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1162 jeweils Gleitkommaeinheiten (FPUs) und/oder Ganzzahlarithmetiklogikeinheiten (ALUs) beinhalten, die verwendet werden, um Anweisungen des Grafikmultiprozessors 1134 auszuführen. GPGPU-Kerne 1162 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Abschnitt der GPGPU-Kerne 1162 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs IEEE 754-2008 Standard-Gleitkomma-Arithmetik implementieren oder Gleitkomma-Arithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1134 zusätzlich eine oder mehrere feste Funktions- oder Spezialfunktionseinheiten beinhalten, um konkrete Funktionen, wie etwa Kopierrechteck- oder Pixelmischoperationen, auszuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch feste oder Spezialfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 1162 SIMD-Logik, die dazu in der Lage ist, eine einzelne Anweisung an mehreren Datensätzen durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1162 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. In mindestens einer Ausführungsform können acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Zwischenspeicher-Verbindung 1168 ein Verbindungsnetzwerk, das jede funktionelle Einheit des Grafikmultiprozessors 1134 mit der Registerdatei 1158 und mit dem gemeinsam genutzten Speicher 1170 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Zwischenspeicher-Verbindung 1168 eine Crossbar-Verbindung, die es der Lade-/Speichereinheit 1166 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher 1170 und der Registerdatei 1158 umzusetzen. In mindestens einer Ausführungsform kann die Registerdatei 1158 mit derselben Frequenz wie die GPGPU-Kerne 1162 arbeiten, wodurch die Datenübertragung zwischen den GPGPU-Kernen 1162 und der Registerdatei 1158 eine sehr geringe Latenzzeit hat. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1170 verwendet werden, um eine Kommunikation zwischen Threads zu ermöglichen, die auf funktionellen Einheiten innerhalb des Grafikmultiprozessors 1134 ausgeführt werden. In mindestens einer Ausführungsform kann der schnelle Pufferspeicher 1172 zum Beispiel als Datenzwischenspeicher verwendet werden, um zwischen funktionellen Einheiten und der Textureinheit 1136 kommunizierte Texturdaten zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1170 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1162 ausgeführt werden, zusätzlich zu automatisch zwischengespeicherten Daten, die im schnellen Pufferspeicher 1172 gespeichert sind, programmgesteuert Daten innerhalb des gemeinsam genutzten Speichers speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene GPU-Funktionen für allgemeine Zwecke (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Zusammenschaltung (wie eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Hostprozessor/den Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann die GPU auf demselben Gehäuse oder Chip wie die Kerne integriert und über einen internen Prozessorbus/eine interne Verbindung (in mindestens einer Ausführungsform innerhalb des Gehäuses oder des Chips) mit den Kernen kommuniziert werden. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art der Anbindung der GPU der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zum effizienten Verarbeiten dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Grafikmultiprozessor 1134 zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
12A zeigt ein Multi-GPU-Computersystem 1200A gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Computersystem 1200A einen Prozessor 1202 beinhalten, der über einen Hostschnittstellen-Switch 1204 an mehrere Allzweck-Grafikverarbeitungseinheiten (GPGPUs) 1206A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Hostschnittstellen-Switch 1204 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 1202 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1202 mit den GPGPUs 1206A-D kommunizieren kann. GPGPUs 1206A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Links 1216 miteinander verbunden werden. In mindestens einer Ausführungsform sind GPU-zu-GPU-Links 1216 über einen dedizierten GPU-Link mit jeder der GPGPUs 1206A-D verbunden. In mindestens einer Ausführungsform ermöglichen P2P-GPU-Links 1216 eine direkte Kommunikation zwischen jeder der GPGPUs 1206A-D, ohne dass eine Kommunikation über den Hostschnittstellenbus 1204 erforderlich ist, mit dem der Prozessor 1202 verbunden ist. In mindestens einer Ausführungsform bleibt der Hostschnittstellenbus 1204 mit GPU-zu-GPU-Verkehr, der an P2P-GPU-Links 1216 gerichtet ist, für den Systemspeicherzugriff verfügbar oder um mit anderen Instanzen des Multi-GPU-Computersystems 1200A zu kommunizieren, zum Beispiel über eine oder mehr Netzwerkvorrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 1206A-D über den Hostschnittstellen-Switch 1204 mit dem Prozessor 1202 verbunden sind, beinhaltet der Prozessor 1202 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Links 1216 und kann sich direkt mit den GPGPUs 1206A-D verbinden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Multi-GPU-Computersystem 1200A zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
12B ist ein Blockdiagramm eines Grafikprozessors 1200B gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1200B eine Ringverbindung 1202, ein Pipeline-Front-End 1204, eine Medienengine 1237 und Grafikkerne 1280A-1280N. In mindestens einer Ausführungsform koppelt die Ringverbindung 1202 den Grafikprozessor 1200B an andere Verarbeitungseinheiten, die andere Grafikprozessoren oder einen oder mehrere Allzweck-Prozessorkerne beinhalten. In mindestens einer Ausführungsform ist der Grafikprozessor 1200B einer von vielen Prozessoren, die in ein Mehrkernverarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1200B Stapel von Befehlen über die Ringverbindung 1202. In mindestens einer Ausführungsform werden eingehende Befehle von einem Befehlsstreamer 1203 im Pipeline-Front-End 1204 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1200B eine skalierbare Ausführungslogik, um eine 3D-Geometrieverarbeitung und eine Medienverarbeitung über einen oder mehrere Grafikkerne 1280A-1280N durchzuführen. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1203 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometriepipeline 1236. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1203 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Front-End 1234, das mit einer Medienengine 1237 gekoppelt ist. In mindestens einer Ausführungsform beinhaltet die Medienengine 1237 eine Videoqualitätsengine (VQE) 1230 für die Video- und Bildnachbearbeitung und eine Mehrformat-Codierungs-/Decodierungs-(MFX-)Engine 1233, um eine hardwarebeschleunigte Mediendatencodierung und -decodierung bereitzustellen. In mindestens einer Ausführungsform erzeugen die Geometriepipeline 1236 und die Medienengine 1237 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1280A bereitgestellt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1200B skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1280A-1280N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Teilkerne 1250A-1250N, 1260A-1260N (manchmal als Kern-Teil-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1200B eine beliebige Anzahl von Grafikkernen 1280A bis 1280N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1200B einen Grafikkern 1280A mit mindestens einem ersten Teilkern 1250A und einem zweiten Teilkern 1260A. In mindestens einer Ausführungsform ist der Grafikprozessor 1200B ein Niedrigleistungsprozessor mit einem einzigen Teilkern (wie 1250A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1200B mehrere Grafikkerne 1280A-1280N, die jeweils einen Satz von ersten Teilkernen 1250A-1250N und einen Satz von zweiten Teilkernen 1260A-1260N beinhalten. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 1250A-1250N mindestens einen ersten Satz von Ausführungseinheiten 1252A-1252N und Medien-/Textur-Abtaster 1254A-1254N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 1260A-1260N mindestens einen zweiten Satz von Ausführungseinheiten 1262A-1262N und Abtastern 1264A-1264N. In mindestens einer Ausführungsform teilt sich jeder Teilkern 1250A-1250N, 1260A-1260N einen Satz gemeinsam genutzter Ressourcen 1270A-1270N. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Prozessor 1200B zum Ableiten oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzwerken oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzwerken berechnet wurden.
13 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor 1300, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. Bei mindestens einer Ausführungsform kann der Prozessor 1300 Anweisungen ausführen, einschließlich x86-Anweisungen, ARM-Anweisungen, spezialisierter Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 1300 Register zum Speichern gepackter Daten beinhalten, wie etwa 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen betreibbar sein, die Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden halten. In mindestens einer Ausführungsform kann der Prozessor 1300 Anweisungen zum Beschleunigen von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzieren durchführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 1300 ein reihenfolgengetreues Front-End („Front-End“) 1301, um auszuführende Anweisungen abzurufen und Anweisungen vorzubereiten, die später in der Prozessorpipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 1301 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform ruft ein Anweisungsvorababrufer 1326 Anweisungen aus dem Speicher ab und speist die Anweisungen in einen Anweisungsdecodierer 1328 ein, der die Anweisungen wiederum decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Anweisungsdecodierer 1328 in mindestens einer Ausführungsform eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch als „Mikroops“ oder „uops“ bezeichnet) bezeichnet werden, welche diese Maschine ausführen kann. In mindestens einer Ausführungsform zerlegt der Anweisungsdecodierer 1328 die Anweisung in einen Operationscode und entsprechende Daten- und Steuerfelder, die möglicherweise von der Mikroarchitektur verwendet werden, um Operationen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform kann ein Ablaufverfolgungscache 1330 decodierte uops in programmgeordnete Sequenzen oder Abläufe in einer uop-Warteschlange 1334 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt ein Mikrocode-ROM 1332 uops bereit, die benötigt werden, um die Operation abzuschließen, wenn der Ablaufverfolgungszwischenspeicher 1330 auf eine komplexe Anweisung trifft.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzelne Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um eine vollständige Operation abzuschließen. In mindestens einer Ausführungsform kann der Anweisungsdecodierer 1328 auf den Mikrocode-ROM 1332 zugreifen, um eine Anweisung auszuführen, wenn mehr als vier Mikroops benötigt werden, um eine Anweisung abzuschließen. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops zur Verarbeitung in dem Anweisungsdecodierer 1328 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 1332 gespeichert werden, falls eine Anzahl von Mikroops benötigt wird, um den Betrieb durchzuführen. In mindestens einer Ausführungsform bezieht sich der Ablaufverfolgungscache 1330 auf ein programmierbares logisches Array (programmable logic array - „PLA“) für den Einsprungpunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocodesequenzen zu bestimmen, um eine oder mehrere Anweisungen aus dem Mikrocode-ROM 1332 gemäß mindestens einer Ausführungsform abzuschließen. In mindestens einer Ausführungsform kann das Front-End 1301 der Maschine, nachdem der Mikrocode-ROM 1332 die Sequenzierung von Mikroops für eine Anweisung beendet hat, das Abrufen von Mikroops aus dem Ablaufverfolgungszwischenspeicher 1330 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Engine zur Ausführung in einer anderen Reihenfolge („Out-of-Order-Engine“) 1303 Anweisungen zur Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Out-of-Order-Ausführungs-Engine 1303 ohne Einschränkung einen Zuweiser/Registerumbenenner 1340, eine Speicher-uop-Warteschlange 1342, eine Integer-/Gleitkomma-uop-Warteschlange 1344, einen Speicher-Scheduler 1346, einen schnellen Scheduler 1302, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 1304 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 1306. In mindestens einer Ausführungsform werden der schnelle Scheduler 1302, der langsame/allgemeine Gleitkomma-Scheduler 1304 und der einfache Gleitkomma-Scheduler 1306 hierin auch zusammen als „uop-Scheduler 1302, 1304, 1306“ bezeichnet. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 1340 Maschinenpuffer und Ressourcen zu, die jede µop für die Ausführung benötigt. In mindestens einer Ausführungsform benennt der Zuweiser/Registerumbenenner 1340 logische Register in Einträge in einer Registerbank um. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 1340 auch einen Eintrag für jede uop in einer von zwei uop-Warteschlangen zu, und zwar in der Speicher-uop-Warteschlange 1342 für Speicheroperationen und der Integer-/Gleitkomma-uop-Warteschlange 1344 für Nicht-Speicheroperationen, vor dem Speicher-Planer1346 und den uop-Planer1302, 1304, 1306. In mindestens einer Ausführungsform bestimmen die uop-Planer 1302, 1304, 1306 auf Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit von Ausführungsressourcen, die uops benötigen, um ihre Operation abzuschließen, wann eine uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Planer 1302 von mindestens einer Ausführungsform auf jede Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 1304 und der einfache Gleitkomma-Planer 1306 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die uop-Planer 1302, 1304, 1306 Zuteilungsports, um µops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 1311 ohne Einschränkung eine Integerregisterbank/ein Umgehungsnetz 1308, eine Gleitkommaregisterbank/ein Umgehungsnetz („FP-Registerbank/Umgehungsnetz“) 1310, Adresserzeugungseinheiten (address generation units - „AGUs“) 1312 und 1314, schnelle arithmetisch-logische Einheiten (ALUs) („schnelle ALUs“) 1316 und 1318, eine langsame arithmetisch-logische Einheit („langsame ALU“) 1320, eine Gleitkomma-ALU („FP“) 1322 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 1324. In mindestens einer Ausführungsform werden die Integerregisterbank/das Umgehungsnetz 1308 und die Gleitkommaregisterbank/das Umgehungsnetz 1310 hierin auch als „Registerbänke 1308, 1310“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 1312 und 1314, die schnellen ALUs 1316 und 1318, die langsame ALU 1320, die Gleitkomma-ALU 1322 und die Gleitkomma-Bewegungseinheit 1324 hierin auch als „Ausführungseinheiten 1312, 1314, 1316, 1318, 1320, 1322 und 1324“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können die Registerdateien 1308, 1310 zwischen den uop-Planern 1302, 1304, 1306 und den Ausführungseinheiten 1312, 1314, 1316, 1318, 1320, 1322 und 1324 angeordnet sein. In mindestens einer Ausführungsform führt die Integerregisterbank/das Umgehungsnetz 1308 Integeroperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterbank/das Umgehungsnetz 1310 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 1308, 1310 ohne Einschränkung ein Umgehungsnetzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, an neue abhängige uops umleiten oder weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 1308, 1310 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahlregisterdatei/Umgehungsnetzwerk 1308 ohne Einschränkung zwei getrennte Registerdateien beinhalten, eine Registerdatei für niederwertige zweiunddreißig Datenbits und eine zweite Registerdatei für höherwertige zweiunddreißig Datenbits. In mindestens einer Ausführungsform kann die Gleitkommaregisterbank/das Umgehungsnetz 1310 ohne Einschränkung 128 Bit breite Einträge beinhalten, da Gleitkommaanweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 1312, 1314, 1316, 1318, 1320, 1322, 1324 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 1308, 1310 Ganzzahl- und Gleitkomma-Datenoperandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 1300 ohne Einschränkung eine beliebige Anzahl und Kombination der Ausführungseinheiten 1312, 1314, 1316, 1318, 1320, 1322, 1324 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1322 und die Gleitkomma-Bewegungseinheit 1324 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen des maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 1322 ohne Einschränkung einen 64 Bit mal 64 Bit großen Gleitkommadividierer zum Ausführen von Divisions-, Quadratwurzel- und Rest-Mikro-Ops beinhalten. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 1316, 1318 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 1316, 1318 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Integeroperationen an die langsame ALU 1320, da die langsame ALU 1320 ohne Einschränkung Integerausführungs-Hardware für Operationen vom Typ mit langer Latenz beinhalten kann, wie etwa einen Multiplikator, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können die Lade-/Speicheroperationen eines Speichers durch die AGUS 1312, 1314 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 1316, die schnelle ALU 1318 und die langsame ALU 1320 Ganzzahl-Operationen mit 64-Bit-Datenoperanden ausführen. In mindestens einer Ausführungsform können die schnelle ALU 1316, die schnelle ALU 1318 und die langsame ALU 1320 so implementiert werden, dass sie eine Vielzahl von Datenbitgrößen unterstützen, die sechzehn, zweiunddreißig, 128, 256 usw. beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1322 und die Gleitkomma-Bewegungseinheit 1324 so implementiert werden, dass sie eine Reihe von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können Gleitkomma-ALU 1322 und Gleitkomma-Bewegungseinheit 1324 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen operieren.
In mindestens einer Ausführungsform verteilen die uop-Planer 1302, 1304, 1306 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 1300, da µops in dem Prozessor 1300 spekulativ geplant und ausgeführt werden können, auch Logik zum Handhaben von Speicherfehlern beinhalten. In mindestens einer Ausführungsform kann es, wenn eine Datenlast in einem Daten-Cache fehlschlägt, abhängige Operationen in einer Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten zurückgelassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise wiederholt werden und es unabhängige wird möglicherweise ermöglicht, dass sie abgeschlossen werden. In mindestens einer Ausführungsform können die Planer und der Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Anweisungssequenzen für Zeichenkettenvergleichsoperationen abfangen.
In mindestens einer Ausführungsform können sich Register auf bordeigene Prozessorspeicherorte beziehen, die als Teil von Anweisungen zum Identifizieren von Operanden verwendet werden können. In mindestens einer Ausführungsform können Register derartige sein, die von außerhalb des Prozessors (aus der Perspektive eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform sind Register möglicherweise nicht auf eine bestimmte Schaltungsart beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie etwa dedizierter physischer Register, dynamisch zugewiesener physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integerregister 32-Bit-Integerdaten. Eine Registerdatei von mindestens einer Ausführungsform enthält außerdem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Ausführungsblock 1311 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. In mindestens einer Ausführungsform können die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Ausführungsblock 1311 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtungsparameter im chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 1311 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
14 zeigt einen Deep-Learning-Anwendungsprozessor 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 1400 Anweisungen, die bei Ausführung durch den Deep-Learning-Anwendungsprozessor 1400 den Deep-Learning-Anwendungsprozessor 1400 dazu veranlassen, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 1400 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 1400 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in der Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform beinhaltet der Deep-Learning-Anwendungsprozessor 1400 ohne Einschränkung Verarbeitungscluster 1410(1)-1410(12), Inter-Chip Verknüpfungen („ICLs“) 1420(1)-1420(12), Inter-Chip Controller („ICCs“) 1430(1)-1430(2), Speichercontroller („Mem Ctrlrs“) 1442(1)-1442(4), physische Schicht für Speicher mit hoher Bandbreite („HBM PHY“) 1444(1)-1444(4), eine Management-Controller-Zentraleinheit („Management-Controller-CPU“) 1450, einen Serial Peripheral Interface, Inter-Integrated Circuit und General Purpose Input/Output Block („SPI, I2C, GPIO“), einen Peripheral Component Interconnect Express Controller und Direct Memory Access Block („PCIe-Controller und DMA“) 1470 und einen sechzehnspurigen Peripheral Component Interconnect Express Port („PCI Express x 16“) 1480.
In mindestens einer Ausführungsform können die Verarbeitungscluster 1410 Deep-Learning-Operationen durchführen, einschließlich Inferenz- oder Vorhersageoperationen auf Grundlage von Gewichtungsparametern, die mit einer oder mehreren Trainingstechniken, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1410 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 1400 eine beliebige Anzahl und Art von Verarbeitungsclustern 1400 beinhalten. In mindestens einer Ausführungsform sind die Inter-Chip-Verknüpfungen 1420 bidirektional. In mindestens einer Ausführungsform ermöglichen Inter-Chip Verknüpfungen 1420 und Inter-Chip Controller 1430 mehreren Deep-Learning-Anwendungsprozessoren 1400 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die sich aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen ergeben, die in einem oder mehreren neuronalen Netzwerken verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 1400 eine beliebige Anzahl (einschließlich Null) und Art von ICLs 1420 und ICCs 1430 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 1440 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 1440(i) ist sowohl der Speichersteuerung 1442(i) als auch HBM PHY 1444(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 1440 einen beliebigen Typ und eine beliebige Gesamtmenge von Speicher mit hoher Bandbreite bereitstellen und mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichercontrollern 1442 und HBM PHYs 1444 verbunden sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 1460, PCIe-Steuerung und DMA 1470 und/oder PCIe 1480 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt werden, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards auf eine beliebige technisch machbare Weise ermöglichen.
Ableitungs- und/oder Trainingslogik 615 wird verwendet, um Ableitungs- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 1400 dazu verwendet, ein maschinelles Lernmodell, wie ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 1400 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 1400 verwendet, um Informationen basierend auf einem trainierten maschinellen Lernmodell (wie einem neuronalen Netzwerk), das von einem anderen Prozessor oder System oder vom Deep-Learning-Anwendungsprozessor 1400 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 1400 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
15 ist ein Blockdiagramm eines neuromorphen Prozessors 1500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 1500 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 1500 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 1502 innerhalb des neuromorphen Prozessors 1500 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 1502 und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein, einschließlich einer oder mehrerer arithmetisch-logischer Einheiten (ALUs). In mindestens einer Ausführungsform kann der neuromorphe Prozessor 1500 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 1502 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 1502 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 1502 einen Neuroneneingang 1504 und einen Neuronenausgang 1506 beinhalten. In mindestens einer Ausführungsform können die Neuronen 1502 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 1502 übertragen werden können. In mindestens einer Ausführungsform die Neuroneneingänge 1504 und die Neuronenausgänge 1506 über Synapsen 1508 zusammengeschaltet sein.
In mindestens einer Ausführungsform können die Neuronen 1502 und die Synapsen 1508 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 1500 arbeitet, um die durch den neuromorphen Prozessor 1500 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 1502 einen Ausgabeimpuls (oder „Fire“ oder „Spike“) übertragen, wenn die über den Neuroneneingang 1504 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 1502 die an den Neuroneneingängen 1504 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 1502 als undichte Integrations- und Feuerneuronen implementiert werden, wobei, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 1502 eine Ausgabe (oder ein „Feuer“) unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion erzeugen kann. In mindestens einer Ausführungsform kann ein „leaky integrate-and-fire“-Neuron die an den Eingängen des Neurons 1504 empfangenen Signale zu einem Membranpotenzial summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotenzial zu reduzieren. In mindestens einer Ausführungsform kann ein „leaky integrate-and-fire“-Neuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 1504 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (in mindestens einer Ausführungseinheit ist dies der Fall, bevor ein Membranpotenzial zu niedrig abfällt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 1502 mit Hilfe von Schaltungen oder Logik implementiert werden, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abbauen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 1502 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder -logik beinhalten, die einen Ausgangs-Spike an dem Neuronenausgang 1506 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 1504 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 1502, sobald es feuert, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 1502, sobald das Membranpotential auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wiederaufnehmen.
In mindestens einer Ausführungsform können die Neuronen 1502 durch die Synapsen 1508 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 1508 arbeiten, um Signale von einem Ausgang eines ersten Neurons 1502 an einen Eingang eines zweiten Neurons 1502 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 1502 Informationen über mehr als eine Instanz der Synapse 1508 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 1506 über eine Instanz der Synapse 1508 mit einer Instanz des Neuroneneingangs 1504 in dem gleichen Neuron 1502 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 1502, die eine über eine Instanz der Synapse 1508 zu übertragende Ausgabe erzeugt, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 1508 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 1502, die eine über eine Instanz der Synapse 1508 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 1508 bezeichnet werden. Da eine Instanz des Neurons 1502 Eingaben von einer oder mehreren Instanzen der Synapse 1508 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 1508 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 1502 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 1508 sein.
In mindestens einer Ausführungsform können die Neuronen 1502 in eine oder mehrere Schichten organisiert sein. Jede Instanz des Neurons 1502 kann einen Neuronenausgang 1506 aufweisen, der durch eine oder mehrere Synapsen 1508 zu einem oder mehreren Neuroneneingängen 1504 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 1506 der Neuronen 1502 in einer ersten Schicht 1510 mit den Neuroneneingängen 1504 der Neuronen 1502 in einer zweiten Schicht 1512 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 1510 als „vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 1502 in einer Instanz der ersten Schicht 1510 zu jeder Instanz des Neurons 1502 in der zweiten Schicht 1512 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 1510 als „vollständig verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 1502 in einer Instanz der zweiten Schicht 1512 zu weniger als allen Instanzen des Neurons 1502 in einer dritten Schicht 1514 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 1512 als „spärlich verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 1502 in der zweiten Schicht 1512 zu Neuronen 1502 in mehreren anderen Schichten auffächern, was zu Neuronen 1502 in (derselben) zweiten Schicht 1512 beinhaltet. In mindestens einer Ausführungsform kann die zweite Schicht 1512 als „rekurrente Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 1500 ohne Einschränkung eine beliebige geeignete Kombination von rekurrenten Schichten und vorwärtsgekoppelten Schichten beinhalten, einschließlich ohne Einschränkung sowohl spärlich verbundener vorwärtsgekoppelter Schichten als auch vollständig verbundener vorwärtsgekoppelter Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 1500 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte fest verdrahtete Verbindungen beinhalten, um die Synapse 1508 mit den Neuronen 1502 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 1500 ohne Einschränkung Schaltung oder Logik beinhalten, die es ermöglicht, Synapsen je nach Bedarf auf Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/-Out unterschiedlichen Neuronen 1502 zuzuweisen. In mindestens einer Ausführungsform können die Synapsen 1508 mit den Neuronen 1502 unter Verwendung einer Zusammenschaltungsstruktur, wie etwa eines Netzes auf einem Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten durch Schaltkreise oder Logik implementiert werden.
16A ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 1600A einen oder mehrere Prozessoren 1602 und einen oder mehrere Grafikprozessoren 1608 und es kann ein Einzelprozessor-Desktopsystem, ein Multiprozessor-Arbeitsstationssystem oder ein Serversystem sein, das eine große Anzahl von Prozessoren 1602 oder Prozessorkernen 1607 aufweist. In mindestens einer Ausführungsform ist das System 1600A eine Verarbeitungsplattform, die in eine integrierte Schaltung als System auf einem Chip (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 1600A eine serverbasierte Spieleplattform, eine Spielekonsole, einschließlich einer Spiele- und Medienkonsole, eine mobile Spielekonsole, eine tragbare Spielekonsole oder eine Online-Spielekonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das System 1600A ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internetvorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 1600A auch eine tragbare Vorrichtung, wie etwa eine tragbare Smartwatch-Vorrichtung, eine intelligente Brillenvorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung beinhalten, mit dieser gekoppelt oder darin integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1600A eine Fernseh- oder Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 1602 und eine grafische Schnittstelle aufweist, die durch einen oder mehrere Grafikprozessoren 1608 erzeugt wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 1602 jeweils einen oder mehrere Prozessorkerne 1607 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Benutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 1607 dazu konfiguriert, einen konkreten Anweisungssatz 1609 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 1609 das Berechnen mit komplexem Anweisungssatz (Complex Instruction Set Computing - CISC), das Berechnen mit verringertem Anweisungssatz (Reduced Instruction Set Computing - RISC) oder das Berechnen über ein sehr langes Anweisungswort (Very Long Instruction Word - VLIW) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 1607 jeweils einen anderen Anweisungssatz 1609 verarbeiten, der Anweisungen beinhalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 1607 auch andere Verarbeitungsvorrichtungen beinhalten, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 1602 einen schnellen Pufferspeicher 1604. In mindestens einer Ausführungsform kann der Prozessor 1602 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 1602 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 1602 auch einen externen Cache (wie einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht gezeigt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 1607 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 1606 im Prozessor 1602 enthalten, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen beinhalten kann (wie Ganzzahlregister, Gleitkommaregister, Zustandsregister und ein Anweisungszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 1606 Allzweckregister oder andere Register beinhalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 1602 mit einem oder mehreren Schnittstellenbus(sen) 1610 gekoppelt, um Kommunikationssignale, wie etwa Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 1602 und anderen Komponenten in dem System 1600A zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 1610 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 1610 nicht auf einen DMI-Bus beschränkt, sondern kann einen oder mehrere Peripheral Component Interconnect-Busse (wie PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten Prozessor(en) 1602 einen integrierten Speichercontroller 1616 und einen Plattform-Controller-Hub 1630. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 1616 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 1600A, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 1630 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 1620 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), eine Flash-Speichervorrichtung, eine Phasenänderungsspeichervorrichtung oder eine andere Speichervorrichtung sein, die eine geeignete Leistung aufweist, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 1620 als Systemspeicher für das System 1600A arbeiten, um Daten 1622 und Anweisungen 1621 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 1602 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 1616 zudem an einen, in mindestens einer Ausführungsform, externen Grafikprozessor 1612 gekoppelt, der mit einem oder mehreren Grafikprozessoren 1608 in den Prozessoren 1602 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 1611 an den/die Prozessor(en) 1602 angeschlossen werden. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1611 eine oder mehrere interne Anzeigevorrichtungen beinhalten, wie in einer mobilen elektronischen Vorrichtung oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (wie DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1611 eine kopfmontierte Anzeige (head mounted display - HMD) beinhalten, wie eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR).
In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 1630 den Anschluss von Peripheriegeräten an die Speichervorrichtung 1620 und den Prozessor 1602 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte unter anderem einen AudioController 1646, einen Netzwerkcontroller 1634, eine Firmware-Schnittstelle 1628, einen drahtlosen Sendeempfänger 1626, Berührungssensoren 1625 und einen Datenspeicher 1624 (wie eine Festplatte, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 1624 über eine Speicherschnittstelle (wie SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (wie PCI, PCI Express), angeschlossen werden. In mindestens einer Ausführungsform können die Berührungssensoren 1625 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Sendeempfänger 1626 ein Wi-Fi-Sendeempfänger, ein Bluetooth-Sendeempfänger oder ein Sendeempfänger für ein mobiles Netz, wie etwa ein 3G-, 4G- oder Long-Term-Evolution-(LTE-)Sendeempfänger sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 1628 die Kommunikation mit der System-Firmware und kann zum Beispiel eine Unified Extensible Firmware Interface (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 1634 eine Netzwerkverbindung zu einem drahtgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungsnetzwerksteuerung (nicht gezeigt) mit dem Schnittstellenbus 1610 gekoppelt. In mindestens einer Ausführungsform ist der Audiocontroller 1646 ein Multikanal-High-Definition-Audiocontroller. In mindestens einer Ausführungsform beinhaltet das System 1600A einen Legacy-E/A-Controller 1640 zur Kopplung älterer Vorrichtungen (wie Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 1630 auch mit einem oder mehreren Universal Serial Bus (USB)-Controllern 1642 verbunden werden, die Eingabevorrichtungen wie Tastatur- und Mauskombinationen 1643, eine Kamera 1644 oder andere USB-Eingabevorrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 1616 und des Plattformsteuerungs-Hubs 1630 in einen diskreten externen Grafikprozessor, wie etwa den externen Grafikprozessor 1612, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 1630 und/oder die Speichersteuerung 1616 extern zu einem oder mehreren Prozessor(en) 1602 sein. Das Verarbeitungssystem 1600A kann in mindestens einer Ausführungsform eine externe Speichersteuerung 1616 und einen Plattformsteuerungs-Hub 1630 beinhalten, die als Speichersteuerungs-Hub und Peripheriegerätesteuerungs-Hub innerhalb eines Systemchipsatzes konfiguriert sein können, der mit Prozessor(en) 1602 kommuniziert.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Grafikprozessor 1600A integriert sein. In mindestens einer Ausführungsform können hierin beschriebene Trainings- und/oder Ableitungstechniken eine oder mehrere der im Grafikprozessor 1612 realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform in dieser Schrift beschriebene Ableitung- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in den 6B oder 6C veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 1600A konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des Maschinenlernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
16B ist ein Blockdiagramm eines Prozessors 1600B, der einen oder mehrere Prozessorkerne 1602A-1602N, eine integrierte Speichersteuerung 1614 und einen integrierten Grafikprozessor 1608 aufweist, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 1600B zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 1602N beinhalten, die durch Kästen mit gestrichelten Linien dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 1602A-1602N eine oder mehrere interne Cache-Einheiten 1604A-1604N. In mindestens einer Ausführungsform weist jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 1606 auf.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 1604A-1604N und die gemeinsam genutzten Cache-Einheiten 1606 eine Cache-Speicherhierarchie innerhalb des Prozessors 1600B dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 1604A-1604N mindestens ein Level von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und ein oder mehrere Levels von gemeinsam genutztem Cache mittleren Levels, wie etwa ein Level 2 (L2), Level 3 (L3), Level 4 (L4) oder andere Cache-Levels, beinhalten, wobei ein höchstes Cache-Level vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 1606 und 1604A-1604N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 1600B auch einen Satz von einer oder mehreren Bussteuerungseinheiten 1616 und einen Systemagentenkern 1610 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 1616 einen Satz von Peripheriegerätebussen, wie etwa einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 1610 eine Verwaltungsfunktionalität für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 1610 eine oder mehrere integrierte Speichersteuerungen 1614, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht gezeigt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 1602A-1602N Unterstützung für simultanes Multithreading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 1610 Komponenten zur Koordinierung und zum Betrieb der Kerne 1602A-1602N während der Multi-Thread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 1610 zusätzlich eine Leistungssteuereinheit (power control unit - PCU) beinhalten, die Logik und Komponenten zum Regulieren eines oder mehrerer Leistungszustände der Prozessorkerne 1602A-1602N und des Grafikprozessors 1608 beinhaltet.
In mindestens einer Ausführungsform beinhaltet der Prozessor 1600B zusätzlich den Grafikprozessor 1608 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 1608 mit gemeinsam genutzten Cache-Einheiten 1606 und dem Systemagentenkern 1610 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 1614 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 1610 auch eine Anzeigesteuerung 1611 zum Führen der Grafikprozessorausgabe zu einer oder mehreren gekoppelten Anzeigen. In mindestens einer Ausführungsform kann die Anzeigesteuerung 1611 auch ein separates Modul sein, das über mindestens eine Zusammenschaltung mit dem Grafikprozessor 1608 gekoppelt ist, oder sie kann in den Grafikprozessor 1608 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 1612 verwendet, um interne Komponenten des Prozessors 1600B zu koppeln. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, beispielsweise eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder eine andere Technik. In mindestens einer Ausführungsform ist der Grafikprozessor 1608 über eine E/A-Verknüpfung 1613 mit der Ringzusammenschaltung 1612 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verknüpfung 1613 mindestens eine von mehreren Arten von E/A-Zusammenschaltungen dar, was eine E/A-Zusammenschaltung auf dem Gehäuse beinhaltet, welche die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 1618, wie etwa einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 1602A-1602N und der Grafikprozessor 1608 eingebettete Speichermodule 1618 als einen gemeinsam genutzten Last-Level-Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 1602A-1602N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 1602A-1602N in Bezug auf die Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 1602A-1602N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 1602A-16-02N eine Teilmenge eines gemeinsamen Anweisungssatzes oder einen anderen Anweisungssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 1602A-1602N bezüglich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen relativ betrachtet höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Kernen, die einen niedrigeren Leistungsverbrauch aufweisen, gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 1600B auf einem oder mehreren Chips oder als SoC-integrierte Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Prozessor 1600B integriert sein. In mindestens einer Ausführungsform können hierin beschriebene Trainings- und/oder Ableitungstechniken eine oder mehrere der im Grafikprozessor 1612, den Grafikkernen 1602A-1602N oder anderen Komponenten in 16 realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform hierin beschriebene Ableitung- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in den 6B oder 6C gezeigten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 1600B konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
16C ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns 1600C gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 1600C in einem Grafikkernarray beinhaltet. In mindestens einer Ausführungsform kann der Grafikprozessorkern 1600C, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 1600C beispielhaft für einen Grafikkern-Slice und ein Grafikprozessor, wie hierin beschrieben, kann auf Grundlage der angestrebten Leistungs- und Rechenleistungshüllkurven mehrere Grafikkern-Slices beinhalten. In mindestens einer Ausführungsform kann jeder Grafikkern 1600C einen festen Funktionsblock 1630 beinhalten, der mit mehreren Teilkernen 1601A-1601 F gekoppelt ist, die auch als Slice bezeichnet werden und modulare Blöcke von Mehrzweck- und fester Funktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 1630 eine Geometrie-/Festfunktionspipeline 1636, die von allen Teilkernen im Grafikprozessor 1600C geteilt werden kann, zum Beispiel in Umsetzungen von Grafikprozessoren mit geringerer Leistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform beinhaltet die Geometrie-/Festfunktionspipeline 1636 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Schaffer und Thread-Versender und einen einheitlichen Rückgabepufferverwalter, der einheitliche Rückgabepuffer verwaltet.
In mindestens einer festen Ausführungsform beinhaltet der Funktionsblock 1630 außerdem eine Grafik-SoC-Schnittstelle 1637, eine Grafik-Mikrosteuerung 1638 und eine Medienpipeline 1639. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 1637 eine Schnittstelle zwischen dem Grafikkern 1600C und anderen Prozessorkernen innerhalb eines Systems auf einem integrierten Chip-Schaltkreis bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 1638 ein programmierbarer Teilprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 1600C verwaltet, einschließlich Thread-Zuteilung, - Planung und -Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 1639 Logik zum Erleichtern der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimedia-Daten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 1639 Medienoperationen über Anforderungen an die Rechen- oder Sample-Logik innerhalb der Teilkerne 1601-1601 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 1637 dem Grafikkern 1600C die Kommunikation mit Allzweck-Anwendungsprozessorkernen (wie CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 1637 auch die Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie Kamera-Bildgebungspipelines, und ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atomik, die von Grafikkern 1600C und CPUs innerhalb eines SoCs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 1637 auch Leistungsverwaltungssteuerungen für den Grafikkern 1600C umsetzen und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 1600C und anderen Taktdomänen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 1637 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die dazu konfiguriert sind, Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitzustellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 1639 gesendet werden, wenn Medienoperationen ausgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (wie Geometrie- und Festfunktionspipeline 1636, Geometrie- und Festfunktionspipeline 1614), wenn Grafikverarbeitungsoperationen ausgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 1638 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 1600C ausführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 1638 die Planung der Grafik- und/oder Rechenarbeitslast auf verschiedenen Grafikparallel-Engines innerhalb der Arrays 1602A-1602F, 1604A-1604F der Ausführungseinheiten (execution unit - EU) innerhalb der Teilkerne 1601A-1601 F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoCs ausgeführt wird, der den Grafikkern 1600C beinhaltet, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells senden, die eine Planungsoperation auf einer geeigneten Grafikengine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen das Bestimmen der als nächstes auszuführenden Arbeitslast, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 1638 auch Zustände mit niedriger Leistung oder inaktive Zustände für den Grafikkern 1600C erleichtern, wobei dem Grafikkern 1600C eine Fähigkeit bereitgestellt wird, Register innerhalb des Grafikkerns 1600C über Zustandsübergänge mit niedriger Leistung unabhängig von einem Betriebssystem und/oder einer Grafiktreiber-Software auf einem System zu sichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 1600C mehr oder weniger als die veranschaulichten Teilkerne 1601A-1601 F aufweisen, bis zu N modulare Teilkerne. Für jeden Satz von N Teilkernen kann der Grafikkern 1600C in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 1610, einen gemeinsam genutzten und/oder Cache-Speicher 1612, eine Geometrie-/Festfunktionspipeline 1614 sowie eine zusätzliche Festfunktionslogik 1616 zur Beschleunigung verschiedener Grafik- und Rechenoperationen beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 1610 Logikeinheiten (wie Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik) beinhalten, die von jedem N Teilkern innerhalb des Grafikkerns 1600C gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte und/oder Cache-Speicher 1612 ein Cache der letzten Ebene für die N Teilkerne 1601A-1601 F innerhalb des Grafikkerns 1600C sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 1614 anstelle der Geometrie-/Festfunktionspipeline 1636 innerhalb des Festfunktionsblocks 1630 beinhaltet sein und kann selbe oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600C zusätzliche Festfunktionslogik 1616, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 1600C beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 1616 eine zusätzliche Geometriepipeline zur Verwendung bei der Schattierung von lediglich der Position. Bei einer Schattierung von lediglich der Position existieren mindestens zwei Geometriepipelines, wohingegen in einer Vollgeometriepipeline innerhalb der Geometrie-/Fixfunktionspipeline 1616, 1636 und eine Auslesepipeline, die eine zusätzliche Geometriepipeline ist, die innerhalb der zusätzlichen Festfunktionslogik 1616 beinhaltet sein kann. In mindestens einer Ausführungsform ist eine Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Auslesepipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen getrennten Kontext aufweist. In mindestens einer Ausführungsform kann das positionsbezogene Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, so dass das Shading in einigen Fällen früher abgeschlossen werden kann. In mindestens einer Ausführungsform kann die Auslesepipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 1616 Positions-Shader parallel zu einer Hauptanwendung ausführen und erzeugt kritische Ergebnisse schneller als eine vollständige Pipeline, da die Auslesepipeline das Positionsattribut von Scheitelpunkten abruft und schattiert, ohne eine Rasterisierung und ein Rendern von Pixeln in einen Bildspeicher durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt werden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen und nur sichtbare Dreiecke zu shaden, die schließlich an eine Rasterisierungsphase weitergeleitet werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 1616 auch Logik zur Beschleunigung des maschinellen Lernens wie etwa Festfunktions-Matrixmultiplikationslogik für Implementationen beinhalten, die Optimierungen für das Training oder das Inferenzieren des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder grafische Teilkern 1601A-1601 F einen Satz von Ausführungsressourcen, die zur Ausführung von Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen verwendet werden können. In mindestens einer Ausführungsform beinhalten die Grafik-Teilkerne 1601A-1601F mehrere EU-Arrays 1602A-1602F, 1604A-1604F, Thread-Zuteilung und Zwischen-Thread-Kommunikation (thread dispatch/inter-thread communication - TD/IC) 1603A-1603F, einen 3D-Sampler (wie für Texturen) 1605A-1605F, einen Media-Sampler 1606A-1606F, einen Shader-Prozessor 1607A-1607F und einen gemeinsamen lokalen Speicher (SLM) 1608A-1608F. Die EU-Arrays 1602A-1602F, 1604A-1604F beinhalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation auszuführen, die Grafik-, Medien- oder Rechenshader-Programme beinhalten. In mindestens einer Ausführungsform führt die TD/IC-Logik 1603A-1603F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Abtaster 1605A-1605F Daten mit Bezug zu Textur- oder anderer 3D-Grafik in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Sampler Texturdaten basierend auf einem konfigurierten Sample-Zustand und einem mit einer bestimmten Textur verbundenen Texturformat unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 1606A-1606F ähnliche Leseoperationen auf Grundlage eines Typs und eines Formats durchführen, die Mediendaten zugeordnet sind. In mindestens einer Ausführungsform kann jeder Grafikteilkern 1601A-1601F alternativ einen einheitlichen 3D-Abtaster und Medienabtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Teilkerne 1601A-1601F ausgeführt werden, den gemeinsam genutzten lokalen Speicher 1608A-1608F innerhalb jedes Teilkerns verwenden, um es Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, zu ermöglichen, unter Verwendung eines gemeinsamen Pools von chipinternem Speicher ausgeführt zu werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Grafikprozessor 1610 integriert sein. In mindestens einer Ausführungsform können die hierin beschriebenen Trainings- und/oder Ableitungstechniken eine oder mehrere der in dem Grafikprozessor 1612, der Grafikmikrosteuerung 1638, der Geometrie- und Festfunktionspipeline 1614 und 1636 oder einer anderen Logik in 16B realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform hierin beschriebene Ableitung- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in den 6B oder 6C gezeigten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 1600C konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die 16D-16E zeigen die Thread-Ausführungslogik 1600D, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform beinhaltet. 16D veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 1600D verwendet wird. 16E zeigt beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 16D veranschaulicht, beinhaltet die Thread-Ausführungslogik 1600D in mindestens einer Ausführungsform einen Shader-Prozessor 1602, einen Thread-Dispatcher 1604, einen Anweisungs-Cache 1606, ein skalierbares Ausführungseinheiten-Array, das eine Vielzahl von Ausführungseinheiten 1608A-1608N beinhaltet, einen oder mehrere Sampler 1610, einen Daten-Cache 1612 und einen Datenport 1614. In mindestens einer Ausführungsform kann ein skalierbares Array von Ausführungseinheiten dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (wie eine der Ausführungseinheiten 1608A, 1608B, 1608C, 1608D oder 1608N-1 und 1608N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur zusammengeschaltet, die mit jeder Ausführungseinheit verknüpft ist. In mindestens einer Ausführungsform beinhaltet die Thread-Ausführungslogik 1600D eine oder mehrere Verbindungen zum Speicher, wie zum Systemspeicher oder zum Cache-Speicher, über einen oder mehrere der folgenden Elemente: Anweisungs-Cache 1606, Datenport 1614, Sampler 1610 und Ausführungseinheiten 1608A-1608N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (wie 1608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist das Array der Ausführungseinheiten 1608A-1608N so skalierbar, dass es eine beliebige Anzahl einzelner Ausführungseinheiten beinhaltet.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 1608A-1608N hauptsächlich verwendet, um Shader-Programme auszuführen. In mindestens einer Ausführungsform kann der Shader-Prozessor 1602 verschiedene Shader-Programme verarbeiten und Ausführungsthreads, die Shader-Programmen zugeordnet sind, über einen Thread-Versender 1604 verteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Dispatcher 1604 eine Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 1608A-1608N. In mindestens einer Ausführungsform kann eine Geometriepipeline Vertex-, Tesselierungs- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Dispatcher 1604 auch Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 1608A-1608N einen Satz von Anweisungen, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, so dass Shader-Programme aus Grafikbibliotheken (wie Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Scheitelpunkt- und Geometrieverarbeitung (wie Scheitelpunktprogramme, Geometrieprogramme, Scheitelpunkt-Shader), die Pixelverarbeitung (wie Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (wie Compute- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 1608A-1608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und die Operation mit mehreren Threads ermöglicht eine effiziente Ausführungsumgebung trotz höherer Latenzzeiten bei Speicherzugriffen. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung in Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können, in mehreren Schritten pro Takt. In mindestens einer Ausführungsform veranlasst die Abhängigkeitslogik innerhalb der Ausführungseinheiten 1608A-1608N, während auf Daten aus dem Speicher oder einer von gemeinsam genutzten Funktionen gewartet wird, dass ein wartender Thread im Ruhezustand bleibt, bis angeforderte Daten zurückgegeben wurden. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. In mindestens einer Ausführungsform kann eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation assoziiert ist, Operationen für einen Pixel-Shader, Fragment-Shader oder einen anderen Typ von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 1608A-1608N an Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen eine „Ausführungsgröße“ oder eine Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Ablaufsteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen arithmetischen Logikeinheiten (ALUs) oder Gleitkomma-Einheiten (FPUs) eines bestimmten Grafikprozessors sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 1608A-1608N Ganzzahl- und Gleitkomma-Datenarten.
In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als ein gepackter Datentyp in einem Register gespeichert werden, und eine Ausführungseinheit wird verschiedene Elemente basierend auf der Datengröße der Elemente verarbeiten. In mindestens einer Ausführungsform werden beim Betreiben an einem 256 Bit breiten Vektor 256 Bit eines Vektors in einem Register gespeichert und eine Ausführungseinheit wird an einem Vektor als vier separate 64 Bit große gepackte Datenelemente (Datenelemente der Größe Vierfachwort (Quad-Word - QW)), acht separate 32 Bit große gepackte Datenelemente (Datenelemente der Größe Doppelwort (Double Word - DW)), sechzehn separate 16 Bit große gepackte Datenelemente (Datenelemente der Größe Wort (Word - W)) oder zweiunddreißig separate 8 Bit große Datenelemente (Datenelemente der Größe Byte (B)) betrieben. In mindestens einer Ausführungsform sind jedoch unterschiedliche Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 1609A-1609N mit einer Thread-Steuerungslogik (1607A-1607N) kombiniert werden, die verschmolzenen EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer verschmolzenen EU-Gruppe dazu konfiguriert sein, einen getrennten SIMD-Hardware-Thread auszuführen. Die Anzahl von EUs in einer verschmolzenen EU-Gruppe kann gemäß verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die SIMD8, SIMD16 und SIMD32 beinhalten, aber nicht darauf beschränkt sind. In mindestens einer Ausführungsform beinhaltet jede verschmolzene Grafikausführungseinheit 1609A-1609N mindestens zwei Ausführungseinheiten. In mindestens einer Ausführungsform beinhaltet die verschmolzene Ausführungseinheit 1609A eine erste EU 1608A, eine zweite EU 1608B und eine Thread-Steuerungslogik 1607A, die der ersten EU 1608A und der zweiten EU 1608B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 1607A Threads, die auf der fusionierten Grafikausführungseinheit 1609A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 1609A-1609N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform beinhaltet die Thread-Ausführungslogik 1600D einen oder mehrere interne Anweisungs-Caches (wie 1606) Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (wie 1612) enthalten, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 1610 enthalten, der Textur-Samples für 3D-Operationen und Mediensamples für Medienoperationen bereitstellt. In mindestens einer Ausführungsform beinhaltet der Abtaster 1610 eine spezielle Textur- oder Medien-Abtastungsfunktion, um Textur- oder Mediendaten während eines Abtastungsprozesses zu verarbeiten, bevor abgetastete Daten an eine Ausführungseinheit geliefert werden.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Anforderungen zur Thread-Initialisierung an die Thread-Ausführungslogik 1600D über eine Thread-Spawning- und Versandlogik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (wie Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 1602 aufgerufen, um weitere Ausgabeinformationen zu berechnen und die Ergebnisse in Ausgabeflächen (wie Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) zu schreiben. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 1602 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform sendet der Shader-Prozessor 1602 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 1604 an eine Ausführungseinheit (wie 1608A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 1602 die Textur-Sampling-Logik im Sampler 1610, um auf Texturdaten in den im Speicher abgelegten Textur-Zuordnungen zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenanschluss 1614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 1600D bereit, um verarbeitete Daten zur weiteren Verarbeitung in einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 1614 einen oder mehrere Cache-Speicher (wie den Daten-Cache 1612) oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zu cachen.
Wie in 16E veranschaulicht, kann eine Grafikausführungseinheit 1608 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 1637, ein Array allgemeiner Registerdateien (general register file array - GRF) 1624, ein Array architektonischer Registerdateien (architectural register file array - ARF) 1626, einen Thread-Arbiter 1622, eine Sendeeinheit 1630, eine Verzweigungseinheit 1632, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 1634 und in mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 1635 beinhalten. In mindestens einer Ausführungsform beinhalten GRF 1624 und ARF 1626 einen Satz von allgemeinen Registerdateien und Architekturregisterdateien, die jedem simultanen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 1608 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in ARF 1626 aufrechterhalten, während Daten, die während der Thread-Ausführung verwendet werden, in GRF 1624 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, einschließlich der Anweisungszeiger für jeden Thread, in Thread-spezifischen Registern in der ARF 1626 aufbewahrt werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 1608 eine Architektur auf, die eine Kombination aus simultanem Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem verschachteltem Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit basierend auf einer Zielanzahl gleichzeitiger Threads und einer Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 1608 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Arbiter 1622 des Grafikausführungseinheit-Threads 1608 Anweisungen zur Ausführung an eine von der Sendeeinheit 1630, der Verzweigungseinheit 1642 oder der SIMD-FPU(s) 1634 versenden. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb der GRF 1624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Elementvektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheits-Thread Zugriff auf 4 KByte innerhalb des GRF 1624, obwohl Ausführungsformen nicht darauf beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kbyte zugreifen können, kann das GRF 1624 insgesamt 28 Kbyte speichern. In mindestens einer Ausführungsform können durch flexible Adressierungsmodi Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen versendet, die von der Mitteilungsweiterleitungssendeeinheit 1630 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an eine dedizierte Verzweigungseinheit 1632 versendet, um die SIMD-Abweichung und eventuelle Annäherung zu erleichtern.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 1608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 1634, um Gleitkommaoperationen durchzuführen. In mindestens einer Ausführungsform unterstützen die FPU(s) 1634 auch Integerberechnung. In mindestens einer Ausführungsform können die FPU(s) 1634 bis zur Anzahl von M 32-Bit-Fließkomma(oder -Integer)-Vorgänge über SIMD ausführen oder bis zu 2M 16-Bit-Integer- oder 16-Bit-Fließkommavorgänge über SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine von den FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendente mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkomma mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 1635 vorhanden, die speziell für die Ausführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 1608 in einer Gruppierung von Grafik-Teilkernen (wie einem Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 1608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 1608 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 615 in die Ausführungslogik 1600D integriert sein. Darüber hinaus können in mindestens einer Ausführungsform hierin beschriebene Ableitung- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in den 6B oder 6C gezeigten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternen oder chipexternen Speicher und/oder Registern (gezeigt oder nichtgezeigt) gespeichert werden, die ALUs der Ausführungslogik 1600D konfigurieren, um einen oder mehrere Algorithmen maschinellen Lernens, neuronale Netzwerkarchitekturen, Anwendungsfälle oder in dieser Schrift beschriebene Trainingsmethoden auszuführen.
17A zeigt eine Parallelverarbeitungseinheit („PPU“) 1700A gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 1700A mit engineslesbarem Code konfiguriert, der, wenn er von der PPU 1700A ausgeführt wird, die PPU 1700A veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Methoden durchzuführen. In mindestens einer Ausführungsform ist die PPU 1700A ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierter Schaltung implementiert ist und der Multi-Threading als Technik zur Latenzverbergung nutzt, die dazu ausgestaltet ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die dazu konfiguriert sind, von der PPU 1700A ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 1700A eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline für die Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie z. B. einer Flüssigkristallanzeige(„LCD“)-Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 1700A genutzt, um Berechnungen durchzuführen, wie etwa Operationen der linearen Algebra und Operationen des maschinellen Lernens. 17A zeigt ein Beispiel für einen Parallelprozessor, der nur zu Veranschaulichungszwecken dient und als nicht einschränkendes Beispiel für Prozessorarchitekturen ausgelegt werden sollte, die innerhalb des Umfangs dieser Offenbarung in Betracht gezogen werden, und dass ein beliebiger geeigneter Prozessor zur Ergänzung und/oder als Ersatz für diesen eingesetzt werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 1700A dazu konfiguriert, Hochleistungsberechnungen (High Performance Computing - „HPC“), Rechenzentrumsanwendungen und Anwendungen des maschinellen Lernens zu beschleunigen. In mindestens einer Ausführungsform ist die PPU 1700A dazu konfiguriert, Deep-Learning-Systeme und -Anwendungen zu beschleunigen, was die folgenden nicht einschränkenden Beispiele beinhaltet: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprache, Bilder, Texterfassungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analyse, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform beinhaltet die PPU 1700A ohne Einschränkung eine Eingabe/Ausgabe-(„E/A“)-Einheit 1706, eine Front-End-Einheit 1710, eine Planungseinheit 1712, eine Arbeitsverteilungseinheit 1714, einen Hub 1716, eine Crossbar („Xbar“) 1720, ein oder mehrere allgemeine Verarbeitungscluster (general processing clusters - „GPCs“) 1718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 1722. In mindestens einer Ausführungsform ist die PPU 1700A mit einem Hostprozessor oder anderen PPUs 1700A über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Verbindungen“) 1708 verbunden. In mindestens einer Ausführungsform ist die PPU 1700A über eine Verbindung 1702 mit einem Hostprozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 1700A mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 1704 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 1704 ohne Einschränkung eine oder mehrere Vorrichtungen mit dynamischem Direktzugriffsspeicher („DRAM“). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als HBM-Subsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 1708 auf einen drahtgebundenen mehrspurigen Kommunikations-Link beziehen, der von Systemen verwendet wird, um zu skalieren und eine oder mehrere PPUs 1700A in Kombination mit einer oder mehreren Zentralverarbeitungseinheiten (central processing units - „CPUs“) zu beinhalten, unterstützt Zwischenspeicher-Kohärenz zwischen PPUs 1700A und CPUs sowie CPU-Mastering. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Zusammenschaltung 1708 über den Hub 1716 an/von anderen Einheiten der PPU 1700A übermittelt, wie eine oder mehrere Kopierengines, Video-Kodierer, Video-Decoder, Energieverwaltungseinheiten und andere Komponenten, die in 17A möglicherweise nicht explizit veranschaulicht sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 1706 dazu konfiguriert, Kommunikationen (wie Befehle, Daten) von einem Hostprozessor (in 17A nicht veranschaulicht) über den Systembus 1702 zu übermitteln und zu empfangen. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 1706 mit dem Hostprozessor direkt über den Systembus 1702 oder über eine oder mehrere zwischengeschaltete Vorrichtungen, wie eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 1706 über den Systembus 1702 mit einem oder mehreren anderen Prozessoren kommunizieren, wie mit einer oder mehreren PPUs 1700A. In mindestens einer Ausführungsform implementiert die E/A-Einheit 1706 eine Peripheral-Component-lnterconnect-Express-(„PCIe“-)Schnittstelle für die Kommunikation über einen PCle-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 1706 Schnittstellen für die Kommunikation mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 1706 über den Systembus 1702 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so konfiguriert sind, dass sie die PPU 1700A dazu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform übermittelt die E/A-Einheit 1706 decodierte Befehle an verschiedene andere Einheiten der PPU 1700A, wie durch Befehle festgelegt. In mindestens einer Ausführungsform werden die Befehle an die Frontend-Einheit 1710 und/oder an den Hub 1716 oder andere Einheiten der PPU 1700A übermittelt, wie z. B. eine oder mehrere Kopierengines, einen Video-Codierer, einen Video-Decodierer, eine Energieverwaltungseinheit usw. (in 17A nicht explizit veranschaulicht). In mindestens einer Ausführungsform ist die E/A-Einheit 1706 dazu konfiguriert, Kommunikationen zwischen und unter verschiedenen logischen Einheiten der PPU 1700A weiterzuleiten.
In mindestens einer Ausführungsform codiert ein vom Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, welcher der PPU 1700A Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist ein Puffer ein Bereich in einem Speicher, auf den sowohl ein Hostprozessor als auch die PPU 1700A zugreifen können (wie lesen/schreiben) - eine Hostschnittstelle kann so konfiguriert sein, dass sie auf diesen Puffer in einem mit dem Systembus 1702 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der E/A-Einheit 1706 über den Systembus 1702 übermittelt werden. In mindestens einer Ausführungsform schreibt ein Hostprozessor einen Befehlsstrom in einen Puffer und übermittelt dann einen Zeiger auf den Beginn eines Befehlsstroms an die PPU 1700A, so dass die Frontend-Einheit 1710 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 1700A weiterleitet.
In mindestens einer Ausführungsform ist die Front-End-Einheit 1710 an die Planereinheit 1712 gekoppelt, die verschiedene GPCs 1718 dazu konfiguriert, Aufgaben zu verarbeiten, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planereinheit 1712 dazu konfiguriert, Zustandsinformationen in Bezug auf verschiedene Aufgaben zu verfolgen, die von der Planereinheit 1712 verwaltet werden, wobei Zustandsinformationen angeben können, welchem der GPCs 1718 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, eine der Aufgabe zugeordnete Prioritätsebene usw. In mindestens einer Ausführungsform verwaltet die Planereinheit 1712 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren der GPCs 1718.
In mindestens einer Ausführungsform ist die Planereinheit 1712 an eine Arbeitsverteilungseinheit 1714 gekoppelt, die dazu konfiguriert ist, Aufgaben zur Ausführung auf GPCs 1718 zu versenden. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 1714 eine Anzahl geplanter Aufgaben, die sie von der Scheduler-Einheit 1712 erhalten hat, und die Arbeitsverteilungseinheit 1714 verwaltet einen Pool anhängiger Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 1718. In mindestens einer Ausführungsform umfasst der Pool anhängiger Aufgaben eine Anzahl von Slots (wie 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 1718 zugewiesen sind; ein Pool aktiver Aufgaben kann eine Anzahl von Slots (wie 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 1718 verarbeitet werden, so dass, wenn einer der GPCs 1718 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 1718 entfernt wird und eine von anderen Aufgaben aus einem Pool anhängiger Aufgaben ausgewählt und für die Ausführung auf dem GPC 1718 geplant wird. Somit wird in mindestens einer Ausführungsform, wenn sich eine aktive Aufgabe auf dem GPC 1718 im Leerlauf befindet, wie während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Aufgabe aus dem GPC 1718 entfernt und in den Pool der anhängigen Aufgaben zurückgeführt, während eine andere Aufgabe im Pool der anhängigen Aufgaben ausgewählt und für die Ausführung auf dem GPC 1718 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 1714 mit einem oder mehreren GPCs 1718 über die XBar 1720. In mindestens einer Ausführungsform ist die XBar 1720 ein Verbindungsnetzwerk, das viele der Einheiten der PPU 1700A mit anderen Einheiten der PPU 1700A koppelt und dazu konfiguriert sein kann, die Arbeitsverteilungseinheit 1714 an einen bestimmten GPC 1718 zu koppeln. In mindestens einer Ausführungsform können eine oder mehrere andere Einheiten der PPU 1700A außerdem über den Hub 1716 mit der XBar 1720 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Planereinheit 1712 verwaltet und von der Arbeitsverteilungseinheit 1714 an eine der GPCs 1718 versendet. Der GPC 1718 ist dazu konfiguriert, Aufgaben zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können Ergebnisse von anderen Aufgaben innerhalb des GPC 1718 verbraucht, über die XBar 1720 an einen anderen GPC 1718 geleitet oder im Speicher 1704 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse über Partitionseinheiten 1722, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 1704 umsetzen, in den Speicher 1704 geschrieben werden. In mindestens einer Ausführungsform können Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 1708 an eine andere PPU 1704 oder CPU übermittelt werden. In mindestens einer Ausführungsform beinhaltet die PPU 1700A ohne Einschränkung eine Anzahl U von Partitionseinheiten 1722, die gleich der Anzahl von getrennten und unterschiedlichen Speichervorrichtungen 1704 ist, die an die PPU 1700A gekoppelt sind. In mindestens einer Ausführungsform wird die Partitionseinheit 1722 nachfolgend in Verbindung mit 17C ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Hostprozessor einen TreiberKernel aus, der eine Anwendungsprogrammierschnittstelle („API“) umsetzt, die es einer oder mehreren Anwendungen ermöglicht, die auf dem Hostprozessor ausgeführt werden, Operationen zur Ausführung auf der PPU 1700A zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 1700A ausgeführt, und die PPU 1700A stellt Isolierung, Dienstgüte (quality of service - „QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (wie in Form von API-Aufrufen), die einen Treiberkernel dazu veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 1700A zu generieren, und der Treiberkernel gibt Aufgaben an einen oder mehrere Streams aus, die von der PPU 1700A verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (wie 32 Threads) 32 parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zum Ausführen von Aufgaben beinhalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und zusammenwirkende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 17C ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein maschinelles Lernmodell, wie ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die der PPU 1700A bereitgestellt werden. In mindestens einer Ausführungsform wird die PPU 1700A verwendet, um Informationen basierend auf einem trainierten maschinellen Lernmodell (wie einem neuronalen Netzwerk), das von einem anderen Prozessor oder System oder von der PPU 1700A trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 1700A verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
17B zeigt einen Universalverarbeitungscluster („GPC“) 1700B gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 1700B der GPC 1718 aus 17A. In mindestens einer Ausführungsform beinhaltet jeder GPC 1700B ohne Einschränkung eine Anzahl von Hardware-Einheiten zum Verarbeiten von Tasks und beinhaltet jeder GPC 1700B ohne Einschränkung einen Pipelineverwalter 1702, eine Vor-Rasteroperationeneinheit (pre-raster operations unit - „PROP“) 1704, eine Raster-Engine 1708, eine Arbeitsverteilungskreuzschiene (work distribution crossbar - „WDX“) 1716, eine Speicherverwaltungseinheit („MMU“) 1718, einen oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 1706 und eine beliebige geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 1700B durch den Pipelineverwalter 1702 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipelineverwalter 1702 die Konfiguration eines oder mehrerer DPCs 1706 für die Verarbeitung von Tasks, die dem GPC 1700B zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 1702 mindestens einen von einem oder mehreren DPCs 1706 dazu, mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 1706 dazu konfiguriert, ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor (streaming multi-processor - „SM“) 1714 auszuführen. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 1702 dazu konfiguriert, Pakete, die von einer Arbeitsverteilungseinheit empfangen werden, in mindestens einer Ausführungsform an geeignete logische Einheiten innerhalb des GPC 1700B zu leiten, und einige Pakete können an Hardwareeinheiten mit feststehender Funktion in der PROP 1704 und/oder Rasterengine 1708 geleitet werden, während andere Pakete zu den DPCs 1706 zur Verarbeitung durch eine primitive Engine 1712 oder SM 1714 geleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 1702 mindestens einen der DPCs 1706 zum Implementieren eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 1704 dazu konfiguriert, in mindestens einer Ausführungsform Daten, die von der Rasterengine 1708 und den DPCs 1706 erzeugt werden, an eine Rasteroperations-(„ROP“-)Einheit in der Partitionseinheit 1722 weiterzuleiten, die vorstehend in Verbindung mit 17A ausführlicher beschrieben wurde. In mindestens einer Ausführungsform ist die PROP-Einheit 1704 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen und mehr. In mindestens einer Ausführungsform beinhaltet die Rasterengine 1708 ohne Einschränkung eine Anzahl von Hardwareeinheiten mit fester Funktion, die dazu konfiguriert sind, verschiedene Operationen auszuführen, und die Rasterengine 1708 beinhaltet ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Tile-Coalescing-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Scheitelpunkte und erzeugt Ebenengleichungen, die mit einer durch Scheitelpunkte definierten geometrischen Primitive verknüpft sind; die Ebenengleichungen werden an eine grobe Rasterengine übermittelt, um Abdeckungsinformationen (wie eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe einer groben Rasterengine wird an eine Culling-Engine übermittelt, in der Fragmente, die mit einer Primitive verknüpft sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übermittelt, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Beschneiden und Aussortieren überstehen, an eine feine Rasterengine weitergeleitet, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Rasterengine 1708 Fragmente, die von einer beliebigen geeigneten Entität verarbeitet werden sollen, wie etwa von einem innerhalb des DPC 1706 umgesetzten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder DPC 1706, der im GPC 1700B beinhaltet ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 1710; eine Primitivengine 1712; eine oder mehrere SMs 1714; und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 1710 den Betrieb des DPC 1706 und routet von dem Pipelineverwalter 1702 empfangene Pakete an die entsprechenden Einheiten in dem DPC 1706. In mindestens einer Ausführungsform werden Pakete, die einem Scheitelpunkt zugeordnet sind, zu einer Primitivengine 1712 weitergeleitet, die dazu konfiguriert ist, sie Scheitelpunktattribute, die einem Scheitelpunkt zugeordnet sind, aus dem Speicher abzuholen; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 1714 übermittelt werden.
In mindestens einer Ausführungsform umfasst SM 1714 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Aufgaben zu verarbeiten, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 1714 mit mehreren Threads ausgestattet und so konfiguriert, dass er eine Vielzahl von Threads (wie 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur („Single-Instruction, Multiple-Data“) implementiert, bei der jeder Thread in einer Gruppe von Threads (wie ein Warp) so konfiguriert ist, dass er einen anderen Datensatz basierend auf demselben Anweisungssatz verarbeitet. In mindestens einer Ausführungsform führen alle Threads einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform setzt der SM 1714 eine Einzelbefehls-Mehrfachthread-(„SIMT“)-Architektur um, wobei jeder Thread in einer Gruppe von Threads dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten, wobei jedoch einzelne Threads in einer Gruppe von Threads während der Ausführung abweichen dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp beibehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn die Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread aufrechterhalten, was eine gleichberechtigte Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread beibehalten, und Threads, die gleiche Anweisungen ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform von SM 1714 wird hierin ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 1718 eine Schnittstelle zwischen dem GPC 1700B und einer Speicherpartitionseinheit (wie der Partitionseinheit 1722 von 17A) bereit, und die MMU 1718 stellt die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt MMU 1718 einen oder mehrere Übersetzungs-Lookaside-Buffer (translation lookaside buffers - „TLBs“) bereit, um die Übersetzung von virtuellen Adressen in physische Adressen im Speicher auszuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein maschinelles Lernmodell, wie ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die der GPC 1700B bereitgestellt werden. In mindestens einer Ausführungsform wird die GPC 1700B verwendet, um Informationen basierend auf einem trainierten maschinellen Lernmodell (wie einem neuronalen Netzwerk), das von einem anderen Prozessor oder System oder von der GPC 1700B trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die GPC 1700B verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
17C veranschaulicht eine Speicherpartitionseinheit 1700C einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 1700C ohne Einschränkung eine Rasteroperations-(„ROP“-)Einheit 1702; einen Zwischenspeicher 1704 der Ebene zwei („L2“); eine Speicherschnittstelle 1706; und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 1706 an Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1706 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Umsetzungen für eine Hochgeschwindigkeitsdatenübertragung umsetzen. In mindestens einer Ausführungsform integriert die PPU U-Speicherschnittstellen 1706, eine Speicherschnittstelle 1706 pro Paar von Partitionseinheiten 1700C, wobei jedes Paar von Partitionseinheiten 1700C mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU mit bis zu Y Speichervorrichtungen verbunden sein, wie etwa mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafiken mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 1706 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), wobei Y gleich der Hälfte von U ist. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel, ohne Einschränkung, vier Speicherchips und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Rechenanwendungen, die empfindlich gegenüber Datenkorruption sind.
In mindestens einer Ausführungsform implementiert die PPU eine Speicherhierarchie mit mehreren Levels. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 1700C einen einheitlichen Speicher, um einen einzelnen einheitlichen virtuellen Adressraum für den Speicher der zentralen Verarbeitungseinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 1708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und den vollen Zugriff auf den CPU-Speicher durch die PPU bereitzustellen.
In mindestens einer Ausführungsform übermitteln Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopierengines Seitenfehler für Adressen erzeugen, die nicht Seitentabellen zugeordnet sind, und die Speicherpartitionseinheit 1700C bedient dann Seitenfehler, indem sie Adressen Seitentabellen zuordnet, wonach die Kopierengine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (in mindestens einer Ausführungsform nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen an Kopierengines weitergegeben werden, ohne dass es darauf ankommt, ob Speicherseiten vorhanden sind, und ein Kopiervorgang ist transparent.
Daten aus dem Speicher 1704 aus 17A oder ein anderer Systemspeicher wird von der Speicherpartitionseinheit 1700C abgerufen und im L2-Zwischenspeicher 1704 gespeichert, der sich auf dem Chip befindet und gemäß mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 1700C beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Caches, der mit einer entsprechenden Speichervorrichtung assoziiert ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 1714 einen Zwischenspeicher der Ebene eins („L1“) umsetzen, wobei der L1-Zwischenspeicher ein privater Speicher ist, der einem bestimmten SM 1714 gewidmet ist, und Daten aus dem L2-Zwischenspeicher 1704 werden abgerufen und in jedem der L1-Zwischenspeicher zur Verarbeitung in Funktionseinheiten der SMs 1714 gespeichert. In mindestens einer Ausführungsform ist der L2-Zwischenspeicher 1704 an die Speicherschnittstelle 1706 und XBar 1720 gekoppelt.
In mindestens einer Ausführungsform führt die ROP-Einheit 1702 Grafikrasteroperationen durch, die mit der Pixelfarbe in Bezug stehen, wie etwa Farbkomprimierung, Pixel-Blending und mehr. Die ROP-Einheit 1702 setzt in mindestens einer Ausführungsform Tiefentests in Verbindung mit der Rasterengine 1708 um und empfängt eine Tiefe für einen Abtastort, der einem Pixelfragment von der Ausleseengine der Rasterengine 1708 zugeordnet ist. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine mit einem Fragment verbundene Sample-Position getestet. Wenn in mindestens einer Ausführungsform das Fragment den Tiefentest für den Abtastort besteht, dann aktualisiert die ROP-Einheit 1702 den Tiefenpuffer und übermittelt ein Ergebnis des Tiefentests an die Rasterengine 1708. Es versteht sich, dass die Anzahl der Partitionseinheiten 1700C von der Anzahl der GPCs verschieden sein kann und daher jede ROP-Einheit 1702 in mindestens einer Ausführungsform an jede der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 1702 Pakete, die von verschiedenen GPCs empfangen werden, und bestimmt, an welche ein von der ROP-Einheit 1702 erzeugtes Ergebnis durch die XBar 1720 weitergeleitet wird.
17D veranschaulicht einen Streaming-Multiprozessor („SM“) 1700D gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 1700D der SM 1714 aus 17B. In mindestens einer Ausführungsform beinhaltet der SM 1700D ohne Einschränkung einen Anweisungszwischenspeicher 1702; eine oder mehrere Planereinheiten 1704; eine Registerdatei 1708; einen oder mehrere Verarbeitungskerne („Kerne“) 1710; eine oder mehrere Sonderfunktionseinheiten (special function units - „SFUs“) 1712; eine oder mehrere Lade-/Speichereinheiten („LSUs“) 1714; ein Verbindungsnetzwerk 1716; einen gemeinsam genutzten Speicher/Ebene-1-Zwischenspeicher („L1“) 1718; und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform versendet eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“) und jede Aufgabe wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPC zugewiesen und, wenn die Aufgabe einem Shader-Programm verbunden ist, wird die Aufgabe einem der SMs 1700D zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 1704 Tasks von einer Arbeitsverteilungseinheit und sie verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 1700D zugeordnet sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 1704 Thread-Blöcke für die Ausführung als Warps aus parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 1704 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (wie Verarbeitungskerne 1710, SFUs 1712 und LSUs 1714) versendet.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zur Organisation von Gruppen kommunizierender Threads beziehen, das es den Entwicklern ermöglicht, die Granularität auszudrücken, mit der die Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen von Programmiermodellen ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads bereit: eine Barriere über alle Threads eines Threadblocks (wie die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als Thread-Blöcke definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, mehr Flexibilität beim Entwurf und eine Wiederverwendung der Software in Form von gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit mit Teilblock- (in mindestens einer Ausführungsform so klein wie ein einzelner Thread) und Mehrblock-Granularität zu definieren und kollektive Operationen, wie etwa Synchronisation, an Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Anordnung über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogrammfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Annäherung treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive der kooperativen Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Produzent-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken beinhalten.
In mindestens einer Ausführungsform ist eine Versendeeinheit 1706 dazu konfiguriert, Anweisungen an eine oder mehrere der funktionellen Einheiten zu übermitteln, und die Planereinheit 1704 beinhaltet ohne Einschränkung zwei Versendeeinheiten 1706, die es zwei unterschiedlichen Anweisungen desselben Warps ermöglichen, während jedes Taktzyklus versendet zu werden. In mindestens einer Ausführungsform beinhaltet jede Scheduler-Einheit 1704 eine einzelne Zuteilungseinheit 1706 oder zusätzliche Zuteilungseinheiten 1706.
In mindestens einer Ausführungsform beinhaltet jeder SM 1700D in mindestens einer Ausführungsform ohne Einschränkung die Registerbank 1708, die einen Satz von Registern für funktionelle Einheiten des SM 1700D bereitstellt. In mindestens einer Ausführungsform wird die Registerdatei 1708 derartig zwischen jeder der funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Teil der Registerdatei 1708 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerbank 1708 auf unterschiedliche Warps aufgeteilt, die durch den SM 1700D ausgeführt werden, und die Registerbank 1708 stellt temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten verbunden sind. In mindestens einer Ausführungsform umfasst jedes SM 1700D, ohne Einschränkung, eine Vielzahl von L Verarbeitungskernen 1710. In mindestens einer Ausführungsform beinhaltet der SM 1700D ohne Einschränkung eine große Anzahl (wie 128 oder mehr) von verschiedenen Verarbeitungskernen 1710. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 1710 in mindestens einer Ausführungsform ohne Einschränkung eine Vollpipeline-, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit beinhaltet. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den IEEE 754-2008-Standard für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 1710 ohne Einschränkung 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Integerkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind gemäß mindestens einer Ausführungsform dazu konfiguriert, Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 1710 enthalten. In mindestens einer Ausführungsform sind Tensorkerne dazu konfiguriert, Deep-Learning-Matrixarithmetik auszuführen, wie z. B. Faltungsoperationen für das Training und Inferenzieren neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und -akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Eingaben für den Multiplikator A und B 16-Bit-Gleitkomma-Matrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkomma-Matrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet der 16-Bit Multiplikator mit Gleitkomma 64 Operationen und ergibt ein Produkt mit voller Präzision, das dann mittels 32-Bit Gleitkomma-Addition mit anderen Zwischenprodukten zu einer 4x4x4-Matrix-Multiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform legt eine API, wie etwa die CUDA 9 C++-API, spezielle Matrixlade-, Matrixmultiplizier- und -akkumulations- und Matrixspeicheroperationen offen, um Tensorkerne aus einem CUDA-C++-Programm effizient zu verwenden. In mindestens einer Ausführungsform geht eine Schnittstelle auf Warp-Ebene auf CUDA-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 1700D ohne Einschränkung M SFUs 1712, die spezielle Funktionen ausführen (wie Attributbewertung, reziproke Quadratwurzel etc.). In mindestens einer Ausführungsform beinhalten die SFUs 1712 ohne Einschränkung eine Baumtraversaleinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchlaufen. In mindestens einer Ausführungsform beinhalten die SFUs 1712 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Operationen zur Filterung von Texturkarten auszuführen. In mindestens einer Ausführungsform sind Textureinheiten dazu konfiguriert, Texturzuordnungen (wie ein 2D-Array von Texeln) aus dem Speicher zu laden und Texturzuordnungen zu samplen, um gesampelte Texturwerte zur Verwendung in von SM 1700D ausgeführten Shaderprogrammen zu erzeugen. In mindestens einer Ausführungsform werden die Texturzuordnungen im gemeinsamen Speicher/L1-Cache 1718 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie Filteroperationen unter Verwendung von Mip-Maps (wie Textur-Maps mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jedes SM 1700D, ohne Einschränkung, zwei Textureinheiten.
Jeder SM 1700D umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 1714, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 1718 und der Registerbank 1708 implementieren. Jeder SM 1700D beinhaltet ohne Einschränkung ein Verbindungsnetzwerk 1716, das in mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 1708 und die LSU 1714 mit der Registerdatei 1708 und dem gemeinsam genutzten Speicher/L1-Zwischenspeicher 1718 verbindet. In mindestens einer Ausführungsform ist das Zusammenschaltungsnetz 1716 eine Kreuzschiene, die so konfiguriert sein kann, dass sie beliebige funktionelle Einheiten mit beliebigen Registern in der Registerbank 1708 verbindet und LSUs 1714 mit der Registerbank 1708 und Speicherorten in dem gemeinsam genutzten Speicher/L1-Cache 1718 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 1718 ein Array von chipinternem Speicher, das in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 1700D und der Primitiv-Engine sowie zwischen Threads in dem SM 1700D ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Zwischenspeicher 1718 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 1700D zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsam genutzte Speicher/L1-Cache 1718 in mindestens einer Ausführungsform zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von dem gemeinsam genutzten Speicher/L1-Cache 1718, L2-Cache und Speicher Ergänzungsspeicher.
Das Kombinieren der Funktionalität des Daten-Cache und des gemeinsam genutzten Speichers in einem einzelnen Speicherblock stellt in mindestens einer Ausführungsform eine verbesserte Rechenleistung für beide Typen von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, beispielsweise wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass die Hälfte der Kapazität genutzt wird, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 1718 ermöglicht dem gemeinsam genutzten Speicher/L1-Cache 1718 gemäß mindestens einer Ausführungsform das Fungieren als Leitung mit hohem Durchsatz für Streaming-Daten, während simultan Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitgestellt wird. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen konfiguriert ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit feststehender Funktion umgangen, wodurch ein viel einfacheres Programmiermodell erzeugt wird. In mindestens einer Ausführungsform weist eine Arbeitsverteilungseinheit in einer Konfiguration für parallele Berechnungen mit allgemeinem Verwendungszweck Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm unter Verwendung einer eindeutigen Thread-ID bei der Berechnung aus, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, unter Verwendung von SM 1700D, um Programme auszuführen und Berechnungen durchzuführen, gemeinsam genutztem Speicher/L1-Zwischenspeicher 1718, um zwischen Threads zu kommunizieren, und LSU 1714, um globalen Speicher über den gemeinsam genutzten Speicher/L1-Zwischenspeicher 1718 und die Speicherpartitionseinheit auszulesen und zu schreiben. In mindestens einer Ausführungsform schreibt SM 1700D, wenn es für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Scheduler-Einheit 1704 verwenden kann, um neue Arbeiten auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (wie einer drahtlosen, handgehaltenen Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem handgehaltenen elektronischen Gerät und mehr enthalten oder damit gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat realisiert. Bei mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) usw. vorhanden.
In mindestens einer Ausführungsform kann die PPU in einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann dazu konfiguriert sein, mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden zu sein. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz des Motherboards enthalten ist.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit 6B und/oder 6C bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein maschinelles Lernmodell, wie ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die der SM 1700D bereitgestellt werden. In mindestens einer Ausführungsform wird die SM 1700D verwendet, um Informationen basierend auf einem trainierten maschinellen Lernmodell (wie einem neuronalen Netzwerk), das von einem anderen Prozessor oder System oder von der SM 1700D trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die SM 1700D verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Mehrchipmodule mit erhöhter Konnektivität verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer zentralen Verarbeitungseinheit („CPU“) und einer Busimplementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers untergebracht werden.
In mindestens einer Ausführungsform, werden Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder computergesteuerten logischen Algorithmen im Hauptspeicher 804 und/oder in einem Sekundärspeicher gespeichert. Computerprogramme, die von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 800, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 804, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges Speichersystem beziehen, wie ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmevorrichtung, einen USB-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 802, dem Parallelverarbeitungssystem 812, einer integrierten Schaltung, die mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 802 als auch des Parallelverarbeitungssystems 812 ausführen kann, einem Chipsatz (wie einer Gruppe integrierter Schaltungen, die so konzipiert sind, dass sie als Einheit arbeiten und verkauft werden, um verwandte Funktionen auszuführen, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltungen implementiert.
In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System usw. umgesetzt. In mindestens einer Ausführungsform kann das Computersystem 800 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (wie eines drahtlosen Handgeräts), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer kopfmontierten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 812 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 814 und zugehörige Speicher 816. In mindestens einer Ausführungsform sind die PPUs 814 mit einem Hostprozessor oder anderen peripheren Vorrichtungen über eine Zusammenschaltung 818 und einen Schalter 820 oder Multiplexer verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 812 Rechenaufgaben auf PPUs 814, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 814 zugänglich (wie für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher zu Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern führen kann, die in einer PPU 814 resident sind. In mindestens einer Ausführungsform wird die Operation der PPUs 814 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (wie über mehrere PPUs 814 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Ausführungen liegen im Geiste der gegenwärtigen Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „beinhaltend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die „beinhaltend, aber nicht beschränkt auf“ bedeuten), sofern nicht anderweitig angemerkt. Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, so zu verstehen, dass er ganz oder teilweise in einem Gegenstand enthalten, an ihm angebracht oder mit ihm verbunden ist, auch wenn etwas dazwischen liegt. Die Nennung von Wertebereichen hierin soll lediglich als schnelle Methode des einzelnen Bezugnehmens auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. Die Verwendung eines Satzes (wie einer Menge von Gegenständen) oder einer Teilmenge ist, sofern nicht anders vermerkt oder durch den Kontext widerlegt, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Mitglieder beinhaltet. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner eine „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichten Beispiel eines Satzes, der drei Elemente aufweist, beziehen sich die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht implizieren, dass bestimmte Ausführungen es erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden ist. Darüber hinaus gibt, sofern nichts anderes angemerkt ist oder der Kontext dem widerspricht, eine „Vielzahl“ einen Zustand der Pluralität an (wie eine Vielzahl von Gegenständen mehrere Gegenstände angibt). Eine Vielzahl umfasst zumindest zwei Positionen, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch den Kontext angezeigt wird. Sofern nichts anderes genannt ist oder es anderweitig aus dem Kontext ersichtlich ist, bedeutet „auf Grundlage von“ „mindestens zum Teil auf Grundlage von“ und nicht „ausschließlich auf Grundlage von“.
Hierin beschriebene Vorgänge von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern es hierin nicht anders angegeben ist oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Kontrolle eines oder mehrerer Computersysteme ausgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (wie ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen beinhaltet, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (wie eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (wie Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (wie ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (in mindestens einer Ausführungsform als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz nicht-transitorischer computerlesbarer Speichermedien beinhaltet in mindestens einer Ausführungsform mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien der mehreren nicht-transitorischen computerlesbaren Speichermedien fehlt der gesamte Code, während mehrere nicht-transitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden übertragbares computerlesbares Speichermedium Befehle und eine zentrale Verarbeitungseinheit („CPU“) führt einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen beinhaltet, die unterschiedlich arbeiten, so dass das verteilte Computersystem hierin beschriebene Operationen ausführt und so, dass eine einzelne Vorrichtung nicht alle Operationen ausführt.
Die Verwendung beliebiger oder aller hierin bereitgestellter Beispiele oder eine beispielhafte Wortwahl (wie „wie etwa“), die in dieser Schrift bereitgestellt sind, soll lediglich die Ausführungsformen der Offenbarung besser veranschaulichen und stellt keine Einschränkung des Schutzumfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Jegliche Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin erwähnt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Referenz einzeln und spezifisch als durch Referenz eingeschlossen angegeben und in ihrer Gesamtheit hierin ausgeführt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann „Prozessor“ auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder dem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder im Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren beinhalten. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse zum Ausführen von Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend beziehen. Die Begriffe „System“ und „Verfahren“ werden hierin insofern austauschbar verwendet, als das System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann Bezug genommen werden auf das Erhalten, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch das Empfangen von Daten als ein Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Umsetzungen kann der Prozess des Erhaltens, Übernehmens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übertragen von Daten über eine serielle oder parallele Schnittstelle erreicht werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetzwerk von der bereitstellenden Entität zu der erfassenden Entität erfolgen. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementationen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehrwerden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.

Claims

Kühlungssystem für ein Rechenzentrum, umfassend: eine Vielzahl von Rippen zwischen einer ersten Platte und einer zweiten Platte, um in einer ersten Konfiguration der Vielzahl von Rippen eine erste Wärmemenge an eine Umgebung abzuleiten, wobei die erste Platte relativ zu der zweiten Platte beweglich ist, um in einer zweiten Konfiguration der Vielzahl von Rippen einen Oberflächenbereich der Vielzahl von Rippen gegenüber der Umgebung zu exponieren und eine zweite Wärmemenge abzuleiten, die größer ist als die erste Wärmemenge.
Kühlungssystem nach Anspruch 1, ferner umfassend: den Oberflächenbereich, der in der zweiten Konfiguration exponiert ist, größer als ein primärer Oberflächenbereich der Vielzahl von Rippen in der ersten Konfiguration.
Kühlungssystem nach Anspruch 1, ferner umfassend: Zwischenkonfigurationen der Vielzahl von Rippen zwischen der ersten Konfiguration und der zweiten Konfiguration, um dazu Oberflächenbereiche bereitzustellen, die die Ableitung dritter Wärmemengen ermöglichen, die relativ zu den einzelnen Zwischenkonfigurationen der Vielzahl von Rippen sind.
Kühlungssystem nach Anspruch 1, ferner umfassend: ein Getriebe-Subsystem, ein elektromagnetisches Subsystem, ein thermoelektrisches Generator-Subsystem, ein thermoreaktives Subsystem oder ein pneumatisches Subsystem, um die erste Platte relativ zu der zweiten Platte in Reaktion auf eine erfasste Wärme von einer zugehörigen Komponente oder der Umgebung zu bewegen.
Kühlungssystem nach Anspruch 1, ferner umfassend: mindestens ein Bandmerkmal, das der Vielzahl von Rippen zugeordnet ist, damit die einzelnen Rippen einen überlappenden Abschnitt umfassen, der in der ersten Konfiguration mindestens teilweise von der Umgebung abgeschirmt ist und der getrennt wird, um den überlappenden Abschnitt in der zweiten Konfiguration der Umgebung auszusetzen.
Kühlungssystem nach Anspruch 1, ferner umfassend: mindestens ein Bandmerkmal, das mit der Vielzahl von Rippen verbunden ist und teilweise aus einem bimorphen Material gebildet ist, um die erste Platte relativ zu der zweiten Platte bei einer wahrgenommenen Wärmeeinwirkung auf das bimorphe Material beweglich zu machen.
Kühlungssystem nach Anspruch 1, ferner umfassend: Fluid- oder Gasleitungen zur Aufnahme eines Kühlfluids aus einem Kühlkreislauf eines Rechenzentrums, das die Vorrichtung beherbergt; ein pneumatisches Subsystem zur Verwendung des Kühlfluids, um einen Kolben auszufahren und die erste Platte zu veranlassen, sich relativ zur zweiten Platte zu bewegen, um den Oberflächenbereich der Vielzahl von Rippen in der zweiten Konfiguration der Vielzahl von Rippen zu exponieren.
Kühlungssystem nach Anspruch 1, ferner umfassend: ein lernendes Subsystem, das zumindest einen Prozessor umfasst, um die von Komponenten, Servern oder Racks im Rechenzentrum erfassten Temperaturen auszuwerten, wobei der Oberflächenbereich der Vielzahl von Rippen verschiedenen Mengen an Wärmeableitung zugeordnet ist, und um eine Ausgabe bereitzustellen, die zumindest einer Temperatur zugeordnet ist, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern, um den Oberflächenbereich der Vielzahl von Rippen zu exponieren.
Kühlungssystem nach Anspruch 8, ferner umfassend: mindestens einen Controller, der die Bewegung der ersten Platte relativ zu der zweiten Platte erleichtert; und das lernende Subsystem, das ein maschinelles Lernmodell ausführt, um: die Temperaturen unter Verwendung mehrerer Neuronenebenen des maschinellen Lernmodells zu verarbeiten, das die Temperaturen und die zuvor zugeordneten Oberflächenbereiche der Vielzahl von Rippen aufweist; und die mindestens einer Temperatur zugeordnete Ausgabe an den mindestens einen Controller bereitzustellen, wobei die Ausgabe nach einer Auswertung der zuvor zugeordneten Oberflächenbereiche der Vielzahl von Rippen und der zuvor zugeordneten Temperaturen bereitgestellt wird.
Mindestens einen Prozessor für ein Kühlungssystem, umfassend: mindestens eine Logikeinheit zur Steuerung der Bewegung, die einer Vielzahl von Rippen zwischen einer ersten Platte und einer zweiten Platte zugeordnet ist, wobei die Vielzahl von Rippen dazu dient, in einer ersten Konfiguration der Vielzahl von Rippen eine erste Wärmemenge an eine Umgebung abzugeben, wobei die erste Platte relativ zur zweiten Platte beweglich ist, um in einer zweiten Konfiguration der Vielzahl von Rippen einen Oberflächenbereich der Vielzahl von Rippen gegenüber der Umgebung zu exponieren.
Mindestens ein Prozessor nach Anspruch 10, ferner umfassend: ein lernendes Subsystem zum Auswerten von Temperaturen, die von Komponenten, Servern oder Racks im Rechenzentrum erfasst werden, wobei der Oberflächenbereich der Vielzahl von Rippen mit verschiedenen Mengen an Wärmeableitung zugeordnet ist, und zum Bereitstellen einer Ausgabe, die mindestens einer Temperatur zugeordnet ist, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern, um den Oberflächenbereich der Vielzahl von Rippen zu exponieren, wobei der Oberflächenbereich größer als ein primärer Oberflächenbereich der Vielzahl von Rippen ist.
Mindestens ein Prozessor nach Anspruch 11, ferner umfassend: das lernende Subsystem, das ein maschinelles Lernmodell ausführt, um: die Temperaturen unter Verwendung mehrerer Neuronenebenen des maschinellen Lernmodells zu verarbeiten, das die Temperaturen und die zuvor zugeordneten Oberflächenbereiche der Vielzahl von Rippen aufweist; und die mindestens einer Temperatur zugeordnete Ausgabe an mindestens einen Controller bereitzustellen, wobei die Ausgabe nach einer Auswertung der zuvor zugeordneten Oberflächenbereiche der Vielzahl von Rippen und der zuvor zugeordneten Temperaturen bereitgestellt wird.
Mindestens ein Prozessor nach Anspruch 10, ferner umfassend: einen Anweisungsausgang, um die mit dem Controller verbundene Ausgabe zu kommunizieren, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern.
Mindestens ein Prozessor nach Anspruch 10, ferner umfassend: die mindestens eine Logikeinheit, die so angepasst ist, dass sie einen Temperaturwert von einem Temperatursensor empfängt, der einer Rechenzentrumsvorrichtung zugeordnet ist, wobei der Temperatursensor so angepasst ist, dass er die Bewegung der relativ zur zweiten Platte beweglichen ersten Platte erleichtert.
Mindestens einen Prozessor für ein Kühlungssystem, umfassend: mindestens eine Logikeinheit zum Trainieren eines oder mehrerer neuronaler Netzwerke mit versteckten Schichten von Neuronen, um Temperaturen auszuwerten, die von Komponenten, Servern oder Racks in dem Rechenzentrum erfasst werden, wobei der Oberflächenbereich einer Vielzahl von Rippen mit verschiedenen Mengen an Wärmeableitung von der Vielzahl von Rippen zugeordnet ist, und um eine Ausgabe bereitzustellen, die mindestens einer Temperatur zugeordnet ist, um die Bewegung einer ersten Platte relativ zu einer zweiten Platte mit der Vielzahl von Rippen dazwischen zu erleichtern, um einen Oberflächenbereich der Vielzahl von Rippen zu exponieren.
Mindestens ein Prozessor nach Anspruch 15, ferner umfassend: die mindestens eine Logikeinheit zur Ausgabe mindestens einer Anweisung, die mindestens einer Temperatur zugeordnet ist, um die Bewegung der ersten Platte relativ zu der zweiten Platte mit der Vielzahl von Rippen dazwischen zu erleichtern, um den Oberflächenbereich der Vielzahl von Rippen aufzuweisen.
Mindestens ein Prozessor nach Anspruch 15, ferner umfassend: mindestens einen Anweisungsausgang, um die mit einem Controller verbundene Ausgabe zu kommunizieren, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern.
Mindestens ein Prozessor nach Anspruch 15, ferner umfassend: die mindestens eine Logikeinheit, die so angepasst ist, dass sie einen Temperaturwert von einem Temperatursensor empfängt, der einer Rechenzentrumsvorrichtung zugeordnet ist, wobei der Temperatursensor so angepasst ist, dass er die Bewegung der relativ zur zweiten Platte beweglichen ersten Platte erleichtert.
Rechenzentrums-Kühlungssystem, umfassend: mindestens einen Prozessor zum Trainieren eines oder mehrerer neuronaler Netzwerke mit versteckten Schichten von Neuronen, um Temperaturen auszuwerten, die von Komponenten, Servern oder Racks in dem Rechenzentrum erfasst werden, wobei der Oberflächenbereich einer Vielzahl von Rippen mit verschiedenen Mengen an Wärmeableitung von der Vielzahl von Rippen zugeordnet ist, und um eine Ausgabe bereitzustellen, die mindestens einer Temperatur zugeordnet ist, um die Bewegung einer ersten Platte relativ zu einer zweiten Platte mit der Vielzahl von Rippen dazwischen zu erleichtern, um einen Oberflächenbereich der Vielzahl von Rippen zu exponieren.
Rechenzentrums-Kühlungssystem nach Anspruch 19, ferner umfassend: die mindestens einen Prozessor zur Ausgabe mindestens einer Anweisung, die mindestens einer Temperatur zugeordnet ist, um die Bewegung der ersten Platte relativ zu der zweiten Platte mit der Vielzahl von Rippen dazwischen zu erleichtern, um den Oberflächenbereich der Vielzahl von Rippen aufzuweisen.
Rechenzentrums-Kühlungssystem nach Anspruch 19, ferner umfassend: mindestens einen Anweisungsausgang des mindestens einen Prozessors, um die mit einem Controller verbundene Ausgabe zu kommunizieren, um die Bewegung der ersten Platte relativ zur zweiten Platte zu erleichtern.
Rechenzentrums-Kühlungssystem nach Anspruch 19, ferner umfassend: den mindestens einen Prozessor, der so angepasst ist, dass er einen Temperaturwert von einem Temperatursensor empfängt, der einer Rechenzentrumsvorrichtung zugeordnet ist, wobei der Temperatursensor so angepasst ist, dass er die Bewegung der relativ zur zweiten Platte beweglichen ersten Platte erleichtert.
Kühlkörper, umfassend eine Vielzahl von Rippen, die beweglich sind, um Wärme an eine Umgebung abzuleiten, indem ein Oberflächenbereich der Vielzahl von Rippen in einer ersten Konfiguration exponiert wird, der größer ist als ein primärer Oberflächenbereich der Vielzahl von Rippen in einer zweiten Konfiguration.
Kühlkörper nach Anspruch 23, ferner umfassend: ein prozessorloses Subsystem, um die Vielzahl von Rippen in Bewegung zu setzen.
Kühlkörper nach Anspruch 24, ferner umfassend: das prozessorlose Subsystem, das durch bimorphes Metall, das einzelnen Rippen zugeordnet ist, aktiviert wird, wobei das bimorphe Metall einen Teil der einzelnen Rippen aufklappt, wodurch der Oberflächenbereich der Vielzahl von Rippen exponiert wird.
Kühlkörper nach Anspruch 23, ferner umfassend: die Vielzahl von Rippen, die so angepasst sind, dass sie expandieren, wenn die Wärme einer zugehörigen Komponente über einem Schwellenwert liegt, und sich zusammenziehen, wenn die Wärme unter dem Schwellenwert liegt.
Verfahren zum Kühlen einer Rechenzentrumsvorrichtung, umfassend: Bereitstellen einer Vielzahl von Rippen zwischen einer ersten Platte und einer zweiten Platte, um in einer ersten Konfiguration der Vielzahl von Rippen eine erste Wärmemenge an eine Umgebung abzuleiten, wobei die erste Platte relativ zu der zweiten Platte beweglich ist, um in einer zweiten Konfiguration der Vielzahl von Rippen einen Oberflächenbereich der Vielzahl von Rippen gegenüber der Umgebung zu exponieren und eine zweite Wärmemenge abzuleiten, die größer ist als die erste Wärmemenge.
Verfahren nach Anspruch 27, ferner umfassend: Bereitstellen eines Getriebe-Subsystems, eines elektromagnetischen Subsystems, eines thermoelektrischen Generator-Subsystems, ein thermoreaktiven Subsystems oder eines pneumatisches Subsystems, um die erste Platte relativ zu der zweiten Platte in Reaktion auf eine erfasste Wärme von einer zugehörigen Komponente oder der Umgebung zu bewegen.
Verfahren nach Anspruch 26, ferner umfassend: Zuordnen mindestens eines Bandmerkmals zu der Vielzahl von Rippen; Ermöglichen, dass durch das mindestens eine Bandmerkmal einzelne Rippen einen überlappenden Teil umfassen, der in der ersten Konfiguration zumindest teilweise von der Umgebung abgeschirmt ist; und Ermöglichen einer Änderung der Struktur des mindestens einen Bandmerkmals, um den überlappenden Teil in der zweiten Konfiguration gegenüber der Umgebung zu exponieren.
Verfahren nach Anspruch 26, ferner umfassend: Empfangen eines Kühlfluids von einem Kühlkreislauf eines Rechenzentrums, das die Rechenzentrumsvorrichtung beherbergt, unter Verwendung von Fluid- oder Gasleitungen; Verlängern eines Kolbens, der einem pneumatischen Subsystem zugeordnet ist, unter Verwendung des Kühlfluids, um die erste Platte zu veranlassen, sich relativ zu der zweiten Platte zu bewegen, um den Oberflächenbereich der Vielzahl von Rippen in der zweiten Konfiguration der Vielzahl von Rippen zu exponieren.