DE112020004315T5

DE112020004315T5 - Geräteverbindungsverwaltung

Info

Publication number: DE112020004315T5
Application number: DE112020004315.0T
Authority: DE
Inventors: Mitesh Meswani; Kapil Dev
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-09-13
Filing date: 2020-08-26
Publication date: 2022-06-09
Also published as: WO2021050275A1; GB202201891D0; CN114365086A; US11822926B2; GB2600870A; US20210081209A1

Abstract

Vorrichtungen, Systeme und Techniken zur Optimierung von Gerätekommunikationen werden offenbart. In mindestens einer Ausführungsform werden ein oder mehrere neuronale Netzwerke verwendet, um optimale Leistungs- und Frequenzzustände für Kommunikationsverbindungen zwischen verarbeitenden Geräten zu bestimmen.

Description

QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
Dies ist eine PCT-Anmeldung und beansprucht Priorität der US-Anmeldung Nr. 16/570,586 mit dem Titel „DEVICE LINK MANAGEMENT“, die am 13. September 2019 eingereicht wurde, wobei die vollständige Offenbarung dieser Anmeldung durch Bezugnahme für alle Zwecke hierin einbezogen wird.
GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Ausführung computerlesbarer Anweisungen verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf die Verwaltung von Kommunikationsverbindungen zwischen Prozessoren oder Rechenvorrichtungen gemäß verschiedenen hier beschriebenen neuen Techniken.
HINTERGRUND
Für große oder komplexe Rechenaufgaben werden oft mehrere Prozessoren verwendet, die jeweils einen Teil einer bestimmten Aufgabe übernehmen. In vielen Systemen werden Kommunikationsverbindungen zwischen Geräten und anderen Komponenten mit voller Leistung betrieben, welches in einem übermäßigen Stromverbrauch resultiert, wenn keine Daten über diese Verbindungen übertragen werden. Ferner können diese Systeme Anpassungen der Bandbreite ermöglichen, indem sie eine Anzahl genutzter Verbindungen ändern, aber solche Anpassungen steuern nicht eine Datenübertragungsrate und verwenden daher eine relativ konstante Datenübertragungsrate, die für verschiedene Verarbeitungsaufgaben suboptimal ist.
Figurenliste
Verschiedene Ausführungsformen in Übereinstimmung mit der Erfindung werden nachstehend unter Bezugnahme auf die Zeichnungen beschrieben, in denen:

1A und 1B Geräteverbindungen veranschaulichen, die verwendet werden können, gemäß mindestens einer Ausführungsform;
2 Komponenten für die Gerätekommunikation veranschaulicht, gemäß mindestens einer Ausführungsform;
3 einen Prozess veranschaulicht zur Verwaltung von Betriebszuständen von Kommunikationsverbindungen, gemäß mindestens einer Ausführungsform;
4 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
5A Inferenzierungs- und/oder Trainingslogik veranschaulicht, gemäß mindestens einer Ausführungsform;
5B Inferenzierungs- und/oder Trainingslogik veranschaulicht, gemäß mindestens einer Ausführungsform;
6 zeigt ein beispielhaftes Rechenzentrumssystem veranschaulicht, gemäß mindestens einer Ausführungsform;
7 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
8 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
9 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
10 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11A ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11B ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11C ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11 D ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11E und 11F ein gemeinsam genutztes Programmiermodell veranschaulichen, gemäß mindestens einer Ausführungsform;
12 beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren gemäß veranschaulicht, mindestens einer Ausführungsform;
13A-13B beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren veranschaulichen, gemäß mindestens einer Ausführungsform;
14A-14B zusätzliche beispielhafte Grafikprozessorlogik veranschaulichen, gemäß mindestens einer Ausführungsform;
15 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
16A einen Parallelprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
16B eine Partitionseinheit veranschaulicht, gemäß mindestens einer Ausführungsform;
16C einen Verarbeitungscluster veranschaulicht, gemäß mindestens einer Ausführungsform;
16D einen Grafik-Multiprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
17 ein System mit mehreren Grafikverarbeitungseinheiten (GPUs) veranschaulicht, gemäß mindestens einer Ausführungsform;
18 einen Grafikprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
19 die Mikroarchitektur eines Prozessors veranschaulicht, gemäß mindestens einer Ausführungsform;
20 einen Deep-Learning-Anwendungsprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
21 einen beispielhaften neuromorphen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
22 und 23 zumindest Teile eines Grafikprozessors veranschaulichen, gemäß einer oder mehrerer Ausführungsformen;
24 zumindest Teile eines Grafikprozessorkerns veranschaulicht, gemäß mindestens einer Ausführungsform;
25A-25B zumindest Teile eines Grafikprozessorkerns veranschaulichen, gemäß mindestens einer Ausführungsform;
26 eine Parallelverarbeitungseinheit („PPU“) veranschaulicht, gemäß mindestens einer Ausführungsform;
27 einen Universalverarbeitungscluster („GPC“) veranschaulicht, gemäß mindestens einer Ausführungsform;
28 eine Speicherpartitionierungseinheit einer Parallelverarbeitungseinheit („PPU“) veranschaulicht, gemäß mindestens einer Ausführungsform; und
29 einen Streaming-Multiprozessor veranschaulicht, gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform umfasst eine Computervorrichtung eine Anzahl von Geräten 108, 110, 112, 114, die über Kommunikationsverbindungen 118 zur Kommunikation über zwei Schaltanordnungen bzw. Switches 104, 106 verbunden sind, wie in einer Konfiguration 100 von 1A dargestellt. In mindestens einer Ausführungsform kann eine Gerätesteuerung bzw. ein Geräte-Controller 102 mit diesen Geräten 108, 110, 112, 114 über einen der Switches 104, 106 unter Verwendung der dargestellten Kommunikationsverbindungen 116, 118 kommunizieren, da diese Geräte vollständig verbunden sind. In mindestens einer Ausführungsform kann der Controller 102 auch über einen Satz von Rückkanal-Kommunikationsverbindungen 152 mit den Geräten 108, 110, 112, 114 kommunizieren, wie in einer Konfiguration 150 von 1B dargestellt. In mindestens einer Ausführungsform wird jede dieser Kommunikationsverbindungen 116, 118, 152 (oder Kanäle) mehrere Leistungszustände und Betriebsfrequenzen haben. In mindestens einer Ausführungsform wirken sich diese Leistungszustände und Betriebsfrequenzen auf Aspekte wie beispielsweise eine erreichte Bandbreite, Latenzzeit und/oder den Stromverbrauch aus.
In mindestens einer Ausführungsform kann jedes Gerät 108, 110, 112, 114 ein Prozessor sein, beispielsweise eine Zentralverarbeitungseinheit (CPU) oder eine Grafikverarbeitungseinheit (GPU). In mindestens einer Ausführungsform können diese Geräte Anweisungen für eine oder mehrere Anwendungen ausführen. In mindestens einer Ausführungsform kann jedes dieser Geräte einen Satz von Unterkomponenten beinhalten, wie in einer Konfiguration 200 von 2 dargestellt. In mindestens einer Ausführungsform veranschaulicht 2 der Einfachheit halber einen einzelnen Switch, eine einzelne Vorrichtung und einen einzelnen Controller, aber es können mehrere Switches und Geräte verbunden sein, wie in Bezug auf 1A und 1B erörtert wurde, und sind Referenznummern zwischen den Figuren übertragen, um diese Möglichkeit zu verdeutlichen. In mindestens einer Ausführungsform können mehr als vier Geräte von einem Controller oder einer Hierarchie von Controllern verwaltet werden, die jeweils eine Teilmenge von Kommunikationsverbindungen steuern, wobei Controller-Hubs globale Informationen übermitteln und verschiedene Entscheidungen zwischen Knoten treffen können.
In mindestens einer Ausführungsform umfasst das Gerät 108 einen Transceiver, der als eine primäre Kommunikationsschnittstelle fungiert, um das Senden und/oder Empfangen von Daten an den Schalter 104 und von dem Schalter 104 sowie das Senden und/oder Empfangen von Befehlen an das bzw. von dem Steuergerät 102 zu ermöglichen. In mindestens einer Ausführungsform beinhaltet das Gerät 108 auch einen Geräteleistungsmetriksammler 224. In mindestens einer Ausführungsform ist der Metriksammler 224 ein IP-Block, oder ein IP-Kern, mit Puffern, die wichtige Leistungsmetriken bzw. -kennzahlen, die die Geräteaktivität repräsentieren, sammeln können und diese Metriken in mindestens einem Repository 226 speichern können. In mindestens einer Ausführungsform umfassen die wichtigen Leistungsmetriken auf einer GPU-Vorrichtung GPU-Befehlsdurchsatz, GPU-Frequenz, GPU-Speicherbandbreite (BW), Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten und Leistungswerte. In mindestens einer Ausführungsform kann der Metriksammler 224 mit On-Die- oder In-Device-Leistungsschätzern bzw. Leistungsschätzern auf dem Die oder im Gerät und Leistungsmonitoren verbunden sein. In mindestens einer Ausführungsform können Geräte Metriken oder Statistiken an verbundene Switches, wie z.B. den Switch 104, senden, die wiederum an den Controller 102 weiterleiten können, um für die Geräte relevante Entscheidungen zu treffen. In mindestens einer Ausführungsform können diese Entscheidungen betriebliche Anpassungsentscheidungen beinhalten, wie z.B. Turbo-Boost-Entscheidungen und Entscheidungen zur dynamischen Spannungs- und Frequenzskalierung (DVFS). In mindestens einer Ausführungsform kann ein Leistungsmanager 222 als ein lokaler Controller fungieren, der Operationen wie beispielsweise zum Anpassen einer Frequenz und einer Spannung im beispielsweise Ansprechen auf einen von dem Controller 102 gesendeten Befehl zur Verbesserung der Leistung durchführen kann. In mindestens einer Ausführungsform beinhaltet die Vorrichtung 108 einen Transceiver 220, einen Metriksammler 224 oder einen IP-Block mit Puffern zum Sammeln von Leistungsmetriken, und den Leistungsverwalter 222. In mindestens einer Ausführungsform kann das Gerät 108 bei einem Systemstart oder Neustart über Standard-DVFS-Algorithmen verfügen, die dem Controller 102 bekannt sind. In mindestens einer Ausführungsform werden die Metriken im Laufe der Zeit gesammelt und analysiert, und kann der Controller 102 geeignete Befehle zur Änderung der Geräteleistung senden. In mindestens einer Ausführungsform können Geräte auch andere Arten von Geräten umfassen, die durch Kommunikationsverbindungen miteinander verbunden sind, und sind nicht auf hier genannte spezifische Beispiele beschränkt.
In mindestens einer Ausführungsform kann der Switch 104 Daten speichern, die eine Historie bzw. einen Verlauf des Datenverkehrs zwischen Gerätepaaren, wie z.B. Paaren von GPUs, repräsentieren. In mindestens einer Ausführungsform können Verlaufsdaten Informationen wie beispielsweise eine Anzahl von Bytes, die Häufigkeit der Übertragung und ein oder mehrere Datenumschaltmuster beinhalten. In mindestens einer Ausführungsform kann der Switch 104 auch Geräteleistungsmetriken empfangen und speichern. In mindestens einer Ausführungsform hat der Switch 104 zwei Hauptunterblöcke, einschließlich des Transceivers 210, der als eine primäre Kommunikationsschnittstelle zum Senden und Empfangen von Daten an den bzw. von dem Controller 102 und das bzw. dem Gerät 108 sowie an bzw. von andere(n) Schalter(n) und Geräte(n) fungiert. In mindestens einer Ausführungsform umfasst der Switch 104 eine Metriktabelle 212 zum Speichern von Geräteleistungsmetriken und einer Kommunikationshistorie zwischen den Geräten sowie von Informationen über jüngste Energiezustände relevanter Geräte und Switches. In mindestens einer Ausführungsform leitet der Switch 104 seine Tabellen periodisch an den Controller 102 weiter, welcher diese Informationen nutzen kann, um Anpassungsentscheidungen für relevante verbundene Geräte zu treffen.
In mindestens einer Ausführungsform kann der Controller 102 periodisch wichtige Leistungsmetriken von Geräten, wie z.B. dem Gerät 108, und Kommunikationsmetriken von Switches, wie z.B. dem Switch 104, erfassen. In mindestens einer Ausführungsform können diese Informationen dazu verwendet werden, ein Modell dazu zu trainieren, Rückschlüsse über Anpassungen zu ziehen, die an betrieblichen Aspekten wie beispielsweise der Betriebsfrequenz und dem Leistungszustand von zwei beliebigen Paaren von Kommunikationsverbindungen zwischen Geräten vorzunehmen sind. In mindestens einer Ausführungsform enthält der Controller 102 mindestens drei Unterblöcke, darunter einen Transceiver 206, der als eine primäre Kommunikationsschnittstelle zum Senden und Empfangen von Daten und Befehlen mit Bezug zu verbundenen Switches und Geräten fungiert. In mindestens einer Ausführungsform enthält der Controller 102 eine Verlaufsdatenbank 204 zum Speichern historischer Leistungsdaten, die Tabellen mit p-Statistiken, Geräteleistungsmetrikstatistiken und Kommunikationsverläufe beinhalten können. In mindestens einer Ausführungsform beinhaltet der Controller 102 darüber hinaus einen Leistungsoptimierer 202, welcher sowohl aktuelle als auch historische Daten überprüfen kann, um Entscheidungen mit Bezug zu einer Leistungsanpassung zu treffen, wie z.B. in Bezug auf Turbo-Boosting oder DVFS. In mindestens einer Ausführungsform kann dann, wenn der Leistungsoptimierer 202 feststellt, dass ein aktuell trainiertes Modell in seinen Schlussfolgerungen nicht genau genug ist, der Optimierer 202 auch ein Neutrainieren oder ein weiteres Training dieses Modells implementieren oder anfordern.
In mindestens einer Ausführungsform kann jeder Switch Verlaufsdaten speichern, die sich auf Datenverkehr beziehen, der zwischen zum Beispiel Gerätepaaren übertragen wird. In mindestens einer Ausführungsform können diese Verlaufsdaten Informationen wie beispielsweise die Anzahl der Bytes, die Häufigkeit der Übertragung und Datenumschaltmuster enthalten. In mindestens einer Ausführungsform können verbundene Geräte auch historische Daten bezüglich Betriebsfrequenzen, Spannungen und Leistungswerte speichern. In mindestens einer Ausführungsform werden diese historischen Daten periodisch über Rückkanäle 152 an einen Hardware-Controller 102 weitergegeben, welcher diese Informationen nutzen kann, um Entscheidungen über die Betriebsfrequenz und den Leistungszustand für Kommunikationsverbindungen zwischen den Geräten zu treffen.
In mindestens einer Ausführungsform kann ein solcher Ansatz verwendet werden, um zu versuchen, die Leistung dieser Geräte und der Verbindungen zwischen diesen Geräten im Laufe der Zeit zu optimieren. In mindestens einer Ausführungsform beinhaltet dies ein Anpassen eines Leistungszustands und einer Betriebsfrequenz dieser Verbindungen und Geräte, um die Gesamtleistung zu maximieren. In mindestens einer Ausführungsform könnte für eine Universalanwendung die Leistung über den Befehlsdurchsatzes gemessen werden. In mindestens einer Ausführungsform könnte für eine Art von Anwendung, die sich auf Deep Learning oder Arbeitslasten neuronaler Netzwerke bezieht, der Controller 102 Dauern und Intervalle zwischen aufeinanderfolgenden Transaktionen, die bestimmte Verbindungen nutzen, überwachen. In mindestens einer Ausführungsform können Geräte für eine Arbeitslast vom Typ „Deep Learning“ Gewichte und Gradienten des neuronalen Netzwerks in regelmäßigen Epochen austauschen. In mindestens einer Ausführungsform kann eine Menge von zwischen zwei beliebigen Epochen durchgeführten Berechnungen konstant sein. In mindestens einer Ausführungsform kann eine Datenmenge, die zwischen zwei beliebigen Geräten zu Epochenzeiten übertragen wird und Modellgewichte und Gradienten zur Aktualisierung dieser Gewichte beinhalten kann, ebenfalls konstant sein. In mindestens einer Ausführungsform könnte die Überwachung einer Zeit zwischen verschiedenen Epochen verwendet werden, um einen Gesamtleistungsgewinn oder -verlust dieses Systems darzustellen. In mindestens einer Ausführungsform kann die Software auch Hinweise oder Informationen über eine voraussichtliche Arbeitslast weitergeben. In mindestens einer Ausführungsform können Laufzeit- und Compilerprogramme fortgeschrittene Analysen durchführen, und kann eine Reihe von APIs bereitgestellt sein, die diese Laufzeit- und Compilerprogramme in die Lage versetzen, Informationen über eine gewünschte Effizienz der Kommunikationsverbindung oder andere derartige Aspekte zu übermitteln. In mindestens einer Ausführungsform kann der Controller 102 diese Hinweise von verschiedenen Geräten oder Quellen zur Kenntnis nehmen und kann global optimale Entscheidungen treffen. In mindestens einer Ausführungsform resultiert eine Unterscheidung zwischen Hinweisen und manueller Steuerung daraus, dass Software keinerlei explizite Entscheidungen zur Leistungsdrosselung trifft, sondern anstelle dessen eine Controller-Wissensbasis erweitert, um bessere Entscheidungen in Hardware zu treffen.
In mindestens einer Ausführungsform kann der Controller 102 eine Leistungs- oder Stromverbrauchsempfindlichkeit in Bezug auf verschiedene Einstellungen für Geräte und Kommunikationsverbindungen verwenden, welche bei der Entscheidung über den Leistungszustand und/oder die Betriebsfrequenz von Kommunikationsverbindungen zwischen zwei oder mehr Geräten (z.B. GPUs) helfen kann. In mindestens einer Ausführungsform können verschiedene Algorithmen verwendet werden, die dazu beitragen können, andere Ziele zu erreichen. In mindestens einer Ausführungsform kann ein Leistungsoptimierer 202 Optimierungen wie beispielsweise Turbo-Boosting und DVFS-Anpassung durchführen. In mindestens einer Ausführungsform kann für das Turbo-Boosting die Schlussfolgerung gezogen werden, dass Geräte, die mit höheren Frequenzen arbeiten, bei der Kommunikation mit größerer Wahrscheinlichkeit von höheren Datenübertragungsraten profitieren und umgekehrt. In mindestens einer Ausführungsform kann ein Turbo-Boosting-Algorithmus bestimmen, dass Verbindungen zwischen hochaktiven Geräten durch Turbo-Boosting verstärkt und ebenso übrige Verbindungen gedrosselt werden. In mindestens einer Ausführungsform kann ein solcher Ansatz Geräten zugutekommen, die von einer höheren Übertragungsrate profitieren, und gleichzeitig Energie für andere Geräte einsparen, die nicht davon profitieren oder zumindest keine höhere Übertragungsrate benötigen. In mindestens einer Ausführungsform können für einen Turbo-Boosting-Ansatz Geräteleistungsmetriken als Eingabe verwendet werden, und kann bestimmt werden, ob ein bestimmtes Gerät, z.B. ein Grafikprozessor, hochaktiv ist, indem sein Befehlsdurchsatz analysiert wird. In mindestens einer Ausführungsform können Daten einschließlich Verbindungsmetriken analysiert und kann bestimmt werden, ob bestimmte Geräte häufig kommunizieren. In mindestens einer Ausführungsform können Geräte und Verbindungen, die als hochaktiv bestimmt werden, für das Turbo-Boosting ausgewählt werden. In mindestens einer Ausführungsform kann anstelle des Turbo-Boosting ein DVFS durchgeführt werden, wenn alle Geräte für einen bestimmten Controller ein ähnliches Aktivitätsniveau aufweisen, welches bei verschiedenen Anwendungen vorkommen kann. In mindestens einer Ausführungsform können zwei oder mehr Algorithmen verwendet werden, um zu versuchen, eine geeignete, oder optimale, DVFS-Einstellung zu bestimmen. In mindestens einer Ausführungsform können Anpassungen an DVFS-Einstellungen dazu beitragen, die Leistungs- und Geschwindigkeitseinstellungen an Geräten anzupassen, um die Ressourcenzuteilung für verschiedene Aufgaben zu optimieren und die Energieeinsparung zu maximieren, wenn diese Ressourcen nicht benötigt werden. In mindestens einer Ausführungsform kann ein binärer Suchalgorithmus verwendet werden, bei dem der Controller 102 eine binäre Suche nach möglichen Leistungszuständen durchführt. In mindestens einer Ausführungsform kann ein solcher Algorithmus im schlimmsten Fall eine optimale Einstellung in log(n)-Zeit finden, wobei n eine Anzahl von Konfigurationen ist, bevor eine optimale Konfiguration ausgewählt wird. In mindestens einer Ausführungsform benötigt der Controller 102 keinerlei Eingabe für diesen Algorithmus. In mindestens einer Ausführungsform kann eine binäre Suche einen Frequenzpunkt festlegen und ein Ergebnis messen, indem festgestellt wird, ob sich der Durchsatz der Geräteanweisungen geändert hat. In mindestens einer Ausführungsform würde diese Suche so lange durchgeführt, bis der Durchsatz der Geräteanweisungen innerhalb einer bestimmten Toleranz oder eines bestimmten Bereichs stabil ist.
In mindestens einer Ausführungsform kann ein neuronales Netzwerk verwendet werden, um einen optimalen DVFS-Wert zu ermitteln bzw. zu inferenzieren. In mindestens einer Ausführungsform kann ein neuronales Netzwerk Gerätestatistiken, die Kommunikationshistorie zwischen Geräten und Leistungsmetriken als Eingabe verwenden und einen geeigneten DVFS- oder p-Zustand für zugeordnete Geräte und Verbindungen ableiten. Falls die Ausgabe dieses trainierten neuronalen Netzwerks nicht zu einer Leistungsverbesserung führt, wie sie unter Verwendung eines Befehlsdurchsatzes oder einer Dauer zwischen Epochen gemessen werden kann, kann es in mindestens einer Ausführungsform von Vorteil sein, wenn dieses neuronale Netzwerk neu trainiert und neu kalibriert wird. In mindestens einer Ausführungsform können diese neuronalen Netze nach einem Training für N Samples und anschließender Inferenzierung für MxN Zeit-Samples im Speicher relevanter Controller gespeichert werden, um den Overhead bzw. Überhang des Trainings gegenüber Genauigkeit auszubalancieren.
In mindestens einer Ausführungsform muss ein neuronales Netzwerk, das zur Vorhersage von DVFS verwendet wird, trainiert werden, bevor es zur Durchführung von DVFS für Geräte und Verbindungen eingesetzt wird. In mindestens einer Ausführungsform können Daten aus relevanten Verbindungen und GPU-Frequenzen dazu verwendet werden, ein neuronales Netzwerk zu trainieren, um Ergebnisse von Leistungs- und Frequenzzuständen von Verbindungen vorherzusagen. In mindestens einer Ausführungsform kann zum Vortraining eines Modells mit Eingaben und Ergebnissen die binäre Suche verwendet werden, mit einer Modifikation dahingehend, dass die Leistungsmetriken von Geräten und Verbindungen gespeichert und die Ergebnisse der binären Suche aufgezeichnet werden. In mindestens einer Ausführungsform kann dies über Hunderte von DGX-Maschinen für eine große Mischung von Arbeitslasten durchgeführt werden. In mindestens einer Ausführungsform können diese Daten dann verwendet werden, um ein Modell zu trainieren, das aus einer Grundlinie bzw. Baseline heraus gebildet werden kann. In mindestens einer Ausführungsform kann ein Grundlinienmodell eingesetzt und zum Inferenzieren zur Festlegung von DVFS verwendet werden. Falls festgestellt wird, dass die GPU-Leistung, gemessen am Befehlsdurchsatz, aufgrund einer DVFS-Einstellung abnimmt, kann dies in mindestens einer Ausführungsform ein Hinweis darauf sein, dass eine Modellverfeinerung erforderlich ist. In mindestens einer Ausführungsform kann ein weiterer Satz von Binärsuchen durchgeführt und können die Geräte- und Verbindungsmetriken gespeichert werden, wie dies während des Vortrainings geschehen ist. In mindestens einer Ausführungsform können zusätzliche Eingabe- und Ergebnisdaten verwendet werden, um dieses Modell weiter zu trainieren und zu verbessern. In mindestens einer Ausführungsform würde, sobald das Modell stabil geworden ist, eine DVFS-Einstellung nicht zu einer Leistungsverschlechterung führen, wie am Durchsatz der Gerätebefehle gemessen.
In mindestens einer Ausführungsform können lokale Intraknoten- und, bei Multiknotenverbindungen, auch globale Interknoteninformationen genutzt werden, um schnelle Entscheidungen zu treffen und schnelle Reaktionszeiten für die Hardware zu erreichen. In mindestens einer Ausführungsform können große Multimode-GPU-Maschinen von solchen Ansätzen profitieren, bei denen niedrigere Gesamtbetriebsstromkosten in Bezug zu enthaltenen Switches, wie beispielsweise NVLink®-Switches oder NVSwitches® der NVIDIA Corporation, erzielt werden können. In mindestens einer Ausführungsform können mehr aktive GPUs in einem solchen Gerät dynamisch turbo-geboostet werden, um eine verbesserte Gesamtleistung zu erzielen. In mindestens einer Ausführungsform können diese Ansätze auf Implementierungen angewandt werden, die Knoten unter Verwendung dieser Arten von Verbindungen, aber über ein auf Ethernet oder dem InfiniBand-Standard (IB) basierendes System verbinden. In mindestens einer Ausführungsform können diese Ansätze auf große Knoten übertragen werden, die in Industrien und bei Anwendungen im Bereich des Hochleistungsrechnens (HPC; High Performance Computing) eingesetzt werden, wo ein Energiebudget für Tausende von Knoten berechnet werden kann und Energieeinsparungen von einigen hundert Watt pro Knoten zu großen Einsparungen führen können.
In mindestens einer Ausführungsform kann eine Arbeitslast eine verteilte Arbeitslast sein, die auf eine Reihe von Geräten, wie z.B. GPUs, in einem System verteilt wird. In mindestens einer Ausführungsform findet eine Kommunikation zwischen diesen GPUs statt, um diese Arbeitslast auszuführen oder zu verarbeiten. In mindestens einer Ausführungsform kann eine solche Arbeitslast mit dem Training eines neuronalen Netzwerks in Beziehung stehen, wobei diese Arbeitslast ein Berechnen oder Aktualisieren von Gewichten für ein Netzwerk beinhalten kann. In mindestens einer Ausführungsform durchläuft jede GPU eine Reihe von Verarbeitungsphasen und Datenübertragungsphasen. In mindestens einer Ausführungsform wird eine bestimmte GPU während einer Verarbeitungsphase keine Daten über eine angeschlossene Verbindung kommunizieren. In mindestens einer Ausführungsform kann ein Controller versuchen, einen Leistungszustand dieser Verbindungen anzupassen, während keine Datenkommunikation über diese Verbindungen stattfindet. In mindestens einer Ausführungsform kann ein Controller auch versuchen, diese Verbindungen mit einer optimalen oder maximalen Geschwindigkeit oder Sollgeschwindigkeit zu betreiben, wenn eine Datenübertragung oder - kommunikation über diese Verbindungen erfolgen soll. In mindestens einer Ausführungsform können für eine Deep-Learning-Arbeitslast verschiedene GPUs einen Rechenvorgang durchführen, der sich auf die Berechnung von Gewichtungen bezieht, und dann werden diese GPUs Daten und Gewichtungen austauschen müssen, die für ihre jeweiligen Teile dieser Berechnung erzeugt wurden. In mindestens einer Ausführungsform können diese GPUs, nachdem Gewichte und Daten ausgetauscht sind, einen nächsten Stapel von Berechnungen für das Netzwerktraining durchführen. In mindestens einer Ausführungsform kann eine Häufigkeit der Kommunikation gegenüber Berechnung von einem zu lösenden Problem oder einer insgesamt durchzuführenden Operation oder Berechnung abhängen. In mindestens einer Ausführungsform kann eine GPU im Leerlauf arbeiten, bis sie Daten von einer anderen GPU empfängt, die zum Verarbeiten einer nächsten Iteration benötigt werden. In mindestens einer Ausführungsform kann die Latenz der Kommunikation folglich die Effizienz dieser GPUs verringern. In mindestens einer Ausführungsform werden Kommunikationsverbindungen wie beispielsweise NVLinks zu allen Zeiten, für welche eine Datenübertragung zu erwarten ist, mit maximaler Leistung betrieben. In mindestens einer Ausführungsform kann Turbo-Boosting eingesetzt werden, um die Latenz zu verbessern, wobei die Leistungszustandsverwaltung zur Verbesserung der Energieeffizienz eingesetzt wird. In mindestens einer Ausführungsform könnte ein Rechenzentrum Tausende von Maschinen umfassen, die jeweils mehrere Kilowatt Strom verbrauchen, wobei Switches mit etwa 1 Kilowatt pro Maschine zu Buche schlagen. Wenn auch nur ein Teil dieser Verbindungen gedrosselt werden kann, wird dies in mindestens einer Ausführungsform zu einer erheblichen Verringerung der Energieeinsparungen und Betriebskosten führen. In mindestens einer Ausführungsform kann ein auf einem Hardware-Controller basierendes System versuchen, in Hardware automatisch zu erkennen, wann Turbo-Boosting angewendet und wann eine geringere Leistung aktiviert werden sollte. In mindestens einer Ausführungsform kann ein Hardware-Controller verfügbare Daten analysieren, um solche Entscheidungen zu treffen. In mindestens einer Ausführungsform kann ein Hardware-Controller, der bestimmt, dass ein Gerät mit einer geringeren Latenz betrieben werden muss, ein Verbindungs-Turbo-Boosting zur Verbesserung der Leistung bereitstellen. In mindestens einer Ausführungsform kann ein Hardware-Controller, der eine Verbindung identifiziert, die nicht aktiv ist, oder nur wenig aktiv ist, veranlassen, diese Verbindung bei einem niedrigeren Frequenzzustand, oder niedrigerer DVFS zu betreiben, um die Betriebsspannung zu verringern und so Energie zu sparen. In mindestens einer Ausführungsform kann ein solcher Ansatz dazu beitragen, dass Verbindungen, die Leistung benötigen, auf einem höheren Potenzial betrieben werden, und Verbindungen, die im Leerlauf sind, auf einem niedrigeren Frequenzpunkt betrieben werden.
In mindestens einer Ausführungsform können Statistiken erstellt werden, die repräsentativ für ein überwachtes Verhalten eines Systems sind. In mindestens einer Ausführungsform werden diese Statistiken unter Verwendung verschiedener in das System, z.B. in bestimmte Geräte wie GPUs, eingebauter Monitore erstellt, die Leistungszähler, Frequenzmonitore, Spannungsmonitore, Rechenintensitätsmonitore und Datentransferratenmonitore umfassen können. In mindestens einer Ausführungsform können Daten aus diesen Monitoren analysiert werden, während eine Anwendung läuft, um die zwischen relevanten Geräten stattfindende Kommunikation zu überwachen. In mindestens einer Ausführungsform können diese Daten wie oben beschrieben als Verlaufsdaten gespeichert werden, die analysiert werden können, um zu bestimmen, wie ein relevantes System zu optimieren ist, wie z.B. um eine Frequenz einer Verbindung teilweise auf der Grundlage dessen zu ändern, was ein verbundenes Gerät tut oder wie es zu einem bestimmten Zeitpunkt arbeitet. In mindestens einer Ausführungsform können erfasste bzw. gesammelte Daten eine Anzahl von übertragenen Bytes sowie eine Häufigkeit dieser Übertragungen umfassen. In mindestens einer Ausführungsform kann bestimmt werden, dass eine bestimmte Verbindung sehr häufig kleine Nachrichten überträgt, während eine andere Verbindung nur große Nachrichten, aber relativ selten, überträgt. In mindestens einer Ausführungsform kann ein Hardware-Controller historische Daten analysieren, um zu bestimmen, dass ein bestimmtes Gerätepaar sehr aktiv ist und Daten mit einer sehr hohen Rate oder Häufigkeit überträgt, und kann bestimmen, dass Verbindungen zwischen diesen beiden Geräten mit Turbo-Boost betrieben werden sollten. In mindestens einer Ausführungsform kann ein Hardware-Controller bei zwei Geräten, die nicht besonders aktiv sind oder deren Aktivität unter einem bestimmten Schwellenwert liegt und die relativ selten miteinander kommunizieren, bestimmen, dass Verbindungen zwischen diesen Geräten potenziell gedrosselt werden. In mindestens einer Ausführungsform kann ein Hardware-Controller Informationen über Aktivitätsniveaus der überwachten Geräte und Aktivität in jeweiligen Verbindungen speichern und diese Daten für eine Optimierungsentscheidung verwenden.
In mindestens einer Ausführungsform können eine oder mehrere Schnittstellen (z.B. Anwendungsprogrammierschnittstellen (APIs)) bereitgestellt sein, die es Software oder einer Anwendung ermöglichen, Hinweise auf Aktivitätsgrade bereitzustellen. In mindestens einer Ausführungsform kann eine Anwendung diese Schnittstellen nutzen, um Informationen zur Optimierung relevanter Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform kann eine Anwendung Frequenzen oder Betriebszustände angeben, mit denen relevante Verbindungen arbeiten sollten. In mindestens einer Ausführungsform können jedoch Entscheidungen über den Betrieb immer noch in Hardware getroffen werden, wobei jedoch Eingaben von auszuführender Software berücksichtigt werden können, oder veranlasst werden kann, dass Betriebsabläufe von relevanten Geräten durchgeführt werden.
In mindestens einer Ausführungsform kann es mehrere Betriebspunkte für Turbo-Boosting-Operationen geben. In mindestens einer Ausführungsform kann Turbo-Boosting entweder ein- oder ausgeschaltet werden. In mindestens einer Ausführungsform, in der mehrere Betriebspunkte existieren, kann Turbo-Boosting auch auf einen bestimmten Betrag von Turbo-Boosting festgelegt sein, entweder auf einen von mehreren Anhebungswerten eingestellt oder dynamisch über einen Anhebungswertbereich eingestellt. In mindestens einer Ausführungsform kann eine Verbindung bis zu einer höchsten Frequenz, die an einem thermisch maximal zulässigen Punkt erreicht werden kann, turbo-geboostet werden. In mindestens einer Ausführungsform kann eine Verbindung in der Lage sein, um 30-40 % geboostet werden, was zum Teil von einer Grundeinstellung abhängen kann. In mindestens einer Ausführungsform kann Turbo-Boosting nur für einen relativ kurzen Zeitraum angewendet werden, und kann nicht in der Lage sein, während eines gesamten Betriebsablaufs oder einer gesamten Berechnung angewendet zu werden. In mindestens einer Ausführungsform werden Turbo-Boosting-Entscheidungen in einem Hardware-Controller getroffen, aber eigentliche Turbo-Boosting-Hardware würde sich an Transceivern für bestimmte Verbindungen befinden. In mindestens einer Ausführungsform würde ein Hardware-Controller Anweisungen an relevante Geräte oder Switches senden, um eine Betriebsfrequenz einer Verbindung zu erhöhen oder zu senken. In mindestens einer Ausführungsform, in der ein Switch über eine bestimmte Verbindung mit einem Gerät verbunden ist, dessen Betriebsablauf anzupassen ist, kann ein Hardware-Controller einen Befehl sowohl an diesen Switch als auch an dieses Gerät für diese Verbindung senden. In mindestens einer Ausführungsform überwacht und sendet ein Hardware-Controller Befehle an Geräte und Switches auf einer einzigen Maschine, was dazu beitragen kann, dass ein Gerät nicht zu einem Engpass für andere Geräte in einem Netzwerk oder Rechenzentrum wird.
In mindestens einer Ausführungsform kann die Betriebsfrequenz unter Verwendung eines beliebigen einer Anzahl verschiedener Algorithmen oder Ansätze angepasst werden. In mindestens einer Ausführungsform kann ein neuronales Netzwerk dazu trainiert werden, die Betriebsfrequenz anzupassen, um die Leistung und die Energieeffizienz unter verschiedenen Betriebsbedingungen zu verbessern. In mindestens einer Ausführungsform kann ein solches Netz unter Verwendung von Daten mit Bezug zu überwachten Frequenzen, Datenübertragungsraten und Leistungszuständen des Geräts trainiert werden. In mindestens einer Ausführungsform kann ein trainiertes Netzwerk eine optimale Frequenz ableiten, die von dieser Hardware zugelassen wird, welches sich ebenfalls nicht negativ auf die Leistung auswirken wird. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell für eine bestimmte Maschine oder eine bestimmte Art von Maschine trainiert werden, oder kann für ein Netzwerk solcher Maschinen trainiert werden.
In mindestens einer Ausführungsform kann ein Prozess 300 für die Verbindungsverwaltung verwendet werden, wie in 3 dargestellt. In mindestens einer Ausführungsform wird eine über eine Reihe von Verarbeitungsgeräten in einem System auszuführende Anwendung bestimmt 302. In mindestens einer Ausführungsform können auch andere Aufgaben in Betracht gezogen werden, die über eine Reihe von Verarbeitungsgeräten auszuführen sind, wie es erforderlich sein kann, wenn Teile davon von verschiedenen Prozessoren auszuführen sind und Ergebnisse dazwischen zu kommunizieren sind. In mindestens einer Ausführungsform sind Verarbeitungsgeräte Grafikverarbeitungseinheiten (GPUs), die durch Paare von Kommunikationsverbindungen und einen oder mehrere Switches mit von einem Hardware-Controller verwalteten Eigenschaften verbunden sind. In mindestens einer Ausführungsform werden Leistungsdaten für diese überwachten Geräte, Switches und/oder Verbindungen erhalten 304. In mindestens einer Ausführungsform können überwachte Daten gesammelt und lokal gespeichert werden, und periodisch zur Analyse an einen Hardware-Controller übertragen werden. In mindestens einer Ausführungsform können Daten für einzelne Verbindungen, oder Paare von Verbindungen, zwischen Geräten analysiert werden 306. In mindestens einer Ausführungsform kann für eine gegebene Verbindung bestimmt werden 308, ob Daten selten über eine Verbindung übertragen werden, zumindest mit Paketgrößen, die klein genug sind, dass eine Hochfrequenzverbindung nicht erforderlich ist. In mindestens einer Ausführungsform kann eine Bestimmung seltener Daten einen Hardware-Controller dazu bringen, zu veranlassen 310, dass diese Verbindung, oder dieses Paar von Verbindungen, in einen Zustand niedriger Frequenz arbeitet. In mindestens einer Ausführungsform kann es mehrere Frequenzzustände geben, und können niedrigere Frequenzzustände sequenziell verwendet werden, bis ein optimaler Frequenzpunkt erreicht ist.
In mindestens einer Ausführungsform kann dann, wenn Daten nicht nur selten übertragen werden, oder wenn ein bestimmter Umfang übertragener Daten nicht für einen Betrieb mit niedrigerer Frequenz geeignet ist, bestimmt werden 312, ob eine hohe Nachfrage auf dieser Verbindung besteht, z.B. wenn ein oder beide angeschlossenen Geräte mit voller Kapazität oder hoher Last arbeiten. In mindestens einer Ausführungsform können der Bedarf und die Frequenz gemeinsam bestimmt werden. In mindestens einer Ausführungsform kann die Bestimmung durch einen Hardware-Controller, dass der Bedarf auf einer Verbindung nicht übermäßig hoch ist, oder über einem normalen Betriebsschwellenwert oder -bereich liegt, dazu führen 314, dass eine Verbindung, oder ein Paar von Verbindungen, in einem Standard-Betriebszustand, wie z.B. in einem Standard-Frequenzzustand und mit einem Standard-Leistungszustand, betrieben wird. In mindestens einer Ausführungsform kann es mehrere Frequenzzustände oder Leistungszustände geben, und können Standardwerte je nach Art von Gerät oder der Anwendung variieren. In mindestens einer Ausführungsform kann eine Bestimmung eines hohen Bedarfs dazu führen 316, dass Turbo-Boost auf eine bestimmte Verbindung, oder ein Paar oder eine Reihe von Verbindungen, für ein Gerät angewendet wird. In mindestens einer Ausführungsform wird Turbo-Boost nur angewendet werden, wenn er verfügbar ist, da Turbo-Boost in bestimmten Systemen nur für eine begrenzte Zeit angewendet werden kann und dann eine weitere Zeitspanne benötigt, bevor er wieder angewendet werden kann. In mindestens einer Ausführungsform kann Turbo-Boosting einer oder mehrerer Verbindungen eine vorübergehende Verringerung der Frequenz anderer verbundener Verbindungen erfordern, um sicherzustellen, dass eine maximale Frequenzkapazität nicht überschritten wird. In mindestens einer Ausführungsform kann dieser Prozess fortgesetzt werden, wenn bestimmt wird 318, dass weitere Verbindungen zu analysieren sind. In mindestens einer Ausführungsform kann, sobald alle Verbindungen aktualisiert wurden und ein aktueller Satz von Verarbeitungsaufgaben abgeschlossen ist, eine weitere Bestimmung darüber getroffen werden 320, ob eine Anwendungsaufgabe abgeschlossen ist. In mindestens einer Ausführungsform können dann, wenn diese Aufgabe noch nicht abgeschlossen ist, Verknüpfungen analysiert und für eine nächste Verarbeitungsrunde aktualisiert werden. In mindestens einer Ausführungsform kann dann, wenn diese Aufgabe abgeschlossen ist, ein Hardware-Controller bestimmen 322, einige oder alle dieser Verbindungen in einen Standardzustand zurückzuführen. In mindestens einer Ausführungsform kann dies zumindest das Ausschalten des Turbo-Boosts für alle bzw. beliebige Verbindungen umfassen, und kann eine Erhöhung eines Leistungs- oder Frequenzzustands für Verbindungen beinhalten, die für eine nachfolgende Aufgabe oder Anwendung eine höhere Leistung erfordern können.
4 veranschaulicht ein Computersystem 400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 400 dazu konfiguriert, verschiedene über diese Offenbarung hinweg beschriebene Prozesse und Verfahren zu implementieren. In mindestens einer Ausführungsform können Parallelverarbeitungseinheiten 414 über eine Interconnect bzw. Zwischenverbindung 418 und mindestens einen Switch 420 kommunizieren, zu Zwecken der Verarbeitung von Teilen einer Aufgabe, wie vorstehend erörtert wurde.
In mindestens einer Ausführungsform umfasst das Computersystem 400, ohne Beschränkung darauf, mindestens eine Zentralverarbeitungseinheit („CPU“) 402, die mit einem Kommunikationsbus 410 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie beispielsweise PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder eines beliebigen anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokolls, implementiert ist. In mindestens einer Ausführungsform beinhaltet das Computersystem 400, ohne Beschränkung darauf, einen Hauptspeicher 404 und Steuerlogik (z.B. in Form von Hardware, Software oder einer Kombination daraus implementiert), und werden Daten in dem Hauptspeicher 404 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 422 eine Schnittstelle zu anderen Computergeräten und Netzwerken bereit, um Daten von anderen Systemen zu empfangen und von dem Computersystem 400 an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform umfasst das Computersystem 400, in einer Ausführungsform, ohne Beschränkung darauf, Eingabegeräte 408, ein Parallelverarbeitungssystem 412 und Anzeigevorrichtungen 406, welche unter Verwendung einer konventionellen Kathodenstrahlröhre („CRT“), Flüssigkristallanzeige („LCD“), Leuchtdiode („LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabegeräten 408, wie beispielsweise Tastatur, Maus, Touchpad, Mikrofon und anderen, empfangen. In mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform untergebracht werden, um ein Verarbeitungssystem zu bilden.
INFERENZIERUNGS- UND TRAININGSLOGIK
5A veranschaulicht eine Inferenzierungs- und/oder Trainingslogik 515, die verwendet wird, um Inferenzierungs- und/oder Trainingsoperationen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515, ohne darauf beschränkt zu sein, Code- und/oder Datenspeicher 501 zum Speichern von Vorwärts- und/oder Ausgabegewicht und/oder Eingangs-/ Ausgangsdaten und/oder anderen Parametern zum Konfigurieren von Neuronen oder Schichten eines neuronalen Netzwerks beinhalten, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform kann die Trainingslogik 515 Code und/oder Datenspeicher 501 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichts- und/oder andere Parameterinformationen zu laden sind, um Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu konfigurieren. In zumindest einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf einer Architektur eines neuronalen Netzwerks, dem dieser Code entspricht. In zumindest einer Ausführungsform speichert der Code- und/oder Datenspeicher 501 Gewichtsparameter und/oder Ein-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Ein-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet wurde. In zumindest einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 501 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 501 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In mindestens einer Ausführungsform können Code und/oder der Code und/oder Datenspeicher 501 Cache-Speicher, dynamisches RAM („DRAM“), statisches RAM („SRAM“), nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob Code und/oder der Code und/oder Datenspeicher 501 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von auf dem Chip bzw. on-chip gegenüber nicht auf dem Chip bzw. off-chip verfügbarem Speicher, Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 505 beinhalten zum Speichern von Rückwärts- und/oder Ausgangsgewichten und/oder Eingangs-/Ausgangsdaten, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform speichert der Code- und /oder Datenspeicher 505 Gewichtsparameter und/oder Eingangs-/Ausgangsdaten jeder Schicht eines neuronalen Netzwerks, die in Verbindung mit einer oder mehreren Ausführungsformen während einer Rückwärtspropagation von Eingangs-/Ausgangsdaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet werden. In zumindest einer Ausführungsform kann die Trainingslogik 515 den Code und/oder Datenspeicher 505 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welchem bzw. welcher Gewichts- und/oder andere Parameterinformationen zum Konfigurieren von Logik einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu laden sind. In mindestens einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 505 mit anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, verbunden sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 505 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform kann der Code- und/oder Datenspeicher 505 Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 505 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von On-Chip gegenüber Off-Chip verfügbarem Speicher, Latenzanforderungen an durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code und/oder Datenspeicher 501 und der Code und/oder Datenspeicher 505 separate Speicherstrukturen sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 501 und der Code und/oder Datenspeicher 505 eine kombinierte Speicherstruktur sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 501 und der Code und/oder Datenspeicher 505 teilweise eine gleiche Speicherstruktur und teilweise separate Speicherstrukturen sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 501 und des Code- und/oder Datenspeichers 505 mit anderen On-Chip- oder Off-Chip-Datenspeichern, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, kombiniert sein.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515, ohne darauf beschränkt zu sein, eine oder mehrere Arithmetik-Logik-Einheiten („ALU(s)“) 510, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, beinhalten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzierungscode (beispielsweise Grafikcode) basieren oder durch diesen angezeigt werden, deren Ergebnis Aktivierungen (z.B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks), die in einem Aktivierungsspeicher 520 gespeichert sind, erzeugen kann, die Funktionen von Eingangs-/Ausgangs- und/oder Gewichtsparameterdaten sind, die in dem Code und/oder Datenspeicher 501 und/oder dem Code und/oder Datenspeicher 505 gespeichert sind. In zumindest einer Ausführungsform werden in dem Aktivierungsspeicher 520 gespeicherte Aktivierungen in Übereinstimmung mit linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALU(s) 510 im Ansprechen auf das Ausführen von Anweisungen oder anderem Code durchgeführt wird, wobei Gewichtswerte, die in dem Code und/oder Datenspeicher 505 und/oder dem Datenspeicher 505 gespeichert sind, als Operanden zusammen mit anderen Werten, wie beispielsweise Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von welchen beliebige oder alle in dem Code und/oder Datenspeicher 505 oder dem Code und/oder Datenspeicher 501 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 510 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 510 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z.B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 510 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Bank von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z.B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 501, der Code- und/oder Datenspeicher 505 und der Aktivierungsspeicher 520 auf einem gleichen Prozessor oder auf einer anderen Hardware-Logikvorrichtung oder -schaltung liegen, während sie sich in einer anderen Ausführungsform auf verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder - schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 520 in anderen On-Chip- oder Off-Chip-Datenspeichern enthalten sein, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors. Ferner kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 520 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 520 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 520 z.B. innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash-Speicher oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 5A dargestellte Inferenzierungs- und/oder Trainingslogik 515 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis („ASIC“) verwendet werden, wie z.B. einer TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 5A dargestellte Inferenzierungs- und/oder Trainingslogik 515 in Verbindung mit Hardware der Zentralverarbeitungseinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z.B. Field Programmable Gate Arrays („FPGAs“), verwendet werden.
5B veranschaulicht die Inferenzierungs- und/oder Trainingslogik 515, gemäß mindestens einer Ausführungsform oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515, ohne darauf beschränkt zu sein, Hardware-Logik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die in 5B dargestellte Inferenzierungs- und/oder Trainingslogik 515 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z.B. der TensorFlow® Processing Unit von Google, einer Inferenzierungsverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“)-Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 5B veranschaulichte Inferenzierungs- und/oder Trainingslogik 515 in Verbindung mit Hardware der Zentralverarbeitungseinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z.B. FPGAs (Field Programmable Gate Arrays), verwendet werden.
In mindestens einer Ausführungsform umfasst die Inferenzierungs- und/oder Trainingslogik 515, ohne darauf beschränkt zu sein, den Code- und/oder Datenspeicher 501 und den Code- und/oder Datenspeicher 505, die zum Speichern von Code (z.B. Graphencode), Gewichtswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 5B dargestellt ist, ist jeder Code- und/oder Datenspeicher 501 und jeder Code- und/oder Datenspeicher 505 mit einer dedizierten Rechenressource verbunden, wie z.B. Rechenhardware 502 bzw. Rechenhardware 506. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 502 und der Rechenhardware 506 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 501 bzw. im Code- und/oder Datenspeicher 505 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 520 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 501 und 505 und die entsprechende Rechenhardware 502 bzw. 506 verschiedenen Schichten eines neuronalen Netzwerks, so dass eine resultierende Aktivierung von einem Speicher-/Rechenpaar 501/502 aus Code- und/oder Datenspeicher 501 und Rechenhardware 502 als Eingabe für ein nächstes Speicher-/Rechenpaar 505/506 aus Code- und/oder Datenspeicher 505 und Rechenhardware 506 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzwerks zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 501/502 und 505/506 mehr als einer neuronalen Netzwerkschicht entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 501/502 und 505/506 in die Inferenzierungs- und/oder Trainingslogik 515 einbezogen sein.
RECHENZENTRUM
6 veranschaulicht ein Beispiel für ein Rechenzentrum 600, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform umfasst das Rechenzentrum 600 eine Rechenzentrums-Infrastrukturschicht 610, eine Frameworkschicht 620, eine Softwareschicht 630 und eine Anwendungsschicht 640.
In mindestens einer Ausführungsform, wie in 6 gezeigt, kann die Infrastrukturschicht 610 des Rechenzentrums einen Ressourcen-Orchestrator 612, gruppierte Rechenressourcen 614 und Knoten-Rechenressourcen („Knoten-C.R.s“) 616(1)-616(N) umfassen, wobei „N“ eine beliebige positive ganze Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 616(1)-616(N) eine beliebige Anzahl von Zentralverabreitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabevorrichtungen („NW-E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. umfassen, sind aber nicht darauf beschränkt). In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 616(1)-616(N) ein Server mit einer oder mehreren der oben genannten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 614 separate Gruppierungen von Knoten-C.R.s umfassen, die in einem oder mehreren Racks (nicht dargestellt) oder in vielen Racks in Rechenzentren an verschiedenen geografischen Standorten (ebenfalls nicht dargestellt) untergebracht sind. Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 614 können gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen umfassen, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 612 einen oder mehrere Knoten C.R.s 616(1)-616(N) und/oder gruppierte Rechenressourcen 614 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 612 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 600 enthalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 6 gezeigt, umfasst die Framework-Schicht 620 einen Arbeitsplaner 622, einen Konfigurationsverwalter 624, einen Ressourcenverwalter 626 und ein verteiltes Dateisystem 628. In mindestens einer Ausführungsform kann die Framework-Schicht 620 ein Framework zur Unterstützung der Software 632 der Softwareschicht 630 und/oder einer oder mehrerer Anwendung(en) 642 der Anwendungsschicht 640 enthalten. In mindestens einer Ausführungsform können die Software 632 oder die Anwendung(en) 642 jeweils webbasierte Dienstsoftware oder Anwendungen umfassen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 620 eine Art freies und quelloffenes Software-Webanwendungs-Framework sein, wie z.B. Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 628 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Arbeitsplaner 632 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 600 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 624 in der Lage sein, verschiedene Schichten zu konfigurieren, z.B. die Softwareschicht 630 und die Framework-Schicht 620 einschließlich Spark und das verteilte Dateisystem 628 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 626 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 628 und des Arbeitsplaners 622 auf diese abgebildet oder diesen zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Computerressourcen eine gruppierte Computerressource 614 auf der Rechenzentrumsinfrastrukturebene 610 umfassen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 626 mit dem Ressourcen-Orchestrator 612 koordiniert werden, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 630 enthaltene Software 632 Software enthalten, die von mindestens Teilen der Knoten C.R.s 616(1)-616(N), den gruppierten Rechenressourcen 614 und/oder dem verteilten Dateisystem 628 der Framework-Schicht 620 verwendet wird. Eine oder mehrere Arten von Software kann/können Software für die Suche nach Internet-Webseiten, Software zum Scannen auf E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 640 enthaltene(n) Anwendung(en) 642 eine oder mehrere Arten von Anwendungen umfassen, die von mindestens Teilen der Knoten C.R.s 616(1)-616(N), gruppierten Rechenressourcen 614 und/oder dem verteilten Dateisystem 628 der Framework-Schicht 620 verwendet werden. Eine oder mehrere Arten von Anwendungen kann/können eine beliebige Anzahl einer Genomanwendung, kognitiven Rechnens und einer Anwendung maschinellen Lernens, einschließlich einer Trainings- oder Inferenzierungs-Software, einer Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder anderer Anwendungen maschinellen Lernens, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können der Konfigurationsverwalter 624, der Ressourcenverwalter 626 und der Ressourcen-Orchestrator 612 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 600 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Teile eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 600 Werkzeuge, Dienste, Software oder andere Ressourcen enthalten, um ein oder mehrere Modelle maschinellen Lernens zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle maschinellen Lernens gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell maschinellen Lernens trainiert werden, indem Gewichtsparameter gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das Datenzentrum 600 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens, die einem oder mehreren neuronalen Netzwerken entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 600 verwendet werden, indem Gewichtsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder die Inferenzierung mit den oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Training oder die Inferenzierung von Informationen, wie z.B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, zu ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden hierin in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in dem System von 6 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
COMPUTERSYSTEME
7A ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Geräten und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon sein kann 700, das mit einem Prozessor gebildet ist, der Ausführungseinheiten zur Ausführung einer Anweisung enthalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Computersystem 700, ohne darauf beschränkt zu sein, eine Komponente, wie beispielsweise einen Prozessor 702, umfassen, um Ausführungseinheiten einschließlich Logik zur Ausführung von Algorithmen zur Verarbeitung von Daten zu verwenden, gemäß der Erfindung, wie in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 700 Prozessoren enthalten, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 700 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch in anderen Geräten wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System umfassen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 700, ohne darauf beschränkt zu sein, einen Prozessor 702 enthalten, der, ohne darauf beschränkt zu sein, eine oder mehrere Ausführungseinheiten 708 enthalten kann, um ein Training und/oder eine Inferenzierung eines Modells maschinellen Lernens gemäß hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 700 ein Einzelprozessor-Desktop- oder - Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 700 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 702, ohne darauf beschränkt zu sein, einen Mikroprozessor mit komplexem Befehlssatz („CISC“), einen Mikroprozessor mit reduziertem Befehlssatz („RISC“), einen Mikroprozessor mit sehr langem Befehlswort („VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie z.B. einen digitalen Signalprozessor, umfassen. In mindestens einer Ausführungsform kann der Prozessor 702 mit einem Prozessorbus 710 verbunden sein, der Datensignale zwischen dem Prozessor 702 und anderen Komponenten in dem Computersystem 700 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 702, ohne darauf beschränkt zu sein, einen internen Cachespeicher der Ebene 1 („L1”) („Cache“) 704 enthalten. In mindestens einer Ausführungsform kann der Prozessor 702 einen einzigen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 702 befinden. Andere Ausführungsformen können auch eine Kombination aus sowohl internen als auch externen Caches enthalten, je nach spezieller Implementierung und Bedürfnissen. In mindestens einer Ausführungsform kann eine Registerdatei 706 verschiedene Datentypen in verschiedenen Registern speichern, darunter, ohne darauf beschränkt zu sein, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 708, einschließlich, ohne darauf beschränkt zu sein, Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 702. In mindestens einer Ausführungsform kann der Prozessor 702 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 708 eine Logik zur Verarbeitung eines gepackten Befehlssatzes 709 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 709 in den Befehlssatz eines Universalprozessors 702 zusammen mit der zugehörigen Schaltung zur Ausführung von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 702 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem eine volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, wodurch eine Notwendigkeit entfällt, kleinere Dateneinheiten über den Prozessor-Datenbus zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 708 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikgeräten, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 700, ohne darauf beschränkt zu sein, einen Speicher 720 enthalten. In mindestens einer Ausführungsform kann der Speicher 720 als ein dynamischer Direktzugriffsspeicher („DRAM“), ein statischer Direktzugriffsspeicher („SRAM“), ein Flash-Speicher oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 720 eine oder mehrere Anweisung(en) 719 und/oder Daten 721 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 702 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 710 und dem Speicher 720 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip, ohne darauf beschränkt zu sein, einen Speichercontroller-Hub („MCH“, Memory Controller Hub) 716 enthalten, und kann der Prozessor 702 mit dem MCH 716 über den Prozessorbus 710 kommunizieren. In mindestens einer Ausführungsform kann der MCH 716 einen Speicherpfad 718 mit hoher Bandbreite zu dem Speicher 720 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 Datensignale zwischen dem Prozessor 702, dem Speicher 720 und anderen Komponenten in dem Computersystem 700 leiten und Datensignale zwischen dem Prozessorbus 710, dem Speicher 720 und einer System-E/A-Schnittstelle 722 überbrücken. In mindestens einer Ausführungsform kann ein System logik-Chip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 über einen Speicherpfad 718 mit hoher Bandbreite mit dem Speicher 720 gekoppelt sein, und kann die Grafik-/Videokarte 712 über eine Accelerated Graphics Port („AGP“)-Verbindung 714 mit dem MCH 716 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 700 eine System-E/A 722, die ein proprietärer Hub-Schnittstellenbus zum Koppeln des MCH 716 mit einem E/A-Controller-Hub („ICH“) 730 ist, verwenden. In mindestens einer Ausführungsform kann der ICH 730 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann ein lokaler E/A-Bus, ohne darauf beschränkt zu sein, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 720, dem Chipsatz und dem Prozessor 702 umfassen. Beispiele können, ohne darauf beschränkt zu sein, einen Audiocontroller 729, einen Firmware-Hub („Flash-BIOS“) 728, einen drahtlosen Transceiver 726, einen Datenspeicher 724, einen Legacy-E/A-Controller 723 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsport 727, wie beispielsweise ein Universal Serial Bus („USB“), und einen Netzwerkcontroller 734 umfassen. Der Datenspeicher 724 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speichervorrichtung oder eine anderen Massenspeichervorrichtung umfassen.
In mindestens einer Ausführungsform veranschaulicht 7A ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 7A ein beispielhaftes System auf einem Chip bzw. SoC (System on a Chip) veranschaulichen kann. In mindestens einer Ausführungsform können die Vorrichtungen mit proprietären Interconnects bzw. Zwischenverbindungen, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 700 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 515 werden nachstehend in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in dem System von 7A für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
8 ist ein Blockdiagramm, das ein elektronisches Gerät 800 zur Nutzung eines Prozessors 810 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das elektronische Gerät 800 beispielsweise, und ohne darauf beschränkt zu sein, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, ein mobiles Gerät, ein Telefon, ein eingebetteter Computer oder jedes andere geeignete elektronische Gerät sein.
In mindestens einer Ausführungsform kann das System 800, ohne darauf beschränkt zu sein, einen Prozessor 810 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 810 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen I²C-Bus, einen Systemverwaltungsbus („SMBus“), einen Low-Pin-Count-Bus (LPC), eine serielle Peripherieschnittstelle („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal Asynchronous Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 13 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 8 ein beispielhaftes System on a Chip (SoC) veranschaulichen kann. In mindestens einer Ausführungsform können die in 8 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 8 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 8 eine Anzeige 824, einen berührungsempfindlichen Bildschirm bzw. Touchscreen 825, eine berührungsempfindliche Sensorfläche bzw. ein Touchpad 830, eine Nahfeldkommunikations- bzw. Near Field Communications-Einheit („NFC“) 845, einen Sensor-Hub 840, einen Wärmesensor 846, einen Express-Chipsatz („EC“) 835, ein Trusted Platform Module („TPM“) 838, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 822, einen DSP 860, ein Laufwerk 820 wie beispielsweise eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine Wireless Local Area Network-Einheit („WLAN“) 850, eine Bluetooth-Einheit 852, eine Wireless Wide Area Network-Einheit („WWAN“) 856, eine Global Positioning System (GPS)-Einheit 855, eine Kamera („USB 3.0-Kamera“) 854, wie z.B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 815, die z.B. in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend diskutierten Komponenten kommunikativ mit dem Prozessor 810 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 841, ein Umgebungslichtsensor („ALS“; Ambient Light Sensor) 842, ein Kompass 843 und ein Gyroskop 844 kommunikativ mit dem Sensor-Hub 840 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 839, ein Lüfter 837, eine Tastatur 846 und ein Touchpad 830 kommunikativ mit dem EC 835 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 863, ein Kopfhörer 864 und ein Mikrofon („mic“) 865 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“, Audio-Kodierer/Dekodierer und Klasse D-Verstärker) 864 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 860 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 864 beispielsweise, und ohne darauf beschränkt zu sein, einen Audio-Kodierer/Dekodierer („Codec“) und einen Verstärker der Klasse D umfassen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 857 kommunikativ mit der WWAN-Einheit 856 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 850 und die Bluetooth-Einheit 852 sowie die WWAN-Einheit 856 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 515 sind hierin in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in dem System von 8 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
9 veranschaulicht ein Computersystem 900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 900 dazu konfiguriert, verschiedene Prozesse und Verfahren zu implementieren, die in dieser Offenbarung beschrieben werden.
In mindestens einer Ausführungsform umfasst das Computersystem 900, ohne darauf beschränkt zu sein, mindestens eine Zentralverarbeitungseinheit („CPU“) 902, die mit einem Kommunikationsbus 910 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie z.B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(en) implementiert ist. In mindestens einer Ausführungsform umfasst das Computersystem 900, ohne darauf beschränkt zu sein, einen Hauptspeicher 904 und eine Steuerlogik (z.B. implementiert als Hardware, Software oder einer Kombination davon), und werden Daten in dem Hauptspeicher 904 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 922 eine Schnittstelle zu anderen Rechengeräten und Netzwerken bereit, um Daten von dem Computersystem 900 zu empfangen und mit ihm an andere Systeme zu übertragen.
In mindestens einer Ausführungsform umfasst das Computersystem 1000, in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Eingabevorrichtungen 908, ein Parallelverarbeitungssystem 912 und Anzeigevorrichtungen 906, welche mit einer herkömmlichen Kathodenstrahlröhre („CRT“), Flüssigkristallanzeige („LCD“), eine Leuchtdioden („LED“)-Anzeige, eine Plasma-Anzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabevorrichtungen 908, wie beispielsweise Tastatur, Maus, Touchpad, Mikrofon und mehr, empfangen. In mindestens einer Ausführungsform kann von vorangehenden Modulen auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 515 sind hierin in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in dem System von 9 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen für neuronale Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
10 veranschaulicht ein Computersystem 1000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Computersystem 1000, ohne darauf beschränkt zu sein, einen Computer 1010 und einen USB-Stick 1020. In mindestens einer Ausführungsform kann der Computer 1010, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Prozessoren) (nicht dargestellt) und einen Speicher (nicht dargestellt) enthalten. In mindestens einer Ausführungsform umfasst der Computer 1010, ohne darauf beschränkt zu sein, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform umfasst der USB-Stick 1020, ohne darauf beschränkt zu sein, eine Verarbeitungseinheit 1030, eine USB-Schnittstelle 1040 und eine USB-Schnittstellenlogik 1050. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1030 ein/eine beliebiges Befehlsausführungssystem, -gerät oder -vorrichtung sein, das/die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1030, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht dargestellt) umfassen. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1030 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist die Verarbeitungseinheit 1030 in mindestens einer Ausführungsform eine Tensorverarbeitungseinheit bzw. Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1030 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Sehens und des maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1040 ein beliebiger Typ eines USB-Steckers oder einer USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1040 zum Beispiel eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1040 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1050 eine beliebige Menge und Art von Logik enthalten, die es der Verarbeitungseinheit 1030 ermöglicht, über den USB-Anschluss 1040 mit Geräten (z.B. den Computer 1010) zu kommunizieren.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden nachstehend in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in dem System von 10 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
11A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1110-1113 mit einer Vielzahl von Multi-Core-Prozessoren 1105-1106 über Hochgeschwindigkeitsverbindungen 1140-1143 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1140-1143 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder höher. Es können verschiedene Verbindungsprotokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1110-1113 über Hochgeschwindigkeitsverbindungen 1129-1130 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1140-1143 verwendeten. In ähnlicher Weise können zwei oder mehr der Multi-Core-Prozessoren 1105-1106 über Hochgeschwindigkeitsverbindungen 1128 verbunden sein, bei denen es sich um symmetrische Multiprozessor (SMP)-Busse handeln kann, die mit 20GB/s, 30GB/s, 120GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 11A gezeigten Systemkomponenten über dieselben Protokolle/Links erfolgen (z.B. über eine gemeinsame Verbindungsstruktur bzw. ein gemeinsames Fabric).
In einer Ausführungsform ist jeder Multi-Core-Prozessor 1105-1106 über Speicherverbindungen 1126-1127 kommunikativ mit einem Prozessorspeicher 1101-1102 verbunden, und ist jede GPU 1110-1113 über GPU-Speicherverbindungen 1150-1153 kommunikativ mit dem GPU-Speicher 1120-1123 verbunden. Die Speicherverbindungen 1126-1127 und 1150-1153 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielhaft und, ohne darauf beschränkt zu sein, können die Prozessorspeicher 1101-1102 und die GPU-Speicher 1120-1123 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) sein und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Teil der Prozessorspeicher 1101-1102 ein flüchtiger Speicher und ein anderer Teil ein nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie nachstehend beschrieben, können verschiedene Prozessoren 1105-1106 und GPUs 1110-1113 zwar physisch mit einem bestimmten Speicher 1101-1102 bzw. 1120-1123 gekoppelt sein, jedoch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1101-1102 jeweils 64 GB Systemadressraum und die GPU-Speicher 1120-1123 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
11B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Multi-Core-Prozessor 1107 und einem Grafikbeschleunigungsmodul 1146, gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1146 kann einen oder mehrere GPU-Chips enthalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 1140 mit dem Prozessor 1107 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 1146 auf einem gleichen Gehäuse oder Chip wie der Prozessor 1107 integriert sein.
In mindestens einer Ausführungsform umfasst der dargestellte Prozessor 1107 eine Vielzahl von Kernen 1160A-1160D, die jeweils einen Translations-Lookaside-Puffer 1161A-1161D und einen oder mehrere Caches 1162A-1162D aufweisen. In mindestens einer Ausführungsform können die Kerne 1160A-1160D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten enthalten, die nicht dargestellt sind. Die Caches 1162A-1162D können Level 1 (L1) und Level 2 (L2) Caches umfassen. Darüber hinaus können ein oder mehrere gemeinsam genutzte Caches 1156 in den Caches 1162A-1162D enthalten sein und von Gruppen von Kernen 1160A-1160D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1107 umfasst beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Prozessor 1107 und Grafikbeschleunigungsmodul 1146 sind mit dem Systemspeicher 1114 verbunden, der die Prozessorspeicher 1101-1102 aus 11A enthalten kann.
Kohärenz wird für Daten und Befehle, die in verschiedenen Caches 1162A-1162D, 1156 und im Systemspeicher 1114 gespeichert sind, über eine Inter-Core-Kommunikation über einen Kohärenzbus 1164 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1164 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1164 implementiert, um Cache-Zugriffe zu snoopen.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1125 das Grafikbeschleunigungsmodul 1146 kommunikativ an den Kohärenzbus 1164, sodass das Grafikbeschleunigungsmodul 1146 als Peer der Kerne 1160A-1160D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt eine Schnittstelle 1135 die Konnektivität zur Proxy-Schaltung 1125 über eine Hochgeschwindigkeitsverbindung 1140 (z.B. einen PCIe-Bus, NVLink usw.) her, und verbindet eine Schnittstelle 1137 das Grafikbeschleunigungsmodul 1146 mit der Verbindung 1140.
In einer Implementierung stellt eine Beschleuniger-Integrationsschaltung 1136 Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interrupt-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmodulen 1131, 1132, N des Grafikbeschleunigungsmoduls 1146 bereit. Die Grafikverarbeitungsmodule 1131, 1132, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmodule 1131, 1132, N verschiedene Typen von Grafikverarbeitungsmodulen innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z.B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1146 ein Grafikprozessor (GPU) mit mehreren Grafikverarbeitungsmodulen 1131-1132, N sein oder können die Grafikverarbeitungsmodule 1131-1132, N einzelne GPUs sein, die auf einem gemeinsamen Gehäuse, einer Leitungskarte oder einem Chip integriert sind.
In einer Ausführungsform enthält die Beschleuniger-Integrationsschaltung 1136 eine Speicherverwaltungseinheit (MMU) 1139 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie z.B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1114. Die MMU 1139 kann auch einen Translations-Lookaside-Puffer (TLB) (nicht dargestellt) zur Zwischenspeicherung von Übersetzungen von virtuellen/effektiven in physische/reale Adressen enthalten. In einer Implementierung speichert ein Cache 1138 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1131-1132, N. In einer Ausführungsform werden die im Cache 1138 und in den Grafikspeichern 1133-1134, M gespeicherten Daten mit den Core-Caches 1162A-1162D, 1156 und dem Systemspeicher 1114 kohärent gehalten. Wie oben erwähnt, kann dies über die Proxy-Schaltung 1125 im Namen des Cache 1138 und der Speicher 1133-1134, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 1138 in Bezug auf Änderungen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1162A-1162D, 1156 und Empfangen von Aktualisierungen vom Cache 1138).
Ein Satz von Registern 1145 speichert Kontextdaten für Threads, die von den Grafikverarbeitungsmodulen 1131-1132 ausgeführt werden, N und eine Kontextverwaltungsschaltung 1148 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1148 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1148 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Interrupt-Verwaltungsschaltung 1147 von Systemgeräten empfangene Interrupts.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1131 durch die MMU 1139 in reale/physische Adressen im Systemspeicher 1114 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1136 unterstützt mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1146 und/oder andere Beschleunigergeräte. Das Grafikbeschleunigermodul 1146 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1107 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikverarbeitungsmodule 1131-1132, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die den VMs und/oder Anwendungen zugeordnet sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1136 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1146 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1136 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1131-1132, N, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikprozessoren 1131-1132, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1107 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1136 ist in einer Ausführungsform die physische Trennung der Grafikprozessoren 1131-1132, N, so dass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1133-1134, M jeweils mit jeder der Grafikverarbeitungs-Engines 1131-1132, N gekoppelt. Die Grafikspeicher 1133-1134, M speichern Befehle und Daten, die von jeder der Grafikverarbeitungs-Engines 1131-1132, N verarbeitet werden. Die Grafikspeicher 1133-1134, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Verbindung 1140 Biasing-Techniken verwendet, um sicherzustellen, dass in den Grafikspeichern 1133-1134, M gespeicherte Daten Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1131-1132, N und vorzugsweise nicht (zumindest nicht häufig) von den Kernen 1160A-1160D verwendet werden. In ähnlicher Weise versucht ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1131-1132, N) benötigt werden, in den Caches 1162A-1162D, 1156 der Kerne und im Systemspeicher 1114 zu halten.
11C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1136 in den Prozessor 1107 integriert ist. Zumindest in dieser Ausführungsform kommunizieren die Grafikprozessoren 1131-1132, N direkt über die Hochgeschwindigkeitsverbindung 1140 mit der Beschleuniger-Integrationsschaltung 1136 über die Schnittstelle 1137 und die Schnittstelle 1135 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1136 kann dieselben Operationen ausführen, wie sie in 11B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1164 und den Caches 1162A-1162D, 1156 befindet. Mindestens eine Ausführungsform unterstützt verschiedene Programmiermodelle, darunter ein Programmiermodell mit dediziertem Prozess (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle umfassen können, die von der Beschleuniger-Integrationsschaltung 1136 gesteuert werden, sowie Programmiermodelle, die vom Grafikbeschleunigungsmodul 1146 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikprozessoren 1131-1132, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem vorgesehen. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1131-1132, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1131-1132, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1131-1132, N zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer Partition ohne Hypervisor sind die Grafikverarbeitungseinheiten 1131-1132, N Eigentum eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmodule 1131-1132, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1146 oder eine einzelne Grafikverarbeitungs-Engine 1131-1132, N ein Prozesselement mithilfe eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1114 gespeichert und sind unter Verwendung der hierin beschriebenen Übersetzungstechniken von effektiven Adressen in reale Adressen adressierbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1131-1132, N registriert (d.h. die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandies ein Offset eines Prozesselements innerhalb einer Prozesselement-Verknüpfungsliste sein.
11 D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 1190. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1136. Der anwendungswirksame Adressraum 1182 innerhalb des Systemspeichers 1114 speichert Prozesselemente 1183. In einer Ausführungsform werden Prozesselemente 1183 als Reaktion auf GPU-Aufrufe 1181 von Anwendungen 1180, die auf dem Prozessor 1107 ausgeführt werden, gespeichert. Ein Prozesselement 1183 enthält den Prozessstatus für die entsprechende Anwendung 1180. Ein im Prozesselement 1183 enthaltener Arbeits- bzw. Workdeskriptor (WD) 1184 kann ein einzelner, von einer Anwendung angeforderter Job bzw. Auftrag sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1184 ein Zeiger auf eine Auftragsanforderungswarteschlange im Adressraum 1182 einer Anwendung.
Das Grafikbeschleunigungsmodul 1146 und/oder einzelne Grafikverarbeitungs-Engines 1131-1132, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1184 an ein Grafikbeschleunigungsmodul 1146 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1146 oder eine einzelne Grafikverarbeitungs-Engine 1131. Da das Grafikbeschleunigungsmodul 1146 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1136 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleuniger-Integrationsschaltung 1136 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1146 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1191 in dem Beschleuniger-Integrations-Slice 1190 den nächsten WD 1184 ab, der eine Anzeige der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1146 zu erledigen ist. Die Daten aus dem WD 1184 können in Registern 1145 gespeichert und von der MMU 1139, der Interrupt-Verwaltungsschaltung 1147 und/oder der Kontextverwaltungsschaltung 1148 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1139 enthält beispielsweise eine Segment-/ Seiten-Durchlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1186 innerhalb des virtuellen OS-Adressraums 1185. Die Interrupt-Verwaltungsschaltung 1147 kann vom Grafikbeschleunigungsmodul 1146 empfangene Interrupt-Ereignisse 1192 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungs-Engine 1131-1132, N erzeugte effektive Adresse 1193 von der MMU 1139 in eine reale Adresse übersetzt.

In einer Ausführungsform wird ein gleicher Satz von Registern 1145 für jede Grafikverarbeitungs-Engine 1131-1132, N und/oder jedes Grafikbeschleunigungsmodul 1146 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleuniger-Integrations-Slice 1190 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 dargestellt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slice-Steuerregister
2	Zeiger auf Bereich realer Adressen (RA) geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Versatz Unterbrechungsvektor-Tabelleneintrag
5	Grenze Unterbrechungsvektor-Tabelleneintrag
6	Statusregister
7	ID der logischen Partition
8	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisorbeschleunigernutzung
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 dargestellt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Zeiger auf effektive Adresse (EA) der Kontext-Speicherung/Wiederherstellung
3	Zeiger auf virtuelle Adresse (VA) des Eintrags für Beschleunigernutzung
4	Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1184 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1146 und/oder die Grafikverarbeitungs-Engines 1131-1131, N). Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1131-1131, N benötigt werden, um Arbeit zu verrichten, oder kann er ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
11E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform umfasst einen realen Hypervisor-Adressraum 1198, in dem eine Prozesselementliste 1199 gespeichert ist. Der reale Hypervisor-Adressraum 1198 ist über einen Hypervisor 1196 zugänglich, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1195 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1146 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1146 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: Zeitscheibengeteilt bzw. Time-Sliced Shared und grafikanweisungsgeteilt bzw. Graphics Directed Shared.
In diesem Modell besitzt der Systemhypervisor 1196 das Grafikbeschleunigungsmodul 1146 und stellt dessen Funktion allen Betriebssystemen 1195 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1146 die Virtualisierung durch den Systemhypervisor 1196 unterstützen kann, muss das Grafikbeschleunigungsmodul 1146 folgendes erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d.h. der Zustand braucht zwischen Aufträgen nicht aufrechterhalten zu werden), oder das Grafikbeschleunigungsmodul 1146 muss einen Mechanismus zum Speichern und Wiederherstellen von Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1146 garantiert, dass die Auftragsanforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1146 stellt eine Möglichkeit bereit, die Verarbeitung eines Auftrags zu unterbrechen. 3) dem Grafikbeschleunigungsmodul 1146 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem weisungsbehafteten, gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1180 einen Systemaufruf des Betriebssystems 1195 mit einem Typ des Grafikbeschleunigungsmoduls 1146, einem Arbeitsdeskriptor (WD), einem AMR (Authority Mask bzw. Autoritätsmaskenregister)-Wert und einem Zeiger auf den Bereich zur Speicherung/Wiederherstellung von Kontext bzw. CSRP (Context Save/Restore Area Pointer) durchführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1146 eine als Ziel gesetzte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1146 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1146 formatiert und kann in Form eines Grafikbeschleunigungsmodul-1146-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, um die von dem Grafikbeschleunigungsmodul 1146 zu verrichtende Arbeit zu beschreiben In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR setzt. Falls die Implementierungen der Beschleuniger-Integrationsschaltung 1136 und des Grafikbeschleunigungsmoduls 1146 kein User Authority Mask Override Register (UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1196 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) auf einen AMR-Wert anwenden, bevor ein AMR in dem Prozesselement 1183 gesetzt wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1145, die eine effektive Adresse eines Bereichs im Adressraum 1182 einer Anwendung für das Grafikbeschleunigungsmodul 1146 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontext-Speicher-/Wiederherstellungs-Bereich verankerter Systemspeicher sein.

Bei Empfangen eines Systemaufrufs kann das Betriebssystem 1195 überprüfen, ob die Anwendung 1180 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1146 erhalten hat. Das Betriebssystem 1195 ruft dann den Hypervisor 1196 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 -BS zu Hypervisor Aufrufparameter

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	logische Unterbrechungsdienstnummer (LISN)

Bei Empfangen eines Hypervisor-Aufrufs überprüft der Hypervisor 1196, ob das Betriebssystem 1195 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1146 erhalten hat. Der Hypervisor 1196 setzt dann das Prozesselement 1183 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1146. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 -Prozesselementinformationen

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Dienstnummer logische Unterbrechung (LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Statusregister (SR)-Wert
10	ID logische Partition (LPID)
11	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisor-Beschleunigernutzung
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1145 des Beschleuniger-Integrations-Slice 1190.
Wie in 11 F dargestellt, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1101-1102 und GPU-Speicher 1120-1123 verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1110-1113 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1101-1102 zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1101 zugewiesen, ein zweiter Teil dem zweiten Prozessorspeicher 1102, ein dritter Teil dem GPU-Speicher 1120 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1101-1102 und GPU-Speicher 1120-1123 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias/Kohärenz-Verwaltungsschaltung 1194A-1194E in einer oder mehreren MMUs 1139A-1139E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1105) und GPUs 1110-1113 sicher und implementiert Bias-Techniken, die physische Speicher anzeigen, in denen bestimmte Datentypen zu speichern sind. Während mehrere Instanzen der Bias/Kohärenz-Verwaltungsschaltung 1194A-1194E in 11 F dargestellt sind, können Bias/Kohärenz-Schaltkreise in einer MMU eines oder mehrerer Host-Prozessoren 1105 und/oder in der Beschleuniger-Integrationsschaltung 1136 implementiert sein.
In einer Ausführungsform kann GPU-angeschlossener Speicher 1120-1123 als Teil des Systemspeichers abgebildet werden und kann auf ihn mit der SVM (Shared Virtual Memory)-Technologie zugegriffen werden, ohne dass Leistungsnachteile auftreten, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 1120-1123 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1105, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead traditioneller E/A-DMA-Datenkopien. Solche traditionellen Kopien beinhalten Treiberaufrufe, Interrupts und Memory-Mapped-E/A-Zugriffe (MMIO), die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, auf GPU-verbundenen Speicher 1120-1123 ohne Cache-Kohärenz-Overhead zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1110-1113 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Bias und Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert wird), die 1 oder 2 Bits pro GPU-angeschlossener Speicherseite umfasst. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 1120-1123 implementiert sein, mit oder ohne Bias-Cache in der GPU 1110-1113 (z.B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ kann auch eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor einem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf GPU-angeschlossenen Speicher 1120-1123 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden lokale Anforderungen von GPUs 1110-1113, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1120-1123 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1105 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung wie oben beschrieben). In einer Ausführungsform schließen Anforderungen vom Prozessor 1105, die eine angeforderte Seite im Host-Prozessor-Bias finden, eine Anforderung wie ein normales Speicherlesen ab. Alternativ können Anforderungen, die an eine Seite mit GPU-Bias gerichtet sind, an die GPU 1110-1113 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie eine Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z.B. OpenCL), der wiederum den Gerätetreiber eines Grafikprozessors aufruft, der wiederum eine Nachricht an einen Grafikprozessor sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt) und ihn anweist, einen Bias-Zustand zu ändern und bei einigen Übergängen einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird der Cache-Flushing-Vorgang für einen Übergang vom Bias des Host-Prozessors 1105 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPUbasierte Seiten vom Host-Prozessor 1105 vorübergehend nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1105 den Zugriff von der GPU 1110 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen Prozessor 1105 und GPU 1110 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass Seiten mit GPU-Bias diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1105 benötigt werden und umgekehrt.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
12 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hierin beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
12 ist ein Blockdiagramm, das eine beispielhafte integrierte System-aufeinem-Chip-Schaltung 1200 veranschaulicht, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1200 einen oder mehrere Anwendungsprozessor(en) 1205 (z.B. CPUs), mindestens einen Grafikprozessor 1210 und kann zusätzlich einen Bildprozessor 1215 und/oder einen Videoprozessor 1220 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält der integrierte Schaltkreis 1200 eine Peripherie- oder Buslogik einschließlich eines USB-Controllers 1225, eines UART-Controllers 1230, eines SPI/SDIO-Controllers 1235 und eines I2S/I2C-Controllers 1240. In mindestens einer Ausführungsform kann die integrierte Schaltung 1200 eine Anzeigevorrichtung 1245 enthalten, die mit einem oder mehreren HDMI-Controllern (High-Definition Multimedia Interface) 1250 und einer MIPI-Anzeigeschnittstelle 1255 (Mobile Industry Processor Interface) verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1260 bereitgestellt werden, das einen Flash-Speicher und einen Flash-Speicher-Controller enthält. In mindestens einer Ausführungsform kann die Speicherschnittstelle über einen Speicher-Controller 1265 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt werden. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1270.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in der integrierten Schaltung 1200 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
13A-13B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hierin beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
13A-13B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC veranschaulichen, gemäß hierin beschriebenen Ausführungsformen. 13A zeigt einen beispielhaften Grafikprozessor 1310 eines integrierten System-on-Chip-Schaltkreises, der gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 13B zeigt einen weiteren beispielhaften Grafikprozessor 1340 eines integrierten System-on-Chip-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1310 aus 13A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1340 von 13B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1310, 1340 eine Variante des Grafikprozessors 1310 von 13 sein.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1310 einen Vertex-Prozessor 1305 und einen oder mehrere Fragment-Prozessor(en) 1315A-1315N (z.B. 1315A, 1315B, 1315C, 1315D, bis 1315N-1 und 1315N). In mindestens einer Ausführungsform kann der Grafikprozessor 1310 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1305 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1315A-1315N Fragment-(z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1305 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline aus und erzeugt Primitive und Vertexdaten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1315A-1315N die vom Vertexprozessor 1305 erzeugten Primitiv- und Vertexdaten, um einen Frame-Puffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1315A-1315N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die zur Durchführung ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden kann, wie es in einer Direct 3D-API vorgesehen ist.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1310 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1320A-1320B, Cache(s) 1325A-1325B und Schaltungsverbindung(en) 1330A-1330B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1320A-1320B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1310, einschließlich für den Vertex-Prozessor 1305 und/oder den/die Fragment-Prozessoren) 1315A-1315N, die auf im Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen können, zusätzlich zu den in einem oder mehreren Cache(s) 1325A-1325B gespeicherten Vertex- oder Bild/Textur-Daten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1320A-1320B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 von 13 zugeordnet sind, so dass jeder Prozessor 1305-1320 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1330A-1330B dem Grafikprozessor 1310 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1340 eine oder mehrere MMU(s) 1320A-1320B, Cache(s) 1325A-1325B und Schaltkreisverbindung(en) 1330A-1330B des Grafikprozessors 1310 von 13A. In mindestens einer Ausführungsform enthält der Grafikprozessor 1340 einen oder mehrere Shader-Kern(e) 1355A-1355N (z.B. 1355A, 1355B, 1355C, 1355D, 1355E, 1355F bis 1355N-1 und 1355N), der eine einheitliche Shader-Kern-Architektur bereitstellt, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1340 einen Inter-Core-Task-Verwalter 1345, der als Thread-Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1355A-1355N zu verteilen, sowie eine Kachelungs- bzw. Tiling-Einheit 1358, um Kachelungs- bzw. Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in der integrierten Schaltung 14A und/oder 14B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
14A-14B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik, gemäß hierin beschriebenen Ausführungsformen. 14A veranschaulicht einen Grafikkern 1400, der in mindestens einer Ausführungsform im Grafikprozessor 1210 von 12 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1355A-1355N wie in 13B sein kann. 14B zeigt eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 1430, die für den Einsatz auf einem Multi-Chip-Modul in mindestens einer Ausführungsform geeignet ist.
In mindestens einer Ausführungsform umfasst der Grafikkern 1400 einen gemeinsam genutzten Befehlscache 1402, eine Textureinheit 1418 und einen Cache/Shared Memory 1420, die den Ausführungsressourcen innerhalb des Grafikkerns 1400 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1400 mehrere Slices 1401A-1401N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1400 enthalten. Die Slices 1401A-1401 N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 1404A-1404N, einen Thread-Planer bzw. Thread-Scheduler 1406A-1406N, einen Thread-Versender bzw. Thread-Dispatcher 1408A-1408N und einen Satz von Registern 1410A-1410N umfasst. In mindestens einer Ausführungsform können die Slices 1401A-1401 N einen Satz zusätzlicher Funktionseinheiten (AFUs 1412A-1412N), Gleitkommaeinheiten (FPU 1414A-1414N), Ganzzahl-Arithmetik-Logikeinheiten (ALUs 1416-1416N), Adressberechnungseinheiten (ACU 1413A-1413N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPU 1415A-1415N) und Matrixverarbeitungseinheiten (MPU 1417A-1417N) enthalten.
In mindestens einer Ausführungsform können die FPUs 1414A-1414N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1415A-1415N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1416A-1416N Ganzzahl- bzw. Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1417A-1417N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-GanzzahlOperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1417A-1417N eine Vielzahl von Matrixoperationen durchführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM; general matrix to matrix multiplication). In mindestens einer Ausführungsform können die AFUs 1412A-1412N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahl-Einheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im Grafikkern 1400 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
14B zeigt eine Universal-Verarbeitungseinheit bzw. Universal Processing Unit (GPGPU; general-purpose processing unit) 1430, die so konfiguriert sein kann, dass sie in mindestens einer Ausführungsform hochparallele Rechenoperationen ermöglicht, die von einem Array von Grafikverarbeitungseinheiten ausgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 1430 direkt mit anderen Instanzen der GPGPU 1430 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netzwerke zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 1430 eine Host-Schnittstelle 1432, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1432 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Host-schnittstelle 1432 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1430 Befehle von einem Host-Prozessor und verwendet einen globalen Planer bzw. Planer 1434, um Ausführungs-Threads, die mit diesen Befehlen verknüpft sind, an einen Satz von Rechenclustern 1436A-1436H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1436A-1436H einen Cache-Speicher 1438. In mindestens einer Ausführungsform kann der Cache-Speicher 1438 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1436A-1436H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 1430 einen Speicher 1444A-1444B, der über eine Reihe von Speichercontrollern 1442A-1442B mit den Rechenclustern 1436A-1436H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 1444A-1444B verschiedene Arten von Speichervorrichtungen umfassen, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform enthalten die Rechencluster 1436A-1436H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1400 in 14A, der mehrere Arten von Ganzzahl- und Fließkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für maschinelle Lernberechnungen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Fließkommaeinheiten in jedem der Rechencluster 1436A-1436H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Fließkommaoperationen durchführen, während eine andere Teilmenge der Fließkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Fließkommaoperationen durchführt.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1430 so konfiguriert sein, dass sie als Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die von den Rechenclustern 1436A-1436H für die Synchronisierung und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1430 über die Host-Schnittstelle 1432. In mindestens einer Ausführungsform enthält die GPGPU 1430 einen E/A-Hub 1439, der die GPGPU 1430 mit einem GPU-Link 1440 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1430 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1440 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1430 ermöglicht. In mindestens einer Ausführungsform ist GPU-Link 1440 mit einem Hochgeschwindigkeits-Interconnect bzw. - Zwischenverbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1430 in separaten Datenverarbeitungssystemen und kommunizieren über ein Netzwerkgerät, das über die Host-Schnittstelle 1432 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1440 so konfiguriert sein, dass zusätzlich oder alternativ zur Host-Schnittstelle 1432 eine Verbindung zu einem Host-Prozessor möglich ist.
In mindestens einer Ausführungsform kann die GPGPU 1430 so konfiguriert sein, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 1430 innerhalb einer Inferenzierungs-Plattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1430 zum Inferenzieren verwendet wird, kann die GPGPU weniger Rechencluster 1436A-1436H enthalten, als wenn die GPGPU für das Training eines neuronalen Netzwerks verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1444A-1444B verbundene Speichertechnologie zwischen Inferenzierungs- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzierungs-Konfiguration der GPGPU 1430 Inferenzierungs-spezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungs-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Integer-Punktprodukt-Anweisungen bereitstellen, die während Inferenzierungs-Operationen für eingesetzte neuronale Netzwerke verwendet werden können.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 in der GPGPU 1430 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet wurden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
15 ist ein Blockdiagramm, das ein Rechensystem 1500 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1500 ein Verarbeitungssubsystem 1501 mit einem oder mehreren Prozessor(en) 1502 und einem Systemspeicher 1504, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1505 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1505 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1502 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1505 über eine Kommunikationsverbindung 1506 mit einem E/A-Subsystem 1511 gekoppelt. In mindestens einer Ausführungsform umfasst das E/A-Subsystem 1511 einen E/A-Hub 1507, der es dem Rechensystem 1500 ermöglichen kann, Eingaben von einem oder mehreren Eingabegerät(en) 1508 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1507 einen Anzeige-Controller, der in einem oder mehreren Prozessor(en) 1502 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1510A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere Anzeigevorrichtung(en) 1510A, die mit dem E/A-Hub 1507 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung umfassen.
In mindestens einer Ausführungsform umfasst das Verarbeitungssubsystem 1501 einen oder mehrere parallele(n) Prozessor(en) 1512, der/die über einen Bus oder eine andere Kommunikationsverbindung 1513 mit dem Speicher-Hub 1505 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1513 eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCI Express, oder sie kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1512 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen MIC (Many Integrated Core)-Prozessor. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1512 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1510A ausgeben kann, die über den E/A-Hub 1507 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1512 auch einen Anzeige-Controller und eine Anzeige-Schnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1510B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1514 mit dem E/A-Hub 1507 verbunden sein, um einen Speichermechanismus für das Computersystem 1500 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1516 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1507 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1518 und/oder einem drahtlosen Netzwerkadapter 1519, der in eine oder mehrere Plattformen integriert werden kann, und verschiedenen anderen Geräten, die über ein oder mehrere Add-in-Geräte 1520 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1518 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1519 ein oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkgeräte umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Computersystem 1500 weitere, nicht explizit dargestellte Komponenten enthalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls an den E/A-Hub 1507 angeschlossen sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 15 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle, z.B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z.B. PCI-Express) oder andere Bus- oder Punktzu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle, implementiert sein.
In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1512 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, z.B. Videoausgangsschaltungen, und bilden eine Grafikverarbeitungseinheit (GPU). In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1512 Schaltungen, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechnersystems 1500 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1512, Speicher-Hub 1505, Prozessor(en) 1502 und E/A-Hub 1507 in einen integrierten System-on-Chip (SoC)-Schaltkreis integriert werden. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 1500 in ein einziges Gehäuse integriert werden, um eine System-in-Package (SIP)-Konfiguration zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechnersystems 1500 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im System FIG. 1500 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
PROZESSOREN
16A veranschaulicht einen Parallelprozessor 1600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1600 unter Verwendung eines oder mehrerer integrierter Schaltkreisbausteine, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltkreise (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert sein. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1600 eine Variante von einem oder mehreren Parallelprozessoren 1512, die in 15 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform enthält der Parallelprozessor 1600 eine Parallelverarbeitungseinheit 1602. In mindestens einer Ausführungsform umfasst die Parallelverarbeitungseinheit 1602 eine E/A-Einheit 1604, die die Kommunikation mit anderen Geräten ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1602. In mindestens einer Ausführungsform kann die E/A-Einheit 1604 direkt mit anderen Geräten verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 1604 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 1505, mit anderen Geräten verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1505 und der E/A-Einheit 1604 eine Kommunikationsverbindung 1513. In mindestens einer Ausführungsform ist die E/A-Einheit 1604 mit einer Host-Schnittstelle 1606 und einer Speicherkreuzschiene 1616 verbunden, wobei die Host-Schnittstelle 1606 Befehle zur Durchführung von Verarbeitungsoperationen und die Speicherkreuzschiene 1616 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 1606, wenn sie einen Befehlspuffer über die E/A-Einheit 1604 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1608 leiten. In mindestens einer Ausführungsform ist das Frontend 1608 mit einem Planer bzw. Planer 1610 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungscluster-Array 1612 verteilt. In mindestens einer Ausführungsform stellt der Planer 1610 sicher, dass das Verarbeitungscluster-Array 1612 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungscluster-Array 1612 verteilt werden. In mindestens einer Ausführungsform ist der Planer 1610 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Planer 1610 so konfigurierbar, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1612 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungs-Array 1612 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 1612 durch die Logik des Planers 1610 in einem Mikrocontroller mit dem Planer 1610 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1612 bis zu „N“ Verarbeitungscluster umfassen (z.B. Cluster 1614A, Cluster 1614B bis Cluster 1614N). In mindestens einer Ausführungsform kann jeder Cluster 1614A-1614N des Verarbeitungscluster-Arrays 1612 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1610 den Clustern 1614A-1614N des Verarbeitungscluster-Arrays 1612 Arbeit zuweisen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann das Planen dynamisch durch den Planer 1610 gehandhabt werden oder teilweise durch Compilerlogik während der Kompilierung von Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 1612 konfiguriert ist. In mindestens einer Ausführungsform können verschiedene Cluster 1614A-1614N des Verarbeitungscluster-Arrays 1612 für die Verarbeitung verschiedener Programmtypen oder für die Durchführung verschiedener Berechnungsarten zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1612 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungs-Cluster-Array 1612 so konfiguriert, dass es parallele Universal-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungs-Cluster-Array 1612 eine Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1612 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1612 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1612 so konfiguriert sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tessellierungs-Shader, Geometrie-Shader und Pixel-Shader, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1602 Daten aus dem Systemspeicher über die E/A-Einheit 1604 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 1622) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 1602 zur Durchführung der Grafikverarbeitung verwendet wird, der Planer 1610 so konfiguriert sein, dass er eine Verarbeitungslast in annähernd gleich gro-ße Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsvorgänge auf mehrere Cluster 1614A-1614N des Verarbeitungscluster-Arrays 1612 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungscluster-Arrays 1612 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung durchführt, kann ein zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrie-Shading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixel-Shading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1614A-1614N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1614A-1614N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungs-Cluster-Array 1612 Verarbeitungsaufgaben empfangen, die über den Planer 1610 auszuführen sind, der Befehle zur Definition von Verarbeitungsaufgaben vom Frontend 1608 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Planer 1610 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes vom Frontend 1608 empfängt. In mindestens einer Ausführungsform kann das Frontend 1608 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 1612 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1602 mit dem Parallelprozessorspeicher 1622 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1622 über die Speicherkreuzschiene 1616 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 1612 sowie der E/A-Einheit 1604 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 über eine Speicherschnittstelle 1618 auf den parallelen Prozessorspeicher 1622 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1618 mehrere Partitionseinheiten (z.B. Partitionseinheit 1620A, Partitionseinheit 1620B bis Partitionseinheit 1620N) umfassen, die jeweils mit einem Teil (z.B. Speichereinheit) des Parallelprozessorspeichers 1622 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1620A-1620N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1620A eine entsprechende erste Speichereinheit 1624A hat, eine zweite Partitionseinheit 1620B eine entsprechende Speichereinheit 1624B hat und eine N-te Partitionseinheit 1620N eine entsprechende N-te Speichereinheit 1624N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 1620A-1620N nicht gleich der Anzahl der Speichervorrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1624A-1624N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich dynamischem Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchronem Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1624A-1624N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf HBM (High Bandwidth Memory)-Speicher. In mindestens einer Ausführungsform können Rendering-Ziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 1624A-1624N hinweg gespeichert werden, so dass die Partitionseinheiten 1620A-1620N Teile jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1622 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des parallelen Prozessorspeichers 1622 zugunsten eines einheitlichen Speicherdesigns ausgeschlossen werden, das den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 1614A-1614N des Verarbeitungscluster-Arrays 1612 Daten verarbeiten, die in eine beliebige der Speichereinheiten 1624A-1624N innerhalb des Parallelprozessorspeichers 1622 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 1614A-1614N an eine beliebige Partitionseinheit 1620A-1620N oder an einen anderen Cluster 1614A-1614N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1614A-1614N über die Speicherkreuzschiene 1616 mit der Speicherschnittstelle 1618 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 1616 eine Verbindung zur Speicherschnittstelle 1618, um mit der E/A-Einheit 1604 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1622, wodurch die Verarbeitungseinheiten innerhalb der verschiedenen Verarbeitungscluster 1614A-1614N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1602 gehört. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1614A-1614N und Partitionseinheiten 1620A-1620N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1602 auf einer einzigen Zusatzsteckkarte bzw. Add-in-Karte bereitgestellt sein, oder können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1602 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1602 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1602 oder des Parallelprozessors 1600 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
16B ist ein Blockdiagramm einer Partitionseinheit 1620 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1620 eine Instanz einer der Partitionseinheiten 1620A-1620N aus 16A. In mindestens einer Ausführungsform umfasst die Partitionseinheit 1620 einen L2-Cache 1621, eine Bildpufferschnittstelle 1625 und eine Rasteroperationseinheit („ROP“) 1626. Der L2-Cache 1621 ist ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er von der Speicherkreuzschiene 1616 und der ROP 1626 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1621 an die Frame-Puffer-Schnittstelle 1625 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 1625 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 1625 mit einer der Speichereinheiten im parallelen Prozessorspeicher verbunden, z.B. mit den Speichereinheiten 1624A-1624N von 16 (z.B. im parallelen Prozessorspeicher 1622).
In mindestens einer Ausführungsform ist ROP 1626 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Überblendung usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 1626 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt sind. In mindestens einer Ausführungsform enthält die ROP 1626 eine Komprimierungslogik zur Komprimierung von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zur Dekomprimierung von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Kompressionslogik eine verlustfreie Kompressionslogik sein, die einen oder mehrere von mehreren Kompressionsalgorithmen verwendet. Die Komprimierungslogik, die von der ROP 1626 ausgeführt wird, kann je nach statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Kachelbasis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 1626 in jedem Verarbeitungscluster (z.B. Cluster 1614A-1614N von 16A) statt in der Partitionseinheit 1620 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherkreuzschiene 1616 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie z.B. einer von einer oder mehreren Anzeigevorrichtungen 1510 von 15, zur weiteren Verarbeitung durch Prozessor(en) 1502 weitergeleitet werden oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1600 von 16A weitergeleitet werden.
16C ist ein Blockdiagramm eines Verarbeitungsclusters 1614 innerhalb einer Parallelverarbeitungseinheit, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1614A-1614N aus 16A. In mindestens einer Ausführungsform kann einer oder mehrere der Verarbeitungscluster 1614 so konfiguriert sein, dass viele Threads parallel ausgeführt werden, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD (Single-Instruction, Multiple-Data)-Befehlsausgabeverfahren verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT (Single-Instruction, Multiple-Thread)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1614 über einen Pipeline-Verwalter 1632 gesteuert werden, der die Verarbeitungsaufgaben auf die parallelen SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 1632 Anweisungen vom Planer 1610 von 16A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1634 und/oder eine Textureinheit 1636. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1634 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1614 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 1634 in einem Verarbeitungscluster 1614 enthalten sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1634 Daten verarbeiten und eine Datenkreuzschiene 1640 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 1632 die Verteilung verarbeiteter Daten erleichtern, indem er Ziele für verarbeitete Daten angibt, die über die Datenkreuzschiene 1640 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1634 innerhalb des Verarbeitungsclusters 1614 einen identischen Satz funktionaler Ausführungslogik enthalten (z.B. arithmetische Logikeinheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionalen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionalen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1614 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1634 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 1634. Wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines umfasst, können in mindestens einer Ausführungsform eine oder mehrere Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungsmodulen innerhalb des Grafik-Multiprozessors 1634 umfassen. In mindestens einer Ausführungsform kann die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgen, wenn eine Thread-Gruppe mehr Threads als Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 1634 umfasst. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1634 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 1634 einen internen Cache-Speicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 1648) innerhalb des Verarbeitungsclusters 1614 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1634 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. Partitionseinheiten 1620A-1620N von 16A), die von allen Verarbeitungsclustern 1614 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale parallele Prozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1602 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 1614 mehrere Instanzen des Grafik-Multiprozessors 1634, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1648 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1614 eine Speicherverwaltungseinheit („MMU“) 1645 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1645 innerhalb der Speicherschnittstelle 1618 von 16A befinden. In mindestens einer Ausführungsform enthält die MMU 1645 einen Satz von Seitentabelleneinträgen (PTEs), die zur Abbildung einer virtuellen Adresse auf eine physische Adresse einer Kachel verwendet werden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1645 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches enthalten, die sich im Grafik-Multiprozessor 1634 oder im L1-Cache oder im Verarbeitungscluster 1614 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um die Zugriffslokalität der Oberflächendaten zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer bzw. Hit oder ein Fehlschlag bzw. Miss ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 1614 so konfiguriert sein, dass jeder Grafikmultiprozessor 1634 mit einer Textureinheit 1636 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1634 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1634 verarbeitete Aufgaben an die Datenkreuzschiene 1640 aus, um die verarbeitete(n) Aufgabe(n) einem anderen Verarbeitungscluster 1614 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete(n) Aufgabe(n) über die Speicherkreuzschiene 1616 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1642 (Pre-Raster Operations Unit) so konfiguriert, dass sie Daten vom Grafik-Multiprozessor 1634 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten befinden können (z.B. die Partitionseinheiten 1620A-1620N in 16A). In mindestens einer Ausführungsform kann die PreROP-Einheit 1642 Optimierungen für die Farbüberblendung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im Grafikverarbeitungscluster 1614 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, neuronalen Netzwerkfunktionen und/oder -architekturen oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
16D zeigt einen Grafik-Multiprozessor 1634 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1634 mit dem Pipeline-Verwalter 1632 des Verarbeitungsclusters 1614 gekoppelt. In mindestens einer Ausführungsform verfügt der Grafik-Multiprozessor 1634 über eine Ausführungspipeline, die unter anderem einen Befehlscache 1652, eine Befehlseinheit 1654, eine Adressabbildungseinheit 1656, eine Registerdatei 1658, einen oder mehrere GPGPU (General Purpose Graphics Processing Unit)-Kerne 1662 und eine oder mehrere Lade-/Speicher-Einheiten 1666 umfasst. Die GPGPU-Kern(e) 1662 und die Lade-/Speicher-Einheit(en) 1666 sind über eine Speicher- und Cache-Verbindung 1668 mit dem Cache-Speicher 1672 und dem gemeinsamen Speicher 1670 gekoppelt.
In mindestens einer Ausführungsform erhält der Befehls-Cache 1652 einen Strom von auszuführenden Befehlen vom Pipeline-Verwalter 1632. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 1652 zwischengespeichert und von der Befehlseinheit 1654 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 1654 Befehle als Thread-Gruppen (z.B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/Kerne 1662 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1656 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/ Speicher-Einheit(en) 1666 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1658 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1634 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1658 einen temporären Speicher für Operanden bereit, der mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1662, Lade-/Speichereinheiten 1666) des Grafik-Multiprozessors 1634 verbunden ist. In mindestens einer Ausführungsform ist die Registerdatei 1658 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 1658 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 1658 zwischen verschiedenen Warps aufgeteilt, die vom Grafik-Multiprozessor 1634 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1662 jeweils Gleitkommaeinheiten (FPUs) und/oder Ganzzahl-Arithmetik-Logikeinheiten (ALUs) enthalten, die zur Ausführung von Befehlen des Grafik-Multiprozessors 1634 verwendet werden. Die GPGPU-Kerne 1662 können in ihrer Architektur ähnlich sein oder sich unterscheiden. In mindestens einer Ausführungsform umfasst ein erster Teil der GPGPU-Kerne 1662 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Teil der GPGPU-Kerne eine FPU mit doppelter Genauigkeit umfasst. In mindestens einer Ausführungsform können die FPUs den IEEE 654-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch eine Logik mit fester Funktion oder Sonderfunktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 1662 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1662 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für die GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data (SPMD) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1668 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1634 mit der Registerdatei 1658 und dem gemeinsamen Speicher 1670 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1668 eine Kreuzschienenverbindung, die es der Lade-/Speicher-Einheit 1666 ermöglicht, Lade- und Speicher-Operationen zwischen dem gemeinsamen Speicher 1670 und der Registerdatei 1658 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1658 mit der gleichen Frequenz wie die GPGPU-Kerne 1662 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1662 und der Registerdatei 1658 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1670 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1634 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1672 z.B. als Daten-Cache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 1636 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1670 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 1662 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1672 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessor-Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU mit dem Host-Prozessor/den Prozessorkernen über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann die GPU auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen internen Prozessorbus/Interconnect (d.h. innerhalb des Gehäuses oder Chips) kommunikativ verbunden sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art und Weise, wie die GPU angeschlossen ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zur effizienten Verarbeitung dieser Anweisungen/Befehle.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im Grafik-Multiprozessor 1634 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
17 veranschaulicht ein Multi-GPU-Computersystem 1700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Computersystem 1700 einen Prozessor 1702 umfassen, der über einen Host-Schnittstellenschalter 1704 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1706A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellenschalter 1704 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 1702 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1702 mit den GPGPUs 1706A-D kommunizieren kann. Die GPGPUs 1706A-D können über eine Reihe von Hochgeschwindigkeits-Punktzu-Punkt-GPU-zu-GPU-Verbindungen 1716 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 1716 mit jeder der GPGPUs 1706A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 1716 eine direkte Kommunikation zwischen jeder der GPGPUs 1706A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1704 erforderlich ist, an den der Prozessor 1702 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu P2P-GPU-Verbindungen 1716 geleitet wird, bleibt der Host-Schnittstellenbus 1704 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 1700 verfügbar, zum Beispiel über ein oder mehrere Netzwerkgeräte. Während in mindestens einer Ausführungsform die GPGPUs 1706A-D über den Host-Schnittstellenschalter 1704 mit dem Prozessor 1702 verbunden sind, enthält der Prozessor 1702 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1716 und kann sich direkt mit den GPGPUs 1706A-D verbinden.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im Multi-GPU-Computersystem 1800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
18 ist ein Blockdiagramm eines Grafikprozessors 1800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 eine Ringverbindung 1802, ein Pipeline-Frontend 1804, eine Media-Engine 1837 und Grafikkerne 1880A-1880N. In mindestens einer Ausführungsform verbindet die Ringverbindung 1802 den Grafikprozessor 1800 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1800 einer von vielen Prozessoren, die in ein Multi-Core-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1800 Stapel von Befehlen über die Ringverbindung 1802. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1803 im Pipeline-Frontend 1804 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 1800 eine skalierbare Ausführungslogik, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über Grafikkern(e) 1880A-1880N durchzuführen. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1803 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1836. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1803 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1834, das mit einer Medien-Engine 1837 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 1837 eine Video Quality Engine (VQE) 1830 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 1833, um eine hardwarebeschleunigte Kodierung und Dekodierung von Mediendaten bereitzustellen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1836 und die Medien-Engine 1837 jeweils Ausführungsthreads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1880A bereitgestellt werden.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1880A-1880N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Sub-Kerne 1850A-1850N, 1860A-1860N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1800 eine beliebige Anzahl von Grafikkernen 1880A bis 1880N haben. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 einen Grafikkern 1880A mit mindestens einem ersten Sub-Kern 1850A und einem zweiten Sub-Kern 1860A. In mindestens einer Ausführungsform ist der Grafikprozessor 1800 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z.B. 1850A). In mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 mehrere Grafikkerne 1880A-1880N, von denen jeder einen Satz von ersten Sub-Kernen 1850A-1850N und einen Satz von zweiten Sub-Kernen 1860A-1860N umfasst. In mindestens einer Ausführungsform enthält jeder Sub-Kern in den ersten Sub-Kernen 1850A-1850N mindestens einen ersten Satz von Ausführungseinheiten 1852A-1852N und Medien-/Texturabtaster 1854A-1854N. In mindestens einer Ausführungsform enthält jeder Sub-Kern in zweiten Sub-Kernen 1860A-1860N mindestens einen zweiten Satz von Ausführungseinheiten 1862A-1862N und Abtastern bzw. Samplern 1864A-1864N. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 1850A-1850N, 1860A-1860N einen Satz von gemeinsam genutzten Ressourcen 1870A-1870N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen einen gemeinsam genutzten Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 515 im Grafikprozessor 1800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
19 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 1900 veranschaulicht, der gemäß mindestens einer Ausführungsform Logikschaltungen zur Ausführung von Befehlen enthalten kann. In mindestens einer Ausführungsform kann der Prozessor 1900 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 1900 Register zum Speichern gepackter Daten enthalten, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die Einzelbefehl-, Mehrfachdaten- („SIMD“) und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 1900 Befehle zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 1900 ein In-Order-Front-End („Front-End“) 1901 zum Abrufen von auszuführenden Befehlen und zur Vorbereitung von Befehlen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Frontend 1901 mehrere Einheiten umfassen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 1926 Befehle aus dem Speicher und leitet sie an einen Befehlsdecoder 1928 weiter, der wiederum Befehle dekodiert oder interpretiert. Zum Beispiel dekodiert der Befehlsdecoder 1928 in mindestens einer Ausführungsform einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecoder 1928 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen auszuführen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Trace-Cache 1930 dekodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 1934 zur Ausführung zusammenstellen. Wenn in mindestens einer Ausführungsform der Trace-Cache 1930 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 1932 die zum Abschluss der Operation erforderlichen Uops bereit.
In mindestens einer Ausführungsform können einige Befehle in ein einziges Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den vollen Betrieb abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecoder 1928 auf das Mikrocode-ROM 1932 zugreifen, wenn mehr als vier Mikro-OPs für die Ausführung eines Befehls erforderlich sind, um den Befehl auszuführen. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecoder 1928 dekodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 1932 gespeichert werden, falls eine Anzahl von Mikro-OPs zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 1930 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Befehle aus dem Mikrocode-ROM 1932 gemäß mindestens einer Ausführungsform zu vervollständigen. In mindestens einer Ausführungsform kann das Frontend 1901 der Maschine, nachdem das Mikrocode-ROM 1932 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 1930 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Execution-Engine („Out-of-Order-Engine“) 1903 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Logik für die Ausführung außerhalb der Reihenfolge über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline hinunterlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Ausführungs-Engine 1903, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 1940, eine Speicher-Uop-Warteschlange 1942, eine Ganzzahl/Gleitkomma-Uop-Warteschlange 1944, einen Speicher-Planer 1946, einen schnellen Planer bzw. Planer 1902, einen langsamen/allgemeinen Gleitkomma-Planer („slow/general FP scheduler“) 1904 und einen einfachen Gleitkomma-Planer („simple FP scheduler“) 1906. In mindestens einer Ausführungsform werden der schnelle Planer 1902, der langsame/allgemeine Gleitkomma-Planer 1904 und der einfache Gleitkomma-Planer 1906 hierin auch gemeinsam als „Uop-Planer 1902, 1904, 1906“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 1940 Maschinenpuffer und Ressourcen zu, die jede Uop für ihre Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register Umbenenner 1940 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 1940 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 1942 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 1944 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Planer 1946 und den Uop-Planern 1902, 1904, 1906. In mindestens einer Ausführungsform bestimmen die Uop-Planer 1902, 1904, 1906, wann ein Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Planer 1902 in jeder Hälfte des Haupttaktzyklus einen Zeitplan erstellen, während der langsame/allgemeine Gleitkomma-Planer 1904 und der einfache Gleitkomma-Planer 1906 einmal pro Hauptprozessortaktzyklus einen Zeitplan erstellen können. In mindestens einer Ausführungsform vermitteln die Uop-Planer 1902, 1904, 1906 für Versende-Ports, um Uops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform umfasst der Ausführungsblock 1911, ohne darauf beschränkt zu sein, eine Integer-Registerdatei/ein Bypass-Netzwerk 1908, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/Bypass-Netzwerk“) 1910, Adressgenerierungseinheiten („AGUs“) 1912 und 1914, schnelle arithmetische Logikeinheiten (ALUs) („fast ALUs“) 1916 und 1918, eine langsame arithmetische Logikeinheit („slow ALU“) 1920, eine Gleitkomma-ALU („FP“) 1922 und eine Gleitkomma-Bewegungseinheit („FP move“) 1924. In mindestens einer Ausführungsform werden das Ganzzahl-Registerdatei/Bypass-Netzwerk 1908 und die Gleitkomma-Registerdatei / das Bypass-Netzwerk 1910 hierin auch als „Registerdateien 1908, 1910“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 1912 und 1914, die schnellen ALUs 1916 und 1918, die langsame ALU 1920, die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 hierin auch als „Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922 und 1924“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11, ohne darauf beschränkt zu sein, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 1908, 1910 zwischen den Uop-Planern 1902, 1904, 1906 und den Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922 und 1924 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Bypass-Netzwerk 1908 Integer-Operationen aus. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 1910 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 1908, 1910, ohne darauf beschränkt zu sein, ein Bypass-Netzwerk enthalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 1908, 1910 Daten miteinander kommunizieren. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Bypass-Netzwerk 1908, ohne darauf beschränkt zu sein, zwei separate Registerdateien umfassen, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann das Fließkomma-Registerdatei/Bypass-Netzwerk 1910, ohne darauf beschränkt zu sein, 128 Bit breite Einträge enthalten, da Fließkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922, 1924 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 1908, 1910 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 1900, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922, 1924 enthalten. In mindestens einer Ausführungsform können die Fließkomma-ALU 1922 und die Fließkomma-Bewegungseinheit 1924 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Befehle maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 1922, ohne darauf beschränkt zu sein, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 1916, 1918 weitergegeben werden. In mindestens einer Ausführungsform können schnelle ALUS 1916, 1918 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 1920, da die langsame ALU 1920, ohne darauf beschränkt zu sein, ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 1912, 1914 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 1916, die schnelle ALU 1918 und die langsame ALU 1920 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 1916, die schnelle ALU 1918 und die langsame ALU 1920 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 implementiert sein, um eine Reihe von Operanden mit Bits unterschiedlicher Breite zu unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Befehlen arbeiten.
In mindestens einer Ausführungsform leiten die Uop-Planer 1902, 1904, 1906 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform Uops spekulativ geplant und im Prozessor 1900 ausgeführt werden können, kann der Prozessor 1900 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es, wenn eine Datenlast im Daten-Cache fehlschlägt, abhängige Operationen in der Pipeline geben, die den Planer mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch dafür ausgelegt sein, Befehlssequenzen für Textstring-Vergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integer-Register 32-Bit-Integer-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform können Teile oder die gesamte Inferenzierungs- und/oder Trainingslogik 515 in den Ausführungsblock 1911 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzverfahren eine oder mehrere der im Ausführungsblock 1911 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 1911 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
20 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2000 Anweisungen, die dann, wenn sie vom Deep-Learning-Anwendungsprozessor 2000 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2000 veranlassen, einige oder alle der in dieser Erfindung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2000 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2000 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2000, ohne darauf beschränkt zu sein, Verarbeitungscluster 2010(1)-2010(12), Inter-Chip-Verbindungen („ICLs“) 2020(1)-2020(12), Inter-Chip-Controller („ICCs“) 2030(1)-2030(2), Speicher-Controller („Mem Ctrlrs“) 2042(1)-2042(4), physische Speicherschichten mit hoher Bandbreite („HBM PHY“) 2044(1)-2044(4), eine Verwaltungs-Controller-Zentraleinheit („Management-Controller-CPU“) 2050, einen „Serial-Peripheral-Interface, Inter-Integrated Circuit, und General Purpose Input/Output Block” („SPI, I2C, GPIO”), einen Peripheral-Component-Interconnect-Express-Controller und Direct-Memory-Access-Block („PCIe-Controller und DMA“) 2070 und einen sechzehnspurigen Peripheral-Component-Interconnect-Express-Port („PCI Express x 16“) 2080.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2010 Deep-Learning-Operationen durchführen, einschließlich Inferenzierungs- oder Vorhersageoperationen auf der Grundlage von Gewichtungsparametern, die mit einem oder mehreren Trainingsverfahren berechnet wurden, einschließlich der hierin beschriebenen Verfahren. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2010, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2000 eine beliebige Anzahl und Art von Verarbeitungsclustern 2000 umfassen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2020 bi-direktional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2020 und der Inter-Chip-Controller 2030 mehreren Deep-Learning-Anwendungsprozessoren 2000 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer Algorithmen maschinellen Lernens resultieren, die in einem oder mehreren neuronalen Netzwerken verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2000 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2020 und ICCs 2030 enthalten.
In mindestens einer Ausführungsform stellen HBM2s 2040 insgesamt 32 Gigabyte (GB) Speicher zur Verfügung. Ein HBM2 2040(i) ist sowohl dem Speicher-Controller 2042(i) als auch dem HBM PHY 2044(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 2040 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speicher-Controllern. In einer Ausführungsform können SPI, I2C, GPIO 2060, PCIe-Controller und DMA 2070 und/oder PCIe 2080 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt sein, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards in einer beliebigen technisch machbaren Weise ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2000 verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2000 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2000 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder vom Deep-Learning-Anwendungsprozessor 2000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2000 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
21 ist ein Blockdiagramm eines neuromorphen Prozessors 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2100 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2100 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2102 innerhalb des neuromorphen Prozessors 2100 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2102 und ihre Komponenten unter Verwendung von Schaltungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2100, ohne darauf beschränkt zu sein, Tausende oder Millionen von Instanzen von Neuronen 2102 umfassen, aber jede geeignete Anzahl von Neuronen 2102 kann verwendet werden. In mindestens einer Ausführungsform kann jede Instanz von Neuron 2102 einen Neuroneneingang 2104 und einen Neuronenausgang 2106 umfassen. In mindestens einer Ausführungsform können die Neuronen 2102 Ausgänge erzeugen, die an Eingänge anderer Instanzen von Neuronen 2102 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 2104 und die Neuronenausgänge 2106 über Synapsen 2108 miteinander verbunden sein.
In mindestens einer Ausführungsform können Neuronen 2102 und Synapsen 2108 so miteinander verbunden sein, dass der neuromorphe Prozessor 2100 arbeitet, um vom neuromorphen Prozessor 2100 empfangene Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2102 einen Ausgangsimpuls (oder „Feuer“ oder „Spike“) senden, wenn die über den Neuroneneingang 2104 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2102 die an den Neuroneneingängen 2104 empfangenen Signale summieren oder integrieren. Zum Beispiel können in mindestens einer Ausführungsform Neuronen 2102 als undichte Integrations- und Feuerneuronen implementiert sein, wobei dann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 2102 eine Ausgabe (oder „Feuer“) unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion erzeugen kann. In mindestens einer Ausführungsform kann ein leckbehaftetes Integrations- und Feuer-Neuron die an den Neuroneneingängen 2104 empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder Leck) anwenden, um ein Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein undichtes Integrier-und-Feuer-Neuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2104 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d.h. bevor ein Membranpotenzial zu niedrig abfällt, um zu feuern). In mindestens einer Ausführungsform können Neuronen 2102 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abklingen lassen. In mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2102 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Komparatorschaltungen oder Logik enthalten, die einen Ausgangs-Spike am Neuronenausgang 2106 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2104 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2102, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z.B. ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2102, sobald das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2102 durch Synapsen 2108 miteinander verbunden sein. In mindestens einer Ausführungsform können Synapsen 2108 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2102 zu einem Eingang eines zweiten Neurons 2102 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2102 Informationen über mehr als eine Instanz der Synapse 2108 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2106 über eine Instanz der Synapse 2108 mit einer Instanz des Neuroneneingangs 2104 im selben Neuron 2102 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2102, die eine Ausgabe erzeugt, die über eine Instanz der Synapse 2108 übertragen werden soll, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2108 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2102, die eine über eine Instanz der Synapse 2108 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2108 bezeichnet werden. Da eine Instanz des Neurons 2102 Eingaben von einer oder mehreren Instanzen der Synapse 2108 empfangen und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2108 übertragen kann, kann eine einzelne Instanz des Neurons 2102 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2108 sein, in mindestens einer Ausführungsform.
In mindestens einer Ausführungsform können die Neuronen 2102 in einer oder mehreren Schichten organisiert sein. Jede Instanz des Neurons 2102 kann einen Neuronenausgang 2106 haben, der sich über eine oder mehrere Synapsen 2108 zu einem oder mehreren Neuroneneingängen 2104 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2106 der Neuronen 2102 in einer ersten Schicht 2110 mit Neuroneneingängen 2104 der Neuronen 2102 in einer zweiten Schicht 2112 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2110 als „Feed-Forward-Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2102 in einer Instanz der ersten Schicht 2110 zu jeder Instanz eines Neurons 2102 in der zweiten Schicht 2112 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2110 als „vollständig verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2102 in einer Instanz der zweiten Schicht 2112 auf weniger als alle Instanzen des Neurons 2102 in einer dritten Schicht 2114 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2112 als „spärlich verknüpfte Vorwärtskopplungsschicht“ bezeichnet sein. In mindestens einer Ausführungsform können sich Neuronen 2102 in der zweiten Schicht 2112 zu Neuronen 2102 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2102 in (derselben) zweiten Schicht 2112. In mindestens einer Ausführungsform kann die zweite Schicht 2112 als „rekurrente Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2100, ohne darauf beschränkt zu sein, jede geeignete Kombination von rekurrenten Schichten und Vorwärtsschichten umfassen, einschließlich, ohne darauf beschränkt zu sein, sowohl spärlich verbundene Vorwärtsschichten als auch vollständig verbundene Vorwärtsschichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2100, ohne darauf beschränkt zu sein, eine rekonfigurierbare Verbindungsarchitektur oder dedizierte fest verdrahtete Verbindungen enthalten, um die Synapse 2108 mit den Neuronen 2102 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2100, ohne darauf beschränkt zu sein, eine Schaltung oder Logik enthalten, die es ermöglicht, Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzwerks und des Neuronen-Fan-In/Out verschiedenen Neuronen 2102 zuzuordnen. Zum Beispiel können in mindestens einer Ausführungsform Synapsen 2108 mit Neuronen 2102 unter Verwendung einer Verbindungsstruktur, wie Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten mithilfe von Schaltkreisen oder Logik implementiert sein.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
22 ist ein Blockdiagramm eines Verarbeitungssystems, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 2200 einen oder mehrere Prozessoren 2202 und einen oder mehrere Grafikprozessoren 2208 und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2202 oder Prozessorkernen 2207 sein. In mindestens einer Ausführungsform ist das System 2200 eine Verarbeitungsplattform, die in einen integrierten System-on-a-Chip-Schaltkreis (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das System 2200 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole umfassen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2200 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2200 auch ein Wearable-Gerät umfassen, mit diesem gekoppelt oder in dieses integriert sein, wie z.B. ein Wearable-Gerät für eine intelligente Uhr, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2200 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 2202 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2208 erzeugt wird.
In mindestens einer Ausführungsform umfassen ein oder mehrere Prozessoren 2202 jeweils einen oder mehrere Prozessorkerne 2207 zur Verarbeitung von Befehlen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2207 so konfiguriert, dass er einen bestimmten Befehlssatz 2209 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 2209 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2207 jeweils einen anderen Befehlssatz 2209 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2207 auch andere Verarbeitungsgeräte enthalten, z.B. einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform enthält der Prozessor 2202 einen Cache-Speicher 2204. In mindestens einer Ausführungsform kann der Prozessor 2202 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internen Cache-Speichern aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2202 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2202 auch einen externen Cache (z.B. einen Level-3 (L3)-Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2207 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2206 im Prozessor 2202 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 2206 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2202 mit einem oder mehreren Schnittstellenbus(en) 2210 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2202 und anderen Komponenten im System 2200 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2210 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2210 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen umfassen. In mindestens einer Ausführungsform umfassen der/die Prozessor(en) 2202 einen integrierten Speicher-Controller 2216 und einen Plattform-Controller-Hub 2230. In mindestens einer Ausführungsform ermöglicht der Speicher-Controller 2216 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2200, während der Plattform-Controller-Hub (PCH) 2230 Verbindungen zu E/A-Geräten über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 2220 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechsel-Speicher oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2220 als Systemspeicher für das System 2200 arbeiten, um Daten 2222 und Anweisungen 2221 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2202 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2216 auch mit einem optionalen externen Grafikprozessor 2212 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2208 in den Prozessoren 2202 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2211 an den/die Prozessor(en) 2202 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2211 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, umfassen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2211 eine kopfmontierte Anzeige (HMD) umfassen, wie z.B. eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR).
In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 2230 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 2220 und dem Prozessor 2202 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform gehören zu den E/A-Peripheriegeräten unter anderem ein Audio-Controller 2246, ein Netzwerk-Controller 2234, eine Firmware-Schnittstelle 2228, ein drahtloser Transceiver 2226, Berührungssensoren 2225 und eine Datenspeichervorrichtung 2224 (z.B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 2224 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie z.B. einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 2225 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren umfassen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2226 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver sein, wie z.B. ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2228 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann der Netzwerk-Controller 2234 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerk-Controller (nicht dargestellt) mit dem Schnittstellenbus 2210. In mindestens einer Ausführungsform ist der Audio-Controller 2246 ein Mehrkanal-High-Definition-Audio-Controller. In mindestens einer Ausführungsform enthält das System 2200 einen optionalen Legacy-E/A-Controller 2240 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2230 auch mit einem oder mehreren Universal Serial Bus (USB)-Controllern 2242 verbunden sein, die Eingabegeräte wie Tastatur- und Mauskombinationen 2243, eine Kamera 2244 oder andere USB-Eingabegeräte verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speicher-Controllers 2216 und des Plattform-Controller-Hubs 2230 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2212, integriert sein. In mindestens einer Ausführungsform können Plattform-Controller-Hub 2230 und/oder Speicher-Controller 2216 extern zu einem oder mehreren Prozessor(en) 2202 sein. In mindestens einer Ausführungsform kann das System 2200 beispielsweise einen externen Speicher-Controller 2216 und einen Plattform-Controller-Hub 2230 enthalten, der als Speicher-Controller-Hub und Peripherie-Controller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 2202 in Verbindung steht.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 515 in den Grafikprozessor 2200 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin be- schriebenen Trainings- und/oder Inferenztechniken eine oder mehrere ALUs verwenden, die im Grafikprozessor 2212 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 5A oder 5B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2200 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
23 ist ein Blockdiagramm eines Prozessors 2300 mit einem oder mehreren Prozessorkernen 2302A-2302N, einem integrierten Speichercontroller 2314 und einem integrierten Grafikprozessor 2308, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2300 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2302N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2302A-2302N eine oder mehrere interne Cache-Einheiten 2304A-2304N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2306.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2304A-2304N und die gemeinsam genutzten Cache-Einheiten 2306 eine Cache-Speicherhierarchie innerhalb des Prozessors 2300 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2304A-2304N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, umfassen, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2306 und 2304A-2304N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2300 auch einen Satz von einer oder mehreren Bus-Controller-Einheiten 2316 und einen Systemagenten-Kern 2310 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bus-Controller-Einheiten 2316 einen Satz von Peripherie-Bussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagentenkern 2310 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2310 einen oder mehrere integrierte Speicher-Controller 2314, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform umfassen einer oder mehrere der Prozessorkerne 2302A-2302N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2310 Komponenten zum Koordinieren und Betreiben der Kerne 2302A-2302N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2310 zusätzlich eine Leistungssteuerungseinheit (PCU) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2302A-2302N und des Grafikprozessors 2308 umfasst.
In mindestens einer Ausführungsform enthält der Prozessor 2300 zusätzlich den Grafikprozessor 2308 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform koppelt der Grafikprozessor 2308 mit gemeinsam genutzten Cache-Einheiten 2306 und dem Systemagenten-Kern 2310, einschließlich eines oder mehrerer integrierter Speicher-Controller 2314. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2310 auch einen Anzeige-Controller 2311, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann der Anzeige-Controller 2311 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2308 gekoppelt ist, oder kann in den Grafikprozessor 2308 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2312 verwendet, um interne Komponenten des Prozessors 2300 zu verbinden. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, wie z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2308 über eine E/A-Verbindung 2313 mit der Ringverbindung 2312 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 2313 mindestens eine von mehreren Arten von E/A-Verbindungen dar, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2318, z.B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2302A-2302N und der Grafikprozessor 2308 eingebettete Speichermodule 2318 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2302A-2302N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2302A-2302N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2300 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 515 in den Prozessor 2300 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2212, in den Grafikkernen 2302A-2302N oder in anderen Komponenten in 23 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 5A oder 5B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2300 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
24 ist ein Blockdiagramm von Hardwarelogik eines Grafikprozessorkerns 2400, gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2400 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2400, der manchmal auch als Kern- bzw. Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2400 beispielhaft für ein Grafikkern-Slice, und kann ein Grafikprozessor, wie hierin beschrieben, mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2400 einen festen Funktionsblock 2430 enthalten, der mit mehreren Sub-Kernen 2401A-2401 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Mehrzweck- und fester Funktionslogik enthalten.
In mindestens einer Ausführungsform umfasst der Festfunktionsblock 2430 eine Geometrie/Festfunktions-Pipeline 2436, die von allen Sub-Kernen im Grafikprozessor 2400 gemeinsam genutzt werden kann, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform umfasst die Geometrie-/Festfunktionspipeline 2436 eine 3D-Festfunktionspipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Versender sowie einen Unified-Return-Puffer-Verwalter, der Unified-Return-Puffer verwaltet.
In mindestens einer festen Ausführungsform umfasst der Funktionsblock 2430 auch eine Grafik-SoC-Schnittstelle 2437, einen Grafik-Mikrocontroller 2438 und eine Medien-Pipeline 2439. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 2437 eine Schnittstelle zwischen dem Grafikkern 2400 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2438 ein programmierbarer Subprozessor, der so konfiguriert sein kann, dass er verschiedene Funktionen des Grafikprozessors 2400 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medien-Pipeline 2439 eine Logik zur Erleichterung der Dekodierung, Kodierung, Vorverarbeitung und/oder Nachbearbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 2439 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Sub-Kerne 2401-2401 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2437 dem Grafikkern 2400 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2437 auch die Kommunikation mit Geräten mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung und/oder implementiert globale Speicheratomare, die von Grafikkern 2400 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2437 auch Energieverwaltungssteuerungen für den Grafikkern 2400 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2400 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2437 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Versender, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2439 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktionspipeline (z.B. Geometrie- und Festfunktionspipeline 2436, Geometrie- und Festfunktionspipeline 2414), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2438 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2400 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2438 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2402A-2402F, 2404A-2404F der Ausführungseinheiten (EU) in den Sub-Kernen 2401A-2401 F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoCs mit Grafikkern 2400 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als Nächstes auszuführen ist, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen vorhandener Arbeitslasten, die auf einer Engine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2438 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2400 erleichtern, indem er dem Grafikkern 2400 die Möglichkeit bietet, unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System Register innerhalb des Grafikkerns 2400 über Stromsparzustandsübergänge zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2400 mehr oder weniger als die dargestellten Sub-Kerne 2401A-2401 F aufweisen, bis hin zu N modularen Sub-Kernen. Für jeden Satz von N Sub-Kernen kann der Grafikkern 2400 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2410, einen gemeinsam genutzten und/oder Cache-Speicher 2412, eine Geometrie-/ Festfunktionspipeline 2414 sowie eine zusätzliche Festfunktionslogik 2416 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge umfassen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2410 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikations-logik) umfassen, die von allen N Sub-Kernen innerhalb des Grafikkerns 2400 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte und/oder Cache-Speicher 2412 ein Cache der letzten Ebene für die N Sub-Kerne 2401A-2401 F innerhalb des Grafikkerns 2400 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Sub-Kernen zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2414 anstelle der Geometrie-/Festfunktionspipeline 2436 innerhalb des Festfunktionsblocks 2430 enthalten sein und kann gleiche oder ähnliche Logikeinheiten umfassen.
In mindestens einer Ausführungsform enthält der Grafikkern 2400 zusätzliche Festfunktionslogik 2416, die verschiedene Festfunktions-Beschleunigungslogik zur Verwendung durch den Grafikkern 2400 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2416 eine zusätzliche Geometrie-Pipeline für die Verwendung in positionsabhängigem Shading. Bei positionsabhängigem Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/FestfunktionsPipeline 2416, 2436, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2416 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version der vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen festen Funktionslogik 2416 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline das Positionsattribut der Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering der Pixel in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann die Cull-Pipeline (die in diesem Fall als Replay-Pipeline bezeichnet werden kann) die Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen und nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2416 auch eine Logik zur Beschleunigung des maschinellen Lernens enthalten, z.B. eine Festfunktionslogik zur Matrixmultiplikation, für Implementierungen, die Optimierungen für das Training oder die Inferenzierung des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafik-Sub-Kern 2401A-2401F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik- , Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafik-Pipeline-, Medien-Pipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform umfassen die Grafik-Subkerne 2401 A-2401 F mehrere EU-Arrays 2402A-2402F, 2404A-2404F, Thread-Versende- und Inter-Thread-Kommunikationslogik (TD/IC) 2403A-2403F, einen 3D-Sampler bzw. Abtaster (z.B. Textur) 2405A-2405F, einen Media-Sampler 2406A-2406F, einen Shader-Prozessor 2407A-2407F und einen gemeinsamen lokalen Speicher (SLM) 2408A-2408F. Die EU-Arrays 2402A-2402F, 2404A-2404F enthalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechenshaderprogrammen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2403A-2403F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Sub-Kerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Sub-Kerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2405A-2405F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2406A-2406F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2401A-2401 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Sub-Kerne 2401A-2401 F ausgeführt werden, den gemeinsamen lokalen Speicher 2408A-2408F in jedem Sub-Kern nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Pool von On-Chip-Speicher nutzen können.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 515 in den Grafikprozessor 2410 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2212, im Grafik-Mikrocontroller 2438, in der Geometrie- und Festfunktionspipeline 2414 und 2436 oder in einer anderen Logik in 23 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 5A oder 5B durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2400 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
25A-25B veranschaulichen die Thread-Ausführungslogik 2500 einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform. 25A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2500 verwendet wird. 25B veranschaulicht beispielhafte interne Details einer Ausführungseinheit, gemäß mindestens einer Ausführungsform.
Wie in 25A dargestellt, umfasst die Thread-Ausführungslogik 2500 in mindestens einer Ausführungsform einen Shader-Prozessor 2502, einen Thread-Versender 2504, einen Befehls-Cache 2506, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 2508A-2508N, einen oder mehrere Abtaster bzw. Sampler 2510, einen Daten-Cache 2512 und einen Datenport 2514. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem es eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 2508A, 2508B, 2508C, 2508D bis 2508N-1 und 2508N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die mit jeder Ausführungseinheit verbunden ist. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 2500 eine oder mehrere Verbindungen zum Speicher, z.B. zum Systemspeicher oder zum Cache-Speicher, über einen oder mehrere der folgenden Elemente: Befehlscache 2506, Datenport 2514, Sampler 2510 und Ausführungseinheiten 2508A-2508N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 2508A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 2508A-2508N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu umfassen.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2508A-2508N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2502 verschiedene Shader-Programme verarbeiten und Ausführungs-Threads, die den Shader-Programmen zugeordnet sind, über einen Thread-Versender 2504 verteilen. In mindestens einer Ausführungsform enthält der Thread-Versender 2504 eine Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2508A-2508N. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Versender 2504 auch Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2508A-2508N einen Befehlssatz, der native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle enthält, sodass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrie-Programme, Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z.B. Compute- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2508A-2508N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) enthalten, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und ermöglicht der Multi-Thread-Betrieb eine effiziente Ausführungsumgebung trotz höherer Latenz bei Speicherzugriffen. In mindestens einer Ausführungsform hat jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Pipelines pro Takt, die Integer-, Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 2508A-2508N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder eine der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2508A-2508N auf Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgrö-ße“ oder die Anzahl der Kanäle für einen Befehl. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2508A-2508N Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform enthält ein Befehlssatz der Ausführungseinheit SIMD-Befehle. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und verarbeitet die Ausführungseinheit verschiedene Elemente basierend auf der Datengröße der Elemente. Beispielsweise werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und bearbeitet eine Ausführungseinheit einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2509A-2509N zusammengefasst sein, die eine gemeinsame Thread-Steuerungslogik (2607A-2507N) für die fusionierten EUs aufweist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe fusioniert sein. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform umfasst jede fusionierte Grafikausführungseinheit 2509A-2509N mindestens zwei Ausführungseinheiten. Zum Beispiel enthält in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 2509A eine erste EU 2508A, eine zweite EU 2508B und eine Thread-Steuerlogik 2507A, die der ersten EU 2508A und der zweiten EU 2508B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2507A Threads, die auf der fusionierten Grafikausführungseinheit 2509A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2509A-2509N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Befehlscaches (z.B. 2506) in der Thread-Ausführungslogik 2500 enthalten, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 2512) enthalten, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 2510 enthalten, um Textursampling für 3D-Operationen und Mediensampling für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform umfasst der Sampler 2510 eine spezielle Textur- oder Mediensampling-Funktionalität, um Textur- oder Mediendaten während eines Sampling-Prozesses zu verarbeiten, bevor die gesampelten Daten an eine Ausführungseinheit geliefert werden.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2500 über die Thread-Spawning- und Versende-Logik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2502 aufgerufen, um weitere Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertexattribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2502 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform verteilt der Shader-Prozessor 2502 zur Ausführung eines Shader-Programms Threads über den Thread-Versender 2504 an eine Ausführungseinheit (z.B. 2508A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2502 die Texturabtastlogik im Abtaster 2510, um auf Texturdaten in den im Speicher gespeicherten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt ein Datenport 2514 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2500 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform umfasst der Datenport 2514 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 2512) oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zu cachen.
Wie in 25B dargestellt, kann eine Grafikausführungseinheit 2508 in mindestens einer Ausführungsform eine Befehlsabrufeinheit 2537, ein allgemeines Registerdateiarray (GRF) 2524, ein architektonisches Registerdateiarray (ARF) 2526, einen Thread-Arbiter 2522, eine Sendeeinheit 2530, eine Verzweigungseinheit 2532, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2534 und in mindestens einer Ausführungsform einen Satz dedizierter Ganzzahl-SIMD-ALUs 2535 enthalten. In mindestens einer Ausführungsform enthalten GRF 2524 und ARF 2526 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 2508 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in der ARF 2526 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2524 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungsstatus jedes Threads, einschließlich der Befehlszeiger für jeden Thread, in Thread-spezifischen Registern im ARF 2526 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 2508 eine Architektur, die eine Kombination aus Simultaneous Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform hat die Architektur eine modulare Konfiguration, die zur Entwurfszeit auf der Grundlage einer Sollanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2508 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Arbiter 2522 des Threads der Grafikausführungseinheit 2508 Anweisungen an eine der Sendeeinheiten 2530, Verzweigungseinheiten 2542 oder SIMD-FPU(s) 2534 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder AusführungsThread auf 128 Universalregister innerhalb des GRF 2524 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheitsthread Zugriff auf 4 KByte innerhalb des GRF 2524, obwohl Ausführungsformen nicht so begrenzt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 KByte zugreifen können, kann der GRF 2524 insgesamt 28 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtaster- bzw. Sampler-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Befehle abgewickelt, die von der Message-Passing-Sendeeinheit 2530 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 2532 weitergeleitet, um SIMD-Divergenz und eventuelle Konvergenz zu erleichtern.
In mindestens einer Ausführungsform enthält die Grafikausführungseinheit 2508 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2534 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2534 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 2534 bis zu M Anzahl von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen, oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 2535 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit maschinellen Lernberechnungen optimiert sein können.
In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 2508 in einer Gruppierung von Grafiksubkernen (z.B. einem Sub-Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 2508 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2508 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit den 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 515 in die Ausführungslogik 2500 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 5A oder 5B durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs der Ausführungslogik 2500 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
26 zeigt eine Parallelverarbeitungseinheit („PPU“) 2600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2600 mit maschinenlesbarem Code konfiguriert, der dann, wenn er von der PPU 2600 ausgeführt wird, die PPU 2600 veranlasst, einige oder alle der in dieser Erfindung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2600 ein Multi-Thread-Prozessor, der auf einem oder mehreren integrierten Schaltkreisen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dafür ausgelegt ist, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsthread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2600 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2600 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigevorrichtung, wie z.B. einer Flüssigkristallanzeigevorrichtung („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2600 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 26 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung, das als nicht beschränktes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Erfindung in Betracht gezogen werden, und dahingehend, dass jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2600 so konfiguriert, dass sie High Performance Computing („HPC“), Rechenzentren und Anwendungen maschinellen Lernens beschleunigen. In mindestens einer Ausführungsform ist die PPU 2600 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden, nicht beschränkenden Beispiele: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analyse, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform umfasst die PPU 2600, ohne darauf beschränkt zu sein, eine Eingabe/Ausgabe-Einheit 2606, eine Frontend-Einheit 2610, eine Planer-Einheit 2612, eine Arbeitsverteilungseinheit 2614, einen Hub 2616, eine Querschiene bzw. Crossbar („Xbar“) 2620, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2618 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2622. In mindestens einer Ausführungsform ist die PPU 2600 mit einem Host-Prozessor oder anderen PPUs 2600 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Verbindungen“) 2608 verbunden. In mindestens einer Ausführungsform ist die PPU 2600 über einen Interconnect 2602 mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2600 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 2604 umfasst. In mindestens einer Ausführungsform umfassen die Speichervorrichtungen 2604, ohne darauf beschränkt zu sein, eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtungen. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit hohem Bandbreitenspeicher („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2608 auf eine drahtbasierte Mehrspur- bzw. Multi-Lane-Kommunikationsverbindung beziehen, die von Systemen zur Skalierung verwendet wird und eine oder mehrere PPUs 2600 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) umfasst, die Cache-Kohärenz zwischen PPUs 2600 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2608 durch den Hub 2616 zu/von anderen Einheiten der PPU 2600 übertragen, wie z.B. einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 26 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 2606 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 26 nicht dargestellt) über den Systembus 2602 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2606 mit dem Host-Prozessor direkt über den Systembus 2602 oder über ein oder mehrere Zwischenvorrichtungen wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2606 über den Systembus 2602 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2600. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2606 eine Peripheral Component Interconnect Express („PCIe“)-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2606 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform dekodiert die E/A-Einheit 2606 Pakete, die über den Systembus 2602 empfangen werden. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so konfiguriert sind, dass sie die PPU 2600 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 2606 dekodierte Befehle an verschiedene andere Einheiten der PPU 2600, wie von den Befehlen vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2610 und/oder an den Hub 2616 oder andere Einheiten der PPU 2600, wie eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Leistungsverwaltungseinheit usw., übertragen (in 26 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 2606 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2600 leitet.
In mindestens einer Ausführungsform kodiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einen Puffer, der der PPU 2600 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2600 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf den Puffer in einem Systemspeicher zugreift, der mit dem Systembus 2602 verbunden ist, und zwar über Speicheranforderungen, die von der E/A-Einheit 2606 über den Systembus 2602 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 2600, so dass die Frontend-Einheit 2610 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2600 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2610 mit der Planer-Einheit 2612 gekoppelt, die verschiedene GPCs 2618 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 2612 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene Aufgaben nachverfolgt, die von der Planer-Einheit 2612 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2618 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 2612 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2618. In mindestens einer Ausführungsform ist die Planer-Einheit 2612 mit der Arbeitsverteilungseinheit 2614 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2618 verteilt. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2614 eine Anzahl geplanter Aufgaben, die von der Planer-Einheit 2612 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2614 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 2618. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2618 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2618 verarbeitet werden, so dass dann, wenn einer der GPCs 2618 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2618 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2618 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2618 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2618 entfernt und in den Pool ausstehender zurückgeführt, während eine andere Aufgabe im Pool ausstehender Aufgaben ausgewählt und für die Ausführung auf dem GPC 2618 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2614 mit einem oder mehreren GPCs 2618 über XBar 2620. In mindestens einer Ausführungsform ist die XBar 2620 ein Verbindungsnetzwerk, das viele Einheiten der PPU 2600 mit anderen Einheiten der PPU 2600 koppelt und so konfiguriert sein kann, dass die Arbeitsverteilungseinheit 2614 mit einem bestimmten GPC 2618 gekoppelt wird. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2600 über den Hub 2616 mit der XBar 2620 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Planer-Einheit 2612 verwaltet und von der Arbeitsverteilungseinheit 2614 an einen der GPCs 2618 weitergeleitet. Der GPC 2618 ist so konfiguriert, dass er eine Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2618 verbraucht, über die XBar 2620 an einen anderen GPC 2618 weitergeleitet oder im Speicher 2604 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2604 über Partitionseinheiten 2622 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2604 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2608 an eine andere PPU 2604 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2600, ohne darauf beschränkt zu sein, eine Anzahl U von Partitionseinheiten 2622, die der Anzahl von separaten und unterschiedlichen Speichervorrichtungen 2604 entspricht, die mit der PPU 2600 verbunden sind. In mindestens einer Ausführungsform wird die Partitionseinheit 2622 weiter unten in Verbindung mit 28 genauer beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2600 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2600 ausgeführt und stellt die PPU 2600 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2600 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2600 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenarbeitende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Aufgaben enthalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 ausführlicher beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um der PPU 2600 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 2600 zum Ableiten oder Vorhersagen von Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) verwendet, das von einem anderen Prozessor oder System oder von der PPU 2600 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 2600 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
27 zeigt einen Universalverarbeitungscluster („GPC“) 2700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2700 der GPC 2618 aus 26. In mindestens einer Ausführungsform umfasst jeder GPC 2700, ohne darauf beschränkt zu sein, eine Anzahl von HardwareEinheiten zur Verarbeitung von Aufgaben, und umfasst jeder GPC 2700, ohne darauf beschränkt zu sein, einen Pipeline-Verwalter 2702, eine Pre-Raster-Operationseinheit („PROP“) 2704, eine Raster-Engine 2708, eine Arbeitsverteilungskreuzschiene („WDX“) 2716, eine Speicherverwaltungseinheit („MMU“) 2718, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2706 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 2700 vom Pipeline-Verwalter 2702 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 2702 die Konfiguration eines oder mehrerer DPCs 2706 zur Verarbeitung von Aufgaben, die dem GPC 2700 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2702 mindestens einen des einen oder der mehreren DPCs 2706, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2706 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2714 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 2702 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an geeignete logische Einheiten innerhalb des GPC 2700 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion in der PROP 2704 und/oder in der Raster-Engine 2708 weitergeleitet werden können, während andere Pakete an DPCs 2706 zur Verarbeitung durch eine Primitiv-Engine 2712 oder den SM 2714 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2702 mindestens einen der DPCs 2706 zur Implementierung eines neuronalen Netzwerkmodells und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 2704 so konfiguriert, dass sie die von der Raster-Engine 2708 und den DPCs 2706 erzeugten Daten an eine Einheit für Rasteroperationen („ROP“) in der Partitionseinheit 2722 weiterleitet, die oben in Verbindung mit 27 näher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 2704 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt und mehr. In mindestens einer Ausführungsform umfasst die Raster-Engine 2708, ohne darauf beschränkt zu sein, eine Reihe von Hardwareeinheiten mit fester Funktion, die zur Durchführung verschiedener Rasteroperationen konfiguriert sind, und umfasst die Raster-Engine 2708, ohne darauf beschränkt zu sein, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit der durch die Vertices definierten geometrischen Grundstruktur verbunden sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Grundstruktur zu erzeugen; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, wo Fragmente, die mit dem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, wo Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von der Setup-Engine generiert wurden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2708 Fragmente, die von einer geeigneten Einheit verarbeitet werden, z.B. von einem Fragment-Shader, der in dem DPC 2706 implementiert ist.
In mindestens einer Ausführungsform umfasst jeder DPC 2706, der im GPC 2700 enthalten ist, ohne darauf beschränkt zu sein, einen M-Pipe-Controller („MPC“) 2710, eine Primitiv-Engine 2712, einen oder mehrere SMs 2714 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2710 den Betrieb des DPC 2706, indem er die vom Pipeline-Verwalter 2702 empfangenen Pakete an die entsprechenden Einheiten in dem DPC 2706 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 2712 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2714 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2714, ohne darauf beschränkt zu sein, einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 2714 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD („Single-Instruction, Multiple-Data“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. einem Warp) so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2714 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, wodurch Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb von Warp divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread beibehalten, und Threads, die dieselben Anweisungen ausführen, können zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2714 wird nachstehend ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2718 eine Schnittstelle zwischen dem GPC 2700 und der Speicherpartitionseinheit (z.B. der Partitionierungseinheit 2622 in 26) bereit, und sorgt die MMU 2718 für die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. In mindestens einer Ausführungsform bietet die MMU 2718 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem GPC 2700 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 2700 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 2700 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 2700 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
28 veranschaulicht eine Speicherpartitionseinheit 2800 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst die Speicherpartitionseinheit 2800, ohne darauf beschränkt zu sein, eine Raster Operations („ROP“)-Einheit 2802, einen Level Two („L2“)-Cache 2804, eine Speicherschnittstelle 2806 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2806 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2806 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 2806, eine Speicherschnittstelle 2806 pro Paar von Partitionseinheiten 2800, wobei jedes Paar von Partitionseinheiten 2800 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, z.B. mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafikkarten mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“) a28ess.
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2806 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform umfasst jeder HBM2-Stapel, ohne darauf beschränkt zu sein, vier Speicherchips und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit umfasst. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschungen reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 2800 einen vereinheitlichten Speicher, um einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2608 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopier-Engines bzw. Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und bedient die Speicherpartitionseinheit 2800 dann Seitenfehler, indem sie Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d.h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und ist der Kopiervorgang transparent.
Daten aus dem Speicher 2604 von 26 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2800 abgerufen und im L2-Cache 2804 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2800 umfasst in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, mindestens einen Teil des L2-Cache, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 2714 einen Cache der Ebene 1 („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2714 zugeordnet ist, und Daten aus dem L2-Cache 2804 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2714 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 2804 mit der Speicherschnittstelle 2806 und der XBar 2720 gekoppelt.
Die ROP-Einheit 2802 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z.B. Farbkompression, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 2802 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2708, wobei sie eine Tiefe für eine Abtastposition, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 2708 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine dem Fragment zugeordnete Abtaststelle getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2802 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 2708, wenn das Fragment den Tiefentest für die Abtastposition besteht. Die Anzahl der Partitionseinheiten 2800 kann sich von der Anzahl der GPCs unterscheiden, so dass jede ROP-Einheit 2802 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 2802 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welchen ein von der ROP-Einheit 2802 erzeugtes Ergebnis über die XBar 2720 weitergeleitet wird.
29 veranschaulicht einen Streaming-Multiprozessor („SM“) 2900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 2900 der SM 2714 aus 27. In mindestens einer Ausführungsform umfasst der SM 2900, ohne darauf beschränkt zu sein, einen Befehls-Cache 2902; eine oder mehrere Planer-Einheiten 2904; eine Registerdatei 2908; einen oder mehrere Verarbeitungskerne („Kerne“ bzw. „Cores“) 2910; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 2912; eine oder mehrere Lade-/Speichereinheiten („LSUs“) 2914; ein Verbindungsnetzwerk 2916; einen gemeinsamen Speicher/L1-Cache 2918; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Aufgabe mit einem Shader-Programm verbunden ist, wird die Aufgabe einem der SMs 2900 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 2904 Aufgaben von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die den SM 2900 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 2904 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 2904 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 2910, SFUs 2912 und LSUs 2914) während jedes Taktzyklus versendet.
In mindestens einer Ausführungsform können sich kooperative Gruppen bzw. Cooperative Groups auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Zerlegungen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads bereit: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglicht Cooperative Groups Programmierern, Gruppen von Threads explizit auf Sub-Block- (d.h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und kollektive Operationen wie Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Versende-Einheit 2906 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten sendet, und umfasst die Planer-Einheit 2904, ohne darauf beschränkt zu sein, zwei Versende-Einheiten 2906, die es ermöglichen, dass zwei verschiedene Befehle aus derselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Planer-Einheit 2904 eine einzelne Versende-Einheit 2906 oder zusätzliche Versende-Einheiten 2906.
In mindestens einer Ausführungsform umfasst jeder SM 2900, ohne darauf beschränkt zu sein, die Registerdatei 2908, die einen Satz von Registern für Funktionseinheiten des SM 2900 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 2908 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein bestimmter Teil der Registerdatei 2908 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2908 zwischen verschiedenen Warps aufgeteilt, die vom SM 2900 ausgeführt werden, und stellt die Registerdatei 2908 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 2900, ohne darauf beschränkt zu sein, eine Vielzahl von L Verarbeitungskernen 2910. In mindestens einer Ausführungsform umfasst der SM 2900, ohne darauf beschränkt zu sein, eine große Anzahl (z.B. 128 oder mehr) von verschiedenen Verarbeitungskernen 2910. In mindestens einer Ausführungsform umfasst jeder Verarbeitungskern 2910, ohne darauf beschränkt zu sein, eine vollpipelinierte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne darauf beschränkt zu sein, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 654-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform umfassen die Verarbeitungskerne 2910, ohne darauf beschränkt zu sein, 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne.
Tensorkerne sind dazu konfiguriert, gemäß mindestens einer Ausführungsform Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 2910 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. die CUDA 9 C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen zur Verfügung, um Tensorkerne von einem CUDA-C++ Programm effizient zu nutzen. In mindestens einer Ausführungsform wird auf CUDA-Ebene bei der Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 ausgegangen, die alle 32 Threads des Warp überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 2900, ohne darauf beschränkt zu sein, M SFUs 2912, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform umfassen die SFUs 2912, ohne darauf beschränkt zu sein, eine Baumdurchlaufeinheit bzw. Tree Traversal Unit, die zum Traversieren einer hierarchischen Baumdatenstruktur konfiguriert ist. In mindestens einer Ausführungsform umfassen die SFUs 2912, ohne darauf beschränkt zu sein, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so konfiguriert, dass sie Texturkarten bzw. Texture-Maps (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und Texture-Maps abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 2900 ausgeführt werden. In mindestens einer Ausführungsform werden die Texture-Maps im gemeinsamen Speicher/L1-Cache 2918 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z.B. Textur-Maps mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 2900, ohne darauf beschränkt zu sein, zwei Textureinheiten.
Jeder SM 2900 umfasst, ohne darauf beschränkt zu sein, N LSUs 2914, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen gemeinsamem Speicher/L1-Cache 2918 und Registerdatei 2908 implementieren. Jeder SM 2900 umfasst, ohne darauf beschränkt zu sein, ein Verbindungsnetzwerk 2916, das in mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 2908 und die LSU 2914 mit der Registerdatei 2908 und dem gemeinsamen Speicher/L1-Cache 2918 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 2916 eine Kreuzschiene, die so konfiguriert sein kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 2908 verbindet und LSUs 2914 mit der Registerdatei 2908 und Speicherplätzen im gemeinsamen Speicher/L1-Cache 2918 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 2918 ein Array von On-Chip-Speicher, der die Datenspeicherung und die Kommunikation zwischen dem SM 2900 und der Primitiv-Engine und zwischen Threads in dem SM 2900 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 2918, ohne darauf beschränkt zu sein, 128 KB Speicherkapazität und befindet sich im Pfad vom SM 2900 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 2918 zum Zwischenspeichern bzw. Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 2918, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
Die Kombination von Daten-Cache und Shared-Memory-Funktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist für diese nutzbar, z.B. wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 2918 kann der gemeinsam genutzte Speicher/L1-Cache 2918 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglichen. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In der Konfiguration für universelle parallele Berechnungen weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 2900 zur Ausführung des Programms und zur Durchführung von Berechnungen, gemeinsamer Speicher/L1-Cache 2918 zur Kommunikation zwischen Threads und LSU 2914 zum Lesen und Schreiben des globalen Speichers durch gemeinsamen Speicher/L1-Cache 2918 und Speicherpartitionseinheit verwendet wird. In mindestens einer Ausführungsform schreibt der SM 2900, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Planer-Einheit 2904 verwenden kann, um neue Arbeit auf den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einem Head Mounted Display, einem elektronischen Handheld-Gerät usw. enthalten oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen enthält. Eine Grafikkarte kann so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden sein kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Die Inferenzierungs- und/oder Trainingslogik 515 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 515 werden weiter unten in Verbindung mit 5A und/oder 5B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem SM 2900 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 2900 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder vom SM 2900 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der SM 2900 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
In mindestens einer Ausführungsform können solche Komponenten dazu verwendet werden, Kommunikationsverbindungen zu verwalten, die Verarbeitungsvorrichtungen bzw. Verarbeitungsgeräte verbinden. In mindestens einer Ausführungsform kann dies ein Bestimmen von Frequenzzuständen und Leistungszuständen für Kommunikationsverbindungen zwischen Prozessoren beinhalten.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 904 und/oder im Sekundärspeicher gespeichert. Computerprogramme ermöglichen dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, dem System 900, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 904, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges geeignetes Speichersystem beziehen, wie z.B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital Versatile Disk („DVD“)-Laufwerk, ein Aufzeichnungsgerät, einen Universal Serial Bus („USB“)-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit der CPU 902, dem Parallelverarbeitungssystem 912, einem integrierten Schaltkreis, der mindestens einen Teil der Fähigkeiten sowohl der CPU 902 als auch des Parallelverarbeitungssystems 912 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die so konzipiert sind, dass sie als Einheit arbeiten und verkauft werden, um verwandte Funktionen auszuführen usw.) und einer beliebigen geeigneten Kombination integrierter Schaltkreise realisiert.
In mindestens einer Ausführungsform sind die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem, das für Unterhaltungszwecke bestimmt ist, einem anwendungsspezifischen System und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 900 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. eines drahtlosen, handgehaltenen Geräts), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, eines Head-Mounted-Displays, eines handgehaltenen elektronischen Geräts, eines Mobiltelefongeräts, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder einer anderen Art von Logik annehmen.
In mindestens einer Ausführungsform umfasst das Parallelverarbeitungssystem 912, ohne darauf beschränkt zu sein, eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 914 und zugehörige Speicher 916. In mindestens einer Ausführungsform sind die PPUs 914 über eine Zwischenverbindung 918 und einen Schalter 920 oder Multiplexer mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 912 Rechenaufgaben auf die PPUs 914, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist über einige oder alle PPUs 914 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Verwendung von lokalem Speicher und Registern, die in einer PPU 914 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 914 durch die Verwendung eines Befehls wie _syncthreadsQ synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 914 ausgeführt) einen bestimmten Punkt der Ausführung von Code erreichen müssen, bevor sie fortfahren.
Andere Variationen sind im Sinne der Erfindung. Während offenbart Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte veranschaulichte Ausführungsformen derselben in den Zeichnungen gezeigt und wurden vorstehend im Einzelnen beschrieben. Es versteht sich jedoch, dass die Offenbarung nicht auf eine bestimmte Form oder bestimmte Formen zu beschränken ist, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung erfindungsgemäßer Ausführungsformen (insbesondere im Zusammenhang mit den nachfolgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nichts anderes angegeben oder durch Kontext eindeutig widerlegt wird, und nicht als Definition eines Begriffs. Die Begriffe „bestehend aus“, „mit“, „einschließlich“ und „enthaltend“ sind, sofern nicht anders angegeben wird, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern hierin nichts anderes angegeben wird, und jeder einzelne Wert wird in die Spezifikation aufgenommen, als ob er darin einzeln aufgeführt wäre. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Elementen“) oder „Teilmenge“ ist, sofern nichts anderes angegeben oder durch Kontext widerlegt wird, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern nicht anders vermerkt oder durch den Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht unbedingt eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.
Konjunktivische Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. im dargestellten Beispiel einer Menge mit drei Elementen die konjunktivischen Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Zusätzlich, sofern nicht anders vermerkt oder durch Kontext widersprochen, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Eine Mehrzahl sind mindestens zwei, kann aber auch mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Operationen der hierin beschriebenen Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch eindeutig widerlegt. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale enthält. In mindestens einer Ausführungsform ist Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz nicht-transitorischer computerlesbarer Speichermedien umfasst In mindestens einer Ausführungsform mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien mehrerer nicht-transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht-transitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Computersystems separate Prozessoren auf und führen verschiedene Prozessoren verschiedene Teilmengen von Anweisungen aus.
Demgemäß sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, ein einzelnes Gerät und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Geräte umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und ein einzelnes Gerät nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Erfindung und stellt keine Beschränkung des Umfangs der Erfindung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung ist so auszulegen, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Erfindung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems repräsentiert sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder - Anzeigevorrichtungen des Rechensystems repräsentiert werden.
In vergleichbarer Weise kann sich der Begriff „Prozessor“ auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht beschränkende Beispiele kann „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse z.B. Software- und/oder Hardware-Entitäten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hierin austauschbar verwendet, insofern als ein System eine oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
In dem vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Diskussion beispielhafte Implementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sollen diese in den Anwendungsbereich dieser Offenbarung fallen. Obwohl vorstehend zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf bestimmte beschriebene Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als beispielhafte Ausführungsformen der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/570586 [0001]

Claims

System, umfassend: eine Vielzahl von Prozessoren; einen oder mehrere Switches, die die Vielzahl von Prozessoren unter Verwendung einer Vielzahl von Kommunikationsverbindungen verbinden; und einen Hardware-Controller, der dazu konfiguriert ist, die Betriebsfrequenzen der Vielzahl von Kommunikationsverbindungen anzupassen.
System nach Anspruch 1, wobei der Hardware-Controller ferner dazu konfiguriert ist, Leistungsdaten für die Vielzahl von Prozessoren zu erhalten, um an den Betriebsfrequenzen vorzunehmende Anpassungen zu bestimmen.
System nach Anspruch 2, wobei die Vielzahl von Prozessoren Grafikverarbeitungseinheiten (GPUs) beinhalten, und wobei sich die Leistungsdaten auf Teile einer von den GPUs auszuführenden Anwendungsaufgabe beziehen.
System nach Anspruch 2, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
System nach Anspruch1, ferner umfassend: eine Anwendungsschnittstelle, die es ermöglicht, dem Hardware-Controller Informationen über eine zu erwartende Leistung bereitzustellen, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
System nach Anspruch 1, wobei eine oder mehrere Anpassungen der Betriebsfrequenzen ein vorübergehendes Anwenden eines Turbo-Boosts oder ein Auswählen eines anderen Frequenzzustands beinhalten.
System nach Anspruch 1, wobei die eine oder die mehreren Anpassungen eine oder mehrere dynamische Spannungs- und Frequenzskalierungs (DVFS)-Anpassungen beinhalten, die unter Verwendung eines binären Algorithmus oder eines oder mehrerer neuronaler Netzwerke bestimmt wurden.
Verfahren, umfassend: Überwachen von Leistungsdaten für eine Vielzahl von Prozessoren, die Teile einer Arbeitslast ausführen, wobei die Vielzahl von Prozessoren durch eine Vielzahl von Verbindungen und einen oder mehrere Switches verbunden ist; und Anpassen einer Betriebsfrequenz einer oder mehrerer Verbindungen basierend zum Teil auf den Leistungsdaten.
Verfahren nach Anspruch 8, wobei die Vielzahl von Prozessoren Grafikverarbeitungseinheiten (GPUs) beinhalten, und wobei sich die Leistungsdaten auf Teile einer von den GPUs auszuführenden Anwendungsaufgabe beziehen.
Verfahren nach Anspruch 9, ferner umfassend: Empfangen, über eine Anwendungsschnittstelle, von Informationen eine zu erwartende Leistung, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
Verfahren nach Anspruch 8, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
Verfahren nach Anspruch 8, ferner umfassend: Anpassen der Betriebsfrequenzen durch vorübergehendes Anwenden eines Turbo-Boosts oder Auswählen eines anderen Frequenzzustands.
Verfahren nach Anspruch 8, wobei eine oder mehrere Anpassungen eine oder mehrere dynamische Spannungs- und Frequenzskalierungs (DVFS)-Anpassungen beinhalten, die unter Verwendung eines binären Algorithmus oder eines oder mehrerer neuronaler Netzwerke bestimmt wurden.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen zumindest zum: Erhalten von Leistungsdaten für eine Vielzahl von Prozessoren, die Teile einer Arbeitslast ausführen, wobei die Vielzahl von Prozessoren durch eine Vielzahl von Verbindungen und einen oder mehrere Switches verbunden ist; und Anpassen einer Betriebsfrequenz einer oder mehrerer Verbindungen basierend zum Teil auf den Leistungsdaten.
Maschinenlesbares Medium nach Anspruch 14, wobei die Vielzahl von Prozessoren Grafikverarbeitungseinheiten (GPUs) beinhalten, und wobei sich die Leistungsdaten auf Teile einer von den GPUs auszuführenden Anwendungsaufgabe beziehen.
Maschinenlesbare Medium nach Anspruch 14, ferner umfassend: Empfangen, über eine Anwendungsschnittstelle, von Informationen eine zu erwartende Leistung, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
Maschinenlesbares Medium nach Anspruch 14, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
Maschinenlesbares Medium nach Anspruch 14, wobei die Anweisungen, wenn sie ausgeführt werden, ferner den einen oder die mehreren Prozessoren veranlassen zum: Anpassen der Betriebsfrequenzen durch vorübergehendes Anwenden eines Turbo-Boosts oder Auswählen eines anderen Frequenzzustands.
Maschinenlesbares Medium nach Anspruch 14, wobei eine oder mehrere Anpassungen eine oder mehrere dynamische Spannungs- und Frequenzskalierungs (DVFS)-Anpassungen beinhalten, die unter Verwendung eines binären Algorithmus oder eines oder mehrerer neuronaler Netzwerke bestimmt wurden.
System, umfassend: eine Vielzahl von Grafikverarbeitungseinheiten (GPUs) zum Ausführen von Teilen einer Aufgabe; einen oder mehrere Switches, die die GPUs durch eine Vielzahl von Kommunikationsverbindungen verbinden; und einen oder mehrere Controller, die dazu konfiguriert sind, Anpassungen der Betriebsfrequenzen für die mehreren Kommunikationsverbindungen bestimmen, die zum Kommunizieren von Daten für die Aufgabe zwischen der Vielzahl von GPUs verwendet werden.
System nach Anspruch 20, wobei der eine oder die mehreren Controller dazu konfiguriert sind, Leistungsdaten für die Vielzahl von GPUs zur Verwendung bei der Bestimmung der Anpassungen zu erhalten.
System nach Anspruch 21, wobei der eine oder die mehreren Controller dazu zu konfigurieren sind, ein oder mehrere neuronale Netzwerke zu verwenden, um die Anpassungen abzuleiten, basierend zum Teil auf den erhaltenen Leistungsdaten.
System nach Anspruch 21, ferner umfassend: eine Anwendungsschnittstelle, die es ermöglicht, dem einen oder den mehreren Controllern Informationen über eine zu erwartende Leistung bereitzustellen, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
System nach Anspruch 21, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
System nach Anspruch 21, wobei eine oder mehrere Anpassungen an den Betriebsfrequenzen ein vorübergehendes Anwenden eines Turbo-Boosts, ein Auswählen eines anderen Frequenzzustands oder ein Anwenden einer oder mehrerer dynamischer Spannungs- und Frequenzskalierungs (DVFS)-Anpassungen beinhalten.
Prozessor, umfassend: eine oder mehrere Arithmetik-Logik-Einheiten (ALUs) zum Trainieren eines oder mehrerer neuronale Netzwerke, zumindest teilweise, um Anpassungen abzuleiten, die an Betriebsfrequenzen einer Vielzahl von Kommunikationsverbindungen vorzunehmen sind, basierend auf Leistungsdaten für eine Vielzahl von Prozessoren, die Teile einer Arbeitslast ausführen, wobei die Vielzahl von Prozessoren durch die Vielzahl von Kommunikationsverbindungen verbunden ist.
Prozessor nach Anspruch 26, wobei die Vielzahl von Prozessoren Grafikverarbeitungseinheiten (GPUs) beinhalten.
Prozessor nach Anspruch 26, wobei die eine oder die mehreren ALUs ferner dazu angeordnet sind, das eine oder die mehreren neuronalen Netzwerke zu trainieren, um, als Eingabe, Informationen über eine erwartete Leistung zu erhalten, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
Prozessor nach Anspruch 26, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
Prozessor nach Anspruch 26, wobei die Anpassungen ein vorübergehendes Anwenden eines Turbo-Boosts, ein Auswählen eines anderen Frequenzzustands oder ein Anpassen eines oder mehrerer Werte dynamischer Spannungs- und Frequenzskalierung (DVFS) beinhalten.
System, umfassend: einen oder mehrere Prozessoren zum Berechnen von Parametern entsprechend einem oder mehreren neuronalen Netzwerken, zumindest teilweise, um Anpassungen abzuleiten, die an Betriebsfrequenzen einer Vielzahl von Kommunikationsverbindungen vorzunehmen sind, basierend auf Leistungsdaten für eine Vielzahl von Prozessoren, die Teile einer Arbeitslast ausführen, wobei die Vielzahl von Prozessoren durch die Vielzahl von Kommunikationsverbindungen verbunden ist; und einen oder mehrere Speicher zum Speichern der Parameter.
System nach Anspruch 31, wobei die mehreren Prozessoren Grafikverarbeitungseinheiten (GPUs) beinhalten.
System nach Anspruch 31, wobei die eine oder die mehreren ALUs ferner dazu angeordnet sind, das eine oder die mehreren neuronalen Netzwerke dazu zu trainieren, als Eingabe Informationen über eine erwartete Leistung zu empfangen, zum Bestimmen der an den Betriebsfrequenzen vorzunehmenden Anpassungen.
System nach Anspruch 31, wobei die Leistungsdaten Befehlsdurchsatz, Übertragungsfrequenz, Byte-Durchsatz, Datenumschaltmuster, Betriebsfrequenz, Betriebsspannung, Speicherbandbreite, Streaming-Multiprozessor (SM)-Nutzung, Cache-Trefferraten oder Leistungswerte beinhalten.
System nach Anspruch 31, wobei die Anpassungen ein vorübergehendes Anwenden eines Turbo-Boosts, ein Auswählen eines anderen Frequenzzustands oder ein Anpassen eines oder mehrerer Werte dynamischer Spannungs- und Frequenzskalierung (DVFS) beinhalten.