DE112021002496T5

DE112021002496T5 - Bilderzeugung unter verwendung eines oder mehrerer neuronaler netzwerke

Info

Publication number: DE112021002496T5
Application number: DE112021002496.5T
Authority: DE
Inventors: Siddhant Pardeshi; Pranit P. Kothari; Vinayak Vilas Gaikwad
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-07-08
Filing date: 2021-07-07
Publication date: 2023-03-16
Also published as: GB2600300A; CN114631097A; GB202200695D0; US20220012858A1; WO2022011024A1

Abstract

Es werden Vorrichtungen, Systeme und Techniken vorgestellt zum Erzeugen von Bild- oder Videoinhalten. In mindestens einer Ausführungsform werden ein oder mehrere neuronale Netzwerke verwendet zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts, basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekts.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Dies ist eine PCT-Anmeldung der U.S.-Patentanmeldung Nr. 16/923,227, eingereicht am 8. Juli 2020. Die Offenbarung dieser Anmeldung ist hierin durch Bezugnahme in ihrer Gesamtheit für alle Zwecke enthalten.
GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zum Durchführen und Erleichtern von künstlicher Intelligenz verwendet werden. Zum Beispiel betrifft mindestens eine Ausführungsform Prozessoren oder Rechensysteme, die zum Trainieren neuronaler Netzwerke gemäß verschiedenen hierin beschriebenen neuen Techniken verwendet werden.
HINTERGRUND
Immer mehr Inhalte werden digital erstellt, von Filmen und Spielinhalten bis hin zu Inhalten, die in sozialen Medien oder auf persönlichen Fotos veröffentlicht werden. Bei der Erstellung eines Bilds möchte ein Benutzer vielleicht, dass dieses Bild so aussieht, als wäre es in einer bestimmten Epoche oder zu einem bestimmten Zeitpunkt aufgenommen worden. In einigen Fällen kann ein Benutzer in der Lage sein, einen Filter anzuwenden, um zu bewirken, dass ein Bild aussieht, als stamme es aus einer anderen Zeit, aber diese Filter werden bewirken nicht, dass in diesem Bild dargestellte Objekte von einer Art sind, die der Epoche angemessen ist.
Figurenliste
Verschiedene Ausführungsformen in Übereinstimmung mit der vorliegenden Offenbarung werden nachstehend unter Bezugnahme auf die Zeichnungen beschrieben, in denen:

1A, 1B, 1C, und 1D Bilder veranschaulichen, gemäß mindestens einer Ausführungsform;
2 ein System zur Erzeugung von Inhalten veranschaulicht, gemäß mindestens einer Ausführungsform;
3 Komponenten eines Bildgenerators veranschaulicht, gemäß mindestens einer Ausführungsform;
4 einen Prozess zum Erzeugen eines Bilds mit einem zeitgerechten Aussehen eines oder mehrerer Objekte veranschaulicht, gemäß mindestens einer Ausführungsform;
5 einen Prozess zum Erzeugen eines zeitversetzten Bilds, gemäß mindestens einer Ausführungsform;
6A eine Inferenzierungs- und/oder Trainingslogik veranschaulicht, gemäß mindestens einer Ausführungsform;
6B die Inferenzierungs- und/oder Trainingslogik veranschaulicht, gemäß mindestens einer Ausführungsform;
7 ein Beispiel für ein Rechenzentrumssystem veranschaulicht, gemäß mindestens einer Ausführungsform;
8 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
9 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
10 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
12A ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
12B ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
12C ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
12D ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
12E und 12F ein gemeinsames Programmiermodell veranschaulichen, gemäß mindestens einer Ausführungsform;
13 beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren veranschaulicht, gemäß mindestens einer Ausführungsform;
14A-14B beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren veranschaulichen, gemäß mindestens einer Ausführungsform;
15A-15B zusätzliche beispielhafte Grafikprozessorlogik veranschaulichen, gemäß mindestens einer Ausführungsform;
16 ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
17A einen Parallelprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
17B eine Partitionierungseinheit veranschaulicht, gemäß mindestens einer Ausführungsform;
17C einen Verarbeitungscluster veranschaulicht, gemäß mindestens einer Ausführungsform;
17D einen Grafik-Multiprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
18 ein System mit mehreren Grafikverarbeitungseinheiten (GPUs) veranschaulicht, gemäß mindestens einer Ausführungsform;
19 einen Grafikprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
20 eine Mikroarchitektur eines Prozessors veranschaulicht, gemäß mindestens einer Ausführungsform;
21 einen Deep-Learning-Anwendungsprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
22 ein Beispiel für einen neuromorphen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
23 und 24 zumindest Teile eines Grafikprozessors veranschaulichen, gemäß mindestens einer Ausführungsform;
25 zumindest Teile eines Grafikprozessorkerns veranschaulicht, gemäß mindestens einer Ausführungsform;
26A-26B zumindest Teile eines Grafikprozessorkerns veranschaulichen, gemäß mindestens einer Ausführungsform;
27 eine Parallelverarbeitungseinheit („PPU“) veranschaulicht, gemäß mindestens einer Ausführungsform;
28 einen Universalverarbeitungscluster („GPC“) veranschaulicht, gemäß mindestens einer Ausführungsform;
29 eine Speicherpartitionierungseinheit einer Parallelverarbeitungseinheit („PPU“) veranschaulicht, gemäß mindestens einer Ausführungsform;
30 einen Streaming-Multiprozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
31 ein beispielhaftes Datenflussdiagramm für eine erweiterte Rechenpipeline ist, gemäß mindestens einer Ausführungsform;
32 ein Systemdiagramm für ein Beispielsystem zum Trainieren, Anpassen, Instanziieren und Bereitstellen von Modellen des maschinellen Lernens in einer fortgeschrittenen Datenverarbeitungspipeline ist, gemäß mindestens einer Ausführungsform;
33A ein Datenflussdiagramm für einen Prozess zum Trainieren eines Modells maschinellen Lernens veranschaulicht, gemäß mindestens einer Ausführungsform; und
33B eine beispielhafte Darstellung einer Client-Server-Architektur zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen ist, gemäß mindestens einer Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
In mindestens einer Ausführungsform kann ein Benutzer ein Bild aufnehmen oder erhalten, das ein oder mehrere Objekte enthält, wie z.B. einen Fernseher 102 und einen Computer 104, die in Bild 100 von 1A dargestellt sind. In mindestens einer Ausführungsform kann dieser Benutzer eine Version dieses Bilds erhalten wollen, die so aussieht, als wäre sie in einer anderen Epoche oder einem anderen Zeitabschnitt aufgenommen worden. In mindestens einer Ausführungsform kann dies das Erzielen eines Bilds 110 wie in 1B dargestellt beinhalten, in dem ein Fernseher 112 und ein Computer 114 dargestellt sind, und diese Darstellungen sind für einen bestimmten Zeitraum oder eine bestimmte Epoche geeignet, wobei dieses Bild den 1960er Jahren entspricht. In mindestens einer Ausführungsform ist zu erkennen, dass diese Objekte zu denselben Objektklassen gehören, aber unterschiedliche Objekte sind, die zeitgerecht bzw. der jeweiligen Epoche angemessen sind. In mindestens einer Ausführungsform kann es sich um einen raumgroßen Computer handeln, der von Bandspulen läuft, und um einen Konsolenfernseher in einem großen Gehäuse, das auf den Boden gestellt werden soll. In mindestens einer Ausführungsform könnte ein weiteres Bild 120 erzeugt werden, das Darstellungen dieser Objekte in den 1980er Jahren enthält, einschließlich eines Fernsehers 122, der sich in einem kleineren Gehäuse befindet, und eines Desktop-Computers 124, der auf Möbel gestellt werden kann. In mindestens einer Ausführungsform können diese Bilder zumindest teilweise durch Lernen von Veränderungen oder Mustern in diesen Klassen von Objekten im Laufe der Zeit erzeugt werden. In mindestens einer Ausführungsform kann dies das Lernen von Mustern umfassen, die in 1A bis 1C dargestellt sind, wo im Laufe der Zeit Fernsehbildschirme im Allgemeinen an Größe und Auflösung zugenommen haben, aber die Größe eines Gehäuses für einen Fernsehbildschirm viel kleiner und schlanker geworden ist. In mindestens einer Ausführungsform ist auch ein Muster dargestellt, bei dem Computer ebenfalls viel kleiner und schlanker geworden sind. In mindestens einer Ausführungsform können diese Muster verwendet werden, um ein Bild 130 wie in 1D dargestellt zu erzeugen, das Darstellungen dieser Objekte zu einem zukünftigen Zeitpunkt, z.B. im Jahr 2030, enthält. In mindestens einer Ausführungsform können diese Muster verwendet werden, um mögliche zukünftige Designs für ein Fernsehgerät 132 und einen Computer 134 zu veranschaulichen, wobei Muster in verschiedenen Formfaktoren verwendet werden. In mindestens einer Ausführungsform ist zu erkennen, dass Muster, die zu schlankeren und minimalistischeren Designs führen, zu einem Fernseher 132 führen, der im Wesentlichen ein transparenter Bildschirm ohne Gehäuse oder andere Komponenten ist, und zu einem Computer 134, der auch nur als Bildschirm erscheinen kann, dessen Größe aber immer noch eine nützliche Funktion ermöglicht. In mindestens einer Ausführungsform ist zu erkennen, dass in diesen Bildern verschiedene Objekte aus einer Klasse wie „Computer“ dargestellt sind, nicht nur ein Notebook 104 im Eingangsbild 100. In mindestens einer Ausführungsform trägt ein solcher Ansatz dazu bei, dass zumindest einige dieser anderen Bilder 110, 120 realistisch erscheinen, da selbst ein alt aussehender Notebook-Computer zumindest in den 1960er Jahren nicht existiert hätte, so dass eine Ansicht auf Klassenebene erhöhten Realismus bereitstellen kann.
In mindestens einer Ausführungsform können eine oder mehrere Beschränkungen oder Randbedingungen auf die Erzeugung eines solchen Bilds angewandt werden, beispielsweise um eine Mindestbildschirmgröße für einen Computer festzulegen, die für die Verwendung durch einen Menschen praktisch ist, wobei sogar ein zukünftiger Quantencomputer eine Art von Anzeige mit einer Mindestgröße haben könnte, die auf den Beschränkungen des menschlichen Auges beruht. In mindestens einer Ausführungsform kann Deep Learning verwendet werden, um solche Bilder zu erzeugen, wobei ein oder mehrere neuronale Netzwerke darauf trainiert sein können, verschiedene Klassen von Objekten zu erkennen und zu erzeugen, und auch lernen können, wie sich Objekte in diesen Klassen im Laufe der Zeit verändern. In mindestens einer Ausführungsform ermöglicht die Fähigkeit, ein kontextbezogenes Verständnis für Objektklassen bereitzustellen, ein Rendering von zeit- oder periodengerechten Objekten einer bestimmten Objektklasse, was mit einem Ansatz, der Aspekte wie vorhergesagte Bewegung und Geschwindigkeit dargestellter Objekte oder Bildmerkmale wie Beleuchtung nutzt, nicht möglich wäre. In mindestens einer Ausführungsform kann ein solches Modell nicht nur Platzierung und Geschwindigkeit von Objekten im Zeitverlauf vorhersagen, sondern ein solches Modell kann auch Objekte selbst auf der Grundlage von Faktoren wie Kontext und einer oder mehrerer Beschränkungen ergänzen. In mindestens einer Ausführungsform kann ein solcher Ansatz es einem Benutzer ermöglichen, zu sehen, wie ein bestimmtes Objekt oder eine bestimmte Szene aussehen könnte, wenn sie sich zu einem Zeitpunkt wie vor einem Jahrzehnt oder einem Jahrzehnt später abspielen würde. In mindestens einer Ausführungsform kann ein solches Modell Objekte oder Subjekte kontextuell ergänzen, um ihre Gegenstücke über die Zeit hinweg darzustellen, ohne notwendigerweise die Bewegung oder Bedingungen wie die Beleuchtung zu verändern oder vorherzusagen. In mindestens einer Ausführungsform wären alle Positionsänderungen, die sich in einem generierten Bild widerspiegeln, wie z.B. die Platzierung von Objekten vor einem Sturz oder Bruch, nicht nur eine Extrapolation dargestellter Geschwindigkeit. In mindestens einer Ausführungsform kann ein solcher Ansatz zumindest teilweise auf Szenen- und Objektdarstellungen beruhen, und kann somit nicht nur für eine Vielzahl von Situationen, wie z. B. Innen- oder Außenszenen, sondern auch für eine Vielzahl von Zeiträumen, die sich auf Sekunden, Stunden, Jahre oder Jahrzehnte beziehen können, funktionieren. In mindestens einer Ausführungsform ist ein Verständnis des Erscheinungsbilds von Objekten über Zeiträume hinweg inhärent, da ein Modell versucht zu verstehen, aus welcher Epoche ein bestimmtes Objekt stammt, und versucht, dieses Objekt in ein ähnliches Objekt aus einer anderen Epoche zu transformieren, basierend zumindest teilweise auf seinem erlernten Wissen über die Evolution von Objekten über Epochen hinweg.
In mindestens einer Ausführungsform können Bild- oder Videoinhalte lokal auf dem Client-Gerät 202 bereitgestellt werden, z.B. von einer Kamera oder einer anderen derartigen Quelle. In mindestens einer Ausführungsform kann mindestens ein Teil dieser Inhalte von einem Inhaltsserver 220 oder einer anderen Bildquelle über mindestens ein Netzwerk 240 bereitgestellt werden, wie in der Systemarchitektur 200 von 2 dargestellt. In mindestens einer Ausführungsform können die darzustellenden Bild- oder Videoinhalte verschiedene Arten von Inhalten umfassen, wie z.B. Virtual Reality (VR), Augmented Reality (AR), Bild-, Text-, Audio-, haptische oder Videoinhalte. In mindestens einer Ausführungsform kann das Client-Gerät 202 ein Gerät wie einen Desktop-Computer, ein Notebook, eine Spielkonsole, ein Smartphone, einen Tablet-Computer, ein VR-Headset, eine AR-Brille, einen tragbaren Computer oder ein intelligentes Fernsehgerät umfassen oder beinhalten. In mindestens einer Ausführungsform kann eine Bildverwaltungs-, -erzeugungs- oder -bearbeitungsanwendung 224, die auf dem Inhaltsserver 220 ausgeführt wird, eine Benutzersitzung initiieren, die mindestens dem Clientgerät 202 zugeordnet ist, wobei ein Sitzungsmanager 226 und in einer Benutzerdatenbank 234 gespeicherte Benutzerdaten verwendet werden können, und sie kann bewirken, dass Bildinhalte 234 unter Verwendung einer Rendering-Engine 228 gerendert werden, falls dies für diese Art von Inhalt oder Plattform erforderlich ist, und unter Verwendung eines geeigneten Übertragungsmanagers 222 an das Clientgerät 202 übertragen werden. In mindestens einer Ausführungsform kann das Client-Gerät 202, das diese Inhalte empfängt, diese Inhalte einer Inhalts- oder Bildanwendung 204 zur Verfügung stellen, die auch oder alternativ eine Rendering-Engine zum Rendern mindestens einiger dieser Inhalte für die Präsentation über das Client-Gerät 202 enthalten kann, wie z. B. Videoinhalte über eine Anzeige 206 und Audioinhalte, wie z. B. Töne und Musik, über mindestens ein Audiowiedergabegerät, wie z.B. Lautsprecher oder Kopfhörer. In mindestens einer Ausführungsform kann zumindest ein Teil dieser Inhalte bereits auf dem Client-Gerät 202 gespeichert, auf diesem gerendert oder für dieses zugänglich sein, so dass eine Übertragung über das Netzwerk 240 nicht erforderlich ist. In mindestens einer Ausführungsform kann ein Übertragungsmechanismus wie Datenstreaming verwendet werden, um diese Inhalte vom Server 220 oder der Inhaltsdatenbank 234 zum Client-Gerät 202 zu übertragen.
In mindestens einer Ausführungsform umfasst die Bildanwendung 224 einen Inhaltsmanager 230, der den Inhalt analysieren kann, bevor dieser an das Client-Gerät 202 übertragen wird. In mindestens einer Ausführungsform kann der Inhaltsmanager 230 auch einen oder mehrere Bildeditoren 232 oder Generatoren enthalten oder mit diesen zusammenarbeiten, die Bild- oder Videoinhalte erzeugen, bearbeiten oder manipulieren können. In mindestens einer Ausführungsform umfasst der Bildeditor 232 ein oder mehrere neuronale Netzwerke, die in der Lage sind, Bild-, Video- und andere Daten zu analysieren, wie sie über eine oder mehrere Benutzereingaben 208 des Client-Geräts 202 eingegeben werden können. In mindestens einer Ausführungsform kann ein Bildeditor 232 eine beliebige Kombination aus Hardware und Software umfassen, die in der Lage ist, Bildinhalte zu akzeptieren, zu verarbeiten und zu erzeugen. In mindestens einer Ausführungsform kann die Bildbearbeitung oder -erzeugung mit einem Bildeditor 210 auf dem Client-Gerät 202 oder dem Inhaltsserver 220 oder auf einem anderen Computergerät, Dienst oder System erfolgen.
In mindestens einer Ausführungsform kann die Erzeugung eines Bilds, das Transformationen eines oder mehrerer Objekte enthält, um eine bestimmte Zeit oder Epoche bzw. Ära zu repräsentieren, unter Verwendung einer Bilderzeugungskomponente 210 auf dem Client-Gerät 202 oder eines Bildgenerators 232 auf dem Inhaltsserver 220 oder einer Kombination davon erzeugt werden. In mindestens einer Ausführungsform können ein oder mehrere trainierte Modelle auf dem Client-Gerät 202 bereitgestellt und der Bildanwendung 204 zum Zwecke der Erzeugung von Ausgabebildern, wie hierin präsentiert, zur Verfügung gestellt werden. In mindestens einer Ausführungsform kann es aufgrund der verfügbaren Ressourcenkapazität vorteilhaft sein, zumindest einen Teil der Bilderzeugung, Merkmalserkennung oder Merkmalscodierung auf dem Inhaltsserver 220 durchzuführen. In mindestens einer Ausführungsform kann das Training dieser Netzwerke auf dem Inhaltsserver 220 oder anderweitig entfernt von dem Client-Gerät 202 durchgeführt werden.
In mindestens einer Ausführungsform kann ein Bildgenerator 306 oder eine andere derartige Komponente, ein System oder ein Dienst die in 3 dargestellte Architektur 300 nutzen. In mindestens einer Ausführungsform kann eine solche Architektur eine Vorwärts- und Rückwärts-Zeitraffer-Erzeugungstechnik bereitstellen, die eine Konfiguration in einer Zeit der Darstellung in einer Szene ermöglicht. In mindestens einer Ausführungsform kann dieser Zeitraffer oder diese Differenz von einigen Sekunden bis zu einigen Jahrzehnten reichen, ohne dass sich die Bewegung ändert. In mindestens einer Ausführungsform kann ein Bild 302 als Eingabe bereitgestellt werden, wobei dieses Bild ein oder mehrere Objekte enthält, die durch einen solchen Zeitraffer-Erzeugungsprozess transformiert werden sollen. In mindestens einer Ausführungsform kann dieses Eingangsbild eine Darstellung einer ganzen Szene mit mehreren Objekten enthalten, wobei die gesamte Szene transformiert werden soll. In mindestens einer Ausführungsform können diese Objekte alle geeigneten Arten oder Klassen von Objekten umfassen, die in einem Bild dargestellt werden können, wie z.B. Menschen, Tiere, unbelebte Objekte, Hintergründe, Landschaften oder Fahrzeuge. In mindestens einer Ausführungsform kann auch ein Zeitvektor 304 als Eingabe bereitgestellt werden, wobei dieser Zeitvektor sowohl eine Richtung als auch einen Betrag hat. In mindestens einer Ausführungsform kann diese Richtung einem Punkt in der Zeit entsprechen, der zeitlich vorwärts oder rückwärts verläuft, und kann dieser Betrag eine Zeitspanne angeben, um in einer bestimmten Richtung zeitlich vorwärts oder rückwärts zugehen ist. In mindestens einer Ausführungsform kann eine alternative zeitbasierte Eingabe bereitgestellt werden, die in einen Merkmalsvektor umgewandelt werden kann, der in einen latenten Raum codiert werden kann. In mindestens einer Ausführungsform kann ein Benutzer über eine Schnittstelle oder eine Anwendung einen Punkt, einen Zeitraum oder eine Epoche in der Zeit angeben, die diesen Zeitvektor 304 für die Eingabe erzeugen kann. In mindestens einer Ausführungsform kann diese Größenordnung von Sekunden bis zu Jahrzehnten reichen.
In mindestens einer Ausführungsform kann das Eingangsbild 302 mindestens einem Klassifizierungsnetzwerk, wie z.B. einem faltenden neuronalem Netzwerk 308, bereitgestellt werden, das darauf trainiert ist, ein oder mehrere Objekte in einer in diesem Bild dargestellten Szene zu erkennen. In mindestens einer Ausführungsform kann dieses CNN 308 auch versuchen, für jedes dieser Objekte eine Epoche, einen Zeitraum oder einen Zeitpunkt zu klassifizieren. In mindestens einer Ausführungsform kann es sich um ein 3D-CNN handeln, bei dem sich Kernel durch drei Dimensionen von Daten bewegen können, um eine oder mehrere dreidimensionale Aktivierungskarten zu erzeugen. In mindestens einer Ausführungsform kann dies eine semantische Segmentierung eines oder mehrerer Objekte sowie eine Instanzsegmentierung umfassen, um einzelne Instanzen einer gleichen Klasse oder Art von Objekt zu bestimmen.
In mindestens einer Ausführungsform können Merkmale für diese Objekte in einen oder mehrere Merkmalsvektoren transformiert werden, die einem bestimmten Schema folgen oder entsprechen, z.B. einem Schema der JavaScript Object Notation (JSON). In mindestens einer Ausführungsform kann dieses Schema so gewählt werden, dass diese Merkmalsvektoren in einen latenten Raum codiert werden können. In mindestens einer Ausführungsform werden ein oder mehrere Merkmalsvektoren, die von dem CNN 308 für eine oder mehrere erkannte Objektklassen erzeugt wurden, als Eingabe für mindestens einen Autoencoder, wie z.B. einen Variations-Autoencoder (VAE) 312, bereitgestellt. In mindestens einer Ausführungsform kann dieser VAE so trainiert werden, dass er eine Klasse von Objekten auf der Grundlage von Mustern transformiert, die über verschiedene Epochen oder Zeiträume hinweg bestimmt wurden. In mindestens einer Ausführungsform kann es einen Satz von VAEs 312 geben, die jeweils für eine andere Objektklasse trainiert sind. In mindestens einer Ausführungsform kann ein Gating-Netzwerk 310 einen Mixture-of-Experts (MoE)-Ansatz verwenden, um einen VAE 312 für jede Klasse von zu transformierenden Objekten auszuwählen. In mindestens einer Ausführungsform können Epochen und entsprechende Objektdarstellungen während des Trainings vordefiniert werden. In mindestens einer Ausführungsform können diese Modelle verwendet werden, um Darstellungen von Objektklassen über Epochen hinweg zu lernen, um nicht nur Objekte aus verschiedenen Epochen, sondern auch Muster dieser Objekte über diese Epochen hinweg zu bestimmen.
In mindestens einer Ausführungsform kann die Auswahl des Autoencoders einen Ansatz nutzen, der auf einer hierarchischen Mixture-of-Experts basiert. In mindestens einer Ausführungsform kann das Gating-Netzwerk 310 für jedes Objekt, jede Instanz oder jede Klasse in einem zu verarbeitenden Bild einen VAE auswählen, der dann diese Daten zur Verarbeitung in einen latenten Raum codieren kann. In mindestens einer Ausführungsform können bei mehreren Objektklassen dann mehrere VAEs ausgewählt werden. In mindestens einer Ausführungsform kann ein einziger Satz von VAEs für die Abtastung und die Verarbeitung verwendet werden, während es in mindestens einer Ausführungsform einen ersten Satz von VAEs für die Abtastung und einen zweiten Satz von VAEs für die Verarbeitung geben kann, wobei diese Sätze äquivalent sein können, aber in verschiedenen Phasen einer Verarbeitungspipeline verwendet werden, oder für eine hohe Leistung für die Abtastung und eine hohe Genauigkeit für die Codierung des latenten Raums konfiguriert sein können.
In mindestens einer Ausführungsform kann ein Codierer verwendet werden, der für eine Objektklasse (speziell oder als Satz von Klassen) trainiert wurde, wobei dieser Codierer Merkmale für diese Objektklasse in einen latenten Raum codieren kann. In mindestens einer Ausführungsform kann dieser latente Raum als Eingabe für ein generatives Modell, wie z.B. ein generatives adversarisches Netzwerk (GAN), bereitgestellt werden, um als Einschränkung für die Erzeugung eines Ausgangsbilds 320 zu dienen. In mindestens einer Ausführungsform können mehrere Codierer verfügbar sein, um Objekte in verschiedenen Klassen zu codieren. In mindestens einer Ausführungsform kann dies einen unterschiedlichen trainierten Variations-Autoencoder (VAE) 312 für jede der Objektklassen umfassen. In mindestens einer Ausführungsform können diese VAEs als Experten für verschiedene Objektklassen in einem auf Mixture-of-Experts basierenden Ansatz betrachtet werden, der unter Verwendung eines Expertenmanagermoduls, einer Vorrichtung, eines Systems, einer Komponente oder eines Dienstes implementiert werden kann. In mindestens einer Ausführungsform kann der Expertenmanager ein Gating-Netzwerk 310 oder eine Komponente umfassen, um zu bestimmen, welcher Experte für ein bestimmtes Eingangsbild zu verwenden ist.
In mindestens einer Ausführungsform kann ein Gating-Netzwerk 310 einen geeigneten VAE 310 bestimmen, der für jedes in einem Eingangsbild 302 identifizierte Objekt zu verwenden ist. In mindestens einer Ausführungsform kann dies beinhalten, dass mehrere VAEs Teile dieser Bilder codieren und nachbilden und einen oder mehrere VAEs auswählen, die das beste Ergebnis oder die genaueste Nachbildung liefern. In mindestens einer Ausführungsform kann dies unter Verwendung eines MoE-Modells mit einem Feed-Forward-Gating- oder Entscheidungsnetzwerk erreicht werden, das Experten auf der Grundlage der von diesem Netzwerk erkannten Bildmerkmale zuweist. In mindestens einer Ausführungsform können diese Experten Variations-Autoencoder (VAEs) sein, die die Aufgabe haben, diese Eingangsbilder zu rekonstruieren. In mindestens einer Ausführungsform können ein oder mehrere Experten auf der Grundlage der Rekonstruktionswahrscheinlichkeit ausgewählt werden. In mindestens einer Ausführungsform hilft eine solche Zuweisung, Experten in Abhängigkeit von Merkmalen auf Objektebene zuzuordnen. In mindestens einer Ausführungsform könnte ein erstes Expertenmodell auf Objekte einer ersten Klasse, wie z.B. Fahrzeuge, spezialisiert sein, während ein zweites Expertenmodell auf Objekte einer zweiten Klasse, wie z. B. Hunde oder Tiere, spezialisiert sein könnte. In mindestens einer Ausführungsform kann ein ausgewählter VAE 312 einen Codierer, einen Decodierer und eine Verlustfunktion enthalten, die für eine entsprechende Objektklasse trainiert oder anderweitig verwendet werden sollen. In mindestens einer Ausführungsform bestimmt und codiert ein ausgewählter VAE 312 Merkmale von einem oder mehreren Objekten in einen latenten Raum.
In mindestens einer Ausführungsform kann ein VAE verschiedene Merkmale codieren, die sich auf das Erscheinungsbild von Objekten beziehen, wie z.B. Ort, Pose oder visuelles Erscheinungsbild, einschließlich zusätzlicher Metadaten zu diesen Objekten selbst. In mindestens einer Ausführungsform kann dies für Personen Merkmale in Bezug auf Kleidung, gehaltene Gegenstände oder Accessoires oder das Aussehen dieser Person speziell in Bezug auf Gesichtszüge, Hautton, Ausdruck und Haarfarbe umfassen. In mindestens einer Ausführungsform kann es wichtig sein, eine Art von Merkmalen zu bestimmen, da ein Generator eine gewisse Flexibilität hat, wenn es um Kleidung und Accessoires geht, aber nicht viel Flexibilität hat, wenn es um Merkmale wie Hautton und Gesichtszüge geht, da eine generierte Darstellung einer Person in einem Bild dieser Person in vielen Fällen immer noch ähneln muss.
In mindestens einer Ausführungsform können auch unterschiedliche Experten-VAEs für Objektklassen in unterschiedlichen Situationen zugewiesen werden, z.B. unterschiedliche Experten-VAEs für Objekte im Freien und in Innenräumen. In mindestens einer Ausführungsform kann dies von Spezialisierungen abhängen, die diese Netzwerke während des Trainings erworben haben. In mindestens einer Ausführungsform können mehrere Objekte einem einzigen VAE zugeordnet werden, und jedes zugewiesene eindeutige VAE kann Teile eines Bilds codieren, das aus Objekten besteht, denen dieses Netzwerk zugewiesen wurde. In mindestens einer Ausführungsform kann jedes Netzwerk diese Merkmale oder Darstellungen dieser Objekte in einem latenten Raum codieren, der die Form einer JSON-Datei haben kann. In mindestens einer Ausführungsform kann dieser latente Raum Darstellungen dieser Objekte enthalten, die für jeden beliebigen Zeitraum, Punkt oder jede beliebige Ära erzeugt oder neu erstellt werden können. In mindestens einer Ausführungsform können ein oder mehrere latente Räume, die diesen Objekten entsprechen, als Beschränkungen verwendet werden, um Bildinhalte anzureichern, die von einem generierenden Netzwerk 314, wie einem generativen adversarischen Netzwerk (GAN), erzeugt wurden.
In mindestens einer Ausführungsform kann ein Zeitvektor 304 zusammen mit einem Eingangsbild 302 und einem oder mehreren latenten VAE-Räumen als Beschränkungen als Eingabe für das Generatornetzwerk 314 bereitgestellt werden. In mindestens einer Ausführungsform können Codierungen mindestens Koordinaten und Klassen von Objekten in einem Eingangsbild enthalten. In mindestens einer Ausführungsform kann das Generatornetzwerk 314 ein Ausgangsbild 320 erzeugen, das Darstellungen eines oder mehrerer Objekte aus dem Eingangsbild 302 enthalten kann, die so transformiert wurden, dass sie ein Aussehen haben, das einem Punkt oder einer Periode in der Zeit entspricht, der/die durch den Zeitvektor 304 definiert ist.
In mindestens einer Ausführungsform können in der Zeit versetzt bzw. zeitversetzte [engl: time-lapsed] Video- oder Bildsequenzen durch das Generatornetzwerk 314 erzeugt werden. In mindestens einer Ausführungsform kann jedes erzeugte Ausgangsbild in einer Videosequenz als Eingabe für einen Hilfs-Autoencoder 322 bereitgestellt werden, der dieses Bild in einen latenten Raum codieren kann, der als Eingabe für das Generatornetzwerk 314 bereitgestellt werden kann. In mindestens einer Ausführungsform kann dieser latente Raum mit Merkmalen aus einem zuvor erzeugten Bild als zusätzliche Beschränkung oder Randbedingung verwendet werden, um Konsistenz zu gewährleisten, da jedes Objekt oder andere Erscheinungsbild, das für einen vorherigen Frame erzeugt wurde, bei der Erzeugung eines nächsten Frames verwendet werden kann. In mindestens einer Ausführungsform kann dieses GAN dann latente Räume für jedes einer Reihe von Eingangsframes aufnehmen und für jeden Frame eine zuvor generierte Version eines vorherigen Frames in dieser Folge verwenden.
In mindestens einer Ausführungsform können Trainingsdaten generiert werden, die bestimmte Daten oder Zeiten enthalten können, die mit einem Bild verbunden sind, z.B. wann ein Bild aufgenommen wurde oder wann ein oder mehrere Objekte in diesem Bild erstellt wurden. In mindestens einer Ausführungsform stammen Objekte in einem Bild im Allgemeinen von einem gleichen Zeitpunkt oder Zeitraum, aber in mindestens einer Ausführungsform können Objekte in einem Trainingsbild von unterschiedlichen Zeitpunkten oder Zeiträumen stammen, falls sie geeignet gekennzeichnet sind. In mindestens einer Ausführungsform können auch zusätzliche oder alternative Kennzeichnungen verwendet werden. In mindestens einer Ausführungsform können diese Epochen oder Zeiträumen entsprechen. In mindestens einer Ausführungsform kann es sich dabei um Äras bzw. Epochen oder andere Zeitabschnitte handeln, wie z.B. die 60er Jahre, das viktorianische Zeitalter, Grunge und so weiter. In mindestens einer Ausführungsform kann ein beliebiger Zeitraum auf der Grundlage eines oder mehrerer gemeinsamer Kriterien definiert werden. In mindestens einer Ausführungsform können die Trainingsdaten keine derartigen Informationen enthalten, sondern nur bestimmte Daten und Zeiten, wobei Epochen oder Zeiträume von einem Benutzer zum Zeitpunkt der Inferenzierung angegeben werden können, und diese Epochen können verwendet werden, um Objekte zu erzeugen, die mit Zeiten in diesen Epochen verbunden sind. In mindestens einer Ausführungsform kann ein Zeitraum oder eine Epoche auch mit zusätzlichen Beschränkungen verbunden sein, da die Menschen eine allgemeine Vorstellung von Stilen von Objekten in einer bestimmten Epoche haben können. In mindestens einer Ausführungsform kann dies Flanellkleidung und bestimmte Frisuren der Grunge-Ära einschließen, auch wenn es in diesem Zeitraum verschiedene andere Stile gegeben haben mag. In mindestens einer Ausführungsform können auf diese Weise verschiedene Szenen erzeugt werden, die sich auf ein und denselben Zeitpunkt beziehen können. In mindestens einer Ausführungsform könnte dies die Erzeugung eines Bilds mit Menschen, die Kleidung für eine „Grunge“-Ära tragen, sowie eines Bilds mit Menschen, die ganz andere Kleidung für eine „Neo-Soul“-Ära tragen, umfassen, obwohl sich beide Epochen Mitte der 1990er Jahre zeitlich überschneiden.
In mindestens einer Ausführungsform können Autoencoder 312 so trainiert werden, dass sie Klassen auf Epochen oder Zeitabschnitte abbilden. In mindestens einer Ausführungsform kann ein Autoencoder so trainiert werden, dass er einen Betrag und eine Richtung eines Zeitvektors während des Trainings abbildet. In mindestens einer Ausführungsform kann sich ein Autoencoder auf die Zuordnung von Klassen zu Objekten konzentrieren, eine Aufgabe, bei der er sehr genau sein kann, und stattdessen ein separates Modell für Größe und Richtung eines Zeitvektors verwenden. In mindestens einer Ausführungsform kann dieses separate Modell ein Generator sein, der auch Teil eines Autoencoders sein kann. In mindestens einer Ausführungsform kann ein GAN verwendet werden, das sowohl einen Generator als auch einen Diskriminator enthält, in welchem Fall ein Generator lernen kann, Aspekte eines Zeitvektors einzubeziehen. In mindestens einer Ausführungsform kann diese Zeiteingabe als eine Beschränkung oder Randbedingung für das Generatornetzwerk 314 bereitgestellt werden, das bei der Erzeugung des Ausgangsbilds 320 eine Größe und eine Richtung eines Zeitvektors berücksichtigen kann. In mindestens einer Ausführungsform kann das Generatoren-Netzwerk 314 dann diese Ära oder diesen Zeitraum auf Objekte für ein zu transformierendes Bild abbilden und dann diese spezifischen Objekte transformieren, um sie in eine neue Szene einzubinden.
In mindestens einer Ausführungsform kann es mindestens zwei Sätze von Encodern geben, die verschiedene Aspekte eines Eingangsbilds analysieren. In mindestens einer Ausführungsform kann dies einen ersten Satz von Codierern umfassen, die für einzelne Objekte in einem Bild verwendet werden, sowie einen zweiten Satz von Codierern, die für eine gesamte Szene verwendet werden. In mindestens einer Ausführungsform kann dies einen Generator in die Lage versetzen, eine Szene als Ganzes zu betrachten und nicht nur als eine Sammlung einzelner oder unabhängiger Objekte. In mindestens einer Ausführungsform könnte eine Szene die Ansicht einer Küche involvieren. In mindestens einer Ausführungsform könnte ein Generator, um eine genaue Version einer Küche einer bestimmten Epoche, z.B. der 1960er Jahre, zu erzeugen, eine genauere Szenendarstellung erzeugen, falls er Objekte berücksichtigt, die sich in einer Küche in den 1960er Jahren befinden könnten, anstatt nur Objekte aus einer aktuellen Zeit oder einem anderen Zeitraum zu transformieren. In mindestens einer Ausführungsform kann dies das Hinzufügen von Objekten umfassen, die in einem aktuellen Bild möglicherweise nicht vorhanden sein könnten, oder das Entfernen von Objekten, die zu diesem Zeitpunkt keine Entsprechung gehabt hätten. In mindestens einer Ausführungsform kann ein Generator dann aus Ausgaben beider Klassen von Autoencodern abtasten, um Objekte in einem Bild sowie Kontext für eine in diesem Bild dargestellte Gesamtszene zu berücksichtigen. In mindestens einer Ausführungsform kann eine Klasse eine Hierarchie von Objekten berücksichtigen, die zum Bestimmen verwandter Objekte, die in einer Szene gerendert werden sollen, verwendet werden kann. In mindestens einer Ausführungsform können in dieser Hierarchie ein oder mehrere Flags oder Kennzeichen gesetzt werden, um Typen von Objekten anzugeben, die nicht verwendet, nicht transformiert, einbezogen oder anderweitig bei der Bilderzeugung berücksichtigt werden sollen.
In mindestens einer Ausführungsform kann eine Transformation eines Modells relativ subtil sein, und kann ein Benutzer zumindest ein gewisses Maß an Kontrolle über diese Transformation haben. In mindestens einer Ausführungsform kann dies eine Zunahme von sichtbarem Rost und Abnutzung von Objekten wie z.B. Reifen für ein Fahrzeug umfassen, die sich in der Zeit vorwärts bewegen. In mindestens einer Ausführungsform kann ein geeignetes Ausmaß einer solchen Transformation jedoch je nach Kontext unterschiedlich sein, da ein täglicher Fahrer wahrscheinlich ein ganz anderes Abnutzungsmuster aufweisen wird als ein Fahrzeug in einem Museum, das fast keine sichtbare Abnutzung aufzuweisen braucht. In mindestens einer Ausführungsform kann ein Benutzer die Möglichkeit haben, Eingaben zu machen, die als eine Beschränkung bei der Erzeugung eines oder mehrerer Ausgangsbilder verwendet werden können. In mindestens einer Ausführungsform kann diese Eingabe im Voraus bereitgestellt werden, oder nachdem ein oder mehrere erzeugte Bilder zur Präsentation für einen Benutzer bereitgestellt wurden. In mindestens einer Ausführungsform kann ein Benutzer in der Lage sein, Eingaben bezüglich des Ausmaßes der Abnutzung oder Transformation für bestimmte Objekte in einer Szene zu machen. In mindestens einer Ausführungsform könnte dies ein Geschäft neben einem Denkmal auf einer Straße umfassen, wobei einem Geschäft eine vollständige Transformation und Abnutzung oder Veränderung im Laufe der Zeit gestattet werden kann, während das Denkmal nur eine geringe oder gar keine Veränderung oder Abnutzung im Laufe der Zeit aufweisen darf. In mindestens einer Ausführungsform kann sich dieses Geschäft in ein anderes Geschäft oder Gebäude für verschiedene Epochen verwandeln, während das Denkmal praktisch unverändert bleiben kann. In mindestens einer Ausführungsform kann einem Benutzer eine Ansicht zur Verfügung gestellt werden, die verschiedene Objekte angibt, die transformiert werden können, und kann ein Benutzer in der Lage sein, einen oder mehrere Transformationsaspekte, -parameter oder -werte anzugeben, die für bestimmte Objekte zu verwenden sind, wenn diese Objekte für eine bestimmte Zeit oder Epoche transformiert werden. In mindestens einer Ausführungsform kann ein Benutzer auch in der Lage sein, ein oder mehrere Objekte in einer Szene anzugeben, die in einem zu erzeugenden Bild enthalten sein, aber nicht transformiert werden sollen. In mindestens einer Ausführungsform kann ein Benutzer auch Aspekte eines Objekts angeben, die sich entweder nicht oder nur bis zu einem bestimmten Betrag, Wert oder Schwellenwert ändern sollen, wie z.B. eine Mindestbildschirmgröße für ein Benutzergerät oder eine Mindestgröße für ein Fahrzeug, das eine Person aufnehmen muss. In mindestens einer Ausführungsform kann dies Aspekte des Erscheinungsbilds von Objekten für ein Spiel oder einen Zeichentrickfilm einschließen, z.B. wenn bestimmte Charakteraspekte nicht transformiert werden sollen, andere Aspekte wie Kleidung und Texturen aber transformiert werden sollen. In mindestens einer Ausführungsform kann jede derartige Anforderung zur Berücksichtigung durch ein generatives Netzwerk in einen latenten Raum oder ein JSON-Dokument codiert werden.
In mindestens einer Ausführungsform kann ein solcher Ansatz auch für Aspekte von Menschen in einem Bild verwendet werden. In mindestens einer Ausführungsform kann dies beinhalten, wie eine Person sowie verschiedene Aspekte einer Person zu transformieren ist. In mindestens einer Ausführungsform kann dies beinhalten, ob diese selbe Person oder eine andere Person für verschiedene Epochen einbezogen werden soll, und ob diese Person zwischen Epochen altern soll, und ob das Ausmaß der Alterung dem Ausmaß einer Zeitänderung entsprechen soll. In mindestens einer Ausführungsform kann angegeben werden, dass das Aussehen einer Person nicht zu transformieren ist, obwohl Aspekte oder Objekte wie eine Frisur, die Art der Kleidung und Accessoires sich verändern können, um für eine bestimmte Epoche geeignet zu sein. In mindestens einer Ausführungsform kann angegeben werden, dass eine bestimmte Art von Kleidung beibehalten werden soll, während in mindestens einer Ausführungsform alle Kleidungsstücke verändert werden dürfen. In mindestens einer Ausführungsform kann dies die Beibehaltung einer Art von Kleidung, wie z.B. einer Hose, oder die Transformation in eine andere Art von Kleidung, die besser zu einer Soll-Epoche passt, wie z.B. ein Gewand oder ein Kleid, umfassen. In mindestens einer Ausführungsform kann ein Generator auch Änderungen berücksichtigen, die nicht vorgenommen werden können, wie z.B. eine Person um 200 Jahre altern zu lassen, falls ein Zielvektor 200 Jahre groß ist. In mindestens einer Ausführungsform kann ein Generator in die Lage versetzt werden, ein Bild zu erzeugen, das nicht alle Beschränkungen oder Randbedingungen erfüllt, sondern Beschränkungen so weit wie möglich oder sinnvoll erfüllt, um ein Bild zu erzeugen, das sowohl der Zeit angemessen als auch realistisch ist. In mindestens einer Ausführungsform kann eine Schnittstelle, wenn eine bestimmte Transformation nicht wie gewünscht implementiert werden kann, den Benutzer zu einer neuen Spezifikation auffordern, oder kann ein Bild mit einer möglichst guten Übereinstimmung erzeugen, was konfigurierbar sein kann.
In mindestens einer Ausführungsform kann ein Eingangsbild ein Frame in einer Folge von Videoframes sein, mit dem Ziel, eine Folge von Ausgangsvideoframes einer bestimmten Zeit oder Epoche zu erzeugen. In mindestens einer Ausführungsform kann eine Bilderzeugung versuchen, Kontext oder Konsistenz über diese erzeugte Sequenz hinweg aufrechtzuerhalten, um sicherzustellen, dass sich Objekte in dieser Szene nicht unrealistisch zwischen den Frames verändern. In mindestens einer Ausführungsform können ein oder mehrere erzeugte Bilder aus dieser Sequenz als Eingabe zur Erzeugung eines nächsten Bilds oder Frames in dieser Sequenz bereitgestellt werden.
In mindestens einer Ausführungsform kann dies die Verwendung eines unmittelbar zuvor erzeugten Frames in dieser Sequenz als Eingabe beinhalten. In mindestens einer Ausführungsform kann dieses Bild unter Verwendung eines oder mehrerer Autoencoder, wie z.B. dem Hilfs-Autoencoder 322, analysiert werden, um Merkmale in einen latenten Raum zu codieren, der als eine zusätzliche Beschränkung für ein Generatornetzwerk bereitgestellt werden kann, um Konsistenz in dieser Sequenz sicherzustellen. In mindestens einer Ausführungsform können alle visuellen Aspekte oder Entscheidungen, die für eine Transformation für eine Sequenz getroffen wurden, dann von einem Generator durch diese Sequenz getragen werden.
In mindestens einer Ausführungsform kann ein generatives Modell auch dazu trainiert werden, verschiedene Objekte miteinander zu verknüpfen oder zu korrelieren. In mindestens einer Ausführungsform könnte sich dies auf Objekte beziehen, die zusammen verwendet werden können, wie etwa ein Sockel für eine Statue oder ein Stativ für eine Kamera. In mindestens einer Ausführungsform könnte ein Generator bestimmen, dass ein Stativ für eine Kamera in einer Epoche wie den 1920er Jahren geeignet ist, während ein Stativ heute vielleicht nicht mehr so häufig verwendet wird. In mindestens einer Ausführungsform kann ein Generator dann ein Stativ für eine Kamera hinzufügen, das/die für eine Epoche der 1920er Jahre gerendert werden soll. In mindestens einer Ausführungsform kann ein Generator ein Stativ für eine gegenwärtige oder zukünftige Szene hinzufügen, falls dies aufgrund der Szene sinnvoll ist, wie z.B. wenn eine Kamera andernfalls in einer Außenszene auf den Boden gestellt werden müsste. In mindestens einer Ausführungsform kann ein einzelner Autoencoder oder Experte verwendet werden, um diese Objektgruppierungen oder Assoziationen zu lernen. In mindestens einer Ausführungsform kann ein k-means-Ansatz (oder ein anderer Clustering-Ansatz) verwendet werden, um Objekte zu identifizieren, die möglicherweise miteinander in Beziehung stehen. In mindestens einer Ausführungsform kann diese Gruppierung zur Berücksichtigung durch ein Generatornetzwerk in einen latenten Raum codiert werden.
In mindestens einer Ausführungsform können ein Eingangsbild und ein Zeitvektor zur Verwendung bei der Erzeugung eines Bilds empfangen werden 402. In mindestens einer Ausführungsform kann dieses Eingangsbild ein oder mehrere Objekte enthalten, deren Aussehen zu transformieren, zu erweitern oder anderweitig zu erzeugen ist, um für eine mit diesem Zeitvektor verbundene Zeit oder Epoche geeignet zu sein. In mindestens einer Ausführungsform kann dieser Zeitvektor zumindest teilweise auf der Grundlage einer Zeit, eines Datums, eines Jahres, einer Ära oder eines anderen Zeitpunkts oder Zeitraums bestimmt werden, der von einem Benutzer angegeben wird, wobei dieser Vektor eine Zeitspanne in der Vergangenheit oder in der Zukunft ausgehend von einem aktuellen Zeitpunkt und Datum angeben kann. In mindestens einer Ausführungsform können eine oder mehrere Klassen von Objekten bestimmt werden 404, die in diesem Eingangsbild enthalten oder dargestellt sind, was unter Verwendung von mindestens einem faltenden neuronalen Netzwerk (CNN) durchgeführt werden kann. In mindestens einer Ausführungsform können Merkmale für diese Objekte in einen oder mehrere Merkmalsvektoren transformiert werden 406, die einem gemeinsamen Format oder Schema entsprechen. In mindestens einer Ausführungsform können diese Merkmalsvektoren unter Verwendung eines Gating-Netzwerks analysiert werden 408, um einen oder mehrere Variations-Autoencoder zur Codierung dieser Objektklassen auszuwählen. In mindestens einer Ausführungsform können Autoencoder, die auf diese Klassen spezialisiert sind, unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes ausgewählt werden. In mindestens einer Ausführungsform können ein oder mehrere ausgewählte Autoencoder Merkmale dieser Objekte in einen latenten Raum codieren. In mindestens einer Ausführungsform können dieses Eingangsbild, dieser Zeitvektor und dieser latente Raum als Eingabe für ein generatives Modell bereitgestellt werden, wobei dieser latente Raum als eine Beschränkung zum Erzeugen einer Version dieses Eingangsbilds für einen Zeitpunkt dienen kann, der diesem Eingangszeitvektor entspricht. In mindestens einer Ausführungsform kann mindestens ein Ausgangsbild erzeugt werden 414, das eine oder mehrere Darstellungen von Objekten in Objektklassen enthält, die für eine Zeit, ein Datum oder eine Epoche geeignet sind, die diesem Zeitvektor entsprechen. In mindestens einer Ausführungsform kann dies gleiche oder unterschiedliche Arten von Objekten innerhalb einer bestimmten Objektklasse umfassen. In mindestens einer Ausführungsform kann dieses erzeugte Bild oder dieser erzeugte Satz von Bildern dann bereitgestellt werden 416, z.B. zur Speicherung oder Ansicht durch einen Benutzer, der eine Möglichkeit haben kann, eine oder mehrere Beschränkungen hinzuzufügen, zu löschen oder zu modifizieren, um zu bewirken, dass ein neues Bild erzeugt wird, das zumindest leicht anders aussieht.
In mindestens einer Ausführungsform kann ein Prozess 500 zum Erzeugen eines oder mehrerer Bilder verwendet werden, wie in 5 dargestellt. In mindestens einer Ausführungsform werden ein oder mehrere erste Bilder eines ersten Objekts empfangen 502. In mindestens einer Ausführungsform werden ein oder mehrere Zeitpunkte bestimmt 504, für die ein Bild zu erzeugen ist, wobei ein oder mehrere Zeitpunkte auch einer Epoche oder einem Zeitraum entsprechen können. In mindestens einer Ausführungsform können auf der Grundlage dieses ersten Objekts und eines oder mehrerer Zeitpunkte ein oder mehrere zeitversetzte Bilder bzw. Zeitrafferbilder eines oder mehrerer zweiter Objekte erzeugt werden 506.
INFERENZIERUNGS- UND TRAININGSLOGIK
6A veranschaulicht eine Inferenzierungs- und/oder Trainingslogik 615, die verwendet wird, um Inferenzierungs- und/oder Trainingsoperationen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, Code- und/oder Datenspeicher 601 zum Speichern von Vorwärts- und/oder Ausgabegewicht und/oder Eingangs-/ Ausgangsdaten und/oder anderen Parametern zum Konfigurieren von Neuronen oder Schichten eines neuronalen Netzwerks beinhalten, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform kann die Trainingslogik 615 Code und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichts- und/oder andere Parameterinformationen zu laden sind, um Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu konfigurieren. In zumindest einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, Gewichts- oder andere Parameter-informationen in Prozessor-ALUs, basierend auf einer Architektur eines neuronalen Netzwerks, dem dieser Code entspricht. In zumindest einer Ausführungsform speichert der Code- und/oder Datenspeicher 601 Gewichtsparameter und/oder Ein-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Ein-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet wurde. In zumindest einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 601 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform können Code und/oder der Code und/oder Datenspeicher 601 Cache-Speicher, dynamisches RAM („DRAM“), statisches RAM („SRAM“), nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob Code und/oder der Code und/oder Datenspeicher 601 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von auf dem Chip bzw. on-chip gegenüber nicht auf dem Chip bzw. off-chip verfügbarem Speicher, Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 605 beinhalten zum Speichern von Rückwärts- und/oder Ausgangsgewichten und/oder Eingangs-/Ausgangsdaten, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform speichert der Code- und /oder Datenspeicher 605 Gewichtsparameter und/oder Eingangs-/Ausgangsdaten jeder Schicht eines neuronalen Netzwerks, die in Verbindung mit einer oder mehreren Ausführungsformen während einer Rückwärtspropagation von Eingangs-/Ausgangsdaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet werden. In zumindest einer Ausführungsform kann die Trainingslogik 615 den Code und/oder Datenspeicher 605 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welchem bzw. welcher Gewichts- und/oder andere Parameterinformationen zum Konfigurieren von Logik einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu laden sind. In mindestens einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 605 mit anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, verbunden sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform kann der Code- und/oder Datenspeicher 605 Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 805 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von On-Chip gegenüber Off-Chip verfügbarem Speicher, Latenzanforderungen an durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code und/oder Datenspeicher 601 und der Code und/oder Datenspeicher 605 separate Speicherstrukturen sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 601 und der Code und/oder Datenspeicher 605 eine kombinierte Speicherstruktur sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 601 und der Code und/oder Datenspeicher 605 teilweise eine gleiche Speicherstruktur und teilweise separate Speicherstrukturen sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 mit anderen On-Chip- oder Off-Chip-Datenspeichern, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, kombiniert sein.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, eine oder mehrere Arithmetik-Logik-Einheiten („ALU(s)“) 610, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, beinhalten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzierungscode (beispielsweise Grafikcode) basieren oder durch diesen angezeigt werden, deren Ergebnis Aktivierungen (z.B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks), die in einem Aktivierungsspeicher 620 gespeichert sind, erzeugen kann, die Funktionen von Eingangs-/Ausgangs- und/oder Gewichtsparameterdaten sind, die in dem Code und/oder Datenspeicher 601 und/oder dem Code und/oder Datenspeicher 605 gespeichert sind. In zumindest einer Ausführungsform werden in dem Aktivierungsspeicher 620 gespeicherte Aktivierungen in Übereinstimmung mit linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALU(s) 610 im Ansprechen auf das Ausführen von Anweisungen oder anderem Code durchgeführt wird, wobei Gewichtswerte, die in dem Code und/oder Datenspeicher 605 und/oder dem Datenspeicher 605 gespeichert sind, als Operanden zusammen mit anderen Werten, wie beispielsweise Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von welchen beliebige oder alle in dem Code und/oder Datenspeicher 605 oder dem Code und/oder Datenspeicher 601 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 610 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 610 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z.B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 610 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Bank von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z.B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf einem gleichen Prozessor oder auf einer anderen Hardware-Logikvorrichtung oder -schaltung liegen, während sie sich in einer anderen Ausführungsform auf verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 620 in anderen On-Chip- oder Off-Chip-Datenspeichern enthalten sein, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors. Ferner kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 620 z.B. innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash-Speicher oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 6A dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis („ASIC“) verwendet werden, wie z.B. einer TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana@ (z.B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 6A dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentralverarbeitungseinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z.B. Field Programmable Gate Arrays („FPGAs“), verwendet werden.
6B veranschaulicht die Inferenzierungs- und/oder Trainingslogik 615, gemäß mindestens einer Ausführungsform oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, Hardware-Logik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die in 6B dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z.B. der TensorFlow® Processing Unit von Google, einer Inferenzierungsverarbeitungs-einheit (IPU) von Graphcore™ oder einem Nervana@ (z.B. „Lake Crest“)-Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentralverarbeitungseinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z.B. FPGAs (Field Programmable Gate Arrays), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605, die zum Speichern von Code (z.B. Graphencode), Gewichtswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 6B dargestellt ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource verbunden, wie z. B. Rechenhardware 602 bzw. Rechenhardware 606. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 602 und der Rechenhardware 606 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 601 und 605 und die entsprechende Rechenhardware 602 bzw. 606 verschiedenen Schichten eines neuronalen Netzwerks, so dass eine resultierende Aktivierung von einem Speicher-/Rechenpaar 601/602 aus Code- und/oder Datenspeicher 601 und Rechenhardware 602 als Eingabe für ein nächstes Speicher-/ Rechenpaar 605/606 aus Code- und/oder Datenspeicher 605 und Rechenhardware 606 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzwerks zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 601/602 und 605/606 mehr als einer neuronalen Netzwerkschicht entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in die Inferenzierungs- und/oder Trainingslogik 615 einbezogen sein.
RECHENZENTRUM
7 veranschaulicht ein Beispiel für ein Rechenzentrum 700, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform umfasst das Rechenzentrum 700 eine Rechenzentrums-Infrastrukturschicht 710, eine Frameworkschicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740.
In mindestens einer Ausführungsform, wie in 7 gezeigt, kann die Infrastrukturschicht 710 des Rechenzentrums einen Ressourcen-Orchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („Knoten-C.R.s“) 716(1)-716(N) umfassen, wobei „N“ eine beliebige positive ganze Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 716(1)-716(N) eine beliebige Anzahl von Zentralverabreitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabevorrichtungen („NW-E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. umfassen, sind aber nicht darauf beschränkt). In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 716(1)-716(N) ein Server mit einer oder mehreren der oben genannten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 separate Gruppierungen von Knoten-C.R.s umfassen, die in einem oder mehreren Racks (nicht dargestellt) oder in vielen Racks in Rechenzentren an verschiedenen geografischen Orten (ebenfalls nicht dargestellt) untergebracht sind. Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 714 können gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen umfassen, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 einen oder mehrere Knoten C.R.s 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 700 enthalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 7 gezeigt, umfasst die Framework-Schicht 720 einen Arbeitsplaner 722, einen Konfigurationsverwalter 724, einen Ressourcenverwalter 726 und ein verteiltes Dateisystem 728. In mindestens einer Ausführungsform kann die Framework-Schicht 720 ein Framework zur Unterstützung der Software 732 der Softwareschicht 730 und/oder einer oder mehrerer Anwendung(en) 742 der Anwendungsschicht 740 enthalten. In mindestens einer Ausführungsform können die Software 732 oder die Anwendung(en) 742 jeweils webbasierte Dienstsoftware oder Anwendungen umfassen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 720 eine Art freies und quelloffenes Software-Webanwendungs-Framework sein, wie z.B. Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 728 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Arbeitsplaner 732 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 700 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 724 in der Lage sein, verschiedene Schichten zu konfigurieren, z.B. die Softwareschicht 730 und die Framework-Schicht 720 einschließlich Spark und das verteilte Dateisystem 728 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 726 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 728 und des Arbeitsplaners 722 auf diese abgebildet oder diesen zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Computerressourcen eine gruppierte Computerressource 714 auf der Rechenzentrumsinfrastrukturebene 710 umfassen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 726 mit dem Ressourcen-Orchestrator 712 koordiniert werden, um diese gemappten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 730 enthaltene Software 732 Software enthalten, die von mindestens Teilen der Knoten C.R.s 716(1)-716(N), den gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 728 der Framework-Schicht 720 verwendet wird. Eine oder mehrere Arten von Software kann/können Software für die Suche nach Internet-Webseiten, Software zum Scannen auf E-Mail-Viren, Datenbanksoftware und Software für Streaming-VideoInhalte enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 740 enthaltene(n) Anwendung(en) 742 eine oder mehrere Arten von Anwendungen umfassen, die von mindestens Teilen der Knoten C.R.s 716(1)-716(N), gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 728 der Framework-Schicht 720 verwendet werden. Eine oder mehrere Arten von Anwendungen kann/können eine beliebige Anzahl einer Genomanwendung, kognitiven Rechnens und einer Anwendung maschinellen Lernens, einschließlich einer Trainings- oder Inferenzierungs-Software, einer Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder anderer Anwendungen maschinellen Lernens, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können der Konfigurationsverwalter 724, der Ressourcenverwalter 726 und der Ressourcen-Orchestrator 712 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Teile eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen enthalten, um ein oder mehrere Modelle maschinellen Lernens zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle maschinellen Lernens gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell maschinellen Lernens trainiert werden, indem Gewichtsparameter gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das Datenzentrum 700 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens, die einem oder mehreren neuronalen Netzwerken entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 700 verwendet werden, indem Gewichtsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder die Inferenzierung mit den oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Training oder die Inferenzierung von Informationen, wie z.B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, zu ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden hierin in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 7 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
COMPUTERSYSTEME
8 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Geräten und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon sein kann 800, das mit einem Prozessor gebildet ist, der Ausführungseinheiten zur Ausführung einer Anweisung enthalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Computersystem 800, ohne darauf beschränkt zu sein, eine Komponente, wie beispielsweise einen Prozessor 802, umfassen, um Ausführungseinheiten einschließlich Logik zur Ausführung von Algorithmen zur Verarbeitung von Daten zu verwenden, gemäß der Erfindung, wie in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 800 Prozessoren enthalten, wie z.B. die PENTIUMO-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel@ Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 800 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch in anderen Geräten wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System umfassen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 800, ohne darauf beschränkt zu sein, einen Prozessor 802 enthalten, der, ohne darauf beschränkt zu sein, eine oder mehrere Ausführungseinheiten 808 enthalten kann, um ein Training und/oder eine Inferenzierung eines Modells maschinellen Lernens gemäß hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 800 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 800 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 802, ohne darauf beschränkt zu sein, einen Mikroprozessor mit komplexem Befehlssatz („CISC“), einen Mikroprozessor mit reduziertem Befehlssatz („RISC“), einen Mikroprozessor mit sehr langem Befehlswort („VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie z.B. einen digitalen Signalprozessor, umfassen. In mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 verbunden sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten in dem Computersystem 800 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 802, ohne darauf beschränkt zu sein, einen internen Cachespeicher der Ebene 1 („L1") („Cache“) 804 enthalten. In mindestens einer Ausführungsform kann der Prozessor 802 einen einzigen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 802 befinden. Andere Ausführungsformen können auch eine Kombination aus sowohl internen als auch externen Caches enthalten, je nach spezieller Implementierung und Bedürfnissen. In mindestens einer Ausführungsform kann eine Registerdatei 806 verschiedene Datentypen in verschiedenen Registern speichern, darunter, ohne darauf beschränkt zu sein, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, einschließlich, ohne darauf beschränkt zu sein, Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 802. In mindestens einer Ausführungsform kann der Prozessor 802 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 808 eine Logik zur Verarbeitung eines gepackten Befehlssatzes 809 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 809 in den Befehlssatz eines Universalprozessors 802 zusammen mit der zugehörigen Schaltung zur Ausführung von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 802 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem eine volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, wodurch eine Notwendigkeit entfällt, kleinere Dateneinheiten über den Prozessor-Datenbus zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 808 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikgeräten, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 800, ohne darauf beschränkt zu sein, einen Speicher 820 enthalten. In mindestens einer Ausführungsform kann der Speicher 820 als ein dynamischer Direktzugriffsspeicher („DRAM“), ein statischer Direktzugriffsspeicher („SRAM“), ein Flash-Speicher oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 820 eine oder mehrere Anweisung(en) 819 und/oder Daten 821 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 802 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 810 und dem Speicher 820 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip, ohne darauf beschränkt zu sein, einen Speichercontroller-Hub („MCH“, Memory Controller Hub) 816 enthalten, und kann der Prozessor 802 mit dem MCH 816 über den Prozessorbus 810 kommunizieren. In mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite zu dem Speicher 820 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten in dem Computersystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-E/A-Schnittstelle 822 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogik-Chip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite mit dem Speicher 820 gekoppelt sein, und kann die Grafik-/Videokarte 812 über eine Accelerated Graphics Port („AGP“)-Verbindung 814 mit dem MCH 816 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 800 eine System-E/A 822, die ein proprietärer Hub-Schnittstellenbus zum Koppeln des MCH 816 mit einem E/A-Controller-Hub („ICH“) 830 ist, verwenden. In mindestens einer Ausführungsform kann der ICH 830 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann ein lokaler E/A-Bus, ohne darauf beschränkt zu sein, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 820, dem Chipsatz und dem Prozessor 802 umfassen. Beispiele können, ohne darauf beschränkt zu sein, einen Audiocontroller 829, einen Firmware-Hub („Flash-BIOS“) 828, einen drahtlosen Transceiver 826, einen Datenspeicher 824, einen Legacy-E/A-Controller 823 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsport 827, wie beispielsweise ein Universal Serial Bus („USB“), und einen Netzwerkcontroller 834 umfassen. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speichervorrichtung oder eine anderen Massenspeichervorrichtung umfassen.
In mindestens einer Ausführungsform veranschaulicht 8 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 8 ein beispielhaftes System auf einem Chip bzw. SoC (System on a Chip) veranschaulichen kann. In mindestens einer Ausführungsform können die in 8 veranschaulichten Vorrichtungen mit proprietären Interconnects bzw. Zwischenverbindungen, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 800 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 8 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
9 ist ein Blockdiagramm, das eine elektronische Vorrichtung 900 zur Nutzung eines Prozessors 910 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das elektronische Gerät 900 beispielsweise, und ohne darauf beschränkt zu sein, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, ein mobiles Gerät, ein Telefon, ein eingebetteter Computer oder jedes andere geeignete elektronische Gerät sein.
In mindestens einer Ausführungsform kann das System 900, ohne darauf beschränkt zu sein, einen Prozessor 910 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 910 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen I²C-Bus, einen Systemverwaltungsbus („SMBus“), einen Low-Pin-Count-Bus (LPC), eine serielle Peripherieschnittstelle („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal Asynchronous Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 13 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 9 ein beispielhaftes System on a Chip (SoC) veranschaulichen kann. In mindestens einer Ausführungsform können die in 9 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 9 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 9 eine Anzeige 924, einen berührungsempfindlichen Bildschirm bzw. Touchscreen 925, eine berührungsempfindliche Sensorfläche bzw. ein Touchpad 930, eine Nahfeldkommunikations- bzw. Near Field Communications-Einheit („NFC“) 945, einen Sensor-Hub 940, einen Wärmesensor 946, einen Express-Chipsatz („EC“) 935, ein Trusted Platform Module („TPM“) 938, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 922, einen DSP 960, ein Laufwerk 920 wie beispielsweise eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine Wireless Local Area Network-Einheit („WLAN“) 950, eine Bluetooth-Einheit 952, eine Wireless Wide Area Network-Einheit („WWAN“) 956, eine Global Positioning System (GPS)-Einheit 955, eine Kamera („USB 3.0-Kamera“) 954, wie z.B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 915, die z.B. in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend diskutierten Komponenten kommunikativ mit dem Prozessor 910 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor („ALS“; Ambient Light Sensor) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ mit dem Sensor-Hub 940 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ mit dem EC 935 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 963, ein Kopfhörer 964 und ein Mikrofon („mic“) 965 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“, Audio-Codierer/Decodierer und Klasse D-Verstärker) 964 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 960 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 964 beispielsweise, und ohne darauf beschränkt zu sein, einen Audio-Codierer/Decodierer („Codec“) und einen Verstärker der Klasse D umfassen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 957 kommunikativ mit der WWAN-Einheit 956 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 615 sind hierin in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 9 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
10 veranschaulicht ein Computersystem 1000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1000 so konfiguriert, dass es verschiedene Prozesse und Verfahren implementiert, die in dieser Offenbarung beschrieben werden.
In mindestens einer Ausführungsform umfasst das Computersystem 1000, ohne darauf beschränkt zu sein, mindestens eine Zentralverarbeitungseinheit („CPU“) 1002, die mit einem Kommunikationsbus 1010 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie z.B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren anderen Bus- oder Punktzu-Punkt-Kommunikationsprotokoll(en) implementiert ist. In mindestens einer Ausführungsform umfasst das Computersystem 1000, ohne darauf beschränkt zu sein, einen Hauptspeicher 1004 und eine Steuerlogik (z.B. implementiert als Hardware, Software oder einer Kombination davon), und werden Daten in dem Hauptspeicher 1004 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1022 eine Schnittstelle zu anderen Rechengeräten und Netzwerken bereit, um Daten von dem Computersystem 1000 zu empfangen und mit ihm an andere Systeme zu übertragen.
In mindestens einer Ausführungsform umfasst das Computersystem 1000, ohne darauf beschränkt zu sein, Eingabevorrichtungen 1008, ein Parallelverarbeitungssystem 1012 und Anzeigevorrichtungen 1006, welche mit einer herkömmlichen Kathodenstrahlröhre („CRT“), Flüssigkristallanzeige („LCD“), eine Leuchtdioden („LED“)-Anzeige, eine Plasma-Anzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabevorrichtungen 1008, wie beispielsweise Tastatur, Maus, Touchpad, Mikrofon und mehr, empfangen. In mindestens einer Ausführungsform kann von vorangehenden Modulen auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind hierin in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 10 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen für neuronale Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
11 veranschaulicht ein Computersystem 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Computersystem 1100, ohne darauf beschränkt zu sein, einen Computer 1110 und einen USB-Stick 1120. In mindestens einer Ausführungsform kann der Computer 1110, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) enthalten. In mindestens einer Ausführungsform umfasst der Computer 1110, ohne darauf beschränkt zu sein, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform umfasst der USB-Stick 120, ohne darauf beschränkt zu sein, eine Verarbeitungseinheit 1130, eine USB-Schnittstelle 1140 und eine USB-Schnittstellenlogik 1150. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ein/eine beliebiges Befehlsausführungssystem, -gerät oder -vorrichtung sein, das/die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht dargestellt) umfassen. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist die Verarbeitungseinheit 1130 in mindestens einer Ausführungsform eine Tensorverarbeitungseinheit bzw. Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Sehens und des maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1140 ein beliebiger Typ eines USB-Steckers oder einer USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 zum Beispiel eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1150 eine beliebige Menge und Art von Logik enthalten, die es der Verarbeitungseinheit 1130 ermöglicht, über den USB-Anschluss 1140 mit Geräten (z.B. den Computer 1110) zu kommunizieren.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 11 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
12A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1210-1213 mit einer Vielzahl von Multi-Core-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1240-1243 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1240-1243 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder höher. Es können verschiedene Verbindungsprotokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1210-1213 über Hochgeschwindigkeitsverbindungen 1229-1230 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1240-1243 verwendeten. In ähnlicher Weise können zwei oder mehr der Multi-Core-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1228 verbunden sein, bei denen es sich um symmetrische Multiprozessor (SMP)-Busse handeln kann, die mit 20GB/s, 30GB/s, 120GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 12A gezeigten Systemkomponenten über dieselben Protokolle/Links erfolgen (z.B. über eine gemeinsame Verbindungsstruktur bzw. ein gemeinsames Fabric).
In einer Ausführungsform ist jeder Multi-Core-Prozessor 1205-1206 über Speicherverbindungen 1226-1227 kommunikativ mit einem Prozessorspeicher 1201-1202 verbunden, und ist jede GPU 1210-1213 über GPU-Speicherverbindungen 1250-1253 kommunikativ mit dem GPU-Speicher 1220-1223 verbunden. Die Speicherverbindungen 1226-1227 und 1250-1253 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielhaft und, ohne darauf beschränkt zu sein, können die Prozessorspeicher 1201-1202 und die GPU-Speicher 1220-1223 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) sein und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Teil der Prozessorspeicher 1201-1202 ein flüchtiger Speicher und ein anderer Teil ein nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie nachstehend beschrieben, können verschiedene Prozessoren 1205-1206 und GPUs 1210-1213 zwar physisch mit einem bestimmten Speicher 1201-1202 bzw. 1220-1223 gekoppelt sein, jedoch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1201-1202 jeweils 64 GB Systemadressraum und die GPU-Speicher 1220-1223 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
12B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Multi-Core-Prozessor 1207 und einem Grafikbeschleunigungsmodul 1246, gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1246 kann einen oder mehrere GPU-Chips enthalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 1240 mit dem Prozessor 1207 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 1246 auf einem gleichen Gehäuse oder Chip wie der Prozessor 1207 integriert sein.
In mindestens einer Ausführungsform umfasst der dargestellte Prozessor 1207 eine Vielzahl von Kernen 1260A-1260D, die jeweils einen Translations-Lookaside-Puffer 1261A-1261 D und einen oder mehrere Caches 1262A-1262D aufweisen. In mindestens einer Ausführungsform können die Kerne 1260A-1260D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten enthalten, die nicht dargestellt sind. Die Caches 1262A-1262D können Level 1 (L1) und Level 2 (L2) Caches umfassen. Darüber hinaus können ein oder mehrere gemeinsam genutzte Caches 1256 in den Caches 1262A-1262D enthalten sein und von Gruppen von Kernen 1260A-1260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1207 umfasst beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Prozessor 1207 und Grafikbeschleunigungsmodul 1246 sind mit dem Systemspeicher 1214 verbunden, der die Prozessorspeicher 1201-1202 aus 12A enthalten kann.
Kohärenz wird für Daten und Befehle, die in verschiedenen Caches 1262A-1262D, 1256 und im Systemspeicher 1214 gespeichert sind, über eine Inter-Core-Kommunikation über einen Kohärenzbus 1264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1264 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1264 implementiert, um Cache-Zugriffe zu snoopen.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1225 das Grafikbeschleunigungsmodul 1246 kommunikativ an den Kohärenzbus 1264, sodass das Grafikbeschleunigungsmodul 1246 als Peer der Kerne 1260A-1260D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt eine Schnittstelle 1235 die Konnektivität zur Proxy-Schaltung 1225 über eine Hochgeschwindigkeitsverbindung 1240 (z.B. einen PCIe-Bus, NVLink usw.) her, und verbindet eine Schnittstelle 1237 das Grafikbeschleunigungsmodul 1246 mit der Verbindung 1240.
In einer Implementierung stellt eine Beschleuniger-Integrationsschaltung 1236 Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interrupt-Verwaltungs-dienste im Auftrag einer Vielzahl von Grafikverarbeitungsmodulen 1231, 1232, N des Grafikbeschleunigungsmoduls 1246 bereit. Die Grafikverarbeitungsmodule 1231, 1232, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmodule 1231, 1232, N verschiedene Typen von Grafikverarbeitungsmodulen innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z.B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1246 ein Grafikprozessor (GPU) mit mehreren Grafikverarbeitungsmodulen 1231-1232, N sein oder können die Grafikverarbeitungsmodule 1231-1232, N einzelne GPUs sein, die auf einem gemeinsamen Gehäuse, einer Leitungskarte oder einem Chip integriert sind.
In einer Ausführungsform enthält die Beschleuniger-Integrationsschaltung 1236 eine Speicherverwaltungseinheit (MMU) 1239 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie z.B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1214. Die MMU 1239 kann auch einen Translations-Lookaside-Puffer (TLB) (nicht dargestellt) zur Zwischenspeicherung von Übersetzungen von virtuellen/effektiven in physische/reale Adressen enthalten. In einer Implementierung speichert ein Cache 1238 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1231-1232, N. In einer Ausführungsform werden die im Cache 1238 und in den Grafikspeichern 1233-1234, M gespeicherten Daten mit den Core-Caches 1262A-1262D, 1256 und dem Systemspeicher 1214 kohärent gehalten. Wie oben erwähnt, kann dies über die Proxy-Schaltung 1225 im Namen des Cache 1238 und der Speicher 1233-1234, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 1238 in Bezug auf Änderungen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1262A-1262D, 1256 und Empfangen von Aktualisierungen vom Cache 1238).
Ein Satz von Registern 1245 speichert Kontextdaten für Threads, die von den Grafikverarbeitungsmodulen 1231-1232 ausgeführt werden, N und eine Kontextverwaltungsschaltung 1248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1248 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Interrupt-Verwaltungsschaltung 1247 von Systemgeräten empfangene Interrupts.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1231 durch die MMU 1239 in reale/physische Adressen im Systemspeicher 1214 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1236 unterstützt mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1246 und/oder andere Beschleunigergeräte. Das Grafikbeschleunigermodul 1246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikverarbeitungsmodule 1231-1232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die den VMs und/oder Anwendungen zugeordnet sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1236 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1246 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1236 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1231-1232, N, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikprozessoren 1231-1232, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1207 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1236 ist in einer Ausführungsform die physische Trennung der Grafikprozessoren 1231-1232, N, so dass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1233-1234, M jeweils mit jeder der Grafikverarbeitungs-Engines 1231-1232, N gekoppelt. Die Grafikspeicher 1233-1234, M speichern Befehle und Daten, die von jeder der Grafikverarbeitungs-Engines 1231-1232, N verarbeitet werden. Die Grafikspeicher 1233-1234, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Verbindung 1240 Biasing-Techniken verwendet, um sicherzustellen, dass in den Grafikspeichern 1233-1234, M gespeicherte Daten Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1231-1232, N und vorzugsweise nicht (zumindest nicht häufig) von den Kernen 1260A-1260D verwendet werden. In ähnlicher Weise versucht ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1231-1232, N) benötigt werden, in den Caches 1262A-1262D, 1256 der Kerne und im Systemspeicher 1214 zu halten.
12C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1236 in den Prozessor 1207 integriert ist. Zumindest in dieser Ausführungsform kommunizieren die Grafikprozessoren 1231-1232, N direkt über die Hochgeschwindigkeitsverbindung 1240 mit der Beschleuniger-Integrationsschaltung 1236 über die Schnittstelle 1237 und die Schnittstelle 1235 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1236 kann dieselben Operationen ausführen, wie sie in 12B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1264 und den Caches 1262A-1262D, 1256 befindet. Mindestens eine Ausführungsform unterstützt verschiedene Programmiermodelle, darunter ein Programmiermodell mit dediziertem Prozess (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle umfassen können, die von der Beschleuniger-Integrationsschaltung 1236 gesteuert werden, sowie Programmiermodelle, die vom Grafikbeschleunigungsmodul 1246 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikprozessoren 1231-1232, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem vorgesehen. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1231-1232, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1231-1232, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1231-1232, N zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer Partition ohne Hypervisor sind die Grafikverarbeitungseinheiten 1231-1232, N Eigentum eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmodule 1231-1232, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231-1232, N ein Prozesselement mithilfe eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1214 gespeichert und sind unter Verwendung der hierin beschriebenen Übersetzungstechniken von effektiven Adressen in reale Adressen adressierbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1231-1232, N registriert (d.h. die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer Prozesselement-Verknüpfungsliste sein.
12D zeigt ein beispielhaftes Beschleunigerintegrations-Slice 1290. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1236. Der anwendungswirksame Adressraum 1282 innerhalb des Systemspeichers 1214 speichert Prozesselemente 1283. In einer Ausführungsform werden Prozesselemente 1283 als Reaktion auf GPU-Aufrufe 1281 von Anwendungen 1280, die auf dem Prozessor 1207 ausgeführt werden, gespeichert. Ein Prozesselement 1283 enthält den Prozessstatus für die entsprechende Anwendung 1280. Ein im Prozesselement 1283 enthaltener Arbeits- bzw. Workdeskriptor (WD) 1284 kann ein einzelner, von einer Anwendung angeforderter Job bzw. Auftrag sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten.
In mindestens einer Ausführungsform ist der WD 1284 ein Zeiger auf eine Auftragsanforderungswarteschlange im Adressraum 1282 einer Anwendung.
Das Grafikbeschleunigungsmodul 1246 und/oder einzelne Grafikverarbeitungs-Engines 1231-1232, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1284 an ein Grafikbeschleunigungsmodul 1246 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231. Da das Grafikbeschleunigungsmodul 1246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1236 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleuniger-Integrationsschaltung 1236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1246 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1291 in dem Beschleunigerintegrations-Slice 1290 den nächsten WD 1284 ab, der eine Anzeige der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1246 zu erledigen ist. Die Daten aus dem WD 1284 können in Registern 1245 gespeichert und von der MMU 1239, der Interrupt-Verwaltungsschaltung 1247 und/oder der Kontextverwaltungsschaltung 1248 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1239 enthält beispielsweise eine Segment-/ Seiten-Durchlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1286 innerhalb des virtuellen OS-Adressraums 1285. Die Interrupt-Verwaltungsschaltung 1247 kann vom Grafikbeschleunigungsmodul 1246 empfangene Interrupt-Ereignisse 1292 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungs-Engine 1231-1232, N erzeugte effektive Adresse 1293 von der MMU 1239 in eine reale Adresse übersetzt.

In einer Ausführungsform wird ein gleicher Satz von Registern 1245 für jede Grafikverarbeitungs-Engine 1231-1232, N und/oder jedes Grafikbeschleunigungsmodul 1246 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1290 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 dargestellt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slice-Steuerregister
2	Zeiger auf Bereich realer Adressen (RA) geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Versatz Unterbrechungsvektor-Tabelleneintrag
5	Grenze Unterbrechungsvektor-Tabelleneintrag
6	Statusregister
7	ID der logischen Partition
8	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisorbeschleunigernutzung
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 dargestellt. Tabelle 2 - -Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Zeiger auf effektive Adresse (EA) der Kontext-Speicherung/Wiederherstellung
3	Zeiger auf virtuelle Adresse (VA) des Eintrags für Beschleunigernutzung
4	Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1246 und/oder die Grafikverarbeitungs-Engines 1231-1231, N). Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1231 - 1231, N benötigt werden, um Arbeit zu verrichten, oder kann er ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
12E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform umfasst einen realen Hypervisor-Adressraum 1298, in dem eine Prozesselementliste 1299 gespeichert ist. Der reale Hypervisor-Adressraum 1298 ist über einen Hypervisor 1296 zugänglich, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1295 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1246 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: Zeitscheibengeteilt bzw. Time-Sliced Shared und grafikanweisungsgeteilt bzw. Graphics Directed Shared.
In diesem Modell besitzt der Systemhypervisor 1296 das Grafikbeschleunigungsmodul 1246 und stellt dessen Funktion allen Betriebssystemen 1295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1246 die Virtualisierung durch den Systemhypervisor 1296 unterstützen kann, muss das Grafikbeschleunigungsmodul 1246 folgendes erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d.h. der Zustand braucht zwischen Aufträgen nicht aufrechterhalten zu werden), oder das Grafikbeschleunigungsmodul 1246 muss einen Mechanismus zum Speichern und Wiederherstellen von Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1246 garantiert, dass die Auftragsanforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1246 stellt eine Möglichkeit bereit, die Verarbeitung eines Auftrags zu unterbrechen. 3) dem Grafikbeschleunigungsmodul 1246 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem weisungsbehafteten, gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1280 einen Systemaufruf des Betriebssystems 1295 mit einem Typ des Grafikbeschleunigungsmoduls 1246-, einem Arbeitsdeskriptor (WD), einem AMR (Authority Mask bzw. Autoritätsmaskenregister)-Wert und einem Zeiger auf den Bereich zur Speicherung/Wiederherstellung von Kontext bzw. CSRP (Context Save/Restore Area Pointer) durchführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1246 eine als Ziel gesetzte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1246 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1246 formatiert und kann in Form eines Grafikbeschleunigungsmodul-1246-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, um die von dem Grafikbeschleunigungsmodul 1246 zu verrichtende Arbeit zu beschreiben In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR setzt. Falls die Implementierungen der Beschleuniger-Integrationsschaltung 1236 und des Grafikbeschleunigungsmoduls 1246 kein User Authority Mask Override Register (UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1296 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) auf einen AMR-Wert anwenden, bevor ein AMR in dem Prozesselement 1283 gesetzt wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1245, die eine effektive Adresse eines Bereichs im Adressraum 1282 einer Anwendung für das Grafikbeschleunigungsmodul 1246 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontext-Speicher-/Wiederherstellungs-Bereich verankerter Systemspeicher sein.

Bei Empfangen eines Systemaufrufs kann das Betriebssystem 1295 überprüfen, ob die Anwendung 1280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Das Betriebssystem 1295 ruft dann den Hypervisor 1296 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 -BS zu Hypervisor Aufrufparameter

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	logische Unterbrechungsdienstnummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft Hypervisor 1296, ob das Betriebssystem 1295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Der Hypervisor 1296 setzt dann das Prozesselement 1283 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1246. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 -Prozesselementinformationen

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Dienstnummer logische Unterbrechung (LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Statusregister (SR)-Wert
10	ID logische Partition (LPID)
11	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisor-Beschleunigernutzung
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1245 des Beschleunigerintegrations-Slice 1290.
Wie in 12F dargestellt, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1210-1213 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1201-1202 zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1201 zugewiesen, ein zweiter Teil dem zweiten Prozessorspeicher 1202, ein dritter Teil dem GPU-Speicher 1220 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias/Kohärenz-Verwaltungsschaltung 1294A-1294E in einer oder mehreren MMUs 1239A-1239E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1205) und GPUs 1210-1213 sicher und implementiert Bias-Techniken, die physische Speicher anzeigen, in denen bestimmte Datentypen zu speichern sind. Während mehrere Instanzen der Bias/Kohärenz-Verwaltungsschaltung 1294A-1294E in 12F dargestellt sind, können Bias/Kohärenz-Schaltkreise in einer MMU eines oder mehrerer Host-Prozessoren 1205 und/oder in der Beschleuniger-Integrationsschaltung 1236 implementiert sein.
In einer Ausführungsform kann GPU-angeschlossener Speicher 1220-1223 als Teil des Systemspeichers abgebildet werden und kann auf ihn mit der SVM (Shared Virtual Memory)-Technologie zugegriffen werden, ohne dass Leistungsnachteile auftreten, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 1220-1223 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1205, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead traditioneller E/A-DMA-Datenkopien. Solche traditionellen Kopien beinhalten Treiberaufrufe, Interrupts und Memory-Mapped-E/A-Zugriffe (MMIO), die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, auf GPU-verbundenen Speicher 1220-1223 ohne Cache-Kohärenz-Overhead zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1210-1213 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Bias und Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert wird), die 1 oder 2 Bits pro GPU-angeschlossener Speicherseite umfasst. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 1220-1223 implementiert sein, mit oder ohne Bias-Cache in der GPU 1210-1213 (z.B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ kann auch eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor einem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf GPU-angeschlossenen Speicher 1220-1223 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden lokale Anforderungen von GPUs 1210-1213, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1220-1223 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1205 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung wie oben beschrieben). In einer Ausführungsform schließen Anforderungen vom Prozessor 1205, die eine angeforderte Seite im Host-Prozessor-Bias finden, eine Anforderung wie ein normales Speicherlesen ab. Alternativ können Anforderungen, die an eine Seite mit GPU-Bias gerichtet sind, an die GPU 1210-1213 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie eine Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z.B. OpenCL), der wiederum den Gerätetreiber eines Grafikprozessors aufruft, der wiederum eine Nachricht an einen Grafikprozessor sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt) und ihn anweist, einen Bias-Zustand zu ändern und bei einigen Übergängen einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird der Cache-Flushing-Vorgang für einen Übergang vom Bias des Host-Prozessors 1205 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPUbasierte Seiten vom Host-Prozessor 1205 vorübergehend nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1205 den Zugriff von der GPU 1210 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen Prozessor 1205 und GPU 1210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass Seiten mit GPU-Bias diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1205 benötigt werden und umgekehrt.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
13 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hierin beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
13 ist ein Blockdiagramm, das eine beispielhafte integrierte System-auf-einem-Chip-Schaltung 1300 veranschaulicht, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1300 einen oder mehrere Anwendungsprozessor(en) 1305 (z.B. CPUs), mindestens einen Grafikprozessor 1310 und kann zusätzlich einen Bildprozessor 1315 und/oder einen Videoprozessor 1320 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält der integrierte Schaltkreis 1300 eine Peripherie- oder Buslogik einschließlich eines USB-Controllers 1325, eines UART-Controllers 1330, eines SPI/SDIO-Controllers 1335 und eines I2S/I2C-Controllers 1340. In mindestens einer Ausführungsform kann die integrierte Schaltung 1300 eine Anzeigevorrichtung 1345 enthalten, die mit einem oder mehreren HDMI-Controllern (High-Definition Multimedia Interface) 1350 und einer MIPI-Anzeigeschnittstelle 1355 (Mobile Industry Processor Interface) verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1360 bereitgestellt werden, das einen Flash-Speicher und einen Flash-Speicher-Controller enthält. In mindestens einer Ausführungsform kann die Speicherschnittstelle über einen Speicher-Controller 1365 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt werden. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1370.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der integrierten Schaltung 1300 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
14A-14B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hierin beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
14A-14B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC veranschaulichen, gemäß hierin beschriebenen Ausführungsformen. 14A zeigt einen beispielhaften Grafikprozessor 1410 eines integrierten System-on-Chip-Schaltkreises, der gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 14B zeigt einen weiteren beispielhaften Grafikprozessor 1440 eines integrierten System-on-Chip-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1410 aus 14A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1440 von 14B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 1310 von 13 sein.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1410 einen Vertex-Prozessor 1405 und einen oder mehrere Fragment-Prozessor(en) 1415A-1415N (z.B. 1415A, 1415B, 1415C, 1415D, bis 1415N-1 und 1415N). In mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1415A-1415N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline aus und erzeugt Primitive und Vertexdaten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1415A-1415N die vom Vertexprozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Frame-Puffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1415A-1415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die zur Durchführung ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden kann, wie es in einer Direct 3D-API vorgesehen ist.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1410 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1420A-1420B, Cache(s) 1425A-1425B und Schaltungsverbindung(en) 1430A-1430B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1420A-1420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertex-Prozessor 1405 und/oder den/die Fragment-Prozessor(en) 1415A-1415N, die auf im Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen können, zusätzlich zu den in einem oder mehreren Cache(s) 1425A-1425B gespeicherten Vertex- oder Bild/Textur-Daten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1420A-1420B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 von 13 zugeordnet sind, so dass jeder Prozessor 1305-1320 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1430A-1430B dem Grafikprozessor 1410 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1440 eine oder mehrere MMU(s) 1420A-1420B, Cache(s) 1425A-1425B und Schaltkreisverbindungen) 1430A-1430B des Grafikprozessors 1410 von 14A. In mindestens einer Ausführungsform enthält der Grafikprozessor 1440 einen oder mehrere Shader-Kern(e) 1455A-1455N (z.B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), der eine einheitliche Shader-Kern-Architektur bereitstellt, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1440 einen Inter-Core-Task-Verwalter 1445, der als Thread-Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, sowie eine Kachelungs- bzw. Tiling-Einheit 1458, um Kachelungs- bzw. Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der integrierten Schaltung 14A und/oder 14B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden. Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
15A-15B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik, gemäß hierin beschriebenen Ausführungsformen. 15A veranschaulicht einen Grafikkern 1500, der in mindestens einer Ausführungsform im Grafikprozessor 1310 von 13 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1455A-1455N wie in 14B sein kann. 15B zeigt eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 1530, die für den Einsatz auf einem Multi-Chip-Modul in mindestens einer Ausführungsform geeignet ist.
In mindestens einer Ausführungsform umfasst der Grafikkern 1500 einen gemeinsam genutzten Befehlscache 1502, eine Textureinheit 1518 und einen Cache/Shared Memory 1520, die den Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501 N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1500 enthalten. Die Slices 1501 A-1501 N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 1504A-1504N, einen Thread-Planer bzw. Thread-Scheduler 1506A-1506N, einen Thread-Versender bzw. Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N umfasst. In mindestens einer Ausführungsform können die Slices 1501A-1501N einen Satz zusätzlicher Funktionseinheiten (AFUs 1512A-1512N), Gleitkommaeinheiten (FPU 1514A-1514N), Ganzzahl-Arithmetik-Logikeinheiten (ALUs 1516-1516N), Adressberechnungseinheiten (ACU 1513A-1513N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPU 1515A-1515N) und Matrixverarbeitungseinheiten (MPU 1517A-1517N) enthalten.
In mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1516A-1516N Ganzzahl- bzw. Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1517A-1517N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahl-Operationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1517A-1517N eine Vielzahl von Matrixoperationen durchführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM; general matrix to matrix multiplication). In mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahl-Einheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im Grafikkern 1500 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
15B zeigt eine Universal-Verarbeitungseinheit bzw. Universal Processing Unit (GPGPU; general-purpose processing unit) 1530, die so konfiguriert sein kann, dass sie in mindestens einer Ausführungsform hochparallele Rechenoperationen ermöglicht, die von einem Array von Grafikverarbeitungseinheiten ausgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netzwerke zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 1530 eine Host-Schnittstelle 1532, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Host-Prozessor und verwendet einen globalen Planer bzw. Planer 1534, um Ausführungs-Threads, die mit diesen Befehlen verknüpft sind, an einen Satz von Rechenclustern 1536A-1536H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1536A-1536H einen Cache-Speicher 1538. In mindestens einer Ausführungsform kann der Cache-Speicher 1538 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1536A-1536H angeordnet sind.
In mindestens einer Ausführungsform umfasst die GPGPU 1530 einen Speicher 1544A-1544B, der über eine Reihe von Speichercontrollern 1542A-1542B mit den Rechenclustern 1536A-1536H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichervorrichtungen umfassen, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform enthalten die Rechencluster 1536A-1536H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1500 in 15A, der mehrere Arten von Ganzzahl- und Fließkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für maschinelle Lernberechnungen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Fließkommaeinheiten in jedem der Rechencluster 1536A-1536H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Fließkommaoperationen durchführen, während eine andere Teilmenge der Fließkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Fließkommaoperationen durchführt.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 so konfiguriert sein, dass sie als Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die von den Rechenclustern 1536A-1536H für die Synchronisierung und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Host-Schnittstelle 1532. In mindestens einer Ausführungsform enthält die GPGPU 1530 einen E/A-Hub 1539, der die GPGPU 1530 mit einem GPU-Link 1540 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist GPU-Link 1540 mit einem Hochgeschwindigkeits-Interconnect bzw. -Zwischenverbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in separaten Datenverarbeitungssystemen und kommunizieren über ein Netzwerkgerät, das über die Host-Schnittstelle 1532 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1540 so konfiguriert sein, dass zusätzlich oder alternativ zur Host-Schnittstelle 1532 eine Verbindung zu einem Host-Prozessor möglich ist.
In mindestens einer Ausführungsform kann die GPGPU 1530 so konfiguriert sein, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 1530 innerhalb einer Inferenzierungs-Plattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1530 zum Inferenzieren verwendet wird, kann die GPGPU weniger Rechencluster 1536A-1536H enthalten, als wenn die GPGPU für das Training eines neuronalen Netzwerks verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1544A-1544B verbundene Speichertechnologie zwischen Inferenzierungs- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzierungs-Konfiguration der GPGPU 1530 Inferenzierungs-spezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungs-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Integer-Punktprodukt-Anweisungen bereitstellen, die während Inferenzierungs-Operationen für eingesetzte neuronale Netzwerke verwendet werden können.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der GPGPU 1530 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
16 ist ein Blockdiagramm, das ein Rechensystem 1600 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1600 ein Verarbeitungssubsystem 1601 mit einem oder mehreren Prozessor(en) 1602 und einem Systemspeicher 1604, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1605 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1605 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1602 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1605 über eine Kommunikationsverbindung 1606 mit einem E/A-Subsystem 1611 gekoppelt. In mindestens einer Ausführungsform umfasst das E/A-Subsystem 1611 einen E/A-Hub 1607, der es dem Rechensystem 1600 ermöglichen kann, Eingaben von einem oder mehreren Eingabegerät(en) 1608 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1607 einen Anzeige-Controller, der in einem oder mehreren Prozessor(en) 1602 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1610A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere Anzeigevorrichtung(en) 1610A, die mit dem E/A-Hub 1607 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung umfassen.
In mindestens einer Ausführungsform umfasst das Verarbeitungssubsystem 1601 einen oder mehrere parallele(n) Prozessor(en) 1612, der/die über einen Bus oder eine andere Kommunikationsverbindung 1613 mit dem Speicher-Hub 1605 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1613 eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCI Express, oder sie kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1612 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen MIC (Many Integrated Core)-Prozessor. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1612 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1610A ausgeben kann, die über den E/A-Hub 1607 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1612 auch einen Anzeige-Controller und eine AnzeigeSchnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1610B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1614 mit dem E/A-Hub 1607 verbunden sein, um einen Speichermechanismus für das Computersystem 1600 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1607 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1618 und/oder einem drahtlosen Netzwerkadapter 1619, der in eine oder mehrere Plattformen integriert werden kann, und verschiedenen anderen Geräten, die über ein oder mehrere Add-in-Geräte 1620 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1618 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1619 ein oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkgeräte umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Computersystem 1600 weitere, nicht explizit dargestellte Komponenten enthalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls an den E/A-Hub 1607 angeschlossen sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 16 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle, z.B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikations-schnittstellen und/oder Protokolle, z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle, implementiert sein.
In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1612 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, z.B. Videoausgangsschaltungen, und bilden eine Grafikverarbeitungseinheit (GPU). In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1612 Schaltungen, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechnersystems 1600 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1612, Speicher-Hub 1605, Prozessor(en) 1602 und E/A-Hub 1607 in einen integrierten System-on-Chip (SoC)-Schaltkreis integriert werden. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 1600 in ein einziges Gehäuse integriert werden, um eine System-in-Package (SIP)-Konfiguration zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechnersystems 1600 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im System FIG. 1600 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
PROZESSOREN
17A veranschaulicht einen Parallelprozessor 1700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 unter Verwendung einer oder mehrerer integrierter Schaltungsvorrichtungen, wie beispielsweise programmierbaren Prozessoren, anwendungsspezifischen integrierten Schaltungen (ASICs) oder feldprogrammierbaren Gate-Arrays (FPGA), implementiert sein, In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1700 eine Variante eines oder mehrerer Parallelprozessoren 1612, die in 16 gezeigt sind, gemäß einer beispielhaften Ausführungsform.
In mindestens einer Ausführungsform umfasst der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform umfasst die Parallelverarbeitungseinheit 1702 eine E/A-Einheit 1704, die die Kommunikation mit anderen Geräten ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform kann die E/A-Einheit 1704 direkt mit anderen Geräten verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 über eine Hub- oder Switch-Schnittstelle, z.B. den Speicher-Hub 1605, mit anderen Geräten verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1605 und der E/A-Einheit 1704 eine Kommunikationsverbindung 1613. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 mit einer Host-Schnittstelle 1706 und einer Speicherquerschiene 1716 verbunden, wobei die Host-Schnittstelle 1706 Befehle zur Durchführung von Verarbeitungsoperationen und die Speicherquerschiene 1716 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform, wenn die Host-Schnittstelle 1706 einen Befehlspuffer über die E/A-Einheit 1704 empfängt, kann die Host-Schnittstelle 1706 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1708 weiterleiten. In mindestens einer Ausführungsform ist das Front-End 1708 mit einem Planer 1710 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungscluster-Array 1712 verteilt. In mindestens einer Ausführungsform stellt der Planer 1710 sicher, dass das Verarbeitungscluster-Array 1712 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungscluster-Array 1712 verteilt werden. In mindestens einer Ausführungsform wird der Planer 1710 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Planer 1710 so konfigurierbar, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und so ein schnelles Vorkaufsrecht und Kontextwechsel von Threads ermöglicht, die auf dem Verarbeitungs-Array 1712 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungs-Array 1712 über eine von mehreren Grafikverarbeitungs-Türglocken nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 1712 durch die Logik des Planers 1710 innerhalb eines Mikrocontrollers, der den Planer 1710 enthält, verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 bis zu „N“ Verarbeitungscluster (z.B. Cluster 1714A, Cluster 1714B, bis Cluster 1714N) umfassen. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1710 den Clustern 1714A-1714N des Verarbeitungscluster-Arrays 1712 Arbeit zuweisen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 1710 erfolgen oder teilweise durch die Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungscluster-Array 1712 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können verschiedene Cluster 1714A-1714N des verarbeitenden Cluster-Arrays 1712 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so konfiguriert sein, dass es verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1712 so konfiguriert, dass es parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungscluster-Array 1712 eine Logik enthalten, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich Physikoperationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1712 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so konfiguriert sein, dass es Shader-Programme für die Grafikverarbeitung ausführt, wie z.B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten aus dem Systemspeicher über die E/A-Einheit 1704 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 1722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1702 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Planer 1710 so konfiguriert sein, dass er eine Verarbeitungslast in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungscluster-Arrays 1712 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen.
Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er Vertex Shading und Topologieerzeugung durchführt, ein zweiter Teil kann so konfiguriert sein, dass er Tesselation und Geometrie-Shading durchführt, und ein dritter Teil kann so konfiguriert sein, dass er Pixel-Shading oder andere Bildschirmoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1714A-1714N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 über den Planer 1710, der Befehle zur Definition von Verarbeitungsaufgaben vom Frontend 1708 erhält, auszuführende Verarbeitungsaufgaben empfangen. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten, z.B. Oberflächen- (Patch-) Daten, Primitivdaten, Scheitelpunktdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle enthalten, die definieren, wie die Daten verarbeitet werden sollen (z.B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Planer 1710 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes vom Frontend 1708 empfängt. In mindestens einer Ausführungsform kann das vordere Ende 1708 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 1712 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit dem Parallelprozessorspeicher 1722 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über die Speicherquerschiene 1716 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 1712 sowie der E/A-Einheit 1704 empfangen kann. In mindestens einer Ausführungsform kann die Speicherquerschiene 1716 über eine Speicherschnittstelle 1718 auf den parallelen Prozessorspeicher 1722 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten (z.B. Partitionseinheit 1720A, Partitionseinheit 1720B bis Partitionseinheit 1720N) umfassen, die jeweils mit einem Teil (z.B. Speichereinheit) des Parallelprozessorspeichers 1722 verbunden werden können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A hat, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B hat und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 1720A-1720N nicht gleich einer Anzahl von Speichergeräten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichervorrichtungen umfassen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf HBM-Speicher (High Bandwidth Memory). In mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Bildpuffer oder Textur-Maps, in den Speichereinheiten 1724A-1724N gespeichert werden, so dass die Partitionseinheiten 1720A-1720N Teile jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des parallelen Prozessorspeichers 1722 zugunsten eines einheitlichen Speicherdesigns ausgeschlossen werden, das den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher verwendet.
In mindestens einer Ausführungsform kann jeder der Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 Daten verarbeiten, die in jede der Speichereinheiten 1724A-1724N innerhalb des Parallelprozessorspeichers 1722 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherquerschiene 1716 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N überträgt, der zusätzliche Verarbeitungsvorgänge an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N über die Speicherquerschiene 1716 mit der Speicherschnittstelle 1718 kommunizieren, um aus verschiedenen externen Speichergeräten zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherquerschiene 1716 eine Verbindung zur Speicherschnittstelle 1718, um mit der E/A-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 1714A-1714N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1702 gehört. In mindestens einer Ausführungsform kann die Speicherquerschiene 1716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1714A-1714N und Partitionseinheiten 1720A-1720N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Add-in-Karte bereitgestellt werden, oder es können mehrere Add-in-Karten zusammengeschaltet werden. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1702 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des Parallelprozessors 1700 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert werden, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
17B ist ein Blockdiagramm einer Partitionseinheit 1720 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1720 eine Instanz einer der Partitionseinheiten 1720A-1720N aus 17A. In mindestens einer Ausführungsform umfasst die Partitionseinheit 1720 einen L2-Cache 1721, eine Bildpufferschnittstelle 1725 und eine Rasteroperationseinheit („ROP“) 1726. Der L2-Cache 1721 ist ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er von der Speicherquerschiene 1716 und der ROP 1726 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1721 zur Verarbeitung an die Framepufferschnittstelle 1725 ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Framepufferschnittstelle 1725 zur Verarbeitung an einen Framepuffer gesendet werden. In mindestens einer Ausführungsform ist die Framepufferschnittstelle 1725 mit einer der Speichereinheiten im parallelen Prozessorspeicher verbunden, wie z.B. den Speichereinheiten 1724A-1724N von 17 (z.B. innerhalb des parallelen Prozessorspeichers 1722).
In mindestens einer Ausführungsform ist die ROP 1726 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonen, Z-Tests, Überblendungen usw. durchführt. In mindestens einer Ausführungsform gibt ROP 1726 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert werden. In mindestens einer Ausführungsform enthält ROP 1726 eine Komprimierungslogik zur Komprimierung von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zur Dekomprimierung von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die von ROP 1726 ausgeführte Komprimierungslogik kann je nach den statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Tile-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 1726 in jedem Verarbeitungscluster (z.B. Cluster 1714A-1714N von 17A) und nicht in der Partitionseinheit 1720 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherquerschiene 1716 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einem Anzeigegerät, wie einem von einem oder mehreren Anzeigegeräten 1610 von 16, zur weiteren Verarbeitung durch Prozessor(en) 1602 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1700 von 17A weitergeleitet werden.
17C ist ein Blockdiagramm eines Verarbeitungsclusters 1714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1714A-1714N von 17A. In mindestens einer Ausführungsform kann einer oder mehrere der Verarbeitungscluster 1714 so konfiguriert sein, dass viele Threads parallel ausgeführt werden, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT-Techniken (Single-Instruction, Multiple-Thread) verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1714 über einen Pipeline-Verwalter 1732 gesteuert werden, der die Verarbeitungsaufgaben auf die parallelen SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 1732 Anweisungen vom Planer 1710 von 17A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1714 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 1734 in einem Verarbeitungscluster 1714 enthalten sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 Daten verarbeiten und eine Datenquerschiene 1740 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 1732 die Verteilung verarbeiteter Daten erleichtern, indem er Ziele für verarbeitete Daten angibt, die über die Datenquerschiene 1740 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1734 innerhalb des Verarbeitungsclusters 1714 einen identischen Satz funktionaler Ausführungslogik enthalten (z.B. arithmetische Logikeinheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionalen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionalen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1714 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1734 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 1734. Wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines umfasst, können in mindestens einer Ausführungsform eine oder mehrere Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungsmodulen innerhalb des Grafik-Multiprozessors 1734 umfassen. In mindestens einer Ausführungsform kann die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgen, wenn eine Thread-Gruppe mehr Threads als Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 1734 umfasst. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 1734 einen internen Cache-Speicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1714 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. Partitionseinheiten 1720A-1720N von 17A), die von allen Verarbeitungsclustern 1714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale parallele Prozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 1714 mehrere Instanzen des Grafik-Multiprozessors 1734, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1748 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1714 eine Speicherverwaltungseinheit („MMU“) 1745 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 von 17A befinden. In mindestens einer Ausführungsform enthält die MMU 1745 einen Satz von Seitentabelleneinträgen (PTEs), die zur Abbildung einer virtuellen Adresse auf eine physische Adresse einer Kachel verwendet werden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches enthalten, die sich im Grafik-Multiprozessor 1734 oder im L1-Cache oder im Verarbeitungscluster 1714 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um die Zugriffslokalität der Oberflächendaten zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer bzw. Hit oder ein Fehlschlag bzw. Miss ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 1714 so konfiguriert sein, dass jeder Grafikmultiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1734 verarbeitete Aufgaben an die Datenquerschiene 1740 aus, um die verarbeitete(n) Aufgabe(n) einem anderen Verarbeitungscluster 1714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete(n) Aufgabe(n) über die Speicherquerschiene 1716 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1742 (Pre-Raster Operations Unit) so konfiguriert, dass sie Daten vom Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten befinden können (z.B. die Partitionseinheiten 1720A-1720N in 17A). In mindestens einer Ausführungsform kann die PreROP-Einheit 1742 Optimierungen für die Farbüberblendung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im Grafikverarbeitungscluster 1714 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, neuronalen Netzwerkfunktionen und/oder -architekturen oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
17D zeigt einen Grafik-Multiprozessor 1734 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 mit dem Pipeline-Verwalter 1732 des Verarbeitungsclusters 1714 gekoppelt. In mindestens einer Ausführungsform verfügt der Grafik-Multiprozessor 1734 über eine Ausführungspipeline, die unter anderem einen Befehlscache 1752, eine Befehlseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere GPGPU (General Purpose Graphics Processing Unit)-Kerne 1762 und eine oder mehrere Lade-/Speicher-Einheiten 1766 umfasst. Die GPGPU-Kern(e) 1762 und die Lade-/Speicher-Einheit(en) 1766 sind über eine Speicher- und Cache-Verbindung 1768 mit dem Cache-Speicher 1772 und dem gemeinsamen Speicher 1770 gekoppelt.
In mindestens einer Ausführungsform erhält der Befehls-Cache 1752 einen Strom von auszuführenden Befehlen vom Pipeline-Verwalter 1732. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 1752 zwischengespeichert und von der Befehlseinheit 1754 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 1754 Befehle als Thread-Gruppen (z.B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/Kerne 1762 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/ Speicher-Einheit(en) 1766 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1734 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, der mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1762, Lade-/Speichereinheiten 1766) des Grafik-Multiprozessors 1734 verbunden ist. In mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 1758 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen verschiedenen Warps aufgeteilt, die vom Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils Gleitkommaeinheiten (FPUs) und/oder Ganzzahl-Arithmetik-Logikeinheiten (ALUs) enthalten, die zur Ausführung von Befehlen des Grafik-Multiprozessors 1734 verwendet werden. Die GPGPU-Kerne 1762 können in ihrer Architektur ähnlich sein oder sich unterscheiden. In mindestens einer Ausführungsform umfasst ein erster Teil der GPGPU-Kerne 1762 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Teil der GPGPU-Kerne eine FPU mit doppelter Genauigkeit umfasst. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch eine Logik mit fester Funktion oder Sonderfunktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 1762 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für die GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data (SPMD) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1734 mit der Registerdatei 1758 und dem gemeinsamen Speicher 1770 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 eine Kreuz- bzw. Querschienenverbindung, die es der Lade-/Speicher-Einheit 1766 ermöglicht, Lade- und Speicher-Operationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1758 mit der gleichen Frequenz wie die GPGPU-Kerne 1762 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1734 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1772 z.B. als Daten-Cache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 1736 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1772 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessor-Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU mit dem Host-Prozessor/den Prozessorkernen über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann die GPU auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen internen Prozessorbus/Interconnect (d.h. innerhalb des Gehäuses oder Chips) kommunikativ verbunden sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art und Weise, wie die GPU angeschlossen ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zur effizienten Verarbeitung dieser Anweisungen/Befehle.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im Grafik-Multiprozessor 1734 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
18 veranschaulicht ein Multi-GPU-Computersystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Computersystem 1800 einen Prozessor 1802 umfassen, der über einen Host-Schnittstellenschalter 1804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1806A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellenschalter 1804 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 1802 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1802 mit den GPGPUs 1806A-D kommunizieren kann. Die GPGPUs 1806A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 1816 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 1816 mit jeder der GPGPUs 1806A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 1816 eine direkte Kommunikation zwischen jeder der GPGPUs 1806A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1804 erforderlich ist, an den der Prozessor 1802 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu P2P-GPU-Verbindungen 1816 geleitet wird, bleibt der Host-Schnittstellenbus 1804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 1800 verfügbar, zum Beispiel über ein oder mehrere Netzwerkgeräte. Während in mindestens einer Ausführungsform die GPGPUs 1806A-D über den Host-Schnittstellenschalter 1804 mit dem Prozessor 1802 verbunden sind, enthält der Prozessor 1802 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1816 und kann sich direkt mit den GPGPUs 1806A-D verbinden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im Multi-GPU-Computersystem 1800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
19 ist ein Blockdiagramm eines Grafikprozessors 1900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1900 eine Ringverbindung 1902, ein Pipeline-Frontend 1904, eine Media-Engine 1937 und Grafikkerne 1980A-1980N. In mindestens einer Ausführungsform verbindet die Ringverbindung 1902 den Grafikprozessor 1900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 einer von vielen Prozessoren, die in ein Multi-Core-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1900 Stapel von Befehlen über die Ringverbindung 1902. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1903 im Pipeline-Frontend 1904 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 1900 eine skalierbare Ausführungslogik, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über Grafikkern(e) 1980A-1980N durchzuführen. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1936. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1934, das mit einer Medien-Engine 1937 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 1937 eine Video Quality Engine (VQE) 1930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 1933, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten bereitzustellen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1936 und die Medien-Engine 1937 jeweils Ausführungsthreads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1980A bereitgestellt werden.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1900 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1980A-1980N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Sub-Kerne 1950A-1950N, 1960A-1960N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1900 eine beliebige Anzahl von Grafikkernen 1980A bis 1980N haben. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1900 einen Grafikkern 1980A mit mindestens einem ersten Sub-Kern 1950A und einem zweiten Sub-Kern 1960A. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z.B. 1950A). In mindestens einer Ausführungsform umfasst der Grafikprozessor 1900 mehrere Grafikkerne 1980A-1980N, von denen jeder einen Satz von ersten Sub-Kernen 1950A-1950N und einen Satz von zweiten Sub-Kernen 1960A-1960N umfasst. In mindestens einer Ausführungsform enthält jeder Sub-Kern in den ersten Sub-Kernen 1950A-1950N mindestens einen ersten Satz von Ausführungseinheiten 1952A-1952N und Medien-/Texturabtaster 1954A-1954N. In mindestens einer Ausführungsform enthält jeder Sub-Kern in zweiten Sub-Kernen 1960A-1960N mindestens einen zweiten Satz von Ausführungseinheiten 1962A-1962N und Abtastern bzw. Samplern 1964A-1964N. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 1950A-1950N, 1960A-1960N einen Satz von gemeinsam genutzten Ressourcen 1970A-1970N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen einen gemeinsam genutzten Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 im Grafikprozessor 1900 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
20 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2000 veranschaulicht, der gemäß mindestens einer Ausführungsform Logikschaltungen zur Ausführung von Befehlen enthalten kann. In mindestens einer Ausführungsform kann der Prozessor 2000 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2000 Register zum Speichern gepackter Daten enthalten, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die Einzelbefehl-, Mehrfachdaten- („SIMD“) und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 2000 Befehle zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2000 ein In-Order-Front-End („Front-End“) 2001 zum Abrufen von auszuführenden Befehlen und zur Vorbereitung von Befehlen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Frontend 2001 mehrere Einheiten umfassen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2026 Befehle aus dem Speicher und leitet sie an einen Befehlsdecoder 2028 weiter, der wiederum Befehle decodiert oder interpretiert. Zum Beispiel decodiert der Befehlsdecoder 2028 in mindestens einer Ausführungsform einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecoder 2028 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen auszuführen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Trace-Cache 2030 decodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 2034 zur Ausführung zusammenstellen. Wenn in mindestens einer Ausführungsform der Trace-Cache 2030 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2032 die zur Ausführung der Operation erforderlichen Uops bereit.
In mindestens einer Ausführungsform können einige Befehle in ein einziges Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den vollen Betrieb abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecoder 2028 auf das Mikrocode-ROM 2032 zugreifen, wenn mehr als vier Mikro-OPs für die Ausführung eines Befehls erforderlich sind, um den Befehl auszuführen. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecoder 2028 decodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2032 gespeichert werden, falls eine Anzahl von Mikro-OPs zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2030 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Befehle aus dem Mikrocode-ROM 2032 gemäß mindestens einer Ausführungsform zu vervollständigen. In mindestens einer Ausführungsform kann das Frontend 2001 der Maschine, nachdem das Mikrocode-ROM 2032 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2030 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Execution-Engine („Out-of-Order-Engine“) 2003 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Logik für die Ausführung außerhalb der Reihenfolge über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline hinunterlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Ausführungs-Engine 2003, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2040, eine Speicher-Uop-Warteschlange 2042, eine Ganzzahl/Gleitkomma-Uop-Warteschlange 2044, einen Speicher-Planer 2046, einen schnellen Planer bzw. Planer 2002, einen langsamen/allgemeinen Gleitkomma-Planer („slow/general FP scheduler“) 2004 und einen einfachen Gleitkomma-Planer („simple FP scheduler“) 2006. In mindestens einer Ausführungsform werden der schnelle Planer 2002, der langsame/allgemeine Gleitkomma-Planer 2004 und der einfache Gleitkomma-Planer 2006 hierin auch gemeinsam als „Uop-Planer 2002, 2004, 2006“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2040 Maschinenpuffer und Ressourcen zu, die jede Uop für ihre Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register Umbenenner 2040 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2040 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2044 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Planer 2046 und den Uop-Planern 2002, 2004, 2006. In mindestens einer Ausführungsform bestimmen die Uop-Planer 2002, 2004, 2006, wann ein Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Planer 2002 in jeder Hälfte des Haupttaktzyklus einen Zeitplan erstellen, während der langsame/allgemeine Gleitkomma-Planer 2004 und der einfache Gleitkomma-Planer 2006 einmal pro Hauptprozessortaktzyklus einen Zeitplan erstellen können. In mindestens einer Ausführungsform vermitteln die Uop-Planer 2002, 2004, 2006 für Versende-Ports, um Uops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform umfasst der Ausführungsblock 2011, ohne darauf beschränkt zu sein, eine Integer-Registerdatei/ein Bypass-Netzwerk 2008, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/Bypass-Netzwerk“) 2010, Adressgenerierungseinheiten („AGUs“) 2012 und 2014, schnelle arithmetische Logikeinheiten (ALUs) („fast ALUs“) 2016 und 2018, eine langsame arithmetische Logikeinheit („slow ALU“) 2020, eine Gleitkomma-ALU („FP“) 2022 und eine Gleitkomma-Bewegungseinheit („FP move“) 2024. In mindestens einer Ausführungsform werden das Ganzzahl-Registerdatei/Bypass-Netzwerk 2008 und die Gleitkomma-Registerdatei / das Bypass-Netzwerk 2010 hierin auch als „Registerdateien 2008, 2010“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2012 und 2014, die schnellen ALUs 2016 und 2018, die langsame ALU 2020, die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 hierin auch als „Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11, ohne darauf beschränkt zu sein, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 zwischen den Uop-Planern 2002, 2004, 2006 und den Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Bypass-Netzwerk 2008 Integer-Operationen aus. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 2010 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2008, 2010, ohne darauf beschränkt zu sein, ein Bypass-Netzwerk enthalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 Daten miteinander kommunizieren. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Bypass-Netzwerk 2008, ohne darauf beschränkt zu sein, zwei separate Registerdateien umfassen, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann das Fließkomma-Registerdatei/Bypass-Netzwerk 2010, ohne darauf beschränkt zu sein, 128 Bit breite Einträge enthalten, da Fließkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2008, 2010 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2000, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 enthalten. In mindestens einer Ausführungsform können die Fließkomma-ALU 2022 und die Fließkomma-Bewegungseinheit 2024 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Befehle maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2022, ohne darauf beschränkt zu sein, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2016, 2018 weitergegeben werden. In mindestens einer Ausführungsform können schnelle ALUS 2016, 2018 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2020, da die langsame ALU 2020, ohne darauf beschränkt zu sein, ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2012, 2014 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 implementiert sein, um eine Reihe von Operanden mit Bits unterschiedlicher Breite zu unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Befehlen arbeiten.
In mindestens einer Ausführungsform leiten die Uop-Planer 2002, 2004, 2006 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform Uops spekulativ geplant und im Prozessor 2000 ausgeführt werden können, kann der Prozessor 2000 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es, wenn eine Datenlast im Daten-Cache fehlschlägt, abhängige Operationen in der Pipeline geben, die den Planer mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch dafür ausgelegt sein, Befehlssequenzen für Textstring-Vergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integer-Register 32-Bit-Integer-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Teile oder die gesamte Inferenzierungs- und/oder Trainingslogik 615 in den Ausführungsblock 2011 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzverfahren eine oder mehrere der im Ausführungsblock 2011 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2011 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
21 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2100 Anweisungen, die dann, wenn sie vom Deep-Learning-Anwendungsprozessor 2100 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2100 veranlassen, einige oder alle der in dieser Erfindung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2100 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2100 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2100, ohne darauf beschränkt zu sein, Verarbeitungscluster 2110(1)-2110(12), Inter-Chip-Verbindungen („ICLs“) 2120(1)-2120(12), Inter-Chip-Controller („ICCs“) 2130(1)-2130(2), Speicher-Controller („Mem Ctrlrs“) 2142(1)-2142(4), physische Speicherschichten mit hoher Bandbreite („HBM PHY“) 2144(1)-2144(4), eine Verwaltungs-Controller-Zentraleinheit („Management-Controller-CPU“) 2150, einen Peripheral-Component-Interconnect-Express-Controller und Direct-Memory-Access-Block („PCIe-Controller und DMA“) 2170 und einen sechzehnspurigen Peripheral-Component-Interconnect-Express-Port („PCI Express x 16“) 2180.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2110 Deep-Learning-Operationen durchführen, einschließlich Inferenzierungs- oder Vorhersageoperationen auf der Grundlage von Gewichtungsparametern, die mit einem oder mehreren Trainingsverfahren berechnet wurden, einschließlich der hierin beschriebenen Verfahren. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2110, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl und Art von Verarbeitungsclustern 2100 umfassen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2120 bi-direktional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2120 und der Inter-Chip-Controller 2130 mehreren Deep-Learning-Anwendungsprozessoren 2100 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer Algorithmen maschinellen Lernens resultieren, die in einem oder mehreren neuronalen Netzwerken verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2120 und ICCs 2130 enthalten.
In mindestens einer Ausführungsform stellen HBM2s 2140 insgesamt 32 Gigabyte (GB) Speicher zur Verfügung. Ein HBM2 2140(i) ist sowohl dem Speicher-Controller 2142(i) als auch dem HBM PHY 2144(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 2140 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speicher-Controllern 2142 und HBM PHYs 2144 verbunden sein. In mindestens einer Ausführungsform können SPI, 12C, GPIO 2160, PCIe-Controller und DMA 2170 und/oder PCIe 2180 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt sein, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards in einer beliebigen technisch machbaren Weise ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungs-prozessor 2100 verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2100 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder vom Deep-Learning-Anwendungsprozessor 2100 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2100 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
22 ist ein Blockdiagramm eines neuromorphen Prozessors 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2200 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2202 innerhalb des neuromorphen Prozessors 2200 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2202 und ihre Komponenten unter Verwendung von Schaltungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, Tausende oder Millionen von Instanzen von Neuronen 2202 umfassen, aber jede geeignete Anzahl von Neuronen 2202 kann verwendet werden. In mindestens einer Ausführungsform kann jede Instanz von Neuron 2202 einen Neuroneneingang 2204 und einen Neuronenausgang 2206 umfassen. In mindestens einer Ausführungsform können die Neuronen 2202 Ausgänge erzeugen, die an Eingänge anderer Instanzen von Neuronen 2202 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 2204 und die Neuronenausgänge 2206 über Synapsen 2208 miteinander verbunden sein.
In mindestens einer Ausführungsform können Neuronen 2202 und Synapsen 2208 so miteinander verbunden sein, dass der neuromorphe Prozessor 2200 arbeitet, um vom neuromorphen Prozessor 2200 empfangene Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2202 einen Ausgangsimpuls (oder „Feuer“ oder „Spike“) senden, wenn die über den Neuroneneingang 2204 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2202 die an den Neuroneneingängen 2204 empfangenen Signale summieren oder integrieren. Zum Beispiel können in mindestens einer Ausführungsform Neuronen 2202 als undichte Integrations- und Feuerneuronen implementiert sein, wobei dann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 2202 eine Ausgabe (oder „Feuer“) unter Verwendung einer Übertragungsfunktion wie einer Sigmoid- oder Schwellenfunktion erzeugen kann. In mindestens einer Ausführungsform kann ein leckbehaftetes Integrations- und Feuer-Neuron die an den Neuroneneingängen 2204 empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder Leck) anwenden, um ein Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein undichtes Integrier-und-Feuer-Neuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2204 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d.h. bevor ein Membranpotenzial zu niedrig abfällt, um zu feuern). In mindestens einer Ausführungsform können Neuronen 2202 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abklingen lassen. In mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2202 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Komparatorschaltungen oder Logik enthalten, die einen Ausgangs-Spike am Neuronenausgang 2206 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2204 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2202, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z.B. ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2202, sobald das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2202 durch Synapsen 2208 miteinander verbunden sein. In mindestens einer Ausführungsform können Synapsen 2208 dazu angeordnet sind, Signale von einem Ausgang eines ersten Neurons 2202 zu einem Eingang eines zweiten Neurons 2202 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2202 Informationen über mehr als eine Instanz der Synapse 2208 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2206 über eine Instanz der Synapse 2208 mit einer Instanz des Neuroneneingangs 2204 im selben Neuron 2202 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine Ausgabe erzeugt, die über eine Instanz der Synapse 2208 übertragen werden soll, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. Da eine Instanz des Neurons 2202 Eingaben von einer oder mehreren Instanzen der Synapse 2208 empfangen und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2208 übertragen kann, kann eine einzelne Instanz des Neurons 2202 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2208 sein, in mindestens einer Ausführungsform.
In mindestens einer Ausführungsform können die Neuronen 2202 in einer oder mehreren Schichten organisiert sein. Jede Instanz des Neurons 2202 kann einen Neuronenausgang 2206 haben, der sich über eine oder mehrere Synapsen 2208 zu einem oder mehreren Neuroneneingängen 2204 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2206 der Neuronen 2202 in einer ersten Schicht 2210 mit Neuroneneingängen 2204 der Neuronen 2202 in einer zweiten Schicht 2212 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2210 als „Feed-Forward-Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2202 in einer Instanz der ersten Schicht 2210 zu jeder Instanz eines Neurons 2202 in der zweiten Schicht 2212 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2210 als „vollständig verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2202 in einer Instanz der zweiten Schicht 2212 auf weniger als alle Instanzen des Neurons 2202 in einer dritten Schicht 2214 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „spärlich verknüpfte Vorwärtskopplungsschicht“ bezeichnet sein. In mindestens einer Ausführungsform können sich Neuronen 2202 in der zweiten Schicht 2212 zu Neuronen 2202 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2202 in (derselben) zweiten Schicht 2212. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „rekurrente Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, jede geeignete Kombination von rekurrenten Schichten und Vorwärtsschichten umfassen, einschließlich, ohne darauf beschränkt zu sein, sowohl spärlich verbundene Vorwärtsschichten als auch vollständig verbundene Vorwärtsschichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, eine rekonfigurierbare Verbindungsarchitektur oder dedizierte fest verdrahtete Verbindungen enthalten, um die Synapse 2208 mit den Neuronen 2202 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, eine Schaltung oder Logik enthalten, die es ermöglicht, Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzwerks und des Neuronen-Fan-In/Out verschiedenen Neuronen 2202 zuzuordnen. Zum Beispiel können in mindestens einer Ausführungsform Synapsen 2208 mit Neuronen 2202 unter Verwendung einer Verbindungsstruktur, wie Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten mithilfe von Schaltkreisen oder Logik implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
23 ist ein Blockdiagramm eines Verarbeitungssystems, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 sein. In mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in einen integrierten System-on-a-Chip-Schaltkreis (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole umfassen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 auch ein Wearable-Gerät umfassen, mit diesem gekoppelt oder in dieses integriert sein, wie z.B. ein Wearable-Gerät für eine intelligente Uhr, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 2302 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2308 erzeugt wird.
In mindestens einer Ausführungsform umfassen ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 zur Verarbeitung von Befehlen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 so konfiguriert, dass er einen bestimmten Befehlssatz 2309 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 2309 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Befehlssatz 2309 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2307 auch andere Verarbeitungsgeräte enthalten, z.B. einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform enthält der Prozessor 2302 einen Cache-Speicher 2304. In mindestens einer Ausführungsform kann der Prozessor 2302 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internen Cache-Speichern aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2302 auch einen externen Cache (z.B. einen Level-3 (L3)-Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2307 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2306 im Prozessor 2302 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 2306 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2302 mit einem oder mehreren Schnittstellenbus(en) 2310 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2302 und anderen Komponenten im System 2300 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2310 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen umfassen. In mindestens einer Ausführungsform umfassen der/die Prozessor(en) 2302 einen integrierten Speicher-Controller 2316 und einen Plattform-Controller-Hub 2330. In mindestens einer Ausführungsform ermöglicht der Speicher-Controller 2316 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2300, während der Plattform-Controller-Hub (PCH) 2330 Verbindungen zu E/A-Geräten über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechsel-Speicher oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu angeordnet sind. In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Anweisungen 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2316 auch mit einem optionalen externen Grafikprozessor 2312 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2311 an den/die Prozessor(en) 2302 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, umfassen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine kopfmontierte Anzeige (HMD) umfassen, wie z.B. eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR).
In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 2330 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 2320 und dem Prozessor 2302 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform gehören zu den E/A-Peripheriegeräten unter anderem ein Audio-Controller 2346, ein Netzwerk-Controller 2334, eine Firmware-Schnittstelle 2328, ein drahtloser Transceiver 2326, Berührungssensoren 2325 und eine Datenspeichervorrichtung 2324 (z.B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 2324 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie z.B. einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), angeschlossen sein.
In mindestens einer Ausführungsform können die Berührungssensoren 2325 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren umfassen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2326 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver sein, wie z.B. ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2328 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann der Netzwerk-Controller 2334 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerk-Controller (nicht dargestellt) mit dem Schnittstellenbus 2310. In mindestens einer Ausführungsform ist der Audio-Controller 2346 ein Mehrkanal-High-Definition-Audio-Controller. In mindestens einer Ausführungsform enthält das System 2300 einen optionalen Legacy-E/A-Controller 2340 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2330 auch mit einem oder mehreren Universal Serial Bus (USB)-Controllern 2342 verbunden sein, die Eingabegeräte wie Tastatur- und Mauskombinationen 2343, eine Kamera 2344 oder andere USB-Eingabegeräte verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speicher-Controllers 2316 und des Plattform-Controller-Hubs 2330 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2312, integriert sein. In mindestens einer Ausführungsform können Plattform-Controller-Hub 2330 und/oder Speicher-Controller 2316 extern zu einem oder mehreren Prozessor(en) 2302 sein. In mindestens einer Ausführungsform kann das System 2300 beispielsweise einen externen Speicher-Controller 2316 und einen Plattform-Controller-Hub 2330 enthalten, der als Speicher-Controller-Hub und Peripherie-Controller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 2302 in Verbindung steht.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 615 in den Grafikprozessor 2300 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere ALUs verwenden, die im Grafikprozessor 2312 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2300 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
24 ist ein Blockdiagramm eines Prozessors 2400 mit einem oder mehreren Prozessorkernen 2402A-2402N, einem integrierten Speichercontroller 2414 und einem integrierten Grafikprozessor 2408, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2402N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2406.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, umfassen, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Bus-Controller-Einheiten 2416 und einen Systemagenten-Kern 2410 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bus-Controller-Einheiten 2416 einen Satz von Peripherie-Bussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagentenkern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2410 einen oder mehrere integrierte Speicher-Controller 2414, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform umfassen einer oder mehrere der Prozessorkerne 2402A-2402N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2410 Komponenten zum Koordinieren und Betreiben der Kerne 2402A-2402N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuerungseinheit (PCU) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 umfasst.
In mindestens einer Ausführungsform enthält der Prozessor 2400 zusätzlich den Grafikprozessor 2408 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform koppelt der Grafikprozessor 2408 mit gemeinsam genutzten Cache-Einheiten 2406 und dem Systemagenten-Kern 2410, einschließlich eines oder mehrerer integrierter Speicher-Controller 2414. In mindestens einer Ausführungsform enthält der Systemagenten-Kern 2410 auch einen Anzeige-Controller 2411, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann der Anzeige-Controller 2411 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2408 gekoppelt ist, oder kann in den Grafikprozessor 2408 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2412 verwendet, um interne Komponenten des Prozessors 2400 zu verbinden. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, wie z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine E/A-Verbindung 2413 mit der Ringverbindung 2412 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 2413 mindestens eine von mehreren Arten von E/A-Verbindungen dar, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, z.B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2402A-2402N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-2402N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 615 in den Prozessor 2400 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in den Grafikkernen 2402A-2402N oder in anderen Komponenten in 24 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2400 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
25 ist ein Blockdiagramm von Hardwarelogik eines Grafikprozessorkerns 2500, gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der manchmal auch als Kern- bzw. Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 beispielhaft für ein Grafikkern-Slice, und kann ein Grafikprozessor, wie hierin beschrieben, mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen festen Funktionsblock 2530 enthalten, der mit mehreren Sub-Kernen 2501 A-2501 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Mehrzweck- und fester Funktionslogik enthalten.
In mindestens einer Ausführungsform umfasst der Festfunktionsblock 2530 eine Geometrie/Festfunktions-Pipeline 2536, die von allen Sub-Kernen im Grafikprozessor 2500 gemeinsam genutzt werden kann, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform umfasst die Geometrie-/Festfunktionspipeline 2536 eine 3D-Festfunktionspipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Versender sowie einen Unified-Return-Puffer-Verwalter, der Unified-Return-Puffer verwaltet.
In mindestens einer festen Ausführungsform umfasst der Funktionsblock 2530 auch eine Grafik-SoC-Schnittstelle 2537, einen Grafik-Mikrocontroller 2538 und eine Medien-Pipeline 2539. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 2537 eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2538 ein programmierbarer Subprozessor, der so konfiguriert sein kann, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medien-Pipeline 2539 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachbearbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Sub-Kerne 2501-2501 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 dem Grafikkern 2500 die Kommunikation mit Mehrzweck-Anwendungsprozessor-kernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch die Kommunikation mit Geräten mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung und/oder implementiert globale Speicheratomare, die von Grafikkern 2500 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Energieverwaltungssteuerungen für den Grafikkern 2500 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2500 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Versender, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2539 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktionspipeline (z.B. Geometrie- und Festfunktionspipeline 2536, Geometrie- und Festfunktionspipeline 2514), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) in den Sub-Kernen 2501A-2501F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoCs mit Grafikkern 2500 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als Nächstes auszuführen ist, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen vorhandener Arbeitslasten, die auf einer Engine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2500 erleichtern, indem er dem Grafikkern 2500 die Möglichkeit bietet, unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System Register innerhalb des Grafikkerns 2500 über Stromsparzustandsübergänge zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die dargestellten Sub-Kerne 2501 A-2501F aufweisen, bis hin zu N modularen Sub-Kernen. Für jeden Satz von N Sub-Kernen kann der Grafikkern 2500 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten und/oder Cache-Speicher 2512, eine Geometrie-/ Festfunktionspipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge umfassen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikations-logik) umfassen, die von allen N Sub-Kernen innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte und/oder Cache-Speicher 2512 ein Cache der letzten Ebene für die N Sub-Kerne 2501A-2501F innerhalb des Grafikkerns 2500 sein und kann auch als gemeinsam genutzter Speicher angeordnet sind, auf den mehrere Sub-Kernen zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2514 anstelle der Geometrie-/Festfunktionspipeline 2536 innerhalb des Festfunktionsblocks 2530 enthalten sein und kann gleiche oder ähnliche Logikeinheiten umfassen.
In mindestens einer Ausführungsform enthält der Grafikkern 2500 zusätzliche Festfunktionslogik 2516, die verschiedene Festfunktions-Beschleunigungslogik zur Verwendung durch den Grafikkern 2500 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometrie-Pipeline für die Verwendung in positionsabhängigem Shading. Bei positionsabhängigem Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2516, 2536, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version der vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen festen Funktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline das Positionsattribut der Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering der Pixel in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann die Cull-Pipeline (die in diesem Fall als Replay-Pipeline bezeichnet werden kann) die Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen und nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 auch eine Logik zur Beschleunigung des maschinellen Lernens enthalten, z.B. eine Festfunktionslogik zur Matrixmultiplikation, für Implementierungen, die Optimierungen für das Training oder die Inferenzierung des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafik-Sub-Kern 2501A-2501F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafik-Pipeline-, Medien-Pipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform umfassen die Grafik-Subkerne 2501A-2501 F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, Thread-Versende- und Inter-Thread-Kommunikationslogik (TD/IC) 2503A-2503F, einen 3D-Sampler bzw. Abtaster (z.B. Textur) 2505A-2505F, einen Media-Sampler 2506A-2506F, einen Shader-Prozessor 2507A-2507F und einen gemeinsamen lokalen Speicher (SLM) 2508A-2508F. Die EU-Arrays 2502A-2502F, 2504A-2504F enthalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechenshaderprogrammen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Sub-Kerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Sub-Kerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2505A-2505F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2506A-2506F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2501A-2501F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Sub-Kerne 2501A-2501 F ausgeführt werden, den gemeinsamen lokalen Speicher 2508A-2508F in jedem Sub-Kern nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Pool von On-Chip-Speicher nutzen können.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 615 in den Grafikprozessor 2510 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, im Grafik-Mikrocontroller 2538, in der Geometrie- und Festfunktionspipeline 2514 und 2536 oder in einer anderen Logik in 24 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 6A oder 6B durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2500 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
26A-26B veranschaulichen die Thread-Ausführungslogik 2600 einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform. 26A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2600 verwendet wird. 26B veranschaulicht beispielhafte interne Details einer Ausführungseinheit, gemäß mindestens einer Ausführungsform.
Wie in 26A dargestellt, umfasst die Thread-Ausführungslogik 2600 in mindestens einer Ausführungsform einen Shader-Prozessor 2602, einen Thread-Versender 2604, einen Befehls-Cache 2606, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 2608A-2608N, einen oder mehrere Abtaster bzw. Sampler 2610, einen Daten-Cache 2612 und einen Datenport 2614. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem es eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 2608A, 2608B, 2608C, 2608D bis 2608N-1 und 2608N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die mit jeder Ausführungseinheit verbunden ist. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 2600 eine oder mehrere Verbindungen zum Speicher, z.B. zum Systemspeicher oder zum Cache-Speicher, über einen oder mehrere der folgenden Elemente: Befehlscache 2606, Datenport 2614, Sampler 2610 und Ausführungseinheiten 2608A-2608N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 2608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 2608A-2608N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu umfassen.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2608A-2608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2602 verschiedene Shader-Programme verarbeiten und Ausführungs-Threads, die den Shader-Programmen zugeordnet sind, über einen Thread-Versender 2604 verteilen. In mindestens einer Ausführungsform enthält der Thread-Versender 2604 eine Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2608A-2608N. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Versender 2604 auch Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N einen Befehlssatz, der native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle enthält, sodass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrie-Programme, Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z.B. Compute- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2608A-2608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) enthalten, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und ermöglicht der Multi-Thread-Betrieb eine effiziente Ausführungsumgebung trotz höherer Latenz bei Speicherzugriffen. In mindestens einer Ausführungsform hat jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Pipelines pro Takt, die Integer-, Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 2608A-2608N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder eine der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2608A-2608N auf Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl der Kanäle für einen Befehl. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform enthält ein Befehlssatz der Ausführungseinheit SIMD-Befehle. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und verarbeitet die Ausführungseinheit verschiedene Elemente basierend auf der Datengröße der Elemente. Beispielsweise werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und bearbeitet eine Ausführungseinheit einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2609A-2609N zusammengefasst sein, die eine gemeinsame Thread-Steuerungslogik (2607A-2607N) für die fusionierten EUs aufweist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe fusioniert sein. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform umfasst jede fusionierte Grafikausführungseinheit 2609A-2609N mindestens zwei Ausführungseinheiten. Zum Beispiel enthält in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 2609A eine erste EU 2608A, eine zweite EU 2608B und eine Thread-Steuerlogik 2607A, die der ersten EU 2608A und der zweiten EU 2608B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2607A Threads, die auf der fusionierten Grafikausführungseinheit 2609A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2609A-2609N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Befehlscaches (z.B. 2606) in der Thread-Ausführungslogik 2600 enthalten, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 2612) enthalten, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 2610 enthalten, um Textursampling für 3D-Operationen und Mediensampling für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform umfasst der Sampler 2610 eine spezielle Textur- oder Mediensampling-Funktionalität, um Textur- oder Mediendaten während eines Sampling-Prozesses zu verarbeiten, bevor die gesampelten Daten an eine Ausführungseinheit geliefert werden.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2600 über die Thread-Spawning- und Versende-Logik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2602 aufgerufen, um weitere Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertexattribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2602 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform verteilt der Shader-Prozessor 2602 zur Ausführung eines Shader-Programms Threads über den Thread-Versender 2604 an eine Ausführungseinheit (z.B. 2608A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2602 die Texturabtastlogik im Abtaster 2610, um auf Texturdaten in den im Speicher gespeicherten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt ein Datenport 2614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2600 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform umfasst der Datenport 2614 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 2612) oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zu cachen.
Wie in 26B dargestellt, kann eine Grafikausführungseinheit 2608 in mindestens einer Ausführungsform eine Befehlsabrufeinheit 2637, ein allgemeines Registerdateiarray (GRF) 2624, ein architektonisches Registerdateiarray (ARF) 2626, einen Thread-Arbiter 2622, eine Sendeeinheit 2630, eine Verzweigungseinheit 2632, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2634 und in mindestens einer Ausführungsform einen Satz dedizierter Ganzzahl-SIMD-ALUs 2635 enthalten. In mindestens einer Ausführungsform enthalten GRF 2624 und ARF 2626 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 2608 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in der ARF 2626 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2624 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungsstatus jedes Threads, einschließlich der Befehlszeiger für jeden Thread, in Thread-spezifischen Registern im ARF 2626 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 2608 eine Architektur, die eine Kombination aus Simultaneous Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform hat die Architektur eine modulare Konfiguration, die zur Entwurfszeit auf der Grundlage einer Sollanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2608 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Arbiter 2622 des Threads der Grafikausführungseinheit 2608 Anweisungen an eine der Sendeeinheiten 2630, Verzweigungseinheiten 2642 oder SIMD-FPU(s) 2634 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb des GRF 2624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheitsthread Zugriff auf 4 KByte innerhalb des GRF 2624, obwohl Ausführungsformen nicht so begrenzt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 KByte zugreifen können, kann der GRF 2624 insgesamt 28 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtaster- bzw. Sampler-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Befehle abgewickelt, die von der Message-Passing-Sendeeinheit 2630 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 2632 weitergeleitet, um SIMD-Divergenz und eventuelle Konvergenz zu erleichtern.
In mindestens einer Ausführungsform enthält die Grafikausführungseinheit 2608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2634 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2634 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 2634 bis zu M Anzahl von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen, oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 2635 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit maschinellen Lernberechnungen optimiert sein können.
In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 2608 in einer Gruppierung von Grafiksubkernen (z.B. einem Sub-Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 2608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2608 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 615 in die Ausführungslogik 2600 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 6A oder 6B durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs der Ausführungslogik 2600 konfigurieren, um einen oder mehrere hierin beschriebene Algorithmen maschinellen Lernens, Architekturen neuronaler Netzwerke, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
27 zeigt eine Parallelverarbeitungseinheit („PPU“) 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2700 mit maschinenlesbarem Code konfiguriert, der dann, wenn er von der PPU 2700 ausgeführt wird, die PPU 2700 veranlasst, einige oder alle der in dieser Erfindung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2700 ein Multi-Thread-Prozessor, der auf einem oder mehreren integrierten Schaltkreisen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dafür ausgelegt ist, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsthread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2700 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2700 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigevorrichtung, wie z.B. einer Flüssigkristallanzeigevorrichtung („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 27 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung, das als nicht beschränktes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Erfindung in Betracht gezogen werden, und dahingehend, dass jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2700 so konfiguriert, dass sie High Performance Computing („HPC“), Rechenzentren und Anwendungen maschinellen Lernens beschleunigen. In mindestens einer Ausführungsform ist die PPU 2700 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden, nicht beschränkenden Beispiele: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analyse, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform umfasst die PPU 2700, ohne darauf beschränkt zu sein, eine Eingabe/Ausgabe-Einheit 2706, eine Frontend-Einheit 2710, eine Planer-Einheit 2712, eine Arbeitsverteilungseinheit 2714, einen Hub 2716, eine Querschiene bzw. Crossbar („Xbar“) 2720, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2722. In mindestens einer Ausführungsform ist die PPU 2700 mit einem Host-Prozessor oder anderen PPUs 2700 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Verbindungen“) 2708 verbunden. In mindestens einer Ausführungsform ist die PPU 2700 über einen Interconnect 2702 mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 2704 umfasst. In mindestens einer Ausführungsform umfassen die Speichervorrichtungen 2704, ohne darauf beschränkt zu sein, eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtungen. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit hohem Bandbreitenspeicher („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2708 auf eine drahtbasierte Mehrspur- bzw. Multi-Lane-Kommunikationsverbindung beziehen, die von Systemen zur Skalierung verwendet wird und eine oder mehrere PPUs 2700 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) umfasst, die Cache-Kohärenz zwischen PPUs 2700 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2708 durch den Hub 2716 zu/von anderen Einheiten der PPU 2700 übertragen, wie z.B. einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 27 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 2706 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 27 nicht dargestellt) über den Systembus 2702 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2706 mit dem Host-Prozessor direkt über den Systembus 2702 oder über ein oder mehrere Zwischenvorrichtungen wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2706 über den Systembus 2702 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2700. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 eine Peripheral Component Interconnect Express („PCIe“)-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 2706 Pakete, die über den Systembus 2702 empfangen werden. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so konfiguriert sind, dass sie die PPU 2700 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 2706 decodierte Befehle an verschiedene andere Einheiten der PPU 2700, wie von den Befehlen vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2710 und/oder an den Hub 2716 oder andere Einheiten der PPU 2700, wie eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Leistungsverwaltungseinheit usw., übertragen (in 27 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 2706 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2700 leitet.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einen Puffer, der der PPU 2700 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2700 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf den Puffer in einem Systemspeicher zugreift, der mit dem Systembus 2702 verbunden ist, und zwar über Speicheranforderungen, die von der E/A-Einheit 2706 über den Systembus 2702 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 2700, so dass die Frontend-Einheit 2710 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2700 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2710 mit der Planer-Einheit 2712 gekoppelt, die verschiedene GPCs 2718 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 2712 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene Aufgaben nachverfolgt, die von der Planer-Einheit 2712 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2718 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 2712 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2718.
In mindestens einer Ausführungsform ist die Planer-Einheit 2712 mit der Arbeitsverteilungseinheit 2714 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2718 verteilt. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2714 eine Anzahl geplanter Aufgaben, die von der Planer-Einheit 2712 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2714 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 2718. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2718 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2718 verarbeitet werden, so dass dann, wenn einer der GPCs 2718 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2718 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2718 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2718 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2718 entfernt und in den Pool ausstehender zurückgeführt, während eine andere Aufgabe im Pool ausstehender Aufgaben ausgewählt und für die Ausführung auf dem GPC 2718 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2714 mit einem oder mehreren GPCs 2718 über XBar 2720. In mindestens einer Ausführungsform ist die XBar 2720 ein Verbindungsnetzwerk, das viele Einheiten der PPU 2700 mit anderen Einheiten der PPU 2700 koppelt und so konfiguriert sein kann, dass die Arbeitsverteilungseinheit 2714 mit einem bestimmten GPC 2718 gekoppelt wird. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2700 über den Hub 2716 mit der XBar 2720 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Planer-Einheit 2712 verwaltet und von der Arbeitsverteilungseinheit 2714 an einen der GPCs 2718 weitergeleitet. Der GPC 2718 ist so konfiguriert, dass er eine Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2718 verbraucht, über die XBar 2720 an einen anderen GPC 2718 weitergeleitet oder im Speicher 2704 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2704 über Partitionseinheiten 2722 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2704 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2708 an eine andere PPU 2704 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2700, ohne darauf beschränkt zu sein, eine Anzahl U von Partitionseinheiten 2722, die der Anzahl von separaten und unterschiedlichen Speichervorrichtungen 2704 entspricht, die mit der PPU 2700 verbunden sind. In mindestens einer Ausführungsform wird die Partitionseinheit 2722 weiter unten in Verbindung mit 29 genauer beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2700 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2700 ausgeführt und stellt die PPU 2700 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2700 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2700 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenarbeitende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Aufgaben enthalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 ausführlicher beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungs-prozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um der PPU 2700 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 2700 zum Ableiten oder Vorhersagen von Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) verwendet, das von einem anderen Prozessor oder System oder von der PPU 2700 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 2700 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
28 zeigt einen Universalverarbeitungscluster („GPC“) 2800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2800 der GPC 2718 aus 27. In mindestens einer Ausführungsform umfasst jeder GPC 2800, ohne darauf beschränkt zu sein, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und umfasst jeder GPC 2800, ohne darauf beschränkt zu sein, einen Pipeline-Verwalter 2802, eine Pre-Raster-Operationseinheit („PROP“) 2804, eine Raster-Engine 2808, eine Arbeitsverteilungsquerschiene („WDX“) 2816, eine Speicherverwaltungseinheit („MMU“) 2818, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2806 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 2800 vom Pipeline-Verwalter 2802 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 2802 die Konfiguration eines oder mehrerer DPCs 2806 zur Verarbeitung von Aufgaben, die dem GPC 2800 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2802 mindestens einen des einen oder der mehreren DPCs 2806, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2806 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2814 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 2802 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an geeignete logische Einheiten innerhalb des GPC 2800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion in der PROP 2804 und/oder in der Raster-Engine 2808 weitergeleitet werden können, während andere Pakete an DPCs 2806 zur Verarbeitung durch eine Primitiv-Engine 2812 oder den SM 2814 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2802 mindestens einen der DPCs 2806 zur Implementierung eines neuronalen Netzwerkmodells und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 2804 so konfiguriert, dass sie die von der Raster-Engine 2808 und den DPCs 2806 erzeugten Daten an eine Einheit für Rasteroperationen („ROP“) in der Partitionseinheit 2722 weiterleitet, die oben in Verbindung mit 27 näher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 2804 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt und mehr. In mindestens einer Ausführungsform umfasst die Raster-Engine 2808, ohne darauf beschränkt zu sein, eine Reihe von Hardwareeinheiten mit fester Funktion, die zur Durchführung verschiedener Rasteroperationen konfiguriert sind, und umfasst die Raster-Engine 2808, ohne darauf beschränkt zu sein, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit der durch die Vertices definierten geometrischen Grundstruktur verbunden sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Grundstruktur zu erzeugen; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, wo Fragmente, die mit dem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, wo Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von der Setup-Engine generiert wurden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2808 Fragmente, die von einer geeigneten Einheit verarbeitet werden, z.B. von einem Fragment-Shader, der in dem DPC 2806 implementiert ist.
In mindestens einer Ausführungsform umfasst jeder DPC 2806, der im GPC 2800 enthalten ist, ohne darauf beschränkt zu sein, einen M-Pipe-Controller („MPC“) 2810, eine Primitiv-Engine 2812, einen oder mehrere SMs 2814 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2810 den Betrieb des DPC 2806, indem er die vom Pipeline-Verwalter 2802 empfangenen Pakete an die entsprechenden Einheiten in dem DPC 2806 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 2812 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2814 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2814, ohne darauf beschränkt zu sein, einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 2814 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD („Single-Instruction, Multiple-Data“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. einem Warp) so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2814 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, wodurch Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb von Warp divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread beibehalten, und Threads, die dieselben Anweisungen ausführen, können zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2814 wird nachstehend ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2818 eine Schnittstelle zwischen dem GPC 2800 und der Speicherpartitionseinheit (z.B. der Partitionierungseinheit 2722 in 27) bereit, und sorgt die MMU 2818 für die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. In mindestens einer Ausführungsform bietet die MMU 2818 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem GPC 2800 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 2800 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 2800 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 2800 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
29 veranschaulicht eine Speicherpartitionseinheit 2900 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst die Speicherpartitionseinheit 2900, ohne darauf beschränkt zu sein, eine Raster Operations („ROP“)-Einheit 2902, einen Level Two („L2“)-Cache 2904, eine Speicherschnittstelle 2906 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2906 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 2906, eine Speicherschnittstelle 2906 pro Paar von Partitionseinheiten 2900, wobei jedes Paar von Partitionseinheiten 2900 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, z.B. mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafikkarten mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2906 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform umfasst jeder HBM2-Stapel, ohne darauf beschränkt zu sein, vier Speicherchips und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit umfasst. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschungen reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 2900 einen vereinheitlichten Speicher, um einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopier-Engines bzw. Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und bedient die Speicherpartitionseinheit 2900 dann Seitenfehler, indem sie Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d.h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und ist der Kopiervorgang transparent.
Daten aus dem Speicher 2704 von 27 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2900 abgerufen und im L2-Cache 2904 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2900 umfasst in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, mindestens einen Teil des L2-Cache, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 2814 einen Cache der Ebene 1 („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2814 zugeordnet ist, und Daten aus dem L2-Cache 2904 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2814 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 2904 mit der Speicherschnittstelle 2906 und der XBar 2720 gekoppelt.
Die ROP-Einheit 2902 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z.B. Farbkompression, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 2902 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2808, wobei sie eine Tiefe für eine Abtastposition, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 2808 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine dem Fragment zugeordnete Abtaststelle getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2902 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 2808, wenn das Fragment den Tiefentest für die Abtastposition besteht. Die Anzahl der Partitionseinheiten 2900 kann sich von der Anzahl der GPCs unterscheiden, so dass jede ROP-Einheit 2902 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 2902 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welchen ein von der ROP-Einheit 2902 erzeugtes Ergebnis über die XBar 2720 weitergeleitet wird.
30 veranschaulicht einen Streaming-Multiprozessor („SM“) 3000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3000 der SM 2814 aus 28. In mindestens einer Ausführungsform umfasst der SM 3000, ohne darauf beschränkt zu sein, einen Befehls-Cache 3002; eine oder mehrere Planer-Einheiten 3004; eine Registerdatei 3008; einen oder mehrere Verarbeitungskerne („Kerne“ bzw. „Cores“) 3010; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012; eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3014; ein Verbindungsnetzwerk 3016; einen gemeinsamen Speicher/L1-Cache 3018; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Aufgabe mit einem Shader-Programm verbunden ist, wird die Aufgabe einem der SMs 3000 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 3004 Aufgaben von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die den SM 3000 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 3004 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3004 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) während jedes Taktzyklus versendet.
In mindestens einer Ausführungsform können sich kooperative Gruppen bzw. Cooperative Groups auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Zerlegungen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads bereit: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglicht Cooperative Groups Programmierern, Gruppen von Threads explizit auf Sub-Block- (d.h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und kollektive Operationen wie Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Versende-Einheit 3006 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten sendet, und umfasst die Planer-Einheit 3004, ohne darauf beschränkt zu sein, zwei Versende-Einheiten 3006, die es ermöglichen, dass zwei verschiedene Befehle aus derselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Planer-Einheit 3004 eine einzelne Versende-Einheit 3006 oder zusätzliche Versende-Einheiten 3006.
In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, die Registerdatei 3008, die einen Satz von Registern für Funktionseinheiten des SM 3000 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein bestimmter Teil der Registerdatei 3008 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen verschiedenen Warps aufgeteilt, die vom SM 3000 ausgeführt werden, und stellt die Registerdatei 3008 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, eine Vielzahl von L Verarbeitungskernen 3010. In mindestens einer Ausführungsform umfasst der SM 3000, ohne darauf beschränkt zu sein, eine große Anzahl (z.B. 128 oder mehr) von verschiedenen Verarbeitungskernen 3010. In mindestens einer Ausführungsform umfasst jeder Verarbeitungskern 3010, ohne darauf beschränkt zu sein, eine vollpipelinierte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne darauf beschränkt zu sein, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform umfassen die Verarbeitungskerne 3010, ohne darauf beschränkt zu sein, 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne.
Tensorkerne sind so konfiguriert, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3010 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. die CUDA 9 C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen zur Verfügung, um Tensorkerne von einem CUDA-C++ Programm effizient zu nutzen. In mindestens einer Ausführungsform wird auf CUDA-Ebene bei der Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 ausgegangen, die alle 32 Threads des Warp überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, M SFUs 3012, die spezielle Funktionen ausführen (z.B. Attribut-auswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform umfassen die SFUs 3012, ohne darauf beschränkt zu sein, eine Baumdurchlaufeinheit bzw. Tree Traversal Unit, die zum Traversieren einer hierarchischen Baumdatenstruktur konfiguriert ist. In mindestens einer Ausführungsform umfassen die SFUs 3012, ohne darauf beschränkt zu sein, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so konfiguriert, dass sie Texturkarten bzw. Texture-Maps (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und Texture-Maps abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 3000 ausgeführt werden. In mindestens einer Ausführungsform werden die Texture-Maps im gemeinsamen Speicher/L1-Cache 3018 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z.B. Textur-Maps mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, zwei Textureinheiten.
Jeder SM 3000 umfasst, ohne darauf beschränkt zu sein, N LSUs 3014, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen gemeinsamem Speicher/L1-Cache 3018 und Registerdatei 3008 implementieren. Jeder SM 3000 umfasst, ohne darauf beschränkt zu sein, ein Verbindungsnetzwerk 3016, das in mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsamen Speicher/L1-Cache 3018 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3016 eine Querschiene, die so konfiguriert sein kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3008 verbindet und LSUs 3014 mit der Registerdatei 3008 und Speicherplätzen im gemeinsamen Speicher/L1-Cache 3018 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und die Kommunikation zwischen dem SM 3000 und der Primitiv-Engine und zwischen Threads in dem SM 3000 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3018, ohne darauf beschränkt zu sein, 128 KB Speicherkapazität und befindet sich im Pfad vom SM 3000 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 zum Zwischenspeichern bzw. Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3018, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
Die Kombination von Daten-Cache und Shared-Memory-Funktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist für diese nutzbar, z.B. wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018 kann der gemeinsam genutzte Speicher/L1-Cache 3018 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglichen. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In der Konfiguration für universelle parallele Berechnungen weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3000 zur Ausführung des Programms und zur Durchführung von Berechnungen, gemeinsamer Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und LSU 3014 zum Lesen und Schreiben des globalen Speichers durch gemeinsamen Speicher/L1-Cache 3018 und Speicherpartitionseinheit verwendet wird. In mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Planer-Einheit 3004 verwenden kann, um neue Arbeit auf den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einem Head Mounted Display, einem elektronischen Handheld-Gerät usw. enthalten oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen enthält. Eine Grafikkarte kann so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden sein kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem SM 3000 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3000 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder vom SM 3000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der SM 3000 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1004 und/oder im Sekundärspeicher gespeichert. Computerprogramme ermöglichen dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, dem System 1000, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 1004, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges geeignetes Speichersystem beziehen, wie z.B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital Versatile Disk („DVD“)-Laufwerk, ein Aufzeichnungsgerät, einen Universal Serial Bus („USB“)-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit der CPU 1002, dem Parallelverarbeitungssystem 1012, einem integrierten Schaltkreis, der mindestens einen Teil der Fähigkeiten sowohl der CPU 1002 als auch des Parallelverarbeitungssystems 1012 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die so konzipiert sind, dass sie als Einheit arbeiten und verkauft werden, um verwandte Funktionen auszuführen usw.) und einer beliebigen geeigneten Kombination integrierter Schaltkreise realisiert.
In mindestens einer Ausführungsform sind die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem, das für Unterhaltungszwecke bestimmt ist, einem anwendungsspezifischen System und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 1000 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. eines drahtlosen, handgehaltenen Geräts), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, eines Head-Mounted-Displays, eines handgehaltenen elektronischen Geräts, eines Mobiltelefongeräts, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder einer anderen Art von Logik annehmen.
In mindestens einer Ausführungsform umfasst das Parallelverarbeitungssystem 1012, ohne darauf beschränkt zu sein, eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1014 und zugehörige Speicher 1016. In mindestens einer Ausführungsform sind die PPUs 1014 über eine Zwischenverbindung 1018 und einen Schalter 1020 oder Multiplexer mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1012 Rechenaufgaben auf die PPUs 1014, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist über einige oder alle PPUs 1014 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Verwendung von lokalem Speicher und Registern, die in einer PPU 1014 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1014 durch die Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 1014 ausgeführt) einen bestimmten Punkt der Ausführung von Code erreichen müssen, bevor sie fortfahren.
VIRTUALISIERTE RECHENPLATTFORM
Es werden Ausführungsformen offengelegt, die sich auf eine virtualisierte Datenverarbeitungsplattform für fortgeschrittene Datenverarbeitung, wie z. B. Bildinferenzierung und Bildverarbeitung, beziehen. Mit Bezug auf 31 ist dort ein beispielhaftes Datenflussdiagramm für einen Prozess 3100 zum Erzeugen und Bereitstellen einer Bildverarbeitungs- und Inferenzpipeline veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3100 zur Verwendung mit Bildverarbeitungsgeräten, Verarbeitungsgeräten, Genomikgeräten, Gensequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen in einer oder mehreren Einrichtungen 3102, wie z.B. medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw., eingesetzt werden. In mindestens einer Ausführungsform kann der Prozess 3100 eingesetzt werden, um genomische Analysen und Inferenzierung auf Sequenzierungsdaten durchzuführen. Beispiele für genomische Analysen, die mit den hierin beschriebenen Systemen und Prozessen durchgeführt werden können, umfassen, ohne darauf beschränkt zu sein, Variantenaufruf, Mutationsdetektion und Quantifizierung der Genexpression. Der Prozess 3100 kann innerhalb eines Trainingssystems 3104 und/oder eines Einsatzsystems 3106 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen für maschinelles Lernen (z.B. neuronale Netzwerke, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3106 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Computerumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3102 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine optimierte Plattform für die Auswahl, Anpassung und Implementierung virtueller Instrumente zur Verwendung mit bildgebenden Geräten (z.B. MRI, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsgeräten in der Einrichtung 3102 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zur Durchführung einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten umfassen, die von Bildgebungsgeräten, Sequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z.B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3106 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in erweiterten Verarbeitungs- und Inferenzpipelines verwendet werden, Modelle maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle maschinellen Lernens in der Einrichtung 3102 unter Verwendung von Daten 3108 (z.B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3102 generiert (und auf einem oder mehreren PACS (Picture Archiving and Communication System)-Servern in der Einrichtung 3102 gespeichert) wurden, können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3108 aus einer anderen Einrichtung (z.B. einem anderen Krankenhaus, Labor, einer Klinik usw.) trainiert werden, oder einer Kombination davon. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Erzeugen funktionierender, einsatzfähiger Modelle maschinellen Lernens für das Einsatzsystem 3106 bereitzustellen.
In mindestens einer Ausführungsform kann die Modellregistrierung 3124 durch einen Objektspeicher unterstützt sein, der Versionierung und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann auf den Objektspeicher z.B. über eine kompatible Anwendungsprogrammierschnittstelle (API) innerhalb einer Cloud-Plattform zugegriffen werden (z.B. Cloud 3226 von 32). In mindestens einer Ausführungsform können Modelle maschinellen Lernens innerhalb der Modellregistrierung 3124 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Methoden bereitstellen, die es Benutzern mit entsprechenden Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu verknüpfen, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ihr eigenes Modell maschinellen Lernens trainiert oder ein bestehendes Modell maschinellen Lernens hat, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3108, die von Bildgebungsgeräten, Sequenzierungsgeräten und/oder anderen Gerätetypen erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3108 die Klgestützte Annotation 3110 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3108 entsprechen und als Basisdaten für ein Modell maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 ein oder mehrere Modelle maschinellen Lernens (z.B. neuronale Faltungsnetzwerke (CNNs)) enthalten, die trainiert werden können, um Annotationen zu erzeugen, die bestimmten Arten von Bilddaten 3108 (z.B. von bestimmten Geräten) und/oder bestimmten Arten von Anomalien in Bilddaten 3108 entsprechen. In mindestens einer Ausführungsform können die KI-unterstützten Annotationen 3110 dann direkt verwendet oder mit einem Annotationstool (z.B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Grundwahrheits- bzw. Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen gelabelte bzw. beschriftete Klinikdaten 3112 (z.B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Grundwahrheitsdaten für das Training eines Modells maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können KI-gestützte Anmerkungen 3110, beschriftete Klinikdaten 3112 oder eine Kombination davon als Grundwahrheitsdaten für das Training eines Modells maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als Ausgabemodell 3116 bezeichnet und vom Einsatzsystem 3106, wie hierin beschrieben, verwendet werden.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario umfassen, in dem die Einrichtung 3102 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, aber die Einrichtung 3102 verfügt möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens (oder verfügt möglicherweise nicht über ein Modell, das für diese Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell maschinellen Lernens aus einer Modellregistrierung 3124 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierung 3124 Modelle für maschinelles Lernen enthalten, die für die Durchführung einer Vielzahl verschiedener Schlussfolgerungsaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens in der Modellregistrierung 3124 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3102 (z.B. Einrichtungen, die sich an einem anderen Ort befinden) trainiert worden sein. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens auf Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training, wenn es auf Bildgebungsdaten von einem bestimmten Ort trainiert wird, an diesem Ort stattfinden oder zumindest in einer Weise, die die Vertraulichkeit der Bildgebungsdaten schützt oder die Übertragung von Bildgebungsdaten außerhalb des Orts einschränkt (z.B. zur Einhaltung von HIPAA-Bestimmungen, Datenschutzbestimmungen usw.). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3124 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell maschinellen Lernens dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und kann ein neu trainiertes oder aktualisiertes Modell in der Modellregistrierung 3124 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell maschinellen Lernens aus der Modellregistrierung 3124 ausgewählt - und als Ausgabemodell 3116 bezeichnet - werden und im Einsatzsystem 3106 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, aber die Einrichtung 3102 verfügt möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens (oder verfügt möglicherweise nicht über ein Modell, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein aus dem Modellregister 3124 ausgewähltes Modell maschinellen Lernens aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit von Trainingsdaten, die zum Trainieren eines Modells maschinellen Lernens verwendet werden, der Vielfalt von Anomalien in den Trainingsdaten und/oder anderen Problemen mit den Trainingsdaten nicht für die in der Einrichtung 3102 erzeugten Bildgebungsdaten 3108 feinabgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3108 entsprechen, die als Grundwahrheitsdaten für das Neutrainieren oder Aktualisieren eines Modells maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3112 (z.B. Anmerkungen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Basisdaten für das Training eines Modells maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines Modells maschinellen Lernens als Modelltraining 3114 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3114 - z.B. Klunterstützte Anmerkungen 3110, beschriftete Klinikdaten 3112 oder eine Kombination davon - als Grundwahrheitsdaten für das Neutraining oder die Aktualisierung eines Modells maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als ein Ausgabemodell 3116 bezeichnet und vom Einsatzsystem 3106, wie hierin beschrieben, verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Software 3118, Dienste 3120, Hardware 3122 und/oder andere Komponenten, Merkmale und Funktionen enthalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 einen Software-„Stack“ enthalten, so dass die Software 3118 auf den Diensten 3120 aufgebaut sein kann und die Dienste 3120 verwenden kann, um einige oder alle Verarbeitungsaufgaben auszuführen, und können die Dienste 3120 und die Software 3118 auf der Hardware 3122 aufgebaut sein und die Hardware 3122 verwenden, um Verarbeitungs-, Speicher- und/oder andere Berechnungsaufgaben des Einsatzsystems 3106 auszuführen. In mindestens einer Ausführungsform kann die Software 3118 eine beliebige Anzahl von verschiedenen Containern enthalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzpipeline durchführen (z.B. Inferenz, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsgerät (z.B. CT, MRI, Röntgen, Ultraschall, Sonografie, Echokardiografie usw.), Sequenzierungsgerät, Radiologiegerät, Genomikgerät usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf die von einem Gerät erzeugten Bildgebungsdaten 3108 (oder andere Datentypen, wie die hierin beschriebenen) durchführen können. In mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzpipeline basierend auf der Auswahl verschiedener Container definiert sein, die für die Verarbeitung von Bilddaten 3108 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3102 nach der Verarbeitung durch eine Pipeline empfangen und konfigurieren (z.B., um Ausgaben zurück in einen verwendbaren Datentyp zu konvertieren, z.B. DICOM (Digital Imaging and Communications in Medicine)-Daten, RIS (Radiology Information System)-Daten, CIS (Clinical Information System)-Daten, RPC (Remote Procedure Call)-Daten, Daten, die im Wesentlichen mit einer REST (Representation State Transfer)-Schnittstelle konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3102). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3118 (die z.B. eine Pipeline bilden) als ein virtuelles Instrument bezeichnet werden (wie hierin ausführlicher beschrieben), und kann ein virtuelles Instrument Dienste 3120 und Hardware 3122 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z.B. Bildgebungsdaten 3108) in einem DICOM-, RIS-, CIS-, RESTkonformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Inferenzierungsanforderung (z.B. eine Anforderung von einem Benutzer des Einsatzsystems 3106, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen darstellen, die von einem oder mehreren Bildgebungsgeräten, Sequenzierungsgeräten, Radiologiegeräten, Genomikgeräten und/oder anderen Gerätetypen erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe von einer oder mehreren Inferenzierungsaufgaben oder anderen Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z.B. als Antwort auf eine Inferenzierungsanforderung). In mindestens einer Ausführungsform können Inferenzierungsaufgaben von einem oder mehreren Modelle maschinellen Lernens durchgeführt werden, wie z.B. von trainierten oder eingesetzten neuronalen Netzwerken, die Ausgabemodelle 3116 des Trainingssystems 3104 enthalten können.
In mindestens einer Ausführungsform können Aufgaben der Datenverarbeitungspipeline in einem oder mehreren Containern gekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die in der Lage ist, Modelle für maschinelles Lernen zu referenzieren. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z.B. zugangsbeschränkten) Bereich einer Container-Registry (hierin ausführlicher beschrieben) veröffentlicht sein, und können trainierte oder eingesetzte Modelle in der Modell-Registry 3124 gespeichert und mit einer oder mehreren Anwendungen verknüpft sein. In mindestens einer Ausführungsform können Bilder von Anwendungen (z.B. Container-Images) in einer Container-Registry verfügbar sein, und sobald sie von einem Benutzer aus einer Container-Registry für den Einsatz in einer Pipeline ausgewählt wurden, kann ein Image verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z.B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z.B. in Form von Containern) zur Durchführung von Bildverarbeitung und/oder Inferenzierung auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Softwareentwicklungskits (SDK) durchgeführt werden, das mit einem System verbunden ist (z.B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z.B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK getestet werden, das mindestens einige der Dienste 3120 als System unterstützen kann (z.B. das System 3200 von 32). In mindestens einer Ausführungsform kann ein Entwickler aufgrund der Tatsache, dass DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, für die Verwaltung (z.B. das Festlegen von Konstrukten, den Einbau von Vorverarbeitungen in eine Anwendung usw.) der Extraktion und Aufbereitung der eingehenden DICOM-Daten verantwortlich sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie von System 3200 validiert wurde (z.B. hinsichtlich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Container-Registry zur Auswahl und/oder Implementierung durch einen Benutzer (z.B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z.B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container über ein Netzwerk für den Zugriff und die Verwendung durch Benutzer eines Systems freigeben (z.B. das System 3200 von 32). In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Container-Registry gespeichert sein, und können zugehörige Modelle für maschinelles Lernen in der Modell-Registry 3124 gespeichert sein. In mindestens einer Ausführungsform kann eine anfragende Entität (z.B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenzierungs- oder Bildverarbeitungsanforderung stellt - eine Container-Registry und/oder Modell-Registry 3124 nach einer Anwendung, einem Container, einem Datensatz, einem Modell maschinellen Lernens usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung übermitteln. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen zugehörige Patientendaten) enthalten, die zur Durchführung einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder Modelle maschinellen Lernens enthalten, die bei der Verarbeitung einer Anforderung auszuführen sind. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3106 (z. B. eine Cloud) weitergeleitet werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3106 die Referenzierung ausgewählter Elemente (z.B. Anwendungen, Container, Modelle usw.) aus einer Container-Registry und/oder Model-Registry 3124 umfassen. In mindestens einer Ausführungsform können die Ergebnisse, sobald sie von einer Pipeline erzeugt wurden, an einen Benutzer als Referenz zurückgegeben werden (z.B. zur Anzeige in einer Anzeigeanwendungssuite, die auf einer lokalen, lokalen Workstation oder einem Terminal ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline erhalten, die eine beliebige Anzahl von Anwendungen und/oder Containern enthält, wobei die Ergebnisse die Erkennung von Anomalien in Röntgenbildern, CT-Scans, MRTs usw. umfassen können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines Dienste 3120 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3120 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können die Dienste 3120 Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3118 gemeinsam ist, so dass die Funktionalität zu einem Dienst abstrahiert werden kann, der von Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die von den Diensten 3120 bereitgestellte Funktionalität dynamisch und effizienter ablaufen und gleichzeitig gut skalieren, indem sie Anwendungen die parallele Verarbeitung von Daten ermöglicht (z.B. unter Verwendung einer Parallelrechenplattform 3230 (32)). In mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3120 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3120 verfügen, sondern kann der Dienst 3120 zwischen und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzierungs-Server oder eine Inferenzierungs-Engine umfassen, die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden können, als nicht beschränkende Beispiele. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der Funktionen zum Trainieren und/oder Umlernen von Modellen maschinellen Lernens bereitstellt. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der GPU-beschleunigte Daten (z.B. DICOM, RIS, CIS, REST-konforme Daten, RPC, Rohdaten usw.) extrahieren, in der Größe verändern, skalieren und/oder andere Erweiterungen vornehmen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bildwiedergabeeffekte hinzufügt - z.B. Raytracing, Rasterung, Entrauschung, Schärfung usw. - um zweidimensionalen (2D) und/oder dreidimensionalen (3D) Modellen mehr Realismus zu verleihen. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzierung, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3120 einen KI-Dienst (z.B. einen Inferenzierungsdienst) enthält, können ein oder mehrere Modelle maschinellen Lernens, die mit einer Anwendung zur Erkennung von Anomalien (z.B. Tumoren, Wachstumsanomalien, Narbenbildung usw.) verbunden sind, ausgeführt werden, indem ein Inferenzierungsdienst (z.B. ein Inferenzierungsserver) aufgerufen wird (z.B. als API-Aufruf), um ein oder mehrere Modelle maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung durchzuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle maschinellen Lernens für Segmentierungsaufgaben enthält, kann eine Anwendung einen Inferenzierungsdienst aufrufen, um Modelle maschinellen Lernens auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann die Software 3118, die eine erweiterte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung enthält, rationalisiert werden, da jede Anwendung denselben Inferenzierungsdienst aufrufen kann, um eine oder mehrere Inferenzierungsaufgaben durchzuführen.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs, CPUs, Grafikkarten, ein KI/Deep-Learning-System (z.B. einen KI-Supercomputer wie NVIDIAs DGX), eine Cloud-Plattform oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können verschiedene Arten von Hardware 3122 verwendet werden, um effiziente, zweckmäßige Unterstützung für Software 3118 und Dienste 3120 im Einsatzsystem 3106 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die Verarbeitung lokal (z.B. in der Einrichtung 3102), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3106 implementiert sein, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkt-Erkennung (z.B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsgeräte, Genomikgeräte, Sequenzierungsgeräte und/oder andere Gerätetypen vor Ort umfassen, die GPUs nutzen können, um Bildgebungsdaten zu erzeugen, die die Anatomie eines Probanden darstellen. In mindestens einer Ausführungsform können die Software 3118 und/oder die Dienste 3120 für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder High-Performance-Computing optimiert sein, als nicht beschränkende Beispiele. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 3106 und/oder des Trainingssystems 3104 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnern mit GPU-optimierter Software (z.B. Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können die Rechenzentren mit den Bestimmungen des HIPAA konform sein, so dass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten im Hinblick auf den Datenschutz von Patientendaten sicher gehandhabt wird. In mindestens einer Ausführungsform kann die Hardware 3122 eine beliebige Anzahl von GPUs umfassen, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, herangezogen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner eine GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Aufgaben, maschinellen Lernaufgaben oder anderen Berechnungsaufgaben umfassen. In mindestens einer Ausführungsform kann die Cloud-Plattform (z.B. NVIDIAs NGC) unter Verwendung eines oder mehrerer KI/Deep-Learning-Supercomputer und/oder GPU-optimierter Software (z.B. wie auf NVIDIAs DGX-Systemen) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder ein Orchestrierungssystem (z.B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
32 ist ein Systemdiagramm für ein Beispielsystem 3200 zum Erzeugen und Bereitstellen einer Bildverarbeitungseinsatzpipeline, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 verwendet werden, um den Prozess 3100 von 31 und/oder andere Prozesse, einschließlich erweiterter Verarbeitungs- und Inferenzierungs-Pipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3200 ein Trainingssystem 3104 und ein Einsatzsystem 3106 umfassen. In mindestens einer Ausführungsform können das Schulungssystem 3104 und das Einsatzsystem 3106 unter Verwendung von Software 3118, Diensten 3120 und/oder Hardware 3122, wie hierin beschrieben, implementiert sein.
In mindestens einer Ausführungsform kann das System 3200 (z.B. das Schulungssystem 3104 und/oder das Einsatzsystem 3106) in einer Cloud-Computing-Umgebung implementiert sein (z.B. unter Verwendung der Cloud 3226). In mindestens einer Ausführungsform kann das System 3200 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als eine Kombination von sowohl Cloud- als auch lokalen Rechenressourcen implementiert sein. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3200 getrennt oder nicht verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3226 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token enthalten, die von einem Authentifizierungsdienst (z.B. AuthN, AuthZ, Gluecon usw.) signiert sein und eine entsprechende Autorisierung tragen können. In mindestens einer Ausführungsform können APIs virtueller Instrumente (hierin beschrieben) oder andere Instanziierungen des Systems 3200 auf einen Satz öffentlicher IPs beschränkt sein, die für die Interaktion überprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3200 unter Verwendung einer Vielzahl verschiedener Netzwerktypen, einschließlich, aber nicht beschränkt auf, lokale Netzwerke (LANs) und/oder Weitverkehrsnetzwerke (WANs), über verdrahtete und/oder drahtlose Kommunikationsprotokolle miteinander und untereinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3200 (z.B. zum Senden von Ableitungsanforderungen, zum Empfangen von Ergebnissen von Ableitungsanforderungen usw.) über Datenbus(e), drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z.B. Ethernet) usw. erfolgen.
In mindestens einer Ausführungsform kann das Trainingssystem 3104 Trainingspipelines 3204 ausführen, ähnlich denen, die hierin in Bezug auf 31 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle maschinellen Lernens in Einsatzpipelines 3210 durch das Einsatzsystem 3106 zu verwenden sind, können die Trainingspipelines 3204 verwendet werden, um ein oder mehrere (z.B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere der vortrainierten Modelle 3206 zu implementieren (z.B. ohne die Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainings-Pipelines 3204 Ausgabemodell(e) 3116 erzeugt werden. In mindestens einer Ausführungsform können die Trainings-Pipelines 3204 eine beliebige Anzahl von Verarbeitungsschritten umfassen, wie z.B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingabedaten) (z.B., Verwendung des DICOM-Adapters 3202A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle maschinellen Lernens geeignet ist, wie z.B. das Format der Neuroimaging Informatics Technology Initiative (NIfΓI)), KI-unterstützte Annotation 3110, Beschriftung oder Annotation von Bilddaten 3108 zum Erzeugen von beschrifteten Klinikdaten 3112, Modellauswahl aus einer Modellregistrierung, Modelltraining 3114, Training, Neutraining oder Aktualisierung von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für verschiedene Modelle maschinellen Lernens, die vom Einsatzsystem 3106 verwendet werden, verschiedene Trainingspipelines 3204 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell maschinellen Lernens eine Trainingspipeline 3204 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, kann für ein zweites Modell maschinellen Lernens eine Trainingspipeline 3204 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, und kann für ein drittes Modell maschinellen Lernens eine Trainingspipeline 3204 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3104 verwendet werden, je nachdem, was für jedes jeweilige Modell maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können ein oder mehrere Modelle maschinellen Lernens bereits trainiert und einsatzbereit sein, so dass Modelle maschinellen Lernens keine Verarbeitung durch das Trainingssystem 3104 erfahren und durch das Einsatzsystem 3106 implementiert sein können.
In mindestens einer Ausführungsform können das/die Ausgabemodell(e) 3116 und/oder das/die vortrainierte(n) Modell(e) 3206 alle Arten von Modelle maschinellen Lernens umfassen, je nach Implementierung oder Ausführungsform. In mindestens einer Ausführungsform und ohne darauf beschränkt zu sein können die von dem System 3200 verwendeten Modelle maschinellen Lernens Modelle maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Support-Vektor-Maschinen (SVM), Naive Bayes, k-nearest neighbor (Knn), K-Mittelwert-Clustering, Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronalen Netzwerken (z.B., AutoEncoder, Convolutional, Recurrent, Perceptrons, Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine usw.) und/oder andere Arten von Machine-Learning-Modellen sein.
In mindestens einer Ausführungsform können die Trainingspipelines 3204 eine Klgestützte Annotation umfassen, wie hierin in Bezug auf mindestens 35B ausführlicher beschrieben. In mindestens einer Ausführungsform können beschriftete Klinikdaten 3112 (z.B. traditionelle Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen bzw. Labels oder andere Anmerkungen bzw. Annotationen in einem Zeichenprogramm (z.B. einem Anmerkungsprogramm), einem CAD-Programm (Computer Aided Design), einem Labeling- bzw. Beschriftungsprogramm, einer anderen Art von Programm, das zum Erzeugen von Anmerkungen oder Beschriftungen für die Grundwahrheit geeignet ist, erzeugt werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Grundwahrheits- bzw. Ground-Truth-Daten synthetisch erzeugt (z.B. aus Computermodellen oder Renderings), real erzeugt (z.B. aus realen Daten entworfen und erzeugt), maschinell automatisiert (z.B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus den Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen beschriftet (z.B. legt ein Beschriftungsexperte die Position der Beschriftungen fest) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3108 (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden) entsprechende Grundwahrheitsdaten geben, die von dem Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3210 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3204 enthalten ist. In mindestens einer Ausführungsform kann das System 3200 eine mehrschichtige Plattform umfassen, die eine Softwareschicht (z.B. Software 3118) von Diagnoseanwendungen (oder anderen Anwendungstypen) enthalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3200 kommunikativ (z.B. über verschlüsselte Verbindungen) mit PACS-Servernetzwerken einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3200 so konfiguriert sein, dass es auf Daten (z.B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z.B. über einen DICOM-Adapter 3202 oder einen anderen Datentyp-Adapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z.B. das Trainieren von Modellen für maschinelles Lernen, den Einsatz von Modellen für maschinelles Lernen, die Bildverarbeitung, Inferenzierung und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Softwareschicht als eine sichere, verschlüsselte und/oder authentifizierte API implementiert sein, über die Anwendungen oder Container aus einer externen Umgebung (z.B. Einrichtung 3102) aufgerufen werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3120 aufrufen oder ausführen, um Rechen-, KI- oder Visualisierungsaufgaben auszuführen, die mit den jeweiligen Anwendungen verbunden sind, und kann/können die Software 3118 und/oder die Dienste 3120 die Hardware 3122 nutzen, um Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Einsatzpipelines 3210 ausführen. In mindestens einer Ausführungsform können die Einsatzpipelines 3210 eine beliebige Anzahl von Anwendungen enthalten, die sequenziell, nichtsequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungsgeräten, Sequenzierungsgeräten, Genomikgeräten usw. erzeugt werden - einschließlich Klunterstützter Annotation, wie oben beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatzpipeline 3210 für ein einzelnes Gerät als ein virtuelles Instrument für ein Gerät bezeichnet werden (z.B. als ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann es für ein einzelnes Gerät mehr als eine Einsatzpipeline 3210 geben, je nachdem, welche Informationen aus den von einem Gerät erzeugten Daten gewünscht werden. In mindestens einer Ausführungsform kann es eine erste Einsatzpipeline 3210 geben, wenn die Erkennung von Anomalien von einem MRT-Gerät gewünscht wird, und eine zweite Einsatzpipeline 3210, wenn eine Bildverbesserung von der Ausgabe eines MRT-Geräts gewünscht wird.
In mindestens einer Ausführungsform können die für die Einsatzpipelines 3210 verfügbaren Anwendungen alle Anwendungen umfassen, die für die Durchführung von Verarbeitungsaufgaben an Bilddaten oder anderen Daten von Geräten verwendet werden können. In mindestens einer Ausführungsform können verschiedene Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben verantwortlich sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Konstrukte für jede der Anwendungen definieren, so dass die Benutzer des Einsatzsystems 3106 (z.B. medizinische Einrichtungen, Labore, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementierung innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatzpipeline 3210 ausgewählt werden, aber der von einem bildgebenden Gerät erzeugte Datentyp kann sich von einem in einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B (und/oder ein DICOM-Lesegerät) oder ein anderer Datentyp-Adapter oder ein anderes Lesegerät (z.B. RIS, CIS, RESTkonform, RPC, raw usw.) in der Einsatzpipeline 3210 verwendet werden, um Daten in eine Form zu konvertieren, die von einer Anwendung im Einsatzsystem 3106 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentypbibliotheken akkumuliert und vorverarbeitet werden, einschließlich Decodierung, Extraktion und/oder Durchführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und kann ein Vordurchlauf ausgeführt werden, um die gesammelten Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen durchführen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z.B. als einer der Dienste 3120) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen bei herkömmlichen Verarbeitungsansätzen, die auf CPU-Verarbeitung beruhen, eine parallele Rechenplattform 3230 zur GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe enthalten, die die Verwendung eines Modells maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens verwenden oder ein Modell maschinellen Lernens aus der Modellregistrierung 3124 auswählen. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens implementieren oder ein Modell maschinellen Lernens zur Einbeziehung in eine Anwendung zur Durchführung einer Verarbeitungsaufgabe auswählen. In mindestens einer Ausführungsform können Anwendungen auswählbar und anpassbar sein, und wird durch die Definition von Konstrukten von Anwendungen die Bereitstellung und Implementierung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können die Einsatz-Pipelines 3210 durch die Nutzung anderer Funktionen des Systems 3200 - wie Dienste 3120 und Hardware 3122 - noch benutzerfreundlicher sein, eine einfachere Integration ermöglichen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine Benutzerschnittstelle 3214 (z.B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) enthalten, die verwendet werden kann, um Anwendungen zur Aufnahme in die Einsatzpipeline(s) 3210 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 3210 während der Einrichtung und/oder Bereitstellung zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Einsatzsystem 3106 zu interagieren. In mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3104 nicht dargestellt ist, kann die Benutzerschnittstelle 3214 (oder eine andere Benutzerschnittstelle) für die Auswahl von Modellen zur Verwendung im Einsatzsystem 3106, für die Auswahl von Modellen zum Training oder zum erneuten Training in dem Trainingssystem 3104 und/oder für die sonstige Interaktion mit dem Trainingssystem 3104 verwendet werden.
In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 zusätzlich zu einem Anwendungs-Orchestrierungssystem 3228 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Einsatzpipeline(s) 3210 und Diensten 3120 und/oder Hardware 3122 zu verwalten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3120 und/oder von Anwendung oder Dienst zu Hardware 3122 erleichtert. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 in den Diensten 3120 enthalten sein, obwohl er als in der Software 3118 enthalten dargestellt ist, was jedoch nicht beschränkend ist. In mindestens einer Ausführungsform kann das Anwendungs-Orchestrierungssystem 3228 (z.B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem enthalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und Bereitstellung gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Einsatzpipeline(s) 3210 (z.B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z.B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und die Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild bzw. Image davon) individuell entwickelt, modifiziert und bereitgestellt sein (z.B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und bereitstellen, und kann ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und bereitstellen), was die Konzentration und Aufmerksamkeit auf eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers ermöglichen kann, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Verwalter 3212 und das Anwendungs-Orchestrierungssystem 3228 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z.B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungs-Orchestrierungssystem 3228 und/oder der Pipeline-Verwalter 3212 die Kommunikation unter und zwischen den Anwendungen oder Containern sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen oder Container in der/den Einsatzpipeline(s) 3210 dieselben Dienste und Ressourcen gemeinsam nutzen, so dass das Anwendungs-Orchestrierungssystem 3228 die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, ausgleichen und festlegen kann. In mindestens einer Ausführungsform kann ein Planer verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Planer somit verschiedenen Anwendungen Ressourcen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf die Anforderungen und die Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Planer (und/oder eine andere Komponente des Anwendungs-Orchestrierungssystems 3228) die Ressourcenverfügbarkeit und - verteilung auf der Grundlage von Einschränkungen bestimmen, die einem System auferlegt werden (z.B. Benutzereinschränkungen), wie Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z.B. um zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung ausgeführt werden soll) usw.
In mindestens einer Ausführungsform können die von Anwendungen oder Containern im Einsatzsystem 3106 genutzten und gemeinsam genutzten Dienste 3120 Rechendienste 3216, KI-Dienste 3218, Visualisierungsdienste 3220 und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3120 aufrufen (z.B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3216 von Anwendungen genutzt werden, um Supercomputing- oder andere HPC-Aufgaben (High Performance Computing) auszuführen. In mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3216 genutzt werden, um eine parallele Verarbeitung (z.B. unter Verwendung einer parallelen Rechenplattform 3230) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die parallele Rechenplattform 3230 (z.B. CUDA von NVIDIA) General Purpose Computing auf GPUs (GPGPU) ermöglichen (z.B. den GPUs 3222). In mindestens einer Ausführungsform kann eine Softwareschicht der parallelen Rechenplattform 3230 Zugriff auf virtuelle Befehlssätze und parallele Rechenelemente von GPUs für die Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die parallele Rechenplattform 3230 Speicher enthalten, und in einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können IPC (Inter-Process-Communication)-Aufrufe für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der parallelen Rechenplattform 3230 zu verwenden (z.B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können dieselben Daten an derselben Stelle eines Speichers für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z.B. zur selben Zeit, zu verschiedenen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an verschiedene Stellen im Speicher zu verschieben (z.B. eine Lese-/Schreib-Operation). In mindestens einer Ausführungsform können dann, wenn Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Speicherort der Daten gespeichert und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können der Speicherort von Daten und der Speicherort von aktualisierten oder geänderten Daten Teil einer Definition sein, wie eine Nutzlast innerhalb von Containern zu verstehen ist.
In mindestens einer Ausführungsform können die KI-Dienste 3218 genutzt werden, um Inferenzierungsdienste für die Ausführung von Modelle maschinellen Lernens durchzuführen, die mit Anwendungen verbunden sind (z.B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). In mindestens einer Ausführungsform können die KI-Dienste 3218 das KI-System 3224 nutzen, um Modelle maschinellen Lernens (z.B. neuronale Netzwerke, wie CNNs) für Segmentierung, Rekonstruktion, Objekterkennung, Merkmalserkennung, Klassifizierung und/oder andere Inferenzierungsaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 3210 ein oder mehrere Ausgabemodelle 3116 aus dem Trainingssystem 3104 und/oder andere Modelle von Anwendungen verwenden, um Inferenzierung auf Bildgebungsdaten (z.B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für die Inferenzierung unter Verwendung des Anwendungs-Orchestrierungssystems 3228 (z.B. ein Planer) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz umfassen, der höhere Service Level Agreements erreichen kann, z.B. für die Durchführung von Inferenzen bei dringenden Anfragen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität umfassen, der für Anfragen verwendet werden kann, die nicht dringlich sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungs-Orchestrierungssystem 3228 Ressourcen (z.B. Dienste 3120 und/oder Hardware 3122) basierend auf Prioritätspfaden für verschiedene Inferenzierungsaufgaben der KI-Dienste 3218 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher an die KI-Dienste 3218 im System 3200 angebunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als ein Cache (oder ein anderer Speichervorrichtungstyp) fungieren und zur Verarbeitung von Inferenzierungsanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann dann, wenn eine Inferenzierungsanforderung übermittelt wird, eine Anforderung von einem Satz von API-Instanzen des Einsatzsystems 3106 empfangen werden, und können eine oder mehrere Instanzen ausgewählt werden (z.B. für beste Anpassung, für Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, kann ein Modell maschinellen Lernens aus der Modellregistrierung 3124 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, kann ein Validierungsschritt sicherstellen, dass ein geeignetes Modell maschinellen Lernens in einen Cache (z.B. einen gemeinsam genutzten Speicher) geladen wird, und/oder kann eine Kopie eines Modells in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Planer (z.B. des Pipeline-Verwalters 3212) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung nicht bereits läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzierungsserver gestartet werden, wenn noch kein Inferenzierungsserver zur Ausführung eines Modells gestartet ist. Pro Modell kann eine beliebige Anzahl von Inferenzierungsservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzierungsserver geclustert sind, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzierungsserver statisch in entsprechenden, verteilten Servern geladen sein.
In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzierungsservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzierungsservers mit einem Modell (und optional mit mehreren Versionen eines Modells) verknüpft sein. In mindestens einer Ausführungsform kann eine neue Instanz geladen werden, wenn eine Instanz eines Inferenzierungsservers nicht vorhanden ist, wenn eine Anforderung zur Durchführung einer Inferenzierung auf einem Modell empfangen wird. In mindestens einer Ausführungsform kann beim Starten eines Inferenzierungsservers ein Modell an einen Inferenzierungsserver übergeben werden, so dass ein und derselbe Container zur Bedienung verschiedener Modelle verwendet werden kann, solange der Inferenzierungsserver als eine andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzierungsanforderung für eine bestimmte Anwendung empfangen werden, und kann ein Container (z.B. mit einer Instanz eines Inferenzierungsservers) geladen werden (falls nicht bereits geschehen), und kann eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann die Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder eine zusätzliche Vorverarbeitung durchführen (z.B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenzierung vorbereitet sind, die Inferenzierung wie erforderlich an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzigen Inferenzierungsaufruf für ein Bild (z.B. ein Handröntgenbild) umfassen oder eine Inferenzierung für Hunderte von Bildern (z.B. ein Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung die Ergebnisse vor der Fertigstellung zusammenfassen, was, ohne darauf beschränkt zu sein, einen einzelnen Vertrauens- bzw. Konfidenzwert, eine Segmentierung auf Pixelebene, eine Segmentierung auf Voxel-Ebene, die Generierung einer Visualisierung oder die Generierung von Text zur Zusammenfassung der Ergebnisse umfassen kann. In mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen sein. Beispielsweise können einige Modelle eine Echtzeitpriorität (TAT < 1 min) haben, während andere eine niedrigere Priorität haben können (z.B. TAT < 10 min). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfragenden Institution oder Einrichtung aus gemessen werden und können die Zeit für die Durchquerung des Partnernetzwerks sowie die Ausführung auf einem Inferenzierungsdienst umfassen.
In mindestens einer Ausführungsform kann die Übertragung von Anfragen zwischen den Diensten 3120 und den Inferenzierungsanwendungen hinter einem Software Development Kit (SDK) verborgen sein, und kann ein robuster Transport über eine Warteschlange bereitgestellt werden. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine individuelle Anwendungs-/Tenant-ID-Kombination in eine Warteschlange gestellt, und zieht ein SDK eine Anforderung aus einer Warteschlange und gibt eine Anforderung an eine Anwendung weiter. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diese abholt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglicht, Arbeit aufzunehmen, sobald sie verfügbar wird. Die Ergebnisse können über eine Warteschlange zurück übertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, an die die meisten Instanzen einer Anwendung angeschlossen sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, an die eine einzelne Instanz angeschlossen ist, die Aufgaben in der empfangenen Reihenfolge abarbeitet. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPUbeschleunigten Instanz laufen, die in der Cloud 3226 generiert wird, und kann ein Inferenzierungsdienst die Inferenzierung auf einer GPU durchführen.
In mindestens einer Ausführungsform können Visualisierungsdienste 3220 genutzt werden, um Visualisierungen für die Anzeige der Ausgaben von Anwendungen und/oder der Einsatzpipeline(s) 3210 zu erzeugen. In mindestens einer Ausführungsform können GPUs 3222 von Visualisierungsdiensten 3220 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie z.B. Ray-Tracing, von Visualisierungsdiensten 3220 implementiert sein, um Visualisierungen von höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen, ohne darauf beschränkt zu sein, 2D-Bildrenderings, 3D-Volumenrenderings, 3D-Volumenrekonstruktionen, 2D-Tomographieschichten, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. umfassen. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z.B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z.B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3220 einen internen Visualizer, Kinematiken und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z.B. Raytracing, Rasterung, interne Optik usw.) umfassen.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs 3222, ein Kl-System 3224, eine Cloud 3226 und/oder jede andere Hardware umfassen, die zur Ausführung des Trainingssystems 3104 und/oder des Einsatzsystems 3106 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3222 (z.B. NVIDIAs TESLA- und/oder QUADRO-GPUs) eine beliebige Anzahl von GPUs umfassen, die für die Ausführung von Verarbeitungsaufgaben von Rechendiensten 3216, KI-Diensten 3218, Visualisierungsdiensten 3220, anderen Diensten und/oder beliebigen Merkmalen oder Funktionen der Software 3118 verwendet werden können. In Bezug auf die KI-Dienste 3218 können die GPUs 3222 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modelle maschinellen Lernens verwendet werden), zur Nachverarbeitung der Ausgaben von Modelle maschinellen Lernens und/oder zur Durchführung von Inferenzen (z.B. zur Ausführung von Modelle maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3226, das AI-System 3224 und/oder andere Komponenten des Systems 3200 GPUs 3222 verwenden. In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben enthalten. In mindestens einer Ausführungsform kann das KI-System 3224 GPUs verwenden, und kann die Cloud 3226 - oder zumindest ein Teil, der mit Deep Learning oder Inferenzierung beauftragt ist - unter Verwendung eines oder mehrerer KI-Systeme 3224 ausgeführt werden. Obwohl die Hardware 3122 als diskrete Komponenten dargestellt ist, ist dies nicht als Beschränkung zu verstehen, und können alle Komponenten der Hardware 3122 mit anderen Komponenten der Hardware 3122 kombiniert oder von ihnen genutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3224 ein speziell entwickeltes Rechensystem (z.B. einen Supercomputer oder einen HPC) umfassen, das zur Inferenzierung, für Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3224 (z.B. der DGX von NVIDIA) GPU-optimierte Software (z.B. einen Software-Stack) enthalten, die unter Verwendung einer Vielzahl von GPUs 3222 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3224 in der Cloud 3226 (z.B. in einem Rechenzentrum) implementiert sein, um einige oder alle KI-basierten Verarbeitungsaufgaben des Systems 3200 auszuführen.
In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-beschleunigte Infrastruktur (z.B. NGC von NVIDIA) enthalten, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3200 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3226 ein oder mehrere KI-Systeme 3224 zur Ausführung einer oder mehrerer KI-basierter Aufgaben des Systems 3200 enthalten (z.B. als Hardware-Abstraktions- und Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3226 mit einem Anwendungs-Orchestrierungssystem 3228 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und den Diensten 3120 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3226 mit der Ausführung von mindestens einigen der Dienste 3120 des Systems 3200 beauftragt sein, einschließlich der Rechendienste 3216, KI-Dienste 3218 und/oder Visualisierungsdienste 3220, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3226 kleine und große Batch-Inferenzierung durchführen (z.B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte parallele Rechen-API und Plattform 3230 bereitstellen (z.B. NVIDIAs CUDA), ein Anwendungs-Orchestrierungssystem 3228 ausführen (z.B., KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z.B. für Raytracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen) und/oder andere Funktionen für das System 3200 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3226 in dem Bestreben, die Vertraulichkeit der Patientendaten zu wahren (z.B. wenn Patientendaten oder - aufzeichnungen außerhalb der eigenen Räumlichkeiten zu verwenden sind), eine Registry enthalten - wie z.B. eine Deep-Learning-Container-Registry. In mindestens einer Ausführungsform kann eine Registry Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungen, Nachverarbeitungen oder andere Verarbeitungsaufgaben für Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3226 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern enthalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Geräte weiterleiten (z.B. medizinische Geräte vor Ort, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert, gespeichert oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit dem HIPAA und/oder anderen Datenvorschriften gewahrt.
33A veranschaulicht ein Datenflussdiagramm für einen Prozess 3300 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3300 unter Verwendung des Systems 3200 von 32, als ein nicht beschränkendes Beispiel, ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 3300 die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 3312, die durch den Prozess 3300 erzeugt wurden, durch das Einsatzsystem 3106 für eine oder mehrere containerisierte Anwendungen in Einsatzpipelines 3210 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3114 ein Neutrainieren oder Aktualisieren eines anfänglichen Modells 3304 (z.B. eines vorab trainierten Modells) unter Verwendung neuer Trainingsdaten (z.B. neuer Eingabedaten, wie beispielsweise eines Kundendatensatzes 3306, und/oder neuer Grundwahrheitsdaten, die mit den Eingabedaten verbunden sind) umfassen. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 3304 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 3304 zurückgesetzt oder gelöscht und/oder durch eine/mehrere aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das Ausgangsmodell 3304 zuvor fein eingestellte Parameter (z.B. Gewichte und/oder Biasing) aufweisen, die von einem früheren Training übrig geblieben sind, so dass das Training oder das Neutrainieren 3114 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3114 durch Zurücksetzen oder Ersetzen der Ausgangs- oder Verlustschicht(en) des ursprünglichen Modells 3304 die Parameter aktualisiert und für einen neuen Datensatz neu abgestimmt werden, basierend auf Verlustberechnungen, die der Genauigkeit der Ausgangs- oder Verlustschicht(en) bei der Erzeugung von Vorhersagen auf dem neuen Kundendatensatz 3306 (z.B. Bilddaten 3108 von 31) zugeordnet sind.
In mindestens einer Ausführungsform können vortrainierte Modelle 3206 in einem Datenspeicher oder Register (z.B. dem Modellregister 3124 von 31) gespeichert sein. In mindestens einer Ausführungsform können vortrainierte Modelle 3206 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 3300 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Kunden verschiedener Einrichtungen die vortrainierten Modelle 3206 vor Ort trainiert worden sein, wobei Kunden- oder Patientendaten verwendet wurden, die vor Ort generiert wurden. In mindestens einer Ausführungsform können vortrainierte Modelle 3206 unter Verwendung der Cloud 3226 und/oder anderer Hardware 3122 trainiert werden, aber dürfen vertrauliche, datenschutzrechtlich geschützte Patientendaten nicht an Komponenten der Cloud 3226 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vor-trainiertes Modell 3206 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vortrainierte Modell 3206 individuell für jede Einrichtung trainiert worden sein, bevor es auf Patienten- oder Kundendaten einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, z.B. wenn Kunden- oder Patientendaten aus Datenschutzgründen freigegeben wurden (z.B. durch eine Verzichtserklärung, für experimentelle Zwecke usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3206 vor Ort und/oder außerhalb der Einrichtung zu trainieren, z.B. in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Einsatzpipelines 3210 auch Modelle für maschinelles Lernen auswählen, die für bestimmte Anwendungen zu verwenden sind. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung haben, sodass ein Benutzer ein vortrainiertes Modell 3206 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform kann es sein, dass das vortrainierte Modell 3206 nicht dafür optimiert ist, genaue Ergebnisse für den Kundendatensatz 3306 einer Einrichtung eines Benutzers zu erzeugen (z.B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungsgeräte usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3206 vor der Bereitstellung in der Einsatzpipeline 3210 zur Verwendung mit einer oder mehreren Anwendungen aktualisiert, neu trainiert und/oder für die Verwendung in einer entsprechenden Einrichtung feinabgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vortrainiertes Modell 3206 auswählen, das aktualisiert, neu trainiert und/oder feinabgestimmt werden soll, und kann auf das vortrainierte Modell 3206 als Ausgangsmodell 3304 für das Trainingssystem 3104 innerhalb des Prozesses 3300 Bezug genommen werden. In mindestens einer Ausführungsform kann der Kundendatensatz 3306 (z.B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3114 (das, ohne darauf beschränkt zu sein, Transferlernen umfassen kann) auf dem Ausgangsmodell 3304 durchzuführen, um ein verfeinertes Modell 3312 zu erzeugen. In mindestens einer Ausführungsform können Grundwahrheitsdaten, die dem Kundendatensatz 3306 entsprechen, von dem Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform können die Grundwahrheitsdaten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktikern in einer Einrichtung erzeugt werden (z.B. als beschriftete Klinikdaten 3112 in 31).
In mindestens einer Ausführungsform kann eine KI-gestützte Annotation 3110 in einigen Beispielen verwendet werden, um Grundwahrheitsdaten zu erzeugen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 (z.B. unter Verwendung eines KI-gestützten Annotations-SDKs implementiert) Modelle maschinellen Lernens (z.B. neuronale Netzwerke) nutzen, um vorgeschlagene oder vorhergesagte Grundwahrheitsdaten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann ein Benutzer 3310 Annotationswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf einer Rechenvorrichtung 3308 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 3310 über die Rechenvorrichtung 3308 mit einer grafischen Benutzeroberfläche interagieren, um (Auto-) Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann eine Polygonbearbeitungsfunktion verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Positionen zu verschieben.
In mindestens einer Ausführungsform können, sobald dem Kundendatensatz 3306 Grundwahrheitsdaten zugeordnet sind, Grundwahrheitsdaten (z.B. aus KI-gestützter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3114 verwendet werden, um ein verfeinertes Modell 3312 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 3306 beliebig oft auf das Ausgangsmodell 3304 angewendet werden, und können die Grundwahrheitsdaten verwendet werden, um die Parameter des Ausgangsmodells 3304 zu aktualisieren, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 3312 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 3312, sobald es generiert ist, in einer oder mehreren Einsatzpipelines 3210 in einer Einrichtung eingesetzt werden, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf medizinische Bilddaten durchzuführen.
In mindestens einer Ausführungsform kann das verfeinerte Modell 3312 zu den bereits trainierten Modellen 3206 in der Modellregistrierung 3124 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen abgeschlossen werden, so dass das verfeinerte Modell 3312 beliebig oft an neuen Daten-sätzen weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
33B ist eine beispielhafte Darstellung einer Client-Server-Architektur 3332 zur Verbesserung von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-unterstützte Annotationswerkzeuge 3336 auf der Grundlage einer Client-Server-Architektur 3332 instanziiert werden. In mindestens einer Ausführungsform können Annotationswerkzeuge 3336 in Bildgebungsanwendungen Radiologen beispielsweise bei der Identifizierung von Organen und Anomalien unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Software-Werkzeuge enthalten, die, als nicht beschränkendes Beispiel, einem Benutzer 3310 helfen, einige Extrempunkte auf einem bestimmten Organ von Interesse in Rohbildern 3334 (z.B. in einem 3D-MRI- oder CT-Scan) zu identifizieren und automatisch annotierte bzw. kommentierte Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 3338 gespeichert und als (zum Beispiel und ohne darauf beschränkt zu sein) Grundwahrheitsdaten für das Training verwendet werden. In mindestens einer Ausführungsform kann dann, wenn die Rechenvorrichtung 3308 Extrempunkte für die KI-gestützte Annotation 3110 sendet, ein Deep-Learning-Modell diese Daten als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Abnormalität zurückgeben. In mindestens einer Ausführungsform können vorinstanzierte Annotationswerkzeuge, wie z. B. das KI-unterstützte Annotationswerkzeug 3336B in 33B, durch API-Aufrufe (z.B. API-Aufruf 3344) an einen Server, wie z.B. einen Annotationsassistenzserver bzw. Annotation Assistant Server 3340, erweitert werden, der einen Satz vortrainierter Modelle 3342 enthalten kann, die z.B. in einer Annotationsmodell-Registry gespeichert sind. In mindestens einer Ausführungsform kann eine Annotationsmodell-Registry vortrainierte Modelle 3342 (z.B. Modelle für maschinelles Lernen, wie Deep-Learning-Modelle) speichern, die vortrainiert sind, um eine KI-gestützte Annotation für ein bestimmtes Organ oder eine Anomalie durchzuführen. Diese Modelle können durch die Verwendung von Trainings-Pipelines 3204 weiter aktualisiert werden. In mindestens einer Ausführungsform können die vorinstallierten Annotationswerkzeuge im Laufe der Zeit verbessert werden, wenn neue beschriftete Klinikdaten 3112 hinzugefügt werden.
Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um ein oder mehrere Objekte in einem Bild so zu transformieren oder zu ergänzen, dass sie ein Aussehen haben, das einer bestimmten Zeit, einem bestimmten Zeitraum oder einer bestimmten Zeitepoche entspricht.
Andere Variationen sind im Sinne der Erfindung. Während offenbart Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte veranschaulichte Ausführungsformen derselben in den Zeichnungen gezeigt und wurden vorstehend im Einzelnen beschrieben. Es versteht sich jedoch, dass die Offenbarung nicht auf eine bestimmte Form oder bestimmte Formen zu beschränken ist, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung erfindungsgemäßer Ausführungsformen (insbesondere im Zusammenhang mit den nachfolgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nichts anderes angegeben oder durch Kontext eindeutig widerlegt wird, und nicht als Definition eines Begriffs. Die Begriffe „bestehend aus“, „mit“, „einschließlich“ und „enthaltend“ sind, sofern nicht anders angegeben wird, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern hierin nichts anderes angegeben wird, und jeder einzelne Wert wird in die Spezifikation aufgenommen, als ob er darin einzeln aufgeführt wäre. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Elementen“) oder „Teilmenge“ ist, sofern nichts anderes angegeben oder durch Kontext widerlegt wird, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern nicht anders vermerkt oder durch den Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht unbedingt eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.
Konjunktivische Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. im dargestellten Beispiel einer Menge mit drei Elementen die konjunktivischen Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Zusätzlich, sofern nicht anders vermerkt oder durch Kontext widersprochen, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Eine Mehrzahl sind mindestens zwei, kann aber auch mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Operationen der hierin beschriebenen Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch eindeutig widerlegt. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale enthält. In mindestens einer Ausführungsform ist Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz nicht-transitorischer computerlesbarer Speichermedien umfasst In mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien mehrerer nicht-transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Computersystems separate Prozessoren auf und führen verschiedene Prozessoren verschiedene Teilmengen von Anweisungen aus.
Demgemäß sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, ein einzelnes Gerät und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Geräte umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und ein einzelnes Gerät nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Erfindung und stellt keine Beschränkung des Umfangs der Erfindung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung ist so auszulegen, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Erfindung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems repräsentiert sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder - Anzeigevorrichtungen des Rechensystems repräsentiert werden.
In vergleichbarer Weise kann sich der Begriff „Prozessor“ auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht beschränkende Beispiele kann „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse z.B. Software- und/oder Hardware-Entitäten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hierin austauschbar verwendet, insofern als ein System eine oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
In dem vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Diskussion beispielhafte Implementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sollen diese in den Anwendungsbereich dieser Offenbarung fallen. Obwohl vorstehend zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf bestimmte beschriebene Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als beispielhafte Ausführungsformen der Ansprüche offenbart.

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen zum Verwenden eines oder mehrerer neuronaler Netzwerke zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekts.
Prozessor nach Anspruch 1, wobei das eine oder die mehreren neuronalen Netzwerke ein faltendes neuronales Netzwerk (CNN) umfassen zum Extrahieren von Merkmalen des ersten Objekts aus dem einen oder den mehreren Bildern des ersten Objekts, wobei die Merkmale in einen oder mehrere Merkmalsvektoren transformiert werden, die einem Schema entsprechen.
Prozessor nach Anspruch 2, wobei das eine oder die mehreren neuronalen Netzwerke einen oder mehrere Variations-Autoencoder (VAEs) enthalten zum Codieren der Merkmale für das erste Objekt in einen latenten Raum, um bei der Erzeugung des einen oder der mehreren zeitversetzten Bilder als eine Beschränkung zu wirken.
Prozessor nach Anspruch 3, wobei das eine oder die mehreren neuronalen Netzwerke ein Gating-Netzwerk enthalten zum Auswählen des einen oder der mehreren VAEs aus einem Satz von VAEs, die jeweils für eine andere Klasse von Objekten trainiert wurden, wobei das Gating-Netzwerk dazu angeordnet ist, den einen oder die mehreren VAEs unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes auszuwählen.
Prozessor nach Anspruch 3, wobei das eine oder die mehreren neuronalen Netzwerke ein generatives Netzwerk enthalten zum Erzeugen des einen oder der mehreren zeitversetzten Bilder des zweiten Objekts, wobei die zweite Klasse von Objekten zu derselben Objektklasse gehört wie das erste Objekt, wobei das eine oder die mehreren zeitversetzten Bilder des zweiten Objekts ein Aussehen haben, das für einen oder mehrere Punkte oder Zeiträume geeignet ist, die dem einen oder den mehreren zeitversetzten Bildern entsprechen.
Prozessor nach Anspruch 1, wobei ein oder mehrere Zeitpunkte oder Zeiträume, die dem einen oder den mehreren zeitversetzten Bildern entsprechen, unter Verwendung eines oder mehrerer Zeitvektoren bestimmt werden, wobei jeder Zeitvektor eine Größe für eine Zeitverschiebung und eine Richtung vorwärts oder rückwärts in der Zeit enthält.
System, umfassend: einen oder mehrere Prozessoren zum Verwenden eines oder mehrerer neuronaler Netzwerke zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekts.
System nach Anspruch 7, wobei das eine oder die mehreren neuronalen Netzwerke ein faltendes neuronales Netzwerk (CNN) umfassen zum Extrahieren von Merkmalen des ersten Objekts aus dem einen oder den mehreren Bildern des ersten Objekts, wobei die Merkmale in einen oder mehrere Merkmalsvektoren transformiert werden, die einem Schema entsprechen.
System nach Anspruch 8, wobei das eine oder die mehreren neuronalen Netzwerke einen oder mehrere Variations-Autoencoder (VAEs) enthalten zum Codieren der Merkmale für das erste Objekt in einen latenten Raum, um bei der Erzeugung des einen oder der mehreren zeitversetzten Bilder als eine Beschränkung zu wirken.
System nach Anspruch 9, wobei das eine oder die mehreren neuronalen Netzwerke ein Gating-Netzwerk enthalten zum Auswählen des einen oder der mehreren VAEs aus einem Satz von VAEs, die jeweils für eine andere Objektklasse trainiert wurden, wobei das Gating-Netzwerk dazu angeordnet ist, den einen oder die mehreren VAEs unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes auszuwählen.
System nach Anspruch 9, wobei das eine oder die mehreren neuronalen Netzwerke ein generatives Netzwerk enthalten zum Erzeugen des einen oder der mehreren zeitversetzten Bilder des zweiten Objekts, wobei die zweite Klasse von Objekten zu derselben Objektklasse gehört wie das erste Objekt, wobei das eine oder die mehreren zeitversetzten Bilder des zweiten Objekts ein Aussehen haben, das für einen oder mehrere Punkte oder Zeiträume geeignet ist, die dem einen oder den mehreren zeitversetzten Bildern entsprechen.
System nach Anspruch 7, wobei ein oder mehrere Zeitpunkte oder Zeiträume, die dem einen oder den mehreren zeitversetzten Bildern entsprechen, unter Verwendung eines oder mehrerer Zeitvektoren bestimmt werden, wobei jeder Zeitvektor eine Größe für eine Zeitverschiebung und eine Richtung vorwärts oder rückwärts in der Zeit enthält.
Verfahren, umfassend: Verwenden eines oder mehrerer neuronaler Netzwerke zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekts.
Verfahren nach Anspruch 13, wobei das eine oder die mehreren neuronalen Netzwerke ein faltendes neuronales Netzwerk (CNN) umfassen zum Extrahieren von Merkmalen des ersten Objekts aus dem einen oder den mehreren Bildern des ersten Objekts, wobei die Merkmale in einen oder mehrere Merkmalsvektoren transformiert werden, die einem Schema entsprechen.
Verfahren nach Anspruch 14, wobei das eine oder die mehreren neuronalen Netzwerke einen oder mehrere Variations-Autoencoder (VAEs) enthalten zum Codieren der Merkmale für das erste Objekt in einen latenten Raum, um bei der Erzeugung des einen oder der mehreren zeitversetzten Bilder als eine Beschränkung zu wirken.
Verfahren nach Anspruch 15, wobei das eine oder die mehreren neuronalen Netzwerke ein Gating-Netzwerk enthalten zum Auswählen des einen oder der mehreren VAEs aus einem Satz von VAEs, die jeweils für eine andere Objektklasse trainiert wurden, wobei das Gating-Netzwerk dazu angeordnet ist, den einen oder die mehreren VAEs unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes auszuwählen.
Verfahren nach Anspruch 15, wobei das eine oder die mehreren neuronalen Netzwerke ein generatives Netzwerk enthalten zum Erzeugen des einen oder der mehreren zeitversetzten Bilder des zweiten Objekts, wobei die zweite Klasse von Objekten zu derselben Objektklasse gehört wie das erste Objekt, wobei das eine oder die mehreren zeitversetzten Bilder des zweiten Objekts ein Aussehen haben, das für einen oder mehrere Punkte oder Zeiträume geeignet ist, die dem einen oder den mehreren zeitversetzten Bildern entsprechen.
Verfahren nach Anspruch 13, wobei ein oder mehrere Zeitpunkte oder Zeiträume, die dem einen oder den mehreren zeitversetzten Bildern entsprechen, unter Verwendung eines oder mehrerer Zeitvektoren bestimmt werden, wobei jeder Zeitvektor eine Größe für eine Zeitverschiebung und eine Richtung vorwärts oder rückwärts in der Zeit enthält.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen zumindest zum: Verwenden eines oder mehrerer neuronaler Netzwerke zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekts.
Maschinenlesbares Medium nach Anspruch 19, wobei das eine oder die mehreren neuronalen Netzwerke ein faltendes neuronales Netzwerk (CNN) umfassen zum Extrahieren von Merkmalen des ersten Objekts aus dem einen oder den mehreren Bildern des ersten Objekts, wobei die Merkmale in einen oder mehrere Merkmalsvektoren transformiert werden, die einem Schema entsprechen.
Maschinenlesbares Medium nach Anspruch 20, wobei das eine oder die mehreren neuronalen Netzwerke einen oder mehrere Variations-Autoencoder (VAEs) enthalten zum Codieren der Merkmale für das erste Objekt in einen latenten Raum, um bei der Erzeugung des einen oder der mehreren zeitversetzten Bilder als eine Beschränkung zu wirken.
Maschinenlesbares Medium nach Anspruch 21, wobei das eine oder die mehreren neuronalen Netzwerke ein Gating-Netzwerk enthalten zum Auswählen des einen oder der mehreren VAEs aus einem Satz von VAEs, die jeweils für eine andere Objektklasse trainiert wurden, wobei das Gating-Netzwerk dazu angeordnet ist, den einen oder die mehreren VAEs unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes auszuwählen.
Maschinenlesbares Medium nach Anspruch 21, wobei das eine oder die mehreren neuronalen Netzwerke ein generatives Netzwerk enthalten zum Erzeugen des einen oder der mehreren zeitversetzten Bilder des zweiten Objekts, wobei die zweite Klasse von Objekten zu derselben Objektklasse gehört wie das erste Objekt, wobei das eine oder die mehreren zeitversetzten Bilder des zweiten Objekts ein Aussehen haben, das für einen oder mehrere Punkte oder Zeiträume geeignet ist, die dem einen oder den mehreren zeitversetzten Bildern entsprechen.
Maschinenlesbares Medium nach Anspruch 19, wobei ein oder mehrere Zeitpunkte oder Zeiträume, die dem einen oder den mehreren zeitversetzten Bildern entsprechen, unter Verwendung eines oder mehrerer Zeitvektoren bestimmt werden, wobei jeder Zeitvektor eine Größe für eine Zeitverschiebung und eine Richtung vorwärts oder rückwärts in der Zeit enthält.
Bilderzeugungssystem, umfassend: einen oder mehrere Prozessoren zum Verwenden eines oder mehrerer neuronaler Netzwerke zum Erzeugen eines oder mehrerer zeitversetzter Bilder eines zweiten Objekts basierend zumindest teilweise auf einem oder mehreren Bildern eines ersten Objekt; und Speicher zum Speichern von Netzwerkparametern für das eine oder die mehreren neuronalen Netzwerke.
Bilderzeugungssystem nach Anspruch 25, wobei das eine oder die mehreren neuronalen Netzwerke ein faltendes neuronales Netzwerk (CNN) umfassen zum Extrahieren von Merkmalen des ersten Objekts aus dem einen oder den mehreren Bildern des ersten Objekts, wobei die Merkmale in einen oder mehrere Merkmalsvektoren transformiert werden, die einem Schema entsprechen.
Bilderzeugungssystem nach Anspruch 26, wobei das eine oder die mehreren neuronalen Netzwerke einen oder mehrere Variations-Autoencoder (VAEs) enthalten zum Codieren der Merkmale für das erste Objekt in einen latenten Raum, um bei der Erzeugung des einen oder der mehreren zeitversetzten Bilder als eine Beschränkung zu wirken.
Bilderzeugungssystem nach Anspruch 27, wobei das eine oder die mehreren neuronalen Netzwerke ein Gating-Netzwerk enthalten zum Auswählen des einen oder der mehreren VAEs aus einem Satz von VAEs, die jeweils für eine andere Klasse von Objekten trainiert wurden, wobei das Gating-Netzwerk dazu angeordnet ist, den einen oder die mehreren VAEs unter Verwendung eines hierarchischen Mixture-of-Experts-Ansatzes auszuwählen.
Bilderzeugungssystem nach Anspruch 27, wobei das eine oder die mehreren neuronalen Netzwerke ein generatives Netzwerk enthalten zum Erzeugen des einen oder der mehreren zeitversetzten Bilder des zweiten Objekts, wobei die zweite Klasse von Objekten zu derselben Objektklasse gehört wie das erste Objekt, wobei das eine oder die mehreren zeitversetzten Bilder des zweiten Objekts ein Aussehen haben, das für einen oder mehrere Punkte oder Zeiträume geeignet ist, die dem einen oder den mehreren zeitversetzten Bildern entsprechen.
Bilderzeugungssystem nach Anspruch 25, wobei ein oder mehrere Zeitpunkte oder Zeiträume, die dem einen oder den mehreren zeitversetzten Bildern entsprechen, unter Verwendung eines oder mehrerer Zeitvektoren bestimmt werden, wobei jeder Zeitvektor eine Größe für eine Zeitverschiebung und eine Richtung vorwärts oder rückwärts in der Zeit enthält.