DE102021110051A1

DE102021110051A1 - Bildkennzeichnung mit einem oder mehreren neuronalen netzen

Info

Publication number: DE102021110051A1
Application number: DE102021110051.8A
Authority: DE
Inventors: Holger Roth; Dong Yang; Daguang Xu; Vishwesh Nath
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-04-24
Filing date: 2021-04-21
Publication date: 2021-10-28
Also published as: US20210334955A1; GB202105856D0; CN113555092A; GB2596201A

Abstract

Es werden Vorrichtungen, Systeme und Verfahren zur Vorhersage von Kennzeichen für Objekte in Bildern vorgestellt. Bei mindestens einer Ausführungsform werden eine oder mehrere Kennzeichen, welche einem oder mehreren Objekten in einem oder mehreren Bildern entsprechen, zumindest teilweise auf der Grundlage eines oder mehrerer neuronaler Netze erzeugt, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden.

Description

FACHGEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die verwendet werden, um künstliche Intelligenz auszuführen und zu ermöglichen. Zum Beispiel betrifft mindestens eine Ausführungsform Prozessoren oder Rechnersysteme, die zum Trainieren neuronaler Netze gemäß verschiedener neuer Verfahren, wie sie hier beschrieben sind, verwendet werden.
HINTERGRUND
Fortschritte in der Computertechnologie haben zu verbesserten Fähigkeiten in der Objektidentifikation und -analyse geführt. Maschinelles Lernen wird als Werkzeug zur Erkennung von Objekten in Bilddaten zum Zwecke einer solchen Analyse eingesetzt. Leider kann eine genaue Erkennung dieser Objekte große mit Kennzeichen versehene Datensätze erfordern, die schwer zu sammeln sind, insbesondere für Anwendungen wie die medizinische Bildgebung. Zum Beispiel benötigt ein erfahrener Radiologe typischerweise über 45 Minuten, um Organe und Tumore zu segmentieren.
Figurenliste
Verschiedene Ausführungsformen in Übereinstimmung mit der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, wobei gilt:

1A, 1B und 1C illustrieren gemäß mindestens einer Ausführungsform Bilder, die mit einem oder mehreren neuronalen Netzen verarbeitet werden können;
2A und 2B veranschaulichen eine Netzwerkkonfiguration gemäß mindestens einer Ausführungsform;
3A und 3B veranschaulichen Verarbeitungsergebnisse gemäß mindestens einer Ausführungsform;
4A und 4B veranschaulichen Verfahren für ein Training und eine Inferenz gemäß mindestens einer Ausführungsform;
5 veranschaulicht ein Verfahren zur Kennzeichnung von Bildern gemäß mindestens einer Ausführungsform;
6A veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
6B veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
7 zeigt ein Beispiel für ein Datenzentrumssystem gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
9 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12E und 12F illustrieren ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
13 illustriert beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
14A-14B illustrieren beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
15A-15B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17A illustriert einen Parallelprozessor gemäß mindestens einer Ausführungsform;
17B illustriert eine Partitionseinheit gemäß mindestens einer Ausführungsform;
17C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
17D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Multi-Grafikverarbeitungssystem (GPU) gemäß mindestens einer Ausführungsform;
19 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
20 veranschaulicht eine Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
21 illustriert einen Prozessor für eine Anwendung zum Deep-Learning gemäß mindestens einer Ausführungsform;
22 illustriert einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
23 und 24 illustrieren zumindest Abschnitte eines Grafikprozessors gemäß mindestens einer Ausführungsform;
25 illustriert zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
26A-26B illustrieren zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
27 illustriert eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
28 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
29 illustriert eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
31 ist ein beispielhaftes Datenflussdiagramm für eine hochentwickelte Berechnungs-Pipeline bei mindestens einer Ausführungsform;
32 ist ein Systemdiagramm für ein Beispielsystem zum Trainieren, Anpassen, Instanziieren und Bereitstellen von Modellen für maschinelles Lernen in einer hochentwickelten Berechnungs-Pipeline bei mindestens einer Ausführungsform;
33 weist eine beispielhafte Darstellung einer hochentwickelten Berechnungs-Pipeline 3210A zur Verarbeitung von Bildgebungsdaten gemäß mindestens einer Ausführungsform auf;
34A weist gemäß mindestens einer Ausführungsform ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments auf, das eine Ultraschall-Einrichtung unterstützt;
34B weist gemäß mindestens einer Ausführungsform ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments auf, das einen CT-Scanner unterstützt;
35A zeigt ein Datenflussdiagramm für ein Verfahren zum Trainieren eines Modells zum maschinellen Lernen in Übereinstimmung mit mindestens einer Ausführungsform; und
35B ist eine beispielhafte Darstellung einer Client-Server-Architektur zur Verbesserung von Kommentierungswerkzeugen mit vorab trainierten Kommentierungsmodellen gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform kann ein in 1A dargestelltes Bild 100 analysiert werden. Bei mindestens einer Ausführungsform weist das Bild 100 Darstellungen von inneren Organen in einer Querschnittsansicht eines Körpers 102 eines menschlichen Patienten auf, wie sie in einem Bild von Magnetresonanztomographie- (MRI-) oder Computertomographie- (CT-) Daten enthalten sein können. Bei mindestens einer Ausführungsform wird zwar eine zweidimensionale Darstellung gezeigt, es können jedoch auch dreidimensionale Bilddaten verwendet werden. Bei mindestens einer Ausführungsform weist das Bild 100 eine Darstellung eines interessierenden Objekts 104 auf, in diesem Fall eine zu analysierende menschliche Leber. Bei mindestens einer Ausführungsform wird zur Analyse einer Leber, z. B. zur Messung von Abmessungen, Form oder anderen derartigen Aspekten, ein Teil von Eingangsbilddaten bestimmt, die einer Leber entsprechen. Bei mindestens einer Ausführungsform kann eine Bildsegmentierung durchgeführt werden, die einen Abschnitt 142 der Eingangsbilddaten identifiziert, der einem interessierenden Objekt entspricht, in diesem Fall einer menschlichen Leber, wie es in der Bildansicht 140 von 1B dargestellt ist. Bei mindestens einer Ausführungsform kann die Segmentierung der volumetrischen Eingabedaten zu einer dreidimensionalen (3D) Darstellung 180 mit einer Original- oder Zielauflösung führen, wie es in 1C dargestellt ist. Bei mindestens einer Ausführungsform kann eine solche Objektdarstellung für verschiedene Arten von Analysen verwendet werden, z. B. zur Messung von der Größe, der Form oder Unregelmäßigkeiten bei diesem Organ.
Bei mindestens einer Ausführungsform kann eine solche Segmentierung eine wichtige Rolle bei der medizinischen Bildanalyse spielen, was klinischen Studien, der Krankheitsdiagnose und der Operationsplanung zugutekommt. Bei mindestens einer Ausführungsform können automatische oder halbautomatische Segmentierungsansätze verwendet werden, um Organe, Knochen, Tumore und andere Bereiche von Interesse (ROI) zu identifizieren und zu analysieren. Bei mindestens einer Ausführungsform kann dies ein Identifizieren und Analysieren anatomischer Objekte (z. B. Organe, Knochen oder Tumore) in medizinischen 2D-, 3D- oder 4D-Bildern aufweisen. Bei mindestens einer Ausführungsform kann ein Segmentierungsverfahren die Grenzbereiche eines ROI in einem Bild genau vorhersagen, trotz eines potenziell unscharfen Erscheinungsbildkontrasts, der aus einem Bildgebungsverfahren resultiert, wie er durch unsachgemäße Scannereinstellungen, Atmung oder Körperbewegungen während eines Bildaufnahmeverfahrens entstehen kann. Bei mindestens einer Ausführungsform wird ein Randverstärkungsverlust (Boundary Enhancement Loss) verwendet, um zusätzliche Bedingungen beim Training und der Optimierung von Modellen zum maschinellen Lernen zu erzwingen. Bei mindestens einer Ausführungsform ist eine solche Verlustfunktion leichtgewichtig und kann ohne eine erforderliche Vor- oder Nachbearbeitung implementiert werden. Bei mindestens einer Ausführungsform kann eine Modellarchitektur verwendet werden, die Kodierer und Dekodierer aufweist, die in der Lage sind, Bilder als direkte Eingabe- und Ausgabesegmentierungsmasken zu akzeptieren. Bei mindestens einer Ausführungsform können Validierungs- und Inferenzverfahren für ein solches Modell effizient unter Verwendung eines Verarbeitungselements wie einer Grafikverarbeitungseinheit (GPU) durchgeführt werden. Bei mindestens einer Ausführungsform können diese Modelle durchgehend unter Verwendung einer gradientenbasierten Optimierung trainiert werden, mit dem Ziel, eine Verlustfunktion zu minimieren, die Terme wie eine gewichtete Mehrklassen-Kreuzentropie, einen weichen Dice-Verlust sowie einen Randverstärkungsverlust aufweisen kann. Bei mindestens einer Ausführungsform kann ein Randverstärkungsverlust verwendet werden, um sich während des Trainings explizit auf Randbereiche zu konzentrieren, ohne dass eine spezielle Netzwerkarchitektur zur Berechnung dieser Verlustfunktion erforderlich ist.
Bei mindestens einer Ausführungsform kann eine Segmentierungsarchitektur 200 verwendet werden, wie sie in 2A dargestellt ist. Bei mindestens einer Ausführungsform werden Eingabebilddaten 202 (z. B. CT- oder MRT-Daten) an ein Segmentierungsnetzwerk 204 übergeben. Bei mindestens einer Ausführungsform können diese Bilddaten 2D-, 3D- oder 4D-Daten entsprechen, wie sie z. B. als Ergebnis eines CT- oder MRI-Scans erzeugt werden können, neben anderen derartigen Optionen. Bei mindestens einer Ausführungsform können diese Daten hybride Daten sein, die z. B. 2D-Bilddaten und Abstandsdaten aufweisen können, die von einem separaten Sensor stammen. Bei mindestens einer Ausführungsform kann das Segmentierungsmodell 204 ein CNN oder ein anderes Deep-Learning-Modell oder -Netzwerk sein, das in der Lage ist, tiefe Bildmerkmale zu extrahieren. Bei mindestens einer Ausführungsform kann dieses Segmentierungsmodell eine vorhergesagte Segmentierungsmaske 206 mittels dieser extrahierten Merkmale ableiten. Bei mindestens einer Ausführungsform kann diese vorhergesagte Maske 206 mit einer Ground-Truth-Maske (GT) 208 verglichen werden, um einen relativen Verlustwert zu bestimmen. Bei mindestens einer Ausführungsform kann dieser Verlustwert verwendet werden, um Gewichtungen oder andere Netzwerkparameter anzupassen. Bei mindestens einer Ausführungsform kann eine Ausgabe eines Segmentierungsnetzwerks oder können verschiedene Schichten eines solchen Netzwerks einen Formgradienten, einen Segmentierungsgradienten oder eine andere derartige Information aufweisen.
Bei mindestens einer Ausführungsform kann eine solche Segmentierung für medizinische Bilder verwendet werden. Bei mindestens einer Ausführungsform kann dies Bilder der Computertomographie (CT) und/oder der Magnetresonanztomographie (MRT), aber auch Daten aus Ultraschalluntersuchungen oder anderen derartigen Verfahren, einschließen. Bei mindestens einer Ausführungsform kann die Segmentierung auch für andere Arten von Bildern verwendet werden, bei denen bestimmte Arten von Objekten, Merkmalen, Elementen oder Mustern aus dem eingegebenen Bild oder den eingegebenen Videodaten identifiziert werden sollen.
Bei mindestens einer Ausführungsform kann aktives Lernen verwendet werden, um ein maschinelles Lernmodell bzw. Modell zum maschinellen Lernen zu trainieren, wie es in einem Ablauf 250 der 2B dargestellt ist. Bei mindestens einer Ausführungsform veranschaulicht dieser Ablauf, wie Daten aktiv aus einem ungekennzeichneten Pool 254 bzw. Pool ohne Kennzeichnungen ausgewählt, von einem Orakel oder einem anderen Kommentator bzw. Annotator 258 mit einem Kennzeichen versehen werden und dann zu einem Trainingspool 258 hinzugefügt werden können. Bei mindestens einer Ausführungsform kann ein Modell 256 oder ein Algorithmus zum maschinellen Lernen einen Satz von Datenpunkten abfragen, die für dieses Training verwendet werden sollen. Bei mindestens einer Ausführungsform ermöglicht ein solches Verfahren aktiven Lern-Frameworks, Datenpunkte auszuwählen, die im Vergleich zu einem Modell, das auf einem zufällig erworbenen Datensatz trainiert wurde, ein Lernverfahren eines Modells beschleunigen und eine Datenmenge reduzieren können, die zum Erreichen der vollen Genauigkeit benötigt wird. Bei mindestens einer Ausführungsform kann ein Query-by-Committee-Ansatz mit aktivem Lernen verwendet werden, wobei ein gemeinsamer Optimierer für dieses Komitee bzw. Committee verwendet wird. Bei mindestens einer Ausführungsform kann es ein solcher Ansatz ermöglichen, dass eine Häufigkeit von unsicheren Daten erhöht wird, um einen Trainingsdatensatz zu verzerren. Bei mindestens einer Ausführungsform kann eine wechselseitige Information als ein Regularisierer für die Erfassung verwendet werden, um eine Vielfalt in diesem Datensatz sicherzustellen. Bei mindestens einer Ausführungsform kann ein Wert, wie eine Dice-Log-Likelihood, angepasst werden, um Stein-Variational-Gradient-Descent (SVGD) zu verwenden. Bei mindestens einer Ausführungsform kann ein solcher Ansatz genaue Ergebnisse mit einem kleineren Datensatz liefern, als es sonst erforderlich wäre. Bei mindestens einer Ausführungsform kann eine Deep-Learning-Architektur verwendet werden, die eine Inception-, ResNet-50-, U-Net- oder V-Net-Architektur aufweisen kann. Bei mindestens einer Ausführungsform kann die Fähigkeit, einen kleineren Datensatz mit einer solchen Architektur zu verwenden, erhebliche Einsparungen bei Kosten, Komplexität, Ressourcen und Verwaltung bieten. Bei mindestens einer Ausführungsform kann ein aktives Lernen in Kombination mit Deep Learning einen Rahmen bereitstellen, bei dem eine tiefe Netzwerkarchitektur mit einer Technik für eine intelligente Auswahl von Datenpunkten gekoppelt ist. Bei mindestens einer Ausführungsform kann eine aktive Auswahl von Daten für ein Modell zu einer schnelleren Konvergenz während des Trainings führen, sowie zu einer erhöhten Leistung mit weniger Daten und einer verbesserten Robustheit aufgrund der gezielten Auswahl von Datenpunkten, die als Ausreißer oder harte Beispiele charakterisiert werden können.
Bei mindestens einer Ausführungsform kann zur Schätzung der Wichtigkeit eines neuen Datenpunktes aus einem ungekennzeichneten Datensatz, der nur Rohbilder aufweisen kann, eine Unsicherheitsschätzung für diese Rohbilder ermittelt werden. Bei mindestens einer Ausführungsform können Bilder, die bei einem Modell eine höhere Unsicherheit verursachen, relevanter oder wichtiger sein, um in eine nächste Runde des aktiven Lernens aufgenommen zu werden. Bei mindestens einer Ausführungsform ermöglicht das Anpassen eines SVGD ein Training einer Gruppe verschiedener Modelle auf kohärente Weise. Bei mindestens einer Ausführungsform können diese Modelle dann alle mit den neuen Daten angewendet werden, und die Unterschiede zwischen den Vorhersagen dieser verschiedenen Modelle können zur Schätzung der Unsicherheit verwendet werden. Bei mindestens einer Ausführungsform kann die Unsicherheit auf verschiedene Weise berechnet werden, z. B. durch Bestimmung einer epistemischen Unsicherheit oder einer Entropie von Wahrscheinlichkeiten oder durch Verwendung eines auf Ausfällen basierenden Monte-Carlo-Ansatzes. Wenn die Wahrscheinlichkeiten aus diesen Modellen sehr unterschiedlich sind, würde dies bei mindestens einer Ausführungsform zu einer höheren Entropie und damit zu einer höheren Unsicherheit führen. Bei mindestens einer Ausführungsform kann die gegenseitige Information auch in einem quasi unüberwachten Ansatz zur Messung von Ähnlichkeit analysiert werden. Bei mindestens einer Ausführungsform können Bilder, die aktuell in einem Trainingspool für aktives Lernen vorhanden sind, mit ungekennzeichneten Bildern verglichen werden, um zu bestimmen, wie ähnlich sie sich in Bezug auf ihre Intensitätsprofile sind. Bei mindestens einer Ausführungsform kann es besser sein, Bilder mit einer höheren Unähnlichkeit für das Training zu verwenden.
Bei mindestens einer Ausführungsform kann ein aktives Lernen mit einem Training von Deep Learning für Aufgaben wie die Segmentierung von medizinischen Bildern verwendet werden. Bei mindestens einer Ausführungsform können Schemata zur Erfassung von Unsicherheiten, die durch ein Query-by-Committee-Framework geschätzt werden, verwendet werden. Bei mindestens einer Ausführungsform kann aktives Lernen verwendet werden, um eine Häufigkeit von unsicheren Fällen in einem Trainingsdatenpool zu erhöhen, um eine Unsicherheit des gesamten Modells zu verringern. Bei mindestens einer Ausführungsform kann eine Erhöhung der Häufigkeit von unsicheren Datenpunkten erreicht werden, während gleichzeitig ein Trainingspool 252 regularisiert wird, wobei eine gegenseitige Information zwischen diesem Trainingspool 252 und einem ungekennzeichneten Pool 254 von Daten verwendet wird, um einen ausreichend variierten Trainingssatz zu gewährleisten. Bei mindestens einer Ausführungsform kann ein Query-by-Committee-Ansatz verwendet werden, der einen Stein-Variational-Gradient-Descent (SVGD) adaptiert. Bei mindestens einer Ausführungsform kann ein SVGD als eine gemeinsame Optimierungstechnik für eine Gruppe von Modellen verwendet werden, wobei jedes Modell als ein Partikel angesehen werden kann. Bei mindestens einer Ausführungsform werden diese Partikel bei jedem Schritt gemeinsam aktualisiert und durch einen RBF-Kern (Radial Basis Function) gewichtet. Bei mindestens einer Ausführungsform kann ein SVGD für Segmentierungsaufgaben unter Verwendung einer Dice-Loss-basierten Log-Likelihood-Definition angepasst werden, wobei die Vorhersagen jedes Partikels zur Unsicherheitsabschätzung verwendet werden können. Bei mindestens einer Ausführungsform kann ein SVGDbasierter Ansatz verwendet werden, um hochgradig unsichere und harte Datenpunkte zu behandeln, die, anstatt vernachlässigt zu werden, für Zwecke wie die Verbesserung der Leistung und die Reduzierung der Kennzeichnungskosten verwendet werden. Bei mindestens einer Ausführungsform kann die gegenseitige Information zwischen Datenpaaren aus einem Trainingspool und einem ungekennzeichneten Pool genutzt werden, um eine Menge von verwendeten Duplikaten zu regulieren. Bei mindestens einer Ausführungsform kann dieser Beitrag mit einem Query-by-Committee-Ansatz für aktives Lernen validiert werden.
Bei mindestens einer Ausführungsform kann ein Bayes'scher Inferenzalgorithmus für das Training von Gruppen verwendet werden, bei dem sich die Modelle gegenseitig befragen, damit sie ihr Lernverfahren nicht behindern. Bei mindestens einer Ausführungsform wird dieser SVGD-Algorithmus an eine kontinuierliche Dice-basierte Log-Likelihood angepasst, um ihn an Segmentierungsaufgaben anzupassen. Bei mindestens einer Ausführungsform kann SVGD für aktives Lernen angepasst werden, um von verschiedenen Modellinstanzen, die während SVGD trainiert werden, die Unsicherheit abzuleiten. Bei mindestens einer Ausführungsform kann eine Häufigkeit von hoch unsicheren und harten Datenpunkten, die durch Unsicherheitsmaße in diesem Trainingspool 252 geschätzt werden, erhöht werden, um eine Unsicherheit dieses Trainingspools 252 und die Kennzeichnungskosten für einen Kommentierer 258 zu reduzieren. Bei mindestens einer Ausführungsform wird SVGD als ein Optimierer für Gruppen für Aufgaben wie die biomedizinische Bildsegmentierung durch Verwendung einer Dice-Log-Likelihood angepasst. Bei mindestens einer Ausführungsform wird eine gegenseitige Information zwischen dem Trainingspool 252 und dem ungekennzeichneten Pool 254 eingeführt, um Unsicherheitsschätzungen zu regeln bzw. zu regularisieren und die Duplizierung von harten Fällen zu beschränken.
Bei mindestens einer Ausführungsform können verschiedene Deep-Learning-Netzwerke verwendet werden, wie z. B. eine U-Netz-Architektur. Bei mindestens einer Ausführungsform können Restblöcke pro Block einer Kodierer- und Dekodiererstruktur eines U-Netzes konstruiert werden, da Restblöcke für das Training vorteilhaft sein können und eine Überanpassung verhindern. Bei mindestens einer Ausführungsform können vier Kodierschichten und drei Dekodierschichten für diese U-Netz-Architektur verwendet werden. Bei mindestens einer Ausführungsform werden die initialen Filter für alle Datensätze auf acht gesetzt. Bei mindestens einer Ausführungsform können eine Batch-Normalisierung und „Relu“-Aktivierungen für jede Schicht verwendet werden, mit Ausnahme einer letzten Schicht, die mit einer „Softmax“-Schicht aktiviert werden kann. Bei mindestens einer Ausführungsform kann eine Gruppe von U-Netz-Modellen verwendet werden, um ein Komitee bzw. Committee zu bilden.
Bei mindestens einer Ausführungsform wird SVGD für einen Query-by-Committee-Ansatz verwendet, der bei einem Schema zum aktiven Lernen eingesetzt wird. Bei mindestens einer Ausführungsform hat SVGD, obwohl es ein Variationsinferenzalgorithmus ist, eine deterministische Aktualisierungsregel und kann M Stichproben aus einer Zielverteilung ableiten. Bei mindestens einer Ausführungsform kann ein SVGD-Framework M Kopien von Modellparametern halten, die als Partikel bezeichnet werden, wie es definiert sein kann durch: $⊖ = {θ^{q}} \frac{M}{q = 1}$
Bei mindestens einer Ausführungsform kann ein solcher Algorithmus mehrere nützliche Eigenschaften haben, die für ein aktives Lernen anwendbar sind. Bei mindestens einer Ausführungsform kann SVGD ein robuster Optimierer für das Training von Gruppen sein und kann die Konvergenz zu Ausreißermodellen durch die Verwendung von Kernen verhindern. Bei mindestens einer Ausführungsform kann SVGD sicherstellen, dass jedes Modell ein eindeutiges lokales Optimum findet, indem eine abstoßende Kraft in seinem Aktualisierungsschritt verwendet wird, wie es vorab angegeben ist. Bei mindestens einer Ausführungsform kann bei einer Iteration k jedes Partikel θ_k ∈_k mit einem Schritt aktualisiert werden:
θ_k + 1 ← θ_k +∈_k Φ (θ_k), wobei gilt: $ϕ (θ_{k}) = \frac{1}{M} \sum_{j = 1}^{M} [r (θ_{k}^{j}, θ_{k}) \nabla_{θ_{k}^{j}} log p (θ_{k}^{j}) + \nabla_{θ_{k}^{j}} r (θ_{k}^{j}, θ_{k})]$
Bei mindestens einer Ausführungsform ist ∈_k die Schrittweite und r(θ, θ') ist ein positiv bestimmter Kern bzw. Kernel. Bei mindestens einer Ausführungsform wird dieser Kern mittels einer RBF gebildet. Bei mindestens einer Ausführungsform kann es wichtig sein, dass jedes Partikel andere Partikel befragt, um seinen Kurs beim Gradientenverfahren entlang Abstiegsrichtung (Gradient Descent) zu bestimmen, während sichergestellt wird, dass eine abstoßende Kraft zwischen zwei Partikeln existiert.
Bei mindestens einer Ausführungsform kann bei der semantischen Segmentierung für die medizinische Bildgebung ein Dice-basierter kontinuierlicher Verlust anstelle eines traditionellen Kreuz-Entropie-Verlusts verwendet werden. Bei mindestens einer Ausführungsform kann dies zumindest teilweise auf die geringe Anzahl von semantischen Kennzeichen und das Problem des Klassenungleichgewichts bei den Kennzeichen zurückzuführen sein. Bei mindestens einer Ausführungsform kann eine Dice-Log-Likelihood verwendet werden, die durch log(L_Dice) definiert ist, wobei der Dice-Verlust L_Dice definiert ist durch: $L_{D i c e} (y, \hat{y}) = 1 - \frac{2 \sum_{i = 1}^{n} y_{i} {\hat{y}}_{i}}{\sum_{i = 1}^{n} y_{i}^{2} + \sum_{i = 1}^{n} {\hat{y}}_{i}^{2}}$
Bei mindestens einer Ausführungsform stellen y und ŷ die Grundwahrheit (Ground Truth) bzw. die Vorhersage dar. Bei mindestens einer Ausführungsform kann ein Dice-Verlust für Aufgaben wie die medizinische Bildgebung verwendet werden, da der Kreuz-Entropie-Verlust gewichtet werden muss, um ein Ungleichgewicht der Daten bei medizinischen Bildsegmentierungsaufgaben zu bewältigen.
Bei mindestens einer Ausführungsform kann ein vollständig gekennzeichneter Datensatz in einen Trainings-Pool T und einen ungekennzeichneten Pool U aufgeteilt werden, der aus m bzw. n (Stich-)Proben besteht. Bei mindestens einer Ausführungsform werden die Erfassungsfunktionen A nach der Inferenz bei dem ungekennzeichneten Pool U verwendet, um Unsicherheitsschätzungen zu erhalten. Bei mindestens einer Ausführungsform kann die entropiebasierte epistemische oder Modellunsicherheit verwendet werden. Bei mindestens einer Ausführungsform ist y_i eine geschätzte Wahrscheinlichkeit für eine Klasse c bei einer Eingabestichprobe x_i, die zum ungekennzeichneten Pool U gehört. In mindestens einer Ausführungsform wird dieses Entropiemaß pro Partikel q berechnet. In mindestens einer Ausführungsform kann eine Summe über alle 3D-Voxel in der 3D-Unschärfekarte H verwendet werden, um einen Score bzw. eine Auswertung zu erhalten. Bei mindestens einer Ausführungsform wird jeder Schritt dieses Algorithmusin dem folgenden Algorithmus zum aktiven Lernen abgearbeitet:
Bei mindestens einer Ausführungsform kann eine zweite Erfassungsfunktion verwendet werden, die eine Kombination aus einer epistemischen Unsicherheit und einer Beschränkung der gegenseitigen Information $M I (x_{i}^{T}, x_{j}^{U})$
zwischen U und T ist, um eine Vielfalt für den Trainingspool T zu gewährleisten, definiert mit: $\begin{matrix} H (x_{i}^{U}) = - \sum_{q = 0}^{Q} \sum_{c = 0}^{c} p (y_{i} = c | x_{i}^{U}) log p {(y_{i} = c | x_{i}^{U})}_{q} \\ M I = \sum_{x_{i}^{T}} \sum_{x_{j}^{U}} P (x_{i}^{T}, x_{j}^{U}) l o g \frac{P (x_{i}^{T}, x_{j}^{U})}{P (x_{i}^{T}) P (x_{j}^{U})} \end{matrix}$
Bei mindestens einer Ausführungsform ist $x_{j}^{U}$
ein Datenpunkt aus dem ungekennzeichneten Pool, während $x_{i}^{T}$
ein Datenpunkt aus dem Trainingspool ist. Bei mindestens einer Ausführungsform wird eine Matrix einer gegenseitigen Information der Dimension (m, n) gebildet. Bei mindestens einer Ausführungsform kann diese gegenseitige Information als Regularisierungsterm bei dieser Erfassungsfunktion wirken, wenn doppelte Proben ausgewählt werden. Bei mindestens einer Ausführungsform kann vor der Kombination dieser beiden Maße die epistemische Unsicherheit mit Hilfe der Min-Max-Normalisierung normalisiert werden. Bei mindestens einer Ausführungsform kann diese Matrix der gegenseitigen Information auf einen Vektor reduziert werden, indem der Mittelwert zeilenweise (über m) ermittelt und dann min-max normalisiert wird.
Bei mindestens einer Ausführungsform kann ein endgültiger Score berechnet werden, indem die gegenseitige Information MI vom Entropie-Score H subtrahiert wird, da eine niedrigere gegenseitige Information eine höhere Verschiedenheit darstellt, wie es definiert ist durch: $Score = α (H (x_{i}^{U})) - β (M I (x_{i}^{U}, T))$
Bei mindestens einer Ausführungsform werden diese Terme zur weiteren Einstellung mit den Hyperparametern α, β gewichtet. Bei mindestens einer Ausführungsform kann eine Ausgangs-Erfassungsfunktion eine zufällige Erfassung von Datenpunkten aus diesem ungekennzeichneten Pool sein.
Bei mindestens einer Ausführungsform können die Eingabedaten in einer ursprünglichen Auflösung beibehalten werden, und nur eine Normalisierung als Vorverarbeitungsschritt angewendet werden. Bei mindestens einer Ausführungsform kann ein Clipping-Bereich auf 0 bis 2048 eingestellt werden. Bei mindestens einer Ausführungsform kann die Gesamtzahl der verfügbaren gekennzeichneten Proben in einen anfänglichen Trainingspool, einen ungekennzeichneten Pool, Validierungsdaten und Testdaten unterteilt werden. Bei mindestens einer Ausführungsform kann jeder Datensatz für eine Anzahl von aktiven Iterationen, z. B. für etwa 40 aktive Iterationen, ausgeführt werden. Bei mindestens einer Ausführungsform können für jede aktive Iteration Q Abfragen, die aus dem ungekennzeichneten Pool Y ausgewählt werden, von einem Orakel gekennzeichnet und dann zum Trainingspool T hinzugefügt werden. Bei mindestens einer Ausführungsform kann Q auf Werte wie 5 bzw. 1 für verschiedene Datensätze gesetzt werden. Bei mindestens einer Ausführungsform kann anstelle einer konstanten Anzahl von Zeiträumen eine konstante Anzahl von Schritten verwendet werden, während der Trainingspool T mit einer Hinzufügung von Q größer wird. Bei mindestens einer Ausführungsform kann jede aktive Iteration für eine feste Anzahl von Schritten trainiert werden, die durch das Training auf diesem vollständigen Datensatz bestimmt wird. Bei mindestens einer Ausführungsform kann eine für diesen Datensatz ermittelte Anzahl von Schritten etwa 10.000 oder 1.500 betragen. Bei mindestens einer Ausführungsform kann für jeden Datensatz ein aktives Lernverfahren für 5 verschiedene Seeds bzw. Startparameter wiederholt werden, die zufällig ausgewählt werden können. Bei mindestens einer Ausführungsform kann während jeder aktiven Iteration ein Modell von Grund auf mit einem festen Seed trainiert werden, um eine konsistente Initialisierung für dieses Netzwerk sicherzustellen. Bei mindestens einer Ausführungsform kann eine Anzahl von Partikeln für alle Experimente festgelegt werden, z. B. mit einem Wert von 5. Bei mindestens einer Ausführungsform kann eine konsistente Lernrate pro Datensatz verwendet werden, z. B. ein Wert in einem Bereich von 0,0001 bis 0,001. Bei mindestens einer Ausführungsform kann eine Batch-Größe wie z. B. 8 verwendet werden. Bei mindestens einer Ausführungsform können die 3D-Volumen für das Training in kubische Patches unterteilt werden, z. B. mit einer einheitlichen Patch-Größe von 48 x 48 x 48. Bei mindestens einer Ausführungsform kann für die Inferenz eine Abtastfenstertechnik mit konsistenten Schritten, wie z. B. 36 konsistenten Schritten, verwendet werden. Bei mindestens einer Ausführungsform können diese Patche für ein dynamisches Training mit einem Positiv/Negativ-Verhältnis von 1:1 ausgewählt werden, wobei ein positiver Patch das Vorhandensein von Vordergrund in einem Patch sicherstellen kann und ein negativer Patch ein zufällig aus diesem gesamten 3D-Volumen ausgeschnittener ROI ist. Bei mindestens einer Ausführungsform kann dieser Verlust für alle Klassen eines Datensatzes ausgewertet werden. Bei mindestens einer Ausführungsform werden keine Techniken zur Datenvermehrung angewendet. Bei mindestens einer Ausführungsform kann ein Framework unter Verwendung von TensorFlow der NVIDIA Corporation implementiert werden, wobei eine Anzahl von GPUs, wie z. B. 60 Tesla V100 16GB GPUs, parallel für die Berechnung eingesetzt werden. Bei mindestens einer Ausführungsform kann die Trainingszeit pro aktiver Iteration für einzelne Datensätze zwischen etwa 45 Minuten und etwa 3 Stunden liegen.
Bei mindestens einer Ausführungsform stellen die 3A und 3B Vergleiche der mittleren Dice-Scores aller Volumen in einem Validierungssatz für einen Pankreas-Datensatz wie in 3A dar. Bei mindestens einer Ausführungsform kann eine konsistente Varianz beobachtet werden, wenn verschiedene Verfahren miteinander verglichen werden. Bei mindestens einer Ausführungsform erreicht kein Löschverfahren nach 20 aktiven Iterationen ein Plateau. Bei mindestens einer Ausführungsform erreichen diese Löschverfahren bei bis zu 20 aktiven Iterationen eine höhere Punktzahl, danach erreicht das zufällige Löschen mit Dice-Score ein ähnliches Ergebnis. Bei mindestens einer Ausführungsform erreichen diese Löschverfahren gegen Ende der Konvergenz ein Ausgangsergebnis vollständig, während Verfahren ohne Löschen aus einem entsprechenden ungekennzeichneten Pool dies nicht schaffen. Bei mindestens einer Ausführungsform ist zu beobachten, dass Verfahren ohne Löschen im Vergleich zu Verfahren mit Löschen weniger einzigartige Datenpunkte verwenden.
Bei mindestens einer Ausführungsform kann ein solcher aktiver Lernrahmen verwendet werden, um hochgradig unsichere Datenpunkte basierend auf einer Modellunsicherheit zu nutzen, indem ihre Häufigkeit in einem Trainingspool erhöht wird. Bei mindestens einer Ausführungsform kann ein solcher Ansatz die Kennzeichnungskosten von Daten reduzieren. Bei mindestens einer Ausführungsform kann ein Verfahren 400 zum Kennzeichnen von Daten und zum Trainieren eines solchen Modells verwendet werden, wie es in 4A dargestellt ist. Bei mindestens einer Ausführungsform kann ein Satz von Trainingsbildern empfangen werden 402, die zum Trainieren eines Segmentierungsnetzwerks verwendet werden können, wobei diese Bilder sowohl gekennzeichnete als auch ungekennzeichnete Objekte (oder Bilder mit und ohne Beschriftungen bzw. Kennzeichen) aufweisen können. Bei mindestens einer Ausführungsform kann das Training mit mehreren Trainingsiterationen durchgeführt werden. Bei mindestens einer Ausführungsform können ein oder mehrere Bilder eines Satzes gekennzeichneter Bilder aus einem Trainingspool für gekennzeichnete Bilder ausgewählt und als Eingabe für ein Netzwerk für eine aktuelle Trainingsiteration bereitgestellt werden. Bei mindestens einer Ausführungsform können diese Trainingsiterationen mit diesen ausgewählten Bildern durchgeführt werden 406, und ein oder mehrere Unsicherheitswerte können für diese aktuelle Iteration bestimmt werden 408. Bei mindestens einer Ausführungsform können diese Unsicherheitsdaten verwendet werden, um ein oder mehrere ungekennzeichnete Bilder aus einem Pool ungekennzeichneter Bilder auszuwählen, die für die Aufnahme in einen Pool gekennzeichneter Bilder annotiert werden sollen, und diese Unsicherheitsdaten können auch verwendet werden, um zu bestimmen, ob diese Bilder aus diesem Pool ungekennzeichneter Bilder entfernt oder in einem Pool ungekennzeichneter Bilder belassen werden sollen, damit sie in einer zukünftigen Iteration erneut ausgewählt werden können 410. Bei mindestens einer Ausführungsform können die ungekennzeichneten Bilder in diesem Pool in eine Rangfolge gebracht werden, und dann wird eine Anzahl der besten oder höchstrangigen Bildern ausgewählt. Bei mindestens einer Ausführungsform können diese ausgewählten Bilder von einem Orakel oder einer anderen Quelle mit Kennzeichen versehen und zu diesem gekennzeichneten Trainingspool hinzugefügt werden 412. Bei mindestens einer Ausführungsform können ein oder mehrere Verlustwerte unter Verwendung einer oder mehrerer Verlustfunktionen bestimmt werden. Bei mindestens einer Ausführungsform können ein oder mehrere Netzwerkparameter angepasst werden, um zu versuchen, diesen Verlust zu minimieren 414. Es kann bestimmt werden, ob eine Endbedingung oder ein Kriterium erfüllt wurde 416, z. B. wenn eine maximale Anzahl von Trainingsdurchläufen erreicht wurde oder ein Konvergenzkriterium erfüllt ist. Bei mindestens einer Ausführungsform können, wenn eine Endbedingung erfüllt wurde, diese trainierten Modelle zum Inferencing bereitgestellt werden 418, andernfalls kann das Training mit einem nächsten Durchgang oder einer nächsten Iteration fortgesetzt werden.
Bei mindestens einer Ausführungsform kann ein in 4B dargestelltes Verfahren 450 zum Zeitpunkt der Inferenz verwendet werden, um eine Segmentierung von in Bilddaten dargestellten Objekten abzuleiten. Bei mindestens einer Ausführungsform können eine oder mehrere Instanzen von Bilddaten empfangen 452 und als Eingabe für ein trainiertes Segmentierungsmodell bereitgestellt werden 454. Bei mindestens einer Ausführungsform kann eine abgeleitete Segmentierung als Ausgabe dieses trainierten Modells empfangen werden, die einem in diesem Eingabebild dargestellten Objekt von Interesse entspricht 456.
Bei mindestens einer Ausführungsform kann ein Verfahren 500 verwendet werden, wie es in 5 dargestellt ist. Bei mindestens einer Ausführungsform kann ein Satz von Bildern empfangen werden 502, die volumetrischen medizinischen Bilddaten entsprechen können. Bei mindestens einer Ausführungsform können ein oder mehrere Objekte in diesen Bildern unter Verwendung eines oder mehrerer neuronaler Netze identifiziert werden. Bei mindestens einer Ausführungsform können Kennzeichen, die diesen identifizierten Objekten entsprechen, generiert werden 506.
INFERENZ- UND TRAININGSLOGIK
6A zeigt die Inferenz- und/oder Trainingslogik 615, die verwendet wird, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 601 aufweisen, um Vorwärts- und/oder Ausgangsgewichte und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das für Inferencing in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. Bei mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 aufweisen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der Gewichts- und/oder andere Parameterinformationen geladen werden sollen, um die Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (ALUs) bezeichnet), zu konfigurieren. Bei mindestens einer Ausführungsform lädt ein Code, wie z. B. ein Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf der Architektur eines neuronalen Netzes, dem dieser Code entspricht. Bei mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder der Inferenz unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. Bei mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, enthalten sein.
Bei mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikeinrichtungen oder -Schaltungen sein. Bei mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 601 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. Bei mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 601 intern oder extern zum Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der bei der Inferenz und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 605 aufweisen, um Rückwärts- und/oder Ausgangsgewichts- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferencing verwendet wird. Bei mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 605 Gewichtsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder des Inferencings unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. Bei mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 605 aufweisen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der Gewichts- und/oder andere Parameterinformationen geladen werden sollen, um die Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend: arithmetische Logikeinheiten (ALUs)) zu konfigurieren. Bei mindestens einer Ausführungsform lädt ein Code, wie z. B. ein Graphencode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs auf der Grundlage einer Architektur eines neuronalen Netzes, mit dem dieser Code korrespondiert. Bei mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 605 einen anderen On-Chip- oder Off-Chip-Datenspeicher aufweisen, z. B. den L1-, L2- oder L3-Cache eines Prozessors oder den Systemspeicher. Bei mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikeinrichtungen oder -Schaltungen sein. Bei mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. Bei mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 605 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der Daten, die bei dem Inferencing und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
Bei mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 separate Speicherstrukturen sein. Bei mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 dieselbe Speicherstruktur sein. Bei mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. Bei mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, enthalten sein.
Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine oder mehrere arithmetische Logikeinheit(en) („ALU(s)“) 610 aufweisen, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode basieren oder durch diesen angezeigt werden (z. B, Graphencode), deren Ergebnis in einem Aktivierungsspeicher 620 gespeicherte Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von in Code- und/oder Datenspeicher 601 und/oder Code- und/oder Datenspeicher 605 gespeicherten Eingabe/Ausgabe- und/oder Gewichtsparameterdaten sind. Bei mindestens einer Ausführungsform werden in einem Aktivierungsspeicher 620 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von ALU(s) 610 abhängig von Ausführungsbefehlen oder anderem Code ausgeführt wird, wobei in Code- und/oder Datenspeicher 605 und/oder Code- und/oder Datenspeicher 601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie z. B. Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von denen beliebige oder alle in Code- und/oder Datenspeicher 605 oder Code- und/oder Datenspeicher 601 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
Bei mindestens einer Ausführungsform sind ALU(s) 610 in einem oder mehreren Prozessoren oder anderen Hardware-Logik-Einrichtungen oder -Schaltungen vorhanden, während bei anderen Ausführungen ALU(s) 610 extern zu einem Prozessor oder einer anderen Hardware-Logik-Einrichtung oder -Schaltung sein können, die sie verwenden (z. B. ein Co-Prozessor). Bei mindestens einer Ausführungsform können die ALUs 610 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.), vorhanden sein. Bei mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf demselben Prozessor oder einer anderen Hardware-Logikeinrichtung oder -Schaltung befinden, während sie bei einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logikeinrichtungen oder -Schaltungen oder einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikeinrichtungen oder - Schaltungen untergebracht sein können. Bei mindestens einer Ausführungsform kann jeder Abschnitt des Aktivierungsspeichers 620 mit einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, vorhanden sein. Darüber hinaus kann der Inferenz- und/oder Trainingscode zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der mit Hilfe der Abruf-, Dekodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
Bei mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, ein DRAM, ein SRAM, ein nichtflüchtiger Speicher (z. B. ein Flash-Speicher) oder ein anderer Speicher sein. Bei mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. Bei mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 620 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder ein DRAM, ein SRAM, einen Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip bzw. außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der bei dem Inferencing und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen. Bei mindestens einer Ausführungsform kann die in 6A dargestellte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis („ASIC“) verwendet werden, wie z. B. der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. Bei mindestens einer Ausführungsform kann die in 6A dargestellte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z. B. Field Programmable Gate Arrays („FPGAs“), verwendet werden.
6B zeigt die Inferenz- und/oder Trainingslogik 615 gemäß mindestens einer oder mehreren Ausführungsformen. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine Hardwarelogik aufweisen, in der Rechenressourcen in Verbindung mit Gewichtungswerten oder anderen Informationen, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen, dediziert oder anderweitig exklusiv verwendet werden. Bei mindestens einer Ausführungsform kann die in 6B dargestellte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z. B. der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. Bei mindestens einer Ausführungsform kann die in 6B dargestellte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer CPU-Hardware (Central Processing Unit), einer GPU-Hardware (Graphics Processing Unit) oder anderer Hardware, wie z. B. FPGAs (Field Programmable Gate Arrays), verwendet werden. Bei mindestens einer Ausführungsform weist die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, einen Code- und/oder Datenspeicher 601 und einen Code- und/oder Datenspeicher 605 auf, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. Bei mindestens einer Ausführungsform, die in 6B dargestellt ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource verbunden, wie z. B. der Rechenhardware 602 bzw. der Rechenhardware 606. Bei mindestens einer Ausführungsform umfassen die Rechenhardware 602 und die Rechenhardware 606 jeweils eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, und deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
Bei mindestens einer Ausführungsform korrespondieren der Code- und/oder Datenspeicher 601 bzw. 605 und die entsprechende Rechenhardware 602 bzw. 606 jeweils mit verschiedenen Schichten eines neuronalen Netzes, so dass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 601/602“ des Code- und/oder Datenspeichers 601 und der Rechenhardware 602 als Eingabe für das „Speicher-/Rechenpaar 605/606“ des Code- und/oder Datenspeichers 605 und der Rechenhardware 606 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. Bei mindestens einer Ausführungsform können die Speicher-/Rechenpaare 601/602 und 605/606 jeweils mit mehr als einer Schicht eines neuronalen Netzes korrespondieren. Bei mindestens einer Ausführungsform können zusätzliche Speicher-/Berechnungspaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicherberechnungspaaren 601/602 und 605/606 in der Inferenz- und/oder Trainingslogik 615 vorhanden sein.
DATENZENTRUM
7 zeigt ein Beispiel für ein Datenzentrum 700, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das Rechenzentrum 700 eine Datenzentrums-Infrastrukturschicht 710, eine Frameworkschicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740 auf.
Bei mindestens einer Ausführungsform, wie in 7 gezeigt, kann die Datenzentrums-Infrastrukturschicht 710 einen Ressourcen-Orchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („node-C.R.s“) 716(1)-716(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. Bei mindestens einer Ausführungsform können die Knoten-C.R.s 716(1)-716(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen (z. B., dynamischer Festwertspeicher), Speichereinrichtungen (z. B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. aufweisen. Bei mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 716(1)-716(N) ein Server mit einer oder mehreren der oben genannten Rechenressourcen sein.
Bei mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 separate Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) oder in vielen Racks untergebracht sind, die sich in Datenzentren an verschiedenen geografischen Standorten befinden (ebenfalls nicht gezeigt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 714 können gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. Bei mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. Bei mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 einen oder mehrere Knoten-C.R.s 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 konfigurieren oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 eine Verwaltungseinheit für die Software-Design-Infrastruktur („SDI“) des Rechenzentrums 700 aufweisen. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
Bei mindestens einer Ausführungsform, wie sie in 7 gezeigt ist, weist die Framework-Schicht 720 einen Job Scheduler 722, einen Konfigurationsmanager 724, einen Ressourcenmanager 726 und ein verteiltes Dateisystem 728 auf. Bei mindestens einer Ausführungsform kann die Framework-Schicht 720 ein Framework zur Unterstützung der Software 732 der Softwareschicht 730 und/oder einer oder mehrerer Anwendung(en) 742 der Anwendungsschicht 740 aufweisen. Bei mindestens einer Ausführungsform kann/können die Software 732 oder die Anwendung(en) 742 jeweils eine webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 720 um einen Typ eines freien und eines quelloffenen Software-Webanwendungs-Frameworks wie Apache SparkTM (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 728 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. Bei mindestens einer Ausführungsform kann der Job Scheduler 722 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 700 unterstützt werden. Bei mindestens einer Ausführungsform kann der Konfigurationsmanager 724 in der Lage sein, verschiedene Schichten wie die Softwareschicht 730 und die Framework-Schicht 720, die Spark und das verteilte Dateisystem 728 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 726 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 728 und des Job Schedulers 722 zugeordnet sind. Bei mindestens einer Ausführungsform können die geclusterten oder gruppierten Rechenressourcen gruppierte Rechenressourcen 714 auf der Datenzentrums-Infrastrukturebene 710 aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 726 mit dem Ressourcenorchestrator 712 koordiniert werden, um diese zugeordneten oder zugewiesenen Rechenressourcen zu verwalten.
Bei mindestens einer Ausführungsform kann die Software 732, die in der Softwareschicht 730 enthalten ist, Software aufweisen, die zumindest von Abschnitten der Knoten-CRs 716(1)-716(N), der gruppierten Rechenressourcen 714 und/oder des verteilten Dateisystems 728 der Framework-Schicht 720 verwendet wird. Eine oder mehrere Arten von Software können unter anderem Software für die Suche nach Internet-Webseiten, Software zum Scannen von E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte aufweisen.
Bei mindestens einer Ausführungsform kann/können die in der Anwendungsschicht 740 enthaltene(n) Anwendung(en) 742 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 716(1)-716(N), der gruppierten Rechenressourcen 714 und/oder des verteilten Dateisystems 728 der Framework-Schicht 720 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich einer Trainings- oder Inferenzsoftware, einer Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind jedoch nicht darauf beschränkt.
Bei mindestens einer Ausführungsform können der Konfigurationsmanager 724, der Ressourcenmanager 726 und der Ressourcen-Orchestrator 712 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst wurden. Bei mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder leistungsschwache Abschnitte eines Rechenzentrums zu vermeiden.
Bei mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer Ausführungsformen, die hier beschrieben sind, vorherzusagen oder abzuleiten. Zum Beispiel kann bei mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnen von Gewichtungsparametern gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Datenzentrum 700 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 700 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
Bei mindestens einer Ausführungsform kann das Datenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder das Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um Benutzern das Training oder das Inferencing von Informationen zu ermöglichen, wie z. B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System von 7 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke für Inferenzoperationen zu verwenden.
COMPUTERSYSTEME
8 ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon 800 sein kann, das mit einem Prozessor gebildet wird, der Ausführungseinheiten aufweisen kann, um einen Befehl auszuführen. Bei mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung eine Komponente aufweisen, wie z. B. einen Prozessor 802, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. Bei mindestens einer Ausführungsform kann das Computersystem 800 Prozessoren aufweisen, wie z. B. die PENTIUM®-Prozessorfamilie, XeonTM-, Itanium®-, XScaleTM- und/oder StrongARMTM-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. Bei mindestens einer Ausführungsform kann das Computersystem 800 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Einrichtungen, wie z. B. in der Hand gehaltenen Geräten und eingebetteten Anwendungen, verwendet werden. Einige Beispiele für in der Hand gehaltene Einrichtungen beinhalten Mobiltelefone, Internet-Protokoll-Geräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. Bei mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
Bei mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung einen Prozessor 802 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 808 aufweisen kann, um ein Training eines Modells zum maschinellen Lernen und/oder ein Inferencing gemäß den hier beschriebenen Techniken durchzuführen. Bei mindestens einer Ausführungsform ist das Computersystem 800 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 800 ein Multiprozessorsystem sein. Bei mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder jede andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 verbunden sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten im Computersystem 800 übertragen kann.
Bei mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 804 aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 802 einen einzelnen internen Cache oder mehrere Ebenen eines internen Cache aufweisen. Bei mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 802 befinden. Bei anderen Ausführungen kann er auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Anforderungen. Bei mindestens einer Ausführungsform kann die Registerdatei 806 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, einem Ganzzahlregister, einem Gleitkommaregister, einem Statusregister und einem Befehlszeigerregister.
Bei mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, einschließlich, ohne Einschränkung, der Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls im Prozessor 802. Bei mindestens einer Ausführungsform kann der Prozessor 802 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 808 eine Logik zur Verarbeitung eines gepackten Befehlssatzes 809 aufweisen. Bei mindestens einer Ausführungsform können durch das Vorhandensein eines gepackten Befehlssatzes 809 in einem Befehlssatz eines Mehrzweckprozessors 802 zusammen mit einer zugehörigen Schaltung zum Ausführen von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Mehrzweckprozessor 802 ausgeführt werden. Bei mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die gesamte Breite des Datenbusses eines Prozessors zum Ausführen von Operationen mit gepackten Daten verwendet wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen auszuführen.
Bei mindestens einer Ausführungsform kann die Ausführungseinheit 808 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. Bei mindestens einer Ausführungsform kann das Computersystem 800, ohne Einschränkung, einen Speicher 820 aufweisen. Bei mindestens einer Ausführungsform kann der Speicher 820 als Dynamic Random Access Memory („DRAM“)-Einrichtung, als Static Random Access Memory („SRAM“)-Einrichtung, als Flash-Speichereinrichtung oder als andere Speichereinrichtung implementiert sein. Bei mindestens einer Ausführungsform kann der Speicher 820 (eine) Anweisung(en) 819 und/oder Daten 821 speichern, die durch Datensignale dargestellt werden, die von dem Prozessor 802 ausgeführt werden können.
Bei mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 810 und dem Speicher 820 gekoppelt sein. Bei mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 816 aufweisen, und der Prozessor 802 kann mit dem MCH 816 über den Prozessorbus 810 kommunizieren. Bei mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite zum Speicher 820 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten in dem Computersystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-E/A 822 überbrücken. Bei mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Kopplung mit einer Grafiksteuerung bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite mit dem Speicher 820 gekoppelt sein, und die Grafik-/Videokarte 812 kann über eine AGP-Verbindung (Accelerated Graphics Port) 814 mit dem MCH 816 gekoppelt sein.
Bei mindestens einer Ausführungsform kann das Computersystem 800 eine System-E/A 822 verwenden, bei der es sich um einen proprietären Hub-Schnittstellenbus handelt, um den MCH 816 mit dem I/O-Controller-Hub („ICH“) 830 zu verbinden. Bei mindestens einer Ausführungsform kann der ICH 830 direkte Verbindungen zu einigen E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellen. Bei mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zum Anschluss von Peripheriegeräten an den Speicher 820, den Chipsatz und den Prozessor 802 aufweisen. Beispiele können ohne Einschränkung einen Audio-Controller 829, einen Firmware-Hub („Flash-BIOS“) 828, einen drahtlosen Transceiver 826, einen Datenspeicher 824, einen Legacy-E/A-Controller 823 mit Benutzereingabe- und Tastaturschnittstellen 825, einen seriellen Erweiterungsanschluss 827, wie Universal Serial Bus („USB“), und einen Netzwerk-Controller 834 aufweisen. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
Bei mindestens einer Ausführungsform zeigt 8 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 8 ein beispielhaftes System on a Chip („SoC“) darstellen kann. Bei mindestens einer Ausführungsform können die in 8 dargestellten Einrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Zwischenverbindungen (z. B. PCle) oder einer Kombination davon verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 800 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System von 8 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke für das Inferencing zu verwenden.
9 ist ein Blockdiagramm, das eine elektronische Einrichtung 900 zur Verwendung eines Prozessors 910 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform kann die elektronische Einrichtung 900 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, ein mobiles Gerät, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
Bei mindestens einer Ausführungsform kann das System 900 ohne Einschränkung einen Prozessor 910 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. Bei mindestens einer Ausführungsform ist der Prozessor 910 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen 1°C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC-Bus), ein Serial Peripheral Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). Bei mindestens einer Ausführungsform weist 9 ein System auf, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 9 ein beispielhaftes System on a Chip („SoC“) darstellen kann. Bei mindestens einer Ausführungsform können die in 9 dargestellten Einrichtungen mit proprietären Zwischenverbindungen, standardisierten Zwischenverbindungen (z. B. PCle) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 9 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Bei mindestens einer Ausführungsform kann 9 aufweisen ein Display 924, einen Touchscreen 925, ein Touchpad 930, eine Near Field Communications-Einheit („NFC“) 945, einen Sensor-Hub 940, einen Wärmesensor 946, einen Express-Chipsatz („EC“) 935, ein Trusted Platform Module („TPM“) 938, einen BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 922, ein DSP 960, ein Laufwerk 920 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine Wireless Local Area Network-Einheit („WLAN“) 950, eine Bluetooth-Einheit 952, eine Wireless Wide Area Network-Einheit („WWAN“) 956, ein Global Positioning System (GPS) 955, eine Kamera („USB 3.0-Kamera“) 954, wie z. B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 915, die z. B. im LPDDR3-Standard implementiert ist. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
Bei mindestens einer Ausführungsform können andere Komponenten über die oben beschriebenen Komponenten kommunikativ mit dem Prozessor 910 verbunden sein. Bei mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor („ALS“) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ mit dem Sensor-Hub 940 verbunden sein. Bei mindestens einer Ausführungsform können der Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ mit dem EC 935 gekoppelt sein. Bei mindestens einer Ausführungsform können Lautsprecher 963, Kopfhörer 964 und ein Mikrofon („mic“) 965 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 962 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 960 gekoppelt sein kann. Bei mindestens einer Ausführungsform kann die Audioeinheit 964 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Klasse-D-Verstärker aufweisen. Bei mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 957 kommunikativ mit der WWAN-Einheit 956 gekoppelt sein. Bei mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System von 9 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
10 illustriert ein Computersystem 1000 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das Computersystem 1000 so ausgestaltet, dass es verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren implementiert.
Bei mindestens einer Ausführungsform umfasst das Computersystem 1000 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1002, die an einen Kommunikationsbus 1010 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie z. B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren beliebigen anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokollen. Bei mindestens einer Ausführungsform weist das Computersystem 1000 ohne Einschränkung einen Hauptspeicher 1004 und eine Steuerlogik auf (z. B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1004 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. Bei mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1022 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 1000 zu empfangen und an andere Systeme zu senden.
In mindestens einer Ausführungsform weist das Computersystem 1000 ohne Einschränkung Eingabeeinrichtungen 1008, ein Parallelverarbeitungssystem 1012 und Anzeigeeinrichtungen 1006 auf, die mit einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einem Plasmadisplay oder anderen geeigneten Anzeigetechnologien realisiert sein können. Bei mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1008 wie Tastatur, Maus, Touchpad, Mikrofon und anderen empfangen. Bei mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System 10 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze zum Inferencing zu verwenden.
11 illustriert ein Computersystem 1100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das Computersystem 1100, ohne Einschränkung, einen Computer 1110 und einen USB-Stick 1120 auf. Bei mindestens einer Ausführungsform kann der Computer 1110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform weist der Computer 1110 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
Bei mindestens einer Ausführungsform weist der USB-Stick 1120, ohne Einschränkung, eine Verarbeitungseinheit 1130, eine USB-Schnittstelle 1140 und eine USB-Schnittstellenlogik 1150 auf. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, das/die in der Lage ist, Befehle auszuführen. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform umfasst der Verarbeitungskern 1130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 1130 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 1130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Operationen des maschinellen Sehens und maschinellen Lernens optimiert ist.
Bei mindestens einer Ausführungsform kann die USB-Schnittstelle 1140 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Bei mindestens einer Ausführungsform handelt es sich bei der USB-Schnittstelle 1140 beispielsweise um eine USB 3.0 Typ-C-Buchse für Daten und Strom. Bei mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 ein USB-3.0-Typ-A-Stecker. Bei mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1150 einen beliebigen Umfang an und eine beliebige Art von Logik aufweisen, die es der Verarbeitungseinheit 1130 ermöglicht, über den USB-Anschluss 1140 mit einer Einrichtung (z. B. einem Computer 1110) zu kommunizieren.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System von 11 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze zum Inferencing zu verwenden.
12A zeigt eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1210-1213 mit einer Vielzahl von Multi-Core-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1240-1243 (z. B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt sind. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1240-1243 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die u. a. PCle 4.0 oder 5.0 und NVLink 2.0 aufweisen.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1210-1213 über Hochgeschwindigkeitsverbindungen 1229-1230 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert werden können, als sie für die Hochgeschwindigkeitsverbindungen 1240-1243 verwendet werden. In ähnlicher Weise können zwei oder mehr der Multi-Core-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1228 verbunden sein, bei denen es sich um symmetrische Multiprozessor (SMP)-Busse handeln kann, die mit 20GB/s, 30GB/s, 120GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 12A gezeigten Systemkomponenten über dieselben Protokolle/Links erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Multi-Core-Prozessor 1205-1206 kommunikativ mit einem Prozessorspeicher 1201-1202 über Speicherverbindungen 1226-1227 gekoppelt, und jede GPU 1210-1213 ist kommunikativ mit dem GPU-Speicher 1220-1223 über GPU-Speicherverbindungen 1250-1253 gekoppelt. Die Speicherverbindungen 1226-1227 und 1250-1253 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielhaft und ohne Einschränkung können die Prozessorspeicher 1201-1202 und die GPU-Speicher 1220-1223 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1201-1202 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie unten beschrieben ist, können verschiedene Prozessoren 1205-1206 und GPUs 1210-1213 zwar physisch mit einem bestimmten Speicher 1201-1202 bzw. 1220-1223 gekoppelt sein, doch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1201-1202 jeweils 64 GB Systemadressraum und die GPU-Speicher 1220-1223 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem insgesamt 256 GB großen adressierbaren Speicher führt).
12B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Multi-Core-Prozessor 1207 und einem Grafikbeschleunigungsmodul 1246 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1246 kann einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1240 mit dem Prozessor 1207 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 1246 in demselben Gehäuse oder auf demselben Chip wie der Prozessor 1207 integriert sein.
Bei mindestens einer Ausführungsform weist der dargestellte Prozessor 1207 eine Vielzahl von Kernen 1260A-1260D auf, jeder mit einem Translations-Lookaside-Puffer 1261A-1261D und einem oder mehreren Caches 1262A-1262D. Bei mindestens einer Ausführungsform können die Kerne 1260A-1260D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Die Caches 1262A-1262D können Level 1 (L1) und Level 2 (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1256 in den Caches 1262A-1262D vorhanden sein, die von Gruppen von Kernen 1260A-1260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1207 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Prozessor 1207 und Grafikbeschleunigungsmodul 1246 sind mit dem Systemspeicher 1214 verbunden, der die Prozessorspeicher 1201-1202 von 12A aufweisen kann.
Die Kohärenz wird für Daten und Anweisungen, die in verschiedenen Caches 1262A-1262D, 1256 und im Systemspeicher 1214 gespeichert sind, über eine Inter-Core-Kommunikation über einen Kohärenzbus 1264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1264 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1264 implementiert, um Cache-Zugriffe zu snoopen bzw. auszuspionieren.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1225 das Grafikbeschleunigungsmodul 1246 kommunikativ an den Kohärenzbus 1264, so dass das Grafikbeschleunigungsmodul 1246 als Peer der Kerne 1260A-1260D an einem Cache-Kohärenzprotokoll beteiligt sein kann. Insbesondere bietet eine Schnittstelle 1235 eine Anschlussmöglichkeit mit der Proxy-Schaltung 1225 über die Hochgeschwindigkeitsverbindung 1240 (z. B. ein PCIe-Bus, NVLink usw.), und eine Schnittstelle 1237 verbindet das Grafikbeschleunigungsmodul 1246 mit der Verbindung 1240.
In einer Implementierung bietet eine Beschleuniger-Integrationsschaltung 1236 eine Cache-Verwaltung, einen Speicherzugriff, eine Kontextverwaltung und Interrupt-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungs-Engines 1231, 1232, N des Grafikbeschleunigungsmoduls 1246. Die Grafikverarbeitungsmodule 1231, 1232, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmodule 1231, 1232, N verschiedene Typen von Grafikverarbeitungsmodulen innerhalb einer GPU umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z. B. Video-Encoder/Decoder), Abtaster und Blit-Module. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1246 ein Grafikprozessor (GPU) mit einer Vielzahl von Grafikverarbeitungseinheiten 1231-1232, N sein, oder die Grafikverarbeitungseinheiten 1231-1232, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, auf einer gemeinsamen Linecard oder einem gemeinsamen Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1236 eine Speicherverwaltungseinheit (MMU) 1239 auf, um verschiedene Speicherverwaltungsfunktionen, wie z. B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1214 auszuführen. Die MMU 1239 kann auch einen Translations-Lookaside-Buffer (TLB) (nicht dargestellt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In einer Ausführungsform werden die in dem Cache 1238 und in den Grafikspeichern 1233-1234, M gespeicherten Daten mit den Core-Caches 1262A-1262D, 1256 und dem Systemspeicher 1214 kohärent gehalten. Wie es oben erwähnt ist, kann dies über eine Proxy-Schaltung 1225 im Auftrag des Cache 1238 und der Speicher 1233-1234, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 1238 in Bezug auf Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1262A-1262D, 1256 und Empfangen von Aktualisierungen von dem Cache 1238).
Ein Satz von Registern 1245 speichert Kontextdaten für Threads, die von den Grafikprozessor-Engines 1231-1232, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1248 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Interrupt-Verwaltungsschaltung 1247 von Systemeinrichtungen empfangene Interrupts.
In einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1231 durch die MMU 1239 in reale/physische Adressen im Systemspeicher 1214 übersetzt. Eine Ausführungsform der Beschleunigerintegrationsschaltung 1236 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1246 und/oder andere Beschleunigereinrichtungen. Das Grafikbeschleunigermodul 1246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikprozessor-Engines 1231-1232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die den VMs und/oder Anwendungen zugeordnet sind, zugewiesen sind.
Bei mindestens einer Ausführungsform fungiert die Beschleunigerintegrationsschaltung 1236 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1246 und stellt eine Adressübersetzung und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleunigerintegrationsschaltung 1236 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 1231-1232, N, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1231-1232, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1207 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleunigerintegrationsschaltung 1236 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1231-1232, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
Bei mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1233-1234, M mit jedem der Grafikprozessoren 1231-1232, N verbunden. Die Grafikspeicher 1233-1234, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1231-1232, N verarbeitet werden. Die Grafikspeicher 1233-1234, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Verbindung 1240 Biasing-Techniken verwendet, um sicherzustellen, dass die in den Grafikspeichern 1233-1234, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1231-1232, N verwendet werden und vorzugsweise nicht von den Kernen 1260A-1260D (zumindest nicht häufig). In ähnlicher Weise versucht ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1231-1232, N) benötigt werden, in den Caches 1262A-1262D, 1256 der Kerne und im Systemspeicher 1214 zu halten.
12C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleunigerintegrationsschaltung 1236 in den Prozessor 1207 integriert ist. Zumindest bei dieser Ausführungsform kommunizieren die Grafikprozessor-Engines 1231-1232, N direkt über die Hochgeschwindigkeitsverbindung 1240 mit der Beschleunigerintegrationsschaltung 1236 über die Schnittstelle 1237 und die Schnittstelle 1235 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleunigerintegrationsschaltung 1236 kann dieselben Operationen ausführen, wie sie in 12B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1264 und den Caches 1262A-1262D, 1256 befindet. Bei mindestens einer Ausführungsform werden verschiedene Programmiermodelle unterstützt, darunter ein Programmiermodell mit dediziertem Prozess (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle, die von der Beschleunigerintegrationsschaltung 1236 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1246 gesteuert werden, aufweisen können.
Bei mindestens einer Ausführungsform sind die Grafikprozessor-Engines 1231-1232, N einer einzigen Anwendung oder einem einzigen Prozess unter einem einzigen Betriebssystem zugeordnet. Bei mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitung-Engines 1231-1232, N weiterleiten, was eine Virtualisierung innerhalb einer VM/Partition ermöglicht.
Bei mindestens einer Ausführungsform können die Grafikverarbeitungs-Eingines 1231-1232, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die gemeinsam genutzten Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1231-1232, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer Partition ohne Hypervisor sind die Grafikverarbeitungs-Engines 1231-1232, N einem Betriebssystem zugeordnet. Bei mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1231-1232, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
Bei mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231-1232, N ein Prozesselement mithilfe eines Prozesshandles aus. Bei mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1214 gespeichert und sind unter Verwendung der hier beschriebenen Übersetzungstechniken von effektiven Adressen in reale Adressen adressierbar. Bei mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1231-1232, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). Bei mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
12D zeigt ein beispielhaftes Beschleunigerintegrations-Slice 1290. Wie es hier verwendet wird, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1236. Der anwendungswirksame Adressraum 1282 innerhalb des Systemspeichers 1214 speichert Prozesselemente 1283. In einer Ausführungsform werden Prozesselemente 1283 als Reaktion auf GPU-Aufrufe 1281 von Anwendungen 1280, die auf dem Prozessor 1207 ausgeführt werden, gespeichert. Ein Prozesselement 1283 enthält den Prozessstatus für die entsprechende Anwendung 1280. Ein im Prozesselement 1283 enthaltener Arbeitsdeskriptor bzw. Workdeskriptor (WD) 1284 kann ein einzelner, von einer Anwendung angeforderter Auftrag sein oder einen Zeiger auf eine Warteschlange von Aufträgen enthalten. Bei mindestens einer Ausführungsform ist der WD 1284 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1282 einer Anwendung.
Das Grafikbeschleunigungsmodul 1246 und/oder einzelne Grafikverarbeitungs-Engines 1231-1232, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1284 an ein Grafikbeschleunigungsmodul 1246 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
Bei mindestens einer Ausführungsform ist ein Programmiermodell für einen bestimmten Prozess implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231. Da das Grafikbeschleunigungsmodul 1246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1236 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleunigerintegrationsschaltung 1236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1246 zugewiesen ist.
Im Betrieb holt eine WD-Abrufeinheit 1291 in der Beschleunigerintegrations-Slice 1290 den nächsten WD 1284 ab, der eine Angabe einer Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1246 zu erledigen ist. Die Daten aus dem WD 1284 können in Registern 1245 gespeichert und von der MMU 1239, der Interrupt-Verwaltungsschaltung 1247 und/oder der Kontextverwaltungsschaltung 1248 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1239 weist z. B. eine Segment-/Page-Walk-Schaltung für den Zugriff auf Segment-/Page-Tabellen 1286 innerhalb des virtuellen OS-Adressraums 1285 auf. Die Interrupt-Verwaltungsschaltung 1247 kann von dem Grafikbeschleunigungsmodul 1246 empfangene Interrupt-Ereignisse 1292 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1293, die von einer Grafikverarbeitungs-Engine 1231-1232, N erzeugt wird, von der MMU 1239 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine 1231-1232, N und/oder jedes Grafikbeschleunigungsmodul 1246 ein gleicher Satz von Registern 1245 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1290 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 dargestellt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerungsregister
2	Zeiger auf einen Bereich realer Adressen (RA) geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Interrupt-Vektor-Tabelleneintrags-Offset
5	Interrupt-Vektor-Tabelleneintragsgrenze
6	Statusregister
7	ID der logischen Partition
8	Zeiger auf eine reale Adresse (RA) eines Eintrags für eine Hypervisorbeschleunigungsnutzung
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 dargestellt. Tabelle 2 - Initialisierte Register des Betriebssystems

1	Prozess- und Thread-Identifikation
2	Zeiger auf eine effektive Adresse (EA) einer Kontext-Speicherung-/Wiederherstellung
3	Zeiger auf eine virtuelle Adresse (VA) eines Eintrags für eine Beschleunigernutzung
4	Zeiger auf eine virtuelle Adresse (VA) einer Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1246 und/oder die Grafikverarbeitungs-Engines 1231-1232, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1231-1232, N zur Ausführung einer Arbeit benötigt werden, oder er kann ein Zeiger auf einen Speicherplatz sein, bei dem eine Anwendung eine Befehlswarteschlange für zu erledigende Arbeit eingerichtet hat.
12E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1298 auf, in dem eine Prozesselementliste 1299 gespeichert ist. Der reale Hypervisor-Adressraum 1298 ist über einen Hypervisor 1296 zugänglich, der Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1295 virtualisiert.
Bei mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1246 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: Zeitscheibengeteilt bzw. Time-sliced shared und grafikanweisungsgeteilt bzw. graphics-directed shared.
In diesem Modell besitzt der System-Hypervisor 1296 das Grafikbeschleunigungsmodul 1246 und stellt seine Funktion allen Betriebssystemen 1295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1246 die Virtualisierung durch den Systemhypervisor 1296 unterstützt, muss das Grafikbeschleunigungsmodul 1246 insbesondere Folgendes erfüllen: 1) Die Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1246 muss einen Mechanismus zum Speichern und Wiederherstellen des Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1246 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1246 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen. 3) Dem Grafikbeschleunigungsmodul 1246 muss Fairness zwischen Prozessen garantiert werden, wenn es in einem anweisungsbehafteten gemeinsamen Programmiermodell arbeitet.
Bei mindestens einer Ausführungsform muss die Anwendung 1280 einen Systemaufruf des Betriebssystems 1295 mit einem Typ eines Grafikbeschleunigungsmoduls 1246, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP (Context Save/Restore Area Pointer) durchführen. Bei mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1246 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. Bei mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1246 ein systemspezifischer Wert sein. Bei mindestens einer Ausführungsform ist WD speziell für das Grafikbeschleunigungsmodul 1246 formatiert und kann in Form eines Befehls eines Grafikbeschleunigungsmoduls 1246, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, die eine von dem Grafikbeschleunigungsmodul 1246 zu verrichtende Arbeit beschreibt. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. Bei mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR einstellt. Wenn die Implementierungen der Beschleunigerintegrationsschaltung 1236 und des Grafikbeschleunigungsmoduls 1246 kein User Authority Mask Override Register
(UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1296 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) auf einen AMR-Wert anwenden, bevor ein AMR in dem Prozesselement 1283 angeordnet wird. Bei mindestens einer Ausführungsform ist ein CSRP eines der Register 1245, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1282 einer Anwendung für das Grafikbeschleunigungsmodul 1246 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Jobs bzw. Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. Bei mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1295 überprüfen, ob die Anwendung 1280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Das Betriebssystem 1295 ruft dann den Hypervisor 1296 mit den in Tabelle 3 dargestellten Informationen auf. Tabelle 3 - Parameter für einen Aufruf des BS an den Hypervisor

1	Ein Arbeitsdeskriptor (WD)
2	Ein Authority Mask Register (AMR)-Wert (potenziell maskiert)
3	Einen Zeiger auf eine effektive Adresse (EA) des Kontext-Speicher/Wiederherstellungs-Bereichs (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Einen Zeiger auf eine virtuelle Adresse (VA) eines Beschleunigersbenutzungseintrags (AURP)
6	Eine virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs prüft der Hypervisor 1296, ob das Betriebssystem 1295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Der Hypervisor 1296 setzt dann das Prozesselement 1283 in eine verknüpfte Prozesselementliste für einen entsprechenden Typ eines Grafikbeschleunigungsmoduls 1246. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen aufweisen. Tabelle 4 -Prozesselementinformationen

1	Ein Arbeitsdeskriptor (WD)
2	Ein Authority Mask Register (AMR)-Wert (potenziell maskiert)
3	Einen Zeiger auf eine effektive Adresse (EA) des Kontext-Speicher/Wiederherstellungs-Bereichs (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Einen Zeiger auf eine virtuelle Adresse (VA) eines Beschleunigersbenutzungseintrags (AURP)
6	Eine virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Eine Interrupt-Vektor-Tabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Ein Statusregister (SR)-Wert
10	Eine ID einer logischen Partition (LPID)
11	Einen Zeiger auf eine reale Adresse (RA) eines Hypervisor-Beschleuniger-Benutzungseintrags
12	Speicherdeskriptorregister (SDR)

Bei mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1245 für ein Beschleunigerintegrations-Slice 1290.
Wie in 12F dargestellt ist, wird bei mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1210-1213 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1201-1202 zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1201 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1202, ein dritter Abschnitt dem GPU-Speicher 1220 usw. Bei mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1294A-1294E in einer oder mehreren MMUs 1239A-1239E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 1205) und GPUs 1210-1213 sicher und implementiert Biasing-Techniken, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollten. Während in 12F mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1294A-1294E dargestellt sind, kann die Bias/Kohärenz-Schaltung in einer MMU eines oder mehrerer Host-Prozessoren 1205 und/oder in der Beschleuniger-Integrationsschaltung 1236 implementiert sein.
In einer Ausführungsform kann der einer GPU zugewiesene Speicher 1220-1223 als Teil des Systemspeichers abgebildet sein, und es kann auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen werden, ohne jedoch Leistungsnachteile zu erleiden, die mit der vollständigen System-Cache-Kohärenz verbunden sind. Bei mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf den einer GPU zugewiesenen Speicher 1220-1223 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für eine GPU-Auslagerung. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1205, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead traditioneller I/O-DMA-Datenkopien. Solche traditionellen Kopien beinhalten Treiberaufrufe, Interrupts und Memory-Mapped-I/O-Zugriffe (MMIO), die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. Bei mindestens einer Ausführungsform kann die Fähigkeit, auf den einer GPU zugewiesenen Speicher 1220-1223 ohne Cache-Kohärenz-Overhead zuzugreifen, entscheidend für die Ausführungszeit einer ausgelagerten Berechnung sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1210-1213 erheblich reduzieren. Bei mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität einer GPU-Auslagerung spielen.
Bei mindestens einer Ausführungsform wird die Auswahl des GPU-Bias und des Host-Prozessor-Bias durch eine Bias-Nachverfolger-Datenstruktur gesteuert. Es kann z. B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit einer Granularität einer Speicherseite gesteuert wird), die 1 oder 2 Bits pro einer GPU zugewiesenen Speicherseite aufweist. Bei mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer einer GPU zugewiesener Speicher 1220-1223 implementiert sein, mit oder ohne Bias-Cache in der GPU 1210-1213 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ kann auch eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
Bei mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der mit jedem Zugriff auf den einer GPU zugewiesenen Speicher 1220-1223 verknüpft ist, was die folgenden Vorgänge bewirkt. Zuerst werden lokale Anforderungen von einer GPU 1210-1213, die ihre Seite in GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1220-1223 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1205 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung wie oben beschrieben). In einer Ausführungsform schließen Anforderungen von dem Prozessor 1205, die eine angeforderte Seite in dem Host-Prozessor-Bias finden, eine Anforderung wie einen normalen Speicherlesevorgang ab. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an die GPU 1210-1213 weitergeleitet werden. Bei mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie eine Seite gerade nicht verwendet. Bei mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge eine Cache-Flushing-Operation in einem Host durchzuführen. Bei mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1205 zum GPU-Bias verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-biased Seiten vom Host-Prozessor 1205 vorübergehend uncachebar gemacht werden. Um auf diese Seiten zuzugreifen, kann der Prozessor 1205 den Zugriff von der GPU 1210 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen dem Prozessor 1205 und der GPU 1210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-biased Seiten diejenigen sind, die von einer GPU, aber nicht von dem Host-Prozessor 1205 benötigt werden und umgekehrt.
Eine Inferenz- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze zum Inferencing zu verwenden.
13 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedener Ausführungsformen, wie sie hier beschrieben sind. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweckprozessorkerne.
13 ist ein Blockdiagramm, das eine beispielhafte integrierte Systemauf-einem-Chip-Schaltung 1300 zeigt, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1300 einen oder mehrere Anwendungsprozessor(en) 1305 (z. B. CPUs), mindestens einen Grafikprozessor 1310 auf und kann zusätzlich einen Bildprozessor 1315 und/oder einen Videoprozessor 1320 aufweisen, von denen jeder ein modularer IP-Kern sein kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1300 eine Peripherie- oder Buslogik auf, einschließlich einer USB-Steuerung 1325, einer UART-Steuerung 1330, einer SPI/SDIO-Steuerung 1335 und einer I²S/I²C-Steuerung 1340. Bei mindestens einer Ausführungsform kann die integrierte Schaltung 1300 eine Anzeigeeinrichtung 1345 aufweisen, die mit einer oder mehreren HDMI-Steuerungen (High-Definition Multimedia Interface) 1350 und einer MIPI-Anzeigeschnittstelle 1355 (Mobile Industry Processor Interface) verbunden ist. Bei mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1360 bereitgestellt werden, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1365 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt werden. Bei mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1370 auf.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 1300 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze für Inferenzoperationen zu verwenden.
14A-14B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt sein können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweckprozessorkerne.
14A-14B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 14A zeigt einen beispielhaften Grafikprozessor 1410 eines integrierten System-on-Chip-Schaltkreises, der gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. 14B zeigt einen weiteren beispielhaften Grafikprozessor 1440 eines integrierten System-on-Chip-Schaltkreises, der gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1410 aus 14A ein stromsparender Grafikprozessorkern. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1440 von 14B ein Grafikprozessorkern mit höherer Leistung. Bei mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 1310 von 13 sein.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1410 einen Vertexprozessor 1405 und einen oder mehrere Fragmentprozessor(en) 1415A-1415N auf (z. B. 1415A, 1415B, 1415C, 1415D, bis 1415N-1 und 1415N). Bei mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1415A-1415N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. Bei mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline aus und erzeugt Primitivs und Vertex-Daten. Bei mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1415A-1415N die vom Vertexprozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. Bei mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1415A-1415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die zur Ausführung ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden kann, wie es in einer Direct 3D-API vorgesehen ist.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1410 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1420A-1420B, Cache(s) 1425A-1425B und Schaltungsverbindung(en) 1430A-1430B auf. Bei mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1420A-1420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertexprozessor 1405 und/oder den/die Fragmentprozessor(en) 1415A-1415N, der/die auf Vertex- oder Bild-/Texturdaten verweisen kann/können, die im Speicher gespeichert sind, zusätzlich zu Vertex- oder Bild-/Texturdaten, die in einem oder mehreren Cache(s) 1425A-1425B gespeichert sind. Bei mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1420A-1420B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 von 13 zugeordnet sind, so dass jeder Prozessor 1305-1320 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligt sein kann. Bei mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1430A-1430B dem Grafikprozessor 1410 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1440 eine oder mehrere MMU(s) 1420A-1420B, Cache(s) 1425A-1425B und Schaltkreisverbindung(en) 1430A-1430B des Grafikprozessors 1410 von 14A auf. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen oder mehrere Shader-Kern(e) 1455A-1455N auf (z. B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), der eine einheitliche Shader-Kern-Architektur vorsieht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. Bei mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen Inter-Core-Task-Manager 1445 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, sowie eine Tiling-Einheit 1458, um Tiling-Operationen für Tiling-basiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 14A und/oder 14B für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden. Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke für Inferenzoperationen zu verwenden.
15A-15B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 15A zeigt einen Grafikkern 1500, der in mindestens einer Ausführungsform in dem Grafikprozessor 1310 von 13 vorhanden sein kann und bei mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1455A-1455N wie in 14B sein kann. 15B zeigt eine hochparallele Allzweck-Grafikverarbeitungseinheit 1530, die bei mindestens einer Ausführungsform zum Einsatz auf einem Multi-Chip-Modul geeignet ist.
Bei mindestens einer Ausführungsform weist der Grafikkern 1500 einen gemeinsam genutzten Befehlscache 1502, eine Textureinheit 1518 und einen Cache / gemeinsamen Speicher 1520 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. Bei mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1500 aufweisen. Die Slices 1501A-1501N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1504A-1504N, einen Thread-Scheduler 1506A-1506N, einen Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N umfasst. Bei mindestens einer Ausführungsform können die Slices 1501A-1501N einen Satz zusätzlicher Funktionseinheiten (AFUs 1512A-1512N), Gleitkommaeinheiten (FPU 1514A-1514N), ganzzahlige arithmetische Logikeinheiten (ALUs 1516-1516N), Adressberechnungseinheiten (ACU 1513A-1513N), doppeltgenaue Gleitkommaeinheiten (DPFPU 1515A-1515N) und Matrixverarbeitungseinheiten (MPU 1517A-1517N) aufweisen.
Bei mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. Bei mindestens einer Ausführungsform können die ALUs 1516A-1516N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. Bei mindestens einer Ausführungsform können die MPUs 1517A-1517N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die halbgenaue Gleitkomma- und 8-Bit-Ganzzahloperationen aufweisen. Bei mindestens einer Ausführungsform können die MPUs 1517A-1517N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsframeworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM). Bei mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikkern 1500 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze zum Inferencing zu verwenden.
15B zeigt eine General Purpose Processing Unit (GPGPU) 1530, die so ausgestaltet sein kann, dass bei mindestens einer Ausführungsform hochparallele Rechenoperationen von einem Array von Grafikverarbeitungseinheiten durchgeführt werden können. Bei mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. Bei mindestens einer Ausführungsform weist die GPGPU 1530 eine Host-Schnittstelle 1532 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. Bei mindestens einer Ausführungsform ist die Host-Schnittstelle 1532 eine PCI-Express-Schnittstelle. Bei mindestens einer Ausführungsform kann die Hostschnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. Bei mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 1534, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, auf einen Satz von Rechenclustern 1536A-1536H zu verteilen. Bei mindestens einer Ausführungsform teilen sich die Rechencluster 1536A-1536H einen Cache-Speicher 1538. Bei mindestens einer Ausführungsform kann der Cache-Speicher 1538 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1536A-1536H dienen.
Bei mindestens einer Ausführungsform weist die GPGPU 1530 einen Speicher 1544A-1544B auf, der über einen Satz von Speichersteuerungen 1542A-1542B mit Rechenclustern 1536A-1536H gekoppelt ist. Bei mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich eines dynamischen Direktzugriffsspeichers (DRAM) oder eines Grafik-Direktzugriffsspeichers, wie eines synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich eines Grafik-Doppeldatenraten-Speichers (GDDR).
Bei mindestens einer Ausführungsform weisen die Rechencluster 1536A-1536H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 1500 in 15A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für maschinelle Lernberechnungen geeignet sind. Zum Beispiel kann bei mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechencluster 1536A-1536H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
Bei mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 so ausgestaltet sein, dass sie als ein Rechencluster arbeiten. Bei mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1536A-1536H für die Synchronisation und den Datenaustausch verwendet wird, von Ausführungsform zu Ausführungsform. Bei mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Host-Schnittstelle 1532. Bei mindestens einer Ausführungsform weist die GPGPU 1530 einen E/A-Hub 1539 auf, der die GPGPU 1530 mit einer GPU-Verbindung 1540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. Bei mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. Bei mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einer Hochgeschwindigkeits- Zwischenverbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. Bei mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 1532 zugänglich ist. Bei mindestens einer Ausführungsform kann die GPGPU-Verbindung 1540 so ausgestaltet sein, dass sie zusätzlich oder alternativ zu der Hostschnittstelle 1532 eine Verbindung zu einem Hostprozessor ermöglicht.
Bei mindestens einer Ausführungsform kann die GPGPU 1530 so ausgestaltet sein, dass sie neuronale Netze trainiert. Bei mindestens einer Ausführungsform kann die GPGPU 1530 innerhalb einer Inferencing-Plattform verwendet werden. Bei mindestens einer Ausführungsform, bei der die GPGPU 1530 für Inferencing verwendet wird, kann die GPGPU weniger Rechencluster 1536A-1536H aufweisen, als wenn die GPGPU für das Training eines neuronalen Netzes verwendet wird. Bei mindestens einer Ausführungsform kann sich die mit dem Speicher 1544A-1544B verbundene Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. Bei mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 1530 spezifische Anweisungen für ein Inferencing unterstützen. Zum Beispiel kann bei mindestens einer Ausführungsform eine Inferenzkonfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferenzoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der GPGPU 1530 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze für ein Inferencing zu verwenden.
16 ist ein Blockdiagramm, das ein Rechnersystem 1600 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform weist das Rechensystem 1600 ein Verarbeitungssubsystem 1601 mit einem oder mehreren Prozessor(en) 1602 und einem Systemspeicher 1604 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1605 aufweisen kann. Bei mindestens einer Ausführungsform kann der Speicher-Hub 1605 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einem oder mehreren Prozessor(en) 1602 integriert sein. Bei mindestens einer Ausführungsform ist der Speicher-Hub 1605 über eine Kommunikationsverbindung 1606 mit einem E/A-Subsystem 1611 gekoppelt. Bei mindestens einer Ausführungsform weist das E/A-Subsystem 1611 einen E/A-Hub 1607 auf, der es dem Rechensystem 1600 ermöglichen kann, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 1608 zu empfangen. Bei mindestens einer Ausführungsform kann der E/A-Hub 1607 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 1602 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 1610A zu liefern. Bei mindestens einer Ausführungsform kann eine oder mehrere mit dem E/A-Hub 1607 gekoppelte Anzeigeeinrichtung(en) 1610A eine lokale, interne oder eingebettete Anzeigeeinrichtung aufweisen.
Bei mindestens einer Ausführungsform weist das Verarbeitungssubsystem 1601 einen oder mehrere parallele(n) Prozessor(en) 1612 auf, die über einen Bus oder eine andere Kommunikationsverbindung 1613 mit dem Speicher-Hub 1605 gekoppelt sind. Bei mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 1613 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B., aber nicht beschränkt auf PCI Express, oder es kann sich um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1612 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen MIC-Prozessor (Many Integrated Core). Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1612 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den E/A-Hub 1607 gekoppelte Anzeigeeinrichtung(en) 1610A ausgeben kann. Bei mindestens einer Ausführungsform kann/können ein oder mehrere Parallelprozessor(en) 1612 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht dargestellt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 1610B zu ermöglichen.
Bei mindestens einer Ausführungsform kann eine Systemspeichereinheit 1614 mit dem E/A-Hub 1607 verbunden sein, um einen Speichermechanismus für das Computersystem 1600 bereitzustellen. Bei mindestens einer Ausführungsform kann ein E/A-Switch 1616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 1607 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 1618 und/oder einem drahtlosen Netzwerkadapter 1619, der in einer oder mehreren Plattformen integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Zusatzeinrichtungen 1620 hinzugefügt werden können. Bei mindestens einer Ausführungsform kann der Netzwerkadapter 1618 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. Bei mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1619 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkeinrichtungen enthalten.
Bei mindestens einer Ausführungsform kann das Rechensystem 1600 auch andere, nicht explizit dargestellte Komponenten aufweisen, wie z. B. USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufzeichnungsgeräte und dergleichen, die ebenfalls mit dem E/A-Hub 1607 verbunden sein können. Bei mindestens einer Ausführungsform können die Kommunikationspfade, die die verschiedenen Komponenten in 16 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z. B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z. B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 1612 Schaltungen auf, die für die Grafik- und Videoverarbeitung optimiert sind, z. B. Videoausgangsschaltungen, und stellen eine Grafikverarbeitungseinheit (GPU) dar. Bei mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1612 Schaltungen, die für die allgemeine Verarbeitung optimiert sind. Bei mindestens einer Ausführungsform können Komponenten des Rechnersystems 1600 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Bei mindestens einer Ausführungsform können z. B. ein oder mehrere Parallelprozessoren 1612, ein Speicher-Hub 1605, ein Prozessor 1602 und ein E/A-Hub 1607 in einem integrierten System-on-Chip (SoC)-Schaltkreis integriert sein. Bei mindestens einer Ausführungsform können die Komponenten des Rechnersystems 1600 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) zu bilden. Bei mindestens einer Ausführungsform kann mindestens ein Abschnitt von Komponenten des Rechensystems 1600 in einem Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System FIG. 1600 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke bzw. Netze für Inferenzoperationen zu verwenden.
PROZESSOREN
17A illustriert einen Parallelprozessor 1700 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 unter Verwendung einer oder mehrerer integrierter Einrichtungen implementiert werden, wie z. B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs). Bei mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1700 eine Variante eines oder mehrerer Parallelprozessoren 1612, die in 16 gemäß einer beispielhaften Ausführungsform dargestellt sind.
Bei mindestens einer Ausführungsform weist der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702 auf. Bei mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 1702 eine E/A-Einheit 1704 auf, die die Kommunikation mit anderen Einrichtungen ermöglicht, einschließlich anderer Instanzen einer Parallelverarbeitungseinheit 1702. Bei mindestens einer Ausführungsform kann die E/A-Einheit 1704 direkt mit anderen Einrichtungen verbunden sein. Bei mindestens einer Ausführungsform ist die E/A-Einheit 1704 über eine Hub- oder Switch-Schnittstelle mit anderen Einrichtungen verbunden, z. B. mit dem Speicher-Hub 1605. Bei mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1605 und der E/A-Einheit 1704 eine Kommunikationsverbindung 1613. Bei mindestens einer Ausführungsform ist die E/A-Einheit 1704 mit einer Host-Schnittstelle 1706 und einem Speicher-Koppelfeld 1716 verbunden, wobei die Host-Schnittstelle 1706 Befehle zur Durchführung von Verarbeitungsoperationen und das Speicher-Koppelfeld 1716 Befehle zur Durchführung von Speicheroperationen empfängt.
Bei mindestens einer Ausführungsform, wenn die Host-Schnittstelle 1706 einen Befehlspuffer über die E/A-Einheit 1704 empfängt, kann die Host-Schnittstelle 1706 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1708 leiten. Bei mindestens einer Ausführungsform ist das Frontend 1708 mit einem Scheduler 1710 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungs-Cluster-Array 1712 verteilt. Bei mindestens einer Ausführungsform stellt der Scheduler 1710 sicher, dass das Verarbeitungs-Cluster-Array 1712 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Cluster-Array 1712 verteilt werden. Bei mindestens einer Ausführungsform ist der Scheduler 1710 über eine Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. Bei mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Scheduler 1710 so ausgestaltet, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und so eine schnelle Präemption und eine Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1712 ausgeführt werden. Bei mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungs-Array 1712 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. Bei mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 1710 innerhalb eines Mikrocontrollers, der einen Scheduler 1710 aufweist, auf das Verarbeitungs-Array 1712 verteilt werden.
Bei mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 bis zu „N“ Verarbeitungscluster aufweisen (z. B. Cluster 1714A, Cluster 1714B bis Cluster 1714N). Bei mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 eine große Anzahl von nebenläufigen Threads ausführen. Bei mindestens einer Ausführungsform kann der Scheduler 1710 den Clustern 1714A-1714N des Verarbeitungscluster-Arrays 1712 Arbeit zuweisen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. Bei mindestens einer Ausführungsform kann das Scheduling dynamisch durch den Scheduler 1710 gehandhabt werden oder teilweise durch die Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 1712 ausgestaltet ist. Bei mindestens einer Ausführungsform können verschiedene Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 für die Verarbeitung verschiedener Programmtypen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
Bei mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so ausgestaltet sein, dass es verschiedene Arten von Parallelverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform ist das Verarbeitungs-Cluster-Array 1712 so ausgestaltet, dass es parallele Allzweck-Rechenoperationen durchführt. Bei mindestens einer Ausführungsform kann das Verarbeitungs-Cluster-Array 1712 beispielsweise eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
Bei mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1712 so ausgestaltet, dass es parallele Grafikverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. Bei mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so ausgestaltet sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. einen Vertex-Shader, einen Tessellationsshader, einen Geometrie-Shader und einen Pixel-Shader, ist aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten aus dem Systemspeicher über die E/A-Einheit 1704 zur Verarbeitung übertragen. Bei mindestens einer Ausführungsform können übertragene Daten während der Verarbeitung in einem On-Chip-Speicher (z. B. in einem Parallelprozessorspeicher 1722) gespeichert und dann in einen Systemspeicher zurückgeschrieben werden.
Bei mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1702 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 1710 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsvorgänge auf mehrere Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 zu ermöglichen. Bei mindestens einer Ausführungsform können Abschnitte des Verarbeitungscluster-Arrays 1712 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann bei mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Bildschirmoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. Bei mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt wurden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1714A-1714N zur weiteren Verarbeitung übertragen werden können.
Bei mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 Verarbeitungstasks empfangen, die über den Scheduler 1710 auszuführen sind, der Befehle zur Definition von Verarbeitungstasks vom Frontend 1708 empfängt. Bei mindestens einer Ausführungsform können die Verarbeitungstasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen-(Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten verarbeitet werden sollen (z. B. welches Programm ausgeführt werden soll). Bei mindestens einer Ausführungsform kann der Scheduler 1710 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 1708 empfängt. Bei mindestens einer Ausführungsform kann das Frontend 1708 so ausgestaltet sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 1712 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
Bei mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit dem Parallelprozessorspeicher 1722 gekoppelt sein. Bei mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über ein Speicher-Koppelfeld 1716 zugegriffen werden, das Speicheranforderungen von der Verarbeitungsclusteranordnung 1712 sowie von der E/A-Einheit 1704 empfangen kann. Bei mindestens einer Ausführungsform kann das Speicher-Koppelfeld 1716 über eine Speicherschnittstelle 1718 auf den parallelen Prozessorspeicher 1722 zugreifen. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten aufweisen (z. B. Partitionseinheit 1720A, Partitionseinheit 1720B bis Partitionseinheit 1720N), die jeweils mit einem Abschnitt (z. B. Speichereinheit) des Parallelprozessorspeichers 1722 verbunden sein können. Bei mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A aufweist, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B aufweist und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N aufweist. Bei mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 1720A-1720N nicht gleich der Anzahl der Speichereinrichtungen sein.
Bei mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). Bei mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N auch einen übereinander angeordneten 3D-Speicher aufweisen, einschließlich, aber nicht beschränkt auf einen Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). Bei mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Bildpuffer oder Texturkarten, über die Speichereinheiten 1724A-1724N hinweg gespeichert sein, so dass die Partitionseinheiten 1720A-1720N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. Bei mindestens einer Ausführungsform kann eine lokale Instanz des parallelen Prozessorspeichers 1722 zugunsten eines vereinheitlichten Speicherdesigns ausgeschlossen sein, das den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
Bei mindestens einer Ausführungsform kann jeder der Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 Daten verarbeiten, die in jede der Speichereinheiten 1724A-1724N im Parallelprozessorspeicher 1722 geschrieben werden. Bei mindestens einer Ausführungsform kann das Speicher-Koppelfeld 1716 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. Bei mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N mit der Speicherschnittstelle 1718 über das Speicherkoppelfeld 1716 kommunizieren, um von verschiedenen externen Speichereinrichtungen zu lesen oder in diese zu schreiben. Bei mindestens einer Ausführungsform hat das Speicherkoppelfeld 1716 eine Verbindung zur Speicherschnittstelle 1718, um mit der E/A-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722, so dass die Verarbeitungseinheiten innerhalb der verschiedenen Verarbeitungscluster 1714A-1714N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1702 gehört. Bei mindestens einer Ausführungsform kann das Speicher-Koppelfeld 1716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1714A-1714N und Partitionseinheiten 1720A-1720N zu trennen.
Bei mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Zusatzkarte bereitgestellt sein, oder es können mehrere Zusatzkarten zusammengeschaltet sein. Bei mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1702 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Umfänge an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. Bei mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des Parallelprozessors 1700 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
17B ist ein Blockdiagramm einer Partitionseinheit 1720 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Partitionseinheit 1720 eine Instanz einer der Partitionseinheiten 1720A-1720N aus 17A. Bei mindestens einer Ausführungsform weist die Partitionseinheit 1720 einen L2-Cache 1721, eine Bildpufferschnittstelle 1725 und eine Rasteroperationseinheit („ROP“) 1726 auf. Der L2-Cache 1721 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicher-Koppelfeld 1716 und der ROP 1726 empfangene Lade- und Speicheroperationen durchführt. Bei mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1721 zur Verarbeitung an die Bildpufferschnittstelle 1725 ausgegeben. Bei mindestens einer Ausführungsform können Updates auch über die Bildpufferschnittstelle 1725 zur Verarbeitung an einen Bildpuffer gesendet werden. Bei mindestens einer Ausführungsform ist die Bildpufferschnittstelle 1725 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, z. B. mit den Speichereinheiten 1724A-1724N von 17 (z. B. im Parallelprozessorspeicher 1722).
Bei mindestens einer Ausführungsform ist die ROP 1726 eine Verarbeitungseinheit, die Rasteroperationen wie Stencil, Z-Test, Blending usw. durchführt. Bei mindestens einer Ausführungsform gibt die ROP 1726 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert werden. Bei mindestens einer Ausführungsform weist die ROP 1726 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, zu komprimieren und Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden, zu dekomprimieren. Bei mindestens einer Ausführungsform kann die Kompressionslogik eine verlustfreie Kompressionslogik sein, die einen oder mehrere von mehreren Kompressionsalgorithmen verwendet. Die Komprimierungslogik, die von der ROP 1726 ausgeführt wird, kann je nach statistischen Eigenschaften der zu komprimierenden Daten variieren. Bei mindestens einer Ausführungsform wird z. B. eine Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Kachelbasis durchgeführt.
Bei mindestens einer Ausführungsform ist die ROP 1726 in jedem Verarbeitungscluster (z. B. Cluster 1714A-1714N von 17A) statt in der Partitionseinheit 1720 vorhanden. Bei mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicher-Koppelfeld 1716 anstelle von Pixelfragmentdaten übertragen. Bei mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie z. B. einer oder mehreren Anzeigeeinrichtung(en) 1610 von 16, angezeigt werden, oder zur weiteren Verarbeitung durch Prozessor(en) 1602 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1700 von 17A weitergeleitet werden.
17C ist ein Blockdiagramm eines Verarbeitungsclusters 1714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1714A-1714N von 17A. Bei mindestens einer Ausführungsform kann einer oder können mehrere der Verarbeitungscluster 1714 so ausgestaltet sein, dass viele Threads parallel ausgeführt werden, wobei sich ein „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. Bei mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. Bei mindestens einer Ausführungsform werden SIMT-Techniken (Single-Instruction, Multiple-Thread) verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit verwendet wird, die so ausgestaltet ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster ausgibt.
Bei mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1714 über einen Pipeline-Manager 1732 gesteuert werden, der die Verarbeitungstasks an die parallelen SIMT-Prozessoren verteilt. Bei mindestens einer Ausführungsform empfängt der Pipeline-Manager 1732 Anweisungen vom Scheduler 1710 aus 17A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. Bei mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. Bei mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1714 vorhanden sein. Bei mindestens einer Ausführungsform kann ein oder können mehrere Instanzen des Grafik-Multiprozessors 1734 in einem Verarbeitungscluster 1714 vorhanden sein. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 Daten verarbeiten, und ein Daten-Koppelfeld 1740 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 1732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die zu verteilenden verarbeiteten Daten über das Daten-Koppelfeld 1740 angibt.
Bei mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1734 innerhalb des Verarbeitungsclusters 1714 einen identischen Satz an funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Ladespeichereinheiten usw.). Bei mindestens einer Ausführungsform kann die funktionale Ausführungslogik in der Art einer Pipeline ausgestaltet sein, indem neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. Bei mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, einschließlich Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. Bei mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen durchzuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
Bei mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1714 übertragenen Anweisungen einen Thread. Bei mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. Bei mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. Bei mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1734 zugewiesen werden. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als eine Anzahl von Verarbeitungseinheiten innerhalb des Grafik-Multiprozessors 1734. Bei mindestens einer Ausführungsform, wenn eine Thread-Gruppe weniger Threads aufweist als eine Anzahl von Verarbeitungs-Engines, können eine oder mehrere Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als die Anzahl der Verarbeitungs-Engines im Grafik-Multiprozessor 1734. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734, die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgen. Bei mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1734 ausgeführt werden.
Bei mindestens einer Ausführungsform weist der Grafik-Multiprozessor 1734 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1714 verwenden. Bei mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 1720A-1720N von 17A), die von allen Verarbeitungsclustern 1714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auch auf einen globalen Speicher außerhalb eines Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. Bei mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. Bei mindestens einer Ausführungsform weist der Verarbeitungscluster 1714 mehrere Instanzen des Grafik-Multiprozessors 1734 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1748 gespeichert sein können.
Bei mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1714 eine Speicherverwaltungseinheit („MMU“) 1745 aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen auf physische Adressen abbildet. Bei mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 von 17A befinden. Bei mindestens einer Ausführungsform weist die MMU 1745 einen Satz von Seitentabelleneinträgen (Page Table Entries (PTEs) auf, die zur Abbildung einer virtuellen Adresse auf eine physikalische Adresse einer Kachel verwendet werden, sowie optional einen Cache-Zeilenindex. Bei mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 1734 oder im L1-Cache oder im Verarbeitungscluster 1714 befinden können. Bei mindestens einer Ausführungsform wird die physikalische Adresse verarbeitet, um den Zugriff auf Oberflächendaten lokal zu verteilen, um ein effizientes Anfragenverschachteln bzw. Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. Bei mindestens einer Ausführungsform kann der Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer oder Fehlgriff ist.
Bei mindestens einer Ausführungsform kann ein Verarbeitungscluster 1714 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z. B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. Bei mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher geholt. Bei mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1734 verarbeitete Tasks an das Daten-Koppelfeld 1740 aus, um die verarbeitete(n) Task(s) einem anderen Verarbeitungscluster 1714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete(n) Task(s) über das Speicher-Koppelfeld 1716 in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher zu speichern. Bei mindestens einer Ausführungsform ist preROP 1742 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die mit Partitionseinheiten angeordnet sein können, wie es hier beschrieben ist (z. B. Partitionseinheiten 1720A-1720N von 17A). Bei mindestens einer Ausführungsform kann die PreROP-Einheit 1742 Optimierungen für die Farbüberblendung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikverarbeitungscluster 1714 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
17D zeigt einen Grafik-Multiprozessor 1734 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 mit dem Pipeline-Manager 1732 des Verarbeitungsclusters 1714 gekoppelt. Bei mindestens einer Ausführungsform weist der Grafikmultiprozessor 1734 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 1752, eine Befehlseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere GPGPU-Kerne (General Purpose Graphics Processing Unit) 1762 und eine oder mehrere Lade-/Speichereinheiten 1766 aufweist. GPGPU-Kern(e) 1762 und Lade-/Speichereinheit(en) 1766 sind über eine Speicher- und Cache-Verbindung 1768 mit dem Cache-Speicher 1772 und dem gemeinsam genutzten Speicher 1770 gekoppelt.
Bei mindestens einer Ausführungsform empfängt der Befehlscache 1752 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 1732. Bei mindestens einer Ausführungsform werden die Befehle im Befehlscache 1752 zwischengespeichert und von der Befehlseinheit 1754 zur Ausführung weitergeleitet. Bei mindestens einer Ausführungsform kann die Befehlseinheit 1754 Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/Kerne 1762 zugewiesen ist. Bei mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. Bei mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheit(en) 1766 zugreifen können.
Bei mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1734 bereit. Bei mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 1762, Lade-/Speichereinheiten 1766) des Grafik-Multiprozessors 1734 verbunden sind. Bei mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 1758 zugewiesen wird. Bei mindestens einer Ausführungsform ist die Registerdatei 1758 auf verschiedene Warps aufgeteilt, die vom Grafik-Multiprozessor 1734 ausgeführt werden.
Bei mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Befehlen des Grafik-Multiprozessors 1734 verwendet werden. Die GPGPU-Kerne 1762 können in ihrer Architektur ähnlich sein oder sich unterscheiden. Bei mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 1762 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. Bei mindestens einer Ausführungsform können die FPUs den IEEE 754-2008 Standard für Gleitkommaarithmetik implementieren oder eine Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um bestimmte Funktionen wie z. B. ein Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. Bei mindestens einer Ausführungsform kann bzw. können einer oder mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
Bei mindestens einer Ausführungsform weisen die GPGPU-Kerne 1762 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. Bei mindestens einer Ausführungsform können GPGPU-Kerne 1762 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. Bei mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen generiert werden, die für SPMD- (Single Program Multiple Data) oder SIMT-Architekturen geschrieben und kompiliert wurden. Bei mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über eine einzige SIMD-Anweisung ausgeführt werden. Bei mindestens einer Ausführungsform können z. B. acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1734 mit der Registerdatei 1758 und dem gemeinsamen Speicher 1770 verbindet. Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 eine Koppelfeld-Verbindung, die es der Lade-/Speichereinheit 1766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 zu implementieren. Bei mindestens einer Ausführungsform kann die Registerdatei 1758 mit der gleichen Frequenz wie die GPGPU-Kerne 1762 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenzzeit aufweist. Bei mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1734 ausgeführt werden. Bei mindestens einer Ausführungsform kann der Cache-Speicher 1772 z. B. als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1736 übertragen werden, zwischenzuspeichern. Bei mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 auch als ein von einem Programm verwalteter Cache verwendet werden. Bei mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1772 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
Bei mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU-Funktionen (GPGPU) zu beschleunigen. Bei mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCle oder NVLink) mit dem Host-Prozessor/den Prozessorkernen kommunikativ verbunden sein. Bei mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder auf demselben Chip wie die Kerne integriert sein und mit den Kernen über einen internen Prozessorbus/Interconnect (d. h. intern bezüglich Gehäuse oder Chip) kommunizieren. Bei mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art und Weise, wie die GPU angeschlossen ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. Bei mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafik-Multiprozessor 1734 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
18 illustriert ein Multi-GPU-Computersystem 1800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 1800 einen Prozessor 1802 aufweisen, der über einen Host-Schnittstellen-Switch 1804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1806A-D verbunden ist. Bei mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 1804 eine PCI-Express-Switch-Einrichtung, die den Prozessor 1802 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1802 mit den GPGPUs 1806A-D kommunizieren kann. Die GPGPUs 1806A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 1816 miteinander verbunden sein. Bei mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 1816 mit jeder der GPGPUs 1806A-D über eine dedizierte GPU-Verbindung verbunden. Bei mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 1816 eine direkte Kommunikation zwischen jeder der GPGPUs 1806A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1804 erforderlich ist, an den der Prozessor 1802 angeschlossen ist. Bei mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verbindungen 1816 geleitet wird, bleibt der Host-Schnittstellenbus 1804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 1800 verfügbar, beispielsweise über eine oder mehrere Netzwerkeinrichtungen. Während bei mindestens einer Ausführungsform die GPGPUs 1806A-D mit dem Prozessor 1802 über den Host-Schnittstellen-Switch 1804 verbunden sind, weist der Prozessor 1802 bei mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1816 auf und kann sich direkt mit den GPGPUs 1806A-D verbinden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zu der Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Multi-GPU-Computersystem 1800 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen eines neuronalen Netzes oder hier beschriebenen Anwendungsfällen eines neuronalen Netzes berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke für das Inferencing zu verwenden.
19 ist ein Blockdiagramm eines Grafikprozessors 1900 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1900 eine Ringverbindung 1902, ein Pipeline-Frontend 1904, eine Media-Engine 1937 und Grafikkerne 1980A-1980N auf. Bei mindestens einer Ausführungsform verbindet die Ringverbindung 1902 den Grafikprozessor 1900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1900 einer von vielen Prozessoren, die in ein Multi-Kern-Verarbeitungssystem integriert sind.
Bei mindestens einer Ausführungsform empfängt der Grafikprozessor 1900 Batchs von Befehlen über die Ringverbindung 1902. Bei mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1903 in einem Pipeline-Frontend 1904 interpretiert. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1900 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über Grafikkern(e) 1980A-1980N durchzuführen. Bei mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1936. Bei mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1934, das mit einer Medien-Engine 1937 gekoppelt ist. Bei mindestens einer Ausführungsform weist die Medien-Engine 1937 eine Video-Qualitäts-Engine (VQE) 1930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 1933 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. Bei mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1936 und die Medien-Engine 1937 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1980A bereitgestellt werden.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1900 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1980A-1980N (manchmal als Kern-Slices bezeichnet) auf, die jeweils mehrere Sub-Kerne 1950A-1950N, 1960A-1960N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. Bei mindestens einer Ausführungsform kann der Grafikprozessor 1900 eine beliebige Anzahl von Grafikkernen 1980A bis 1980N aufweisen. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1900 einen Grafikkern 1980A mit mindestens einem ersten Subkern 1950A und einem zweiten Subkern 1960A auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1900 ein Niedrigleistungsprozessor mit einem einzigen Subkern (z. B. 1950A). Bei mindestens einer Ausführungsform weist der Grafikprozessor 1900 mehrere Grafikkerne 1980A-1980N auf, die jeweils einen Satz von ersten Subkernen 1950A-1950N und einen Satz von zweiten Subkernen 1960A-1960N aufweisen. Bei mindestens einer Ausführungsform weist jeder Subkern in den ersten Subkernen 1950A-1950N mindestens einen ersten Satz von Ausführungseinheiten 1952A-1952N und Medien-/Textur-Abtastern 1954A-1954N auf. Bei mindestens einer Ausführungsform weist jeder Subkern in den zweiten Subkernen 1960A-1960N mindestens einen zweiten Satz von Ausführungseinheiten 1962A-1962N und Abtastern 1964A-1964N auf. Bei mindestens einer Ausführungsform teilt sich jeder Subkern 1950A-1950N, 1960A-1960N einen Satz von gemeinsam genutzten Ressourcen 1970A-1970N. Bei mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 1900 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke für das Inferencing zu verwenden.
20 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2000 veranschaulicht, der gemäß mindestens einer Ausführungsform Logikschaltungen zur Ausführung von Befehlen aufweisen kann. Bei mindestens einer Ausführungsform kann der Prozessor 2000 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 2000 Register zum Speichern von gepackten Daten aufweisen, wie z. B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. Bei mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) Anweisungen einhergehen. Bei mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder eine darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. Bei mindestens einer Ausführungsform kann der Prozessor 2000 Befehle zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
Bei mindestens einer Ausführungsform weist der Prozessor 2000 ein In-Order-Front-End („Front-End“) 2001 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. Bei mindestens einer Ausführungsform kann das Frontend 2001 mehrere Einheiten aufweisen. Bei mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2026 Befehle aus dem Speicher und leitet sie an einen Befehlsdecoder 2028 weiter, der seinerseits Befehle dekodiert oder interpretiert. Bei mindestens einer Ausführungsform dekodiert der Befehlsdekoder 2028 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. Bei mindestens einer Ausführungsform zerlegt der Befehlsdecoder 2028 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. Bei mindestens einer Ausführungsform kann ein Trace-Cache 2030 dekodierte uops in programmgeordnete Sequenzen oder Traces in einer uop-Warteschlange 2034 zur Ausführung zusammenstellen. Bei mindestens einer Ausführungsform stellt, wenn der Trace-Cache 2030 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2032 die für die Ausführung der Operation erforderlichen uops bereit.
Bei mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um die vollständige Operation abzuschließen. Bei mindestens einer Ausführungsform kann der Befehlsdecoder 2028 auf das Mikrocode-ROM 2032 zugreifen, wenn mehr als vier Mikro-OPs für die Ausführung eines Befehls erforderlich sind. Bei mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecoder 2028 dekodiert werden. Bei mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2032 gespeichert werden, falls eine Anzahl von Mikro-OPs zur Ausführung der Operation benötigt werden. Bei mindestens einer Ausführungsform bezieht sich der Trace-Cache 2030 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2032 zu bestimmen. Bei mindestens einer Ausführungsform kann das Frontend 2001 der Maschine, nachdem das Mikrocode-ROM 2032 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2030 wieder aufnehmen.
Bei mindestens einer Ausführungsform kann die Engine zur Ausführung außerhalb der Reihenfolge („Out-of-Order-Engine“) 2003 Anweisungen zur Ausführung vorbereiten. Bei mindestens einer Ausführungsform verfügt die Logik für die Ausführung außerhalb der Reihenfolge über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während die Pipeline abgearbeitet wird und eine Ausführung geplant wird. Bei mindestens einer Ausführungsform weist die Ausführungslogik 2003 ohne Einschränkung einen Allokator/Register-Renamer 2040, eine Speicher-uop-Warteschlange 2042, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2044, einen Speicher-Scheduler 2046, einen schnellen Scheduler 2002, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2004 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2006 auf. Bei mindestens einer Ausführungsform werden der schnelle Scheduler 2002, der langsame/allgemeine Fließkomma-Scheduler 2004 und der einfache Fließkomma-Scheduler 2006 hier auch gemeinsam als „uop-Scheduler 2002, 2004, 2006“ bezeichnet. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2040 Maschinenpuffer und Ressourcen zu, die jede uop für ihre Ausführung benötigt. Bei mindestens einer Ausführungsform benennt der Allocator/Register Renamer 2040 logische Register auf Einträge in einer Registerdatei um. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2040 auch einen Eintrag für jede uop in einer von zwei uop-Warteschlangen, der Speicher-uop-Warteschlange 2042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2044 für Nicht-Speicheroperationen zu, und zwar vor dem Speicher-Scheduler 2046 und den uop-Schedulern 2002, 2004, 2006. Bei mindestens einer Ausführungsform bestimmen die uop-Scheduler 2002, 2004, 2006, wann eine uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit von Ausführungsressourcen, die uops benötigen, um ihre Operation abzuschließen. Bei mindestens einer Ausführungsform kann der schnelle Scheduler 2002 in jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Scheduler 2004 und der einfache Gleitkomma-Scheduler 2006 einmal pro Hauptprozessortaktzyklus planen können. Bei mindestens einer Ausführungsform vermitteln die uop-Scheduler 2002, 2004, 2006 für Dispatch-Anschlüsse, um uops zur Ausführung einzuplanen.
Bei mindestens einer Ausführungsform weist der Ausführungsblock 2011 ohne Einschränkung eine Ganzzahlregisterdatei/ein Bypass-Netzwerk 2008, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/Bypass-Netzwerk“) 2010, Adressgenerierungseinheiten („AGUs“) 2012 und 2014, schnelle arithmetische Logikeinheiten (ALUs) („fast ALUs“) 2016 und 2018, eine langsame arithmetische Logikeinheit („slow ALU“) 2020, eine Gleitkomma-ALU („FP“) 2022 und eine Gleitkomma-Bewegungseinheit („FP move“) 2024 auf. Bei mindestens einer Ausführungsform werden ein Integer-Registerdatei/Bypass-Netzwerk 2008 und ein Gleitkomma-Registerdatei/Bypass-Netzwerk 2010 hier auch als „Registerdateien 2008, 2010“ bezeichnet. Bei mindestens einer Ausführungsform werden die AGUs 2012 und 2014, die schnellen ALUs 2016 und 2018, die langsame ALU 2020, die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 hier auch als „Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024“ bezeichnet. Bei mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform können die Registerdateien 2008, 2010 zwischen den uop-Schedulern 2002, 2004, 2006 und den Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024 angeordnet sein. Bei mindestens einer Ausführungsform führt das Integer-Registerdatei-/Bypass-Netzwerk 2008 Integer-Operationen durch. Bei mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Bypass-Netzwerk 2010 Gleitkommaoperationen durch. Bei mindestens einer Ausführungsform kann jede der Registerdateien 2008, 2010 ohne Einschränkung ein Bypass-Netzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. Bei mindestens einer Ausführungsform können die Registerdateien 2008, 2010 Daten miteinander austauschen. Bei mindestens einer Ausführungsform kann das Integer-Registerdatei/Bypass-Netzwerk 2008 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für Daten niedriger Ordnung mit zweiunddreißig Bits und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bits. Bei mindestens einer Ausführungsform kann die Fließkomma-Registerdatei/das Bypass-Netzwerk 2010 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Fließkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
Bei mindestens einer Ausführungsform können die Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 Befehle ausführen. Bei mindestens einer Ausführungsform speichern Registerdateien 2008, 2010 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen benötigt werden. Bei mindestens einer Ausführungsform kann der Prozessor 2000 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 aufweisen. Bei mindestens einer Ausführungsform können die Fließkomma-ALU 2022 und die Fließkomma-Bewegungseinheit 2024 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter maschineller Lernbefehle. Bei mindestens einer Ausführungsform kann die Gleitkomma-ALU 2022 ohne Einschränkung einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restmikrooperationen auszuführen. Bei mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. Bei mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2016, 2018 weitergegeben werden. Bei mindestens einer Ausführungsform können schnelle ALUs 2016, 2018 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. Bei mindestens einer Ausführungsform gehen die meisten komplexen Integer-Operationen an die langsame ALU 2020, da die langsame ALU 2020 ohne Einschränkung Integer-Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplikator, Verschiebungen, eine Flag-Logik und eine Verzweigungsverarbeitung. Bei mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von AGUS 2012, 2014 ausgeführt werden. Bei mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 ganzzahlige Operationen an 64-Bit-Datenoperanden durchführen. Bei mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 implementiert sein, um eine Vielzahl von Datenbitgrößen zu unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256 usw. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Befehlen arbeiten.
Bei mindestens einer Ausführungsform leiten die uop-Scheduler 2002, 2004, 2006 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Bei mindestens einer Ausführungsform kann der Prozessor 2000, da uops spekulativ geplant und ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. Bei mindestens einer Ausführungsform kann es, wenn eine Datenlast im Daten-Cache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. Bei mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. Bei mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut ausgeführt werden, während unabhängige Operationen zu Ende geführt werden können. Bei mindestens einer Ausführungsform können Scheduler und Wiederholungsmechanismus mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
Bei mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. Bei mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sind. Bei mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register bei mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. Bei mindestens einer Ausführungsform können die hier beschriebenen Register durch eine Schaltung innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physikalische Register, dynamisch zugewiesene physikalische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physikalischen Registern usw. Bei mindestens einer Ausführungsform speichern Integer-Register 32-Bit-Integer-Daten. Bei mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Ausführungsblock 2011 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der im Ausführungsblock 2011 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in einem On-Chip- oder einem Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2011 ausgestalten, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze zum Inferencing zu verwenden.
21 illustriert einen Deep-Learning-Anwendungsprozessor 2100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2100 Befehle, die, wenn sie vom Deep-Learning-Anwendungsprozessor 2100 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2100 veranlassen, einige oder alle der in dieser Offenbarung beschriebenen Verfahren und Techniken auszuführen. Bei mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2100 eine anwendungsspezifische integrierte Schaltung (ASIC). Bei mindestens einer Ausführungsform führt der Anwendungsprozessor 2100 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. Bei mindestens einer Ausführungsform weist der Deep-Learning-Anwendungsprozessor 2100, ohne Einschränkung, Verarbeitungscluster 2110(1)-2110(12), Inter-Chip-Links („ICLs“) 2120(1)-2120(12), Inter-Chip-Controller („ICCs“) 2130(1)-2130(2), Speichersteuerungen („Mem Ctrlrs“) 2142(1)-2142(4), eine physikalische Speicherschicht mit hoher Bandbreite („HBM PHY“) 2144(1)-2144(4), eine Management-Controller-Zentraleinheit („Management-Controller-CPU“) 2150, eine Peripheral-Component-Interconnect-Express-Steuerung und einen Direktspeicherzugriffsblock („PCle-Controller und DMA“) 2170 und einen sechzehnspurigen Peripheral-Component-Interconnect-Express-Anschluss („PCI Express x 16“) 2180 auf.
Bei mindestens einer Ausführungsform können die Verarbeitungscluster 2110 Deep-Learning-Operationen durchführen, die Inferenz- oder Vorhersageoperationen auf der Grundlage von Gewichtungsparametern aufweisen, die mit einer oder mehreren Trainingstechniken, einschließlich der hier beschriebenen, berechnet wurden. Bei mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren aufweisen. Bei mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungsclustern 2100 aufweisen. Bei mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2120 bidirektional. Bei mindestens einer Ausführungsform ermöglichen Inter-Chip-Verbindungen 2120 und Inter-Chip-Steuerungen 2130 mehreren Deep-Learning-Anwendungsprozessoren 2100, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzen ausgestaltet sind. Bei mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2120 und ICCs 2130 aufweisen.
Bei mindestens einer Ausführungsform bieten die HBM2 2140 insgesamt 32 Gigabyte (GB) Speicher. Ein HBM2 2140(i) ist sowohl mit der Speichersteuerung 2142(i) als auch mit der HBM PHY 2144(i) verbunden. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2140 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichersteuerungen 2142 und HBM PHYs 2144 verbunden sein. Bei mindestens einer Ausführungsform können SPI, I2C, GPIO 2160, PCIe-Steuerung und DMA 2170 und/oder PCle 2180 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt sein, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards auf jede technisch machbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2100 bereitgestellt werden. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder vom Deep-Learning-Anwendungsprozessor 2100 trainiert wurde. Bei mindestens einer Ausführungsform kann der Prozessor 2100 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle des neuronalen Netzes durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
22 ist ein Blockdiagramm eines neuromorphen Prozessors 2200, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2200 empfangen. Bei mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2202 innerhalb des neuromorphen Prozessors 2200 übertragen werden. Bei mindestens einer Ausführungsform können die Neuronen 2202 und deren Komponenten unter Verwendung von Schaltungen oder Logik implementiert sein, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen. Bei mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2202 aufweisen, es kann jedoch jede geeignete Anzahl von Neuronen 2202 verwendet werden. Bei mindestens einer Ausführungsform kann jede Instanz von Neuron 2202 einen Neuroneneingang 2204 und einen Neuronenausgang 2206 aufweisen. Bei mindestens einer Ausführungsform können die Neuronen 2202 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2202 übertragen werden können. Zum Beispiel können bei mindestens einer Ausführungsform die Neuronen-Eingänge 2204 und die Neuronen-Ausgänge 2206 über Synapsen 2208 miteinander verbunden sein.
Bei mindestens einer Ausführungsform können Neuronen 2202 und Synapsen 2208 so miteinander verbunden sein, dass der neuromorphe Prozessor 2200 arbeitet, um die von dem neuromorphen Prozessor 2200 empfangenen Informationen zu verarbeiten oder zu analysieren. Bei mindestens einer Ausführungsform können die Neuronen 2202 einen Ausgangsimpuls (oder „fire“ oder „spike“) senden, wenn die über den Neuroneneingang 2204 empfangenen Eingaben einen Schwellenwert überschreiten. Bei mindestens einer Ausführungsform können die Neuronen 2202 die an den Neuroneneingängen 2204 empfangenen Signale summieren oder integrieren. Bei mindestens einer Ausführungsform können die Neuronen 2202 beispielsweise als durchlässige (leaky) Integrations- und Feuer-Neuronen (integrate-and-fire-neuron) implementiert sein, wobei das Neuron 2202 eine Ausgabe (oder ein „fire“) unter Verwendung einer Übertragungsfunktion, wie z. B. einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotenzial“ bezeichnet) einen Schwellenwert überschreitet. Bei mindestens einer Ausführungsform kann ein durchlässiges Integrations- und Feuer-Neuron die an den Neuroneneingängen 2204 empfangenen Signale zu einem Membranpotenzial summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotenzial zu reduzieren. Bei mindestens einer Ausführungsform kann ein durchlässiges Integrations- und Feuer-Neuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2204 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h., bevor ein Membranpotenzial zu niedrig abfällt, um zu feuern). Bei mindestens einer Ausführungsform können Neuronen 2202 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abbauen. Bei mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2202 bei mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder eine Logik aufweisen, die einen Ausgangs-Spike am Neuronenausgang 2206 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2204 einen Schwellenwert überschreitet. Bei mindestens einer Ausführungsform kann das Neuron 2202, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z. B. ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. Bei mindestens einer Ausführungsform kann das Neuron 2202, sobald das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
Bei mindestens einer Ausführungsform können die Neuronen 2202 über Synapsen 2208 miteinander verbunden sein. Bei mindestens einer Ausführungsform können die Synapsen 2208 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2202 zu einem Eingang eines zweiten Neurons 2202 zu übertragen. Bei mindestens einer Ausführungsform können die Neuronen 2202 Informationen über mehr als eine Instanz der Synapse 2208 übertragen. Bei mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2206 über eine Instanz der Synapse 2208 mit einer Instanz des Neuroneneingangs 2204 im selben Neuron 2202 verbunden sein. Bei mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 zu übertragende Ausgabe erzeugt, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. Bei mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. Da eine Instanz des Neurons 2202 Eingaben von einer oder mehreren Instanzen der Synapse 2208 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2208 übertragen kann, kann eine einzelne Instanz des Neurons 2202 daher bei mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2208 sein.
Bei mindestens einer Ausführungsform können die Neuronen 2202 in einer oder mehreren Schichten organisiert sein. Jede Instanz des Neurons 2202 kann einen Neuronenausgang 2206 haben, der sich über eine oder mehrere Synapsen 2208 zu einem oder mehreren Neuroneneingängen 2204 auffächern kann. Bei mindestens einer Ausführungsform können die Neuronenausgänge 2206 der Neuronen 2202 in einer ersten Schicht 2210 mit Neuroneneingängen 2204 der Neuronen 2202 in einer zweiten Schicht 2212 verbunden sein. Bei mindestens einer Ausführungsform kann die Schicht 2210 als „Feed-Forward-Schicht“ bezeichnet werden. Bei mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2202 in einer Instanz der ersten Schicht 2210 zu jeder Instanz eines Neurons 2202 in der zweiten Schicht 2212 auffächern. Bei mindestens einer Ausführungsform kann die erste Schicht 2210 als eine „vollständig verbundene Feed-Forward-Schicht“ bezeichnet werden. Bei mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2202 in einer Instanz der zweiten Schicht 2212 auf weniger als alle Instanzen des Neurons 2202 in einer dritten Schicht 2214 auffächern. Bei mindestens einer Ausführungsform kann die zweite Schicht 2212 als „spärlich verbundene Feed-Forward-Schicht“ bezeichnet werden. Bei mindestens einer Ausführungsform können sich Neuronen 2202 in der zweiten Schicht 2212 zu Neuronen 2202 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2202 in (derselben) zweiten Schicht 2212. Bei mindestens einer Ausführungsform kann die zweite Schicht 2212 als „rekurrente bzw. rückgekoppelte Schicht“ bezeichnet werden. Bei mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feed-Forward-Schichten aufweisen, einschließlich, ohne Einschränkung, sowohl spärlich verbundene Feed-Forward-Schichten als auch vollständig verbundene Feed-Forward-Schichten.
Bei mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen aufweisen, um eine Synapse 2208 mit Neuronen 2202 zu verbinden. Bei mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine Schaltung oder Logik aufweisen, die es ermöglicht, die Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/Out verschiedenen Neuronen 2202 zuzuordnen. Zum Beispiel können bei mindestens einer Ausführungsform Synapsen 2208 mit Neuronen 2202 unter Verwendung einer Verbindungsstruktur, wie eines Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. Bei mindestens einer Ausführungsform können die Synapsenverbindungen und deren Komponenten mit Hilfe von Schaltkreisen oder Logik implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
23 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 sein. Bei mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in einer integrierten Schaltung eines System-on-a-Chips (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
Bei mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. Bei mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. Bei mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Smartwatch-Einrichtung, eine intelligente Brilleneinrichtung, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. Bei mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2302 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2308 erzeugt wird.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 auf, um Anweisungen zu verarbeiten, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. Bei mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 so ausgestaltet, dass er einen bestimmten Befehlssatz 2309 verarbeitet. Bei mindestens einer Ausführungsform kann der Befehlssatz 2309 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder Computing über ein Very Long Instruction Word (VLIW) ermöglichen. Bei mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Befehlssatz 2309 verarbeiten, der Befehle aufweisen kann, um die Emulation anderer Befehlssätze zu erleichtern. Bei mindestens einer Ausführungsform kann der Prozessorkern 2307 auch andere verarbeitende Einrichtungen aufweisen, z. B. einen digitalen Signalprozessor
(DSP).
Bei mindestens einer Ausführungsform weist der Prozessor 2302 einen Cache-Speicher 2304 auf. Bei mindestens einer Ausführungsform kann der Prozessor 2302 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internen Cache-Speichern aufweisen. Bei mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. Bei mindestens einer Ausführungsform verwendet der Prozessor 2302 auch einen externen Cache (z. B. einen Level-3 (L3)-Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2307 gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2306 im Prozessor 2302 vorhanden, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen aufweisen kann (z. B. ein Ganzzahlregister, ein Gleitkommaregister, ein Statusregister und ein Befehlszeigerregister). Bei mindestens einer Ausführungsform kann die Registerdatei 2306 Allzweckregister oder andere Register aufweisen.
Bei mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2302 mit einem oder mehreren Schnittstellenbus(en) 2310 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2302 und anderen Komponenten im System 2300 zu übertragen. Bei mindestens einer Ausführungsform kann der Schnittstellenbus 2310 ein Prozessorbus sein, wie z. B. eine Version eines Direct Media Interface (DMI)-Busses. Bei mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. Bei mindestens einer Ausführungsform weisen der/die Prozessor(en) 2302 eine integrierte Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 auf. Bei mindestens einer Ausführungsform ermöglicht die Speichersteuerung 2316 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2300, während der Plattform-Controller-Hub (PCH) 2330 Verbindungen zu E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellt.
Bei mindestens einer Ausführungsform kann die Einrichtung 2320 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechselspeicher oder eine andere Speichereinrichtung sein, die eine geeignete Funktion aufweist, um als Prozessspeicher zu dienen. Bei mindestens einer Ausführungsform kann die Speichereinrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Anweisungen 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. Bei mindestens einer Ausführungsform ist die Speichersteuerung 2316 auch mit einem optionalen externen Grafikprozessor 2312 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. Bei mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2311 an den/die Prozessor(en) 2302 angeschlossen sein. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2311 eine oder mehrere interne Anzeigeeinrichtungen aufweisen, z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2311 eine am Kopf montierte Anzeige (Head Mounted Display, HMD) aufweisen, wie z. B. eine stereoskopische Anzeigeeinrichtung zur Verwendung in Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR).
Bei mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2330 die Verbindung von Peripheriegeräten mit der Speichereinrichtung 2320 und dem Prozessor 2302 über einen Hochgeschwindigkeits-E/A-Bus. Bei mindestens einer Ausführungsform weisen die E/A-Peripheriegeräte unter anderem eine Audio-Steuerung 2346, eine Netzwerksteuerung 2334, eine Firmware-Schnittstelle 2328, einen drahtlosen Transceiver 2326, Berührungssensoren 2325 und eine Einrichtung zur Datenspeicherung 2324 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. Bei mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2324 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie z. B. einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. Bei mindestens einer Ausführungsform können die Berührungssensoren 2325 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. Bei mindestens einer Ausführungsform kann der drahtlose Transceiver 2326 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver sein, wie z. B. ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver. Bei mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2328 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. Bei mindestens einer Ausführungsform kann die Netzwerksteuerung 2334 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. Bei mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2310 gekoppelt. Bei mindestens einer Ausführungsform ist die Audio-Steuerung 2346 eine mehrkanalige High-Definition-Audio-Steuerung. Bei mindestens einer Ausführungsform weist das System 2300 eine optionale Legacy-I/O-Steuerung 2340 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System auf. Bei mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2330 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2342 angeschlossen sein, die an Eingabeeinrichtungen, wie Tastatur- und Mauskombinationen 2343, eine Kamera 2344 oder andere USB-Eingabeeinrichtungen, angeschlossen sind.
Bei mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2316 und des Plattformsteuerungs-Hubs 2330 in einen diskreten externen Grafikprozessor, z. B. den externen Grafikprozessor 2312, integriert sein. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2330 und/oder die Speichersteuerung 2316 extern zu einem oder mehreren Prozessor(en) 2302 sein. Zum Beispiel kann das System 2300 bei mindestens einer Ausführungsform eine externe Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines Systemchipsets ausgestaltet sein kann, das mit dem/den Prozessor(en) 2302 kommuniziert.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2300 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere ALUs verwenden, die im Grafikprozessor 2312 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsverfahren unter Verwendung einer anderen als der in der 6A oder 6B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2300 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
24 ist ein Blockdiagramm eines Prozessors 2400 mit einem oder mehreren Prozessorkernen 2402A-2402N, einer integrierten Speichersteuerung 2414 und einem integrierten Grafikprozessor 2408, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2402N aufweisen, die durch gestrichelte Kästen dargestellt sind. Bei mindestens einer Ausführungsform weist jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N auf. Bei mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2406.
Bei mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400 dar. Bei mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens eine Ebene von einem Befehls- und einem Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von einem gemeinsam genutzten Mid-Level-Cache aufweisen, wie z. B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, wobei eine höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert ist. Bei mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen den verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
Bei mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2416 und einen Systemagenten-Kern 2410 aufweisen. Bei mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2416 einen Satz von Peripheriebussen, wie z. B. einen oder mehrere PCI- oder PCI-Express-Busse. Bei mindestens einer Ausführungsform stellt der Systemagentenkern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2410 eine oder mehrere integrierte Speichersteuerungen 2414 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
Bei mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2402A-2402N eine Unterstützung für ein gleichzeitiges Multithreading auf. Bei mindestens einer Ausführungsform weist der Systemagentenkern 2410 Komponenten zur Koordinierung und zum Betrieb der Kerne 2402A-2402N während der Multi-Thread-Verarbeitung auf. Bei mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die eine Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 aufweist.
Bei mindestens einer Ausführungsform weist der Prozessor 2400 zusätzlich den Grafikprozessor 2408 auf, um Grafikverarbeitungsoperationen auszuführen. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsam genutzten Cache-Einheiten 2406 und dem Systemagenten-Kern 2410, der eine oder mehrere integrierte Speichersteuerungen 2414 aufweist, gekoppelt. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2410 auch eine Anzeige-Steuerung 2411 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. Bei mindestens einer Ausführungsform kann die Anzeigesteuerung 2411 auch ein separates Modul sein, das über mindestens eine Verbindung mit dem Grafikprozessor 2408 verbunden ist, oder sie kann in den Grafikprozessor 2408 integriert sein.
Bei mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2412 zur Kopplung interner Komponenten des Prozessors 2400 verwendet. Bei mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine E/A-Verbindung 2413 mit der Ringverbindung 2412 verbunden.
Bei mindestens einer Ausführungsform weist die E/A-Verbindung 2413 mindestens eine von mehreren Arten von E/A-Verbindungen auf, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie z. B. einem eDRAM-Modul, ermöglicht. Bei mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsamen Last Level Cache.
Bei mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N heterogen in Bezug auf die Befehlssatzarchitektur (ISA), wobei einer oder mehrere der Prozessorkerne 2402A-2402N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-24-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. Bei mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierter Schaltkreis (SoC) implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in dem Prozessor 2400 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in den Grafikkernen 2402A-2402N oder in anderen Komponenten in 24 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2400 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingsverfahren durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
25 ist ein Blockdiagramm der Hardwarelogik eines Grafikprozessorkerns 2500 gemäß mindestens einer Ausführungsform, wie sie hier beschrieben ist. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array vorhanden. Bei mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der manchmal auch als Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann abhängig von den angestrebten Energie- und Leistungshüllkurven mehrere Grafikkern-Slices aufweisen. Bei mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen Festfunktionsblock 2530 aufweisen, der mit mehreren Subkernen 2501A-2501 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke einer Allzweck- und Festfunktionslogik aufweisen.
Bei mindestens einer Ausführungsform weist der Festfunktionsblock 2530 eine Geometrie-/Festfunktionspipeline 2536 auf, die von allen Subkernen im Grafikprozessor 2500 gemeinsam genutzt werden kann, z. B. in Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. Bei mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2536 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und einen Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der einen Unified-Return-Puffer verwaltet.
Bei mindestens einer Ausführungsform weist der feste Funktionsblock 2530 auch eine Grafik-SoC-Schnittstelle 2537, einen Grafik-Mikrocontroller 2538 und eine Medien-Pipeline 2539 auf. Bei mindestens einer Ausführungsform stellt die Grafik-SoC-Schnittstelle 2537 eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. Bei mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2538 ein programmierbarer Subprozessor, der so ausgestaltet ist, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Versand, Scheduling und Präemption. Bei mindestens einer Ausführungsform weist die Medien-Pipeline 2539 eine Logik auf, die die Dekodierung, Kodierung, Vorverarbeitung und/oder Nachbearbeitung von Multimediadaten, einschließlich Bild- und Videodaten, erleichtert. Bei mindestens einer Ausführungsform implementiert die Medien-Pipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Sub-Kerne 2501-2501F.
Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 dem Grafikkern 2500 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoCs, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebetteten On-Chip- oder On-Package-DRAM. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung und/oder implementiert globale Speicher-Atomics, die von einem Grafikkern 2500 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Energieverwaltungssteuerungen für den Grafikkern 2500 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2500 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. Bei mindestens einer Ausführungsform können Befehle und Anweisungen an die Medien-Pipeline 2539 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktions-Pipeline (z. B. die Geometrie- und Festfunktions-Pipeline 2536, die Geometrie- und Festfunktions-Pipeline 2514), wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 durchführt. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 die Grafik- und/oder Rechenlastplanung auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) innerhalb der Sub-Kerne 2501A-2501F durchführen. Bei mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der einen Grafikkern 2500 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells senden, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufrufen. Bei mindestens einer Ausführungsform weisen die Planungsvorgänge das Bestimmen der als nächstes auszuführenden Arbeitslast, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen vorhandener Arbeitslasten, die auf einer Engine ausgeführt werden, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist, auf. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 2500 ermöglichen, indem er dem Grafikkern 2500 die Möglichkeit bietet, unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System Register innerhalb des Grafikkerns 2500 über stromsparende Zustandsübergänge zu speichern und wiederherzustellen.
Bei mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die dargestellten Subkerne 2501A-2501F, bis zu N modulare Subkerne, aufweisen. Bei mindestens einer Ausführungsform kann der Grafikkern 2500 für jeden Satz von N Subkernen auch eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten Speicher und/oder einen Cache-Speicher 2512, eine Geometrie-/Festfunktionspipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten aufweisen (z. B. Abtaster-, Mathematik- und/oder Inter-Thread-Kommunikationslogik), die von allen N Subkernen innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. Bei mindestens einer Ausführungsform kann der feste, gemeinsam genutzte Speicher und/oder Cache-Speicher 2512 ein Cache der letzten Ebene für N Subkerne 2501A-2501F innerhalb des Grafikkerns 2500 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. Bei mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2514 anstelle der Geometrie-/Festfunktionspipeline 2536 innerhalb des Festfunktionsblocks 2530 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
Bei mindestens einer Ausführungsform weist der Grafikkern 2500 eine zusätzliche Festfunktionslogik 2516 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 2500 aufweisen kann. Bei mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometrie-Pipeline für die Verwendung beim positionsabhängigen Shading auf. Bei dem positionsabhängigen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2516, 2536, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. Bei mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version der vollständigen Geometrie-Pipeline. Bei mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. Bei mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute der Vertices abruft und einem Shading unterzieht, ohne eine Rasterung und ein Rendering der Pixel in einen Bildpuffer durchzuführen. Bei mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, unabhängig davon, ob diese Dreiecke gecullt werden. Bei mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als Replay-Pipeline bzw. Wiederholungs-Pipeline bezeichnet werden kann) die Sichtbarkeitsinformationen verwenden, um aussortierte bzw. gecullte Dreiecke zu überspringen und nur sichtbare Dreiecke einem Shading zu unterziehen, die schließlich an eine Rasterisierungsphase übergeben werden.
Bei mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, z. B. eine Festfunktions-Matrixmultiplikationslogik für Implementierungen, die Optimierungen für das Training oder das Inferencing des maschinellen Lernens enthalten.
Bei mindestens einer Ausführungsform weist jeder Grafik-Subkern 2501A-2501F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. Bei mindestens einer Ausführungsform weisen die Grafik-Subkerne 2501A-2501 F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 2503A-2503F, einen 3D-Abtaster (z. B. Textur) 2505A-2505F, einen Media-Abtaster 2506A-2506F, einen Shader-Prozessor 2507A-2507F und einen gemeinsamen lokalen Speicher (SLM) 2508A-2508F auf. Die EU-Arrays 2502A-2502F, 2504A-2504F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechenshaderprogrammen. Bei mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Versand- und Thread-Steuerungsoperationen für Ausführungseiriheiten innerhalb eines Subkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. Bei mindestens einer Ausführungsform kann der 3D-Abtaster 2505A-2505F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. Bei mindestens einer Ausführungsform kann der 3D-Abtaster Texturdaten auf der Grundlage eines ausgestalteten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. Bei mindestens einer Ausführungsform kann der Media-Abtaster 2506A-2506F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. Bei mindestens einer Ausführungsform kann jeder Grafik-Subkern 2501A-2501F abwechselnd einen vereinheitlichten 3D- und Medien-Abtaster aufweisen. Bei mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Subkerne 2501A-2501F ausgeführt werden, den gemeinsamen lokalen Speicher 2508A-2508F innerhalb jedes Subkerns nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Pool von On-Chip-Speicher verwenden können.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2510 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, im Grafik-Mikrocontroller 2538, in der Geometrie- und Festfunktionspipeline 2514 und 2536 oder in einer anderen Logik in 24 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 6A oder 6B.beschriebenen ausgeführt werden Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2500 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 werden verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
26A-26B illustrieren die Thread-Ausführungslogik 2600, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 26A illustriert mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2600 verwendet wird. 26B illustriert beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie es in 26A dargestellt ist, weist die Thread-Ausführungslogik 2600 bei mindestens einer Ausführungsform einen Shader-Prozessor 2602, einen Thread-Dispatcher 2604, einen Befehls-Cache 2606, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 2608A-2608N, einen oder mehrere Abtaster 2610, einen Daten-Cache 2612 und einen Datenanschluss 2614 auf. Bei mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine beliebige der Ausführungseinheiten 2608A, 2608B, 2608C, 2608D bis 2608N-1 und 2608N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. Bei mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die mit jeder der Ausführungseinheiten verbunden ist. Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2600 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: einen Befehlscache 2606, einen Datenanschluss 2614, einen Abtaster 2610 und Ausführungseinheiten 2608A-2608N. Bei mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. Bei mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 2608A-2608N so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
Bei mindestens einer Ausführungsform werden die Ausführungseinheiten 2608A-2608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. Bei mindestens einer Ausführungsform kann der Shader-Prozessor 2602 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungen von Threads über einen Thread-Dispatcher 2604 verteilen. Bei mindestens einer Ausführungsform weist der Thread-Dispatcher 2604 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2608A-2608N zu instanziieren. Bei mindestens einer Ausführungsform kann z. B. eine Geometrie-Pipeline Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. Bei mindestens einer Ausführungsform kann der Thread-Dispatcher 2604 auch Thread-Spawning-Anforderungen zur Laufzeit von ausführenden Shader-Programmen verarbeiten.
Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrie-Programme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die Allzweckverarbeitung (z. B. Compute- und Media-Shader). Bei mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2608A-2608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht eine effiziente Ausführung in einer Umgebung trotz höherer Latenz bei Speicherzugriffen. Bei mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. Bei mindestens einer Ausführungsform erfolgt die Ausführung in Pipelines, die Integer-, einfach- und doppeltgenaue Gleitkomma-Operationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können, mehrfach pro Takt. Bei mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik innerhalb der Ausführungseinheiten 2608A-2608N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. Bei mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Bei mindestens einer Ausführungsform kann eine Ausführungseinheit beispielsweise während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, was andere Vertex-Shader einschließt.
Bei mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2608A-2608N auf Arrays von Datenelementen. Bei mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für einen Befehl. Bei mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. Bei mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N Ganzzahl- und Gleitkomma-Datentypen.
Bei mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. Bei mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden bei mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). Bei mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
Bei mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2609A-2609N zusammengefasst sein, die über eine gemeinsame Thread-Steuerungslogik (2607A-2607N) verfügt, die den fusionierten EUs gemeinsam ist. Bei mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen sein. Bei mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann in verschiedenen Ausführungsformen variieren. Bei mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 einschließen. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 2609A-2609N mindestens zwei Ausführungseinheiten auf. Bei mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 2609A beispielsweise eine erste EU 2608A, eine zweite EU 2608B und eine Thread-Steuerlogik 2607A auf, die der ersten EU 2608A und der zweiten EU 2608B gemeinsam ist. Bei mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2607A Threads, die auf der fusionierten Grafikausführungseinheit 2609A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2609A-2609N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2600 einen oder mehrere interne Befehls-Caches (z. B. 2606) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. Bei mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 2612) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. Bei mindestens einer Ausführungsform ist ein Abtaster 2610 vorhanden, um Textursampling für 3D-Operationen und Mediensampling für Medienoperationen bereitzustellen. Bei mindestens einer Ausführungsform weist der Abtaster 2610 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während eines Sampling-Prozesses zu verarbeiten, bevor die gesampelten Daten an eine Ausführungseinheit bereitgestellt werden.
Bei mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2600 über die Thread-Spawning- und Versandlogik. Bei mindestens einer Ausführungsform wird, nachdem eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) im Shader-Prozessor 2602 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse zur Ausgabe von Flächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. Bei mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. Bei mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2602 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. Bei mindestens einer Ausführungsform sendet der Shader-Prozessor 2602 Threads über den Thread-Dispatcher 2604 an eine Ausführungseinheit (z. B. 2608A), um ein Shader-Programm auszuführen. Bei mindestens einer Ausführungsform verwendet der Shader-Prozessor 2602 die Texturabtastlogik im Abtaster 2610, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. Bei mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
Bei mindestens einer Ausführungsform stellt der Datenanschluss 2614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2600 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. Bei mindestens einer Ausführungsform weist der Datenanschluss 2614 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 2612) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zu cachen.
Wie in 26B dargestellt ist, kann eine Grafikausführungseinheit 2608 bei mindestens einer Ausführungsform eine Befehlsabrufeinheit 2637, ein allgemeines Registerdateiarray (GRF) 2624, ein architektonisches Registerdateiarray (ARF) 2626, einen Thread-Arbiter 2622, eine Sendeeinheit 2630, eine Verzweigungseinheit 2632, einen Satz von SIMD-Gleitkommaeinheiten (FPUs) 2634 und bei mindestens einer Ausführungsform einen Satz von dedizierten Ganzzahl-SIMD-ALUs 2635 aufweisen. Bei mindestens einer Ausführungsform weisen das GRF 2624 und das ARF 2626 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 2608 aktiv sein kann. Bei mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in dem ARF 2626 verwaltet, während die während der Thread-Ausführung verwendeten Daten in dem GRF 2624 gespeichert werden. Bei mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der einen Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern im ARF 2626 gehalten werden.
Bei mindestens einer Ausführungsform hat die Grafikausführungseinheit 2608 eine Architektur, die eine Kombination aus Simultaneous Multi-Threading (SMT) und genauem bzw. feinkörnigem Interleaved Multi-Threading (IMT) ist. Bei mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer Zielanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
Bei mindestens einer Ausführungsform kann die Grafikausführungseinheit 2608 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. Bei mindestens einer Ausführungsform kann der Thread-Arbiter 2622 des Threads der Grafikausführungseinheit 2608 Anweisungen an eine der Sendeeinheiten 2630, Verzweigungseinheiten 2642 oder SIMD-FPU(s) 2634 zur Ausführung weiterleiten. Bei mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb des GRF 2624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als ein SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. Bei mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb des GRF 2624, obwohl andere Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. Bei mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. Bei mindestens einer Ausführungsform, bei der sieben Threads auf 4 KByte zugreifen können, kann das GRF 2624 insgesamt 28 KByte speichern. Bei mindestens einer Ausführungsform können durch flexible Adressierungsmodi Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um schrittweise rechteckige Blockdatenstrukturen darzustellen.
Bei mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von der Message-Passing-Sendeeinheit 2630 ausgeführt werden. Bei mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 2632 weitergeleitet, um eine SIMD-Divergenz und eine eventuelle Konvergenz zu erleichtern.
Bei mindestens einer Ausführungsform weist die Grafikausführungseinheit 2608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2634 auf, um Gleitkommaoperationen durchzuführen. Bei mindestens einer Ausführungsform unterstützen die FPU(s) 2634 auch Ganzzahlberechnungen. Bei mindestens einer Ausführungsform kann (können) die FPU(s) 2634 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. Bei mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit bereit. Bei mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 2635 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
Bei mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 2608 in einer Grafik-Subkern-Gruppierung (z. B. einem Sub-Slice) instanziiert werden. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 2608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. Bei mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2608 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in der Ausführungslogik 2600 integriert sein. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsvorgänge unter Verwendung einer anderen Logik als der in den 6A oder 6B dargestellten Logik durchgeführt werden. Bei mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs der Ausführungslogik 2600 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
27 illustriert eine Parallelverarbeitungseinheit („PPU“) 2700 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die PPU 2700 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 2700 ausgeführt wird, die PPU 2700 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Verfahren und Techniken durchzuführen. Bei mindestens einer Ausführungsform ist die PPU 2700 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als latenzverbergende Technik verwendet, die dazu ausgelegt ist, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. Bei mindestens einer Ausführungsform bezieht sich ein Thread auf einen Thread einer Ausführung und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2700 ausgestaltet sind. Bei mindestens einer Ausführungsform ist die PPU 2700 eine Grafikverarbeitungseinheit („GPU“), die so ausgestaltet ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigeeinrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. Bei mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 27 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung und ist als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen, die im Rahmen dieser Offenbarung in Betracht gezogen werden, und jeder geeignete Prozessor kann zur Ergänzung und/oder zum Ersatz desselben verwendet werden.
Bei mindestens einer Ausführungsform sind eine oder mehrere PPUs 2700 so ausgestaltet, dass sie High Performance Computing („HPC“), Rechenzentrums- und Machine Learning-Anwendungen beschleunigen. Bei mindestens einer Ausführungsform ist die PPU 2700 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden, nicht einschränkenden Beispiele aufweisen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
Bei mindestens einer Ausführungsform weist die PPU 2700 ohne Einschränkung eine Input/Output-Einheit („I/O“) 2706, eine Front-End-Einheit 2710, eine Scheduler-Einheit 2712, eine Arbeitsverteilungseinheit 2714, einen Hub 2716, ein Koppelfeld („Xbar“) 2720, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 2718 und eine oder mehrere Partitionseinheiten („Memory Partition Units“) 2722 auf. Bei mindestens einer Ausführungsform ist die PPU 2700 mit einem Host-Prozessor oder anderen PPUs 2700 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2708 verbunden. Bei mindestens einer Ausführungsform ist die PPU 2700 über eine Verbindung bzw. einen Interconnect 2702 mit einem Host-Prozessor oder anderen peripheren Einrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 2704 umfasst. Bei mindestens einer Ausführungsform weisen die Speichereinrichtungen 2704 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. Bei mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit einem Speicher hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei mehrere DRAM-Dies in jeder Einrichtung übereinander angeordnet sind.
Bei mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2708 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 2700 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) aufweisen, die Cache-Kohärenz zwischen PPUs 2700 und CPUs sowie CPU-Mastering unterstützen. Bei mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2708 durch den Hub 2716 zu/von anderen Einheiten der PPU 2700 übertragen, wie z. B. einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 27 möglicherweise nicht explizit dargestellt sind.
Bei mindestens einer Ausführungsform ist die E/A-Einheit 2706 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 27 nicht dargestellt) über den Systembus 2702 sendet und empfängt. Bei mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2706 mit dem Host-Prozessor direkt über den Systembus 2702 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. Bei mindestens einer Ausführungsform kann die E/A-Einheit 2706 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 2700, über den Systembus 2702 kommunizieren. Bei mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 eine Peripheral Component Interconnect Express („PCIe“)-Schnittstelle für die Kommunikation über einen PCIe-Bus. Bei mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 Schnittstellen für die Kommunikation mit externen Einrichtungen.
Bei mindestens einer Ausführungsform dekodiert die E/A-Einheit 2706 über den Systembus 2702 empfangene Pakete. Bei mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so ausgestaltet sind, dass die PPU 2700 verschiedene Operationen ausführt. Bei mindestens einer Ausführungsform überträgt die E/A-Einheit 2706 dekodierte Befehle an verschiedene andere Einheiten der PPU 2700, wie es durch die Befehle angegeben ist. Bei mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2710 und/oder an den Hub 2716 oder andere Einheiten der PPU 2700 übertragen, wie z. B. eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Power-Management-Einheit usw. (in 27 nicht explizit dargestellt). Bei mindestens einer Ausführungsform ist die E/A-Einheit 2706 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2700 leitet bzw. routet.
Bei mindestens einer Ausführungsform kodiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2700 Arbeitslasten zur Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen verarbeitet werden sollen. Bei mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2700 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf den Puffer in einem Systemspeicher zugreift, der mit dem Systembus 2702 verbunden ist, und zwar über Speicheranforderungen, die über den Systembus 2702 von der E/A-Einheit 2706 übertragen werden. Bei mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 2700, so dass die Front-End-Einheit 2710 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2700 weiterleitet.
Bei mindestens einer Ausführungsform ist die Front-End-Einheit 2710 mit der Scheduler-Einheit 2712 gekoppelt, die verschiedene GPCs 2718 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 2712 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 2718 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2712 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren der GPCs 2718.
Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 mit der Arbeitsverteilungseinheit 2714 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 2718 versendet. Bei mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2714 eine Anzahl geplanter Tasks, die von der Scheduler-Einheit 2712 empfangen wurden, und die Arbeitsverteilungseinheit 2714 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 2718. Bei mindestens einer Ausführungsform umfasst der Pool für anstehende Tasks eine Anzahl von Slots (z. B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 2718 zugewiesen sind; der Pool für aktive Tasks kann eine Anzahl von Slots (z. B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 2718 verarbeitet werden, so dass, wenn einer der GPCs 2718 die Ausführung einer Task abschließt, diese Task aus dem Pool für aktive Tasks für den GPC 2718 entfernt wird und eine der anderen Tasks aus dem Pool für anstehende Tasks ausgewählt und zur Ausführung auf dem GPC 2718 eingeplant wird. Bei mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 2718 im Leerlauf ist, z. B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Task aus dem GPC 2718 entfernt und in den Pool ausstehender Tasks zurückgeführt, während eine andere Task im Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 2718 eingeplant wird.
Bei mindestens einer Ausführungsform kommuniziert die Arbeitsverteitungseinheit 2714 mit einem oder mehreren GPCs 2718 über die XBar 2720. Bei mindestens einer Ausführungsform ist die XBar 2720 ein Verbindungsnetzwerk, das viele Einheiten der PPU 2700 mit anderen Einheiten der PPU 2700 koppelt und so ausgestaltet sein kann, dass es die Arbeitsverteilungseinheit 2714 mit einem bestimmten GPC 2718 koppelt. Bei mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2700 über den Hub 2716 mit der XBar 2720 verbunden sein.
Bei mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 2712 verwaltet und von der Arbeitsverteilungseinheit 2714 an einen der GPCs 2718 weitergeleitet. Der GPC 2718 ist so ausgestaltet, dass er die Task verarbeitet und Ergebnisse erzeugt. Bei mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 2718 aufgenommen, über die XBar 2720 an einen anderen GPC 2718 weitergeleitet oder im Speicher 2704 abgelegt werden. Bei mindestens einer Ausführungsform können Ergebnisse in den Speicher 2704 über Partitionseinheiten 2722 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2704 implementieren. Bei mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 2708 an eine andere PPU 2704 oder CPU übertragen werden. Bei mindestens einer Ausführungsform weist die PPU 2700 ohne Einschränkung eine Anzahl U von Partitionseinheiten 2722 auf, die der Anzahl der separaten und unterschiedlichen Speichereinrichtungen 2704 entspricht, die mit der PPU 2700 verbunden sind. Bei mindestens einer Ausführungsform wird die Partitionseinheit 2722 weiter unten in Verbindung mit 29 näher beschrieben.
Bei mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2700 zu planen. Bei mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2700 ausgeführt und die PPU 2700 stellt eine Isolierung, eine Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. Bei mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 2700 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 2700 verarbeitet werden. Bei mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. Bei mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z. B. 32 Threads), die parallel ausgeführt werden können. Bei mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. Bei mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 näher beschrieben.
Die Inferenz- und/oder Trainingslogik 615 werden verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen verbunden sind. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um der PPU 2700 bereitgestellte Informationen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 2700 trainiert wurde. Bei mindestens einer Ausführungsform kann die PPU 2700 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
28 illustriert einen allgemeinen Verarbeitungscluster („GPC“) 2800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der GPC 2800 der GPC 2718 aus 27. Bei mindestens einer Ausführungsform weist jeder GPC 2800, ohne Einschränkung, eine Anzahl von Hardwareeinheiten zur Verarbeitung von Tasks auf, und jeder GPC 2800 weist, ohne Einschränkung, einen Pipeline-Manager 2802, eine Pre-Raster-Operationseinheit („PROP“) 2804, eine Raster-Engine 2808, ein Arbeitsverteilungs-Koppelfeld („WDX“) 2816, eine Speicherverwaltungseinheit („MMU“) 2818, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2806 und jede geeignete Kombination dieser Einrichtungen auf.
Bei mindestens einer Ausführungsform wird der Betrieb des GPC 2800 durch den Pipeline-Manager 2802 gesteuert. Bei mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2802 die Konfiguration eines oder mehrerer DPCs 2806 zur Verarbeitung von Tasks, die dem GPC 2800 zugewiesen sind. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2802 mindestens einen von einem oder mehreren DPCs 2806, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. Bei mindestens einer Ausführungsform ist der DPC 2806 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2814 ausführt. Bei mindestens einer Ausführungsform ist der Pipeline-Manager 2802 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 2800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 2804 und/oder an die Raster-Engine 2808 weitergeleitet werden können, während andere Pakete an die DPCs 2806 zur Verarbeitung durch eine Primitiv-Engine 2812 oder SM 2814 weitergeleitet werden können. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2802 mindestens einen der DPCs 2806 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
Bei mindestens einer Ausführungsform ist die PROP-Einheit 2804 so ausgestaltet, dass sie die von der Raster-Engine 2808 und den DPCs 2806 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 2722 weiterleitet, die oben in Verbindung mit 27 näher beschrieben ist. Bei mindestens einer Ausführungsform ist die PROP-Einheit 2804 so ausgestaltet, dass sie Optimierungen für die Farbmischung, die Organisation von Pixeldaten, die Durchführung von Adressübersetzungen und mehr vornimmt. Bei mindestens einer Ausführungsform weist die Rastermaschine 2808 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Raster-Engine 2808 weist ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon auf. Bei mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu erzeugen; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, wo Fragmente, die mit dem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen werden, wo Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. Bei mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von der Setup-Engine generiert wurden. Bei mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2808 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in dem DPC 2806 implementierten Fragment-Shader, verarbeitet werden.
Bei mindestens einer Ausführungsform weist jeder DPC 2806, der in dem GPC 2800 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 2810, eine Primitiv-Engine 2812, ein oder mehrere SMs 2814 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform steuert die MPC 2810 den Betrieb von dem DPC 2806 und leitet die vom Pipeline-Manager 2802 empfangenen Pakete an die entsprechenden Einheiten im DPC 2806 weiter. Bei mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 2812 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2814 übertragen werden.
Bei mindestens einer Ausführungsform umfasst der SM 2814 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so ausgestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads repräsentiert werden. Bei mindestens einer Ausführungsform ist der SM 2814 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur („Single-Instruction, Multiple-Data“) implementiert, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet. Bei mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Befehle aus. Bei mindestens einer Ausführungsform implementiert der SM 2814 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. Bei mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp gehalten, wodurch Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb von einem Warp divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread gehalten, wodurch eine gleichwertige Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. Bei mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die dieselben Anweisungen ausführen, können zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2814 wird im Folgenden ausführlicher beschrieben.
Bei mindestens einer Ausführungsform stellt die MMU 2818 eine Schnittstelle zwischen dem GPC 2800 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 2722 in 27) bereit, und die MMU 2818 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. Bei mindestens einer Ausführungsform stellt die MMU 2818 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) bereit, um die Übersetzung von virtuellen Adressen in physische Adressen im Speicher durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um die dem GPC 2800 bereitgestellten Informationen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird der GPC 2800 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 2800 trainiert wurde. Bei mindestens einer Ausführungsform kann der GPC 2800 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
29 illustriert eine Speicherpartitionseinheit 2900 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist die Speicherpartitionseinheit 2900 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 2902, einen Level Two („L2“)-Cache 2904, eine Speicherschnittstelle 2906 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 2906 mit dem Speicher gekoppelt. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 2906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen für die Hochgeschwindigkeitsdatenübertragung implementieren. Bei mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 2906, eine Speicherschnittstelle 2906 pro Paar von Partitionierungseinheiten 2900, wobei jedes Paar von Partitionierungseinheiten 2900 mit einer entsprechenden Speichereinrichtung verbunden ist. Bei mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. Speicherstacks mit hoher Bandbreite oder synchronem dynamischem Direktzugriffsspeicher für Grafikkarten mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
Bei mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2906 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. Bei mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks in demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. Bei mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y ist gleich 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. Bei mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. Bei mindestens einer Ausführungsform bietet der ECC eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenfehler reagieren.
Bei mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. Bei mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 2900 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. Bei mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. Bei mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
Bei mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. Bei mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 2900 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. Bei mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. er ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. Bei mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 2704 von 27 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2900 abgerufen und im L2-Cache 2904 gespeichert, der sich auf dem Chip befindet und gemäß mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2900 weist bei mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. Bei mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. Bei mindestens einer Ausführungsform kann jeder der SMs 2814 einen Cache der Ebene 1 („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2814 zugeordnet ist, und Daten werden aus dem L2-Cache 2904 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2814 gespeichert. Bei mindestens einer Ausführungsform ist der L2-Cache 2904 mit der Speicherschnittstelle 2906 und der XBar 2720 gekoppelt.
Bei mindestens einer Ausführungsform führt die ROP-Einheit 2902 Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. Bei mindestens einer Ausführungsform implementiert die ROP-Einheit 2902 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2808, wobei sie eine Tiefe für eine Sample-Stelle, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 2808 empfängt. Bei mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine dem Fragment zugeordnete Sample-Stelle getestet. Bei mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2902 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 2808, wenn das Fragment den Tiefentest für die Sample-Stelle besteht. Die Anzahl der Partitionseinheiten 2900 kann sich von der Anzahl der GPCs unterscheiden, so dass jede ROP-Einheit 2902 bei mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein kann. Bei mindestens einer Ausführungsform verfolgt die ROP-Einheit 2902 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welche ein von der ROP-Einheit 2902 erzeugtes Ergebnis über die XBar 2720 weitergeleitet wird.
30 zeigt einen Streaming-Multiprozessor („SM“) 3000, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform handelt es sich bei dem SM 3000 um den SM 2814 aus 28. Bei mindestens einer Ausführungsform weist der SM 3000 ohne Einschränkung einen Befehls-Cache 3002, eine oder mehrere Scheduler-Einheiten 3004, eine Registerdatei 3008, einen oder mehrere Verarbeitungskerne („Cores“) 3010, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3014, ein Verbindungsnetzwerk 3016, einen gemeinsamen Speicher/Level-One-Cache („L1“) 3018 und jede geeignete Kombination davon auf. Bei mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Tasks einem der SMs 3000 zugewiesen. Bei mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3004 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3000 zugeordnet sind. Bei mindestens einer Ausführungsform plant die Scheduler-Einheit 3004 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. Bei mindestens einer Ausführungsform führt jeder Warp Threads aus. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3004 eine Vielzahl verschiedener Thread-Blöcke, wobei sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) versendet.
Bei mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Dekompositionen ermöglicht. Bei mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. Bei mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). Bei mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Design-Flexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. Bei mindestens einer Ausführungsform ermöglichen es die kooperativen Gruppen Programmierern, Gruppen von Threads explizit auf Sub-Block- (d. h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und kollektive Operationen wie eine Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. Bei mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über eine Konvergenz treffen zu müssen. Bei mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, die ohne Einschränkung Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Netz von Thread-Blöcken aufweisen.
Bei mindestens einer Ausführungsform ist eine Dispatch-Einheit 3006 so ausgestaltet, dass sie Befehle an eine oder mehrere Funktionseinheiten überträgt, und die Scheduler-Einheit 3004 weist ohne Einschränkung zwei Dispatch-Einheiten 3006 auf, die es ermöglichen, dass zwei verschiedene Befehle aus demselben Warp während jedes Taktzyklus abgearbeitet werden. Bei mindestens einer Ausführungsform weist jede Scheduler-Einheit 3004 eine einzelne Dispatch-Einheit 3006 oder zusätzliche Dispatch-Einheiten 3006 auf.
In mindestens einer Ausführungsform weist jeder SM 3000 bei mindestens einer Ausführungsform ohne Einschränkung eine Registerdatei 3008 auf, die einen Satz von Registern für Funktionseinheiten des SM 3000 bereitstellt. Bei mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3008 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 3008 auf verschiedene Warps aufgeteilt, die von dem SM 3000 ausgeführt werden, und die Registerdatei 3008 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. Bei mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Einschränkung, eine Vielzahl von L Verarbeitungskernen 3010. Bei mindestens einer Ausführungsform weist der SM 3000 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) von verschiedenen Verarbeitungskernen 3010 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3010 ohne Einschränkung eine vollständig nach dem Pipeline-Prinzip arbeitende, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. Bei mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. Bei mindestens einer Ausführungsform weisen die Verarbeitungskerne 3010 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensor-Kerne sind so ausgestaltet, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. Bei mindestens einer Ausführungsform sind ein oder mehrere Tensor-Kerne in den Verarbeitungskernen 3010 vorhanden. Bei mindestens einer Ausführungsform sind Tensor-Kerne so ausgestaltet, dass sie eine Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und das Inferencing neuronaler Netze. Bei mindestens einer Ausführungsform arbeitet jeder Tensor-Kern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
Bei mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. Bei mindestens einer Ausführungsform arbeiten Tensor-Kerne mit 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. Bei mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. Bei mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. Bei mindestens einer Ausführungsform stellt eine API, wie z. B. die CUDA 9 C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen zur Verfügung, um Tensor-Kerne von einem CUDA-C++ Programm effizient zu nutzen. Bei mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warps erstrecken.
Bei mindestens einer Ausführungsform umfasst jeder SM 3000 ohne Einschränkung M SFUs 3012, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel, usw.). Bei mindestens einer Ausführungsform weisen die SFUs 3012 ohne Einschränkung eine Baumdurchlaufeinheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. Bei mindestens einer Ausführungsform weisen die SFUs 3012 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für eine Texturkarte bzw. Textur-Map durchführt. Bei mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. ein 2D-Array von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3000 ausgeführten Shader-Programmen zu erzeugen. Bei mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 3018 gespeichert. Bei mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z. B. Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist jeder SM 3000, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3000 umfasst ohne Einschränkung N LSUs 3014, die bei mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3018 und der Registerdatei 3008 implementieren. Jeder SM 3000 weist, ohne Einschränkung, ein Verbindungsnetzwerk 3016 auf, das bei mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsamen Speicher/L1-Cache 3018 verbindet. Bei mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3016 ein Koppelfeld, das so ausgestaltet werden kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3008 verbindet und die LSUs 3014 mit der Registerdatei 3008 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3018 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3000 und einer Primitiv-Engine und zwischen Threads im SM 3000 ermöglicht. Bei mindestens einer Ausführungsform umfasst der gemeinsame Speicher/L1-Cache 3018 ohne Einschränkung 128 KB Speicherkapazität und befindet sich im Pfad vom SM 3000 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 bei mindestens einer Ausführungsform zum Cachen von Lese- und Schreibvorgängen verwendet. Bei mindestens einer Ausführungsform ist einer oder sind mehrere von gemeinsamem Speicher/L1-Cache 3018, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet bei mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. Bei mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z. B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018 kann der gemeinsam genutzte Speicher/L1-Cache 3018 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und niedriger Latenz bereitstellen. Bei mindestens einer Ausführungsform kann bei der Ausgestaltung für parallele Allzweckberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. Bei mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. Bei mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei ein SM 3000 zur Ausführung des Programms und zur Durchführung von Berechnungen, ein gemeinsamer Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und eine LSU 3014 zum Lesen und Schreiben des globalen Speichers durch einen gemeinsamen Speicher/L1-Cache 3018 und eine Speicherpartitionseinheit verwendet wird. Bei mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3004 verwenden kann, um neue Arbeiten auf den DPCs zu starten.
Bei mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen, tragbaren Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf angebrachten Anzeige, einer tragbaren elektronischen Einrichtung und anderen enthalten oder mit diesen gekoppelt. Bei mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat realisiert. Bei mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) usw. vorhanden.
Bei mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichereinrichtungen aufweist. Eine Grafikkarte kann so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. Bei mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die einen Chipsatz auf der Hauptplatine aufweist.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit den 6A und/oder 6B beschrieben. Bei mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netz, zu trainieren, um die dem SM 3000 bereitgestellten Informationen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform wird der SM 3000 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 3000 trainiert wurde, abzuleiten oder vorherzusagen. Bei mindestens einer Ausführungsform kann der SM 3000 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
Bei mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. Bei mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und einer Bus-Implementierung bereitstellen. Bei mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Anwenders angeordnet sein.
Bei mindestens einer Ausführungsform werden Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1004 und/oder in einem sekundären Speicher abgelegt. Die Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1000, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. Bei mindestens einer Ausführungsform sind der Speicher 1004, eine Speicherung und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. Bei mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichereinrichtung oder ein beliebiges Speichersystem beziehen, wie z. B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmeeinrichtung, einen USB-Flash-Speicher usw. darstellt. Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorheriger Figuren im Zusammenhang mit der CPU 1002, dem Parallelverarbeitungssystem 1012, einem integrierten Schaltkreis, der mindestens einen Teil der Fähigkeiten sowohl der CPU 1002 als auch des Parallelverarbeitungssystems 1012 besitzt, einem Chipsatz (z. B. eine Gruppe integrierter Schaltkreise, die als Einheit zur Ausführung verwandter Funktionen konzipiert und verkauft werden, usw.) und jeder geeigneten Kombination integrierter Schaltkreise implementiert.
Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem für Unterhaltungszwecke bestimmten Spielkonsolensystem, einem anwendungsspezifischen System usw. implementiert. Bei mindestens einer Ausführungsform kann das Computersystem 1000 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z. B. einer drahtlosen, handgehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf angebrachten Anzeige, einer handgehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
Bei mindestens einer Ausführungsform weist das Parallelverarbeitungssystem 1012 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1014 und zugehörige Speicher 1016 auf. Bei mindestens einer Ausführungsform sind die PPUs 1014 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 1018 und einen Switch 1020 oder Multiplexer verbunden. Bei mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1012 Rechenaufgaben auf PPUs 1014, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). Bei mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 1014 zugänglich (z. B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern, die bezüglich einer PPU 1014 resident sind, mit sich bringen kann. Bei mindestens einer Ausführungsform wird der Betrieb der PPUs 1014 durch Verwendung eines Befehls wie syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1014 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
VIRTUALISIERTE RECHENPLATTFORM
Es werden Ausführungsformen offengelegt, die sich auf eine virtualisierte Rechenplattform für fortschrittliche Berechnungen beziehen, wie z. B. Bildinferencing und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können die Ausführungsformen Radiographie, Magnetresonanztomographie (MRT), Nuklearmedizin, Ultraschall, Sonographie, Elastographie, photoakustische Bildgebung, Tomographie, Echokardiographie, funktionale Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon aufweisen. Bei mindestens einer Ausführungsform können eine virtualisierte Computerplattform und die hier beschriebenen zugehörigen Verfahren zusätzlich oder alternativ verwendet werden, ohne Einschränkung, in der forensischen wissenschaftlichen Analyse, einer unterirdischen Erkennung und Bildgebung (z. B. Ölexploration, Archäologie, Paläontologie, etc.), der Topographie, der Ozeanographie, der Geologie, der Osteologie, der Meteorologie, einer intelligenten Bereichs oder Objektverfolgung und Überwachung, einer Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR, etc.), und / oder der Genomik und Gensequenzierung.
31 zeigt ein beispielhaftes Datenflussdiagramm für ein Verfahren 3100 zum Erzeugen und Bereitstellen einer Bildverarbeitungs- und Inferenzpipeline gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Verfahren 3100 zur Verwendung mit bildgebenden Einrichtungen, Verarbeitungseinrichtungen, Genomikeinrichtungen, Gensequenzierungseinrichtungen, Radiologieeinrichtungen und/oder anderen Einrichtungstypen in einer oder mehreren Einrichtungen 3102 eingesetzt werden, z. B. in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. Bei mindestens einer Ausführungsform kann das Verfahren 3100 eingesetzt werden, um genomische Analysen und Inferencing auf Sequenzierungsdaten durchzuführen. Beispiele für genomische Analysen, die mit den hier beschriebenen Systemen und Verfahren durchgeführt werden können, weisen ohne Einschränkung Variantenbestimmung, Mutationsdetektion und Quantifizierung der Genexpression auf. Das Verfahren 3100 kann innerhalb eines Trainingssystems 3104 und/oder eines Einsatzsystems 3106 ausgeführt werden. Bei mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen für maschinelles Lernen (z. B. neuronale Netze, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3106 durchzuführen. Bei min-, destens einer Ausführungsform kann das Einsatzsystem 3106 so ausgestaltet sein, dass es Verarbeitungs- und Rechenressourcen in eine verteilte Computerumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3102 zu reduzieren. Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine optimierte Plattform für die Auswahl, Anpassung und Implementierung virtueller Instrumente zur Verwendung mit bildgebenden Einrichtungen (z. B. MRI, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungseinrichtungen in der Einrichtung 3102 bereitstellen. Bei mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zur Durchführung einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten aufweisen, die von bildgebenden Einrichtungen, Sequenzierungseinrichtungen, Radiologieeinrichtungen und/oder anderen Einrichtungstypen erzeugt werden. Bei mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3106 während der Ausführung der Anwendungen verwenden oder aufrufen.
Bei mindestens einer Ausführungsform können einige der in erweiterten Verarbeitungs- und Inferenzpipelines verwendeten Anwendungen Modelle zum maschinellen Lernen oder eine andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. Bei mindestens einer Ausführungsform können Modelle zum maschinellen Lernen in der Einrichtung 3102 unter Verwendung von Daten 3108 (z. B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3102 generiert (und auf einem oder mehreren PACS-Servern (Picture Archiving and Communication System) in der Einrichtung 3102 gespeichert) wurden, sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3108 aus einer anderen Einrichtung (z. B. einem anderen Krankenhaus, Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. Bei mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen für die Erzeugung funktionierender, einsatzfähiger Modelle zum maschinellen Lernen für das Einsatzsystem 3106 bereitzustellen.
Bei mindestens einer Ausführungsform kann die Modellregistrierung 3124 durch einen Objektspeicher unterstützt werden, der die Versionierung und Objekt-Metadaten unterstützen kann. Bei mindestens einer Ausführungsform kann der Objektspeicher beispielsweise über eine mit dem Cloud-Speicher (z. B. der Cloud 3226 von 32) kompatible Anwendungsprogrammierschnittstelle (API) von einer Cloud-Plattform aus zugänglich sein. Bei mindestens einer Ausführungsform können Modelle für maschinelles Lernen in der Modellregistrierung 3124 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. Bei mindestens einer Ausführungsform kann eine API Zugriff auf Methoden bieten, die es Benutzern mit entsprechenden Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu verknüpfen, so dass Modelle als Teil der Ausführung von Container-basierten Instanziierungen von Anwendungen ausgeführt werden können.
Bei mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario aufweisen, in dem die Einrichtung 3102 ihr eigenes Modell zum maschinellen Lernen trainiert oder ein bestehendes Modell zum maschinellen Lernen, das optimiert oder aktualisiert werden muss, aufweist. Bei mindestens einer Ausführungsform können Bilddaten 3108 empfangen werden, die von bildgebenden Einrichtungen, Sequenzierungseinrichtungen und/oder anderen Einrichtungstypen erzeugt wurden. Bei mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3108 die KI-gestützte Kennzeichnung 3110 verwendet werden, um die Erzeugung von Kennzeichen zu unterstützen, die den Bildgebungsdaten 3108 entsprechen und als Ground Truth-Daten für ein Modell zum maschinellen Lernen verwendet werden sollen. Bei mindestens einer Ausführungsform kann die KI-unterstützte Kennzeichnung 3110 ein oder mehrere Modell zum maschinellen Lernen (z. B. faltende neuronale Netze (CNNs)) aufweisen, die so trainiert werden können, dass sie Kennzeichen erzeugen, die bestimmten Arten von Bilddaten 3108 (z. B. von bestimmten Einrichtungen) und/oder bestimmten Arten von Anomalien in Bilddaten 3108 entsprechen. Bei mindestens einer Ausführungsform können die Kl-gestützten Kennzeichnungen 3110 dann direkt verwendet oder mit einem Kennzeichnungstool (z. B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Ground-Truth-Daten zu erzeugen. Bei mindestens einer Ausführungsform können bei einigen Beispielen gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. Bei mindestens einer Ausführungsform können Klunterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. Bei mindestens einer Ausführungsform kann ein trainiertes Modell zum maschinellen Lernen als Ausgabemodell 3116 bezeichnet werden und vom Einsatzsystem 3106 verwendet werden, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 ( 32) ein Szenario aufweisen, in dem die Einrichtung 3102 ein Modell zum maschinellen Lernen zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, aber die Einrichtung 3102 möglicherweise aktuell nicht über ein solches Modell zum maschinellen Lernen verfügt (oder möglicherweise nicht über ein Modell, das für solche Zwecke optimiert, effizient oder effektiv ist, verfügt). Bei mindestens einer Ausführungsform kann ein vorhandenes Modell zum maschinellen Lernen aus einer Modellregistrierung 3124 ausgewählt werden. Bei mindestens einer Ausführungsform kann die Modellregistrierung 3124 Modelle für maschinelles Lernen aufweisen, die für die Durchführung einer Vielzahl verschiedener Inferenzaufgaben auf Bilddaten trainiert wurden. Bei mindestens einer Ausführungsform können die Modelle für maschinelles Lernen in der Modellregistrierung 3124 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3102 (z. B. Einrichtungen, die sich an einem anderen Ort befinden) trainiert worden sein. Bei mindestens einer Ausführungsform können die Modelle zum maschinellen Lernen auf Bildgebungsdaten von einem Standort, zwei Standorten oder einer beliebigen Anzahl von Standorten trainiert worden sein. Bei mindestens einer Ausführungsform kann das Training, wenn es auf Bildgebungsdaten von einem bestimmten Standort trainiert wird, an diesem Standort oder zumindest auf eine Weise stattfinden, die die Vertraulichkeit der Bildgebungsdaten schützt oder die Übertragung von Bildgebungsdaten außerhalb des Standorts einschränkt (z. B. um HIPAA-Bestimmungen, Datenschutzbestimmungen usw. zu erfüllen). Bei mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3124 hinzugefügt werden. Bei mindestens einer Ausführungsform kann ein Modell zum maschinellen Lernen dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und ein neu trainiertes oder aktualisiertes Modell kann in der Modellregistrierung 3124 verfügbar gemacht werden. Bei mindestens einer Ausführungsform kann dann ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 ausgewählt werden - und als Ausgabemodell 3116 bezeichnet werden - und kann im Einsatzsystem 3106 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
Bei mindestens einer Ausführungsform kann gemäß der Trainingspipeline 3204 (32) ein Szenario eine Einrichtung 3102 aufweisen, die ein Modell zum maschinellen Lernen zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, aber die Einrichtung 3102 möglicherweise derzeit nicht über ein solches Modell zum maschinellen Lernen verfügt (oder möglicherweise nicht über ein Modell, das für solche Zwecke optimiert, effizient oder effektiv ist, verfügt). Bei mindestens einer Ausführungsform kann ein aus der Modellregistrierung 3124 ausgewähltes Modell zum maschinellen Lernen aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modelles zum maschinellen Lernen verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3102 erzeugten Bildgebungsdaten 3108 feinabgestimmt oder optimiert werden. Bei mindestens einer Ausführungsform kann die KI-gestützte Kennzeichnung 3110 verwendet werden, um bei der Erzeugung von Kennzeichen zu helfen, die den Bildgebungsdaten 3108 entsprechen und als Ground-Truth-Daten für das Neutrainieren oder Aktualisieren eines Modells zum maschinellen Lernen verwendet werden. Bei mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Basisdaten für das Training eines Modells zum maschinellen Lernen verwendet werden. Bei mindestens einer Ausführungsform kann das Umlernen oder Aktualisieren eines maschinellen Lernmodells bzw. Modells zum maschinellen Lernen als Modelltraining 3114 bezeichnet werden. Bei mindestens einer Ausführungsform kann das Modelltraining 3114 - z. B. KI-unterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon - als Ground-Truth-Daten für das Neutraining oder die Aktualisierung eines Modells zum maschinellen Lernen verwendet werden. Bei mindestens einer Ausführungsform kann ein trainiertes Modell zum maschinellen Lernen als Ausgabemodell 3116 bezeichnet werden und kann vom Einsatzsystem 3106 verwendet werden, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 Software 3118, Dienste 3120, Hardware 3122 und/oder andere Komponenten, Merkmale und Funktionen aufweisen. Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 einen Software-„Stack“ aufweisen, so dass die Software 3118 auf den Diensten 3120 aufgebaut sein kann und die Dienste 3120 verwenden kann, um einige oder alle Verarbeitungsaufgaben auszuführen, und die Dienste 3120 und die Software 3118 können auf der Hardware 3122 aufgebaut sein und die Hardware 3122 verwenden, um Verarbeitungs-, Speicher- und/oder andere Berechnungsaufgaben des Einsatzsystems 3106 auszuführen. Bei mindestens einer Ausführungsform kann die Software 3118 eine beliebige Anzahl von verschiedenen Containern aufweisen, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. Bei mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferencing, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). Bei mindestens einer Ausführungsform kann es für jede Art von bildgebender Einrichtung (z. B. CT, MRI, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenzierungseinrichtung, Radiologieeinrichtung, Genomikeinrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf die von einer Einrichtung erzeugten Bilddaten 3108 (oder anderen Datentypen, wie sie hier beschrieben sind) durchführen können. Bei mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzpipeline auf der Grundlage der Auswahl verschiedener Container definiert sein, die für die Verarbeitung von Bilddaten 3108 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3102 nach der Verarbeitung durch eine Pipeline empfangen und ausgestalten (z. B, um Ausgaben zurück in einen verwendbaren Datentyp zu konvertieren, z. B. DICOM-Daten (Digital Imaging and Communications in Medicine), RIS-Daten (Radiology Information System), CIS-Daten (Clinical Information System), RPC-Daten (Remote Procedure Call), Daten, die im Wesentlichen mit einer REST-Schnittstelle (Representation State Transfer) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3102). Bei mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3118 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet werden (wie es hier näher beschrieben ist), und ein virtuelles Instrument kann Dienste 3120 und Hardware 3122 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
Bei mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 3108) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3106, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. Bei mindestens einer Ausführungsform können die Eingabedaten ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen darstellen, die von einer oder mehreren bildgebenden Einrichtungen, Sequenzierungseinrichtungen, Radiologieeinrichtungen, Genomikeinrichtungen und/oder anderen Einrichtungstypen erzeugt werden. Bei mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. Bei mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Antwort auf eine Inferenzanforderung). Bei mindestens einer Ausführungsform können Inferenzaufgaben von einem oder mehreren Modellen zum maschinellen Lernen durchgeführt werden, z. B. von trainierten oder eingesetzten neuronalen Netzen, die Ausgabemodelle 3116 des Trainingssystems 3104 aufweisen können.
Bei mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem oder mehreren Containern gekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die in der Lage ist, Modelle zum maschinellen Lernen zu referenzieren. Bei mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugangsbeschränkten) Bereich einer Containerregistrierung (wie es hier näher beschrieben ist) veröffentlicht werden, und trainierte oder eingesetzte Modelle können in der Modellregistrierung 3124 gespeichert und mit einer oder mehreren Anwendungen verknüpft sein. Bei mindestens einer Ausführungsform können Bilder von Anwendungen (z. B. Container-Images) in einer Containerregistrierung verfügbar sein, und sobald sie von einem Benutzer aus einer Containerregistrierung für den Einsatz in einer Pipeline ausgewählt wurden, kann ein Bild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
Bei mindestens einer Ausführungsform können Entwickler (z. B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. als Container) zur Durchführung von Bildverarbeitung und/oder Inferencing auf bereitgestellten Daten entwickeln, veröffentlichen und speichern. Bei mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software Development Kits (SDK) erfolgen, das mit einem System verbunden ist (z. B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein Container mit einem System konform oder kompatibel ist). Bei mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z. B. in einer ersten Einrichtung, an Daten aus einer ersten Einrichtung) mit einem SDK getestet werden, das zumindest einige der Dienste 3120 als System unterstützen kann (z. B. dem System 3200 von 32). Bei mindestens einer Ausführungsform kann ein Entwickler aufgrund der Tatsache, dass DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, für die Verwaltung der Extraktion und Aufbereitung der eingehenden DICOM-Daten verantwortlich sein (z. B. für das Festlegen von Konstrukten, das Einbauen von Vorverarbeitungen in eine Anwendung usw.). Bei mindestens einer Ausführungsform kann eine Anwendung, nachdem sie von dem System 3200 validiert wurde (z. B. in Bezug auf Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierung zur Auswahl und/oder Implementierung durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
Bei mindestens einer Ausführungsform können die Entwickler dann Anwendungen oder Container über ein Netzwerk für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 3200 von 32) freigeben. Bei mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Containerregistrierung gespeichert sein, und zugehörige Modelle zum maschinellen Lernen können in der Modellregistrierung 3124 gespeichert sein. Bei mindestens einer Ausführungsform kann eine anfragende Instanz (z. B. ein Benutzer in einer medizinischen Einrichtung), die eine Inferenz- oder Bildverarbeitungsanforderung stellt, eine Containerregistrierung und/oder Modellregistrierung 3124 nach einer Anwendung, einem Container, einem Datensatz, einem Modell zum maschinellen Lernen usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung abgeben. Bei mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und bei einigen Beispielen zugehörige Patientendaten) aufweisen, die zur Ausführung einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder Modelle zum maschinellen Lernen aufweisen, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. Bei mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3106 (z. B. eine Cloud) weitergeleitet werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. Bei mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3106 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierung und/oder Modellregistrierung 3124 aufweisen. Bei mindestens einer Ausführungsform können die Ergebnisse, sobald sie von einer Pipeline erzeugt wurden, an einen Benutzer als Referenz zurückgegeben werden (z. B. zur Anzeige in einer Anzeigeanwendungssuite, die auf einer lokalen, an Ort und Stelle befindlichen Workstation oder einem Terminal ausgeführt wird). Bei mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungs-Pipeline erhalten, die eine beliebige Anzahl von Anwendungen und/oder Containern enthält, wobei die Ergebnisse die Erkennung von Anomalien in Röntgenbildern, CT-Scans, MRTs usw. aufweisen können.
Bei mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 3120 genutzt werden. Bei mindestens einer Ausführungsform können die Dienste 3120 Rechendienste, Dienste für künstliche Intelligenz (Kl), Visualisierungsdienste und/oder andere Diensttypen aufweisen. Bei mindestens einer Ausführungsform können die Dienste 3120 eine Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3118 gemeinsam ist, so dass die Funktionalität zu einem Dienst abstrahiert werden kann, der von den Anwendungen aufgerufen oder genutzt werden kann. Bei mindestens einer Ausführungsform kann die von den Diensten 3120 bereitgestellte Funktionalität dynamisch und effizienter ablaufen und gleichzeitig gut skaliert sein, indem die Anwendungen Daten parallel verarbeiten können (z. B. unter Verwendung einer Parallelrechenplattform 3230 (32)). Bei mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3120 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3120 verfügen, sondern der Dienst 3120 kann zwischen und von verschiedenen Anwendungen gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die Dienste, als nicht einschränkende Beispiele, einen Inferenz-Server oder eine Inferenz-Engine aufweisen, der/die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden kann. Bei mindestens einer Ausführungsform kann ein Modelltrainingsdienst vorhanden sein, der die Möglichkeit bietet, Modelle des maschinellen Lernens zu trainieren und/oder neu zu trainieren. Bei mindestens einer Ausführungsform kann darüber hinaus ein Datenerweiterungsdienst vorhanden sein, der GPU-beschleunigte Daten (z. B. DICOM, RIS, CIS, REST-konform, RPC, Rohdaten usw.) extrahieren, in der Größe verändern, skalieren und/oder andere Erweiterungen bereitstellen kann. Bei mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bildwiedergabeeffekte - wie Raytracing, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann - um zweidimensionalen (2D) und/oder dreidimensionalen (3D) Modellen mehr Realismus zu verleihen. Bei mindestens einer Ausführungsform können Dienste für virtuelle Instrumente vorhanden sein, die Strahlformung, Segmentierung, Inferencing, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
Bei mindestens einer Ausführungsform, bei der ein Dienst 3120 einen Kl-Dienst (z. B. einen Inferenzdienst) aufweist, können ein oder mehrere Modelle für maschinelles Lernen, die mit einer Anwendung zur Erkennung von Anomalien (z. B. Tumoren, Wachstumsanomalien, Narbenbildung usw.) verbunden sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um ein oder mehrere Modelle für maschinelles Lernen oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. Bei mindestens einer Ausführungsform, bei der eine andere Anwendung ein oder mehrere Modelle zum maschinellen Lernen für Segmentierungsaufgaben aufweist, kann eine Anwendung einen Inferenzdienst aufrufen, um Modelle zum maschinellen Lernen auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. Bei mindestens einer Ausführungsform kann die Software 3118, die eine erweiterte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung aufweist, optimiert werden, da jede Anwendung denselben Inferenzdienst aufrufen kann, um eine oder mehrere Inferenzaufgaben durchzuführen.
Bei mindestens einer Ausführungsform kann die Hardware 3122 GPUs,
CPUs, Grafikkarten, ein KI/Deep-Learning-System (z. B. einen KI-Supercomputer wie NVIDIAs DGX), eine Cloud-Plattform oder eine Kombination davon aufweisen. Bei mindestens einer Ausführungsform können verschiedene Arten von Hardware 3122 verwendet werden, um eine effiziente, zweckmäßige Unterstützung für Software 3118 und Dienste 3120 im Einsatzsystem 3106 bereitzustellen. Bei mindestens einer Ausführungsform kann die Verwendung einer GPU-Verarbeitung für die Verarbeitung lokal (z. B. in der Einrichtung 3102), innerhalb eines KI-/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3106 implementiert sein, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkterkennung (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. Bei mindestens einer Ausführungsform kann eine Einrichtung bildgebende Einrichtungen, Genomikeinrichtungen, Sequenzierungseinrichtungen und/oder andere Einrichtungstypen vor Ort aufweisen, die GPUs nutzen können, um bildgebende Daten zu erzeugen, die die Anatomie eines Objekts darstellen. Bei mindestens einer Ausführungsform können die Software 3118 und/oder die Dienste 3120, als nicht einschränkende Beispiele, für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder High-Performance-Computing optimiert sein. Bei mindestens einer Ausführungsform kann zumindest ein Teil der Rechenumgebung des Einsatzsystems 3106 und/oder des Trainingssystems 3104 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnersystemen mit GPU-optimierter Software (z. B. einer Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. Bei mindestens einer Ausführungsform können die Rechenzentren mit den Bestimmungen des HIPAA konform sein, so dass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten im Hinblick auf den Datenschutz der Patientendaten sicher gehandhabt wird. Bei mindestens einer Ausführungsform kann die Hardware 3122 eine beliebige Anzahl von GPUs aufweisen, die zur parallelen Verarbeitung von Daten herangezogen werden können, wie es hier beschrieben ist. Bei mindestens einer Ausführungsform kann die Cloud-Plattform darüber hinaus eine GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Aufgaben, maschinellen Lernaufgaben oder anderen Rechenaufgaben aufweisen. Bei mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NVIDIAs NGC) unter Verwendung eines oder mehrerer KI/Deep-Learning-Supercomputer und/oder GPU-optimierter Software (z. B. wie auf NVIDIAs DGX-Systemen) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt sein. Bei mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder ein Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
32 ist ein Systemdiagramm für ein Beispielsystem 3200 zum Erzeugen und Bereitstellen einer Bildbereitstellungspipeline bzw. Einsatzpipeline gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das System 3200 verwendet werden, um das Verfahren 3100 von 31 und/oder andere Verfahren, einschließlich erweiterter Verarbeitungs- und Inferenzpipelines, zu implementieren. Bei mindestens einer Ausführungsform kann das System 3200 ein Trainingssystem 3104 und ein Einsatzsystem 3106 aufweisen. Bei mindestens einer Ausführungsform können das Trainingssystem 3104 und das Einsatzsystem 3106 unter Verwendung von Software 3118, Diensten 3120 und/oder Hardware 3122 implementiert sein, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das System 3200 (z. B. das Trainingssystem 3104 und/oder das Einsatzsystem 3106) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3226). Bei mindestens einer Ausführungsform kann das System 3200 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als eine Kombination von sowohl Cloudals auch lokalen Rechenressourcen implementiert sein. Bei mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, die Patientendaten von einer oder mehreren Komponenten des Systems 3200 getrennt oder nicht verarbeitet werden, welche die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würden. Bei mindestens einer Ausführungsform kann der Zugriff auf APIs in der Cloud 3226 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. Bei mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token aufweisen, die von einem Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert werden und eine entsprechende Autorisierung tragen können. Bei mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (wie es hier beschrieben ist) oder andere Instanziierungen des Systems 3200 auf einen Satz von öffentlichen IPs beschränkt sein, die für die Interaktion überprüft oder autorisiert wurden.
Bei mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3200 unter Verwendung einer Vielzahl verschiedener Netzwerktypen, einschließlich, aber nicht beschränkt auf lokale Netzwerke (LANs) und/oder Weitverkehrsnetze (WANs), über verdrahtete und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. Bei mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3200 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über Datenbus(e), drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z. B. Ethernet) usw. übertragen werden.
Bei mindestens einer Ausführungsform kann das Trainingssystem 3104 Trainingspipelines 3204 ausführen, ähnlich denen, wie es hier in Bezug auf 31 beschrieben ist. Bei mindestens einer Ausführungsform, bei der ein oder mehrere Modelle für maschinelles Lernen in Bereitstellungspipelines 3210 durch das Einsatzsystem 3106 verwendet werden sollen, können die Trainingspipelines 3204 verwendet werden, um ein oder mehrere (z. B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere der vortrainierten Modelle 3206 zu implementieren (z. B. ohne die Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). Bei mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 3204 Ausgabemodell(e) 3116 erzeugt werden. Bei mindestens einer Ausführungsform können die Trainingspipelines 3204 eine beliebige Anzahl von Verarbeitungsschritten aufweisen, wie z. B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingabedaten) (z. B, Verwendung des DICOM-Adapters 3202A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle zum maschinellen Lernen geeignet ist, wie z. B. das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), eine KI-unterstützte Kennzeichnung 3110, eine Beschriftung oder Kennzeichnung von Bilddaten 3108 zur Erzeugung von gekennzeichneten Klinikdaten 3112, eine Modellauswahl aus einer Modellregistrierung, ein Modelltraining 3114, ein Training, ein erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte. Bei mindestens einer Ausführungsform können für verschiedene Modelle zum maschinellen Lernen, die vom Einsatzsystem 3106 verwendet werden, verschiedene Trainingspipelines 3204 verwendet werden. Bei mindestens einer Ausführungsform kann für ein erstes Modell zum maschinellen Lernen eine Trainingspipeline 3204 verwendet werden, die einem in 31 beschriebenen ersten Beispiel entspricht, für ein zweites Modell zum maschinellen Lernen kann eine Trainingspipeline 3204 verwendet werden, die einem in 31 beschriebenen zweiten Beispiel entspricht, und für ein drittes Modell zum maschinellen Lernen kann eine Trainingspipeline 3204 verwendet werden, die einem in 31 beschriebenen dritten Beispiel entspricht. Bei mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3104 verwendet werden, je nachdem, was für jedes jeweilige Modell zum maschinellen Lernen erforderlich ist. Bei mindestens einer Ausführungsform können eines oder mehrere der Modelle zum maschinellen Lernen bereits trainiert und einsatzbereit sein, so dass die Modelle zum maschinellen Lernen keiner Verarbeitung durch das Trainingssystem 3104 unterzogen werden und durch das Einsatzsystem 3106 implementiert werden können.
Bei mindestens einer Ausführungsform kann/können das/die Ausgabemodell(e) 3116 und/oder das/die vortrainierte(n) Modell(e) 3206 alle Arten von Modellen zum maschinellen Lernen aufweisen, je nach Implementierung oder Ausführungsform. Bei mindestens einer Ausführungsform und ohne Einschränkung können die von dem System 3200 verwendeten Modelle zum maschinellen Lernen Modelle zum maschinellen Lernen aufweisen, die eine lineare Regression, eine logistische Regression, Entscheidungsbäume, Support-Vektor-Maschinen (SVM), Naive Bayes, k-nearest neighbor (Knn), ein K-Mittel-Clustering, einen Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronale Netze (z. B., Auto-Encoder, Faltungsalgorithmen, rekurrente Algorithmen, Perceptrons, ein Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine, usw.) und/oder andere Arten von Machine-Learning-Modellen einsetzen.
Bei mindestens einer Ausführungsform können die Trainingspipelines 3204 eine KI-gestützte Kennzeichnung aufweisen, wie es hier in Bezug auf mindestens 35B näher beschrieben ist. Bei mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. eine traditionelle Kennzeichnung) durch eine beliebige Anzahl von Verfahren erzeugt werden. Bei mindestens einer Ausführungsform können Beschriftungen oder andere Anmerkungen in einem Zeichenprogramm (z. B. einem Kennzeichnungsprogramm), einem CAD-Programm (Computer Aided Design), einem Beschriftungsprogramm oder einer anderen Art von Programm erzeugt werden, das zur Erzeugung von Kennzeichnungen oder Kennzeichen für die Ground Truth geeignet ist, und/oder bei einigen Ausführungen von Hand gezeichnet werden. Bei mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch erzeugt (z. B. aus Computermodellen oder Renderings), real erzeugt (z. B. aus realen Daten entworfen und erzeugt), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus den Daten zu extrahieren und dann Kennzeichen zu erzeugen), von Menschen gekennzeichnet (z. B. legt ein Beschriftungsexperte die Position der Kennzeichen fest) und/oder eine Kombination davon sein. Bei mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3108 (oder anderen Datentypen, die von Modellen zum maschinellen Lernen verwendet werden) entsprechende Ground-Truth-Daten geben, die vom Trainingssystem 3104 generiert wurden. Bei mindestens einer Ausführungsform kann die KI-gestützte Kennzeichnung als Teil der Bereitstellungspipelines 3210 durchgeführt werden; entweder zusätzlich zu oder anstelle der Kl-gestützten Kennzeichnung, die die Trainingspipelines 3204 aufweisen. Bei mindestens einer Ausführungsform kann das System 3200 eine mehrschichtige Plattform aufweisen, die eine Softwareschicht (z. B. Software 3118) von Diagnoseanwendungen (oder anderen Anwendungstypen) aufweisen kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. Bei mindestens einer Ausführungsform kann das System 3200 kommunikativ mit (z. B. über verschlüsselte Verbindungen) PACS-Servernetzwerken einer oder mehrerer Einrichtungen gekoppelt sein. Bei mindestens einer Ausführungsform kann das System 3200 so ausgestaltet sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3202 oder einen anderen Datentyp-Adapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z. B. das Trainieren von Modellen zum maschinellen Lernen, den Einsatz von Modellen zum maschinellen Lernen, die Bildverarbeitung, Inferencing und/oder andere Operationen.
Bei mindestens einer Ausführungsform kann eine Softwareschicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, über die Anwendungen oder Container von einer oder mehreren externen Umgebungen (z. B. der Einrichtung 3102) angesprochen (z. B. aufgerufen) werden können. Bei mindestens einer Ausführungsform können die Anwendungen dann einen oder mehrere Dienste 3120 aufrufen oder ausführen, um Rechen-, Kl- oder Visualisierungsaufgaben auszuführen, die mit den jeweiligen Anwendungen verbunden sind, und die Software 3118 und/oder die Dienste 3120 können die Hardware 3122 nutzen, um die Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 Bereitstellungspipelines 3210 ausführen. Bei mindestens einer Ausführungsform können Bereitstellungspipelines 3210 eine beliebige Anzahl von Anwendungen aufweisen, die sequentiell, nicht-sequentiell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungseinrichtungen, Sequenziereinrichtungen, Genomikeinrichtungen usw. erzeugt werden. - einschließlich einer KI-gestützter Kennzeichnung, wie es oben beschrieben ist. Bei mindestens einer Ausführungsform, wie es hier beschrieben ist, kann eine Bereitstellungspipeline 3210 für eine einzelne Einrichtung als ein virtuelles Instrument für eine Einrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). Bei mindestens einer Ausführungsform kann es für eine einzelne Einrichtung mehr als eine Bereitstellungspipeline 3210 geben, je nachdem, welche Informationen aus den von einer Einrichtung erzeugten Daten erwünscht sind. Bei mindestens einer Ausführungsform kann es eine erste Bereitstellungspipeline 3210 geben, wenn die Erkennung von Anomalien von einem MRT-Gerät erwünscht ist, und eine zweite Bereitstellungspipeline 3210, wenn eine Bildverbesserung von der Ausgabe eines MRT-Geräts erwünscht ist.
Bei mindestens einer Ausführungsform können die für die Bereitstellungspipelines 3210 verfügbaren Anwendungen alle Anwendungen aufweisen, die für die Durchführung von Verarbeitungsaufgaben an Bildgebungsdaten oder anderen Daten von Einrichtungen verwendet werden können. Bei mindestens einer Ausführungsform können verschiedene Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzaufgaben zuständig sein. Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 Konstrukte für jede der Anwendungen definieren, so dass die Benutzer des Einsatzsystems 3106 (z. B. medizinische Einrichtungen, Labore, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementierung innerhalb ihrer jeweiligen Einrichtung anpassen können. Bei mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Bereitstellungspipeline 3210 ausgewählt werden, aber der von einer bildgebenden Einrichtung erzeugte Datentyp kann sich von einem in einer Anwendung verwendeten Datentyp unterscheiden. Bei mindestens einer Ausführungsform kann der DICOM-Adapter 3202B (und/oder ein DICOM-Lesegerät) oder ein anderer Datentyp-Adapter oder ein anderes Lesegerät (z. B. RIS, CIS, REST-konform, RPC, raw usw.) in der Bereitstellungspipeline 3210 verwendet werden, um Daten in eine Form zu konvertieren, die von einer Anwendung im Einsatzsystem 3106 verwendet werden kann. Bei mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentypbibliotheken akkumuliert und vorverarbeitet werden, einschließlich Dekodierung, Extraktion und/oder Durchführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten. Bei mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um die gesammelten Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen durchführen können, kann bei einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3120) verwendet werden, um diese Operationen zu beschleunigen. Bei mindestens einer Ausführungsform kann zur Vermeidung von Engpässen bei konventionellen Verarbeitungsansätzen, die auf einer CPU-Verarbeitung beruhen, eine parallele Rechenplattform 3230 zur GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
Bei mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe aufweisen, die die Verwendung eines Modells zum maschinellen Lernen umfasst. Bei mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell zum maschinellen Lernen verwenden oder ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 auswählen. Bei mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell zum maschinellen Lernen implementieren oder ein Modell zum maschinellen Lernen zur Einbeziehung in eine Anwendung zur Durchführung einer Verarbeitungsaufgabe auswählen. Bei mindestens einer Ausführungsform können die Anwendungen auswählbar und anpassbar sein, und durch die Definition von Konstrukten von Anwendungen wird die Bereitstellung und Implementierung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. Bei mindestens einer Ausführungsform können die Bereitstellungspipelines 3210 durch die Nutzung anderer Funktionen des Systems 3200 - wie z. B. der Dienste 3120 und der Hardware 3122 - noch benutzerfreundlicher sein, für eine einfachere Integration sorgen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine Benutzerschnittstelle 3214 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) aufweisen, die verwendet werden kann, um Anwendungen für die Aufnahme in die Bereitstellungspipeline(s) 3210 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Bereitstellungspipeline(s) 3210 während der Einrichtung und/oder Bereitstellung zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Einsatzsystem 3106 zu interagieren. Bei mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3104 nicht dargestellt ist, kann die Benutzerschnittstelle 3214 (oder eine andere Benutzerschnittstelle) zur Auswahl von Modellen für die Verwendung im Einsatzsystem 3106, zur Auswahl von Modellen für das Training oder das erneute Training im Trainingssystem 3104 und/oder zur anderweitigen Interaktion mit dem Trainingssystem 3104 verwendet werden.
Bei mindestens einer Ausführungsform kann der Pipeline-Manager 3212 zusätzlich zu einem Anwendungsorchestrierungssystem 3228 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Bereitstellungspipeline(s) 3210 und Diensten 3120 und/oder Hardware 3122 zu verwalten. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 3212 so ausgestaltet sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3120 und/oder von Anwendung oder Dienst zu Hardware 3122 erleichtert. Bei mindestens einer Ausführungsform ist der Pipeline-Manager 3212 in der Software 3118 enthalten, obwohl dies nicht als Einschränkung gedacht ist, und bei einigen Beispielen (z. B. wie es in 33 dargestellt ist) kann der Pipeline-Manager 3212 in den Diensten 3120 enthalten sein. Bei mindestens einer Ausführungsform kann das Anwendungs-Orchestrierungssystem 3228 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem aufweisen, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und Bereitstellung gruppieren kann. Bei mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Bereitstellungspipeline(s) 3210 (z. B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
Bei mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Bild davon) individuell entwickelt, modifiziert und bereitgestellt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und bereitstellen, und ein zweiter Benutzer oder Entwickler kann eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und bereitstellen), was die Konzentration und Aufmerksamkeit auf eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers ermöglichen kann, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. Bei mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Manager 3212 und das Anwendungs-Orchestrierungssystem 3228 unterstützt werden. Bei mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z. B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3228 und/oder der Pipeline-Manager 3212 die Kommunikation unter und zwischen den Anwendungen oder Containern und die gemeinsame Nutzung von Ressourcen unter und zwischen ihnen erleichtern. Bei mindestens einer Ausführungsform können eine oder mehrere Anwendungen oder Container in der/den Bereitstellungspipeline(s) 3210 dieselben Dienste und Ressourcen gemeinsam nutzen, weshalb das Anwendungsorchestrierungssystem 3228 die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, bezüglich der Last ausgleichen und bestimmen kann. Bei mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. Bei mindestens einer Ausführungsform kann ein Scheduler somit verschiedenen Anwendungen Ressourcen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf die Anforderungen und die Verfügbarkeit eines Systems verteilen. Bei einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3228) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie z. B. Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z. B. um zu bestimmen, ob eine Echtzeitverarbeitung oder eine verzögerte Verarbeitung ausgeführt werden soll), usw.
Bei mindestens einer Ausführungsform können die von Anwendungen oder Containern im Einsatzsystem 3106 genutzten und gemeinsam genutzten Dienste 3120 Rechendienste 3216, KI-Dienste 3218, Visualisierungsdienste 3220 und/oder andere Diensttypen aufweisen. Bei mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3120 aufrufen (z. B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. Bei mindestens einer Ausführungsform können die Rechendienste 3216 von Anwendungen genutzt werden, um Supercomputing- oder andere High-Performance-Computing-(HPC-) Aufgaben auszuführen. Bei mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3216 genutzt werden, um eine parallele Verarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3230) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. Bei mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 (z. B. CUDA von NVIDIA) Allzweck-Computing auf GPUs (GPGPU) ermöglichen (z. B. die GPUs 3222). Bei mindestens einer Ausführungsform kann eine Softwareschicht der Parallelrechenplattform 3230 Zugriff auf virtuelle Befehlssätze und Parallelrechenelemente von GPUs für die Ausführung von Rechenkernen bereitstellen. Bei mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 einen Speicher aufweisen, und bei einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können IPC-Aufrufe (Inter-Process-Communication) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3230 zu verwenden (z. B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). Bei mindestens einer Ausführungsform können dieselben Daten an derselben Stelle eines Speichers für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z. B. zur selben Zeit, zu verschiedenen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an verschiedene Stellen im Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). Bei mindestens einer Ausführungsform können bei der Verwendung von Daten zur Erzeugung neuer Daten als Ergebnis der Verarbeitung diese Informationen über einen neuen Speicherort der Daten gespeichert und zwischen verschiedenen Anwendungen ausgetauscht werden. Bei mindestens einer Ausführungsform können der Speicherort von Daten und der Speicherort von aktualisierten oder geänderten Daten Teil einer Definition sein, wie eine Nutzlast innerhalb von Containern zu verstehen ist.
Bei mindestens einer Ausführungsform können KI-Dienste 3218 genutzt werden, um Inferenzdienste für die Ausführung von Modellen zum maschinellen Lernen durchzuführen, die mit Anwendungen verbunden sind (z. B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). Bei mindestens einer Ausführungsform können die KI-Dienste 3218 das Kl-System 3224 nutzen, um Modelle zum maschinellen Lernen (z. B. neuronale Netze, wie CNNs) für eine Segmentierung, eine Rekonstruktion, eine Objekterkennung, eine Merkmalserkennung, eine Klassifizierung und/oder andere Inferenzaufgaben auszuführen. Bei mindestens einer Ausführungsform können die Anwendungen der Bereitstellungspipeline(s) 3210 ein oder mehrere Ausgabemodelle 3116 aus dem Trainingssystem 3104 und/oder andere Modelle von Anwendungen verwenden, um eine Inferenz auf Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. Bei mindestens einer Ausführungsform können zwei oder mehr Beispiele für ein Inferencing unter Verwendung des Anwendungsorchestrierungssystems 3228 (z. B. ein Scheduler) verfügbar sein. Bei mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz aufweisen, der höhere Dienstgütevereinbarungen erreichen kann, z. B. für die Durchführung von Inferenzen bei dringenden Anfragen während eines Notfalls oder für einen Radiologen während der Diagnose. Bei mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität aufweisen, der für Anfragen verwendet werden kann, die nicht dringlich sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. Bei mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 Ressourcen (z. B. Dienste 3120 und/oder Hardware 3122) basierend auf Prioritätspfaden für verschiedene Inferenzaufgaben der KI-Dienste 3218 verteilen.
Bei mindestens einer Ausführungsform kann für die KI-Dienste 3218 innerhalb des Systems 3200 ein gemeinsamer Speicher bereitgestellt sein. Bei mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als Cache (oder ein anderer Typ von Speichereinrichtung) fungieren und zur Verarbeitung von Inferenzanforderungen von Anwendungen verwendet werden. Bei mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung übermittelt wird, eine Anforderung von einer Reihe von API-Instanzen des Einsatzsystems 3106 empfangen werden, und eine oder mehrere Instanzen können ausgewählt werden (z. B. für die beste Anpassung, für den Lastausgleich usw.), um eine Anforderung zu verarbeiten. Bei mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell zum maschinellen Lernen kann aus der Modellregistrierung 3124 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein geeignetes Modell zum maschinellen Lernen in einen Cache (z. B. einen gemeinsam genutzten Speicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gespeichert werden. Bei mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipeline-Managers 3212) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung noch nicht läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. Bei mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, wenn nicht bereits ein Inferenzserver zur Ausführung eines Modells gestartet ist. Pro Modell kann eine beliebige Anzahl von Inferenzservern gestartet werden. Bei mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver ein Cluster bilden, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. Bei mindestens einer Ausführungsform können Inferenzserver statisch in entsprechenden, verteilten Servern geladen sein.
Bei mindestens einer Ausführungsform kann das Inferencing mit einem Inferenzserver durchgeführt werden, der in einem Container läuft. Bei mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional mit mehreren Versionen eines Modells) verbunden sein. Bei mindestens einer Ausführungsform kann eine neue Instanz eines Inferenzservers geladen werden, wenn eine Anforderung zur Durchführung einer Inferenz auf einem Modell nicht vorhanden ist. Bei mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, so dass ein und derselbe Container zur Bedienung verschiedener Modelle verwendet werden kann, solange der Inferenzserver als eine andere Instanz läuft.
Bei mindestens einer Ausführungsform kann während der Ausführung einer Anwendung eine Inferenzanforderung für eine bestimmte Anwendung empfangen werden, und ein Container (z. B. mit einer Instanz eines Inferenzservers) kann geladen werden (falls es noch nicht geschehen ist), und eine Startprozedur kann aufgerufen werden. Bei mindestens einer Ausführungsform kann die Vorverarbeitungslogik in einem Container die eingehenden Daten laden, dekodieren und/oder eine zusätzliche Vorverarbeitung durchführen (z. B. unter Verwendung einer oder mehrerer CPU(s) und/oder GPU(s)). Bei mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, die Inferenz wie erforderlich an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzigen Inferenzaufruf für ein Bild aufweisen (z. B. ein Handröntgenbild) oder eine Inferenz für Hunderte von Bildern erfordern (z. B. ein Brust-CT). Bei mindestens einer Ausführungsform kann eine Anwendung die Ergebnisse vor der Fertigstellung zusammenfassen, was ohne Einschränkung einen einzelnen Konfidenzwert, eine Segmentierung auf Pixelebene, eine Segmentierung auf Voxel-Ebene, die Erstellung einer Visualisierung oder die Erstellung von Text zur Zusammenfassung der Ergebnisse aufweisen kann. Bei mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT < 1 min) haben, während andere eine niedrigere Priorität haben (z. B. TAT < 10 min). Bei mindestens einer Ausführungsform kann die Ausführungszeit des Modells von der anfragenden Institution oder Einrichtung gemessen werden und kann die Zeit für die Durchquerung des Partnernetzwerks sowie die Ausführung auf einem Inferenzdienst einschließen.
Bei mindestens einer Ausführungsform kann die Übertragung von Anfragen zwischen den Diensten 3120 und den Inferenzanwendungen hinter einem Software Development Kit (SDK) verborgen sein, und ein robuster Transport kann über eine Warteschlange erfolgen. Bei mindestens einer Ausführungsform wird eine Anforderung über eine API für eine individuelle Anwendungs-/Mieter-ID-Kombination in eine Warteschlange gestellt, und ein SDK zieht eine Anforderung aus einer Warteschlange und gibt eine Anforderung an eine Anwendung weiter. Bei mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt werden, aus der ein SDK diese abruft. Bei mindestens einer Ausführungsform kann die asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglicht, die Arbeit aufzunehmen, sobald sie verfügbar ist. Die Ergebnisse können über eine Warteschlange zurück übertragen werden, um sicherzustellen, dass keine Daten verloren gehen. Bei mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, eine Arbeit zu segmentieren, da eine Arbeit mit höchster Priorität an eine Warteschlange gehen kann, an die die meisten Instanzen einer Anwendung angeschlossen sind, während eine Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, an die nur eine einzige Instanz angeschlossen ist, die Aufgaben in der empfangenen Reihenfolge bearbeitet. Bei mindestens einer Ausführungsform kann eine Anwendung auf einer GPUbeschleunigten Instanz laufen, die in der Cloud 3226 erzeugt wurde, und ein Inferenzdienst kann das Inferencing auf einer GPU durchführen.
Bei mindestens einer Ausführungsform können Visualisierungsdienste 3220 genutzt werden, um Visualisierungen für die Anzeige der Ausgaben von Anwendungen und/oder der Bereitstellungspipeline(s) 3210 zu erzeugen. Bei mindestens einer Ausführungsform können die GPUs 3222 von den Visualisierungsdiensten 3220 genutzt werden, um Visualisierungen zu erzeugen. Bei mindestens einer Ausführungsform können Rendering-Effekte, wie z. B. Ray-Tracing, von den Visualisierungsdiensten 3220 implementiert werden, um Visualisierungen von höherer Qualität zu erzeugen. Bei mindestens einer Ausführungsform können die Visualisierungen ohne Einschränkung ein 2D-Bildrendering, ein 3D-Volumenrendering, 3D-Volumenrekonstruktionen, 2D-Tomographieschichten, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. aufweisen. Bei mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für eine Interaktion mit Benutzern eines Systems (z. B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. Bei mindestens einer Ausführungsform können die Visualisierungsdienste 3220 einen internen Visualisierer, Kinematiken und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen aufweisen (z. B. Raytracing, Rasterung, interne Optik usw.).
Bei mindestens einer Ausführungsform kann die Hardware 3122 GPUs 3222, ein Kl-System 3224, eine Cloud 3226 und/oder jede andere Hardware aufweisen, die zur Ausführung des Trainingssystems 3104 und/oder des Einsatzsystems 3106 verwendet wird. Bei mindestens einer Ausführungsform können die GPUs 3222 (z. B. NVIDIAs TESLA- und/oder QUADRO-GPUs) eine beliebige Anzahl von GPUs aufweisen, die für die Ausführung von Verarbeitungsaufgaben der Rechendienste 3216, der KI-Dienste 3218, der Visualisierungsdienste 3220, anderer Dienste und/oder beliebiger Merkmale oder Funktionen der Software 3118 verwendet werden können. In Bezug auf die KI-Dienste 3218 können die GPUs 3222 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen zum maschinellen Lernen verwendet werden), zur Nachverarbeitung der Ausgaben von Modellen zum maschinellen Lernen und/oder zur Durchführung von Inferencing (z. B. zur Ausführung von Modellen zum maschinellen Lernen) verwendet werden. Bei mindestens einer Ausführungsform können die Cloud 3226, das Kl-System 3224 und/oder andere Komponenten des Systems 3200 GPUs 3222 verwenden. Bei mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben aufweisen. Bei mindestens einer Ausführungsform kann das Kl-System 3224 GPUs verwenden, und die Cloud 3226 - oder zumindest ein Abschnitt, der mit Deep Learning oder Inferencing beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 3224 realisiert werden. Obwohl die Hardware 3122 als diskrete Komponenten dargestellt ist, ist dies nicht als Einschränkung zu verstehen, und alle Komponenten der Hardware 3122 können mit anderen Komponenten der Hardware 3122 kombiniert sein oder von diesen genutzt werden.
Bei mindestens einer Ausführungsform kann das KI-System 3224 ein speziell entwickeltes Computersystem (z. B. einen Supercomputer oder einen HPC) aufweisen, das für Inferencing, Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz ausgestaltet ist. Bei mindestens einer Ausführungsform kann das KI-System 3224 (z. B. der DGX von NVIDIA) eine GPU-optimierte Software (z. B. einen Software-Stack) aufweisen, die unter Verwendung einer Vielzahl von GPUs 3222 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. Bei mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3224 in der Cloud 3226 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle KI-basierten Verarbeitungsaufgaben des Systems 3200 auszuführen.
Bei mindestens einer Ausführungsform kann die Cloud 3226 eine GPUbeschleunigte Infrastruktur (z. B. NGC von NVIDIA) aufweisen, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3200 bereitstellen kann. Bei mindestens einer Ausführungsform kann die Cloud 3226 ein oder mehrere KI-Systeme 3224 zur Ausführung einer oder mehrerer KIbasierter Aufgaben des Systems 3200 aufweisen (z. B. als Hardware-Abstraktions- und Skalierungsplattform). Bei mindestens einer Ausführungsform kann die Cloud 3226 mit einem Anwendungsorchestrierungssystem 3228 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3120 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3226 damit beauftragt sein, mindestens einige der Dienste 3120 des Systems 3200 auszuführen, einschließlich Rechendienste 3216, KI-Dienste 3218 und/oder Visualisierungsdienste 3220, wie es hier beschrieben ist. Bei mindestens einer Ausführungsform kann die Cloud 3226 eine kleine und große Batch-Inferenz durchführen (z. B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3230 bereitstellen (z. B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3228 ausführen (z. B., KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder kann andere Funktionen für das System 3200 bereitstellen.
Bei mindestens einer Ausführungsform kann die Cloud 3226 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B. wenn Patientendaten oder -aufzeichnungen extern verwendet werden sollen), ein Register aufweisen - wie z. B. ein Deep-Learning-Container-Register. Bei mindestens einer Ausführungsform kann ein Register Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungsaufgaben für Patientendaten durchführen können. Bei mindestens einer Ausführungsform kann die Cloud 3226 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern aufweisen, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Einrichtungen (z. B. medizinische Einrichtungen vor Ort, die zur Visualisierung oder Diagnose verwendet werden) weiterleiten, ohne dass Patientendaten extrahiert, gespeichert oder anderweitig darauf zugegriffen werden muss. Bei mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit dem HIPAA und/oder anderen Datenschutzbestimmungen gewahrt.
33 weist eine beispielhafte Darstellung einer Bereitstellungspipeline 3210A zur Verarbeitung von Bildgebungsdaten gemäß mindestens einer Ausführungsform auf. Bei mindestens einer Ausführungsform kann das System 3200 - und insbesondere das Einsatzsystem 3106 - zur Anpassung, Aktualisierung und/oder Integration der Bereitstellungspipeline(s) 3210A in eine oder mehrere Produktionsumgebungen verwendet werden. Bei mindestens einer Ausführungsform weist die Bereitstellungspipeline 3210A von 33 ein nicht begrenztes Beispiel einer Bereitstellungspipeline 3210A auf, die von einem bestimmten Benutzer (oder einem Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert werden kann. Bei mindestens einer Ausführungsform kann der Benutzer zur Definition von Bereitstellungspipelines 3210A für einen CT-Scanner 3302 eine oder mehrere Anwendungen - beispielsweise aus einem Container-Register - auswählen, die bestimmte Funktionen oder Aufgaben in Bezug auf die vom CT-Scanner 3302 erzeugten Bilddaten ausführen. Bei mindestens einer Ausführungsform können die Anwendungen in der Bereitstellungspipeline 3210A als Container eingesetzt werden, die die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen können. Darüber hinaus kann die Bereitstellungspipeline 3210A zusätzliche Verarbeitungsaufgaben oder Anwendungen aufweisen, die implementiert sein können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 3202B und der DICOM-Leser 3306 in der Bereitstellungspipeline 3210A verwendet werden, um Daten für die Verwendung durch die CT-Rekonstruktion 3308, die Organsegmentierung 3310 usw. vorzubereiten). Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210A angepasst oder ausgewählt sein, um eine konsistente Bereitstellung, eine einmalige Verwendung oder eine andere Häufigkeit oder ein anderes Intervall einer Verwendung zu ermöglichen. Bei mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3308 und die Organsegmentierung 3310 für mehrere Objekte in einem bestimmten Intervall wünschen und kann daher die Pipeline 3210A für diesen Zeitraum einsetzen. Bei mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung vom System 3200 die Anwendungen auswählen, die er für diese Daten verarbeiten möchte. Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210A in jedem Intervall angepasst werden, und aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Containerstruktur innerhalb des Systems 3200 kann dies ein nahtloses Verfahren sein.
Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210A von 33 einen CT-Scanner 3302 aufweisen, der Bilddaten eines Patienten oder Objekts erzeugt. Bei mindestens einer Ausführungsform können die Bilddaten des CT-Scanners 3302 auf einem oder mehreren PACS-Servern 3304 gespeichert werden, die zu einer Einrichtung gehören, in der der CT-Scanner 3302 aufgenommen ist. Der/die PACS-Server 3304 kann/können Software- und/oder Hardware-Komponenten aufweisen, die direkt mit den Bildgebungsmodalitäten (z. B. dem CT-Scanner 3302) in einer Einrichtung verbunden sein können. Bei mindestens einer Ausführungsform kann der DICOM-Adapter 3202B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. Bei mindestens einer Ausführungsform kann der DICOM-Adapter 3202B bei der Vorbereitung oder Ausgestaltung von DICOM-Daten von PACS-Server(n) 3304 zur Verwendung durch die Bereitstellungspipeline 3210A helfen. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 3212 nach der Verarbeitung der DICOM-Daten über den DICOM-Adapter 3202B die Daten an die Bereitstellungspipeline 3210A weiterleiten. Bei mindestens einer Ausführungsform kann der DICOM-Leser 3306 Bilddateien und alle zugehörigen Metadaten aus den DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie es in der Visualisierung 3316A dargestellt ist). Bei mindestens einer Ausführungsform können die extrahierten Arbeitsdateien zur schnelleren Verarbeitung durch andere Anwendungen in der Bereitstellungspipeline 3210A in einem Cache gespeichert sein. Bei mindestens einer Ausführungsform kann, sobald der DICOM-Leser 3306 das Extrahieren und/oder Speichern von Daten beendet hat, ein Signal der Fertigstellung an den Pipeline-Manager 3212 übermittelt werden. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 3212 dann eine oder mehrere andere Anwendungen oder Container in der Bereitstellungspipeline 3210A initiieren oder aufrufen.
Bei mindestens einer Ausführungsform kann eine Anwendung und/oder ein Container einer CT-Rekonstruktion 3308 ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) zur Verarbeitung durch die Anwendung der CT-Rekonstruktion 3308 verfügbar sind. Bei mindestens einer Ausführungsform kann die CT-Rekonstruktion 3308 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus den Sinogramm-Rohdaten rekonstruieren (z. B. wie es in der Visualisierung 3316B dargestellt ist) und die resultierende Bilddatei in einem Cache speichern. Bei mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipeline-Manager 3212 signalisiert werden, dass die Rekonstruktionsaufgabe abgeschlossen ist. Bei mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Einrichtung) gespeichert werden konnte, eine Anwendung und/oder ein Container einer Organsegmentierung 3310 vom Pipeline-Manager 3212 gestartet werden. Bei mindestens einer Ausführungsform kann die Anwendung und/oder der Container der Organsegmentierung 3310 eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenz geeignetes Format konvertieren (z. B. in eine Bilddatei in eine Eingabeauflösung eines Modells zum maschinellen Lernen konvertieren) und die Inferenz gegen ein normalisiertes Bild ausführen. Bei mindestens einer Ausführungsform kann die Anwendung und/oder der Container die Organsegmentierung 3310 auf Dienste 3120 zurückgreifen, um die Inferenz an einem normalisierten Bild auszuführen, und der Pipeline-Manager 3212 und/oder das Anwendungs-Orchestrierungssystem 3228 kann die Verwendung der Dienste 3120 durch die Anwendung und/oder den Container der Organsegmentierung 3310 erleichtern. Zum Beispiel kann die Anwendung und/oder der Container der Organsegmentierung 3310 die KI-Dienste 3218 nutzen, um eine Inferenz auf einem normalisierten Bild durchzuführen, und die Kl-Dienste 3218 können die Hardware 3122 (z. B. das KI-System 3224) nutzen, um die KI-Dienste 3218 auszuführen. Bei mindestens einer Ausführungsform kann ein Ergebnis einer Inferenz eine Maskendatei sein (z. B. wie es in der Visualisierung 3316C dargestellt ist), die in einem Cache (oder einer anderen Einrichtung) gespeichert werden kann.
Bei mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipeline-Manager 3212 erzeugt werden. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 3212 dann den DICOM-Schreiber 3312 ausführen, um die Ergebnisse aus einem Cache (oder einer anderen Einrichtung) zu lesen und die Ergebnisse in ein DICOM-Format (z. B. als DICOM-Ausgabe 3314) zu verpacken, damit sie von den Benutzern in einer Einrichtung, die eine Anfrage gestellt haben, verwendet werden können. Bei mindestens einer Ausführungsform kann die DICOM-Ausgabe 3314 dann an den DICOM-Adapter 3202B übertragen werden, um die DICOM-Ausgabe 3314 für die Speicherung auf dem/den PACS-Server(n) 3304 vorzubereiten (z. B. für die Anzeige durch einen DICOM-Viewer in einer Einrichtung). Bei mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3316B und 3316C erzeugt werden, die einem Benutzer für Diagnosen, Untersuchungen und/oder für andere Zwecke zur Verfügung stehen.
Obwohl als aufeinanderfolgende Anwendungen in der Bereitstellungspipeline 3210A dargestellt, können die Anwendungen CT-Rekonstruktion 3308 und Organsegmentierung 3310 bei mindestens einer Ausführungsform parallel verarbeitet werden. Bei mindestens einer Ausführungsform, bei der die Anwendungen nicht voneinander abhängig sind und Daten für jede Anwendung zur Verfügung stehen (z. B. nachdem der DICOM-Leser 3306 Daten extrahiert hat), können die Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. Bei mindestens einer Ausführungsform, bei der zwei oder mehr Anwendungen ähnliche Dienste 3120 benötigen, kann ein Scheduler des Systems 3200 zum Lastausgleich und zur Verteilung von Rechen- oder Verarbeitungsressourcen zwischen und bei verschiedenen Anwendungen verwendet werden. Bei mindestens einer Ausführungsform oder bei einigen Ausführungsformen kann eine Parallelrechenplattform 3230 verwendet werden, um eine parallele Verarbeitung für Anwendungen durchzuführen, um die Laufzeit der Bereitstellungspipeline 3210A zu verkürzen und Ergebnisse in Echtzeit zu liefern.
Bei mindestens einer Ausführungsform und unter Bezugnahme auf 34A-34B kann das Einsatzsystem 3106 als ein oder mehrere virtuelle Instrumente implementiert sein, um verschiedene Funktionalitäten - wie eine Bildverarbeitung, eine Segmentierung, eine Verbesserung, eine KI, eine Visualisierung und ein Inferencing - mit bildgebenden Einrichtungen (z. B. CT-Scannern, Röntgengeräten, MRT-Geräten usw.), Sequenzierungseinrichtungen, Genomikeinrichtungen und/oder anderen Einrichtungstypen durchzuführen. Bei mindestens einer Ausführungsform kann das System 3200 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Bereitstellungspipeline 3210 aufweisen können, die von einer oder mehreren Einrichtungen erzeugte rohe/unverarbeitete Eingangsdaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. Bei mindestens einer Ausführungsform können Bereitstellungspipelines 3210 (z. B. 3210A und 3210B), die virtuelle Instrumente darstellen, Intelligenz in eine Pipeline implementieren, z. B. durch Nutzung von Modellen für maschinelles Lernen, um einem System eine Container-basierte Inferenzunterstützung bereitzustellen. Bei mindestens einer Ausführungsform, z. B. wenn eine Echtzeitverarbeitung erwünscht ist, können Bereitstellungspipelines 3210, die virtuelle Instrumente repräsentieren, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Ausführungen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb eines Container-Registers) ausgewählt werden können (z. B. auf einer Basis pro Anforderung).
Bei mindestens einer Ausführungsform kann das System 3200 als ein oder mehrere virtuelle Instrumente vor Ort in einer Einrichtung ausgestaltet sein oder ausgeführt werden, z. B. in einem Computersystem, das neben einer radiologischen Maschine, einer bildgebenden Einrichtung und/oder einem anderen Einrichtungstyp in einer Einrichtung eingesetzt wird oder anderweitig mit diesen kommuniziert. Bei mindestens einer Ausführungsform kann eine Vor-Ort-Installation jedoch in einem Rechensystem einer Einrichtung selbst (z. B. einem in eine bildgebende Einrichtung integrierten Rechensystem), in einem lokalen Rechenzentrum (z. B. einem Rechenzentrum vor Ort) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 3226) ausgestaltet sein oder ausgeführt werden. Bei mindestens einer Ausführungsform kann das Einsatzsystem 3106, das als virtuelles Instrument arbeitet, bei einigen Ausführungen von einem Supercomputer oder einem anderen HPC-System ausgestaltet sein. Bei mindestens einer Ausführungsform kann die Installation vor Ort die Verwendung einer hohen Bandbreite (z. B. über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie RF over Ethernet) für die Echtzeitverarbeitung ermöglichen. Bei mindestens einer Ausführungsform kann die Echtzeit- oder echtzeitnahe Verarbeitung besonders nützlich sein, wenn ein virtuelles Instrument eine Ultraschalleinrichtung oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen benötigt werden. Bei mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur in der Lage sein, ein dynamisches Bursting zu einem Cloud-Computing-Service-Provider oder einem anderen Compute-Cluster durchzuführen, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. Bei mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netze oder anderer Modelle zum maschinellen Lernen abgestimmt werden, wie es hier in Bezug auf das Trainingssystem 3104 beschrieben ist. Bei mindestens einer Ausführungsform können Modelle zum maschinellen Lernen mit vorhandenen Trainingspipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von den von ihnen unterstützten Einrichtungen verarbeiten. Bei mindestens einer Ausführungsform können virtuelle Instrumente kontinuierlich verbessert werden, indem zusätzliche Daten, neue Daten, bestehende Modelle zum maschinellen Lernen und/oder neue oder aktualisierte Modelle zum maschinellen Lernen verwendet werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil oder die gesamte hier beschriebene Hardware 3122 aufweisen, und die Hardware 3122 kann auf eine beliebige Anzahl von Arten verteilt sein, einschließlich innerhalb einer Einrichtung, als Teil einer Recheneinrichtung, die mit einer Einrichtung gekoppelt ist und sich in deren Nähe befindet, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3226. Bei mindestens einer Ausführungsform können, da das Einsatzsystem 3106 und die zugehörigen Anwendungen oder Container in Software (z. B. als diskrete Container-basierte Instanziierungen von Anwendungen) erstellt ist, das Verhalten, der Betrieb und die Konfiguration von virtuellen Instrumenten sowie die von virtuellen Instrumenten erzeugten Ausgaben nach Wunsch modifiziert oder angepasst werden, ohne dass die Rohausgabe einer Einrichtung, die ein virtuelles Instrument unterstützt, geändert oder angepasst werden muss.
34A weist ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments auf, das eine Ultraschall-Einrichtung unterstützt, in Übereinstimmung mit mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210B einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. Bei mindestens einer Ausführungsform können die Bereitstellungspipeline 3210B und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. Bei mindestens einer Ausführungsform kann, obwohl es nicht dargestellt ist, das Verfahren 3400 durch den Pipeline-Manager 3212, das Anwendungsorchestrierungssystem 3228 und/oder die Parallelcomputerplattform 3230 unterstützt werden.
Bei mindestens einer Ausführungsform kann das Verfahren 3400 den Empfang von Bildgebungsdaten von einer Ultraschalleinrichtung 3402 aufweisen. Bei mindestens einer Ausführungsform können die Bilddaten auf dem/den PACS-Server(n) in einem DICOM-Format (oder einem anderen Format, wie z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und von dem System 3200 zur Verarbeitung durch die Bereitstellungspipeline 3210 empfangen werden, die als virtuelles Instrument (z. B. ein virtuelles Ultraschallinstrument) für die Ultraschallvorrichtung 3402 ausgewählt oder angepasst ist. Bei mindestens einer Ausführungsform können Bilddaten direkt von einer bildgebenden Einrichtung (z. B. der Ultraschallvorrichtung 3402) empfangen und von einem virtuellen Instrument verarbeitet werden. Bei mindestens einer Ausführungsform kann ein Messwertwandler oder ein anderer Signalwandler, der kommunikativ zwischen einer bildgebenden Einrichtung und einem virtuellen Instrument gekoppelt ist, von einer bildgebenden Einrichtung erzeugte Signaldaten in Bilddaten umwandeln, die von einem virtuellen Instrument verarbeitet werden können. Bei mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten dem DICOM-Leser 3306 zugeführt werden, um Daten zur Verwendung durch Anwendungen oder Container der Bereitstellungspipeline 3210B zu extrahieren. Bei mindestens einer Ausführungsform kann der DICOM-Leser 3306 die Datenerweiterungsbibliothek 3414 (z. B. DALI von NVIDIA) als Dienst 3120 (z. B. als einen der Rechendienste 3216) nutzen, um Daten zu extrahieren, in der Größe anzupassen, neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
Bei mindestens einer Ausführungsform kann nach der Aufbereitung der Daten eine Anwendung und/oder ein Container einer Rekonstruktion 3406 ausgeführt werden, um die Daten aus der Ultraschalleinrichtung 3402 in eine Bilddatei zu rekonstruieren. Bei mindestens einer Ausführungsform kann nach der Rekonstruktion 3406 oder gleichzeitig mit der Rekonstruktion 3406 eine Anwendung und/oder ein Container einer Erkennung 3408 zur Erkennung von Anomalien, Objekten, Merkmalen und/oder anderen Erkennungsaufgaben in Bezug auf die Daten ausgeführt werden. Bei mindestens einer Ausführungsform kann eine während der Rekonstruktion 3406 erzeugte Bilddatei während der Erkennung 3408 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu erkennen. Bei mindestens einer Ausführungsform kann die Erkennungsanwendung 3408 eine Inferenz-Engine 3416 nutzen (z. B. als einen der KI-Dienste 3218), um Inferenz auf Daten durchzuführen, um Erkennungen zu generieren. Bei mindestens einer Ausführungsform können ein oder mehrere Modelle zum maschinellen Lernen (z. B. vom Trainingssystem 3104) von der Anwendung „Erkennung 3408“ ausgeführt oder aufgerufen werden.
Bei mindestens einer Ausführungsform können nach Abschluss der Rekonstruktion 3406 und/oder der Erkennung 3408 die von diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 3410 zu erzeugen, wie z. B. eine Visualisierung 3412 (z. B. eine Graustufenausgabe), die auf einer Workstation oder einem Anzeigeterminal angezeigt wird. Bei mindestens einer Ausführungsform kann die Visualisierung einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Bereitstellungspipeline 3210B in Bezug auf die Ultraschalleinrichtung 3402 zu visualisieren. Bei mindestens einer Ausführungsform kann die Visualisierung 3410 durch Nutzung einer Renderkomponente 3418 des Systems 3200 (z. B. einer der Visualisierungsdienste 3220) ausgeführt werden. Bei mindestens einer Ausführungsform kann die Renderkomponente 3418 einen 2D-, OpenGL- oder Raytracing-Dienst ausführen, um die Visualisierung 3412 zu erzeugen.
34B weist ein beispielhaftes Datenflussdiagramm eines virtuellen Geräts auf, das einen CT-Scanner unterstützt, in Übereinstimmung mit mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210C einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. Bei mindestens einer Ausführungsform können die Bereitstellungspipeline 3210C und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. Bei mindestens einer Ausführungsform kann, obwohl es nicht dargestellt ist, das Verfahren 3420 durch den Pipeline-Manager 3212, das Anwendungsorchestrierungssystem 3228 und/oder die Parallelcomputerplattform 3230 unterstützt werden.
Bei mindestens einer Ausführungsform kann das Verfahren 3420 einen CT-Scanner 3422 aufweisen, der Rohdaten erzeugt, die von dem DICOM-Leser 3306 empfangen werden können (z. B. direkt, über einen PACS-Server 3304, nach der Verarbeitung usw.). Bei mindestens einer Ausführungsform kann ein virtueller CT (instanziiert durch die Bereitstellungspipeline 3210C) eine erste Echtzeit-Pipeline zur Überwachung eines Patienten (z. B. Patientenbewegungserkennung KI 3426) und/oder zur Anpassung oder Optimierung der Belichtung des CT-Scanners 3422 (z. B. unter Verwendung der Belichtungssteuerung KI 3424) aufweisen. Bei mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 3424 und 3426) einen Dienst 3120 nutzen, wie z. B. (einen) KI-Dienst(e) 3218. Bei mindestens einer Ausführungsform können die Ausgaben der KI-Anwendung 3424 (oder des Containers) zur Belichtungssteuerung und/oder der KI-Anwendung 3426 (oder des Containers) zur Erkennung von Patientenbewegungen als Rückmeldung an den CT-Scanner 3422 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 3422) anzupassen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
Bei mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210C eine Nicht-Echtzeit-Pipeline zur Analyse der vom CT-Scanner 3422 erzeugten Daten aufweisen. Bei mindestens einer Ausführungsform kann eine zweite Pipeline eine Anwendung und/oder einen Container einer CT-Rekonstruktion 3308, eine Anwendung und/oder einen Container für eine Groberkennung KI 3428, eine Anwendung und/oder einen Container für eine Feinerkennung KI 3432 (z. B. wenn bestimmte Ergebnisse von der KI 3428 für die Groberkennung erkannt werden), eine Anwendung und/oder einen Container für eine Visualisierung 3430 und eine Anwendung und/oder einen Container eines DICOM-Schreibers 3312 (und/oder eines Schreibers für andere Datentypen, wie RIS, CIS, REST-konform, RPC, raw usw.) aufweisen. Bei mindestens einer Ausführungsform können die vom CT-Scanner 3422 erzeugten Rohdaten durch die Pipelines der Bereitstellungspipeline 3210C (instanziiert als virtuelles CT-Instrument) geleitet werden, um Ergebnisse zu erzeugen. Bei mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreiber 3312 zur Anzeige übertragen und/oder auf dem/den PACS-Server(n) 3304 gespeichert werden, um später von einem Techniker, Arzt oder anderen Benutzer abgerufen, analysiert oder angezeigt zu werden.
35A zeigt ein Datenflussdiagramm für ein Verfahren 3500 zum Trainieren, Neutrainieren oder Aktualisieren eines Modelles zum maschinellen Lernen gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Verfahren 3500 unter Verwendung des Systems 3200 aus 32 als nicht einschränkendes Beispiel ausgeführt werden. Bei mindestens einer Ausführungsform kann das Verfahren 3500 die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen, wie es hier beschrieben ist. Bei mindestens einer Ausführungsform können verfeinerte Modelle 3512, die durch das Verfahren 3500 erzeugt wurden, durch das Einsatzsystem 3106 für eine oder mehrere Container-basierte Anwendungen in Bereitstellungspipelines 3210 ausgeführt sein.
Bei mindestens einer Ausführungsform kann das Modelltraining 3114 ein Neutraining oder eine Aktualisierung eines anfänglichen Modells 3504 (z. B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie dem Kundendatensatz 3506, und/oder neuer, mit den Eingabedaten verbundener Ground-Truth-Daten) aufweisen. Bei mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 3504 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 3504 zurückgesetzt oder gelöscht und/oder durch (eine) aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. Bei mindestens einer Ausführungsform kann das anfängliche Modell 3504 bereits fein eingestellte Parameter (z. B. Gewichte und/oder Verzerrungen) aufweisen, die von einem früheren Training übrig geblieben sind, so dass das Training oder das erneute Training 3114 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. Bei mindestens einer Ausführungsform können während des Modelltrainings 3114 durch Zurücksetzen oder Ersetzen der Ausgangs- oder Verlustschicht(en) des ursprünglichen Modells 3504 die Parameter aktualisiert und für einen neuen Datensatz neu abgestimmt werden, und zwar auf der Grundlage von Verlustberechnungen, die mit der Genauigkeit der Ausgangs- oder Verlustschicht(en) bei der Erzeugung von Vorhersagen für einen neuen Kundendatensatz 3506 (z. B. Bilddaten 3108 von 31) verbunden sind.
Bei mindestens einer Ausführungsform können vortrainierte Modelle 3206 in einem Datenspeicher oder einem Register gespeichert werden (z. B. einem Modellregister 3124 von 31). Bei mindestens einer Ausführungsform können die vortrainierten Modelle 3206 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die das Verfahren 3500 ausführt, trainiert worden sein. Bei mindestens einer Ausführungsform können die vortrainierten Modelle 3206 zum Schutz der Privatsphäre und der Rechte von Patienten, Objekten oder Kunden verschiedener Einrichtungen vor Ort trainiert worden sein, wobei Kunden- oder Patientendaten verwendet wurden, die vor Ort generiert wurden. Bei mindestens einer Ausführungsform können vortrainierte Modelle 3206 unter Verwendung der Cloud 3226 und/oder anderer Hardware 3122 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an Komponenten der Cloud 3226 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. Bei mindestens einer Ausführungsform, bei der ein vortrainiertes Modell 3206 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vortrainierte Modell 3206 individuell für jede Einrichtung trainiert worden sein, bevor es auf Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. Bei mindestens einer Ausführungsform können, z. B. wenn Kunden- oder Patientendaten aus Datenschutzgründen freigegeben wurden (z. B. durch eine Verzichtserklärung, für experimentelle Zwecke usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, Kunden- oder Patientendaten aus einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3206 vor Ort und/oder außerhalb des Standorts zu trainieren, z. B. in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
Bei mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Bereitstellungspipelines 3210 auch Modelle für maschinelles Lernen auswählen, die für bestimmte Anwendungen verwendet werden sollen. Bei mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung haben, so dass ein Benutzer ein vortrainiertes Modell 3206 zur Verwendung mit einer Anwendung auswählen kann. Bei mindestens einer Ausführungsform kann es sein, dass das vortrainierte Modell 3206 nicht dafür optimiert ist, genaue Ergebnisse für den Kundendatensatz 3506 einer Einrichtung eines Benutzers zu erzeugen (z. B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungseinrichtungen usw.). Bei mindestens einer Ausführungsform kann das vortrainierte Modell 3206 vor der Bereitstellung in der Bereitstellungspipeline 3210 zur Verwendung mit einer oder mehreren Anwendungen aktualisiert, neu trainiert und/oder für die Verwendung in einer entsprechenden Einrichtung feinabgestimmt werden.
Bei mindestens einer Ausführungsform kann ein Benutzer das vortrainierte Modell 3206 auswählen, das aktualisiert, neu trainiert und/oder feinabgestimmt werden soll, und das vortrainierte Modell 3206 kann als Ausgangsmodell 3504 für das Trainingssystem 3104 innerhalb des Verfahrens 3500 bezeichnet werden. Bei mindestens einer Ausführungsform kann der Kundendatensatz 3506 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3114 (das ohne Einschränkung Transferlernen aufweisen kann) am Ausgangsmodell 3504 durchzuführen, um ein verfeinertes Modell 3512 zu erzeugen. Bei mindestens einer Ausführungsform können Ground-Truth-Daten, die dem Kundendatensatz 3506 entsprechen, von dem Trainingssystem 3104 erzeugt werden. Bei mindestens einer Ausführungsform können die Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktikern in einer Einrichtung erzeugt werden (z. B. als gekennzeichnete Klinikdaten 3112 von 31).
Bei mindestens einer Ausführungsform kann bei einigen Beispielen die Klgestützte Kennzeichnung 3110 verwendet werden, um Ground-Truth-Daten zu erzeugen. Bei mindestens einer Ausführungsform kann die KI-gestützte Kennzeichnung 3110 (z. B. unter Verwendung eines Kl-gestützten Kennzeichnungs-SDK) Modelle zum maschinellen Lernen (z. B. neuronale Netze) nutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. Bei mindestens einer Ausführungsform kann der Benutzer 3510 Kennzeichnungswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Recheneinrichtung 3508 verwenden.
Bei mindestens einer Ausführungsform kann der Benutzer 3510 über die Recheneinrichtung 3508 mit einer GUI interagieren, um (Auto-) Kennzeichnungen zu bearbeiten oder fein abzustimmen. Bei mindestens einer Ausführungsform kann eine Polygonbearbeitungsfunktion verwendet werden, um Vertices eines Polygons an genauere oder fein abgestimmtere Positionen zu verschieben.
Bei mindestens einer Ausführungsform können, sobald dem Kundendatensatz 3506 Ground-Truth-Daten zugeordnet sind, Ground-Truth-Daten (z. B. aus einer Kl-gestützten Kennzeichnung, einer manuellen Beschriftung usw.) während des Modelltrainings 3114 verwendet werden, um ein verfeinertes Modell 3512 zu erzeugen. Bei mindestens einer Ausführungsform kann der Kundendatensatz 3506 beliebig oft auf das Ausgangsmodell 3504 angewendet werden, und die Ground-Truth-Daten können zur Aktualisierung der Parameter des Ausgangsmodells 3504 verwendet werden, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 3512 erreicht ist. Bei mindestens einer Ausführungsform kann das verfeinerte Modell 3512, sobald es generiert ist, in einer oder mehreren Bereitstellungspipelines 3210 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bilddaten eingesetzt werden.
Bei mindestens einer Ausführungsform kann das verfeinerte Modell 3512 zu den vortrainierten Modellen 3206 in dem Modellregister 3124 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. Bei mindestens einer Ausführungsform kann dieses Verfahren in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, so dass das verfeinerte Modell 3512 auf neuen Datensätzen beliebig oft darüber hinaus verfeinert werden kann, um ein universelleres Modell zu erzeugen.
35B ist eine beispielhafte Darstellung einer Client-Server-Architektur 3532 zur Verbesserung von Kennzeichnungswerkzeugen mit vortrainierten Kennzeichnungsmodellen, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können KI-gestützte Kennzeichnungswerkzeuge 3536 auf der Grundlage einer Client-Server-Architektur 3532 ausgestaltet sein. Bei mindestens einer Ausführungsform können die Kennzeichnungswerkzeuge 3536 in bildgebenden Anwendungen Radiologen beispielsweise bei der Identifizierung von Organen und Anomalien unterstützen. Bei mindestens einer Ausführungsform können Bildgebungsanwendungen Softwarewerkzeuge aufweisen, die dem Benutzer 3510 helfen, als nicht einschränkendes Beispiel einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 3534 (z. B. in einem 3D-MRI- oder CT-Scan) zu identifizieren und automatisch gekennzeichnete Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. Bei mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 3538 gespeichert und als (z. B. und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. Bei mindestens einer Ausführungsform kann ein Deep-Learning-Modell, wenn die Recheneinrichtung 3508 Extrempunkte für die KI-gestützte Kennzeichnung 3110 sendet, diese Daten als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Abnormalität zurückgeben. Bei mindestens einer Ausführungsform können vorinstanzierte Kennzeichnungswerkzeuge, wie das KI-unterstützte Kennzeichnungswerkzeug 3536B in 35B, durch API-Aufrufe (z. B. den API-Aufruf 3544) an einen Server, wie einen Kennzeichnungsunterstützungsserver 3540, der einen Satz vortrainierter Modelle 3542 aufweisen kann, die z. B. in einem Kennzeichnungsmodell-Register gespeichert sind, verbessert werden. Bei mindestens einer Ausführungsform kann ein Kennzeichnungsmodellregister vortrainierte Modelle 3542 (z. B. Modelle für maschinelles Lernen, wie Deep-Learning-Modelle) speichern, die vortrainiert sind, um eine KI-gestützte Kennzeichnung für ein bestimmtes Organ oder eine Anomalie durchzuführen. Diese Modelle können darüber hinaus mit Hilfe von Trainings-Pipelines 3204 aktualisiert werden. Bei mindestens einer Ausführungsform können vorinstallierten Kennzeichnungswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gekennzeichnete Klinikdaten 3112 hinzugefügt werden.
Inferenz- und/oder Trainingslogik 615 werden verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Bei mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netze bzw. Netzwerke zum Inferencing zu verwenden.
Andere Variationen sind im Geist der vorliegenden Offenbarung. Während die offengelegten Verfahren durch verschiedene Modifikationen und alternative Konstruktionen beeinflusst werden können, sind bestimmte dargestellte Ausführungsformen davon in den Zeichnungen gezeigt und oben im Detail beschrieben worden. Es sollte jedoch klar sein, dass es nicht beabsichtigt ist, die Offenbarung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass es im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und den Umfang der Offenbarung fallen, wie er in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ und „der“, „die“ und „das“ und ähnliche Bezeichnungen im Zusammenhang mit der Beschreibung offengelegter Ausführungsformen (insbesondere im Zusammenhang mit den folgenden Ansprüchen) sind so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfassen, sofern es hier nicht anders angegeben oder es durch den Kontext eindeutig widerlegt ist, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „habend“, „aufweisend“ und „enthaltend“ sind, sofern es nicht anders angegeben ist, als offene Begriffe (im Sinne von „einschließend, aber nicht beschränkt auf‟) zu verstehen. Der Begriff „verbunden“ ist, wenn er unverändert ist und sich auf physikalische Verbindungen bezieht, als teilweise oder ganz enthalten in: an etwas angebracht oder mit etwas verbunden zu verstehen, auch wenn etwas dazwischen angeordnet ist. Die Angabe von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern es hier nicht anders angegeben ist, und jeder einzelne Wert gilt als in die Spezifikation aufgenommen, als ob er hier einzeln aufgeführt wäre. Die Verwendung des Begriffs „Menge“ bzw. „Satz“ (z. B. „eine Menge bzw. Satz von Elementen“) oder „Teilmenge“ ist, sofern es nicht anders angegeben oder durch den Kontext widerlegt ist, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Darüber hinaus bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern die Teilmenge und die korrespondierende Menge können gleichwertig sein, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist.
Konjunktive Ausdrücke, wie z. B. Sätze der Form „mindestens eines von A, B und C“ oder „zumindest eines von A, B und C“, werden, sofern es nicht ausdrücklich anders angegeben oder durch den Kontext eindeutig widerlegt ist, mit dem Kontext, wie er allgemein verwendet wird, verstanden, um darzustellen, dass ein Element, Begriff usw, entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z. B. im illustrativen Beispiel einer Menge mit drei Mitgliedern die konjunktiven Ausdrücke „mindestens eines von A, B und C“ und „zu mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Daher ist eine solche konjunktivische Sprache nicht generell so zu verstehen, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Darüber hinaus bezeichnet der Begriff „Mehrzahl“, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, einen Zustand einer Mehrzahl (z. B. „eine Mehrzahl von Elementen“ bezeichnet mehrere Elemente). Eine Mehrzahl besteht aus mindestens zwei Elementen, kann aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben wird. Darüber hinaus bedeutet „basierend auf‟ bzw. „abhängig von“, sofern es nicht anders angegeben oder anderweitig aus dem Kontext ersichtlich ist, „zumindest teilweise basierend auf‟ bzw. „zumindest teilweise abhängig von“ und nicht „ausschließlich basierend auf‟ bzw. „ausschließlich abhängig von“.
Die Operationen bzw. Schritte der hier beschriebenen Verfahren können in jeder geeigneten Reihenfolge ausgeführt werden, sofern dies nicht anders angegeben ist oder sich aus dem Kontext eindeutig ergibt. Bei mindestens einer Ausführungsform wird ein Verfahren wie die hier beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme ausgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z. B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. Bei mindestens einer Ausführungsform handelt es sich bei dem computerlesbaren Speichermedium um ein nicht-transitorisches computerlesbares Speichermedium, was transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht-transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver für transitorische Signale einschließt. Bei mindestens einer Ausführungsform ist Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Befehle (oder ein anderer Speicher zum Speichern ausführbarer Befehle) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d. h. als Ergebnis der Ausführung), das Computersystem veranlassen, die hier beschriebenen Operationen auszuführen. Bei mindestens einer Ausführungsform umfasst ein Satz nicht-transitorischer, computerlesbarer Speichermedien mehrere nicht-transitorische, computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien mehrerer nicht-transitorischer, computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht-transitorische, computerlesbare Speichermedien gemeinsam den gesamten Code speichern. Bei mindestens einer Ausführungsform werden die ausführbaren Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden. Zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Anweisungen und eine zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. Bei mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems separate Prozessoren und verschiedene Prozessoren führen verschiedene Teilmengen von Befehlen aus.
Dementsprechend sind bei mindestens einer Ausführungsform Computersysteme so ausgestaltet, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Vorgänge der hier beschriebenen Verfahren ausführen, und solche Computersysteme sind mit entsprechender Hardware und/oder Software ausgestaltet, die die Ausführung der Vorgänge ermöglichen. Darüber hinaus ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Einrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Einrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hier beschriebenen Operationen durchführt und so, dass eine einzelne Einrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Ausdrücken (z. B. „wie z.B.“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern es nicht anders angegeben ist. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Bezugnahme in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Bezugnahme einbezogen angegeben wäre und hier in ihrer Gesamtheit dargelegt würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es sollte klar sein, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physikalischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern es nicht ausdrücklich anders angegeben ist, beziehen sich Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ o. ä. in der gesamten Beschreibung auf Aktionen und/oder Verfahren eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Recheneinrichtung, die Daten, die als physikalische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt werden, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen derartigen Einrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen des Rechensystems dargestellt werden.
In ähnlicher Weise kann sich der Begriff „Prozessor“ auf eine Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann ein „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie es hierin verwendet wird, kann der Begriff „Software“-Verfahren bzw. Prozesse z. B. Software- und/oder Hardware-Entitäten aufweisen, die im Laufe der Zeit Arbeit verrichten, wie z. B. Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess bzw. jedes Verfahren auf mehrere Prozesse bzw. Verfahren beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, da ein System ein oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erhalten, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf unterschiedliche Weise erfolgen, z. B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die obige Diskussion Beispielimplementierungen der beschriebenen Verfahren darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Rahmen dieser Offenbarung liegen. Auch wenn oben zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, ist es klar, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als beispielhafte Ausführungsformen der Ansprüche offenbart.

Claims

Prozessor umfassend: eine oder mehrere Schaltungen, um ein oder mehrere Kennzeichen zu erzeugen, welche einem oder mehreren Objekten innerhalb eines oder mehrerer Bilder entsprechen, zumindest teilweise basierend auf einem oder mehreren neuronalen Netzen, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden.
Prozessor nach Anspruch 1, wobei das eine oder die mehreren neuronalen Netze teilweise durch ein Bestimmen einer Unsicherheit zwischen Vorhersagen des einen oder der mehreren neuronalen Netze und ein Auswählen von Bildern des einen oder der mehreren Bilder, welche zu kennzeichnen sind, zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Prozessor nach Anspruch 2, wobei das eine oder die mehreren neuronalen Netze darüber hinaus teilweise durch ein Wiederverwenden von Bildern des einen oder der mehreren Bilder für eine oder mehrere Trainingsiterationen zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Prozessor nach Anspruch 2 oder 3, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung eines Stein-Variational-Gradient-Descents (SVGD) mit einer Dice-Log-Likelihood trainiert werden.
Prozessor nach einem der Ansprüche 2 bis 4, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung von gegenseitiger Information zwischen einem Pool von gekennzeichneten Bildern und einem Pool von Rohbildern des einen oder der mehreren Bilder trainiert werden, um Rohbilder für eine Kennzeichnung auszuwählen, wobei die ausgewählten Rohbilder andere Profile als die gekennzeichneten Bilder aufweisen, welche für das Training verwendet werden.
Prozessor nach einem der Ansprüche 1 bis 4, wobei das eine oder die mehreren Bilder volumetrische medizinische Bilddaten umfassen und das eine oder die mehreren Objekte menschliche Organe sind.
System umfassend: einen oder mehrere Prozessoren, um ein oder mehrere Kennzeichen zu erzeugen, welche einem oder mehreren Objekten innerhalb eines oder mehrerer Bilder entsprechen, zumindest teilweise basierend auf einem oder mehreren neuronalen Netzen, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden.
System nach Anspruch 7, wobei das eine oder die mehreren neuronalen Netze teilweise durch ein Bestimmen einer Unsicherheit zwischen Vorhersagen des einen oder der mehreren neuronalen Netze und ein Auswählen von Bildern des einen oder der mehreren Bilder, welche zu kennzeichnen sind, zumindest teilweise abhängig von der Unsicherheit trainiert werden.
System nach Anspruch 8, wobei das eine oder die mehreren neuronalen Netze darüber hinaus teilweise durch ein Wiederverwenden von Bildern des einen oder der mehreren Bilder für eine oder mehrere Trainingsiterationen zumindest teilweise abhängig von der Unsicherheit trainiert werden.
System nach Anspruch 8 oder 9, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung eines Stein-Variational-Gradient-Descents (SVGD) mit einer Dice-Log-Likelihood trainiert werden.
System nach einem der Ansprüche 8 bis 10, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung von gegenseitiger Information zwischen einem Pool von gekennzeichneten Bildern und einem Pool von Rohbildern trainiert werden, um Rohbilder für eine Kennzeichnung auszuwählen, wobei die ausgewählten Rohbilder andere Profile als die gekennzeichneten Bilder aufweisen, welche für das Training verwendet werden.
System nach einem der Ansprüche 7 bis 11, wobei das eine oder die mehreren Bilder volumetrische medizinische Bilddaten umfassen und das eine oder die mehreren Objekte menschliche Organe sind.
Verfahren umfassend Erzeugen eines oder mehrerer Kennzeichen, welche einem oder mehreren Objekten innerhalb eines oder mehrerer Bilder entsprechen, zumindest teilweise basierend auf einem oder mehreren neuronalen Netzen, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden.
Verfahren nach Anspruch 13, wobei das eine oder die mehreren neuronalen Netze teilweise durch ein Bestimmen einer Unsicherheit zwischen Vorhersagen des einen oder der mehreren neuronalen Netze und ein Auswählen von Bildern des einen oder der mehreren Bilder, welche zu kennzeichnen sind, zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Verfahren nach Anspruch 14, wobei das eine oder die mehreren neuronalen Netze darüber hinaus teilweise durch ein Wiederverwenden von Bildern des einen oder der mehreren Bilder für eine oder mehrere Trainingsiterationen zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Verfahren nach Anspruch 14 oder 15, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung eines Stein-Variational-Gradient-Descents (SVGD) mit einer Dice-Log-Likelihood trainiert werden.
Verfahren nach einem der Ansprüche 14 bis 16, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung von gegenseitiger Information zwischen einem Pool von gekennzeichneten Bildern und einem Pool von Rohbildern trainiert werden, um Rohbilder für eine Kennzeichnung auszuwählen, wobei die ausgewählten Rohbilder andere Profile als die gekennzeichneten Bilder aufweisen, welche für das Training verwendet werden.
Verfahren nach einem der Ansprüche 13 bis 17, wobei das eine oder die mehreren Bilder volumetrische medizinische Bilddaten umfassen und das eine oder die mehreren Objekte menschliche Organe sind.
Maschinenlesbares Medium, auf welchem ein Satz von Anweisungen gespeichert ist, welche, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren dazu veranlassen, zumindest: ein oder mehrere Kennzeichen zu erzeugen, welche einem oder mehreren Objekten innerhalb eines oder mehrerer Bilder entsprechen, zumindest teilweise basierend auf einem oder mehreren neuronalen Netzen, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden.
Maschinenlesbares Medium nach Anspruch 19, wobei das eine oder die mehreren neuronalen Netze teilweise durch ein Bestimmen einer Unsicherheit zwischen Vorhersagen des einen oder der mehreren neuronalen Netze und ein Auswählen von Bildern des einen oder der mehreren Bilder, welche zu kennzeichnen sind, zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Maschinenlesbares Medium nach Anspruch 20, wobei das eine oder die mehreren neuronalen Netze darüber hinaus teilweise durch ein Wiederverwenden von Bildern des einen oder der mehreren Bilder für eine oder mehrere Trainingsiterationen zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Maschinenlesbares Medium nach Anspruch 20 oder 21, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung eines Stein-Variational-Gradient-Descents (SVGD) mit einer Dice-Log-Likelihood trainiert werden.
Maschinenlesbares Medium nach einem der Ansprüche 20 bis 22, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung von gegenseitiger Information zwischen einem Pool von gekennzeichneten Bildern und einem Pool von Rohbildern trainiert werden, um Rohbilder für eine Kennzeichnung auszuwählen, wobei die ausgewählten Rohbilder andere Profile aufweisen als die gekennzeichneten Bilder, welche für das Training verwendet werden.
Maschinenlesbares Medium nach einem der Ansprüche 19 bis 23, wobei das eine oder die mehreren Bilder volumetrische medizinische Bilddaten umfassen und das eine oder die mehreren Objekte menschliche Organe sind.
Bildkennzeichnungssystem umfassend einen oder mehrere Prozessoren, um ein oder mehrere Kennzeichen zu erzeugen, welche einem oder mehreren Objekten innerhalb eines oder mehrerer Bilder entsprechen, zumindest teilweise basierend auf einem oder mehreren neuronalen Netzen, welche iterativ unter Verwendung des einen oder der mehreren Bilder trainiert werden; und einen Speicher zum Speichern von Netzwerkparametern für das eine oder die mehreren neuronalen Netze.
Bildkennzeichnungssystem nach Anspruch 25, wobei das eine oder die mehreren neuronalen Netze teilweise durch ein Bestimmen einer Unsicherheit zwischen Vorhersagen des einen oder der mehreren neuronalen Netze und ein Auswählen von Bildern des einen oder der mehreren Bilder, welche zu kennzeichnen sind, zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Bildkennzeichnungssystem nach Anspruch 25 oder 26, wobei das eine oder die mehreren neuronalen Netze darüber hinaus teilweise durch ein Wiederverwenden von Bildern des einen oder der mehreren Bilder für eine oder mehrere Trainingsiterationen zumindest teilweise abhängig von der Unsicherheit trainiert werden.
Bildkennzeichnungssystem nach Anspruch 27, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung eines Stein-Variational-Gradient-Descents (SVGD) mit einer Dice-Log-Likelihood trainiert werden.
Bildkennzeichnungssystem nach Anspruch 27 oder 28, wobei das eine oder die mehreren neuronalen Netze darüber hinaus unter Verwendung von gegenseitiger Information zwischen einem Pool von gekennzeichneten Bildern und einem Pool von Rohbildern trainiert werden, um Rohbilder für eine Kennzeichnung auszuwählen, wobei die ausgewählten Rohbilder andere Profile als die gekennzeichneten Bilder aufweisen, welche für das Training verwendet werden.
Bildkennzeichnungssystem nach einem der Ansprüche 25 bis 29, wobei das eine oder die mehreren Bilder volumetrische medizinische Bilddaten umfassen und das eine oder die mehreren Objekte menschliche Organe sind.