DE112020005020T5

DE112020005020T5 - Stellungsbestimmung unter verwendung eines oder mehrerer neuronaler netze

Info

Publication number: DE112020005020T5
Application number: DE112020005020.3T
Authority: DE
Inventors: Jonathan Tremblay; Stan Birchfield; Timothy Lee
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-10-18
Filing date: 2020-10-19
Publication date: 2022-07-21
Also published as: WO2021077069A1; CN114556424A; GB202205243D0; US20210118166A1; GB2603084B; GB2603084A

Abstract

Einrichtungen, Systeme und Techniken werden dargestellt, um eine Stellung eines Objekts zu bestimmen. In mindestens einer Ausführungsform wird ein Netz trainiert, um eine Stellung eines autonomen Objekts zumindest teilweise auf Grundlage nur eines Bildes des autonomen Objekts vorherzusagen.

Description

QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
Dies ist eine PCT-Anmeldung und beansprucht Priorität der US-Anmeldung Nr. 16/657,220 mit dem Titel „POSE DETERMINATION USING ONE OR MORE NEURAL NETWORKS“, eingereicht am 18. Oktober 2019; die vollständige Offenlegung dieser Anwendung wird hierin durch Bezugnahme für alle Zwecke aufgenommen.
GEBIET
Mindestens eine Ausführungsform betrifft Verarbeitungsressourcen, die verwendet werden, um künstliche Intelligenz durchzuführen und zu ermöglichen. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die verwendet werden, um neuronale Netze gemäß verschiedenen in dieser Schrift beschriebenen neuartigen Methoden zu trainieren.
ALLGEMEINER STAND DER TECHNIK
Roboter werden für eine immer größere Vielfalt an Aufgaben eingesetzt. In vielen Fällen wird eine externe Kamera verwendet, um Objekte in der Nähe des Roboters zu identifizieren, damit der Benutzer diese Objekte navigieren oder mit ihnen interagieren kann. Um dem Roboter genaue Anweisungen zu geben, muss die Kamera so kalibriert werden, dass ihre Position und Orientierung in Bezug auf den Roboter bekannt sind, sodass aus den erfassten Bilddaten bestimmte Messungen in Bezug auf den Roboter genau sind. Die Bestimmung der Position und Orientierung einer Kamera zu einem Roboter erfordert in der Regel einen langen und komplizierten Kalibrierungsprozess.
Figurenliste
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen Folgendes gilt:

1A, 1B und 1C veranschaulichen Stellungen eines Roboters, die in Bilddaten dargestellt werden können, gemäß mindestens einer Ausführungsform;
2 veranschaulicht ein Stellungserkennungssystem gemäß mindestens einer Ausführungsform;
3 veranschaulicht ein Netztrainingssystem gemäß mindestens einer Ausführungsform;
4 veranschaulicht einen Prozess zum Trainieren eines neuronalen Netzes gemäß mindestens einer Ausführungsform;
5A und 5B veranschaulichen Trainings- und Inferenzprozesse gemäß mindestens einer Ausführungsform;
6 veranschaulicht eine Umgebung gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein System zum Trainieren eines Bildsynthesenetzes, das gemäß mindestens einer Ausführungsform genutzt werden kann;
8 veranschaulicht Schichten eines statistischen Modells, das gemäß mindestens einer Ausführungsform genutzt werden kann;
9 veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
10 veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
20 und 21 veranschaulichen ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
22 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
23-24 veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
25-26 veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
27 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
28 veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
29 veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
31 veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
32 veranschaulicht ein System mit mehreren Grafikverarbeitungseinheiten (graphics processing unit - GPU) gemäß mindestens einer Ausführungsform;
33 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
34 veranschaulicht eine Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
35 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
36 veranschaulicht einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
37 und 38 veranschaulichen mindestens Teile eines Grafikprozessors gemäß mindestens einer Ausführungsform;
39 veranschaulicht mindestens Teile eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
40-41 veranschaulichen mindestens Teile eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
42 veranschaulicht eine Parallelverarbeitungseinheit (parallel processing unit - „PPU“) gemäß mindestens einer Ausführungsform;
43 veranschaulicht einen Universalverarbeitungscluster (general processing cluster - „GPC“) gemäß mindestens einer Ausführungsform;
44 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
45 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform kann eine Kamera 102 verwendet werden, um Bilder oder Videos oder ein autonomes Objekt, wie etwa einen Roboter 104, aufzunehmen. In mindestens einer Ausführungsform kann eine Kamera 102 so positioniert oder extern montiert sein, dass sich der Roboter 104 innerhalb eines Sichtfeldes 110 der Kamera 102 befindet und die Kamera 102 Bilddaten einschließlich mindestens einer Teildarstellung, wenn nicht einer Vollansichtsdarstellung, des Roboters 104 erfassen kann. In mindestens einer Ausführungsform können erfasste Bild- oder Videodaten verwendet werden, um dazu beizutragen, dem Roboter 104 Anweisungen zur Durchführung einer bestimmten Aufgabe zu geben. In mindestens einer Ausführungsform können erfasste Bilddaten analysiert werden, um einen Standort eines Objekts in Bezug auf den Roboter 104 zu bestimmen, mit dem der Roboter 104 in irgendeiner Weise interagieren soll, beispielsweise um dieses Objekt aufzunehmen oder zu modifizieren. In mindestens einer Ausführungsform werden erfasste Bilddaten analysiert, um Abmessungen oder Positionen solcher Objekte zu bestimmen, um dem Roboter 104 oder einem Steuersystem für Roboter 104 genaue Anweisungen bereitzustellen. In mindestens einer Ausführungsform können erfasste Bilddaten auch für andere Zwecke verwendet werden, wie etwa um dazu beizutragen, den Roboter 104 zu navigieren oder aktuelle Informationen über einen Zustand des Roboters 104 bereitzustellen. In mindestens einer Ausführungsform ermöglichen genaue Positions- und Orientierungsdaten einem Roboter, in unstrukturierten, dynamischen Umgebungen verlässlich zu arbeiten und Aufgaben wie das Greifen und Manipulieren von Objekten, die Mensch-Roboter-Interaktion sowie die Kollisionserkennung und -vermeidung durchzuführen.
In mindestens einer Ausführungsform kann es wichtig sein, mindestens eine Position oder eine Orientierung zwischen Kamera 102 und Roboter 104 zu bestimmen. In mindestens einer Ausführungsform können relative Positions- und Orientierungsinformationen verwendet werden, um sicherzustellen, dass ein Kamerakoordinatenraum aus einem Blickwinkel der Kamera 102 sowohl in der Dimension als auch in der Ausrichtung mit einem Roboterkoordinatenraum des Roboters 104 ausgerichtet ist. In mindestens einer Ausführungsform kann eine ungenaue Orientierung oder Position der Kamera 102 in Bezug auf den Roboter 104 dazu führen, dass falsche Koordinaten zum Durchführen einer Handlung durch den Roboter 104 angegeben werden, da diese Koordinaten für ein Kamerakoordinatensystem korrekt sein können, aber nicht in einem Roboterkoordinatensystem.
In mindestens einer Ausführungsform kann eine relative Position und Orientierung der Kamera 102 in Bezug auf den Roboter 104 bestimmt werden. In mindestens einer Ausführungsform kann die relative Position der Kamera 102 ausreichend sein, während Orientierungsinformationen in Abhängigkeit von Faktoren wie kameraintrinsischen Eigenschaften nützlich sein können, wobei asymmetrische Bildeigenschaften die Genauigkeit beeinflussen können, wenn sie nicht richtig berücksichtigt werden. In mindestens einer Ausführungsform kann mit der Kamera 102 ein Bild aufgenommen werden, das eine aktuelle Orientierung des Roboters 104 veranschaulicht. In mindestens einer Ausführungsform kann der Roboter 104 verschiedene gelenkige Gliedmaßen 108 oder Komponenten aufweisen, sodass sich der Roboter 104 in verschiedenen Konfigurationen oder „Stellungen“ befinden kann. In mindestens einer Ausführungsform können unterschiedliche Stellungen des Roboters 104 zu unterschiedlichen Darstellungen in Bildern führen, die durch die Kamera 102 aufgenommen werden, wie in Bild 130 der 1B und Bild 160 der 1C veranschaulicht. In mindestens einer Ausführungsform kann Computervision verwendet werden, um eine Orientierung des Roboters 104 in einem Bild zu bestimmen, aber ein solcher Ansatz würde eine Bibliothek von Bildern des Roboters 104 in fast jeder möglichen Stellung erfordern, was eine große Bibliothek erfordern kann, deren Erstellung zeitaufwendig wäre. In mindestens einer Ausführungsform kann ein durch die Kamera 102 aufgenommenes Einzelbild analysiert werden, um Merkmale des Roboters 104 zu bestimmen, die zur Bestimmung einer Stellung des Roboters 104 verwendet werden können. In mindestens einer Ausführungsform können Merkmale Gelenken oder Stellen entsprechen, an denen sich ein Roboter bewegen oder Anpassungen an Position oder Orientierung vornehmen kann. In mindestens einer Ausführungsform ermöglicht die Bestimmung einer Stellung des Roboters 104 aus der Perspektive der Kamera 102 eine genaue Bestimmung des Abstands und der Orientierung von Kamera zu Roboter, da Abmessungen und Kinematik des Roboters 104 bekannt sind. In mindestens einer Ausführungsform kann der Roboter 104 an Ort und Stelle fixiert sein, sodass sich eine Basis 106 des Roboters 104 nicht bewegt und sich ein relativer Abstand und eine Orientierung von Kamera zu Roboter nach der Bestimmung nicht ändern, mit Ausnahme einer Stellung des Roboters 104, die sich im Laufe der Zeit ändern kann.
In mindestens einer Ausführungsform kann maschinelles Lernen verwendet werden, um Stellen bestimmter Merkmale eines Roboters in einem aufgenommenen Bild abzuleiten. In mindestens einer Ausführungsform kann ein System 200 genutzt werden, wie in 2 veranschaulicht. In mindestens einer Ausführungsform kann ein aufgenommenes Bild 202 eines Roboters als Eingabe in ein trainiertes neuronales Netz 204 bereitgestellt werden. In mindestens einer Ausführungsform kann eine gewisse Vorverarbeitung oder Augmentierung dieses Bildes durchgeführt werden, wie etwa um eine Auflösung, Farbtiefe oder einen Kontrast vor der Verarbeitung anzupassen. In mindestens einer Ausführungsform kann das Netz 204 speziell für einen Robotertyp 204 trainiert werden, da unterschiedliche Roboter unterschiedliche Formen, Größen, Konfigurationen, Kinematiken und Merkmale aufweisen können. In mindestens einer Ausführungsform kann das neuronale Netz 204 das Eingabebild 202 analysieren und als Satz von Inferenzen einen Satz von Wahrscheinlichkeitstabellen 206 ausgeben. In mindestens einer Ausführungsform können andere Dimensionsbestimmungsinferenzen zur Lokalisierung von Merkmalspunkten generiert werden. In mindestens einer Ausführungsform kann das neuronale Netz 204 für jedes zu identifizierende Robotermerkmal eine Wahrscheinlichkeitstabelle 206 ableiten. In mindestens einer Ausführungsform kann ein Modell eines Roboters, der für das Training verwendet wird, spezifische Merkmale identifizieren, die verfolgt werden sollen. In mindestens einer Ausführungsform können diese Merkmale durch einen Trainingsprozess erlernt werden. In mindestens einer Ausführungsform können Merkmale auf unterschiedlichen beweglichen Teilen oder Komponenten eines Roboters lokalisiert werden, sodass aus diesen Merkmalen eine Stellung dieses Roboters bestimmt werden kann. In mindestens einer Ausführungsform sollten Merkmale so ausgewählt werden, dass jede Stellung eines Roboters einer und nur einer Konfiguration von Merkmalen entspricht und jede Konfiguration von Merkmalen einer und nur einer Roboterstellung entspricht. In mindestens einer Ausführungsform ermöglicht diese Eindeutigkeit die Bestimmung der Kamera-zu-Roboter-Stellung auf Grundlage einer eindeutigen Orientierung von Merkmalen, wie sie in den erfassten Bilddaten dargestellt werden.
In mindestens einer Ausführungsform kann ein Autocodierer-Netzwerk Schlüsselpunkte erkennen. In mindestens einer Ausführungsform zieht ein neuronales Netz als Eingabe ein RGB-Bild der Größe b × h × 3 heran und gibt n Wahrscheinlichkeitstabellen 206 mit einer Form 6 × h × n aus. In mindestens einer Ausführungsform kann ein RGBD- oder stereoskopisches Bild ebenfalls als Eingabe herangezogen werden. In mindestens einer Ausführungsform sind 6 = 640 und h = 480. In mindestens einer Ausführungsform ist die Ausgabe für jeden Schlüsselpunkt eine 2D-Wahrscheinlichkeitstabelle, wobei Pixelwerte eine Wahrscheinlichkeit darstellen, dass ein Schlüsselpunkt auf dieses Pixel projiziert wird. In mindestens einer Ausführungsform besteht ein Codierer aus Faltungsschichten von VGG-19, die auf ImageNet vortrainiert wurden. In mindestens einer Ausführungsform kann ein ResNetbasierter Codierer verwendet werden. In mindestens einer Ausführungsform besteht ein Decodierer oder eine Up-Sampling-Komponente aus vier 2D-transponierten Faltungsschichten, wobei auf jede Schicht eine normale 3 × 3 Faltungsschicht und eine ReLU-Aktivierungsschicht folgen. In mindestens einer Ausführungsform besteht ein Ausgangskopf aus drei Faltungsschichten (3 × 3, Schrittlänge = 1, Abstand = 1) mit ReLU-Aktivierungen mit 64, 32 bzw. n Kanälen. In mindestens einer Ausführungsform gibt es nach einer abschließenden Faltungsschicht keine Aktivierungsschicht. In mindestens einer Ausführungsform wird ein Codierer-Netzwerk unter Verwendung einer L2-Verlustfunktion trainiert, die ausgegebene Wahrscheinlichkeitstabellen mit Ground-Truth-Wahrscheinlichkeitstabellen vergleicht, wobei Ground-Truth-Wahrscheinlichkeitstabellen unter Verwendung von σ = 2 Pixeln zur Generierung von Spitzen generiert werden. In mindestens einer Ausführungsform ermöglicht die Verwendung stereoskopischer Bildpaare, dass durch diese Bilder geschätzte Stellungen fusioniert werden, oder eine Punktwolke könnte berechnet und die Stellung mit einem Verfahren wie der Procrustes-Analyse oder ICP bestimmt werden.
In mindestens einer Ausführungsform können Wahrscheinlichkeitstabellen 206 als Eingabe für eine Spitzen-Extraktionskomponente 208 oder einen Dienst bereitgestellt werden, die bzw. der in der Lage ist, einen Satz von Koordinaten in zwei Dimensionen zu bestimmen, der Positionen relevanter Robotermerkmale darstellt. In mindestens einer Ausführungsform werden Schlüsselpunktkoordinaten als gewichteter Durchschnitt von Werten in der Nähe von Schwellenwertspitzen in jeweiligen Wahrscheinlichkeitstabellen berechnet, nachdem zuerst die Gaußsche Glättung auf diese Wahrscheinlichkeitstabellen angewendet wurde, um Rauscheffekte zu reduzieren. In mindestens einer Ausführungsform ermöglicht dieser gewichtete Durchschnitt eine Subpixelgenauigkeit. In mindestens einer Ausführungsform können diese zweidimensionalen Koordinaten (oder Pixelstellen) als Eingabe für ein Stellungsbestimmungsmodul bereitgestellt werden, wie etwa ein Perspektive-n-Punkt(PnP)-Modul 214. In mindestens einer Ausführungsform kann dieses Stellungsbestimmungsmodul auch intrinsische Daten 210 der Kamera als Eingabe übernehmen, wie etwa Kalibrierungsinformationen für eine Kamera, die verwendet werden können, um Bildartefakte aufgrund von Objektivasymmetrien, Brennweite, Hauptpunkt oder anderen derartigen Faktoren zu berücksichtigen. In mindestens einer Ausführungsform kann dieses Stellungsbestimmungsmodul auch Information über die Vorwärtskinematik 212 für diesen Robotertyp als Eingabe empfangen, um mögliche Stellungen zu bestimmen. In mindestens einer Ausführungsform wird Kinematik verwendet, um einen Suchraum einzugrenzen, in dem aufgrund der physischen Konfiguration oder Einschränkungen dieses Robotertyps nur bestimmte Merkmalspositionen möglich sind. In mindestens einer Ausführungsform werden diese Informationen unter Verwendung eines PnP-Algorithmus analysiert, um eine bestimmte Kamera-zu-Roboter-Stellung auszugeben. In mindestens einer Ausführungsform wird Perspektive-n-Punkt verwendet, um Kameraextrinsiken wiederherzustellen, wobei eine gemeinsame Konfiguration dieses Robotermanipulators bekannt ist. In mindestens einer Ausführungsform können diese Stellungsinformationen verwendet werden, um einen relativen Abstand und eine relative Orientierung zwischen einer Kamera und einem Roboter zu bestimmen, da eine Basiskoordinate oder ein anderes Merkmal dieses Roboters in einem Kameraraum oder Kamerakoordinatensystem genau identifiziert werden kann.
In mindestens einer Ausführungsform wird ein neuronales Netz darauf trainiert, Positionen dieser Merkmale ableiten zu können, wie etwa durch Ableiten eines Satzes von Wahrscheinlichkeitstabellen. In mindestens einer Ausführungsform kann dieses neuronale Netz unter Verwendung eines Systems 300, wie es in 3 veranschaulicht ist, trainiert werden. In mindestens einer Ausführungsform kann eine Client-Vorrichtung 304, wie etwa ein Computer oder Server, verwendet werden, um einen Satz synthetischer Bilder eines Robotertyps zu generieren, der zum Trainieren eines neuronalen Netzes verwendet werden kann. In mindestens einer Ausführungsform kann ein Renderer (z. B. eine Spiel-Engine wie Unreal® Engine von Epic Games, Inc.) verwendet werden, um Ansichten eines Roboters in verschiedenen Stellungen zu rendern. In mindestens einer Ausführungsform kann eine Steuerschnittstelle 308, die etwa Python-Programmiersprache nutzen kann, es einem Benutzer ermöglichen, einen Renderer anzuweisen, Ansichten eines Roboters in bestimmten Stellungen zu rendern. In mindestens einer Ausführungsform kann diese Schnittstelle eine Anwendungsprogrammierschnittstelle (application programming interface - API) sein, über die Befehle übergeben werden können. In mindestens einer Ausführungsform kann eine Datenbank von Robotermodellen 302 Gitter, Modelle oder andere Daten beinhalten, die für unterschiedliche Robotertypen spezifisch sind, sodass der Renderer 306 eine genaue Darstellung eines bestimmten Robotertyps in einer bestimmten Stellung rendern kann. In mindestens einer Ausführungsform können, wenn ein neuronales Netz für einen bestimmten Robotertyp oder ein autonomes Objekt trainiert werden soll, ein entsprechendes Modell und kinematische Daten als Eingabe bereitgestellt werden, und die Steuerschnittstelle 308 kann unterschiedliche Stellungen für diesen Roboter festlegen. In mindestens einer Ausführungsform kann ein Renderer Darstellungen dieses Robotertyps in bestimmten Stellungen rendern, und Bilder können einschließlich dieser Darstellungen aufgenommen oder generiert werden. In mindestens einer Ausführungsform können diese synthetischen Bilder dann als Trainingsdaten für ein neuronales Netz dienen, da Bilder Darstellungen eines Robotertyps in bestimmten Stellungen beinhalten und entsprechende Stellungsdaten als Ground-Truth-Daten für das Training dienen können. In mindestens einer Ausführungsform können diese synthetischen Bilder und Stellungsdaten in einer Datenbank 310 zur späteren Verwendung beim Training eines neuronalen Netzes gespeichert werden.
In mindestens einer Ausführungsform können diese synthetischen Bilder und Stellungsdaten als Eingabe in ein Trainingsmodul 312 bereitgestellt werden. In mindestens einer Ausführungsform kann ein Basismodell 318 unter Verwendung dieser und beliebiger anderer Trainingsdaten 316 ausgewählt und trainiert werden, um ein oder mehrere trainierte Modelle 314 für maschinelles Lernen zu generieren, die zur Ableitung der Stellung eines Objekts verwendet werden können. In mindestens einer Ausführungsform wird jeder Roboter, für den ein Modell trainiert wird, einen entsprechenden Satz von Gewichtungen aufweisen, die in einem Modell-Repository 314 gespeichert werden können. In mindestens einer Ausführungsform können Trainingsdaten 316 die Spezifikation von Merkmalen beinhalten, die für Stellungsbestimmungen genutzt werden sollen, während in mindestens einer Ausführungsform diese Merkmale als Teil eines Robotermodells festgelegt sein können.
In mindestens einer Ausführungsform wurde ein synthetischer Roboter in einer einfachen virtuellen 3D-Szene in einem Renderer platziert, der durch eine virtuelle Kamera betrachtet wird. In mindestens einer Ausführungsform können verschiedene Randomisierungen angewendet werden, um beispielsweise Gelenkwinkel eines Roboters grob gemäß Gelenkgrenzen definieren zu lassen. In mindestens einer Ausführungsform kann eine Kamera frei in einer etwas abgeflachten halbkugelförmigen Hülle um einen Roboter positioniert werden, wie etwa mit einem Azimut im Bereich von -135° bis +135° (ohne eine Rückseite eines Roboters), einer Erhöhung von -10° bis 75° und einem Abstand von 75 cm bis 120 cm. In mindestens einer Ausführungsform kann eine optische Achse innerhalb eines kleinen Kegels randomisiert werden. In mindestens einer Ausführungsform können mehrere Szenenlichter frei positioniert und orientiert sein, während sowohl Intensität als auch Farbe randomisiert werden. In mindestens einer Ausführungsform kann ein Szenenhintergrund zur Verwendung aus einem geeigneten Datensatz ausgewählt werden. In mindestens einer Ausführungsform werden 3D-Objekte auch willkürlich in dieser Szene platziert, wobei ein willkürlicher Farbton auf ein Robotergitter zum Variationslernen angewendet wird.
In mindestens einer Ausführungsform kann ein Verfahren 400 zum Trainieren eines Modells, wie in 4 veranschaulicht, verwendet werden. In mindestens einer Ausführungsform werden ein Modell und kinematische Daten bei 402 für einen Robotertyp erhalten, für den ein Modell trainiert werden soll. In mindestens einer Ausführungsform kann ein Renderer bei 404 genutzt werden, um eine virtuelle Version eines Roboters unter Verwendung eines bereitgestellten Modells und bereitgestellter kinematischer Daten zu rendern. In mindestens einer Ausführungsform kann dieser Renderer eine Steuerschnittstelle bereitstellen, die bei 406 eine Stellung dieses virtuellen Roboters in verschiedenen Stellungen ermöglicht, wobei Bilder für bestimmte Stellungen dieses virtuellen Roboters aufgenommen oder generiert werden können. In mindestens einer Ausführungsform kann ein Satz synthetischer Bilder mit Stellungsdaten generiert werden, wobei jedes Bild einen Roboter in einer bestimmten Stellung darstellt. In mindestens einer Ausführungsform können diese synthetischen Bilder und Daten dann bei 410 als Trainingsdaten bereitgestellt werden, um verwendet zu werden, um ein neuronales Netz zu trainieren, um Merkmalspositionsdaten für einen bestimmten Robotertyp abzuleiten.
In mindestens einer Ausführungsform kann ein Prozess 500 zum Trainieren eines Models zur Ableitung der Merkmalsposition für eine Stellung, wie in 5A veranschaulicht, durchgeführt werden. In mindestens einer Ausführungsform können synthetische Bilder bei 502 erhalten werden, die einen Roboter in verschiedenen Stellungen veranschaulichen, wie etwa in Bezug auf 4 erörtert. In mindestens einer Ausführungsform können zumindest einige Trainingsbilder tatsächliche Kameraaufnahmen eines Roboters eines bestimmten Typs beinhalten. In mindestens einer Ausführungsform können diese synthetischen Bilder und entsprechende Stellungsdaten bei 504 als Eingabe in ein neuronales Netz zum Training bereitgestellt werden. In mindestens einer Ausführungsform kann ein Satz von Wahrscheinlichkeitstabellen durch dieses neuronale Netz bei 506 abgeleitet werden, wobei diese Wahrscheinlichkeitstabellen Stellen jeweiliger Merkmale eines Robotertyps angeben, für den dieses Netzwerk trainiert wird. In mindestens einer Ausführungsform können diese Wahrscheinlichkeitstabellen bei 508 mit Ground-Truth-Stellungsdaten verglichen werden, um einen oder mehrere Verlustwerte zu bestimmen. In mindestens einer Ausführungsform werden ein oder mehrere Netzwerkparameter bei 510 angepasst, um zu versuchen, diesen Verlust zu minimieren. Bei 512 kann eine Bestimmung vorgenommen werden, ob eine Endbedingung oder ein Endkriterium erfüllt wurde, wie etwa ob eine Höchstzahl von Trainingsdurchgängen erreicht oder ein Konvergenzkriterium erfüllt wurde. In mindestens einer Ausführungsform kann, wenn eine Endbedingung erfüllt wurde, dieses trainierte Modell dann bei 514 zur Inferenzierung bereitgestellt werden.
In mindestens einer Ausführungsform kann ein in 5B veranschaulichter Prozess 550 zur Inferenzzeit verwendet werden, um die Stellung eines autonomen Objekts zu bestimmen. In mindestens einer Ausführungsform wird ein Bild eines Roboters bei 552 empfangen und bei 554 als Eingabe in ein trainiertes Modell bereitgestellt. In mindestens einer Ausführungsform kann dieses Modell bei 554 einen Satz von Wahrscheinlichkeitstabellen oder andere Darstellungen von Merkmalsstellen in Eingabebilddaten ableiten. In mindestens einer Ausführungsform können Merkmalspunkte oder Koordinaten bei 558 aus diesen Wahrscheinlichkeitstabellen bestimmt werden, wie etwa durch Bestimmen von Spitzenstellen, und diese Koordinaten können bei 560 analysiert werden, um Stellungsdaten zu bestimmen, wie etwa Kamera-zu-Roboter-Stellungsdaten. In mindestens einer Ausführungsform kann ein solcher Prozess verwendet werden, um eine relative Stellung und Orientierung eines beliebigen autonomen oder teilautonomen Objekts, wie etwa eines Roboters oder Fahrzeugs, zu bestimmen.
In mindestens einer Ausführungsform wird ein roboterspezifisches tiefes neuronales Netz verwendet, um bestimmte Schlüsselpunkte in einem RGB-Bild zu schätzen. In mindestens einer Ausführungsform können extrinsische Eigenschaften der Kamera unter Verwendung von Perspektive-n-Point (PnP) geschätzt werden, die zumindest teilweise auf intrinsischen Eigenschaften der Kamera und einer bekannten Robotergelenkkonfiguration basieren. In mindestens einer Ausführungsform kann ein Netz vollständig an synthetischen Bildern trainiert werden, wobei auf Domänenrandomisierung zurückgegriffen wird, um eine Realitätslücke zu überbrücken. In mindestens einer Ausführungsform kann ein Werkzeug verwendet werden, um diese Bilder zu generieren, das das Skripting von Robotergelenksteuerungen sowie den Export von Metadaten über bestimmte dreidimensionale (3D) Stellen auf einem 3D-Gitter ermöglicht. In mindestens einer Ausführungsform kann eine tiefenbildbasierte Verfeinerung verwendet werden, die die Genauigkeit weiter verbessert, wie etwa auf eine Größenordnung von Millimetern. In mindestens einer Ausführungsform kann ein solches Werkzeug ermöglichen, eine Kamera-zu-Roboter-Kalibrierung aus einem Einzelbild durchzuführen, sodass ein Forscher oder ein anderer Benutzer eine Kamera einrichten und dann sofort Objekterkennung oder -messungen aus dem Bildraum für die reale Robotersteuerung in einer aufgabenunabhängigen Weise verwenden kann, ohne einen separaten Offline-Kalibrierungsschritt. Wenn sich eine Kamera in mindestens einer Ausführungsform danach aus irgendeinem Grund bewegt, wie etwa weil sie versehentlich gestoßen wurde, bestünde keine Notwendigkeit, die Kalibrierung zu wiederholen, da ein Online-Kalibrierungsprozess solche Störungen automatisch behandeln würde.
In mindestens einer Ausführungsform werden Stellungsinformationen verwendet, um im Kameraraum vorgenommene Messungen in einen Aufgabenraum einer autonomen Vorrichtung zu transformieren. In mindestens einer Ausführungsform ermöglicht diese Transformation dieser autonomen Vorrichtung, in unstrukturierten, dynamischen Umgebungen verlässlich zu arbeiten und Aufgaben wie das Greifen und Manipulieren von Objekten, die Mensch-Roboter-Interaktion sowie die Kollisionserkennung und -vermeidung durchzuführen. In mindestens einer Ausführungsform erfordert ein solcher Ansatz nicht die Verwendung von ARTags, AprilTags oder anderen solchen Bezugsmarken, sondern nutzt das Erscheinungsbild einer Vorrichtung selbst. In mindestens einer Ausführungsform kann ein System eine Kamerastellungsschätzung aus einem Einzelbild durchführen. In mindestens einer Ausführungsform kann ein solches System tiefe Roboter-zu-Kamera-Extrinsik für gelenkige Manipulatoren verwenden. In mindestens einer Ausführungsform ist ein roboterspezifisches tiefes neuronales Netz darauf trainiert, vorgegebene Schlüsselpunkte in einem Einzelbild, wie etwa einem RGB-Bild, oder einem Roboter zu schätzen. In mindestens einer Ausführungsform können diese Schlüsselpunkte mit intrinsischen Eigenschaften der Kamera und der Robotergelenkkonfiguration kombiniert werden, um extrinsische Eigenschaften der Kamera zu schätzen, wie etwa durch Verwendung von PnP. In mindestens einer Ausführungsform wird dieses Netz vollständig an synthetischen Bildern trainiert, wobei Domänenrandomisierung genutzt wird.
In mindestens einer Ausführungsform werden drei Koordinaten-Frames betrachtet, einschließlich Frames eines Roboters, einer Kamera und eines aufgenommenen Bildes. In mindestens einer Ausführungsform kann eine extern montierte Kamera n Schlüsselpunkte P_i ∈ ℝ³ an verschiedenen Robotergliedern beobachten. In mindestens einer Ausführungsform können diese Schlüsselpunkte als k_i ∈ ℝ², i = 1...n auf ein Bild projiziert werden. In mindestens einer Ausführungsform können sich diese Projektionen innerhalb eines Kamerakegelstumpfs befinden, während andere außerhalb liegen können. In mindestens einer Ausführungsform können Projektionen innerhalb dieses Kegelstumpfs ungeachtet einer Okklusion als sichtbar angesehen werden. In mindestens einer Ausführungsform können intrinsische Eigenschaften, die sich auf eine Kamera und Bild-Frames beziehen, als bekannt angesehen werden.
TRAINING UND ENTWICKLUNG VON NEURONALEN NETZEN
Immer mehr Branchen und Anwendungen nutzen die Vorteile des maschinellen Lernens. In mindestens einer Ausführungsform wurden auf Prozessoren entwickelte tiefe neuronale Netze (deep neural network - DNN) für verschiedene Anwendungsfälle verwendet, von selbstfahrenden Autos bis hin zur schnelleren Medikamentenentwicklung, von der automatischen Bildanalyse bis hin zu Sicherheitssystemen für intelligente Echtzeit-Sprachübersetzung in Video-Chat-Anwendungen. In mindestens einer Ausführungsform bezieht sich Tiefes Lernen (Deep Learning) auf eine Technik, die einen neuronalen Lernprozess eines menschlichen Gehirns modelliert, kontinuierlich lernt, kontinuierlich intelligenter wird und im Laufe der Zeit immer schneller genauere Ergebnisse liefert. Ein Kind wird zunächst von einem Erwachsenen gelehrt, verschiedene Formen richtig zu identifizieren und zu klassifizieren, und kann schließlich ohne Anleitung Formen erkennen. In ähnlicher Weise müsste in mindestens einer Ausführungsform ein Deep-Learning- oder neuronales Lernsystem, das ausgelegt ist, um eine ähnliche Aufgabe zu bewältigen, trainiert werden, damit es intelligenter und effizienter bei der Identifizierung von grundlegenden Objekten, verdeckten Objekten usw. wird und gleichzeitig den Objekten Kontext zuweist.
In mindestens einer Ausführungsform betrachten Neuronen in einem menschlichen Gehirn verschiedene empfangene Eingaben, werden jeder dieser Eingaben Wichtigkeitsstufen zugeordnet und wird die Ausgabe an andere Neuronen weitergegeben, um darauf zu reagieren. Ein künstliches Neuron oder Perzeptron ist ein grundlegendstes Modell eines neuronalen Netzes. In mindestens einer Ausführungsform kann ein Perzeptron eine oder mehrere Eingaben empfangen, die verschiedene Merkmale eines Objekts darstellen, für das ein Perzeptron trainiert wird, um es zu erkennen und zu klassifizieren, und jedem dieser Merkmale wird basierend auf der Wichtigkeit dieses Merkmals beim Definieren einer Form eines Objekts eine gewisse Gewichtung zugewiesen.
Ein Modell eines tiefen neuronalen Netzes (DNN) beinhaltet mehrere Schichten vieler verbundener Perzeptronen (z. B. Knoten), die mit enormen Mengen an Eingabedaten trainiert werden können, um komplexe Probleme mit hoher Genauigkeit schnell zu lösen. In einem Beispiel zerlegt eine erste Schicht eines DNN-Modells ein Eingabebild eines Automobils in verschiedene Abschnitte und sucht nach Grundmustern wie Linien und Winkeln. Eine zweite Schicht stellt Linien zusammen, um nach Mustern auf höherer Ebene, wie etwa Rädern, Windschutzscheiben und Spiegeln, zu suchen. Eine nächste Schicht identifiziert einen Fahrzeugtyp und einige letzte Schichten generieren eine Beschriftung für das Eingabebild, die das Modell einer bestimmten Automobilmarke identifiziert. Sobald ein DNN trainiert ist, kann dieses DNN eingesetzt und verwendet werden, um Objekte oder Muster in einem als Inferenz bekannten Prozess zu identifizieren und zu klassifizieren. Beispiele für Inferenz (ein Prozess, durch den ein DNN nützliche Informationen aus einer gegebenen Eingabe extrahiert) beinhalten das Identifizieren handschriftlicher Zahlen auf Schecks, die in Geldautomaten eingezahlt wurden, das Identifizieren von Bildern von Freunden auf Fotos, das Bereitstellen von Filmempfehlungen, das Identifizieren und Klassifizieren unterschiedlicher Typen von Autos, Fußgängern und Straßengefahren in fahrerlosen Autos oder die Übersetzung von menschlicher Sprache nahezu in Echtzeit.
Während des Trainings fließen in einer Vorwärtspropagierungsphase Daten durch das DNN, bis eine Vorhersage erzeugt wird, die eine Beschriftung, die der Eingabe entspricht, angibt. Wenn das neuronale Netz die Eingabe nicht korrekt beschriftet, werden Fehler zwischen der korrekten Beschriftung und der vorhergesagten Beschriftung analysiert und werden die Gewichtungen für jedes Merkmal während einer Rückwärtspropagierungsphase angepasst, bis ein DNN die Eingabe und andere Eingaben in einem Trainingsdatensatz korrekt beschriftet. Das Training komplexer neuronaler Netze erfordert enorme Mengen an paralleler Rechenleistung, einschließlich Gleitkommamultiplikationen und -additionen, die unterstützt werden. Inferenzieren ist weniger rechenintensiv als Trainieren, da es sich um einen latenzempfindlichen Prozess handelt, bei dem ein trainiertes neuronales Netz auf neue Eingaben angewendet wird, die es noch nie zuvor gesehen hat, um Bilder zu klassifizieren, Sprache zu übersetzen und neue Informationen abzuleiten.
Neuronale Netze sind stark auf mathematische Matrixoperationen angewiesen, und komplexe mehrschichtige Netze erfordern enorme Mengen an Gleitkommaleistung und Bandbreite sowohl für Effizienz als auch Geschwindigkeit. Mit Tausenden von Verarbeitungskernen, die für mathematische Matrixoperationen optimiert sind und eine Leistung von zehn bis Hunderten von TFLOPS bieten, kann eine Rechenplattform die für auf tiefen neuronalen Netzen basierte künstliche Intelligenz und Anwendung für maschinelles Lernen erforderliche Leistung liefern.
6 veranschaulicht Komponenten eines beispielhaften Systems 600, das verwendet werden kann, um maschinelles Lernen zu trainieren und zu nutzen, in mindestens einer Ausführungsform. Wie erörtert werden wird, können verschiedene Komponenten durch verschiedene Kombinationen von Rechenvorrichtungen und Ressourcen oder ein einzelnes Rechensystem bereitgestellt werden, das von einer einzelnen Einheit oder mehreren Einheiten gesteuert werden kann. Außerdem können Aspekte durch unterschiedliche Einheiten ausgelöst, eingeleitet oder angefordert werden. In mindestens einer Ausführungsform könnte das Training eines neuronalen Netzes durch einen Anbieter, der einer Anbieterumgebung 606 zugeordnet ist, angewiesen werden, während in mindestens einer Ausführungsform das Training durch einen Kunden oder einen anderen Benutzer angefordert werden könnte, der über eine Client-Vorrichtung 602 oder eine andere derartige Ressource Zugriff auf eine Anbieterumgebung hat. In mindestens einer Ausführungsform können Trainingsdaten (oder durch ein trainiertes neuronales Netz zu analysierende Daten) durch einen Anbieter, einen Benutzer oder einen Drittanbieter 624 von Inhalten bereitgestellt werden. In mindestens einer Ausführungsform kann die Client-Vorrichtung 602 ein Fahrzeug oder Objekt sein, das zum Beispiel im Auftrag eines Benutzers zu navigieren ist, das Anfragen übermitteln und/oder Anweisungen empfangen kann, die die Navigation einer Vorrichtung unterstützen.
In mindestens einer Ausführungsform können Anfragen über mindestens ein Netzwerk 604 übermittelt werden, um an einer Anbieterumgebung 606 empfangen zu werden. In mindestens einer Ausführungsform kann eine Client-Vorrichtung eine beliebige geeignete elektronische und/oder Rechenvorrichtung sein, die es einem Benutzer ermöglicht, solche Anfragen zu generieren und zu senden, die Desktop-Computer, Notebook-Computer, Computerserver, Smartphones, Tablet-Computer, Spielkonsolen (tragbar oder anderweitig), Computerprozessoren, Rechenlogik und Set-Top-Boxen beinhalten können. Das/die Netzwerk(e) 604 kann/können ein beliebiges geeignetes Netzwerk zum Übertragen einer Anfrage oder anderer solcher Daten beinhalten, das das Internet, ein Intranet, ein Ethernet, ein Mobilfunknetzwerk, ein lokales Netzwerk (LAN), ein Netzwerk mit direkten drahtlosen Verbindungen zwischen Peers und so weiter beinhalten kann.
In mindestens einer Ausführungsform können Anfragen an einer Schnittstellenschicht 608 empfangen werden, die in diesem Beispiel Daten an einen Trainings- und Inferenzmanager 610 weiterleiten kann. Dieser Manager kann ein System oder ein Dienst einschließlich Hardware und Software sein, um Anfragen oder einen Dienst, die Daten oder Inhalten entsprechen, verwalten. In mindestens einer Ausführungsform kann dieser Manager eine Anfrage zum Trainieren eines neuronalen Netzes empfangen und Daten für eine Anfrage an einen Trainingsmanager 612 bereitstellen. In mindestens einer Ausführungsform kann der Trainingsmanager 612 ein geeignetes Modell oder neuronales Netz, das verwendet werden soll, auswählen, wenn es nicht durch die Anfrage festgelegt ist, und kann ein Modell unter Verwendung relevanter Trainingsdaten trainieren. In mindestens einer Ausführungsform können Trainingsdaten ein Batch von Daten sein, die in einem Trainingsdaten-Repository 614 gespeichert sind, von der Client-Vorrichtung 602 empfangen oder von einem Drittanbieter 624 erhalten werden. In mindestens einer Ausführungsform kann der Trainingsmanager 612 für Trainingsdaten verantwortlich sein, wie etwa durch Verwendung eines LARC-basierten Ansatzes, wie hierin erörtert. Ein neuronales Netz kann ein beliebiges geeignetes Netz sein, wie etwa ein rekurrentes neuronales Netz (recurrent neural network - RNN) oder ein neuronales Faltungsnetz (convolutional neural network - CNN). Sobald ein Netz trainiert und erfolgreich bewertet wurde, kann ein trainiertes Netz beispielsweise in einem Modell-Repository 616 gespeichert werden, das unterschiedliche Modelle oder Netze für Benutzer, Anwendungen oder Dienste usw. speichern kann. In mindestens einer Ausführungsform können mehrere Modelle für eine einzelne Anwendung oder Einheit vorhanden sein, die basierend auf einer Reihe unterschiedlicher Faktoren genutzt werden können.
In mindestens einer Ausführungsform kann zu einem nachfolgenden Zeitpunkt eine Anfrage von der Client-Vorrichtung 602 (oder einer anderen derartigen Vorrichtung) nach Inhalten (z. B. Pfadbestimmungen) oder Daten empfangen werden, die zumindest teilweise durch ein trainiertes neuronales Netz bestimmt oder beeinflusst werden. Diese Anfrage kann beispielsweise Eingabedaten beinhalten, die mit einem neuronalen Netz verarbeitet werden sollen, um eine oder mehrere Inferenzen oder andere Ausgabewerte, Klassifikationen oder Vorhersagen zu erhalten. In mindestens einer Ausführungsform können Eingabedaten an der Schnittstellenschicht 608 empfangen und an das Inferenzmodul 618 gerichtet werden, obwohl auch ein anderes System oder ein anderer Dienst verwendet werden kann. In mindestens einer Ausführungsform kann das Inferenzmodul 618 ein geeignetes trainiertes Netz, wie etwa ein trainiertes tiefes neuronales Netz (DNN), wie hierin erörtert, aus dem Modell-Repository 616 erhalten, wenn es nicht bereits lokal in das Inferenzmodul 618 gespeichert ist. Das Inferenzmodul 618 kann Daten als Eingabe in ein trainiertes Netz bereitstellen, das dann als Ausgabe eine oder mehrere Inferenzen generieren kann. Dies kann beispielsweise eine Klassifikation einer Instanz von Eingabedaten beinhalten. In mindestens einer Ausführungsform können Inferenzen dann an die Client-Vorrichtung 602 zur Anzeige für einen Benutzer oder zu anderer Kommunikation mit diesem übertragen werden. In mindestens einer Ausführungsform können Kontextdaten für einen Benutzer auch in einem Benutzerkontextdaten-Repository 622 gespeichert sein, das Daten über einen Benutzer beinhalten kann, die als Eingabe in ein Netz beim Generieren von Inferenzen oder Bestimmen von Daten zur Rückgabe an einen Benutzer nach dem Erhalten von Instanzen nützlich sein können. In mindestens einer Ausführungsform können relevante Daten, die mindestens einige der Eingabe- oder Inferenzdaten beinhalten können, auch in einer lokalen Datenbank 620 zum Verarbeiten zukünftiger Anfragen gespeichert sein. In mindestens einer Ausführungsform kann ein Benutzer Konto- oder andere Informationen verwenden, um auf Ressourcen oder Funktionalität einer Anbieterumgebung zuzugreifen. In mindestens einer Ausführungsform können, falls zulässig und verfügbar, auch Benutzerdaten gesammelt und verwendet werden, um Modelle weiter zu trainieren, um genauere Inferenzen für zukünftige Anfragen bereitzustellen. In mindestens einer Ausführungsform können Anfragen über eine Benutzerschnittstelle an einer auf der Client-Vorrichtung 602 ausgeführten Anwendung 626 für maschinelles Lernen empfangen und Ergebnisse über dieselbe Schnittstelle angezeigt werden. Eine Client-Vorrichtung kann Ressourcen, wie etwa einen Prozessor 628 und einen Speicher 630, zum Generieren einer Anfrage und zum Verarbeiten von Ergebnissen oder einer Antwort sowie mindestens ein Datenspeicherelement 632 zum Speichern von Daten für die Anwendung 626 für maschinelles Lernen beinhalten.
In mindestens einer Ausführungsform ist ein Prozessor 628 (oder ein Prozessor des Trainingsmoduls 612 oder des Inferenzmoduls 618) eine zentrale Verarbeitungseinheit (CPU). Wie erwähnt, können Ressourcen in solchen Umgebungen jedoch GPUs nutzen, um Daten für mindestens bestimmte Arten von Anfragen zu verarbeiten. Mit Tausenden von Kernen sind GPUs ausgelegt, um erhebliche parallele Arbeitslasten zu bewältigen und sind daher beim Deep Learning zum Trainieren neuronaler Netze und zum Generieren von Vorhersagen nun weit verbreitet. Während die Verwendung von GPUs für Offline-Builds ein schnelleres Training größerer und komplexerer Modelle ermöglicht hat, impliziert das Generieren von Vorhersagen offline, dass entweder Eingabemerkmale zu Anfrage/Zeit nicht verwendet werden können oder Vorhersagen für alle Permutationen von Merkmalen generiert und in einer Lookup-Tabelle gespeichert sein müssen, um Echtzeit-Anfragen zu bedienen. Wenn ein Deep-Learning-Framework einen CPU-Modus unterstützt und ein Modell klein und einfach genug ist, um einen Feed-Forward auf einer CPU mit einer angemessenen Latenz durchzuführen, könnte ein Dienst auf einer CPU-Instanz ein Modell hosten. In diesem Fall kann das Training offline auf einer GPU und die Inferenz in Echtzeit auf einer CPU vorgenommen werden. Wenn ein CPU-Ansatz nicht praktikabel ist, kann ein Dienst auf einer GPU-Instanz ausgeführt werden. Da GPUs jedoch andere Leistungs- und Kosteneigenschaften als CPUs aufweisen, kann das Ausführen eines Dienstes, der einen Laufzeitalgorithmus auf eine GPU auslagert, jedoch erfordern, dass dieser anders als ein CPU-basierter Dienst entworfen wird.
7 veranschaulicht ein beispielhaftes System 700, das verwendet werden kann, um Daten zu klassifizieren oder Inferenzen zu generieren, in mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann sowohl überwachtes als auch unüberwachtes Training in mindestens einer hierin erörterten Ausführungsform verwendet werden. In mindestens einer Ausführungsform wird ein Satz von Trainingsdaten 702 (z. B. klassifizierte oder beschriftete Daten) als Eingabe bereitgestellt, um als Trainingsdaten zu fungieren. In mindestens einer Ausführungsform können Trainingsdaten Instanzen mindestens eines Objekttyps beinhalten, für den ein neuronales Netz trainiert werden soll, sowie Informationen, die diesen Objekttyp identifizieren. In mindestens einer Ausführungsform können die Trainingsdaten einen Satz von Bildern umfassen, die jeweils eine Darstellung eines Objekttyps beinhalten, wobei jedes Bild außerdem eine Beschriftung, Metadaten, eine Klassifikation oder ein anderes Informationselement beinhaltet, die einen Objekttyp, der in einem jeweiligen Bild dargestellt ist, identifizieren, oder diesen zugeordnet ist. Als Trainingsdaten können auch verschiedene andere Arten von Daten verwendet werden, die Textdaten, Audiodaten, Videodaten usw. beinhalten können.In mindestens einer Ausführungsform werden Trainingsdaten 702 als Trainingseingabe in einen Trainingsmanager 704 bereitgestellt. In mindestens einer Ausführungsform kann der Trainingsmanager 704 ein System oder ein Dienst sein, das bzw. der Hardware und Software beinhaltet, wie etwa eine oder mehrere Rechenvorrichtungen, die eine Trainingsanwendung ausführen, um ein neuronales Netz (oder ein anderes Modell oder einen anderen Algorithmus usw.) zu trainieren. In mindestens einer Ausführungsform empfängt der Trainingsmanager 704 eine Anweisung oder Anfrage, die einen für das Training zu verwendenden Modelltyp angibt. In mindestens einer Ausführungsform kann das Modell ein beliebiges geeignetes statistisches Modell, Netz oder ein beliebiger geeigneter Algorithmus sein, das bzw. der für derartige Zwecke nützlich ist, wie u. a. ein künstliches neuronales Netz, ein Deep-Learning-Algorithmus, ein Learning-Klassifikator, ein Bayes-Netzwerk und dergleichen. In mindestens einer Ausführungsform kann der Trainingsmanager 704 ein Anfangsmodell oder ein anderes untrainiertes Modell aus einem geeigneten Repository 706 auswählen und Trainingsdaten 702 nutzen, um ein Modell zu trainieren, wodurch ein trainiertes Modell 708 (z. B. trainiertes tiefes neuronales Netz) generiert wird, das verwendet werden kann, um ähnliche Datentypen zu klassifizieren oder andere derartige Inferenzen zu generieren. In mindestens einer Ausführungsform, bei der keine Trainingsdaten verwendet werden, kann dennoch ein geeignetes Anfangsmodell für das Training an Eingabedaten pro Trainingsmanager 704 ausgewählt werden.
In mindestens einer Ausführungsform kann ein Modell auf viele unterschiedliche Arten trainiert werden, was teilweise von einem ausgewählten Modelltyp abhängen kann. In mindestens einer Ausführungsform kann einem Algorithmus für maschinelles Lernen ein Satz von Trainingsdaten bereitgestellt werden, wobei ein Modell ein Modellartefakt ist, das durch einen Trainingsprozess erzeugt wird. In mindestens einer Ausführungsform enthält jede Instanz von Trainingsdaten eine richtige Antwort (z. B. eine Klassifizierung), die als Ziel oder Zielattribut bezeichnet werden kann. In mindestens einer Ausführungsform findet ein Lernalgorithmus Muster in Trainingsdaten, die Eingabedatenattribute auf ein Ziel abbilden, eine vorherzusagende Antwort, und ein Modell für maschinelles Lernen, das diese Muster erfasst, wird ausgegeben. In mindestens einer Ausführungsform kann dann ein Modell für maschinelles Lernen verwendet werden, um Vorhersagen über neue Daten zu erhalten, für die kein Ziel festgelegt ist.
In mindestens einer Ausführungsform kann ein Trainingsmanager 704 aus einem Satz von Modellen für maschinelles Lernen auswählen, einschließlich binärer Klassifikation, Mehrklassenklassifikation und Regressionsmodellen. In mindestens einer Ausführungsform kann ein zu verwendender Modelltyp mindestens teilweise von einem vorherzusagenden Zieltyp abhängen. In mindestens einer Ausführungsform sagen Modelle für maschinelles Lernen für binäre Klassifikationsprobleme ein binäres Ergebnis vorher, wie etwa eine von zwei möglichen Klassen. In mindestens einer Ausführungsform kann ein Lernalgorithmus, wie etwa logistische Regression, verwendet werden, um binäre Klassifikationsmodelle zu trainieren. In mindestens einer Ausführungsform ermöglichen Modelle für maschinelles Lernen für mehrklassige Klassifikationsprobleme die Generierung von Vorhersagen für mehrere Klassen, wie etwa um eines von mehr als zwei Ergebnissen vorherzusagen. Multinominale logistische Regression kann zum Trainieren von Mehrklassenmodellen nützlich sein. Modelle für maschinelles Lernen für Regressionsprobleme sagen einen numerischen Wert vorher. Lineare Regression kann zum Trainieren von Regressionsmodellen nützlich sein.
In mindestens einer Ausführungsform muss der Trainingsmanager, um ein Modell für maschinelles Lernen gemäß einer Ausführungsform zu trainieren, eine Eingabetrainingsdatenquelle sowie andere Informationen, wie etwa den Namen eines Datenattributs, das ein vorherzusagendes Ziel enthält, erforderliche Datenumwandlungsanweisungen und Trainingsparameter, bestimmen, um den Lernalgorithmus zu steuern. In mindestens einer Ausführungsform kann während des Trainingsprozesses ein Trainingsmanager 704 automatisch den geeigneten Lernalgorithmus auf Grundlage eines in der Trainingsdatenquelle festgelegten Zieltyps auswählen. In mindestens einer Ausführungsform können Algorithmen für maschinelles Lernen Parameter übernehmen, die verwendet werden, um bestimmte Eigenschaften eines Trainingsprozesses und eines resultierenden Modells für maschinelles Lernen zu steuern. Diese werden in dieser Schrift als Trainingsparameter bezeichnet. In mindestens einer Ausführungsform kann der Trainingsmanager, wenn keine Trainingsparameter festgelegt sind, Standardwerte nutzen, von denen bekannt ist, dass sie für einen großen Bereich von Aufgaben des maschinellen Lernens gut funktionieren. Beispiele für Trainingsparameter, für die Werte festgelegt sein können, beinhalten eine maximale Modellgröße, eine maximale Anzahl von Durchgängen über Trainingsdaten, einen Mischtyp, einen Regularisierungstyp, eine Lernrate und einen Regularisierungsbetrag. Es können Standardeinstellungen mit Optionen zum Anpassen der Werte zur Feinabstimmung der Leistung festgelegt sein.
In mindestens einer Ausführungsform ist die maximale Modellgröße eine Gesamtgröße, in Einheiten von Bytes, von Mustern, die während des Trainierens des Modells erzeugt werden. In mindestens einer Ausführungsform kann ein Modell standardmäßig mit einer festgelegten Größe erstellt werden, wie etwa ein Modell von 100 MB. Wenn ein Trainingsmanager nicht genügend Muster bestimmen kann, um eine Modellgröße auszufüllen, kann ein kleineres Modell erstellt werden. Wenn ein Trainingsmanager mehr Muster findet, als in eine festgelegte Größe passen, kann eine maximale Grenze durch Beschneiden der Muster, die eine Qualität eines erlernten Modells am wenigsten beeinträchtigen, erzwungen werden. Die Auswahl einer Modellgröße ermöglicht eine Steuerung eines Kompromisses zwischen einer prädiktiven Qualität eines Modells und den Nutzungskosten. In mindestens einer Ausführungsform können kleinere Modelle dazu führen, dass ein Trainingsmanager viele Muster entfernt, um innerhalb einer maximalen Größenbeschränkung zu passen, was sich auf die Qualität der Vorhersagen auswirkt. In mindestens einer Ausführungsform können größere Modelle mehr kosten, um Echtzeitvorhersagen abzufragen. In mindestens einer Ausführungsform führen größere Eingabedatensätze nicht notwendigerweise zu größeren Modellen, da Modelle Muster und keine Eingabedaten speichern. In mindestens einer Ausführungsform wird ein resultierendes Modell klein sein, wenn die Muster wenig und einfach sind. Bei Eingabedaten, die eine große Anzahl von Rohattributen (Eingabespalten) oder abgeleiteten Merkmalen (Ausgaben von Datentransformationen) aufweisen, werden wahrscheinlich mehr Muster während des Trainingsprozesses gefunden und gespeichert.
In mindestens einer Ausführungsform kann der Trainingsmanager 704 mehrere Durchgänge oder Iterationen über die Trainingsdaten vornehmen, um zu versuchen, Muster zu entdecken. In mindestens einer Ausführungsform kann es eine Standardanzahl von Durchgängen geben, wie etwa zehn Durchgänge, während in mindestens einer Ausführungsform eine Anzahl von Durchgängen bis zu einem Maximum festgelegt werden kann, wie etwa bis zu einhundert Durchgänge. In mindestens einer Ausführungsform kann es keinen maximalen Satz geben, oder es kann ein Konvergenzkriterium oder einen anderen Faktorensatz geben, das bzw. der ein Ende des Trainingsprozesses auslöst. In mindestens einer Ausführungsform kann der Trainingsmanager 704 eine Qualität von Mustern (wie etwa für Modellkonvergenz) während des Trainings überwachen und kann das Training automatisch stoppen, wenn es keine Datenpunkte oder Muster mehr zu entdecken gibt. In mindestens einer Ausführungsform erfordern Datensätze mit nur wenigen Beobachtungen möglicherweise mehr Durchgänge über die Daten, um eine ausreichend hohe Modellqualität zu erzielen. Größere Datensätze können viele ähnliche Datenpunkte enthalten, was eine Notwendigkeit einer großen Anzahl von Durchgängen reduzieren kann. Die potentielle Auswirkung der Auswahl von mehreren Datendurchgängen über die Daten besteht darin, dass das Modelltraining länger dauern und in Bezug auf Ressourcen und Systemauslastung mehr kosten kann.
In mindestens einer Ausführungsform werden die Trainingsdaten vor dem Trainieren oder zwischen den Trainingsdurchgängen gemischt. In mindestens einer Ausführungsform ist das Mischen ein zufälliges oder pseudozufälliges Mischen, um eine wirklich zufällige Reihenfolge zu generieren, wenngleich es einige Einschränkungen geben kann, um sicherzustellen, dass es keine Gruppierung bestimmter Datentypen gibt, oder die gemischten Daten können neu gemischt werden, wenn eine derartige Gruppierung vorhanden ist usw. In mindestens einer Ausführungsform ändert das Mischen eine Reihenfolge oder Anordnung, in der Daten für das Training genutzt werden, sodass der Trainingsalgorithmus nicht mit Gruppierungen ähnlicher Datentypen oder einem einzelnen Datentyp für zu viele Beobachtungen hintereinander konfrontiert wird. In mindestens einer Ausführungsform kann ein Modell trainiert werden, um ein Objekt vorherzusagen. In mindestens einer Ausführungsform können Daten vor dem Hochladen nach Objekttyp sortiert werden. In mindestens einer Ausführungsform kann ein Algorithmus dann Daten alphabetisch nach Objekttyp verarbeiten, wobei zunächst nur Daten für einen bestimmten Objekttyp angetroffen werden. In mindestens einer Ausführungsform beginnt ein Modell, Muster für diesen Objekttyp zu lernen. In mindestens einer Ausführungsform trifft ein Modell dann nur auf Daten für einen zweiten Objekttyp und versucht, ein Modell an diesen Objekttyp anzupassen, wodurch Muster, die zu diesem ersten Objekttyp passen, herabgestuft werden können. Dieser plötzliche Wechsel zwischen Objekttypen kann ein Modell erzeugen, das nicht lernt, wie Objekttypen genau vorherzusagen sind. In mindestens einer Ausführungsform kann das Mischen in mindestens einer Ausführungsform durchgeführt werden, bevor der Trainingsdatensatz in Trainings- und Bewertungsteilsätze aufgeteilt wird, sodass eine relativ gleichmäßige Verteilung von Datentypen für beide Phasen genutzt wird. In mindestens einer Ausführungsform kann der Trainingsmanager 704 die Daten automatisch unter Verwendung von beispielsweise einer pseudozufälligen Mischtechnik mischen.
In mindestens einer Ausführungsform kann beim Erzeugen eines Modells für maschinelles Lernen der Trainingsmanager 704 in mindestens einer Ausführungsform einem Benutzer ermöglichen, Einstellungen festzulegen oder benutzerdefinierte Optionen anzuwenden. In mindestens einer Ausführungsform kann ein Benutzer eine oder mehrere Bewertungseinstellungen festlegen, die einen Teil der Eingabedaten angeben, der zum Bewerten der Vorhersagequalität des Modells für maschinelles Lernen reserviert werden soll. In mindestens einer Ausführungsform kann der Benutzer eine Richtlinie festlegen, die angibt, welche Attribute und Attributtransformationen für das Modelltraining verfügbar sind. In mindestens einer Ausführungsform kann der Benutzer außerdem verschiedene Trainingsparameter festlegen, die bestimmte Eigenschaften eines Trainingsprozesses und eines resultierenden Modells steuern.
In mindestens einer Ausführungsform kann das trainierte Modell 708, sobald der Trainingsmanager bestimmt hat, dass das Trainieren des Modells abgeschlossen ist, wie etwa durch Verwenden mindestens eines in dieser Schrift erörterten Endkriteriums, zur Verwendung durch einen Klassifikator 714 beim Klassifizieren von Validierungsdaten 712 (oder anderweitigem Generieren von Inferenzen dafür) bereitgestellt werden. In mindestens einer Ausführungsform involviert dies einen logischen Übergang zwischen einem Trainingsmodus für ein Modell und einem Inferenzmodus für ein Modell. In mindestens einer Ausführungsform wird das trainierte Modell 708 jedoch zuerst an einen Bewerter 710 übergeben, der eine Anwendung, einen Prozess oder einen Dienst beinhalten kann, die bzw. der auf mindestens einer Rechenressource (z. B. einer CPU oder GPU mindestens eines Servers) zum Bewerten einer Qualität (oder eines anderen derartigen Aspekts) des trainierten Modells ausgeführt wird. In mindestens einer Ausführungsform wird ein Modell ausgewertet, um zu bestimmen, ob dieses Modell zumindest ein minimal akzeptables oder Schwellenleistungsniveau beim Vorhersagen eines Ziels auf neuen und zukünftigen Daten bereitstellt. Wenn nicht, kann der Trainingsmanager 704 dieses Modell weiterhin trainieren. In mindestens einer Ausführungsform kann es, da zukünftige Dateninstanzen oft unbekannte Zielwerte aufweisen, wünschenswert sein, eine Genauigkeitsmetrik des maschinellen Lernens an Daten zu überprüfen, für die die Zielantwort bekannt ist, und diese Beurteilung als Proxy für die Vorhersagegenauigkeit an zukünftigen Daten zu verwenden.
In mindestens einer Ausführungsform wird ein Modell unter Verwendung eines Teilsatzes der Trainingsdaten 702, der für das Training bereitgestellt wurde, bewertet. Dieser Teilsatz kann unter Verwendung eines Misch- und Aufteilansatzes, wie vorstehend erörtert, bestimmt werden. In mindestens einer Ausführungsform wird dieser Bewertungsdaten-Teilsatz mit einem Ziel beschriftet und kann somit als Quelle der Ground-Truth für die Bewertung dienen. Das Bewerten der Vorhersagegenauigkeit eines Modells für maschinelles Lernen mit denselben Daten, die zum Trainieren verwendet wurden, ist nicht sinnvoll, da positive Bewertungen für Modelle generiert werden könnten, die sich an die Trainingsdaten erinnern, anstatt aus diesen zu generalisieren. In mindestens einer Ausführungsform wird, sobald das Training abgeschlossen ist, der Bewertungsdaten-Teilsatz unter Verwendung des trainierten Modells 708 verarbeitet und kann der Bewerter 710 kann die Genauigkeit dieses Modells bestimmen, indem er die Ground-Truth-Daten mit der entsprechenden Ausgabe (oder den Vorhersagen/Beobachtungen) dieses Modells vergleicht. In mindestens einer Ausführungsform kann der Bewerter 710 in mindestens einer Ausführungsform eine Zusammenfassung oder Leistungsmetrik bereitstellen, die angibt, wie gut die vorhergesagten und tatsächlichen Werte übereinstimmen. In mindestens einer Ausführungsform kann der Trainingsmanager 704, wenn das trainierte Modell nicht mindestens ein Mindestleistungskriterium oder einen anderen derartigen Genauigkeitsschwellenwert erfüllt, angewiesen werden, weiteres Training durchzuführen oder in einigen Fällen zu versuchen, ein neues oder anderes Modell zu trainieren. In mindestens einer Ausführungsform kann, wenn das trainierte Modell 708 die relevanten Kriterien erfüllt, ein trainiertes Modell dann zur Verwendung durch den Klassifikator 714 bereitgestellt werden.
In mindestens einer Ausführungsform kann es beim Erzeugen und Trainieren eines Modells für maschinelles Lernen in mindestens einer Ausführungsformen wünschenswert sein, Modelleinstellungen oder Trainingsparameter festzulegen, die zu einem Modell führen, das in der Lage ist, genaue Vorhersagen zu treffen. In mindestens einer Ausführungsform beinhalten die Parameter eine Anzahl der durchzuführenden Durchgänge (vorwärts und/oder rückwärts), die Regularisierung oder Verfeinerung, die Modellgröße und den Mischtyp. In mindestens einer Ausführungsform könnte jedoch das Auswählen von Modellparametereinstellungen, die die beste Vorhersageleistung an den Bewertungsdaten ergeben, zu einer Überanpassung des Modells führen. In mindestens einer Ausführungsform tritt eine Überanpassung auf, wenn ein Modell gemerkte Muster aufweist, die in den Trainings- und Bewertungsdatenquellen vorkommen, aber die Muster in den Daten nicht generalisiert hat. Eine Überanpassung tritt häufig auf, wenn die Trainingsdaten alle in einer Auswertung verwendeten Daten beinhalten. In mindestens einer Ausführungsform kann ein Modell, das überangepasst wurde, während der Auswertung eine gute Leistung erbringen, kann jedoch keine genauen Vorhersagen an neuen oder anderweitigen Validierungsdaten treffen. In mindestens einer Ausführungsform kann ein Trainingsmanager, um zu vermeiden, dass ein überangepasstes Modell als bestes Modell ausgewählt wird, zusätzliche Daten reservieren, um eine Leistung eines Modells zu validieren. Zum Beispiel könnte der Trainingsdatensatz in 60 Prozent für das Training und 40 Prozent für die Bewertung oder Validierung aufgeteilt werden, die in zwei oder mehr Phasen unterteilt werden kann. In mindestens einer Ausführungsform kann nach dem Auswählen der Modellparameter, die für die Bewertungsdaten gut funktionieren, was zu einer Konvergenz bei einem Teilsatz der Validierungsdaten, wie etwa der Hälfte der Validierungsdaten, führt, eine zweite Validierung mit einem Rest dieser Validierungsdaten ausgeführt werden, um die Leistung dieses Modell sicherzustellen. Wenn dieses Modell die Erwartungen an die Validierungsdaten erfüllt, liegt keine Überanpassung der Daten durch dieses Modell vor. In mindestens einer Ausführungsform kann zum Testen der Parameter ein Testsatz oder ein Vorhaltesatz verwendet werden. In mindestens einer Ausführungsform hilft die Verwendung eines zweiten Validierungs- oder Testschritts bei der Auswahl geeigneter Modellparameter, um eine Überanpassung zu verhindern. Wenn jedoch mehr Daten aus einem Trainingsprozess zur Validierung vorgehalten werden, stehen weniger Daten für das Trainieren zur Verfügung. Dies kann bei kleineren Datensätzen problematisch sein, da möglicherweise nicht genügend Daten für das Trainieren zur Verfügung stehen. In mindestens einer Ausführungsform besteht ein Ansatz in einer derartigen Situation darin, eine Kreuzvalidierung durchzuführen, wie an anderer Stelle in dieser Schrift erörtert.
In mindestens einer Ausführungsform gibt es viele Metriken oder Einsichten, die zur Überprüfung und Bewertung der Vorhersagegenauigkeit eines gegebenen Modells verwendet werden können. In mindestens einer Ausführungsform enthält ein Bewertungsergebnis eine Vorhersagegenauigkeitsmetrik, um über einen Gesamterfolg eines Modells zu berichten, sowie Visualisierungen, um eine Genauigkeit eines Modells über eine Vorhersagegenauigkeitsmetrik hinaus zu untersuchen. Ein Ergebnis kann auch eine Möglichkeit bereitstellen, um die Auswirkung des Festlegens eines Bewertungsschwellenwerts zu überprüfen, wie etwa für die binäre Klassifikation, und kann Warnungen zu Kriterien generieren, um eine Gültigkeit einer Bewertung zu überprüfen. Eine Wahl einer Metrik und Visualisierung kann zumindest teilweise von einer Art des bewerteten Modells abhängen.
In mindestens einer Ausführungsform kann ein trainiertes Modell für maschinelles Lernen, sobald es zufriedenstellend trainiert und bewertet ist, verwendet werden, um eine Anwendung für maschinelles Lernen zu erstellen oder zu unterstützen. In einer Ausführungsform ist das Erstellen einer Anwendung für maschinelles Lernen ein iterativer Prozess, der eine Abfolge von Schritten involviert. In mindestens einer Ausführungsform kann/können das bzw. die Kernproblem(e) des maschinellen Lernens in Bezug darauf, was beobachtet wird und welche Antwort ein Modell vorhersagen soll, formuliert werden. In mindestens einer Ausführungsform können dann erfasst, bereinigt und aufbereitet werden, um die Daten für den Verbrauch durch Trainingsalgorithmen für ein Modell für maschinelles Lernen geeignet zu machen. Diese Daten können visualisiert und analysiert werden, um Plausibilitätsprüfungen durchzuführen, um eine Qualität der Daten zu validieren und die Daten zu verstehen. Es kann vorkommen, dass die Rohdaten (z. B. Eingabevariablen) und die Antwortdaten (z. B. ein Ziel) nicht in einer Weise dargestellt werden, die zum Trainieren eines stark prädiktiven Modells verwendet werden kann. Daher kann es wünschenswert sein, aus den Rohvariablen stärker prädiktive Eingabedarstellungen oder -merkmale zu konstruieren. Die resultierenden Merkmale können dem Lernalgorithmus zugeführt werden, um Modelle zu erstellen und eine Qualität der Modelle an Daten zu bewerten, die aus der Modellerstellung vorgehalten wurden. Das Modell kann dann verwendet werden, um Vorhersagen einer Zielantwort für neue Dateninstanzen zu generieren.
In mindestens einer Ausführungsform kann ein trainiertes Modell 710 in dem System 700 aus 7 nach der Bewertung einem Klassifikator 714 bereitgestellt oder zur Verfügung gestellt, der in der Lage ist, ein trainiertes Modell zu verwenden, um Validierungsdaten zu verarbeiten. In mindestens einer Ausführungsform kann dies beispielsweise Daten beinhalten, die von Benutzern oder Dritten empfangen werden, die nicht klassifiziert sind, wie etwa Abfragebilder, die nach Informationen dazu suchen, was in diesen Bildern dargestellt ist. In mindestens einer Ausführungsform können Validierungsdaten durch einen Klassifikator unter Verwendung eines trainierten Modells verarbeitet werden, und die Ergebnisse 716 (wie etwa Klassifikationen oder Vorhersagen), die erzeugt werden, können an die jeweiligen Quellen zurückgesendet oder anderweitig verarbeitet oder gespeichert werden. In mindestens einer Ausführungsform und wenn eine derartige Verwendung zulässig ist, können die nun klassifizierten Dateninstanzen in einem Trainingsdaten-Repository gespeichert werden, das zum weiteren Trainieren des trainierten Modells 708 durch einen Trainingsmanager verwendet werden kann. In mindestens einer Ausführungsform wird ein Modell kontinuierlich trainiert, wenn neue Daten verfügbar sind, aber in mindestens einer Ausführungsform werden diese Modelle in Abhängigkeit von Faktoren wie etwa Größe eines Datensatzes oder Komplexität eines Modells periodisch neu trainiert, wie etwa einmal am Tag oder einmal pro Woche.
In mindestens einer Ausführungsform kann der Klassifikator 714 geeignete Hard- und Software zur Verarbeitung von Validierungsdaten 712 unter Verwendung eines trainierten Modells beinhalten. In mindestens einer Ausführungsform beinhaltet ein Klassifikator einen oder mehrere Computerserver, von denen jeder eine oder mehrere Grafikverarbeitungseinheiten (GPU) aufweist, die in der Lage sind, die Daten zu verarbeiten. In mindestens einer Ausführungsform können die Konfiguration und Auslegung von GPUs ihre Verwendung bei der Verarbeitung von Daten für maschinelles Lernen wünschenswerter als CPUs oder andere derartige Komponenten machen. In mindestens einer Ausführungsform kann ein trainiertes Modell in mindestens einer Ausführungsform in einen GPU-Speicher geladen werden und eine empfangene Dateninstanz einer GPU zur Verarbeitung bereitgestellt werden. GPUs können eine viel größere Anzahl von Kernen aufweisen als CPUs, und GPU-Kerne können außerdem viel weniger komplex sein. In mindestens einer Ausführungsform kann eine gegebene GPU in der Lage sein, Tausende von Dateninstanzen gleichzeitig über verschiedene Hardware-Threads zu verarbeiten. In mindestens einer Ausführungsform kann eine GPU auch dazu konfiguriert sein, den Gleitkomma-Durchsatz zu maximieren, was erhebliche zusätzliche Verarbeitungsvorteile für einen großen Datensatz bereitstellen kann.
In mindestens einer Ausführungsform können, selbst wenn GPUs, Beschleuniger und andere derartige Hardware zum Beschleunigen von Aufgaben, wie etwa dem Trainieren eines Modells oder der Klassifikation von Daten unter Verwendung eines derartigen Modells, verwendet werden, derartige Aufgaben trotzdem erhebliche Zeit, Ressourcenzuweisung und Kosten erfordern. In mindestens einer Ausführungsform müssten, wenn das Modell für maschinelles Lernen unter Verwendung von 700 Durchgängen trainiert werden soll und ein Datensatz 1.000.000 Dateninstanzen beinhaltet, die für das Training verwendet werden sollen, für jeden Durchgang dann alle Millionen Instanzen verarbeitet werden. Unterschiedliche Teile einer Architektur können auch durch unterschiedliche Arten von Vorrichtungen unterstützt werden. In mindestens einer Ausführungsform kann das Trainieren unter Verwendung einer Reihe von Servern an einem logisch zentralisierten Standort durchgeführt werden, was als Dienst angeboten werden kann, während die Klassifikation von Rohdaten durch einen derartigen Dienst oder auf einer Client-Vorrichtung durchgeführt werden kann, neben anderen derartigen Optionen. Diese Vorrichtungen können auch derselben Entität oder mehreren Entitäten gehören, von diesen betrieben oder gesteuert werden.
In mindestens einer Ausführungsform kann ein in 8 veranschaulichtes beispielhaftes neuronales Netz 800 in mindestens einer Ausführungsform trainiert oder anderweitig genutzt werden. In mindestens einer Ausführungsform ist ein statistisches Modell ein künstliches neuronales Netz (artificial neural network - ANN), das mehrere Knotenschichten beinhaltet, einschließlich einer Eingabeschicht 802, einer Ausgabeschicht 806 und mehrerer Schichten 804 von Zwischenknoten, die oft als „verborgene“ Schichten bezeichnet werden, da die internen Schichten und Knoten in herkömmlichen neuronalen Netzen typischerweise nicht sichtbar oder zugänglich sind. Obwohl in mindestens einer Ausführungsform nur wenige Zwischenschichten zu Erklärungszwecken dargestellt sind, versteht es sich, dass es keine Begrenzung für eine Anzahl von Zwischenschichten gibt, die genutzt werden können, und dass jede Begrenzung der Schichten oft ein Faktor der Ressourcen oder der Zeit ist, die für die Verarbeitung unter Verwendung eines Modells erforderlich sind. In mindestens einer Ausführungsform können auch zusätzliche Arten von Modellen, Netzen, Algorithmen oder Prozessen verwendet werden, die neben anderen derartigen Optionen auch andere Anzahlen oder Auswahlen von Knoten und Schichten beinhalten können. In mindestens einer Ausführungsform können Validierungsdaten durch Schichten eines Netzes verarbeitet werden, um einen Satz von Inferenzen oder Inferenzbewertungen zu generieren, die dann einer Verlustfunktion 808 zugeführt werden können.
In mindestens einer Ausführungsform sind alle Knoten einer gegebenen Schicht mit allen Knoten einer benachbarten Schicht verbunden. In mindestens einer Ausführungsform sind die Knoten einer Zwischenschicht dann jeweils mit Knoten zweier benachbarter Schichten verbunden. In mindestens einer Ausführungsform werden die Knoten in einigen Modellen auch als Neuronen oder verbundene Einheiten bezeichnet und werden Verbindungen zwischen Knoten als Kanten bezeichnet. Jeder Knoten kann eine Funktion für die empfangenen Eingaben durchführen, wie etwa unter Verwendung einer festgelegten Funktion. In mindestens einer Ausführungsform können Knoten und Kanten während des Trainierens unterschiedliche Gewichtungen erhalten und können einzelne Knotenschichten bestimmte Arten von Transformationen an der empfangenen Eingabe durchführen, wobei diese Transformationen auch während des Trainierens erlernt oder angepasst werden können. In mindestens einer Ausführungsform kann das Lernen überwachtes oder unüberwachtes Lernen sein, wie es zumindest teilweise von einer Art der in einem Trainingsdatensatz enthaltenen Informationen abhängen kann. In mindestens einer Ausführungsform können verschiedene Arten von neuronalen Netzen genutzt werden, die ein neuronales Faltungsnetzwerk (CNN) beinhalten können, das eine Anzahl von Faltungsschichten und einen Satz von Pooling-Schichten beinhaltet und sich für Anwendungen wie etwa Bilderkennung als vorteilhaft erwiesen hat. CNNs können aufgrund einer relativ geringen Anzahl von zu bestimmenden Parametern außerdem leichter zu trainieren sein als andere Netze.
In mindestens einer Ausführungsform kann ein derartiges komplexes Modell für maschinelles Lernen unter Verwendung verschiedener Abstimmungsparameter trainiert werden. Das Auswählen der Parameter, das Anpassen des Modells und das Bewerten des Modells sind Teile eines Modell-Abstimmungsprozesses, die oft als Hyperparameter-Optimierung bezeichnet werden. Eine derartige Abstimmung kann in mindestens einer Ausführungsform eine Introspektion des zugrundeliegenden Modells oder der zugrundeliegenden Daten beinhalten. In einer Trainings- oder Produktionsumgebung kann ein robuster Arbeitsablauf wichtig sein, um eine Überanpassung der Hyperparameter zu vermeiden, wie an anderer Stelle in dieser Schrift erörtert. Kreuzvalidierung und Hinzufügen von Gaußschem Rauschen zu einem Trainingsdatensatz sind Techniken, die nützlich sein können, um eine Überanpassung an einen beliebigen Datensatz zu vermeiden. Für die Hyperparameter-Optimierung kann es wünschenswert sein, die Trainings- und Validierungssätze fest zu halten. In mindestens einer Ausführungsform können Hyperparameter in bestimmten Kategorien abgestimmt werden, die Datenvorverarbeitung (wie etwa Übersetzen von Wörtern in Vektoren), CNN-Architekturdefinition (zum Beispiel Filtergrößen, Anzahl von Filtern), stochastische Gradientenabstiegsparameter (SGD-Parameter) (zum Beispiel Lernrate) und Regularisierung oder Verfeinerung (zum Beispiel Dropout-Wahrscheinlichkeit), neben anderen derartigen Optionen, beinhalten können.
In mindestens einer Ausführungsform können Instanzen eines Datensatzes während der Vorverarbeitung in einen niedrigeren dimensionalen Raum einer bestimmten Größe eingebettet werden. In mindestens einer Ausführungsform ist die Größe dieses Raums ein abzustimmender Parameter. In mindestens einer Ausführungsform enthält eine Architektur eines CNN viele abstimmbare Parameter. Ein Parameter für Filtergrößen kann eine Interpretation der Informationen darstellen, die einer Größe einer zu analysierenden Instanz entsprechen. In der Computerlinguistik ist dies als N-Gramm-Größe bekannt. Ein beispielhaftes CNN verwendet drei verschiedene Filtergrößen, die potentiell unterschiedliche N-Gramm-Größen darstellen. Die Anzahl der Filter pro Filtergröße kann einer Filtertiefe entsprechen. Jeder Filter versucht etwas anderes aus einer Struktur einer Instanz zu lernen, wie etwa eine Satzstruktur für Textdaten. In einer Faltungsschicht kann eine Aktivierungsfunktion eine gleichgerichtete lineare Einheit sein und ein Pooling-Typ als maximales Pooling festgelegt sein. Ergebnisse können dann zu einem eindimensionalen Vektor verkettet werden, und die letzte Schicht ist vollständig mit einer zweidimensionalen Ausgabe verbunden. Dies entspricht einer binären Klassifikation, auf die eine Optimierungsfunktion angewendet werden kann. Eine derartige Funktion ist eine Umsetzung eines Effektivwert (root mean square - RMS)-Propagierungsverfahrens des Gradientenabstiegs, wobei beispielhafte Hyperparameter Lernrate, Batchgröße, maximale Gradientennormale und Epochen beinhalten können. Bei neuronalen Netzen kann die Regularisierung ein äußerst wichtiger Aspekt sein. In mindestens einer Ausführungsform können Eingabedaten relativ spärlich sein. Ein Haupt-Hyperparameter in einer derartigen Situation kann ein Dropout an der vorletzten Schicht sein, der einen Anteil der Knoten darstellt, die bei jedem Trainingszyklus nicht „feuern“. Ein beispielhafter Trainingsprozess kann auf Grundlage von Feedback für eine Leistung vorheriger Konfigurationen unterschiedliche Hyperparameterkonfigurationen vorschlagen. Dieses Modell kann mit einer vorgeschlagenen Konfiguration trainiert werden, die auf einem festgelegten Validierungssatz und Leistungsberichten bewertet wurde. Dieser Prozess kann wiederholt werden, um beispielsweise Exploration (mehr über verschiedene Konfigurationen lernen) und Exploitation (vorheriges Wissen nutzen, um bessere Ergebnisse zu erzielen) abzuwägen.
Da das Trainieren von CNNs parallelisiert werden kann und GPU-fähige Rechenressourcen genutzt werden können, können mehrere Optimierungsstrategien für unterschiedliche Szenarien versucht werden. Ein komplexes Szenario ermöglicht das Abstimmen der Modellarchitektur und der Vorverarbeitungs- und stochastischen Gradientenabstiegsparameter. Dies erweitert einen Modellkonfigurationsraum. In einem Basisszenario werden nur Vorverarbeitungs- und stochastische Gradientenabstiegsparameter abgestimmt. In einem komplexen Szenario kann es eine größere Anzahl von Konfigurationsparametern als in einem Basisszenario geben. Die Abstimmung in einem gemeinsamen Raum kann unter Verwendung einer linearen oder exponentiellen Anzahl von Schritten, einer Iteration durch die Optimierungsschleife für die Modelle, durchgeführt werden. Kosten für einen derartigen Abstimmungsprozess können deutlich geringer sein als für Abstimmungsprozesse wie etwa Zufallssuche und Rastersuche, ohne einen erheblichen Leistungsverlust.
In mindestens einer Ausführungsform kann Rückwärtspropagierung genutzt werden, um einen Gradienten zu berechnen, der zum Bestimmen von Gewichtungen für ein neuronales Netz verwendet wird. Rückwärtspropagierung ist eine Form von Differenzierung und kann durch einen Gradientenabstiegs-Optimierungsalgorithmus verwendet werden, um die auf die verschiedenen Knoten oder Neuronen angewendeten Gewichtungen wie vorstehend erörtert anzupassen. Gewichtungen können unter Verwendung eines Gradienten einer relevanten Verlustfunktion bestimmt werden. Rückwärtspropagierung kann eine Ableitung einer Verlustfunktion in Bezug auf eine durch ein statistisches Modell generierte Ausgabe nutzen. Wie erwähnt, können die verschiedenen Knoten zugehörige Aktivierungsfunktionen aufweisen, die die Ausgabe der jeweiligen Knoten definieren. Verschiedene Aktivierungsfunktionen können nach Eignung verwendet werden, was radiale Basisfunktionen (radial basis functions - RBFs) und Sigmoide, die durch verschiedene Stützvektormaschinen (support vector machines - SVM) zur Transformation der Daten genutzt werden können, beinhalten kann. Eine Aktivierungsfunktion einer Zwischenschicht von Knoten wird in dieser Schrift als innerer Produktkernel bezeichnet. Diese Funktionen können beispielsweise Identitätsfunktionen, Schrittfunktionen, Sigmoidfunktionen, Rampenfunktionen und so weiter beinhalten. Aktivierungsfunktionen können neben anderen derartigen Optionen auch linear oder nichtlinear sein.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz unter Verwendung eines Trainingsdatensatzes trainiert. In mindestens einer Ausführungsform ist ein Trainings-Framework ein PyTorch-Framework, TensorFlow-, Boost-, Caffe-, Microsoft-Cognitive-Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderes Trainings-Framework. In mindestens einer Ausführungsform trainiert das Trainings-Framework ein untrainiertes neuronales Netz und ermöglicht, dass es unter Verwendung der hierin beschriebenen Verarbeitungsressourcen trainiert wird, um ein trainiertes neuronales Netz zu generieren. In mindestens einer Ausführungsform können die Gewichtungen zufällig oder durch Vorabtraining unter Verwendung eines Deep-Belief-Netzes gewählt werden. In mindestens einer Ausführungsform kann das Training entweder auf überwachte, teilweise überwachte oder unüberwachte Weise durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von überwachtem Lernen trainiert, wobei der Trainingsdatensatz eine Eingabe beinhaltet, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz eine Eingabe beinhaltet, die eine bekannte Ausgabe aufweist, und eine Ausgabe des neuronalen Netzes manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz auf überwachte Weise trainiert und es verarbeitet Eingaben aus dem Trainingsdatensatz und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden Fehler dann durch das untrainierte neuronale Netz rückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework Gewichtungen an, die das untrainierte neuronale Netz steuern. In mindestens einer Ausführungsform beinhaltet das Trainings-Framework Werkzeuge, um zu überwachen, wie gut das untrainierte neuronale Netz zu einem Modell konvergiert, wie etwa einem trainierten neuronalen Netz, das dazu geeignet ist, korrekte Antworten zu generieren, wie etwa im Ergebnis auf Grundlage von bekannten Eingabedaten, wie etwa neuen Daten. In mindestens einer Ausführungsform trainiert das Trainings-Framework das untrainierte neuronale Netz wiederholt, während Gewichtungen angepasst werden, um eine Ausgabe des untrainierten neuronalen Netzes unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie etwa des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework das untrainierte neuronale Netz, bis das untrainierte neuronale Netz eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz dann zum Implementieren einer beliebigen Anzahl von Operationen des maschinellen Lernens eingesetzt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von unüberwachtem Lernen trainiert, wobei das untrainierte neuronale Netz versucht, sich selbst unter Verwendung von unbeschrifteten Daten zu trainieren. In mindestens einer Ausführungsform beinhaltet ein Trainingsdatensatz für unüberwachtes Lernen Eingabedaten ohne assoziierte Ausgabedaten oder „Ground-Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz Gruppierungen innerhalb des Trainingsdatensatzes erlernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz in Bezug stehen. In mindestens einer Ausführungsform kann unüberwachtes Training verwendet werden, um eine selbstorganisierende Karte zu generieren, die eine Art trainiertes neuronales Netz ist, das Operationen durchführen kann, die bei der Reduzierung der Dimensionalität neuer Daten nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch verwendet werden, um Anomaliedetektion durchzuführen, was die Identifizierung von Datenpunkten in dem neuen Datensatz ermöglicht, die von normalen Mustern des neuen Datensatzes abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, wobei es sich um eine Technik handelt, bei der ein Trainingsdatensatz eine Mischung aus beschrifteten und unbeschrifteten Daten beinhaltet. In mindestens einer Ausführungsform kann das Trainings-Framework verwendet werden, um inkrementelles Lernen durchzuführen, wie etwa durch Transferlerntechniken. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen dem trainierten neuronalen Netz, sich an neue Daten anzupassen, ohne das Wissen zu vergessen, das dem Netzwerk während des anfänglichen Trainings eingeflößt wurde.
INFERENZ- UND TRAININGSLOGIK
9 veranschaulicht Inferenz- und/oder Trainingslogik 915, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 915 sind hierin in Verbindung mit 9 und/oder 10 bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung Code- und/oder Datenspeicher 901 beinhalten, um Vorwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 915 Code- und/oder Datenspeicher 901 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Diagrammcode, Gewichtungsinformationen oder Informationen zu anderen Parametern in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 901 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das trainiert oder in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder dem Ableiten unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 in einem anderen chipinternen oder chip externen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code und/oder Code- und/oder Datenspeicher 901 Cache-Speicher, dynamischer zufällig adressierbarer Speicher (dynamic randomly addressable memory - „DRAM“), statischer zufällig adressierbarer Speicher (static randomly addressable memory - „SRAM“), nichtflüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann eine Wahl, ob der Code und/oder Code- und/oder Datenspeicher 901 zum Beispiel zu einem Prozessor intern oder extern ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren chipinternen im Vergleich zu chip externen Speicher, Latenzanforderungen von ausgeführten Trainings- und/oder Inferenzfunktionen, Batch-Größe von Daten, die beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung einen Code- und/oder Datenspeicher 905 beinhalten, um Rückwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 905 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen trainiert oder verwendet wird, während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainierens und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen. In mindestens einer Ausführungsform kann die Trainingslogik 915 Code- und/oder Datenspeicher 905 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Diagrammcode, Gewichtungsinformationen oder Informationen zu anderen Parametern in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 905 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein. In mindestens einer Ausführungsform kann ein beliebiger Teil des Code- und/oder Datenspeichers 905 auf einem oder mehreren Prozessoren oder anderen Hardwarelogikvorrichtungen oder -schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 905 ein schneller Pufferspeicher, DRAM, SRAM, ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 905 zum Beispiel intern oder extern von einem Prozessor ist oder DRAM, SRAM, Flash oder eine andere Speicherart umfasst, von verfügbarem chipinternen im Vergleich zu chip externen Speicher, Latenzanforderungen von ausgeführten Trainings- und/oder Inferenzfunktionen, Batchgröße von Daten, die beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 teilweise dieselbe Speicherstruktur und teilweise getrennte Speicherstrukturen sein. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 und des Code- und/oder Datenspeichers 905 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung eine oder mehrere arithmetisch-logische Einheit(en) („ALU(s)“) 1010 beinhalten, einschließlich Integer- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen durchzuführen, die mindestens zum Teil auf Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder dadurch angegeben werden, wobei ein Ergebnis davon Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) produzieren kann, die in einem Aktivierungsspeicher 1020 gespeichert sind und die Funktionen von Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind, die in dem Code- und/oder Datenspeicher 1001 und/oder dem Code- und/oder Datenspeicher 1005 gespeichert sind. In mindestens einer Ausführungsform werden in dem Aktivierungsspeicher 1020 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die durch die ALU(s) 1010 als Reaktion auf das Durchführen von Anweisungen oder anderem Code durchgeführt wird, wobei in dem Code- und/oder Datenspeicher 1005 und/oder Code- und/oder Datenspeicher 1001 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie etwa Verzerrungswerten, Gradienteninformationen, Momentwerten oder anderen Parametern oder Hyperparametern, verwendet werden, von denen beliebige oder alle in dem Code- und/oder Datenspeicher 1005 oder dem Code- und/oder Datenspeicher 1001 oder einem anderen chipinternen oder -externen Speicher gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 1010 innerhalb eines oder mehrerer Prozessoren oder anderer Hardware-Logikvorrichtungen oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 1010 zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -Schaltung extern sein können, der/die sie verwendet (z. B. ein Koprozessor). In mindestens einer Ausführungsform können die ALUs 1010 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs enthalten sein, worauf die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb des gleichen Prozessors oder verteilt auf unterschiedliche Prozessoren unterschiedlichen Typs (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 1001, der Code- und/oder Datenspeicher 1005 und der Aktivierungsspeicher 1020 auf demselben Prozessor oder einer anderen Hardwarelogikvorrichtung oder -schaltung befinden, wohingegen sie sich in einer weiteren Ausführungsform in unterschiedlichen Prozessoren oder anderen Hardwarelogikvorrichtungen oder -schaltungen oder einer Kombination von gleichen und unterschiedlichen Prozessoren oder anderen Hardwarelogikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Aktivierungsspeichers 1020 in einem anderen chipinternen oder chip externen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein. Darüber hinaus kann Inferenz- und/oder Trainingscode mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardwarelogik oder -schaltung zugreifen kann, und unter Verwendung der Abruf-, Dekodier-, Planungs-, Ausführungs-, Stilllegungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet werden.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 1020 ein schneller Pufferspeicher, DRAM, SRAM, ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 1020 ganz oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 1020 zum Beispiel intern oder extern von einem Prozessor ist oder DRAM, SRAM, Flash oder eine andere Speicherart umfasst, von verfügbarem chipinternen im Vergleich zu chip externen Speicher, Latenzanforderungen von ausgeführten Trainings- und/oder Inferenzfunktionen, Batchgröße von Daten, die beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 9 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie etwa der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die in 9 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit Hardware einer Zentraleinheit (CPU), Hardware einer Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie etwa feldprogrammierbaren Gatearrays (FPGA) verwendet werden.
10 veranschaulicht Inferenz- und/oder Trainingslogik 1015 gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung Folgendes beinhalten: Hardwarelogik, bei der Berechnungsressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 10 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie etwa der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015, die in 10 veranschaulicht ist, in Verbindung mit Hardware einer Zentraleinheit (CPU), Hardware einer Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie etwa feldprogrammierbaren Gatearrays (FPGA) verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung den Code- und/oder Datenspeicher 1001 und den Code- und/oder Datenspeicher 1005, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Verzerrungswerten, Gradienteninformationen, Momentwerten und/oder anderer Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 10 veranschaulicht ist, ist jeder von dem Code- und/oder Datenspeicher 1001 und dem Code- und/oder Datenspeicher 1005 einer dedizierten Berechnungsressource, wie etwa der Berechnungshardware 1002 bzw. der Berechnungshardware 1006, zugeordnet. In mindestens einer Ausführungsform umfasst jede von der Berechnungshardware 1002 und der Berechnungshardware 1006 eine oder mehrere ALU, die mathematische Funktionen, wie etwa lineare algebraische Funktionen, nur an Informationen durchführen, die im Code- und/oder Datenspeicher 1001 und Code- und/oder Datenspeicher 1005 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 1020 gespeichert ist.
In mindestens einer Ausführungsform entspricht jedes der Code- und/oder Datenspeicher 1001 und 1005 und der entsprechenden Rechen-Hardware 1002 bzw. 1006 unterschiedlichen Schichten eines neuronalen Netzes, sodass die resultierende Aktivierung von einem Speicher-/Rechenpaar 1001/1002 des Code- und/oder Datenspeichers 1001 und der Rechen-Hardware 1002 als Eingabe einem „Speicher-/Rechenpaar 1005/1006“ des Code- und/oder Datenspeichers 1005 und der Rechen-Hardware 1006 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzes widerzuspiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 1001/1002 und 1005/1006 mehr als einer Schicht eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher/Berechnungspaare (nicht gezeigt) nach oder parallel zu den Speicher/Berechnungspaaren 1001/1002 und 1005/1006 in der Inferenz- und/oder Trainingslogik 1015 beinhaltet sein.
RECHENZENTRUM
11 veranschaulicht ein beispielhaftes Rechenzentrum 1100, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 1100 eine Rechenzentrumsinfrastrukturschicht 1110, eine Framework-Schicht 1120, eine Software-Schicht 1130 und eine Anwendungsschicht 1140.
In mindestens einer Ausführungsform kann, wie in 11 gezeigt, die Rechenzentrumsinfrastrukturschicht 1110 einen Ressourcen-Orchestrator 1112, gruppierte Berechnungsressourcen 1114 und Knotenberechnungsressourcen („Knoten-CRs“) 1116(1)-1116(N) beinhalten, wobei „N“ eine beliebige ganze positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-CR 1116(1)-1116(N) eine beliebige Anzahl von Zentraleinheiten („CPU“) oder andere Prozessoren (die Beschleuniger, feldprogrammierbare Gate-Arrays (FPGA), Grafikprozessoren usw.), Arbeitsspeichervorrichtungen (z. B. dynamischer Nur-Lese-Speicher), Datenspeichervorrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Ein-/Ausgabevorrichtungen („NW E/A“), Netzwerk-Switches, virtuellen Maschinen („VM“), Leistungsmodule und Kühlmodule usw. beinhalten, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform können ein oder mehrere Knoten-CR von den Knoten-CR 1116(1)-1116(N) ein Server sein, der eine oder mehrere der vorstehend erwähnten Rechenressourcen aufweist.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1114 separate Gruppierungen von Knoten-C.R.s beinhalten, die innerhalb eines oder mehrerer Racks (nicht gezeigt) oder vieler Racks untergebracht sind, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Getrennte Gruppierungen von Knoten-CRs innerhalb gruppierter Berechnungsressourcen 1114 können gruppierte Rechen-, Netzwerk-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die konfiguriert oder zugewiesen sein können, um eine oder mehrere Arbeitslasten zu unterstützen. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, innerhalb eines oder mehrerer Racks gruppiert sein, um Rechenressourcen zum Unterstützen einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netz-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1112 eine oder mehrere Knoten-C.R.s 1116(1)-1116(N) und/oder gruppierte Rechenressourcen 1114 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1112 eine Verwaltungsentität für Softwaregestaltungsinfrastruktur (software design infrastructure - „SDI“) für das Rechenzentrum 1100 beinhalten. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform, wie in 11 gezeigt, beinhaltet die Framework-Schicht 1120 einen Aufgaben-Scheduler 1122, einen Konfigurationsverwalter 1124, einen Ressourcenverwalter 1126 und ein verteiltes Dateisystem 1128. In mindestens einer Ausführungsform kann die Framework-Schicht 1120 einen Rahmen zum Unterstützen von Software 1132 der Software-Schicht 1130 und/oder einer oder mehreren Anwendung(en) 1142 der Anwendungsschicht 1140 beinhalten. In mindestens einer Ausführungsform kann/können die Software 1132 bzw. die Anwendung(en) 1142 webbasierte Dienst-Software oder -Anwendungen beinhalten, wie etwa diejenigen, die von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1120 um eine Art freien und quelloffenen Software-Webanwendungsrahmen wie etwa Apache Spark™ (im Folgenden „Spark“) handeln, der das verteilte Dateisystem 1128 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) verwenden kann, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann der Aufgaben-Scheduler 1122 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die durch verschiedene Schichten des Rechenzentrums 1100 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 1124 dazu in der Lage sein, unterschiedliche Schichten, wie etwa die Software-Schicht 1130 und die Framework-Schicht 1120, einschließlich Spark und des verteilten Dateisystems 1128, zu konfigurieren, um die Verarbeitung großer Datenmengen zu unterstützen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 1126 dazu in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1128 und des Aufgaben-Schedulers 1122 abgebildet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen eine gruppierte Rechenressource 1114 in der Rechenzentrumsinfrastrukturschicht 1110 beinhalten. In mindestens einer Ausführungsform kann sich der Ressourcenverwalter 1126 mit dem Ressourcenorchestrator 1112 koordinieren, um diese abgebildeten oder zugewiesenen Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1132 beinhaltete Software 1130 Software beinhalten, die von mindestens Abschnitten der Knoten-CRs 1116(1)-1116(N), gruppierten Berechnungsressourcen 1114 und/oder dem verteilten Dateisystem 1128 der Framework-Schicht 1120 verwendet wird. Eine oder mehrere Typen von Software können Internet-Webseiten-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Streaming-Video-Content-Software beinhalten, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform können die in der Anwendungsschicht 1140 enthaltenen Anwendung(en) 1142 einen oder mehrere Typen von Anwendungen beinhalten, die mindestens durch Abschnitte der Knoten-C.R.s 1116(1)-1116(N), der gruppierten Rechenressourcen 1114 und/oder des verteilten Dateisystems 1128 der Framework-Schicht 1120 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl einer Genomikanwendung, einer kognitiven Rechenanwendung und einer maschinellen Lernanwendung umfassen, die Trainings- oder Inferenzsoftware beinhaltet, Framework-Software des maschinellen Lernens (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere maschinelle Lernanwendungen beinhalten, ohne darauf beschränkt zu sein, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden.
In mindestens einer Ausführungsform können beliebige des Konfigurationsverwalters 1124, des Ressourcenverwalters 1126 und des Ressourcenorchestrators 1112 eine beliebige Anzahl und einen beliebigen Typ von selbstmodifizierenden Handlungen implementieren, die auf einer beliebigen Menge und einem beliebigen Typ von Daten basieren, die auf eine beliebige technisch machbare Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Handlungen einen Rechenzentrumsbetreiber des Rechenzentrums 1100 dahingehend entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1100 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere Modelle für maschinelles Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle für maschinelles Lernen gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder zu inferenzieren. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell für maschinelles Lernen trainiert werden, indem Gewichtungsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die vorstehend in Bezug auf das Rechenzentrum 1100 beschrieben sind. In mindestens einer Ausführungsform können trainierte Modelle für maschinelles Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen unter Verwendung der vorstehend in Bezug auf das Rechenzentrum 1100 beschriebenen Ressourcen zu inferenzieren oder vorherzusagen, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferenzieren unter Verwendung der vorstehend beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der vorstehend beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 11 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu erzeugen.
COMPUTERSYSTEME
12A ist ein Blockdiagramm, das ein beispielhaftes Computersystem 1200 veranschaulicht, das ein System mit zusammengeschalteten Vorrichtungen und Komponenten, ein System auf einem Chip (SOC) oder eine Kombination davon sein kann, gebildet mit einem Prozessor, der Ausführungseinheiten zum Ausführen einer Anweisung beinhalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung eine Komponente, wie etwa einen Prozessor 1202, beinhalten, um Ausführungseinheiten einschließlich Logik zum Durchführen von Algorithmen für Prozessdaten gemäß der vorliegenden Offenbarung zu verwenden, wie etwa in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1200 Prozessoren beinhalten, wie etwa PENTIUM®-Prozessorfamilie, Mikroprozessoren von Xeon™, Itanium®, XScale™ und/oder StrongARM™, Intel® Core™ oder Intel® Nervana™, die von Intel Corporation of Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (die PCs mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen beinhalten) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1200 eine Version des WINDOWS-Betriebssystems ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (zum Beispiel UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können in anderen Vorrichtungen wie etwa tragbaren Vorrichtungen und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen sind Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (personal digital assistants - „PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (digital signal processor - „DSP“), ein System auf einem Chip, Netzcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Switches für ein Weitverkehrsnetz (wide area network - „WAN“) oder ein beliebiges anderes System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform durchführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung den Prozessor 1202 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1208 beinhalten kann, um Trainieren und/oder Inferenzieren eines Modells des maschinellen Lernens gemäß den hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 1200 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 1200 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen Mikroprozessor für einen Complex Instruction Set Computer („CISC“), einen Mikroprozessor für Reduced Instruction Set Computing („RISC“), einen Very-Long-Instruction-Word-(„VLIW“-)Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1202 an einen Prozessorbus 1210 gekoppelt sein, der Datensignale zwischen dem Prozessor 1202 und anderen Komponenten in dem Computersystem 1200 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen internen Level-1-(„L1“-)Cache-Speicher („Cache“) 1204 beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1202 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher extern zu dem Prozessor 1202 befinden. Andere Ausführungsformen können in Abhängigkeit von der konkreten Implementation und den Anforderungen auch eine Kombination aus sowohl internen als auch externen Caches beinhalten. In mindestens einer Ausführungsform kann die Registerdatei 1206 verschiedene Arten von Daten in verschiedenen Registern speichern, die ohne Einschränkung ein Ganzzahlregister, Gleitkommaregister, Statusregister und Anweisungsverweisregister beinhalten.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1208, einschließlich ohne Einschränkung der Logik zum Durchführen von Integer- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1202. In mindestens einer Ausführungsform kann der Prozessor 1202 auch Festwertspeicher (read only memory - „ROM“) für Mikrocode („µcode“) beinhalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 Logik zum Handhaben eines gepackten Anweisungssatzes 1209 beinhalten. In mindestens einer Ausführungsform können durch die Aufnahme des gepackten Anweisungssatzes 1209 in einen Anweisungssatz eines Universalprozessors 1202 zusammen mit der zugeordneten Schaltung zum Ausführen von Anweisungen Operationen, die durch viele Multimedia-Anwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Universalprozessor 1202 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimediaanwendungen beschleunigt und effizienter durch das Verwenden der vollen Breite des Datenbusses eines Prozessors zum Ausführen von Operationen an gepackten Daten ausgeführt werden, wodurch die Notwendigkeit beseitigt werden kann, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen ein Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Typen von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung einen Speicher 1220 beinhalten. In mindestens einer Ausführungsform kann der Speicher 1220 als ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory - „DRAM“), ein statischer Direktzugriffsspeicher (Static Random Access Memory - „SRAM“), eine Flash-Speichervorrichtung oder eine andere Speichervorrichtung umgesetzt sein. In mindestens einer Ausführungsform kann der Speicher 1220 Anweisung(en) 1219 und/oder Daten 1221 speichern, die durch Datensignale dargestellt werden, die durch den Prozessor 1202 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip an den Prozessorbus 1210 und den Speicher 1220 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub (memory controller hub - „MCH“) 1216 beinhalten und der Prozessor 1202 mit dem MCH 1216 über den Prozessorbus 1210 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1216 dem Speicher 1220 einen Speicherpfad 1218 mit hoher Bandbreite für die Anweisungs- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 Datensignale zwischen dem Prozessor 1202, dem Speicher 1220 und anderen Komponenten in dem Computersystem 1200 leiten und Datensignale zwischen dem Prozessorbus 1210, dem Speicher 1220 und einer System-E/A 1222 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikport zum Koppeln an eine Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 durch einen Speicherpfad 1218 mit einer hohen Bandbreite an den Speicher 1220 gekoppelt sein und eine Grafik-/Videokarte 1212 durch eine Accelerated-Graphics-Port-(„AGP“-)Zusammenschaltung 1214 an den MCH 1216 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1200 den System-E/A 1222, der ein proprietären Hub-Schnittstellenbus ist, zum Koppeln des MCH 1216 an einen E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 1230 verwenden. In mindestens einer Ausführungsform kann der ICH 1230 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann ein lokaler E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zum Verbinden von Peripheriegeräten mit dem Speicher 1220, einem Chipsatz und dem Prozessor 1202 beinhalten. Beispiele können ohne Einschränkung eine Audiosteuerung 1229, einen Firmware-Hub („Flash-BIOS“) 1228, einen drahtlosen Sendeempfänger 1226, einen Datenspeicher 1224, eine Legacy-E/A-Steuerung 1223, die Benutzereingabe- und Tastaturschnittstellen 1225 beinhaltet, einen seriellen Erweiterungsport 1227, wie etwa universellen seriellen Bus („USB“), und eine Netzsteuerung 1234 beinhalten. Der Datenspeicher 1224 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, ein Flash-Speichervorrichtung oder eine andere Massenspeichervorrichtung beinhalten.
In mindestens einer Ausführungsform veranschaulicht 12A ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 12A ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in cc veranschaulichten Vorrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1200 unter Verwendung von Compute-Express-Link-(CXL-)Zusammenschaltungen zusammengeschaltet.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 im System der 12A zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu erzeugen.
13 ist ein Blockdiagramm, das eine elektronische Vorrichtung 1300 zum Nutzen eines Prozessors 1310 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 1300 zum Beispiel und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 1300 ohne Einschränkung einen Prozessor 1310 beinhalten, der kommunikativ an eine beliebige geeignete Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1310 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1°C-Busses, eines Systemverwaltungsbusses (System Management Bus - „SMBus“), eines Busses mit geringer Pin-Anzahl (Low Pin Count - LPC), einer seriellen Peripherieschnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines universellen seriellen Busses („USB“) (Versionen 1, 2, 3) oder eines Busses eines universellen asynchronen Empfänger/Senders (Universal Asynchronous Receiver/Transmitter - „UART“). In mindestens einer Ausführungsform veranschaulicht 13 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 13 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 13 veranschaulichten Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon zusammengeschaltet sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten aus 13 unter Verwendung von Compute-Express-Link-(CXL-)Zusammenschaltungen zusammengeschaltet.
In mindestens einer Ausführungsform kann 13 eine Anzeige 1324, einen Touchscreen 1325, ein Touchpad 1330, eine Einheit zur Nahfeldkommunikation (Near Field Communications - „NFC“) 1345, einen Sensor-Hub 1340, einen Thermosensor 1346, einen Express-Chipsatz (Express Chipset-„EC“) 1335, ein Trusted Platform Module („TPM“) 1338, BIOS-/Firmware-/Flash-Speicher („BIOS, FW-Flash“) 1322, einen DSP 1360, ein Laufwerk 1320, wie etwa ein Halbleiterlaufwerk (Solid State Disk - „SSD“) oder ein Festplattenlaufwerk (Hard Disk Drive - „HDD“), eine Einheit für ein drahtloses lokales Netz (wireless local area network - „WLAN“) 1350, eine Bluetooth-Einheit 1352, eine Einheit für ein drahtloses Weitverkehrsnetz (Wireless Wide Area Network - „WWAN“) 1356, eine Einheit für ein globales Positionsbestimmungssystem (Global Positioning System - GPS) 1355, eine Kamera („USB-3.0-Kamera“) 1354, wie etwa eine USB-3.0-Kamera, und/oder eine Low-Power-Double-Data-Rate-(„LPDDR“-)Speichereinheit („LPDDR3“) 1315, die zum Beispiel in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils auf eine beliebige geeignete Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten kommunikativ an den Prozessor 1310 durch die vorstehend erörterten Komponenten gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1341, ein Umgebungslichtsensor (ambient light sensor - „ALS“) 1342, ein Kompass 1343 und ein Gyroskop 1344 kommunikativ an den Sensor-Hub 1340 gekoppelt sein. In mindestens einer Ausführungsform können ein Thermosensor 1339, ein Lüfter 1337, eine Tastatur 1346 und ein Touchpad 1330 kommunikativ an den EC 1335 gekoppelt sein. In mindestens einer Ausführungsform können Lautsprecher 1363, Kopfhörer 1364 und ein Mikrofon („Mikro“) 1365 kommunikativ an eine Audioeinheit („Audiocodec und Klasse-D-Verst.“) 1362 gekoppelt sein, die wiederum kommunikativ an den DSP 1360 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1364 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1357 kommunikativ an die WWAN-Einheit 1356 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie etwa die WLAN-Einheit 1350 und die Bluetooth-Einheit 1352 sowie die WWAN-Einheit 1356 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 im System der 13 zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu erzeugen.
14 veranschaulicht ein Computersystem 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1400 so konfiguriert, dass es verschiedene Prozesse und Verfahren implementiert, die in dieser Offenbarung beschrieben sind.
In mindestens einer Ausführungsform umfasst das Computersystem 1400 ohne Einschränkung mindestens eine zentrale Verarbeitungseinheit („CPU“) 1402, die mit einem Kommunikationsbus 1410 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie etwa PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder beliebiger anderer Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(e). In mindestens einer Ausführungsform beinhaltet das Computersystem 1400 ohne Einschränkung einen Hauptspeicher 1404 und Steuerlogik (z. B. implementiert als Hardware, Software oder eine Kombination davon) und Daten werden in dem Hauptspeicher 1404 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellenteilsystem („Netzwerkschnittstelle“) 1422 eine Schnittstelle zu anderen Computervorrichtungen und Netzwerken zum Empfangen von Daten von anderen Systemen und Übermitteln von Daten von dem Computersystem 1400 an anderen Systemen bereit.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1400 in mindestens einer Ausführungsform ohne Einschränkung Eingabevorrichtungen 1408, ein Parallelverarbeitungssystem 1412 und Anzeigevorrichtungen 1406, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre (cathode ray tube - „CRT“), Flüssigkristallanzeige (liquid crystal display - „LCD“), Leuchtdiode (light emitting diode - „LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien umgesetzt sein können. In mindestens einer Ausführungsform wird eine Benutzereingabe von Eingabevorrichtungen 1408 empfangen, wie etwa Tastatur, Maus, Touchpad, Mikrofon und mehr. In mindestens einer Ausführungsform kann sich jedes der vorstehenden Module auf einer einzigen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 14 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu erzeugen.
15 veranschaulicht ein Computersystem 1500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Computersystem 1500 ohne Einschränkung einen Computer 1510 und einen USB-Stick 1520. In mindestens einer Ausführungsform kann der Computer 1510 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform beinhaltet der Computer 1510 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1520 ohne Einschränkung eine Verarbeitungseinheit 1530, eine USB-Schnittstelle 1540 und eine USB-Schnittstellenlogik 1550. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ein(e) beliebige(s/r) Anweisungsausführungssystem, -apparat oder -vorrichtung sein, das/der/die dazu in der Lage ist, Anweisungen auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1530 eine anwendungsspezifische integrierte Schaltung (application specific integrated circuit - „ASIC“), die optimiert ist, um jede Menge und Art von Operationen durchzuführen, die mit maschinellem Lernen verbunden sind. Zum Beispiel ist in mindestens einer Ausführungsform der Verarbeitungskern 1530 eine Tensor-Verarbeitungseinheit (tensor processing unit - „TPC“), die optimiert ist, um Inferenzoperationen des maschinellen Lernens durchzuführen. In mindestens einer Ausführungsform ist der Verarbeitungskern 1530 eine Bildverarbeitungseinheit (vision processing unit - „VPU“), die optimiert ist, um Operationen maschinelles Sehen und der Inferenz durch maschinelles Lernen durchzuführen.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1540 ein beliebiger Typ von USB-Stecker oder USB-Buchse sein. Zum Beispiel ist in mindestens einer Ausführungsform die USB-Schnittstelle 1540 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1550 eine beliebige Menge und einen beliebigen Typ von Logik beinhalten, die es der Verarbeitungseinheit 1530 ermöglicht, über den USB-Stecker 1540 eine Schnittstelle mit Vorrichtungen (z. B. dem Computer 1510) zu bilden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 15 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu erzeugen.
16A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1610-1613 über Hochgeschwindigkeitsverknüpfungen 1640-1643 (z. B. Busse, Punktzu-Punkt-Zusammenschaltungen usw.) kommunikativ an eine Vielzahl von Mehrkernprozessoren 1605-1606 gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1640-1643 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 beinhalten, ohne darauf beschränkt zu sein.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 1610-1613 über Hochgeschwindigkeitsverbindungen 1629-1630 miteinander verbunden, die unter Verwendung derselben oder anderer Protokolle/Verbindungen als denen, die für die Hochgeschwindigkeitsverbindungen 1640-1643 verwendet werden, umgesetzt sein können. Gleichermaßen können zwei oder mehr Mehrkernprozessoren 1605-1606 über eine Hochgeschwindigkeitsverbindung 1628 verbunden sein, die symmetrische Mehrprozessor-(symmetric multi-processor - SMP-)Busse sein können, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr betrieben werden. Alternativ kann die gesamte Kommunikation zwischen verschiedenen Systemkomponenten, die in 16A gezeigt sind, unter Verwendung derselben Protokolle/Verbindungen (z. B. über eine gemeinsame Verbindungsstruktur) erreicht werden.
In einer Ausführungsform ist jeder Mehrkernprozessor 1605-1606 über Speicherverbindungen 1626-1627 jeweils kommunikativ an einen Prozessorspeicher 1601-1602 gekoppelt, und jede GPU 1610-1613 ist jeweils über GPU-Speicherverbindungen 1650-1653 kommunikativ an den GPU-Speicher 1620-1623 gekoppelt. Die Speicherverbindungen 1626-1627 und 1650-1653 können selbe oder unterschiedliche Speicherzugriffstechnologien nutzen. Bei den Prozessorspeichern 1601-1602 und den GPU-Speichern 1620-1623 kann es sich beispielsweise und ohne Einschränkung um flüchtige Speicher, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM), und/oder um nichtflüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, handeln. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1601-1602 flüchtiger Speicher sein und ein anderer Abschnitt nichtflüchtiger Speicher sein (z. B. unter Verwendung einer Speicherhierarchie mit zwei Levels (two-level memory - 2LM)).
Wie nachfolgend beschrieben, kann, obwohl verschiedene Prozessoren 1605-1606 und GPUs 1610-1613 jeweils physisch an einen bestimmten Speicher 1601-1602, 1620-1623, gekoppelt sind, ein einheitliche Speicherarchitektur umgesetzt sein, bei der ein selber Adressbereich des virtuellen Systems (auch als „effektiver Adressbereich“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Zum Beispiel können die Prozessorspeicher 1601-1602 jeweils 64 GB Systemspeicheradressraum umfassen und die GPU-Speicher 1620-1623 jeweils 32 GB Systemspeicheradressraum umfassen (was in diesem Beispiel zu einem adressierbaren Speicher von insgesamt 256 GB führt).
17 veranschaulicht zusätzliche Details für eine Zusammenschaltung zwischen einem Mehrkernprozessor 1607 und einem Grafikbeschleunigungsmodul 1646 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1646 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverknüpfung 1640 an den Prozessor 1607 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 1646 auf einem Gehäuse oder Chip mit dem Prozessor 1607 integriert sein.
In mindestens einer Ausführungsform beinhaltet der Prozessor 1607 eine Vielzahl von Kernen 1660A-1660D, jeder mit einem Adressenübersetzungspuffer (translation lookaside buffer - TLB) 1661A-1661D und einem oder mehreren Caches 1662A-1662D. In mindestens einer Ausführungsform können die Kerne 1660A-1660D verschiedene andere Komponenten zum Ausführen von Anweisungen und Verarbeiten von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 1662A-1662D können Level-1(L1)- und Level-2(L2)-Caches umfassen. Außerdem können ein oder mehrere gemeinsam genutzte Caches 1656 in den Caches 1662A-1662D enthalten sein und von Sätzen von Kernen 1660A-1660D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1607 beinhaltet zum Beispiel 24 Kerne, jeder mit einem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1607 und das Grafikbeschleunigungsmodul 1646 sind mit dem Systemspeicher 1614 verbunden, der die Prozessorspeicher 1601-1602 der 16A beinhalten kann.
Die Kohärenz für Daten und Anweisungen, die in verschiedenen Caches 1662A-1662D, 1656 und dem Systemspeicher 1614 gespeichert sind, wird über eine Kommunikation zwischen den Kernen über einen Kohärenzbus 1664 aufrechterhalten. Zum Beispiel kann jeder Cache eine Cache-Kohärenz-Logik/-Schaltung aufweisen, die damit verbunden ist, um als Reaktion auf erfasste Lese- oder Schreibvorgänge in bestimmte Cache-Zeilen über den Kohärenzbus 1664 damit zu kommunizieren. In einer Umsetzung wird ein Cache-Abhörprotokoll über den Kohärenzbus 1664 umgesetzt, um Cache-Zugriffe abzuhören.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1625 das Grafikbeschleunigungsmodul 1646 kommunikativ an den Kohärenzbus 1664, was es dem Grafikbeschleunigungsmodul 1646 ermöglicht, an einem Cache-Kohärenzprotokoll als Peer der Kerne 1660A-1660D teilzunehmen. Insbesondere stellt eine Schnittstelle 1635 Verbindungsfähigkeit mit der Proxy-Schaltung 1625 über eine Hochgeschwindigkeitsverknüpfung 1640 (z. B. einen PCIe-Bus, NVLink usw.) bereit und eine Schnittstelle 1637 verbindet das Grafikbeschleunigungsmodul 1646 mit der Verknüpfung 1640.
In einer Umsetzung stellt eine Beschleunigerintegrationsschaltung 1636 Cacheverwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungsverwaltungsdienste im Namen einer Vielzahl von Grafikverarbeitungsengines 1631, 1632, N des Grafikbeschleunigungsmoduls 1646 bereit. Die Grafikverarbeitungsengines 1631, 1632, N können jeweils eine getrennte Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungs-Engines 1631, 1632, N unterschiedliche Typen von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie etwa Grafikausführungseinheiten, Medienverarbeitungs-Engines (z. B. Videocodierer/-decodierer), Abtaster und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 eine GPU mit einer Vielzahl von Grafikverarbeitungs-Engines 1631-1632, N sein oder die Grafikverarbeitungs-Engines 1631-1632, N können einzelne GPUs sein, die auf einem gemeinsamen Gehäuse, einer Leitungskarte oder einem Chip integriert sind.
In einer Ausführungsform beinhaltet die Beschleuniger-Integrationsschaltung 1636 eine Speicherverwaltungseinheit (MMU) 1639 zum Durchführen verschiedener Speicherverwaltungsfunktionen, wie etwa Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle zum Zugreifen auf Systemspeicher 1614. Die MMU 1639 kann auch einen Adressenübersetzungspuffer (TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. In einer Umsetzung speichert ein Cache 1638 Befehle und Daten für einen effizienten Zugriff durch die Grafikverarbeitungsengines 1631-1632, N. In einer Ausführungsform werden die im Cache 1638 und den Grafikspeichern 1633-1634, M gespeicherten Daten mit den KernCachen 1662A-1662D, 1656 und dem Systemspeicher 1614 kohärent gehalten. Wie vorstehend erwähnt, kann dies über die Proxy-Schaltung 1625 im Auftrag des Caches 1638 und der Speicher 1633-1634, M erzielt werden (z. B. Senden von Aktualisierungen an den Cache 1638 in Bezug auf Modifikationen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1662A-1662D, 1656 und Empfangen von Aktualisierungen von dem Cache 1638).
Ein Satz von Registern 1645 speichert Kontextdaten für Threads, die von den Grafikverarbeitungsengines 1631-1632, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1648 verwaltet Thread-Kontexte. Zum Beispiel kann die Kontextverwaltungsschaltung 1648 Sicherungs- und Wiederherstellungsoperationen ausführen, um Kontexte verschiedener Threads während Kontextwechseln zu sichern und wiederherzustellen (z. B. wenn ein erster Thread gespeichert wird und ein zweiter Thread gespeichert wird, sodass ein zweiter Thread durch eine Grafikverarbeitungsengine ausgeführt werden kann). Zum Beispiel kann die Kontextverwaltungsschaltung 1648 bei einer Kontextumschaltung derzeitige Registerwerte in einer bezeichneten Region in dem Speicher speichern (z. B. identifiziert durch einen Kontextzeiger). Sie kann dann bei der Rückkehr zu einem Kontext die Registerwerte wiederherstellen. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1647 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Implementation werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1631 durch die MMU 1639 in reale/physische Adressen in dem Systemspeicher 1614 übersetzt. Eine Implementation der Beschleuniger-Integrationsschaltung 1636 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1646 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1646 kann einer einzelnen Anwendung gewidmet sein, die auf dem Prozessor 1607 ausgeführt wird, oder kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der Ressourcen der Grafikverarbeitungsengines 1631-1632, N mit mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die unterschiedlichen VMs und/oder Anwendungen auf Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen assoziiert sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1636 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1646 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Außerdem kann die Beschleunigerintegrationsschaltung 1636 Virtualisierungseinrichtungen für einen Hostprozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsengines 1631-1632, N, Unterbrechungen und Speicherverwaltung zu verwalten.
Da Hardwareressourcen der Grafikverarbeitungsengines 1631-1632, N ausdrücklich einem realen Adressbereich zugeordnet sind, den der Hostprozessor 1607 sieht, kann ein beliebiger Hostprozessor diese Ressourcen direkt unter Verwendung eines effektiven Adresswerts ansteuern. Eine Funktion der Beschleunigerintegrationsschaltung 1636 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungsengines 1631-1632, N, sodass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1633-1634, M an jede der Grafikverarbeitungsengines 1631-1632 bzw. N gekoppelt. Grafikspeicher 1633-1634, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1631-1632, N verarbeitet werden. Die Grafikspeicher 1633-1634, M können flüchtige Speicher sein, wie etwa DRAMs (was gestapelte DRAMs beinhaltet), GDDR Speicher (z. B. GDDR5, GDDR6) oder HBM und/oder können nichtflüchtige Speicher sein, wie etwa 3D XPoint oder Nano-Ram.
Um den Datenverkehr über die Verbindung 1640 zu verringern, werden Verzerrungsmethoden verwendet, um sicherzustellen, dass die in den Grafikspeichern 1633-1634, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungsengines 1631-1632, N verwendet und vorzugsweise nicht von den Kernen 1660A-1660D (zumindest nicht häufig) verwendet werden. Gleichermaßen versucht ein Verzerrungsmechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsengines 1631-1632, N) benötigt werden, innerhalb der Caches 1662A-1662D, 1656 der Kerne und des Systemspeichers 1614 zu halten.
18 veranschaulicht eine andere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1636 in den Prozessor 1607 integriert ist. In mindestens dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 1631)-1632, N direkt über die Hochgeschwindigkeitsverknüpfung 1640 mit der Beschleuniger-Integrationsschaltung 1636 über die Schnittstelle 1637 und die Schnittstelle 1635 (die wiederum eine beliebige Form von Bus- oder Schnittstellenprotokoll nutzen können). Die Beschleunigerintegrationsschaltung 1636 kann die gleichen Operationen wie die im Hinblick auf 17 beschriebenen durchführen, jedoch möglicherweise mit einem höheren Durchsatz aufgrund seiner Nähe zum Kohärenzbus 1664 und den Caches 1662A-1662D, 1656. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, die ein Programmiermodell für dedizierte Prozesse (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung) beinhalten, die Programmiermodelle, die durch die Beschleunigerintegrationsschaltung 1636 gesteuert werden, und Programmiermodelle beinhalten können, die durch das Grafikbeschleunigungsmodul 1646 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1631-1632, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen zu der Grafikverarbeitungs-Engines 1631-1632, N lenken und so eine Virtualisierung innerhalb einer VM/Partition bereitstellen.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1631-1632, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungs-Engines 1631-1632, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Einzelpartitionssystemen ohne einen Hypervisor gehören die Grafikverarbeitungsengines 1631-1632, N einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1631-1632, N virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungs-Engine 1631-1632, N ein Prozesselement unter Verwendung eines Prozessidentifikators aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1614 gespeichert und sind unter Verwendung von in dieser Schrift beschriebenen effektiven Adress-zu-Real-Adressübersetzungsmethoden ansteuerbar. In mindestens einer Ausführungsform kann ein Prozessidentifikator ein implementationsspezifischer Wert sein, der einem Host-Prozess bereitgestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1631-1632, N registriert (das heißt, die Systemsoftware aufruft, um ein Prozesselement zu einer mit dem Prozesselement verknüpften Liste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bit eines Prozessidentifikators einen Versatz eines Prozesselements innerhalb einer mit dem Prozesselement verknüpften Liste sein.
19 veranschaulicht eine beispielhafte Beschleuniger-Integrations-Slice 1690. Wie in dieser Schrift verwendet, umfasst ein „Slice“ einen spezifizierten Teil von Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1636. Der effektive Adressbereich 1682 der Anwendung innerhalb des Systemspeichers 1614 speichert Prozesselemente 1683. In einer Ausführungsform werden Prozesselemente 1683 als Reaktion auf GPU-Aufrufe 1681 von Anwendungen 1680, die auf dem Prozessor 1607 ausgeführt werden, gespeichert. Ein Prozesselement 1683 enthält einen Prozesszustand für die entsprechende Anwendung 1680. Ein im Prozesselement 1683 enthaltener Arbeitsdeskriptor (work descriptor - WD) 1684 kann eine einzelne Aufgabe sein, die von einer Anwendung angefordert wird, oder kann einen Verweis auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 1684 ein Verweis auf eine Aufgabenanforderungswarteschlange im Adressbereich 1682 einer Anwendung.
Das Grafikbeschleunigungsmodul 1646 und/oder einzelne Grafikverarbeitungsengines 1631-1632, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 1684 an ein Grafikbeschleunigungsmodul 1646 zum Starten einer Aufgabe in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell mit dediziertem Prozess implementationsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungsengine 1631. Da das Grafikbeschleunigungsmodul 1646 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1636 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleunigerintegrationsschaltung 1636 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1646 zugewiesen ist.
Im Betrieb ruft eine WD-Abrufeinheit 1691 im Beschleunigerintegrations-Slice 1690 den nächsten WD 1684 ab, der eine Angabe der Arbeit beinhaltet, die von einer oder mehreren Grafikverarbeitungsengines des Grafikbeschleunigungsmoduls 1646 zu erledigen ist. In mindestens einer Ausführungsform können Daten von dem WD 1684 in den Registern 1645 gespeichert und durch die MMU 1639, die Unterbrechungsverwaltungsschaltung 1647 und/oder die Kontextverwaltungsschaltung 1648 verwendet werden, wie veranschaulicht. Eine Ausführungsform der MMU 1639 beinhaltet zum Beispiel eine Segment-/Seitenlaufschaltung zum Zugreifen auf Segment-/Seitentabellen 1686 innerhalb des virtuellen Adressraums 1685 eines OS. Die Unterbrechungsverwaltungsschaltung 1647 kann Unterbrechungsereignisse 1692 verarbeiten, die von dem Grafikbeschleunigungsmodul 1646 empfangen wurden. Beim Durchführen von Grafikoperationen wird eine effektive Adresse 1693, die von einer Grafikverarbeitungsengine 1631-1632, N erzeugt wird, von der MMU 1639 in eine reale Adresse übersetzt.

In einer Ausführungsform wird ein selber Satz von Registern 1645 für jede Grafikverarbeitungsengine 1631-1632, N und/oder Grafikbeschleunigungsmodul 1646 dupliziert und kann durch einen Hypervisor oder ein Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1690 beinhaltet sein. Beispielhafte Register, die durch einen Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 - durch Hypervisor initialisierte Register

1	Slice-Steuerregister
2	Geplanter Prozess-Bereichszeiger für reale Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragsbegrenzung
6	Zustandsregister
7	Logische Partitions-ID
8	Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die durch ein Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - durch Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontext-Sicherungs-/-Wiederherstellungszeiger für effektive Adresse (EA)
3	Beschleunigernutzungsaufzeichnungszeiger für virtuelle Adresse (VA)
4	Speichersegmenttabellenzeiger für virtuelle Adresse (VA)
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1684 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1646 und/oder bestimmte Grafikverarbeitungsengines 1631-1632, N. Er enthält alle Informationen, die von einer Grafikverarbeitungsengine 1631-1632, N benötigt werden, um Arbeit zu erledigen, oder es kann ein Verweis auf einen Speicherort sein, an dem eine Anwendung eine Befehlswarteschlange mit zu erledigender Arbeit eingerichtet hat.
20 veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 1698, in dem eine Prozesselementliste 1699 gespeichert ist. Auf den realen Adressbereich 1698 des Hypervisors kann über einen Hypervisor 1696 zugegriffen werden, der Grafikbeschleunigungsmodulengines für das Betriebssystem 1695 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1646 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1646 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geslicedte gemeinsame Nutzung und grafikgeleitete gemeinsame Nutzung.
In diesem Modell besitzt der System-Hypervisor 1696 das Grafikbeschleunigungsmodul 1646 und er stellt seine Funktion allen Betriebssystemen 1695 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1646 die Virtualisierung durch den System-Hypervisor 1696 unterstützt, muss das Grafikbeschleunigungsmodul 1646 Folgendes einhalten: 1) Die Aufgabenanforderung einer Anwendung muss autonom sein (das heißt, der Zustand muss zwischen den Aufgaben nicht beibehalten werden), oder das Grafikbeschleunigungsmodul 1646 muss einen Mechanismus zum Sichern und Wiederherstellen von Kontext bereitstellen. 2) Das Grafikbeschleunigungsmodul 1646 garantiert, dass die Aufgabenanforderung einer Anwendung innerhalb einer vorgegebenen Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1646 stellt eine Fähigkeit bereit, die Verarbeitung einer Aufgabe vorwegzunehmen. 3) Dem Grafikbeschleunigungsmodul 1646 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform ist es erforderlich, dass die Anwendung 1680 einen Systemaufruf des Betriebssystems 1695 mit einem Typ eines Grafikbeschleunigungsmodul 1646, einem Arbeitsdeskriptor (WD), einem Wert des Autoritätsmaskenregisters (authority mask register - AMR) und einem Kontext-Sicherungs-/- Wiederherstellungsbereichszeiger (context save/restore area pointer - CSRP) vornimmt. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 1646 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 1646 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD spezifisch für das Grafikbeschleunigungsmodul 1646 formatiert und er kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1646, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, um durch das Grafikbeschleunigungsmodul 1646 zu verrichtende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, ähnlich einer Anwendung, die einen AMR festlegt. Wenn Umsetzungen der Beschleunigerintegrationsschaltung 1636 und des Grafikbeschleunigungsmoduls 1646 ein Benutzerberechtigungsmaskenüberschreibungsregister (User Authority Mask Override Register - UAMOR) nicht unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1696 kann wahlweise einen aktuellen Wert des Berechtigungsmaskenüberschreibungsregisters (Authority Mask Override Register - AMOR) anwenden, bevor ein AMR in dem Prozesselement 1683 platziert wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1645, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1682 einer Anwendung für das Grafikbeschleunigungsmodul 1646 zum Sichern und Wiederherstellen des Kontextzustands enthalten. Dieser Verweis ist optional, wenn kein Status zwischen Aufgaben gespeichert werden muss oder wenn eine Aufgabe vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontext-Sicherungs-/- Wiederherstellungsbereich gepinnter Systemspeicher sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 1695 verifizieren, ob die Anwendung 1680 registriert ist und die Autorität zum Verwenden des Grafikbeschleunigungsmoduls 1646 bekommen hat. Das Betriebssystem 1695 ruft dann den Hypervisor 1696 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - Parameter für Aufrufe vom Betriebssystem an den Hypervisor

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (Context Save/Restore Area Pointer - CSRP) für effektive Adresse (EA)
4	Prozess-ID (PID) und optionale Thread-ID (TID)
5	Beschleunigernutzungsaufzeichnungszeiger (accelerator utilization record pointer - AURP) für virtuelle Adresse (VA)
6	Speichersegmenttabellenzeiger (storage segment table pointer - SSTP) für virtuelle Adresse
7	Logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft der Hypervisor 1696, ob sich das Betriebssystem 1695 registriert hat und ihm die Berechtigung erteilt wurde, das Grafikbeschleunigungsmodul 1646 zu verwenden. Der Hypervisor 1696 setzt dann das Prozesselement 1683 in eine verlinkte Prozesselementliste für eine entsprechende Art des Grafikbeschleunigungsmoduls 1646. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen beinhalten. Tabelle 4 - Prozesselementeinformationen

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (CSRP) für effektive Adresse (EA)
4	Prozess-ID (PID) und optionale Thread-ID (TID)
5	Beschleunigernutzungsaufzeichnungszeiger (AURP) für virtuelle Adresse (VA)
6	Speichersegmenttabellenzeiger (SSTP) für virtuelle Adresse
7	Logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Zustandsregister(SR)-Wert
10	Wert für eine logische Partition-ID (LPID)
11	Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adresse (RA)
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1645 der Beschleuniger-Integrations-Slice 1690.
Wie in 21 veranschaulicht, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressbereich ansteuerbar ist, der verwendet wird, um auf physische Prozessorspeicher 1601-1602 und GPU-Speicher 1620-1623 zuzugreifen. In dieser Implementation nutzen Operationen, die auf den GPUs 1610-1613 ausgeführt werden, einen gleichen virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1601-1602 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressbereichs dem Prozessorspeicher 1601, ein zweiter Teil dem zweiten Prozessorspeicher 1602, ein dritter Teil dem GPU-Speicher 1620 usw. zugewiesen. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (mitunter als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1601-1602 und GPU-Speicher 1620-1623 verteilt, was ermöglicht, dass ein beliebiger Prozessor oder eine beliebige GPU auf einen beliebigen physischen Speicher mit einer virtuellen Adresse zugreifen kann, die auf diesen Speicher abgebildet ist.
In mindestens einer Ausführungsform stellt die Verzerrungs-/Kohärenzverwaltungsschaltung 1694A-1694E innerhalb einer oder mehrerer MMUs 1639A-1639E die Cache-Kohärenz zwischen Caches eines oder mehrerer Host-Prozessoren (z. B. 1605) und GPUs 1610-1613 sicher und implementiert Verzerrungstechniken, die physische Speicher angeben, in denen bestimmte Typen von Daten gespeichert werden sollten. Obwohl mehrere Instanzen der Verzerrungs-/Kohärenzverwaltungsschaltungen 1694A-1694E in 21 veranschaulicht sind, kann eine Verzerrungs-/Kohärenzschaltung in einer MMU eines oder mehrerer Hostprozessoren 1605 und/oder in der Beschleunigerintegrationsschaltung 1636 umgesetzt sein.
Eine Ausführungsform ermöglicht, dass der an die GPU angeschlossene Speicher 1620-1623 als Teil des Systemspeichers zugeordnet ist und auf ihn unter Verwendung der Technologie des gemeinsam genutzten virtuellen Speichers (shared virtual memory - SVM) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit der vollständigen Systemcachekohärenz verbunden sind. In mindestens einer Ausführungsform stellt eine Fähigkeit für den GPU-angeschlossenen Speicher 1620-1623, auf den Systemspeicher ohne lästigen Cachekohärenzaufwand zuzugreifen, eine vorteilhafte Betriebsumgebung für die GPU-Auslagerung bereit. Diese Anordnung ermöglicht es der Software des Hostprozessors 1605, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne Aufwand von herkömmlichen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beziehen Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A-(memory mapped I/O - MMIO-)Zugriffe ein, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Cachekohärenzaufwände auf den GPU-angehängten Speicher 1620-1623 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Cachekohärenzaufwand eine effektive Schreibbandbreite erheblich verringern, die von einer GPU 1610-1613 gesehen wird. In mindestens einer Ausführungsform können die Effizienz des Operandensetups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Abladung spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Verzerrung und Hostprozessor-Verzerrung durch eine Verzerrungsortungsdatenstruktur bestimmt. Es kann zum Beispiel eine Verzerrungstabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit einer Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPUangeschlossener Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Verzerrungstabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPUgebundene Speicher 1620-1623 implementiert werden, mit oder ohne Verzerrungs-Cache in GPU 1610-1613 (um z. B. häufig/kürzlich verwendete Einträge einer Verzerrungstabelle zwischenzuspeichern). Alternativ kann eine gesamte Verzerrungstabelle innerhalb einer GPU aufrechterhalten werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-gebundenen Speicher auf einen Verzerrungstabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-gebundenen Speicher 1620-1623 zugeordnet ist, wodurch die folgenden Operationen verursacht werden. Zuerst werden lokale Anfragen von der GPU 1610-1613, die ihre Seite in der GPU-Verzerrung finden, direkt an einen entsprechenden GPU-Speicher 1620-1623 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite in der Host-Verzerrung finden, werden an den Prozessor 1605 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, vorstehend erörtert). In einer Ausführungsform vervollständigen Anforderungen vom Prozessor 1605, die eine angeforderte Seite in der Hostprozessor-Verzerrung finden, eine Anforderung wie ein normaler Speicherlesevorgang. Alternativ können Anforderungen, die an eine GPU-Verzerrungsseite gerichtet sind, an eine GPU 1610-1613 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Host-Prozessor-Verzerrung umwandeln, falls sie derzeitig keine Seite verwendet. In mindestens einer Ausführungsform kann der Verzerrungszustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder für eine begrenzte Anzahl von Fällen durch einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Verzerrungszustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Vorrichtungstreiber einer GPU aufruft, der wiederum eine Mitteilung an eine GPU sendet (oder einen Befehlsdeskriptor einreiht), die sie anweist, eine Verzerrungszustand zu ändern und bei einigen Übergängen eine Cacheleerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cacheleerungsoperation für einen Übergang von der Verzerrung des Hostprozessors 1605 zur GPU-Verzerrung verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem bewirkt wird, dass GPU-verzerrte Seiten durch den Host-Prozessor 1605 vorübergehend nicht zwischengespeichert werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1605 Zugriff von der GPU 1610 anfordern, die den Zugriff sofort gewähren kann oder nicht. Um die Kommunikation zwischen dem Prozessor 1605 und der GPU 1610 zu verringern, ist es daher vorteilhaft sicherzustellen, dass GPU-verzerrte Seiten diejenigen sind, die von einer GPU aber nicht von dem Hostprozessor 1605 benötigt werden und umgekehrt.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
22 veranschaulicht beispielhafte integrierte Schaltungen und damit assoziierte Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
22 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2200 als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2200 einen oder mehrere Anwendungsprozessor(en) 2205 (z. B. CPUs), mindestens einen Grafikprozessor 2210 und sie kann zusätzlich einen Bildprozessor 2215 und/oder einen Videoprozessor 2220 beinhalten, von denen jeder beliebige ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2200 Peripherie- oder Buslogik, die eine USB-Steuerung 2225, eine UART-Steuerung 2230, eine SPI/SDIO-Steuerung 2235 und eine I²S/I²C-Steuerung 2240 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 2200 eine Anzeigevorrichtung 2245 beinhalten, die an eine oder mehrere von einer High-Definition-Multimedia-Interface-(HDMI-)Steuerung 2250 und einer Mobile-Industry-Processor-Interface-(MIPI-)Anzeigeschnittstelle 2255 gekoppelt ist. In mindestens einer Ausführungsform kann die Speicherung durch ein Flash-Speicherteilsystem 2260 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2265 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform beinhalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 2270.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in der integrierten Schaltung 2200 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
23-24 veranschaulichen beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
23-24 sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung innerhalb eines SoC gemäß hierin beschriebenen Ausführungsformen veranschaulichen. 23 veranschaulicht einen beispielhaften Grafikprozessor 2310 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. 24 veranschaulicht einen zusätzlichen beispielhaften Grafikprozessor 2340 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 2310 aus 23ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 2340 aus 24 ein Grafikprozessorkern mit höherer Rechenleistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2310, 2340 eine Variante des Grafikprozessors 2210 aus 22 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2310 einen Vertexprozessor 2305 und einen oder mehrere Fragmentprozessor(en) 2315A-2315N (z.B. 2315A, 2315B, 2315C, 2315D bis 2315N-1 und 2315N). In mindestens einer Ausführungsform kann der Grafikprozessor 2310 unterschiedliche Shader-Programme über separate Logik ausführen, sodass der Vertexprozessor 2305 zum Ausführen von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragmentprozessor(en) 2315A-2315N Shading-Operationen für Fragmente (z. B. Pixel) für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertexprozessor 2305 eine Vertexverarbeitungsstufe einer 3D-Grafik-Pipeline durch und erzeugt Primitive und Vertexdaten. In mindestens einer Ausführungsform verwenden die Fragmentprozessor(en) 2315A-2315N Primitiv- und Vertexdaten, die durch den Vertexprozessor 2305 erzeugt wurden, um einen Bildspeicher zu produzieren, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform sind die Fragmentprozessor(en) 2315A-2315N zum Ausführen von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die zum Durchführen ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden können, wie es in einer Direct-3D-API bereitgestellt ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2310 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 2320A-2320B, Cache(s) 2325A-2325B und Schaltungszusammenschaltung(en) 2330A-2330B. In mindestens einer Ausführungsform stellen eine oder mehrere MMU(s) 2320A-2320B die Abbildung von virtuellen auf physische Adressen für den Grafikprozessor 2310 bereit, einschließlich für den Vertexprozessor 2305 und/oder die Fragmentprozessor(en) 2315A-2315N, der/die auf in Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können, zusätzlich zu den in einem oder mehreren Cache(s) 2325A-2325B gespeicherten Vertex- oder Bild-/Texturdaten. In mindestens einer Ausführungsform können eine oder mehrere MMU 2320A-2320B mit anderen MMU innerhalb des Systems synchronisiert werden, was beinhaltet, dass eine oder mehrere MMU einem oder mehreren Anwendungsprozessoren 2205, Bildprozessoren 2215 und/oder Videoprozessoren 2220 aus 22 zugeordnet sind, sodass jeder Prozessor 2205-2220 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen es eine oder mehrere Schaltungszusammenschaltung(en) 2330A-2330B dem Grafikprozessor 2310, entweder über einen internen Bus des SoC oder über eine direkte Verbindung Schnittstellen mit anderen IP-Kernen innerhalb des SoC zu bilden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 eine oder mehrere MMU 2320A-2320B, Cache(s) 2325A-2325B und Schaltungszwischenverbindungen 2330A-2330B des Grafikprozessors 2310 aus 23. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 einen oder mehrere Shader-Kerne 2355A-2355N (z. B. 2355A, 2355B, 2355C, 2355D, 2355E, 2355F bis 2355N-1 und 2355N), was eine vereinheitlichte Shader-Kernarchitektur bereitstellt, in der ein(e) einzelne(r) Kern oder Art oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, was Shader-Programmcode beinhaltet, um Vertex-Shader, Fragment-Shader und/oder Compute-Shader zu implementieren. In mindestens einer Ausführungsform kann eine Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 einen Zwischenkern-Task-Verwalter 2345, der als Thread-Zuteiler fungiert, um Ausführungs-Threads einem oder mehreren Shader-Kernen 2355A-2355N zuzuteilen, sowie eine Kachelungseinheit 2358 zum Beschleunigen von Kachelungsoperationen für das kachelbasierte Rendering, bei dem Rendering-Operationen für eine Szene in dem Bildraum unterteilt werden, um zum Beispiel die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in der integrierten Schaltung 23 und/oder 24 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet werden.
25-26 veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß hierin beschriebenen Ausführungsformen. 25 veranschaulicht einen Grafikkern 2500, der in mindestens einer Ausführungsform innerhalb des Grafikprozessors 2210 aus 22 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 2355A-2355N wie in 24 sein kann. 26 veranschaulicht eine hochparallele Allzweck-Grafikverarbeitungseinheit 2530, die in mindestens einer Ausführungsform zum Einsatz auf einem Mehrchipmodul geeignet ist.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 einen gemeinsam genutzten Anweisungs-Cache 2502, eine Textureinheit 2518 und einen Cache/gemeinsam genutzten Speicher 2520, die den Ausführungsressourcen innerhalb des Grafikkerns 2500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2500 mehrere Slices 2501A-2501N oder eine Partition für jeden Kern beinhalten und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2500 beinhalten. Die Slices 2501A-2501N können eine Unterstützungslogik beinhalten, die einen lokalen Anweisungscache 2504A-2504N, einen Thread-Scheduler 2506A-2506N, einen Thread-Dispatcher 2508A-2508N und einen Satz von Registern 2510A-2510N beinhaltet. In mindestens einer Ausführungsform können die Slices 2501A-2501N einen Satz zusätzlicher Funktionseinheiten (additional function units - AFUs 2514A-2514N), Gleitkommaeinheiten (floating-point units - FPUs 2514A-2514N), arithmetisch-logischer Einheiten für Integer (ALUs 2516A-2516N), Adressberechnungseinheiten (address computational units - ACUs 2513A-2513N), Gleitkommaeinheiten mit doppelter Genauigkeit (double-precision floating-point units - DPFPUs 2515A-2515N) und Matrixverarbeitungseinheiten (matrix processing units - MPUs 2517A-2517N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 2514A-2514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2515A-2515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2516A-2516N Integeroperationen mit variabler Genauigkeit mit 8-Bit-, 16-Bit- und 32-Bit-Genauigkeit durchführen und für Operationen mit gemischter Genauigkeit konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 2517A-2517N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Integeroperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 2517A-2517N eine Reihe von Matrixoperationen ausführen, um Anwendungsframeworks des maschinellen Lernens zu beschleunigen, welche die Ermöglichung der Unterstützung für beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM) beinhalten. In mindestens einer Ausführungsform können die AFU 2512A-2512N zusätzliche logische Operationen ausführen, die nicht durch Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind unten in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 in dem Grafikkern 2500 zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
26 veranschaulicht in mindestens einer Ausführungsform eine Universalverarbeitungseinheit (GPGPU) 2530, die so konfiguriert sein kann, dass hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten durchgeführt werden können. In mindestens einer Ausführungsform kann die GPGPU 2530 direkt mit anderen Instanzen der GPGPU 2530 verknüpft sein, um einen Mehr-GPU-Cluster zu erzeugen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 eine Host-Schnittstelle 2532, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 2532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 2532 eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 2530 Befehle von einem Host-Prozessor und sie verwendet einen globalen Scheduler 2534, um mit diesen Befehlen assoziierte Ausführungs-Threads an einen Satz von Rechenclustern 2536A-2536H zu verteilen. In mindestens einer Ausführungsform nutzen die Rechencluster 2536A-2536H einen Cache-Speicher 2538 gemeinsam. In mindestens einer Ausführungsform kann der Cache-Speicher 2538 als übergeordneter Cache für Cache-Speicher innerhalb der Rechencluster 2536A-2536H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 Speicher 2544A-2544B, der über einen Satz von Speichersteuerungen 2542A-2542B an die Rechencluster 2536A-2536H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 2544A-2544B verschiedene Typen von Speichervorrichtungen beinhalten, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie etwa synchroner Grafik-Direktzugriffsspeicher (SGRAM), darunter Grafik-Double-Data-Rate(GDDR)-Speicher.
In mindestens einer Ausführungsform beinhalten die Rechencluster 2536A-2536H jeweils einen Satz von Grafikkernen, wie etwa den Grafikkern 2500 aus 25, der mehrere Typen von Logikeinheiten für Integer und Gleitkommazahlen beinhalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, einschließlich solcher, die für Berechnungen des maschinellen Lernens geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 2536A-2536H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführt, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführt.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2530 so konfiguriert sein, dass sie als Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die durch die Rechencluster 2536A-2536H für die Synchronisation und den Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2530 über die Host-Schnittstelle 2532. In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 einen E/A-Hub 2539, der die GPGPU 2530 mit einer GPU-Verknüpfung 2540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 2530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verknüpfung 2540 an eine dedizierte GPU-zu-GPU-Brücke gekoppelt, die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2530 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 2540 mit einer Hochgeschwindigkeitsverbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu übermitteln und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2530 in separaten Datenverarbeitungssystemen und sie kommunizieren über eine Netzvorrichtung, auf die über die Host-Schnittstelle 2532 zugegriffen werden kann. In mindestens einer Ausführungsform der GPU kann die Verbindung 2540 dazu konfiguriert sein, eine Verbindung zu einem Hostprozessor zusätzlich zu oder als Alternative zu der Hostschnittstelle 2532 zu ermöglichen.
In mindestens einer Ausführungsform kann die GPGPU 2530 dazu konfiguriert sein, neuronale Netze zu trainieren. In mindestens einer Ausführungsform kann die GPGPU 2530 innerhalb einer Inferenzierungsplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 2530 für die Inferenzierung verwendet wird, kann die GPGPU weniger Rechencluster 2536A-2536H beinhalten, als wenn die GPGPU zum Trainieren eines neuronalen Netzs verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 2544A-2544B assoziierte Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite gewidmet sind. In mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 2530 die Inferenzierung von spezifischen Anweisungen unterstützen. In mindestens einer Ausführungsform kann eine Inferenzkonfiguration zum Beispiel Unterstützung für eine oder mehrere 8-Bit-Integer-Skalarprodukt-Anweisungen bereitstellen, die während der Inferenzoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind unten in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 in der GPGPU 2530 zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
27 ist ein Blockdiagramm, das ein Rechensystem 2700 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet das Rechensystem 2700 ein Verarbeitungsteilsystem 2701, das einen oder mehrere Prozessor(en) 2702 und einen Systemspeicher 2704 aufweist, die über einen Zusammenschaltungspfad kommunizieren, der einen Speicher-Hub 2705 beinhalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2705 eine getrennte Komponente innerhalb einer Chipsatzkomponente sein oder kann in einen oder mehrere Prozessoren 2702 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2705 über eine Kommunikationsverknüpfung 2706 mit einem E/A-Teilsystem 2711 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Teilsystem 2711 einen E/A-Hub 2707, der es dem Rechensystem 2700 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 2708 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2707 es einer Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2702 enthalten sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtung(en) 2710A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere mit dem E/A-Hub 2707 gekoppelte Anzeigevorrichtung(en) 2710A eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungsteilsystem 2701 einen oder mehrere Parallelprozessor(en) 2712, die über einen Bus oder eine andere Kommunikationsverknüpfung 2713 an den Speicher-Hub 2705 gekoppelt sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 2713 eine von einer beliebigen Anzahl von auf Standards basierenden Kommunikationsverbindungstechnologien oder - protokollen sein, wie etwa, aber nicht beschränkt auf PCI Express, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 2712 ein rechenfokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa einen Prozessor mit vielen integrierten Kernen (many integrated core - MIC). In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 2712 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtungen 2710A ausgeben kann, die über den E/A-Hub 2707 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessoren 2712 auch einen Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtungen 2710B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2714 mit dem E/A-Hub 2707 verbunden sein, um einen Speichermechanismus für das Rechensystem 2700 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2716 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 2707 und anderen Komponenten ermöglicht, wie etwa einem Netzadapter 2718 und/oder einem drahtlosen Netzadapter 2719, die in eine Plattform integriert werden können, sowie verschiedenen anderen Vorrichtungen, die über eine oder mehrere Erweiterungsvorrichtung(en) 2720 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 2718 ein Ethernet-Adapter oder ein anderer drahtgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzadapter 2719 eine oder mehrere Wi-Fi-, Bluetooth-, Nahfeldkommunikations-(NFC-) oder eine andere Netzvorrichtung beinhalten, die ein oder mehrere drahtlose Funkgeräte beinhaltet.
In mindestens einer Ausführungsform kann das Rechensystem 2700 andere, nicht explizit gezeigte Komponenten beinhalten, einschließlich USB- oder anderer Portverbindungen, optischer Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem E/A-Hub 2707 verbunden sein können. In mindestens einer Ausführungsform können die Kommunikationspfade, die verschiedene Komponenten in 27 zusammenschalten, unter Verwendung beliebiger geeigneter Protokolle implementiert werden, wie etwa auf PCI (Peripheral Component Interconnect) basierender Protokolle (z. B. PCI-Express) oder anderer Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder -protokoll(e), wie etwa NV-Link-Hochgeschwindigkeitszusammenschaltung, oder Zusammenschaltungsprotokolle.
In mindestens einer Ausführungsform schließen ein oder mehrere Parallelprozessoren 2712 eine Schaltung ein, die für die Grafik- und Videoverarbeitung optimiert ist, was zum Beispiel eine Videoausgabeschaltung beinhaltet, und bilden eine Grafikverarbeitungseinheit (GPU). In mindestens einer Ausführungsform schließen ein oder mehrere Parallelprozessoren 2712 eine Schaltung ein, die für eine universelle Verarbeitung optimiert ist. In mindestens einer Ausführungsform können Komponenten des Computersystems 2700 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessoren 2712, Speicher-Hub 2705, Prozessoren 2702 und E/A-Hub 2707 in eine integrierte System-on-Chip-(SoC-)Schaltung integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2700 in ein einzelnes Gehäuse integriert sein, um eine Konfiguration mit einem System in einem Gehäuse (system in package - SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2700 in ein Multi-Chip-Modul (multi-chip module - MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 im System der 27 zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind.
PROZESSOREN
28 veranschaulicht einen Parallelprozessor 2800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2800 unter Verwendung einer oder mehrerer integrierter Schaltungen implementiert werden, wie etwa programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs). In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 2800 eine Variante eines oder mehrerer Parallelprozessor(en) 2712, die in 27 gemäß einer beispielhaften Ausführungsform gezeigt sind.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 2800 eine Parallelverarbeitungseinheit 2802. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 2802 eine E/A-Einheit 2804, die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2802. In mindestens einer Ausführungsform kann die E/A-Einheit 2804 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2804 über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa eines Speicher-Hubs 2705, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden Verbindungen zwischen dem Speicher-Hub 2705 und der E/A-Einheit 2804 eine Kommunikationsverknüpfung 2713. In mindestens einer Ausführungsform ist die E/A-Einheit 2804 mit einer Host-Schnittstelle 2806 und einer Speicherkreuzschiene 2816 verbunden, wobei die Host-Schnittstelle 2806 Befehle empfängt, die auf das Durchführen von Verarbeitungsoperationen gerichtet sind, und die Speicherkreuzschiene 2816 Befehle empfängt, die auf das Durchführen von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform kann, wenn die Host-Schnittstelle 2806 einen Befehlspuffer über die E/A-Einheit 2804 empfängt, die Host-Schnittstelle 2806 Arbeitsoperationen zum Durchführen dieser Befehle an ein Frontend 2808 richten. In mindestens einer Ausführungsform ist das Frontend 2808 mit einem Scheduler 2810 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungsclusterarray 2812 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2810 sicher, dass das Verarbeitungsclusterarray 2812 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungsclusterarray 2812 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2810 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2810 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungsarray 2812 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten zum Planen auf dem Verarbeitungsarray 2812 über eine von mehreren Doorbells für die Grafikverarbeitung nachweisen. In mindestens einer Ausführungsform können Arbeitslasten dann durch die Logik des Schedulers 2810 innerhalb einer Mikrosteuerung, die den Scheduler 2810 beinhaltet, automatisch über das Verarbeitungsarray 2812 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 2814A, Cluster 2814B bis Cluster 2814N). In mindestens einer Ausführungsform kann jeder Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 eine große Anzahl von nebenläufigen Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2810 den Clustern 2814A-2814N des Verarbeitungsclusterarrays 2812 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jeden Typ von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2810 gehandhabt werden oder teilweise durch Compiler-Logik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungsclusterarray 2812 konfiguriert ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 zum Verarbeiten unterschiedlicher Programmtypen oder zum Durchführen unterschiedlicher Berechnungstypen zugewiesen sein.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 so konfiguriert sein, dass es verschiedene Typen von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2812 so konfiguriert, dass es Universal-Parallelberechnungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 zum Beispiel Logik zum Ausführen von Verarbeitungs-Tasks beinhalten, einschließlich des Filterns von Video- und/oder Audiodaten, des Durchführens von Modellierungsoperationen, einschließlich Physikoperationen, und des Durchführens von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2812 so konfiguriert, dass es Parallelgrafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 zusätzliche Logik beinhalten, um die Ausführung derartiger Grafikverarbeitungsoperationen zu unterstützen, was Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tessellationslogik und andere Scheitelpunktverarbeitungslogik beinhaltet, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 dazu konfiguriert sein, grafikverarbeitungsbezogene Shader-Programme auszuführen, wie etwa aber jedoch nicht beschränkt auf Scheitelpunkt-Shader, Tessellation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2802 Daten aus dem Systemspeicher über die E/A-Einheit 2804 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können während der Verarbeitung die übermittelten Daten in einem chipinternen Speicher (z. B. dem Parallelprozessorspeicher 2822) während der Verarbeitung gespeichert und dann wieder in den Systemspeicher geschrieben werden.
Wenn die Parallelverarbeitungseinheit 2802 zum Durchführen der Grafikverarbeitung verwendet wird, kann der Scheduler 2810 in mindestens einer Ausführungsform so konfiguriert sein, dass er eine Verarbeitungsarbeitslast in annähernd gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte des Verarbeitungsclusterarrays 2812 so konfiguriert sein, dass sie unterschiedliche Verarbeitungstypen durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so konfiguriert sein, dass er Tesselierungs- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so konfiguriert sein, dass er Pixel-Shading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild zur Anzeige zu produzieren. In mindestens einer Ausführungsform können Zwischendaten, die durch einen oder mehrere der Cluster 2814A-2814N produziert werden, in Puffern gespeichert werden, um zu ermöglichen, dass die Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 2814A-2814N übertragen werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 auszuführende Verarbeitungs-Tasks über den Scheduler 2810 empfangen, der von dem Frontend 2808 Befehle empfängt, die Verarbeitungs-Tasks definieren. In mindestens einer Ausführungsform können Verarbeitungsaufgaben Indizes von zu verarbeitenden Daten beinhalten, z. B. Oberflächen-(Patch-)Daten, Primitivdaten, Scheitelpunkt-Daten und/oder Pixeldaten sowie Zustandsparameter und Befehle, die definieren, wie Daten verarbeitet werden sollen (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 2810 so konfiguriert sein, dass er den Tasks entsprechende Indizes abruft, oder er kann Indizes von dem Frontend 2808 empfangen. In mindestens einer Ausführungsform kann das Frontend 2808 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungsclusterarray 2812 in einen gültigen Zustand konfiguriert wird, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) vorgegebene Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2802 mit einem Parallelprozessorspeicher 2822 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2822 über die Speicherkreuzschiene 2816 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungsclusterarray 2812 sowie von der E/A-Einheit 2804 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 über eine Speicherschnittstelle 2818 auf den Parallelprozessorspeicher 2822 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2818 mehrere Partitionseinheiten (z. B. Partitionseinheit 2820A, Partitionseinheit 2820B bis Partitionseinheit 2820N) beinhalten, die jeweils an einen Abschnitt (z. B. Speichereinheit) des Parallelprozessorspeichers 2822 gekoppelt werden können. In mindestens einer Ausführungsform ist eine Anzahl der Partitionseinheiten 2820A-2820N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, sodass eine erste Partitionseinheit 2820A eine entsprechende erste Speichereinheit 2824A aufweist, eine zweite Partitionseinheit 2820B eine entsprechende Speichereinheit 2824B aufweist und eine N-te Partitionseinheit 2820N eine entsprechende N-te Speichereinheit 2824N aufweist. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2820A-2820N möglicherweise nicht gleich einer Anzahl von Speichervorrichtungen.
In mindestens einer Ausführungsform können die Speichereinheiten 2824A-2824N verschiedene Typen von Speichervorrichtungen beinhalten, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie etwa synchroner Grafik-Direktzugriffsspeicher (SGRAM), darunter Grafik-Double-Data-Rate-(GDDR-)Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 2824A-2824N auch 3D-Stapelspeicher beinhalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite (high bandwidth memory - HBM). In mindestens einer Ausführungsform können Rendering-Ziele, wie etwa Bildspeicher oder Texturkarten, über die Speichereinheiten 2824A-2824N hinweg gespeichert werden, was es den Partitionseinheiten 2820A-2820N ermöglicht, Abschnitte jedes Rendering-Ziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 2822 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2822 zugunsten einer einheitlichen Speicherausgestaltung ausgeschlossen werden, die Systemspeicher in Verbindung mit lokalem Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann ein beliebiger der Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 Daten verarbeiten, die in beliebige der Speichereinheiten 2824A-2824N innerhalb des Parallelprozessorspeichers 2822 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 2814A-2814N an eine beliebige Partitionseinheit 2820A-2820N oder an einen anderen Cluster 2814A-2814N übermittelt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe ausführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2814A-2814N durch die Speicherkreuzschiene 2816 mit der Speicherschnittstelle 2818 kommunizieren, um aus verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform weist die Speicherkreuzschiene 2816 eine Verbindung mit der Speicherschnittstelle 2818 auf, um mit der E/A-Einheit 2804 zu kommunizieren, sowie eine Verbindung mit einer lokalen Instanz des Parallelprozessorspeichers 2822, was es den Verarbeitungseinheiten innerhalb der unterschiedlichen Verarbeitungscluster 2814A-2814N ermöglicht, mit Systemspeicher oder anderem Speicher zu kommunizieren, der nicht lokal zu der Parallelverarbeitungseinheit 2802 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2814A-2814N und Partitionseinheiten 2820A-2820N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2802 auf einer einzelnen Erweiterungskarte bereitgestellt sein oder mehrere Erweiterungskarten zusammengeschaltet sein. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 2802 dazu konfiguriert sein, zusammenzuarbeiten, selbst wenn unterschiedliche Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2802 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2802 oder des Parallelprozessors 2800 einbeziehen, in einer Vielfalt von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder tragbarer persönlicher Computer, Server, Arbeitsstationen, Spielekonsolen und/oder eingebetteter Systeme.
29 ist ein Blockdiagramm einer Partitionseinheit 2820 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2820 eine Instanz einer der Partitionseinheiten 2820A-2820N aus 28. In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 2820 einen L2-Cache 2821, eine Bildspeicherschnittstelle 2825 und eine Rasteroperationseinheit (raster operations unit - „ROP“) 2826. Der L2-Cache 2821 ist ein Lese-/Schreib-Cache, der dazu konfiguriert ist, Lade- und Speicheroperationen auszuführen, die von der Speicher-Crossbar 2816 und der ROP 2826 empfangen werden. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen durch den L2-Cache 2821 an die Bildspeicherschnittstelle 2825 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Bildspeicherschnittstelle 2825 zur Verarbeitung an einen Bildspeicher gesendet werden. In mindestens einer Ausführungsform bildet die Bildspeicherschnittstelle 2825 eine Schnittstelle mit einer der Speichereinheiten in dem Parallelprozessorspeicher, wie etwa mit den Speichereinheiten 2824A-2824N aus 28 (z. B. innerhalb des Parallelprozessorspeichers 2822).
In mindestens einer Ausführungsform ist die ROP 2826 eine Verarbeitungseinheit, die Rasteroperationen, wie etwa Schablone, Z-Test, Mischen und so weiter, durchführt. In mindestens einer Ausführungsform gibt die ROP 2826 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert sind. In mindestens einer Ausführungsform beinhaltet die ROP 2826 Komprimierungslogik, um Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, zu komprimieren und Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden, zu dekomprimieren. In mindestens einer Ausführungsform kann die Komprimierungslogik verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die von der ROP 2826 durchgeführte Komprimierungslogik kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung an Tiefen- und Farbdaten auf Kachelbasis ausgeführt.
In mindestens einer Ausführungsform ist die ROP 2826 innerhalb jedes Verarbeitungsclusters (z. B. Cluster 2814A-2814N aus 28) statt innerhalb der Partitionseinheit 2820 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten anstelle von Pixelfragmentdaten über die Speicherkreuzschiene 2816 übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie etwa einer der einen oder der mehreren Anzeigevorrichtung(en) 2710 aus 27, zur weiteren Verarbeitung durch die Prozessor(en) 2702 geroutet werden oder zur weiteren Verarbeitung durch eine der Verarbeitungsentitäten innerhalb des Parallelprozessors 2800 aus 28 geroutet werden.
30 ist ein Blockdiagramm eines Verarbeitungsclusters 2814 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz eines der Verarbeitungscluster 2814A-2814N aus 28. In mindestens einer Ausführungsform können einer oder mehrere Verarbeitungscluster 2814 dazu konfiguriert sein, viele Threads parallel auszuführen, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das mit einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden Ausgabetechniken für Single-Instruction-Multiple-Data-(SIMD-)Anweisungen verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Einzelbefehls-Mehrfachthread-(SIMT)-Methoden verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, die eine gemeinsame Befehlseinheit verwenden, die dazu konfiguriert ist, Befehle an einen Satz von Verarbeitungsengines innerhalb von jedem der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2814 über einen Pipelineverwalter 2832 gesteuert werden, der die Verarbeitungs-Tasks auf die SIMT-Parallelprozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipelineverwalter 2832 Anweisungen von dem Scheduler 2810 aus 28 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2834 und/oder eine Textureinheit 2836. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 2834 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen innerhalb des Verarbeitungsclusters 2814 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2834 innerhalb eines Verarbeitungsclusters 2814 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 Daten verarbeiten und eine Datenkreuzschiene 2840 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipelineverwalter 2832 die Verteilung von verarbeiteten Daten erleichtern, indem er Ziele für zu verteilende verarbeitete Daten über die Datenkreuzschiene 2840 vorgibt.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2834 innerhalb des Verarbeitungsclusters 2814 einen identischen Satz von funktioneller Ausführungslogik (z. B. arithmetisch-logische Einheiten, Lade-Speicher-Einheiten usw.) beinhalten. In mindestens einer Ausführungsform kann funktionelle Ausführungslogik pipelineartig konfiguriert sein, wobei neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielfalt von Vorgängen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsvorgänge, boolesche Vorgänge, Bitverschiebung und Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware einer funktionellen Einheit ausgenutzt werden, um unterschiedliche Operationen auszuführen, und eine beliebige Kombination von funktionellen Einheiten kann vorhanden sein.
In mindestens einer Ausführungsform stellen die an den Verarbeitungscluster 2814 übertragenen Anweisungen einen Thread dar. In mindestens einer Ausführungsform ist ein Satz von Threads, der über einen Satz von Parallelverarbeitungs-Engines ausgeführt wird, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2834 zugeordnet sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2834. In mindestens einer Ausführungsform können, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsengines beinhaltet, eine oder mehrere Verarbeitungsengines während Zyklen, in denen diese Thread-Gruppe verarbeitet wird, inaktiv sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2834. In mindestens einer Ausführungsform kann die Verarbeitung, wenn eine Thread-Gruppe mehr Threads als Verarbeitungsengines innerhalb des Grafikmultiprozessors 2834 beinhaltet, über aufeinanderfolgende Taktzyklen durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen nebenläufig auf einem Grafik-Multiprozessor 2834 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafik-Multiprozessor 2834 einen internen Cache-Speicher zum Durchführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 2848) innerhalb des Verarbeitungsclusters 2814 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2834 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 2820A-2820N aus 28), die von allen Verarbeitungsclustern 2814 gemeinsam genutzt werden und zum Übertragen von Daten zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2834 auch auf den chipexternen globalen Speicher zugreifen, der einen oder mehrere von dem lokalen Parallelprozessorspeicher und/oder dem Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann ein beliebiger Speicher, der zu der Parallelverarbeitungseinheit 2802 extern ist, als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet der Verarbeitungscluster 2814 mehrere Instanzen des Grafik-Multiprozessors 2834 und er kann gemeinsame Anweisungen und Daten teilen, die in dem L1-Cache 2848 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2814 eine Speicherverwaltungseinheit („MMU“) 2845 beinhalten, die dazu konfiguriert ist, virtuelle Adressen physischen Adressen zuzuordnen. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2845 innerhalb der Speicherschnittstelle 2818 aus 28 befinden. In mindestens einer Ausführungsform beinhaltet die MMU 2845 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), der dazu verwendet wird, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden, sowie optional einen CacheZeilenindex. In mindestens einer Ausführungsform kann die MMU 2845 Adressenübersetzungspuffer (translation lookaside buffers - TLB) oder Caches beinhalten, die sich innerhalb des Grafik-Multiprozessors 2834 oder L1-Cache oder Verarbeitungsclusters 2814 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um den Oberflächendatenzugriffsstandort zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cachezeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung nach einer Cachezeile ein Treffer oder ein Fehler ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2814 derart konfiguriert sein, dass jeder Grafik-Multiprozessor 2834 an eine Textureinheit 2836 zum Durchführen von Texturabbildungsoperationen gekoppelt ist, z. B. zum Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2834 gelesen und je nach Bedarf aus einem L2-Cache, dem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2834 verarbeitete Aufgaben an die Daten-Crossbar 2840 aus, um verarbeitete Aufgaben einem anderen Verarbeitungs-Cluster 2814 zur weiteren Verarbeitung bereitzustellen oder verarbeitete Aufgaben in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder Systemspeicher über die Speicher-Crossbar 2816 zu speichern. In mindestens einer Ausführungsform ist eine preROP 2842 (Vor-Rasteroperationeneinheit) so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 2834 empfängt, Daten an ROP-Einheiten leitet, die sich in den hierin beschriebenen Partitionseinheiten befinden können (z. B. Partitionseinheiten 2820A-2820N aus 28). In mindestens einer Ausführungsform kann die PreROP-2842-Einheit Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafikverarbeitungscluster 2814 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind.
31 zeigt einen Grafik-Multiprozessor 2834 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2834 mit dem Pipelineverwalter 2832 des Verarbeitungsclusters 2814 gekoppelt. In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2834 eine Ausführungspipeline auf, die einen Anweisungs-Cache 2852, eine Anweisungseinheit 2854, eine Adressabbildungseinheit 2856, eine Registerbank 2858, einen oder mehrere Kerne 2862 einer Universal-Grafikverarbeitungseinheit (GPGPU) und eine oder mehrere Lade-/Speichereinheiten 2866 beinhaltet, ohne darauf beschränkt zu sein. Ein oder mehrere GPGPU-Kerne 2862 und Lade-/Speichereinheiten 2866 sind mit dem schnellen Pufferspeicher 2872 und dem gemeinsam genutzten Speicher 2870 über eine Speicher- und Cache-Verbindung 2868 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungs-Cache 2852 einen Stream von auszuführenden Anweisungen von dem Pipelineverwalter 2832. In mindestens einer Ausführungsform werden Anweisungen im Anweisungs-Cache 2852 zwischengespeichert und zur Ausführung durch die Anweisungseinheit 2854 gesendet. In mindestens einer Ausführungsform kann die Anweisungseinheit 2854 Anweisungen als Thread-Gruppen (z. B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des einen oder der mehreren GPGPU-Kerne 2862 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen beliebigen von einem lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums vorgibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2856 verwendet werden, um Adressen in einem einheitlichen Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die durch die Lade-/Speichereinheiten 2866 zugegriffen werden kann.
In mindestens einer Ausführungsform stellt die Registerbank 2858 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2834 bereit. In mindestens einer Ausführungsform stellt die Registerbank 2858 einen temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kernen 2862, Lade-/Speichereinheiten 2866) des Grafik-Multiprozessors 2834 verbunden sind. In mindestens einer Ausführungsform ist die Registerbank 2858 derart zwischen den einzelnen funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerbank 2858 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerbank 2858 auf unterschiedliche Warps aufgeteilt, die durch den Grafik-Multiprozessor 2834 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2862 jeweils Gleitkommaeinheiten (FPUs) und/oder arithmetisch-logische Einheiten (ALUs) für Integer beinhalten, die zum Ausführen von Anweisungen des Grafik-Multiprozessors 2834 verwendet werden. GPGPU-Kerne 2862 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Abschnitt der GPGPU-Kerne 2862 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Gleitkommaarithmetik umsetzen oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2834 zusätzlich eine oder mehrere feste Funktions- oder Spezialfunktionseinheiten beinhalten, um konkrete Funktionen, wie etwa Kopierrechteck- oder Pixelmischoperationen, auszuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch feste oder Spezialfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 2862 SIMD-Logik, die dazu in der Lage ist, eine einzelne Anweisung an mehreren Datensätzen durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 2862 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit durch einen Shader-Compiler erzeugt werden oder automatisch erzeugt werden, wenn Programme ausgeführt werden, die für Single-Program-Multiple-Data-(SPMD-) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2868 ein Zusammenschaltungsnetz, das jede Funktionseinheit des Grafik-Multiprozessors 2834 mit der Registerbank 2858 und dem gemeinsam genutzten Speicher 2870 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2868 eine Kreuzschienen-Zusammenschaltung, die es der Lade-/Speichereinheit 2866 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher 2870 und der Registerbank 2858 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 2858 mit derselben Frequenz wie die GPGPU-Kerne 2862 arbeiten, wodurch die Datenübertragung zwischen den GPGPU-Kernen 2862 und der Registerdatei 2858 eine sehr geringe Latenzzeit hat. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2870 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf funktionellen Einheiten innerhalb des Grafik-Multiprozessors 2834 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2872 zum Beispiel als Daten-Cache verwendet werden, um Texturdaten zwischenzuspeichern, die zwischen funktionellen Einheiten und der Textureinheit 2836 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2870 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 2862 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die innerhalb des Cache-Speichers 2872 gespeichert sind, programmatisch Daten innerhalb des gemeinsam genutzten Speichers speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ an Host-/Prozessorkerne gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Funktionen einer Universal-GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU kommunikativ über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung, wie etwa PCIe oder NVLink) an Hostprozessor/Kerne gekoppelt sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie Kerne integriert sein und kommunikativ über einen internen Prozessorbus/eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) an die Kerne gekoppelt sein. In mindestens einer Ausführungsform können Prozessorkerne ungeachtet der Art und Weise, in der die GPU verbunden ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zum effizienten Verarbeiten dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafik-Multiprozessor 2834 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
32 veranschaulicht ein Mehrfach-GPU-Rechensystem 3200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Mehrfach-GPU-Rechensystem 3200 einen Prozessor 3202 beinhalten, der über einen Host-Schnittstellen-Switch 3204 an mehrere Universal-Grafikverarbeitungseinheiten (GPGPUs) 3206A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 3204 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 3202 an einen PCI-Express-Bus koppelt, über den der Prozessor 3202 mit den GPGPUs 3206A-D kommunizieren kann. GPGPUs 3206A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Links 3216 miteinander verbunden werden. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verknüpfungen 3216 mit jeder der GPGPUs 3206A-D über eine dedizierte GPU-Verknüpfung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verknüpfungen 3216 direkte Kommunikation zwischen jeder der GPGPUs 3206A-D, ohne dass Kommunikation über den Host-Schnittstellenbus 3204 erforderlich ist, mit dem der Prozessor 3202 verbunden ist. In mindestens einer Ausführungsform, bei der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verknüpfungen 3216 geleitet wird, bleibt der Host-Schnittstellenbus 3204 für den Systemspeicherzugriff oder zum Kommunizieren mit anderen Instanzen des Mehr-GPU-Rechensystems 3200 verfügbar, zum Beispiel über eine oder mehrere Netzvorrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 3206A-D mit dem Prozessor 3202 über den Host-Schnittstellen-Switch 3204 verbunden sind, beinhaltet der Prozessor 3202 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verknüpfungen 3216 und kann direkt mit den GPGPUs 3206A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 1015 in dem Mehrfah-GPU-Computersystem 3200 zum Inferenzieren oder Vorhersagen von Operationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
33 ist ein Blockdiagramm eines Grafikprozessors 3300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 eine Ringzusammenschaltung 3302, ein Pipeline-Frontend 3304, eine Medien-Engine 3337 und Grafikkerne 3380A-3380N. In mindestens einer Ausführungsform koppelt die Ringzusammenschaltung 3302 den Grafikprozessor 3300 an andere Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 3300 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 3300 Batches von Befehlen über die Ringzusammenschaltung 3302. In mindestens einer Ausführungsform werden eingehende Befehle durch einen Befehls-Streamer 3303 in dem Pipeline-Frontend 3304 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 skalierbare Ausführungslogik zum Durchführen von 3D-Geometrieverarbeitung und Medienverarbeitung über die Grafikkern(e) 3380A-3380N. In mindestens einer Ausführungsform führt der Befehls-Streamer 3303 der Geometriepipeline 3336 Befehle für 3D-Geometrieverarbeitungsbefehle zu. In mindestens einer Ausführungsform führt der Befehls-Streamer 3303 für mindestens einige Medienverarbeitungsbefehle Befehle einem Video-Frontend 3334 zu, das mit der Medien-Engine 3337 gekoppelt ist. In mindestens einer Ausführungsform beinhaltet die Medien-Engine 3337 eine Videoqualitäts-Engine (Video Quality Engine - VQE) 3330 für die Video- und Bildnachverarbeitung und eine Engine zum Codieren/Decodieren in mehreren Formaten (multi-format encode/decode - MFX) 3333 zum Bereitstellen von hardwarebeschleunigtem Codieren und Decodieren von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometriepipeline 3336 und die Medien-Engine 3337 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die durch mindestens einen Grafikkern 3380A bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 3380A-3380N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Teilkerne 3350A-3350N, 3360A-3360N (manchmal als Kern-Teil-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 3300 eine beliebige Anzahl von Grafikkernen 3380A bis 3380N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 einen Grafikkern 3380A, der mindestens einen ersten Teilkern 3350A und einen zweiten Teilkern 3360A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 3300 ein Prozessor niedriger Leistung mit einem einzelnen Teilkern (z. B. 3350A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 mehrere Grafikkerne 3380A-3380N, von denen jeder einen Satz von ersten Teilkernen 3350A-3350N und einen Satz von zweiten Teilkernen 3360A-3360N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 3350A-3350N mindestens einen ersten Satz von Ausführungseinheiten 3352A-3352N und Medien-/Texturabtastern 3354A-3354N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 3360A-3360N mindestens einen zweiten Satz von Ausführungseinheiten 3362A-3362N und Abtastern 3364A-3364N. In mindestens einer Ausführungsform nutzen die Teilkerne 3350A-3350N, 3360A-3360N jeweils einen Satz von gemeinsam genutzten Ressourcen 3370A-3370N gemeinsam. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen gemeinsam genutzten Cache-Speicher und Pixeloperationslogik.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafikprozessor 3300 für Inferenz- oder Vorhersageoperationen mindestens zum Teil auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
34 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor 3400, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann der Prozessor 3400 Anweisungen ausführen, die x86-Anweisungen, ARM-Anweisungen, spezialisierte Anweisungen für anwendungsspezifische integrierte Schaltkreise (ASICs) usw. beinhalten In mindestens einer Ausführungsform kann der Prozessor 3400 Register beinhalten, um gepackte Daten zu speichern, wie etwa 64 Bit breite MMX™-Register in Mikroprozessoren, die mit MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, aktiviert sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Integer- als auch in Gleitkommaform verfügbar sind, mit Elementen mit gepackten Daten arbeiten, die mit Single-Instruction-Multiple-Data-(„SIMD“) und Streaming-SIMD-Erweiterungs-(„SSE“)Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), derartige Operanden mit gepackten Daten aufbewahren. In mindestens einer Ausführungsform kann der Prozessor 3400 Anweisungen zum Beschleunigen von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzieren durchführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 3400 ein In-Order-Frontend („Frontend“) 3401 zum Abrufen von auszuführenden Anweisungen und Vorbereiten von Anweisungen, die später in einer Prozessorpipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 3401 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform ruft ein Anweisungsvorababrufer 3426 Anweisungen aus dem Speicher ab und speist die Anweisungen in einen Anweisungsdecodierer 3428 ein, der die Anweisungen wiederum decodiert oder interpretiert. Zum Beispiel dekodiert der Anweisungsdekodierer 3428 in mindestens einer Ausführungsform eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch als „Mikroops“ oder „uops“ bezeichnet) bezeichnet werden, welche diese Maschine ausführen kann. In mindestens einer Ausführungsform zerlegt der Anweisungsdekodierer 3428 die Anweisung in einen Operationscode und entsprechende Daten- und Steuerfelder, die möglicherweise von der Mikroarchitektur verwendet werden, um Operationen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform kann ein Ablaufverfolgungscache 3430 decodierte µops in programmgeordnete Sequenzen oder Abläufe in einer µop-Warteschlange 3434 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt ein Mikrocode-ROM 3432 uops bereit, die benötigt werden, um die Operation abzuschließen, wenn der Ablaufverfolgungs-Cache 3430 auf eine komplexe Anweisung trifft.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzelne Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um eine vollständige Operation abzuschließen. In mindestens einer Ausführungsform kann, falls mehr als vier Mikro-Ops benötigt werden, um eine Anweisung abzuschließen, der Anweisungsdecodierer 3428 auf den Mikrocode-ROM 3432 zugreifen, um die Anweisung durchzuführen. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops zur Verarbeitung in dem Anweisungsdecodierer 3428 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 3432 gespeichert werden, falls eine Anzahl von Mikroops benötigt wird, um den Betrieb durchzuführen. In mindestens einer Ausführungsform bezieht sich der Ablaufverfolgungscache 3430 auf ein programmierbares logisches Array (programmable logic array - „PLA“) für den Einsprungpunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocodesequenzen zu bestimmen, um eine oder mehrere Anweisungen aus dem Mikrocode-ROM 3432 gemäß mindestens einer Ausführungsform abzuschließen. In mindestens einer Ausführungsform kann das Frontend 3401 einer Maschine, nachdem der Mikrocode-ROM 3432 die Sequenzierung von Mikro-Ops für eine Anweisung fertiggestellt hat, das Abrufen von Mikro-Ops aus dem Ablaufverfolgungscache 3430 wiederaufnehmen.
In mindestens einer Ausführungsform kann die Engine zur Ausführung in einer anderen Reihenfolge („Out-of-Order-Engine“) 3403 Anweisungen zur Ausführung vorbereiten. In mindestens einer Ausführungsform weist die Logik für die Ausführung außerhalb der Reihenfolge eine Anzahl von Puffern auf, um den Ablauf von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, wenn sie in die Pipeline übergehen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Out-of-Order-Ausführungs-Engine 3403 ohne Einschränkung einen Zuweiser/Registerumbenenner 3440, eine Speicher-uop-Warteschlange 3442, eine Integer-/Gleitkomma-uop-Warteschlange 3444, einen Speicher-Scheduler 3446, einen schnellen Scheduler 3402, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 3404 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 3406. In mindestens einer Ausführungsform werden der schnelle Scheduler 3402, der langsame/allgemeine Gleitkomma-Scheduler 3404 und der einfache Gleitkomma-Scheduler 3406 hierin auch zusammen als „µop-Scheduler 3402, 3404, 3406“ bezeichnet. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 3440 Maschinenpuffer und Ressourcen zu, die jede µορ für die Ausführung benötigt. In mindestens einer Ausführungsform benennt der Zuweiser/Registerumbenenner 3440 logische Register in Einträge in einer Registerbank um. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 3440 auch einen Eintrag für jede uop in einer von zwei uop-Warteschlangen zu, und zwar in der Speicher-uop-Warteschlange 3442 für Speicheroperationen und der Integer-/Gleitkomma-uop-Warteschlange 3444 für Nicht-Speicheroperationen, vor dem Speicher-Scheduler 3446 und den uop-Schedulern 3402, 3404, 3406. In mindestens einer Ausführungsform bestimmen die uop-Scheduler 3402, 3404, 3406 auf Grundlage der Bereitschaft ihrer abhängigen Eingaberegister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die µops benötigen, um ihre Operation abzuschließen, wann eine uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Scheduler 3402 von mindestens einer Ausführungsform auf jede Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Scheduler 3404 und der einfache Gleitkomma-Scheduler 3406 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die uop-Scheduler 3402, 3404, 3406 Zuteilungsports, um uops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 3411 ohne Einschränkung eine Integerregisterbank/ein Umgehungsnetz 3408, eine Gleitkommaregisterbank/ein Umgehungsnetz („FP-Registerbank/Umgehungsnetz“) 3410, Adresserzeugungseinheiten (address generation units - „AGUs“) 3412 und 3414, schnelle arithmetisch-logische Einheiten (ALUs) („schnelle ALUs“) 3416 und 3418, eine langsame arithmetisch-logische Einheit („langsame ALU“) 3420, eine Gleitkomma-ALU („FP“) 3422 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 3424. In mindestens einer Ausführungsform werden die Integerregisterbank/das Umgehungsnetz 3408 und die Gleitkommaregisterbank/das Umgehungsnetz 3410 hierin auch als „Registerbänke 3408, 3410“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 3412 und 3414, die schnellen ALUs 3416 und 3418, die langsame ALU 3420, die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 hierin auch als „Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422 und 3424“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (die Null beinhaltet) und eine beliebige Art von Registerdatei, Umgehungsnetzwerk, Adresserzeugungseinheit und Ausführungseinheit in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können die Registerdateien 3408, 3410 zwischen den uop-Schedulern 3402, 3404, 3406 und den Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422 und 3424 angeordnet sein. In mindestens einer Ausführungsform führt die Integerregisterbank/das Umgehungsnetz 3408 Integeroperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterbank/das Umgehungsnetz 3410 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 3408, 3410 ohne Einschränkung ein Umgehungsnetzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, an neue abhängige uops umleiten oder weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 3408, 3410 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahlregisterdatei/Umgehungsnetzwerk 3408 ohne Einschränkung zwei getrennte Registerdateien beinhalten, eine Registerdatei für niederwertige zweiunddreißig Datenbits und eine zweite Registerdatei für höherwertige zweiunddreißig Datenbits. In mindestens einer Ausführungsform kann die Gleitkommaregisterbank/das Umgehungsnetz 3410 ohne Einschränkung 128 Bit breite Einträge beinhalten, da Gleitkommaanweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422, 3424 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 3408, 3410 Ganzzahl- und Gleitkomma-Datenoperandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 3400 ohne Einschränkung eine beliebige Anzahl und Kombination der Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422, 3424 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen des maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 3422 ohne Einschränkung einen 64 Bit mal 64 Bit großen Gleitkommadividierer zum Ausführen von Divisions-, Quadratwurzel- und Rest-Mikro-Ops beinhalten. In mindestens einer Ausführungsform können Anweisungen, an denen ein Gleitkommawert beteiligt ist, mit Gleitkomma-Hardware gehandhabt werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 3416, 3418 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUs 3416, 3418 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Integeroperationen an die langsame ALU 3420, da die langsame ALU 3420 ohne Einschränkung Integerausführungs-Hardware für Operationen vom Typ mit langer Latenz beinhalten kann, wie etwa einen Multiplikator, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können die Lade-/Speicheroperationen eines Speichers durch die AGUs 3412, 3414 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 3416, die schnelle ALU 3418 und die langsame ALU 3420 Integeroperationen an 64-Bit-Datenoperanden durchführen. In mindestens eine Ausführungsform können die schnelle ALU 3416, die schnelle ALU 3418 und die langsame ALU 3420 umgesetzt sein, um eine Reihe von Datenbitgrößen zu unterstützen, die sechzehn, zweiunddreißig, 128, 256, usw. beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 umgesetzt sein, um einen Bereich von Operanden mit Bits verschiedener Breiten zu unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 an 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform verteilen die uop-Scheduler 3402, 3404, 3406 abhängige Operationen, bevor die Ausführung der übergeordneten Ladung beendet ist. In mindestens einer Ausführungsform kann der Prozessor 3400, da uops in dem Prozessor 3400 spekulativ geplant und ausgeführt werden können, auch Logik zum Handhaben von Speicherfehlern beinhalten. In mindestens einer Ausführungsform kann es, wenn ein Datenladen im Daten-Cache fehlschlägt, abhängige Operationen im Flug in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise wiederholt werden und es unabhängige wird möglicherweise ermöglicht, dass sie abgeschlossen werden. In mindestens einer Ausführungsform können die Scheduler und der Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Anweisungssequenzen für Zeichenkettenvergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Ausdruck „Register“ auf Speicherorte des integrierten Prozessors beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform können Register derartige sein, die von außerhalb des Prozessors (aus der Perspektive eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform sind Register möglicherweise nicht auf eine bestimmte Schaltungsart beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie etwa dedizierter physischer Register, dynamisch zugewiesener physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integerregister 32-Bit-Integerdaten. Eine Registerdatei von mindestens einer Ausführungsform enthält außerdem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Ausführungsblock 3411 und andere gezeigte oder nicht gezeigte Speicher oder Register einbezogen sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Ausführungsblock 3411 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtungsparameter im chipinternem oder chip externem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 3411 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
35 veranschaulicht einen Deep-Learning-Anwendungsprozessor 3500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 3500 Anweisungen, die bei Ausführung durch den Deep-Learning-Anwendungsprozessor 3500 den Deep-Learning-Anwendungsprozessor 3500 dazu veranlassen, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 3500 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 3500 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis des Durchführens einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform beinhaltet der Deep-Learning-Anwendungsprozessor 3500 ohne Einschränkung Verarbeitungscluster 3510(1)-3510(12), Zwischenchipverknüpfungen (Inter-Chip Links - „ICLs“) 3520(1)-3520(12), Zwischenchipsteuerungen (Inter-Chip Controllers - „ICCs“) 3530(1)-3530(2), Speichersteuerungen (memory controllers - „Mem Ctrlrs“) 3542(1)-3542(4), eine physische Schicht mit einem Speicher mit hoher Bandbreite (high bandwidth memory physical layer - „HBM PHY“) 3544(1)-3544(4), eine zentrale Verwaltungssteuerungs-Verarbeitungseinheit („Verwaltungssteuerungs-CPU“) 3550, eine Interconnect-Express-Steuerung für periphere Komponenten und einen Direktspeicherzugriffsblock („PCIe-Steuerung und DMA“) 3570 und einen sechszehnspurigen Interconnect-Express-Port für eine periphere Komponente („PCI-Express x 16“) 3580.
In mindestens einer Ausführungsform können die Verarbeitungscluster 3510 Deep-Learning-Operationen durchführen, einschließlich Inferenz- oder Vorhersageoperationen auf Grundlage von Gewichtungsparametern, die mit einer oder mehreren Trainingstechniken, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 3510 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 3500 eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungsclustern 3500 beinhalten. In mindestens einer Ausführungsform sind die chipübergreifenden Verknüpfungen 3520 bidirektional. In mindestens einer Ausführungsform ermöglichen die chipübergreifenden Verknüpfungen 3520 und die chipübergreifenden Steuerungen 3530 mehreren Deep-Learning-Anwendungsprozessoren 3500 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus dem Durchführen eines oder mehrerer Algorithmen des maschineller Lernens resultieren, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 3500 eine beliebige Anzahl (einschließlich null) und einen beliebigen Typ von ICLs 3520 und ICCs 3530 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 3540 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 3540(i) ist sowohl der Speichersteuerung 3542(i) als auch HBM PHY 3544(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 3540 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und mit einer beliebigen Anzahl (einschließlich null) und einem beliebigen Typ von Speichersteuerungen 3542 und HBM PHYs 3544 assoziiert sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 3560, PCIe-Steuerung und DMA 3570 und/oder PCIe 3580 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt werden, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards auf eine beliebige technisch machbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3500 verwendet, um ein Modell des maschinellen Lernens, wie etwa ein neuronales Netz, zu trainieren, um dem Deep-Learning-Anwendungsprozessor 3500 bereitgestellte Informationen vorherzusagen oder zu inferenzieren. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3500 verwendet, um Informationen auf Grundlage eines trainierten Modells des maschinellen Lernens (z. B. eines neuronalen Netzes) zu inferenzieren oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den Deep-Learning-Anwendungsprozessor 3500 trainiert wurde. In mindestens einer Ausführungsform kann der Prozessor 3500 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
36 ist ein Blockdiagramm eines neuromorphen Prozessors 3600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 3600 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 3602 innerhalb des neuromorphen Prozessors 3600 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 3602 und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein, einschließlich einer oder mehrerer arithmetisch-logischer Einheiten (ALUs). In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 3602 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 3602 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 3602 einen Neuroneneingang 3604 und einen Neuronenausgang 3606 beinhalten. In mindestens einer Ausführungsform können die Neuronen 3602 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 3602 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 3604 und die Neuronenausgänge 3606 über Synapsen 3608 zusammengeschaltet sein.
In mindestens einer Ausführungsform können die Neuronen 3602 und die Synapsen 3608 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 3600 arbeitet, um die durch den neuromorphen Prozessor 3600 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 3602 einen Ausgabeimpuls (oder „Fire“ oder „Spike“) übertragen, wenn die über den Neuroneneingang 3604 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 3602 die an den Neuroneneingängen 3604 empfangenen Signale summieren oder integrieren. Zum Beispiel können in mindestens einer Ausführungsform die Neuronen 3602 als leckende Integrate-and-Fire-Neuronen implementiert sein, wobei, falls eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 3602 eine Ausgabe (oder „Feuern“) unter Verwendung einer Übertragungsfunktion, wie etwa einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron Signale, die an den Neuroneneingängen 3604 empfangen werden, zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron feuern, falls mehrere Eingabesignale an den Neuroneneingängen 3604 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h., bevor ein Membranpotential zu weit nach unten abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 3602 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können Eingaben gemittelt werden oder kann eine beliebige andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 3602 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder -logik beinhalten, die einen Ausgabe-Spike an dem Neuronenausgang 3606 erzeugen, wenn das Ergebnis des Anwendens einer Übertragungsfunktion auf den Neuroneneingang 3604 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 3602, sobald es feuert, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 3602, sobald das Membranpotential auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wiederaufnehmen.
In mindestens einer Ausführungsform können die Neuronen 3602 durch die Synapsen 3608 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 3608 arbeiten, um Signale von einem Ausgang eines ersten Neurons 3602 an einen Eingang eines zweiten Neurons 3602 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 3602 Informationen über mehr als eine Instanz der Synapse 3608 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 3606 über eine Instanz der Synapse 3608 mit einer Instanz des Neuroneneingangs 3604 in dem gleichen Neuron 3602 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3602, die eine über eine Instanz der Synapse 3608 zu übertragende Ausgabe erzeugt, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3608 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3602, die eine über eine Instanz der Synapse 3608 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3608 bezeichnet werden. Da eine Instanz des Neurons 3602 Eingaben von einer oder mehreren Instanzen der Synapse 3608 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 3608 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 3602 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 3608 sein.
In mindestens einer Ausführungsform können die Neuronen 3602 in eine oder mehrere Schichten organisiert sein. Jede Instanz des Neurons 3602 kann einen Neuronenausgang 3606 aufweisen, der durch eine oder mehrere Synapsen 3608 zu einem oder mehreren Neuroneneingängen 3604 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 3606 der Neuronen 3602 in einer ersten Schicht 3610 mit den Neuroneneingängen 3604 der Neuronen 3602 in einer zweiten Schicht 3612 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 3610 als „vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3602 in einer Instanz der ersten Schicht 3610 zu jeder Instanz des Neurons 3602 in der zweiten Schicht 3612 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 3610 als „vollständig verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3602 in einer Instanz der zweiten Schicht 3612 zu weniger als allen Instanzen des Neurons 3602 in einer dritten Schicht 3614 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 3612 als „spärlich verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 3602 in der zweiten Schicht 3612 zu Neuronen 3602 in mehreren anderen Schichten auffächern, was zu Neuronen 3602 in (derselben) zweiten Schicht 3612 beinhaltet. In mindestens einer Ausführungsform kann die zweite Schicht 3612 als „rekurrente Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung eine beliebige geeignete Kombination von rekurrenten Schichten und vorwärtsgekoppelten Schichten beinhalten, einschließlich ohne Einschränkung sowohl spärlich verbundener vorwärtsgekoppelter Schichten als auch vollständig verbundener vorwärtsgekoppelter Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung eine rekonfigurierbare Zusammenschaltungsarchitektur oder dedizierte fest verdrahtete Zusammenschaltungen beinhalten, um die Synapse 3608 mit den Neuronen 3602 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung Schaltung oder Logik beinhalten, die es ermöglicht, Synapsen je nach Bedarf auf Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/-Out unterschiedlichen Neuronen 3602 zuzuweisen. Zum Beispiel können in mindestens einer Ausführungsform die Synapsen 3608 mit den Neuronen 3602 unter Verwendung einer Zusammenschaltungsstruktur, wie etwa eines Netzes auf einem Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenzusammenschaltungen und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
37 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3700 einen oder mehrere Prozessoren 3702 und einen oder mehrere Grafikprozessoren 3708 und es kann ein Einzelprozessor-Desktopsystem, ein Multiprozessor-Arbeitsstationssystem oder ein Serversystem sein, das eine große Anzahl von Prozessoren 3702 oder Prozessorkernen 3707 aufweist. In mindestens einer Ausführungsform ist das System 3700 eine Verarbeitungsplattform, die in eine integrierte Schaltung als System auf einem Chip (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 3700 eine serverbasierte Spieleplattform, eine Spielekonsole, einschließlich einer Spiele- und Medienkonsole, eine mobile Spielekonsole, eine tragbare Spielekonsole oder eine Online-Spielekonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das System 3700 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internetvorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 3700 auch eine tragbare Vorrichtung, wie etwa eine tragbare Smartwatch-Vorrichtung, eine intelligente Brillenvorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung beinhalten, mit dieser gekoppelt oder darin integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 3700 eine Fernseh- oder Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 3702 und eine grafische Schnittstelle aufweist, die durch einen oder mehrere Grafikprozessoren 3708 erzeugt wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 3702 jeweils einen oder mehrere Prozessorkerne 3707 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Benutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 3707 dazu konfiguriert, einen konkreten Anweisungssatz 3709 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 3709 das Berechnen mit komplexem Anweisungssatz (Complex Instruction Set Computing - CISC), das Berechnen mit verringertem Anweisungssatz (Reduced Instruction Set Computing - RISC) oder das Berechnen über ein sehr langes Anweisungswort (Very Long Instruction Word - VLIW) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 3707 jeweils einen anderen Anweisungssatz 3709 verarbeiten, der Anweisungen beinhalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 3707 auch andere Verarbeitungsvorrichtungen beinhalten, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 3702 einen Cache-Speicher 3704. In mindestens einer Ausführungsform kann der Prozessor 3702 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 3702 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 3702 auch einen externen Cache (z. B. einen Level-3-(L3-)Cache oder Last-Level-Cache (LLC)) (nicht gezeigt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 3707 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist in dem Prozessor 3702 zusätzlich eine Registerbank 3706 beinhaltet, die unterschiedliche Typen von Registern zum Speichern unterschiedlicher Datentypen beinhalten kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungszeigerregister). In mindestens einer Ausführungsform kann die Registerbank 3706 Allzweckregister oder andere Register beinhalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 3702 mit einem oder mehreren Schnittstellenbus(sen) 3710 gekoppelt, um Kommunikationssignale, wie etwa Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 3702 und anderen Komponenten in dem System 3700 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 3710 ein Prozessorbus sein, wie etwa eine Version eines Direct-Media-Interface-(DMI-)Busses. In mindestens einer Ausführungsform ist die Schnittstelle 3710 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheriegerätekomponentenverbindungsbusse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten die Prozessor(en) 3702 eine integrierte Speichersteuerung 3716 und einen Plattformsteuerungs-Hub 3730. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 3716 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 3700, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 3730 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 3720 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), eine Flash-Speichervorrichtung, eine Phasenänderungsspeichervorrichtung oder eine andere Speichervorrichtung sein, die eine geeignete Leistung aufweist, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 3720 als Systemspeicher für das System 3700 arbeiten, um Daten 3722 und Anweisungen 3721 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 3702 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 3716 zudem an einen optionalen externen Grafikprozessor 3712 gekoppelt, der mit einem oder mehreren Grafikprozessoren 3708 in den Prozessoren 3702 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 3711 mit den Prozessor(en) 3702 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3711 eine oder mehrere von einer internen Anzeigevorrichtung, wie in einer mobilen elektronischen Vorrichtung oder einer Laptopvorrichtung, oder einer externen Anzeigevorrichtung beinhalten, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3711 eine am Kopf befestigte Anzeige (head mounted display - HMD) beinhalten, wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-(VR-)Anwendungen oder Augmented-Reality-(AR-)Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 3730, dass Peripheriegeräte mit der Speichervorrichtung 3720 und dem Prozessor 3702 über einen Hochgeschwindigkeits-E/A-Bus verbunden werden. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte eine Audiosteuerung 3746, eine Netzsteuerung 3734, eine Firmware-Schnittstelle 3728, einen drahtlosen Sendeempfänger 3726, Berührungssensoren 3725 und eine Datenspeichervorrichtung 3724 (z. B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 3724 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie etwa einen Peripheral-Component-Interconnect-Bus (z. B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 3725 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Sendeempfänger 3726 ein Wi-Fi-Sendeempfänger, ein Bluetooth-Sendeempfänger oder ein Sendeempfänger für ein mobiles Netz, wie etwa ein 3G-, 4G- oder Long-Term-Evolution-(LTE-)Sendeempfänger sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 3728 die Kommunikation mit der System-Firmware und kann zum Beispiel eine Unified Extensible Firmware Interface (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 3734 eine Netzwerkverbindung zu einem drahtgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungsnetzwerksteuerung (nicht gezeigt) mit dem Schnittstellenbus 3710 gekoppelt. In mindestens einer Ausführungsform ist die Audiosteuerung 3746 eine Mehrkanal-High-Definition-Audiosteuerung. In mindestens einer Ausführungsform beinhaltet das System 3700 eine optionale Legacy-E/A-Steuerung 3740 zum Koppeln von älteren Vorrichtungen (z. B. Personal System 2 (PS/2)) an das System. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3730 auch mit einer oder mehreren Universal-Serial-Bus-(USB-)Steuerungen 3742 verbunden sein, die mit Eingabevorrichtungen, wie etwa Kombinationen aus Tastatur und Maus 3743, einer Kamera 3744 oder anderen USB-Eingabevorrichtungen, verbunden sind.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 3716 und des Plattformsteuerungs-Hubs 3730 in einen diskreten externen Grafikprozessor, wie etwa den externen Grafikprozessor 3712, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 3730 und/oder die Speichersteuerung 3716 extern zu einem oder mehreren Prozessor(en) 3702 sein. Zum Beispiel kann das System 3700 in mindestens einer Ausführungsform eine externe Speichersteuerung 3716 und einen Plattformsteuerungs-Hub 3730 beinhalten, der als Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines Systemchipsatzes konfiguriert sein kann, der mit den Prozessor(en) 3702 in Kommunikation steht.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Grafikprozessor 3700 einbezogen sein. Zum Beispiel können in mindestens einer Ausführungsform in dieser Schrift beschriebene Trainings- und/oder Inferenzmethoden eine oder mehrere der im Grafikprozessor 3712 realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chip externem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3700 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
38 ist ein Blockdiagramm eines Prozessors 3800, der einen oder mehrere Prozessorkerne 3802A-3802N, eine integrierte Speichersteuerung 3814 und einen integrierten Grafikprozessor 3808 aufweist, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 3800 zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 3802N beinhalten, die durch Kästen mit gestrichelten Linien dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 3802A-3802N eine oder mehrere interne Cache-Einheiten 3804A-3804N. In mindestens einer Ausführungsform weist jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 3806 auf.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 3804A-3804N und die gemeinsam genutzten Cache-Einheiten 3806 eine Cache-Speicherhierarchie innerhalb des Prozessors 3800 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 3804A-3804N mindestens ein Level von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und ein oder mehrere Levels von gemeinsam genutztem Cache mittleren Levels, wie etwa ein Level 2 (L2), Level 3 (L3), Level 4 (L4) oder andere Cache-Levels, beinhalten, wobei ein höchstes Cache-Level vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 3806 und 3804A-3804N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 3800 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 3816 und einen Systemagentenkern 3810 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 3816 einen Satz von Peripheriegerätebussen, wie etwa einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 3810 eine Verwaltungsfunktionalität für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 eine oder mehrere integrierte Speichersteuerungen 3814, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht gezeigt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 3802A-3802N Unterstützung für simultanes Multi-Threading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 Komponenten zum Koordinieren und Betreiben der Kerne 3802A-3802N während der Multi-Thread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 3810 zusätzlich eine Leistungssteuereinheit (power control unit - PCU) beinhalten, die Logik und Komponenten zum Regulieren eines oder mehrerer Leistungszustände der Prozessorkerne 3802A-3802N und des Grafikprozessors 3808 beinhaltet.
In mindestens einer Ausführungsform beinhaltet der Prozessor 3800 zusätzlich den Grafikprozessor 3808 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 3808 mit gemeinsam genutzten Cache-Einheiten 3806 und dem Systemagentenkern 3810 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 3814 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 zudem eine Anzeigesteuerung 3811, um die Grafikprozessorausgabe zu einer oder mehreren gekoppelten Anzeigen zu treiben. In mindestens einer Ausführungsform kann die Anzeigesteuerung 3811 auch ein separates Modul sein, das über mindestens eine Zusammenschaltung mit dem Grafikprozessor 3808 gekoppelt ist, oder sie kann in den Grafikprozessor 3808 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 3812 verwendet, um interne Komponenten des Prozessors 3800 zu koppeln. In mindestens einer Ausführungsform kann eine alternative Zusammenschaltungseinheit verwendet werden, wie etwa eine Punkt-zu-Punkt-Zusammenschaltung, eine geschaltete Zusammenschaltung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 3808 über eine E/A-Verknüpfung 3813 mit der Ringzusammenschaltung 3812 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verknüpfung 3813 mindestens eine von mehreren Sorten von E/A-Zusammenschaltungen dar, einschließlich einer gehäuseinternen E/A-Zusammenschaltung, die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Speichermodul 3818 mit hoher Rechenleistung, wie etwa einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 3802A-3802N und der Grafikprozessor 3808 eingebettete Speichermodule 3818 als gemeinsam genutzten Cache der letzten Ebene.
In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N im Hinblick auf die Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 3802A-3802N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 3802A-3802N eine Teilmenge eines gemeinsamen Anweisungssatzes oder einen anderen Anweisungssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N bezüglich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen relativ betrachtet höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Kernen, die einen niedrigeren Leistungsverbrauch aufweisen, gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 3800 auf einem oder mehreren Chips oder als SoC-integrierte Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Prozessor 3800 einbezogen sein. Zum Beispiel können in mindestens einer Ausführungsform in dieser Schrift beschriebene Trainings- und/oder Inferenzmethoden eine oder mehrere der im Grafikprozessor 3712, den Grafikkernen 3802A-3802N oder anderen Komponenten in 38 realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3800 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
39 ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns 3900 gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 in einem Grafikkernarray enthalten. In mindestens einer Ausführungsform kann es sich bei dem Grafikprozessorkern 3900, mitunter als Kern-Slice bezeichnet, um einen oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors handeln. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 beispielhaft für einen Grafikkern-Slice und ein Grafikprozessor, wie hierin beschrieben, kann auf Grundlage der angestrebten Leistungs- und Rechenleistungshüllkurven mehrere Grafikkern-Slices beinhalten. In mindestens einer Ausführungsform kann jeder Grafikkern 3900 einen Festfunktionsblock 3930 beinhalten, der mit mehreren Teilkernen 3901A-3901F gekoppelt ist, die auch als Teil-Slices bezeichnet werden und modulare Blöcke von Universal- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3930 eine Geometrie-/Festfunktionspipeline 3936, die von allen Teilkernen im Grafikprozessor 3900 geteilt werden kann, zum Beispiel in Umsetzungen von Grafikprozessoren mit geringerer Leistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform beinhaltet die Geometrie-/Festfunktionspipeline 3936 eine 3D-Festfunktionspipeline, eine Video-Frontend-Einheit, einen Thread-Erzeuger und Thread-Zuteiler sowie einen Verwalter für einheitlichen Rückgabepuffer, der einheitlichen Rückgabepuffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3930 auch eine Grafik-SoC-Schnittstelle 3937, einen Grafik-Mikrocontroller 3938 und eine Medienpipeline 3939. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 3937 eine Schnittstelle zwischen dem Grafikkern 3900 und anderen Prozessorkernen innerhalb eines Systems auf einem integrierten Chip-Schaltkreis bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3938 ein programmierbarer Teilprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 3900 verwaltet, einschließlich Thread-Zuteilung, -Planung und -Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 3939 Logik zum Erleichtern der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimedia-Daten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 3939 Medienoperationen über Anforderungen an Rechen- oder Abtastlogik innerhalb der Teilkerne 3901A-3901F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 es dem Grafikkern 3900, mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC zu kommunizieren, einschließlich Speicherhierarchieelementen, wie etwa einem gemeinsam genutzten Last-Level-Cache-Speicher, System-RAM und/oder eingebettetem chipinternem oder gehäuseinternem DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3937 auch Kommunikation mit Festfunktionsvorrichtungen innerhalb eines SoC ermöglichen, wie etwa Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung von globalem atomarem Speicher und/oder implementiert diesen, der von dem Grafikkern 3900 und den CPUs innerhalb eines SoC gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3937 auch Leistungsverwaltungssteuerungen für den Grafikkern 3900 umsetzen und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 3900 und anderen Taktdomänen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 den Empfang von Befehlspuffern von einem Befehls-Streamer und einem globalen Thread-Zuteiler, die so konfiguriert sind, dass sie jedem von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors Befehle und Anweisungen bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen der Medienpipeline 3939 zugeteilt werden, wenn Medienoperationen durchgeführt werden sollen, oder einer Geometrie- und Festfunktionspipeline (z. B. der Geometrie- und Festfunktionspipeline 3936, der Geometrie- und Festfunktionspipeline 3914), wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungs-Tasks für den Grafikkern 3900 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 die Planung der Grafik- und/oder Rechenarbeitslast auf verschiedenen Grafikparallel-Engines innerhalb der Arrays 3902A-3902F, 3904A-3904F der Ausführungseinheiten (execution unit - EU) innerhalb der Teilkerne 3901A-3901F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoCs ausgeführt wird, der den Grafikkern 3900 beinhaltet, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells senden, die eine Planungsoperation auf einer geeigneten Grafikengine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen das Bestimmen, welche Arbeitslast als Nächstes laufen soll, das Absenden einer Arbeitslast an einen Befehls-Streamer, das Vorwegnehmen bestehender Arbeitslasten, die auf einer Engine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 auch Zustände mit niedriger Leistung oder inaktive Zustände für den Grafikkern 3900 erleichtern, wobei dem Grafikkern 3900 eine Fähigkeit bereitgestellt wird, Register innerhalb des Grafikkerns 3900 über Zustandsübergänge mit niedriger Leistung unabhängig von einem Betriebssystem und/oder einer Grafiktreiber-Software auf einem System zu sichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3900 mehr oder weniger als die veranschaulichten Teilkerne 3901A-3901F aufweisen, bis zu N modulare Teilkerne. Für jeden Satz von N Teilkernen kann der Grafikkern 3900 in mindestens einer Ausführungsform auch gemeinsam genutzte Funktionslogik 3910, gemeinsam genutzten und/oder Cache-Speicher 3912, eine Geometrie-/Festfunktionspipeline 3914 sowie zusätzliche Festfunktionslogik 3916 zum Beschleunigen verschiedener Grafik- und Rechenverarbeitungsoperationen beinhalten. Die gemeinsam genutzte Funktionslogik 3910 kann Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Zwischen-Thread-Kommunikationslogik) beinhalten, die von N Teilkernen innerhalb des Grafikkerns 3900 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der gemeinsam genutzte und/oder Cache-Speicher 3912 Last-Level-Cache für N Teilkerne 3901A-3901F innerhalb des Grafikkerns 3900 sein und auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3914 anstelle der Geometrie-/Festfunktionspipeline 3936 innerhalb des Festfunktionsblocks 3930 beinhaltet sein und kann selbe oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 3900 zusätzliche Festfunktionslogik 3916, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 3900 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 3916 eine zusätzliche Geometriepipeline zur Verwendung bei der Schattierung von lediglich der Position. Bei einer Schattierung von lediglich der Position existieren mindestens zwei Geometriepipelines, wohingegen in einer Vollgeometriepipeline innerhalb der Geometrie-/Fixfunktionspipeline 3916, 3936 und eine Auslesepipeline, die eine zusätzliche Geometriepipeline ist, die innerhalb der zusätzlichen Festfunktionslogik 3916 beinhaltet sein kann. In mindestens einer Ausführungsform ist die Auslesepipeline eine gekürzte Version einer Vollgeometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Auslesepipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen getrennten Kontext aufweist. In mindestens einer Ausführungsform kann eine Schattierung von lediglich der Position lange Ausleseläufe von verworfenen Dreiecken verbergen, wodurch die Schattierung in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Auslesepipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3916 Positions-Shader parallel zu einer Hauptanwendung ausführen und erzeugt im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Auslesepipeline das Positionsattribut von Scheitelpunkten abruft und schattiert, ohne eine Rasterisierung und ein Rendern von Pixeln in einen Bildspeicher durchzuführen. In mindestens einer Ausführungsform kann die Auslesepipeline erzeugte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, unabhängig davon, ob diese Dreiecke aussortiert wurden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Wiedergabepipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich zu einer Rasterisierungsphase weitergeleitet werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3916 auch Logik zur Beschleunigung des maschinellen Lernens wie etwa Festfunktions-Matrixmultiplikationslogik für Implementationen beinhalten, die Optimierungen für das Training oder das Inferenzieren des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 3901A-3901F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen durch Grafikpipeline-, Medienpipeline- oder Shader-Programme durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafikteilkerne 3901A-3901F mehrere EU-Arrays 3902A-3902F, 3904A-3904F, Logik 3903A-3903F zur Thread-Zuteilung und Zwischen-Thread-Kommunikation (thread dispatch/inter-thread communication - TD/IC), einen 3D(z. B. Textur)-Abtaster 3905A-3905F, einen Medienabtaster 3906A-3906F, einen Shader-Prozessor 3907A-3907F und gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 3908A-3908F. Die EU-Arrays 3902A-3902F, 3904A-3904F beinhalten jeweils mehrere Ausführungseinheiten, die Allzweck-Grafikverarbeitungseinheiten sind, die Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienst einer Grafik-, Medien- oder Rechenoperation ausführen können, was Grafik-, Medien- oder Rechen-Shader-Programme beinhaltet. In mindestens einer Ausführungsform führt die TD/IC-Logik 3903A-3903F lokale Thread-Zuteilungs- und Thread-Steueroperationen für Ausführungseinheiten innerhalb eines Teilkerns aus und sie erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Abtaster 3905A-3905F Daten mit Bezug zu Textur- oder anderer 3D-Grafik in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Abtaster Texturdaten auf Grundlage eines konfigurierten Sample-Zustands und eines Texturformats unterschiedlich lesen, das einer bestimmten Textur zugeordnet ist. In mindestens einer Ausführungsform können die Medienabtaster 3906A-3906F ähnliche Leseoperationen auf Grundlage eines Typs und Formats, die mit den Mediendaten assoziiert sind, durchführen. In mindestens einer Ausführungsform kann jeder Grafikteilkern 3901A-3901F alternativ einen einheitlichen 3D-Abtaster und Medienabtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Teilkerne 3901A-3901F ausgeführt werden, den gemeinsam genutzten lokalen Speicher 3908A-3908F innerhalb jedes Teilkerns verwenden, um es Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, zu ermöglichen, unter Verwendung eines gemeinsamen Pools von chipinternem Speicher ausgeführt zu werden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Grafikprozessor 3910 einbezogen sein. Zum Beispiel können in mindestens einer Ausführungsform in dieser Schrift beschriebene Trainings- und/oder Inferenzierungsmethoden eine oder mehrere der in dem Grafikprozessor 3712, dem Grafikmikrocontroller 3938, der Geometrie- und Festfunktionspipeline 3914 und 3936 oder einer anderen Logik in 38 realisierten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3900 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
40-41 veranschaulichen Thread-Ausführungslogik 4000, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform. 40 veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 4000 verwendet wird. 41 veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 40 veranschaulicht, beinhaltet die Thread-Ausführungslogik 4000 in mindestens einer Ausführungsform einen Shader-Prozessor 4002, einen Thread-Versender 4004, einen Anweisungs-Cache 4006, ein skalierbares Ausführungseinheitenarray, das eine Vielzahl von Ausführungseinheiten 4008A-4008N beinhaltet, Abtaster 4010, einen Daten-Cache 4012 und einen Datenanschluss 4014. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheitenarray dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. beliebige der Ausführungseinheiten 4008A, 4008B, 4008C, 4008D bis 4008N-1 und 4008N) zum Beispiel auf Grundlage von Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind skalierbare Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die mit jeder der Ausführungseinheiten verbunden ist. In mindestens einer Ausführungsform beinhaltet die Thread-Ausführungslogik 4000 eine oder mehrere Verbindungen mit Speicher, wie etwa Systemspeicher oder Cache-Speicher, durch eines oder mehrere des Anweisungs-Caches 4006, des Datenports 4014, des Abtasters 4010 und der Ausführungseinheiten 4008A-4008N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 4008A) eine eigenständige programmierbare Universalrecheneinheit, die dazu in der Lage ist, mehrere simultane Hardware-Threads auszuführen, während mehrere Datenelemente parallel für jeden Thread verarbeitet werden. In mindestens einer Ausführungsform ist das Array von Ausführungseinheiten 4008A-4008N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu beinhalten.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 4008A-4008N hauptsächlich verwendet, um Shader-Programme auszuführen. In mindestens einer Ausführungsform kann der Shader-Prozessor 4002 verschiedene Shader-Programme verarbeiten und mit den Shader-Programmen assoziierte Ausführungs-Threads über einen Thread-Zuteiler 4004 zuteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Zuteiler 4004 Logik zum Vermitteln von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zum Instanziieren angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 4008A-4008N. Zum Beispiel kann in mindestens einer Ausführungsform eine Geometriepipeline Vertex-, Tesselierungs- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Zuteiler 4004 auch Laufzeit-Thread-Erzeugungsanforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4008A-4008N einen Anweisungssatz, der systemeigene Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen Ausführungseinheiten Scheitelpunkt- und Geometrieverarbeitung (z. B. Scheitelpunktprogramme, Geometrieprogramme, Scheitelpunkt-Shader), Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und Allzweckverarbeitung (z. B. Rechen- und Medien-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 4008A-4008N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten, zu einer Mehrfachausgabe-Einzelbefehl-Mehrfachdaten-(SIMD-)Ausführung in der Lage, und eine Multithread-Operation ermöglicht eine effiziente Ausführungsumgebung trotz höherer Latenzspeicherzugriffe. In mindestens einer Ausführungsform weist jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerbank mit hoher Bandbreite und einen damit assoziierten unabhängigen Thread-Zustand auf. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Ausgaben pro Takt an Pipelines, die zu Integer- und Gleitkommaoperationen mit einfacher oder doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logischen Operationen, transzendentalen Operationen und anderen sonstigen Operationen in der Lage sind. In mindestens einer Ausführungsform veranlasst die Abhängigkeitslogik innerhalb der Ausführungseinheiten 4008A-4008N, während auf Daten aus dem Speicher oder einer von gemeinsam genutzten Funktionen gewartet wird, dass ein wartender Thread im Ruhezustand bleibt, bis angeforderte Daten zurückgegeben wurden. In mindestens einer Ausführungsform können Hardwareressourcen für die Verarbeitung anderer Threads verwendet werden, während sich ein wartender Thread im Ruhezustand befindet. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation assoziiert ist, Operationen für einen Pixel-Shader, Fragment-Shader oder einen anderen Typ von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 4008A-4008N an Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Ablaufsteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann eine Anzahl von Kanälen unabhängig von einer Anzahl von physischen arithmetischen Logikeinheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4008A-4008N Ganzzahl- und Gleitkomma-Datenarten.
In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als eine gepackte Datenart in einem Register gespeichert werden und die Ausführungseinheit verarbeitet verschiedene Elemente auf Grundlage der Datengröße von Elementen. Zum Beispiel werden in mindestens einer Ausführungsform beim Betreiben an einem 256 Bit breiten Vektor 256 Bit eines Vektors in einem Register gespeichert und eine Ausführungseinheit wird an einem Vektor als vier separate 64 Bit große gepackte Datenelemente (Datenelemente der Größe Vierfachwort (Quad-Word - QW)), acht separate 32 Bit große gepackte Datenelemente (Datenelemente der Größe Doppelwort (Double Word - DW)), sechzehn separate 16 Bit große gepackte Datenelemente (Datenelemente der Größe Wort (Word - W)) oder zweiunddreißig separate 8 Bit große Datenelemente (Datenelemente der Größe Byte (B)) betrieben. In mindestens einer Ausführungsform sind jedoch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 4009A-4009N mit einer Thread-Steuerungslogik (4007A-4007N) kombiniert werden, die verschmolzenen EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe fusioniert werden. In mindestens einer Ausführungsform kann jede EU in einer verschmolzenen EU-Gruppe dazu konfiguriert sein, einen getrennten SIMD-Hardware-Thread auszuführen. Die Anzahl von EUs in einer verschmolzenen EU-Gruppe kann gemäß verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU durchgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform beinhaltet jede fusionierte Grafikausführungseinheit 4009A-4009N mindestens zwei Ausführungseinheiten. Zum Beispiel beinhaltet in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 4009A eine erste EU 4008A, eine zweite EU 4008B und Thread-Steuerlogik 4007A, die der ersten EU 4008A und der zweiten EU 4008B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 4007A Threads, die auf der fusionierten Grafikausführungseinheit 4009A ausgeführt werden, sodass jede EU innerhalb der fusionierten Ausführungseinheiten 4009A-4009N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z. B. 4006) in der Thread-Ausführungslogik 4000 enthalten, um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 4012) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist ein Abtaster 4010 beinhaltet, um eine Texturabtastung für 3D-Operationen und eine Medienabtastung für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform beinhaltet der Abtaster 4010 eine spezielle Textur- oder Medien-Abtastungsfunktion, um Textur- oder Mediendaten während eines Abtastungsprozesses zu verarbeiten, bevor abgetastete Daten an eine Ausführungseinheit geliefert werden.
Während der Ausführung senden Grafik- und Medienpipelines in mindestens einer Ausführungsform Thread-Initiierungsanforderungen über die Thread-Erzeugungs- und - Zuteilungslogik an die Thread-Ausführungslogik 4000. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 4002 aufgerufen, um Ausgabeinformationen weiter zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader Werte verschiedener Scheitelpunkt-Attribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 4002 dann ein über eine Anwendungsprogrammierschnittstelle (API) zugeführtes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform teilt der Shader-Prozessor 4002 zum Ausführen eines Shader-Programms Threads über den Thread-Zuteiler 4004 einer Ausführungseinheit (z. B. 4008A) zu. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 4002 die Texturabtastlogik in dem Abtaster 4010, um auf Texturdaten in Texturkarten zuzugreifen, die in Speicher gespeichert sind. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und eingegebenen Geometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 4014 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 4000 bereit, um verarbeitete Daten zur weiteren Verarbeitung an einer Grafikprozessor-Ausgabepipeline an Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 4014 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 4012) oder ist an diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 41 veranschaulicht, kann in mindestens einer Ausführungsform eine Grafikausführungseinheit 4008 eine Anweisungsabrufeinheit 4037, ein allgemeines Registerdateiarray (general register file - GRF) 4024, ein Architekturregisterdateiarray (architectural register file - ARF) 4026, einen Thread-Vermittler 4022, eine Sendeeinheit 4030, eine Verzweigungseinheit 4032, einen Satz von SIMD-Gleitkommaeinheiten (FPUs) 4034 und in mindestens einer Ausführungsform einen Satz von dedizierten ganzzahligen SIMD-ALUs 4035 beinhalten. In mindestens einer Ausführungsform beinhalten die GRF 4024 und die ARF 4026 einen Satz allgemeiner Registerbänke und Architekturregisterbänke, die mit jedem simultanen Hardware-Thread assoziiert sind, der in der Grafikausführungseinheit 4008 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 4026 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 4024 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, einschließlich der Anweisungszeiger für jeden Thread, in Thread-spezifischen Registern in der ARF 4026 aufbewahrt werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 4008 eine Architektur auf, die eine Kombination aus simultanem Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem verschachteltem Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Ausgestaltungszeit auf Grundlage einer Zielanzahl von simultanen Threads und Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zum Ausführen mehrerer simultaner Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 4008 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 4022 des Grafikausführungseinheits-Threads 4008 Anweisungen einer der Sendeeinheit 4030, der Verzweigungseinheit 4042 oder der SIMD-FPU(s) 4034 zur Ausführung zuteilen. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb der GRF 4024 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Elementvektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheits-Thread Zugriff auf 4 KByte innerhalb des GRF 4024, obwohl Ausführungsformen nicht darauf beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads simultan ausgeführt werden, obwohl eine Anzahl der Threads pro Ausführungseinheit gemäß Ausführungsformen auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kbyte zugreifen können, kann das GRF 4024 insgesamt 28 Kbyte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi zulassen, dass Register gemeinsam adressiert werden, um effektiv breitere Register aufzubauen oder gestaffelte rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen versendet, die von der Mitteilungsweiterleitungssendeeinheit 4030 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an eine dedizierte Verzweigungseinheit 4032 versendet, um die SIMD-Abweichung und eventuelle Annäherung zu erleichtern.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 4008 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 4034 zum Durchführen von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 4034 auch Integerberechnung. In mindestens einer Ausführungsform können die FPU(s) 4034 bis zu einer Anzahl von M 32-Bit-Gleitkomma- (oder -Integer-) Operationen über SIMD ausführen oder bis zu 2M 16-Bit-Integer- oder 16-Bit-Gleitkommaoperationen über SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine von den FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendente mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkomma mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 4035 vorhanden, der spezifisch zum Durchführen von Operationen, die mit Berechnungen für maschinelles Lernen assoziiert sind, optimiert sein kann.
In mindestens einer Ausführungsform können Arrays von mehreren Instanzen der Grafikausführungseinheit 4008 in einer Grafikteilkern-Gruppierung (z. B. einem Teil-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 4008 Anweisungen über eine Vielzahl von Ausführungskanälen hinweg ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 4008 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Teile der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in die Ausführungslogik 4000 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternen oder chip externen Speicher und/oder Registern (gezeigt oder nichtgezeigt) gespeichert werden, die ALUs der Ausführungslogik 4000 konfigurieren, um einen oder mehrere Algorithmen maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder in dieser Schrift beschriebene Trainingsmethoden auszuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
42 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 4200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 4200 mit maschinenlesbarem Code konfiguriert, der bei Ausführung durch die PPU 4200 die PPU 4200 dazu veranlasst, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 4200 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierter Schaltung implementiert ist und der Multi-Threading als Technik zur Latenzverbergung nutzt, die dazu ausgestaltet ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und er ist eine Instanziierung eines Satzes von Anweisungen, der dazu konfiguriert ist, durch die PPU 4200 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 4200 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zum Verarbeiten dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie etwa einer Vorrichtung mit Flüssigkristallanzeige („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 4200 genutzt, um Berechnungen, wie etwa lineare Algebraoperationen und Operationen des maschinellen Lernens, durchzuführen. 42 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zu Veranschaulichungszwecken dient und als nicht einschränkendes Beispiel für Prozessorarchitekturen ausgelegt werden sollte, die innerhalb des Umfangs dieser Offenbarung in Betracht gezogen werden, und dass ein beliebiger geeigneter Prozessor zur Ergänzung und/oder als Ersatz für diesen eingesetzt werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 4200 so konfiguriert, dass sie Anwendungen für Hochleistungsrechnen (High Performance Computing - „HPC“), für ein Rechenzentrum und für maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 4200 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden nicht einschränkenden Beispiele: Plattformen für autonome Fahrzeuge, Deep Learning, Sprach-, Bild- und Texterkennungssysteme mit hoher Genauigkeit, intelligente Videoanalytik, Molekularsimulationen, Arzneimittelforschung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierungen und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform beinhaltet die PPU 4200 ohne Einschränkung eine Eingabe/Ausgabe(„E/A“)-Einheit 4206, eine Frontend-Einheit 4210, eine Scheduler-Einheit 4212, eine Arbeitsverteilungseinheit 4214, einen Hub 4216, eine Kreuzschiene (crossbar - „XBar“) 4220, einen oder mehrere Universalverarbeitungscluster („GPCs“) 4218 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 4222. In mindestens einer Ausführungsform ist die PPU 4200 mit einem Host-Prozessor oder anderen PPUs 4200 über eine oder mehrere Hochgeschwindigkeits-GPU-Zusammenschaltungen („GPU-Zusammenschaltungen“) 4208 verbunden. In mindestens einer Ausführungsform ist die PPU 4200 über eine Zusammenschaltung 4202 mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 4200 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 4204 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 4204 ohne Einschränkung eine oder mehrere Vorrichtungen mit dynamischem Direktzugriffsspeicher („DRAM“). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Teilsysteme mit Speicher mit hoher Bandbreite („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Dies innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 auf eine drahtbasierte mehrspurige Kommunikationsverknüpfung beziehen, die durch Systeme zum Skalieren verwendet wird und eine oder mehrere PPUs 4200 in Kombination mit einer oder mehreren zentralen Verarbeitungseinheiten („CPUs“) beinhaltet und die Cache-Kohärenz zwischen PPUs 4200 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 über den Hub 4216 zu/von anderen Einheiten der PPU 4200 übertragen, wie etwa einer/einem oder mehreren Kopier-Engines, Videocodierern, Videodecodierern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 42 möglicherweise nicht explizit veranschaulicht sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 4206 so konfiguriert, dass sie Kommunikation (z. B. Befehle, Daten) von einem Host-Prozessor (in 42 nicht veranschaulicht) über den Systembus 4202 überträgt und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 4206 mit dem Host-Prozessor direkt über den Systembus 4202 oder durch eine oder mehrere Zwischenvorrichtungen wie etwa eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 4206 über den Systembus 4202 mit einem oder mehreren anderen Prozessoren kommunizieren, wie etwa einer oder mehreren der PPUs 4200. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4206 eine Peripheral-Component-Interconnect-Express-(„PCIe“-)Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4206 Schnittstellen zum Kommunizieren mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 4206 über den Systembus 4202 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so konfiguriert sind, dass sie die PPU 4200 dazu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 4206 decodierte Befehle an verschiedene andere Einheiten der PPU 4200, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 4210 übertragen und/oder an den Hub 4216 oder andere Einheiten der PPU 4200 übertragen, wie etwa eine oder mehrere Kopier-Engines, einen Videocodierer, einen Videodecodierer, eine Leistungsverwaltungseinheit usw. (in 42 nicht explizit veranschaulicht). In mindestens einer Ausführungsform ist die E/A-Einheit 4206 so konfiguriert, dass sie Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 4200 routet.
In mindestens einer Ausführungsform codiert ein durch den Host-Prozessor ausgeführtes Programm einen Befehlsstream in einem Puffer, der der PPU 4200 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die durch diese Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist ein Puffer eine Region in einem Speicher, auf die sowohl ein Host-Prozessor als auch die PPU 4200 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf den Puffer in einem Systemspeicher, der mit dem Systembus 4202 verbunden ist, über Speicheranforderungen zugreift, die über den Systembus 4202 durch die E/A-Einheit 4206 übertragen werden. In mindestens einer Ausführungsform schreibt ein Host-Prozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger für einen Start eines Befehlsstroms an die PPU 4200, sodass die Frontend-Einheit 4210 Zeiger für einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 4200 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 4210 an die Scheduler-Einheit 4212 gekoppelt, die verschiedene GPCs 4218 zum Verarbeiten von Tasks konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 4212 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene durch die Scheduler-Einheit 4212 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 4218 ein Task zugeordnet ist, ob der Task aktiv oder inaktiv ist, welcher Prioritätslevel dem Task zugeordnet ist, und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 4212 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 4218.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 4212 an die Arbeitsverteilungseinheit 4214 gekoppelt, die so konfiguriert ist, dass sie Tasks zur Ausführung auf den GPCs 4218 zuteilt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 4214 eine Anzahl geplanter Tasks nach, die von der Scheduler-Einheit 4212 empfangen wurde, und die Arbeitsverteilungseinheit 4214 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 4218. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Schlitzen (z. B. 32 Schlitze), die Tasks enthalten, die zur Verarbeitung durch einen konkreten GPC 4218 zugeordnet sind; ein Pool aktiver Tasks kann eine Anzahl von Schlitzen (z. B. 4 Schlitze) für Tasks umfassen, die aktiv durch die GPCs 4218 verarbeitet werden, sodass, wenn einer der GPCs 4218 die Ausführung eines Tasks abschließt, dieser Task aus diesem Pool aktiver Tasks für den GPC 4218 entfernt wird und ein von anderen Tasks aus einem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 4218 eingeplant wird. Falls ein aktiver Task auf dem GPC 4218 inaktiv ist, wie etwa, während er darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dann wird in mindestens einer Ausführungsform der aktive Task aus dem GPC 4218 entfernt und in den Pool ausstehender Tasks zurückgeführt, während ein anderer Task in dem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 4218 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 4214 mit einem oder mehreren GPCs 4218 über die XBar 4220. In mindestens einer Ausführungsform ist die XBar 4220 ein Zusammenschaltungsnetz, das viele Einheiten der PPU 4200 an andere Einheiten der PPU 4200 koppelt und dazu konfiguriert sein kann, die Arbeitsverteilungseinheit 4214 an einen konkreten GPC 4218 zu koppeln. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 4200 über den Hub 4216 mit der XBar 4220 verbunden sein.
In mindestens einer Ausführungsform werden Tasks durch die Scheduler-Einheit 4212 verwaltet und durch die Arbeitsverteilungseinheit 4214 einem der GPCs 4218 zugeteilt. Der GPC 4218 ist dazu konfiguriert, Aufgaben zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse durch andere Tasks innerhalb des GPC 4218 verbraucht, über die XBar 4220 an einen anderen GPC 4218 geroutet oder in dem Speicher 4204 gespeichert werden. In mindestens einer Ausführungsform können die Ergebnisse über die Partitionseinheiten 4222, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 4204 implementieren, in den Speicher 4204 geschrieben werden. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 an eine andere PPU 4204 oder CPU übertragen werden. In mindestens einer Ausführungsform beinhaltet die PPU 4200 ohne Einschränkung eine Anzahl U von Partitionseinheiten 4222, die gleich einer Anzahl von separaten und unterschiedlichen Speichervorrichtungen 4204 ist, die an die PPU 4200 gekoppelt sind. In mindestens einer Ausführungsform wird die Partitionseinheit 4222 nachfolgend in Verbindung mit 44 ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiber-Kernel aus, der eine Anwendungsprogrammierschnittstelle („API“) umsetzt, die es einer oder mehreren Anwendungen ermöglicht, die auf dem Hostprozessor ausgeführt werden, Operationen zur Ausführung auf der PPU 4200 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen simultan durch die PPU 4200 ausgeführt und die PPU 4200 stellt Isolierung, Dienstgüte (quality of service - „QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform erzeugt eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die einen Treiberkernel dazu veranlassen, einen oder mehrere Tasks zur Ausführung durch die PPU 4200 zu erzeugen, und der Treiberkernel gibt Tasks an einen oder mehrere Ströme aus, die durch die PPU 4200 verarbeitet werden. In mindestens einer Ausführungsform umfasst jeder Task eine oder mehrere Gruppen von verwandten Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von verwandten Threads (z. B. 32 Threads), die parallel ausgeführt werden kann. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zum Durchführen von Tasks beinhalten und die Daten durch einen gemeinsam genutzten Speicher austauschen. In mindestens einer Ausführungsform werden Threads und zusammenwirkende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 44 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell des maschinellen Lernens, wie etwa ein neuronales Netz, zu trainieren, um der PPU 4200 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 4200 verwendet, um Informationen auf Grundlage eines trainierten Modells maschinellen Lernens (z. B. neuronales Netz) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 4200 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 4200 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
43 veranschaulicht einen Universalverarbeitungscluster („GPC“) 4300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 4300 um den GPC 4218 aus 42. In mindestens einer Ausführungsform beinhaltet jeder GPC 4300 ohne Einschränkung eine Anzahl von Hardware-Einheiten zum Verarbeiten von Tasks und beinhaltet jeder GPC 4300 ohne Einschränkung einen Pipelineverwalter 4302, eine Vor-Rasteroperationeneinheit (pre-raster operations unit - „PROP“) 4304, eine Raster-Engine 4308, eine Arbeitsverteilungskreuzschiene (work distribution crossbar - „WDX“) 4316, eine Speicherverwaltungseinheit („MMU“) 4318, einen oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 4306 und eine beliebige geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 4300 durch den Pipelineverwalter 4302 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipelineverwalter 4302 die Konfiguration eines oder mehrerer DPCs 4306 für die Verarbeitung von Tasks, die dem GPC 4300 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 4302 mindestens einen von einem oder mehreren DPCs 4306 dazu, mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 4306 dazu konfiguriert, ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor (streaming multi-processor - „SM“) 4314 auszuführen. In mindestens einer Ausführungsform ist der Pipelineverwalter 4302 so konfiguriert, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an zweckmäßige logische Einheiten innerhalb des GPC 4300 routet, und in mindestens einer Ausführungsform können einige Pakete an Festfunktions-Hardwareeinheiten in dem PROP 4304 und/oder der Raster-Engine 4308 geroutet werden, während andere Pakete zum Verarbeiten durch eine Primitiv-Engine 4312 oder den SM 4314 an die DPCs 4306 geroutet werden können. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 4302 mindestens einen der DPCs 4306 zum Implementieren eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 4304 so konfiguriert, dass sie in mindestens einer Ausführungsform die durch die Raster-Engine 4308 und die DPCs 4306 erzeugten Daten an eine Einheit für Rasteroperationen (Raster Operations - „ROP“) in der Partitionseinheit 4222 routet, die vorstehend in Verbindung mit 32 detaillierter beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 4304 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen und mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 4308 ohne Einschränkung eine Anzahl von Festfunktions-Hardwareeinheiten, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 4308 ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelverschmelzungs-Engine und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Einrichtungsengine transformierte Scheitelpunkte und erzeugt Ebenengleichungen, die mit geometrischen Primitiven verbunden sind, die durch Scheitelpunkte definiert sind; werden Ebenengleichungen an eine Grobrasterengine übermittelt, um Abdeckungsinformationen (z. B. eine x, y-Abdeckungsmaske für eine Kachel) für Primitive zu erzeugen; wird die Ausgabe der Grobrasterengine an eine Ausleseengine übermittelt, wo Fragmente, die mit Primitiven verbunden sind, die einen Z-Test nicht bestehen, aussortiert werden, und an eine Zuschneideengine übermittelt werden, wo Fragmente, die außerhalb eines Sichtkegels liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Ausschneiden und die Auslese überleben, an eine Feinrasterengine übergeben, um Attribute für Pixelfragmente auf Grundlage von Ebenengleichungen zu erzeugen, die von der Einrichtungsengine erzeugt werden. In mindestens einer Ausführungsform umfasst eine Ausgabe der Raster-Engine 4308 Fragmente, die durch eine beliebige geeignete Entität, wie etwa durch einen innerhalb des DPC 4306 implementierten Fragment-Shader, verarbeitet werden sollen.
In mindestens einer Ausführungsform umfasst jeder DPC 4306, der in dem GPC 4300 beinhaltet ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 4310; die Primitiv-Engine 4312; einen oder mehrere SMs 4314 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 4310 den Betrieb des DPC 4306 und routet von dem Pipelineverwalter 4302 empfangene Pakete an die entsprechenden Einheiten in dem DPC 4306. In mindestens einer Ausführungsform werden Pakete, die mit einem Vertex assoziiert sind, an die Primitiv-Engine 4312 geroutet, die so konfiguriert ist, dass sie Vertexattribute, die mit einem Vertex assoziiert sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die mit einem Shader-Programm assoziiert sind, an den SM 4314 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 4314 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt sind. In mindestens einer Ausführungsform weist der SM 4314 mehrere Threads auf und ist so konfiguriert, dass er eine Vielzahl von Threads (z. B. 32 Threads) aus einer konkreten Gruppe von Threads nebenläufig ausführt und eine Single-Instruction-Multiple-Data(„SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) so konfiguriert ist, dass er einen anderen Datensatz auf Grundlage des gleichen Anweisungssatzes verarbeitet. In mindestens einer Ausführungsform führen alle Threads in der Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform setzt der SM 4314 eine Einzelbefehls-Mehrfachthread-(„SIMT“)-Architektur um, wobei jeder Thread in einer Gruppe von Threads dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten, wobei jedoch einzelne Threads in einer Gruppe von Threads während der Ausführung abweichen dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp aufrechterhalten, was eine Gleichzeitigkeit zwischen Warps und eine serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb des Warps abweichen. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread aufrechterhalten, was eine gleichberechtigte Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread aufrechterhalten, und Threads, die dieselben Anweisungen ausführen, können zusammengeführt und für eine bessere Effizienz parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 4314 ist nachfolgend ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 4318 eine Schnittstelle zwischen dem GPC 4300 und einer Speicherpartitionseinheit (z. B. der Partitionseinheit 4222 aus 42) bereit und stellt die MMU 4318 Übersetzung virtueller Adressen in physische Adressen, Speicherschutz und Vermittlung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 4318 einen oder mehrere Adressenübersetzungspuffer („TLBs“) zum Durchführen der Übersetzung von virtuellen Adressen in physische Adressen in Speicher bereit.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell des maschinellen Lernens, wie etwa ein neuronales Netz, zu trainieren, um dem GPC 4300 bereitgestellte Informationen vorherzusagen oder zu inferenzieren. In mindestens einer Ausführungsform wird der GPC 4300 verwendet, um Informationen auf Grundlage eines trainierten Modells des maschinellen Lernens (z. B. eines neuronalen Netzes) zu inferenzieren oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den GPC 4300 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 4300 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
44 veranschaulicht eine Speicherpartitionseinheit 4400 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 4400 ohne Einschränkung eine Einheit 4402 für Rasteroperationen („ROP“), einen Level-Zwei-(„L2“-)Cache 4404, eine Speicherschnittstelle 4406 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 4406 an Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 4406 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Umsetzungen für eine Hochgeschwindigkeitsdatenübertragung umsetzen. In mindestens einer Ausführungsform bezieht die PPU U Speicherschnittstellen 4406 mit einer Speicherschnittstelle 4406 pro Paar von Partitionseinheiten 4400 ein, wobei jedes Paar von Partitionseinheiten 4400 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU zum Beispiel mit bis zu Y Speichervorrichtungen verbunden sein, wie etwa mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher mit Graphics-Double-Data-Rate-Version 5 („GDDR5-SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 4406 eine Speicherschnittstelle mit Speicher mit hoher Bandbreite der zweiten Generation (high bandwidth memory second generation - „HBM2“) und ist Y gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Leistungs- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speichermatrizen und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Matrize für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher Einzelfehlerkorrektur-Doppelfehlererfassungs-(Single-Error Correcting Double-Error Detecting - „SECDED“-)Fehlerkorrekturcode (Error Correction Code - „ECC“), um Daten zu schützen. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Rechenanwendungen, die empfindlich gegenüber Datenkorruption sind.
In mindestens einer Ausführungsform implementiert die PPU eine Speicherhierarchie mit mehreren Levels. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 4400 einen einheitlichen Speicher, um einen einzelnen einheitlichen virtuellen Adressbereich für die Zentralverarbeitungseinheit („CPU“) und den PPU-Speicher bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen durch eine PPU auf Speicher verfolgt, der sich auf anderen Prozessoren befindet, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 4208 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und den vollen Zugriff auf den CPU-Speicher durch die PPU bereitzustellen.
In mindestens einer Ausführungsform übermitteln Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopierengines Seitenfehler für Adressen erzeugen, die nicht Seitentabellen zugeordnet sind, und die Speicherpartitionseinheit 4400 bedient dann Seitenfehler, indem sie Adressen Seitentabellen zuordnet, wonach die Kopierengine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardwareseitenfehlern Adressen an Kopierengines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopierprozess ist transparent.
Daten aus dem Speicher 4204 aus 42 oder einem anderen Systemspeicher werden gemäß mindestens einer Ausführungsform durch die Speicherpartitionseinheit 4400 abgerufen und in L2-Cache 4404 gespeichert, der sich auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 4400 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Caches, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind die Caches der unteren Levels in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 4314 einen Level-Eins(„L1“)-Cache implementieren, wobei dieser L1-Cache ein privater Speicher ist, der für einen konkreten SM 4314 dediziert ist, und Daten aus dem L2-Cache 4404 werden abgerufen und in jedem L1-Cache zum Verarbeiten in Funktionseinheiten der SMs 4314 gespeichert. In mindestens einer Ausführungsform ist der L2-Cache 4404 an die Speicherschnittstelle 4406 und die XBar 4220 gekoppelt.
In mindestens einer Ausführungsform führt die ROP-Einheit 4402 Grafikrasteroperationen durch, die mit der Pixelfarbe in Bezug stehen, wie etwa Farbkomprimierung, Pixel-Blending und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 4402 die Tiefenprüfung in Verbindung mit der Raster-Engine 4308, wobei sie eine Tiefe für eine Abtaststelle, die einem Pixelfragment zugeordnet ist, von einer Culling-Engine der Raster-Engine 4308 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen dem Fragment zugeordneten Abtastort getestet. Falls dss Fragment die Tiefenprüfung für die Abtaststelle besteht, aktualisiert die ROP-Einheit 4402 dann in mindestens einer Ausführungsform den Tiefenpuffer und überträgt ein Ergebnis der Tiefenprüfung an die Raster-Engine 4308. Es versteht sich, dass sich eine Anzahl der Partitionseinheiten 4400 von einer Anzahl der GPCs unterscheiden kann und daher kann jede ROP-Einheit 4402 in mindestens einer Ausführungsform an jeden der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 4402 die von verschiedenen GPCs empfangenen Pakete und bestimmt, dass ein durch die ROP-Einheit 4402 erzeugtes Ergebnis zu der XBar 4220 durchgeroutet werden soll.
45 veranschaulicht einen Streaming-Multiprozessor („SM“) 4500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 4500 der SM 4314 aus 43. In mindestens einer Ausführungsform beinhaltet der SM 4500 ohne Einschränkung einen Anweisungs-Cache 4502, eine oder mehrere Scheduler-Einheiten 4504, eine Registerbank 4508, einen oder mehrere Verarbeitungskerne („Kerne“) 4510, eine oder mehrere Spezialfunktionseinheiten (special function units - „SFUs“) 4512, eine oder mehrere Lade-/Speichereinheiten (load/store units - „LSUs“) 4514, ein Zusammenschaltungsnetz 4516, einen gemeinsam genutzten Speicher/Level-Eins(„L1“)-Cache 4518 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform versendet eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“) und jede Aufgabe wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPC zugewiesen und, wenn die Aufgabe einem Shader-Programm verbunden ist, wird die Aufgabe einem der SMs 4500 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 4504 Tasks von einer Arbeitsverteilungseinheit und sie verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 4500 zugeordnet sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 4504 Thread-Blöcke für die Ausführung als Warps aus parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 4504 eine Vielzahl von unterschiedlichen Thread-Blöcken, indem sie unterschiedlichen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl von unterschiedlichen kooperativen Gruppen verschiedenen Funktionseinheiten (z. B. Verarbeitungskernen 4510, SFUs 4512 und LSUs 4514) zuteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck satterer, effizienterer paralleler Dekompositionen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisation zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen herkömmlicher Programmiermodelle ein einzelnes, einfaches Konstrukt zum Synchronisieren kooperierender Threads bereit: eine Barriere über alle Threads eines Threadblocks (z. B. syncthreads()-Funktion). In mindestens einer Ausführungsform können Programmierer Gruppen von Threads mit einer geringerer als Thread-Block-Granularität definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Performance, Ausgestaltungsflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit mit Teilblock- (d. h. so klein wie ein einzelner Thread) und Mehrblock-Granularität zu definieren und kollektive Operationen, wie etwa Synchronisation, an Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Anordnung über Softwaregrenzen hinweg, sodass Bibliotheken und Dienstprogrammfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Annäherung treffen zu müssen. In mindestens einer Ausführungsform ermöglichen Primitive der kooperativen Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf, Produzent-Konsument-Parallelität, opportunistischer Parallelität und globaler Synchronisation über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Zuteilungseinheit 4506 so konfiguriert, dass sie Anweisungen an eine oder mehrere Funktionseinheiten überträgt, und die Scheduler-Einheit 4504 beinhaltet ohne Einschränkung zwei Zuteilungseinheiten 4506, die es ermöglichen, dass zwei unterschiedliche Anweisungen aus demselben Warp während jedes Taktzyklus zugeteilt werden. In mindestens einer Ausführungsform beinhaltet jede Scheduler-Einheit 4504 eine einzelne Zuteilungseinheit 4506 oder zusätzliche Zuteilungseinheiten 4506.
In mindestens einer Ausführungsform beinhaltet jeder SM 4500 in mindestens einer Ausführungsform ohne Einschränkung die Registerbank 4508, die einen Satz von Registern für Funktionseinheiten des SM 4500 bereitstellt. In mindestens einer Ausführungsform ist die Registerbank 4508 auf jede der Funktionseinheiten aufgeteilt, sodass jeder Funktionseinheit ein dedizierter Abschnitt der Registerbank 4508 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerbank 4508 auf unterschiedliche Warps aufgeteilt, die durch den SM 4500 ausgeführt werden, und die Registerbank 4508 stellt temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 4500 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 4510. In mindestens einer Ausführungsform beinhaltet der SM 4500 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 4510. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 4510 in mindestens einer Ausführungsform ohne Einschränkung eine vollständig gepipelinete Verarbeitungseinheit mit einfacher Genauigkeit, doppelter Genauigkeit und/oder gemischter Genauigkeit, die ohne Einschränkung eine arithmetische Gleitkommalogikeinheit und eine arithmetische Ganzzahllogikeinheit beinhaltet. In mindestens einer Ausführungsform implementieren die arithmetisch-logischen Einheiten für Gleitkommazahlen den Standard IEEE 754-2008 für Gleitkommaarithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 4510 ohne Einschränkung 64 Gleitkommakeme mit einfacher Genauigkeit (32 Bit), 64 Integerkerne, 32 Gleitkommakeme mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind gemäß mindestens einer Ausführungsform dazu konfiguriert, Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 4510 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie etwa Faltungsoperationen zum Trainieren und Inferenzieren neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und - akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkomma-Matrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkomma-Matrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung von 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform legt eine API, wie etwa die CUDA 9 C++-API, spezielle Matrixlade-, Matrixmultiplizier- und -akkumulations- und Matrixspeicheroperationen offen, um Tensorkerne aus einem CUDA-C++-Programm effizient zu verwenden. In mindestens einer Ausführungsform geht die Warp-Ebenen-Schnittstelle auf CUDA-Ebene von 16×16 großen Matrizen aus, die alle 32 Warp-Threads überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 4500 ohne Einschränkung M SFUs 4512, die spezielle Funktionen (z. B. Attributbewertung, reziproke Quadratwurzel usw.) ausführen. In mindestens einer Ausführungsform beinhalten die SFUs 4512 ohne Einschränkung eine Baumtraversierungseinheit, die so konfiguriert ist, dass sie eine hierarchische Baumdatenstruktur traversiert. In mindestens einer Ausführungsform beinhalten die SFUs 4512 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturkartenfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind die Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu produzieren, die durch den SM 4500 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsam genutzten Speicher/L1-Cache 4518 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen, wie etwa Filteroperationen unter Verwendung von Mip-Karten (z. B. Texturkarten mit variierenden Detailgraden), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jeder SM 4500 ohne Einschränkung zwei Textureinheiten.
Jeder SM 4500 umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 4514, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 4518 und der Registerbank 4508 implementieren. Jeder SM 4500 beinhaltet ohne Einschränkung ein Zusammenschaltungsnetz 4516, das in mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 4508 und die LSU 4514 mit der Registerdatei 4508 und dem gemeinsam genutzten Speicher/L1-Cache 4518 verbindet. In mindestens einer Ausführungsform ist das Zusammenschaltungsnetz 4516 eine Kreuzschiene, die so konfiguriert sein kann, dass sie beliebige Funktionseinheiten mit beliebigen Registern in der Registerbank 4508 verbindet und LSUs 4514 mit der Registerbank 4508 und Speicherorten in dem gemeinsam genutzten Speicher/L1-Cache 4518 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 4518 ein Array von chipinternem Speicher, das in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 4500 und der Primitiv-Engine sowie zwischen Threads in dem SM 4500 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 4518 ohne Einschränkung eine Speicherkapazität von 128 KB und er befindet sich in einem Pfad von dem SM 4500 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsam genutzte Speicher/L1-Cache 4518 in mindestens einer Ausführungsform zum Cache von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von dem gemeinsam genutzten Speicher/L1-Cache 4518, L2-Cache und Speicher Ergänzungsspeicher.
Das Kombinieren der Funktionalität des Daten-Cache und des gemeinsam genutzten Speichers in einem einzelnen Speicherblock stellt in mindestens einer Ausführungsform eine verbesserte Rechenleistung für beide Typen von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die keinen gemeinsam genutzten Speicher verwenden, als ein Cache verwendet oder kann als ein Cache verwendet werden, wie etwa, wenn der gemeinsam genutzte Speicher dazu konfiguriert ist, die Hälfte der Kapazität zu verwenden, und Textur- und Lade-/Speicheroperationen können die verbleibende Kapazität verwenden. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 4518 ermöglicht dem gemeinsam genutzten Speicher/L1-Cache 4518 gemäß mindestens einer Ausführungsform das Fungieren als Leitung mit hohem Durchsatz für Streaming-Daten, während simultan Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitgestellt wird. In mindestens einer Ausführungsform kann bei einer Konfiguration für Universalparallelberechnung eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit feststehender Funktion umgangen, wodurch ein viel einfacheres Programmiermodell erzeugt wird. In einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt zu DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block ein selbes Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 4500 zum Ausführen des Programms und Durchführen von Berechnungen verwendet wird, der gemeinsam genutzte Speicher/L1-Cache 4518 zum Kommunizieren zwischen den Threads verwendet wird und die LSU 4514 zum Lesen des und Schreiben in den globalen Speicher durch den gemeinsam genutzten Speicher/L1-Cache 4518 und die Speicherpartitionseinheit verwendet wird. Bei der Konfiguration für Universalparallelberechnungen schreibt der SM 4500 in mindestens einer Ausführungsform Befehle, die durch die Scheduler-Einheit 4504 verwendet werden können, um neue Arbeit in den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in Folgendem beinhaltet: einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen tragbaren Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung und mehr. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat realisiert. In mindestens einer Ausführungsform ist die PPU in einem System auf einem Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen beinhaltet, wie etwa zusätzliche PPUs, Speicher, einer CPU mit verringertem Anweisungssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen.
In einer Ausführungsform kann die PPU auf einer Grafikkarte beinhaltet sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verknüpft ist. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit (integrated graphics processing unit - „iGPU“) sein, die im Chipsatz des Motherboards beinhaltet ist.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell des maschinellen Lernens, wie etwa ein neuronales Netz, zu trainieren, um dem SM 4500 bereitgestellte Informationen vorherzusagen oder zu inferenzieren. In mindestens einer Ausführungsform wird der SM 4500 verwendet, um Informationen auf Grundlage eines trainierten Modells des maschinellen Lernens (z. B. eines neuronalen Netzes) zu inferenzieren oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den SM 4500 trainiert wurde. In mindestens einer Ausführungsform kann der SM 4500 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage von Extrempunkten durchzuführen.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Benutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform werden Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogikalgorithmen im Hauptspeicher 1404 und/oder im Sekundärspeicher gespeichert. Falls sie durch einen oder mehrere Prozessoren ausgeführt werden, ermöglichen es Computerprogramme dem System 1400, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind Arbeitsspeicher 1404, Datenspeiche und/oder beliebiger anderer Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 1402, des Parallelverarbeitungssystems 1412, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 1402 als auch des Parallelverarbeitungssystems 1412 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.) und einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 1400 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielekonsolen, eines eingebetteten Systems und/oder eines beliebigen anderen Typs von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1412 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1414 und damit assoziierte Speicher 1416. In mindestens einer Ausführungsform sind die PPUs 1414 über eine Zusammenschaltung 1418 und einen Switch 1420 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1412 Rechen-Tasks auf PPUs 1414, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechen-Tasks auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1414 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1414 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1414 durch Verwendung eines Befehls wie etwa _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1414 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Techniken diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (d. h. in der Bedeutung „beinhaltend, ohne darauf beschränkt zu sein“), es sei denn, es ist etwas anderes angegeben. Der Ausdruck „verbunden“ ist als teilweise oder vollständig ineinander enthalten, aneinander befestigt oder aneinander angefügt auszulegen, wenn er unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, selbst, wenn ein Element dazwischen eingefügt ist. Die Nennung von Wertebereichen in dieser Schrift soll lediglich als ein schnelles Verfahren des einzelnen Bezugnehmens auf jeden getrennten Wert dienen, der in den Bereich fällt, es sei denn, in dieser Schrift ist etwas anderes angegeben, und jeder getrennte Wert ist in die Beschreibung integriert, als ob er einzeln in dieser Schrift wiedergegeben wäre. Die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Objekten“) oder „Teilsatz“ ist als eine nichtleere Zusammenstellung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext. Ferner bezeichnet der Ausdruck „Teilsatz“ eines entsprechenden Satzes nicht notwendigerweise einen tatsächlichen Teilsatz des entsprechenden Satzes; vielmehr können der Teilsatz und der entsprechende Satz gleich sein, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht ausdrücken, dass bestimmte Ausführungen erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sind. Zusätzlich bezeichnet, sofern nicht anders angegeben oder durch den Kontext widersprochen, der Ausdruck „Vielzahl“ außerdem einen Zustand der Pluralität (z. B. „eine Vielzahl von Elementen“ bezeichnet mehrere Elemente). Eine Vielzahl besteht aus mindestens zwei Elementen, kann jedoch auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Ferner bedeutet, sofern nicht anders angegeben oder aus dem Kontext nicht eindeutig hervorgeht, der Ausdruck „auf Grundlage von“ „mindestens zum Teil auf Grundlage von“ und nicht „ausschließlich auf Grundlage von“.
Hierin beschriebene Vorgänge von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern es hierin nicht anders angegeben ist oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess, wie etwa die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und er ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz von nichtflüchtigen computerlesbaren Speichermedien kann in mindestens einer Ausführungsform mehrere nichtflüchtige computerlesbare Speichermedien umfassen und eines oder mehrere von einzelnen nichtflüchtigen Speichermedien der mehreren nichtflüchtigen computerlesbaren Speichermedien verfügen möglicherweise nicht über den gesamten Code, während mehrere nichtflüchtige computerlesbares Speichermedien gemeinschaftlich den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder kollektiv Vorgänge der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit geeigneter Hardware und/oder Software konfiguriert, welche die Durchführung der Vorgänge ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher und aller Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Bezugnahmen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin genannt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Bezugnahme einzeln und spezifisch als durch Bezugnahme eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, - übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse zum Ausführen von Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend beziehen. Die Begriffe „System“ und „Verfahren“ werden hierin insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erlangen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Übernehmen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch das Empfangen von Daten als ein Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Umsetzungen kann der Prozess des Erhaltens, Übernehmens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übertragen von Daten über eine serielle oder parallele Schnittstelle erreicht werden. In einer anderen Implementation kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetz von der bereitstellenden Entität zur erfassenden Entität erfolgen. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementationen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/657220 [0001]

Claims

Prozessor, der Folgendes umfasst: eine oder mehrere Schaltungen, um dazu beizutragen, eine Stellung eines autonomen Objekts zumindest teilweise auf Grundlage nur eines Bildes des autonomen Objekts zu bestimmen.
Prozessor nach Anspruch 1, wobei das Bild durch eine Kamera aufgenommen wird und wobei die eine oder mehrere Schaltungen ferner dazu dienen, eine relative Position und Orientierung zwischen der Kamera und dem autonomen Objekt zumindest teilweise auf Grundlage der Stellung zu bestimmen.
Prozessor nach Anspruch 1, wobei die Stellung aus einem Satz von Wahrscheinlichkeitstabellen bestimmt wird, der durch ein neuronales Netz generiert wird, das das nur eine Bild als Eingabe übernimmt, wobei die Wahrscheinlichkeitstabellen Stellen bestimmter Merkmale des autonomen Objekts in dem Bild angeben.
Prozessor nach Anspruch 3, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des autonomen Objekts generiert werden.
Prozessor nach Anspruch 3, wobei die eine oder mehrere Schaltungen ferner dazu dienen, die Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus) zu bestimmen, der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
Prozessor nach Anspruch 1, wobei die eine oder mehrere Schaltungen ferner dazu beitragen, eine aktualisierte Stellung des autonomen Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des autonomen Objekts zu bestimmen.
System, das Folgendes umfasst: einen oder mehrere Prozessoren, um dazu beizutragen, eine Stellung eines autonomen Objekts zumindest teilweise auf Grundlage nur eines Bildes des autonomen Objekts zu bestimmen.
System nach Anspruch 7, wobei das Bild durch eine Kamera aufgenommen wird und wobei der eine oder die mehreren Prozessoren ferner dazu dienen, eine relative Position und Orientierung zwischen der Kamera und dem autonomen Objekt zumindest teilweise auf Grundlage der Stellung zu bestimmen.
System nach Anspruch 7, wobei die Stellung aus einem Satz von Wahrscheinlichkeitstabellen bestimmt wird, der durch ein neuronales Netz ausgegeben wird, das das Bild als Eingabe übernimmt, wobei die Wahrscheinlichkeitstabellen Stellen bestimmter Merkmale des autonomen Objekts in dem Bild angeben.
System nach Anspruch 9, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des autonomen Objekts generiert werden.
System nach Anspruch 9, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus) zu bestimmen, der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
System nach Anspruch 7, wobei der eine oder die mehreren Prozessoren ferner dazu beitragen, eine aktualisierte Stellung des autonomen Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des autonomen Objekts zu bestimmen.
Verfahren, das Folgendes umfasst: Bestimmen einer Stellung eines Objekts zumindest teilweise auf Grundlage nur eines Bildes des Objekts.
Verfahren nach Anspruch 13, wobei das Bild durch eine Kamera aufgenommen wird, ferner umfassend: Bestimmen einer relativen Position und Orientierung zwischen der Kamera und dem Objekt zumindest teilweise auf Grundlage der Stellung.
Verfahren nach Anspruch 13, das ferner Folgendes umfasst: Bestimmen der Stellung aus einem Satz von Wahrscheinlichkeitstabellen, der durch ein neuronales Netz ausgegeben wird, das das Bild als Eingabe übernimmt, wobei die Wahrscheinlichkeitstabellen Stellen bestimmter Merkmale des Objekts in dem Bild angeben.
Verfahren nach Anspruch 15, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des Objekts generiert werden.
Verfahren nach Anspruch 15, das ferner Folgendes umfasst: Bestimmen der Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus), der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
Verfahren nach Anspruch 13, das ferner Folgendes umfasst: Bestimmen einer aktualisierten Stellung des Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des Objekts.
Maschinenlesbares Medium, das einen darauf gespeicherten Satz von Anweisungen aufweist, der bei Durchführung durch einen oder mehrere Prozessoren den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlasst: Bestimmen einer Stellung eines autonomen Objekts zumindest teilweise auf Grundlage nur eines Bildes des autonomen Objekts.
Maschinenlesbares Medium nach Anspruch 19, wobei die Anweisungen bei Durchführung den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen: Bestimmen einer relativen Position und Orientierung zwischen der Kamera und dem autonomen Objekt zumindest teilweise auf Grundlage der Stellung.
Maschinenlesbares Medium nach Anspruch 19, wobei die Anweisungen bei Durchführung den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen: Bestimmen der Stellung aus einem Satz von Wahrscheinlichkeitstabellen, der durch ein neuronales Netz ausgegeben wird, das das Bild als Eingabe übernimmt, wobei die Wahrscheinlichkeitstabellen Stellen bestimmter Merkmale des autonomen Objekts in dem Bild angeben.
Maschinenlesbares Medium nach Anspruch 21, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des autonomen Objekts generiert werden.
Maschinenlesbares Medium nach Anspruch 21, wobei die Anweisungen bei Durchführung den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen: Bestimmen der Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus), der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
Maschinenlesbares Medium nach Anspruch 19, wobei die Anweisungen bei Durchführung den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen: Bestimmen einer aktualisierten Stellung des autonomen Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des autonomen Objekts.
Kalibrierungssystem, das Folgendes umfasst: eine Kamera; einen oder mehrere Prozessoren, um dazu beizutragen, eine Stellung eines autonomen Objekts zumindest teilweise auf Grundlage eines Bildes des autonomen Objekts, das durch die Kamera aufgenommen wird, zu bestimmen; und einen Speicher zum Speichern von Daten für die Stellung.
Kalibrierungssystem nach Anspruch 25, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, eine relative Position und Orientierung zwischen der Kamera und dem autonomen Objekt zumindest teilweise auf Grundlage der Stellung zu bestimmen.
Kalibrierungssystem nach Anspruch 25, wobei die Stellung aus einem Satz von Wahrscheinlichkeitstabellen bestimmt wird, der durch ein neuronales Netz ausgegeben wird, das das Bild als Eingabe übernimmt, wobei die Wahrscheinlichkeitstabellen Stellen bestimmter Merkmale des autonomen Objekts in dem Bild angeben.
Kalibrierungssystem nach Anspruch 27, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des autonomen Objekts generiert werden.
Kalibrierungssystem nach Anspruch 27, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus) zu bestimmen, der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
Kalibrierungssystem nach Anspruch 25, wobei der eine oder die mehreren Prozessoren ferner dazu beitragen, eine aktualisierte Stellung des autonomen Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des autonomen Objekts zu bestimmen.
Prozessor, der Folgendes umfasst: eine oder mehrere arithmetische Logikeinheiten (ALUs), um ein oder mehrere neuronale Netze zu trainieren, um Wahrscheinlichkeitstabellen abzuleiten, die Stellen bestimmter Merkmale eines autonomen Objekts zumindest teilweise auf Grundlage nur eines Bildes des autonomen Objekts angeben.
Prozessor nach Anspruch 31, wobei die eine oder mehreren ALUs ferner dazu beitragen, eine Stellung eines autonomen Objekts zumindest teilweise auf Grundlage der Wahrscheinlichkeitstabellen zu bestimmen.
Prozessor nach Anspruch 32, wobei das Bild durch eine Kamera aufgenommen wird und wobei die eine oder mehreren ALUs ferner dazu dienen, eine relative Position und Orientierung zwischen der Kamera und dem autonomen Objekt zumindest teilweise auf Grundlage der Stellung zu bestimmen.
Prozessor nach Anspruch 32, wobei die eine oder mehrere Schaltungen ferner dazu dienen, die Stellung unter Verwendung eines Perspektive-n-Punkt-Algorithmus (PnP-Algorithmus) zu bestimmen, der als Eingabe Merkmalskoordinaten übernimmt, die aus Spitzen in den Wahrscheinlichkeitstabellen bestimmt werden.
Prozessor nach Anspruch 31, wobei das neuronale Netz unter Verwendung synthetischer Daten trainiert wird, die unter Verwendung eines virtuellen Modells des autonomen Objekts generiert werden.
Prozessor nach Anspruch 31, wobei das eine oder die mehreren neuronalen Netze ferner dazu beitragen, eine aktualisierte Stellung des autonomen Objekts zumindest teilweise auf Grundlage eines nachfolgenden Einzelbildes des autonomen Objekts zu bestimmen.