DE112020004107T5

DE112020004107T5 - Inhaltsempfehlungen unter verwendung eines oder mehrerer neuronaler netze

Info

Publication number: DE112020004107T5
Application number: DE112020004107.7T
Authority: DE
Inventors: Siddhant Pardeshi; Pranit Kothari; Vinayak Vilas Gaikwad
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-08-26
Filing date: 2020-08-17
Publication date: 2022-06-02
Also published as: GB2600357A; GB2600357B; WO2021041078A1; US20210064965A1; CN114269445A

Abstract

Einrichtungen, Systeme und Techniken zum Bestimmen von Inhaltsempfehlungen für einen Nutzer. In mindestens einer Ausführungsform werden eine oder mehrere Spielempfehlungen auf Grundlage von Interaktionen eines Spielers mit einem Spiel bestimmt.

Description

TECHNISCHES GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Durchführung und Ermöglichung künstlicher Intelligenz verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die zum Trainieren von neuronalen Netzen gemäß verschiedenen in dieser Schrift beschriebenen neuartigen Techniken verwendet werden.
ALLGEMEINER STAND DER TECHNIK
Da Nutzer zunehmend Inhalte elektronisch konsumieren und die Vielfalt dieser Inhalte ständig zunimmt, wird es immer wichtiger, Mechanismen für Nutzer bereitzustellen, um Inhalte von Interesse zu finden. Dies kann das Analysieren von Inhalten, auf die ein Nutzer zugegriffen hat, und das Empfehlen ähnlicher oder verwandter Inhalte beinhalten. Bei Inhalten wie etwa Spielinhalten kann ein einzelnes Spiel jedoch mehrere Arten oder Stile von Gameplay aufweisen und die bestehenden Systeme berücksichtigen nicht, wie ein Nutzer diese verschiedenen Arten oder Stile annimmt, nutzt oder spielt, sondern empfehlen hauptsächlich Inhalte auf Grundlage eines Spiels als Ganzes.
Figurenliste
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen Folgendes gilt:

Die 1A, 1B und 1C veranschaulichen Spielinhalte, die gemäß mindestens einer Ausführungsform analysiert werden können;
2 veranschaulicht Komponenten eines Videoanalysesystems gemäß mindestens einer Ausführungsform;
3 veranschaulicht Schlüsselwörter und Empfehlungen, die in Bezug auf eine Instanz von Spielinhalten gemäß mindestens einer Ausführungsform generiert werden können;
4 veranschaulicht einen Prozess zum Empfehlen von Spielinhalten gemäß mindestens einer Ausführungsform;
5 veranschaulicht einen Prozess zum Empfehlen von Inhalten gemäß mindestens einer Ausführungsform;
6 veranschaulicht eine Umgebung gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein System zum Trainieren eines Bildsynthesenetzes, das gemäß mindestens einer Ausführungsform genutzt werden kann;
8 veranschaulicht Schichten eines statistischen Modells, das gemäß mindestens einer Ausführungsform genutzt werden kann;
9 veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
10 veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
Die 20 und 21 veranschaulicht ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
22 veranschaulicht beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren gemäß mindestens einer Ausführungsform;
Die 23-24 veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
Die 25-26 veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
27 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
28 veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
29 veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
31 veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
32 veranschaulicht ein System mit mehreren Grafikverarbeitungseinheiten (graphics processing unit - GPU) gemäß mindestens einer Ausführungsform;
33 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
34 veranschaulicht die Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
35 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
36 veranschaulicht einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
Die 37 und 38 veranschaulichen zumindest Abschnitte eines Grafikprozessors gemäß mindestens einer Ausführungsform;
39 veranschaulicht zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
Die 40-41 veranschaulichen zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
42 veranschaulicht eine Parallelverarbeitungseinheit (parallel processing unit - „PPU“) gemäß mindestens einer Ausführungsform;
43 veranschaulicht einen Universalverarbeitungscluster (general processing cluster - „GPC“) gemäß mindestens einer Ausführungsform;
44 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
45 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform kann ein Nutzer über eine Rechenvorrichtung auf digitale Inhalte zugreifen. In mindestens einer Ausführungsform können diese digitalen Inhalte Spielinhalte beinhalten. In mindestens einer Ausführungsform kann es wahrscheinlich sein, dass ein Nutzer, der bestimmte Arten von Spielen mag, eine Anzahl ähnlicher Spiele dieser Arten spielt. In mindestens einer Ausführungsform kann eine Entität, die Nutzern Inhalte bereitstellt oder empfiehlt, verschiedene Arten von Informationen über diese Arten von Spielen nutzen, um andere Spielinhalte zu empfehlen, die für diesen Nutzer von Interesse sein könnten, die auf anderen Spielen basieren können, die dieser Nutzer zuvor gespielt, gekauft oder heruntergeladen oder an denen er anderweitig sein Interesse bekundet hat.
In mindestens einer Ausführungsform kann ein Spiel, das ein bestimmter Nutzer spielt, mehrere verschiedene Gameplay-Aspekte oder Arten von möglichen Interaktionen aufweisen. In mindestens einer Ausführungsform können sich die Interaktionen auf die Beschäftigung mit verschiedenen Arten von Spielen, Minispielen, Aktionen oder Stilen von Gameplay beziehen. In mindestens einer Ausführungsform kann ein Spiel eine Haupthandlung aufweisen, die einer ersten Art von Interaktion entspricht, aber auch andere Minispiele oder Erfahrungen beinhalten, die ein Spieler als Teil dieses Spiels spielen kann. In mindestens einer Ausführungsform, wie in einer Gameplay-Ansicht 100 aus 1A veranschaulicht, kann ein Spiel einen Abschnitt, ein Level oder ein Minispiel aufweisen, der bzw. das es einem Spieler ermöglicht, Golf zu spielen. In mindestens einer Ausführungsform kann dies erfolgen, wenn ein Spieler mit einem Fahrzeug durch eine virtuelle Stadt fährt und auf einen Golfplatz trifft, wobei ein Spieler einen Avatar aus dem Fahrzeug aussteigen und auf den Golfplatz gehen lassen kann, was es dann diesem Spieler ermöglicht, Golf zu spielen. In mindestens einer Ausführungsform kann dieser Spieler dann als Teil dieses Spiels auch zumindest einen gewissen Teil des Gameplays damit verbringen, ein Fahrzeug durch eine oder mehrere virtuelle Städte zu fahren, wie in einer zweiten Gameplay-Ansicht 140 aus 1B veranschaulicht. In mindestens einer Ausführungsform können Aktionen wie etwa Fahren oder Golfspielen nicht Teil eines primären Gameplay-Stils für ein Spiel sein, das sich stattdessen auf ein Abenteuerspiel, ein Strategiespiel, einen Third-Person-Shooter oder einen First-Person-Shooter beziehen könnte.
In mindestens einer Ausführungsform werden bei einem Spieler, der ein Third-Person-Abenteuerspiel spielt, Informationen über dieses Third-Person-Spiel in einem Profil oder einem anderen diesem Nutzer zugeordneten Speicher gespeichert. In mindestens einer Ausführungsform kann eine Entität, die diesem Nutzer Inhalte empfehlen möchte, auf Informationen in diesem Profil zugreifen und diese Informationen verwenden, um verwandte Inhalte zu empfehlen. In mindestens einer Ausführungsform könnte eine Empfehlung auf Grundlage dieser Art von Spiel, die einer primären Gameplay-Art zugeordnet ist, zu Empfehlungen für andere Spiele im Stil eines Third-Person-Abenteuerspiels führen. In mindestens einer Ausführungsform könnte ein Nutzer jedoch die meiste Zeit in diesem Spiel damit verbringen, ein Minispiel zu spielen oder sich mit einer bestimmten Art von Aktivität oder Gameplay zu beschäftigen. In mindestens einer Ausführungsform und wie in Bezug auf die 1 A und 1B erörtert, könnte dies dem entsprechen, dass ein Nutzer die meiste Zeit in diesem Spiel damit verbringt, Golf zu spielen oder durch eine virtuelle Stadt zu fahren, anstatt sich mit Third-Person-Shooter-, Abenteuer- oder Rollenspiel-Gameplay zu beschäftigen, das für ein bestimmtes Spiel eine primäre Gameplay-Art darstellen könnten. In mindestens einer Ausführungsform könnte bestimmt werden, dass Golf- oder Fahrspiele für die Interessen dieses bestimmten Nutzers dann relevanter sind als Third-Person-Abenteuerspiele.
In mindestens einer Ausführungsform kann ein Gameplay-Analysesystem Gameplay-Daten analysieren, um zu versuchen, Informationen über das Gameplay für einen bestimmten Nutzer zu bestimmen. In mindestens einer Ausführungsform beinhaltet dies Analysieren von Videos von zumindest Abschnitten, Segmenten oder Teilmengen einer Spielsitzung, um zu versuchen, Aspekte wie etwa Szenen, Objekte und Aktionen zu identifizieren, die in einem Spiel auftreten. In mindestens einer Ausführungsform können diesen Aspekten zugeordnete Schlüsselwörter generiert und dann im Laufe der Zeit aggregiert werden, um einen genaueren Eindruck der Interessen eines Nutzers zu erhalten, als unter Verwendung von Daten auf Spielebene allein generiert würde. In mindestens einer Ausführungsform können diese Schlüsselwörter auch für andere Zwecke verwendet werden, wie etwa um ein Profil für einen Nutzer zu erstellen, das für Matchmaking, Spielerauswahl oder Level-Einstellung verwendet werden kann.
In mindestens einer Ausführungsform können Gameplay-Videos durch ein Gameplay-Analysesystem analysiert werden, um zu versuchen, verschiedene Arten von Objekten oder Vorkommnissen in dem Gameplay zu identifizieren, die eine Szene, ein Objekt oder eine Aktion angeben können. In mindestens einer Ausführungsform können Videosegmente, die Gameplay darstellen, analysiert werden. In mindestens einer Ausführungsform können tatsächliche Gameplay- oder Interaktionsdaten analysiert werden, während sie gestreamt oder zur Anzeige bereitgestellt werden. In mindestens einer Ausführungsform, wie in einer Spielansicht 180 aus 1C veranschaulicht, kann ein Gameplay-Analysesystem (oder -dienst) Gameplay-Audio- und Videodaten analysieren, um zu versuchen, verschiedene Arten von Objekten zu bestimmen, die für dieses Spiel definiert worden sein können. In mindestens einer Ausführungsform könnte die Ansicht 180 aus 1C analysiert werden, um Objekte, wie etwa einen Golfball 182, einen Golfschläger, einen Sandbunker und eine Fahne, zu identifizieren, die einem Golfspiel zugeordnet sind. In mindestens einer Ausführungsform könnte die Ansicht 180 analysiert werden, um Aktionen zu identifizieren, wie etwa das Schwingen eines Golfschlägers in einer Golfbewegung 186, das Schlagen eines Golfballs und das Veranlassen eines Golfballs 184, sich in Richtung eines Lochs mit einer Fahne zu bewegen, die Golf spielen oder zumindest Schlagen eines Balls angeben können. In mindestens einer Ausführungsform können Objekte, wie etwa Wasserhindernisse, Sandbunker, Fairways, Grüns und Fahnen, eine Szene angeben, die einem Golfplatz entspricht. In mindestens einer Ausführungsform kann ein generiertes Geräusch 190, das einem Golfschläger entspricht, der einen Golfball schlägt, auch dazu verwendet werden, eine bestimmte Szene oder Aktion zu identifizieren, die Golf entspricht. In mindestens einer Ausführungsform können diese Elemente identifiziert und verwendet werden, um einen Satz von Schlüsselwörtern zu generieren, die eine Art von Gameplay in einem entsprechenden Abschnitt oder Segment von Gameplay darstellen. In mindestens einer Ausführungsform können Schlüsselwörter generiert werden, die etwa einer Szene „Golfplatz“, Objekten „Golfschläger“ oder „Golfball“ und Aktionen „Golf spielen“ und „Bälle schlagen“ entsprechen können. In mindestens einer Ausführungsform können diese Schlüsselwörter verwendet werden, um ein Profil eines Spielers zu generieren oder zu aktualisieren, das verwendet werden kann, um Inhalte zu empfehlen, die für diesen bestimmten Spieler von Interesse sein könnten.
In mindestens einer Ausführungsform können auf Computer Vision und maschinellem Lernen basierende Techniken verwendet werden, um Spielinhalte, wie etwa Gameplay-Videoschwerpunkte, zu verarbeiten, um Spielempfehlungen zu generieren. In mindestens einer Ausführungsform können Spielinhalte analysiert werden, um bestimmte Arten von Merkmalen in einer Szene zu erkennen, die Szenen, in denen Gameplay stattfindet, Objekte, die in einer Spielsitzung erkannt werden und sich auf Gameplay beziehen, und Aktionen, die von einem Spieler (oder einem Avatar oder einem von dem Spieler gesteuerten Gameplay-Element) während einer oder mehrerer Spielsitzungen durchgeführt werden, beinhalten können. In mindestens einer Ausführungsform können ein oder mehrere Gameplay-Segmente für eine Spielszene analysiert werden und ein trainiertes neuronales Netzmodell kann einen Satz von Schlüsselwörtern generieren, die Merkmale, die für dieses Spielszene bestimmt wurden, darstellen. In mindestens einer Ausführungsform können diese Schlüsselwörter aggregiert und an eine Empfehlungs-Engine übergeben werden. In mindestens einer Ausführungsform kann eine Empfehlungs-Engine diesen Schlüsselwörtern Gewichtungen zuweisen und sie zumindest teilweise auf Grundlage einer Schlüsselwortaggregation aus einem Empfehlungsprofil für diesen Nutzer (oder Spieler) in eine Liste wahrscheinlicher Spiele übersetzen.
In mindestens einer Ausführungsform kann ein Inhaltsempfehlungssystem 200 wie in 2 veranschaulicht genutzt werden. In mindestens einer Ausführungsform werden Spielinhalte an einem Streaming-Server 208 empfangen. In mindestens einer Ausführungsform kann der Streaming-Server 208 einen Gameplay-Videostrom, der von einer Spielkonsole, einem Gaming-Computer oder einem Spiel-Host bereitgestellt wird, als Eingabe annehmen. In mindestens einer Ausführungsform kann ein empfangener Gameplay-Videostrom aus zufällig ausgewählten oder speziell ausgewählten Schwerpunkten aus einem Videostrom einer Gameplay-Sitzung eines bestimmten Spielers zusammengesetzt sein. In mindestens einer Ausführungsform kann der Streaming-Server 208 ein oder mehrere trainierte künstliche neuronale Netze (artificial neural networks - ANNs) nutzen, um Merkmale, wie etwa eine Szene, Objekte und Aktionen, aus einzelnen Szenen eines Eingangs-Gameplay-Videos zu erkennen, um eine Sammlung von Schlüsselwörtern zu generieren, die bestimmten Kategorien entsprechen, die für ein bestimmtes Spiel bestimmt wurden. In mindestens einer Ausführungsform ist ein trainiertes ANN ein Netz, das von einem ResNet (residualen neuronalen Netz) oder einem anderen derartigen Netz oder einer Ableitung davon abgeleitet ist. In mindestens einer Ausführungsform kann eine Szene einer Umgebung entsprechen, in der Gameplay auftritt, wie etwa einer Stadtlandschaft, einer Wüste, einem Meer, einem Dschungel, einem Büro, einer Straße, einem Gebäude, einem Berg, einem Gletscher, einer Arena, einem Stadion, einer Rennstrecke oder einer außerirdischen Welt. In mindestens einer Ausführungsform kann ein Objekt einem grafischen Element entsprechen, das während einer Gameplay-Sitzung angezeigt oder anderweitig dargestellt oder angetroffen wird und das eine Waffe, ein Buch, einen Baum, ein Auto, einen Container, ein Treppenhaus, einen Zug, einen Schreibtisch oder ein Objekt, das ein Avatar sammeln kann, beinhalten kann. In mindestens einer Ausführungsform kann eine erfassbare Aktion eine Aktion eines Avatars oder eines durch den Spieler steuerbaren Spielelements beinhalten, die Laufen, Springen, Kämpfen, Schwingen, Fahren, Sport treiben, Schießen, Fahren, Fliegen, Schwimmen, Klettern, Reiten oder Tanzen beinhalten kann. In mindestens einer Ausführungsform kann die Erfassung derartiger Merkmale in einem empfangenen Videostrom verwendet werden, um einen Satz von Schlüsselwörtern, Ausdrücken oder anderen Indikatoren zu generieren, die für diese Merkmale repräsentativ sind. In mindestens einer Ausführungsform entsprechen die generierten Schlüsselwörter dann Aktionen und Entscheidungen, die ein Spieler während einer Spielszene trifft, anstatt einem allgemeinen Satz von Schlüsselwörtern, die diesem Spiel als Ganzes zugeordnet sind.
In mindestens einer Ausführungsform werden diese Schlüsselwörter einem Empfehlungs-Server 202 als Eingabe zugeführt und an eine Empfehlungs-Engine 206 zur weiteren Verarbeitung übergeben. In mindestens einer Ausführungsform ist die Empfehlungs-Engine 206 dazu programmiert, den empfangenen Schlüsselwörtern Gewichtungen zuzuweisen. In mindestens einer Ausführungsform werden diese Gewichtungen zumindest teilweise auf Grundlage von Faktoren, wie etwa der Kategorie, der Anzahl der Vorkommnisse und der Dauer, bestimmt. In mindestens einer Ausführungsform ist die Empfehlungs-Engine 206 auch dazu programmiert, die generierten Schlüsselwörter nach Spiel zu aggregieren und eine Lookup-Tabelle 204 zur Verwendung bei der Zuordnung von Spielen zu Schlüsselwörtern sowie von Schlüsselwörtern zu Spielen zu führen. In mindestens einer Ausführungsform hätte jedes Spiel nach Level einen Satz von Schlüsselwörtern, die mögliche Ausgaben von einem trainierten Modell sind. In mindestens einer Ausführungsform können auf Grundlage von Gewichtungen dieser Schlüsselwörter eine oder mehrere Empfehlungen aus dieser Lookup-Tabelle für Spiele bestimmt werden, denen diese Schlüsselwörter zugeordnet sind. In mindestens einer Ausführungsform wäre jedes Schlüsselwort mit einem Konfidenzwert von über 75 % einem entsprechenden Spiel in der Lookup-Tabelle 204 zugeordnet. In mindestens einer Ausführungsform können auch andere Konfidenzschwellen festgelegt werden, wie etwa mindestens 50 % oder mindestens 90 %, was von verschiedenen Faktoren abhängen kann.
In mindestens einer Ausführungsform kann der Empfehlungsserver 202 ein oder mehrere trainierte Netze 216 nutzen. In mindestens einer Ausführungsform kann ein neuronales Netz trainiert werden, um eine Eingabe von Schlüsselwörtern auf ein Empfehlungsprofil eines Nutzers abzubilden, wobei diese Schlüsselwörter nach Spiel abgebildet werden. In mindestens einer Ausführungsform kann eine Testphase verwendet werden, um in Anbetracht einer Eingabe von Schlüsselwörtern auf Grundlage von Informationen, wie etwa einer Gameplay-Sitzung und eines aggregierten Profils, eine Liste mit empfohlenen Spielen für einen Nutzer zu erstellen.
In mindestens einer Ausführungsform kommuniziert der Streaming-Server 208 zudem mit mindestens einem Streaming-Client 212. In mindestens einer Ausführungsform kann der Streaming-Client 212 eine Streaming-Media-Anwendung ausführen, die in der Lage ist, einen Videostrom 210 und einen Audiostrom (oder einen Medienstrom, der beides enthält) zu empfangen und diesen Strom über eine Schnittstelle des Streaming-Clients 212 darzustellen. In mindestens einer Ausführungsform werden Video-Feeds des Spielstroms eines Spielers dem Empfehlungsserver 202 zugeführt, um ein Empfehlungsprofil für dieses bestimmte Spiel zu trainieren. In mindestens einer Ausführungsform werden diese Video-Feeds verarbeitet und die Ergebnisse dieser Verarbeitung dem Empfehlungsserver 202 bereitgestellt. In mindestens einer Ausführungsform ist dieses Training ein serverseitiger Prozess, um zumindest die Rechenleistung zu optimieren. In mindestens einer Ausführungsform kann der Streaming-Client 212 mit dem Empfehlungsserver 202 kommunizieren, wie etwa über eine Medienanwendung oder ein dediziertes Software-Entwicklungskit. In mindestens einer Ausführungsform kann der Streaming-Client 212 mit Gewichtungen eines trainierten neuronalen Netzes geliefert werden, das in der Lage ist, Szenen-, Video- und Objektmerkmale in einem vom Client gerenderten Spiel-Videostrom zu erkennen, die zur weiteren Verarbeitung an einen Empfehlungsserver gesendet werden können. In mindestens einer Ausführungsform empfängt der Streaming-Client 212 Empfehlungen von einem Empfehlungsserver 202 oder lädt diese herunter und stellt zumindest einige dieser Empfehlungen über eine Nutzerschnittstelle (user interface - UI) auf einem Streaming-Client dar, wie etwa über eine Anwendung, die ermöglicht, dass Empfehlungsinhalte über einen Anzeigebildschirm und einen oder mehrere Lautsprecher des Streaming-Clients 212 dargestellt werden.
In mindestens einer Ausführungsform können mehrere trainierte neuronale Netze verwendet werden. In mindestens einer Ausführungsform kann ein erstes neuronales Netzmodell 214 trainiert werden, um genaue Schlüsselwörter für Kategorien von Merkmalen in Gameplay, wie etwa für ausgewählte Gameplay-Szenen, zu generieren. In mindestens einer Ausführungsform können die Trainingsdaten für dieses neuronale Netzmodell zumindest in einer anfänglichen Trainingsphase eine manuelle Kennzeichnung oder Modellierung erfordern. In mindestens einer Ausführungsform kann ein zweites neuronales Netzmodell trainiert werden, um ein Empfehlungsprofil für einen Spieler zu aktualisieren. In mindestens einer Ausführungsform kann dieses zweite neuronale Netzmodell 216, wenn ein Spieler verschiedene Spiele spielt, Inferenzen generieren, die verwendet werden können, um das Empfehlungsprofil dieses Spielers im Laufe der Zeit für aus verschiedenen Gameplay-Sitzungen aggregierte Daten zu aktualisieren. In mindestens einer Ausführungsform kann das neuronale Netz 216 Schlüsselwörter für ein Segment von Gameplay analysieren, um eine Themenmodellierung durchzuführen oder um ein Thema oder eine Art von Gameplay abzuleiten, das bzw. die während dieses Segments hauptsächlich durchgeführt wurde, wie etwa um auf Grundlage von in Bezug auf eine Ansicht aus 1C bestimmten Merkmalen ein Golfthema abzuleiten. In mindestens einer Ausführungsform können Gewichtungen, die für eines oder mehrere dieser Modelle aktualisiert werden, auch an den Streaming-Client 212 weitergegeben werden, sodass zumindest ein gewisses Maß an Inferenzierung auf dem Streaming-Client 212 durchgeführt werden kann. In mindestens einer Ausführungsform können dem Streaming-Client 212 Modelle und Gewichtungen für Spiele bereitgestellt werden, die ein entsprechender Spieler installiert oder spielt, sodass zumindest ein gewisses Maß an Merkmalsidentifizierung und/oder Profilaktualisierung auf dem Streaming-Client 212 durchgeführt werden kann. In mindestens einer Ausführungsform können die Modelle, sobald sie trainiert wurden, für eine clientseitige Echtzeitanalyse eingesetzt werden.
In mindestens einer Ausführungsform sind der Streaming-Server 208, der Streaming-Client 212 und der Empfehlungsserver 202 getrennte Vorrichtungen oder Systeme, die von verschiedenen Entitäten an verschiedenen Standorten betrieben werden und über mindestens ein Netz, wie etwa ein Mobilfunknetz, ein lokales Netzwerk oder das Internet, zugänglich sind. In mindestens einer Ausführungsform können der Streaming-Server 214 und der Empfehlungsserver 202 von einer einzigen Entität in einer Ressourcenanbieterumgebung betrieben werden oder sie können von verschiedenen Entitäten betrieben werden, die von einem einzigen Ressourcenanbieter bereitgestellt werden. In mindestens einer Ausführungsform kann der Streaming-Client 212 eine beliebige geeignete Vorrichtung sein, die in der Lage ist, Empfehlungen und/oder Spielinhalte darzustellen und die ein Smartphone, einen Tablet-Computer, einen Desktop-Computer, ein Notebook, eine Spielkonsole, eine Set-Top-Box, ein Smart-TV oder eine andere Rechenvorrichtung beinhalten kann. In mindestens einer Ausführungsform können Medieninhalte über verschiedene Mechanismen oder Kanäle bereitgestellt werden, wie etwa durch Herunterladen oder andere Übertragung als Streaming.
In mindestens einer Ausführungsform können verschiedene Schlüsselwörter auf Grundlage von verschiedenen Merkmalen, die in einem Spiel erfasst wurden, wie in einer Ansicht 300 aus 3 veranschaulicht, generiert werden. In mindestens einer Ausführungsform beziehen sich Schlüsselwörter, die für eine erste Gameplay-Sitzung 302 erfasst wurden, auf ein Golf-Gameplay und beinhalten Schlüsselwörter wie etwa Golfplatz, Golfball, Schwingen und Golfschläger, was dazu führen kann, dass Empfehlungen generiert werden, die golfbezogene Spiele beinhalten. In mindestens einer Ausführungsform beziehen sich Schlüsselwörter, die für eine zweite Gameplay-Sitzung 304 erfasst wurden, auf ein Fahr-Gameplay und beinhalten Schlüsselwörter wie etwa Stadtlandschaft, Fahrzeug, Fahren und Lenkrad, was dazu führen kann, dass Empfehlungen generiert werden, die das Fahren durch eine Stadt beinhalten. In mindestens einer Ausführungsform werden keine Schlüsselwörter für Gameplay generiert, sondern es werden stattdessen Empfehlungen auf Grundlage eines jeweiligen Spiels als Ganzes gegeben, was dazu führen kann, dass Empfehlungen generiert werden, die Abenteuerspiele sein können, die mehrere Arten von Aktionen oder Gameplay beinhalten, von denen viele für den Nutzer nicht von Interesse sein können. In mindestens einer Ausführungsform werden für einen Spieler möglicherweise wesentlich relevantere Empfehlungen für einzelne Merkmale auf Grundlage von Aktionen, die durch diesen Nutzer in einem Spiel durchgeführt werden, anstatt Empfehlungen auf Grundlage eines Spiels als Ganzes veranschaulicht.
In mindestens einer Ausführungsform kann ein trainiertes neuronales Netz, das zum Aktualisieren eines Profils verwendet wird, generierte Schlüsselwörter als Eingang verwenden und Schlüsselwörter, Themen oder andere Informationen bestimmen, die zum Aktualisieren eines Spielerprofils verwendet werden sollen. In mindestens einer Ausführungsform kann ein Schlüsselwort, das einen Golfplatz als Szene für eine Spielsitzung angibt, einen Spieler, der Golf spielt, angeben, insbesondere wenn es mit Aktionen, wie etwa dem Schwingen eines Schlägers, um einen Ball zu schlagen, und Objekten, wie etwa einem Golfball, einem Golfschläger und einem Übungsgrün, kombiniert wird. In mindestens einer Ausführungsform könnte ein neuronales Netz, anstatt diese einzelnen Schlüsselwörter in einem Profil zu speichern, diese Informationen stattdessen verwenden, um zu bestimmen, dass dieser Nutzer sich gerne mit Golf-Gameplay beschäftigt und kann ein entsprechendes Profil mit Informationen, die Golf-Gameplay angeben, anstatt mit einzelnen Schlüsselwörtern, die verwendet werden, um diese Bestimmung vorzunehmen, aktualisieren. In mindestens einer Ausführungsform können auch zugehörige Informationen, wie etwa die Anzahl der Vorkommnisse, die Häufigkeit, die Zeitdauer oder der Anteil des Gameplays, die bzw. der in einem Spiel Golf-Gameplay gewidmet ist, gespeichert werden. In mindestens einer Ausführungsform können mehrere aufeinanderfolgende Frames von Gameplay von einem trainierten Netzmodell analysiert werden, um Aktionen oder Kombinationen von Aktionen für ein entsprechendes Segment zu bestimmen. In mindestens einer Ausführungsform kann ein Modell den resultierenden Schlüsselwörtern Gewichtungen zuweisen, die einem Konfidenzniveau oder einer Bedeutung in einer Szene entsprechen können.
In mindestens einer Ausführungsform kann eine Empfehlungs-Engine auch andere Informationen beinhalten, wie etwa Historie, Käufe, Interessen, Wunschlisten und Ausdrücke des Spielers. In mindestens einer Ausführungsform können auch Empfehlungen auf Spielebene genutzt werden. In mindestens einer Ausführungsform können diese und andere Faktoren, die das Interesse des Nutzers betreffen, mit den generierten Schlüsselwörtern beim Bestimmen von Empfehlungen für einen Spieler verwendet werden. In mindestens einer Ausführungsform kann eine Empfehlungs-Engine diese Faktoren berücksichtigen, um mit einem bedeutenden Konfidenzgrad abzuleiten, was ein Nutzer vorhat und wo er sich in einem Spiel befindet. In mindestens einer Ausführungsform kann ein Empfehlungssystem, wenn eine höchste Wahrscheinlichkeit besteht, dass ein Spieler Golf spielt, bestimmen, dass golfbezogene Spiele empfohlen werden sollten. In mindestens einer Ausführungsform können diese Empfehlungen, wenn ein Spieler im Laufe der Zeit mehr Golf spielt, zunehmen, da eine Gewichtung oder Bevorzugung von Golf für Empfehlungen zunimmt. In mindestens einer Ausführungsform können die Empfehlungen im Laufe der Zeit abgestimmt oder aktualisiert werden. In mindestens einer Ausführungsform können die bereitgestellten Empfehlungen für eine aktuelle Gameplay-Sitzung, eine kürzliche Gameplay-Sitzung, einen Satz kürzlicher Gameplay-Sitzungen oder alle relevanten Gameplay-Sitzungen spezifisch sein, was dazu führen kann, dass ein Spieler Empfehlungen auf Grundlage aktueller oder kürzlicher Aktionen oder aggregierter Aktionen über einen oder mehrere Zeiträume sieht.
In mindestens einer Ausführungsform wird mindestens ein neuronales Netz pro Spiel trainiert. In mindestens einer Ausführungsform wird ein Satz neuronaler Netze pro Spiel trainiert, wobei verschiedene Netze trainiert werden, um verschiedene Arten von Merkmalen, wie etwa Szenen, Aktionen oder Objekte, zu erkennen. In mindestens einer Ausführungsform kann ein Netz trainiert werden, das zum Inferenzieren über eine Vielfalt von Spielen oder zumindest über Spiele einer bestimmten Art oder Kategorie mit zumindest in gewisser Hinsicht ähnlichem Gameplay verwendet werden kann. In mindestens einer Ausführungsform könnte ein erstes Modell trainiert werden, um Merkmale einer Art von Spiel, wie eines First-Person-Shooters, zu erkennen, während ein anderes Modell trainiert werden könnte, um Merkmale einer Art von Spiel, wie eines Plattformspiels oder eines Third-Person-Abenteuerspiels zu erkennen, da die zu erfassenden Arten von Merkmalen unterschiedlich wären. In mindestens einer Ausführungsform können die zu erfassenden Arten von Merkmalen je nach Spiel oder Art des Spiels variieren. In mindestens einer Ausführungsform können die Trainingsdaten für diese Modelle Videoströme beinhalten, die Anmerkungen zu Merkmalen von Arten beinhalten, die für dieses Spiel oder diese Art von Spiel zu erkennen sind. In mindestens einer Ausführungsform werden diese Anmerkungen manuell oder mit Modellierungsunterstützung vorgenommen. In mindestens einer Ausführungsform kann ein Modell dazu konfiguriert sein, ein oder mehrere erfasste Schlüsselwörter für Merkmale mit entsprechenden Konfidenzwerten auszugeben, und Schlüsselwörter mit höheren Konfidenzwerten oder Werten, die zumindest ein minimales Konfidenzkriterium erfüllen, können zum Aktualisieren eines Spielerprofils oder Generieren von Empfehlungen genutzt werden.
In mindestens einer Ausführungsform kann ein trainiertes Modell zur Inferenzzeit eine zehn bis dreißig Sekunden lange Medieneingabe als Eingabe annehmen, um in Medieninhalten dargestellte Merkmale zu bestimmen. In mindestens einer Ausführungsform wird ein Strom von Videoinhalten für eine Spielsitzung zur Analyse in mehrere dreißig Sekunden lange Segmente unterteilt. In mindestens einer Ausführungsform können ein oder mehrere Haken für bestimmte Arten von Aktionen in ein Spiel programmiert werden, sodass Segmente von Videos, die diese Haken enthalten, analysiert werden, anstatt einen gesamten Videostrom zu analysieren. In mindestens einer Ausführungsform können Algorithmen zur automatischen Generierung von Schwerpunkten verwendet werden, um diese Haken zu identifizieren und entsprechende Videosegmente zur Analyse zu generieren oder zu kennzeichnen. In mindestens einer Ausführungsform kann das Analysieren nur von Schwerpunkten in einem Videostrom dazu beitragen, unbedeutende oder redundante Teile herauszufiltern, wie etwa Abschnitte eines Spiels, in denen ein Spieler verfügbare Minispiele sieht und dann ein Spiel auswählen kann, das für einen Nutzer von Interesse ist. In mindestens einer Ausführungsform kann ein Schwerpunkt Merkmale einer resultierenden Auswahl anstelle eines Prozesses zum Bestimmen, was diese Auswahl sein sollte, beinhalten. In mindestens einer Ausführungsform können Informationen zu Minispielen gespeichert werden, die nicht ausgewählt wurden, um ein Spielerprofil mit Informationen über Arten von Inhalten oder Gameplay zu aktualisieren, die für einen Spieler nicht von Interesse sein können oder die von weniger Interesse sein können als andere Arten von Gameplay. In mindestens einer Ausführungsform können diese Informationen mit Informationen über Mengen oder Häufigkeiten von Zeiten, zu denen sich ein Nutzer mit bestimmten Arten von Gameplay beschäftigt, kombiniert werden, um relative Gewichtungen dieser Arten von Gameplay für einen Spieler zu bestimmen. In mindestens einer Ausführungsform kann eine Menge an Zeit, die mit einer aktuellen Art von Gameplay verbracht wird, auch mit einer durchschnittlichen Menge an Zeit verglichen werden, die mit dieser Art von Gameplay für dieses Spiel verbracht wird. In mindestens einer Ausführungsform kann bestimmt werden, dass Spieler typischerweise etwa 15 % der Zeit in einem bestimmten Spiel mit dem Spielen eines Minispiels, wie etwa Golf, verbringen. In mindestens einer Ausführungsform kann, wenn bestimmt wird, dass ein Spieler in diesem Spiel deutlich mehr Zeit, wie etwa 30 % oder mehr, mit Golf spielen verbracht hat, eine Bestimmung vorgenommen werden, dass es wahrscheinlich ist, dass dieser Spieler Golfspiele mag. In mindestens einer Ausführungsform kann, wenn ein Spieler in diesem Spiel deutlich weniger Zeit, wie etwa weniger als 5 %, mit Golf spielen verbringt, auch eine Bestimmung vorgenommen werden, dass dieser Spieler Golfspiele nicht mag, was die Empfehlungen verbessern kann, indem bewirkt wird, dass weniger Golfempfehlungen dargestellt werden.
In mindestens einer Ausführungsform können Empfehlungen unter Verwendung eines in 4 veranschaulichten Prozesses 400 generiert werden. In mindestens einer Ausführungsform wird ein Strom von Mediendaten empfangen 402, der einer Spielsitzung für einen Spieler entspricht. In mindestens einer Ausführungsform kann dies ein direkter Feed von einer Spielkonsole oder einem Spielserver sein oder ein Strom von einem Dienst zum Streamen von Inhalten sein, der Zugang zu Gameplay-Inhalten hat. In mindestens einer Ausführungsform kann ein Strom alle Inhalte für eine Spielsitzung oder ausgewählte Inhalte für eine Spielsitzung beinhalten, die etwa Schwerpunkte oder spezifische Arten von Aktionen beinhalten können. In mindestens einer Ausführungsform können Segmente dieser Mediendaten als Eingang für ein oder mehrere trainierte Netze bereitgestellt werden 404. In mindestens einer Ausführungsform wird ein Strom in eine Vielzahl von Segmenten segmentiert und mindestens eine Teilmenge dieser Segmente kann als Eingabe für ein neuronales Netz bereitgestellt werden. In mindestens einer Ausführungsform werden diese Netze trainiert, um Arten von Spielmerkmalen für ein Spiel oder eine Art von Spiel zu erkennen. In mindestens einer Ausführungsform wird eine Ausgabe empfangen 406, die einen Satz von Schlüsselwörtern beinhaltet, wobei diese Schlüsselwörter Gameplay-Merkmale, wie etwa Szenen, Objekte oder Aktionen, angeben, die aus analysierten Segmenten abgeleitet wurden. In mindestens einer Ausführungsform werden zumindest einige dieser Schlüsselwörter zusammen mit Informationen über einen entsprechenden Spieler einem Empfehlungssystem bereitgestellt 408. Dieses Empfehlungssystem kann Schlüsselwörter aggregieren 410 und mögliche Themen von Interesse für diesen Spieler zumindest teilweise auf Grundlage des tatsächlichen Gameplays dieses Spielers bestimmen. In mindestens einer Ausführungsform kann ein Empfehlungssystem Spielinhalte bestimmen 412, die diese Themen von Interesse betreffen. In mindestens einer Ausführungsform können diese Empfehlungen Empfehlungen für Spiele beinhalten, die von einem entsprechenden Spieler erhalten werden können oder auf die dieser zugreifen kann. In mindestens einer Ausführungsform können zumindest einige dieser Empfehlungen für einen entsprechenden Spieler bereitgestellt werden 414, wobei dieser Spieler entscheiden kann, ob er beliebige dieser verwandten Spielinhalte spielen, auf diese zugreifen oder sie erhalten möchte.
In mindestens einer Ausführungsform kann ein in 5 veranschaulichter Prozess 500 verwendet werden, um Inhaltsempfehlungen zu bestimmen. In mindestens einer Ausführungsform können ein oder mehrere trainierte neuronale Netze verwendet werden, um Interaktionen eines Spielers mit einem ersten Spiel während des Gameplays zu bestimmen 502. In mindestens einer Ausführungsform können diese Interaktionen verwendet werden, um ein oder mehrere zweite Spiele zu bestimmen 504, wenn diese Interaktionen ein mögliches Interesse an dieser Nutzung angeben. In mindestens einer Ausführungsform kann zumindest ein zweites Spiel zur Darstellung für einen entsprechenden Spieler als Empfehlung bereitgestellt werden 506, wobei ein entsprechender Spieler bestimmen kann, ob er auf ein empfohlenes zweites Spiel zugreifen, dieses erhalten oder spielen möchte.
In mindestens einer Ausführungsform kann ein Empfehlungssystem das Videospielempfehlungsprofil eines Nutzers auf Grundlage der Verarbeitung von Gameplay-Videos unter Verwendung von Deep Learning aggregieren. In mindestens einer Ausführungsform kann dies zumindest teilweise unter Verwendung von Abstimmung durch visuelle Gameplay-Erfahrung und Spielmetadaten durchgeführt werden. In mindestens einer Ausführungsform kann ein System durch Verarbeiten visueller Merkmale von Spielen bestimmte visuelle Merkmale, die ein Nutzer mag, bei der Abgabe von Empfehlungen berücksichtigen. In mindestens einer Ausführungsform ist dies ein bedeutender Faktor, der eine Abstimmung durch die tatsächliche visuelle Gameplay-Erfahrung ermöglicht. In mindestens einer Ausführungsform berücksichtigt ein System zusätzlich zu visuellen Merkmalen auch Spielmetadaten, wie etwa Genre, Herausgeber, Plattform und Erscheinungsjahr, um die Empfehlungen entsprechend zu filtern. In mindestens einer Ausführungsform kann eine Aggregation von Empfehlungsgewichtungen und Erfahrungsbevorzugung erfolgen. In mindestens einer Ausführungsform kann ein System Empfehlungen und visuelle Gameplay-Erfahrungen über einen Zeitraum aggregieren. In mindestens einer Ausführungsform kann dabei eine Erfahrungsbevorzugung berücksichtigt werden, die eine Verarbeitung von Gameplay-Eigenschaften mit erhöhter Genauigkeit der Empfehlungen ermöglicht. In mindestens einer Ausführungsform ist ein derartiger Ansatz für Spiel-Streaming-Plattformen, wie etwa NVIDIA GeForce NOW® oder GeForce Experience®, geeignet, die den Videostrom eines Spiels mit Genauigkeit und einheitlichen visuellen Einstellungen verarbeiten können. In mindestens einer Ausführungsform kann ein Player, wie etwa ein NVIDIA SHIELD TV® Streaming Media Player, verwendet werden, um Medieninhalte darzustellen. In mindestens einer Ausführungsform kann ein derartiges System zusätzlich zur Verarbeitung von visuellen Merkmalen und Spielmetadaten die generierten Empfehlungen nach Nutzerprofil-Metadaten, wie etwa Alter, Bewertung, geografischem Standort und Vorlieben, filtern.
TRAINING UND ENTWICKLUNG EINES NEURONALEN NETZES
Eine zunehmende Vielfalt von Branchen und Anwendungen nutzt die Vorteile von maschinellem Lernen. In mindestens einer Ausführungsform wurden auf Prozessoren entwickelte tiefe neuronale Netze (deep neural networks - DNNs) für verschiedene Anwendungsfälle verwendet, von selbstfahrenden Autos bis zur schnelleren Entwicklung von Medikamenten, von der automatischen Bildanalyse für Sicherheitssysteme bis zur intelligenten Echtzeit-Sprachübersetzung in Video-Chat-Anwendungen. In mindestens einer Ausführungsform ist Deep Learning eine Technik, die den neuronalen Lernprozess des menschlichen Gehirns modelliert und dabei kontinuierlich lernt, immer intelligenter wird und mit der Zeit schneller genauere Ergebnisse liefert. Ein Kind lernt zunächst von einem Erwachsenen, verschiedene Formen richtig zu erkennen und zu klassifizieren und ist schließlich in der Lage, Formen ohne Nachhilfe zu erkennen. In ähnlicher Weise müsste in mindestens einer Ausführungsform ein Deep-Learning- oder neuronales Lernsystem, das dazu ausgelegt ist, eine ähnliche Aufgabe zu erfüllen, trainiert werden, damit es intelligenter und effizienter bei der Identifizierung von grundlegenden Objekten, verdeckten Objekten usw. wird, während es diesen Objekten außerdem einen Kontext zuweist.
In mindestens einer Ausführungsform betrachten die Neuronen in einem menschlichen Gehirn verschiedene Eingaben, die empfangen werden, werden jeder dieser Eingaben Bedeutungsstufen zugewiesen und wird die Ausgabe an andere Neuronen weitergegeben, um darauf zu reagieren. Ein künstliches Neuron oder Perzeptron ist das grundlegendste Modell eines neuronalen Netzes. In mindestens einer Ausführungsform kann ein Perzeptron eine oder mehrere Eingaben empfangen, die verschiedene Merkmale eines Objekts darstellen, für dessen Erkennung und Klassifizierung ein Perzeptron trainiert ist, und wird jedem dieser Merkmale auf Grundlage der Bedeutung dieses Merkmals beim Definieren einer Form eines Objekts eine bestimmte Gewichtung zugewiesen.
Ein tiefes neuronales Netz (DNN) beinhaltet mehrere Schichten mit vielen verbundenen Perzeptronen (z. B. Knoten), die mit enormen Mengen von Eingabedaten trainiert werden können, um komplexe Probleme schnell und mit hoher Genauigkeit zu lösen. In einem Beispiel zerlegt eine erste Schicht eines DNN-Modells ein Eingangsbild eines Autos in verschiedene Abschnitte und sucht nach grundlegenden Mustern, wie etwa Linien und Winkeln. Die zweite Schicht setzt die Linien zusammen, um nach übergeordneten Mustern, wie etwa Rädern, Windschutzscheiben und Spiegeln, zu suchen. Eine nächste Schicht identifiziert eine Fahrzeugart und einige letzte Schichten generieren ein Label für ein Eingangsbild, das ein Modell einer bestimmten Automarke identifiziert. Sobald ein DNN trainiert ist, kann dieses DNN eingesetzt und zur Identifizierung und Klassifizierung von Objekten oder Mustern in einem als Inferenz bekannten Prozess verwendet werden. Beispiele für Inferenz (einen Prozess, bei dem ein DNN nützliche Informationen aus einer gegebenen Eingabe extrahiert) beinhalten die Identifizierung handgeschriebener Zahlen auf Schecks, die in Geldautomaten eingezahlt werden, die Identifizierung von Bildern von Freunden auf Fotos, die Bereitstellung von Filmempfehlungen, die Identifizierung und Klassifizierung verschiedener Arten von Automobilen, Fußgängern und Gefahren auf der Straße in fahrerlosen Autos oder die Übersetzung menschlicher Sprache in nahezu Echtzeit.
Während des Trainings fließen Daten in einer Vorwärtspropagationsphase durch ein DNN, bis eine Vorhersage erzeugt wird, die ein der Eingabe entsprechendes Label anzeigt. Wenn ein neuronales Netz die Eingaben nicht korrekt kennzeichnet, werden Fehler zwischen einem korrekten Label und einem vorhergesagten Label analysiert und die Gewichtungen werden für jedes Merkmal während einer Rückwärtspropagationsphase angepasst, bis ein DNN die Eingabe und andere Eingaben in einem Trainingsdatensatz korrekt kennzeichnet. Das Trainieren komplexer neuronaler Netze erfordert enorme Mengen von paralleler Rechenleistung, einschließlich Gleitkommamultiplikationen und -additionen, die unterstützt werden. Inferenzieren ist weniger rechenintensiv als Training, da es sich um einen latenzabhängigen Prozess handelt, bei dem ein trainiertes neuronales Netz auf neue Eingaben angewendet wird, die es nicht zuvor gesehen hat, um Bilder zu klassifizieren, Sprache zu übersetzen und neue Informationen abzuleiten.
Neuronale Netze stützen sich in hohem Maße auf mathematische Matrixoperationen und komplexe mehrschichtige Netze erfordern enorme Mengen an Gleitkommarechenleistung und Bandbreite sowohl für Effizienz als auch für Geschwindigkeit. Mit Tausenden von Verarbeitungskernen, die für mathematische Matrixoperationen optimiert sind und eine Rechenleistung von mehreren Dutzend bis Hunderten von TFLOPS liefern, kann eine Computerplattform die Rechenleistung liefern, die für Anwendungen für künstliche Intelligenz und maschinelles Lernens auf der Grundlage tiefer neuronaler Netze erforderlich ist.
6 veranschaulicht Komponenten eines Systems 600, das in mindestens einer Ausführungsform verwendet werden kann, um maschinelles Lernen zu trainieren und zu verwenden. Wie erörtert wird, können verschiedene Komponenten durch verschiedene Kombinationen von Rechenvorrichtungen und Ressourcen oder durch ein einziges Rechnersystem bereitgestellt werden, die unter der Kontrolle einer einzigen Entität oder mehrerer Entitäten stehen kann. Darüber hinaus können Aspekte durch verschiedene Entitäten ausgelöst, initiiert oder angefordert werden. In mindestens einer Ausführungsform kann das Trainieren eines neuronalen Netzes durch einen Anbieter angewiesen werden, der einer Anbieterumgebung 606 zugeordnet ist, während in mindestens einer Ausführungsform das Trainieren von einem Kunden oder einem anderen Nutzer angefordert werden kann, der über eine Client-Vorrichtung 602 oder eine andere derartige Ressource Zugang zu einer Anbieterumgebung hat. In mindestens einer Ausführungsform können Trainingsdaten (oder durch ein trainiertes neuronales Netz zu analysierende Daten) von einem Anbieter, einem Nutzer oder einem Drittanbieter von Inhalten 624 bereitgestellt werden. In mindestens einer Ausführungsform kann die Client-Vorrichtung 602 zum Beispiel ein Fahrzeug oder ein Objekt sein, das im Auftrag eines Nutzers navigiert werden soll und das Anforderungen übermitteln und/oder Anweisungen empfangen kann, die die Navigation einer Vorrichtung unterstützen.
In mindestens einer Ausführungsform können Anforderungen über mindestens ein Netzwerk 604 übermittelt werden, um in einer Anbieterumgebung 606 empfangen zu werden. In mindestens einer Ausführungsform kann es sich bei einer Client-Vorrichtung um beliebige geeignete elektronische Vorrichtungen und/oder Rechenvorrichtungen handeln, die es einem Nutzer ermöglichen, derartige Anforderungen zu generieren und zu senden und die Desktop-Computer, Notebook-Computer, Computer-Server, Smartphones, Tablet-Computer, Spielkonsolen (tragbar oder nicht), Computer-Prozessoren, Computer-Logik und Set-Top-Boxen beinhalten können. Das/die Netzwerk(e) 604 kann/können ein beliebiges geeignetes Netzwerk zum Übertragen einer Anforderung oder anderer derartiger Daten beinhalten, das das Internet, ein Intranet, ein Ethernet, ein Mobilfunknetz, ein lokales Netzwerk (LAN), ein Netzwerk direkter drahtloser Verbindungen zwischen Peers usw. beinhalten kann.
In mindestens einer Ausführungsform können Anforderungen an einer Schnittstellenschicht 608 empfangen werden, die in diesem Beispiel Daten an einen Trainings- und Inferenzmanager 610 weiterleiten kann. Bei diesem Manager kann es sich um ein System oder einen Dienst handeln, das bzw. der Hardware und Software für die Verwaltung von Anforderungen und Diensten, die Daten oder Inhalten entsprechen, beinhaltet. In mindestens einer Ausführungsform kann dieser Manager eine Anforderung zum Trainieren eines neuronalen Netzes empfangen und Daten für eine Anforderung an einen Trainingsmanager 612 bereitstellen. In mindestens einer Ausführungsform kann der Trainingsmanager 612 ein geeignetes zu verwendendes Modell oder Netz auswählen, wenn es nicht durch eine Anforderung vorgegeben ist, und ein Modell unter Verwendung relevanter Trainingsdaten trainieren. In mindestens einer Ausführungsform können Trainingsdaten ein Stapel von Daten sein, die in einem Trainingsdatenspeicher 614 gespeichert sind, von der Client-Vorrichtung 602 empfangen oder von einem Drittanbieter 624 erhalten werden. In mindestens einer Ausführungsform kann der Trainingsmanager 612 für die Trainingsdaten verantwortlich sein, wie etwa durch Verwendung eines LARC-basierten Ansatzes, wie in dieser Schrift erörtert. Ein Netz kann ein beliebiges geeignetes Netz sein, wie etwa ein rekurrentes neuronales Netz (RNN) oder ein neuronales Faltungsnetz (CNN). Sobald ein Netz trainiert und erfolgreich bewertet wurde, kann ein trainierte Netz zum Beispiel in einem Modellspeicher 616 gespeichert werden, der verschiedene Modelle oder Netze für Nutzer, Anwendungen oder Dienste usw. speichern kann. In mindestens einer Ausführungsform kann es mehrere Modelle für eine einzige Anwendung oder Entität geben, die auf der Grundlage einer Reihe verschiedener Faktoren verwendet werden können.
In mindestens einer Ausführungsform kann zu einem nachfolgenden Zeitpunkt eine Anforderung von Inhalten (z. B. Pfadbestimmungen) oder Daten von der Client-Vorrichtung 602 (oder einer anderen derartigen Vorrichtung) empfangen werden, die zumindest teilweise durch ein trainiertes neuronales Netz bestimmt oder beeinflusst werden. Diese Anforderung kann zum Beispiel Eingabedaten beinhalten, die unter Verwendung eines neuronalen Netzes verarbeitet werden sollen, um eine oder mehrere Inferenzen oder andere Ausgabewerte, Klassifizierungen oder Vorhersagen zu erhalten. In mindestens einer Ausführungsform können Eingabedaten an der Schnittstellenschicht 608 empfangen und an das Inferenzmodul 618 geleitet werden, obwohl auch ein anderes System oder ein anderer Dienst verwendet werden kann. In mindestens einer Ausführungsform kann das Inferenzmodul 618 ein geeignetes trainiertes Netz, wie etwa ein trainiertes tiefes neuronales Netz (DNN), wie in dieser Schrift beschrieben, aus dem Modellspeicher 616 erhalten, wenn es nicht bereits lokal in dem Inferenzmodul 618 gespeichert ist. Das Inferenzmodul 618 kann Daten als Eingabe für ein trainiertes Netz bereitstellen, das dann eine oder mehrere Inferenzen als Ausgabe generieren kann. Dies kann zum Beispiel eine Klassifizierung einer Instanz von Eingabedaten beinhalten. In mindestens einer Ausführungsform können die Inferenzen dann an die Client-Vorrichtung 602 zur Anzeige oder anderen Kommunikation an einen Nutzer übertragen werden. In mindestens einer Ausführungsform können Kontextdaten für einen Nutzer auch in einem Nutzerkontextdatenspeicher 622 gespeichert werden, der Daten über einen Nutzer beinhalten kann, die als Eingabe für ein Netz beim Generieren von Inferenzen oder Bestimmen von Daten, die nach dem Erhalten von Instanzen an einen Nutzer zurückgegeben werden. In mindestens einer Ausführungsform können relevante Daten, die zumindest einige von Eingabe- oder Inferenzdaten beinhalten können, auch in einer lokalen Datenbank 620 zur Verarbeitung zukünftiger Anforderungen gespeichert werden. In mindestens einer Ausführungsform kann ein Nutzer Konto- oder andere Informationen verwenden, um auf Ressourcen oder Funktionalität einer Anbieterumgebung zuzugreifen. In mindestens einer Ausführungsform, können, sofern zulässig und verfügbar, auch Nutzerdaten gesammelt und zum weiteren Trainieren von Modellen verwendet werden, um genauere Inferenzen für zukünftige Anforderungen bereitzustellen. In mindestens einer Ausführungsform können Anforderungen über eine Nutzerschnittstelle in einer Anwendung für maschinelles Lernen 626, die auf der Client-Vorrichtung 602 ausgeführt wird, empfangen und die Ergebnisse über dieselbe Schnittstelle angezeigt werden. Eine Client-Vorrichtung kann Ressourcen, wie etwa einen Prozessor 628 und einen Speicher 630, zum Generieren einer Anforderung und Verarbeiten von Ergebnissen oder einer Antwort sowie mindestens ein Datenspeicherelement 632 zum Speichern von Daten für die Anwendung für maschinelles Lernen 626 beinhalten.
In mindestens einer Ausführungsform ist ein Prozessor 628 (oder ein Prozessor des Trainingsmanagers 612 oder des Inferenzmoduls 618) eine zentrale Verarbeitungseinheit (central processing unit - CPU). Wie bereits erwähnt, können Ressourcen in derartigen Umgebungen jedoch GPUs verwenden, um Daten zumindest für bestimmte Arten von Anforderungen zu verarbeiten. Mit Tausenden von Kernen sind GPUs dazu ausgelegt, umfangreiche parallele Arbeitslasten zu bewältigen und sind daher beim Deep Learning zum Trainieren neuronaler Netze und Generieren von Vorhersagen beliebt geworden. Während die Verwendung von GPUs für Offline-Erstellungen ein schnelleres Training größerer und komplexerer Modelle ermöglichte, impliziert das Offline-Generieren von Vorhersagen, dass entweder Eingabemerkmale zur Anforderungszeit nicht verwendet werden können oder dass Vorhersagen für alle Permutationen von Merkmalen generiert und in einer Lookup-Tabelle gespeichert werden müssen, um Echtzeitanforderungen zu bedienen. Wenn ein Deep-Learning-Rahmen einen CPU-Modus unterstützt und ein Modell klein und einfach genug ist, um eine Vorwärtskopplung auf einer CPU mit einer angemessenen Latenz durchzuführen, könnte ein Dienst auf einer CPU-Instanz ein Modell hosten. In diesem Fall kann das Trainieren offline auf einer GPU und die Inferenz in Echtzeit auf einer CPU durchgeführt werden. Wenn ein CPU-Ansatz nicht praktikabel ist, kann ein Dienst auf einer GPU-Instanz laufen. Da GPUs jedoch andere Eigenschaften hinsichtlich Rechenleistung und Kosten als CPUs aufweisen, kann das Ausführen eines Dienstes, der einen Laufzeitalgorithmus auf eine GPU auslagert, erfordern, dass er anders als ein CPU-basierter Dienst ausgelegt ist.
7 veranschaulicht ein beispielhaftes System 700, das in mindestens einer Ausführungsform verwendet werden kann, um Daten zu klassifizieren oder Inferenzen zu generieren. In mindestens einer Ausführungsform kann sowohl überwachtes als auch nicht überwachtes Training in mindestens einer in dieser Schrift erörterten Ausführungsform verwendet werden. In mindestens einer Ausführungsform wird ein Satz von Trainingsdaten 702 (z. B. klassifizierten oder gekennzeichneten Daten) als Eingabe bereitgestellt, um als Trainingsdaten zu fungieren. In mindestens einer Ausführungsform können Trainingsdaten Instanzen von mindestens einem Objekttyp, für den ein neuronales Netz trainiert werden soll, sowie Informationen, die diesen Objekttyp identifizieren, beinhalten. In mindestens einer Ausführungsform können Trainingsdaten einen Satz von Bildern beinhalten, die jeweils eine Darstellung eines Objekttyps beinhalten, wobei jedes Bild zudem ein Label, Metadaten, eine Klassifizierung oder eine andere Information, die einen in einem jeweiligen Bild dargestellten Objekttyp identifizieren, beinhaltet oder diesen zugeordnet ist. Als Trainingsdaten können auch verschiedene andere Datentypen verwendet werden, die Textdaten, Audiodaten, Videodaten usw. beinhalten können. In mindestens einer Ausführungsform werden die Trainingsdaten 702 als Trainingseingabe einem Trainingsmanager 704 bereitgestellt. In mindestens einer Ausführungsform kann der Trainingsmanager 704 ein System oder Dienst sein, das/der Hardware und Software beinhaltet, wie etwa eine oder mehrere Rechenvorrichtungen, die eine Trainingsanwendung zum Trainieren eines neuronalen Netzes (oder eines anderen Modells oder Algorithmus usw.) ausführen. In mindestens einer Ausführungsform empfängt der Trainingsmanager 704 eine Anweisung oder Anforderung, die eine Art des Modells angibt, das für das Training verwendet werden soll. In mindestens einer Ausführungsform kann ein Modell ein beliebiges geeignetes statistisches Modell, ein beliebiges geeignetes Netz oder ein beliebiger geeigneter Algorithmus sein, das/der für derartige Zwecke nützlich ist, und ein künstliches neuronales Netz, einen Deep-Learning-Algorithmus, einen Learning Classificator, ein Bayes'sches Netz usw. beinhalten. In mindestens einer Ausführungsform kann der Trainingsmanager 704 ein Ausgangsmodell oder ein anderes untrainiertes Modell aus einem geeigneten Speicher 706 auswählen und Trainingsdaten 702 verwenden, um ein Modell zu trainieren und ein trainiertes Modell 708 (z. B. ein trainiertes tiefes neuronales Netz) generieren, das verwendet werden kann, um ähnliche Datentypen zu klassifizieren oder andere derartige Inferenzen zu generieren. In mindestens einer Ausführungsform, in der keine Trainingsdaten verwendet werden, kann dennoch ein geeignetes Ausgangsmodell für das Trainieren an Eingabedaten per Trainingsmanager 704 ausgewählt werden.
In mindestens einer Ausführungsform kann ein Modell auf eine Reihe von verschiedenen Arten trainiert werden, die teilweise von einer Art des ausgewählten Modells abhängig sind. In mindestens einer Ausführungsform kann einem Algorithmus für maschinelles Lernen ein Satz von Trainingsdaten bereitgestellt werden, wobei ein Modell ein durch einen Trainingsprozess erstelltes Modellartefakt ist. In mindestens einer Ausführungsform enthält jede Instanz von Trainingsdaten enthält eine richtige Antwort (z. B. eine Klassifizierung), die als Ziel oder Zielattribut bezeichnet werden kann. In mindestens einer Ausführungsform findet ein Lernalgorithmus in den Trainingsdaten Muster, die die Attribute der Eingabedaten auf ein Ziel, eine vorherzusagende Antwort, abbilden, und wird ein Modell für maschinelles Lernen ausgegeben, das diese Muster erfasst. In mindestens einer Ausführungsform kann dann ein Modell für maschinelles Lernens verwendet werden, um Vorhersagen für neue Daten zu erhalten, für die kein Ziel vorgegeben ist.
In mindestens einer Ausführungsform kann ein Trainingsmanager 704 aus einem Satz von Modellen für maschinelles Lernen auswählen, der binäre Klassifizierungs-, Multiklassen-Klassifizierungs- und Regressionsmodelle beinhaltet. In mindestens einer Ausführungsform kann die Art des zu verwendenden Modells zumindest teilweise von der Art des vorherzusagenden Ziels abhängig sein. In mindestens einer Ausführungsform sagen Modelle für maschinelles Lernen für binäre Klassifizierungsprobleme ein binäres Ergebnis vorher, wie etwa eine von zwei möglichen Klassen. In mindestens einer Ausführungsform kann ein Lernalgorithmus, wie etwa logistische Regression, verwendet werden, um binäre Klassifizierungsmodelle zu trainieren. In mindestens einer Ausführungsform ermöglichen Modelle für maschinelles Lernen für Multiklassen-Klassifizierungsprobleme, dass Vorhersagen für mehrere Klassen generiert werden, wie etwa um eines von mehr als zwei Ergebnissen vorherzusagen. Multinomiale logistische Regression kann für das Trainieren von Multiklassenmodellen nützlich sein. Modelle für maschinelles Lernen für Regressionsprobleme sagen einen numerischen Wert vorher. Lineare Regression kann für das Trainieren von Regressionsmodellen nützlich sein.
In mindestens einer Ausführungsform muss ein Trainingsmanager, um ein Modell für maschinelles Lernen gemäß einer Ausführungsform zu trainieren, eine Eingangstrainingsdatenquelle sowie andere Informationen, wie etwa den Namen eines Datenattributs, das ein vorherzusagendes Ziel enthält, erforderliche Datenumwandlungsanweisungen und Trainingsparameter zur Steuerung eines Lernalgorithmus, bestimmen. In mindestens einer Ausführungsform kann ein Trainingsmanager 704 während eines Trainingsprozesses automatisch einen geeigneten Lernalgorithmus auf Grundlage einer in einer Trainingsdatenquelle vorgegebenen Zielart auswählen. In mindestens einer Ausführungsform können Algorithmen für maschinelles Lernen Parameter annehmen, die verwendet werden, um bestimmte Eigenschaften eines Trainingsprozesses und eines daraus resultierenden Modells für maschinelles Lernen zu steuern. Diese werden in dieser Schrift als Trainingsparameter bezeichnet. In mindestens einer Ausführungsform kann ein Trainingsmanager, wenn keine Trainingsparameter vorgegeben sind, Standardwerte verwenden, die bekanntermaßen für einen breiten Bereich von Aufgaben für maschinelles Lernen gut funktionieren. Beispiele für Trainingsparameter, für die Werte vorgegeben werden können, beinhalten eine maximale Modellgröße, eine maximale Anzahl von Durchläufen über Trainingsdaten, einen Mischtyp, einen Regularisierungstyp, eine Lernrate und eine Regularisierungsmenge. Es können Standardeinstellungen vorgegeben werden, mit Optionen zur Anpassung der Werte zur Feinabstimmung der Rechenleistung.
In mindestens einer Ausführungsform ist eine maximale Modellgröße eine Gesamtgröße, in Byte-Einheiten, der Muster, die während des Trainierens eines Modells erstellt werden. In mindestens einer Ausführungsform kann ein Modell standardmäßig mit einer bestimmten Größe erstellt werden, wie etwa ein Modell mit 100 MB. Wenn ein Trainingsmanager nicht in der Lage ist, genügend Muster zu bestimmen, um eine Modellgröße zu füllen, kann ein kleineres Modell erstellt werden. Wenn ein Trainingsmanager mehr Muster findet als in eine vorgegebene Größe passen, kann eine maximale Obergrenze erzwungen werden, indem die Muster abgeschnitten werden, die die Qualität eines gelernten Modells am wenigsten beeinträchtigen. Die Wahl einer Modellgröße stellt Kontrolle über einen Kompromiss zwischen der Vorhersagequalität eines Modells und den Nutzungskosten bereit. In mindestens einer Ausführungsform können kleinere Modelle dazu führen, dass ein Trainingsmanager viele Muster entfernt, um in eine maximale Größenbegrenzung zu passen, was die Qualität von Vorhersagen beeinträchtigt. In mindestens einer Ausführungsform können bei größeren Modellen die Kosten für die Abfrage von Echtzeit-Vorhersagen höher sein. In mindestens einer Ausführungsform führen größere Eingabedatensätze nicht unbedingt zu größeren Modellen, da Modelle Muster und keine Eingabedaten speichern. In mindestens einer Ausführungsform ist bei wenigen und einfachen Mustern ein resultierendes Modell klein. Bei Eingabedaten, die eine große Anzahl von Rohattributen (Eingabespalten) oder abgeleiteten Merkmalen (Ausgaben von Datentransformationen) aufweisen, ist es wahrscheinlich, dass mehr Muster gefunden und während eines Trainingsprozesses gespeichert werden.
In mindestens einer Ausführungsform kann der Trainingsmanager 704 mehrere Durchläufe oder Iterationen über Trainingsdaten durchführen, um zu versuchen, Muster zu entdecken. In mindestens einer Ausführungsform kann es eine Standardanzahl von Durchläufen, wie etwa zehn Durchläufe, geben, während in mindestens einer Ausführungsform eine maximale Anzahl von Durchläufen festgelegt werden kann, wie etwa bis zu hundert Durchläufe. In mindestens einer Ausführungsform kann kein Maximum festgelegt sein oder es kann ein Konvergenzkriterium oder ein anderer Faktor festgelegt sein, der ein Ende eines Trainingsprozesses auslöst. In mindestens einer Ausführungsform kann der Trainingsmanager 704 eine Qualität von Mustern (wie etwa für die Modellkonvergenz) während des Trainings überwachen und das Training automatisch beenden, wenn es keine weiteren Datenpunkte oder Muster mehr zu entdecken gibt. In mindestens einer Ausführungsform können Datensätze mit nur wenigen Beobachtungen mehrere Durchläufe über die Daten erfordern, um eine ausreichend hohe Modellqualität zu erreichen. Größere Datensätze können viele ähnliche Datenpunkte enthalten, was eine Notwendigkeit einer großen Anzahl von Durchläufen reduzieren kann. Eine mögliche Auswirkung der Wahl von mehreren Datendurchläufen über Daten ist, dass das Modelltraining länger dauern und im Hinblick auf Ressourcen und Systemauslastung mehr kosten kann.
In mindestens einer Ausführungsform werden die Trainingsdaten vor dem Training oder zwischen Durchläufen von Training gemischt. In mindestens einer Ausführungsform ist das Mischen ein zufälliges oder pseudozufälliges Mischen, um eine wirklich zufällige Reihenfolge zu generieren, obwohl es einige Beschränkungen geben kann, um sicherzustellen, dass es keine Gruppierung bestimmter Datentypen gibt, oder gemischte Daten können neu gemischt werden, wenn eine derartige Gruppierung besteht, usw. In mindestens einer Ausführungsform wird durch das Mischen eine Reihenfolge oder Anordnung, in der Daten zum Trainieren verwendet werden, geändert, sodass ein Trainingsalgorithmus nicht auf Gruppierungen ähnlicher Datentypen oder auf einen einzigen Datentyp für zu viele Beobachtungen in Folge trifft. In mindestens einer Ausführungsform könnte ein Modell trainiert werden, um ein Objekt vorherzusagen. In mindestens einer Ausführungsform könnten Daten vor dem Hochladen nach Objekttyp sortiert werden. In mindestens einer Ausführungsform kann dann ein Algorithmus die Daten alphabetisch nach Objekttyp verarbeiten, wobei er zuerst nur auf Daten für einen bestimmten Objekttyp trifft. In mindestens einer Ausführungsform beginnt ein Modell, Muster für diesen Objekttyp zu lernen. In mindestens einer Ausführungsform trifft ein Modell dann nur auf Daten für einen zweiten Objekttyp und versucht ein Modell so anzupassen, dass es zu diesem Objekttyp passt, was zu einer Verschlechterung von Mustern führen kann, die zu einem ersten Objekttyp passen. Dieser plötzliche Wechsel zwischen Objekttypen kann ein Modell erzeugen, das nicht lernt, Objekttypen genau vorherzusagen. In mindestens einer Ausführungsform kann das Mischen in mindestens einer Ausführungsform durchgeführt werden, bevor ein Trainingsdatensatz in Trainings- und Bewertungsteilmengen aufgeteilt wird, sodass eine relativ gleichmäßige Verteilung von Datentypen für beide Phasen verwendet wird. In mindestens einer Ausführungsform kann der Trainingsmanager 704 die Daten automatisch mischen, zum Beispiel unter Verwendung einer pseudozufälligen Mischtechnik.
In mindestens einer Ausführungsform kann der Trainingsmanager 704 beim Erstellen eines Modells für maschinelles Lernen in mindestens einer Ausführungsform einem Nutzer ermöglichen, Einstellungen vorzugeben oder nutzerdefinierte Optionen anzuwenden. In mindestens einer Ausführungsform kann ein Nutzer eine oder mehrere Bewertungseinstellungen vorgeben, die einen Abschnitt der Eingabedaten angeben, der für die Bewertung einer Vorhersagequalität eines Modells für maschinelles Lernen reserviert werden soll. In mindestens einer Ausführungsform kann ein Nutzer eine Richtlinie vorgeben, die angibt, welche Attribute und Attributtransformationen für das Modelltraining verfügbar sind. In mindestens einer Ausführungsform kann der Nutzer außerdem verschiedene Trainingsparameter vorgeben, die bestimmte Eigenschaften eines Trainingsprozesses und eines daraus resultierenden Modells steuern.
In mindestens einer Ausführungsform kann, sobald ein Trainingsmanager bestimmt hat, dass das Training eines Modells abgeschlossen ist, wie etwa unter Verwendung mindestens eines der in dieser Schrift erörterten Endkriterien, das trainierte Modell 708 zur Verwendung durch einen Klassifikator 714 beim Klassifizieren von (oder anderweitigen Generieren von Inferenzen für) Validierungsdaten 712 bereitgestellt werden. In mindestens einer Ausführungsform beinhaltet dies einen logischen Übergang zwischen einem Trainingsmodus für ein Modell und einem Inferenzmodus für ein Modell. In mindestens einer Ausführungsform wird das trainierte Modell 708 jedoch zuerst an einen Bewerter 710 weitergegeben, der eine Anwendung, einen Prozess oder einen Dienst beinhalten kann, die/der auf mindestens einer Rechenressource (z. B. einer CPU oder GPU mindestens eines Servers) zum Bewerten einer Qualität (oder eines anderen derartigen Aspekts) eines trainierten Modells ausgeführt wird. In mindestens einer Ausführungsform wird ein Modell bewertet, um zu bestimmen, ob dieses Modell bei der Vorhersage eines Ziels an neuen und zukünftigen Daten zumindest ein akzeptables Mindest- oder Schwellenniveau an Rechenleistung bereitstellt. Ist dies nicht der Fall, kann der Trainingsmanager 704 damit fortfahren, dieses Modell zu trainieren. In mindestens einer Ausführungsform kann, da zukünftige Dateninstanzen oft unbekannte Zielwerte aufweisen, es wünschenswert sein, eine Genauigkeitsmetrik des maschinellen Lernens an Daten zu überprüfen, für die eine Zielantwort bekannt ist, und diese Bewertung als Ersatz für die Vorhersagegenauigkeit an zukünftigen Daten zu verwenden.
In mindestens einer Ausführungsform wird ein Modell unter Verwendung einer Teilmenge von Trainingsdaten 702 bewertet, die für das Training bereitgestellt wurden. Diese Teilmenge kann unter Verwendung eines Misch- und Aufteilansatzes, wie vorstehend erörtert, bestimmt werden. In mindestens einer Ausführungsform wird diese Teilmenge von Bewertungsdaten mit einem Ziel gekennzeichnet und kann somit als Ground-Truth-Quelle für die Bewertung dienen. Das Bewerten einer Vorhersagegenauigkeit eines Modells für maschinelles Lernen mit denselben Daten, die zum Trainieren verwendet wurden, ist nicht sinnvoll, da positive Bewertungen für Modelle generiert werden könnten, die sich an die Trainingsdaten erinnern, anstatt aus ihnen zu verallgemeinern. In mindestens einer Ausführungsform wird, sobald das Training abgeschlossen ist, die Teilmenge von Bewertungsdaten unter Verwendung des trainierten Modells 708 verarbeitet und der Bewerter 710 kann die Genauigkeit dieses Modells bestimmen, indem er die Ground-Truth-Daten mit entsprechenden Ausgaben (oder Vorhersagen/Beobachtungen) dieses Modells vergleicht. In mindestens einer Ausführungsform kann der Bewerter 710 in mindestens einer Ausführungsform eine Zusammenfassung oder Rechenleistungsmetrik bereitstellen, die angibt, wie gut vorhergesagte und wahre Werte übereinstimmen. In mindestens einer Ausführungsform kann, wenn ein trainiertes Modell nicht zumindest ein Kriterium für die minimale Rechenleistung oder einen anderen derartigen Genauigkeitsschwellenwert erfüllt, dann der Trainingsmanager 704 angewiesen werden, weiteres Training durchzuführen oder in einigen Fällen versuchen, ein neues oder anderes Modell zu trainieren. In mindestens einer Ausführungsform kann, wenn das trainierte Modell 708 die relevanten Kriterien erfüllt, dann ein trainiertes Modell zur Verwendung durch den Klassifikator 714 bereitgestellt werden.
In mindestens einer Ausführungsform kann es beim Erstellen und Trainieren eines Modells für maschinelles Lernen in mindestens einer Ausführungsform wünschenswert sein, Modelleinstellungen oder Trainingsparameter vorzugeben, die zu einem Modell führen, dass in der Lage ist, genaue Vorhersagen zu treffen. In mindestens einer Ausführungsform beinhalten die Parameter die Anzahl von durchzuführenden Durchläufen (vorwärts und/oder rückwärts), eine Regularisierung oder Verfeinerung, eine Modellgröße und einen Mischtyp. In mindestens einer Ausführungsform könnte das Auswählen von Modellparametereinstellungen, die eine beste Vorhersageleistung an Bewertungsdaten erzeugen, zu einer Überanpassung eines Modells führen. In mindestens einer Ausführungsform kommt es zu einer Überanpassung, wenn sich ein Modell Muster gemerkt hat, die in Trainings- und Bewertungsdatenquellen vorkommen, aber Muster in Daten nicht verallgemeinert hat. Eine Überanpassung tritt häufig auf, wenn die Trainingsdaten alle in einer Bewertung verwendeten Daten beinhalten. In mindestens einer Ausführungsform kann ein Modell, das überangepasst wurde, bei der Bewertung eine gute Leistung erbringen, aber an neuen oder anderweitigen Validierungsdaten keine genauen Vorhersagen treffen. In mindestens einer Ausführungsform kann ein Trainingsmanager, um zu vermeiden, dass ein überangepasstes Modell als bestes Modell ausgewählt wird, zusätzliche Daten reservieren, um die Rechenleistung eines Modells zu validieren. Zum Beispiel könnte der Trainingsdatensatz in 60 Prozent für das Training und 40 Prozent für die Bewertung oder Validierung aufgeteilt werden, die wiederum in zwei oder mehr Phasen unterteilt werden können. In mindestens einer Ausführungsform kann nach dem Auswählen von Modellparametern, die für die Evaluierungsdaten gut funktionieren und zu einer Konvergenz bei einer Teilmenge von Validierungsdaten, wie etwa der Hälfte dieser Validierungsdaten, führen, eine zweite Validierung mit einem Rest dieser Validierungsdaten durchgeführt werden, um die Rechenleistung dieses Modells sicherzustellen. Wenn dieses Modell die Erwartungen an die Validierungsdaten erfüllt, dann erfolgt keine Überanpassung der Daten durch dieses Modell. In mindestens einer Ausführungsform kann ein Testsatz oder ein zurückgehaltener Satz zum Testen der Parameter verwendet werden. In mindestens einer Ausführungsform hilft das Verwenden eines zweiten Validierungs- oder Testschritts bei der Auswahl geeigneter Modellparameter, um eine Überanpassung zu verhindern. Durch das Zurückhalten mehrere Daten aus einem Trainingsprozess zur Validierung sind jedoch weniger Daten für das Training verfügbar. Dies kann bei kleineren Datensätzen problematisch sein, da nicht genügend Daten für das Training verfügbar sein können. In mindestens einer Ausführungsform besteht ein Ansatz in einer derartigen Situation darin, eine Kreuzvalidierung durchzuführen, wie an anderer Stelle in dieser Schrift erörtert.
In mindestens einer Ausführungsform gibt es viele Metriken oder Einblicke, die verwendet werden können, um die Vorhersagegenauigkeit eines bestimmten Modells zu überprüfen und zu bewerten. In mindestens einer Ausführungsform enthält ein Bewertungsergebnis eine Metrik für die Vorhersagegenauigkeit, um einen Gesamterfolg eines Modells anzugeben, sowie Visualisierungen, um dabei zu helfen, die Genauigkeit eines Modells über eine Metrik für die Vorhersagegenauigkeit hinaus zu untersuchen. Ein Ergebnis kann auch eine Möglichkeit bereitstellen, die Auswirkung des Festlegens einer Bewertungsschwelle, wie etwa für eine binäre Klassifizierung, zu überprüfen, und kann Warnmeldungen zu Kriterien zur Überprüfung der Gültigkeit einer Bewertung generieren. Eine Wahl einer Metrik und einer Visualisierung kann zumindest teilweise von einer Art des zu bewertenden Modells abhängig sein.
In mindestens einer Ausführungsform kann ein trainiertes Modell für maschinelles Lernen, sobald es trainiert und zufriedenstellend bewertet wurde, verwendet werden, um eine Anwendung für maschinelles Lernen zu erstellen oder zu unterstützen. In einer Ausführungsform ist das Erstellen einer Anwendung für maschinelles Lernen ein iterativer Prozess, der eine Abfolge von Schritten beinhaltet. In mindestens einer Ausführungsform kann/können (ein) Kernproblem(e) des maschinellen Lernens in Bezug darauf, was beobachtet wird und welche Antwort ein Modell vorhersagen soll, formuliert werden. In mindestens einer Ausführungsform können dann Daten gesammelt, bereinigt und aufbereitet werden, um die Daten für die Verwendung durch Trainingsalgorithmen für Modelle für maschinelles Lernen geeignet zu machen. Diese Daten können visualisiert und analysiert werden, um Integritätsprüfungen durchzuführen, um eine Qualität von Daten zu validieren und die Daten zu verstehen. Es kann sein, dass Rohdaten (z. B. Eingabevariablen) und Antwortdaten (z. B. ein Ziel) nicht in einer Weise dargestellt sind, die zum Trainieren eines Modells mit hoher Vorhersageleistung verwendet werden kann. Daher kann es wünschenswert sein, Eingabedarstellungen oder -merkmale mit besserer Vorhersageleistung aus Rohvariablen zu konstruieren. Die sich daraus ergebenden Merkmale können einem Lernalgorithmus zugeführt werden, um Modelle zu erstellen und eine Qualität von Modellen an Daten zu bewerten, die aus der Modellbildung zurückgehalten wurden. Ein Modell kann dann verwendet werden, um Vorhersagen einer Zielantwort für neue Dateninstanzen zu generieren.
In mindestens einer Ausführungsform wird in dem System 700 aus 7 ein trainiertes Modell 710 nach der Auswertung einem Klassifikator 714 bereitgestellt oder zur Verfügung gestellt, der in der Lage ist, ein trainiertes Modell zu verwenden, um Validierungsdaten zu verarbeiten. In mindestens einer Ausführungsform kann dies zum Beispiel Daten beinhalten, die von Nutzern oder Dritten empfangen werden und nicht klassifiziert sind, wie etwa Abfragebilder, die nach Informationen darüber suchen, was in diesen Bildern dargestellt ist. In mindestens einer Ausführungsform können die Validierungsdaten durch einen Klassifikator unter Verwendung eines trainierten Modells verarbeitet werden, und die Ergebnisse 716 (wie etwa Klassifizierungen oder Vorhersagen), die erzeugt werden, können an jeweilige Quellen zurückgesendet oder anderweitig verarbeitet oder gespeichert werden. In mindestens einer Ausführungsform und sofern eine derartige Verwendung zulässig ist, können diese nun klassifizierten Dateninstanzen in einem Trainingsdatenspeicher gespeichert werden, der für zukünftiges Trainieren des trainierten Modells 708 durch einen Trainingsmanager verwendet werden kann. In mindestens einer Ausführungsform wird ein Modell kontinuierlich trainiert, wenn neue Daten verfügbar sind, aber in mindestens einer Ausführungsform werden diese Modelle periodisch neu trainiert, wie etwa einmal pro Tag oder Woche, in Abhängigkeit von Faktoren, wie etwa einer Größe eines Datensatzes oder einer Komplexität eines Modells.
In mindestens einer Ausführungsform kann der Klassifikator 714 geeignete Hardware und Software zur Verarbeitung von Validierungsdaten 712 unter Verwendung eines trainierten Modells beinhalten. In mindestens einer Ausführungsform beinhaltet ein Klassifikator einen oder mehrere Computerserver, die jeweils eine oder mehrere Grafikverarbeitungseinheiten (GPUs) aufweisen, die in der Lage sind, Daten zu verarbeiten. In mindestens einer Ausführungsform können die Konfiguration und das Design von GPUs sie für die Verwendung bei der Verarbeitung von Daten für maschinelles Lernens wünschenswerter machen als CPUs oder andere derartige Komponenten. In mindestens einer Ausführungsform kann ein trainiertes Modell in mindestens einer Ausführungsform in den GPU-Speicher geladen und eine empfangene Dateninstanz einer GPU zur Verarbeitung bereitgestellt werden. GPUs können eine viel größere Anzahl von Kernen aufweisen als CPUs, und GPU-Kerne können auch viel weniger komplex sein. In mindestens einer Ausführungsform kann eine bestimmte GPU in der Lage sein, Tausende von Dateninstanzen gleichzeitig über verschiedene Hardware-Threads zu verarbeiten. In mindestens einer Ausführungsform kann eine GPU zudem dazu konfiguriert sein, den Gleitkommadurchsatz zu maximieren, was bedeutende zusätzliche Verarbeitungsvorteile für einen großen Datensatz bereitstellen kann.
In mindestens einer Ausführungsform können derartige Aufgaben selbst bei Verwendung von GPUs, Beschleunigern und anderer derartiger Hardware zur Beschleunigung von Aufgaben wie etwa dem Trainieren eines Modells oder der Klassifizierung von Daten unter Verwendung eines derartigen Modells immer noch bedeutende Zeit, Ressourcenzuweisung und Kosten erfordern. In mindestens einer Ausführungsform müssten, wenn ein Modell für maschinelles Lernen in 700 Durchläufen trainiert werden soll und ein Datensatz 1.000.000 Dateninstanzen beinhaltet, die für das Trainieren verwendet werden sollen, alle Millionen Instanzen für jeden Durchlauf verarbeitet werden. Verschiedene Abschnitte einer Architektur können zudem von verschiedenen Arten von Vorrichtungen unterstützt werden. In mindestens einer Ausführungsform kann das Training unter Verwendung einer Reihe von Servern an einem logisch zentralisierten Ort durchgeführt werden, die als Dienst angeboten werden können, während die Klassifizierung der Rohdaten unter anderem durch einen derartigen Dienst oder auf einer Client-Vorrichtung durchgeführt werden kann. Diese Vorrichtungen können auch im Besitz einer gleichen Entität oder mehrerer Entitäten sein und von diesen betrieben oder gesteuert werden.
In mindestens einer Ausführungsform kann ein in 8 veranschaulichtes beispielhaftes neuronales Netz 800 in mindestens einer Ausführungsform trainiert oder anderweitig verwendet werden. In mindestens einer Ausführungsform ist ein statistisches Modell ein künstliches neuronales Netz (artificial neural network - ANN), das mehrere Schichten von Knoten enthält, einschließlich einer Eingabeschicht 802, einer Ausgabeschicht 806 und mehrerer Schichten 804 von Zwischenknoten, die oft als „verborgene“ Schichten bezeichnet werden, da die internen Schichten und Knoten in neuronalen Netzen normalerweise nicht sichtbar oder zugänglich sind. Obwohl in mindestens einer Ausführungsform zu Erklärungszwecken nur einige wenige Zwischenschichten dargestellt sind, versteht es sich, dass es keine Begrenzung für die Anzahl der Zwischenschichten gibt, die verwendet werden können, und dass eine beliebige Begrenzung der Schichten oft ein Faktor der Ressourcen oder der Zeit ist, die für die Verarbeitung unter Verwendung eines Modell erforderlich sind. In mindestens einer Ausführungsform können zusätzliche Arten von Modellen, Netzen, Algorithmen oder Prozessen ebenfalls verwendet werden, die unter anderem andere Anzahlen oder Auswahlen von Knoten und Schichten beinhalten können. In mindestens einer Ausführungsform können die Validierungsdaten durch Schichten eines Netzes verarbeitet werden, um einen Satz von Inferenzen oder Inferenzwerten zu generieren, die dann einer Verlustfunktion 808 zugeführt werden können.
In mindestens einer Ausführungsform sind alle Knoten einer bestimmten Schicht mit allen Knoten einer benachbarten Schicht verbunden. In mindestens einer Ausführungsform sind die Knoten einer Zwischenschicht dann jeweils mit den Knoten zweier benachbarter Schichten verbunden. In mindestens einer Ausführungsform werden die Knoten in einigen Modellen auch als Neuronen oder verbundene Einheiten bezeichnet und die Verbindungen zwischen den Knoten werden als Kanten bezeichnet. Jeder Knoten kann eine Funktion für empfangene Eingaben ausführen, wie etwa durch Verwenden einer vorgegebenen Funktion. In mindestens einer Ausführungsform können Knoten und Kanten während des Trainings unterschiedliche Gewichtungen erhalten und einzelne Schichten von Knoten können bestimmte Arten von Transformationen an empfangenen Eingaben durchführen, wobei diese Transformationen auch während des Trainings gelernt oder angepasst werden können. In mindestens einer Ausführungsform kann das Lernen überwachtes oder nicht überwachtes Lernen sein, was zumindest teilweise von einer Art der in einem Trainingsdatensatz enthaltenen Informationen abhängig sein kann. In mindestens einer Ausführungsform können verschiedene Arten von neuronalen Netzen verwendet werden, die ein neuronales Faltungsnetz (convolutional neural network - CNN), das eine Reihe von Faltungsschichten und einen Satz von Pooling-Schichten beinhaltet, beinhalten können und sich für Anwendungen wie etwa Bilderkennung als vorteilhaft erwiesen haben. CNNs können aufgrund einer relativ kleinen Anzahl von zu bestimmenden Parametern auch einfacher zu trainieren sein als andere Netze.
In mindestens einer Ausführungsform kann ein derartiges komplexes Modell für maschinelles Lernen unter Verwendung verschiedener Abstimmungsparametern trainiert werden. Das Auswählen der Parameter, das Anpassen eines Modells und das Bewerten eines Modells sind Teile eines Modellabstimmungsprozesses, der oft als Hyperparameteroptimierung bezeichnet wird. Eine derartige Abstimmung kann in mindestens einer Ausführungsform Introspektion eines zugrundeliegenden Modells oder zugrundeliegender Daten beinhalten. In einer Trainings- oder Produktionsumgebung kann ein robuster Arbeitsablauf wichtig sein, um eine Überanpassung von Hyperparametern zu vermeiden, wie an anderer Stelle in dieser Schrift erörtert. Die Kreuzvalidierung und das Hinzufügen von Gaußschem Rauschen zu einem Trainingsdatensatz sind Techniken, die nützlich sein können, um eine Überanpassung an einen beliebigen Datensatz zu vermeiden. Für die Optimierung der Hyperparameter kann es wünschenswert sein, die Trainings- und Validierungssätze fest zu halten. In mindestens einer Ausführungsform können die Hyperparameter in bestimmten Kategorien abgestimmt werden, die unter anderem Datenvorverarbeitung (wie etwa Übersetzung von Wörtern in Vektoren), Definition der CNN-Architektur (wie etwa Filtergrößen, Anzahl der Filter), Parameter des stochastischen Gradientenabstiegs (stochastic gradient descent - SGD) (zum Beispiel Lernrate) und Regularisierung oder Verfeinerung (zum Beispiel Dropout-Wahrscheinlichkeit) beinhalten können.
In mindestens einer Ausführungsform können die Instanzen eines Datensatzes während der Vorverarbeitung in einen niedrigeren dimensionalen Raum mit einer bestimmten Größe eingebettet werden. In mindestens einer Ausführungsform ist die Größe dieses Raums ein abzustimmender Parameter. In mindestens einer Ausführungsform enthält eine Architektur eines CNN viele abstimmbare Parameter. Ein Parameter für Filtergrößen kann eine Interpretation von Informationen darstellen, die einer Größe einer zu analysierenden Instanz entspricht. In der Computerlinguistik wird dies als n-Gramm-Größe bezeichnet. Ein beispielhaftes CNN verwendet drei verschiedene Filtergrößen, die potenziell unterschiedliche n-Gramm-Größen darstellen. Eine Anzahl von Filtern pro Filtergröße kann einer Tiefe eines Filters entsprechen. Jeder Filter versucht, etwas anderes aus einer Struktur einer Instanz zu lernen, wie etwa eine Satzstruktur für Textdaten. In einer Faltungsschicht kann eine Aktivierungsfunktion eine gleichgerichtete lineare Einheit und ein Pooling-Typ sein, der als Max-Pooling festgelegt ist. Die Ergebnisse können dann zu einem eindimensionalen Vektor verkettet werden und eine letzte Schicht ist vollständig mit einer zweidimensionalen Ausgabe verbunden. Dies entspricht einer binären Klassifizierung, auf die eine Optimierungsfunktion angewendet werden kann. Eine derartige Funktion ist eine Implementierung eines quadratischen Mittelwert-(Root Mean Square - RMS-)Propagationsverfahrens des Gradientenabstiegs, wobei beispielhafte Hyperparameter die Lernrate, die Batchgröße, die maximale Gradientennormale und Epochen beinhalten können. Bei neuronalen Netzen kann die Regularisierung ein äußerst wichtiger Faktor sein. In mindestens einer Ausführungsform können die Eingabedaten relativ spärlich sein. Ein wichtiger Hyperparameter in einer derartigen Situation kann ein Dropout auf einer vorletzten Schicht sein, der einen Anteil der Knoten darstellt, die nicht in jedem Trainingszyklus „feuern“. Ein beispielhafter Trainingsprozess kann verschiedene Hyperparameterkonfigurationen auf Grundlage einer Rückmeldung über die Rechenleistung vorheriger Konfigurationen vorschlagen. Dieses Modell kann mit einer vorgeschlagenen Konfiguration trainiert werden, an einem designierten Validierungssatz bewertet werden und die Rechenleistung kann berichtet werden. Dieser Prozess kann wiederholt werden, um zum Beispiel einen Kompromiss zwischen Exploration (mehr über verschiedene Konfigurationen lernen) und Exploitation (vorheriges Wissen nutzen, um bessere Ergebnisse zu erreichen) zu finden.
Da das Training von CNNs parallelisiert werden kann und GPU-fähige Rechenressourcen genutzt werden können, können mehrere Optimierungsstrategien für verschiedene Szenarien versucht werden. Ein komplexes Szenario ermöglicht das Abstimmen der Modellarchitektur und der Parameter für die Vorverarbeitung und den stochastischen Gradientenabstieg. Dadurch wird ein Modellkonfigurationsraum erweitert. In einem Basisszenario werden nur die Parameter für die Vorverarbeitung und den stochastischen Gradientenabstieg abgestimmt. In einem komplexen Szenario kann es eine größere Anzahl von Konfigurationsparametern geben als in einem Basisszenario. Das Abstimmen in einem gemeinsamen Raum kann unter Verwendung einer linearen oder exponentiellen Anzahl von Schritten durchgeführt werden, wobei eine Optimierungsschleife für Modelle durchlaufen wird. Die Kosten für einen derartigen Abstimmungsprozess können bedeutend geringer sein als für Abstimmungsprozesse, wie etwa Zufallssuche und Gittersuche, ohne einen bedeutenden Verlust der Rechenleistung.
In mindestens einer Ausführungsform kann Rückpropagierung verwendet werden, um einen Gradienten zu berechnen, der zum Bestimmen von Gewichtungen für ein neuronales Netz verwendet wird. Rückpropagierung ist eine Form der Differenzierung und kann von einem Gradientenabstiegs-Optimierungsalgorithmus verwendet werden, um die auf verschiedene Knoten oder Neuronen angewendeten Gewichtungen anzupassen, wie vorstehend erörtert. Die Gewichtungen können unter Verwendung eines Gradienten einer relevanten Verlustfunktion bestimmt werden. Die Rückpropagierung kann eine Ableitung einer Verlustfunktion in Bezug auf die durch ein statistisches Modell generierte Ausgabe verwenden. Wie bereits erwähnt, können verschiedene Knoten zugeordnete Aktivierungsfunktionen aufweisen, die die Ausgabe jeweiliger Knoten definieren. Verschiedene Aktivierungsfunktionen können nach Bedarf verwendet werden und radiale Basisfunktionen (RBFs) und Sigmoide beinhalten, die von verschiedenen Stützvektormaschinen (support vector machines - SVM) zur Transformation von Daten verwendet werden können. Eine Aktivierungsfunktion einer Zwischenschicht von Knoten wird in dieser Schrift als Kernel des inneren Produkts bezeichnet. Diese Funktionen können zum Beispiel Identitätsfunktionen, Stufenfunktionen, Sigmoidalfunktionen, Rampenfunktionen usw. beinhalten. Aktivierungsfunktionen können unter anderem auch linear oder nicht linear sein.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz unter Verwendung eines Trainingsdatensatzes trainiert. In mindestens einer Ausführungsform ist der Trainingsrahmen ein PyTorch-Rahmen, ein TensorFlow-, Boost-, Caffe-, Microsoft-Cognitive-Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderer Trainingsrahmen. In mindestens einer Ausführungsform trainiert der Trainingsrahmen ein untrainiertes neuronales Netz und ermöglicht, dass es unter Verwendung von in dieser Schrift beschriebenen Verarbeitungsressourcen trainiert wird, um ein trainiertes neuronales Netz zu generieren. In mindestens einer Ausführungsform können die Gewichtungen zufällig oder durch Vortraining unter Verwendung eines Deep-Belief-Netzes gewählt werden. In mindestens einer Ausführungsform kann das Training entweder auf überwachte, teilweise überwachte oder nicht überwachte Weise durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von überwachtem Lernen trainiert, wobei der Trainingsdatensatz eine Eingabe beinhaltet, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz eine Eingabe beinhaltet, die eine bekannte Ausgabe aufweist, und eine Ausgabe des neuronalen Netzes manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz auf überwachte Weise trainiert, verarbeitet es Eingaben aus dem Trainingsdatensatz und vergleicht es die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden Fehler dann durch das untrainierte neuronale Netz rückpropagiert. In mindestens einer Ausführungsform passt der Trainingsrahmen Gewichtungen an, die das untrainierte neuronale Netz steuern. In mindestens einer Ausführungsform beinhaltet der Trainingsrahmen Werkzeuge, um zu überwachen, wie gut das untrainierte neuronale Netz zu einem Modell konvergiert, wie etwa dem trainierten neuronalen Netz, das dazu geeignet ist, korrekte Antworten zu generieren, wie etwa in dem Ergebnis, die auf bekannten Eingabedaten, wie etwa neuen Daten, basieren. In mindestens einer Ausführungsform trainiert der Trainingsrahmen das untrainierte neuronale Netz wiederholt, während die Gewichtungen angepasst werden, um eine Ausgabe des untrainierten neuronalen Netzes unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie etwa des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert der Trainingsrahmen das untrainierte neuronale Netz, bis das untrainierte neuronale Netz eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz dann eingesetzt werden, um eine beliebige Anzahl von Operationen für maschinelles Lernen zu implementieren.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von nicht überwachtem Lernen trainiert, wobei das untrainierte neuronale Netz versucht, sich selbst unter Verwendung von nicht gekennzeichneten Daten zu trainieren. In mindestens einer Ausführungsform beinhaltet der Trainingsdatensatz für nicht überwachtes Lernen Eingabedaten ohne beliebige zugeordnete Ausgabedaten oder „Ground-Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz Gruppierungen innerhalb des Trainingsdatensatzes lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz in Beziehung stehen. In mindestens einer Ausführungsform kann nicht überwachtes Training verwendet werden, um eine selbstorganisierende Karte zu generieren, die eine Art von trainiertem neuronalen Netz ist, das in der Lage ist, Operationen durchzuführen, die beim Reduzieren der Dimensionalität neuer Daten nützlich sind. In mindestens einer Ausführungsform kann nicht überwachtes Training auch verwendet werden, um Anomaliedetektion durchzuführen, was die Identifizierung von Datenpunkten in einem neuen Datensatz ermöglicht, die von normalen Mustern des neuen Datensatzes abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, wobei es sich um eine Technik handelt, bei welcher der Trainingsdatensatz eine Mischung aus gekennzeichneten und nicht gekennzeichneten Daten beinhaltet. In mindestens einer Ausführungsform kann der Trainingsrahmen verwendet werden, um inkrementelles Lernen durchzuführen, wie etwa durch Transferlerntechniken. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen es dem trainierten neuronalen Netz, sich an neue Daten anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz während des anfänglichen Trainings beigebracht wurde.
INFERENZ- UND TRAININGSLOGIK
9 veranschaulicht eine Inferenz- und/oder Trainingslogik 915, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mindestens einer Ausführungsform zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 915 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung Code- und/oder Datenspeicher 901 beinhalten, um Vorwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 915 einen Code- und/oder Datenspeicher 901 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 901 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen trainiert oder verwendet wird, während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainierens und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code und/oder Code- und/oder Datenspeicher 901 Cache-Speicher, dynamischer zufällig adressierbarer Speicher (dynamic randomly addressable memory - „DRAM“), statischer zufällig adressierbarer Speicher (static randomly addressable memory - „SRAM“), nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code und/oder Code- und/oder Datenspeicher 901 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einer anderen Speicherart besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 915 ohne Einschränkung einen Code- und/oder Datenspeicher 905 beinhalten, um Rückwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 905 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen trainiert oder verwendet wird, während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainierens und/oder Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen. In mindestens einer Ausführungsform kann die Trainingslogik 915 einen Code- und/oder Datenspeicher 905 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 905 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3 - Caches oder Systemspeichers eines Prozessors, enthalten sein. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 905 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 905 Cache-Speicher, DRAM, SRAM, nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 905 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einer anderen Speicherart besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 901 und der Code- und/oder Datenspeicher 905 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 901 und/oder des Code- und/oder Datenspeichers 905 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung eine oder mehrere arithmetisch-logische Einheit(en) („ALU(s)“) 1010 beinhalten, einschließlich Integer- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder dadurch angegeben werden, wobei ein Ergebnis davon Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) produzieren kann, die in einem Aktivierungsspeicher 1020 gespeichert sind und die Funktionen von Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind, die in dem Code- und/oder Datenspeicher 1001 und/oder dem Code- und/oder Datenspeicher 1005 gespeichert sind. In mindestens einer Ausführungsform werden in dem Aktivierungsspeicher 1020 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik generiert, die durch die ALU(s) 1010 als Reaktion auf das Durchführen von Anweisungen oder anderem Code durchgeführt wird, wobei in dem Code- und/oder Datenspeicher 1005 und/oder dem Code- und/oder Datenspeicher 1001 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie etwa Verzerrungswerten, Gradienteninformationen, Momentwerten oder anderen Parametern oder Hyperparametern, verwendet werden, von denen beliebige oder alle in dem Code- und/oder Datenspeicher 1005 oder dem Code- und/oder Datenspeicher 1001 oder einem anderen chipinternen oder -externen Speicher gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 1010 innerhalb eines oder mehrerer Prozessoren oder anderer Hardware-Logikvorrichtungen oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 1010 zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -Schaltung extern sein können, der/die sie verwendet (z. B. ein Koprozessor). In mindestens einer Ausführungsform können die ALUs 1010 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs enthalten sein, worauf die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb des gleichen Prozessors oder verteilt auf unterschiedliche Prozessoren unterschiedlichen Typs (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 1001, der Code- und/oder Datenspeicher 1005 und der Aktivierungsspeicher 1020 auf demselben Prozessor oder einer anderen Hardware-Logikvorrichtung oder -schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Aktivierungsspeichers 1020 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein. Des Weiteren kann der Inferenz- und/oder Trainingscode mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen Logikschaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 1020 Cache-Speicher, DRAM, SRAM, nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 1020 ganz oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Aktivierungsspeicher 1020 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einem anderen Speichertyp besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängig sein. In mindestens einer Ausführungsform kann die in 9 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (application-specific integrated circuit - „ASIC“) verwendet werden, wie etwa der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die in 9 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit Hardware einer zentralen Verarbeitungseinheit („CPU“), Hardware einer Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays („FPGAs“), verwendet werden.
10 veranschaulicht eine Inferenz- und/oder Trainingslogik 1015 gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 10 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie etwa der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die in 10 veranschaulichte Inferenz- und/oder Trainingslogik 1015 in Verbindung mit Hardware einer zentralen Verarbeitungseinheit (CPU), Hardware einer Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (FPGAs), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 1015 ohne Einschränkung den Code- und/oder Datenspeicher 1001 und den Code- und/oder Datenspeicher 1005, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Verzerrungswerten, Gradienteninformationen, Momentwerten und/oder anderer Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer in 10 veranschaulichten Ausführungsform ist jeder von dem Code- und/oder Datenspeicher 1001 und dem Code- und/oder Datenspeicher 1005 einer dedizierten Rechenressource, wie etwa der Rechen-Hardware 1002 bzw. der Rechen-Hardware 1006, zugeordnet. In mindestens einer Ausführungsform umfasst jede der Rechen-Hardware 1002 und der Rechen-Hardware 1006 eine oder mehrere ALUs, die mathematischen Funktionen, wie etwa lineare algebraische Funktionen, nur an Informationen durchführen, die in dem Code- und/oder Datenspeicher 1001 bzw. dem Code- und/oder Datenspeicher 1005 gespeichert sind, wobei das Ergebnis davon in dem Aktivierungsspeicher 1020 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 1001 und 1005 und die entsprechende Rechen-Hardware 1002 bzw. 1006 verschiedenen Schichten eines neuronalen Netzes, sodass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 1001/1002“ des Code- und/oder Datenspeichers 1001 und der Rechenhardware 1002 als Eingabe für das „Speicher-/Rechenpaar 1005/1006“ des Code- und/oder Datenspeichers 1005 und der Rechen-Hardware 1006 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 1001/1002 und 1005/1006 mehr als einer Schicht eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht gezeigt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 1001/1002 und 1005/1006 in die Inferenz- und/oder Trainingslogik 1015 integriert werden.
RECHENZENTRUM
11 veranschaulicht ein beispielhaftes Rechenzentrum 1100, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 1100 eine Rechenzentrumsinfrastrukturschicht 1110, eine Rahmenschicht 1120, eine Softwareschicht 1130 und eine Anwendungsschicht 1140.
In mindestens einer Ausführungsform, wie in 11 gezeigt, kann die Rechenzentrumsinfrastrukturschicht 1110 einen Ressourcen-Orchestrator 1112, gruppierte Rechenressourcen 1114 und Knoten-Rechenressourcen (node computing resources - „Knoten-C.R.s“) 1116(1)-1116(N) beinhalten, wobei „N“ eine beliebige positive ganze Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 1116(1)-1116(N) eine beliebige Anzahl von zentralen Verarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbarer Gate-Arrays (FPGAs), Grafikprozessoren usw.), Arbeitsspeichervorrichtungen (z. B. dynamischer Festwertspeicher), Datenspeichervorrichtungen (z. B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-(„NW-E/A“- )Vorrichtungen, Netzwerk-Switches, virtuellen Maschinen („VMs“), Leistungsmodulen und Kühlmodulen usw. beinhalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1116(1)-1116(N) um einen Server handeln, der eine oder mehrere der vorstehend erwähnten Rechenressourcen aufweist.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1114 separate Gruppierungen von Knoten-C.R.s beinhalten, die innerhalb eines oder mehrerer Racks (nicht gezeigt) oder vieler Racks untergebracht sind, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1114 können gruppierte Rechen-, Netzwerk-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen sein können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen bereitzustellen, um eine oder mehrere Arbeitslasten zu unterstützen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1112 eine oder mehrere Knoten-C.R.s 1116(1)-1116(N) und/oder gruppierte Rechenressourcen 1114 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1112 eine Verwaltungsentität für Softwaregestaltungsinfrastruktur (software design infrastructure - „SDI“) für das Rechenzentrum 1100 beinhalten. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform, wie in 11 gezeigt, beinhaltet die Rahmenschicht 1120 einen Aufgabenplaner 1122, einen Konfigurations-Manager 1124, einen Ressourcen-Manager 1126 und ein verteiltes Dateisystem 1128. In mindestens einer Ausführungsform kann die Rahmenschicht 1120 einen Rahmen zum Unterstützen von Software 1132 der Software-Schicht 1130 und/oder einer oder mehreren Anwendung(en) 1142 der Anwendungsschicht 1140 beinhalten. In mindestens einer Ausführungsform kann/können die Software 1132 bzw. die Anwendung(en) 1142 webbasierte Dienst-Software oder -Anwendungen beinhalten, wie etwa diejenigen, die von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Rahmenschicht 1120 um eine Art von freiem und Open-Source-Software-Webanwendungsrahmen, wie etwa Apache Spark™ (im Folgenden „Spark“) handeln, der das verteilte Dateisystem 1128 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) verwenden kann, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann der Aufgabenplaner 1122 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die durch verschiedene Schichten des Rechenzentrums 1100 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurations-Manager 1124 in der Lage sein, unterschiedliche Schichten, wie etwa die Software-Schicht 1130 und die Rahmenschicht 1120, einschließlich Spark und des verteilten Dateisystems 1128, zu konfigurieren, um die Verarbeitung großer Datenmengen zu unterstützen. In mindestens einer Ausführungsform kann der Ressourcen-Manager 1126 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1128 und des Aufgaben-Planers 1122 abgebildet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierte Rechenressource 1114 auf der Rechenzentrumsinfrastrukturschicht 1110 beinhalten. In mindestens einer Ausführungsform kann sich der Ressourcen-Manager 1126 mit dem Ressourcen-Orchestrator 1112 koordinieren, um diese abgebildeten oder zugewiesenen Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die Software 1132, die in der Software-Schicht 1130 enthalten ist, Software beinhalten, die zumindest von Abschnitten der Knoten-C.R.s 1116(1)-1116(N), den gruppierten Rechenressourcen 1114 und/oder dem verteilten Dateisystem 1128 der Rahmenschicht 1120 verwendet wird. Eine oder mehrere Arten von Software können Software zum Durchsuchen von Internet-Webseiten, Software zum Scannen von E-Mails auf Viren, Datenbank-Software und Software zum Streamen von Videoinhalten beinhalten, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform können die in der Anwendungsschicht 1140 enthaltenen Anwendung(en) 1142 einen oder mehrere Typen von Anwendungen beinhalten, die mindestens durch Abschnitte der Knoten-C.R.s 1116(1)-1116(N), der gruppierten Rechenressourcen 1114 und/oder des verteilten Dateisystems 1128 der Rahmenschicht 1120 verwendet werden. Zu einer oder mehreren Arten von Anwendungen können eine beliebige Anzahl von genomischen Anwendungen, eine kognitive Berechnung und eine Anwendung für maschinelles Lernen gehören, einschließlich Trainings- oder Inferenz-Software, Rahmen-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann ein beliebiger des Konfigurations-Managers 1124, des Ressourcen-Managers 1126 und des Ressourcen-Orchestrators 1112 auf Grundlage einer beliebigen Menge und Art von Daten, die auf eine beliebige technisch machbare Weise erfasst wurden, eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1100 dahingehend entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1100 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere Modelle für maschinelles Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle für maschinelles Lernen gemäß einer oder mehrerer in dieser Schrift beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell für maschinelles Lernen trainiert werden, indem Gewichtungsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die vorstehend in Bezug auf das Rechenzentrum 1100 beschrieben sind. In mindestens einer Ausführungsform können trainierte Modelle für maschinelles Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen unter Verwendung der vorstehend in Bezug auf das Rechenzentrum 1100 beschriebenen Ressourcen abzuleiten oder vorherzusagen, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere in dieser Schrift beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferenzieren unter Verwendung der vorstehend beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der vorstehend beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Nutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 11 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu generieren.
COMPUTERSYSTEME
12A ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein System auf einem Chip (system-on-a-Chip - SOC) oder eine Kombination davon 1200 sein kann, gebildet mit einem Prozessor, der Ausführungseinheiten zur Ausführung einer Anweisung gemäß mindestens einer Ausführungsform beinhalten kann. In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung eine Komponente, wie etwa einen Prozessor 1202, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen für Prozessdaten gemäß der vorliegenden Offenbarung zu verwenden, wie etwa in der in dieser Schrift beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1200 Prozessoren beinhalten, wie etwa PENTIUM®-Prozessorfamilie, Mikroprozessoren von Xeon™, Itanium®, XScale™ und/oder StrongARM™, Intel® Core™ oder Intel® Nervana™, die von Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (die PCs mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen beinhalten) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1200 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Nutzeroberflächen verwendet werden können.
Ausführungsformen können in anderen Vorrichtungen wie etwa tragbaren Vorrichtungen und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen beinhalten Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten („PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (digital signal processor- „DSP“), ein System auf einem Chip, Netzcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Switches für ein Weitverkehrsnetz (wide area network - „WAN“) oder ein beliebiges anderes System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform durchführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung den Prozessor 1202 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1208 beinhalten kann, um Trainieren und/oder Inferenzieren eines Modells für maschinelles Lernens gemäß den in dieser Schrift beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 1200 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 1200 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen Mikroprozessor für einen Complex Instruction Set Computer („CISC“), einen Mikroprozessor für Reduced Instruction Set Computing („RISC“), einen Very-Long-Instruction-Word-(„VLIW“-)Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1202 an einen Prozessorbus 1210 gekoppelt sein, der Datensignale zwischen dem Prozessor 1202 und anderen Komponenten in dem Computersystem 1200 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1202 ohne Einschränkung einen internen Cache-Speicher („Cache“) 1204 der Ebene 1 (Level 1 - „L1“) beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1202 einen einzelnen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher extern zu dem Prozessor 1202 befinden. Andere Ausführungsformen können in Abhängigkeit von der konkreten Implementierung und den Anforderungen auch eine Kombination aus sowohl internen als auch externen Caches beinhalten. In mindestens einer Ausführungsform kann die Registerdatei 1206 unterschiedliche Arten von Daten in verschiedenen Registern speichern, einschließlich ohne Einschränkung Integerregistern, Gleitkommaregistern, Statusregistern und Anweisungszeigerregistern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1208, einschließlich ohne Einschränkung der Logik zum Durchführen von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1202. In mindestens einer Ausführungsform kann der Prozessor 1202 auch Festwertspeicher (read only memory - „ROM“) für Mikrocode („µCode“) beinhalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 Logik zum Handhaben eines gepackten Anweisungssatzes 1209 beinhalten. In mindestens einer Ausführungsform können durch die Aufnahme des gepackten Anweisungssatzes 1209 in einen Anweisungssatz eines Universalprozessors 1202 zusammen mit zugeordneten Schaltungen zum Ausführen von Anweisungen Operationen, die durch viele Multimedia-Anwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Universalprozessor 1202 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen an Paketdaten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um einen oder mehrere Operationen an einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1200 ohne Einschränkung einen Speicher 1220 beinhalten. In mindestens einer Ausführungsform kann der Speicher 1220 als dynamische Direktzugriffsspeicher-(„DRAM“- )Vorrichtung, statische Direktzugriffsspeicher-(„SRAM“-)Vorrichtung, Flash-Speichervorrichtung oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1220 Anweisung(en) 1219 und/oder Daten 1221 speichern, die durch Datensignale dargestellt werden, die durch den Prozessor 1202 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 1210 und dem Speicher 1220 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub (memory controller hub - „MCH“) 1216 beinhalten und kann der Prozessor 1202 mit dem MCH 1216 über den Prozessorbus 1210 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1216 dem Speicher 1220 einen Speicherpfad 1218 mit hoher Bandbreite für die Anweisungs- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 Datensignale zwischen dem Prozessor 1202, dem Speicher 1220 und anderen Komponenten in dem Computersystem 1200 leiten und Datensignale zwischen dem Prozessorbus 1210, dem Speicher 1220 und einer System-E/A 1222 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikport zur Kopplung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 durch einen Speicherpfad 1218 mit hoher Bandbreite mit dem Speicher 1220 gekoppelt sein und kann die Grafik-/Videokarte 1212 durch eine Accelerated-Graphics-Port-(„AGP“-)Zusammenschaltung 1214 mit dem MCH 1216 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1200 die System-E/A 1222 verwenden, die ein proprietärer Hub-Schnittstellenbus ist, um den MCH 1216 mit dem E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 1230 zu koppeln. In mindestens einer Ausführungsform kann der ICH 1230 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1220, dem Chipsatz und dem Prozessor 1202 beinhalten. Beispiele können ohne Einschränkung eine Audiosteuerung 1229, einen Firmware-Hub („Flash-BIOS“) 1228, einen drahtlosen Transceiver 1226, einen Datenspeicher 1224, eine Legacy-E/A-Steuerung 1223 mit Nutzereingabe- und Tastaturschnittstellen 1225, einen seriellen Erweiterungsport 1227, wie etwa Universal Serial Bus („USB“), und eine Netzwerksteuerung 1234 beinhalten. Der Datenspeicher 1224 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speichervorrichtung oder eine andere Massenspeichervorrichtung umfassen.
In mindestens einer Ausführungsform veranschaulicht 12A ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 12A ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in cc veranschaulichten Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1200 unter Verwendung von Compute-Express-Link-(CXL- )Zusammenschaltungen zusammengeschaltet.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 12A für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu generieren.
13 ist ein Blockdiagramm, das eine elektronische Vorrichtung 1300 zum Verwenden eines Prozessors 1310 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 1300 zum Beispiel und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 1300 ohne Einschränkung einen Prozessor 1310 beinhalten, der mit einer beliebigen geeigneten Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1310 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1°C-Busses, eines Systemverwaltungsbusses (System Management Bus - „SMBus“), eines Low-Pin-Count-(LPC-)Busses, einer seriellen peripheren Schnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines Universal Serial Bus („USB“) (Versionen 1, 2, 3) oder eines Universal-Asynchronous-Receiver/Transmitter-(„UART“-)Busses. In mindestens einer Ausführungsform veranschaulicht 13 ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 13 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 13 veranschaulichten Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon zusammengeschaltet sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten aus 13 unter Verwendung von Compute-Express-Link-(CXL-)Zusammenschaltungen zusammengeschaltet.
In mindestens einer Ausführungsform kann 13 eine Anzeige 1324, einen Touchscreen 1325, ein Touchpad 1330, eine Einheit zur Nahfeldkommunikation (Near Field Communications - „NFC“) 1345, einen Sensor-Hub 1340, einen Wärmesensor 1346, einen Express-Chipsatz („EC“) 1335, ein Trusted-Platform-Modul („TPM“) 1338, BIOS-/Firmware-/Flash-Speicher („BIOS, FW Flash“) 1322, einen DSP 1360, ein Laufwerk 1320, wie etwa ein Solid-State-Platten- (Solid State Disk - „SSD“) oder ein Festplattenlaufwerk (Hard Disk Drive - „HDD“), eine Einheit für ein drahtloses lokales Netzwerk (wireless local area network - „WLAN“) 1350, eine Bluetooth-Einheit 1352, eine Einheit für ein drahtloses Weitverkehrsnetzwerk (Wireless Wide Area Network - „WWAN“) 1356, ein globales Positionsbestimmungssystem (GPS) 1355, eine Kamera („USB-3.0-Kamera“) 1354, wie etwa eine USB-3.0-Kamera, und/oder eine Low-Power-Double-Data-Rate-(„LPDDR“-)Speichereinheit („LPDDR3“) 1315, die zum Beispiel im LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils auf eine beliebige geeignete Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten durch die vorstehend erörterten Komponenten kommunikativ mit dem Prozessor 1310 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1341, ein Umgebungslichtsensor (Ambient Light Sensor - „ALS“) 1342, ein Kompass 1343 und ein Gyroskop 1344 kommunikativ mit dem Sensor-Hub 1340 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 1339, ein Lüfter 1337, eine Tastatur 1346 und ein Touchpad 1330 kommunikativ mit dem EC 1335 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 1363, Kopfhörer 1364 und ein Mikrofon („Mic“) 1365 kommunikativ mit einer Audioeinheit („Audio-Codec und Klasse-D-Verst“) 1362 gekoppelt sein, die wiederum kommunikativ mit dem DSP 1360 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1364 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1357 kommunikativ mit der WWAN-Einheit 1356 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten, wie etwa die WLAN-Einheit 1350 und die Bluetooth-Einheit 1352 sowie die WWAN-Einheit 1356, in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 13 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu generieren.
14 veranschaulicht ein Computersystem 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1400 dazu konfiguriert, verschiedene Prozesse und Verfahren zu implementieren, die in dieser Offenbarung beschrieben sind.
In mindestens einer Ausführungsform umfasst das Computersystem 1400 ohne Einschränkung mindestens eine zentrale Verarbeitungseinheit („CPU“) 1402, die mit einem Kommunikationsbus 1410 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie etwa PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder beliebiger anderer Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(e). In mindestens einer Ausführungsform beinhaltet das Computersystem 1400 ohne Einschränkung einen Hauptspeicher 1404 und eine Steuerlogik (z. B. implementiert als Hardware, Software oder eine Kombination davon) und Daten werden im Hauptspeicher 1404 gespeichert, der die Form eines Direktzugriffsspeichers (random access memory - „RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Teilsystem („Netzwerkschnittstelle“) 1422 eine Schnittstelle zu anderen Rechenvorrichtung und Netzwerken bereit, um Daten von anderen Systemen zu empfangen und von dem Computersystem 1400 an diese zu übertragen.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1400 in mindestens einer Ausführungsform ohne Einschränkung Eingabevorrichtungen 1408, ein Parallelverarbeitungssystem 1412 und Anzeigevorrichtungen 1406, die unter Verwendung einer Kathodenstrahlröhre (cathode ray tube - „CRT“), Flüssigkristallanzeige (liquid crystal display - „LCD“), Leuchtdiode (light emitting diode - „LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Nutzereingaben von Eingabevorrichtungen 1408, wie etwa Tastatur, Maus, Touchpad, Mikrofon und anderen, empfangen. In mindestens einer Ausführungsform kann sich jedes der vorgenannten Module auf einer einzelnen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 14 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu generieren.
15 veranschaulicht ein Computersystem 1500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Computersystem 1500 ohne Einschränkung einen Computer 1510 und einen USB-Stick 1520. In mindestens einer Ausführungsform kann der Computer 1510 ohne Einschränkung eine beliebige Anzahl und eine beliebige Art von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform beinhaltet der Computer 1510 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1520 ohne Einschränkung eine Verarbeitungseinheit 1530, eine USB-Schnittstelle 1540 und eine USB-Schnittstellenlogik 1550. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ein(e) beliebige(s) Anweisungsausführungssystem, -einrichtung oder - vorrichtung sein, das/die in der Lage ist, Anweisungen auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ohne Einschränkung eine beliebige Anzahl und eine beliebige Art von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1530 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist in mindestens einer Ausführungsform der Verarbeitungskern 1530 eine Tensor-Verarbeitungseinheit (tensor processing unit - „TPC“), die für die Durchführung von Inferenzoperationen für maschinelles Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1530 eine Sichtverarbeitungseinheit (vision processing unit - „VPU“), die für die Durchführung von Inferenzoperationen für maschinelles Sehen und maschinelles Lernen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1540 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Zum Beispiel ist in mindestens einer Ausführungsform die USB-Schnittstelle 1540 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1550 eine beliebige Menge und Art von Logik beinhalten, die es der Verarbeitungseinheit 1530 ermöglicht, über den USB-Stecker 1540 eine Schnittstelle mit Vorrichtungen (z. B. dem Computer 1510) zu bilden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus 15 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 verwendet werden, um eine Segmentierung von Extrempunkten zu generieren.
16A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1610-1613 mit einer Vielzahl von Mehrkern-Prozessoren 1605-1606 über Hochgeschwindigkeitsverknüpfungen 1640-1643 (z. B. Busse, Punkt-zu-Punkt-Zusammenschaltungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1640-1643 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder höher. Verschiedene Zusammenschaltungsprotokolle können verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 1610-1613 über Hochgeschwindigkeitsverbindungen 1629-1630 zusammengeschaltet, die unter Verwendung von Protokollen/Verbindungen implementiert sein können, die gleich wie oder anders als diejenigen sind, die für die Hochgeschwindigkeitsverbindungen 1640-1643 verwendet werden. Auf ähnliche Weise können zwei oder mehr der Mehrkern-Prozessoren 1605-1606 über eine Hochgeschwindigkeitsverbindung 1628 verbunden sein, bei der es sich um symmetrische Multiprozessor-(SMP-)Busse handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 16A gezeigten Systemkomponenten über dieselben Protokolle/Verknüpfungen erfolgen (z. B. über eine gemeinsame Zusammenschaltungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1605-1606 jeweils über Speicherzusammenschaltungen 1626-1627 kommunikativ mit einem Prozessorspeicher 1601-1602 gekoppelt und ist jede GPU 1610-1613 jeweils über GPU-Speicherzusammenschaltungen 1650-1653 kommunikativ mit dem GPU-Speicher 1620-1623 gekoppelt. Die Speicherzusammenschaltungen 1626-1627 und 1650-1653 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Bei den Prozessorspeichern 1601-1602 und den GPU-Speichern 1620-1623 kann es sich beispielsweise um flüchtige Speicher, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM), und/oder um nicht flüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, handeln. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1601-1602 ein flüchtiger Speicher sein und kann ein anderer Abschnitt ein nicht flüchtiger Speicher sein (z. B. unter Verwendung einer Speicherhierarchie mit zwei Ebenen (two-level memory - 2LM)).
Wie nachstehend beschrieben, können verschiedene Prozessoren 1605-1606 und GPUs 1610-1613 zwar physisch mit einem konkreten Speicher 1601-1602 bzw. 1620-1623 gekoppelt sein, kann jedoch eine vereinheitlichte Speicherarchitektur implementiert werden, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Zum Beispiel können die Prozessorspeicher 1601-1602 jeweils 64 GB Systemspeicheradressraum umfassen und können die GPU-Speicher 1620-1623 jeweils 32 GB Systemspeicheradressraum umfassen (was in diesem Beispiel zu einem adressierbaren Speicher von insgesamt 256 GB führt).
17 veranschaulicht zusätzliche Details für eine Zusammenschaltung zwischen einem Mehrkernprozessor 1607 und einem Grafikbeschleunigungsmodul 1646 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1646 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 1640 mit dem Prozessor 1607 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 1646 in demselben Gehäuse oder Chip wie der Prozessor 1607 integriert sein.
In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 1607 eine Vielzahl von Kernen 1660A-1660D, jeder mit einem Adressübersetzungspuffer 1661A-1661D und einem oder mehreren Caches 1662A-1662D. In mindestens einer Ausführungsform können die Kerne 1660A-1660D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 1662A-1662D können Caches der Ebene 1 (L1) und der Ebene 2 (L2) umfassen. Außerdem können ein oder mehrere gemeinsam genutzte Caches 1656 in den Caches 1662A-1662D enthalten sein und von Sätzen von Kernen 1660A-1660D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1607 beinhaltet zum Beispiel 24 Kerne, jeder mit einem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1607 und das Grafikbeschleunigungsmodul 1646 sind mit dem Systemspeicher 1614 verbunden, der die Prozessorspeicher 1601-1602 aus 16A beinhalten kann.
Die Kohärenz wird für Daten und Anweisungen, die in verschiedenen Caches 1662A-1662D, 1656 und im Systemspeicher 1614 gespeichert sind, über eine Zwischenkernkommunikation über einen Kohärenzbus 1664 aufrechterhalten. Zum Beispiel kann in mindestens einer Ausführungsform jeder Cache eine Cache-Kohärenzlogik/-schaltung aufweisen, die ihm zugeordnet ist, um als Reaktion auf erfasste Lese- oder Schreibvorgänge in konkreten Cache-Zeilen über den Kohärenzbus 1664 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1664 implementiert, um Cache-Zugriffe zu kontrollieren.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1625 das Grafikbeschleunigungsmodul 1646 kommunikativ an den Kohärenzbus 1664, sodass das Grafikbeschleunigungsmodul 1646 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1660A-1660D teilnehmen kann. Insbesondere stellt eine Schnittstelle 1635 Konnektivität zu der Proxy-Schaltung 1625 über eine Hochgeschwindigkeitsverbindung 1640 (z. B. einen PCIe-Bus, NVLink usw.) bereit und eine Schnittstelle 1637 verbindet das Grafikbeschleunigungsmodul 1646 mit der Verbindung 1640.
In einer Implementierung stellt eine Beschleuniger-Integrationsschaltung 1636 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungsverwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungs-Engines 1631, 1632, N des Grafikbeschleunigungsmoduls 1646 bereit. Die Grafikverarbeitungs-Engines 1631, 1632, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungs-Engines 1631, 1632, N unterschiedliche Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie etwa Grafikausführungseinheiten, Medienverarbeitungs-Engines (z. B. Videocodierer/-decodierer), Abtaster und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 eine GPU mit einer Vielzahl von Grafikverarbeitungs-Engines 1631-1632, N sein, oder können die Grafikverarbeitungs-Engines 1631-1632, N einzelne GPUs sein, die in einem gemeinsamen Gehäuse, auf einer gemeinsamen Leitungskarte oder auf einem gemeinsamen Chip integriert sind.
In einer Ausführungsform beinhaltet die Beschleuniger-Integrationsschaltung 1636 eine Speicherverwaltungseinheit (memory management unit - MMU) 1639 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie etwa Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1614. Die MMU 1639 kann auch einen Adressübersetzungspuffer (translation lookaside buffer - TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. In einer Implementierung speichert ein Cache 1638 Befehle und Daten für den effizienten Zugriff durch die Grafikverarbeitungs-Engines 1631-1632, N. In einer Ausführungsform werden die in dem Cache 1638 und in den Grafikspeichern 1633-1634, M gespeicherten Daten mit den Kern-Caches 1662A-1662D, 1656 und dem Systemspeicher 1614 kohärent gehalten. Wie vorstehend erwähnt, kann dies über die Proxy-Schaltung 1625 im Auftrag des Caches 1638 und der Speicher 1633-1634, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 1638 in Bezug auf Modifikationen/Zugriffe auf Cache-Leitungen in den Prozessor-Caches 1662A-1662D, 1656 und Empfangen von Aktualisierungen von dem Cache 1638).
Ein Satz von Registern 1645 speichert Kontextdaten für Threads, die von den Grafikverarbeitungs-Engines 1631-1632, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1648 verwaltet Thread-Kontexte. Zum Beispiel kann die Kontextverwaltungsschaltung 1648 Sicherungs- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu sichern und wiederherzustellen (z. B., wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Zum Beispiel kann die Kontextverwaltungsschaltung 1648 bei einer Kontextumschaltung aktuelle Registerwerte in einer bezeichneten Region in dem Speicher speichern (z. B. identifiziert durch einen Kontextzeiger). Sie kann dann bei der Rückkehr zu einem Kontext die Registerwerte wiederherstellen. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1647 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1631 durch die MMU 1639 in reale/physische Adressen in dem Systemspeicher 1614 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1636 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1646 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1646 kann für eine einzelne Anwendung dediziert sein, die auf dem Prozessor 1607 ausgeführt wird, oder von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform ist eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikverarbeitungs-Engines 1631-1632, N mit mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Scheiben“ unterteilt werden, die unterschiedlichen VMs und/oder Anwendungen auf Grundlage von Verarbeitungsanforderungen und Prioritäten, die VMs und/oder Anwendungen zugeordnet sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1636 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1646 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1636 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 1631-1632, N, Unterbrechungen und Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1631-1632, N explizit auf einen realen Adressraum abgebildet sind, den der Host-Prozessor 1607 sieht, kann ein beliebiger Host-Prozessor diese Ressourcen unter Verwendung eines effektiven Adresswerts direkt adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1636 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1631-1632, N, sodass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1633-1634, M mit jeder der Grafikverarbeitungs-Engines 1631-1632, N gekoppelt. Die Grafikspeicher 1633-1634, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1631-1632, N verarbeitet werden. Bei den Grafikspeichern 1633-1634, M kann es sich um flüchtige Speicher, wie zum Beispiel DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM, und/oder um nicht flüchtigen Speicher, wie zum Beispiel 3D XPoint oder Nano-Ram, handeln.
In einer Ausführungsform werden zum Reduzieren des Datenverkehrs über die Verbindung 1640 Verzerrungstechniken verwendet, um sicherzustellen, dass es sich bei den in den Grafikspeichern 1633-1634, M gespeicherten Daten um Daten handelt, die am häufigsten durch die Grafikverarbeitungs-Engines 1631-1632, N verwendet werden und vorzugsweise nicht durch die Kerne 1660A-1660D verwendet werden (zumindest nicht häufig). Auf ähnliche Weise versucht ein Verzerrungsmechanismus, Daten, die von den Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1631-1632, N) benötigt werden, innerhalb der Caches 1662A-1662D, 1656 der Kerne und des Systemspeichers 1614 zu behalten.
18 veranschaulicht eine andere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1636 in den Prozessor 1607 integriert ist. Zumindest in dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 1631-1632, N direkt über die Hochgeschwindigkeitsverbindung 1640 mit der Beschleuniger-Integrationsschaltung 1636 über die Schnittstelle 1637 und die Schnittstelle 1635 (die wiederum eine beliebige Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1636 kann dieselben Operationen durchführen wie diejenigen, die in Bezug auf 17 beschrieben sind, aber möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zu dem Kohärenzbus 1664 und den Caches 1662A-1662D, 1656 befindet. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, einschließlich eines Programmiermodells mit dediziertem Prozess (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle beinhalten können, die durch die Beschleuniger-Integrationsschaltung 1636 gesteuert werden, und Programmiermodelle, die durch das Grafikbeschleunigungsmodul 1646 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1631-1632, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen zu den Grafikverarbeitungs-Engines 1631-1632, N lenken und so eine Virtualisierung innerhalb einer VM/Partition bereitstellen.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1631-1632, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungs-Engines 1631-1632, N zu virtualisieren, um Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einzelner Partition ohne einen Hypervisor befinden sich die Grafikverarbeitungs-Engines 1631-1632, N im Besitz eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1631-1632, N virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungs-Engine 1631-1632, N ein Prozesselement unter Verwendung eines Prozessidentifikators aus. In mindestens einer Ausführungsform sind die Prozesselemente im Systemspeicher 1614 gespeichert und können unter Verwendung der in dieser Schrift beschriebenen Techniken zur Übersetzung von effektiven Adressen in reale Adressen adressiert werden. In mindestens einer Ausführungsform kann ein Prozessidentifikator ein implementierungsspezifischer Wert sein, der einem Host-Prozess bereitgestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1631-1632, N registriert (das heißt, die Systemsoftware aufruft, um ein Prozesselement zu einer mit dem Prozesselement verknüpften Liste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bit eines Prozessidentifikators einen Versatz eines Prozesselements innerhalb einer mit dem Prozesselement verknüpften Liste sein.
19 veranschaulicht eine beispielhafte Beschleuniger-Integrationsscheibe 1690. Im vorliegenden Zusammenhang umfasst eine „Scheibe“ einen vorgegebenen Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1636. Der effektive Adressraum 1682 der Anwendung innerhalb des Systemspeichers 1614 speichert Prozesselemente 1683. In einer Ausführungsform werden Prozesselemente 1683 als Reaktion auf GPU-Aufrufe 1681 von Anwendungen 1680, die auf dem Prozessor 1607 ausgeführt werden, gespeichert. Ein Prozesselement 1683 enthält den Prozesszustand für die entsprechende Anwendung 1680. Ein in dem Prozesselement 1683 enthaltener Arbeitsdeskriptor (work descriptor - WD) 1684 kann eine einzelne von einer Anwendung angeforderte Aufgabe sein oder einen Zeiger auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 1684 ein Zeiger auf eine Aufgabeanforderungswarteschlange im Adressraum 1682 einer Anwendung.
Das Grafikbeschleunigungsmodul 1646 und/oder die einzelnen Grafikverarbeitungs-Engines 1631-1632, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 1684 an ein Grafikbeschleunigungsmodul 1646 zum Starten einer Aufgabe in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell mit dediziertem Prozess implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungs-Engine 1631. Da sich das Grafikbeschleunigungsmodul 1646 im Besitz eines einzelnen Prozesses befindet, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1636 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleuniger-Integrationsschaltung 1636 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1646 zugewiesen ist.
Im Betrieb ruft eine WD-Abrufeinheit 1691 in der Beschleunigerintegrations-Scheibe 1690 den nächsten WD 1684 ab, der eine Angabe der Arbeit beinhaltet, die durch eine oder mehrere Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1646 durchgeführt werden soll. Daten vom WD 1684 können in Registern 1645 gespeichert und von der MMU 1639, der Unterbrechungsverwaltungsschaltung 1647 und/oder der Kontextverwaltungsschaltung 1648 verwendet werden, wie veranschaulicht. Eine Ausführungsform der MMU 1639 beinhaltet zum Beispiel eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1686 innerhalb des virtuellen Adressraums 1685 des OS. Die Unterbrechungsverwaltungsschaltung 1647 kann von dem Grafikbeschleunigungsmodul 1646 empfangene Unterbrechungsereignisse 1692 verarbeiten. Beim Durchführen von Grafikoperationen wird eine effektive Adresse 1693, die durch eine Grafikverarbeitungs-Engine 1631-1632, N generiert wird, durch die MMU 1639 in eine reale Adresse übersetzt.

In einer Ausführungsform wird derselbe Satz von Registern 1645 für jede Grafikverarbeitungs-Engine 1631-1632, N und/oder jedes Grafikbeschleunigungsmodul 1646 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einer Beschleuniger-Integrationsscheibe 1690 enthalten sein. Beispielhafte Register, die durch einen Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 - Durch Hypervisor initialisierte Register

1	S cheibensteuerregister
2	Geplanter Prozessbereichszeiger für reale Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragsbegrenzung
6	Zustandsregister
7	ID einer logischen Partition
8	Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Durch Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontextsicherungs-/Wiederherstellungszeiger für effektive Adresse (EA)
3	Beschleunigernutzungsaufzeichnungszeiger für virtuelle Adresse (VA)
4	Speichersegmenttabellenzeiger für virtuelle Adresse (VA)
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1684 spezifisch für ein konkretes Grafikbeschleunigungsmodul 1646 und/oder die Grafikverarbeitungs-Engines 1631-1632, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1631-1632, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherort sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
20 veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 1698, in dem eine Prozesselementliste 1699 gespeichert ist. Auf den realen Hypervisor-Adressraum 1698 kann über einen Hypervisor 1696 zugegriffen werden, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1695 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1646 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1646 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: über Zeitscheiben gemeinsam genutzt (time-sliced shared) und über gerichtete Grafik gemeinsam genutzt (graphics-directed shared).
In diesem Modell besitzt der System-Hypervisor 1696 das Grafikbeschleunigungsmodul 1646 und stellt seine Funktion allen Betriebssystemen 1695 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1646 die Virtualisierung durch den System-Hypervisor 1696 unterstützen kann, muss das Grafikbeschleunigungsmodul 1646 Folgendes einhalten: 1) Die Aufgabenanforderung einer Anwendung muss autonom sein (das heißt, der Zustand muss zwischen den Aufgaben nicht beibehalten werden) oder das Grafikbeschleunigungsmodul 1646 muss einen Mechanismus zum Sichern und Wiederherstellen von Kontext bereitstellen. 2) Das Grafikbeschleunigungsmodul 1646 garantiert, dass die Aufgabenanforderung einer Anwendung innerhalb einer spezifizierten Zeitspanne abgeschlossen wird, einschließlich beliebiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1646 stellt eine Fähigkeit bereit, die Verarbeitung einer Aufgabe vorwegzunehmen. 3) Dem Grafikbeschleunigungsmodul 1646 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1680 einen Systemaufruf des Betriebssystems 1695 mit einer Art des Grafikbeschleunigungsmoduls 1646, einem Arbeitsdeskriptor (WD), einem Autoritätsmaskenregister-(Authority Mask Register - AMR-)Wert und einem Kontextsicherungs-/-Wiederherstellungsbereichszeiger (Context Save/Restore Area Pointer - CSRP) ausführen. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 1646 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 1646 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD spezifisch für das Grafikbeschleunigungsmodul 1646 formatiert und er kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1646, eines effektiven Adresszeigers auf eine nutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, um durch das Grafikbeschleunigungsmodul 1646 durchzuführende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, ähnlich einer Anwendung, die einen AMR festlegt. Wenn Implementierungen der Beschleuniger-Integrationsschaltung 1636 und des Grafikbeschleunigungsmoduls 1646 kein Nutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register - UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1696 kann optional einen aktuellen Autoritätsmasken-Überschreibungsregister-(Authority Mask Override Register - AMOR-)Wert anwenden, bevor ein AMR in dem Prozesselement 1683 platziert wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1645, die eine effektive Adresse eines Bereichs in dem effektiven Adressraum 1682 einer Anwendung für das Grafikbeschleunigungsmodul 1646 zum Sichern und Wiederherstellen des Kontextzustands enthalten. Dieser Zeiger ist optional, wenn zwischen den Aufgaben oder beim Vorwegnehmen einer Aufgabe kein Zustand gespeichert werden muss. In mindestens einer Ausführungsform kann der Kontextsicherungs-/-Wiederherstellungsbereich gepinnter Systemspeicher sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 1695 verifizieren, ob die Anwendung 1680 registriert ist und die Autorität zum Verwenden des Grafikbeschleunigungsmoduls 1646 erhalten hat. Das Betriebssystem 1695 ruft dann den Hypervisor 1696 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - OS-zu-Hypervisor-Aufrufparameter

1	Ein Arbeitsdeskriptor (WD)
2	Ein Wert eines Autoritätsmaskenregisters (AMR) (möglicherweise maskiert)
3	Ein Kontextsicherungs-/-Wiederherstellungsbereichszeiger (CSRP) für effektive Adressen (EA)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Ein Beschleunigernutzungsaufzeichnungszeiger (accelerator utilization record pointer - AURP) für virtuelle Adressen (virtual address - VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs verifiziert der Hypervisor 1696, dass das Betriebssystem 1695 registriert ist und die Autorität zur Verwendung des Grafikbeschleunigungsmoduls 1646 erhalten hat. Der Hypervisor 1696 setzt dann das Prozesselement 1683 in eine mit dem Prozesselement verknüpfte Liste für eine entsprechende Art des Grafikbeschleunigungsmodul 1646 ein. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 - Prozesselementinformationen

1	Ein Arbeitsdeskriptor (WD)
2	Ein Wert eines Autoritätsmaskenregisters (AMR) (möglicherweise maskiert).
3	Ein Kontextsicherungs-/-Wiederherstellungsbereichszeiger (CSRP) für effektive Adressen (EA)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Ein Beschleunigernutzungsaufzeichnungszeiger (accelerator utilization record pointer - AURP) für virtuelle Adressen (virtual address - VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Ein Wert des Zustandsregisters (state register - SR)
10	Eine ID einer logischen Partition (logical partition ID - LPID)
11	Ein Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adressen (RA)
12	Speicherdeskriptorregister (Storage Descriptor Register - SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1645 der Beschleuniger-Integrationsscheibe 1690.
Wie in 21 veranschaulicht, wird in mindestens einer Ausführungsform ein vereinheitlichter Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf die physischen Prozessorspeicher 1601-1602 und die GPU-Speicher 1620-1623 verwendet wird. In dieser Implementierung verwenden Operationen, die auf den GPUs 1610-1613 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1601-1602 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1601 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1602, ein dritter Abschnitt dem GPU-Speicher 1620 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (mitunter als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1601-1602 und GPU-Speicher 1620-1623 verteilt, sodass ein beliebiger Prozessor oder eine beliebige GPU auf einen beliebigen physischen Speicher mit einer virtuellen Adresse zugreifen kann, die auf diesen Speicher abgebildet ist.
In einer Ausführungsform stellt die Verzerrungs-/Kohärenzverwaltungsschaltung 1694A-1694E innerhalb einer oder mehrerer MMUs 1639A-1639E die Cache-Kohärenz zwischen Caches eines oder mehrerer Host-Prozessoren (z. B. 1605) und GPUs 1610-1613 sicher und implementiert Verzerrungstechniken, die physische Speicher angeben, in denen bestimmte Arten von Daten gespeichert werden sollten. Wenngleich in 21 mehrere Instanzen der Verzerrungs-/Kohärenzverwaltungsschaltung 1694A-1694E veranschaulicht sind, kann die Verzerrungs-/Kohärenzschaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1605 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1636 implementiert sein.
Eine Ausführungsform ermöglicht es, den GPU-gebundenen Speicher 1620-1623 als Teil des Systemspeichers zuzuordnen und unter Verwendung von gemeinsam genutzter virtueller Speicher-(Shared Virtual Memory SVM-)Technologie darauf zuzugreifen, ohne jedoch Rechenleistungsnachteile zu erleiden, die der vollständigen System-Cache-Kohärenz zugeordnet sind. In mindestens einer Ausführungsform bietet die Fähigkeit des GPU-gebundenen Speichers 1620-1623, auf den als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead zugegriffen wird, eine vorteilhafte Betriebsumgebung für GPU-Auslagerung. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1605, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, und zwar ohne den Overhead der traditionellen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A-(memory mapped I/O - MMIO-)Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-gebundenen Speicher 1620-1623 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Cache-Kohärenz-Overhead die effektive Schreibbandbreite, die von einer GPU 1610-1613 gesehen wird, erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Auslagerung spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Verzerrung und Host-Prozessorverzerrung durch eine Verzerrungs-Tracker-Datenstruktur angetrieben. Es kann zum Beispiel eine Verzerrungstabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit einer Granularität einer Speicherseite gesteuert), die 1 oder 2 Bit pro GPU-gebundener Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Verzerrungstabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-gebundener Speicher 1620-1623 implementiert werden, mit oder ohne Verzerrungs-Cache in einer GPU 1610-1613 (um z. B. häufig/kürzlich verwendete Einträge einer Verzerrungstabelle zwischenzuspeichern). Alternativ kann eine gesamte Verzerrungstabelle innerhalb einer GPU gepflegt werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Verzerrungstabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-gebundenen Speicher 1620-1623 zugeordnet ist, wodurch die folgenden Operationen verursacht werden. Zunächst werden lokale Anforderungen von der GPU 1610-1613, die ihre Seite in der GPU-Verzerrung finden, direkt an einen entsprechenden GPU-Speicher 1620-1623 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite in der Host-Verzerrung findet, werden an den Prozessor 1605 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, wie vorstehend erörtert). In einer Ausführungsform schließen Anforderungen von dem Prozessor 1605, die eine angeforderte Seite in der Host-Prozessor-Verzerrung finden, eine Anforderung wie ein normales Lesen des Speichers ab. Alternativ können Anforderungen, die an eine GPU-Verzerrungsseite gerichtet sind, an die GPU 1610-1613 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Host-Prozessor-Verzerrung umwandeln, falls sie derzeitig keine Seite verwendet. In mindestens einer Ausführungsform kann der Verzerrungszustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Verzerrungszustands setzt in mindestens einer Ausführungsform einen API-Aufruf (z. B. OpenCL) ein, der wiederum den Vorrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), die sie anweist, einen Verzerrungszustand zu ändern und bei einigen Übergängen eine Cache-Leerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird eine Cache-Leerungsoperation für einen Übergang von der Verzerrung des Host-Prozessors 1605 zu der Verzerrung der GPU verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem bewirkt wird, dass GPU-verzerrte Seiten durch den Host-Prozessor 1605 vorübergehend nicht zwischengespeichert werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1605 Zugriff von der GPU 1610 anfordern, die den Zugriff sofort gewähren kann oder auch nicht. Um die Kommunikation zwischen dem Prozessor 1605 und der GPU 1610 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-verzerrte Seiten solche sind, die von einer GPU, aber nicht von dem Host-Prozessor 1605, benötigt werden und umgekehrt.
Inferenz- und/oder Trainingslogik 1015 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
22 veranschaulicht beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen in dieser Schrift beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
22 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2200 als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2200 einen oder mehrere Anwendungsprozessor(en) 2205 (z. B. CPUs), mindestens einen Grafikprozessor 2210 und kann zusätzlich einen Bildprozessor 2215 und/oder einen Videoprozessor 2220 beinhalten, von denen jeder beliebige ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2200 Peripherie- oder Buslogik, die eine USB-Steuerung 2225, eine UART-Steuerung 2230, eine SPI/SDIO-Steuerung 2235 und eine I²S/I²C-Steuerung 2240 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 2200 eine Anzeigevorrichtung 2245 beinhalten, die mit einer oder mehreren von einer High-Definition-Multimedia-Interface-(HDMI-)Steuerung 2250 und einer Mobile-Industry-Processor-Interface-(MIPI-)Anzeigeschnittstelle 2255 gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicherteilsystem 2260 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2265 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform beinhalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 2270.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in der integrierten Schaltung 2200 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
Die 23-24 veranschaulichen beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen in dieser Schrift beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkerne.
Die 23-24 sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung innerhalb eines SoC gemäß in dieser Schrift beschriebenen Ausführungsformen veranschaulichen. 23 veranschaulicht einen beispielhaften Grafikprozessor 2310 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. 24 veranschaulicht einen zusätzlichen beispielhaften Grafikprozessor 2340 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 2310 aus 23 ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 2340 aus 24 ein Grafikprozessorkern mit höherer Rechenleistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2310, 2340 eine Variante des Grafikprozessors 2210 aus 22 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2310 einen Vertex-Prozessor 2305 und einen oder mehrere Fragmentprozessor(en) 2315A-2315N (z.B. 2315A, 2315B, 2315C, 2315D bis 2315N-1 und 2315N). In mindestens einer Ausführungsform kann der Grafikprozessor 2310 unterschiedliche Shader-Programme über separate Logik ausführen, sodass der Vertex-Prozessor 2305 optimiert ist, um Operationen für Vertex-Shader-Programme auszuführen, während ein oder mehrere Fragmentprozessor(en) 2315A-2315N Shading-Operationen für Fragmente (z. B. Pixel) für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 2305 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und generiert Primitiv- und Vertexdaten. In mindestens einer Ausführungsform verwenden der/die Fragmentprozessor(en) 2315A-2315N Primitiv- und Vertexdaten, die durch den Vertex-Prozessor 2305 generiert werden, um einen Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform sind ein oder mehrere Fragmentprozessor(en) 2315A-2315N optimiert, um Fragment-Shader-Programme auszuführen, wie in einer OpenGL-API bereitgestellt, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie es in einer Direct 3D-API bereitgestellt ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2310 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 2320A-2320B, Cache(s) 2325A-2325B und Schaltungszusammenschaltung(en) 2330A-2330B. In mindestens einer Ausführungsform stellen eine oder mehrere MMU(s) 2320A-2320B eine Abbildung von virtuellen auf physische Adressen für den Grafikprozessor 2310 bereit, einschließlich für den Vertexprozessor 2305 und/oder den/die Fragmentprozessor(en) 2315A-2315N, die auf in Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann, zusätzlich zu den in einem oder mehreren Cache(s) 2325A-2325B gespeicherten Vertex- oder Bild-/Texturdaten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 2320A-2320B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 2205, Bildprozessoren 2215 und/oder Videoprozessoren 2220 aus 22 zugeordnet sind, sodass jeder Prozessor 2205-2220 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen es eine oder mehrere Schaltungszusammenschaltung(en) 2330A-2330B dem Grafikprozessor 2310, entweder über einen internen Bus des SoC oder über eine direkte Verbindung eine Schnittstelle mit anderen IP-Kernen innerhalb des SoC zu bilden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 eine(n) oder mehrere MMU(s) 2320A-2320B, Cache(s) 2325A-2325B und Schaltungszusammenschaltung(en) 2330A-2330B des Grafikprozessors 2310 aus 23. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 einen oder mehrere Shader-Kern(e) 2355A-2355N (z. B. 2355A, 2355B, 2355C, 2355D, 2355E, 2355F bis 2355N-1 und 2355N), was eine vereinheitlichte Shader-Kernarchitektur bereitstellt, bei der ein einzelner Kern oder eine einzelne Art von Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2340 einen Zwischenkern-Aufgaben-Manager 2345, der als Thread-Zuteiler fungiert, um Ausführungs-Threads einem oder mehreren Shader-Kernen 2355A-2355N zuzuteilen, sowie eine Kachelungseinheit 2358 zum Beschleunigen von Kachelungsoperationen für kachelbasiertes Rendering, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um zum Beispiel die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in der integrierten Schaltung 23 und/oder 24 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
Die 25-26 veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß in dieser Schrift beschriebenen Ausführungsformen. 25 veranschaulicht einen Grafikkern 2500, der in mindestens einer Ausführungsform in dem Grafikprozessor 2210 aus 22 enthalten sein kann und in mindestens einer Ausführungsform ein vereinheitlichter Shader-Kern 2355A-2355N, wie in 24, sein kann. 26 veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit (general-purpose graphics processing unit - „GPGPU“) 2530, die in mindestens einer Ausführungsform für den Einsatz auf einem Mehrchipmodul geeignet ist.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 einen gemeinsam genutzten Anweisungs-Cache 2502, eine Textureinheit 2518 und einen Cache/gemeinsam genutzten Speicher 2520, die den Ausführungsressourcen innerhalb des Grafikkerns 2500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2500 mehrere Scheiben 2501A-2501N oder eine Partition für jeden Kern beinhalten und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2500 beinhalten. Die Scheiben 2501A-2501N können eine Unterstützungslogik beinhalten, die einen lokalen Anweisungs-Cache 2504A-2504N, einen Thread-Planer 2506A-2506N, einen Thread-Zuteiler 2508A-2508N und einen Satz von Registern 2510A-2510N beinhaltet. In mindestens einer Ausführungsform können die Scheiben 2501A-2501N einen Satz zusätzlicher Funktionseinheiten (additional function units - AFUs 2512A-2512N), Gleitkommaeinheiten (floating-point units - FPU 2514A-2514N), arithmetisch-logischer Einheiten (ALUs 2516-2516N) für Integer, Adressberechnungseinheiten (address computational units - ACUs 2513A-2513N), Gleitkommaeinheiten mit doppelter Genauigkeit (double-precision floating-point units - DPFPUs 2515A-2515N) und Matrixverarbeitungseinheiten (matrix processing units - MPUs 2517A-2517N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 2514A-2514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und mit halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2515A-2515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2516A-2516N ganzzahlige Operationen mit variabler Genauigkeit mit 8-Bit-, 16-Bit- und 32-Bit-Genauigkeit durchführen und für Operationen mit gemischter Genauigkeit konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 2517A-2517N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und ganzzahligen 8-Bit-Operationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 2517A-2517N eine Vielfalt von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich des Ermöglichens der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM). In mindestens einer Ausführungsform können die AFUs 2512A-2512N zusätzliche logische Operationen ausführen, die nicht durch Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafikkern 2500 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 zur Segmentierung auf Grundlage eines Satzes von Extrempunkten verwendet.
26 veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2530, die in mindestens einer Ausführungsform dazu konfiguriert sein kann, zu ermöglichen, dass hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten durchgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 2530 direkt mit anderen Instanzen der GPGPU 2530 verknüpft sein, um ein Multi-GPU-Cluster zu erzeugen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 eine Host-Schnittstelle 2532, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 2532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 2532 eine anbieterspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 2530 Befehle von einem Host-Prozessor und sie verwendet einen globalen Planer 2534, um diesen Befehlen zugeordnete Ausführungs-Threads an einen Satz von Rechenclustern 2536A-2536H zu verteilen. In mindestens einer Ausführungsform nutzen die Rechencluster 2536A-2536H einen Cache-Speicher 2538 gemeinsam. In mindestens einer Ausführungsform kann der Cache-Speicher 2538 als Cache höherer Ebene für Cache-Speicher innerhalb der Rechencluster 2536A-2536H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 Speicher 2544A-2544B, der über einen Satz von Speichersteuerungen 2542A-2542B mit den Rechenclustern 2536A-2536H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 2544A-2544B verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Double-Data-Rate-(GDDR-)Speichers.
In mindestens einer Ausführungsform beinhalten die Rechencluster 2536A-2536H jeweils einen Satz von Grafikkernen, wie etwa den Grafikkern 2500 aus 25, der mehreren Arten von logischen Einheiten für Integer und Gleitkommazahlen beinhalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, einschließlich solcher, die für Berechnungen für maschinelles Lernen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 2536A-2536H dazu konfiguriert sein, 16-Bit- oder 32-Bit-Gleitkommaoperationen durchzuführen, während eine andere Teilmenge der Gleitkommaeinheiten dazu konfiguriert sein kann, 64-Bit-Gleitkommaoperationen durchzuführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2530 dazu konfiguriert sein, als Rechencluster zu arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die durch die Rechencluster 2536A-2536H für die Synchronisation und den Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2530 über die Host-Schnittstelle 2532. In mindestens einer Ausführungsform beinhaltet die GPGPU 2530 einen E/A-Hub 2539, der die GPGPU 2530 mit einer GPU-Verbindung 2540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 2530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2540 an eine dedizierte GPU-zu-GPU-Brücke gekoppelt, die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2540 mit einer Hochgeschwindigkeitszusammenschaltung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und davon zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2530 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, auf die über die Host-Schnittstelle 2532 zugegriffen werden kann. In mindestens einer Ausführungsform kann die GPU-Verbindung 2540 dazu konfiguriert sein, eine Verbindung zu einem Host-Prozessor zusätzlich zu oder alternativ zu der Host-Schnittstelle 2532 zu ermöglichen.
In mindestens einer Ausführungsform kann die GPGPU 2530 dazu konfiguriert sein, neuronale Netze zu trainieren. In mindestens einer Ausführungsform kann die GPGPU 2530 innerhalb einer Inferenzplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 2530 zum Inferenzieren verwendet wird, kann die GPGPU weniger Rechencluster 2536A-2536H beinhalten, als wenn die GPGPU zum Trainieren eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die dem Speicher 2544A-2544B zugeordnete Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite gewidmet sind. In mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 2530 inferenzspezifische Anweisungen unterstützen. In mindestens einer Ausführungsform kann eine Inferenzkonfiguration zum Beispiel Unterstützung für eine oder mehrere 8-Bit-Integer-Skalarprodukt-Anweisungen bereitstellen, die während der Inferenzoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in der GPGPU 2530 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
27 ist ein Blockdiagramm, das ein Rechensystem 2700 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet das Rechensystem 2700 ein Verarbeitungsteilsystem 2701, das einen oder mehrere Prozessor(en) 2702 und einen Systemspeicher 2704 aufweist, die über einen Zusammenschaltungspfad kommunizieren, der einen Speicher-Hub 2705 beinhalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2705 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder kann in einen oder mehrere Prozessor(en) 2702 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2705 über eine Kommunikationsverbindung 2706 mit einem E/A-Teilsystem 2711 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Teilsystem 2711 einen E/A-Hub 2707, der es dem Rechensystem 2700 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 2708 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2707 einer Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2702 enthalten sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtung(en) 2710A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere mit dem E/A-Hub 2707 gekoppelte Anzeigevorrichtung(en) 2710A eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungsteilsystem 2701 einen oder mehrere Parallelprozessor(en) 2712, die über einen Bus oder eine andere Kommunikationsverbindung 2713 an den Speicher-Hub 2705 gekoppelt sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 2713 eine von einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie etwa PCI Express, ohne darauf beschränkt zu sein, oder eine anbieterspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 2712 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa einen Prozessor mit vielen integrierten Kernen (Many Integrated Core - MIC). In mindestens einer Ausführungsform bilden einige oder alle Parallelprozessor(en) 2712 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 2710A ausgeben kann, die über den E/A-Hub 2707 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 2712 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 2710B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2714 mit dem E/A-Hub 2707 verbunden sein, um einen Speichermechanismus für das Rechensystem 2700 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2716 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 2707 und anderen Komponenten ermöglicht, wie etwa ein Netzwerkadapter 2718 und/oder ein drahtloser Netzwerkadapter 2719, die in (eine) Plattform(en) integriert werden können, sowie verschiedenen anderen Vorrichtungen, die über eine oder mehrere Erweiterungsvorrichtung(en) 2720 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 2718 ein Ethernet-Adapter oder ein anderer drahtgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2719 eine oder mehrere Wi-Fi-, Bluetooth-, Nahfeldkommunikations- (NFC-) oder eine andere Netzwerkvorrichtung beinhalten, die ein oder mehrere drahtlose Funkgeräte beinhaltet.
In mindestens einer Ausführungsform kann das Rechensystem 2700 andere, nicht explizit gezeigte Komponenten beinhalten, z. B. USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen usw., die ebenfalls mit dem E/A-Hub 2707 verbunden sein können. In mindestens einer Ausführungsform können die Kommunikationspfade, die verschiedene Komponenten in 27 zusammenschalten, unter Verwendung beliebiger geeigneter Protokolle implementiert werden, wie etwa auf PCI (Peripheral Component Interconnect) basierender Protokolle (z. B. PCI-Express) oder anderer Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder -protokoll(e), wie etwa NV-Link-Hochgeschwindigkeitszusammenschaltung, oder Zusammenschaltungsprotokolle.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Parallelprozessor(en) 2712 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, einschließlich zum Beispiel Videoausgabeschaltungen, und stellen eine Grafikverarbeitungseinheit (GPU) dar. In mindestens einer Ausführungsform beinhalten ein oder mehrere Parallelprozessor(en) 2712 Schaltungen, die für Universalverarbeitung optimiert sind. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2700 in ein oder mehrere andere Systemelemente auf einer einzelnen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 2712, der Speicher-Hub 2705, der/die Prozessor(en) 2702 und der E/A-Hub 2707 in eine integrierte Schaltung als System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2700 in ein einzelnes Gehäuse integriert sein, um eine Konfiguration mit einem System in einem Gehäuse (system in package - SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2700 in ein Mehrchipmodul (multi-chip module - MCM) integriert sein, das mit anderen Mehrchipmodulen Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem System aus FIG. 2700 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind.
PROZESSOREN
28 veranschaulicht einen Parallelprozessor 2800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2800 unter Verwendung einer oder mehrerer integrierter Schaltungen implementiert werden, wie etwa programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs). In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 2800 eine Variante eines oder mehrerer Parallelprozessor(en) 2712, die in 27 gemäß einer beispielhaften Ausführungsform gezeigt sind.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 2800 eine Parallelverarbeitungseinheit 2802. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 2802 eine E/A-Einheit 2804, die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2802. In mindestens einer Ausführungsform kann die E/A-Einheit 2804 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2804 über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa des Speicher-Hubs 2705, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden Verbindungen zwischen dem Speicher-Hub 2705 und der E/A-Einheit 2804 eine Kommunikationsverbindung 2713. In mindestens einer Ausführungsform ist die E/A-Einheit 2804 mit einer Host-Schnittstelle 2806 und einer Speicherkreuzschiene 2816 verbunden, wobei die Host-Schnittstelle 2806 Befehle empfängt, die auf das Durchführen von Verarbeitungsoperationen gerichtet sind, und die Speicherkreuzschiene 2816 Befehle empfängt, die auf das Durchführen von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform kann, wenn die Host-Schnittstelle 2806 einen Befehlspuffer über die E/A-Einheit 2804 empfängt, die Host-Schnittstelle 2806 Arbeitsoperationen zum Durchführen dieser Befehle an ein Frontend 2808 richten. In mindestens einer Ausführungsform ist das Frontend 2808 mit einem Planer 2810 gekoppelt, der dazu konfiguriert ist, Befehle oder andere Arbeitselemente an ein Verarbeitungsclusterarray 2812 zu verteilen. In mindestens einer Ausführungsform stellt der Planer 2810 sicher, dass das Verarbeitungsclusterarray 2812 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungsclusterarray 2812 verteilt werden. In mindestens einer Ausführungsform ist der Planer 2810 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Planer 2810 dazu konfigurierbar, komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchzuführen, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungsarray 2812 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungsarray 2812 über eine von mehreren Grafikverarbeitungs-Doorbells prüfen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch auf das Verarbeitungsarray 2812 durch die Logik des Planers 2810 innerhalb eines Mikrocontrollers, einschließlich des Planers 2810, verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 2814A, Cluster 2814B bis Cluster 2814N). In mindestens einer Ausführungsform kann jedes Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 2810 den Clustern 2814A-2814N des Verarbeitungsclusterarrays 2812 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 2810 gehandhabt werden oder teilweise durch Compiler-Logik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungsclusterarray 2812 konfiguriert ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 zum Verarbeiten unterschiedlicher Arten von Programmen oder zum Durchführen unterschiedlicher Arten von Berechnungen zugewiesen sein.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 dazu konfiguriert sein, verschiedene Arten von Parallelverarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2812 dazu konfiguriert, Universal-Parallelberechnungsoperationen durchzuführen. Zum Beispiel kann in in mindestens einer Ausführungsform das Verarbeitungsclusterarray 2812 zum Beispiel Logik zum Ausführen von Verarbeitungsaufgaben beinhalten, einschließlich des Filterns von Video- und/oder Audiodaten, des Durchführens von Modellierungsoperationen, einschließlich Physikoperationen, und des Durchführens von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2812 dazu konfiguriert, Parallelgrafikverarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 zusätzliche Logik beinhalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 dazu konfiguriert sein, grafikverarbeitungsbezogene Shader-Programme auszuführen, wie etwa ohne Einschränkung Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2802 Daten aus dem Systemspeicher über die E/A-Einheit 2804 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in einem chipinternen Speicher (z. B. dem Parallelprozessorspeicher 2822) während der Verarbeitung gespeichert und dann wieder in den Systemspeicher geschrieben werden.
Wenn die Parallelverarbeitungseinheit 2802 zum Durchführen der Grafikverarbeitung verwendet wird, kann der Planer 2810 in mindestens einer Ausführungsform dazu konfiguriert sein, eine Verarbeitungsarbeitslast in annähernd gleich große Aufgaben aufzuteilen, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte des Verarbeitungsclusterarrays 2812 dazu konfiguriert sein, verschiedene Arten von Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt dazu konfiguriert sein, Vertex-Shading und Topologiegenerierung durchzuführen, ein zweiter Abschnitt dazu konfiguriert sein, Tesselations- und Geometrie-Shading durchzuführen und ein dritter Abschnitt dazu konfiguriert sein, Pixel-Shading oder andere Bildschirmraumoperationen durchzuführen, um ein gerendertes Bild zur Anzeige zu produzieren. In mindestens einer Ausführungsform können Zwischendaten, die durch eines oder mehrere der Cluster 2814A-2814N erzeugt werden, in Puffern gespeichert werden, um zu ermöglichen, dass Zwischendaten zwischen den Clustern 2814A-2814N zur weiteren Verarbeitung übertragen werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2812 auszuführende Verarbeitungsaufgaben über den Planer 2810 empfangen, der von dem Frontend 2808 Befehle empfängt, die Verarbeitungsaufgaben definieren. In mindestens einer Ausführungsform können Verarbeitungsaufgaben Indizes von zu verarbeitenden Daten beinhalten, z. B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten sowie Zustandsparameter und Befehle, die definieren, wie Daten verarbeitet werden sollen (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Planer 2810 dazu konfiguriert sein, Indizes abzurufen, die Aufgaben entsprechen, oder kann Indizes von dem Frontend 2808 empfangen. In mindestens einer Ausführungsform kann das Frontend 2808 dazu konfiguriert sein, sicherzustellen, dass das Verarbeitungsclusterarray 2812 in einen gültigen Zustand konfiguriert wird, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) vorgegebene Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2802 mit dem Parallelprozessorspeicher 2822 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2822 über die Speicherkreuzschiene 2816 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungsclusterarray 2812 sowie von der E/A-Einheit 2804 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 über eine Speicherschnittstelle 2818 auf den Parallelprozessorspeicher 2822 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2818 mehrere Partitionseinheiten (z. B. Partitionseinheit 2820A, Partitionseinheit 2820B bis Partitionseinheit 2820N) beinhalten, die jeweils an einen Abschnitt (z. B. Speichereinheit) des Parallelprozessorspeichers 2822 gekoppelt werden können. In mindestens einer Ausführungsform ist eine Anzahl der Partitionseinheiten 2820A-2820N dazu konfiguriert, gleich einer Anzahl von Speichereinheiten zu sein, sodass eine erste Partitionseinheit 2820A eine entsprechende erste Speichereinheit 2824A aufweist, eine zweite Partitionseinheit 2820B eine entsprechende Speichereinheit 2824B aufweist und eine N-te Partitionseinheit 2820N eine entsprechende N-te Speichereinheit 2824N aufweist. In mindestens einer Ausführungsform darf eine Anzahl der Partitionseinheiten 2820A-2820N nicht gleich einer Anzahl der Speichervorrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2824A-2824N verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Double-Data-Rate-(GDDR-)Speichers. In mindestens einer Ausführungsform können die Speichereinheiten 2824A-2824N auch 3D-Stapelspeicher beinhalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite (high bandwidth memory - HBM). In mindestens einer Ausführungsform können Rendering-Ziele, wie etwa Bildpuffer oder Texturkarten, über die Speichereinheiten 2824A-2824N hinweg gespeichert werden, was es den Partitionseinheiten 2820A-2820N ermöglicht, Abschnitte jedes Rendering-Ziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 2822 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2822 zugunsten einer vereinheitlichten Speicherausgestaltung ausgeschlossen werden, die Systemspeicher in Verbindung mit lokalem Cache-Speicher verwendet.
In mindestens einer Ausführungsform kann ein beliebiges der Cluster 2814A-2814N des Verarbeitungsclusterarrays 2812 Daten verarbeiten, die in beliebige der Speichereinheiten 2824A-2824N innerhalb des Parallelprozessorspeichers 2822 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 dazu konfiguriert sein, eine Ausgabe jedes Clusters 2814A-2814N an eine beliebige Partitionseinheit 2820A-2820N oder an ein anderes Cluster 2814A-2814N zu übertragen, das zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jedes Cluster 2814A-2814N durch die Speicherkreuzschiene 2816 mit der Speicherschnittstelle 2818 kommunizieren, um aus verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform weist die Speicherkreuzschiene 2816 eine Verbindung mit der Speicherschnittstelle 2818 auf, um mit der E/A-Einheit 2804 zu kommunizieren, sowie eine Verbindung mit einer lokalen Instanz des Parallelprozessorspeichers 2822, was es den Verarbeitungseinheiten innerhalb der unterschiedlichen Verarbeitungscluster 2814A-2814N ermöglicht, mit Systemspeicher oder anderem Speicher zu kommunizieren, der nicht lokal zu der Parallelverarbeitungseinheit 2802 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2816 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2814A-2814N und Partitionseinheiten 2820A-2820N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2802 auf einer einzelnen Erweiterungskarte bereitgestellt sein oder mehrere Erweiterungskarten zusammengeschaltet sein. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 2802 dazu konfiguriert sein, zusammenzuarbeiten, auch wenn die unterschiedlichen Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen von lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2802 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2802 oder des Parallelprozessors 2800 beinhalten, in einer Vielfalt von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder tragbarer Personalcomputer, Server, Arbeitsstationen, Spielekonsolen und/oder eingebetteter Systeme.
29 ist ein Blockdiagramm einer Partitionseinheit 2820 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2820 eine Instanz einer der Partitionseinheiten 2820A-2820N aus 28 In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 2820 einen L2-Cache 2821, eine Bildpufferschnittstelle 2825 und eine Rasteroperationseinheit (raster operations unit-„ROP“) 2826. Der L2-Cache 2821 ist ein Lese-/Schreib-Cache, der dazu konfiguriert ist, Lade- und Sicherungsoperationen durchzuführen, die von der Speicherkreuzschiene 2816 und der ROP 2826 empfangen werden. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen durch den L2-Cache 2821 an die Bildpufferschnittstelle 2825 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Bildpufferschnittstelle 2825 zur Verarbeitung an einen Bildpuffer gesendet werden. In mindestens einer Ausführungsform bildet die Bildpufferschnittstelle 2825 eine Schnittstelle mit einer der Speichereinheiten in dem Parallelprozessorspeicher, wie etwa mit den Speichereinheiten 2824A-2824N aus 28 (z. B. in dem Parallelprozessorspeicher 2822).
In mindestens einer Ausführungsform ist die ROP 2826 eine Verarbeitungseinheit, die Rasteroperationen, wie etwa Stencil, Z-Test, Blending usw., durchführt. In mindestens einer Ausführungsform gibt die ROP 2826 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert werden. In mindestens einer Ausführungsform beinhaltet die ROP 2826 Komprimierungslogik, um Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, zu komprimieren und Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden, zu dekomprimieren. In mindestens einer Ausführungsform kann die Komprimierungslogik verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die Komprimierungslogik, die von der ROP 2826 ausgeführt wird, kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung an Tiefen- und Farbdaten auf Kachelbasis ausgeführt.
In mindestens einer Ausführungsform ist die ROP 2826 innerhalb jedes Verarbeitungsclusters (z. B. Cluster 2814A-2814N aus 28) anstatt innerhalb der Partitionseinheit 2820 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten anstelle von Pixelfragmentdaten über die Speicherkreuzschiene 2816 übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie etwa einer der einen oder der mehreren Anzeigevorrichtung(en) 2710 aus 27, zur weiteren Verarbeitung durch die Prozessor(en) 2702 geroutet werden oder zur weiteren Verarbeitung durch eine der Verarbeitungsentitäten innerhalb des Parallelprozessors 2800 aus 28 geroutet werden.
30 ist ein Blockdiagramm eines Verarbeitungsclusters 2814 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz eines der Verarbeitungscluster 2814A-2814N aus 28. In mindestens einer Ausführungsform können einer oder mehrere des/der Verarbeitungscluster(s) 2814 dazu konfiguriert sein, viele Threads parallel auszuführen, wobei sich „Thread“ auf eine Instanz eines konkreten Programms bezieht, das an einem konkreten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden Ausgabetechniken für Single-Instruction-Multiple-Data-(SIMD-)Anweisungen verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread-(SIMT-)Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die dazu konfiguriert ist, Anweisungen an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2814 über einen Pipeline-Manager 2832 gesteuert werden, der die Verarbeitungsaufgaben auf die SIMT-Parallelprozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2832 Anweisungen von dem Planer 2810 aus 28 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2834 und/oder eine Textureinheit 2836. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2834 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Arten von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen innerhalb des Verarbeitungsclusters 2814 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2834 innerhalb eines Verarbeitungsclusters 2814 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 Daten verarbeiten und kann eine Datenkreuzschiene 2840 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 2832 die Verteilung der verarbeiteten Daten ermöglichen, indem er Ziele für die zu verteilenden verarbeiteten Daten gegenüber der Datenkreuzschiene 2840 angibt.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2834 innerhalb des Verarbeitungsclusters 2814 einen identischen Satz von funktioneller Ausführungslogik (z. B. arithmetisch-logische Einheiten, Lade-Speicher-Einheiten usw.) beinhalten. In mindestens einer Ausführungsform kann funktionelle Ausführungslogik pipelineartig konfiguriert sein, wobei neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielfalt von Operationen, einschließlich Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, Boolescher Operationen, Bitverschiebung und Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware einer funktionellen Einheit genutzt werden, um unterschiedliche Operationen auszuführen, und eine beliebige Kombination von funktionellen Einheiten kann vorhanden sein.
In mindestens einer Ausführungsform stellen die an das Verarbeitungscluster 2814 übertragenen Anweisungen einen Thread dar. In mindestens einer Ausführungsform ist ein Satz von Threads, der über einen Satz von Parallelverarbeitungs-Engines ausgeführt wird, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm an unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2834 zugeordnet sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2834. In mindestens einer Ausführungsform, wenn eine Thread-Gruppe weniger Threads beinhaltet als eine Anzahl von Verarbeitungs-Engines, können eine oder mehrere Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, inaktiv sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2834. In mindestens einer Ausführungsform, wenn eine Thread-Gruppe mehr Threads als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2834 beinhaltet, kann die Verarbeitung über aufeinanderfolgende Taktzyklen durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2834 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafik-Multiprozessor 2834 einen internen Cache-Speicher zum Durchführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2848) innerhalb des Verarbeitungsclusters 2814 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2834 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 2820A-2820N aus 28), die von allen Verarbeitungsclustern 2814 gemeinsam genutzt werden und zum Übertragen von Daten zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 auch auf den globalen chipexternen Speicher zugreifen, der einen oder mehrere von lokalem Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann ein beliebiger Speicher, der zu der Parallelverarbeitungseinheit 2802 extern ist, als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet das Verarbeitungscluster 2814 mehrere Instanzen des Grafik-Multiprozessors 2834, die gemeinsame Anweisungen und Daten gemeinsam nutzen können, die im L1-Cache 2848 gespeichert sein können.
In mindestens einer Ausführungsform kann jedes Verarbeitungscluster 2814 eine Speicherverwaltungseinheit („MMU“) 2845 beinhalten, die dazu konfiguriert ist, virtuelle Adressen auf physische Adressen abzubilden. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2845 innerhalb der Speicherschnittstelle 2818 aus 28. In mindestens einer Ausführungsform beinhaltet die MMU 2845 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), der dazu verwendet wird, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden, sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2845 Adressübersetzungspuffer (TLB) oder Caches beinhalten, die sich in dem Grafik-Multiprozessor 2834 oder in dem L1-Cache oder Verarbeitungscluster 2814 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um die Oberflächendaten-Zugriffslokalität zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer oder eine Auslassung ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2814 derart konfiguriert sein, dass jeder Grafik-Multiprozessor 2834 an eine Textureinheit 2836 zum Durchführen von Texturabbildungsoperationen gekoppelt ist, z. B. zum Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2834 gelesen und je nach Bedarf aus einem L2-Cache, dem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2834 verarbeitete Aufgaben an die Datenkreuzschiene 2840 aus, um (eine) verarbeitete Aufgabe(n) einem anderen Verarbeitungscluster 2814 zur weiteren Verarbeitung bereitzustellen oder um (eine) verarbeitete Aufgabe(n) über die Speicherkreuzschiene 2816 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2842 (pre-raster operations unit - Vor-Rasteroperationseinheit) dazu konfiguriert, Daten von dem Grafik-Multiprozessor 2834 zu empfangen und Daten an ROP-Einheiten zu leiten, die sich in Partitionseinheiten, wie in dieser Schrift beschrieben, befinden können (z. B. Partitionseinheiten 2820A-2820N aus 28). In mindestens einer Ausführungsform kann die PreROP-Einheit 2842 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafikverarbeitungscluster 2814 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind.
31 zeigt einen Grafik-Multiprozessor 2834 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2834 mit dem Pipelinemanager 2832 des Verarbeitungsclusters 2814 gekoppelt. In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2834 eine Ausführungspipeline auf, die einen Anweisungs-Cache 2852, eine Anweisungseinheit 2854, eine Adressabbildungseinheit 2856, eine Registerdatei 2858, einen oder mehrere Kerne 2862 einer Universal-Grafikverarbeitungseinheit (GPGPU) und eine oder mehrere Lade-/Speichereinheiten 2866 beinhaltet, ohne darauf beschränkt zu sein. Der/die GPGPU-Kern(e) 2862 und die Lade-/Speichereinheit(en) 2866 sind über eine Speicher- und Cache-Zusammenschaltung 2868 mit dem Cache-Speicher 2872 und dem gemeinsam genutzten Speicher 2870 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungs-Cache 2852 einen Strom aus auszuführenden Anweisungen von dem Pipeline-Manager 2832. In mindestens einer Ausführungsform werden die Anweisungen im Anweisungs-Cache 2852 zwischengespeichert und von der Anweisungseinheit 2854 zur Ausführung zugeteilt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2854 Anweisungen als Thread-Gruppen (z. B. Warps) zuteilen, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/- Kerne 2862 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen beliebigen von einem lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines vereinheitlichten Adressraums vorgibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2856 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die durch die Lade-/Speichereinheit(en) 2866 zugegriffen werden kann.
In mindestens einer Ausführungsform stellt die Registerdatei 2858 einen Satz von Registern für funktionelle Einheiten des Grafik-Multiprozessors 2834 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2858 einen temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten (z. B. GPGPU-Kernen 2862, Lade-/Speichereinheiten 2866) des Grafik-Multiprozessors 2834 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2858 derart zwischen den einzelnen funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerdatei 2858 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2858 auf unterschiedliche Warps aufgeteilt, die durch den Grafik-Multiprozessor 2834 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2862 jeweils Gleitkommaeinheiten (floating point units - FPUs) und/oder arithmetisch-logische Einheiten (ALUs) für Integer beinhalten, die zum Ausführen von Anweisungen des Grafik-Multiprozessors 2834 verwendet werden. Die GPGPU-Kerne 2862 können eine ähnliche Architektur aufweisen oder sich bezüglich der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Abschnitt der GPGPU-Kerne 2862 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2834 zusätzlich eine oder mehrere Festfunktions- oder Spezialfunktionseinheiten beinhalten, um spezifische Funktionen, wie etwa Operationen zum Kopieren von Rechtecken oder Pixel-Blending, durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch Fest- oder Spezialfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 2862 SIMD-Logik, die in der Lage ist, eine einzelne Anweisung an mehreren Datensätzen durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 2862 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit durch einen Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single-Program-Multiple-Data-(SPMD-) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2868 ein Zusammenschaltungsnetz, das jede funktionelle Einheit des Grafik-Multiprozessors 2834 mit der Registerdatei 2858 und dem gemeinsam genutzten Speicher 2870 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2868 eine Kreuzschienen-Zusammenschaltung, die es der Lade-/Speichereinheit 2866 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher 2870 und der Registerdatei 2858 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 2858 mit der gleichen Frequenz wie die GPGPU-Kerne 2862 arbeiten, sodass die Datenübertragung zwischen den GPGPU-Kernen 2862 und der Registerdatei 2858 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2870 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf funktionellen Einheiten innerhalb des Grafik-Multiprozessors 2834 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2872 zum Beispiel als Daten-Cache verwendet werden, um Texturdaten zwischenzuspeichern, die zwischen funktionellen Einheiten und der Textureinheit 2836 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2870 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 2862 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die innerhalb des Cache-Speichers 2872 gespeichert sind, programmatisch Daten innerhalb des gemeinsam genutzten Speichers speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie in dieser Schrift beschrieben, kommunikativ an Host-/Prozessorkerne gekoppelt, um Grafikoperationen, Operationen für maschinelles Lernen, Musteranalyseoperationen und verschiedene Funktionen einer Universal-GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Zusammenschaltung (z. B. eine Hochgeschwindigkeitszusammenschaltung wie PCIe oder NVLink) mit dem Host-Prozessor/den Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und kommunikativ über einen internen Prozessorbus/eine interne Zusammenschaltung (d. h. intern zum Gehäuse oder Chip) mit den Kernen gekoppelt sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Weise, auf welche die GPU verbunden ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltungen/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafik-Multiprozessor 2834 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
32 veranschaulicht ein Multi-GPU-Rechensystem 3200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 3200 einen Prozessor 3202 beinhalten, der über einen Host-Schnittstellen-Switch 3204 an mehrere Universal-Grafikverarbeitungseinheiten (GPGPUs) 3206A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 3204 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 3202 an einen PCI-Express-Bus koppelt, über den der Prozessor 3202 mit den GPGPUs 3206A-D kommunizieren kann. Die GPGPUs 3206A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 3216 zusammengeschaltet sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 3216 mit jeder der GPGPUs 3206A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 3216 direkte Kommunikation zwischen jeder der GPGPUs 3206A-D, ohne dass Kommunikation über den Host-Schnittstellenbus 3204 erforderlich ist, mit dem der Prozessor 3202 verbunden ist. In mindestens einer Ausführungsform, bei der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verbindungen 3216 geleitet wird, bleibt der Host-Schnittstellenbus 3204 für den Systemspeicherzugriff oder zum Kommunizieren mit anderen Instanzen des Multi-GPU-Rechensystems 3200 verfügbar, zum Beispiel über eine oder mehrere Netzwerkvorrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 3206A-D mit dem Prozessor 3202 über den Host-Schnittstellen-Switch 3204 verbunden sind, beinhaltet der Prozessor 3202 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 3216 und kann direkt mit den GPGPUs 3206A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Multi-GPU-Rechensystem 3200 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
33 ist ein Blockdiagramm eines Grafikprozessors 3300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 eine Ringzusammenschaltung 3302, ein Pipeline-Frontend 3304, eine Medien-Engine 3337 und Grafikkerne 3380A-3380N. In mindestens einer Ausführungsform koppelt die Ringzusammenschaltung 3302 den Grafikprozessor 3300 an andere Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 3300 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 3300 Batches von Befehlen über die Ringzusammenschaltung 3302. In mindestens einer Ausführungsform werden eingehende Befehle durch einen Befehls-Streamer 3303 in dem Pipeline-Frontend 3304 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 skalierbare Ausführungslogik zum Durchführen von 3D-Geometrieverarbeitung und Medienverarbeitung über die Grafikkern(e) 3380A-3380N. In mindestens einer Ausführungsform führt der Befehls-Streamer 3303 der Geometriepipeline 3336 Befehle für 3D-Geometrieverarbeitungsbefehle zu. In mindestens einer Ausführungsform führt der Befehls-Streamer 3303 für mindestens einige Medienverarbeitungsbefehle einem mit einer Medien-Engine 3337 gekoppelten Video-Frontend 3334 Befehle zu. In mindestens einer Ausführungsform beinhaltet die Medien-Engine 3337 eine Videoqualitäts-Engine (Video Quality Engine - VQE) 3330 für die Video- und Bildnachbearbeitung und eine Multiformat-Codier/Decodier-(multi-format encode/decode - MFX-)Engine 3333 zum Bereitstellen von hardwarebeschleunigter Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform generieren die Geometriepipeline 3336 und die Medien-Engine 3337 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 3380A bereitgestellt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 3380A-3380N (mitunter als Kernscheiben bezeichnet), die jeweils mehrere Teilkerne 3350A-3350N, 3360A-3360N (mitunter als Kernteilscheiben bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 3300 eine beliebige Anzahl von Grafikkernen 3380A bis 3380N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 einen Grafikkern 3380A, der mindestens einen ersten Teilkern 3350A und einen zweiten Teilkern 3360A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 3300 ein Prozessor mit niedriger Leistung mit einem einzelnen Teilkern (z. B. 3350A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 3300 mehrere Grafikkerne 3380A-3380N, von denen jeder einen Satz von ersten Teilkernen 3350A-3350N und einen Satz von zweiten Teilkernen 3360A-3360N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 3350A-3350N mindestens einen ersten Satz von Ausführungseinheiten 3352A-3352N und Medien-/Texturabtastern 3354A-3354N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 3360A-3360N mindestens einen zweiten Satz von Ausführungseinheiten 3362A-3362N und Abtastern 3364A-3364N. In mindestens einer Ausführungsform nutzen die Teilkerne 3350A-3350N, 3360A-3360N jeweils einen Satz von gemeinsam genutzten Ressourcen 3370A-3370N gemeinsam. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen gemeinsam genutzten Cache-Speicher und Pixeloperationslogik.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1015 in dem Grafikprozessor 3300 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
34 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor 3400, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann der Prozessor 3400 Anweisungen durchführen, einschließlich x86-Anweisungen, ARM-Anweisungen, spezialisierter Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 3400 Register zum Speichern von gepackten Daten beinhalten, wie etwa 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Integer- als auch in Gleitkommaform verfügbar sind, mit Elementen mit gepackten Daten arbeiten, die mit Single-Instruction-Multiple-Data-(„SIMD“-) und Streaming-SΠVVID-Erweiterungs-(„SSE“-)Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), derartige Operanden mit gepackten Daten aufbewahren. In mindestens einer Ausführungsform kann der Prozessor 3400 Anweisungen zum Beschleunigen von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzieren durchführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 3400 ein In-Order-Frontend („Frontend“) 3401 zum Abrufen von auszuführenden Anweisungen und Vorbereiten von Anweisungen, die später in der Prozessorpipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 3401 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform ruft ein Anweisungsvorabrufer 3426 Anweisungen aus dem Speicher ab und führt die Anweisungen einem Anweisungsdecodierer 3428 zu, der die Anweisungen wiederum decodiert oder interpretiert. Zum Beispiel decodiert in in mindestens einer Ausführungsform der Anweisungsdecodierer 3428 eine empfangene Anweisung in einen oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ bezeichnet werden (auch als „Mikro-Ops“ oder „(µOps“ bezeichnet) und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform parst der Anweisungsdecodierer 3428 die Anweisung in einen Opcode und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform kann ein Abfolge-Cache 3430 decodierte µOps in programmgeordnete Sequenzen oder Abfolgen in einer µOp-Warteschlange 3434 zur Ausführung zusammenstellen. Wenn der Abfolge-Cache 3430 auf eine komplexe Anweisung stößt, stellt in mindestens einer Ausführungsform ein Mikrocode-ROM 3432 die für den Abschluss einer Operation benötigten µOps bereit.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzelne Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um eine vollständige Operation abzuschließen. In mindestens einer Ausführungsform kann der Anweisungsdecodierer 3428 auf den Mikrocode-ROM 3432 zugreifen, um die Anweisung durchzuführen, wenn mehr als vier Mikro-Ops benötigt werden, um eine Anweisung abzuschließen. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops zur Verarbeitung in dem Anweisungsdecodierer 3428 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 3432 gespeichert werden, wenn eine Reihe von Mikro-Ops zur Ausführung der Operation erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Abfolge-Cache 3430 auf ein programmierbares logisches Array (programmable logic array - „PLA“) für den Einsprungpunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocodesequenzen zu bestimmen, um eine oder mehrere Anweisungen aus dem Mikrocode-ROM 3432 gemäß mindestens einer Ausführungsform abzuschließen. In mindestens einer Ausführungsform kann das Frontend 3401 der Maschine, nachdem der Mikrocode-ROM 3432 die Sequenzierung von Mikro-Ops für eine Anweisung fertiggestellt hat, das Abrufen von Mikro-Ops aus dem Abfolge-Cache 3430 wieder aufnehmen.
In mindestens einer Ausführungsform kann eine Engine zur Ausführung in einer anderen Reihenfolge („Out-of-Order-Engine“) 3403 Anweisungen zur Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Rechenleistung zu optimieren, während sie eine Pipeline durchlaufen und zur Ausführung geplant werden. In mindestens einer Ausführungsform beinhaltet die Out-of-Order-Ausführungs-Engine 3403 ohne Einschränkung einen Zuweiser/Registerumbenenner 3440, eine Speicher-µOp-Warteschlange 3442, eine Integer-/Gleitkomma-µOp-Warteschlange 3444, einen Speicherplaner 3446, einen schnellen Planer 3402, einen langsamen/allgemeinen Gleitkommaplaner („langsamer/allgemeiner FP-Planer“) 3404 und einen einfachen Gleitkommaplaner („einfacher FP-Planer“) 3406. In mindestens einer Ausführungsform werden der schnelle Planer 3402, der langsame/allgemeine Gleitkommaplaner 3404 und der einfache Gleitkommaplaner 3406 in dieser Schrift auch zusammen als „µOp-Planer 3402, 3404, 3406“ bezeichnet. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 3440 Maschinenpuffer und Ressourcen zu, die jede µOp für die Ausführung benötigt. In mindestens einer Ausführungsform benennt der Zuweiser/Registerumbenenner 3440 logische Register in Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 3440 auch einen Eintrag für jede µOp in einer von zwei µOp-Warteschlangen zu, und zwar in der Speicher-µOp-Warteschlange 3442 für Speicheroperationen und der Integer-/Gleitkomma-µOp-Warteschlange 3444 für Nicht-Speicheroperationen, vor dem Speicherplaner 3446 und den µOp-Planern 3402, 3404, 3406. In mindestens einer Ausführungsform bestimmen die µOp-Planer 3402, 3404, 3406 auf Grundlage der Bereitschaft ihrer abhängigen Eingaberegister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die µOps benötigen, um ihre Operation abzuschließen, wann eine µOp zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Planer 3402 mindestens einer Ausführungsform auf jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 3404 und der einfache Gleitkomma-Planer 3406 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die µOp-Planer 3402, 3404, 3406 Zuteilungsports, um µOps zur Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 3411 ohne Einschränkung eine Integerregisterdatei/ein Umgehungsnetz 3408, eine Gleitkommaregisterdatei/ein Umgehungsnetz („FP-Registerdatei/Umgehungsnetz“) 3410, Adressgenerierungseinheiten (address generation units - „AGUs“) 3412 und 3414, schnelle arithmetisch-logische Einheiten (ALUs) („schnelle ALUs“) 3416 und 3418, eine langsame arithmetisch-logische Einheit („langsame ALU“) 3420, eine Gleitkomma-ALU („FP“) 3422 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 3424. In mindestens einer Ausführungsform werden die Integerregisterdatei/das Umgehungsnetz 3408 und die Gleitkommaregisterdatei/das Umgehungsnetz 3410 in dieser Schrift auch als „Registerdateien 3408, 3410“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 3412 und 3414, die schnellen ALUs 3416 und 3418, die langsame ALU 3420, die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 in dieser Schrift auch als „Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422 und 3424“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich null) und Art von Registerdateien, Umgehungsnetzen, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können die Registerdateien 3408, 3410 zwischen den µOp-Planern 3402, 3404, 3406 und den Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422 und 3424 angeordnet sein. In mindestens einer Ausführungsform führt die Integerregisterdatei/das Umgehungsnetz 3408 Integeroperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Umgehungsnetz 3410 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 3408, 3410 ohne Einschränkung ein Umgehungsnetz beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, zu neuen abhängigen µOps umgehen oder weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 3408, 3410 miteinander Daten kommunizieren. In mindestens einer Ausführungsform kann die Integerregisterdatei/das Umgehungsnetz 3408 ohne Einschränkung zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niederer Ordnung mit zweiunddreißig Bit und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bit. In mindestens einer Ausführungsform kann die Gleitkommaregisterdatei/das Umgehungsnetz 3410 ohne Einschränkung 128 Bit breite Einträge beinhalten, da Gleitkommaanweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422, 3424 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 3408, 3410 Integer- und Gleitkommadaten-Operandenwerte, die Mikroanweisungen für die Ausführung benötigen. In mindestens einer Ausführungsform kann der Prozessor 3400 ohne Einschränkung eine beliebige Anzahl und Kombination der Ausführungseinheiten 3412, 3414, 3416, 3418, 3420, 3422, 3424 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen für maschinelles Lernen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 3422 ohne Einschränkung einen 64 Bit mal 64 Bit großen Gleitkommadividierer zum Ausführen von Divisions-, Quadratwurzel- und Rest-Mikro-Ops beinhalten. In mindestens einer Ausführungsform können Anweisungen, an denen ein Gleitkommawert beteiligt ist, mit Gleitkomma-Hardware gehandhabt werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 3416, 3418 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUs 3416, 3418 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Integeroperationen an die langsame ALU 3420, da die langsame ALU 3420 ohne Einschränkung Integerausführungs-Hardware für Operationen vom Typ mit langer Latenz beinhalten kann, wie etwa einen Multiplikator, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können die Lade-/Speicheroperationen eines Speichers durch die AGUs 3412, 3414 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 3416, die schnelle ALU 3418 und die langsame ALU 3420 Integeroperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 3416, die schnelle ALU 3418 und die langsame ALU 3420 dazu implementiert sein, eine Vielfalt von Datenbitgrößen zu unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256 usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 dazu implementiert sein, einen Bereich von Operanden zu unterstützen, die Bits mit verschiedenen Breiten aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 3422 und die Gleitkomma-Bewegungseinheit 3424 an 128 Bit breiten Paket-Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform teilen die µOp-Planer 3402, 3404, 3406 abhängige Operationen zu, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 3400, da µOps in dem Prozessor 3400 spekulativ geplant und ausgeführt werden können, auch Logik zum Handhaben von Speicherfehlern beinhalten. In mindestens einer Ausführungsform können, falls eine Datenlast in einem Daten-Cache einen Fehler verursacht, abhängige Operationen in einer Pipeline im Gange sein, die einen Planer mit temporär inkorrekten Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform könnte es sein, dass abhängige Operationen wiederholt werden müssen, und es kann unabhängigen Operationen ermöglicht werden, abgeschlossen zu werden. In mindestens einer Ausführungsform können die Planer und ein Wiederholungsmechanismus mindestens einer Ausführungsform eines Prozessors auch dafür ausgestaltet sein, Anweisungssequenzen für Zeichenfolgenvergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich der Ausdruck „Register“ auf prozessorinterne Speicherorte beziehen, die als Teil von Anweisungen zur Identifizierung von Operanden verwendet werden können. In mindestens einer Ausführungsform kann es sich bei den Registern um diejenigen handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sind. In mindestens einer Ausführungsform sind die Register möglicherweise nicht auf einen konkreten Schaltungstyp beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die in dieser Schrift beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die in dieser Schrift beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie etwa dedizierter physischer Register, dynamisch zugewiesener physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integerregister 32-Bit-Integerdaten. Eine Registerdatei aus mindestens einer Ausführungsform beinhaltet zudem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Ausführungsblock 3411 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Ausführungsblock 3411 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtungsparameter im chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 3411 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
35 veranschaulicht einen Deep-Learning-Anwendungsprozessor 3500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 3500 Anweisungen, die bei Ausführung durch den Deep-Learning-Anwendungsprozessor 3500 den Deep-Learning-Anwendungsprozessor 3500 dazu veranlassen, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 3500 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 3500 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis des Durchführens einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform beinhaltet der Deep-Learning-Anwendungsprozessor 3500 ohne Einschränkung Verarbeitungscluster 3510(1)-3510(12), chipübergreifende Verbindungen (Inter-Chip Links - „ICLs“) 3520(1)-3520(12), chipübergreifende Steuerungen (Inter-Chip Controllers - „ICCs“) 3530(1)-3530(2), Speichersteuerungen (memory controllers - „Mem Ctrlrs“) 3542(1)-3542(4), eine physische Schicht mit Speicher mit hoher Bandbreite (high bandwidth memory physical layer - „HBM PHY“) 3544(1)-3544(4), eine zentrale Verwaltungssteuerungs-Verarbeitungseinheit („Verwaltungssteuerungs-CPU“) 3550, eine Interconnect-Express-Steuerung für Peripheriekomponenten und einen Direktspeicherzugriffsblock („PCIe-Steuerung und DMA“) 3570 und einen sechzehnspurigen Interconnect-Express-Port für Peripheriekomponenten („PCI-Express × 16“) 3580.
In mindestens einer Ausführungsform können die Verarbeitungscluster 3510 Deep-Learning-Operationen durchführen, einschließlich Inferenz- oder Vorhersageoperationen auf Grundlage von Gewichtungsparametern, die mit einer oder mehreren Trainingstechniken, einschließlich der in dieser Schrift beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jedes Verarbeitungscluster 3510 ohne Einschränkung eine beliebige Anzahl und einen beliebigen Typ von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 3500 eine beliebige Anzahl und eine beliebige Art von Verarbeitungsclustern 3500 beinhalten. In mindestens einer Ausführungsform sind die chipübergreifenden Verbindungen 3520 bidirektional. In mindestens einer Ausführungsform ermöglichen die chipübergreifenden Verbindungen 3520 und die chipübergreifenden Steuerungen 3530 mehreren Deep-Learning-Anwendungsprozessoren 3500 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus dem Durchführen eines oder mehrerer Algorithmen des maschinellen Lernens resultieren, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 3500 eine beliebige Anzahl (einschließlich null) und eine beliebige Art von ICLs 3520 und ICCs 3530 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 3540 insgesamt 32 Gigabyte (GB) Speicher bereit. Die HBM2 3540(i) ist sowohl der Speichersteuerung 3542(i) als auch der HBM PHY 3544(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 3540 eine beliebige Art und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und einer beliebigen Anzahl (einschließlich null) und einer beliebigen Art von Speichersteuerungen 3542 und HBM PHYs 3544 zugeordnet sein. In mindestens einer Ausführungsform können die SPI, die 12C, der GPIO 3560, die PCIe-Steuerung und der DMA 3570 und/oder PCIe 3580 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards auf eine beliebige technisch durchführbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3500 verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, die dem Deep-Learning-Anwendungsprozessor 3500 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3500 verwendet, um Informationen auf Grundlage eines trainierten Modells für maschinelles Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den Deep-Learning-Anwendungsprozessor 3500 trainiert wurde. In mindestens einer Ausführungsform kann der Prozessor 3500 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
36 ist ein Blockdiagramm eines neuromorphen Prozessors 3600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 eine oder mehrere Eingaben von Quellen, die extern zu dem neuromorphen Prozessor 3600 sind, empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 3602 innerhalb des neuromorphen Prozessors 3600 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 3602 und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein, einschließlich einer oder mehrerer arithmetisch-logischer Einheiten (ALUs). In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 3602 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 3602 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 3602 einen Neuroneneingang 3604 und einen Neuronenausgang 3606 beinhalten. In mindestens einer Ausführungsform können die Neuronen 3602 Ausgaben generieren, die an Eingänge anderer Instanzen von Neuronen 3602 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 3604 und die Neuronenausgänge 3606 über Synapsen 3608 zusammengeschaltet sein.
In mindestens einer Ausführungsform können die Neuronen 3602 und die Synapsen 3608 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 3600 arbeitet, um die durch den neuromorphen Prozessor 3600 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 3602 einen Ausgabeimpuls (oder „Fire“ oder „Spike“) übertragen, wenn die über den Neuroneneingang 3604 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 3602 die an den Neuroneneingängen 3604 empfangenen Signale summieren oder integrieren. Zum Beispiel können in mindestens einer Ausführungsform die Neuronen 3602 als leckende Integrate-and-Fire-Neuronen implementiert sein, wobei, falls eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 3602 eine Ausgabe (oder „Feuern“) unter Verwendung einer Übertragungsfunktion, wie etwa einer Sigmoid- oder Schwellenwertfunktion, generieren kann. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron Signale, die an den Neuroneneingängen 3604 empfangen werden, zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron feuern, falls mehrere Eingabesignale an den Neuroneneingängen 3604 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h., bevor ein Membranpotential zu weit nach unten abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 3602 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können Eingaben gemittelt werden oder kann eine beliebige andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 3602 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder -logik beinhalten, die einen Ausgabe-Spike an dem Neuronenausgang 3606 generieren, wenn das Ergebnis des Anwendens einer Übertragungsfunktion auf den Neuroneneingang 3604 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 3602, sobald es feuert, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 3602, sobald das Membranpotential auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wiederaufnehmen.
In mindestens einer Ausführungsform können die Neuronen 3602 durch die Synapsen 3608 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 3608 arbeiten, um Signale von einer Ausgabe eines ersten Neurons 3602 an eine Eingabe eines zweiten Neurons 3602 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 3602 Informationen über mehr als eine Instanz der Synapse 3608 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 3606 über eine Instanz der Synapse 3608 mit einer Instanz des Neuroneneingangs 3604 in dem gleichen Neuron 3602 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3602, die eine über eine Instanz der Synapse 3608 zu übertragende Ausgabe generiert, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3608 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3602, die eine über eine Instanz der Synapse 3608 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3608 bezeichnet werden. Da eine Instanz des Neurons 3602 Eingaben von einer oder mehreren Instanzen der Synapse 3608 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 3608 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 3602 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 3608 sein.
In mindestens einer Ausführungsform können die Neuronen 3602 in eine oder mehrere Schichten organisiert sein. Jede Instanz des Neurons 3602 kann einen Neuronenausgang 3606 aufweisen, der sich über eine oder mehrere Synapsen 3608 zu einem oder mehreren Neuroneneingängen 3604 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 3606 der Neuronen 3602 in einer ersten Schicht 3610 mit den Neuroneneingängen 3604 der Neuronen 3602 in einer zweiten Schicht 3612 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 3610 als „vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3602 in einer Instanz der ersten Schicht 3610 zu jeder Instanz des Neurons 3602 in der zweiten Schicht 3612 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 3610 als „vollständig verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3602 in einer Instanz der zweiten Schicht 3612 zu weniger als allen Instanzen des Neurons 3602 in einer dritten Schicht 3614 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 3612 als „spärlich verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 3602 in der zweiten Schicht 3612 zu Neuronen 3602 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 3602 in (derselben) zweiten Schicht 3612. In mindestens einer Ausführungsform kann die zweite Schicht 3612 als „rekurrente Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung eine beliebige geeignete Kombination von rekurrenten Schichten und vorwärtsgekoppelten Schichten beinhalten, einschließlich ohne Einschränkung sowohl spärlich verbundener vorwärtsgekoppelter Schichten als auch vollständig verbundener vorwärtsgekoppelter Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung eine rekonfigurierbare Zusammenschaltungsarchitektur oder dedizierte fest verdrahtete Zusammenschaltungen beinhalten, um die Synapse 3608 mit den Neuronen 3602 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3600 ohne Einschränkung Schaltungen oder Logik beinhalten, die es ermöglicht, Synapsen je nach Bedarf auf Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/-Out unterschiedlichen Neuronen 3602 zuzuweisen. Zum Beispiel können in in mindestens einer Ausführungsform die Synapsen 3608 mit den Neuronen 3602 unter Verwendung einer Zusammenschaltungsstruktur, wie etwa eines Netzes auf einem Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenzusammenschaltungen und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
37 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3700 einen oder mehrere Prozessoren 3702 und einen oder mehrere Grafikprozessoren 3708 und kann ein Einzelprozessor-Desktopsystem, ein Multiprozessor-Arbeitsstationssystem oder ein Serversystem sein, das eine große Anzahl von Prozessoren 3702 oder Prozessorkernen 3707 aufweist. In mindestens einer Ausführungsform ist das System 3700 eine Verarbeitungsplattform, die in eine integrierte Schaltung als System auf einem Chip (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 3700 eine serverbasierte Spieleplattform, eine Spielekonsole, einschließlich einer Spiele- und Medienkonsole, eine mobile Spielekonsole, eine tragbare Spielekonsole oder eine Online-Spielekonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das System 3700 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internet-Vorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 3700 auch eine tragbare Vorrichtung beinhalten, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Smartwatch-Vorrichtung, eine Smart-Eyewear-Vorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 3700 eine Fernseh- oder Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 3702 und eine grafische Schnittstelle aufweist, die durch einen oder mehrere Grafikprozessoren 3708 generiert wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 3702 jeweils einen oder mehrere Prozessorkerne 3707 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Nutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 3707 dazu konfiguriert, einen spezifischen Anweisungssatz 3709 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 3709 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder Rechnen über Very Long Instruction Word („VLIW“) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 3707 jeweils einen anderen Anweisungssatz 3709 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 3707 auch andere Verarbeitungsvorrichtungen beinhalten, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 3702 einen Cache-Speicher 3704. In mindestens einer Ausführungsform kann der Prozessor 3702 einen einzelnen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 3702 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 3702 außerdem einen externen Cache (z. B. einen Cache der Ebene 3 („L3“) oder einen Cache der letzten Ebene (Last Level Cache - „LLC“)) (nicht gezeigt), der von den Prozessorkernen 3707 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist in dem Prozessor 3702 zusätzlich eine Registerdatei 3706 enthalten, die unterschiedliche Arten von Registern zum Speichern unterschiedlicher Datenarten beinhalten kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 3706 Universalregister oder andere Register beinhalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 3702 mit einem oder mehreren Schnittstellenbus(sen) 3710 gekoppelt, um Kommunikationssignale, wie etwa Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 3702 und anderen Komponenten in dem System 3700 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 3710 in einer Ausführungsform ein Prozessorbus sein, wie etwa eine Version eines Direct-Media-Interface-(„DMI“-)Busses. In mindestens einer Ausführungsform ist die Schnittstelle 3710 nicht auf einen DMI-Bus beschränkt, sondern kann einen oder mehrere Peripheral-Component-Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 3702 eine integrierte Speichersteuerung 3716 und einen Plattformsteuerungs-Hub 3730. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 3716 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 3700, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 3730 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann eine Speichervorrichtung 3720 eine Vorrichtung mit dynamischem Direktzugriffsspeicher (DRAM), eine Vorrichtung mit statischem Direktzugriffsspeicher (SRAM), eine Flash-Speichervorrichtung, eine Phasenwechsel-Speichervorrichtung oder eine andere Speichervorrichtung sein, die eine geeignete Rechenleistung aufweist, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 3720 als Systemspeicher für das System 3700 arbeiten, um Daten 3722 und Anweisungen 3721 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 3702 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 3716 zudem an einen optionalen externen Grafikprozessor 3712 gekoppelt, der mit einem oder mehreren Grafikprozessoren 3708 in den Prozessoren 3702 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 3711 mit dem/den Prozessor(en) 3702 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3711 eine oder mehrere von einer internen Anzeigevorrichtung, wie in einer mobilen elektronischen Vorrichtung oder einer Laptop-Vorrichtung, oder einer externen Anzeigevorrichtung beinhalten, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3711 eine am Kopf befestigte Anzeige (head mounted display - „HMD“) beinhalten, wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-(„VR“-)Anwendungen oder Augmented-Reality-(„AR“- )Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 3730, dass Peripheriegeräte mit der Speichervorrichtung 3720 und dem Prozessor 3702 über einen Hochgeschwindigkeits-E/A-Bus verbunden werden. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte eine Audiosteuerung 3746, eine Netzwerksteuerung 3734, eine Firmware-Schnittstelle 3728, einen drahtlosen Transceiver 3726, Berührungssensoren 3725 und eine Datenspeichervorrichtung 3724 (z. B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 3724 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie etwa einen Peripheral-Component-Interconnect-Bus (z. B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 3725 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 3726 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunknetz-Transceiver, wie etwa ein 3G-, 4G- oder Long-Term-Evolution-(„LTE“-)Transceiver, sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 3728 die Kommunikation mit der System-Firmware und kann zum Beispiel eine Unified Extensible Firmware Interface (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 3734 eine Netzwerkverbindung zu einem drahtgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungsnetzwerksteuerung (nicht gezeigt) mit dem Schnittstellenbus 3710 gekoppelt. In mindestens einer Ausführungsform ist die Audiosteuerung 3746 eine Mehrkanal-High-Definition-Audiosteuerung. In mindestens einer Ausführungsform beinhaltet das System 3700 eine optionale Legacy-E/A-Steuerung 3740 zur Kopplung von Legacy-Vorrichtungen (z. B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3730 auch mit einer oder mehreren Universal-Serial-Bus-(„USB“-)Steuerungen 3742 verbunden sein, die mit Eingabevorrichtungen, wie etwa Kombinationen aus Tastatur und Maus 3743, einer Kamera 3744 oder anderen USB-Eingabevorrichtungen, verbunden sind.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 3716 und des Plattformsteuerungs-Hubs 3730 in einen diskreten externen Grafikprozessor, wie etwa den externen Grafikprozessor 3712, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 3730 und/oder die Speichersteuerung 3716 extern zu einem oder mehreren Prozessor(en) 3702 sein. Zum Beispiel können in das System 3700 in mindestens einer Ausführungsform eine externe Speichersteuerung 3716 und einen Plattformsteuerungs-Hub 3730 beinhalten, der als Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines Systemchipsatzes konfiguriert sein kann, der mit den Prozessor(en) 3702 in Kommunikation steht.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Grafikprozessor 3700 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Grafikprozessor 3712 verkörperten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3700 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
38 ist ein Blockdiagramm eines Prozessors 3800, der einen oder mehrere Prozessorkerne 3802A-3802N, eine integrierte Speichersteuerung 3814 und einen integrierten Grafikprozessor 3808 aufweist, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 3800 zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 3802N beinhalten, die durch Kästen mit gestrichelten Linien dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 3802A-3802N eine oder mehrere interne Cache-Einheiten 3804A-3804N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 3806.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 3804A-3804N und die gemeinsam genutzten Cache-Einheiten 3806 eine Cache-Speicherhierarchie innerhalb des Prozessors 3800 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 3804 A-3804N mindestens eine Ebene von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Cache der mittleren Ebene, wie etwa einen Cache der Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder anderer Ebenen, beinhalten, wobei ein höchstes Cache-Ebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 3806 und 3804A-3804N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 3800 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 3816 und einen Systemagentenkern 3810 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuereinheiten 3816 einen Satz von peripheren Bussen, wie zum Beispiel einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 3810 eine Verwaltungsfunktionalität für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 eine oder mehrere integrierte Speichersteuerungen 3814, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht gezeigt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 3 802A-3 802N Unterstützung für simultanes Multi-Threading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 Komponenten zum Koordinieren und Betreiben der Kerne 3802A-3802N während der Multi-Thread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 3810 zusätzlich eine Leistungssteuereinheit (power control unit - PCU) beinhalten, die Logik und Komponenten zum Regulieren eines oder mehrerer Leistungszustände der Prozessorkerne 3802A-3802N und des Grafikprozessors 3808 beinhaltet.
In mindestens einer Ausführungsform beinhaltet der Prozessor 3800 zusätzlich den Grafikprozessor 3808 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 3808 mit gemeinsam genutzten Cache-Einheiten 3806 und dem Systemagentenkern 3810 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 3814 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3810 zudem eine Anzeigesteuerung 3811, um die Grafikprozessorausgabe zu einer oder mehreren gekoppelten Anzeigen zu treiben. In mindestens einer Ausführungsform kann die Anzeigesteuerung 3811 auch ein separates Modul sein, das über mindestens eine Zusammenschaltung mit dem Grafikprozessor 3808 gekoppelt ist, oder sie kann in den Grafikprozessor 3808 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Zusammenschaltungseinheit 3812 zur Kopplung interner Komponenten des Prozessors 3800 verwendet. In mindestens einer Ausführungsform kann eine alternative Zusammenschaltungseinheit verwendet werden, wie etwa eine Punkt-zu-Punkt-Zusammenschaltung, eine geschaltete Zusammenschaltung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 3808 über eine E/A-Verbindung 3813 mit der Ringzusammenschaltung 3812 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 3813 mindestens eine von mehreren Varietäten von E/A-Verbindungen dar, einschließlich einer gehäuseinternen E/A-Verbindung, die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Speichermodul 3818 mit hoher Rechenleistung, wie etwa einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 3802A-3802N und der Grafikprozessor 3808 eingebettete Speichermodule 3818 als gemeinsam genutzten Cache der letzten Ebene.
In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N bezüglich der Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 3802A-3802N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 3802A-38-02N eine Teilmenge eines gemeinsamen Anweisungssatzes oder eines anderen Anweisungssatzes ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3802A-3802N bezüglich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen relativ betrachtet höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Kernen, die einen niedrigeren Leistungsverbrauch aufweisen, gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 3800 auf einem oder mehreren Chips oder als SoC-integrierte Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Prozessor 3800 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die in dem Grafikprozessor 3712, in dem/den Grafikkern(en) 3802A-3802N oder in anderen Komponenten in 38. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3800 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
39 ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns 3900 gemäß mindestens einer in dieser Schrift beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 in einem Grafikkernarray enthalten. In mindestens einer Ausführungsform kann es sich bei dem Grafikprozessorkern 3900, mitunter als Kernscheibe bezeichnet, um einen oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors handeln. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3900 beispielhaft für eine Grafikkernscheibe und ein Grafikprozessor, wie in dieser Schrift beschrieben, kann auf Grundlage der angestrebten Leistungs- und Rechenleistungshüllkurven mehrere Grafikkernscheiben beinhalten. In mindestens einer Ausführungsform kann jeder Grafikkern 3900 einen Festfunktionsblock 3930 beinhalten, der mit mehreren Teilkernen 3901A-3901F gekoppelt ist, die auch als Teilscheiben bezeichnet werden und modulare Blöcke von Universal- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3930 eine Geometrie-/Festfunktionspipeline 3936, die von allen Teilkernen im Grafikprozessor 3900 gemeinsam genutzt werden kann, zum Beispiel in Implementierungen mit Grafikprozessoren mit niedrigerer Rechenleistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform beinhaltet die Geometrie-/Festfunktionspipeline 3936 eine 3D-Festfunktionspipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Zuteiler sowie einen Manager für vereinheitlichten Rückgabepuffer, der den vereinheitlichten Rückgabepuffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3930 auch eine Grafik-SoC-Schnittstelle 3937, einen Grafik-Mikrocontroller 3938 und eine Medienpipeline 3939. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 3937 eine Schnittstelle zwischen dem Grafikkern 3900 und anderen Prozessorkernen innerhalb einer integrierten Schaltung als System auf einem Chip bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3938 ein programmierbarer Teilprozessor, der dazu konfiguriert werden kann, er verschiedene Funktionen des Grafikprozessors 3900 zu verwalten, einschließlich Thread-Zuteilung, -Planung und -Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 3939 Logik zum Erleichtern der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimedia-Daten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 3939 Medienoperationen über Anforderungen an Rechen- oder Abtastlogik innerhalb der Teilkerne 3901-3901F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 es dem Grafikkern 3900, mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC zu kommunizieren, einschließlich Speicherhierarchieelementen, wie etwa einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem chipinternem oder gehäuseinternem DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3937 auch Kommunikation mit Festfunktionsvorrichtungen innerhalb eines SoC ermöglichen, wie etwa Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung von globalem atomarem Speicher und/oder implementiert diesen, der von dem Grafikkern 3900 und den CPUs innerhalb eines SoCs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3937 auch Leistungsverwaltungssteuerungen für den Grafikkern 3900 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 3900 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3937 den Empfang von Befehlspuffern von einem Befehls-Streamer und einem globalen Thread-Zuteiler, die dazu konfiguriert sind, jedem von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors Befehle und Anweisungen bereitzustellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3939 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3936, Geometrie- und Festfunktionspipeline 3914), wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 dazu konfiguriert sein, verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3900 durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 die Planung der Grafik- und/oder Rechenarbeitslast auf verschiedenen Grafikparallel-Engines innerhalb der Arrays 3902A-3902F, 3904A-3904F der Ausführungseinheiten (execution unit - EU) innerhalb der Teilkerne 3901A-3901F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoC, einschließlich des Grafikkerns 3900, ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die eine Planungsoperation auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen Bestimmen, welche Arbeitslast als Nächstes laufen soll, Absenden einer Arbeitslast an einen Befehls-Streamer, Vorwegnehmen bestehender Arbeitslasten, die auf einer Engine laufen, Überwachen des Fortschritts einer Arbeitslast und Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3938 auch Zustände mit niedriger Leistung oder inaktive Zustände für den Grafikkern 3900 erleichtern, wobei dem Grafikkern 3900 eine Fähigkeit bereitgestellt wird, Register innerhalb des Grafikkerns 3900 über Zustandsübergänge mit niedriger Leistung unabhängig von einem Betriebssystem und/oder einer Grafiktreiber-Software auf einem System zu sichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3900 mehr oder weniger als die veranschaulichten Teilkerne 3901A-3901F aufweisen, bis zu N modulare Teilkerne. Für jeden Satz von N Teilkernen kann der Grafikkern 3900 in mindestens einer Ausführungsform auch gemeinsam genutzte Funktionslogik 3910, gemeinsam genutzten und/oder Cache-Speicher 3912, eine Geometrie-/Festfunktionspipeline 3914 sowie zusätzliche Festfunktionslogik 3916 zum Beschleunigen verschiedener Grafik- und Rechenverarbeitungsoperationen beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3910 Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Zwischen-Thread-Kommunikationslogik) beinhalten, die von N Teilkernen innerhalb des Grafikkerns 3900 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte und/oder Cache-Speicher 3912 ein Cache der letzten Ebene für N Teilkerne 3901A-3901F innerhalb des Grafikkerns 3900 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3914 anstelle der Geometrie-/Festfunktionspipeline 3936 innerhalb des Festfunktionsblocks 3930 enthalten sein und gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 3900 zusätzliche Festfunktionslogik 3916, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 3900 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 3916 eine zusätzliche Geometriepipeline für die Verwendung beim Shading von nur der Position. Beim Shading von nur der Position existieren mindestens zwei Geometriepipelines, während eine vollständige Geometriepipeline innerhalb der Geometrie-/Festfunktionspipeline 3916, 3936 und eine Culling-Pipeline, die eine zusätzliche Geometriepipeline ist, die innerhalb der zusätzlichen Festfunktionslogik 3916 enthalten sein kann. In mindestens einer Ausführungsform ist die Culling-Pipeline eine abgespeckte Version einer vollständigen Geometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Culling-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext aufweist. In mindestens einer Ausführungsform kann das Shading von nur der Position lange Culling-Läufe von verworfenen Dreiecken verbergen, sodass ermöglicht wird, dass das Shading in einigen Fällen früher abgeschlossen wird. Zum Beispiel kann in mindestens einer Ausführungsform die Culling-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3916 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Culling-Pipeline das Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einem Bildspeicher durchzuführen. In mindestens einer Ausführungsform kann die Culling-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke Culling unterzogen werden. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um Culling unterzogene Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3916 auch Logik zur Beschleunigung des maschinellen Lernens wie etwa Festfunktions-Matrixmultiplikationslogik für Implementationen beinhalten, die Optimierungen für das Training oder das Inferenzieren des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 3901A-3901F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen durch Grafikpipeline-, Medienpipeline- oder Shader-Programme durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafikteilkerne 3901A-3901F mehrere EU-Arrays 3902A-3902F, 3904A-3904F, Logik 3903A-3903F zur Thread-Zuteilung und Zwischen-Thread-Kommunikation (thread dispatch/inter-thread communication - TD/IC), einen 3D-(z. B. Textur-)Abtaster 3905A-3905F, einen Medienabtaster 3906A-3906F, einen Shader-Prozessor 3907A-3907F und gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 3908A-3908F. Die EU-Arrays 3902A-3902F, 3904A-3904F beinhalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Integer-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3903A-3903F lokale Thread-Zuteilungs- und Thread-Steueroperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 3905A-3905F Textur- oder andere mit 3D-Grafik verwandte Daten in Speicher lesen. In mindestens einer Ausführungsform kann der 3D-Abtaster Texturdaten auf Grundlage eines konfigurierten Abtastzustands und eines Texturformats, das einer gegebenen Textur zugeordnet ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 3906A-3906F ähnliche Leseoperationen auf Grundlage einer und eines Formats durchführen, die den Mediendaten zugeordnet sind. In mindestens einer Ausführungsform kann jeder Grafikteilkern 3901A-3901F alternativ einen vereinheitlichten 3D- und Medienabtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Teilkerne 3901A-3901F ausgeführt werden, den gemeinsam genutzten lokalen Speicher 3908A-3908F innerhalb jedes Teilkerns verwenden, um zu ermöglichen, dass Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von chipinternem Speicher ausgeführt werden.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1015 in den Grafikprozessor 3910 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die in dem Grafikprozessor 3712, in dem Grafik-Mikrocontroller 3938, in der Geometrie- und Festfunktionspipeline 3914 und 3936 oder einer anderen Logik in 38. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3900 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
Die 40-41 veranschaulichen die Thread-Ausführungslogik 4000, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform. 40 veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 4000 verwendet wird. 41 veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 40 veranschaulicht, beinhaltet die Thread-Ausführungslogik 4000 in mindestens einer Ausführungsform einen Shader-Prozessor 4002, einen Thread-Zuteiler 4004, einen Anweisungs-Cache 4006, ein skalierbares Ausführungseinheitenarray einschließlich einer Vielzahl von Ausführungseinheiten 4008A-4008N, (einen) Abtaster 4010, einen Daten-Cache 4012 und einen Datenport 4014. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheitenarray dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. beliebige der Ausführungseinheiten 4008A, 4008B, 4008C, 4008D bis 4008N-1 und 4008N) zum Beispiel auf Grundlage von Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Zusammenschaltungsstruktur miteinander verbunden, die mit allen Ausführungseinheiten verbunden ist. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 4000 eine oder mehrere Verbindungen zu einem Speicher, z. B. einem Systemspeicher oder einem Cache-Speicher, durch eines oder mehrere des Anweisungs-Caches 4006, des Datenports 4014, des Abtasters 4010 und der Ausführungseinheiten 4008A-4008N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 4008A) eine eigenständige programmierbare Universalrecheneinheit, die in der Lage ist, mehrere simultane Hardware-Threads auszuführen, während mehrere Datenelemente parallel für jeden Thread verarbeitet werden. In mindestens einer Ausführungsform ist das Array der Ausführungseinheiten 4008A-4008N so skalierbar, dass es eine beliebige Anzahl einzelner Ausführungseinheiten beinhaltet.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 4008A-4008N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 4002 verschiedene Shader-Programme verarbeiten und den Shader-Programmen zugeordnete Ausführungs-Threads über einen Thread-Zuteiler 4004 zuteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Zuteiler 4004 Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 4008A-4008N. Zum Beispiel kann in mindestens einer Ausführungsform eine Geometriepipeline Vertex-, Tesselations- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Zuteiler 4004 auch Laufzeit-Thread-Erzeugungsanforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4008A-4008N einen Anweisungssatz, der systemeigene Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z. B. Rechen- und Medien-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 4008A-4008N, die eine oder mehrere arithmetisch-logische Einheiten (ALUs) beinhalten, zur Multi-Issue-Single-Instruction-Multiple-Data-(SIMD-)Ausführung in der Lage und der Mehr-Thread-Betrieb ermöglicht eine effiziente Ausführungsumgebung trotz Speicherzugriffen mit höherer Latenz. In mindestens einer Ausführungsform weist jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugeordneten unabhängigen Thread-Zustand auf. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Ausgaben pro Takt an Pipelines, die zu Integer- und Gleitkommaoperationen mit einfacher oder doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logischen Operationen, transzendentalen Operationen und anderen sonstigen Operationen in der Lage sind. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 4008A-4008N, dass ein wartender Thread schläft, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die einer Vertex-Shader-Operation zugeordnet ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 4008A-4008N an Arrays von Datenelementen. In mindestens einer Ausführungsform ist die Anzahl der Datenelemente die „Ausführungsgröße“ oder die Anzahl der Kanäle für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von einer Anzahl der physischen arithmetisch-logischen Einheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen konkreten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 4008A-4008N Integer- und Gleitkommadatenarten.
In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und die Ausführungseinheit verarbeitet verschiedene Elemente auf Grundlage der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform beim Betreiben an einem 256 Bit breiten Vektor 256 Bit eines Vektors in einem Register gespeichert und eine Ausführungseinheit wird an einem Vektor als vier separate 64 Bit große gepackte Datenelemente (Datenelemente der Größe Vierfachwort (Quad-Word - QW)), acht separate 32 Bit große gepackte Datenelemente (Datenelemente der Größe Doppelwort (Double Word - DW)), sechzehn separate 16 Bit große gepackte Datenelemente (Datenelemente der Größe Wort (Word - W)) oder zweiunddreißig separate 8 Bit große Datenelemente (Datenelemente der Größe Byte (B)) betrieben. In mindestens einer Ausführungsform sind jedoch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 4009A-4009N kombiniert werden, die Thread-Steuerlogik (4007A-4007N) aufweist, die fusionierten EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe fusioniert werden. In mindestens einer Ausführungsform kann jede EU in der fusionierten EU-Gruppe dazu konfiguriert sein, einen separaten SIMD-Hardware-Thread auszuführen. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann gemäß verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU durchgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform beinhaltet jede fusionierte Grafikausführungseinheit 4009A-4009N mindestens zwei Ausführungseinheiten. Zum Beispiel kann in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 4009A eine erste EU 4008A, eine zweite EU 4008B und Thread-Steuerlogik 4007A, die der ersten EU 4008A und der zweiten EU 4008B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 4007A Threads, die auf der fusionierten Grafikausführungseinheit 4009A ausgeführt werden, sodass jede EU innerhalb der fusionierten Ausführungseinheiten 4009A-4009N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z. B. 4006) in der Thread-Ausführungslogik 4000 enthalten, um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 4012) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist ein Abtaster 4010 enthalten, der Texturabtastung für 3D-Operationen und Medienabtastung für Medienoperationen bereitstellt. In mindestens einer Ausführungsform beinhaltet der Abtaster 4010 eine spezielle Textur- oder Medienabtastfunktionalität, um Textur- oder Mediendaten während eines Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten einer Ausführungseinheit bereitgestellt werden.
Während der Ausführung senden Grafik- und Medienpipelines in mindestens einer Ausführungsform Thread-Initiierungsanforderungen über die Thread-Erzeugungs- und - Zuteilungslogik an die Thread-Ausführungslogik 4000. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 4002 aufgerufen, um Ausgabeinformationen weiter zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 4002 dann ein über eine Anwendungsprogrammierschnittstelle (API) zugeführtes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform teilt der Shader-Prozessor 4002 zum Ausführen eines Shader-Programms Threads über den Thread-Zuteiler 4004 einer Ausführungseinheit (z.B. 4008A) zu. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 4002 die Texturabtastlogik in dem Abtaster 4010, um auf Texturdaten in Texturkarten zuzugreifen, die in Speicher gespeichert sind. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und eingegebenen Geometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 4014 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 4000 bereit, um verarbeitete Daten zur weiteren Verarbeitung an einer Grafikprozessor-Ausgabepipeline an Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 4014 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 4012) oder ist an diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 41 veranschaulicht, kann eine Grafikausführungseinheit 4008 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 4037, ein Array von allgemeinen Registerdateien (general register file - GRF) 4024, eine Anordnung von architektonischen Registerdateien (architectural register file - ARF) 4026, einen Thread-Vermittler 4022, eine Sendeeinheit 4030, eine Verzweigungseinheit 4032, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 4034 und in mindestens einer Ausführungsform einen Satz dedizierter Integer-SIMD-ALUs 4035 beinhalten. In mindestens einer Ausführungsform beinhalten die GRF 4024 und die ARF 4026 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die jedem simultanen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 4008 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 4026 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 4024 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, einschließlich der Anweisungszeiger für jeden Thread, in Thread-spezifischen Registern in der ARF 4026 aufbewahrt werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 4008 eine Architektur auf, die eine Kombination aus simultanem Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem verschachteltem Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Ausgestaltungszeit auf Grundlage einer Zielanzahl von simultanen Threads und Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zum Ausführen mehrerer simultaner Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 4008 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 4022 des Grafikausführungseinheits-Threads 4008 Anweisungen einer der Sendeeinheit 4030, der Verzweigungseinheit 4042 oder der SIMD-FPU(s) 4034 zur Ausführung zuteilen. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb der GRF 4024 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Elementvektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform weist jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 4024 auf, obwohl Ausführungsformen nicht derart beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads simultan ausgeführt werden, obwohl eine Anzahl der Threads pro Ausführungseinheit gemäß Ausführungsformen auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 KByte zugreifen können, kann die GRF 4024 insgesamt 28 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register zusammen adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtasteroperationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen zugeteilt, die durch Nachrichtenweitergabe an die Sendeeinheit 4030 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen einer dedizierten Verzweigungseinheit 4032 zugeteilt, um SIMD-Divergenz und schließlich -Konvergenz zu ermöglichen.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 4008 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 4034 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 4034 auch Integerberechnung. In mindestens einer Ausführungsform können die FPU(s) 4034 bis zur Anzahl von M 32-Bit-Gleitkomma(oder -Integer)operationen über SMID ausführen oder bis zu 2M 16-Bit-Integer- oder 16-Bit-Gleitkommaoperationen über SMID ausführen. In mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkomma mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 4035 vorhanden, der spezifisch zum Durchführen von Operationen, die Berechnungen für maschinelles Lernen zugeordnet sind, optimiert sein kann.
In mindestens einer Ausführungsform können Arrays von mehreren Instanzen der Grafikausführungseinheit 4008 in einer Grafikteilkern-Gruppierung (z.B. einer Teilscheibe) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 4008 Anweisungen über eine Vielzahl von Ausführungskanälen hinweg ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 4008 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1015 in die Ausführungslogik 4000 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 9 oder 10 veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter im chipinternen oder chipexternen Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs der Ausführungslogik 4000 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
42 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 4200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 4200 mit maschinenlesbarem Code konfiguriert, der bei Ausführung durch die PPU 4200 die PPU 4200 dazu veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 4200 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierter Schaltung implementiert ist und der Multi-Threading als Technik zur Latenzverbergung nutzt, die dazu ausgestaltet ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und er ist eine Instanziierung eines Satzes von Anweisungen, der dazu konfiguriert ist, durch die PPU 4200 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 4200 eine Grafikverarbeitungseinheit („GPU“), die dazu konfiguriert ist, eine Grafik-Rendering-Pipeline zum Verarbeiten dreidimensionaler („3D“) Grafikdaten zu implementieren, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie etwa einer Flüssigkristallanzeige-(„LCD“-)Vorrichtung, zu generieren. In mindestens einer Ausführungsform wird die PPU 4200 verwendet, um Berechnungen, wie etwa lineare Algebraoperationen und Operationen für maschinelles Lernen, durchzuführen. 42 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zu Veranschaulichungszwecken dient und als nicht einschränkendes Beispiel für Prozessorarchitekturen ausgelegt werden sollte, die innerhalb des Umfangs dieser Offenbarung in Betracht gezogen werden, und dass ein beliebiger geeigneter Prozessor zur Ergänzung und/oder als Ersatz für diesen eingesetzt werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 4200 dazu konfiguriert, Anwendungen für Hochleistungsrechnen (High Performance Computing - „HPC“), für ein Rechenzentrum und für maschinelles Lernen zu beschleunigen. In mindestens einer Ausführungsform ist die PPU 4200 dazu konfiguriert, Deep-Learning-Systeme und - Anwendungen zu beschleunigen, einschließlich der folgenden nicht einschränkenden Beispiele: Plattformen für autonome Fahrzeuge, Deep Learning, Sprach-, Bild- und Texterkennungssysteme mit hoher Genauigkeit, intelligente Videoanalytik, Molekularsimulationen, Arzneimittelforschung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierungen und personalisierte Nutzerempfehlungen und andere.
In mindestens einer Ausführungsform beinhaltet die PPU 4200 ohne Einschränkung eine Eingabe/Ausgabe-(„E/A“-)Einheit 4206, eine Frontend-Einheit 4210, eine Planer-Einheit 4212, eine Arbeitsverteilungseinheit 4214, einen Hub 4216, eine Kreuzschiene („Xbar“) 4220, ein oder mehrere Universalverarbeitungscluster („GPCs“) 4218 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 4222. In mindestens einer Ausführungsform ist die PPU 4200 mit einem Host-Prozessor oder anderen PPUs 4200 über eine oder mehrere Hochgeschwindigkeits-GPU-Zusammenschaltungen („GPU-Zusammenschaltungen“) 4208 verbunden. In mindestens einer Ausführungsform ist die PPU 4200 über eine Zusammenschaltung 4202 mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 4200 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 4204 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 4204 ohne Einschränkung eine oder mehrere Vorrichtungen mit dynamischem Direktzugriffsspeicher („DRAM“). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Teilsysteme mit Speicher mit hoher Bandbreite („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Dies innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 auf eine drahtbasierte mehrspurige Kommunikationsverbindung beziehen, die durch Systeme zum Skalieren verwendet wird und eine oder mehrere PPUs 4200 in Kombination mit einer oder mehreren zentralen Verarbeitungseinheiten („CPUs“) beinhaltet und die Cache-Kohärenz zwischen PPUs 4200 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 über den Hub 4216 zu/von anderen Einheiten der PPU 4200 übertragen, wie etwa einer/einem oder mehreren Kopier-Engines, Videocodierern, Videodecodierern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 42.
In mindestens einer Ausführungsform ist die E/A-Einheit 4206 dazu konfiguriert, Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 42 nicht veranschaulicht) über den Systembus 4202 zu übertragen und zu empfangen In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 4206 mit dem Host-Prozessor direkt über den Systembus 4202 oder durch eine oder mehrere Zwischenvorrichtungen, wie etwa eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 4206 über den Systembus 4202 mit einem oder mehreren anderen Prozessoren kommunizieren, wie etwa einer oder mehreren der PPUs 4200. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4206 eine Peripheral-Component-Interconnect-Express-(„PCIe“-)Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 4206 Schnittstellen zum Kommunizieren mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 4206 über den Systembus 4202 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die dazu konfiguriert sind, die PPU 4200 dazu zu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 4206 decodierte Befehle an verschiedene andere Einheiten der PPU 4200, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 4210 übertragen und/oder an den Hub 4216 oder andere Einheiten der PPU 4200 übertragen, wie etwa eine oder mehrere Kopier-Engines, einen Videocodierer, einen Videodecodierer, eine Leistungsverwaltungseinheit usw. (in 42 nicht explizit veranschaulicht). In mindestens einer Ausführungsform ist die E/A-Einheit 4206 dazu konfiguriert, Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 4200 zu leiten.
In mindestens einer Ausführungsform codiert ein durch den Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 4200 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die durch diese Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl der Host-Prozessor als auch die PPU 4200 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann dazu konfiguriert sein, auf den Puffer in einem Systemspeicher zuzugreifen, der mit dem Systembus 4202 verbunden ist, und zwar über Speicheranforderungen, die über den Systembus 4202 von der E/A-Einheit 4206 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor den Befehlsstrom in den Puffer und überträgt dann einen Zeiger für den Start des Befehlsstroms an die PPU 4200, sodass die Frontend-Einheit 4210 Zeiger für einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 4200 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 4210 an die Planer-Einheit 4212 gekoppelt, die verschiedene GPCs 4218 zum Verarbeiten von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 4212 dazu konfiguriert, Zustandsinformationen in Bezug auf verschiedene durch die Planer-Einheit 4212 verwaltete Aufgaben zu verfolgen, wobei die Zustandsinformationen angeben können, welchem der GPCs 4218 eine Aufgabe zugewiesen ist, ob die Aufgabe Task aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist usw. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 4212 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 4218.
In mindestens einer Ausführungsform ist die Planer-Einheit 4212 an die Arbeitsverteilungseinheit 4214 gekoppelt, die dazu konfiguriert ist, Aufgaben zur Ausführung auf den GPCs 4218 zuzuteilen. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 4214 eine Anzahl geplanter Aufgaben nach, die von der Planer-Einheit 4212 empfangen wurde, und die Arbeitsverteilungseinheit 4214 verwaltet einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 4218. In mindestens einer Ausführungsform umfasst der Pool ausstehender Aufgaben eine Anzahl von Schlitzen (z. B. 32 Schlitze), die Aufgaben enthalten, die zur Verarbeitung durch einen konkreten GPC 4218 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Schlitzen (z. B. 4 Schlitze) für Aufgaben umfassen, die aktiv von den GPCs 4218 verarbeitet werden, sodass, wenn einer der GPCs 4218 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 4218 entfernt wird und eine der anderen Aufgaben aus dem Pool ausstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 4218 geplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Aufgabe auf dem GPC 4218 inaktiv ist, wie etwa während sie darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dann die aktive Aufgabe aus dem GPC 4218 entfernt und in den Pool ausstehender Aufgaben zurückgeführt, während eine andere Aufgabe im Pool ausstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 4218 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 4214 mit einem oder mehreren GPCs 4218 über die XBar 4220. In mindestens einer Ausführungsform ist die XBar 4220 ein Zusammenschaltungsnetz, das viele Einheiten der PPU 4200 an andere Einheiten der PPU 4200 koppelt und dazu konfiguriert sein kann, die Arbeitsverteilungseinheit 4214 an einen konkreten GPC 4218 zu koppeln. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 4200 über den Hub 4216 mit der XBar 4220 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben durch die Planer-Einheit 4212 verwaltet und durch die Arbeitsverteilungseinheit 4214 einem der GPCs 4218 zugeteilt. Der GPC 4218 ist dazu konfiguriert, die Aufgabe zu verarbeiten und Ergebnisse zu generieren. In mindestens einer Ausführungsform können die Ergebnisse durch andere Aufgaben innerhalb des GPC 4218 verbraucht, über die XBar 4220 an einen anderen GPC 4218 geleitet oder in dem Speicher 4204 gespeichert werden. In mindestens einer Ausführungsform können die Ergebnisse über die Partitionseinheiten 4222, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 4204 implementieren, in den Speicher 4204 geschrieben werden. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 an eine andere PPU 4204 oder CPU übertragen werden. In mindestens einer Ausführungsform beinhaltet die PPU 4200 ohne Einschränkung eine Anzahl U von Partitionseinheiten 4222, die gleich der Anzahl von separaten und unterschiedlichen Speichervorrichtungen 4204 ist, die mit der PPU 4200 verbunden sind. In mindestens einer Ausführungsform wird die Partitionseinheit 4222 nachstehend in Verbindung mit 44 detaillierter beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkernel aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 4200 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen simultan durch die PPU 4200 ausgeführt und die PPU 4200 stellt Isolierung, Dienstgüte (quality of service - „QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkernel dazu veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 4200 zu generieren, und der Treiberkernel gibt Tasks an einen oder mehrere Datenströme aus, die von der PPU 4200 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von verwandten Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zugehörigen Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zum Durchführen von Aufgaben beinhalten und die Daten durch einen gemeinsam genutzten Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 44.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, der PPU 4200 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 4200 verwendet, um Informationen auf der Grundlage eines trainierten Models des maschinellen Lernens (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 4200 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 4200 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
43 veranschaulicht ein Universalverarbeitungscluster („GPC“) 4300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 4300 um den GPC 4218 aus 42. In mindestens einer Ausführungsform beinhaltet jeder GPC 4300 ohne Einschränkung eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben und beinhaltet jeder GPC 4300 ohne Einschränkung einen Pipeline-Manager 4302, eine Vor-Rasteroperationseinheit (pre-raster operations unit - „PROP“-Einheit) 4304, eine Raster-Engine 4308, eine Arbeitsverteilungskreuzschiene (work distribution crossbar - „WDX“) 4316, eine Speicherverwaltungseinheit („MMU“) 4318, ein oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 4306 und eine beliebige geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 4300 durch den Pipeline-Manager 4302 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 4302 die Konfiguration eines oder mehrerer DPCs 4306 für die Verarbeitung von Aufgaben, die dem GPC 4300 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 4302 mindestens einen von einem oder mehreren DPCs 4306 dazu, mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 4306 dazu konfiguriert, ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor (streaming multi-processor - „SM“) 4314 auszuführen. In mindestens einer Ausführungsform ist der Pipeline-Manager 4302 dazu konfiguriert, die von einer Arbeitsverteilungseinheit empfangenen Pakete in mindestens einer Ausführungsform an die entsprechenden logischen Einheiten innerhalb des GPC 4300 zu leiten und einige Pakete können an Festfunktions-Hardwareeinheiten in der PROP 4304 und/oder die Raster-Engine 4308 geleitet werden, während andere Pakete an die DPCs 4306 zur Verarbeitung durch eine Primitiv-Engine 4312 oder den SM 4314 geleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 4302 mindestens einen der DPCs 4306, um ein neuronales Netzmodell und/oder eine Rechenpipeline zu implementieren.
In mindestens einer Ausführungsform ist die PROP-Einheit 4304 dazu konfiguriert, in mindestens einer Ausführungsform die von der Raster-Engine 4308 und den DPCs 4306 generierten Daten an eine Rasteroperations-(„ROP“-)Einheit in der Partitionseinheit 4222 zu leiten, die vorstehend in Verbindung mit 42 detaillierter beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 4304 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen usw. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 4308 ohne Einschränkung eine Anzahl von Festfunktions-Hardwareeinheiten, die dazu konfiguriert sind, verschiedene Rasteroperationen durchzuführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 4308 ohne Einschränkung eine Einrichtungs-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelverschmelzungs-Engine und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Einrichtungs-Engine transformierte Vertices und generiert Ebenengleichungen, die dem durch die Vertices definierten geometrischen Primitiv zugeordnet sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu generieren; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, in der Fragmente, die dem Primitiv zugeordnet sind und einen z-Test nicht bestehen, Culling unterzogen werden und an eine Clipping-Engine übertragen werden, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, Clipping unterzogen werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an die Feinraster-Engine übergeben, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu generieren, die von der Einrichtungs-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 4308 Fragmente, die von einer beliebigen geeigneten Einheit, wie etwa von einem in dem DPC 4306 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 4306, der in dem GPC 4300 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 4310; eine Primitiv-Engine 4312; einen oder mehrere SMs 4314 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 4310 den Betrieb des DPC 4306 und leitet von dem Pipeline-Manager 4302 empfangene Pakete an die entsprechenden Einheiten in dem DPC 4306. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 4312 geleitet, die dazu konfiguriert ist, Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abzurufen; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 4314 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 4314 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Aufgaben zu verarbeiten, die durch eine Anzahl von Threads dargestellt sind. In mindestens einer Ausführungsform weist der SM 4314 mehrere Threads auf und ist dazu konfiguriert, eine Vielzahl von Threads (z.B. 32 Threads) aus einer konkreten Gruppe von Threads gleichzeitig auszuführen und eine Single-Instruction-Multiple-Data-(„SIMD“-)Architektur zu implementieren, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) dazu konfiguriert ist, einen anderen Datensatz auf Grundlage des gleichen Anweisungssatzes zu verarbeiten. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 4314 eine Single-Instruction-Multiple-Thread-(„SIMT“- )Architektur, bei der jeder Thread in einer Gruppe von Threads dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp beibehalten, wodurch Nebenläufigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread beibehalten, wodurch gleichwertige Nebenläufigkeit zwischen allen Threads, innerhalb und zwischen Warps, ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread beibehalten und können Threads, die dieselben Anweisungen ausführen, zur besseren Effizienz konvergieren und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 4314 wird nachstehend detaillierter beschrieben.
In mindestens einer Ausführungsform stellt die MMU 4318 eine Schnittstelle zwischen dem GPC 4300 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 4222 aus 42) bereit und stellt die MMU 4318 die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Vermittlung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMLJ 4318 einen oder mehrere Adressübersetzungspuffer („TLBs“) zum Durchführen der Übersetzung von virtuellen Adressen in physische Adressen in Speicher bereit.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, dem GPC 4300 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 4300 verwendet, um Informationen auf Grundlage eines trainierten Modells des maschinellen Lernens (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den GPC 4300 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 4300 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
44 veranschaulicht eine Speicherpartitionseinheit 4400 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 4400 ohne Einschränkung eine Rasteroperations-(„ROP“-)Einheit 4402, einen Cache 4404 der Ebene zwei („L2“-), eine Speicherschnittstelle 4406 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 4406 an Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 4406 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen für Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform beinhaltet die PPU U Speicherschnittstellen 4406, eine Speicherschnittstelle 4406 pro Paar von Partitionseinheiten 4400, wobei jedes Paar von Partitionseinheiten 4400 mit einer entsprechenden Speichervorrichtung verbunden ist. Zum Beispiel kann in die PPU in mindestens einer Ausführungsform mit bis zu Y Speichervorrichtungen verbunden sein, wie etwa mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher mit Grafik-Double-Data-Rate, Version 5 („GDDR5-SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 4406 eine Speicherschnittstelle mit Speicher mit hoher Bandbreite der zweiten Generation (high bandwidth memory second generation - „HBM2“) und ist Y gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel in demselben physischen Gehäuse wie die PPU, was im Vergleich zu GDDR5-SDRAM-Systemen erhebliche Leistungs- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speicherchips und ist Y gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher Single-Error-Correcting-Double-Error-Detecting-(„SECDED“-)Fehlerkorrekturcode (Error Correction Code - „ECC“) zum Schützen von Daten. In mindestens einer Ausführungsform stellt der ECC eine höhere Zuverlässigkeit für Rechenanwendungen bereit, die empfindlich auf Datenkorruption reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine Speicherhierarchie mit mehreren Ebenen. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 4400 einen vereinheitlichten Speicher, um einen einzelnen vereinheitlichten virtuellen Adressraum für den Speicher der zentralen Verarbeitungseinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen von einer PPU auf Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Zusammenschaltung 4208 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen, und der PPU vollen Zugriff auf den CPU-Speicher bereitstellen.
In mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen generieren, die nicht in Seitentabellen zugeordnet sind, und die Speicherpartitionseinheit 4400 bedient dann Seitenfehler, indem sie die Adressen in der Seitentabelle zuordnet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen an Kopier-Engines übergeben werden, ohne Rücksicht darauf, ob Speicherseiten speicherresident sind und der Kopierprozess transparent ist.
Daten aus dem Speicher 4204 aus 42 oder einem anderen Systemspeicher werden gemäß mindestens einer Ausführungsform durch die Speicherpartitionseinheit 4400 abgerufen und in L2-Cache 4404 gespeichert, der sich auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 4400 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Caches, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind die Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 4314 einen Cache der Ebene eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der für einen konkreten SM 4314 dediziert ist, und Daten aus dem L2-Cache 4404 abgerufen und in jedem der LI-Caches zur Verarbeitung in funktionellen Einheiten der SMs 4314 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 4404 an die Speicherschnittstelle 4406 und die XBar 4220 gekoppelt.
In mindestens einer Ausführungsform führt die ROP-Einheit 4402 Grafikrasteroperationen durch, die mit der Pixelfarbe in Bezug stehen, wie etwa Farbkomprimierung, Pixel-Blending und andere. In mindestens einer Ausführungsform implementiert die ROP-Einheit 4402 die Tiefenprüfung in Verbindung mit der Raster-Engine 4308, wobei sie eine Tiefe für eine Abtastposition, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 4308 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine dem Fragment zugeordnete Abtastposition geprüft. In mindestens einer Ausführungsform, wenn das Fragment die Tiefenprüfung für die Abtastposition besteht, aktualisiert die ROP-Einheit 4402 dann den Tiefenpuffer und überträgt ein Ergebnis der Tiefenprüfung an die Raster-Engine 4308. Es versteht sich, dass sich die Anzahl der Partitionseinheiten 4400 von der Anzahl der GPCs unterscheiden kann, und daher kann jede ROP-Einheit 4402 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 4402 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein durch die ROP-Einheit 4402 generiertes Ergebnis an die XBar 4220 geleitet werden soll.
45 veranschaulicht einen Streaming-Multiprozessor („SM“) 4500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 4500 der SM 4314 aus 43. In mindestens einer Ausführungsform beinhaltet der SM 4500 ohne Einschränkung einen Anweisungs-Cache 4502; eine oder mehrere Planer-Einheiten 4504; eine Registerdatei 4508; einen oder mehrere Verarbeitungskerne („Kerne“) 4510; eine oder mehrere Spezialfunktionseinheiten (special function units - „SFUs“) 4512; eine oder mehrere Lade-/Speichereinheiten (load/store units - „LSUs“) 4514; ein Zusammenschaltungsnetz 4516; einen gemeinsam genutzten Speicher/Cache der Ebene eins („L1“) 4518 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform teilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“) zu und wird jede Aufgabe einem konkreten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen und wird, wenn die Aufgabe einem Shader-Programm zugeordnet ist, die Aufgabe einem der SMs 4500 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 4504 Aufgaben von der Arbeitsverteilungseinheit und verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 4500 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 4504 Thread-Blöcke für die Ausführung als Warps aus parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 4504 eine Vielzahl von unterschiedlichen Thread-Blöcken, indem sie unterschiedlichen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl von unterschiedlichen kooperativen Gruppen verschiedenen funktionellen Einheiten (z. B. Verarbeitungskernen 4510, SFUs 4512 und LSUs 4514) zuteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, dass es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck satterer, effizienterer paralleler Dekompositionen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Launch-APIs die Synchronisation zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen von Programmiermodellen ein einzelnes, einfaches Konstrukt für die Synchronisation kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer geringeren als Thread-Block-Granularität definieren und innerhalb definierter Gruppen synchronisieren, um eine höhere Rechenleistung, Ausgestaltungsflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit mit Teilblock- (d. h. so klein wie ein einzelner Thread) und Mehrblock-Granularität zu definieren und kollektive Operationen, wie etwa Synchronisation, an Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, sodass sich Bibliotheken und Nutzenfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen Primitive der kooperativen Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf, Produzent-Konsument-Parallelität, opportunistischer Parallelität und globaler Synchronisation über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Zuteilungseinheit 4506 dazu konfiguriert, Anweisungen an eine oder mehrere der funktionellen Einheiten zu übertragen und die Planer-Einheit 4504 beinhaltet ohne Einschränkung zwei Zuteilungseinheiten 4506, die ermöglichen, dass zwei unterschiedliche Anweisungen aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform beinhaltet jede Planer-Einheit 4504 eine einzelne Zuteilungseinheit 4506 oder zusätzliche Zuteilungseinheiten 4506.
In mindestens einer Ausführungsform beinhaltet jeder SM 4500 in mindestens einer Ausführungsform ohne Einschränkung die Registerdatei 4508, die einen Satz von Registern für funktionelle Einheiten des SM 4500 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 4508 derart zwischen den einzelnen funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerdatei 4508 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 4508 auf unterschiedliche Warps aufgeteilt, die durch den SM 4500 ausgeführt werden, und die Registerdatei 4508 stellt temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 4500 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 4510. In mindestens einer Ausführungsform beinhaltet der SM 4500 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 4510. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 4510 in mindestens einer Ausführungsform ohne Einschränkung eine Vollpipelineverarbeitungseinheit mit einfacher Genauigkeit, doppelter Genauigkeit und/oder gemischter Genauigkeit, die ohne Einschränkung eine arithmetisch-logische Einheit für Gleitkommazahlen und eine arithmetisch-logische Einheit für Integer beinhaltet. In mindestens einer Ausführungsform implementieren die arithmetisch-logischen Einheiten für Gleitkommazahlen den Standard IEEE 754-2008 für Gleitkommaarithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 4510 ohne Einschränkung 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Integerkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind gemäß mindestens einer Ausführungsform dazu konfiguriert, Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 4510 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne dazu konfiguriert, Deep-Learning-Matrixarithmetik durchzuführen, wie etwa Faltungsoperationen zum Trainieren und Inferenzieren neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern an einer 4x4-Matrix und er führt eine Matrixmultiplikations- und -akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingaben A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung von 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden die Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform macht eine API, wie etwa eine CUDA 9 C++ API, spezialisierte Matrixlade-, Matrixmultiplikations- und -akkumulations- sowie Matrixspeicheroperationen verfügbar, um die Tensorkerne anhand eines Programms mit CUDA-C++ effizient zu verwenden. In mindestens einer Ausführungsform nimmt die Schnittstelle auf Warp-Ebene auf der CUDA-Ebene Matrizen der Größe 16x16 an, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 4500 ohne Einschränkung M SFUs 4512, die Spezialfunktionen durchführen (z. B. Attributauswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform beinhalten die SFUs 4512 ohne Einschränkung eine Baumtraversierungseinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu traversieren. In mindestens einer Ausführungsform beinhalten die SFUs 4512 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturkartenfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind die Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die durch den SM 4500 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsam genutzten Speicher/L1-Cache 4518 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen, wie etwa Filteroperationen unter Verwendung von Mip-Karten (z. B. Texturkarten mit variierenden Detailgraden), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jeder SM 4500 ohne Einschränkung zwei Textureinheiten.
Jeder SM 4500 umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 4514, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 4518 und der Registerdatei 4508 implementieren. Jeder SM 4500 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung ein Zusammenschaltungsnetz 4516, das jede der funktionellen Einheiten mit der Registerdatei 4508 und der LSU 4514 mit der Registerdatei 4508 und dem gemeinsam genutzten Speicher/L1-Cache 4518 verbindet. In mindestens einer Ausführungsform ist das Zusammenschaltungsnetz 4516 eine Kreuzschiene, die dazu konfiguriert sein kann, beliebige funktionelle Einheiten mit beliebigen Registern in der Registerdatei 4508 zu verbinden und LSUs 4514 mit der Registerdatei 4508 und Speicherorten im gemeinsam genutzten Speicher/L1-Cache 4518 zu verbinden.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 4518 ein Array von chipinternem Speicher, das in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 4500 und der Primitiv-Engine sowie zwischen Threads in dem SM 4500 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 4518 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich in einem Pfad von dem SM 4500 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsam genutzte Speicher/L1-Cache 4518 in mindestens einer Ausführungsform zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von dem gemeinsam genutzten Speicher/L1-Cache 4518, L2-Cache und Speicher Ergänzungsspeicher.
Das Kombinieren der Funktionalität des Daten-Cache und des gemeinsam genutzten Speichers in einem einzelnen Speicherblock stellt in mindestens einer Ausführungsform eine verbesserte Rechenleistung für beide Typen von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität durch Programme, die keinen gemeinsam genutzten Speicher verwenden, als Cache verwendet oder sie kann so verwendet werden, wie etwa, falls der gemeinsam genutzte Speicher dazu konfiguriert ist, die Hälfte einer Kapazität verwendet Textur- und Lade-/Speicheroperationen die verbleibende Kapazität verwenden können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 4518 ermöglicht dem gemeinsam genutzten Speicher/L1-Cache 4518 gemäß mindestens einer Ausführungsform als Leitung mit hohem Durchsatz für Streaming-Daten zu fungieren, während simultan Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitgestellt wird. In mindestens einer Ausführungsform kann bei einer Konfiguration für Universalparallelberechnung eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Festfunktions-Grafikverarbeitungseinheiten umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei der Konfiguration für Universalparallelberechnungen weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt DPCs zu und verteilt sie an diese. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse generiert, wobei der SM 4500 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsam genutzte Speicher/L1-Cache 4518 zur Kommunikation zwischen den Threads und die LSU 4514 zum Lesen des und Schreiben in den globalen Speicher durch den gemeinsam genutzten Speicher/L1-Cache 4518 und die Speicherpartitionseinheit verwendet werden. Bei der Konfiguration für Universalparallelberechnungen schreibt der SM 4500 in mindestens einer Ausführungsform Befehle, die durch die Planer-Einheit 4504 verwendet werden können, um neue Arbeit in den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen tragbaren Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung und anderen enthalten oder damit gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem System auf einem Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen enthalten, wie etwa zusätzlichen PPUs, Speicher, einer Reduced-Instruction-Set-Computer-(„RISC“-)CPU, einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler (digital-to-analog converter - „DAC“) und dergleichen.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Die Grafikkarte kann dazu konfiguriert sein, mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers eine Schnittstelle zu bilden. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Die Inferenz- und/oder Trainingslogik 1015 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1015 sind nachstehend in Verbindung mit den 9 und/oder 10 bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, dem SM 4500 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 4500 verwendet, um Informationen auf Grundlage eines trainierten Modells für maschinelles Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den SM 4500 trainiert wurde. In mindestens einer Ausführungsform kann der SM 4500 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen. In mindestens einer Ausführungsform wird die Inferenz- und/oder Trainingslogik 1015 verwendet, um eine Segmentierung auf Grundlage eines Satzes von Extrempunkten durchzuführen.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Mehrchipmodule mit erhöhter Konnektivität verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer zentralen Verarbeitungseinheit („CPU“) und einer Busimplementierung bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Nutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogik-Algorithmen im Hauptspeicher 1404 und/oder im Sekundärspeicher gespeichert. Bei Ausführung durch einen oder mehrere Prozessoren ermöglichen es Computerprogramme dem System 1400, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind der Arbeitsspeicher 1404, der Datenspeicher und/oder ein beliebiger anderer Datenspeicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorhergehender Figuren im Kontext der CPU 1402; des Parallelverarbeitungssystems 1412; einer integrierten Schaltung, die mindestens zu einem Abschnitt der Fähigkeiten sowohl der CPU 1402 als auch des Parallelverarbeitungssystems 1412 in der Lage ist; eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die dazu ausgestaltet ist, als Einheit zur Durchführung zugehöriger Funktionen zu arbeiten und verkauft zu werden usw.); und einer beliebigen geeigneten Kombination aus (einer) integrierten Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und anderer implementiert. In mindestens einer Ausführungsform kann das Computersystem 1400 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielkonsolen, eines eingebetteten Systems und/oder einer beliebigen anderen Art von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1412 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1414 und zugeordneten Speichern 1416. In mindestens einer Ausführungsform sind die PPUs 1414 über eine Zusammenschaltung 1418 und einen Switch 1420 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1412 Rechenaufgaben auf PPUs 1414, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1414 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1414 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1414 durch Verwendung eines Befehls wie etwa _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1414 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Wesens der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Techniken diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die konkrete(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Bezeichnungen im Kontext mit der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern in dieser Schrift nicht anders angegeben oder durch den Kontext eindeutig widerlegt, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (d. h. „einschließlich, aber nicht begrenzt auf“), sofern nicht anderweitig angegeben. Der Ausdruck „verbunden“ ist als teilweise oder vollständig ineinander enthalten, aneinander befestigt oder aneinander angefügt auszulegen, wenn er unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, selbst, wenn ein Element dazwischen eingefügt ist. Die Nennung von Wertebereichen in dieser Schrift soll lediglich als schnelles Verfahren des einzelnen Bezugnehmens auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, in dieser Schrift ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln in dieser Schrift wiedergegeben wäre. Die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Objekten“) oder „Teilmenge“ ist als eine nicht leere Zusammenstellung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll solche verbindende Sprache im Allgemeinen nicht ausdrücken, dass bestimmte Ausführungen erforderlich machen, dass zumindest eines von A, zumindest eines von B und zumindest eines von C vorhanden ist. Außerdem, sofern nicht anders angemerkt oder durch den Kontext widerlegt, bezeichnet der Ausdruck „Vielzahl“ einen Zustand der Pluralität (z. B. gibt „eine Vielzahl von Objekten“ mehrere Objekte an). Bei einer Vielzahl handelt es sich um mindestens zwei Objekte, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben wird. Sofern nicht anders angegeben oder anderweitig aus dem Kontext ersichtlich, bedeutet „basierend auf“ „mindestens teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
In dieser Schrift beschriebene Operationen von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern in dieser Schrift nicht anders angegeben oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess, wie zum Beispiel die in dieser Schrift beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon), unter der Kontrolle von einem oder mehreren Computersystemen ausgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), die kollektiv auf einem oder mehreren Prozessoren ausgeführt werden, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht transitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht transitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, in dieser Schrift beschriebene Operationen durchzuführen. Ein Satz von nicht transitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nicht transitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nicht transitorischen Speichermedien mehrerer nicht transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht transitorische computerlesbare Speichermedien kollektiv den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und führen unterschiedliche Prozessoren unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder zusammen Operationen der in dieser Schrift beschriebenen Prozesse durchführen, und sind derartige Computersysteme mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglicht. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die in dieser Schrift beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die in dieser bereitgestellt sind, soll lediglich die Ausführungsformen der Offenbarung besser veranschaulichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die in dieser Schrift erwähnt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Referenz einzeln und spezifisch als durch Referenz eingeschlossen angegeben und in ihrer Gesamtheit in dieser Schrift ausgeführt.
In der Beschreibung und den Ansprüchen können die Ausdrücke „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander bestimmt sein können. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Ausdrücke wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, wie etwa elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder - anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder dem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder im Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Im vorliegenden Zusammenhang können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Laufe der Zeit Arbeit durchführen, wie etwa Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Ausdrücke „System“ und „Verfahren“ werden in dieser Schrift insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf Erhalten, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch Übertragen von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch Übertragen von Daten über ein Computernetzwerk von der bereitstellenden Entität zur erfassenden Entität erfolgen. Es kann auch auf Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch Übertragen von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, Parameter einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementierung der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht es sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen konkreten Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen, um zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele einem oder mehreren Spielern eines ersten Spiels zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze und einer oder mehrerer Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels bereitgestellt werden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
Prozessor nach Anspruch 2, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Daten für die eine oder die mehreren Interaktionen einer Empfehlungs-Engine zum Bestimmen des einen oder der mehreren zweiten Spiele bereitzustellen.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Spielerprofile für den einen oder die mehreren Spieler unter Verwendung aggregierter Daten, die die eine oder die mehreren Interaktionen mit dem ersten Spiel beinhalten, zu aktualisieren.
System, umfassend: einen oder mehrere Prozessoren, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele einem oder mehreren Spielern eines ersten Spiels zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze und einer oder mehrerer Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels bereitgestellt werden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben; und einen oder mehrere Speicher, um Parameter zu speichern, die dem einen oder den mehreren neuronalen Netzen entsprechen.
System nach Anspruch 7, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
System nach Anspruch 8, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
System nach Anspruch 7, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
System nach Anspruch 7, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, Daten für die eine oder die mehreren Interaktionen einer Empfehlungs-Engine zum Bestimmen des einen oder der mehreren zweiten Spiele bereitzustellen.
Nicht transitorisches maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die bei Durchführung durch einen oder mehrere Prozessoren den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen: Veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele einem oder mehreren Spielern eines ersten Spiels zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze und einer oder mehrerer Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels bereitgestellt werden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 12, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Bestimmen der einen oder der mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 13, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Ableiten der Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 12, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Analysieren von Segmenten von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 12, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Bereitstellen von Daten für die eine oder die mehreren Interaktionen an eine Empfehlungs-Engine zum Bestimmen des einen oder der mehreren zweiten Spiele.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 12, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Aktualisieren von Spielerprofilen für den einen oder die mehreren Spieler unter Verwendung aggregierter Daten, die die eine oder die mehreren Interaktionen mit dem ersten Spiel beinhalten.
Empfehlungssystem, umfassend: ein Interaktionsbestimmungssystem, das einen oder mehrere erste Prozessoren beinhaltet, die dazu konfiguriert werden sollen, unter Verwendung eines oder mehrerer erster neuronaler Netze eine oder mehrere Interaktionen mit einem ersten Spiel durch einen oder mehrere Spieler des ersten Spiels zu bestimmen; und eine Empfehlungs-Engine, die einen oder mehrere zweite Prozessoren beinhaltet, um zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele dem einen oder den mehreren Spielern des ersten Spiels zumindest teilweise auf Grundlage eines oder mehrerer zweiter neuronaler Netze und der einen oder der mehreren Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels bereitgestellt werden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben.
Empfehlungssystem nach Anspruch 18, wobei der eine oder die mehreren ersten Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
Empfehlungssystem nach Anspruch 19, wobei der eine oder die mehreren ersten Prozessoren ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Empfehlungssystem nach Anspruch 18, wobei der eine oder die mehreren ersten Prozessoren ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
Prozessor, umfassend: eine oder mehrere Schaltungen, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele einem oder mehreren Spielern eines ersten Spiels unter Verwendung eines oder mehrerer neuronaler Netze bereitgestellt werden, die zumindest teilweise durch Bestimmen einer oder mehrerer Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels trainiert wurden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben.
Prozessor nach Anspruch 22, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
Prozessor nach Anspruch 23, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Prozessor nach Anspruch 22, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
Prozessor nach Anspruch 22, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Daten für die eine oder die mehreren Interaktionen einer Empfehlungs-Engine zum Bestimmen des einen oder der mehreren zweiten Spiele bereitzustellen.
System, umfassend: einen oder mehrere Prozessoren, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele einem oder mehreren Spielern eines ersten Spiels unter Verwendung eines oder mehrerer neuronaler Netze bereitgestellt werden, die zumindest teilweise durch Bestimmen einer oder mehrerer Interaktionen mit dem ersten Spiel durch den einen oder die mehreren Spieler des ersten Spiels trainiert wurden, wobei die eine oder die mehreren Interaktionen ein Interesse an dem einen oder den mehreren zweiten Spielen durch den einen oder die mehreren Spieler des ersten Spiels angeben; und einen oder mehrere Speicher, um das eine oder die mehreren neuronalen Netze zu speichern.
System nach Anspruch 27, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
System nach Anspruch 28, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
System nach Anspruch 27, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
System nach Anspruch 27, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, Daten für die eine oder die mehreren Interaktionen einer Empfehlungs-Engine zum Bestimmen des einen oder der mehreren zweiten Spiele bereitzustellen.
Prozessor, umfassend: eine oder mehrere Schaltungen, um zu veranlassen, dass eine oder mehrere Interaktionen durch einen oder mehrere Spieler mit einem ersten Spiel an einen Server gesendet werden und eine oder mehrere Spielempfehlungen von dem Server zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze empfangen werden, um zu bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben.
Prozessor nach Anspruch 32, wobei die eine oder die mehreren Schaltungen ferner zu Folgendem dienen: Bestimmen der einen oder der mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden.
Prozessor nach Anspruch 33, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Prozessor nach Anspruch 32, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
Prozessor nach Anspruch 32, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, zu veranlassen, dass Informationen für das eine oder die mehreren zweiten Spiele für den einen oder die mehreren Spieler dargestellt werden.
System, umfassend: einen oder mehrere Prozessoren, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Interaktionen durch einen oder mehrere Spieler mit einem ersten Spiel an einen Server gesendet werden und eine oder mehrere Spielempfehlungen von dem Server zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze empfangen werden, um zu bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben; und einen oder mehrere Speicher, um Parameter zu speichern, die dem einen oder den mehreren neuronalen Netzen entsprechen.
System nach Anspruch 37, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
System nach Anspruch 38, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
System nach Anspruch 37, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
System nach Anspruch 37, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, zu veranlassen, dass Informationen für das eine oder die mehreren zweiten Spiele für den einen oder die mehreren Spieler dargestellt werden.
Nicht transitorisches maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die bei Durchführung durch einen oder mehrere Prozessoren den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen: Veranlassen, dass eine oder mehrere Interaktionen durch einen oder mehrere Spieler mit einem ersten Spiel an einen Server gesendet werden und eine oder mehrere Spielempfehlungen von dem Server zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze empfangen werden, um zu bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 42, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Bestimmen der einen oder der mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 43, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Ableiten der Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 42, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Analysieren von Segmenten von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden.
Nicht transitorisches maschinenlesbares Medium nach Anspruch 42, wobei die Anweisungen bei Ausführung den einen oder die mehrere Prozessoren ferner zu Folgendem veranlassen: Veranlassen, dass Informationen für das eine oder die mehreren zweiten Spiele für den einen oder die mehreren Spieler dargestellt werden.
Spielsystem, umfassend: ein Spielausführungssystem, das einen oder mehrere erste Prozessoren beinhaltet, die dazu konfiguriert werden sollen, ein erstes Spiel auszuführen; und ein Interaktionsbestimmungssystem, das einen oder mehrere zweite Prozessoren beinhaltet, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Interaktionen durch einen oder mehrere Spieler mit dem ersten Spiel an einen Server gesendet werden und eine oder mehrere Spielempfehlungen von dem Server zumindest teilweise auf Grundlage eines oder mehrerer neuronaler Netze empfangen werden, um zu bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben.
Spielsystem nach Anspruch 47, wobei der eine oder die mehreren zweiten Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
Spielsystem nach Anspruch 48, wobei der eine oder die mehreren zweiten Prozessoren ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Spielsystem nach Anspruch 47, wobei der eine oder die mehreren zweiten Prozessoren ferner dazu dienen, Segmente von Medien, die für das erste Spiel generiert wurden, zu analysieren.
Prozessor, umfassend: eine oder mehrere Schaltungen, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele von einem Server empfangen werden, als Reaktion auf das Senden einer oder mehrerer Interaktionen durch einen oder mehrere Spieler mit einem ersten Spiel, die unter Verwendung eines oder mehrerer neuronaler Netze bestimmt wurden, die zumindest teilweise durch Bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben, trainiert wurden.
Prozessor nach Anspruch 51, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
Prozessor nach Anspruch 52, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
Prozessor nach Anspruch 51, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
Prozessor nach Anspruch 51, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, zu veranlassen, dass Informationen für das eine oder die mehreren zweiten Spiele für den einen oder die mehreren Spieler dargestellt werden.
System, umfassend: einen oder mehrere Prozessoren, die dazu konfiguriert werden sollen, zu veranlassen, dass eine oder mehrere Empfehlungen für ein oder mehrere zweite Spiele von einem Server empfangen werden, als Reaktion auf das Senden einer oder mehrerer Interaktionen durch einen oder mehrere Spieler mit einem ersten Spiel, die unter Verwendung eines oder mehrerer neuronaler Netze bestimmt wurden, die zumindest teilweise durch Bestimmen, ob die eine oder die mehreren Interaktionen ein Interesse an den Spielempfehlungen durch den einen oder die mehreren Spieler angeben, trainiert wurden; und einen oder mehrere Speicher, um das eine oder die mehreren neuronalen Netze zu speichern.
System nach Anspruch 56, wobei der eine oder die mehreren Prozessoren ferner dazu dienen, die eine oder die mehreren Interaktionen teilweise auf Grundlage von Schlüsselwörtern, die für den einen oder die mehreren Spieler in dem ersten Spiel abgeleitet wurden, zu bestimmen.
System nach Anspruch 57, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, die Schlüsselwörter aus mindestens einem von Szenen, Aktionen oder Objekten, die dem einen oder den mehreren Spielern entsprechen, in dem ersten Spiel abzuleiten.
System nach Anspruch 56, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, Segmente von Medien für das erste Spiel, die in einem oder mehreren Strömen empfangen wurden, zu analysieren.
System nach Anspruch 56, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, zu veranlassen, dass Informationen für das eine oder die mehreren zweiten Spiele für den einen oder die mehreren Spieler dargestellt werden.