DE112020004702T5

DE112020004702T5 - Bildgenerierung unter verwendung eines oder mehrerer neuronaler netze

Info

Publication number: DE112020004702T5
Application number: DE112020004702.4T
Authority: DE
Inventors: Ming-Yu Liu
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-09-30
Filing date: 2020-09-25
Publication date: 2022-07-21
Also published as: GB2600073A; US20210097691A1; GB202201887D0; WO2021067126A1; CN114365185A

Abstract

Einrichtungen, Systeme und Techniken werden dargestellt, um digitale Bilder zu generieren oder zu manipulieren. In mindestens einer Ausführungsform wird ein Netz trainiert, um modifizierte Bilder zu generieren, die durch einen Nutzer ausgewählte Merkmale beinhalten.

Description

QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
Diese ist eine PCT-Anmeldung und beansprucht Priorität gegenüber US-Anmeldung Nr. 16/588,910 , mit der Bezeichnung „IMAGE GENERATION USING ONE OR MORE NEURAL NETWORKS“, eingereicht am 30. September 2019; wobei die gesamte Offenbarung dieser Anmeldung durch Bezugnahme in diese Schrift aufgenommen wird.
TECHNISCHES GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Durchführung und Ermöglichung künstlicher Intelligenz verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die zum Trainieren von neuronalen Netzen gemäß verschiedenen in dieser Schrift beschriebenen neuartigen Techniken verwendet werden.
ALLGEMEINER STAND DER TECHNIK
Es gibt verschiedene Softwareanwendungen, die es Nutzern ermöglichen, digitale Bilder manuell zu erstellen oder zu manipulieren. Wenn ein Nutzer ein fotorealistisches Bild erstellen möchte, muss der Nutzer typischerweise Bilder suchen, die Darstellungen einzelner Komponenten von Interesse beinhalten, und dann diese Bilder so ausschneiden und einfügen, dass ein Bild wie gewünscht aussieht. Dies kann einen mühsamen Beschneidungsprozess beinhalten, der einen erheblichen Aufwand, um die korrekte Ausrichtung und Größe der Bildteile zu erreichen sowie das Entfernen von Bildartefakten und das nahtlose Zusammenfügen einzelner Komponenten beinhaltet. Einige Softwarepakete bieten zwar Werkzeuge, die dazu beitragen, den Aufwand des Nutzers zumindest für einige dieser Schritte zu verringern, doch ist dieser Prozess nach wie vor mit einer erheblichen manuellen Interaktion verbunden und kann für viele Nutzer zu kompliziert sein.
Figurenliste
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen Folgendes gilt:

Die 1A und 1B veranschaulichen ein semantisches Layout und ein entsprechendes synthetisiertes Bild, das gemäß mindestens einer Ausführungsform generiert werden kann;
Die 2A, 2B, 2C und 2D veranschaulichen einen Satz von semantischen Layouts und entsprechenden synthetisierten Bildern, die gemäß mindestens einer Ausführungsform generiert werden können;
3 veranschaulicht eine Nutzerschnittstelle, die genutzt werden kann, um ein semantisches Layout gemäß mindestens einer Ausführungsform zu generieren;
4 veranschaulicht Komponenten eines Bildsynthetisierernetzes gemäß mindestens einer Ausführungsform;
5 veranschaulicht einen Prozess zum Erhalten eines semantischen Layouts und Synthetisieren eines entsprechenden fotorealistischen Bilds gemäß mindestens einer Ausführungsform;
Die 6A, 6B, 6C und 6D veranschaulichen Bildmodifikationen gemäß mindestens einer Ausführungsform;
Die 7A, 7B, 7C, 7D und 7E veranschaulichen Bildmodifikationen gemäß mindestens einer Ausführungsform;
Die 8A, 8B, 8C und 8D veranschaulichen Bildmodifikationen gemäß mindestens einer Ausführungsform;
9 veranschaulicht eine Nutzerschnittstelle, die genutzt werden kann, um ein Bild unter Verwendung eines semantischen Layouts gemäß mindestens einer Ausführungsform zu modifizieren;
10 veranschaulicht einen Prozess zum Modifizieren eines Bilds unter Verwendung eines semantischen Layouts gemäß mindestens einer Ausführungsform;
11 veranschaulicht eine Umgebung gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein System zum Trainieren eines Bildsynthesenetzes gemäß mindestens einer Ausführungsform;
13 veranschaulicht Schichten eines statistischen Modells gemäß mindestens einer Ausführungsform;
14A veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
14B veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein beispielhaftes Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
20A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
20B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
20C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
20D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
Die 20E und 20F veranschaulichen ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
21 veranschaulicht beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren gemäß mindestens einer Ausführungsform;
Die 22A-22B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
Die 23A-23B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
24 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
25A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
25B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
25C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
25D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
26 veranschaulicht ein System mit mehreren Grafikverarbeitungseinheiten (graphics processing unit - GPU) gemäß mindestens einer Ausführungsform;
27 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
28 veranschaulicht die Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
29 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
Die 31 und 32 veranschaulichen zumindest Abschnitte eines Grafikprozessors gemäß mindestens einer Ausführungsform;
33 veranschaulicht zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
Die 34A-34B veranschaulichen zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
35 veranschaulicht eine Parallelverarbeitungseinheit (parallel processing unit - „PPU“) gemäß mindestens einer Ausführungsform;
36 veranschaulicht einen Universalverarbeitungscluster (general processing cluster - „GPC“) gemäß mindestens einer Ausführungsform;
37 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform; und
38 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform erfolgt die Generierung von Bildern, wie etwa fotorealistischen Bildern, unter Verwendung semantischer Layouts. In mindestens einer Ausführungsform kann ein Nutzer eine Anwendung zur Layoutgenerierung nutzen, um beispielsweise ein einfaches semantisches Layout zu zeichnen oder zu erstellen. In mindestens einer Ausführungsform beinhaltet dieses semantische Layout zwei oder mehr Bereiche, die von einem Nutzer identifiziert werden, wie etwa durch Eingabe von Bereichsgrenzen. In mindestens einer Ausführungsform kann ein Nutzer zudem jedem Bereich ein semantisches Label (oder eine andere Kennung) zuordnen, um eine Art von Objekt(en) anzugeben, die in diesem Bereich gerendert werden. In mindestens einer Ausführungsform könnte ein Nutzer, der ein fotorealistisches Bild einer Außenszene generieren möchte, einem unteren Bereich im Bildraum ein Label „Gras“ und einem oberen Bereich ein Label „Himmel“ zuordnen. In mindestens einer Ausführungsform kann dieses semantische Layout, nachdem es generiert wurde, einem Bildsynthesenetz als Eingabe bereitgestellt werden. In mindestens einer Ausführungsform kann dieses Netz ein trainiertes Netz für maschinelles Lernen sein, wie etwa ein Generative Adversarial Network (GAN). In mindestens einer Ausführungsform kann ein Netz eine konditionale, räumlich adaptive Normalisierungsschicht zum Propagieren semantischer Informationen aus einem semantischen Layout zu anderen Schichten eines trainierten Netzes beinhalten. In mindestens einer Ausführungsform kann diese konditionale Normalisierungsschicht auf semantische Bildsynthese zugeschnitten sein. In mindestens einer Ausführungsform kann das Synthetisieren sowohl eine Normalisierung als auch eine Denormalisierung beinhalten, wobei jeder Bereich unterschiedliche Normalisierungsparameterwerte nutzen kann. In mindestens einer Ausführungsform kann ein Bild dann aus einem Netz abgeleitet und zur Anzeige für einen Nutzer gerendert werden. In mindestens einer Ausführungsform kann dieser Nutzer Labels oder Bereiche ändern, um zu veranlassen, dass ein neues oder aktualisiertes Bild generiert wird. In mindestens einer Ausführungsform kann ein derartiger Ansatz Nutzern ermöglichen, große Künstler zu werden, da sie einen Satz von sehr grundlegenden Elementen oder Formen zeichnen oder erstellen und einen Stil für jeden Bereich auswählen können. In mindestens einer Ausführungsform kann ein Bild dann auf Grundlage eines resultierenden semantischen Layouts synthetisiert werden.
In mindestens einer Ausführungsform kann einem Nutzer ermöglicht werden, schnell und einfach Bilder unter Verwendung semantischer Layouts zu erstellen. In mindestens einer Ausführungsform können diese Layouts Bereichen eines Bilds entsprechen, die vorgegebene Arten von Objekten, Merkmalen, Mustern oder Texturen beinhalten sollen. In mindestens einer Ausführungsform kann ein semantisches Layout 100 wie in 1 veranschaulicht erstellt werden. In diesem Beispiel kann eine Nutzerschnittstelle einen neuen oder leeren Bildraum bereitstellen, der etwa einem ganz weißen Bild mit einer bestimmten Größe oder Auflösung entsprechen kann. In mindestens einer Ausführungsform kann ein Nutzer über eine Nutzerschnittstelle oder eine Anwendung eine Form für einen oder mehrere Bereiche eines Layouts zeichnen oder anderweitig erstellen, die beispielsweise Darstellungen verschiedener Arten von Objekten enthalten sollen. In mindestens einer Ausführungsform kann ein Nutzer eine Bereichsgrenze unter Verwendung beliebiger einer Anzahl von Eingabeansätzen zeichnen, die an anderer Stelle in dieser Schrift ausführlicher erörtert werden und die das Bewegen eines Fingers entlang eines berührungsempfindlichen Anzeigebildschirms oder das Bewegen eines Mauszeigers entlang eines beabsichtigten Pfades unter Verwendung eines Zeichenwerkzeugs einer Schnittstelle beinhalten können.
In mindestens einer Ausführungsform, wie in 1A, hat ein Nutzer Grenzen gezeichnet, die vier unterschiedliche Bereiche 102, 104, 106, 108 definieren. In mindestens einer Ausführungsform hat ein Nutzer für jeden dieser Bereiche ein Label bezeichnet, ausgewählt oder anderweitig veranlasst, dass es zugewiesen oder zugeordnet wird. In mindestens einer Ausführungsform hat ein Nutzer ein Label Himmel für einen ersten Bereich 102, ein Label Wald für einen zweiten Bereich 104, ein Label Wasser oder Meer für einen dritten Bereich 106 und ein Label Fels oder Berg für einen vierten Bereich ausgewählt. In mindestens einer Ausführungsform sind verschiedene Labels unterschiedlichen Farben zugeordnet, sodass ein Nutzer beim Betrachten eines Bilds schnell und einfach bestimmen kann, welcher Bereich welchen Arten von Objekten entsprechen. In mindestens einer Ausführungsform kann ein Nutzer dann Labels, die einem bestimmten Bereich zugeordnet sind, bei Bedarf ändern. In mindestens einer Ausführungsform bildet ein Bild, nachdem es erstellt wurde, eine Art Segmentierungsmaske, wobei Form und Größe jedes Bereichs als eine Maske angesehen werden können, die ermöglicht, dass eine vorgegebene Art von Objekt nur innerhalb eines jeweiligen Maskenbereichs oder jeweiliger Grenzen gerendert wird. In mindestens einer Ausführungsform kann, da diese Bereiche Labels oder anderen Bezeichnungen für Arten von Objekten zugeordnet sind, diese Segmentierungsmaske zudem als semantisches Layout angesehen werden, da sie einen Kontext für Arten von Objekten in jedem von verschiedenen maskierten oder abgegrenzten Bereichen bereitstellt.
In mindestens einer Ausführungsform kann ein Nutzer, nachdem er ein semantisches Layout erstellt hat, das ein Nutzer beispielsweise in ein fotorealistisches Bild umwandeln möchte, eine Option auswählen, um zu veranlassen, dass ein semantisches Layout einem Bildrendering- oder -generierungsprozess bereitgestellt wird. In mindestens einer Ausführungsform könnte ein fotorealistisches Bild automatisch bei jeder Änderung eines semantischen Layouts generiert oder aktualisiert werden. In mindestens einer Ausführungsform kann ein Bildgenerierungs- oder - syntheseprozess ein semantisches Layout als Eingabe verwenden und ein fotorealistisches Bild (oder beispielsweise ein stilisiertes, synthetisiertes Bild) wie das in 1B veranschaulichte Bild 150 generieren. In mindestens einer Ausführungsform beinhaltet ein Bildsyntheseprozess Generieren von Renderings vorgegebenen Arten von Objekten in Bereichen, die durch Grenzen eines semantischen Layouts angegeben sind. In mindestens einer Ausführungsform kann ein Bild derart generiert und synthetisiert werden, dass eine Szene wie ein Bild einer tatsächlichen Szene erscheint, ohne Bildmanipulationsartefakte oder andere derartige unerwünschte Merkmale. In mindestens einer Ausführungsform werden einzelne Komponenten eines Bilds unter Verwendung eines trainierten Bildsynthesenetzes bestimmt und aus der Ausgabe eines Netzes generiert und sind keine Einfügungen oder Aggregationen von Teilen von Bildern dieser Art von Objekten, was neben anderen derartigen Vorteilen nahtlose Grenzen zwischen Bereichen bereitstellen kann.
In mindestens einer Ausführungsform kann ein Nutzer die Möglichkeit haben, bestimmte Objekte einer bestimmten Art vorzugeben, während in anderen ein Ausgangsobjekt ausgewählt werden kann und ein Nutzer die Möglichkeit haben kann, ein für einen Bereich gerendertes Objekt zu modifizieren. In mindestens einer Ausführungsform könnte ein Nutzer ein Label für einen Bereich auswählen, der einer Objektart „Baum“ entspricht. In mindestens einer Ausführungsform könnte ein Nutzer in der Lage sein, einen bestimmten Baum vorzugeben, wie etwa eine Kiefer oder eine Palme. In mindestens einer Ausführungsform könnte eine Art von Baum zufällig oder auf Grundlage vorgegebener Nutzerpräferenzen oder beobachteter Verhaltensweisen ausgewählt werden und ein Nutzer kann eine Option haben, einen anderen Baum anzufordern, wie etwa durch Durchgehen der verfügbaren Optionen. In mindestens einer Ausführungsform könnte ein Nutzer in der Lage sein, eine Stilart oder Szenenart für ein Bild vorzugeben, die ein zum Rendern ausgewähltes Objekt bestimmen kann. In mindestens einer Ausführungsform könnte, wenn ein Nutzer eine Strandszene oder einen tropischen Stil vorgibt, dann eine Palme für einen Bereich mit dem Label Baum ausgewählt werden, während für einen Wald- oder Bergstil eine Kiefer ausgewählt werden könnte. In mindestens einer Ausführungsform kann ein Nutzer, nachdem ein akzeptables Bild generiert wird, veranlassen, dass dieses Bild gespeichert, exportiert oder anderweitig für den beabsichtigten Zweck genutzt wird.
In mindestens einer Ausführungsform kann ein Nutzer die Möglichkeit haben, ein semantisches Layout während des Bilderstellungs- oder -manipulationsprozesses zu modifizieren. In mindestens einer Ausführungsform, wie in dem Layout 200 aus 2A veranschaulicht, kann ein Nutzer eine andere Grenze 202 für einen bestimmten Bereich zeichnen, was dazu führen kann, dass ein Bereich eine neue Form 222 aufweist, die einer Grenze entspricht, wie in dem beispielhaften Bild aus 2B veranschaulicht. In mindestens einer Ausführungsform kann das Aktualisieren eines semantischen Layouts auslösen, dass ein neues Bild 240 generiert wird, wie in 2C veranschaulicht, in dem ein neues Objekt für diesen Teil des Bilds gerendert wird. In mindestens einer Ausführungsform wird ein neuer Berg 242 gerendert, der sich von einem Berg unterscheidet, der zuvor gerendert wurde, wie in 1B veranschaulicht. In mindestens einer Ausführungsform wird bei jeder Änderung eines semantischen Layouts ein neues Bild generiert oder aktualisiert, um Fotorealismus (oder eine andere gewünschte Eigenschaft) dieses Bilds sicherzustellen. In mindestens einer Ausführungsform ist Fotorealismus ein primärer Anwendungsfall. In mindestens einer Ausführungsform kann ein derartiges System zudem verwendet werden, um stilisierte Bilder zu generieren, die grafischen Bildern, Cartoons, Kunstbildern, Augmented- und Virtual-Reality-Anzeigen entsprechen können. In mindestens einer Ausführungsform kann ein Nutzer eine Option haben, ein einem Bereich zugeordnetes Label zu ändern oder ein anderes Objekt einer einem Label zugeordneten Art anzufordern. In mindestens einer Ausführungsform kann das Bild 260 aus 2D als Reaktion darauf generiert werden, dass ein Nutzer ein semantisches Layout ändert, um ein Label Strand anstelle eines Labels Wald für einen bestimmten Bereich vorzugeben, was dazu führen kann, dass ein entsprechender Teil 262 des Bilds mit Sand, Palmen und anderen Merkmalen eines Strandes anstatt mit Kiefern und nadelbedecktem Boden eines Labels Wald gerendert wird.
In mindestens einer Ausführungsform veranschaulicht 3 eine Nutzerschnittstelle 300, die genutzt werden kann, um in dieser Schrift beschriebene Funktionalität bereitzustellen. In mindestens einer Ausführungsform wird das semantische Layout 320 angezeigt. In mindestens einer Ausführungsform kann dieses Layout zunächst leer oder einfarbig, wie etwa durchgängig weiß, sein. In mindestens einer Ausführungsform kann ein Nutzer eine Option haben, eine Größe, Auflösung und andere derartige Aspekte einzustellen. In mindestens einer Ausführungsform kann diese Schnittstelle eine Anzahl von Werkzeugen 304 (angegeben durch auswählbare Symbole oder andere derartige Eingabeoptionen) beinhalten, die es dem Nutzer ermöglichen, Bereiche für ein semantisches Layout zu zeichnen, zu malen, zu entfernen, zu ziehen, deren Größe zu ändern oder anderweitig zu erstellen, zu löschen und zu modifizieren. In mindestens einer Ausführungsform kann, wenn ein Nutzer einen begrenzten Bereich zeichnet, dann dieser Bereich automatisch mit einer Farbe eines ausgewählten Labels ausgemalt oder gefüllt werden. In mindestens einer Ausführungsform kann eine Schnittstelle zudem auswählbare Labelelemente 306 beinhalten, wie etwa auswählbare Symbole oder virtuelle Schaltflächen einer semantischen Palette, die einem Nutzer ermöglichen, ein Label für einen bestimmten Bereich auszuwählen oder vorzugeben. In mindestens einer Ausführungsform kann dieser Nutzer ein Label auswählen, bevor er einen neuen Bereich erstellt, oder ein Label auswählen, nachdem er einen erstellten Bereich ausgewählt hat. In mindestens einer Ausführungsform können diese und andere derartige Werkzeuge einem Nutzer ermöglichen, semantische Layouts zu erstellen und zu modifizieren, die zum Synthetisieren gewünschter Bilder verwendet werden können. In mindestens einer Ausführungsform kann ein Vorschaubild 308 als Teil einer Schnittstelle bereitgestellt werden, die einem Nutzer zumindest eine Miniaturansicht eines Bilds bietet, das aus einer aktuellen Auswahl von Bereichen und Labels resultieren würde. In mindestens einer Ausführungsform kann dieser Nutzer eine Vorschauoption nutzen, die eine beliebige geeignete Größe, Auflösung oder Position haben kann, um Anpassungen vorzunehmen und Effekte nahezu in Echtzeit zu sehen. In mindestens einer Ausführungsform kann zudem ein separates Fenster, Feld oder eine separate Schnittstelle zur Anzeige einer Vorschau oder eines gerenderten Bilds verwendet werden. In mindestens einer Ausführungsform können Stiloptionen 310 von einem Nutzer zur Anwendung auf ein zu generierendes Bild ausgewählt werden. In mindestens einer Ausführungsform können diese Stile angewendet werden, um das Aussehen von Bereichen in einem Bild zu verändern. In mindestens einer Ausführungsform kann ein Sonnenaufgangsstil dazu führen, dass ein Himmelsbereich ein bestimmtes Aussehen hat, und kann dazu führen, dass die Beleuchtung (oder andere Aspekte des Aussehens) von anderen Bereichen entsprechend angepasst wird. In mindestens einer Ausführungsform könnte, neben anderen derartigen Optionen, ein Winterstil dazu führen, dass Schnee auf Bäumen erscheint, während ein Sommerstil dazu führen könnte, dass die Bäume volle grüne Blätter haben. In mindestens einer Ausführungsform kann ein Nutzer, der ein Layout entworfen hat, aus diesen und anderen Stilen auswählen, um ein mögliches Aussehen eines resultierenden Bilds weiter zu verändern oder um mehrere Versionen eines Bilds mit unterschiedlichen Stilen zu generieren usw. In mindestens einer Ausführungsform könnten, während Stiloptionen als Textlabels angezeigt werden, diese Stiloptionen gerenderte Versionen eines aktuellen Arbeitsbilds mit den jeweiligen Stilen anzeigen und Schieberegler, Drehknöpfe oder andere Optionen beinhalten, um das Ausmaß, in dem ein Stil angewendet wird, zu beeinflussen. In mindestens einer Ausführungsform könnte eine Winterstiloption dazu führen, dass Schnee auf Bäumen gerendert wird. In mindestens einer Ausführungsform könnte ein Schieberegler verwendet werden, um die Schneemenge auf diesen Bäumen anzupassen, die etwa mit einer leichten Schneedecke oder einer großen Menge an Schnee usw. korrelieren kann.
In mindestens einer Ausführungsform könnte ein Nutzer nicht bei null anfangen wollen, sondern stattdessen ein oder mehrere Elemente zu einem bestehenden Bild hinzufügen wollen. In mindestens einer Ausführungsform kann ein Nutzer ein Bild in einer Nutzerschnittstelle öffnen. In mindestens einer Ausführungsform kann diese Software ein Bild unter Verwendung eines geeigneten Prozesses, wie etwa Computer Vision oder Bildsegmentierung usw., analysieren, um eine Segmentierungsmaske für in einem Bild dargestellte Objekte zu bestimmen. In mindestens einer Ausführungsform kann ein Bild als einfacher Hintergrund behandelt werden. In mindestens einer Ausführungsform kann ein Nutzer Grenzen für Bereiche eines semantischen Layouts zeichnen oder aktualisieren, die das Hinzufügen zusätzlicher Objekte zu einer Szene ermöglichen können. In mindestens einer Ausführungsform kann ein derartiger Ansatz zudem ermöglichen, Objekte in einem Bild nach Wunsch zu modifizieren oder zu ersetzen. In mindestens einer Ausführungsform könnte ein Nutzer eine Grenze eines Felsens erweitern, um eine Person in einem Hintergrund zu verbergen. In mindestens einer Ausführungsform könnte ein Nutzer zudem die Größe eines Felsens ändern wollen, um ihn größer aussehen zu lassen oder eine andere Art von Felsen einschließen wollen. In mindestens einer Ausführungsform kann ein Nutzer ein Eingabebild verwenden, um einfach ein semantisches Layout zu generieren und dann einen Bildsynthetisierer ein völlig neues Bild generieren lassen. In mindestens einer Ausführungsform weist ein neues Bild ein ähnliches Layout auf, kann aber aufgrund von unterschiedlichen Renderings von Arten von Objekten in einem Bild deutlich anders aussehen. In mindestens einer Ausführungsform könnte ein Nutzer eine Szene mit einem Berg und einem See bereitstellen, aber ein neu generiertes Bild kann Wasser in einer anderen Farbe, mit unterschiedlich großen Wellen usw. aufweisen. In mindestens einer Ausführungsform kann ein Nutzer zudem eine Option haben, nur bestimmte Bereiche von der Software generieren zu lassen, wobei einige Bereiche im Wesentlichen dem ähnlich sind, was in einem Eingabebild bereitgestellt wurde.
In mindestens einer Ausführungsform können Ansätze zur Bildgenerierung Visualisierungen nachahmen, die von einem menschlichen Gehirn durchgeführt werden. In mindestens einer Ausführungsform kann, wenn ein Mensch aufgefordert wird, eine Szene mit Wasser, Sand und Palmen zu visualisieren, das menschliche Gehirn ein mentales Bild einer derartigen Szene generieren. In mindestens einer Ausführungsform können Ansätze eine ähnliche Funktionalität unter Verwendung einer ähnlichen semantischen Eingabe durchführen. In mindestens einer Ausführungsform können semantische Labels, die auf verschiedene Bereiche angewendet werden, verwendet werden, um Arten von zu rendernden Objekten auszuwählen und die Größe und Position dieser Bereiche kann verwendet werden, um zu bestimmen, welche Pixel eines Bilds verwendet werden sollten, um diese Arten von Objekten zu rendern. In mindestens einer Ausführungsform sind die Grenzen keine harten Grenzen, sondern Anhaltspunkte zur Verwendung beim Rendern von Objekten, da harte Grenzen keine natürlichen Grenzen oder fotorealistische Bilder bereitstellen würden. In mindestens einer Ausführungsform hat ein Baum eine sehr grobe Grenze, sodass eine durch einen Nutzer bereitgestellte glatte Grenze als allgemeiner Anhaltspunkt oder Zielform für einen Baum als Ganzes verwendet werden kann, aber ein Bildsynthesenetz bestimmen kann, welche Pixel tatsächlich einzelnen Arten von Objekten in einem synthetisierten Bild entsprechen. In mindestens einer Ausführungsform sind Objekte, wie etwa Bäume, nicht immer vollflächig oder durchgehend und können Lücken zwischen Blättern und Ästen aufweisen, was dazu führen würde, dass andere Objekte „hinter“ diesem Baum in einer Szene in diesen Lücken sichtbar wären oder gerendert würden. In mindestens einer Ausführungsform kann ein Bildsynthesenetz dann ein semantisches Layout als Anhaltspunkt für das Generieren eines endgültigen Bilds verwenden.
In mindestens einer Ausführungsform nutzt ein Bildsyntheseprozess räumlich adaptive Normalisierung. In mindestens einer Ausführungsform kann die räumlich adaptive Normalisierung unter Verwendung einer konditionalen Normalisierungsschicht erreicht werden, um fotorealistische Bilder anhand eines semantischen Eingangslayouts zu synthetisieren. In mindestens einer Ausführungsform kann ein semantisches Eingangslayout zum Modulieren von Aktivierungen in Normalisierungsschichten durch eine räumlich adaptive, gelernte affine Transformation verwendet werden. In mindestens einer Ausführungsform haben Experimente mit mehreren anspruchsvollen Datensätzen Aspekte wie etwa visuelle Wiedergabetreue und Abstimmung mit Eingangslayouts erfolgreich nachgewiesen. In mindestens einer Ausführungsform ermöglicht ein derartiges Modell den Nutzern, einen Stil und Inhalte von Syntheseergebnissen leicht zu steuern sowie multimodale Bilder zu erstellen.
In mindestens einer Ausführungsform bezieht sich konditionale Bildsynthese, wie in dieser Schrift verwendet, auf eine Aufgabe zum Generieren einer Konditionierung von fotorealistischen Bildern auf bestimmten Eingabedaten, wie etwa Text, einem Label, einem Bild oder einer Segmentierungsmaske. In mindestens einer Ausführungsform haben Verfahren Ausgabebilder durch Zusammenfügen von Bildbereichen aus einer Datenbank von Bildern berechnet. In mindestens einer Ausführungsform stellt die Verwendung von maschinellem Lernen, wie etwa neuronalen Netzen, mehrere Vorteile gegenüber diesen früheren Ansätzen bereit, einschließlich Erhöhungen der Geschwindigkeit und der Speichereffizienz sowie des Wegfalls der Notwendigkeit, eine externe Datenbank von Bildern zu führen.
In mindestens einer Ausführungsform wird eine semantische Segmentierungsmaske in ein fotorealistisches Bild umgewandelt, was in dieser Schrift als semantischer Bildsyntheseprozess bezeichnet wird. In mindestens einer Ausführungsform hat ein derartiger Prozess einen breiten Bereich von Anwendungen, einschließlich Fotomanipulation und Inhaltsgenerierung. In mindestens einer Ausführungsform kann die Qualität der Ergebnisse weitgehend von der Netzarchitektur abhängen. In mindestens einer Ausführungsform werden Ergebnisse mit hoher Qualität erhalten, indem eine räumlich adaptive Normalisierungsschicht in einem neuronalen Netz, wie etwa einem Generative Adversarial Network (GAN), verwendet wird. In mindestens einer Ausführungsform ist eine räumlich adaptive Normalisierungsschicht eine einfache, aber wirksame konditionale Normalisierungsschicht, die vorteilhaft in einem Bildsynthesenetz verwendet werden kann. In mindestens einer Ausführungsform kann eine derartige Normalisierungsschicht ein semantisches Eingangslayout verwenden, um Aktivierungen durch eine räumlich adaptive, gelernte affine Transformation zu modulieren, wodurch semantische Informationen effektiv über ein Netz hinweg propagiert werden. In mindestens einer Ausführungsform ermöglicht die Verwendung einer räumlich adaptiven Normalisierungsschicht einem relativ kleinen, kompakten Netz die Synthese von Bildern mit positiven Ergebnissen. Darüber hinaus ist eine Normalisierungsschicht, wie in dieser Schrift beschrieben, gegen mehrere Varianten für eine semantische Bildsyntheseaufgabe wirksam. In mindestens einer Ausführungsform unterstützt ein derartiger Ansatz multimodale Generierung und geführte Bildsynthese und ermöglicht eine steuerbare, vielfältige Synthese.
In mindestens einer Ausführungsform, kann ein Bildsynthesenetz ein tiefes generatives Modell verwenden, das lernen kann, Bilder anhand eines Trainingsdatensatzes abzutasten. In mindestens einer Ausführungsform veranschaulicht 4 eine Implementierung eines derartigen Netzes 400. In mindestens einer Ausführungsform können die im Hinblick auf eine konditionale Bildsyntheseaufgabe verwendeten Modelle beispielsweise Generative Adversarial Networks (GANs) und Variational Autoencoder (VAE) Networks beinhalten. In mindestens einer Ausführungsform können GANs aus einem Generator 410 und einem Diskriminator 414 bestehen. In mindestens einer Ausführungsform kann der Generator 410 realistische Bilder (nicht gezeigt) erzeugen, sodass ein Diskriminator nicht zwischen realen Bildern und synthetisierten Bildern, die von einem Generator ausgegeben werden, unterscheiden kann.
In mindestens einer Ausführungsform kann Bildsynthese in vielen Formen existieren, die sich in der Art der Eingabedaten unterscheiden. In mindestens einer Ausführungsform kann ein klassenkonditionales Bildsynthesemodell verwendet werden, wenn es sich bei den Eingabedaten um Labels einer einzelnen Klasse handelt. Text-zu-Bild-Modelle können verwendet werden, wenn es sich bei den Eingabedaten um Text handelt. In mindestens einer Ausführungsform können bei der Bild-zu-Bild-Übersetzung sowohl die Eingabe als auch die Ausgabe Bilder sein. Konditionale Bildsynthesemodelle können mit oder ohne Eingabe-Ausgabe-Trainingspaare trainiert werden. In mindestens einer Ausführungsform können Segmentierungsmasken in fotorealistische Bilder in einer gepaarten Einstellung, wie in dieser Schrift beschrieben, unter Verwendung einer räumlich adaptiven Normalisierungsschicht umgewandelt werden.
In mindestens einer Ausführungsform beinhalten konditionale Normalisierungsschichten Vertreter wie etwa Conditional Batch Normalization (Conditional BN) und Adaptive Instance Normalization (AdaIN). In mindestens einer Ausführungsform nutzen konditionale Normalisierungsschichten im Gegensatz zu früheren Normalisierungstechniken externe Daten und funktionieren wie folgt. In mindestens einer Ausführungsform werden die Aktivierungen der Schichten auf einen Mittelwert von Null und eine Einheitsabweichung normalisiert. In mindestens einer Ausführungsform werden normalisierte Aktivierungen denormalisiert, um die Aktivierung durch eine affine Transformation zu modulieren, deren Parameter aus externen Daten abgeleitet werden. In mindestens einer Ausführungsform hat jede Position oder jeder Bereich eine andere Verteilung für die Denormalisierung, wie durch eine Segmentierungsmaske bestimmt. In mindestens einer Ausführungsform werden Mittel- und Varianzwerte durch eine Karte für verschiedene Bereiche bestimmt und nicht durch einen einzigen Mittel- und Varianzwert für ein ganzes Bild. In mindestens einer Ausführungsform ermöglicht dies, dass die Verteilungen adaptiv sind und hilft die Trainingsdaten zu erklären, da mehr Parameter verfügbar sind. In mindestens einer Ausführungsform könnte alternativ eine Segmentierungsmaske mit der Aktivierung verkettet werden.
In mindestens einer Ausführungsform werden für Stilübertragungsaufgaben affine Parameter verwendet, um einen globalen Stil der Ausgabe zu steuern und sind daher für alle Raumkoordinaten einheitlich. In mindestens einer Ausführungsform wendet eine Normalisierungsschicht eine räumlich variierende affine Transformation an.
In mindestens einer Ausführungsform kann eine semantische Segmentierungsmaske wie folgt definiert sein: $m \in L^{H \times B}$
wobei L eine Menge von ganzen Zahlen ist, die semantische Labels bezeichnen, und H und B die Höhe und Breite des Bilds sind. In mindestens einer Ausführungsform kennzeichnet jeder Eintrag in m das semantische Label eines Pixels. In mindestens einer Ausführungsform geht es bei einem semantischen Bildsyntheseproblem um das Lernen einer Abbildungsfunktion g, die eine Segmentierungsmaske m in ein fotorealistisches Bild x = g(m) umwandeln kann. In mindestens einer Ausführungsform kann g unter Verwendung eines tiefen Faltungsnetzes modelliert werden. In mindestens einer Ausführungsform kann durch die Verwendung einer räumlich adaptiven affinen Transformation in Normalisierungsschichten, wie in dieser Schrift erörtert, das Netzdesign ein fotorealistisches semantisches Bildsyntheseergebnis erreichen.
In mindestens einer Ausführungsform wird ein räumlich adaptiver Denormalisierungsprozess genutzt. In mindestens einer Ausführungsform bezeichnet hⁱ die Aktivierungen der i-ten Schicht eines tiefen Faltungsnetzes, die bei der Verarbeitung eines Stapels von N Proben berechnet werden. In mindestens einer Ausführungsform ist Cⁱ die Anzahl der Kanäle in der Schicht. Hⁱ und Bⁱ sind die Höhe und Breite der Aktivierungskarte in der Schicht. In mindestens einer Ausführungsform kann ein konditionales Normalisierungsverfahren verwendet werden, das eine räumlich adaptive Denormalisierung (spatially-adaptive de-normalization-SPADE) breitstellt. In mindestens einer Ausführungsform kann ähnlich wie bei einer Stapelnormalisierung eine Aktivierung kanalweise normalisiert und dann mit gelernter Skalierung und Verzerrung affin transformiert werden. In mindestens einer Ausführungsform können die affinen Parameter der Normalisierungsschicht von der Eingabesegmentierungsmaske abhängen und in Bezug auf die Position (y, x) variieren. In mindestens einer Ausführungsform können Funktionsabbildungen verwendet werden, um die Eingabesegmentierungsmaske m in Skalierungs- und Verzerrungswerte an einer Stelle in der Aktivierungskarte der i-ten Schicht des tiefen Netzes umzuwandeln. In mindestens einer Ausführungsform können Funktionsabbildungen unter Verwendung eines einfachen zweischichtigen Faltungsnetzes implementiert werden. In mindestens einer Ausführungsform kann ein derartiger Ansatz für beliebige räumlich unveränderliche konditionale Daten auf eine konditionale Stapelnormalisierung reduziert werden. In mindestens einer Ausführungsform kann eine adaptive Instanznormalisierung erreicht werden, indem eine Segmentierungsmaske durch ein anderes Bild ersetzt wird, die affinen Parameter räumlich unveränderlich gemacht werden und N = 1 gesetzt wird. In mindestens einer Ausführungsform ist, da sich die affinen Parameter an die Eingabesegmentierungsmaske anpassen, SPADE besser für die semantische Bildsynthese geeignet. In mindestens einer Ausführungsform ist es mit SPADE nicht notwendig, einer ersten Schicht eines Generators eine Segmentierungskarte zuzuführen, da die gelernten affinen Parameter von SPADE genügend Signale über ein Labellayout bereitstellen. In mindestens einer Ausführungsform kann der Codiererteil eines Generators verworfen werden. In mindestens einer Ausführungsform kann dies zu einem leichteren Netz führen. In mindestens einer Ausführungsform kann, ähnlich wie bei bestehenden klassenkonditionalen Generatoren, ein derartiger Generator 410 einen Zufallsvektor als Eingabe verwenden, was eine einfache und natürliche Möglichkeit für multimodale Synthese ermöglicht.
In mindestens einer Ausführungsform setzt eine beispielhafte Generatorarchitektur mehrere ResNet-Blöcke mit Upsampling-Schichten ein. In mindestens einer Ausführungsform werden die affinen Parameter der Normalisierungsschichten unter Verwendung von SPADE gelernt. In mindestens einer Ausführungsform kann, da jeder Restblock in einer anderen Skalierung arbeitet, SPADE eine semantische Maske herunterrechnen, damit sie mit einer räumlichen Auflösung übereinstimmt. In mindestens einer Ausführungsform kann die Eingabe in eine erste Schicht eines Generators beispielsweise ein zufälliges Rauschen sein, das von einer Einheit Gauß abgetastet wird, oder eine Segmentierungskarte, die auf eine 8x8-Auflösung heruntergerechnet wird. In mindestens einer Ausführungsform können diese beiden Ansätze zu sehr ähnlichen Ergebnissen führen. In mindestens einer Ausführungsform kann ein Generator mit demselben Multiskalen-Diskriminator und derselben Verlustfunktion trainiert werden, die beispielsweise in pix2pixHD verwendet werden, mit der Ausnahme, dass eine Verlustbedingung des kleinsten Quadrats durch eine Hinge-Verlustbedingung ersetzt werden kann.
In mindestens einer Ausführungsform kann die Verwendung eines Zufallsvektors als Eingabe für ein Generatometz einer beispielhaften Architektur ermöglichen, eine unkomplizierte Möglichkeit bereitzustellen, multimodale Ergebnisse bei der semantischen Bildsynthese zu erzielen. In mindestens einer Ausführungsform kann ein Bildcodierernetz e 406 angebunden werden, das ein reales Bild 402 in einen Zufallsvektor oder eine andere latente Darstellung 408 verarbeitet, der bzw. die dann dem Generator 410 zugeführt werden kann. In mindestens einer Ausführungsform, bilden der Codierer 406 und der Generator 410 einen Variational Autoencoder, bei dem ein Codieremetz versucht, einen Stil eines Bilds zu erfassen, während ein Generator einen codierten Stil und Segmentierungskarteninformationen über SPADE kombiniert, um ein Originalbild zu rekonstruieren. In mindestens einer Ausführungsform dient der Codierer 406 zum Testzeitpunkt zudem als Stilführungsnetz, um Stile von Zielbildern zu erfassen.
In mindestens einer Ausführungsform kann der Bildcodierer 406 ein reales Bild in eine latente Darstellung 408 codieren, um einen Mittelwertvektor und einen Varianzvektor zu generieren. In mindestens einer Ausführungsform können die Vektoren dann verwendet werden, um die Rauscheingabe in den Generator 410 zu berechnen, wie etwa durch Verwenden eines Neuparametrisierungstricks. In mindestens einer Ausführungsform kann der Generator 410 zudem die Segmentierungsmaske 404 oder das semantische Layout des Eingabebilds als Eingabe verwenden. In mindestens einer Ausführungsform kann der Diskriminator 414 eine Verkettung der Segmentierungsmaske und des Ausgabebilds von dem Generator 410, wie durch ein geeignetes Verkettungsprogramm 412 durchgeführt, als Eingabe annehmen. In mindestens einer Ausführungsform kann der Diskriminator 414 dann versuchen, diese Verkettung als Fälschung zu klassifizieren.
In mindestens einer Ausführungsform kann der Bildcodierer 406 aus einer Reihe von Faltungsschichten gefolgt von zwei linearen Schichten bestehen, die einen mittleren Vektor µ und einen Varianzvektor σ der Ausgabeverteilung ausgeben. In mindestens einer Ausführungsform kann die Architektur des Generators 410 aus einer Reihe von SPADE-Restblöcken mit Nearest-Neighbor-Upsampling bestehen. In mindestens einer Ausführungsform kann dieses Netz unter Verwendung einer Anzahl von GPUs, die gleichzeitig verarbeiten, unter Verwendung einer synchronisierten Version von Stapelnormalisierung trainiert werden. In mindestens einer Ausführungsform kann spektrale Normalisierung auf alle Faltungsschichten im Generator 410 angewendet werden. In mindestens einer Ausführungsform verwendet die Architektur des Diskriminators 414 eine Verkettung der Segmentierungskarte und des Bilds als Eingabe. In mindestens einer Ausführungsform kann ein Diskriminator eine Faltungsschicht als letzte Schicht nutzen.
In mindestens einer Ausführungsform kann eine Lernzielfunktion verwendet werden, die etwa eine Hinge-Verlustbedingung beinhalten kann. In mindestens einer Ausführungsform kann, wenn ein Beispielrahmen mit einem Bildcodierer für multimodale Synthese und stilgeleitete Bildsynthese trainiert wird, eine Divergenzverlustbedingung einbezogen werden, die eine Standard-Gauß-Verteilung nutzt, und die Variationsverteilung q wird durch einen Mittelwertvektor und einen Varianzvektor vollständig bestimmt. In mindestens einer Ausführungsform kann eine Neuparametrisierung zur Rückpropagierung des Gradienten von dem Generator 410 zu dem Bildcodierer 406 durchgeführt werden. In mindestens einer Ausführungsform kann das semantische Layout 404 an verschiedenen Positionen in dem Netz eingegeben werden, wie etwa an mehreren Stellen in dem Generator 410 sowie in das Verkettungsprogramm 412. In mindestens einer Ausführungsform wandelt ein Bildsynthesenetz das semantische Layout 404 oder die Segmentierungsmaske in ein Bild um. In mindestens einer Ausführungsform kann dieses Netz beispielsweise unter Verwendung von Hunderttausenden von Bildern von Objekten mit relevanten Labels oder Objektarten trainiert werden. In mindestens einer Ausführungsform kann dieses Netz dann fotorealistische Bilder generieren, die mit dieser Segmentierungsmaske übereinstimmen.
In mindestens einer Ausführungsform kann ein Prozess 500 zum Generieren eines fotorealistischen Bilds aus einem semantischen Layout genutzt werden, wie in 5 veranschaulicht. In mindestens einer Ausführungsform kann ein Nutzer ein semantisches Layout unter Verwendung einer geeigneten Anwendung oder Nutzerschnittstelle, wie in dieser Schrift erörtert, generieren. In mindestens einer Ausführungsform könnte ein Nutzer ein Bild bereitstellen, das verwendet werden kann, um ein semantisches Layout zu generieren.
In mindestens einer Ausführungsform wird ein neuer Bildraum 502 bereitgestellt, der bestimmte Abmessungen, eine bestimmte Größe, Auflösung usw. aufweisen kann. In mindestens einer Ausführungsform kann der neue Bildraum eine neue Bilddatei mit einer durchgängigen Hintergrundfarbe, wie etwa Weiß, sein. In mindestens einer Ausführungsform kann ein Nutzer ein Label als Ausgangspunkt anwenden auf den Hintergrund, wie etwa um zu bewirken, dass ein Bild ein Label „Himmel“ für beliebige Pixel aufweist, denen sonst kein Bereich zugeordnet ist. In mindestens einer Ausführungsform kann ein Nutzer dann eine Eingabe bereitstellen, die eine Grenze eines Bereichs für ein Bild bezeichnen kann, wie etwa durch Zeichnen auf einer berührungsempfindlichen Anzeige oder durch Bewegen einer Maus entlang eines gewünschten Pfads. In mindestens einer Ausführungsform kann dieses System dann eine Angabe einer von einem Nutzer angegebenen Bereichsgrenze empfangen 504, die etwa das Ergebnis davon sein kann, dass ein Nutzer eine Grenze zeichnet, wie erörtert. In mindestens einer Ausführungsform muss ein Nutzer angeben, dass ein Bereich vollständig ist. In mindestens einer Ausführungsform bewirkt das Ausfüllen einer Grenze, die einen Bereich umschließt, (wobei die Anfangs- und Endpunkt einer Grenze an derselben Pixelposition oder innerhalb eines Pixelschwellenwerts derselben Position liegen) durch einen Nutzer, dass dieser Bereich automatisch als neuer oder aktualisierter Bereich angegeben wird. In mindestens einer Ausführungsform kann zusammen mit einer Grenze für einen Bereich eine Auswahl eines Labels für einen Bereich empfangen werden 506, wobei ein Label ein semantisches Label (oder eine anderer derartige Bezeichnung) ist, das eine Art von Objekt angibt, die in diesem Bereich gerendert werden soll. In mindestens einer Ausführungsform sollte ein Objekt, wie für diesen Zweck verwendet, weitläufig interpretiert werden, sodass es alles umfasst, was in einem Bild dargestellt werden kann, wie etwa eine Person, ein unbelebtes Objekt, einen Ort, einen Hintergrund usw. In mindestens einer Ausführungsform könnte dies für eine Außenszene Objekte wie etwa Wasser, Himmel, Strand, Wald, einen Baum, einen Felsen, eine Blume beinhalten. In mindestens einer Ausführungsform könnte dies für Innenszenen eine Wand, einen Boden, ein Fenster, einen Stuhl, einen Tisch usw. beinhalten.
In mindestens einer Ausführungsform kann, nachdem ein Bereich, durch eine Grenze und ein Label definiert wurde, der Bereich (wie über eine Schnittstelle angezeigt) mit einer Farbe ausgefüllt werden 508, die einem ausgewählten Label zugeordnet ist. In mindestens einer Ausführungsform kann, wenn bestimmt wird 510, dass es mindestens einen weiteren Bereich gibt, der definiert werden soll, dann ein Prozess damit fortfahren, dass ein weiterer Bereich definiert wird und ein Label angewendet wird. In mindestens einer Ausführungsform können auch neue Formen oder Labels für einen oder mehrere bestehende Bereiche definiert werden. In mindestens einer Ausführungsform kann, nachdem die gewünschten Bereiche definiert und mit einem Label versehen wurden, eine Angabe empfangen werden, dass ein Bild gerendert werden soll. In mindestens einer Ausführungsform kann dies das Ergebnis einer manuellen Eingabe von einem Nutzer sein, automatisch bei einer beliebigen Aktualisierung eines semantischen Layouts erfolgen oder durchgeführt werden, nachdem alle Pixelpositionen für ein Layout einem Bereich zugewiesen wurden. In mindestens einer Ausführungsform kann dann unter Verwendung der mit einem Label versehenen Bereiche eines Bildraums ein semantisches Layout generiert werden 512. In mindestens einer Ausführungsform kann ein semantisches Layout einem Bildsynthesenetz als Eingabe bereitgestellt werden 514. In mindestens einer Ausführungsform kann ein Netz ein Layout wie in dieser Schrift erörtert verarbeiten 516, einschließlich der Nutzung einer räumlich adaptiven, konditionalen Normalisierungsschicht. In mindestens einer Ausführungsform führt dieses Netz sowohl eine Normalisierung als auch eine Denormalisierung unter Verwendung semantischer Informationen durch. Ein Satz von Inferenzen von einem Netz kann dann verwendet werden, um ein fotorealistisches Bild zu generieren 518, das Arten von Objekten beinhaltet, die durch Labels für bezeichnete Bereiche angegeben sind. In mindestens einer Ausführungsform werden Objekte verschiedener Arten zufällig ausgewählt und ein Nutzer kann anfordern, dass ein anderes Objekt einer Art zum Rendern eines Bilds verwendet wird. In mindestens einer Ausführungsform könnte dieses Objekt für eine Art von Szene oder auf Grundlage einer Form einer Grenze ausgewählt werden, da eine Kiefer für eine andere Form der Grenze besser geeignet ist als eine Palme.
In mindestens einer Ausführungsform können ein oder mehrere Stilfilter auf ein zu renderndes Bild angewendet werden. In mindestens einer Ausführungsform kann dies ein Bild 600, das aus einem Satz von durch den Nutzer generierte Grenzen (die z. B. von einem Nutzer gezeichnet wurden) generiert wird, oder ein von einem Nutzer hochgeladenes Bild beinhalten, aus dem eine Segmentierungsmaske generiert wird, wie in 6A veranschaulicht. In mindestens einer Ausführungsform kann eine entsprechende Segmentierungsmaske 620 verwendet werden, wie in 6B veranschaulicht, um einen Stilfilter anzuwenden, um ein neues Bild zu generieren oder mindestens einen Teil eines hochgeladenen Bilds zu modifizieren. In mindestens einer Ausführungsform kann ein Stilfilter beim Rendern angewendet werden, anstatt auf ein bereits generiertes Bild. In mindestens einer Ausführungsform ermöglicht die Möglichkeit, während des Renderns einen oder mehrere Stilfilter auf ein Bild anzuwenden, die intelligente Anwendung dieser Filter auf verschiedene Bereiche oder Segmentierungen, wie etwa zur Maximierung des Kontrasts oder zur Optimierung des Farbwerts. In mindestens einer Ausführungsform kann ein Nutzer einen Stilfilter auswählen, der auf ein Bild angewendet werden soll, und ein neues Bild 640 kann gerendert werden, auf das ein oder mehrere ausgewählte Filter angewendet wurden, um ein neues Bild oder eine Version eines Bilds zu rendern. In mindestens einer Ausführungsform kann ein Stilfilter bewirken, dass sich das Aussehen eines gesamten Bilds infolge der Filteranwendung ändert. In mindestens einer Ausführungsform können anzuwendende Filter wie etwa Sepia, Blau, Nostalgie, Comic, Strichzeichnung, Traum, Lithografie, Malerei, Sonnenaufgang, Linsenblendeffekt, Wind, Tuschezeichnung beinhalten. In mindestens einer Ausführungsform kann eine aus einem hochgeladenen Bild generierte Segmentierungsmaske verwendet werden, um ein Bild zu generieren, auf das ein bestimmter Stilfilter angewendet ist. In mindestens einer Ausführungsform kann dies verwendet werden, um ein ähnliches Bild mit einem bestimmten Stil zu generieren, das günstigere Erscheinungsmerkmale aufweisen kann, als wenn ein Stil auf ein bereits generiertes Bild als Ganzes angewendet worden wäre. In mindestens einer Ausführungsform könnte ein Stil Winter beinhalten und die Möglichkeit, Abschnitte mit diesem Stil separat zu rendern, ermöglicht es, schneebedeckte Berge und gefrorene Seen zu rendern, anstatt nur einen weißen oder grauen Farbfilter auf ein ganzes Bild anzuwenden.
In mindestens einer Ausführungsform können verschiedene Effekte, Stile oder Filter auf verschiedene Segmentierungen angewendet werden. In mindestens einer Ausführungsform kann für eine einzelne Segmentierung ein anderer Stil ausgewählt sein, wie etwa um einen Strandfilter auf einen Teil oder eine Segmentierung 662 eines in 6D veranschaulichten Bilds 660 anzuwenden, wobei nur für diese Segmentierung neue Inhalte gerendert werden können. In mindestens einer Ausführungsform kann ein derartiger Ansatz ermöglichen, dass bei einem hochgeladenen Bild ein bestimmter Teil durch neu gerenderte Inhalte ersetzt wird. In mindestens einer Ausführungsform könnte dies ermöglichen, dass bei dem durch eine Kamera aufgenommenen Bild 600 aus 6A nur ein Abschnitt durch Bäume ersetzt wird, sodass das gerenderte Bild 660 aus 6D immer noch Teile enthalten könnte, die für einen Nutzer von Interesse sind, aber ein Abschnitt durch neue Inhalte ersetzt wird. In mindestens einer Ausführungsform kann dies einem Nutzer ermöglichen, das Aussehen eines Teils eines Bilds anzupassen, wie etwa Gras in Sand oder Straßenbelag in Kies zu ändern usw. In mindestens einer Ausführungsform ermöglicht dies zudem einem Nutzer, einen Stilfilter nur auf bestimmte Segmentierungen anwenden, wie etwa einen Weichzeichnungs- oder Schwarz-Weiß-Filter nur auf Hintergrund- oder Zielsegmente anzuwenden, während Vordergrundobjekte, wie etwa Menschen oder Tiere, ihr ursprüngliches Aussehen in einem Bild behalten.
In mindestens einer Ausführungsform kann ein Bild 700, wie etwa in 7 veranschaulicht, unter Verwendung derartiger Ansätze modifiziert werden. In mindestens einer Ausführungsform kann ein Bild hochgeladen oder empfangen werden, das eine Darstellung einer Person 702 beinhaltet. In mindestens einer Ausführungsform kann ein neues Bild 720 gerendert werden, das eine höhere Auflösung als das Originalbild aufweist. In mindestens einer Ausführungsform, in der eine Segmentierungsmaske zum Rendern eines neuen Bilds verwendet wird, kann dieses Bild mit einer höheren Auflösung gerendert werden oder es kann ein Bild mit einer anfänglichen Auflösung gerendert werden und dann ein Superauflösungsprozess darauf angewendet werden. In mindestens einer Ausführungsform, in der ein Bild hochgeladen wird, kann ein Nutzer eines oder mehrere Segmente angeben, die in einem Bild verbleiben sollen oder die modifiziert werden können, und ein Bild mit höherer Auflösung rendern lassen, das ausgewählte Bereiche aufweist, die mit dieser höheren Auflösung gerendert werden, während ein Hochskalierungs- oder Superauflösungsprozess auf Teile angewendet wird, die in diesem Bild verbleiben sollen. In mindestens einer Ausführungsform kann ein Bild einer Person mit höherer Auflösung eine Darstellung einer Person, die auf eine höhere Auflösung skaliert wurde, und einen oder mehrere Hintergrundteile aufweisen, die mit einer höheren Auflösung gerendert werden, um das Gesamtaussehen dieses Bilds mit höherer Auflösung zu verbessern.
In mindestens einer Ausführungsform kann ein Nutzer eine Option haben, Segmente zu einem bereitgestellten Bild hinzuzufügen. In mindestens einer Ausführungsform kann ein Nutzer eine Option haben, eine zu verwendende Segmentierungsmaske hochzuladen. In mindestens einer Ausführungsform kann ein Nutzer zusätzliche Segmente 742, 744 auf einem hochgeladenen Bild zeichnen, bei dem bereits eine Segmentierungsmaske angewendet worden sein kann. In mindestens einer Ausführungsform kann ein Nutzer Segmente zeichnen und Objektarten vorgeben, wie etwa um Palmen zu einem bestehenden Bild hinzuzufügen. In mindestens einer Ausführungsform kann ein gerendertes Bild 760, wie in 7D veranschaulicht, dann die bestehenden Bilddaten für andere Segmente beibehalten, aber zusätzliche Elemente, wie etwa Palmen 762 über dieses bestehende Bild rendern. In mindestens einer Ausführungsform können beliebige Arten von Objekten zu einem bestehenden Bild hinzugefügt werden, obwohl in mindestens einer Ausführungsform die hinzugefügten Elemente Überlagerungen sind und nicht modifiziert werden, um eine Schichtung anzupassen. In mindestens einer Ausführungsform kann ein Nutzer eine Schichtung von Segmenten vorgeben, sodass die Darstellung eines hinzugefügten Objekts so gerendert werden kann, dass es hinter einem Segment einer höheren Schicht in einem Bild zu liegen scheint. In mindestens einer Ausführungsform können die anzuwendenden Objekte oder Stile hierarchischer Natur sein, sodass ein Nutzer eine Option auf einer geeigneten Ebene auswählen kann. In mindestens einer Ausführungsform kann dies das Hinzufügen eines Hundes oder auf einer niedrigeren Ebene eines Zwerghundes oder auf einer niedrigeren Ebene eines Pudels beinhalten. In mindestens einer Ausführungsform kann ein Nutzer zudem einen Filter oder einen Stil erstellen oder bereitstellen, der für ein Bild genutzt werden soll.
In mindestens einer Ausführungsform kann ein Nutzer außerdem eine Segmentierung verwenden, um eine Art von Objekt in einem oder mehreren Bereichen zu modifizieren. In mindestens einer Ausführungsform kann ein Nutzer einen Hintergrundbereich, wie etwa einen Himmelsbereich, auswählen und eine andere Art oder einen anderen Stil auswählen. In mindestens einer Ausführungsform kann ein Nutzer wählen, einen Bereich eines aufgenommenen Bilds, der einen bewölkten Himmel beinhaltet, zu modifizieren und diesen Bereich durch blauen Himmel ersetzen, wie in Bild 780 aus 7E veranschaulicht. In mindestens einer Ausführungsform kann das einfache Ändern des Aussehens eines Himmelsbereichs dazu führen, dass der Rest des Bilds seltsam aussieht, weil es nicht so aussieht, als befänden sich die Objekte in einem sonnigen Bereich, sondern in einem bewölkten Bereich. In mindestens einer Ausführungsform kann die Fähigkeit, einen Sonnenfilter auf andere Bereiche anzuwenden, wie etwa auf die Darstellung einer Person 702, dazu führen, dass der Rest dieses Bilds ein Aussehen aufweist, das mit einem neuen Objekt in diesem Bild übereinstimmt, hier einem sonnigen Himmel anstelle eines bewölkten Himmels. In mindestens einer Ausführungsform kann ein Schattenfilter angewendet werden, um Beleuchtungseffekte entsprechend anzupassen.
In mindestens einer Ausführungsform kann eine Segmentierungsmaske, die für ein empfangenes Bild generiert wird, das Entfernen von Objekten aus diesem Bild ermöglichen. In mindestens einer Ausführungsform kann ein Bild 800, wie in 8A veranschaulicht, empfangen werden. In mindestens einer Ausführungsform kann dieses Bild eine Darstellung einer Person von Interesse 802 und zudem eine Darstellung einer Person 804 oder eines Objekts beinhalten, die bzw. das sich zufällig im Hintergrund dieser Aufnahme befand. In mindestens einer Ausführungsform kann ein Nutzer eine Person 804 aus diesem Bild entfernen wollen. In mindestens einer Ausführungsform kann ein Nutzer dieses Bild hochladen und dieses Bild verarbeiten lassen, um eine Segmentierung zu generieren, wie in Bild 820 aus 8B veranschaulicht. In mindestens einer Ausführungsform kann eine Segmentierung für ein Hintergrundobjekt 824 eine Segmentierungsgrenze 822 zwischen zwei Bereichen schneiden. In mindestens einer Ausführungsform kann ein Nutzer diese Objektsegmentierung 824 auswählen und löschen, wodurch Stile für relevante Hintergrundsegmente 842, 844 diesen Bereich ausfüllen können. In mindestens einer Ausführungsform kann ein gerendertes Bild dann einen Teil für ein Vordergrundbild, hier eine Person, beibehalten und in diesen Hintergrundbereichen ausgewählte Inhalte, wie etwa Gras und Himmel, rendern. In mindestens einer Ausführungsform kann ein Bild 860 erzeugt werden, das ein Objekt von Interesse, hier eine Person 802 im Vordergrund, beibehält, aber neue Inhalte im Hintergrund rendert, die bewirken, dass dieses neu gerenderte Bild 860 keine Darstellung eines unerwünschten Objekts mehr enthält. In mindestens einer Ausführungsform kann ein derartiger Prozess einem Nutzer ermöglichen, unerwünschte Objekte aus einem Bild zu entfernen. In mindestens einer Ausführungsform könnte ein Nutzer stattdessen eine Segmentierungsgrenze und einen Stil ändern, um den größten Teil eines aktuellen Hintergrunds beizubehalten, aber ein Objekt durch ein anderes Objekt zu ersetzen, wie etwa beim Rendern eine Person durch einen Busch oder einen Baum zu ersetzen.
In mindestens einer Ausführungsform kann eine Schnittstelle 900 bereitgestellt werden, wie in 9 veranschaulicht. In mindestens einer Ausführungsform kann ein Nutzer ein Bild und eine Ansicht 910 eines bereitgestellten Originalbilds hochladen. In mindestens einer Ausführungsform kann eine Segmentierungsmaske 902 aus diesem hochgeladenen Bild bestimmt werden und über diese Schnittstelle gerendert werden. In mindestens einer Ausführungsform kann ein Nutzer die Möglichkeit haben, diese Maske durch Bewegen, Hinzufügen oder Löschen von Grenzen sowie Ändern eines Stils oder einer Art, der bzw. die einem oder mehreren Bereichen zugeordnet ist, zu modifizieren. In mindestens einer Ausführungsform kann ein Nutzer aus verschiedenen Optionen 904, 906, 908 wählen, um diese Aufgaben zu bewältigen, wie an anderer Stelle in dieser Schrift erörtert. In mindestens einer Ausführungsform kann eine Bildvorschau 912 gerendert werden, sodass ein Nutzer die Auswirkungen einer bestimmten Änderung bestimmen und sie nach Wunsch anpassen oder rückgängig machen kann.
In mindestens einer Ausführungsform kann ein Prozess 1000 zum Modifizieren eines Bilds genutzt werden, wie in 10 veranschaulicht. In mindestens einer Ausführungsform kann ein Eingabebild 1002 empfangen werden, wie etwa durch Hochladen durch einen Nutzer, der dieses Bild unter Verwendung einer Kamera oder einer Vorrichtung aufgenommen hat. In mindestens einer Ausführungsform kann eine Segmentierungsmaske 1004 aus diesem Bild bestimmt werden. In mindestens einer Ausführungsform kann eine Auswahl eines dieser Segmentierungsbereiche empfangen werden 1006. In mindestens einer Ausführungsform kann ein Nutzer zudem auszuwählende Segmente hinzufügen, wie in dieser Schrift erörtert. In mindestens einer Ausführungsform kann eine Auswahl eines Labels empfangen werden 1008, wobei diese Auswahl eine Art von Objekt, einen Stil, einen Filter oder einen anderen Inhalt oder Effekt angibt, die bzw. der auf diesen ausgewählten Bereich angewendet werden soll. In mindestens einer Ausführungsform kann ein Nutzer zudem eine Option haben, einen ausgewählten Bereich aus dieser Segmentierungsmaske zu löschen. In mindestens einer Ausführungsform kann ein Bereich 1010 mit einer Farbe oder einem Effekt gefüllt werden, die bzw. der eine oder mehrere ausgewählte Labels für diesen Bereich angibt. In mindestens einer Ausführungsform kann dieser Prozess fortgesetzt werden, wenn bestimmt wird 1012, dass weitere Bereiche hinzugefügt, gelöscht oder geändert werden sollen. In mindestens einer Ausführungsform kann ein semantisches Layout generiert werden 1014, das zumindest mit einem Label versehene Bereiche beinhaltet, möglicherweise zusammen mit Bereichen eines Originalbilds, die beibehalten werden sollen. In mindestens einer Ausführungsform können dieses semantische Layout und eine Kopie eines jeweiligen Originalbilds einem Bildsynthese- oder -modifikationsnetz als Eingabe bereitgestellt werden 1016. In mindestens einer Ausführungsform kann ein modifiziertes Bild unter Verwendung der von diesem Netz ausgegebenen Inferenzen generiert werden 1018, wobei Modifikationen an einem oder mehreren Teilen des Originalbilds vorgenommen werden.
In mindestens einer Ausführungsform kann eine beispielhafte Umgebung 1100 genutzt werden, um Aspekte, wie in 11 veranschaulicht, zu implementieren. In mindestens einer Ausführungsform kann ein Nutzer eine Client-Vorrichtung 1102 nutzen, um ein semantisches Layout zu generieren. In mindestens einer Ausführungsform kann es sich bei der Client-Vorrichtung um eine beliebige geeignete Rechenvorrichtung handeln, die in der Lage ist, einem Nutzer zu ermöglichen, ein semantisches Layout, wie in dieser Schrift erörtert, zu generieren, und die etwa einen Desktop-Computer, einen Notebook-Computer, ein Smartphone, einen Tablet-Computer, einen Computerarbeitsplatz oder eine Spielkonsole beinhalten kann. In mindestens einer Ausführungsform kann ein Nutzer ein semantisches Layout unter Verwendung einer Nutzerschnittstelle (user interface - UI) einer Bildbearbeitungsanwendung 1106 generieren, die auf einer Client-Vorrichtung läuft, wenngleich zumindest ein Teil der Funktionalität auch auf einer entfernten Vorrichtung, einer vernetzten Vorrichtung oder in einer „Cloud“ ausgeführt werden kann. In mindestens einer Ausführungsform kann ein Nutzer einer UI Eingaben bereitstellen, wie etwa über eine berührungsempfindliche Anzeige 1104 oder durch Bewegen eines Mauszeigers, der auf einem Anzeigebildschirm angezeigt wird. In mindestens einer Ausführungsform kann ein Nutzer in der Lage sein, verschiedene Werkzeuge, Werkzeuggrößen und auswählbare grafische Elemente auswählen, um einer Anwendung Eingaben bereitzustellen. In mindestens einer Ausführungsform kann eine Client-Vorrichtung mindestens einen Prozessor (z. B. eine CPU oder GPU) beinhalten, um diese Anwendung auszuführen und/oder Aufgaben für diese Anwendung durchzuführen. In mindestens einer Ausführungsform kann ein semantisches Layout, das durch eine Anwendung generiert wurde, lokal in lokalem Speicher 1112 gespeichert werden, zusammen mit beliebigen synthetisierten Bildern, die aus diesem semantischen Layout generiert wurden.
In mindestens einer Ausführungsform kann ein auf der Client-Vorrichtung 1102 generiertes semantisches Layout auf dieser Client-Vorrichtung verarbeitet werden, um ein entsprechendes Bild zu synthetisieren, wie etwa ein fotorealistisches Bild oder ein stilisiertes Bild, wie in dieser Schrift erörtert. In mindestens einer Ausführungsform kann eine Client-Vorrichtung ein semantisches Layout oder Daten für ein semantisches Layout über mindestens ein Netzwerk 1114 senden, um von einem entfernten Rechnersystem empfangen zu werden, das Teil einer Ressourcenanbieterumgebung 1116 sein kann. In mindestens einer Ausführungsform kann dieses mindestens eine Netzwerk 1114 ein beliebiges geeignetes Netzwerk beinhalten, das ein Intranet, das Internet, ein Mobilfunknetz, ein lokales Netzwerk (local area network - LAN) oder ein beliebiges anderes derartiges Netzwerk oder eine Kombination daraus beinhaltet, und die Kommunikation über ein Netzwerk kann über drahtgebundene und/oder drahtlose Verbindungen ermöglicht werden. In mindestens einer Ausführungsform kann die Anbieterumgebung 1116 beliebige geeigneten Komponenten zum Empfangen von Anforderungen und Zurückgeben von Informationen oder Durchführen von Aktionen als Reaktion auf diese Anforderungen beinhalten. In mindestens einer Ausführungsform kann eine Anbieterumgebung Webserver und/oder Anwendungsserver zum Empfangen und Verarbeiten von Anforderungen und dann Zurückgeben von Daten oder anderen Inhalten oder Informationen als Reaktion auf eine Anforderung beinhalten.
In mindestens einer Ausführungsform können Kommunikationen, die an einer Anbieterumgebung 1116 empfangen werden, an einer Schnittstellenschicht 1118 empfangen werden. In mindestens einer Ausführungsform kann die Schnittstellenschicht 1118 Anwendungsprogrammierschnittstellen (application programming interfaces - APIs) oder andere freiliegende Schnittstellen beinhalten, die es einem Nutzer ermöglichen, Anforderungen an eine Anbieterumgebung zu senden. In mindestens einer Ausführungsform kann die Schnittstellenschicht 1118 in diesem Beispiel auch andere Komponenten beinhalten, wie etwa mindestens einen Webserver, Routing-Komponenten oder Lastausgleicher. In mindestens einer Ausführungsformkönnen die Komponenten einer Schnittstellenschicht 1118 eine Art von Anforderung oder Kommunikation bestimmen und können eine Anforderung an ein geeignetes System oder einen geeigneten Dienst leiten. In mindestens einer Ausführungsform kann, wenn eine Kommunikation dazu dient, ein Bildsynthesenetz für eine bestimmte Art von Bildinhalten zu trainieren, wie etwa Landschaften, Tiere oder Menschen sowie stilisiert oder fotorealistisch, diese Kommunikation an einen Bildmanager 1120 geleitet werden, bei dem es sich um ein System oder einen Dienst handeln kann, das bzw. der unter Verwendung verschiedener Ressourcen einer Anbieterumgebung 1116 bereitgestellt wird. In mindestens einer Ausführungsform kann diese Anforderung dann an einen Trainingsmanager 1124 geleitet werden, der ein geeignetes Modell oder Netz auswählen und dann ein Modell unter Verwendung relevanter Trainingsdaten 1124 trainieren kann. In mindestens einer Ausführungsform kann, nachdem ein Netz trainiert und erfolgreich bewertet wurde, das Netz beispielsweise in einem Modellspeicher 1126 gespeichert werden, der verschiedene Modelle oder Netze für verschiedene Arten von Bildsynthese speichern kann. In mindestens einer Ausführungsformkönnen, wenn eine Anforderung empfangen wird, die ein semantisches Layout beinhaltet, das zum Synthetisieren eines Bilds verwendet werden soll, Informationen für eine Anforderung an einen Bildsynthetisierer 1128 geleitet werden, der ein entsprechendes trainiertes Netz erhalten kann, wie etwa ein trainiertes Generative Adversarial Network mit einem konditionalen Normalisierungsnetz, wie in dieser Schrift erörtert. In mindestens einer Ausführungsform kann der Bildsynthetisierer 1128 dann bewirken, dass ein semantisches Layout verarbeitet wird, um ein Bild aus einem semantischen Layout zu generieren. In mindestens einer Ausführungsform kann ein synthetisiertes Bild dann an die Client-Vorrichtung 1102 zur Anzeige auf einem Anzeigeelement 1104 übertragen werden. In mindestens einer Ausführungsform kann, wenn ein Nutzer beliebige Aspekte eines Bilds ändern möchte, dieser Nutzer einer Anwendung 1106 zusätzliche Eingaben bereitstellen, die bewirken können, dass ein neues oder aktualisiertes Bild unter Verwendung desselben Prozesses für ein neues oder aktualisiertes semantisches Layout generiert wird.
In mindestens einer Ausführungsform ist ein Prozessor 1108 (oder ein Prozessor des Trainingsmanagers 1122 oder des Bildsynthetisierers 1128) eine zentrale Verarbeitungseinheit (central processing unit - CPU). In mindestens einer Ausführungsform können Ressourcen in derartigen Umgebungen jedoch GPUs verwenden, um Daten zumindest für bestimmte Arten von Anforderungen zu verarbeiten. In mindestens einer Ausführungsform sind GPUS mit Tausenden von Kernen dazu ausgelegt, umfangreiche parallele Arbeitslasten zu bewältigen und sind daher beim Deep Learning zum Trainieren neuronaler Netze und Generieren von Vorhersagen beliebt geworden. In mindestens einer Ausführungsform, während die Verwendung von GPUs für Offline-Erstellungen ein schnelleres Training größerer und komplexerer Modelle ermöglichte, impliziert das Offline-Generieren von Vorhersagen, dass entweder Eingabemerkmale zur Anforderungszeit nicht verwendet werden können oder dass Vorhersagen für alle Permutationen von Merkmalen generiert und in einer Lookup-Tabelle gespeichert werden müssen, um Echtzeitanforderungen zu bedienen. In mindestens einer Ausführungsform könnte, wenn ein Deep-Learning-Rahmen einen CPU-Modus unterstützt und ein Modell klein und einfach genug ist, um eine Vorwärtskopplung auf einer CPU mit einer angemessenen Latenz durchzuführen, ein Dienst auf einer CPU-Instanz ein Modell hosten. In mindestens einer Ausführungsform kann das Trainieren offline auf einer GPU und die Inferenz in Echtzeit auf einer CPU durchgeführt werden. In mindestens einer Ausführungsform kann, wenn ein CPU-Ansatz nicht praktikabel ist, ein Dienst auf einer GPU-Instanz laufen. In mindestens einer Ausführungsform kann, da GPUs andere Eigenschaften hinsichtlich Rechenleistung und Kosten als CPUs aufweisen, das Ausführen eines Dienstes, der einen Laufzeitalgorithmus auf eine GPU auslagert, jedoch erfordern, dass er anders als ein CPU-basierter Dienst ausgelegt ist.
In mindestens einer Ausführungsform wurden auf Prozessoren entwickelte tiefe neuronale Netze (deep neural networks - DNNs) für verschiedene Anwendungsfälle verwendet, von selbstfahrenden Autos bis zur schnelleren Entwicklung von Medikamenten, von automatischer Bildbetitelung in Online-Bilddatenbanken bis zu intelligenter Echtzeit-Sprachübersetzung in Video-Chat-Anwendungen. In mindestens einer Ausführungsform ist Deep Learning eine Technik, die den neuronalen Lernprozess des menschlichen Gehirns modelliert und dabei kontinuierlich lernt, immer intelligenter wird und mit der Zeit schneller genauere Ergebnisse liefert. In mindestens einer Ausführungsform lernt ein Kind zunächst von einem Erwachsenen, verschiedene Formen richtig zu erkennen und zu klassifizieren und ist schließlich in der Lage, Formen ohne Nachhilfe zu erkennen. In mindestens einer Ausführungsform muss ein Deep-Learning- oder neuronales Lernsystem in Objekterkennung und -klassifizierung trainiert werden, damit es intelligenter und effizienter bei der Identifizierung von grundlegenden Objekten, verdeckten Objekten usw. wird, während es Objekten zudem einen Kontext zuweist.
In mindestens einer Ausführungsform betrachten auf einfachstem Niveau die Neuronen in einem menschlichen Gehirn verschiedene Eingaben, die empfangen werden, werden jeder dieser Eingaben Bedeutungsstufen zugewiesen und wird die Ausgabe an andere Neuronen weitergegeben, um darauf zu reagieren. In mindestens einer Ausführungsform ist ein künstliches Neuron oder Perzeptron ein grundlegendstes Modell eines neuronalen Netzes. In mindestens einer Ausführungsform kann ein Perzeptron eine oder mehrere Eingaben empfangen, die verschiedene Merkmale eines Objekts darstellen, für dessen Erkennung und Klassifizierung ein Perzeptron trainiert wird, und wird jedem dieser Merkmale auf Grundlage einer Bedeutung dieses Merkmals beim Definieren einer Form eines Objekts eine bestimmte Gewichtung zugewiesen.
In mindestens einer Ausführungsform beinhaltet ein tiefes neuronales Netzmodell (DNN-Modell) mehrere Schichten mit vielen verbundenen Perzeptronen (z. B. Knoten), die mit enormen Mengen von Eingabedaten trainiert werden können, um komplexe Probleme schnell und mit hoher Genauigkeit zu lösen. In mindestens einer Ausführungsform zerlegt eine erste Schicht eines DLL-Modells ein Eingabebild eines Autos in verschiedene Abschnitte und sucht nach grundlegenden Mustern, wie etwa Linien und Winkeln. In mindestens einer Ausführungsform setzt eine zweite Schicht die Linien zusammen, um nach übergeordneten Mustern, wie etwa Rädern, Windschutzscheiben und Spiegeln, zu suchen. In mindestens einer Ausführungsform identifiziert eine nächste Schicht eine Fahrzeugart und generieren einige letzte Schichten ein Label für ein Eingabebild, das ein Modell einer bestimmten Automarke identifiziert. In mindestens einer Ausführungsform kann, nachdem ein DNN trainiert wurde, dieses DNN eingesetzt und verwendet werden, um Objekte oder Muster in einem als Inferenz bekannten Prozess zu identifizieren und zu klassifizieren. In mindestens einer Ausführungsform beinhalten Beispiele für Inferenz (einen Prozess, bei dem ein DNN nützliche Informationen aus einer gegebenen Eingabe extrahiert) Identifizieren von handgeschriebenen Zahlen auf Schecks, die in Geldautomaten eingezahlt werden, Identifizieren von Bildern von Freunden auf Fotos, Bereitstellen von Filmempfehlungen für über fünfzig Millionen Nutzer, Identifizieren und Klassifizieren verschiedener Arten von Automobilen, Fußgängern und Gefahren auf der Straße in fahrerlosen Autos oder Übersetzen menschlicher Sprache in Echtzeit.
In mindestens einer Ausführungsform fließen während des Trainings Daten in einer Vorwärtspropagationsphase durch ein DNN, bis eine Vorhersage erzeugt wird, die ein einer Eingabe entsprechendes Label angibt. Wenn ein neuronales Netz eine Eingabe nicht korrekt kennzeichnet, werden Fehler zwischen einem korrekten Label und einem vorhergesagten Label analysiert und die Gewichtungen werden für jedes Merkmal während einer Rückwärtspropagationsphase angepasst, bis ein DNN diese Eingabe und andere Eingaben in einem Trainingsdatensatz korrekt kennzeichnet. In mindestens einer Ausführungsform erfordert das Trainieren komplexer neuronaler Netze enorme Mengen von paralleler Rechenleistung, einschließlich Gleitkommamultiplikationen und -additionen, die unterstützt werden. Inferenzen ist weniger rechenintensiv als Training, da es sich um einen latenzabhängigen Prozess handelt, bei dem ein trainiertes neuronales Netz auf neue Eingaben angewendet wird, die es nicht zuvor gesehen hat, um Bilder zu klassifizieren, Sprache zu übersetzen und neue Informationen abzuleiten.
In mindestens einer Ausführungsform stützen sich neuronale Netze in hohem Maße auf mathematische Matrixoperationen und komplexe mehrschichtige Netze erfordern enorme Mengen an Gleitkommarechenleistung und Bandbreite sowohl für Effizienz als auch für Geschwindigkeit. In mindestens einer Ausführungsform kann eine Rechenplattform mit Tausenden von Verarbeitungskernen, die für mathematische Matrixoperationen optimiert sind und eine Rechenleistung von mehreren Dutzend bis Hunderten von TFLOPS liefern, die Rechenleistung liefern, die für Anwendungen für künstliche Intelligenz und maschinelles Lernens auf der Grundlage tiefer neuronaler Netze erforderlich ist.
In mindestens einer Ausführungsform kann ein System 1200 verwendet werden, um Daten zu klassifizieren oder Inferenzen zu generieren, wie in 12 veranschaulicht. In mindestens einer Ausführungsformkönnen außerdem verschiedene Vorhersagen, Labels oder andere Ausgaben für Eingabedaten generiert werden. In mindestens einer Ausführungsform kann sowohl überwachtes als auch nicht überwachtes Training verwendet werden. In mindestens einer Ausführungsform wird ein Satz von klassifizierten Daten 1202 als Eingabe bereitgestellt, um als Trainingsdaten zu fungieren. In mindestens einer Ausführungsform können diese klassifizierten Daten Instanzen von mindestens einer Art von Objekt, für die ein statistisches Modell trainiert werden soll, sowie Informationen, die diese Art von Objekt identifizieren, beinhalten. In mindestens einer Ausführungsform können die klassifizierten Daten einen Satz von Bildern beinhalten, die jeweils eine Darstellung einer Art von Objekt beinhalten, wobei jedes Bild zudem ein Label, Metadaten, eine Klassifizierung oder eine andere Information, die eine in einem jeweiligen Bild dargestellte Art von Objekt identifizieren, beinhaltet oder diesen zugeordnet ist. In mindestens einer Ausführungsform können außerdem verschiedene andere Arten von Daten als Trainingsdaten verwendet werden, die Textdaten, Audiodaten oder Videodaten beinhalten können. In mindestens einer Ausführungsform werden die klassifizierten Daten 1202 in diesem Beispiel einem Trainingsmanager 1204 als Trainingseingabe bereitgestellt. In mindestens einer Ausführungsform kann der Trainingsmanager 1204 ein System oder Dienst sein, das bzw. der Hardware und Software beinhaltet, wie etwa eine oder mehrere Rechenvorrichtungen, die eine Trainingsanwendung zum Trainieren eines statistischen Modells ausführen. In mindestens einer Ausführungsform empfängt der Trainingsmanager 1204 eine Anweisung oder Anforderung, die eine Art des Modells angibt, das für das Training verwendet werden soll. In mindestens einer Ausführungsform kann dieses Modell ein beliebiges geeignetes statistisches Modell, ein beliebiges geeignetes Netz oder ein beliebiger geeigneter Algorithmus sein, das bzw. der für derartige Zwecke nützlich ist, und ein künstliches neuronales Netz, einen Deep-Learning-Algorithmus, einen Learning Classificator oder ein Bayes'sches Netz beinhalten. In mindestens einer Ausführungsform kann der Trainingsmanager 1204 ein Basismodell oder ein anderes untrainiertes Modell aus einem geeigneten Speicher 1206 auswählen und klassifizierte Daten 1202 verwenden, um ein Modell zu trainieren, wodurch ein trainiertes Modell 1208 generiert wird, das verwendet werden kann, um ähnliche Arten von Daten zu klassifizieren. In mindestens einer Ausführungsform, in der keine klassifizierten Daten verwendet werden, kann dennoch ein geeignetes Modell für das Trainieren an Eingabedaten per Trainingsmanager ausgewählt werden.
In mindestens einer Ausführungsform kann ein Modell auf eine Anzahl von verschiedenen Arten trainiert werden, die teilweise von einer Art des ausgewählten Modells abhängig sind. In mindestens einer Ausführungsform kann einem Algorithmus für maschinelles Lernen ein Satz von Trainingsdaten bereitgestellt werden, wobei ein Modell ein durch einen Trainingsprozess erstelltes Modellartefakt ist. In mindestens einer Ausführungsform enthält jede Instanz von Trainingsdaten enthält eine richtige Antwort (z. B. eine Klassifizierung), die als Ziel oder Zielattribut bezeichnet werden kann. In mindestens einer Ausführungsform findet ein Lernalgorithmus in den Trainingsdaten Muster, die die Attribute der Eingabedaten auf ein Ziel, eine vorherzusagende Antwort, abbilden, und wird ein Modell für maschinelles Lernen ausgegeben, das diese Muster erfasst. In mindestens einer Ausführungsform kann dann ein Modell für maschinelles Lernens verwendet werden, um Vorhersagen für neue Daten zu erhalten, für die kein Ziel vorgegeben ist.
In mindestens einer Ausführungsform kann ein Trainingsmanager 1204 aus einem Satz von Modellen für maschinelles Lernen auswählen, der binäre Klassifizierungs-, Multiklassen-Klassifizierungs- und Regressionsmodelle beinhaltet. In mindestens einer Ausführungsform kann die Art des zu verwendenden Modells zumindest teilweise von der Art des vorherzusagenden Ziels abhängig sein. In mindestens einer Ausführungsform sagen Modelle für maschinelles Lernen für binäre Klassifizierungsprobleme ein binäres Ergebnis vorher, wie etwa eine von zwei möglichen Klassen. In mindestens einer Ausführungsform kann ein Lemalgorithmus, wie etwa logistische Regression, verwendet werden, um binäre Klassifizierungsmodelle zu trainieren. In mindestens einer Ausführungsform ermöglichen Modelle für maschinelles Lernen für Multiklassen-Klassifizierungsprobleme, dass Vorhersagen für mehrere Klassen generiert werden, wie etwa um eines von mehr als zwei Ergebnissen vorherzusagen. Multinomiale logistische Regression kann für das Trainieren von Multiklassenmodellen nützlich sein. Modelle für maschinelles Lernen für Regressionsprobleme sagen einen numerischen Wert vorher. Lineare Regression kann für das Trainieren von Regressionsmodellen nützlich sein.
In mindestens einer Ausführungsform muss ein Trainingsmanager, um ein Modell für maschinelles Lernen gemäß einer Ausführungsform zu trainieren, eine Eingangstrainingsdatenquelle sowie andere Informationen, wie etwa den Namen eines Datenattributs, das ein vorherzusagendes Ziel enthält, erforderliche Datenumwandlungsanweisungen und Trainingsparameter zur Steuerung eines Lernalgorithmus, bestimmen. In mindestens einer Ausführungsform kann ein Trainingsmanager 1204 während eines Trainingsprozesses automatisch einen geeigneten Lernalgorithmus auf Grundlage einer in einer Trainingsdatenquelle vorgegebenen Zielart auswählen. In mindestens einer Ausführungsform können Algorithmen für maschinelles Lernen Parameter annehmen, die verwendet werden, um bestimmte Eigenschaften eines Trainingsprozesses und eines daraus resultierenden Modells für maschinelles Lernen zu steuern. Diese werden in dieser Schrift als Trainingsparameter bezeichnet. In mindestens einer Ausführungsform kann ein Trainingsmanager, wenn keine Trainingsparameter vorgegeben sind, Standardwerte verwenden, die bekanntermaßen für einen breiten Bereich von Aufgaben für maschinelles Lernen gut funktionieren. Beispiele für Trainingsparameter, für die Werte vorgegeben werden können, beinhalten eine maximale Modellgröße, eine maximale Anzahl von Durchläufen über Trainingsdaten, einen Mischtyp, einen Regularisierungstyp, eine Lernrate und eine Regularisierungsmenge. Es können Standardeinstellungen vorgegeben werden, mit Optionen zur Anpassung der Werte zur Feinabstimmung der Rechenleistung.
In mindestens einer Ausführungsform ist eine maximale Modellgröße eine Gesamtgröße, in Byte-Einheiten, der Muster, die während des Trainierens eines Modells erstellt werden. In mindestens einer Ausführungsform kann ein Modell standardmäßig mit einer bestimmten Größe erstellt werden, wie etwa ein Modell mit 100 MB. Wenn ein Trainingsmanager nicht in der Lage ist, genügend Muster zu bestimmen, um eine Modellgröße zu füllen, kann ein kleineres Modell erstellt werden. Wenn ein Trainingsmanager mehr Muster findet als in eine vorgegebene Größe passen, kann eine maximale Obergrenze erzwungen werden, indem die Muster abgeschnitten werden, die die Qualität eines gelernten Modells am wenigsten beeinträchtigen. Die Wahl einer Modellgröße stellt Kontrolle über einen Kompromiss zwischen der Vorhersagequalität eines Modells und den Nutzungskosten bereit. In mindestens einer Ausführungsform können kleinere Modelle dazu führen, dass ein Trainingsmanager viele Muster entfernt, um in eine maximale Größenbegrenzung zu passen, was die Qualität von Vorhersagen beeinträchtigt. In mindestens einer Ausführungsform können bei größeren Modellen die Kosten für die Abfrage von Echtzeit-Vorhersagen höher sein. In mindestens einer Ausführungsform führen größere Eingabedatensätze nicht unbedingt zu größeren Modellen, da Modelle Muster und keine Eingabedaten speichern. In mindestens einer Ausführungsform ist bei wenigen und einfachen Mustern ein resultierendes Modell klein. Bei Eingabedaten, die eine große Anzahl von Rohattributen (Eingabespalten) oder abgeleiteten Merkmalen (Ausgaben von Datentransformationen) aufweisen, ist es wahrscheinlich, dass mehr Muster gefunden und während eines Trainingsprozesses gespeichert werden.
In mindestens einer Ausführungsform kann der Trainingsmanager 1204 mehrere Durchläufe oder Iterationen über Trainingsdaten durchführen, um zu versuchen, Muster zu entdecken. In mindestens einer Ausführungsform kann es eine Standardanzahl von Durchläufen, wie etwa zehn Durchläufe, geben, während in mindestens einer Ausführungsform eine maximale Anzahl von Durchläufen festgelegt werden kann, wie etwa bis zu hundert Durchläufe. In mindestens einer Ausführungsform kann kein Maximum festgelegt sein oder es kann ein Konvergenzkriterium oder ein anderer Faktor festgelegt sein, der ein Ende eines Trainingsprozesses auslöst. In mindestens einer Ausführungsform kann der Trainingsmanager 1204 eine Qualität von Mustern (wie etwa für die Modellkonvergenz) während des Trainings überwachen und das Training automatisch beenden, wenn es keine weiteren Datenpunkte oder Muster mehr zu entdecken gibt. In mindestens einer Ausführungsform können Datensätze mit nur wenigen Beobachtungen mehrere Durchläufe über die Daten erfordern, um eine ausreichend hohe Modellqualität zu erreichen. Größere Datensätze können viele ähnliche Datenpunkte enthalten, was eine Notwendigkeit einer großen Anzahl von Durchläufen reduzieren kann. Eine mögliche Auswirkung der Wahl von mehreren Datendurchläufen über Daten ist, dass das Modelltraining länger dauern und im Hinblick auf Ressourcen und Systemauslastung mehr kosten kann.
In mindestens einer Ausführungsform werden die Trainingsdaten vor dem Training oder zwischen Durchläufen von Training gemischt. In mindestens einer Ausführungsform ist das Mischen ein zufälliges oder pseudozufälliges Mischen, um eine wirklich zufällige Reihenfolge zu generieren, obwohl es einige Beschränkungen geben kann, um sicherzustellen, dass es keine Gruppierung bestimmter Arten von Daten gibt, oder gemischte Daten können neu gemischt werden, wenn eine derartige Gruppierung besteht, usw. In mindestens einer Ausführungsform wird durch das Mischen eine Reihenfolge oder Anordnung, in der Daten zum Trainieren verwendet werden, geändert, sodass ein Trainingsalgorithmus nicht auf Gruppierungen ähnlicher Arten von Daten oder auf einer einzigen Datenart für zu viele Beobachtungen in Folge trifft. In mindestens einer Ausführungsform könnte ein Modell trainiert werden, um ein Objekt vorherzusagen. In mindestens einer Ausführungsform könnten Daten vor dem Hochladen nach Objektart sortiert werden. In mindestens einer Ausführungsform kann dann ein Algorithmus die Daten alphabetisch nach Objektart verarbeiten, wobei er zuerst nur auf Daten für einen bestimmten Objektart trifft. In mindestens einer Ausführungsform beginnt ein Modell, Muster für diese Objektart zu lernen. In mindestens einer Ausführungsform trifft ein Modell dann nur auf Daten für eine zweite Objektart und versucht ein Modell so anzupassen, dass es zu dieser Objektart passt, was zu einer Verschlechterung von Mustern führen kann, die zu einer ersten Objektart passen. Dieser plötzliche Wechsel zwischen Objektarten kann ein Modell erzeugen, das nicht lernt, Objektarten genau vorherzusagen. In mindestens einer Ausführungsform kann das Mischen in mindestens einer Ausführungsform durchgeführt werden, bevor ein Trainingsdatensatz in Trainings- und Bewertungsteilmengen aufgeteilt wird, sodass eine relativ gleichmäßige Verteilung von Datenarten für beide Phasen verwendet wird. In mindestens einer Ausführungsform kann der Trainingsmanager 1204 die Daten automatisch mischen, zum Beispiel unter Verwendung einer pseudozufälligen Mischtechnik.
In mindestens einer Ausführungsform kann der Trainingsmanager 1204 beim Erstellen eines Modells für maschinelles Lernen in mindestens einer Ausführungsform einem Nutzer ermöglichen, Einstellungen vorzugeben oder nutzerdefinierte Optionen anzuwenden. In mindestens einer Ausführungsform kann ein Nutzer eine oder mehrere Bewertungseinstellungen vorgeben, die einen Abschnitt der Eingabedaten angeben, der für die Bewertung einer Vorhersagequalität eines Modells für maschinelles Lernen reserviert werden soll. In mindestens einer Ausführungsform kann ein Nutzer eine Richtlinie vorgeben, die angibt, welche Attribute und Attributtransformationen für das Modelltraining verfügbar sind. In mindestens einer Ausführungsform kann der Nutzer außerdem verschiedene Trainingsparameter vorgeben, die bestimmte Eigenschaften eines Trainingsprozesses und eines daraus resultierenden Modells steuern.
In mindestens einer Ausführungsform kann, nachdem ein Trainingsmanager bestimmt hat, dass das Training eines Modells abgeschlossen ist, wie etwa unter Verwendung mindestens eines der in dieser Schrift erörterten Endkriterien, das trainierte Modell 1208 zur Verwendung durch einen Klassifikator 1214 beim Klassifizieren von (oder anderweitigen Generieren von Inferenzen für) Validierungsdaten 1212 bereitgestellt werden. In mindestens einer Ausführungsform beinhaltet dies einen logischen Übergang zwischen einem Trainingsmodus für ein Modell und einem Inferenzmodus für ein Modell. In mindestens einer Ausführungsform wird das trainierte Modell 1208 jedoch zuerst an einen Bewerter 1210 weitergegeben, der eine Anwendung, einen Prozess oder einen Dienst beinhalten kann, die/der auf mindestens einer Rechenressource (z. B. einer CPU oder GPU mindestens eines Servers) zum Bewerten einer Qualität (oder eines anderen derartigen Aspekts) eines trainierten Modells ausgeführt wird. In mindestens einer Ausführungsform wird ein Modell bewertet, um zu bestimmen, ob dieses Modell bei der Vorhersage eines Ziels an neuen und zukünftigen Daten zumindest ein akzeptables Mindest- oder Schwellenniveau an Rechenleistung bereitstellt. Ist dies nicht der Fall, kann der Trainingsmanager 1204 damit fortfahren, dieses Modell zu trainieren. In mindestens einer Ausführungsform kann, da zukünftige Dateninstanzen oft unbekannte Zielwerte aufweisen, es wünschenswert sein, eine Genauigkeitsmetrik des maschinellen Lernens an Daten zu überprüfen, für die eine Zielantwort bekannt ist, und diese Bewertung als Ersatz für die Vorhersagegenauigkeit an zukünftigen Daten zu verwenden.
In mindestens einer Ausführungsform wird ein Modell unter Verwendung einer Teilmenge von Trainingsdaten 1202 bewertet, die für das Training bereitgestellt wurden. Diese Teilmenge kann unter Verwendung eines Misch- und Aufteilansatzes, wie vorstehend erörtert, bestimmt werden. In mindestens einer Ausführungsform wird diese Teilmenge von Bewertungsdaten mit einem Ziel gekennzeichnet und kann somit als Ground-Truth-Quelle für die Bewertung dienen. Das Bewerten einer Vorhersagegenauigkeit eines Modells für maschinelles Lernen mit denselben Daten, die zum Trainieren verwendet wurden, ist nicht sinnvoll, da positive Bewertungen für Modelle generiert werden könnten, die sich an die Trainingsdaten erinnern anstatt aus ihnen zu verallgemeinern. In mindestens einer Ausführungsform wird, nachdem das Training abgeschlossen wurde, die Teilmenge von Bewertungsdaten unter Verwendung des trainierten Modells 1208 verarbeitet und der Bewerter 1210 kann die Genauigkeit dieses Modells bestimmen, indem er die Ground-Truth-Daten mit entsprechenden Ausgaben (oder Vorhersagen/Beobachtungen) dieses Modells vergleicht. In mindestens einer Ausführungsform kann der Bewerter 1210 in mindestens einer Ausführungsform eine Zusammenfassung oder Rechenleistungsmetrik bereitstellen, die angibt, wie gut vorhergesagte und wahre Werte übereinstimmen. In mindestens einer Ausführungsform kann, wenn ein trainiertes Modell nicht zumindest ein Kriterium für die minimale Rechenleistung oder einen anderen derartigen Genauigkeitsschwellenwert erfüllt, dann der Trainingsmanager 1204 angewiesen werden, weiteres Training durchzuführen oder in einigen Fällen versuchen, ein neues oder anderes Modell zu trainieren. In mindestens einer Ausführungsform kann, wenn das trainierte Modell 1208 die relevanten Kriterien erfüllt, dann ein trainiertes Modell zur Verwendung durch den Klassifikator 1214 bereitgestellt werden.
In mindestens einer Ausführungsform kann es beim Erstellen und Trainieren eines Modells für maschinelles Lernen in mindestens einer Ausführungsform wünschenswert sein, Modelleinstellungen oder Trainingsparameter vorzugeben, die zu einem Modell führen, dass in der Lage ist, genaue Vorhersagen zu treffen. In mindestens einer Ausführungsform beinhalten die Parameter die Anzahl von durchzuführenden Durchläufen (vorwärts und/oder rückwärts), eine Regularisierung oder Verfeinerung, eine Modellgröße und einen Mischtyp. In mindestens einer Ausführungsform könnte das Auswählen von Modellparametereinstellungen, die eine beste Vorhersageleistung an Bewertungsdaten erzeugen, zu einer Überanpassung eines Modells führen. In mindestens einer Ausführungsform kommt es zu einer Überanpassung, wenn sich ein Modell Muster gemerkt hat, die in Trainings- und Bewertungsdatenquellen vorkommen, aber Muster in Daten nicht verallgemeinert hat. Eine Überanpassung tritt häufig auf, wenn die Trainingsdaten alle in einer Bewertung verwendeten Daten beinhalten. In mindestens einer Ausführungsform kann ein Modell, das überangepasst wurde, bei der Bewertung eine gute Leistung erbringen, aber an neuen oder anderweitigen Validierungsdaten keine genauen Vorhersagen treffen. In mindestens einer Ausführungsform kann ein Trainingsmanager, um zu vermeiden, dass ein überangepasstes Modell als bestes Modell ausgewählt wird, zusätzliche Daten reservieren, um die Rechenleistung eines Modells zu validieren. Zum Beispiel könnte der Trainingsdatensatz in 60 Prozent für das Training und 40 Prozent für die Bewertung oder Validierung aufgeteilt werden, die wiederum in zwei oder mehr Phasen unterteilt werden können. In mindestens einer Ausführungsform kann nach dem Auswählen von Modellparametern, die für die Evaluierungsdaten gut funktionieren und zu einer Konvergenz bei einer Teilmenge von Validierungsdaten, wie etwa der Hälfte dieser Validierungsdaten, führen, eine zweite Validierung mit einem Rest dieser Validierungsdaten durchgeführt werden, um die Rechenleistung dieses Modells sicherzustellen. Wenn dieses Modell die Erwartungen an die Validierungsdaten erfüllt, dann erfolgt keine Überanpassung der Daten durch dieses Modell. In mindestens einer Ausführungsform kann ein Testsatz oder ein zurückgehaltener Satz zum Testen der Parameter verwendet werden. In mindestens einer Ausführungsform hilft das Verwenden eines zweiten Validierungs- oder Testschritts bei der Auswahl geeigneter Modellparameter, um eine Überanpassung zu verhindern. Durch das Zurückhalten mehrere Daten aus einem Trainingsprozess zur Validierung sind jedoch weniger Daten für das Training verfügbar. Dies kann bei kleineren Datensätzen problematisch sein, da nicht genügend Daten für das Training verfügbar sein können. In mindestens einer Ausführungsform besteht ein Ansatz in einer derartigen Situation darin, eine Kreuzvalidierung durchzuführen, wie an anderer Stelle in dieser Schrift erörtert.
In mindestens einer Ausführungsform gibt es viele Metriken oder Einblicke, die verwendet werden können, um die Vorhersagegenauigkeit eines bestimmten Modells zu überprüfen und zu bewerten. In mindestens einer Ausführungsform enthält ein Bewertungsergebnis eine Metrik für die Vorhersagegenauigkeit, um einen Gesamterfolg eines Modells anzugeben, sowie Visualisierungen, um dabei zu helfen, die Genauigkeit eines Modells über eine Metrik für die Vorhersagegenauigkeit hinaus zu untersuchen. Ein Ergebnis kann auch eine Möglichkeit bereitstellen, die Auswirkung des Festlegens einer Bewertungsschwelle, wie etwa für eine binäre Klassifizierung, zu überprüfen, und kann Warnmeldungen zu Kriterien zur Überprüfung der Gültigkeit einer Bewertung generieren. Eine Wahl einer Metrik und einer Visualisierung kann zumindest teilweise von einer Art des zu bewertenden Modells abhängig sein.
In mindestens einer Ausführungsform kann ein trainiertes Modell für maschinelles Lernen, nachdem es trainiert und zufriedenstellend bewertet wurde, verwendet werden, um eine Anwendung für maschinelles Lernen zu erstellen oder zu unterstützen. In einer Ausführungsform ist das Erstellen einer Anwendung für maschinelles Lernen ein iterativer Prozess, der eine Abfolge von Schritten beinhaltet. In mindestens einer Ausführungsform kann/können (ein) Kernproblem(e) des maschinellen Lernens in Bezug darauf, was beobachtet wird und welche Antwort ein Modell vorhersagen soll, formuliert werden. In mindestens einer Ausführungsform können dann Daten gesammelt, bereinigt und aufbereitet werden, um die Daten für die Verwendung durch Trainingsalgorithmen für Modelle für maschinelles Lernen geeignet zu machen. Diese Daten können visualisiert und analysiert werden, um Integritätsprüfungen durchzuführen, um eine Qualität von Daten zu validieren und die Daten zu verstehen. Es kann sein, dass Rohdaten (z. B. Eingabevariablen) und Antwortdaten (z. B. ein Ziel) nicht in einer Weise dargestellt sind, die zum Trainieren eines Modells mit hoher Vorhersageleistung verwendet werden kann. Daher kann es wünschenswert sein, Eingabedarstellungen oder -merkmale mit besserer Vorhersageleistung aus Rohvariablen zu konstruieren. Die sich daraus ergebenden Merkmale können einem Lernalgorithmus zugeführt werden, um Modelle zu erstellen und eine Qualität von Modellen an Daten zu bewerten, die aus der Modellbildung zurückgehalten wurden. Ein Modell kann dann verwendet werden, um Vorhersagen einer Zielantwort für neue Dateninstanzen zu generieren.
In mindestens einer Ausführungsform wird in dem System 1200 aus 12 ein trainiertes Modell 1210 nach der Auswertung einem Klassifikator 1214 bereitgestellt oder zur Verfügung gestellt, der in der Lage ist, ein trainiertes Modell zu verwenden, um Validierungsdaten zu verarbeiten. In mindestens einer Ausführungsform kann dies zum Beispiel Daten beinhalten, die von Nutzern oder Dritten empfangen werden und nicht klassifiziert sind, wie etwa Abfragebilder, die nach Informationen darüber suchen, was in diesen Bildern dargestellt ist. In mindestens einer Ausführungsform können die Validierungsdaten durch einen Klassifikator unter Verwendung eines trainierten Modells verarbeitet werden, und die Ergebnisse 1216 (wie etwa Klassifizierungen oder Vorhersagen), die erzeugt werden, können an jeweilige Quellen zurückgesendet oder anderweitig verarbeitet oder gespeichert werden. In mindestens einer Ausführungsform und sofern eine derartige Verwendung zulässig ist, können diese nun klassifizierten Dateninstanzen in einem Trainingsdatenspeicher gespeichert werden, der für zukünftiges Trainieren des trainierten Modells 1208 durch einen Trainingsmanager verwendet werden kann. In mindestens einer Ausführungsform wird ein Modell kontinuierlich trainiert, wenn neue Daten verfügbar sind, aber in mindestens einer Ausführungsform werden diese Modelle periodisch neu trainiert, wie etwa einmal pro Tag oder Woche, in Abhängigkeit von Faktoren, wie etwa einer Größe eines Datensatzes oder einer Komplexität eines Modells.
In mindestens einer Ausführungsform kann der Klassifikator 1214 geeignete Hardware und Software zur Verarbeitung von Validierungsdaten 1212 unter Verwendung eines trainierten Modells beinhalten. In mindestens einer Ausführungsform beinhaltet ein Klassifikator einen oder mehrere Computerserver, die jeweils eine oder mehrere Grafikverarbeitungseinheiten (GPUs) aufweisen, die in der Lage sind, Daten zu verarbeiten. In mindestens einer Ausführungsform können die Konfiguration und das Design von GPUs sie für die Verwendung bei der Verarbeitung von Daten für maschinelles Lernens wünschenswerter machen als CPUs oder andere derartige Komponenten. In mindestens einer Ausführungsform kann ein trainiertes Modell in mindestens einer Ausführungsform in den GPU-Speicher geladen und eine empfangene Dateninstanz einer GPU zur Verarbeitung bereitgestellt werden. GPUs können eine viel größere Anzahl von Kernen aufweisen als CPUs, und GPU-Kerne können auch viel weniger komplex sein. In mindestens einer Ausführungsform kann eine bestimmte GPU in der Lage sein, Tausende von Dateninstanzen gleichzeitig über verschiedene Hardware-Threads zu verarbeiten. In mindestens einer Ausführungsform kann eine GPU zudem dazu konfiguriert sein, den Gleitkommadurchsatz zu maximieren, was bedeutende zusätzliche Verarbeitungsvorteile für einen großen Datensatz bereitstellen kann.
In mindestens einer Ausführungsform können derartige Aufgaben selbst bei Verwendung von GPUs, Beschleunigern und anderer derartiger Hardware zur Beschleunigung von Aufgaben wie etwa dem Trainieren eines Modells oder der Klassifizierung von Daten unter Verwendung eines derartigen Modells immer noch bedeutende Zeit, Ressourcenzuweisung und Kosten erfordern. In mindestens einer Ausführungsform müssten, wenn ein Modell für maschinelles Lernen in 700 Durchläufen trainiert werden soll und ein Datensatz 1.000.000 Dateninstanzen beinhaltet, die für das Trainieren verwendet werden sollen, alle Millionen Instanzen für jeden Durchlauf verarbeitet werden. Verschiedene Abschnitte einer Architektur können zudem von verschiedenen Arten von Vorrichtungen unterstützt werden. In mindestens einer Ausführungsform kann das Training unter Verwendung einer Reihe von Servern an einem logisch zentralisierten Ort durchgeführt werden, die als Dienst angeboten werden können, während die Klassifizierung der Rohdaten durch einen derartigen Dienst oder auf einer Client-Vorrichtung durchgeführt werden kann. Diese Vorrichtungen können auch im Besitz einer gleichen Entität oder mehrerer Entitäten sein und von diesen betrieben oder gesteuert werden.
In mindestens einer Ausführungsform kann ein in 13 veranschaulichtes beispielhaftes neuronales Netz 1300 in mindestens einer Ausführungsform trainiert oder anderweitig verwendet werden. In mindestens einer Ausführungsform ist ein statistisches Modell ein künstliches neuronales Netz (artificial neural network - ANN), das mehrere Schichten von Knoten enthält, einschließlich einer Eingabeschicht 1302, einer Ausgabeschicht 1306 und mehrerer Schichten 1304 von Zwischenknoten, die oft als „verborgene“ Schichten bezeichnet werden, da die internen Schichten und Knoten in neuronalen Netzen normalerweise nicht sichtbar oder zugänglich sind. Obwohl in mindestens einer Ausführungsform zu Erklärungszwecken nur einige wenige Zwischenschichten dargestellt sind, versteht es sich, dass es keine Begrenzung für die Anzahl der Zwischenschichten gibt, die verwendet werden können, und dass eine beliebige Begrenzung der Schichten oft ein Faktor der Ressourcen oder der Zeit ist, die für die Verarbeitung unter Verwendung eines Modell erforderlich sind. In mindestens einer Ausführungsform können zusätzliche Arten von Modellen, Netzen, Algorithmen oder Prozessen ebenfalls verwendet werden, die andere Anzahlen oder Auswahlen von Knoten und Schichten beinhalten können. In mindestens einer Ausführungsform können die Validierungsdaten durch Schichten eines Netzes verarbeitet werden, um einen Satz von Inferenzen oder Inferenzwerten zu generieren, die dann einer Verlustfunktion zugeführt werden können.
In mindestens einer Ausführungsform sind alle Knoten einer bestimmten Schicht mit allen Knoten einer benachbarten Schicht verbunden. In mindestens einer Ausführungsform sind die Knoten einer Zwischenschicht dann jeweils mit den Knoten zweier benachbarter Schichten verbunden. In mindestens einer Ausführungsform werden die Knoten in einigen Modellen auch als Neuronen oder verbundene Einheiten bezeichnet und die Verbindungen zwischen den Knoten werden als Kanten bezeichnet. Jeder Knoten kann eine Funktion für empfangene Eingaben ausführen, wie etwa durch Verwenden einer vorgegebenen Funktion. In mindestens einer Ausführungsform können Knoten und Kanten während des Trainings unterschiedliche Gewichtungen erhalten und einzelne Schichten von Knoten können bestimmte Arten von Transformationen an empfangenen Eingaben durchführen, wobei diese Transformationen auch während des Trainings gelernt oder angepasst werden können. In mindestens einer Ausführungsform kann das Lernen überwachtes oder nicht überwachtes Lernen sein, was zumindest teilweise von einer Art der in einem Trainingsdatensatz enthaltenen Informationen abhängig sein kann. In mindestens einer Ausführungsform können verschiedene Arten von neuronalen Netzen verwendet werden, die ein neuronales Faltungsnetz (convolutional neural network - CNN), das eine Reihe von Faltungsschichten und einen Satz von Pooling-Schichten beinhaltet, beinhalten können und sich für Anwendungen wie etwa Bilderkennung als vorteilhaft erwiesen haben. CNNs können aufgrund einer relativ kleinen Anzahl von zu bestimmenden Parametern auch einfacher zu trainieren sein als andere Netze.
In mindestens einer Ausführungsform kann ein derartiges komplexes Modell für maschinelles Lernen unter Verwendung verschiedener Abstimmungsparametern trainiert werden. Das Auswählen der Parameter, das Anpassen eines Modells und das Bewerten eines Modells sind Teile eines Modellabstimmungsprozesses, der oft als Hyperparameteroptimierung bezeichnet wird. Eine derartige Abstimmung kann in mindestens einer Ausführungsform Introspektion eines zugrundeliegenden Modells oder zugrundeliegender Daten beinhalten. In einer Trainings- oder Produktionsumgebung kann ein robuster Arbeitsablauf wichtig sein, um eine Überanpassung von Hyperparametern zu vermeiden, wie an anderer Stelle in dieser Schrift erörtert. Die Kreuzvalidierung und das Hinzufügen von Gaußschem Rauschen zu einem Trainingsdatensatz sind Techniken, die nützlich sein können, um eine Überanpassung an einen beliebigen Datensatz zu vermeiden. Für die Optimierung der Hyperparameter kann es wünschenswert sein, die Trainings- und Validierungssätze fest zu halten. In mindestens einer Ausführungsform können die Hyperparameter in bestimmten Kategorien abgestimmt werden, die Datenvorverarbeitung (wie etwa Übersetzung von Wörtern in Vektoren), Definition der CNN-Architektur (wie etwa Filtergrößen, Anzahl der Filter), Parameter des stochastischen Gradientenabstiegs (stochastic gradient descent - SGD) (zum Beispiel Lernrate) und Regularisierung oder Verfeinerung (zum Beispiel Dropout-Wahrscheinlichkeit) beinhalten können.
In mindestens einer Ausführungsform können die Instanzen eines Datensatzes während der Vorverarbeitung in einen niedrigeren dimensionalen Raum mit einer bestimmten Größe eingebettet werden. In mindestens einer Ausführungsform ist die Größe dieses Raums ein abzustimmender Parameter. In mindestens einer Ausführungsform enthält eine Architektur eines CNN viele abstimmbare Parameter. Ein Parameter für Filtergrößen kann eine Interpretation von Informationen darstellen, die einer Größe einer zu analysierenden Instanz entspricht. In der Computerlinguistik wird dies als n-Gramm-Größe bezeichnet. Ein beispielhaftes CNN verwendet drei verschiedene Filtergrößen, die potenziell unterschiedliche n-Gramm-Größen darstellen. Eine Anzahl von Filtern pro Filtergröße kann einer Tiefe eines Filters entsprechen. Jeder Filter versucht, etwas anderes aus einer Struktur einer Instanz zu lernen, wie etwa eine Satzstruktur für Textdaten. In einer Faltungsschicht kann eine Aktivierungsfunktion eine gleichgerichtete lineare Einheit und eine Poolingart sein, die als Max-Pooling festgelegt ist. Die Ergebnisse können dann zu einem eindimensionalen Vektor verkettet werden und eine letzte Schicht ist vollständig mit einer zweidimensionalen Ausgabe verbunden. Dies entspricht einer binären Klassifizierung, auf die eine Optimierungsfunktion angewendet werden kann. Eine derartige Funktion ist eine Implementierung eines quadratischen Mittelwert-(Root Mean Square - RMS-)Propagationsverfahrens des Gradientenabstiegs, wobei beispielhafte Hyperparameter die Lemrate, die Batchgröße, die maximale Gradientennormale und Epochen beinhalten können. Bei neuronalen Netzen kann die Regularisierung ein äußerst wichtiger Faktor sein. In mindestens einer Ausführungsform können die Eingabedaten relativ spärlich sein. Ein wichtiger Hyperparameter in einer derartigen Situation kann ein Dropout auf einer vorletzten Schicht sein, der einen Anteil der Knoten darstellt, die nicht in jedem Trainingszyklus „feuern“. Ein beispielhafter Trainingsprozess kann verschiedene Hyperparameterkonfigurationen auf Grundlage einer Rückmeldung über die Rechenleistung vorheriger Konfigurationen vorschlagen. Dieses Modell kann mit einer vorgeschlagenen Konfiguration trainiert werden, an einem designierten Validierungssatz bewertet werden und die Rechenleistung kann berichtet werden. Dieser Prozess kann wiederholt werden, um zum Beispiel einen Kompromiss zwischen Exploration (mehr über verschiedene Konfigurationen lernen) und Exploitation (vorheriges Wissen nutzen, um bessere Ergebnisse zu erreichen) zu finden.
Da das Training von CNNs parallelisiert werden kann und GPU-fähige Rechenressourcen genutzt werden können, können mehrere Optimierungsstrategien für verschiedene Szenarien versucht werden. Ein komplexes Szenario ermöglicht das Abstimmen der Modellarchitektur und der Parameter für die Vorverarbeitung und den stochastischen Gradientenabstieg. Dadurch wird ein Modellkonfigurationsraum erweitert. In einem Basisszenario werden nur die Parameter für die Vorverarbeitung und den stochastischen Gradientenabstieg abgestimmt. In einem komplexen Szenario kann es eine größere Anzahl von Konfigurationsparametern geben als in einem Basisszenario. Das Abstimmen in einem gemeinsamen Raum kann unter Verwendung einer linearen oder exponentiellen Anzahl von Schritten durchgeführt werden, wobei eine Optimierungsschleife für Modelle durchlaufen wird. Die Kosten für einen derartigen Abstimmungsprozess können bedeutend geringer sein als für Abstimmungsprozesse, wie etwa Zufallssuche und Gittersuche, ohne einen bedeutenden Verlust der Rechenleistung.
In mindestens einer Ausführungsform kann Rückpropagierung verwendet werden, um einen Gradienten zu berechnen, der zum Bestimmen von Gewichtungen für ein neuronales Netz verwendet wird. Rückpropagierung ist eine Form der Differenzierung und kann von einem Gradientenabstiegs-Optimierungsalgorithmus verwendet werden, um die auf verschiedene Knoten oder Neuronen angewendeten Gewichtungen anzupassen, wie vorstehend erörtert. Die Gewichtungen können unter Verwendung eines Gradienten einer relevanten Verlustfunktion bestimmt werden. Die Rückpropagierung kann eine Ableitung einer Verlustfunktion in Bezug auf die durch ein statistisches Modell generierte Ausgabe verwenden. Wie bereits erwähnt, können verschiedene Knoten zugeordnete Aktivierungsfunktionen aufweisen, die die Ausgabe jeweiliger Knoten definieren. Verschiedene Aktivierungsfunktionen können nach Bedarf verwendet werden und radiale Basisfunktionen (RBFs) und Sigmoide beinhalten, die von verschiedenen Stützvektormaschinen (support vector machines - SVM) zur Transformation von Daten verwendet werden können. Eine Aktivierungsfunktion einer Zwischenschicht von Knoten wird in dieser Schrift als Kernel des inneren Produkts bezeichnet. Diese Funktionen können zum Beispiel Identitätsfunktionen, Stufenfunktionen, Sigmoidalfunktionen, Rampenfunktionen usw. beinhalten. Aktivierungsfunktionen können auch linear oder nicht linear sein.
In mindestens einer Ausführungsform wird ein untrainiertes neuronales Netz unter Verwendung eines Trainingsdatensatzes trainiert. In mindestens einer Ausführungsform ist der Trainingsrahmen ein PyTorch-Rahmen, ein TensorFlow-, Boost-, Caffe-, Microsoft-Cognitive-Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deepleaming4j- oder ein anderer Trainingsrahmen. In mindestens einer Ausführungsform trainiert der Trainingsrahmen ein untrainiertes neuronales Netz und ermöglicht, dass es unter Verwendung von in dieser Schrift beschriebenen Verarbeitungsressourcen trainiert wird, um ein trainiertes neuronales Netz zu generieren. In mindestens einer Ausführungsform können die Gewichtungen zufällig oder durch Vortraining unter Verwendung eines Deep-Belief-Netzes gewählt werden. In mindestens einer Ausführungsform kann das Training entweder auf überwachte, teilweise überwachte oder nicht überwachte Weise durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von überwachtem Lernen trainiert, wobei der Trainingsdatensatz eine Eingabe beinhaltet, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz eine Eingabe beinhaltet, die eine bekannte Ausgabe aufweist, und eine Ausgabe des neuronalen Netzes manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz auf überwachte Weise trainiert, verarbeitet es Eingaben aus dem Trainingsdatensatz und vergleicht es die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden Fehler dann durch das untrainierte neuronale Netz rückpropagiert. In mindestens einer Ausführungsform passt der Trainingsrahmen Gewichtungen an, die das untrainierte neuronale Netz steuern. In mindestens einer Ausführungsform beinhaltet der Trainingsrahmen Werkzeuge, um zu überwachen, wie gut das untrainierte neuronale Netz zu einem Modell konvergiert, wie etwa dem trainierten neuronalen Netz, das dazu geeignet ist, korrekte Antworten zu generieren, wie etwa in dem Ergebnis, die auf bekannten Eingabedaten, wie etwa neuen Daten, basieren. In mindestens einer Ausführungsform trainiert der Trainingsrahmen das untrainierte neuronale Netz wiederholt, während die Gewichtungen angepasst werden, um eine Ausgabe des untrainierten neuronalen Netzes unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie etwa des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert der Trainingsrahmen das untrainierte neuronale Netz, bis das untrainierte neuronale Netz eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz dann eingesetzt werden, um eine beliebige Anzahl von Operationen für maschinelles Lernen zu implementieren.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz unter Verwendung von nicht überwachtem Lernen trainiert, wobei das untrainierte neuronale Netz versucht, sich selbst unter Verwendung von nicht gekennzeichneten Daten zu trainieren. In mindestens einer Ausführungsform beinhaltet der Trainingsdatensatz für nicht überwachtes Lernen Eingabedaten ohne beliebige zugeordnete Ausgabedaten oder „Ground-Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz Gruppierungen innerhalb des Trainingsdatensatzes lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz in Beziehung stehen. In mindestens einer Ausführungsform kann nicht überwachtes Training verwendet werden, um eine selbstorganisierende Karte zu generieren, die eine Art von trainiertem neuronalen Netz ist, das in der Lage ist, Operationen durchzuführen, die beim Reduzieren der Dimensionalität neuer Daten nützlich sind. In mindestens einer Ausführungsform kann nicht überwachtes Training auch verwendet werden, um Anomaliedetektion durchzuführen, was die Identifizierung von Datenpunkten in einem neuen Datensatz ermöglicht, die von normalen Mustern des neuen Datensatzes abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, wobei es sich um eine Technik handelt, bei welcher der Trainingsdatensatz eine Mischung aus gekennzeichneten und nicht gekennzeichneten Daten beinhaltet. In mindestens einer Ausführungsform kann der Trainingsrahmen verwendet werden, um inkrementelles Lernen durchzuführen, wie etwa durch Transferlerntechniken. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen es dem trainierten neuronalen Netz, sich an neue Daten anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz während des anfänglichen Trainings beigebracht wurde.
INFERENZ- UND TRAININGSLOGIK
14A veranschaulicht Inferenz- und/oder Trainingslogik 1415, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 ohne Einschränkung Code- und/oder Datenspeicher 1401 beinhalten, um Vorwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 1415 einen Code- und/oder Datenspeicher 1401 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 1401 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen trainiert oder verwendet wird, während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainierens und/oder Inferenzens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 1401 in einem anderen chipinternen oder chipexternen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 1401 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code und/oder Code- und/oder Datenspeicher 1401 Cache-Speicher, dynamischer zufällig adressierbarer Speicher (dynamic randomly addressable memory - „DRAM“), statischer zufällig adressierbarer Speicher (static randomly addressable memory - „SRAM“), nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code und/oder Code- und/oder Datenspeicher 1401 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einer anderen Speicherart besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 ohne Einschränkung einen Code- und/oder Datenspeicher 1405 beinhalten, um Rückwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzen verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 1405 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen trainiert oder verwendet wird, während der Rückwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainierens und/oder Inferenzens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen. In mindestens einer Ausführungsform kann die Trainingslogik 1415 einen Code- und/oder Datenspeicher 1405 beinhalten oder an diesen gekoppelt sein, um Graphencode oder andere Software zum Steuern der Zeitsteuerung und/oder Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um Logik zu konfigurieren, einschließlich Integer- und/oder Gleitkommaeinheiten (zusammen als arithmetisch-logische Einheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie etwa Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs auf Grundlage einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 1405 in einem anderen chipinternen oder chip externen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 1405 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 1405 Cache-Speicher, DRAM, SRAM, nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 1405 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einer anderen Speicherart besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1401 und der Code- und/oder Datenspeicher 1405 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1401 und der Code- und/oder Datenspeicher 1405 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 1401 und der Code- und/oder Datenspeicher 1405 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 1401 und/oder des Datenspeicher 1405 in einem anderen chipinternen oder chipextemen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 ohne Einschränkung eine oder mehrere arithmetisch-logische Einheit(en) („ALU(s)“) 1410 beinhalten, einschließlich Integer- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder dadurch angegeben werden, wobei ein Ergebnis davon Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die in einem Aktivierungsspeicher 1420 gespeichert sind und die Funktionen von Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind, die in dem Code- und/oder Datenspeicher 1401 und/oder dem Code- und/oder Datenspeicher 1405 gespeichert sind. In mindestens einer Ausführungsform werden in dem Aktivierungsspeicher 1420 gespeicherte Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik generiert, die durch die ALU(s) 1410 als Reaktion auf das Durchführen von Anweisungen oder anderem Code durchgeführt wird, wobei in dem Code- und/oder Datenspeicher 1405 und/oder dem Code- und/oder Datenspeicher 1401 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie etwa Verzerrungswerten, Gradienteninformationen, Momentwerten oder anderen Parametern oder Hyperparametern, verwendet werden, von denen beliebige oder alle in dem Code- und/oder Datenspeicher 1405 oder dem Code- und/oder Datenspeicher 1401 oder einem anderen chipinternen oder -externen Speicher gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 1410 innerhalb eines oder mehrerer Prozessoren oder anderer Hardware-Logikvorrichtungen oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 1410 zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -Schaltung extern sein können, der/die sie verwendet (z. B. ein Koprozessor). In mindestens einer Ausführungsform können die ALUs 1410 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs enthalten sein, worauf die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb des gleichen Prozessors oder verteilt auf unterschiedliche Prozessoren unterschiedlicher Arten (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 1401, der Code- und/oder Datenspeicher 1405 und der Aktivierungsspeicher 1420 auf demselben Prozessor oder einer anderen Hardware-Logikvorrichtung oder -schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Aktivierungsspeichers 1420 in einem anderen chipinternen oder chip externen Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein. Des Weiteren kann der Inferenz- und/oder Trainingscode mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder - Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen Logikschaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 1420 Cache-Speicher, DRAM, SRAM, nicht flüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 1420 ganz oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Aktivierungsspeicher 1420 zu einem Prozessor, der zum Beispiel aus DRAM, SRAM, Flash oder einer anderen Speicherart besteht, intern oder extern ist, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der durchzuführenden Trainings- und/oder Ableitungsfunktionen, der Batchgröße der Daten, die bei der Ableitung und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängig sein. In mindestens einer Ausführungsform kann die in 14A veranschaulichte Inferenz- und/oder Trainingslogik 1415 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (application-specific integrated circuit - ASIC) verwendet werden, wie etwa der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die in 14A veranschaulichte Inferenz- und/oder Trainingslogik 1415 in Verbindung mit Hardware einer zentralen Verarbeitungseinheit („CPU“), Hardware einer Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays („FPGAs“) verwendet werden.
14B veranschaulicht eine Inferenz- und/oder Trainingslogik 1415 gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 ohne Einschränkung Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 14B veranschaulichte Inferenz- und/oder Trainingslogik 1415 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie etwa der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Prozessor vom Typ Nervana® (z. B. „Lake Crest“) der Intel Corp. In mindestens einer Ausführungsform kann die in 14B veranschaulichte Inferenz- und/oder Trainingslogik 1415 in Verbindung mit Hardware einer zentralen Verarbeitungseinheit (CPU), Hardware einer Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (FPGAs) verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 1415 ohne Einschränkung den Code- und/oder Datenspeicher 1401 und den Code- und/oder Datenspeicher 1405, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Verzerrungswerten, Gradienteninformationen, Momentwerten und/oder anderer Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 14B veranschaulicht ist, ist jeder des Code- und/oder Datenspeichers 1401 und des Code- und/oder Datenspeichers 1405 mit einer dedizierten Rechenressource, wie etwa der Rechen-Hardware 1402 bzw. der Rechen-Hardware 1406, assoziiert. In mindestens einer Ausführungsform umfasst jede der Rechen-Hardware 1402 und der Rechen-Hardware 1406 eine oder mehrere ALUs, die mathematische Funktionen, wie etwa lineare algebraische Funktionen, nur an Informationen durchführen, die in dem Code- und/oder Datenspeicher 1401 bzw. dem Code- und/oder Datenspeicher 1405 gespeichert sind, wobei das Ergebnis davon in dem Aktivierungsspeicher 1420 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 1401 und 1405 und die entsprechende Rechen-Hardware 1402 und 1406 verschiedenen Schichten eines neuronalen Netzes, sodass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 1401/1402“ des Code- und/oder Datenspeichers 1401 und der Rechenhardware 1402 als Eingabe für das „Speicher-/Rechenpaar 1405/1406“ des Code- und/oder Datenspeichers 1405 und der Rechen-Hardware 1406 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 1401/1402 und 1405/1406 mehr als einer Schicht eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht gezeigt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 1401/1402 und 1405/1406 in die Inferenz- und/oder Trainingslogik 1415 integriert werden.
RECHENZENTRUM
15 veranschaulicht ein beispielhaftes Rechenzentrum 1500, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 1500 eine Rechenzentrumsinfrastrukturschicht 1510, eine Rahmenschicht 1520, eine Softwareschicht 1530 und eine Anwendungsschicht 1540.
In mindestens einer Ausführungsform, wie in 15 gezeigt, kann die Rechenzentrumsinfrastrukturschicht 1510 einen Ressourcen-Orchestrator 1512, gruppierte Rechenressourcen 1514 und Knoten-Rechenressourcen (node computing resources - „Knoten-C.R.s“) 1516(1)-1516(N) beinhalten, wobei „N“ eine beliebige positive ganze Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 1516(1)-1516(N) eine beliebige Anzahl von zentralen Verarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbarer Gate-Arrays (FPGAs), Grafikprozessoren usw.), Arbeitsspeichervorrichtungen (z. B. dynamischer Festwertspeicher), Datenspeichervorrichtungen (z. B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-(„NW-E/A“-)Vorrichtungen, Netzwerk-Switches, virtuellen Maschinen („VMs“), Leistungsmodulen und Kühlmodulen usw. beinhalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1516(1)-1516(N) um einen Server handeln, der eine oder mehrere der vorstehend erwähnten Rechenressourcen aufweist.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1514 separate Gruppierungen von Knoten-C.R.s beinhalten, die innerhalb eines oder mehrerer Racks (nicht gezeigt) oder vieler Racks untergebracht sind, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1514 können gruppierte Rechen-, Netzwerk-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen sein können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen bereitzustellen, um eine oder mehrere Arbeitslasten zu unterstützen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1512 eine oder mehrere Knoten-C.R.s 1516(1)-1516(N) und/oder gruppierte Rechenressourcen 1514 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1512 eine Verwaltungsentität für Softwaregestaltungsinfrastruktur (software design infrastructure - „SDI“) für das Rechenzentrum 1500 beinhalten. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform, wie in 15 gezeigt, beinhaltet die Rahmenschicht 1520 einen Aufgabenplaner 1522, einen Konfigurationsmanager 1524, einen Ressourcen-Manager 1526 und ein verteiltes Dateisystem 1528. In mindestens einer Ausführungsform kann die Rahmenschicht 1520 einen Rahmen zum Unterstützen von Software 1532 der Software-Schicht 1530 und/oder einer oder mehreren Anwendung(en) 1542 der Anwendungsschicht 1540 beinhalten. In mindestens einer Ausführungsform kann/können die Software 1532 oder die Anwendung(en) 1542 jeweils webbasierte Dienstsoftware oder - anwendungen beinhalten, wie etwa diejenigen, die von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Rahmenschicht 1520 um eine Art von freiem und Open-Source-Software-Webanwendungsrahmen, wie etwa Apache Spark™ (im Folgenden „Spark“) handeln, der das verteilte Dateisystem 1528 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) verwenden kann, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann der Aufgabenplaner 1522 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die durch verschiedene Schichten des Rechenzentrums 1500 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1524 in der Lage sein, unterschiedliche Schichten, wie etwa die Software-Schicht 1530 und die Rahmenschicht 1520, einschließlich Spark und des verteilten Dateisystems 1528, zu konfigurieren, um die Verarbeitung großer Datenmengen zu unterstützen. In mindestens einer Ausführungsform kann der Ressourcen-Manager 1526 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1528 und des Aufgaben-Planers 1522 abgebildet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierte Rechenressource 1514 auf der Rechenzentrumsinfrastrukturschicht 1510 beinhalten. In mindestens einer Ausführungsform kann sich der Ressourcen-Manager 1526 mit dem Ressourcen-Orchestrator 1512 koordinieren, um diese abgebildeten oder zugewiesenen Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die Software 1532, die in der Software-Schicht 1530 enthalten ist, Software beinhalten, die zumindest von Abschnitten der Knoten-C.R.s 1516(1)-1516(N), den gruppierten Rechenressourcen 1514 und/oder dem verteilten Dateisystem 1528 der Rahmenschicht 1520 verwendet wird. Eine oder mehrere Arten von Software können Software zum Durchsuchen von Internet-Webseiten, Software zum Scannen von E-Mails auf Viren, Datenbank-Software und Software zum Streamen von Videoinhalten beinhalten, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform können die in der Anwendungsschicht 1540 enthaltenen Anwendung(en) 1542 eine oder mehrere Arten von Anwendungen beinhalten, die zumindest von Abschnitten der Knoten-C.R.s 1516(1)-1516(N), den gruppierten Rechenressourcen 1514 und/oder dem verteilten Dateisystem 1528 der Rahmenschicht 1520 verwendet werden. Zu einer oder mehreren Arten von Anwendungen können eine beliebige Anzahl von genomischen Anwendungen, eine kognitive Berechnung und eine Anwendung für maschinelles Lernen gehören, einschließlich Trainings- oder Inferenz-Software, Rahmen-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann ein beliebiger des Konfigurationsmanagers 1524, des Ressourcen-Managers 1526 und des Ressourcen-Orchestrators 1512 auf Grundlage einer beliebigen Menge und Art von Daten, die auf eine beliebige technisch machbare Weise erfasst wurden, eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1500 dahingehend entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1500 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere Modelle für maschinelles Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle für maschinelles Lernen gemäß einer oder mehrerer in dieser Schrift beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell für maschinelles Lernen trainiert werden, indem Gewichtungsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software- und Rechenressourcen berechnet werden, die vorstehend in Bezug auf das Rechenzentrum 1500 beschrieben sind. In mindestens einer Ausführungsform können trainierte Modelle für maschinelles Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen unter Verwendung der vorstehend in Bezug auf das Rechenzentrum 1500 beschriebenen Ressourcen abzuleiten oder vorherzusagen, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere in dieser Schrift beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferenzen unter Verwendung der vorstehend beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der vorstehend beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Nutzern das Trainieren oder Durchführen des Inferenzens von Informationen zu ermöglichen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus 15 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
COMPUTERSYSTEME
16 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein System auf einem Chip (system-on-a-Chip - SOC) oder eine Kombination davon 1600 sein kann, gebildet mit einem Prozessor, der Ausführungseinheiten zur Ausführung einer Anweisung gemäß mindestens einer Ausführungsform beinhalten kann. In mindestens einer Ausführungsform kann das Computersystem 1600 ohne Einschränkung eine Komponente, wie etwa einen Prozessor 1602, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen für Prozessdaten gemäß der vorliegenden Offenbarung zu verwenden, wie etwa in der in dieser Schrift beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1600 Prozessoren beinhalten, wie etwa PENTIUM®-Prozessorfamilie, Mikroprozessoren von Xeon™, Itanium®, XScale™ und/oder StrongARM™, Intel® Core™ oder Intel® Nervana™, die von Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (die PCs mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen beinhalten) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1600 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Nutzeroberflächen verwendet werden können.
Ausführungsformen können in anderen Vorrichtungen wie etwa tragbaren Vorrichtungen und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen beinhalten Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten („PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (digital signal processor - „DSP“), ein System auf einem Chip, Netzcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Switches für ein Weitverkehrsnetz (wide area network - „WAN“) oder ein beliebiges anderes System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform durchführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1600 ohne Einschränkung den Prozessor 1602 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1608 beinhalten kann, um Trainieren und/oder Inferenzen eines Modells für maschinelles Lernens gemäß den in dieser Schrift beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 1600 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 1600 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1602 ohne Einschränkung einen Mikroprozessor für einen Complex Instruction Set Computer („CISC“), einen Mikroprozessor für Reduced Instruction Set Computing („RISC“), einen Very-Long-Instruction-Word-(„VLIW“-)Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1602 an einen Prozessorbus 1610 gekoppelt sein, der Datensignale zwischen dem Prozessor 1602 und anderen Komponenten in dem Computersystem 1600 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1602 ohne Einschränkung einen internen Cache-Speicher („Cache“) 1604 der Ebene 1 (Level 1 - „L1“) beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1602 einen einzelnen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher extern zu dem Prozessor 1602 befinden. Andere Ausführungsformen können in Abhängigkeit von der konkreten Implementierung und den Anforderungen auch eine Kombination aus sowohl internen als auch externen Caches beinhalten. In mindestens einer Ausführungsform kann die Registerdatei 1606 unterschiedliche Arten von Daten in verschiedenen Registern speichern, einschließlich ohne Einschränkung Integerregistern, Gleitkommaregistem, Statusregistern und Anweisungszeigerregistern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1608, einschließlich ohne Einschränkung der Logik zum Durchführen von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1602. In mindestens einer Ausführungsform kann der Prozessor 1602 auch Festwertspeicher (read only memory - „ROM“) für Mikrocode („µCode“) beinhalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1608 Logik zum Handhaben eines gepackten Anweisungssatzes 1609 beinhalten. In mindestens einer Ausführungsform können durch die Aufnahme des gepackten Anweisungssatzes 1609 in einen Anweisungssatz eines Universalprozessors 1602 zusammen mit zugeordneten Schaltungen zum Ausführen von Anweisungen Operationen, die durch viele Multimedia-Anwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Universalprozessor 1602 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen an Paketdaten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um einen oder mehrere Operationen an einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1608 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1600 ohne Einschränkung einen Speicher 1620 beinhalten. In mindestens einer Ausführungsform kann der Speicher 1620 als dynamische Direktzugriffsspeicher-(„DRAM“-)Vorrichtung, statische Direktzugriffsspeicher-(„SRAM“-)Vorrichtung, Flash-Speichervorrichtung oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1620 Anweisung(en) 1619 und/oder Daten 1621 speichern, die durch Datensignale dargestellt werden, die durch den Prozessor 1602 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 1610 und dem Speicher 1620 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub (memory controller hub - „MCH“) 1616 beinhalten und kann der Prozessor 1602 mit dem MCH 1616 über den Prozessorbus 1610 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1616 dem Speicher 1620 einen Speicherpfad 1618 mit hoher Bandbreite für die Anweisungs- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1616 Datensignale zwischen dem Prozessor 1602, dem Speicher 1620 und anderen Komponenten in dem Computersystem 1600 leiten und Datensignale zwischen dem Prozessorbus 1610, dem Speicher 1620 und einer System-E/A 1622 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikport zur Kopplung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1616 durch einen Speicherpfad 1618 mit hoher Bandbreite mit dem Speicher 1620 gekoppelt sein und kann die Grafik-/Videokarte 1612 durch eine Accelerated-Graphics-Port-(„AGP“-)Zusammenschaltung 1614 mit dem MCH 1616 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1600 die System-E/A 1622 verwenden, die ein proprietärer Hub-Schnittstellenbus ist, um den MCH 1616 mit dem E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 1630 zu koppeln. In mindestens einer Ausführungsform kann der ICH 1630 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1620, dem Chipsatz und dem Prozessor 1602 beinhalten. Beispiele können ohne Einschränkung eine Audiosteuerung 1629, einen Firmware-Hub („Flash-BIOS“) 1628, einen drahtlosen Transceiver 1626, einen Datenspeicher 1624, eine Legacy-E/A-Steuerung 1623 mit Nutzereingabe- und Tastaturschnittstellen 1625, einen seriellen Erweiterungsport 1627, wie etwa Universal Serial Bus („USB“), und eine Netzwerksteuerung 1634 beinhalten. Der Datenspeicher 1624 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speichervorrichtung oder eine andere Massenspeichervorrichtung umfassen.
In mindestens einer Ausführungsform veranschaulicht 16 ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 16 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon zusammengeschaltet sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1600 unter Verwendung von Compute-Express-Link-(CXL-)Zusammenschaltungen zusammengeschaltet.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus 16 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
17 ist ein Blockdiagramm, das eine elektronische Vorrichtung 1700 zum Verwenden eines Prozessors 1710 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 1700 zum Beispiel und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 1700 ohne Einschränkung einen Prozessor 1710 beinhalten, der mit einer beliebigen geeigneten Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1710 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1 °C-Busses, eines Systemverwaltungsbusses (System Management Bus - „SMBus“), eines Low-Pin-Count-(LPC-)Busses, einer seriellen peripheren Schnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines Universal Serial Bus („USB“) (Versionen 1, 2, 3) oder eines Universal-Asynchronous-Receiver/Transmitter-(„UART“-)Busses. In mindestens einer Ausführungsform veranschaulicht 17 ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen in anderen Ausführungsformen 17 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 17 veranschaulichten Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon zusammengeschaltet sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten aus 17 unter Verwendung von Compute-Express-Link-(CXL-)Zusammenschaltungen zusammengeschaltet.
In mindestens einer Ausführungsform kann 17 eine Anzeige 1724, einen Touchscreen 1725, ein Touchpad 1730, eine Einheit zur Nahfeldkommunikation (Near Field Communications - „NFC“) 1745, einen Sensor-Hub 1740, einen Wärmesensor 1746, einen Express-Chipsatz („EC“) 1735, ein Trusted-Platform-Modul („TPM“) 1738, BIOS-/Firmware-/Flash-Speicher („BIOS, FW Flash“) 1722, einen DSP 1760, ein Laufwerk 1720, wie etwa ein Solid-State-Platten- (Solid State Disk - „SSD“) oder ein Festplattenlaufwerk (Hard Disk Drive - „HDD“), eine Einheit für ein drahtloses lokales Netzwerk (wireless local area network - „WLAN“) 1750, eine Bluetooth-Einheit 1752, eine Einheit für ein drahtloses Weitverkehrsnetzwerk (Wireless Wide Area Network - „WWAN“) 1756, ein globales Positionsbestimmungssystem (GPS) 1755, eine Kamera („USB-3.0-Kamera“) 1754, wie etwa eine USB-3.0-Kamera, und/oder eine Low-Power-Double-Data-Rate-(„LPDDR“-)Speichereinheit („LPDDR3“) 1715, die zum Beispiel im LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils auf eine beliebige geeignete Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten durch die vorstehend erörterten Komponenten kommunikativ mit dem Prozessor 1710 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1741, ein Umgebungslichtsensor (Ambient Light Sensor - „ALS“) 1742, ein Kompass 1743 und ein Gyroskop 1744 kommunikativ mit dem Sensor-Hub 1740 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 1739, ein Lüfter 1737, eine Tastatur 1746 und ein Touchpad 1730 kommunikativ mit dem EC 1735 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 1763, Kopfhörer 1764 und ein Mikrofon („Mic“) 1765 kommunikativ mit einer Audioeinheit („Audio-Codec und Klasse-D-Verst“) 1762 gekoppelt sein, die wiederum kommunikativ mit dem DSP 1760 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1764 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1757 kommunikativ mit der WWAN-Einheit 1756 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten, wie etwa die WLAN-Einheit 1750 und die Bluetooth-Einheit 1752 sowie die WWAN-Einheit 1756, in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus 17 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
18 veranschaulicht ein Computersystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1800 dazu konfiguriert, verschiedene Prozesse und Verfahren zu implementieren, die in dieser Offenbarung beschrieben sind.
In mindestens einer Ausführungsform umfasst das Computersystem 1800 ohne Einschränkung mindestens eine zentrale Verarbeitungseinheit („CPU“) 1802, die mit einem Kommunikationsbus 1810 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie etwa PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder beliebiger anderer Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(e). In mindestens einer Ausführungsform beinhaltet das Computersystem 1800 ohne Einschränkung einen Hauptspeicher 1804 und eine Steuerlogik (z. B. implementiert als Hardware, Software oder eine Kombination davon) und Daten werden im Hauptspeicher 1804 gespeichert, der die Form eines Direktzugriffsspeichers (random access memory - „RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Teilsystem („Netzwerkschnittstelle“) 1822 eine Schnittstelle zu anderen Rechenvorrichtung und Netzwerken bereit, um Daten von anderen Systemen zu empfangen und von dem Computersystem 1800 an diese zu übertragen.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1800 in mindestens einer Ausführungsform ohne Einschränkung Eingabevorrichtungen 1808, ein Parallelverarbeitungssystem 1812 und Anzeigevorrichtungen 1806, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre (cathode ray tube „CRT“), Flüssigkristallanzeige (liquid crystal display - „LCD“), Leuchtdiode (light emitting diode - „LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Nutzereingaben von Eingabevorrichtungen 1808, wie etwa Tastatur, Maus, Touchpad, Mikrofon und anderen, empfangen. In mindestens einer Ausführungsform kann sich jedes der vorgenannten Module auf einer einzelnen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus 18 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
19 veranschaulicht ein Computersystem 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Computersystem 1900 ohne Einschränkung einen Computer 1910 und einen USB-Stick 1920. In mindestens einer Ausführungsform kann der Computer 1910 ohne Einschränkung eine beliebige Anzahl und eine beliebige Art von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform beinhaltet der Computer 1910 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1920 ohne Einschränkung eine Verarbeitungseinheit 1930, eine USB-Schnittstelle 1940 und eine USB-Schnittstellenlogik 1950. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1930 ein(e) beliebige(s) Anweisungsausführungssystem, -einrichtung oder - Vorrichtung sein, das/die in der Lage ist, Anweisungen auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1930 ohne Einschränkung eine beliebige Anzahl und eine beliebige Art von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1930 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist in mindestens einer Ausführungsform der Verarbeitungskern 1930 eine Tensor-Verarbeitungseinheit (tensor processing unit - „TPU“), die für die Durchführung von Inferenzoperationen für maschinelles Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1930 eine Sichtverarbeitungseinheit (vision processing unit - „VPU“), die für die Durchführung von Inferenzoperationen für maschinelles Sehen und maschinelles Lernen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1940 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Zum Beispiel ist in mindestens einer Ausführungsform die USB-Schnittstelle 1940 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1940 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1950 eine beliebige Menge und Art von Logik beinhalten, die es der Verarbeitungseinheit 1930 ermöglicht, über den USB-Stecker 1940 eine Schnittstelle mit Vorrichtungen (z. B. dem Computer 1910) zu bilden.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus 19 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
20A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 2010-2013 mit einer Vielzahl von Mehrkern-Prozessoren 2005-2006 über Hochgeschwindigkeitsverknüpfungen 2040-2043 (z. B. Busse, Punkt-zu-Punkt-Zusammenschaltungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 2040-2043 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder höher. Verschiedene Zusammenschaltungsprotokolle können verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 2010-2013 über Hochgeschwindigkeitsverbindungen 2029-2030 zusammengeschaltet, die unter Verwendung von Protokollen/Verbindungen implementiert sein können, die gleich wie oder anders als diejenigen sind, die für die Hochgeschwindigkeitsverbindungen 2040-2043 verwendet werden. Auf ähnliche Weise können zwei oder mehr der Mehrkern-Prozessoren 2005-2006 über eine Hochgeschwindigkeitsverbindung 2028 verbunden sein, bei der es sich um symmetrische Multiprozessor-(SMP-)Busse handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 20A gezeigten Systemkomponenten über dieselben Protokolle/Verknüpfungen erfolgen (z. B. über eine gemeinsame Zusammenschaltungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 2005-2006 jeweils über Speicherzusammenschaltungen 2026-2027 kommunikativ mit einem Prozessorspeicher 2001-2002 gekoppelt und ist jede GPU 2010-2013 jeweils über GPU-Speicherzusammenschaltungen 2050-2053 kommunikativ mit dem GPU-Speicher 2020-2023 gekoppelt. Die Speicherzusammenschaltungen 2026-2027 und 2050-2053 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Bei den Prozessorspeichern 2001-2002 und den GPU-Speichern 2020-2023 kann es sich beispielsweise um flüchtige Speicher, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM), und/oder um nicht flüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, handeln. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 2001-2002 ein flüchtiger Speicher sein und kann ein anderer Abschnitt ein nicht flüchtiger Speicher sein (z. B. unter Verwendung einer Speicherhierarchie mit zwei Ebenen (two-level memory - 2LM)).
Wie nachstehend beschrieben, können verschiedene Prozessoren 2005-2006 und GPUs 2010-2013 zwar physisch mit einem konkreten Speicher 2001-2002 bzw. 2020-2023 gekoppelt sein, kann jedoch eine vereinheitlichte Speicherarchitektur implementiert werden, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Zum Beispiel können die Prozessorspeicher 2001-2002 jeweils 64 GB Systemspeicheradressraum umfassen und können die GPU-Speicher 2020-2023 jeweils 32 GB Systemspeicheradressraum umfassen (was in diesem Beispiel zu einem adressierbaren Speicher von insgesamt 256 GB führt).
20B veranschaulicht zusätzliche Details für eine Zusammenschaltung zwischen einem Mehrkernprozessor 2007 und einem Grafikbeschleunigungsmodul 2046 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 2046 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 2040 mit dem Prozessor 2007 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 2046 in demselben Gehäuse oder Chip wie der Prozessor 2007 integriert sein.
In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 2007 eine Vielzahl von Kernen 2060A-2060D, jeder mit einem Adressübersetzungspuffer 2061A-2061D und einem oder mehreren Caches 2062A-2062D. In mindestens einer Ausführungsform können die Kerne 2060A-2060D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 2062A-2062D können Caches der Ebene 1 (LI) und der Ebene 2 (L2) umfassen. Außerdem können ein oder mehrere gemeinsam genutzte Caches 2056 in den Caches 2062A-2062D enthalten sein und von Sätzen von Kernen 2060A-2060D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 2007 beinhaltet zum Beispiel 24 Kerne, jeder mit einem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 2007 und das Grafikbeschleunigungsmodul 2046 sind mit dem Systemspeicher 2014 verbunden, der die Prozessorspeicher 2001-2002 aus 20A beinhalten kann.
Die Kohärenz wird für Daten und Anweisungen, die in verschiedenen Caches 2062A-2062D, 2056 und im Systemspeicher 2014 gespeichert sind, über eine Zwischenkemkommunikation über einen Kohärenzbus 2064 aufrechterhalten. Zum Beispiel kann in mindestens einer Ausführungsform jeder Cache eine Cache-Kohärenzlogik/-schaltung aufweisen, die ihm zugeordnet ist, um als Reaktion auf erfasste Lese- oder Schreibvorgänge in konkreten Cache-Zeilen über den Kohärenzbus 2064 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 2064 implementiert, um Cache-Zugriffe zu kontrollieren.
In einer Ausführungsform koppelt eine Proxy-Schaltung 2025 das Grafikbeschleunigungsmodul 2046 kommunikativ an den Kohärenzbus 2064, sodass das Grafikbeschleunigungsmodul 2046 an einem Cache-Kohärenzprotokoll als Peer der Kerne 2060A-2060D teilnehmen kann. Insbesondere stellt eine Schnittstelle 2035 Konnektivität zu der Proxy-Schaltung 2025 über eine Hochgeschwindigkeitsverbindung 2040 (z. B. einen PCIe-Bus, NVLink usw.) bereit und eine Schnittstelle 2037 verbindet das Grafikbeschleunigungsmodul 2046 mit der Verbindung 2040.
In einer Implementierung stellt eine Beschleuniger-Integrationsschaltung 2036 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungsverwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungs-Engines 2031, 2032, N des Grafikbeschleunigungsmoduls 2046 bereit. Die Grafikverarbeitungs-Engines 2031, 2032, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungs-Engines 2031, 2032, N unterschiedliche Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie etwa Grafikausführungseinheiten, Medienverarbeitungs-Engines (z. B. Videocodierer/-decodierer), Abtaster und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 2046 eine GPU mit einer Vielzahl von Grafikverarbeitungs-Engines 2031-2032, N sein, oder können die Grafikverarbeitungs-Engines 2031-2032, N einzelne GPUs sein, die in einem gemeinsamen Gehäuse, auf einer gemeinsamen Leitungskarte oder auf einem gemeinsamen Chip integriert sind.
In einer Ausführungsform beinhaltet die Beschleuniger-Integrationsschaltung 2036 eine Speicherverwaltungseinheit (memory management unit - MMU) 2039 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie etwa Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 2014. Die MMU 2039 kann auch einen Adressübersetzungspuffer (translation lookaside buffer - TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. In einer Implementierung speichert ein Cache 2038 Befehle und Daten für den effizienten Zugriff durch die Grafikverarbeitungs-Engines 2031-2032, N. In einer Ausführungsform werden die in dem Cache 2038 und in den Grafikspeichern 2033-2034, M gespeicherten Daten mit den Kern-Caches 2062A-2062D, 2056 und dem Systemspeicher 2014 kohärent gehalten. Wie vorstehend erwähnt, kann dies über die Proxy-Schaltung 2025 im Auftrag des Caches 2038 und der Speicher 2033-2034, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 2038 in Bezug auf Modifikationen/Zugriffe auf Cache-Leitungen in den Prozessor-Caches 2062A-2062D, 2056 und Empfangen von Aktualisierungen von dem Cache 2038).
Ein Satz von Registern 2045 speichert Kontextdaten für Threads, die von den Grafikverarbeitungs-Engines 2031-2032, N ausgeführt werden, und eine Kontextverwaltungsschaltung 2048 verwaltet Thread-Kontexte. Zum Beispiel kann die Kontextverwaltungsschaltung 2048 Sicherungs- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu sichern und wiederherzustellen (z. B., wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Zum Beispiel kann die Kontextverwaltungsschaltung 2048 bei einer Kontextumschaltung aktuelle Registerwerte in einer bezeichneten Region in dem Speicher speichern (z. B. identifiziert durch einen Kontextzeiger). Sie kann dann bei der Rückkehr zu einem Kontext die Registerwerte wiederherstellen. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 2047 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 2031 durch die MMU 2039 in reale/physische Adressen in dem Systemspeicher 2014 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 2036 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 2046 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 2046 kann für eine einzelne Anwendung dediziert sein, die auf dem Prozessor 2007 ausgeführt wird, oder von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform ist eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikverarbeitungs-Engines 2031-2032, N mit mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Scheiben“ unterteilt werden, die unterschiedlichen VMs und/oder Anwendungen auf Grundlage von Verarbeitungsanforderungen und Prioritäten, die VMs und/oder Anwendungen zugeordnet sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 2036 als Brücke zu einem System für das Grafikbeschleunigungsmodul 2046 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 2036 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 2031-2032, N, Unterbrechungen und Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikverarbeitungs-Engines 2031-2032, N explizit auf einen realen Adressraum abgebildet sind, den der Host-Prozessor 2007 sieht, kann ein beliebiger Host-Prozessor diese Ressourcen unter Verwendung eines effektiven Adresswerts direkt adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 2036 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 2031-2032, N, sodass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 2033-2034, M mit jeder der Grafikverarbeitungs-Engines 2031-2032, N gekoppelt. Die Grafikspeicher 2033-2034, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 2031-2032, N verarbeitet werden. Bei den Grafikspeichern 2033-2034, M kann es sich um flüchtige Speicher, wie zum Beispiel DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM, und/oder um nicht flüchtigen Speicher, wie zum Beispiel 3D XPoint oder Nano-Ram, handeln.
In einer Ausführungsform werden zum Reduzieren des Datenverkehrs über die Verbindung 2040 Verzerrungstechniken verwendet, um sicherzustellen, dass es sich bei den in den Grafikspeichern 2033-2034, M gespeicherten Daten um Daten handelt, die am häufigsten durch die Grafikverarbeitungs-Engines 2031-2032, N verwendet werden und vorzugsweise nicht durch die Kerne 2060A-2060D verwendet werden (zumindest nicht häufig). Auf ähnliche Weise versucht ein Verzerrungsmechanismus, Daten, die von den Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 2031-2032, N) benötigt werden, innerhalb der Caches 2062A-2062D, 2056 der Kerne und des Systemspeichers 2014 zu behalten.
20C veranschaulicht eine andere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 2036 in den Prozessor 2007 integriert ist. Zumindest in dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 2031-2032, N direkt über die Hochgeschwindigkeitsverbindung 2040 mit der Beschleuniger-Integrationsschaltung 2036 über die Schnittstelle 2037 und die Schnittstelle 2035 (die wiederum eine beliebige Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 2036 kann dieselben Operationen durchführen wie diejenigen, die in Bezug auf 20B beschrieben sind, aber möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zu dem Kohärenzbus 2064 und den Caches 2062A-2062D, 2056 befindet. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, einschließlich eines Programmiermodells mit dediziertem Prozess (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle beinhalten können, die durch die Beschleuniger-Integrationsschaltung 2036 gesteuert werden, und Programmiermodelle, die durch das Grafikbeschleunigungsmodul 2046 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 2031-2032, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen zu den Grafikverarbeitungs-Engines 2031-2032, N lenken und so eine Virtualisierung innerhalb einer VM/Partition bereitstellen.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 2031-2032, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungs-Engines 2031-2032, N zu virtualisieren, um Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einzelner Partition ohne einen Hypervisor befinden sich die Grafikverarbeitungs-Engines 2031-2032, N im Besitz eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 2031-2032, N virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 2046 oder eine einzelne Grafikverarbeitungs-Engine 2031-2032, N ein Prozesselement unter Verwendung eines Prozessidentifikators aus. In mindestens einer Ausführungsform sind die Prozesselemente im Systemspeicher 2014 gespeichert und können unter Verwendung der in dieser Schrift beschriebenen Techniken zur Übersetzung von effektiven Adressen in reale Adressen adressiert werden. In mindestens einer Ausführungsform kann ein Prozessidentifikator ein implementierungsspezifischer Wert sein, der einem Host-Prozess bereitgestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 2031-2032, N registriert (das heißt, die Systemsoftware aufruft, um ein Prozesselement zu einer mit dem Prozesselement verknüpften Liste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bit eines Prozessidentifikators einen Versatz eines Prozesselements innerhalb einer mit dem Prozesselement verknüpften Liste sein.
20D veranschaulicht eine beispielhafte Beschleuniger-Integrationsscheibe 2090. Im vorliegenden Zusammenhang umfasst eine „Scheibe“ einen vorgegebenen Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 2036. Der effektive Adressraum 2082 der Anwendung innerhalb des Systemspeichers 2014 speichert Prozesselemente 2083. In einer Ausführungsform werden Prozesselemente 2083 als Reaktion auf GPU-Aufrufe 2081 von Anwendungen 2080, die auf dem Prozessor 2007 ausgeführt werden, gespeichert. Ein Prozesselement 2083 enthält den Prozesszustand für die entsprechende Anwendung 2080. Ein in dem Prozesselement 2083 enthaltener Arbeitsdeskriptor (work descriptor - WD) 2084 kann eine einzelne von einer Anwendung angeforderte Aufgabe sein oder einen Zeiger auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 2084 ein Zeiger auf eine Aufgabeanforderungswarteschlange im Adressraum 2082 einer Anwendung.
Das Grafikbeschleunigungsmodul 2046 und/oder die einzelnen Grafikverarbeitungs-Engines 2031-2032, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 2084 an ein Grafikbeschleunigungsmodul 2046 zum Starten einer Aufgabe in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell mit dediziertem Prozess implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 2046 oder eine einzelne Grafikverarbeitungs-Engine 2031. Da sich das Grafikbeschleunigungsmodul 2046 im Besitz eines einzelnen Prozesses befindet, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 2036 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleuniger-Integrationsschaltung 2036 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 2046 zugewiesen ist.
Im Betrieb ruft eine WD-Abrufeinheit 2091 in der Beschleunigerintegrations-Scheibe 2090 den nächsten WD 2084 ab, der eine Angabe der Arbeit beinhaltet, die durch eine oder mehrere Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 2046 durchgeführt werden soll. Daten vom WD 2084 können in Registern 2045 gespeichert und von der MMU 2039, der Unterbrechungsverwaltungsschaltung 2047 und/oder der Kontextverwaltungsschaltung 2048 verwendet werden, wie veranschaulicht. Eine Ausführungsform der MMU 2039 beinhaltet zum Beispiel eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 2086 innerhalb des virtuellen Adressraums 2085 des OS. Die Unterbrechungsverwaltungsschaltung 2047 kann von dem Grafikbeschleunigungsmodul 2046 empfangene Unterbrechungsereignisse 2092 verarbeiten. Beim Durchführen von Grafikoperationen wird eine effektive Adresse 2093, die durch eine Grafikverarbeitungs-Engine 2031-2032, N generiert wird, durch die MMU 2039 in eine reale Adresse übersetzt.

In einer Ausführungsform wird derselbe Satz von Registern 2045 für jede Grafikverarbeitungs-Engine 2031-2032, N und/oder jedes Grafikbeschleunigungsmodul 2046 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einer Beschleuniger-Integrationsscheibe 2090 enthalten sein. Beispielhafte Register, die durch einen Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 - Durch Hypervisor initialisierte Register

1	Scheibensteuerregister
2	Geplanter Prozessbereichszeiger für reale Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragsbegrenzung
6	Zustandsregister
7	ID einer logischen Partition
8	Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Durch Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontextsicherungs-/Wiederherstellungszeiger für effektive Adresse (EA)
3	Beschleunigernutzungsaufzeichnungszeiger für virtuelle Adresse (VA)
4	Speichersegmenttabellenzeiger für virtuelle Adresse (VA)
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 2084 spezifisch für ein konkretes Grafikbeschleunigungsmodul 2046 und/oder die Grafikverarbeitungs-Engines 2031-2032, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 2031-2032, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherort sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
20E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 2098, in dem eine Prozesselementliste 2099 gespeichert ist. Auf den realen Hypervisor-Adressraum 2098 kann über einen Hypervisor 2096 zugegriffen werden, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 2095 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 2046 verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 2046 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: über Zeitscheiben gemeinsam genutzt (time-sliced shared) und über gerichtete Grafik gemeinsam genutzt (graphics-directed shared).
In diesem Modell besitzt der System-Hypervisor 2096 das Grafikbeschleunigungsmodul 2046 und stellt seine Funktion allen Betriebssystemen 2095 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 2046 die Virtualisierung durch den System-Hypervisor 2096 unterstützen kann, muss das Grafikbeschleunigungsmodul 2046 Folgendes einhalten: 1) Die Aufgabenanforderung einer Anwendung muss autonom sein (das heißt, der Zustand muss zwischen den Aufgaben nicht beibehalten werden) oder das Grafikbeschleunigungsmodul 2046 muss einen Mechanismus zum Sichern und Wiederherstellen von Kontext bereitstellen. 2) Das Grafikbeschleunigungsmodul 2046 garantiert, dass die Aufgabenanforderung einer Anwendung innerhalb einer spezifizierten Zeitspanne abgeschlossen wird, einschließlich beliebiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 2046 stellt eine Fähigkeit bereit, die Verarbeitung einer Aufgabe vorwegzunehmen. 3) Dem Grafikbeschleunigungsmodul 2046 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 2080 einen Systemaufruf des Betriebssystems 2095 mit einer Art des Grafikbeschleunigungsmoduls 2046, einem Arbeitsdeskriptor (WD), einem Autoritätsmaskenregister-(Authority Mask Register - AMR-)Wert und einem Kontextsicherungs-/-Wiederherstellungsbereichszeiger (Context Save/Restore Area Pointer - CSRP) ausführen. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 2046 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 2046 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD spezifisch für das Grafikbeschleunigungsmodul 2046 formatiert und er kann in Form eines Befehls des Grafikbeschleunigungsmoduls 2046, eines effektiven Adresszeigers auf eine nutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, um durch das Grafikbeschleunigungsmodul 2046 durchzuführende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, ähnlich einer Anwendung, die einen AMR festlegt. Wenn Implementierungen der Beschleuniger-Integrationsschaltung 2036 und des Grafikbeschleunigungsmoduls 2046 kein Nutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register - UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 2096 kann optional einen aktuellen Autoritätsmasken-Überschreibungsregister-(Authority Mask Override Register - AMOR-)Wert anwenden, bevor ein AMR in dem Prozesselement 2083 platziert wird. In mindestens einer Ausführungsform ist CSRP eines der Register 2045, die eine effektive Adresse eines Bereichs in dem effektiven Adressraum 2082 einer Anwendung für das Grafikbeschleunigungsmodul 2046 zum Sichern und Wiederherstellen des Kontextzustands enthalten. Dieser Zeiger ist optional, wenn zwischen den Aufgaben oder beim Vorwegnehmen einer Aufgabe kein Zustand gespeichert werden muss. In mindestens einer Ausführungsform kann der Kontextsicherungs-/-Wiederherstellungsbereich gepinnter Systemspeicher sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 2095 verifizieren, ob die Anwendung 2080 registriert ist und die Autorität zum Verwenden des Grafikbeschleunigungsmoduls 2046 erhalten hat. Das Betriebssystem 2095 ruft dann den Hypervisor 2096 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - OS-zu-Hypervisor-Aufrufparameter

1	Ein Arbeitsdeskriptor (WD)
2	Ein Wert eines Autoritätsmaskenregisters (AMR) (möglicherweise maskiert)
3	Ein Kontextsicherungs-/-Wiederherstellungsbereichszeiger (CSRP) für effektive Adressen (EA)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Ein Beschleunigernutzungsaufzeichnungszeiger (accelerator utilization record pointer - AURP) für virtuelle Adressen (virtual address - VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs verifiziert der Hypervisor 2096, dass das Betriebssystem 2095 registriert ist und die Autorität zur Verwendung des Grafikbeschleunigungsmoduls 2046 erhalten hat. Der Hypervisor 2096 setzt dann das Prozesselement 2083 in eine mit dem Prozesselement verknüpfte Liste für eine entsprechende Art des Grafikbeschleunigungsmodul 2046 ein. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 - Prozesselementinformationen

1	Ein Arbeitsdeskriptor (WD)
2	Ein Wert eines Autoritätsmaskenregisters (AMR) (möglicherweise maskiert).
3	Ein Kontextsicherungs-/-Wiederherstellungsbereichszeiger (CSRP) für effektive Adressen (EA)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Ein Beschleunigernutzungsaufzeichnungszeiger (accelerator utilization record pointer - AURP) für virtuelle Adressen (virtual address - VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Ein Wert des Zustandsregisters (state register - SR)
10	Eine ID einer logischen Partition (logical partition ID - LPID)
11	Ein Hypervisor-Beschleunigernutzungsaufzeichnungszeiger für reale Adressen (RA)
12	Speicherdeskriptorregister (Storage Descriptor Register - SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 2045 der Beschleuniger-Integrationsscheibe 2090.
Wie in 20F veranschaulicht, wird in mindestens einer Ausführungsform ein vereinheitlichter Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf die physischen Prozessorspeicher 2001-2002 und die GPU-Speicher 2020-2023 verwendet wird. In dieser Implementierung verwenden Operationen, die auf den GPUs 2010-2013 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 2001-2002 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 2001 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 2002, ein dritter Abschnitt dem GPU-Speicher 2020 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (mitunter als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 2001-2002 und GPU-Speicher 2020-2023 verteilt, sodass ein beliebiger Prozessor oder eine beliebige GPU auf einen beliebigen physischen Speicher mit einer virtuellen Adresse zugreifen kann, die auf diesen Speicher abgebildet ist.
In einer Ausführungsform stellt die Verzerrungs-/Kohärenzverwaltungsschaltung 2094A-2094E innerhalb einer oder mehrerer MMUs 2039A-2039E die Cache-Kohärenz zwischen Caches eines oder mehrerer Host-Prozessoren (z. B. 2005) und GPUs 2010-2013 sicher und implementiert Verzerrungstechniken, die physische Speicher angeben, in denen bestimmte Arten von Daten gespeichert werden sollten. Wenngleich in 20F mehrere Instanzen der Verzerrungs-/Kohärenzverwaltungsschaltung 2094A-2094E veranschaulicht sind, kann die Verzerrungs-/Kohärenzschaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 2005 und/oder innerhalb der Beschleuniger-Integrationsschaltung 2036 implementiert sein.
Eine Ausführungsform ermöglicht es, den GPU-gebundenen Speicher 2020-2023 als Teil des Systemspeichers zuzuordnen und unter Verwendung von gemeinsam genutzter virtueller Speicher-(Shared Virtual Memory SVM-)Technologie darauf zuzugreifen, ohne jedoch Rechenleistungsnachteile zu erleiden, die der vollständigen System-Cache-Kohärenz zugeordnet sind. In mindestens einer Ausführungsform bietet die Fähigkeit des GPU-gebundenen Speichers 2020-2023, auf den als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead zugegriffen wird, eine vorteilhafte Betriebsumgebung für GPU-Auslagerung. Diese Anordnung ermöglicht es der Software des Host-Prozessors 2005, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, und zwar ohne den Overhead der traditionellen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A-(memory mapped I/O - MMIO-)Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-gebundenen Speicher 2020-2023 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Cache-Kohärenz-Overhead die effektive Schreibbandbreite, die von einer GPU 2010-2013 gesehen wird, erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Auslagerung spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Verzerrung und Host-Prozessorverzerrung durch eine Verzerrungs-Tracker-Datenstruktur angetrieben. Es kann zum Beispiel eine Verzerrungstabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit einer Granularität einer Speicherseite gesteuert), die 1 oder 2 Bit pro GPU-gebundener Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Verzerrungstabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-gebundener Speicher 2020-2023 implementiert werden, mit oder ohne Verzerrungs-Cache in einer GPU 2010-2013 (um z. B. häufig/kürzlich verwendete Einträge einer Verzerrungstabelle zwischenzuspeichern). Alternativ kann eine gesamte Verzerrungstabelle innerhalb einer GPU gepflegt werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Verzerrungstabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-gebundenen Speicher 2020-2023 zugeordnet ist, wodurch die folgenden Operationen verursacht werden. Zunächst werden lokale Anforderungen von der GPU 2010-2013, die ihre Seite in der GPU-Verzerrung finden, direkt an einen entsprechenden GPU-Speicher 2020-2023 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite in der Host-Verzerrung findet, werden an den Prozessor 2005 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, wie vorstehend erörtert). In einer Ausführungsform schließen Anforderungen von dem Prozessor 2005, die eine angeforderte Seite in der Host-Prozessor-Verzerrung finden, eine Anforderung wie ein normales Lesen des Speichers ab. Alternativ können Anforderungen, die an eine GPU-Verzerrungsseite geleitet werden, an die GPU 2010-2013 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Host-Prozessor-Verzerrung umwandeln, falls sie derzeitig keine Seite verwendet. In mindestens einer Ausführungsform kann der Verzerrungszustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Verzerrungszustands setzt einen API-Aufruf (z. B. OpenCL) ein, der wiederum den Vorrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), die sie anweist, einen Verzerrungszustand zu ändern und bei einigen Übergängen eine Cache-Leerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird eine Cache-Leerungsoperation für einen Übergang von der Verzerrung des Host-Prozessors 2005 zu der Verzerrung der GPU verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem bewirkt wird, dass GPU-verzerrte Seiten durch den Host-Prozessor 2005 vorübergehend nicht zwischengespeichert werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 2005 Zugriff von der GPU 2010 anfordern, die den Zugriff sofort gewähren kann oder auch nicht. Um die Kommunikation zwischen dem Prozessor 2005 und der GPU 2010 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-verzerrte Seiten solche sind, die von einer GPU, aber nicht von dem Host-Prozessor 2005, benötigt werden und umgekehrt.
Inferenz- und/oder Trainingslogik 1415 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
21 veranschaulicht beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen in dieser Schrift beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
21 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2100 als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2100 einen oder mehrere Anwendungsprozessor(en) 2105 (z. B. CPUs), mindestens einen Grafikprozessor 2110 und kann zusätzlich einen Bildprozessor 2115 und/oder einen Videoprozessor 2120 beinhalten, von denen jeder beliebige ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 2100 Peripherie- oder Buslogik, die eine USB-Steuerung 2125, eine UART-Steuerung 2130, eine SPI/SDIO-Steuerung 2135 und eine I²S/I²C-Steuerung 2140 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 2100 eine Anzeigevorrichtung 2145 beinhalten, die mit einer oder mehreren von einer High-Definition-Multimedia-Interface-(HDMI-)Steuerung 2150 und einer Mobile-Industry-Processor-Interface-(MIPI-)Anzeigeschnittstelle 2155 gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicherteilsystem 2160 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2165 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform beinhalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 2170.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in der integrierten Schaltung 2100 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
Die 22A-22B veranschaulichen beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen in dieser Schrift beschriebenen Ausführungsformen. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
Die 22A-22B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung innerhalb eines SoC gemäß in dieser Schrift beschriebenen Ausführungsformen veranschaulichen. 22A veranschaulicht einen beispielhaften Grafikprozessor 2210 einer integrierte Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. 22B veranschaulicht einen zusätzlichen beispielhaften Grafikprozessor 2240 einer integrierte Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 2210 aus 22A ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 2240 aus 22B ein Grafikprozessorkern mit höherer Rechenleistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2210, 2240 eine Variante des Grafikprozessors 2110 aus 21 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2210 einen Vertex-Prozessor 2205 und einen oder mehrere Fragmentprozessor(en) 2215A-2215N (z. B. 2215A, 2215B, 2215C, 2215D bis 2215N-1 und 2215N). In mindestens einer Ausführungsform kann der Grafikprozessor 2210 unterschiedliche Shader-Programme über separate Logik ausführen, sodass der Vertex-Prozessor 2205 optimiert ist, um Operationen für Vertex-Shader-Programme auszuführen, während ein oder mehrere Fragmentprozessor(en) 2215A-2215N Shading-Operationen für Fragmente (z. B. Pixel) für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 2205 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und generiert Primitiv- und Vertexdaten. In mindestens einer Ausführungsform verwenden der/die Fragmentprozessor(en) 2215A-2215N Primitiv- und Vertexdaten, die durch den Vertex-Prozessor 2205 generiert werden, um einen Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform sind ein oder mehrere Fragmentprozessor(en) 2215A-2215N optimiert, um Fragment-Shader-Programme auszuführen, wie in einer OpenGL-API bereitgestellt, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie es in einer Direct 3D-API bereitgestellt ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2210 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 2220A-2220B, Cache(s) 2225A-2225B und Schaltungszusammenschaltung(en) 2230A-2230B. In mindestens einer Ausführungsform stellen eine oder mehrere MMU(s) 2220A-2220B eine Abbildung von virtuellen auf physische Adressen für den Grafikprozessor 2210 bereit, einschließlich für den Vertexprozessor 2205 und/oder den/die Fragmentprozessor(en) 2215A-2215N, die auf in Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann, zusätzlich zu den in einem oder mehreren Cache(s) 2225A-2225B gespeicherten Vertex- oder Bild-/Texturdaten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 2220A-2220B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 2105, Bildprozessoren 2115 und/oder Videoprozessoren 2120 aus 21 zugeordnet sind, sodass jeder Prozessor 2105-2120 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen es eine oder mehrere Schaltungszusammenschaltung(en) 2230A-2230B dem Grafikprozessor 2210, entweder über einen internen Bus des SoC oder über eine direkte Verbindung eine Schnittstelle mit anderen IP-Kernen innerhalb des SoC zu bilden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2240 eine(n) oder mehrere MMU(s) 2220A-2220B, Cache(s) 2225A-2225B und Schaltungszusammenschaltung(en) 2230A-2230B des Grafikprozessors 2210 aus 22A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2240 einen oder mehrere Shader-Kern(e) 2255A-2255N (z. B. 2255A, 2255B, 2255C, 2255D, 2255E, 2255F bis 2255N-1 und 2255N), was eine vereinheitlichte Shader-Kernarchitektur bereitstellt, bei der ein einzelner Kern oder eine einzelne Art von Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadem, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2240 einen Zwischenkern-Aufgaben-Manager 2245, der als Thread-Zuteiler fungiert, um Ausführungs-Threads einem oder mehreren Shader-Kernen 2255A-2255N zuzuteilen, sowie eine Kachelungseinheit 2258 zum Beschleunigen von Kachelungsoperationen für kachelbasiertes Rendering, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um zum Beispiel die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in der integrierten Schaltung 22A und/oder 22B für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
Die 23A-23B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß in dieser Schrift beschriebenen Ausführungsformen. 23A veranschaulicht einen Grafikkern 2300, der in mindestens einer Ausführungsform in dem Grafikprozessor 2110 aus 21 enthalten sein kann und in mindestens einer Ausführungsform ein vereinheitlichter Shader-Kern 2255A-2255N, wie in 22B, sein kann. 23B veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit (general-purpose graphics processing unit - „GPGPU“) 2330, die in mindestens einer Ausführungsform für den Einsatz auf einem Mehrchipmodul geeignet ist.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2300 einen gemeinsam genutzten Anweisungs-Cache 2302, eine Textureinheit 2318 und einen Cache/gemeinsam genutzten Speicher 2320, die den Ausführungsressourcen innerhalb des Grafikkerns 2300 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2300 mehrere Scheiben 2301A-230IN oder eine Partition für jeden Kern beinhalten und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2300 beinhalten. Die Scheiben 2301A-2301N können eine Unterstützungslogik beinhalten, die einen lokalen Anweisungs-Cache 2304A-2304N, einen Thread-Planer 2306A-2306N, einen Thread-Zuteiler 2308A-2308N und einen Satz von Registern 2310A-2310N beinhaltet. In mindestens einer Ausführungsform können die Scheiben 2301A-2301N einen Satz zusätzlicher Funktionseinheiten (additional function units - AFUs 2312A-2312N), Gleitkommaeinheiten (floating-point units - FPU 2314A-2314N), arithmetisch-logischer Einheiten (ALUs 2316-2316N) für Integer, Adressberechnungseinheiten (address computational units - ACUs 2313A-2313N), Gleitkommaeinheiten mit doppelter Genauigkeit (double-precision floating-point units - DPFPUs 2315A-2315N) und Matrixverarbeitungseinheiten (matrix processing units - MPUs 2317A-2317N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 2314A-2314N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und mit halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2315A-2315N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2316A-2316N ganzzahlige Operationen mit variabler Genauigkeit mit 8-Bit-, 16-Bit- und 32-Bit-Genauigkeit durchführen und für Operationen mit gemischter Genauigkeit konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 2317A-2317N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und ganzzahligen 8-Bit-Operationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 2317A-2317N eine Vielfalt von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich des Ermöglichens der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM). In mindestens einer Ausführungsform können die AFUs 2312A-2312N zusätzliche logische Operationen ausführen, die nicht durch Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem Grafikkern 2300 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
23B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2330, die in mindestens einer Ausführungsform dazu konfiguriert sein kann, zu ermöglichen, dass hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten durchgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 2330 direkt mit anderen Instanzen der GPGPU 2330 verknüpft sein, um ein Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 2330 eine Host-Schnittstelle 2332, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 2332 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 2332 eine anbieterspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 2330 Befehle von einem Host-Prozessor und sie verwendet einen globalen Planer 2334, um diesen Befehlen zugeordnete Ausführungs-Threads an einen Satz von Rechenclustern 2336A-2336H zu verteilen. In mindestens einer Ausführungsform nutzen die Rechencluster 2336A-2336H einen Cache-Speicher 2338 gemeinsam. In mindestens einer Ausführungsform kann der Cache-Speicher 2338 als Cache höherer Ebene für Cache-Speicher innerhalb der Rechencluster 2336A-2336H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 2330 Speicher 2344A-2344B, der über einen Satz von Speichersteuerungen 2342A-2342B mit den Rechenclustern 2336A-2336H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 2344A-2344B verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Double-Data-Rate-(GDDR-)Speichers.
In mindestens einer Ausführungsform beinhalten die Rechencluster 2336A-2336H jeweils einen Satz von Grafikkernen, wie etwa den Grafikkern 2300 aus 23A, der mehrere Arten von logischen Einheiten für Integer und Gleitkommazahlen beinhalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, einschließlich solcher, die für Berechnungen für maschinelles Lernen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 2336A-2336H dazu konfiguriert sein, 16-Bit- oder 32-Bit-Gleitkommaoperationen durchzuführen, während eine andere Teilmenge der Gleitkommaeinheiten dazu konfiguriert sein kann, 64-Bit-Gleitkommaoperationen durchzuführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2330 dazu konfiguriert sein, als Rechencluster zu arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die durch die Rechencluster 2336A-2336H für die Synchronisation und den Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2330 über die Host-Schnittstelle 2332. In mindestens einer Ausführungsform beinhaltet die GPGPU 2330 einen E/A-Hub 2339, der die GPGPU 2330 mit einer GPU-Verbindung 2340 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 2330 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2340 an eine dedizierte GPU-zu-GPU-Brücke gekoppelt, die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2330 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2340 mit einer Hochgeschwindigkeitszusammenschaltung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und davon zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2330 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, auf die über die Host-Schnittstelle 2332 zugegriffen werden kann. In mindestens einer Ausführungsform kann die GPU-Verbindung 2340 dazu konfiguriert sein, eine Verbindung zu einem Host-Prozessor zusätzlich zu oder alternativ zu der Host-Schnittstelle 2332 zu ermöglichen.
In mindestens einer Ausführungsform kann die GPGPU 2330 dazu konfiguriert sein, neuronale Netze zu trainieren. In mindestens einer Ausführungsform kann die GPGPU 2330 innerhalb einer Inferenzplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 2330 zum Inferenzen verwendet wird, kann die GPGPU weniger Rechencluster 2336A-2336H beinhalten, als wenn die GPGPU zum Trainieren eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die dem Speicher 2344A-2344B zugeordnete Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite gewidmet sind. In mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 2330 inferenzspezifische Anweisungen unterstützen. In mindestens einer Ausführungsform kann eine Inferenzkonfiguration zum Beispiel Unterstützung für eine oder mehrere 8-Bit-Integer-Skalarprodukt-Anweisungen bereitstellen, die während der Inferenzoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in der GPGPU 2330 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
24 ist ein Blockdiagramm, das ein Rechensystem 2400 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet das Rechensystem 2400 ein Verarbeitungsteilsystem 2401, das einen oder mehrere Prozessor(en) 2402 und einen Systemspeicher 2404 aufweist, die über einen Zusammenschaltungspfad kommunizieren, der einen Speicher-Hub 2405 beinhalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2405 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder kann in einen oder mehrere Prozessor(en) 2402 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2405 über eine Kommunikationsverbindung 2406 mit einem E/A-Teilsystem 2411 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Teilsystem 2411 einen E/A-Hub 2407, der es dem Rechensystem 2400 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 2408 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2407 einer Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2402 enthalten sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtung(en) 2410A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere mit dem E/A-Hub 2407 gekoppelte Anzeigevorrichtung(en) 2410A eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungsteilsystem 2401 einen oder mehrere Parallelprozessor(en) 2412, die über einen Bus oder eine andere Kommunikationsverbindung 2413 an den Speicher-Hub 2405 gekoppelt sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 2413 eine von einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie etwa PCI Express, ohne darauf beschränkt zu sein, oder eine anbieterspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 2412 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa einen Prozessor mit vielen integrierten Kernen (Many Integrated Core - MIC). In mindestens einer Ausführungsform bilden einige oder alle Parallelprozessor(en) 2412 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 2410A ausgeben kann, die über den E/A-Hub 2407 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 2412 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 2410B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2414 mit dem E/A-Hub 2407 verbunden sein, um einen Speichermechanismus für das Rechensystem 2400 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2416 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 2407 und anderen Komponenten ermöglicht, wie etwa ein Netzwerkadapter 2418 und/oder ein drahtloser Netzwerkadapter 2419, die in (eine) Plattform(en) integriert werden können, sowie verschiedenen anderen Vorrichtungen, die über eine oder mehrere Erweiterungsvorrichtung(en) 2420 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 2418 ein Ethernet-Adapter oder ein anderer drahtgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2419 eine oder mehrere Wi-Fi-, Bluetooth-, Nahfeldkommunikations- (NFC-) oder eine andere Netzwerkvorrichtung beinhalten, die ein oder mehrere drahtlose Funkgeräte beinhaltet.
In mindestens einer Ausführungsform kann das Rechensystem 2400 andere, nicht explizit gezeigte Komponenten beinhalten, z. B. USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen usw., die ebenfalls mit dem E/A-Hub 2407 verbunden sein können. In mindestens einer Ausführungsform können die Kommunikationspfade, die verschiedene Komponenten in 24 zusammenschalten, unter Verwendung beliebiger geeigneter Protokolle implementiert werden, wie etwa auf PCI (Peripheral Component Interconnect) basierender Protokolle (z. B. PCI-Express) oder anderer Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder -protokoll(e), wie etwa NV-Link-Hochgeschwindigkeitszusammenschaltung, oder Zusammenschaltungsprotokolle.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Parallelprozessor(en) 2412 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, einschließlich zum Beispiel Videoausgabeschaltungen, und stellen eine Grafikverarbeitungseinheit (GPU) dar. In mindestens einer Ausführungsform beinhalten ein oder mehrere Parallelprozessor(en) 2412 Schaltungen, die für Universalverarbeitung optimiert sind. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2400 in ein oder mehrere andere Systemelemente auf einer einzelnen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 2412, der Speicher-Hub 2405, der/die Prozessor(en) 2402 und der E/A-Hub 2407 in eine integrierte Schaltung als System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2400 in ein einzelnes Gehäuse integriert sein, um eine Konfiguration mit einem System in einem Gehäuse (system in package - SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2400 in ein Mehrchipmodul (multi-chip module - MCM) integriert sein, das mit anderen Mehrchipmodulen Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem System aus FIG. 2400 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
PROZESSOREN
25A veranschaulicht einen Parallelprozessor 2500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2500 unter Verwendung einer oder mehrerer integrierter Schaltungen implementiert werden, wie etwa programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs). In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 2500 eine Variante eines oder mehrerer Parallelprozessor(en) 2412, die in 24 gemäß einer beispielhaften Ausführungsform gezeigt sind.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 2500 eine Parallelverarbeitungseinheit 2502. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 2502 eine E/A-Einheit 2504, die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2502. In mindestens einer Ausführungsform kann die E/A-Einheit 2504 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2504 über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa des Speicher-Hubs 2405, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden Verbindungen zwischen dem Speicher-Hub 2405 und der E/A-Einheit 2504 eine Kommunikationsverbindung 2413. In mindestens einer Ausführungsform ist die E/A-Einheit 2504 mit einer Host-Schnittstelle 2506 und einer Speicherkreuzschiene 2516 verbunden, wobei die Host-Schnittstelle 2506 Befehle empfängt, die auf das Durchführen von Verarbeitungsoperationen gerichtet sind, und die Speicherkreuzschiene 2516 Befehle empfängt, die auf das Durchführen von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform kann, wenn die Host-Schnittstelle 2506 einen Befehlspuffer über die E/A-Einheit 2504 empfängt, die Host-Schnittstelle 2506 Arbeitsoperationen zum Durchführen dieser Befehle an ein Frontend 2508 leiten. In mindestens einer Ausführungsform ist das Frontend 2508 mit einem Planer 2510 gekoppelt, der dazu konfiguriert ist, Befehle oder andere Arbeitselemente an ein Verarbeitungsclusterarray 2512 zu verteilen. In mindestens einer Ausführungsform stellt der Planer 2510 sicher, dass das Verarbeitungsclusterarray 2512 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungsclusterarray 2512 verteilt werden. In mindestens einer Ausführungsform ist der Planer 2510 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Planer 2510 dazu konfigurierbar, komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchzuführen, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungsarray 2512 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungsarray 2512 über eine von mehreren Grafikverarbeitungs-Doorbells prüfen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch auf das Verarbeitungsarray 2512 durch die Logik des Planers 2510 innerhalb eines Mikrocontrollers, einschließlich des Planers 2510, verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2512 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 2514A, Cluster 2514B bis Cluster 2514N). In mindestens einer Ausführungsform kann jedes Cluster 2514A-2514N des Verarbeitungsclusterarrays 2512 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 2510 den Clustern 2514A-2514N des Verarbeitungsclusterarrays 2512 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 2510 gehandhabt werden oder teilweise durch Compiler-Logik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungsclusterarray 2512 konfiguriert ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 2514A-2514N des Verarbeitungsclusterarrays 2512 zum Verarbeiten unterschiedlicher Arten von Programmen oder zum Durchführen unterschiedlicher Arten von Berechnungen zugewiesen sein.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2512 dazu konfiguriert sein, verschiedene Arten von Parallelverarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2512 dazu konfiguriert, Universal-Parallelberechnungsoperationen durchzuführen. Zum Beispiel kann in in mindestens einer Ausführungsform das Verarbeitungsclusterarray 2512 zum Beispiel Logik zum Ausführen von Verarbeitungsaufgaben beinhalten, einschließlich des Filterns von Video- und/oder Audiodaten, des Durchführens von Modellierungsoperationen, einschließlich Physikoperationen, und des Durchführens von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 2512 dazu konfiguriert, Parallelgrafikverarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2512 zusätzliche Logik beinhalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2512 dazu konfiguriert sein, grafikverarbeitungsbezogene Shader-Programme auszuführen, wie etwa ohne Einschränkung Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2502 Daten aus dem Systemspeicher über die E/A-Einheit 2504 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in einem chipinternen Speicher (z. B. dem Parallelprozessorspeicher 2522) während der Verarbeitung gespeichert und dann wieder in den Systemspeicher geschrieben werden.
Wenn die Parallelverarbeitungseinheit 2502 zum Durchführen der Grafikverarbeitung verwendet wird, kann der Planer 2510 in mindestens einer Ausführungsform dazu konfiguriert sein, eine Verarbeitungsarbeitslast in annähernd gleich große Aufgaben aufzuteilen, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2514A-2514N des Verarbeitungsclusterarrays 2512 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte des Verarbeitungsclusterarrays 2512 dazu konfiguriert sein, verschiedene Arten von Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt dazu konfiguriert sein, Vertex-Shading und Topologiegenerierung durchzuführen, ein zweiter Abschnitt dazu konfiguriert sein, Tesselations- und Geometrie-Shading durchzuführen und ein dritter Abschnitt dazu konfiguriert sein, Pixel-Shading oder andere Bildschirmraumoperationen durchzuführen, um ein gerendertes Bild zur Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die durch eines oder mehrere der Cluster 2514A-2514N erzeugt werden, in Puffern gespeichert werden, um zu ermöglichen, dass Zwischendaten zwischen den Clustern 2514A-2514N zur weiteren Verarbeitung übertragen werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 2512 auszuführende Verarbeitungsaufgaben über den Planer 2510 empfangen, der von dem Frontend 2508 Befehle empfängt, die Verarbeitungsaufgaben definieren. In mindestens einer Ausführungsform können Verarbeitungsaufgaben Indizes von zu verarbeitenden Daten beinhalten, z. B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten sowie Zustandsparameter und Befehle, die definieren, wie Daten verarbeitet werden sollen (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Planer 2510 dazu konfiguriert sein, Indizes abzurufen, die Aufgaben entsprechen, oder kann Indizes von dem Frontend 2508 empfangen. In mindestens einer Ausführungsform kann das Frontend 2508 dazu konfiguriert sein, sicherzustellen, dass das Verarbeitungsclusterarray 2512 in einen gültigen Zustand konfiguriert wird, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) vorgegebene Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2502 mit dem Parallelprozessorspeicher 2522 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2522 über die Speicherkreuzschiene 2516 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungsclusterarray 2512 sowie von der E/A-Einheit 2504 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2516 über eine Speicherschnittstelle 2518 auf den Parallelprozessorspeicher 2522 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2518 mehrere Partitionseinheiten (z. B. Partitionseinheit 2520A, Partitionseinheit 2520B bis Partitionseinheit 2520N) beinhalten, die jeweils an einen Abschnitt (z. B. Speichereinheit) des Parallelprozessorspeichers 2522 gekoppelt werden können. In mindestens einer Ausführungsform ist eine Anzahl der Partitionseinheiten 2520A-2520N dazu konfiguriert, gleich einer Anzahl von Speichereinheiten zu sein, sodass eine erste Partitionseinheit 2520A eine entsprechende erste Speichereinheit 2524A aufweist, eine zweite Partitionseinheit 2520B eine entsprechende Speichereinheit 2524B aufweist und eine N-te Partitionseinheit 2520N eine entsprechende N-te Speichereinheit 2524N aufweist. In mindestens einer Ausführungsform darf eine Anzahl der Partitionseinheiten 2520A-2520N nicht gleich einer Anzahl der Speichervorrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2524A-2524N verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Double-Data-Rate-(GDDR-)Speichers. In mindestens einer Ausführungsform können die Speichereinheiten 2524A-2524N auch 3D-Stapelspeicher beinhalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite (high bandwidth memory - HBM). In mindestens einer Ausführungsform können Rendering-Ziele, wie etwa Bildpuffer oder Texturkarten, über die Speichereinheiten 2524A-2524N hinweg gespeichert werden, was es den Partitionseinheiten 2520A-2520N ermöglicht, Abschnitte jedes Rendering-Ziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 2522 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2522 zugunsten einer vereinheitlichten Speicherausgestaltung ausgeschlossen werden, die Systemspeicher in Verbindung mit lokalem Cache-Speicher verwendet.
In mindestens einer Ausführungsform kann ein beliebiges der Cluster 2514A-2514N des Verarbeitungsclusterarrays 2512 Daten verarbeiten, die in beliebige der Speichereinheiten 2524A-2524N innerhalb des Parallelprozessorspeichers 2522 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2516 dazu konfiguriert sein, eine Ausgabe jedes Clusters 2514A-2514N an eine beliebige Partitionseinheit 2520A-2520N oder an ein anderes Cluster 2514A-2514N zu übertragen, das zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jedes Cluster 2514A-2514N durch die Speicherkreuzschiene 2516 mit der Speicherschnittstelle 2518 kommunizieren, um aus verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform weist die Speicherkreuzschiene 2516 eine Verbindung mit der Speicherschnittstelle 2518 auf, um mit der E/A-Einheit 2504 zu kommunizieren, sowie eine Verbindung mit einer lokalen Instanz des Parallelprozessorspeichers 2522, was es den Verarbeitungseinheiten innerhalb der unterschiedlichen Verarbeitungscluster 2514A-2514N ermöglicht, mit Systemspeicher oder anderem Speicher zu kommunizieren, der nicht lokal zu der Parallelverarbeitungseinheit 2502 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2516 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2514A-2514N und Partitionseinheiten 2520A-2520N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2502 auf einer einzelnen Erweiterungskarte bereitgestellt sein oder mehrere Erweiterungskarten zusammengeschaltet sein. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 2502 dazu konfiguriert sein, zusammenzuarbeiten, auch wenn die unterschiedlichen Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen von lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2502 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2502 oder des Parallelprozessors 2500 beinhalten, in einer Vielfalt von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder tragbarer Personalcomputer, Server, Arbeitsstationen, Spielekonsolen und/oder eingebetteter Systeme.
25B ist ein Blockdiagramm einer Partitionseinheit 2520 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2520 eine Instanz einer der Partitionseinheiten 2520A-2520N aus 25A. In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 2520 einen L2-Cache 2521, eine Bildpufferschnittstelle 2525 und eine Rasteroperationseinheit (raster operations unit-„ROP“) 2526. Der L2-Cache 2521 ist ein Lese-/Schreib-Cache, der dazu konfiguriert ist, Lade- und Sicherungsoperationen durchzuführen, die von der Speicherkreuzschiene 2516 und der ROP 2526 empfangen werden. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen durch den L2-Cache 2521 an die Bildpufferschnittstelle 2525 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Bildpufferschnittstelle 2525 zur Verarbeitung an einen Bildpuffer gesendet werden. In mindestens einer Ausführungsform bildet die Bildpufferschnittstelle 2525 eine Schnittstelle mit einer der Speichereinheiten in dem Parallelprozessorspeicher, wie etwa mit den Speichereinheiten 2524A-2524N aus 25 (z. B. in dem Parallelprozessorspeicher 2522).
In mindestens einer Ausführungsform ist die ROP 2526 eine Verarbeitungseinheit, die Rasteroperationen, wie etwa Stencil, Z-Test, Blending usw., durchführt. In mindestens einer Ausführungsform gibt die ROP 2526 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert werden. In mindestens einer Ausführungsform beinhaltet die ROP 2526 Komprimierungslogik, um Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, zu komprimieren und Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden, zu dekomprimieren. In mindestens einer Ausführungsform kann die Komprimierungslogik verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die Komprimierungslogik, die von der ROP 2526 ausgeführt wird, kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung an Tiefen- und Farbdaten auf Kachelbasis ausgeführt.
In mindestens einer Ausführungsform ist die ROP 2526 innerhalb jedes Verarbeitungsclusters (z.B. Cluster2514A-2514N aus 25A) anstatt innerhalb der Partitionseinheit 2520 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten anstelle von Pixelfragmentdaten über die Speicherkreuzschiene 2516 übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie etwa einer der einen oder der mehreren Anzeigevorrichtung(en) 2410 aus 24 zur weiteren Verarbeitung durch den/die Prozessor(en) 2402 geroutet werden oder zur weiteren Verarbeitung durch eine der Verarbeitungsentitäten innerhalb des Parallelprozessors 2500 aus 25A geroutet werden.
25C ist ein Blockdiagramm eines Verarbeitungsclusters 2514 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz eines der Verarbeitungscluster 2514A-2514N aus 25A. In mindestens einer Ausführungsform können einer oder mehrere des/der Verarbeitungscluster(s) 2514 dazu konfiguriert sein, viele Threads parallel auszuführen, wobei sich „Thread“ auf eine Instanz eines konkreten Programms bezieht, das an einem konkreten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden Ausgabetechniken für Single-Instruction-Multiple-Data-(SIMD-)Anweisungen verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread-(SIMT-)Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die dazu konfiguriert ist, Anweisungen an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2514 über einen Pipeline-Manager 2532 gesteuert werden, der die Verarbeitungsaufgaben auf die SIMT-Parallelprozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2532 Anweisungen von dem Planer 2510 aus 25A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2534 und/oder eine Textureinheit 2536. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2534 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Arten von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen innerhalb des Verarbeitungsclusters 2514 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2534 innerhalb eines Verarbeitungsclusters 2514 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2534 Daten verarbeiten und kann eine Datenkreuzschiene 2540 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 2532 die Verteilung der verarbeiteten Daten ermöglichen, indem er Ziele für die zu verteilenden verarbeiteten Daten gegenüber der Datenkreuzschiene 2540 angibt.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2534 innerhalb des Verarbeitungsclusters 2514 einen identischen Satz von funktioneller Ausführungslogik (z. B. arithmetisch-logische Einheiten, Lade-Speicher-Einheiten usw.) beinhalten. In mindestens einer Ausführungsform kann funktionelle Ausführungslogik pipelineartig konfiguriert sein, wobei neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielfalt von Operationen, einschließlich Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, Boolescher Operationen, Bitverschiebung und Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware einer funktionellen Einheit genutzt werden, um unterschiedliche Operationen auszuführen, und eine beliebige Kombination von funktionellen Einheiten kann vorhanden sein.
In mindestens einer Ausführungsform stellen die an das Verarbeitungscluster 2514 übertragenen Anweisungen einen Thread dar. In mindestens einer Ausführungsform ist ein Satz von Threads, der über einen Satz von Parallelverarbeitungs-Engines ausgeführt wird, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm an unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2534 zugeordnet sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2534. In mindestens einer Ausführungsform, wenn eine Thread-Gruppe weniger Threads beinhaltet als eine Anzahl von Verarbeitungs-Engines, können eine oder mehrere Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, inaktiv sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads beinhalten als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2534. In mindestens einer Ausführungsform, wenn eine Thread-Gruppe mehr Threads als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2534 beinhaltet, kann die Verarbeitung über aufeinanderfolgende Taktzyklen durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2534 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafik-Multiprozessor 2534 einen internen Cache-Speicher zum Durchführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2534 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2548) innerhalb des Verarbeitungsclusters 2514 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2534 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 2520A-2520N aus 25A), die von allen Verarbeitungsclustern 2514 gemeinsam genutzt werden und zum Übertragen von Daten zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2534 auch auf den globalen chipexternen Speicher zugreifen, der einen oder mehrere von lokalem Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann ein beliebiger Speicher, der zu der Parallelverarbeitungseinheit 2502 extern ist, als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet das Verarbeitungscluster 2514 mehrere Instanzen des Grafik-Multiprozessors 2534, die gemeinsame Anweisungen und Daten gemeinsam nutzen können, die im L1-Cache 2548 gespeichert sein können.
In mindestens einer Ausführungsform kann jedes Verarbeitungscluster 2514 eine Speicherverwaltungseinheit („MMU“) 2545 beinhalten, die dazu konfiguriert ist, virtuelle Adressen auf physische Adressen abzubilden. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2545 innerhalb der Speicherschnittstelle 2518 aus 25A befinden. In mindestens einer Ausführungsform beinhaltet die MMU 2545 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), der dazu verwendet wird, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden, sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2545 Adressübersetzungspuffer (TLB) oder Caches beinhalten, die sich in dem Grafik-Multiprozessor 2534 oder in dem L1-Cache oder Verarbeitungscluster 2514 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um die Oberflächendaten-Zugriffslokalität zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer oder eine Auslassung ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2514 derart konfiguriert sein, dass jeder Grafik-Multiprozessor 2534 an eine Textureinheit 2536 zum Durchführen von Texturabbildungsoperationen gekoppelt ist, z. B. zum Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-LI-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2534 gelesen und je nach Bedarf aus einem L2-Cache, dem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2534 verarbeitete Aufgaben an die Datenkreuzschiene 2540 aus, um (eine) verarbeitete Aufgabe(n) einem anderen Verarbeitungscluster 2514 zur weiteren Verarbeitung bereitzustellen oder um (eine) verarbeitete Aufgabe(n) über die Speicherkreuzschiene 2516 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2542 (pre-raster operations unit - Vor-Rasteroperationseinheit) dazu konfiguriert, Daten von dem Grafik-Multiprozessor 2534 zu empfangen und Daten an ROP-Einheiten zu leiten, die sich in Partitionseinheiten, wie in dieser Schrift beschrieben, befinden können (z. B. Partitionseinheiten 2520A-2520N aus 25A). In mindestens einer Ausführungsform kann die PreROP-Einheit 2542 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem Grafikverarbeitungscluster 2514 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
25D zeigt einen Grafik-Multiprozessor 2534 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2534 mit dem Pipeline-Manager 2532 des Verarbeitungsclusters 2514 gekoppelt. In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2534 eine Ausführungspipeline auf, die einen Anweisungs-Cache 2552, eine Anweisungseinheit 2554, eine Adressabbildungseinheit 2556, eine Registerdatei 2558, einen oder mehrere Kerne 2562 einer Universal-Grafikverarbeitungseinheit (GPGPU) und eine oder mehrere Lade-/Speichereinheiten 2566 beinhaltet, ohne darauf beschränkt zu sein. Der/die GPGPU-Kern(e) 2562 und die Lade-/Speichereinheit(en) 2566 sind über eine Speicher- und Cache-Zusammenschaltung 2568 mit dem Cache-Speicher 2572 und dem gemeinsam genutzten Speicher 2570 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungs-Cache 2552 einen Strom aus auszuführenden Anweisungen von dem Pipeline-Manager 2532. In mindestens einer Ausführungsform werden die Anweisungen im Anweisungs-Cache 2552 zwischengespeichert und von der Anweisungseinheit 2554 zur Ausführung zugeteilt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2554 Anweisungen als Thread-Gruppen (z. B. Warps) zuteilen, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/- Kerne 2562 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen beliebigen von einem lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines vereinheitlichten Adressraums vorgibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2556 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die durch die Lade-/Speichereinheit(en) 2566 zugegriffen werden kann.
In mindestens einer Ausführungsform stellt die Registerdatei 2558 einen Satz von Registern für funktionelle Einheiten des Grafik-Multiprozessors 2534 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2558 einen temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten (z. B. GPGPU-Kernen 2562, Lade-/Speichereinheiten 2566) des Grafik-Multiprozessors 2534 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2558 derart zwischen den einzelnen funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerdatei 2558 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2558 auf unterschiedliche Warps aufgeteilt, die durch den Grafik-Multiprozessor 2534 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2562 jeweils Gleitkommaeinheiten (floating point units - FPUs) und/oder arithmetisch-logische Einheiten (ALUs) für Integer beinhalten, die zum Ausführen von Anweisungen des Grafik-Multiprozessors 2534 verwendet werden. Die GPGPU-Kerne 2562 können eine ähnliche Architektur aufweisen oder sich bezüglich der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Abschnitt der GPGPU-Kerne 2562 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2534 zusätzlich eine oder mehrere Festfunktions- oder Spezialfunktionseinheiten beinhalten, um spezifische Funktionen, wie etwa Operationen zum Kopieren von Rechtecken oder Pixel-Blending, durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch Fest- oder Spezialfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 2562 SIMD-Logik, die in der Lage ist, eine einzelne Anweisung an mehreren Datensätzen durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 2562 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit durch einen Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single-Program-Multiple-Data-(SPMD-) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2568 ein Zusammenschaltungsnetz, das jede funktionelle Einheit des Grafik-Multiprozessors 2534 mit der Registerdatei 2558 und dem gemeinsam genutzten Speicher 2570 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 2568 eine Kreuzschienen-Zusammenschaltung, die es der Lade-/Speichereinheit 2566 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher 2570 und der Registerdatei 2558 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 2558 mit der gleichen Frequenz wie die GPGPU-Kerne 2562 arbeiten, sodass die Datenübertragung zwischen den GPGPU-Kernen 2562 und der Registerdatei 2558 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2570 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf funktionellen Einheiten innerhalb des Grafik-Multiprozessors 2534 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2572 zum Beispiel als Daten-Cache verwendet werden, um Texturdaten zwischenzuspeichern, die zwischen funktionellen Einheiten und der Textureinheit 2536 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2570 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 2562 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die innerhalb des Cache-Speichers 2572 gespeichert sind, programmatisch Daten innerhalb des gemeinsam genutzten Speichers speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie in dieser Schrift beschrieben, kommunikativ an Host-/Prozessorkerne gekoppelt, um Grafikoperationen, Operationen für maschinelles Lernen, Musteranalyseoperationen und verschiedene Funktionen einer Universal-GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Zusammenschaltung (z. B. eine Hochgeschwindigkeitszusammenschaltung wie PCIe oder NVLink) mit dem Host-Prozessor/den Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und kommunikativ über einen internen Prozessorbus/eine interne Zusammenschaltung (d. h. intern zum Gehäuse oder Chip) mit den Kernen gekoppelt sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Weise, auf welche die GPU verbunden ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltungen/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem Grafik-Multiprozessor 2534 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
26 veranschaulicht ein Multi-GPU-Rechensystem 2600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 2600 einen Prozessor 2602 beinhalten, der über einen Host-Schnittstellen-Switch 2604 an mehrere Universal-Grafikverarbeitungseinheiten (GPGPUs) 2606A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2604 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 2602 an einen PCI-Express-Bus koppelt, über den der Prozessor 2602 mit den GPGPUs 2606A-D kommunizieren kann. Die GPGPUs 2606A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2616 zusammengeschaltet sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2616 mit jeder der GPGPUs 2606A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2616 direkte Kommunikation zwischen jeder der GPGPUs 2606A-D, ohne dass Kommunikation über den Host-Schnittstellenbus 2604 erforderlich ist, mit dem der Prozessor 2602 verbunden ist. In mindestens einer Ausführungsform, bei der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verbindungen 2616 geleitet wird, bleibt der Host-Schnittstellenbus 2604 für den Systemspeicherzugriff oder zum Kommunizieren mit anderen Instanzen des Multi-GPU-Rechensystems 2600 verfügbar, zum Beispiel über eine oder mehrere Netzwerkvorrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 2606A-D mit dem Prozessor 2602 über den Host-Schnittstellen-Switch 2604 verbunden sind, beinhaltet der Prozessor 2602 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2616 und kann direkt mit den GPGPUs 2606A-D verbunden sein.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem Multi-GPU-Rechensystem 2600 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
27 ist ein Blockdiagramm eines Grafikprozessors 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2700 eine Ringzusammenschaltung 2702, ein Pipeline-Frontend 2704, eine Medien-Engine 2737 und Grafikkerne 2780A-2780N. In mindestens einer Ausführungsform koppelt die Ringzusammenschaltung 2702 den Grafikprozessor 2700 an andere Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2700 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2700 Batches von Befehlen über die Ringzusammenschaltung 2702. In mindestens einer Ausführungsform werden eingehende Befehle durch einen Befehls-Streamer 2703 in dem Pipeline-Frontend 2704 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2700 skalierbare Ausführungslogik zum Durchführen von 3D-Geometrieverarbeitung und Medienverarbeitung über die Grafikkern(e) 2780A-2780N. In mindestens einer Ausführungsform führt der Befehls-Streamer 2703 der Geometriepipeline 2736 Befehle für 3D-Geometrieverarbeitungsbefehle zu. In mindestens einer Ausführungsform führt der Befehls-Streamer 2703 für mindestens einige Medienverarbeitungsbefehle einem mit einer Medien-Engine 2737 gekoppelten Video-Frontend 2734 Befehle zu. In mindestens einer Ausführungsform beinhaltet die Medien-Engine 2737 eine Videoqualitäts-Engine (Video Quality Engine - VQE) 2730 für die Video- und Bildnachbearbeitung und eine Multiformat-Codier/Decodier-(multi-format encode/decode - MFX-)Engine 2733 zum Bereitstellen von hardwarebeschleunigter Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform generieren die Geometriepipeline 2736 und die Medien-Engine 2737 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2780A bereitgestellt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2700 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 2780A-2780N (mitunter als Kernscheiben bezeichnet), die jeweils mehrere Teilkerne 2750A-2750N, 2760A-2760N (mitunter als Kernteilscheiben bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2700 eine beliebige Anzahl von Grafikkernen 2780A bis 2780N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2700 einen Grafikkern 2780A, der mindestens einen ersten Teilkern 2750A und einen zweiten Teilkern 2760A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 2700 ein Prozessor mit niedriger Leistung mit einem einzelnen Teilkern (z. B. 2750A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2700 mehrere Grafikkerne 2780A-2780N, von denen jeder einen Satz von ersten Teilkernen 2750A-2750N und einen Satz von zweiten Teilkernen 2760A-2760N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 2750A-2750N mindestens einen ersten Satz von Ausführungseinheiten 2752A-2752N und Medien-/Texturabtastern 2754A-2754N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 2760A-2760N mindestens einen zweiten Satz von Ausführungseinheiten 2762A-2762N und Abtastern 2764A-2764N. In mindestens einer Ausführungsform nutzen die Teilkerne 2750A-2750N, 2760A-2760N jeweils einen Satz von gemeinsam genutzten Ressourcen 2770A-2770N gemeinsam. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen gemeinsam genutzten Cache-Speicher und Pixeloperationslogik.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 1415 in dem Grafikprozessor 2700 für Inferenz- oder Vorhersageoperationen zumindest teilweise auf Grundlage von Gewichtungsparametern verwendet werden, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen von neuronalen Netzen oder in dieser Schrift beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
28 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor 2800, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann der Prozessor 2800 Anweisungen durchführen, einschließlich x86-Anweisungen, ARM-Anweisungen, spezialisierter Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2800 Register zum Speichern von gepackten Daten beinhalten, wie etwa 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Integer- als auch in Gleitkommaform verfügbar sind, mit Elementen mit gepackten Daten arbeiten, die mit Single-Instruction-Multiple-Data-(„SIMD“-) und Streaming-SIMD-Erweiterungs-(„SSE“-)Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), derartige Operanden mit gepackten Daten aufbewahren. In mindestens einer Ausführungsform kann der Prozessor 2800 Anweisungen zum Beschleunigen von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzen durchführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2800 ein In-Order-Frontend („Frontend“) 2801 zum Abrufen von auszuführenden Anweisungen und Vorbereiten von Anweisungen, die später in der Prozessorpipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 2801 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform ruft ein Anweisungsvorabrufer 2826 Anweisungen aus dem Speicher ab und führt die Anweisungen einem Anweisungsdecodierer 2828 zu, der die Anweisungen wiederum decodiert oder interpretiert. Zum Beispiel decodiert in in mindestens einer Ausführungsform der Anweisungsdecodierer 2828 eine empfangene Anweisung in einen oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ bezeichnet werden (auch als „Mikro-Ops“ oder „µOps“ bezeichnet) und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform parst der Anweisungsdecodierer 2828 die Anweisung in einen Opcode und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform kann ein Abfolge-Cache 2830 decodierte µOps in programmgeordnete Sequenzen oder Abfolgen in einer µOp-Warteschlange 2834 zur Ausführung zusammenstellen. Wenn der Abfolge-Cache 2830 auf eine komplexe Anweisung stößt, stellt in mindestens einer Ausführungsform ein Mikrocode-ROM 2832 die für den Abschluss einer Operation benötigten µOps bereit.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzelne Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um eine vollständige Operation abzuschließen. In mindestens einer Ausführungsform kann der Anweisungsdecodierer 2828 auf den Mikrocode-ROM 2832 zugreifen, um die Anweisung durchzuführen, wenn mehr als vier Mikro-Ops benötigt werden, um eine Anweisung abzuschließen. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops zur Verarbeitung in dem Anweisungsdecodierer 2828 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 2832 gespeichert werden, wenn eine Reihe von Mikro-Ops zur Ausführung der Operation erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Abfolge-Cache 2830 auf ein programmierbares logisches Array (programmable logic array - „PLA“) für den Einsprungpunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocodesequenzen zu bestimmen, um eine oder mehrere Anweisungen aus dem Mikrocode-ROM 2832 gemäß mindestens einer Ausführungsform abzuschließen. In mindestens einer Ausführungsform kann das Frontend 2801 der Maschine, nachdem der Mikrocode-ROM 2832 die Sequenzierung von Mikro-Ops für eine Anweisung fertiggestellt hat, das Abrufen von Mikro-Ops aus dem Abfolge-Cache 2830 wieder aufnehmen.
In mindestens einer Ausführungsform kann eine Engine zur Ausführung in einer anderen Reihenfolge („Out-of-Order-Engine“) 2803 Anweisungen zur Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Rechenleistung zu optimieren, während sie eine Pipeline durchlaufen und zur Ausführung geplant werden. In mindestens einer Ausführungsform beinhaltet die Out-of-Order-Ausführungs-Engine 2803 ohne Einschränkung einen Zuweiser/Registerumbenenner 2840, eine Speicher-µOp-Warteschlange 2842, eine Integer-/Gleitkomma-µOp-Warteschlange 2844, einen Speicherplaner 2846, einen schnellen Planer 2802, einen langsamen/allgemeinen Gleitkommaplaner („langsamer/allgemeiner FP-Planer“) 2804 und einen einfachen Gleitkommaplaner („einfacher FP-Planer“) 2806. In mindestens einer Ausführungsform werden der schnelle Planer 2802, der langsame/allgemeine Gleitkommaplaner 2804 und der einfache Gleitkommaplaner 2806 in dieser Schrift auch zusammen als „µOp-Planer 2802, 2804, 2806“ bezeichnet. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 2840 Maschinenpuffer und Ressourcen zu, die jede µOp für die Ausführung benötigt. In mindestens einer Ausführungsform benennt der Zuweiser/Registerumbenenner 2840 logische Register in Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Zuweiser/Registerumbenenner 2840 auch einen Eintrag für jede µOp in einer von zwei µOp-Warteschlangen zu, und zwar in der Speicher-µOp-Warteschlange 2842 für Speicheroperationen und der Integer-/Gleitkomma-µOp-Warteschlange 2844 für Nicht-Speicheroperationen, vor dem Speicherplaner 2846 und den µOp-Planern 2802, 2804, 2806. In mindestens einer Ausführungsform bestimmen die µOp-Planer 2802, 2804, 2806 auf Grundlage der Bereitschaft ihrer abhängigen Eingaberegister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die µOps benötigen, um ihre Operation abzuschließen, wann eine µOp zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Planer 2802 mindestens einer Ausführungsform auf jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 2804 und der einfache Gleitkomma-Planer 2806 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die µOp-Planer 2802, 2804, 2806 Zuteilungsports, um µOps zur Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2811 ohne Einschränkung eine Integerregisterdatei/ein Umgehungsnetz 2808, eine Gleitkommaregisterdatei/ein Umgehungsnetz („FP-Registerdatei/Umgehungsnetz“) 2810, Adressgenerierungseinheiten (address generation units - „AGUs“) 2812 und 2814, schnelle arithmetisch-logische Einheiten (ALUs) („schnelle ALUs“) 2816 und 2818, eine langsame arithmetisch-logische Einheit („langsame ALU“) 2820, eine Gleitkomma-ALU („FP“) 2822 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2824. In mindestens einer Ausführungsform werden die Integerregisterdatei/das Umgehungsnetz 2808 und die Gleitkommaregisterdatei/das Umgehungsnetz 2810 in dieser Schrift auch als „Registerdateien 2808, 2810“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2812 und 2814, die schnellen ALUs 2816 und 2818, die langsame ALU 2820, die Gleitkomma-ALU 2822 und die Gleitkomma-Bewegungseinheit 2824 in dieser Schrift auch als „Ausführungseinheiten 2812, 2814, 2816, 2818, 2820, 2822 und 2824“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich null) und Art von Registerdateien, Umgehungsnetzen, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können die Registerdateien 2808, 2810 zwischen den µOp-Planern 2802, 2804, 2806 und den Ausführungseinheiten 2812, 2814, 2816, 2818, 2820, 2822 und 2824 angeordnet sein. In mindestens einer Ausführungsform führt die Integerregisterdatei/das Umgehungsnetz 2808 Integeroperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Umgehungsnetz 2810 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2808, 2810 ohne Einschränkung ein Umgehungsnetz beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, zu neuen abhängigen µOps umgehen oder weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2808, 2810 miteinander Daten kommunizieren. In mindestens einer Ausführungsform kann die Integerregisterdatei/das Umgehungsnetz 2808 ohne Einschränkung zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niederer Ordnung mit zweiunddreißig Bit und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bit. In mindestens einer Ausführungsform kann die Gleitkommaregisterdatei/das Umgehungsnetz 2810 ohne Einschränkung 128 Bit breite Einträge beinhalten, da Gleitkommaanweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2812, 2814, 2816, 2818, 2820, 2822, 2824 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 2808, 2810 Integer- und Gleitkommadaten-Operandenwerte, die Mikroanweisungen für die Ausführung benötigen. In mindestens einer Ausführungsform kann der Prozessor 2800 ohne Einschränkung eine beliebige Anzahl und Kombination der Ausführungseinheiten 2812, 2814, 2816, 2818, 2820, 2822, 2824 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2822 und die Gleitkomma-Bewegungseinheit 2824 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen für maschinelles Lernen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2822 ohne Einschränkung einen 64 Bit mal 64 Bit großen Gleitkommadividierer zum Ausführen von Divisions-, Quadratwurzel- und Rest-Mikro-Ops beinhalten. In mindestens einer Ausführungsform können Anweisungen, an denen ein Gleitkommawert beteiligt ist, mit Gleitkomma-Hardware gehandhabt werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2816, 2818 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUs 2816, 2818 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Integeroperationen an die langsame ALU 2820, da die langsame ALU 2820 ohne Einschränkung Integerausführungs-Hardware für Operationen vom Typ mit langer Latenz beinhalten kann, wie etwa einen Multiplikator, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können die Lade-/Speicheroperationen eines Speichers durch die AGUs 2812, 2814 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2816, die schnelle ALU 2818 und die langsame ALU 2820 Integeroperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2816, die schnelle ALU 2818 und die langsame ALU 2820 dazu implementiert sein, eine Vielfalt von Datenbitgrößen zu unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256 usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2822 und die Gleitkomma-Bewegungseinheit 2824 dazu implementiert sein, einen Bereich von Operanden zu unterstützen, die Bits mit verschiedenen Breiten aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2822 und die Gleitkomma-Bewegungseinheit 2824 an 128 Bit breiten Paket-Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform teilen die µOp-Planer 2802, 2804, 2806 abhängige Operationen zu, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2800, da µOps in dem Prozessor 2800 spekulativ geplant und ausgeführt werden können, auch Logik zum Handhaben von Speicherfehlern beinhalten. In mindestens einer Ausführungsform können, falls eine Datenlast in einem Daten-Cache einen Fehler verursacht, abhängige Operationen in einer Pipeline im Gange sein, die einen Planer mit temporär inkorrekten Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform könnte es sein, dass abhängige Operationen wiederholt werden müssen, und es kann unabhängigen Operationen ermöglicht werden, abgeschlossen zu werden. In mindestens einer Ausführungsform können die Planer und ein Wiederholungsmechanismus mindestens einer Ausführungsform eines Prozessors auch dafür ausgestaltet sein, Anweisungssequenzen für Zeichenfolgenvergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich der Ausdruck „Register“ auf prozessorinterne Speicherorte beziehen, die als Teil von Anweisungen zur Identifizierung von Operanden verwendet werden können. In mindestens einer Ausführungsform kann es sich bei den Registern um diejenigen handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sind. In mindestens einer Ausführungsform sind die Register möglicherweise nicht auf eine konkrete Art von Schaltung beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die in dieser Schrift beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die in dieser Schrift beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie etwa dedizierter physischer Register, dynamisch zugewiesener physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Integerregister 32-Bit-Integerdaten. Eine Registerdatei aus mindestens einer Ausführungsform beinhaltet zudem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 1415 in den Ausführungsblock 2811 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Ausführungsblock 2811 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtungsparameter im chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 2811 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
29 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2900 Anweisungen, die bei Ausführung durch den Deep-Learning-Anwendungsprozessor 2900 den Deep-Learning-Anwendungsprozessor 2900 dazu veranlassen, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2900 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2900 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis des Durchführens einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform beinhaltet der Deep-Learning-Anwendungsprozessor 2900 ohne Einschränkung Verarbeitungscluster 2910(1)-2910(12), chipübergreifende Verbindungen (Inter-Chip Links - „ICLs“) 2920(1)-2920(12), chipübergreifende Steuerungen (Inter-Chip Controllers - „ICCs“) 2930(1)-2930(2), Speichersteuerungen (memory controllers - „Mem Ctrlrs“) 2942(1)-2942(4), eine physische Schicht mit Speicher mit hoher Bandbreite (high bandwidth memory physical layer - „HBM PHY“) 2944(1)-2944(4), eine zentrale Verwaltungssteuerungs-Verarbeitungseinheit („Verwaltungssteuerungs-CPU“) 2950, eine serielle Peripherieschnittstelle, eine zwischenintegrierte Schaltung und einen Universal-Eingabe/Ausgabe-Block („SPI, I2C, GPIO“), eine Interconnect-Express-Steuerung für Peripheriekomponenten und einen Direktspeicherzugriffsblock („PCIe-Steuerung und DMA“) 2970 und einen sechzehnspurigen Interconnect-Express-Port für Peripheriekomponenten („PCI-Express × 16“) 2980.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2910 Deep-Learning-Operationen durchführen, einschließlich Inferenz- oder Vorhersageoperationen auf Grundlage von Gewichtungsparametern, die mit einer oder mehreren Trainingstechniken, einschließlich der in dieser Schrift beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jedes Verarbeitungscluster 2910 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2900 eine beliebige Anzahl und eine beliebige Art von Verarbeitungsclustem 2900 beinhalten. In mindestens einer Ausführungsform sind die chipübergreifenden Verbindungen 2920 bidirektional. In mindestens einer Ausführungsform ermöglichen die chipübergreifenden Verbindungen 2920 und die chipübergreifenden Steuerungen 2930 mehreren Deep-Learning-Anwendungsprozessoren 2900 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus dem Durchführen eines oder mehrerer Algorithmen des maschineller Lernens resultieren, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2900 eine beliebige Anzahl (einschließlich null) und eine beliebige Art von ICLs 2920 und ICCs 2930 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 2940 insgesamt 32 Gigabyte (GB) Speicher bereit. Die HBM2 2940(i) ist sowohl der Speichersteuerung 2942(i) als auch der HBM PHY 2944(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 2940 eine beliebige Art und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und einer beliebigen Anzahl (einschließlich null) und einer beliebigen Art von Speichersteuerungen 2942 und HBM PHYs 2944 zugeordnet sein. In mindestens einer Ausführungsform können die SPI, die I2C, der GPIO 2960, die PCIe-Steuerung und der DMA 2970 und/oder PCIe 2980 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards auf eine beliebige technisch durchführbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2900 verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, die dem Deep-Learning-Anwendungsprozessor 2900 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2900 verwendet, um Informationen auf Grundlage eines trainierten Modells für maschinelles Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den Deep-Learning-Anwendungsprozessor 2900 trainiert wurde. In mindestens einer Ausführungsform kann der Prozessor 2900 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
30 ist ein Blockdiagramm eines neuromorphen Prozessors 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3000 eine oder mehrere Eingaben von Quellen, die extern zu dem neuromorphen Prozessor 3000 sind, empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 3002 innerhalb des neuromorphen Prozessors 3000 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 3002 und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein, einschließlich einer oder mehrerer arithmetisch-logischer Einheiten (ALUs). In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3000 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 3002 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 3002 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 3002 einen Neuroneneingang 3004 und einen Neuronenausgang 3006 beinhalten. In mindestens einer Ausführungsform können die Neuronen 3002 Ausgaben generieren, die an Eingänge anderer Instanzen von Neuronen 3002 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 3004 und die Neuronenausgänge 3006 über Synapsen 3008 zusammengeschaltet sein.
In mindestens einer Ausführungsform können die Neuronen 3002 und die Synapsen 3008 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 3000 arbeitet, um die durch den neuromorphen Prozessor 3000 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 3002 einen Ausgabeimpuls (oder „Fire“ oder „Spike“) übertragen, wenn die über den Neuroneneingang 3004 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 3002 die an den Neuroneneingängen 3004 empfangenen Signale summieren oder integrieren. Zum Beispiel können in mindestens einer Ausführungsform die Neuronen 3002 als leckende Integrate-and-Fire-Neuronen implementiert sein, wobei, falls eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 3002 eine Ausgabe (oder „Feuern“) unter Verwendung einer Übertragungsfunktion, wie etwa einer Sigmoid- oder Schwellenwertfunktion, generieren kann. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron Signale, die an den Neuroneneingängen 3004 empfangen werden, zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein leckendes Integrate-and-Fire-Neuron feuern, falls mehrere Eingabesignale an den Neuroneneingängen 3004 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotential zu weit nach unten abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 3002 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können Eingaben gemittelt werden oder kann eine beliebige andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 3002 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder -logik beinhalten, die einen Ausgabe-Spike an dem Neuronenausgang 3006 generieren, wenn das Ergebnis des Anwendens einer Übertragungsfunktion auf den Neuroneneingang 3004 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 3002, nachdem es gefeuert hat, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 3002, nachdem das Membranpotential auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wiederaufnehmen.
In mindestens einer Ausführungsform können die Neuronen 3002 durch die Synapsen 3008 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 3008 arbeiten, um Signale von einer Ausgabe eines ersten Neurons 3002 an eine Eingabe eines zweiten Neurons 3002 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 3002 Informationen über mehr als eine Instanz der Synapse 3008 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 3006 über eine Instanz der Synapse 3008 mit einer Instanz des Neuroneneingangs 3004 in dem gleichen Neuron 3002 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3002, die eine über eine Instanz der Synapse 3008 zu übertragende Ausgabe generiert, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3008 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 3002, die eine über eine Instanz der Synapse 3008 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 3008 bezeichnet werden. Da eine Instanz des Neurons 3002 Eingaben von einer oder mehreren Instanzen der Synapse 3008 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 3008 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 3002 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 3008 sein.
In mindestens einer Ausführungsform können die Neuronen 3002 in eine oder mehrere Schichten organisiert sein. Jede Instanz des Neurons 3002 kann einen Neuronenausgang 3006 aufweisen, der sich über eine oder mehrere Synapsen 3008 zu einem oder mehreren Neuroneneingängen 3004 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 3006 der Neuronen 3002 in einer ersten Schicht 3010 mit den Neuroneneingängen 3004 der Neuronen 3002 in einer zweiten Schicht 3012 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 3010 als „vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3002 in einer Instanz der ersten Schicht 3010 zu jeder Instanz des Neurons 3002 in der zweiten Schicht 3012 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 3010 als „vollständig verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 3002 in einer Instanz der zweiten Schicht 3012 zu weniger als allen Instanzen des Neurons 3002 in einer dritten Schicht 3014 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 3012 als „spärlich verbundene vorwärtsgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 3002 in der zweiten Schicht 3012 zu Neuronen 3002 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 3002 in (derselben) zweiten Schicht 3012. In mindestens einer Ausführungsform kann die zweite Schicht 3012 als „rekurrente Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3000 ohne Einschränkung eine beliebige geeignete Kombination von rekurrenten Schichten und vorwärtsgekoppelten Schichten beinhalten, einschließlich ohne Einschränkung sowohl spärlich verbundener vorwärtsgekoppelter Schichten als auch vollständig verbundener vorwärtsgekoppelter Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3000 ohne Einschränkung eine rekonfigurierbare Zusammenschaltungsarchitektur oder dedizierte fest verdrahtete Zusammenschaltungen beinhalten, um die Synapse 3008 mit den Neuronen 3002 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 3000 ohne Einschränkung Schaltungen oder Logik beinhalten, die es ermöglicht, Synapsen je nach Bedarf auf Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/-Out unterschiedlichen Neuronen 3002 zuzuweisen. Zum Beispiel können in mindestens einer Ausführungsform die Synapsen 3008 mit den Neuronen 3002 unter Verwendung einer Zusammenschaltungsstruktur, wie etwa eines Netzes auf einem Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenzusammenschaltungen und Komponenten davon unter Verwendung von Schaltungen oder Logik implementiert sein.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
31 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3100 einen oder mehrere Prozessoren 3102 und einen oder mehrere Grafikprozessoren 3108 und kann ein Einzelprozessor-Desktopsystem, ein Multiprozessor-Arbeitsstationssystem oder ein Serversystem sein, das eine große Anzahl von Prozessoren 3102 oder Prozessorkernen 3107 aufweist. In mindestens einer Ausführungsform ist das System 3100 eine Verarbeitungsplattform, die in eine integrierte Schaltung als System auf einem Chip (SoC) zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 3100 eine serverbasierte Spieleplattform, eine Spielekonsole, einschließlich einer Spiele- und Medienkonsole, eine mobile Spielekonsole, eine tragbare Spielekonsole oder eine Online-Spielekonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das System 3100 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internet-Vorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 3100 auch eine tragbare Vorrichtung beinhalten, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Smartwatch-Vorrichtung, eine Smart-Eyewear-Vorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 3100 eine Femseh- oder Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 3102 und eine grafische Schnittstelle aufweist, die durch einen oder mehrere Grafikprozessoren 3108 generiert wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 3102 jeweils einen oder mehrere Prozessorkerne 3107 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Nutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 3107 dazu konfiguriert, einen spezifischen Anweisungssatz 3109 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 3109 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder Rechnen über Very Long Instruction Word („VLIW“) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 3107 jeweils einen anderen Anweisungssatz 3109 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 3107 auch andere Verarbeitungsvorrichtungen beinhalten, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 3102 einen Cache-Speicher 3104. In mindestens einer Ausführungsform kann der Prozessor 3102 einen einzelnen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 3102 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 3102 außerdem einen externen Cache (z. B. einen Cache der Ebene 3 („L3“) oder einen Cache der letzten Ebene (Last Level Cache - „LLC“)) (nicht gezeigt), der von den Prozessorkernen 3107 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist in dem Prozessor 3102 zusätzlich eine Registerdatei 3106 enthalten, die unterschiedliche Arten von Registern zum Speichern unterschiedlicher Datenarten beinhalten kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 3106 Universalregister oder andere Register beinhalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 3102 mit einem oder mehreren Schnittstellenbus(sen) 3110 gekoppelt, um Kommunikationssignale, wie etwa Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 3102 und anderen Komponenten in dem System 3100 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 3110 in einer Ausführungsform ein Prozessorbus sein, wie etwa eine Version eines Direct-Media-Interface-(„DMI“-)Busses. In mindestens einer Ausführungsform ist die Schnittstelle 3110 nicht auf einen DMI-Bus beschränkt, sondern kann einen oder mehrere Peripheral-Component-Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 3102 eine integrierte Speichersteuerung 3116 und einen Plattformsteuerungs-Hub 3130. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 3116 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 3100, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 3130 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann eine Speichervorrichtung 3120 eine Vorrichtung mit dynamischem Direktzugriffsspeicher (DRAM), eine Vorrichtung mit statischem Direktzugriffsspeicher (SRAM), eine Flash-Speichervorrichtung, eine Phasenwechsel-Speichervorrichtung oder eine andere Speichervorrichtung sein, die eine geeignete Rechenleistung aufweist, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 3120 als Systemspeicher für das System 3100 arbeiten, um Daten 3122 und Anweisungen 3121 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 3102 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 3116 zudem an einen optionalen externen Grafikprozessor 3112 gekoppelt, der mit einem oder mehreren Grafikprozessoren 3108 in den Prozessoren 3102 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 3111 mit dem/den Prozessor(en) 3102 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3111 eine oder mehrere von einer internen Anzeigevorrichtung, wie in einer mobilen elektronischen Vorrichtung oder einer Laptop-Vorrichtung, oder einer externen Anzeigevorrichtung beinhalten, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 3111 eine am Kopf befestigte Anzeige (head mounted display - HMD) beinhalten, wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-(„VR“-)Anwendungen oder Augmented-Reality-(AR-)Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 3130, dass Peripheriegeräte mit der Speichervorrichtung 3120 und dem Prozessor 3102 über einen Hochgeschwindigkeits-E/A-Bus verbunden werden. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte eine Audiosteuerung 3146, eine Netzwerksteuerung 3134, eine Firmware-Schnittstelle 3128, einen drahtlosen Transceiver 3126, Berührungssensoren 3125 und eine Datenspeichervorrichtung 3124 (z. B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 3124 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie etwa einen Peripheral-Component-Interconnect-Bus (z. B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 3125 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 3126 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunknetz-Transceiver, wie etwa ein 3G-, 4G- oder Long-Term-Evolution-(LTE-)Transceiver, sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 3128 die Kommunikation mit der System-Firmware und kann zum Beispiel eine Unified Extensible Firmware Interface (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 3134 eine Netzwerkverbindung zu einem drahtgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungsnetzwerksteuerung (nicht gezeigt) mit dem Schnittstellenbus 3110 gekoppelt. In mindestens einer Ausführungsform ist die Audiosteuerung 3146 eine Mehrkanal-High-Definition-Audiosteuerung. In mindestens einer Ausführungsform beinhaltet das System 3100 eine optionale Legacy-E/A-Steuerung 3140 zur Kopplung von Legacy-Vorrichtungen (z. B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3130 auch mit einer oder mehreren Universal-Serial-Bus-(USB-)Steuerungen 3142 verbunden sein, die mit Eingabevorrichtungen, wie etwa Kombinationen aus Tastatur und Maus 3143, einer Kamera 3144 oder anderen USB-Eingabevorrichtungen, verbunden sind.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 3116 und des Plattformsteuerungs-Hubs 3130 in einen diskreten externen Grafikprozessor, wie etwa den externen Grafikprozessor 3112, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 3130 und/oder die Speichersteuerung 3116 extern zu einem oder mehreren Prozessor(en) 3102 sein. Zum Beispiel kann das System 3100 in mindestens einer Ausführungsform eine externe Speichersteuerung 3116 und einen Plattformsteuerungs-Hub 3130 beinhalten, der als Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines Systemchipsatzes konfiguriert sein kann, der mit den Prozessor(en) 3102 in Kommunikation steht.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1415 in den Grafikprozessor 3100 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in dem Grafikprozessor 3112 verkörperten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 14A oder 14B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chip externem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3100 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
32 ist ein Blockdiagramm eines Prozessors 3200, der einen oder mehrere Prozessorkerne 3202A-3202N, eine integrierte Speichersteuerung 3214 und einen integrierten Grafikprozessor 3208 aufweist, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 3200 zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 3202N beinhalten, die durch Kästen mit gestrichelten Linien dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 3202A-3202N eine oder mehrere interne Cache-Einheiten 3204A-3204N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 3206.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 3204A-3204N und die gemeinsam genutzten Cache-Einheiten 3206 eine Cache-Speicherhierarchie innerhalb des Prozessors 3200 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 3204A-3204N mindestens eine Ebene von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Cache der mittleren Ebene, wie etwa einen Cache der Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder anderer Ebenen, beinhalten, wobei ein höchstes Cache-Ebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 3206 und 3204A-3204N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 3200 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 3216 und einen Systemagentenkern 3210 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuereinheiten 3216 einen Satz von peripheren Bussen, wie zum Beispiel einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 3210 eine Verwaltungsfunktionalität für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3210 eine oder mehrere integrierte Speichersteuerungen 3214, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht gezeigt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 3202A-3202N Unterstützung für simultanes Multi-Threading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3210 Komponenten zum Koordinieren und Betreiben der Kerne 3202A-3202N während der Multi-Thread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 3210 zusätzlich eine Leistungssteuereinheit (power control unit - PCU) beinhalten, die Logik und Komponenten zum Regulieren eines oder mehrerer Leistungszustände der Prozessorkerne 3202A-3202N und des Grafikprozessors 3208 beinhaltet.
In mindestens einer Ausführungsform beinhaltet der Prozessor 3200 zusätzlich den Grafikprozessor 3208 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 3208 mit gemeinsam genutzten Cache-Einheiten 3206 und dem Systemagentenkern 3210 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 3214 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 3210 zudem eine Anzeigesteuerung 3211, um die Grafikprozessorausgabe zu einer oder mehreren gekoppelten Anzeigen zu treiben. In mindestens einer Ausführungsform kann die Anzeigesteuerung 3211 auch ein separates Modul sein, das über mindestens eine Zusammenschaltung mit dem Grafikprozessor 3208 gekoppelt ist, oder sie kann in den Grafikprozessor 3208 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Zusammenschaltungseinheit 3212 zur Kopplung interner Komponenten des Prozessors 3200 verwendet. In mindestens einer Ausführungsform kann eine alternative Zusammenschaltungseinheit verwendet werden, wie etwa eine Punkt-zu-Punkt-Zusammenschaltung, eine geschaltete Zusammenschaltung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 3208 über eine E/A-Verbindung 3213 mit der Ringzusammenschaltung 3212 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 3213 mindestens eine von mehreren Varietäten von E/A-Verbindungen dar, einschließlich einer gehäuseinternen E/A-Verbindung, die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Speichermodul 3218 mit hoher Rechenleistung, wie etwa einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 3202A-3202N und der Grafikprozessor 3208 eingebettete Speichermodule 3218 als gemeinsam genutzten Cache der letzten Ebene.
In mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N bezüglich der Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 3202A-3202N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 3202A-3202N eine Teilmenge eines gemeinsamen Anweisungssatzes oder eines anderen Anweisungssatzes ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N bezüglich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen relativ betrachtet höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Kernen, die einen niedrigeren Leistungsverbrauch aufweisen, gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 3200 auf einem oder mehreren Chips oder als SoC-integrierte Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1415 in den Prozessor 3200 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die in dem Grafikprozessor 3112, in dem/den Grafikkern(en) 3202A-3202N oder in anderen Komponenten in 32. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in 14A oder 14B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chip externem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3200 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
33 ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns 3300 gemäß mindestens einer in dieser Schrift beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3300 in einem Grafikkernarray enthalten. In mindestens einer Ausführungsform kann es sich bei dem Grafikprozessorkern 3300, mitunter als Kernscheibe bezeichnet, um einen oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors handeln. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3300 beispielhaft für eine Grafikkernscheibe und ein Grafikprozessor, wie in dieser Schrift beschrieben, kann auf Grundlage der angestrebten Leistungs- und Rechenleistungshüllkurven mehrere Grafikkernscheiben beinhalten. In mindestens einer Ausführungsform kann jeder Grafikkern 3300 einen Festfunktionsblock 3330 beinhalten, der mit mehreren Teilkernen 3301A-3301F gekoppelt ist, die auch als Teilscheiben bezeichnet werden und modulare Blöcke von Universal- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3330 eine Geometrie-/Festfunktionspipeline 3336, die von allen Teilkernen im Grafikprozessor 3300 gemeinsam genutzt werden kann, zum Beispiel in Implementierungen mit Grafikprozessoren mit niedrigerer Rechenleistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform beinhaltet die Geometrie-/Festfunktionspipeline 3336 eine 3D-Festfunktionspipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Zuteiler sowie einen Manager für vereinheitlichten Rückgabepuffer, der den vereinheitlichten Rückgabepuffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 3330 auch eine Grafik-SoC-Schnittstelle 3337, einen Grafik-Mikrocontroller 3338 und eine Medienpipeline 3339. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 3337 eine Schnittstelle zwischen dem Grafikkern 3300 und anderen Prozessorkernen innerhalb einer integrierten Schaltung als System auf einem Chip bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3338 ein programmierbarer Teilprozessor, der dazu konfiguriert werden kann, er verschiedene Funktionen des Grafikprozessors 3300 zu verwalten, einschließlich Thread-Zuteilung, -Planung und -Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 3339 Logik zum Erleichtern der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimedia-Daten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 3339 Medienoperationen über Anforderungen an Rechen- oder Abtastlogik innerhalb der Teilkerne 3301-3301F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3337 es dem Grafikkern 3300, mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC zu kommunizieren, einschließlich Speicherhierarchieelementen, wie etwa einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem chipinternem oder gehäuseintemem DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3337 auch Kommunikation mit Festfunktionsvorrichtungen innerhalb eines SoC ermöglichen, wie etwa Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung von globalem atomarem Speicher und/oder implementiert diesen, der von dem Grafikkern 3300 und den CPUs innerhalb eines SoCs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3337 auch Leistungsverwaltungssteuerungen für den Grafikkern 3300 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 3300 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3337 den Empfang von Befehlspuffern von einem Befehls-Streamer und einem globalen Thread-Zuteiler, die dazu konfiguriert sind, jedem von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors Befehle und Anweisungen bereitzustellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3339 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3336, Geometrie- und Festfunktionspipeline 3314), wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3338 dazu konfiguriert sein, verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3300 durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3338 die Planung der Grafik- und/oder Rechenarbeitslast auf verschiedenen Grafikparallel-Engines innerhalb der Arrays 3302A-3302F, 3304A-3304F der Ausführungseinheiten (execution unit - EU) innerhalb der Teilkerne 3301A-3301F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoC, einschließlich des Grafikkerns 3300, ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die eine Planungsoperation auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen Bestimmen, welche Arbeitslast als Nächstes laufen soll, Absenden einer Arbeitslast an einen Befehls-Streamer, Vorwegnehmen bestehender Arbeitslasten, die auf einer Engine laufen, Überwachen des Fortschritts einer Arbeitslast und Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3338 auch Zustände mit niedriger Leistung oder inaktive Zustände für den Grafikkern 3300 erleichtern, wobei dem Grafikkern 3300 eine Fähigkeit bereitgestellt wird, Register innerhalb des Grafikkerns 3300 über Zustandsübergänge mit niedriger Leistung unabhängig von einem Betriebssystem und/oder einer Grafiktreiber-Software auf einem System zu sichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3300 mehr oder weniger als die veranschaulichten Teilkerne 3301A-3301F aufweisen, bis zu N modulare Teilkerne. Für jeden Satz von N Teilkernen kann der Grafikkern 3300 in mindestens einer Ausführungsform auch gemeinsam genutzte Funktionslogik 3310, gemeinsam genutzten und/oder Cache-Speicher 3312, eine Geometrie-/Festfunktionspipeline 3314 sowie zusätzliche Festfunktionslogik 3316 zum Beschleunigen verschiedener Grafik- und Rechenverarbeitungsoperationen beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3310 Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Zwischen-Thread-Kommunikationslogik) beinhalten, die von N Teilkernen innerhalb des Grafikkerns 3300 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte und/oder Cache-Speicher 3312 ein Cache der letzten Ebene für N Teilkerne 3301A-3301F innerhalb des Grafikkerns 3300 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3314 anstelle der Geometrie-/Festfunktionspipeline 3336 innerhalb des Festfunktionsblocks 3330 enthalten sein und gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 3300 zusätzliche Festfunktionslogik 3316, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 3300 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 3316 eine zusätzliche Geometriepipeline für die Verwendung beim Shading von nur der Position. Beim Shading von nur der Position existieren mindestens zwei Geometriepipelines, während eine vollständige Geometriepipeline innerhalb der Geometrie-/Festfunktionspipeline 3316, 3336 und eine Culling-Pipeline, die eine zusätzliche Geometriepipeline ist, die innerhalb der zusätzlichen Festfunktionslogik 3316 enthalten sein kann. In mindestens einer Ausführungsform ist die Culling-Pipeline eine abgespeckte Version einer vollständigen Geometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Culling-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext aufweist. In mindestens einer Ausführungsform kann das Shading von nur der Position lange Culling-Läufe von verworfenen Dreiecken verbergen, sodass ermöglicht wird, dass das Shading in einigen Fällen früher abgeschlossen wird. Zum Beispiel kann in mindestens einer Ausführungsform die Culling-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3316 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Culling-Pipeline das Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einem Bildspeicher durchzuführen. In mindestens einer Ausführungsform kann die Culling-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke Culling unterzogen werden. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um Culling unterzogene Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3316 auch Logik zur Beschleunigung des maschinellen Lernens wie etwa Festfunktions-Matrixmultiplikationslogik für Implementationen beinhalten, die Optimierungen für das Training oder das Inferenzen des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 3301A-3301F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen durch Grafikpipeline-, Medienpipeline- oder Shader-Programme durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafikteilkerne 3301A-3301F mehrere EU-Arrays 3302A-3302F, 3304A-3304F, Logik 3303A-3303F zur Thread-Zuteilung und Zwischen-Thread-Kommunikation (thread dispatch/inter-thread communication - TD/IC), einen 3D-(z. B. Textur-)Abtaster 3305A-3305F, einen Medienabtaster 3306A-3306F, einen Shader-Prozessor 3307A-3307F und gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 3308A-3308F. Die EU-Arrays 3302A-3302F, 3304A-3304F beinhalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Integer-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3303A-3303F lokale Thread-Zuteilungs- und Thread-Steueroperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 3305A-3305FTextur- oder andere mit 3D-Grafik verwandte Daten in Speicher lesen. In mindestens einer Ausführungsform kann der 3D-Abtaster Texturdaten auf Grundlage eines konfigurierten Abtastzustands und eines Texturformats, das einer gegebenen Textur zugeordnet ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 3306A-3306F ähnliche Leseoperationen auf Grundlage einer und eines Formats durchführen, die den Mediendaten zugeordnet sind. In mindestens einer Ausführungsform kann jeder Grafikteilkern 3301A-3301F alternativ einen vereinheitlichten 3D- und Medienabtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Teilkerne 3301A-3301F ausgeführt werden, den gemeinsam genutzten lokalen Speicher 3308A-3308F innerhalb jedes Teilkerns verwenden, um zu ermöglichen, dass Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von chipinternem Speicher ausgeführt werden.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1415 in den Grafikprozessor 3310 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die in dem Grafikprozessor 3112, in dem Grafik-Mikrocontroller 3338, in der Geometrie- und Festfunktionspipeline 3314 und 3336 oder einer anderen Logik in 32. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 14A oder 14B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 3300 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
Die 34A-34B veranschaulichen die Thread-Ausführungslogik 3400, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform. 34A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3400 verwendet wird. 34B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 34A veranschaulicht, beinhaltet die Thread-Ausführungslogik 3400 in mindestens einer Ausführungsform einen Shader-Prozessor 3402, einen Thread-Zuteiler 3404, einen Anweisungs-Cache 3406, ein skalierbares Ausführungseinheitenarray einschließlich einer Vielzahl von Ausführungseinheiten3408A-3408N, (einen) Abtaster 3410, einen Daten-Cache 3412 und einen Datenport 3414. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheitenarray dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. beliebige der Ausführungseinheiten 3408A, 3408B, 3408C, 3408D bis 3408N-1 und 3408N) zum Beispiel auf Grundlage von Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Zusammenschaltungsstruktur miteinander verbunden, die mit allen Ausführungseinheiten verbunden ist. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 3400 eine oder mehrere Verbindungen zu einem Speicher, z. B. einem Systemspeicher oder einem Cache-Speicher, durch eines oder mehrere des Anweisungs-Caches 3406, des Datenports 3414, des Abtasters 3410 und der Ausführungseinheiten 3408A-3408N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 3408A) eine eigenständige programmierbare Universalrecheneinheit, die in der Lage ist, mehrere simultane Hardware-Threads auszuführen, während mehrere Datenelemente parallel für jeden Thread verarbeitet werden. In mindestens einer Ausführungsform ist das Array der Ausführungseinheiten 3408A-3408N so skalierbar, dass es eine beliebige Anzahl einzelner Ausführungseinheiten beinhaltet.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 3408A-3408N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 3402 verschiedene Shader-Programme verarbeiten und den Shader-Programmen zugeordnete Ausführungs-Threads über einen Thread-Zuteiler 3404 zuteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Zuteiler 3404 Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 3408A-3408N. Zum Beispiel kann in mindestens einer Ausführungsform eine Geometriepipeline Vertex-, Tesselations- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Zuteiler 3404 auch Laufzeit-Thread-Erzeugungsanforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3408A-3408N einen Anweisungssatz, der systemeigene Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z. B. Rechen- und Medien-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3408A-3408N, die eine oder mehrere arithmetisch-logische Einheiten (ALUs) beinhalten, zur Multi-Issue-Single-Instruction-Multiple-Data-(SIMD-)Ausführung in der Lage und der Mehr-Thread-Betrieb ermöglicht eine effiziente Ausführungsumgebung trotz Speicherzugriffen mit höherer Latenz. In mindestens einer Ausführungsform weist jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugeordneten unabhängigen Thread-Zustand auf. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Ausgaben pro Takt an Pipelines, die zu Integer- und Gleitkommaoperationen mit einfacher oder doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logischen Operationen, transzendentalen Operationen und anderen sonstigen Operationen in der Lage sind. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3408A-3408N, dass ein wartender Thread schläft, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die einer Vertex-Shader-Operation zugeordnet ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3408A-3408N an Arrays von Datenelementen. In mindestens einer Ausführungsform ist die Anzahl der Datenelemente die „Ausführungsgröße“ oder die Anzahl der Kanäle für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von einer Anzahl der physischen arithmetisch-logischen Einheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen konkreten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3408A-3408N Integer- und Gleitkommadatenarten.
In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackte Datenart in einem Register gespeichert werden und eine Ausführungseinheit verarbeitet verschiedene Elemente auf Grundlage der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform beim Betreiben an einem 256 Bit breiten Vektor 256 Bit eines Vektors in einem Register gespeichert und eine Ausführungseinheit wird an einem Vektor als vier separate 64 Bit große gepackte Datenelemente (Datenelemente der Größe Vierfachwort (Quad-Word- QW)), acht separate 32 Bit große gepackte Datenelemente (Datenelemente der Größe Doppelwort (Double Word - DW)), sechzehn separate 16 Bit große gepackte Datenelemente (Datenelemente der Größe Wort (Word - W)) oder zweiunddreißig separate 8 Bit große Datenelemente (Datenelemente der Größe Byte (B)) betrieben. In mindestens einer Ausführungsform sind jedoch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 3409A-3409N kombiniert werden, die Thread-Steuerlogik (3407A-3407N) aufweist, die fusionierten EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe fusioniert werden. In mindestens einer Ausführungsform kann jede EU in der fusionierten EU-Gruppe dazu konfiguriert sein, einen separaten SIMD-Hardware-Thread auszuführen. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann gemäß verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU durchgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform beinhaltet jede fusionierte Grafikausführungseinheit 3409A-3409N mindestens zwei Ausführungseinheiten. Zum Beispiel beinhaltet in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 3409A eine erste EU 3408A, eine zweite EU 3408B und Thread-Steuerlogik 3407A, die der ersten EU 3408A und der zweiten EU 3408B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3407A Threads, die auf der fusionierten Grafikausführungseinheit 3409A ausgeführt werden, sodass jede EU innerhalb der fusionierten Ausführungseinheiten 3409A-3409N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z. B. 3406) in der Thread-Ausführungslogik 3400 enthalten, um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 3412) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist ein Abtaster 3410 enthalten, der Texturabtastung für 3D-Operationen und Medienabtastung für Medienoperationen bereitstellt. In mindestens einer Ausführungsform beinhaltet der Abtaster 3410 eine spezielle Textur- oder Medienabtastfunktionalität, um Textur- oder Mediendaten während eines Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten einer Ausführungseinheit bereitgestellt werden.
Während der Ausführung senden Grafik- und Medienpipelines in mindestens einer Ausführungsform Thread-Initiierungsanforderungen über die Thread-Erzeugungs- und - Zuteilungslogik an die Thread-Ausführungslogik 3400. In mindestens einer Ausführungsform wird, nachdem eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3402 aufgerufen, um Ausgabeinformationen weiter zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3402 dann ein über eine Anwendungsprogrammierschnittstelle (API) zugeführtes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform teilt der Shader-Prozessor 3402 zum Ausführen eines Shader-Programms Threads über den Thread-Zuteiler 3404 einer Ausführungseinheit (z.B. 3408A) zu. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 3402 die Texturabtastlogik in dem Abtaster 3410, um auf Texturdaten in Texturkarten zuzugreifen, die in Speicher gespeichert sind. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und eingegebenen Geometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 3414 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3400 bereit, um verarbeitete Daten zur weiteren Verarbeitung an einer Grafikprozessor-Ausgabepipeline an Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 3414 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 3412) oder ist an diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 34B veranschaulicht, kann eine Grafikausführungseinheit 3408 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 3437, ein Array von allgemeinen Registerdateien (general register file - GRF) 3424, eine Anordnung von architektonischen Registerdateien (architectural register file - ARF) 3426, einen Thread-Vermittler 3422, eine Sendeeinheit 3430, eine Verzweigungseinheit 3432, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3434 und in mindestens einer Ausführungsform einen Satz dedizierter Integer-SIMD-ALUs 3435 beinhalten. In mindestens einer Ausführungsform beinhalten die GRF 3424 und die ARF 3426 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die jedem simultanen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 3408 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 3426 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3424 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, einschließlich der Anweisungszeiger für jeden Thread, in Thread-spezifischen Registern in der ARF 3426 aufbewahrt werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 3408 eine Architektur auf, die eine Kombination aus simultanem Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem verschachteltem Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Ausgestaltungszeit auf Grundlage einer Zielanzahl von simultanen Threads und Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zum Ausführen mehrerer simultaner Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 3408 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 3422 des Grafikausführungseinheits-Threads 3408 Anweisungen einer der Sendeeinheit 3430, der Verzweigungseinheit 3442 oder der SIMD-FPU(s) 3434 zur Ausführung zuteilen. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb der GRF 3424 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Elementvektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform weist jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 3424 auf, obwohl Ausführungsformen nicht derart beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads simultan ausgeführt werden, obwohl eine Anzahl der Threads pro Ausführungseinheit gemäß Ausführungsformen auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 KByte zugreifen können, kann die GRF 3424 insgesamt 28 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register zusammen adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtasteroperationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen zugeteilt, die durch Nachrichtenweitergabe an die Sendeeinheit 3430 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen einer dedizierten Verzweigungseinheit 3432 zugeteilt, um SIMD-Divergenz und schließlich -Konvergenz zu ermöglichen.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 3408 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3434 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 3434 auch Integerberechnung. In mindestens einer Ausführungsform können die FPU(s) 3434 bis zur Anzahl von M 32-Bit-Gleitkomma(oder -Integer)operationen über SMID ausführen oder bis zu 2M 16-Bit-Integer- oder 16-Bit-Gleitkommaoperationen über SMID ausführen. In mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkomma mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 3435 vorhanden, der spezifisch zum Durchführen von Operationen, die Berechnungen für maschinelles Lernen zugeordnet sind, optimiert sein kann.
In mindestens einer Ausführungsform können Arrays von mehreren Instanzen der Grafikausführungseinheit 3408 in einer Grafikteilkern-Gruppierung (z. B. einer Teilscheibe) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 3408 Anweisungen über eine Vielzahl von Ausführungskanälen hinweg ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3408 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 1415 in die Ausführungslogik 3400 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die in dieser Schrift beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 14A oder 14B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter im chipinternen oder chipexternen Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs der Ausführungslogik 3400 konfigurieren, um eine(n) oder mehrere in dieser Schrift beschriebene Algorithmen für maschinelles Lernen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
35 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 3500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3500 mit maschinenlesbarem Code konfiguriert, der bei Ausführung durch die PPU 3500 die PPU 3500 dazu veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3500 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierter Schaltung implementiert ist und der Multi-Threading als Technik zur Latenzverbergung nutzt, die dazu ausgestaltet ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und er ist eine Instanziierung eines Satzes von Anweisungen, der dazu konfiguriert ist, durch die PPU 3500 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 3500 eine Grafikverarbeitungseinheit („GPU“), die dazu konfiguriert ist, eine Grafik-Rendering-Pipeline zum Verarbeiten dreidimensionaler („3D“) Grafikdaten zu implementieren, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie etwa einer Flüssigkristallanzeige-(„LCD“-)Vorrichtung, zu generieren. In mindestens einer Ausführungsform wird die PPU 3500 verwendet, um Berechnungen, wie etwa lineare Algebraoperationen und Operationen für maschinelles Lernen, durchzuführen. 35 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zu Veranschaulichungszwecken dient und als nicht einschränkendes Beispiel für Prozessorarchitekturen ausgelegt werden sollte, die innerhalb des Umfangs dieser Offenbarung in Betracht gezogen werden, und dass ein beliebiger geeigneter Prozessor zur Ergänzung und/oder als Ersatz für diesen eingesetzt werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3500 dazu konfiguriert, Anwendungen für Hochleistungsrechnen (High Performance Computing - „HPC“), für ein Rechenzentrum und für maschinelles Lernen zu beschleunigen. In mindestens einer Ausführungsform ist die PPU 3500 dazu konfiguriert, Deep-Learning-Systeme und - Anwendungen zu beschleunigen, einschließlich der folgenden nicht einschränkenden Beispiele: Plattformen für autonome Fahrzeuge, Deep Leaming, Sprach-, Bild- und Texterkennungssysteme mit hoher Genauigkeit, intelligente Videoanalytik, Molekularsimulationen, Arzneimittelforschung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierungen und personalisierte Nutzerempfehlungen und andere.
In mindestens einer Ausführungsform beinhaltet die PPU 3500 ohne Einschränkung eine Eingabe/Ausgabe-(„E/A“-)Einheit 3506, eine Frontend-Einheit 3510, eine Planer-Einheit 3512, eine Arbeitsverteilungseinheit 3514, einen Hub 3516, eine Kreuzschiene („Xbar“) 3520, ein oder mehrere Universalverarbeitungscluster („GPCs“) 3518 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3522. In mindestens einer Ausführungsform ist die PPU 3500 mit einem Host-Prozessor oder anderen PPUs 3500 über eine oder mehrere Hochgeschwindigkeits-GPU-Zusammenschaltungen („GPU-Zusammenschaltungen“) 3508 verbunden. In mindestens einer Ausführungsform ist die PPU 3500 über eine Zusammenschaltung 3502 mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 3500 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 3504 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 3504 ohne Einschränkung eine oder mehrere Vorrichtungen mit dynamischem Direktzugriffsspeicher („DRAM“). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Teilsysteme mit Speicher mit hoher Bandbreite („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Dies innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zusammenschaltung 3508 auf eine drahtbasierte mehrspurige Kommunikationsverbindung beziehen, die durch Systeme zum Skalieren verwendet wird und eine oder mehrere PPUs 3500 in Kombination mit einer oder mehreren zentralen Verarbeitungseinheiten („CPUs“) beinhaltet und die Cache-Kohärenz zwischen PPUs 3500 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Zusammenschaltung 3508 über den Hub 3516 zu/von anderen Einheiten der PPU 3500 übertragen, wie etwa einer/einem oder mehreren Kopier-Engines, Videocodierern, Videodecodierem, Leistungsverwaltungseinheiten und anderen Komponenten, die in 35.
In mindestens einer Ausführungsform ist die E/A-Einheit 3506 dazu konfiguriert, Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 35 nicht veranschaulicht) über den Systembus 3502 zu übertragen und zu empfangen. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3506 mit dem Host-Prozessor direkt über den Systembus 3502 oder durch eine oder mehrere Zwischenvorrichtungen, wie etwa eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3506 über den Systembus 3502 mit einem oder mehreren anderen Prozessoren kommunizieren, wie etwa einer oder mehreren der PPUs 3500. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3506 eine Peripheral-Component-Interconnect-Express-(„PCIe“-)Schnittstelle für Kommunikationen über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3506 Schnittstellen zum Kommunizieren mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3506 über den Systembus 3502 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die dazu konfiguriert sind, die PPU 3500 dazu zu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 3506 decodierte Befehle an verschiedene andere Einheiten der PPU 3500, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 3510 übertragen und/oder an den Hub 3516 oder andere Einheiten der PPU 3500 übertragen, wie etwa eine oder mehrere Kopier-Engines, einen Videocodierer, einen Videodecodierer, eine Leistungsverwaltungseinheit usw. (in 35 nicht explizit veranschaulicht). In mindestens einer Ausführungsform ist die E/A-Einheit 3506 dazu konfiguriert, Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3500 zu leiten.
In mindestens einer Ausführungsform codiert ein durch den Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3500 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die durch diese Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl der Host-Prozessor als auch die PPU 3500 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann dazu konfiguriert sein, auf den Puffer in einem Systemspeicher zuzugreifen, der mit dem Systembus 3502 verbunden ist, und zwar über Speicheranforderungen, die über den Systembus 3502 von der E/A-Einheit 3506 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor den Befehlsstrom in den Puffer und überträgt dann einen Zeiger für den Start des Befehlsstroms an die PPU 3500, sodass die Frontend-Einheit 3510 Zeiger für einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3500 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 3510 an die Planer-Einheit 3512 gekoppelt, die verschiedene GPCs 3518 zum Verarbeiten von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 3512 dazu konfiguriert, Zustandsinformationen in Bezug auf verschiedene durch die Planer-Einheit 3512 verwaltete Aufgaben zu verfolgen, wobei die Zustandsinformationen angeben können, welchem der GPCs 3518 eine Aufgabe zugewiesen ist, ob die Aufgabe Task aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist usw. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3512 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 3518.
In mindestens einer Ausführungsform ist die Planer-Einheit 3512 an die Arbeitsverteilungseinheit 3514 gekoppelt, die dazu konfiguriert ist, Aufgaben zur Ausführung auf den GPCs 3518 zuzuteilen. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3514 eine Anzahl geplanter Aufgaben nach, die von der Planer-Einheit 3512 empfangen wurde, und die Arbeitsverteilungseinheit 3514 verwaltet einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 3518. In mindestens einer Ausführungsform umfasst der Pool ausstehender Aufgaben eine Anzahl von Schlitzen (z. B. 32 Schlitze), die Aufgaben enthalten, die zur Verarbeitung durch einen konkreten GPC 3518 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Schlitzen (z. B. 4 Schlitze) für Aufgaben umfassen, die aktiv von den GPCs 3518 verarbeitet werden, sodass, wenn einer der GPCs 3518 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 3518 entfernt wird und eine der anderen Aufgaben aus dem Pool ausstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 3518 geplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Aufgabe auf dem GPC 3518 inaktiv ist, wie etwa während sie darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dann die aktive Aufgabe aus dem GPC 3518 entfernt und in den Pool ausstehender Aufgaben zurückgeführt, während eine andere Aufgabe im Pool ausstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 3518 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3514 mit einem oder mehreren GPCs 3518 über die XBar 3520. In mindestens einer Ausführungsform ist die XBar 3520 ein Zusammenschaltungsnetz, das viele Einheiten der PPU 3500 an andere Einheiten der PPU 3500 koppelt und dazu konfiguriert sein kann, die Arbeitsverteilungseinheit 3514 an einen konkreten GPC 3518 zu koppeln. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3500 über den Hub 3516 mit der XBar 3520 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben durch die Planer-Einheit 3512 verwaltet und durch die Arbeitsverteilungseinheit 3514 einem der GPCs 3518 zugeteilt. Der GPC 3518 ist dazu konfiguriert, die Aufgabe zu verarbeiten und Ergebnisse zu generieren. In mindestens einer Ausführungsform können die Ergebnisse durch andere Aufgaben innerhalb des GPC 3518 verbraucht, über die XBar 3520 an einen anderen GPC 3518 geleitet oder in dem Speicher 3504 gespeichert werden. In mindestens einer Ausführungsform können die Ergebnisse über die Partitionseinheiten 3522, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 3504 implementieren, in den Speicher 3504 geschrieben werden. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Zusammenschaltung 3508 an eine andere PPU 3504 oder CPU übertragen werden. In mindestens einer Ausführungsform beinhaltet die PPU 3500 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3522, die gleich der Anzahl von separaten und unterschiedlichen Speichervorrichtungen 3504 ist, die mit der PPU 3500 verbunden sind. In mindestens einer Ausführungsform wird die Partitionseinheit 3522 nachstehend in Verbindung mit 37 detaillierter beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkernel aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3500 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen simultan durch die PPU 3500 ausgeführt und die PPU 3500 stellt Isolierung, Dienstgüte (quality of service - „QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkernel dazu veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3500 zu generieren, und der Treiberkernel gibt Tasks an einen oder mehrere Datenströme aus, die von der PPU 3500 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von verwandten Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zugehörigen Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zum Durchführen von Aufgaben beinhalten und die Daten durch einen gemeinsam genutzten Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 37.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, der PPU 3500 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 3500 verwendet, um Informationen auf der Grundlage eines trainierten Models des maschinellen Lernens (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 3500 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 3500 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
36 veranschaulicht ein Universalverarbeitungscluster („GPC“) 3600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 3600 um den GPC 3518 aus 35. In mindestens einer Ausführungsform beinhaltet jeder GPC 3600 ohne Einschränkung eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben und beinhaltet jeder GPC 3600 ohne Einschränkung einen Pipeline-Manager 3602, eine Vor-Rasteroperationseinheit (pre-raster operations unit - „PROP“-Einheit) 3604, eine Raster-Engine 3608, eine Arbeitsverteilungskreuzschiene (work distribution crossbar - „WDX“) 3616, eine Speicherverwaltungseinheit („MMU“) 3618, ein oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 3606 und eine beliebige geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3600 durch den Pipeline-Manager 3602 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 3602 die Konfiguration eines oder mehrerer DPCs 3606 für die Verarbeitung von Aufgaben, die dem GPC 3600 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3602 mindestens einen von einem oder mehreren DPCs 3606 dazu, mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3606 dazu konfiguriert, ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor (streaming multi-processor - „SM“) 3614 auszuführen. In mindestens einer Ausführungsform ist der Pipeline-Manager 3602 dazu konfiguriert, die von einer Arbeitsverteilungseinheit empfangenen Pakete in mindestens einer Ausführungsform an die entsprechenden logischen Einheiten innerhalb des GPC 3600 zu leiten und einige Pakete können an Festfunktions-Hardwareeinheiten in der PROP 3604 und/oder die Raster-Engine 3608 geleitet werden, während andere Pakete an die DPCs 3606 zur Verarbeitung durch eine Primitiv-Engine 3612 oder den SM 3614 geleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3602 mindestens einen der DPCs 3606, um ein neuronales Netzmodell und/oder eine Rechenpipeline zu implementieren.
In mindestens einer Ausführungsform ist die PROP-Einheit 3604 dazu konfiguriert, in mindestens einer Ausführungsform die von der Raster-Engine 3608 und den DPCs 3606 generierten Daten an eine Rasteroperations-(„ROP“-)Einheit in der Partitionseinheit 3522 zu leiten, die vorstehend in Verbindung mit 35 detaillierter beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 3604 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen usw. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 3608 ohne Einschränkung eine Anzahl von Festfunktions-Hardwareeinheiten, die dazu konfiguriert sind, verschiedene Rasteroperationen durchzuführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 3608 ohne Einschränkung eine Einrichtungs-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelverschmelzungs-Engine und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Einrichtungs-Engine transformierte Vertices und generiert Ebenengleichungen, die dem durch die Vertices definierten geometrischen Primitiv zugeordnet sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu generieren; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, in der Fragmente, die dem Primitiv zugeordnet sind und einen z-Test nicht bestehen, Culling unterzogen werden und an eine Clipping-Engine übertragen werden, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, Clipping unterzogen werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an die Feinraster-Engine übergeben, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu generieren, die von der Einrichtungs-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 3608 Fragmente, die von einer beliebigen geeigneten Einheit, wie etwa von einem in dem DPC 3606 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 3606, der in dem GPC 3600 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 3610; eine Primitiv-Engine 3612; einen oder mehrere SMs 3614 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 3610 den Betrieb des DPC 3606 und leitet von dem Pipeline-Manager 3602 empfangene Pakete an die entsprechenden Einheiten in dem DPC 3606. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 3612 geleitet, die dazu konfiguriert ist, Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abzurufen; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3614 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3614 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Aufgaben zu verarbeiten, die durch eine Anzahl von Threads dargestellt sind. In mindestens einer Ausführungsform weist der SM 3614 mehrere Threads auf und ist dazu konfiguriert, eine Vielzahl von Threads (z.B. 32 Threads) aus einer konkreten Gruppe von Threads gleichzeitig auszuführen und eine Single-Instruction-Multiple-Data-(„SIMD“-)Architektur zu implementieren, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) dazu konfiguriert ist, einen anderen Datensatz auf Grundlage des gleichen Anweisungssatzes zu verarbeiten. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 3614 eine Single-Instruction-Multiple-Thread-(„SIMT“-)Architektur, bei der jeder Thread in einer Gruppe von Threads dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp beibehalten, wodurch Nebenläufigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread beibehalten, wodurch gleichwertige Nebenläufigkeit zwischen allen Threads, innerhalb und zwischen Warps, ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread beibehalten und können Threads, die dieselben Anweisungen ausführen, zur besseren Effizienz konvergieren und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3614 wird nachstehend detaillierter beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3618 eine Schnittstelle zwischen dem GPC 3600 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 3522 aus 35) bereit und stellt die MMU 3618 die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Vermittlung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 3618 einen oder mehrere Adressübersetzungspuffer („TLBs“) zum Durchführen der Übersetzung von virtuellen Adressen in physische Adressen in Speicher bereit.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, dem GPC 3600 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 3600 verwendet, um Informationen auf Grundlage eines trainierten Modells des maschinellen Lernens (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den GPC 3600 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 3600 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
37 veranschaulicht eine Speicherpartitionseinheit 3700 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 3700 ohne Einschränkung eine Rasteroperations-(„ROP“-)Einheit 3702, einen Cache 3704 der Ebene zwei („L2“-), eine Speicherschnittstelle 3706 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3706 an Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3706 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen für Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform beinhaltet die PPU U Speicherschnittstellen 3706, eine Speicherschnittstelle 3706 pro Paar von Partitionseinheiten 3700, wobei jedes Paar von Partitionseinheiten 3700 mit einer entsprechenden Speichervorrichtung verbunden ist. Zum Beispiel kann die PPU in mindestens einer Ausführungsform mit bis zu Y Speichervorrichtungen verbunden sein, wie etwa mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher mit Grafik-Double-Data-Rate, Version 5 („GDDR5-SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3706 eine Speicherschnittstelle mit Speicher mit hoher Bandbreite der zweiten Generation (high bandwidth memory second generation - „HBM2“) und ist Y gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel in demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Leistungs- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speicherchips und ist Y gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher Single-Error-Correcting-Double-Error-Detecting-(„SECDED“-)Fehlerkorrekturcode (Error Correction Code - „ECC“) zum Schützen von Daten. In mindestens einer Ausführungsform stellt der ECC eine höhere Zuverlässigkeit für Rechenanwendungen bereit, die empfindlich auf Datenkorruption reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine Speicherhierarchie mit mehreren Ebenen. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 3700 einen vereinheitlichten Speicher, um einen einzelnen vereinheitlichten virtuellen Adressraum für den Speicher der zentralen Verarbeitungseinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen von einer PPU auf Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Zusammenschaltung 3508 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen, und der PPU vollen Zugriff auf den CPU-Speicher bereitstellen.
In mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen generieren, die nicht in Seitentabellen zugeordnet sind, und die Speicherpartitionseinheit 3700 bedient dann Seitenfehler, indem sie die Adressen in der Seitentabelle zuordnet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen an Kopier-Engines übergeben werden, ohne Rücksicht darauf, ob Speicherseiten speicherresident sind und der Kopierprozess transparent ist.
Daten aus dem Speicher 3504 aus 35 oder einem anderen Systemspeicher werden gemäß mindestens einer Ausführungsform durch die Speicherpartitionseinheit 3700 abgerufen und in L2-Cache 3704 gespeichert, der sich auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3700 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Caches, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind die Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3614 einen Cache der Ebene eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der für einen konkreten SM 3614 dediziert ist, und Daten aus dem L2-Cache 3704 abgerufen und in jedem der LI-Caches zur Verarbeitung in funktionellen Einheiten der SMs 3614 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3704 an die Speicherschnittstelle 3706 und die XBar 3520 gekoppelt.
In mindestens einer Ausführungsform führt die ROP-Einheit 3702 Grafikrasteroperationen durch, die mit der Pixelfarbe in Bezug stehen, wie etwa Farbkomprimierung, Pixel-Blending und andere. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3702 die Tiefenprüfung in Verbindung mit der Raster-Engine 3608, wobei sie eine Tiefe für eine Abtastposition, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 3608 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine dem Fragment zugeordnete Abtastposition geprüft. In mindestens einer Ausführungsform, wenn das Fragment die Tiefenprüfung für die Abtastposition besteht, aktualisiert die ROP-Einheit 3702 dann den Tiefenpuffer und überträgt ein Ergebnis der Tiefenprüfung an die Raster-Engine 3608. Es versteht sich, dass sich die Anzahl der Partitionseinheiten 3700 von der Anzahl der GPCs unterscheiden kann, und daher kann jede ROP-Einheit 3702 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3702 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein durch die ROP-Einheit 3702 generiertes Ergebnis an die XBar 3520 geleitet werden soll.
38 veranschaulicht einen Streaming-Multiprozessor („SM“) 3800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3800 der SM 3614 aus 36. In mindestens einer Ausführungsform beinhaltet der SM 3800 ohne Einschränkung einen Anweisungs-Cache 3802; eine oder mehrere Planer-Einheiten 3804; eine Registerdatei 3808; einen oder mehrere Verarbeitungskerne („Kerne“) 3810; eine oder mehrere Spezialfunktionseinheiten (special function units - „SFUs“) 3812; eine oder mehrere Lade-/Speichereinheiten (load/store units - „LSUs“) 3814; ein Zusammenschaltungsnetz 3816; einen gemeinsam genutzten Speicher/Cache der Ebene eins („L1“) 3818 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform teilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“) zu und wird jede Aufgabe einem konkreten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen und wird, wenn die Aufgabe einem Shader-Programm zugeordnet ist, die Aufgabe einem der SMs 3800 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 3804 Aufgaben von der Arbeitsverteilungseinheit und verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3800 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 3804 Thread-Blöcke für die Ausführung als Warps aus parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3804 eine Vielzahl von unterschiedlichen Thread-Blöcken, indem sie unterschiedlichen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl von unterschiedlichen kooperativen Gruppen verschiedenen funktionellen Einheiten (z. B. Verarbeitungskernen 3810, SFUs 3812 und LSUs 3814) zuteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck satterer, effizienterer paralleler Dekompositionen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Launch-APIs die Synchronisation zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einzelnes, einfaches Konstrukt für die Synchronisation kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer geringeren als Thread-Block-Granularität definieren und innerhalb definierter Gruppen synchronisieren, um eine höhere Rechenleistung, Ausgestaltungsflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit mit Teilblock- (d. h. so klein wie ein einzelner Thread) und Mehrblock-Granularität zu definieren und kollektive Operationen, wie etwa Synchronisation, an Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, sodass sich Bibliotheken und Nutzenfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen Primitive der kooperativen Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf, Produzent-Konsument-Parallelität, opportunistischer Parallelität und globaler Synchronisation über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Zuteilungseinheit 3806 dazu konfiguriert, Anweisungen an eine oder mehrere der funktionellen Einheiten zu übertragen und die Planer-Einheit 3804 beinhaltet ohne Einschränkung zwei Zuteilungseinheiten 3806, die ermöglichen, dass zwei unterschiedliche Anweisungen aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform beinhaltet jede Planer-Einheit 3804 eine einzelne Zuteilungseinheit 3806 oder zusätzliche Zuteilungseinheiten 3806.
In mindestens einer Ausführungsform beinhaltet jeder SM 3800 in mindestens einer Ausführungsform ohne Einschränkung die Registerdatei 3808, die einen Satz von Registern für funktionelle Einheiten des SM 3800 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3808 derart zwischen den einzelnen funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerdatei 3808 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 3808 auf unterschiedliche Warps aufgeteilt, die durch den SM 3800 ausgeführt werden, und die Registerdatei 3808 stellt temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3800 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3810. In mindestens einer Ausführungsform beinhaltet der SM 3800 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3810. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 3810 in mindestens einer Ausführungsform ohne Einschränkung eine Vollpipelineverarbeitungseinheit mit einfacher Genauigkeit, doppelter Genauigkeit und/oder gemischter Genauigkeit, die ohne Einschränkung eine arithmetisch-logische Einheit für Gleitkommazahlen und eine arithmetisch-logische Einheit für Integer beinhaltet. In mindestens einer Ausführungsform implementieren die arithmetisch-logischen Einheiten für Gleitkommazahlen den Standard IEEE 754-2008 für Gleitkommaarithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3810 ohne Einschränkung 64 Gleitkommakeme mit einfacher Genauigkeit (32 Bit), 64 Integerkerne, 32 Gleitkommakeme mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind gemäß mindestens einer Ausführungsform dazu konfiguriert, Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3810 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne dazu konfiguriert, Deep-Leaming-Matrixarithmetik durchzuführen, wie etwa Faltungsoperationen zum Trainieren und Inferenzen neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern an einer 4x4-Matrix und er führt eine Matrixmultiplikations- und -akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingaben A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung von 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden die Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform macht eine API, wie etwa eine CUDA 9 C++ API, spezialisierte Matrixlade-, Matrixmultiplikations- und -akkumulations- sowie Matrixspeicheroperationen verfügbar, um die Tensorkerne anhand eines Programms mit CUDA-C++ effizient zu verwenden. In mindestens einer Ausführungsform nimmt die Schnittstelle auf Warp-Ebene auf der CUDA-Ebene Matrizen der Größe 16x16 an, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3800 ohne Einschränkung M SFUs 3812, die Spezialfunktionen durchführen (z. B. Attributauswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform beinhalten die SFUs 3812 ohne Einschränkung eine Baumtraversierungseinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu traversieren. In mindestens einer Ausführungsform beinhalten die SFUs 3812 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturkartenfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind die Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die durch den SM 3800 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsam genutzten Speicher/L1-Cache 3818 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen, wie etwa Filteroperationen unter Verwendung von Mip-Karten (z.B. Texturkarten mit variierenden Detailgraden), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jeder SM 3800 ohne Einschränkung zwei Textureinheiten.
Jeder SM 3800 umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 3814, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1- Cache 3818 und der Registerdatei 3808 implementieren. Jeder SM 3800 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung ein Zusammenschaltungsnetz 3816, das jede der funktionellen Einheiten mit der Registerdatei 3808 und der LSU 3814 mit der Registerdatei 3808 und dem gemeinsam genutzten Speicher/L1-Cache 3818 verbindet. In mindestens einer Ausführungsform ist das Zusammenschaltungsnetz 3816 eine Kreuzschiene, die dazu konfiguriert sein kann, beliebige funktionelle Einheiten mit beliebigen Registern in der Registerdatei 3808 zu verbinden und LSUs 3814 mit der Registerdatei 3808 und Speicherorten im gemeinsam genutzten Speicher/L1-Cache 3818 zu verbinden.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3818 ein Array von chipinternem Speicher, das in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3800 und der Primitiv-Engine sowie zwischen Threads in dem SM 3800 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3818 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich in einem Pfad von dem SM 3800 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsam genutzte Speicher/L1-Cache 3818 in mindestens einer Ausführungsform zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von dem gemeinsam genutzten Speicher/L1-Cache 3818, L2-Cache und Speicher Ergänzungsspeicher.
Das Kombinieren der Funktionalität des Daten-Cache und des gemeinsam genutzten Speichers in einem einzelnen Speicherblock stellt in mindestens einer Ausführungsform eine verbesserte Rechenleistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität durch Programme, die keinen gemeinsam genutzten Speicher verwenden, als Cache verwendet oder sie kann so verwendet werden, wie etwa, falls der gemeinsam genutzte Speicher dazu konfiguriert ist, die Hälfte einer Kapazität verwendet Textur- und Lade-/Speicheroperationen die verbleibende Kapazität verwenden können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 3818 ermöglicht dem gemeinsam genutzten Speicher/L1-Cache 3818 gemäß mindestens einer Ausführungsform als Leitung mit hohem Durchsatz für Streaming-Daten zu fungieren, während simultan Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitgestellt wird. In mindestens einer Ausführungsform kann bei einer Konfiguration für Universalparallelberechnung eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Festfunktions-Grafikverarbeitungseinheiten umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei der Konfiguration für Universalparallelberechnungen weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt DPCs zu und verteilt sie an diese. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse generiert, wobei der SM 3800 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsam genutzte Speicher/L1-Cache 3818 zur Kommunikation zwischen den Threads und die LSU 3814 zum Lesen des und Schreiben in den globalen Speicher durch den gemeinsam genutzten Speicher/L1-Cache 3818 und die Speicherpartitionseinheit verwendet werden. Bei der Konfiguration für Universalparallelberechnungen schreibt der SM 3800 in mindestens einer Ausführungsform Befehle, die durch die Planer-Einheit 3804 verwendet werden können, um neue Arbeit in den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen tragbaren Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung und anderen enthalten oder damit gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem System auf einem Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen enthalten, wie etwa zusätzlichen PPUs, Speicher, einer Reduced-Instruction-Set-Computer-(„RISC“-)CPU, einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler (digital-to-analog converter - „DAC“) und dergleichen.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann dazu konfiguriert sein, mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers eine Schnittstelle zu bilden. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Die Inferenz- und/oder Trainingslogik 1415 wird verwendet, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenz- und/oder Trainingslogik 1415 sind nachstehend in Verbindung mit den 14A und/oder 14B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie etwa ein neuronales Netz, zu trainieren, dem SM 3800 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3800 verwendet, um Informationen auf Grundlage eines trainierten Modells für maschinelles Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den SM 3800 trainiert wurde. In mindestens einer Ausführungsform kann der SM 3800 verwendet werden, um einen oder mehrere der in dieser Schrift beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können derartige Komponenten zum Generieren von Bildern unter Verwendung von Segmentierungsmasken genutzt werden, die von einem Nutzer generiert oder aus einem oder mehreren Eingabebildern erhalten werden.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Mehrchipmodule mit erhöhter Konnektivität verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen zentralen Verarbeitungseinheit („CPU“) und einer Busimplementierung bieten. In mindestens einer Ausführungsform können verschiedene Module je nach Wunsch des Nutzers auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen untergebracht sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem ausführbaren Code oder Computersteuerlogik-Algorithmen im Hauptspeicher 1804 und/oder im Sekundärspeicher gespeichert. Bei Ausführung durch einen oder mehrere Prozessoren ermöglichen es Computerprogramme dem System 1800, verschiedene Funktionen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform sind der Arbeitsspeicher 1804, der Datenspeicher und/oder ein beliebiger anderer Datenspeicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorhergehender Figuren im Kontext der CPU 1802; des Parallelverarbeitungssystems 1812; einer integrierten Schaltung, die mindestens zu einem Abschnitt der Fähigkeiten sowohl der CPU 1802 als auch des Parallelverarbeitungssystems 1812 in der Lage ist; eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die dazu ausgestaltet ist, als Einheit zur Durchführung zugehöriger Funktionen zu arbeiten und verkauft zu werden usw.); und einer beliebigen geeigneten Kombination aus (einer) integrierten Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke dedizierten Spielekonsolensystems, eines anwendungsspezifischen Systems und anderer implementiert. In mindestens einer Ausführungsform kann das Computersystem 1800 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielkonsolen, eines eingebetteten Systems und/oder einer beliebigen anderen Art von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1812 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1814 und zugeordneten Speichern 1816. In mindestens einer Ausführungsform sind die PPUs 1814 über eine Zusammenschaltung 1818 und einen Switch 1820 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1812 Rechenaufgaben auf PPUs 1814, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke einer Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1814 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1814 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1814 durch Verwendung eines Befehls wie etwa _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1814 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen liegen innerhalb des Wesens der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Techniken diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die konkrete(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Bezeichnungen im Kontext mit der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern in dieser Schrift nicht anders angegeben oder durch den Kontext eindeutig widerlegt, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (d. h. „einschließlich, aber nicht begrenzt auf“), sofern nicht anderweitig angegeben. Der Ausdruck „verbunden“ ist als teilweise oder vollständig ineinander enthalten, aneinander befestigt oder aneinander angefügt auszulegen, wenn er unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, selbst, wenn ein Element dazwischen eingefügt ist. Die Nennung von Wertebereichen in dieser Schrift soll lediglich als schnelles Verfahren des einzelnen Bezugnehmens auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, in dieser Schrift ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln in dieser Schrift wiedergegeben wäre. Die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Objekten“) oder „Teilmenge“ ist als eine nicht leere Zusammenstellung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll solche verbindende Sprache im Allgemeinen nicht ausdrücken, dass bestimmte Ausführungen erforderlich machen, dass zumindest eines von A, zumindest eines von B und zumindest eines von C vorhanden ist. Außerdem, sofern nicht anders angemerkt oder durch den Kontext widerlegt, bezeichnet der Ausdruck „Vielzahl“ einen Zustand der Pluralität (z. B. gibt „eine Vielzahl von Objekten“ mehrere Objekte an). Bei einer Vielzahl handelt es sich um mindestens zwei Objekte, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben wird. Sofern nicht anders angegeben oder anderweitig aus dem Kontext ersichtlich, bedeutet „basierend auf“ „mindestens teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
In dieser Schrift beschriebene Operationen von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern in dieser Schrift nicht anders angegeben oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess, wie zum Beispiel die in dieser Schrift beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon), unter der Kontrolle von einem oder mehreren Computersystemen ausgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), die kollektiv auf einem oder mehreren Prozessoren ausgeführt werden, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht transitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht transitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, in dieser Schrift beschriebene Operationen durchzuführen. Ein Satz von nicht transitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nicht transitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nicht transitorischen Speichermedien mehrerer nicht transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht transitorische computerlesbare Speichermedien kollektiv den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und führen unterschiedliche Prozessoren unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder zusammen Operationen der in dieser Schrift beschriebenen Prozesse durchführen, und sind derartige Computersysteme mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglicht. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die in dieser Schrift beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung jeglicher Beispiele oder beispielhafter Wortwahl (z. B. „wie etwa“), die in dieser bereitgestellt sind, soll lediglich die Ausführungsformen der Offenbarung besser veranschaulichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die in dieser Schrift erwähnt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Referenz einzeln und spezifisch als durch Referenz eingeschlossen angegeben und in ihrer Gesamtheit in dieser Schrift ausgeführt.
In der Beschreibung und den Ansprüchen können die Ausdrücke „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander bestimmt sein können. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischen oder elektrischen Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Ausdrücke wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, wie etwa elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder - anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder dem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder im Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Im vorliegenden Zusammenhang können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Laufe der Zeit Arbeit durchführen, wie etwa Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Ausdrücke „System“ und „Verfahren“ werden in dieser Schrift insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf Erhalten, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch Übertragen von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch Übertragen von Daten über ein Computernetzwerk von der bereitstellenden Entität zur erfassenden Entität erfolgen. Es kann auch auf Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch Übertragen von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, Parameter einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementierung der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht es sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen konkreten Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/588910 [0001]

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen, um dabei zu helfen, ein modifiziertes Bild zu generieren, das ein oder mehrere zweite Merkmale beinhaltet, die von einem Nutzer ausgewählt sind, um ein oder mehrere erste Merkmale in einem Originalbild zu ersetzen.
Prozessor nach Anspruch 1, wobei das Originalbild ein unter Verwendung einer Kamera aufgenommenes Bild oder ein aus einer anfänglichen Segmentierungsmaske generiertes Bild ist.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen dazu dienen, einen oder mehrere Stilfilter auf zu rendernde Inhalte für mindestens eine Teilmenge des einen oder der mehreren zweiten Merkmale anzuwenden.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, eine oder mehrere Segmentierungsgrenzen für das eine oder die mehreren Merkmale des Originalbilds zu bestimmen und wobei die Segmentierungsgrenzen hinzugefügt, gelöscht oder modifiziert werden können.
Prozessor nach Anspruch 4, wobei das Löschen einer Segmentierungsgrenze das Entfernen eines in dem Originalbild dargestellten Objekts ermöglicht.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ein oder mehrere neuronale Netze verwenden, um eine andere Art von Inhalten zu bestimmen, die in mindestens einem des einen und der mehreren zweiten Merkmale in Bezug auf das Originalbild gerendert werden.
Prozessor nach Anspruch 1, wobei das modifizierte Bild eine höhere Auflösung aufweist als das Originalbild.
System, umfassend: einen oder mehrere Prozessoren, um ein modifiziertes Bild zu generieren, das ein oder mehrere zweite Merkmale beinhaltet, die von einem Nutzer ausgewählt sind, um ein oder mehrere erste Merkmale in einem Originalbild zu ersetzen; und einen Speicher zum Speichern des modifizierten Bilds.
System nach Anspruch 8, wobei das Originalbild ein unter Verwendung einer Kamera aufgenommenes Bild oder ein aus einer anfänglichen Segmentierungsmaske generiertes Bild ist.
System nach Anspruch 8, wobei die eine oder die mehreren Schaltungen dazu dienen, einen oder mehrere Stilfilter auf zu rendernde Inhalte für mindestens eine Teilmenge des einen oder der mehreren zweiten Merkmale anzuwenden.
System nach Anspruch 8, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, eine oder mehrere Segmentierungsgrenzen für das eine oder die mehreren Merkmale des Originalbilds zu bestimmen und wobei die Segmentierungsgrenzen hinzugefügt, gelöscht oder modifiziert werden können.
System nach Anspruch 11, wobei das Löschen einer Segmentierungsgrenze das Entfernen eines in dem Originalbild dargestellten Objekts ermöglicht.
System nach Anspruch 8, wobei die eine oder die mehreren Schaltungen ein oder mehrere neuronale Netze verwenden, um eine andere Art von Inhalten zu bestimmen, die in mindestens einem des einen und der mehreren zweiten Merkmale in Bezug auf das Originalbild gerendert werden.
System nach Anspruch 8, wobei das modifizierte Bild eine höhere Auflösung aufweist als das Originalbild.
Verfahren, umfassend: Generieren eines modifizierten Bilds, das ein oder mehrere zweite Merkmale beinhaltet, die von einem Nutzer ausgewählt sind, um ein oder mehrere erste Merkmale in einem Originalbild zu ersetzen.
Verfahren nach Anspruch 15, wobei das Originalbild ein unter Verwendung einer Kamera aufgenommenes Bild oder ein aus einer anfänglichen Segmentierungsmaske generiertes Bild ist.
Verfahren nach Anspruch 15, ferner umfassend: Anwenden eines oder mehrerer Stilfilter auf zu rendernde Inhalte für mindestens eine Teilmenge des einen oder der mehreren zweiten Merkmale.
Verfahren nach Anspruch 15, ferner umfassend: Ermöglichen, dass eine oder mehrere Segmentierungsgrenzen, die für das eine oder die mehreren Merkmale des Originalbilds bestimmt sind, hinzugefügt, gelöscht oder modifiziert werden.
Verfahren nach Anspruch 18, wobei das Löschen einer Segmentierungsgrenze das Entfernen eines in dem Originalbild dargestellten Objekts ermöglicht.
Verfahren nach Anspruch 15, wobei die eine oder die mehreren Schaltungen ein oder mehrere neuronale Netze verwenden, um eine andere Art von Inhalten zu bestimmen, die in mindestens einem des einen und der mehreren zweiten Merkmale in Bezug auf das Originalbild gerendert werden.
Verfahren nach Anspruch 15, wobei das modifizierte Bild eine höhere Auflösung aufweist als das Originalbild.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die bei Durchführung durch einen oder mehrere Prozessoren den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen: Generieren eines modifizierten Bilds, das ein oder mehrere zweite Merkmale beinhaltet, die von einem Nutzer ausgewählt sind, um ein oder mehrere erste Merkmale in einem Originalbild zu ersetzen.
Maschinenlesbares Medium nach Anspruch 22, wobei das Originalbild ein unter Verwendung einer Kamera aufgenommenes Bild oder ein aus einer anfänglichen Segmentierungsmaske generiertes Bild ist.
Maschinenlesbares Medium nach Anspruch 22, wobei die eine oder die mehreren Schaltungen dazu dienen, einen oder mehrere Stilfilter auf zu rendernde Inhalte für mindestens eine Teilmenge des einen oder der mehreren zweiten Merkmale anzuwenden.
Maschinenlesbares Medium nach Anspruch 22, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, eine oder mehrere Segmentierungsgrenzen für das eine oder die mehreren Merkmale des Originalbilds zu bestimmen und wobei die Segmentierungsgrenzen hinzugefügt, gelöscht oder modifiziert werden können.
Maschinenlesbares Medium nach Anspruch 25, wobei das Löschen einer Segmentierungsgrenze das Entfernen eines in dem Originalbild dargestellten Objekts ermöglicht.
Maschinenlesbares Medium nach Anspruch 22, wobei die eine oder die mehreren Schaltungen ein oder mehrere neuronale Netze verwenden, um eine andere Art von Inhalten zu bestimmen, die in mindestens einem des einen und der mehreren zweiten Merkmale in Bezug auf das Originalbild gerendert werden.
Maschinenlesbares Medium nach Anspruch 22, wobei das modifizierte Bild eine höhere Auflösung aufweist als das Originalbild.
Prozessor, umfassend: eine oder mehrere Schaltungen, um ein oder mehrere neuronale Netze zu trainieren, um ein modifiziertes Bild zu generieren, das ein oder mehrere zweite Merkmale beinhaltet, die von einem Nutzer ausgewählt sind, um ein oder mehrere erste Merkmale in einem Originalbild zu ersetzen.
Prozessor nach Anspruch 29, wobei das Originalbild ein unter Verwendung einer Kamera aufgenommenes Bild oder ein aus einer anfänglichen Segmentierungsmaske generiertes Bild ist.
Prozessor nach Anspruch 29, wobei die eine oder die mehreren Schaltungen dazu dienen, einen oder mehrere Stilfilter auf zu rendernde Inhalte für mindestens eine Teilmenge des einen oder der mehreren zweiten Merkmale anzuwenden.
Prozessor nach Anspruch 29, wobei die eine oder die mehreren Schaltungen ferner dazu dienen, eine oder mehrere Segmentierungsgrenzen für das eine oder die mehreren Merkmale des Originalbilds zu bestimmen und wobei die Segmentierungsgrenzen hinzugefügt, gelöscht oder modifiziert werden können.
Prozessor nach Anspruch 32, wobei das Löschen einer Segmentierungsgrenze das Entfernen eines in dem Originalbild dargestellten Objekts ermöglicht.
Prozessor nach Anspruch 29, wobei die eine oder die mehreren Schaltungen ein oder mehrere neuronale Netze verwenden, um eine andere Art von Inhalten zu bestimmen, die in mindestens einem des einen und der mehreren zweiten Merkmale in Bezug auf das Originalbild gerendert werden.
Prozessor nach Anspruch 29, wobei das modifizierte Bild eine höhere Auflösung aufweist als das Originalbild.