DE112022001091T5

DE112022001091T5 - Objektverfolgung unter verwendung von optischem fluss

Info

Publication number: DE112022001091T5
Application number: DE112022001091.6T
Authority: DE
Inventors: Aurobinda Maharana; Vignesh Ungrapalli; Abhijit Patait
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-04-30
Filing date: 2022-04-21
Publication date: 2024-01-25
Also published as: CN116583875A; US20220351392A1; WO2022231947A1

Abstract

Es werden Geräte, Systeme und Techniken vorgestellt, um in Bildern oder Videodaten dargestellte Objekte zu verfolgen. In mindestens einer Ausführungsform wird die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl von digitalen Bildern bestimmt, basierend zumindest teilweise auf Flussinformationen, die einem oder den mehreren Objekten entsprechen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Dies ist eine PCT-Anmeldung der U.S.-Patentanmeldung Nr. 17/246,149 , die am 30. April 2021 eingereicht wurde. Die Offenbarung dieser Anmeldung ist hierin durch Bezugnahme in ihrer Gesamtheit für alle Zwecke enthalten.
TECHNISCHES GEBIET
Mindestens eine Ausführungsform betrifft Verarbeitungsressourcen, die dazu verwendet werden, ein oder mehrere Objekte zu verfolgen. Zum Beispiel betrifft mindestens eine Ausführungsform Prozessoren oder Rechensysteme, die verwendet werden, um Objekte gemäß verschiedenen hier beschriebenen neuartigen Techniken unter Verwendung von optischem Fluss zu verfolgen.
STAND DER TECHNIK
Objektidentifizierung und -verfolgung werden in einer zunehmenden Vielfalt von Anwendungen und Systemen eingesetzt, die von der Sicherheit bis zur autonomen Fahrzeugnavigation reichen. Zumindest für einige dieser Anwendungen und Systeme ist eine schnelle und genaue Verfolgung von Objekten von entscheidender Bedeutung. Während Objekterkennungs- und Computer Vision-Techniken Objekte in einzelnen Bildern oder Video-Frames genau identifizieren können, werden zusätzliche Techniken benötigt, um diese Objekte zwischen unterschiedlichen Bildern oder Videoframes zu korrelieren. Verschiedene Ansätze zum Korrelieren dieser Objekte haben sich als unzuverlässig erwiesen, was mindestens die Genauigkeit oder die Geschwindigkeit der Analyse betrifft, oder sie erfordern erhebliche Rechenressourcen, die unter verschiedenen Umständen oder für verschiedene Anwendungen möglicherweise nicht zur Verfügung stehen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen Folgendes gilt:

1A und 1B veranschaulichen aufeinanderfolgende Bilder, die eine Vielzahl von Objektbwegungen veranschaulichen, gemäß mindestens einer Ausführungsform;
2A, 2B und 2C veranschaulichen Bild- und Bewegungsdaten, die verwendet werden können, um repräsentative Bewegungsinformationen zu bestimmen und Objekte in einer Bildsequenz zu verfolgen, gemäß mindestens einer Ausführungsform;
3 veranschaulicht ein System zum Bestimmen und Verwenden repräsentativer Bewegungsinformationen, um Objekte zu verfolgen, gemäß mindestens einer Ausführungsform;
4A, 4B und 4C veranschaulichen Prozesse zum Bestimmen repräsentativer Bewegungsinformationen und zum Verfolgen von Objekten gemäß mindestens einer Ausführungsform;
5 veranschaulicht ein System zum Bestimmen und Verwenden repräsentativer Bewegungsinformationen zum Verfolgen von Objekten gemäß mindestens einer Ausführungsform;
6A veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
6B veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein beispielhaftes Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
9 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12E und 12F veranschaulichen ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
13 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
14A-14B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
15A-15B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
17B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
17C veranschaulicht ein Verarbeitungscluster gemäß mindestens einer Ausführungsform;
17D veranschaulicht einen Grafikmultiprozessor gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein System mit mehreren Grafikverarbeitungseinheiten (graphics processing unit - GPU) gemäß mindestens einer Ausführungsform;
19 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
20 veranschaulicht die Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
21 veranschaulicht einen Deep Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
22 veranschaulicht einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
23 und 24 veranschaulichen zumindest Abschnitte eines Grafikprozessors gemäß mindestens einer Ausführungsform;
25 veranschaulicht zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
26A-26B veranschaulichen zumindest Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
27 veranschaulicht eine Parallelverarbeitungseinheit (parallel processing unit - „PPU“) gemäß mindestens einer Ausführungsform;
28 veranschaulicht ein allgemeines Verarbeitungscluster (general processing cluster - „GPC“) gemäß mindestens einer Ausführungsform;
29 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
31 ist ein beispielhaftes Datenflussdiagramm für eine weiterentwickelte Rechenpipeline gemäß mindestens einer Ausführungsform;
32 ist ein Systemdiagramm für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen für maschinelles Lernen in einer weiterentwickelten Datenverarbeitungspipeline gemäß mindestens einer Ausführungsform;
33A veranschaulicht ein Datenflussdiagramm für einen Prozess zum Trainieren eines maschinellen Lernmodells gemäß mindestens einer Ausführungsform; und
33B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Erweitern von Anmerkungswerkzeugen mit vortrainierten Anmerkungsmodellen gemäß mindestens Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In mindestens einer Ausführungsform können Videodaten einer Ansicht einer Umgebung oder Szene über einen bestimmten Zeitraum aufgenommen oder erzeugt werden. In mindestens einer Ausführungsform können ein oder mehrere Objekte in zwei oder mehreren benachbarten Frames einer solchen Sequenz dargestellt werden, wie in 1A und 1B veranschaulicht. In mindestens einer Ausführungsform kann ein erster Videoframe 100 eine Darstellung einer Person 102 vor verschiedenen Hintergrundobjekten beinhalten. In mindestens einer Ausführungsform kann ein zweiter Videoframe 150 in dieser Sequenz auch Darstellungen dieser Objekte oder zumindest einiger dieser und möglicherweise anderer Objekte beinhalten, wobei sich einige dieser Objekte in diesem zweiten Videoframe an einem etwas unterschiedlichen Ort befinden können als in diesem ersten Videoframe, was zumindest teilweise auf die Bewegung dieser Kamera, die Bewegung dieser Objekte oder beides zurückzuführen ist. In mindestens einer Ausführungsform kann sich ein Großteil der Hintergrundobjekte (in diesen Bildern) aufgrund von Faktoren wie beispielsweise einem Kameraschwenk oder -zoom in einem einigermaßen ähnlichen Bewegungsmuster bewegen. In mindestens einer Ausführungsform können andere Objekte, wie etwa Objekte im Vordergrund, deutlich unterschiedliche Bewegungsmuster aufweisen, wie etwa wenn sich eine Person oder ein Fahrzeug in eine Richtung bewegt, die unabhängig von der Kamerabewegung ist. In mindestens einer Ausführungsform können sich unterschiedliche Abschnitte eines Objekts in unterschiedliche Richtungen bewegen, wie beispielsweise in diesem Beispiel, in dem die Person 152 relativ still steht, aber aufgrund eines Kameraschwenks eine Bewegung aufweist, die in diesen Bildern angezeigt wird, diese Person aber begonnen hat, ihre Arme fallen zu lassen, um mit ihren Waffen 154 zu zielen. In mindestens einer Ausführungsform können diese Waffen auch als Objekte von Interesse identifiziert werden, und die Bewegung dieser Objekte zwischen Frames kann durch eine noch unterschiedliche, aus dem Zielen resultierende Bewegung identifiziert werden. In mindestens einer Ausführungsform kann die Bewegung unterschiedlicher Objekte oder Abschnitte eines Bildes durch Pfeile dargestellt werden, wobei jeder Pfeil einen Bewegungsvektor repräsentiert. In mindestens einer Ausführungsform kann jedes Objekt in einer Sequenz eine eindeutige Bewegung aufweisen, und unterschiedliche Abschnitte dieser Objekte können ebenfalls eine zumindest teilweise eindeutige Bewegung aufweisen, die durch die Form, Art oder Kinematik dieser Objekte begrenzt sein kann.
In mindestens einer Ausführungsform können Bewegungsinformationen, wie etwa Bewegungsvektoren, zwischen Bildern oder Videoframes bestimmt werden, wobei jeder Bewegungsvektor eine Größenordnung und eine Richtung beinhaltet, und diese Richtung kann zwei-, drei- oder vierdimensional sein. In mindestens einer Ausführungsform kann ein Bewegungsvektor einem einzelnen Punkt auf einem Objekt entsprechen, das in zwei oder mehr Frames sichtbar ist, wobei ein Bewegungsvektor die Bewegung dieses Punktes zwischen Pixelorten in diesen Bildern anzeigt. In mindestens einer Ausführungsform kann die Bewegung dieses Punktes zu einer um ein Pixel nach rechts verschobenen Pixelkoordinate durch einen Vektor der Länge 1 mit einer Richtung zum rechten Rand dieses Bildes oder Pixelkoordinatensystems dargestellt werden. In mindestens einer Ausführungsform kann eine Größenordnung einem physischen oder virtuellen Abstand entsprechen, der in Pixeln oder Längeneinheiten dargestellt werden kann. In mindestens einer Ausführungsform kann die Bewegung eines Objekts in einer bestimmten Richtung basierend auf der beobachteten Position in jedem Bild einer Sequenz bestimmt werden, und diese Größenordnung kann einer Anzahl von Pixeln der Bewegung zwischen Frames entsprechen. In mindestens einer Ausführungsform können diese Bruchteile von Pixeln beinhalten, bei denen Merkmale oder Punkte wie beispielsweise ein Schwerpunkt eines Objekts verwendet werden, um die Bewegung zu bestimmen. In mindestens einer Ausführungsform kann eine Größenordnung einer physischen Distanz entsprechen, wenn Distanzinformationen verfügbar sind, die dann auf eine entsprechende Distanz im Pixel- oder Bildraum zugeordnet werden können.
In mindestens einer Ausführungsform können Merkmale verschiedener Objekte mit Hilfe von Bilderkennungs- oder Computer Vision-Techniken identifiziert werden, und diese können verwendet werden, um entsprechende Merkmale in aufeinanderfolgenden Frames zu lokalisieren und diese Bewegung zu berechnen, die manchmal auch als optischer Fluss bezeichnet wird. In mindestens einer Ausführungsform können für Bilder, die unter Verwendung einer Grafikverarbeitungseinheit (GPU) oder anderer Bildverarbeitungshardware/-software verarbeitet werden, Bewegungsdaten (oder optische Flussdaten) von einer GPU oder Verarbeitungshardware/-software bereitgestellt werden. In mindestens einer Ausführungsform kann ein Optical Flow Software Development Kit (SDK) der NVIDIA Corporation die Fähigkeit einer GPU zur Berechnung der relativen Bewegung von Pixeln zwischen Bildern exponieren, wobei die Hardware ausgefeilte Algorithmen verwendet, um hochpräzise Bewegungsvektoren zu liefern, die robust gegenüber Intensitätsschwankungen von Frame zu Frame sind und die wahre Objektbewegung verfolgen. In mindestens einer Ausführungsform stellt die Berechnung dieser Vektoren unter Verwendung einer eingebauten optischen Fluss- oder Bewegungsbestimmungs-Engine schnelle Ergebnisse mit zuverlässiger Genauigkeit bereit, und zwar mit sehr geringer Belastung einer CPU oder GPU, da diese Vektoren auf dedizierter Hardware berechnet werden können, die von verschiedenen Prozessorkernen unabhängig ist. In mindestens einer Ausführungsform kann ein optischer Flussvektor für jedes Pixel in diesem Bild bereitgestellt werden, oder zumindest für Pixel, für die optische Flussdaten ungleich Null bestimmt werden können. In mindestens einer Ausführungsform können einige Pixel keine entsprechenden optischen Flussdaten aufweisen, wenn ein Abschnitt eines Objekts in einem früheren Bild nicht dargestellt oder sichtbar war.
In mindestens einer Ausführungsform können diese durch Hardware oder Software bereitgestellten (oder anderweitig erhaltenen) optischen Flussdaten auf Pixelebene oder Pixelblockebene vorliegen, was dichte Flussinformationen bereitstellt. In mindestens einer Ausführungsform kann es schwierig (oder zumindest zeit- und ressourcenintensiv) sein, diese dichten Fluss- oder Bewegungsinformationen für eine Aufgabe wie die Verfolgung von Objekten oder die Handlungserkennung zu verwenden. In mindestens einer Ausführungsform kann die Bewegung von Objekten anhand von Bilddaten analysiert werden, wie sie beispielsweise in 2A dargestellt sind. In mindestens einer Ausführungsform können Objekte von Interesse oder Objekte bestimmter Klassen in Bildern einer Sequenz identifiziert werden. In mindestens einer Ausführungsform kann die Objekterkennung unter Verwendung einer unterschiedlichen Anzahl von Ansätzen durchgeführt werden, wie etwa unter Verwendung eines Objekterkennungsalgorithmus oder eines auf einem neuronalen Netz basierenden Bildklassifizierers. In mindestens einer Ausführungsform kann eine Region von Interesse in einem Bild für jedes derartige Objekt von Interesse 202, 204 identifiziert werden, wie in einem bestimmten Frame n 200 in 2A veranschaulicht. In mindestens einer Ausführungsform können sich diese Objekte zwischen den Frames bewegen (zumindest ihre Position oder Ausrichtung ändern, wie in den Kameraansichten dargestellt). In mindestens einer Ausführungsform wird dies durch Änderungen der Orte und Größen der Begrenzungsrahmen für diese beiden Objekte 202, 204 zwischen dem Bild oder Videoframe n 200 und dem nachfolgenden Frame n+ 1 210 veranschaulicht. In mindestens einer Ausführungsform kann jede Region von Interesse durch einen Begrenzungsrahmen identifiziert werden, wobei jeder Begrenzungsrahmen sowohl Pixel enthalten kann, die einem zugeordneten Objekt von Interesse entsprechen, als auch Pixel, die diesem Objekt von Interesse nicht entsprechen und stattdessen anderen Objekten oder Hintergrundobjekten entsprechen können. In mindestens einer Ausführungsform kann somit eine Massenbewegung jedes Begrenzungsrahmens bestimmt werden, aber nur Abschnitte einer entsprechenden Region von Interesse können sich mit einer ähnlichen Bewegung bewegen, da sich Hintergrund- oder andere Objekte unabhängig in andere Richtungen bewegen können. In mindestens einer Ausführungsform kann sich ein in einer Region von Interesse dargestelltes Objekt auch innerhalb dieser Region von Interesse oder innerhalb einer aktuellen Kameraansicht drehen oder seine Ausrichtung ändern, sodass die Bewegung einzelner Punkte eines Objekts von einer Gesamt-, Massen- oder allgemeinen Bewegung einer entsprechenden Region von Interesse abweichen kann.
In mindestens einer Ausführungsform kann dies besonders problematisch für dichte Bewegungs- oder Flussinformationen sein, die für eine Sequenz von Bildern oder Videos bereitgestellt werden. In mindestens einer Ausführungsform kann jedes Pixel einen entsprechenden Bewegungsvektor aufweisen, wie in einem 4x4-Pixelblock von Flussinformationen 220 in 2A veranschaulicht. In mindestens einer Ausführungsform ist veranschaulicht, dass es verschiedene Bewegungsvektoren für Pixel in einer Region von Interesse geben kann, die eine Vielzahl von Größenordnungen und/oder Richtungen aufweisen. In mindestens einer Ausführungsform ist zu erkennen, dass eine einfache Durchschnittsbildung dieser Bewegungsvektoren keine genaue Darstellung der Bewegung dieser Region von Interesse als Ganzes wäre, da sich diese Region von Interesse mit diesem Objekt von Interesse bewegt und unabhängig von der Bewegung anderer Objekte oder des Hintergrunds sein kann, auch wenn Abschnitte dieser anderen Objekte durch Pixel derselben Region von Interesse dargestellt werden können.
In mindestens einer Ausführungsform können Bewegungsvektoren für jedes dieser Pixel analysiert werden, um zu bestimmen, welche Pixel einem primären Objekt von Interesse für diese bestimmte Region von Interesse entsprechen und welche Pixel anderen Objekten entsprechen (oder zumindest nicht diesem primären Objekt entsprechen), sodass nur Bewegungsvektoren, die sich auf dieses primäre Objekt von Interesse beziehen, berücksichtigt werden können. In mindestens einer Ausführungsform könnte eine Analyse des Pro-Pixel-Flusses 230 in 2A bestimmen, dass es hauptsächlich drei Regionen mit ähnlichen Bewegungsvektoren gibt, wobei sich die Bewegungsvektoren dieser Regionen von den Bewegungsvektoren der anderen Regionen unterscheiden. In mindestens einer Ausführungsform könnte der Fluss nicht pro Pixel, sondern pro Pixelgruppe, wie etwa vier oder neun Pixelgruppen, bereitgestellt werden. In mindestens einer Ausführungsform können diese Regionen als getrennte Regionen von Pixeln klassifiziert werden, wie in Regionen 230 veranschaulicht, die jeweils einen repräsentativen Bewegungsvektor aufweisen, der aus pixelspezifischen (oder pixelblockspezifischen) Bewegungsvektoren in dieser Region bestimmt werden kann. In mindestens einer Ausführungsform ist zu erkennen, dass es eine Region gibt, die eine größte Region ist, die einem Großteil dieser Region von Interesse entspricht, die bestimmt werden kann, diesem Objekt von Interesse zu entsprechen. In mindestens einer Ausführungsform kann dann ein repräsentativer Bewegungsvektor für diese Region ausgewählt werden, der für die Bewegung dieser Region von Interesse insgesamt repräsentativ ist und beispielsweise für die Verfolgung dieses Objekts zwischen Bildern oder Videoframes bereitgestellt werden kann.
In mindestens einer Ausführungsform können verschiedene Ansätze verwendet werden, um Regionen mit ähnlicher Bewegung zu bestimmen. In mindestens einer Ausführungsform kann dies ein Clustering basierend auf Bewegungsvektoren beinhalten, oder eine Auswahl basierend auf einem oder mehreren Ähnlichkeitskriterien oder einem Ähnlichkeitsschwellenwert. In mindestens einer Ausführungsform kann ein auf zusammenhängenden Regionen basierender Ansatz verwendet werden, um Regionen mit ähnlicher Bewegung zu vergrößern, um zu versuchen, Pixel zu identifizieren, die einer primären zusammenhängenden Region für ein Objekt von Interesse in dieser Region von Interesse entsprechen. In mindestens einer Ausführungsform kann dies durchgeführt werden, indem versucht wird, Regionen mit ähnlichen Bewegungsvektoren oder Bewegungsdaten zu vergrößern, beginnend mit einem zentralen Pixel einer Region von Interesse. In mindestens einer Ausführungsform können auch andere Pixelpositionen als Startpunkte verwendet werden. In mindestens einer Ausführungsform wird ein zentrales Pixel einer Region von Interesse als Startpunkt ausgewählt, wie im Pixelgitter 240 von 2B veranschaulicht. In mindestens einer Ausführungsform wird ein Bewegungsvektor für dieses zentrale Pixel identifiziert, und dieses zentrale Pixel wird einer ersten Region zugewiesen, die hier als Region A bezeichnet wird. In mindestens einer Ausführungsform werden dann die an dieses Pixel angrenzenden Pixel analysiert, die bei 2D-Pixelgittern acht Pixel beinhalten. In mindestens einer Ausführungsform können diese Pixel in einem bestimmten Muster analysiert werden, wie etwa in einem Serpentinen- oder Rastermuster um ein vorheriges Pixel.
In mindestens einer Ausführungsform kann ein Bewegungsvektor (oder eine andere Bewegungsinformation) für jedes dieser Pixel mit einem Bewegungsvektor für dieses benachbarte zentrale Pixel verglichen werden. In mindestens einer Ausführungsform kann, wenn bestimmt wird, dass ein Bewegungsvektor eines aktuellen Pixels einem Bewegungsvektor für dieses benachbarte zentrale Pixel hinreichend ähnlich ist, dieses aktuelle Pixel einer gleichen Region wie dieses zentrale Pixel zugewiesen werden. In mindestens einer Ausführungsform wird, wenn ein Bewegungsvektor eines aktuellen Pixels bestimmt wird, dass er einem Bewegungsvektor für dieses benachbarte mittlere Pixel nicht ausreichend ähnlich ist, dieses aktuelle Pixel aus der Betrachtung für diese Iteration entfernt und zu diesem Zeitpunkt keiner bestimmten Region hinzugefügt. In mindestens einer Ausführungsform kann dieses Pixel dann in einer oder mehreren nachfolgenden Iterationen besucht werden, wo es analysiert werden kann, um es einer neuen Region oder einer Region eines unterschiedlichen benachbarten Pixels zuzuweisen, wie etwa wenn dieses Pixel einer Region eines unterschiedlichen benachbarten Pixels mit einem Bewegungsvektor entspricht, der als ausreichend ähnlich zu diesem speziellen Pixel bestimmt wird. In mindestens einer Ausführungsform wird dieses Pixel nicht sofort einer neuen oder unterschiedlichen Region zugewiesen, da dies zu einer falschen Anzahl von Regionen oder zu falsch gewachsenen Regionen führen kann. In mindestens einer Ausführungsform kann, wenn ein Bewegungsvektor für dieses aktuelle Pixel dem eines benachbarten Pixels nicht ausreichend ähnlich ist, dieses Pixel in einer nachfolgenden Iteration einer neuen Region zugewiesen werden. In mindestens einer Ausführungsform, wie in Gitter 250 veranschaulicht, wird ein Bewegungsvektor, der dem einer aktuellen Region nicht hinreichend ähnlich ist, in dieser Iteration nicht zu dieser oder einer anderen Region hinzugefügt und daher als noch weiß oder „nicht zugewiesen“ veranschaulicht.
In mindestens einer Ausführungsform können verschiedene Kriterien verwendet werden, um zu bestimmen, ob zwei Bewegungsvektoren hinreichend ähnlich sind, um als Teil derselben zusammenhängenden Region betrachtet zu werden. In mindestens einer Ausführungsform kann dies das Verwenden eines Paares von Ähnlichkeitsschwellenwerten beinhalten, die sowohl einen lokalen Ähnlichkeitsschwellenwert als auch einen globalen Ähnlichkeitsschwellenwert beinhalten. In mindestens einer Ausführungsform wird ein lokaler Ähnlichkeitsschwellenwert verwendet, um Regionen so zu erweitern, dass sie benachbarte Pixel mit Bewegungsvektoren beinhalten, die sowohl in der Größenordnung als auch in der Richtung (oder ähnlichen Metriken) ausreichend ähnlich sind. In mindestens einer Ausführungsform kann das ausschließliche Verwenden eines lokalen Ähnlichkeitsschwellenwerts jedoch zu ungenauen Ergebnissen führen, da dies dazu führen kann, dass Pixel auf gegenüberliegenden Seiten einer Region von Interesse in einer einzigen Region gruppiert werden, obwohl sie sehr unterschiedliche Bewegungsvektoren aufweisen, solange die inkrementellen Unterschiede zwischen benachbarten Pixeln dazwischen innerhalb eines lokalen Ähnlichkeitsschwellenwerts liegen, wie etwa bis zu zwei oder drei Bewegungspixel in einer bestimmten Richtung.
In mindestens einer Ausführungsform kann ein globaler Schwellenwert zusammen mit einem lokalen Schwellenwert verwendet werden, um sicherzustellen, dass die Varianz innerhalb einer Region von Interesse einen globalen Schwellenwert nicht überschreitet. In mindestens einer Ausführungsform wird ein lokaler Schwellenwert auch zur Verbesserung der Genauigkeit verwendet, da ein einziger globaler Schwellenwert dazu führen kann, dass unterschiedliche Objekte in einer einzigen Region zusammengefasst werden. In mindestens einer Ausführungsform kann ein globaler Schwellenwert auf bis zu zehn Pixel in einer bestimmten Richtung oder einem Bereich von Richtungen eingestellt werden. In mindestens einer Ausführungsform kann eine Differenz von zehn Pixeln eine zu große Unähnlichkeit für benachbarte Pixel darstellen, auch wenn diese Differenz unter einen globalen Ähnlichkeitsschwellenwert fallen würde. In mindestens einer Ausführungsform werden lokale und globale Schwellenwerte zusammen verwendet, um genauere Bestimmungen bereitstellen zu können. In mindestens einer Ausführungsform können diese Schwellenwerte konfigurierbar sein, wie etwa durch einen Benutzer oder eine Anwendung, und können experimentell, algorithmisch, durch den Einsatz von maschinellem Lernen oder einen anderen derartigen Ansatz bestimmt werden. In mindestens einer Ausführungsform kann ein Schwellenwert stattdessen ein prozentualer Schwellenwert sein, wie etwa 1,8x für einen globalen Ähnlichkeitsschwellenwert und 1,2x für einen lokalen Ähnlichkeitsschwellenwert.
In mindestens einer Ausführungsform können, nachdem diesen acht Pixeln Regionen zugewiesen wurden, diese acht Pixel jeweils als zentrales Pixel zum Analysieren von acht benachbarten Pixeln verwendet werden. In mindestens einer Ausführungsform wird dies in der Pixelregion 260 veranschaulicht, in der acht mittleren Pixeln Regionen zugewiesen wurden, und nun analysiert dieser Prozess ein oberes linkes Pixel (in dieser Figur) dieser mittleren Pixel, dem noch keine Region zugewiesen wurde. In mindestens einer Ausführungsform würde dieses Pixel einer neuen Region zugewiesen werden, da es keinem benachbarten Pixel, dem bereits eine Region zugewiesen wurde, ausreichend ähnlich ist. In mindestens einer Ausführungsform wird bei diesem Prozess jedes dieser benachbarten Pixel betrachtet, denen nicht bereits eine Region zugewiesen ist, da in diesem Beispiel drei von ihnen bereits eine Region zugewiesen wäre. In mindestens einer Ausführungsform können die Bewegungsvektoren für diese Pixel mit denen der benachbarten Pixel verglichen werden, um zu bestimmen, ob die Region A, die ein zentrales Pixel beinhaltet, oder die Region B, die für dieses linke obere Pixel bestimmt wurde, zu vergrößern ist. In mindestens einer Ausführungsform wird dies gezeigt, um denjenigen Pixeln dieser Analysegruppe Regionen zuzuweisen, die zuvor noch keinen Regionen zugewiesen waren. In mindestens einer Ausführungsform kann dies für andere Pixel einer vorherigen Gruppe fortgesetzt werden, bis allen benachbarten Pixeln Regionen zugewiesen sind, wie im Pixelgitter 270.
In mindestens einer Ausführungsform kann dieser Satz von Regionszuweisungen analysiert werden, um zu versuchen, einen repräsentativen Bewegungsvektor oder andere repräsentative Bewegungsinformationen für jede dieser verbundenen Regionen zu bestimmen. In mindestens einer Ausführungsform kann dies die Bestimmung eines Vektormittelwerts für jede Region beinhalten, basierend auf den Bewegungsvektoren einzelner Pixel innerhalb dieser Region. In mindestens einer Ausführungsform kann auch bestimmt werden, welche Region die höchste Wahrscheinlichkeit aufweist, einem Objekt von Interesse zu entsprechen, das die Identifizierung dieser Region von Interesse verursacht hat. In mindestens einer Ausführungsform kann dies anhand eines oder mehrerer Kriterien bestimmt werden. In mindestens einer Ausführungsform kann eine größte zusammenhängende Region innerhalb einer ROI als primäre Objektregion ausgewählt werden. In mindestens einer Ausführungsform kann einer zusammenhängenden Region, die ein zentrales Pixel beinhaltet, eine höhere Wahrscheinlichkeit gegeben werden, eine primäre Objektregion zu sein. In mindestens einer Ausführungsform kann einer zusammenhängenden Region, die sich bis zu oder nahe an alle Kanten einer ROI-Grenze erstreckt, eine höhere Wahrscheinlichkeit zuerkannt werden. In mindestens einer Ausführungsform kann einer zusammenhängenden Region, die einen Schwerpunkt aufweist, der am nächsten zu einem Mittelpunkt dieser ROI liegt, die höchste Wahrscheinlichkeit zuerkannt werden. In mindestens einer Ausführungsform kann eine gewichtete Kombination aus mindestens einigen dieser oder anderer solcher Faktoren verwendet werden. In mindestens einer Ausführungsform kann eine größte Region in den meisten Fällen ausreichend sein, aber wenn man ein Pluszeichen als ein Objekt von Interesse betrachtet, könnte dieses Objekt nicht die Mehrheit der Pixel in einer ROI einnehmen, da es mehr Pixel geben kann, die einem Hintergrundobjekt entsprechen. In mindestens einer Ausführungsform kann die Verwendung einer Faktorenkombination hilfreich sein, da sich ein Pluszeichen wahrscheinlich auf die Ränder dieser Region erstrecken und ein zentrales Pixel dieser Region besetzen würde.
In mindestens einer Ausführungsform ist die Eingabe in ein solches System ein Flussvektor zwischen den Frames N und N-1. In mindestens einer Ausführungsform wird ein solcher Algorithmus in einer Flussvektordomäne ausgeführt.. In mindestens einer Ausführungsform können Bedingungen angewendet werden, die einen lokalen Ähnlichkeitsschwellenwert (Lt) und einen globalen Ähnlichkeitsschwellenwert (Gt) beinhalten. In mindestens einer Ausführungsform kann die Ausgabe eines solchen Systems einen Regionsindex für jedes dieser Pixel in dieser Flussvektordomäne beinhalten . In mindestens einer Ausführungsformwird dieses Array anfänglich auf NULL eingestellt. In mindestens einer Ausführungsformkönnen für jede ROI in einem Satz von ROls eine oder mehrere verbundene Regionen für diese ROI erzeugt werden. In mindestens einer Ausführungsformkann für jedes Pixel in dieser ROI eine Wachstumsregionsroutine aufgerufen werden. In mindestens einer Ausführungsform wird eine solche Routinemit einem Schwerpunkt als Wurzelpixel beginnen und spiralförmig fortfahren, wobei alle Pixel innerhalb dieser ROI abgedeckt werden. In mindestens einer Ausführungsform kann dieser Ansatz M eine Region mit maximalen Pixeln sein lassen, die von dieser Wachstumsregionsroutine abgeleitet wird. In mindestens einer Ausführungsform kann ein Median aller Flüsse in Mberechnet werden, der als Vmaxbezeichnet wird. In mindestens einer Ausführungsform ist Vmax ein repräsentativer Fluss, wenn Vmax != 0 ist. In mindestens einer Ausführungsform wird, wenn Vmax == 0 ist und eine Region, die diesen Fluss enthält, weniger als 95 % dieser ROI-Fläche abdeckt, ein neuer Medianfluss unter Verwendung von Flussvektoren berechnet, die in einer zweiten maximalen Region vorhanden sind, die als Vsecondmaxbezeichnet wird. In mindestens einer Ausführungsform istVsecondmax ein repräsentativer Fluss. In mindestens einer Ausführungsform kann der repräsentative Fluss in anderen Situationen auf 0 gesetzt werden. In mindestens einer Ausführungsform kann , wenn mehrere Regionen dieselben maximalen Pixel aufweisen, eine Region ausgewählt werden, die näher an diesem ROI-Schwerpunkt liegt, und dieser Prozess kann fortgesetzt werden.
In mindestens einer Ausführungsform kann die Eingabe in eine Wachstumsregionsroutine ein Pixel in einer Flussvektordomäne sein, und die Ausgabe kann eine zusammenhängende Region in dieser Flussvektordomäne sein, sowie ein Histogramm und ein Regionenindex für diese Region. In mindestens einer Ausführungsform kann diese Routine mit einem Pixel als Wurzelknoten beginnen, und wenn dieser Knoten bereits zu einer Region gehört, kann diese Routine für dieses Pixel verlassen werden. In mindestens einer Ausführungsform kann diese Region andernfalls diesem Knoten zugewiesen werden, und dieser Knoten kann einer Warteschlange Q hinzugefügt werden. In mindestens einer Ausführungsform kann ein Knoten P aus der Warteschlange Qentnommen werden, und wenn P innerhalb dieser ROI-Grenze liegt, kann eine Histogramm-Anzahl für Perhöht werden. In mindestens einer Ausführungsform kann für jedes dieser acht unmittelbaren Nachbarpixel Pi von Pzumindest teilweise basierend auf den Schwellenwerten Lt und Gt bestimmt werden, ob Pi zu derselben Region wie Pgehört. In mindestens einer Ausführungsform kann, wenn Pi zu derselben Region wie Pgehört, dieser Regionsindex von PPizugewiesen werden, und Pi kann zur Warteschlange Qhinzugefügt werden. In mindestens einer Ausführungsform kann dieser Schritt wiederholt werden, bis Q leer ist. In mindestens einer Ausführungsform kann der Wert der Bezeichnungen von Regionen mit maximalen Pixeln und zweiten maximalen Pixeln beibehalten werden.
In mindestens einer Ausführungsform kann ein solcher repräsentativer Fluss verwendet werden, um die Bewegung von Objekten während einer Sequenz von Bild- oder Videodaten darzustellen. In mindestens einer Ausführungsform kann dies dazu beitragen, in unterschiedlichen Videoframes nachgewiesene Objekte zu korrelieren, indem diese repräsentative Bewegung auf einen Ort eines Objekts in einem früheren Frame angewandt wird und dann diese vorhergesagte Position mit einer erkannten Position eines Objekts in einem aktuellen Frame abgeglichen wird. In mindestens einer Ausführungsform kann ein solcher Ansatz zur Verfolgung von Objekten verwendet werden, die nicht in jedem Frame erscheinen, wie etwa wenn ein teilweises Hindernis, Rauschen oder ein anderer derartiger Faktor verhindert, dass das Objekt in einem oder mehreren Bildern oder Videoframes dargestellt oder richtig identifiziert wird. In mindestens einer Ausführungsform kann die Fähigkeit, die Position eines oder mehrerer Objekte anhand repräsentativer Bewegungs- oder Flussdaten zu verfolgen, es einem Objektverfolgungssystem oder -prozess auch ermöglichen, die Objektposition zu verfolgen, ohne jedes Objekt in jedem einzelnen Bild oder Videoframe erkennen zu müssen. In mindestens einer Ausführungsform können Bewegungsinformationen verwendet werden, um Orte von Objekten in zukünftigen Videoframes vorherzusagen, wie etwa in einem, zwei oder vier Frames nach einem aktuellen Frame. In mindestens einer Ausführungsform kann dann ein Matching-Prozess verwendet werden, um die Positionen dieser Objekte zu überprüfen. In mindestens einer Ausführungsform kann dies dazu beitragen, den Verarbeitungsaufwand und andere Ressourcen zu reduzieren, während die Genauigkeit der Objektverfolgung beibehalten wird.
In mindestens einer Ausführungsform kann einer ROI bei der ersten Bestimmung ein Identifikator zugewiesen werden. In mindestens einer Ausführungsform kann diese Kennung zumindest teilweise auf der Grundlage einer Objektklasse zugewiesen werden, die dieser ROI entspricht. In mindestens einer Ausführungsform könnte dies einen Identifikator wie „Person_1“ für eine erste erkannte Person oder „Fahrzeug_3“ für ein drittes in einer Sequenz nachgewiesenes Fahrzeug beinhalten. In mindestens einer Ausführungsform kann ein Modul zur Objekterkennung nur den Ort und die Klasse des erkannten Objekts ohne eine Kennung bereitstellen. In mindestens einer Ausführungsform wird dieser Identifikator für ein gemeinsames Objekt zwischen Frames bestimmt, indem eine repräsentative Bewegung auf eine ROI in einem früheren Frame angewandt wird, diese mit einer ROI derselben Klassifizierung in einem aktuellen Frame abgeglichen wird und dann derselbe Identifikator angewandt wird. In mindestens einer Ausführungsform kann dies zu einem Satz von Begrenzungsrahmen führen, der durch eine oder mehrere Koordinaten und Größenangaben sowie eine Klassifizierung oder einen Identifikator definiert werden kann. In mindestens einer Ausführungsform sollte ein und dasselbe Objekt in jedem Frame, in dem das Objekt identifizierbar ist, denselben Identifikator für seine ROls aufweisen.
In mindestens einer Ausführungsform ist ein Prozess zum Verfolgen von Objekten anhand solcher Informationen in 2C veranschaulicht. In mindestens einer Ausführungsform kann ein vorheriger Frame (oder ein Bild) in einer Sequenz analysiert werden, um die interessierenden Objekte sowie die ROls und die Klassifizierungsbezeichnungen für jedes dieser Objekte zu bestimmen. In mindestens einer Ausführungsform können diese ROI- und Bezeichnungsinformationen zumindest vorübergehend zur Verwendung bei der Verfolgung zumindest einiger dieser Objekte in einem nachfolgenden Frame gespeichert werden. In mindestens einer Ausführungsform werden drei unterschiedliche Objekte in zwei unterschiedlichen Klassen in einem vorherigen Frame 280 identifiziert, wobei jede ROI eine Bezeichnung aufweist, die ihre Klasse sowie die ihr zugewiesene Instanz innerhalb dieser Klasse widerspiegelt. In mindestens einer Ausführungsform kann ein Objektdetektor einen aktuellen Frame 285 oder den nächsten Frame in dieser Sequenz verarbeiten, um ROls für in diesem aktuellen Frame erkannte Objekte nachzuweisen. In mindestens einer Ausführungsform werden diesen ROls keine Bezeichnungen angehängt oder zugewiesen sein, sodass diese Objekte möglicherweise nicht mit Sicherheit in Bezug auf den vorherigen Frame 280 identifiziert werden können. In mindestens einer Ausführungsform können Bezeichnungen für ROls aus dem vorherigen Frame 290 verwendet werden, aber zunächst müssen diese vorherigen ROls mit ROIS aus dem aktuellen Frame 280 abgeglichen werden. In mindestens einer Ausführungsform können repräsentative Bewegungsvektoren, die für ein aktuelles Frame in Bezug auf ein früheres Frame bestimmt wurden, auf diese früheren ROls angewendet werden, wie in dem verzerrten Frame 290 veranschaulicht. In mindestens einer Ausführungsform entsprechen diese verzerrten ROls den abgeleiteten oder vorhergesagten Orten dieser ROls, die zumindest teilweise auf früheren ROI-Orten und repräsentativen Bewegungen für diese ROls basieren. In mindestens einer Ausführungsform können diese verzerrten oder vorhergesagten ROls dann mit ROls verglichen werden, die für einen aktuellen Frame bestimmt wurden, wie in Frame 295 veranschaulicht. In mindestens einer Ausführungsform kann, wenn aktuelle und verzerrte ROls mit mindestens einer minimalen Gewissheit oder Konfidenz übereinstimmen oder korreliert werden können, eine entsprechende Bezeichnung auf die aktuelle ROI angewendet werden, sodass diese aktuelle ROI zur Verfolgung des Ortes eines bestimmten Objekts verwendet werden kann, obwohl ein Objektdetektor möglicherweise nur eine Klasse und einen Ort aufweist, ohne eine bestimmte Instanz dieser Art zu identifizieren. In mindestens einer Ausführungsform können, wenn Objekte nicht für jeden Frame erkannt werden, repräsentative Bewegungsvektoren auf verzerrte ROls aus einem oder mehreren früheren Frames angewendet werden, bis ein Frame eine Objekterkennung aufweist.
In mindestens einer Ausführungsform wird in 3 ein System 300 zum Erzeugen und Verwenden repräsentativer Bewegungsinformationen veranschaulicht, die bei der Verfolgung von Objekten nützlich sind. In diesem Beispiel werden Bild- oder Videodaten in ein Objektverfolgungssystem 304 eingegeben, wobei diese Daten in diesem Beispiel einem Videostream entsprechen, wie er von einer Kamera, einem Sender, einer Rendering-Engine oder einer anderen derartigen Quelle empfangen werden kann. In mindestens einer Ausführungsform können mehrere Streams gleichzeitig empfangen werden. In mindestens einer Ausführungsform können einzelne Frames dieses Videostreams 302 einem Videodecoder 306 bereitgestellt werden, der decodierte Bilddaten sowohl einem Merkmalsdetektor 308 als auch einer Bewegungsbestimmungshardware bereitstellen kann. In mindestens einer Ausführungsform kann der Merkmalsdetektor 308 Computer Vision oder ein trainiertes neuronales Netz verwenden, um Merkmale aus diesen Bilddaten zu extrahieren, die zur Identifizierung von Objekten von Interesse in diesen Bilddaten verwendet werden können. In mindestens einer Ausführungsform kann dies ein oder mehrere Objekte einer oder mehrerer Klassen oder Arten beinhalten, die dieses System zur Objektverfolgung identifizieren soll. In mindestens einer Ausführungsform können diese Bilddaten auch von einer Hardware, wie etwa einer Grafikverarbeitungseinheit (GPU), verarbeitet werden, die in der Lage ist, die Bewegung zwischen aufeinanderfolgenden Frames zu bestimmen und diese Bewegungsinformationen auszugeben, wie etwa als Bewegungsvektoren, die auf einer Pixelebene bereitgestellt werden. Mindestens in einer Ausführungsform können diese extrahierten Bildmerkmale und bestimmten Bewegungsinformationen einem Objektverfolger 312 bereitgestellt werden, der diese extrahierten Merkmale verwenden kann, um ein oder mehrere Objekte zu identifizieren, die in jedem Videoframe einer Sequenz dargestellt sind. In mindestens einer Ausführungsform können diese Bewegungsinformationen dem Verfolger helfen, Objekte zwischen aufeinanderfolgenden Videoframes zu korrelieren. In mindestens einer Ausführungsform kann es mehrere Objekte derselben Art in einer Sequenz von Videoframes geben, und ohne Bewegungsinformationen kann es schwierig sein, bestimmten Instanzen dieser Objektklasse in dieser Sequenz auf die Spur zu kommen. In mindestens einer Ausführungsform könnte man sich ein Video eines Aquariums vorstellen, das mehrere Exemplare derselben Art von Fischen beinhaltet, die ein nahezu identisches Erscheinungsbild aufweisen können. In mindestens einer Ausführungsform kann es ohne eine Art von Bewegungsinformationen sehr schwierig sein, Instanzen dieser Fische in unterschiedlichen Videoframes zuzuordnen. In mindestens einer Ausführungsform können Objekte an Positionen, die diesen Regionen von Interesse entsprechen, zwischen Frames genauer identifiziert werden, wenn bekannt ist, wie sich eine Region von Interesse für ein Objekt zwischen Frames bewegt hat, indem repräsentative Bewegungsinformationen verwendet werden. In mindestens einer Ausführungsform kann es Situationen geben, in denen ein Objekt verdeckt wird oder aus dem Blickfeld gerät und dann wieder auftaucht. Diese Situationen können behandelt werden, indem sie als neue Objekte behandelt werden oder indem versucht wird, sie mit früheren Instanzen zu korrelieren, wobei ein anderes System, wie etwa die Objektinstanzerkennung, verwendet wird.
In mindestens einer Ausführungsform kann ein solcher Prozess verwendet werden, um ein oder mehrere Objekte über eine Sequenz oder einen Satz von Bildern oder Videoframes zu verfolgen, ohne Merkmale für diese Objekte in jedem dieser Videoframes nachzuweisen. In mindestens einer Ausführungsform kann das Objektverfolgungssystem 304 einen Erkennungsparameter aufweisen, der von einem Benutzer, einer Anwendung oder einer anderen Quelle konfigurierbar ist und der eine Häufigkeit angeben kann, mit der Merkmale von Objekten zu erkennen sind. In mindestens einer Ausführungsform kann dies jedes zweite, dritte oder vierte Videoframe in einer Sequenz von Videoframes sein. In mindestens einer Ausführungsform ermöglicht die Fähigkeit, Bewegungsinformationen (z. B. optische Flussdaten) aus der Bewegungsbestimmungskomponente 310 zu verwenden, einen vergleichsweise leichtgewichtigen Ansatz, während die Genauigkeit von Ansätzen, die Merkmale für jeden einzelnen Frame nachweisen, erhalten bleibt.
In mindestens einer Ausführungsform können ein oder mehrere Videoströme 302 von einem oder mehreren Decodern 306 empfangen werden. In mindestens einer Ausführungsform wird der Einfachheit halber von einem einzigen Videostream und Decoder gesprochen. In mindestens einer Ausführungsform kann ein eingehender Bitstrom des Videostreams 302 von einem Videodecoder 306 in eine Sequenz von Bildern oder Videoframes decodiert werden. In mindestens einer Ausführungsform können diese decodierten Frames einem Objektdetektor, wie etwa dem Merkmalsdetektor 308, zugeführt werden, wenn gemäß einem relevanten Erkennungsparameter bestimmt wird, dass ein aktuelles Frame einer Merkmalserkennung zu unterziehen ist. In mindestens einer Ausführungsform kann der Merkmalsdetektor 308 einen yolov3-basierten Objektdetektor-basierenden Ansatz verwenden, obwohl auch andere Merkmals- oder Objekterkennungsansätze verwendet werden können, die zumindest einen gewissen Grad an maschinellem Lernen für die Objektklassifizierung beinhalten oder nutzen können. In mindestens einer Ausführungsform kann der Merkmalsdetektor 308 einen bestimmten Frame analysieren, um eine oder mehrere Regionen von Interesse (ROI) zu erkennen, und eine entsprechende Objektklasse für jede erkannte ROI identifizieren. In mindestens einer Ausführungsform verarbeitet der Merkmalsdetektor 308, wie erwähnt, jeden K^-ten Frame, wobei 0 ≤ K ≤ 4. In mindestens einer Ausführungsform kann eine Obergrenze für K auf verschiedenen Faktoren beruhen, wie etwa auf dem Ausmaß der Bewegung oder der Frame-Rate des Eingangsvideostreams 302.
In mindestens einer Ausführungsform kann jeder decodierte Frame aus dem Videostream 302 zur Analyse in eine Bewegungsbestimmungskomponente 310, wie etwa eine optische Fluss-Engine, eingespeist werden. In mindestens einer Ausführungsform ist jeder Frame von der Komponente 310 zur Bestimmung der Bewegung zu analysieren, unabhängig von einem für den Merkmalsdetektor 308 verwendeten Wert von K. In mindestens einer Ausführungsform kann die Bewegungsbestimmungskomponente 310 einzelne Frames analysieren, um Bewegungsvektoren oder Flussvektoren zwischen nachfolgenden Frames zu bestimmen, wie etwa zwischen Frame (P-1) und Frame P. In mindestens einer Ausführungsform können ROI- und Klassifizierungsdaten vom Merkmalsdetektor 308 dem Objektverfolger 312 zugeführt werden, der einen ROI-Speicher 316 unterhalten kann, der die neuesten ROI-Daten für den Videostream 302 enthält. In mindestens einer Ausführungsform wird der ROI-Speicher 316 mit ROI-bezogenen Daten aktualisiert, die vom Merkmalsdetektor 308 empfangen werden. In mindestens einer Ausführungsform kann der Verfolger 312 auch dichte Flussvektorinformationen von der Bewegungsbestimmungskomponente 310 empfangen. In mindestens einer Ausführungsform kann der Objektverfolger 312 einen Prozess wie den oben beschriebenen verwenden, um einen repräsentativen Fluss für jede ROI in einem bestimmten Frame zu bestimmen, oder zumindest für diejenigen, für die ein solcher Fluss bestimmbar ist. In mindestens einer Ausführungsform können diese repräsentativen Flussdaten verwendet werden, um eine Position jeder ROI für einen aktuellen Frame vorherzusagen, wobei diese Vorhersage die Anwendung dieses repräsentativen Bewegungsvektors auf eine Position dieser ROI umfassen kann, die aus oder für einen vorherigen Frame in dieser Sequenz bestimmt wurde. In mindestens einer Ausführungsform können diese vorhergesagten Orte mit den ROls des aktuellen Frames verglichen werden, um zu versuchen, eine beste, nächstgelegene oder geeignetere Übereinstimmung für jede ROI zu bestimmen, oder zumindest diejenigen ROls, für die Übereinstimmungen mit mindestens einem minimalen Level an Konfidenz bestimmt werden können.
In mindestens einer Ausführungsform kann ein ROI-Matching-Algorithmus einen Abstand zwischen einer ROI des aktuellen Frames und einer verzerrten ROI berechnen, wie etwa durch Bestimmen einer Schwerpunktposition für jede dieser ROls und Bestimmen eines Abstands dazwischen. In mindestens einer Ausführungsform kann dies die Berechnung eines Schnittpunkts über Vereinigung (intersection over union - IOU) einer aktuellen Frame-ROI und einer verzerrten ROI beinhalten. In mindestens einer Ausführungsform kann ein gewichteter Durchschnitt dieses Wertes als Kosten in einem Matching-Algorithmus, wie etwa einem ungarischen Matching-Algorithmus oder einem anderen kombinatorischen Optimierungsproblem, verwendet werden, um übereinstimmende ROls zwischen benachbarten Frames in einem Stream, einer Datei oder einer Sequenz zu bestimmen. In mindestens einer Ausführungsform führt ein ungarischer Matching-Ansatz ein kostenbasiertes Matching durch, mit dem Ziel, die Kosten für die Identifizierung von Übereinstimmungen zu minimieren. In mindestens einer Ausführungsform kann dies die Minimierung des Abstands zwischen den Schwerpunkten einer aktuellen ROI und einer verzerrten ROI beinhalten. In mindestens einer Ausführungsform kann dies auch die Minimierung der Kosten für einen Schnittpunkt über Vereinigung (IOU) beinhalten, wobei versucht wird, die Menge der Vereinigung zu minimieren, die nicht in einem Schnittpunkt zweier ROls enthalten ist. In mindestens einer Ausführungsform können diese Abstands- und IOU-Kosten gemeinsam minimiert werden, wobei dieser ungarische Matching-Ansatz Übereinstimmungen ausgibt, die einen oder beide dieser Kosten minimieren.
In mindestens einer Ausführungsform können dann eine oder mehrere bestimmte übereinstimmende oder entsprechende ROls zu einer Ausführungsliste hinzugefügt werden. In mindestens einer Ausführungsform kann ein Verfolger, wenn keine Übereinstimmungen gefunden werden, eine ROI in einem entsprechenden ROI-Speicher verzerren und diese zusammen mit einem existierenden Identifikator zu dieser Ausgabeliste hinzufügen. In mindestens einer Ausführungsform kann dies bei der Verfolgung von Objekten helfen, die in einem aktuellen Frame nicht identifiziert werden können, wie etwa weil sie zumindest teilweise verdeckt sind oder übermäßiges Rauschen aufweisen, bei denen es jedoch wünschenswert oder vorteilhaft sein kann, zu versuchen, Objekte in nachfolgenden Frames zu korrelieren und zu verfolgen. In mindestens einer Ausführungsform können ROls in einem aktuellen Frame, die keine Übereinstimmung finden, neue Identifikatoren erhalten und zu dieser Ausgabeliste hinzugefügt werden. In mindestens einer Ausführungsform kann dies daran liegen, dass ein Objekt zum ersten Mal in dieser Sequenz erscheint oder in mehr als einer maximalen Anzahl von aufeinanderfolgenden Frames nicht erkannt werden konnte. In mindestens einer Ausführungsform kann dieser ROI-Speicher dann aktualisiert werden , um diese aktuellen Frame-ROls aufzunehmen. In mindestens einer Ausführungsform kann dieser Prozess bis zu einer Anzahl von Frames wiederholt werden, die in diesem Bitstrom vorhanden sind.
In mindestens einer Ausführungsform kann die Vorrichtung zum Bereitstellen von Bewegungsdaten eine optische Fluss-Engine beinhalten, wie sie beispielsweise von der NVIDIA Corporation bereitgestellt wird, die in Form von dedizierter Hardware auf GPUs, wie Turing GPUs, vorliegen kann. In mindestens einer Ausführungsform kann eine solche Engine einen Großteil dieser Verarbeitung und Bestimmung der Bewegungsvektoren oder des dichten optischen Flusses durchführen, wodurch andere Verarbeitungsressourcen wie CPUs oder CUDA-Kerne auf einer GPU frei werden. In mindestens einer Ausführungsform weist die Verwendung einer solchen genauen optischen Fluss-Engine auch den Vorteil auf, dass teure Objektbestimmungen, die beispielsweise Deep Learning nutzen, nicht für jeden Frame ausgeführt werden müssen, wodurch ein erheblicher Teil der rechenintensiven GPU- und CPU-Ressourcen eingespart wird.
In mindestens einer Ausführungsform kann ein Prozess 400 zur Bestimmung repräsentativer Bewegungsinformationen für eine oder mehrere Regionen von Interesse durchgeführt werden, wie in 4A veranschaulicht. In mindestens einer Ausführungsform können Bewegungsvektordaten auf Pixel-Ebene (oder andere derartige Bewegungsinformationen) für ein Paar von Bildern oder Videoframes in einer Sequenz empfangen 402 oder anderweitig erhalten werden. In mindestens einer Ausführungsform kann eine Region von Interesse (ROI) für die Analyse ausgewählt werden 404. In mindestens einer Ausführungsform kann ein Bewegungsvektor für ein zentrales Pixel dieser Region (oder zumindest ein Pixel in der Nähe eines zentralen Ortes) verwendet werden 406. In mindestens einer Ausführungsform kann ein Bewegungsvektor für ein zentrales Pixel dieser Region (oder mindestens ein Pixel in der Nähe eines zentralen Ortes) dieser Region zugewiesen werden 406. In mindestens einer Ausführungsform kann dieses erste Pixel einer ersten Region zugeordnet werden. In mindestens einer Ausführungsform können Bewegungsvektoren für benachbarte Pixel, die nicht bereits einer Region zugeordnet sind, analysiert werden 408. In mindestens einer Ausführungsform können Bewegungsvektoren für diese Pixel mit Bewegungsvektoren für benachbarte Pixel verglichen werden, und diese Pixel können jeweils derselben Region zugewiesen werden 410, wenn diese Vektoren einen oder mehrere Ähnlichkeitsschwellenwerte erfüllen, wie etwa einen lokalen Ähnlichkeitsschwellenwert und einen globalen Ähnlichkeitsschwellenwert. Andernfalls kann ein Pixel aus der Betrachtung in dieser Iteration für die Berücksichtigung der Region in einer oder mehreren nachfolgenden Iterationen entfernt werden. In mindestens einer Ausführungsform kann bestimmt werden 412, ob es weitere Pixel gibt, denen in dieser ROI Regionen zugewiesen werden müssen, und wenn ja, kann dieser Prozess fortgesetzt werden, indem ein nächstes Pixel in dieser ROI ausgewählt wird 414 und die Bewegungsvektoren der benachbarten Pixel analysiert werden. In mindestens einer Ausführungsform kann, wenn allen Pixeln in einer ROI einer Region zugewiesen wurden, eine weitere Bestimmung dahingehend vorgenommen werden 416, ob es in diesem Bildpaar eine oder mehrere ROI gibt, die zu analysieren sind. In mindestens einer Ausführungsform kann dann, wenn es mindestens eine weitere ROI gibt, eine nächste ROI ausgewählt werden, und dieser Prozess kann fortgesetzt werden. In mindestens einer Ausführungsform kann, nachdem alle ROI analysiert und Regionen bestimmt wurden, für jede ROI eine primäre Region identifiziert und ein repräsentativer Bewegungsvektor bestimmt werden 418, der zumindest teilweise auf Bewegungsvektoren für Pixel basiert, die in dieser primären Region enthalten sind. In mindestens einer Ausführungsform können diese repräsentativen Bewegungsvektoren für diese ROls dann zur Verwendung in einer Aufgabe wie beispielsweise der Objektkorrelation und -verfolgung bereitgestellt werden 420.
In mindestens einer Ausführungsform kann ein Prozess 430 zum Bestimmen repräsentativer Bewegungsinformationen durchgeführt werden, wie in 4B veranschaulicht. In mindestens einer Ausführungsform kann ein Videostream (oder eine andere Sequenz von Bilddaten) empfangen 432, erzeugt oder anderweitig erhalten werden. In mindestens einer Ausführungsform kann dieser Videostream in eine Sequenz von Bildern oder Videoframes decodiert werden 434. In mindestens einer Ausführungsform können einzelne Frames in Sequenz analysiert werden, entweder während oder nach dem Empfang dieses Videostreams. In mindestens einer Ausführungsform kann ein aktueller Frame dieser Sequenz zur Analyse ausgewählt werden 436. In mindestens einer Ausführungsform wird dieser aktuelle Frame relativ zu einem vorherigen Frame analysiert 438, sofern es sich nicht um einen ersten Frame in dieser Sequenz handelt, um pixelspezifische Bewegungsvektoren für diesen Frame oder optische Flussdaten in Bezug auf einen vorherigen Frame in dieser Sequenz zu bestimmen. In mindestens einer Ausführungsform kann die Hardware für den optischen Fluss dichte optische Flussdaten bereitstellen, die die Bewegung von Merkmalen auf Pixelebene anzeigen, die in beiden Frames identifiziert wurden. In mindestens einer Ausführungsform können einzelne Bewegungsvektoren analysiert werden, um repräsentative Bewegungsvektoren für ROls in diesem aktuellen Bild zu bestimmen 440, wobei ein Prozess wie beispielsweise der in Bezug auf 4A beschriebene zum Einsatz kommt. In mindestens einer Ausführungsform können diese repräsentativen Bewegungsvektoren auf ROls aus einem früheren Frame angewandt werden, um vorhergesagte oder verzerrte ROls für einen aktuellen Frame zu bestimmen. In mindestens einer Ausführungsform weisen diese vorhergesagten oder verzerrten ROls zugeordnete Bezeichnungen auf, die auf entsprechende ROls in einem aktuellen Bild angewendet werden können. In mindestens einer Ausführungsform werden repräsentative Bewegungsvektoren in Einheiten von Pixeln bestimmt und können auf einen bestimmten Abschnitt jeder ROI angewandt werden, wie etwa auf eine zentrale Pixelkoordinate oder eine Eckkoordinate einer ROI, wie etwa eine Koordinate oben links.
In mindestens einer Ausführungsform kann bestimmt werden 444, ob es sich bei einem aktuellen Frame um einen Erkennungs-Frame oder um einen Frame handelt, für den eine Objekterkennung durchzuführen ist. In mindestens einer Ausführungsform wird die Objekterkennung nur bei einer Teilmenge von Frames in einer Sequenz durchgeführt, wie etwa bei jedem zweiten, dritten oder vierten Frame. In mindestens einer Ausführungsform kann diese Bestimmung durchgeführt werden, bevor die Bewegungsvektoren bestimmt werden. In mindestens einer Ausführungsform kann, wenn für einen aktuellen Frame eine Erkennung durchzuführen ist, eine Objekterkennung durchgeführt werden, und eine oder mehrere ROI für ein oder mehrere Objekte in diesem aktuellen Frame erkannt werden 446. In mindestens einer Ausführungsform kann ein Matching-Ansatz verfolgt werden, um zu versuchen, diese aktuellen ROls mit verzerrten ROls aus einem früheren Frame abzugleichen 448. In mindestens einer Ausführungsform kann dies einen oder mehrere Matching-Ansätze beinhalten, wie Abstands-Matching oder Schnittpunkt über Vereinigung-Matching. In mindestens einer Ausführungsform kann ein ungarischer Matching-Ansatz verwendet werden, um ein kostenbasiertes Matching durchzuführen. In mindestens einer Ausführungsform können dann Bezeichnungen von verzerrten ROls auf übereinstimmende aktuelle ROls in einem aktuellen Bild angewendet werden, und diese Daten für diese aktuellen ROls können 452 in einem ROI-Datenspeicher oder einem anderen derartigen Ort gespeichert werden. In mindestens einer Ausführungsform können, wenn bestimmt wird, dass in einem aktuellen Frame keine Erkennung durchzuführen ist, die Daten für diese verzerrten ROls aus einem früheren Frame in diesem ROI-Datenspeicher zur Verwendung mit einem nachfolgenden Frame gespeichert werden, wo eine zusätzliche Verzerrung durchgeführt werden kann, bis eine Objekterkennung erfolgt, woraufhin ein Matching und eine Bezeichnungsübertragung erfolgen kann. In mindestens einer Ausführungsform kann dieser Prozess so lange durchgeführt werden, bis der letzte Frame einer Sequenz oder ein anderes Endkriterium erfüllt ist. In mindestens einer Ausführungsform kann ein Detektor möglicherweise nicht alle Objekte in einem bestimmten Frame genau erkennen, sodass eine Übereinstimmung für diesen Frame nicht identifiziert werden kann. In mindestens einer Ausführungsform können verzerrte ROI-Daten in einem ROI-Speicher für mindestens eine Mindestanzahl von Frames aufbewahrt werden, um Objekte abgleichen zu können, die für einen oder mehrere Erkennungsframes nicht nachgewiesen werden können, sei es aufgrund von Problemen bei der Erkennung oder der Sichtbarkeit in einem Frame, neben anderen möglichen Faktoren. In mindestens einer Ausführungsform kann ein Objektdetektor auch falsch positive Ergebnisse erzeugen, indem er Objekte erkennt, die in einem bestimmten Frame nicht wirklich dargestellt oder ungenau erkannt werden. In mindestens einer Ausführungsform kann die Verfolgung ungenauer oder nicht vorhandener Objekte zumindest teilweise vermieden werden, indem eine Abkühlungsphase genutzt wird, in der eine ROI nicht sofort zu einem ROI-Speicher für die Verfolgung hinzugefügt wird, wenn diese ROI erstmals erkannt wird, sondern für mindestens eine minimale Anzahl von Frames verfolgt werden kann, bevor sie als legitime ROI für die Objektverfolgung behandelt wird. In mindestens einer Ausführungsform kann eine ROI verrauscht oder unstimmig sein, und nach einer Anzahl von Frames kann diese ROI aus der Betrachtung fallen gelassen werden, wenn genaue oder hinreichend konfidele Übereinstimmungen nicht bestimmt werden können, zumindest nicht mit angemessener oder minimaler Stimmigkeit.
In mindestens einer Ausführungsform kann ein Prozess 460 zum Bestimmen repräsentativer Bewegungsinformationen durchgeführt werden, wie in 4C veranschaulicht. In mindestens einer Ausführungsform wird eine Vielzahl digitaler Bilder 462 erhalten, die Darstellungen eines oder mehrerer Objekte in einer Sequenz, wie etwa einem Strom von Videoframes, beinhalten können. In mindestens einer Ausführungsform können Flussinformationen für diese ein oder mehreren Objekte in dieser Vielzahl von digitalen Bildern bestimmt werden 464, wobei diese Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren umfassen können, die unter Verwendung einer Vielzahl von individuellen Bewegungsvektoren oder optischen Flussdaten für Pixel, die diesen ein oder mehreren Objekten entsprechen, bestimmt werden. In mindestens einer Ausführungsform kann die Bewegung dieser einen oder mehreren Objekte bestimmt werden 466, zumindest teilweise basierend auf dieser bestimmten Flussinformation für dieses eine oder die mehreren Objekte. In mindestens einer Ausführungsform kann ein Teil dieser Bestimmungsfunktionalität durch maschinelles Lernen implementiert werden, wie etwa durch ein oder mehrere neuronale Netze, um Informationen abzuleiten, die diesen einen oder mehreren Objekten zugeordnet sind.
In mindestens einer Ausführungsform können Bewegungsinformationen, wie etwa optische Flussdaten, verwendet werden, um die Bewegung von erkannten Objekten zwischen Videoframes vorherzusagen, ohne dass diese Objekte in jedem einzelnen Frame erkannt werden müssen, was rechenintensiv sein kann. In mindestens einer Ausführungsform kann ein Objektdetektor beispielsweise bei jedem dritten oder vierten Frame ausgeführt werden, wobei die vorhergesagten und bestimmten Orte der Objekte dann abgeglichen werden können. In mindestens einer Ausführungsform kann ein solcher Prozess repräsentative Flüsse verwenden, die für Regionen von Interesse (ROIs) bestimmt wurden, die den in den Videodaten nachgewiesenen Objekten entsprechen. In mindestens einer Ausführungsform können die Orte dieser ROls in einem ersten Frame mit Hilfe eines Objektdetektors erkannt werden. In mindestens einer Ausführungsform kann, anstatt diese Objekte (und damit diese ROIs) in einem nächsten Frame erneut zu erkennen, ein aus diesen optischen Flussdaten bestimmter repräsentativer Fluss verwendet werden, um Orte dieser Objekte/ROIs vorherzusagen. In mindestens einer Ausführungsform kann dieser Objektdetektor nach einer Anzahl von Frames erneut auf einem aktuellen Frame ausgeführt werden, um tatsächliche Objekt-/ROI-Positionen zu erkennen, und diese tatsächlichen ROls können mit entsprechenden vorhergesagten ROls abgeglichen werden. In mindestens einer Ausführungsform kann dies die Objektverfolgung über eine Sequenz von Frames ermöglichen, während ein teurer Prozess zur Objekterkennung nur für eine Teilmenge dieser Frames ausgeführt werden muss.
In mindestens einer Ausführungsform können Aufgaben wie die Bewegungsbestimmung und die Objektverfolgung lokal auf einer Vorrichtung 502 oder entfernt auf einem Netzserver 520 durchgeführt werden, wie in der Systemarchitektur 500 von 5 veranschaulicht. In mindestens einer Ausführungsform kann mindestens ein Abschnitt dieser Funktionalität von mindestens einem Inhalts-Server 520 über mindestens ein Netz 540 bereitgestellt werden. In mindestens einer Ausführungsform kann der zu analysierende Bildinhalt Bild- oder Videoinhalte beinhalten, wobei einzelne Videoframes verarbeitet und als Einzelbilder behandelt werden können. In mindestens einer Ausführungsform kann sich dieser Bildinhalt auf Spiele-, Virtual Reality(VR)-, Mixed Reality(MR)- oder Augmented Reality(AR)-Anwendungen beziehen. In mindestens einer Ausführungsform kann die Client-Vorrichtung 502 eine Vorrichtung wie einen Desktop-Computer, ein Notebook, eine Spielkonsole, ein Smartphone, einen Tablet-Computer, ein VR-Headset, eine AR-Brille, einen tragbaren Computer, eine Digitalkamera oder einen Smart-TV beinhalten oder daraus bestehen. In mindestens einer Ausführungsform kann eine Inhaltsanwendung 524, die auf einem Bild-Server 520 ausgeführt wird, eine einem Benutzer einer Vorrichtung 502 zugeordnete Sitzung initiieren, wobei ein Sitzungsmanager 526 und in einer Benutzerdatenbank 536 gespeicherte Benutzerdaten verwendet werden können, und kann bewirken, dass Bildinhalte 534 unter Verwendung einer Rendering-Engine 528 oder einer anderen derartigen Komponente gerendert oder erzeugt werden, falls dies für diese Art von Inhalt oder Plattform erforderlich ist, und unter Verwendung eines geeigneten Übertragungsmanagers 522 an die Vorrichtung 502 übertragen werden. In mindestens einer Ausführungsform kann die Client-Vorrichtung 502 Daten bereitstellen, die über das Netz 540 verarbeitet zu verarbeiten sind, und kann Bilder, Daten oder andere Inhalte vom Inhalts-Server 520 empfangen. In mindestens einer Ausführungsform kann eine Inhaltsanwendung 504 auf der Client-Vorrichtung 502 einen Ansichtserzeuger 510 mit mindestens einigen Fähigkeiten beinhalten, wobei ein Objektverfolgungs-Ansichtsbild auf der Client-Vorrichtung 502 ohne Übermittlung an den Bildserver 520 erzeugt werden kann. In mindestens einer Ausführungsform kann eine Kamera 508 verwendet werden, um ein Quellbild oder ein Referenzbild aufzunehmen, und ein Display 506 kann verwendet werden, um ein Quellbild, ein Referenzbild oder ein erzeugtes Bild anzuzeigen, sowie eine Schnittstelle zum Modifizieren einer verfolgten Objektansicht, wie sie von der Inhaltsanwendung 204 bereitgestellt wird. In mindestens einer Ausführungsform kann mindestens ein Inhaltsmanager 512, 530 verwendet werden, um Quell-, Referenz- oder erzeugte Bilder zu speichern und zu verwalten. In mindestens einer Ausführungsform kann eine Inhaltsanwendung 504 auf der Client-Vorrichtung 502 oder eine Anwendung 524 auf dem Inhalts-Server 520 einen Ansichtsgenerator 510, 532 beinhalten, der eine oder mehrere Aufgaben der Bildbearbeitung, -erweiterung, -modifikation, -manipulation oder -erzeugung, wie hierin erörtert und vorgeschlagen, durchführen kann, wie etwa um Hinweise auf verfolgte Objekte in Bild- oder Videodaten bereitzustellen. In mindestens einer Ausführungsform kann ein Erzeuger darauf trainiert werden, einzelne Objekte zu identifizieren und die Bewegung dieser einzelnen Objekte im Zeitverlauf anzuzeigen, wie etwa durch die Verwendung von Begrenzungsrahmen oder Bezeichnungen.
In mindestens einer Ausführungsform können die Daten oder Inhalte der Objektverfolgung auch einem oder mehreren anderen Client-Vorrichtungen 550 oder Empfängern bereitgestellt werden, wie etwa einem Sicherheitssystem oder einem Navigationssystem. In mindestens einer Ausführungsform kann zumindest ein Teil dieses zu analysierenden Inhalts von einem Drittanbieter stammen, wie etwa von einer Kamera oder einer Videoquelle eines Drittanbieters.
INFERENZ- UND TRAININGSLOGIK
6A veranschaulicht eine Inferenz- und/oder Trainingslogik 615, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 601 aufweisen, um Vorwärts- und/oder Ausgangsgewichte und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das für Inferenzieren in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um den Grafikcode oder andere Software zur Steuerung des Timings und/oder der Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen zu laden sind, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt ein Code, wie etwa ein Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf der Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder der Inferenz unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, enthalten sein.
In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 601 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM,,), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 601 intern oder extern zum Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der bei der Inferenz und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 605 beinhalten, um Rückwärts- und/oder Ausgangsgewichtungs- und/oder Eingangs-/Ausgangsdaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das trainiert und/oder zum Inferenzieren in Aspekten einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 605 Gewichtsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder des Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 605 aufweisen oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in der Gewichts- und/oder andere Parameterinformationen zu laden sind, um die Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend: arithmetische Logikeinheiten (ALUs)) zu konfigurieren. In mindestens einer Ausführungsform lädt ein Code, wie etwa ein Graphencode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs auf der Grundlage einer Architektur eines neuronalen Netzes, mit dem dieser Code korrespondiert. In mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 605 einen anderen On-Chip- oder Off-Chip-Datenspeicher aufweisen, z. B. den L1-, L2- oder L3-Cache eines Prozessors oder den Systemspeicher. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 605 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der Daten, die bei dem Inferenzieren und/oder dem Training eines neuronalen Netzes verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 On-Chip- oder Off-Chip-Datenspeicher beinhalten, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine oder mehrere arithmetische Logikeinheiten („ALUs“) 610 beinhalten, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen auszuführen, die zumindest teilweise auf einem Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder durch diesen angezeigt werden, deren Ergebnis in einem Aktivierungsspeicher 620 gespeicherte Aktivierungen (z. B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von im Code- und/oder Datenspeicher 601 und/oder Code- und/oder Datenspeicher 605 gespeicherten Eingangs-/Ausgangs- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden die im Aktivierungsspeicher 620 gespeicherten Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALUs 610 als Reaktion auf das Ausführen von Befehlen oder anderem Code ausgeführt wird, wobei im Code- und/oder Datenspeicher 605 und/oder Code- und/oder Datenspeicher 601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie Verzerrungswerten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, die ganz oder teilweise im Code- und/oder Datenspeicher 605 oder im Code- und/oder Datenspeicher 601 oder in einem anderen Speicher On- oder Off-Chip gespeichert sein können.
In mindestens einer Ausführungsform sind ALUs 610 in einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen beinhaltet, während in einer anderen Ausführungsform ALUs 610 extern zu einem Prozessor oder einer anderen logischen Hardware-Vorrichtung oder -Schaltung, der/die sie verwendet (z. B. ein Co-Prozessor), sein können. In mindestens einer Ausführungsform können die ALUs 610 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.), vorhanden sein. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf demselben Prozessor oder eine anderen logischen Hardware-Vorrichtung oder Schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen befinden können, oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen. In mindestens einer Ausführungsform kann jeder Abschnitt des Aktivierungsspeichers 620 mit einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, vorhanden sein. Darüber hinaus kann Inferenz- und/oder Trainingscode mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardwarelogik oder -schaltung zugreifen kann, und unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Stilllegungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet werden.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 620 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder ein DRAM, ein SRAM, einen Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip bzw. außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der bei dem Inferenzieren und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 6A veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis (application-specific integrated circuit - „ASIC“) verwendet werden, wie etwa der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6A veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit (graphics processing unit - „GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (field programmable gate arrays - „FPGAs“), verwendet werden.
6B veranschaulicht Inferenz- und/oder Trainingslogik 615 gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis (application-specific integrated circuit - ASIC) verwendet werden, wie etwa der Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit (graphics processing unit - „GPU“) oder anderer Hardware, wie etwa feldprogrammierbaren Gate-Arrays (field programmable gate arrays - „FPGAs“), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Verzerrungswerten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 6B dargestellt ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource verbunden, wie etwa der Rechenhardware 602 bzw. der Rechenhardware 606. In mindestens einer Ausführungsform umfassen die Rechenhardware 602 und die Rechenhardware 606 jeweils eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, und deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
In mindestens einer Ausführungsform entsprechen jeder der Code- und/oder Datenspeicher 601 und 605 und die entsprechende Rechenhardware 602 bzw. 606 verschiedenen Schichten eines neuronalen Netzes, sodass die resultierende Aktivierung von einem „Speicher-/Rechenpaar 601/602“ des Code- und/oder Datenspeichers 601 und der Rechenhardware 602 als Eingang für das nächste „Speicher-/Rechenpaar 605/606“ des Code- und/oder Datenspeichers 605 und der Rechenhardware 606 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform können die Speicher-/Rechenpaare 601/602 und 605/606 jeweils mit mehr als einer Schicht eines neuronalen Netzes korrespondieren. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in der Inferenz- und/oder Trainingslogik 615 beinhaltet sein.
RECHENZENTRUM
7 veranschaulicht ein Beispiel für ein Rechenzentrum 700, in welchem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das Rechenzentrum 700 eine Datenzentrums-Infrastrukturschicht 710, eine Frameworkschicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740 auf.
In mindestens einer Ausführungsform kann, wie in 7 gezeigt, die Rechenzentrumsinfrastrukturschicht 710 einen Ressourcenorchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („Knoten-C.R.s“) 716(1)-716(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 716(1)-716(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen (z. B. dynamischen Festwertspeicher), Speichervorrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netz-Eingangs-/Ausgangsvorrichtungen („NW-E/A“), Netz-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 716(1)-716(N) ein Server mit einer oder mehreren der oben genannten Rechenleistungen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht gezeigt) oder in vielen Racks in Datenzentren an verschiedenen geografischen Standorten (ebenfalls nicht gezeigt) untergebracht sind. Getrennte Gruppierungen von Knoten-C.R.s innerhalb gruppierter Computerressourcen 714 können gruppierte Rechen-, Netz-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die konfiguriert oder zugewiesen sein können, um eine oder mehrere Arbeitslasten zu tragen. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, in einem oder mehreren Racks gruppiert werden, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzschaltern in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 einen oder mehrere Knoten-C.R.s 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 712 eine Softwaredesigninfrastruktur-(„SDI“-)Managerentität für das Rechenzentrum 700 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform beinhaltet, wie in 7 gezeigt, die Framework-Schicht 720 einen Aufgaben-Scheduler 722, einen Konfigurationsmanager 724, einen Ressourcenmanager 726 und ein verteiltes Dateisystem 728. In mindestens einer Ausführungsform kann die Frameworkschicht 720 ein Framework beinhalten, um Software 732 der Softwareschicht 730 und/oder eine oder mehrere Anwendungen 742 der Anwendungsschicht 740 zu unterstützen. In mindestens einer Ausführungsform kann/können die Software 732 oder die Anwendungen 742 jeweils webbasierte Dienstsoftware oder -anwendungen beinhalten, wie etwa diejenigen, die durch Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt sind. In mindestens einer Ausführungsform kann die Framework-Schicht 720 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework sein, wie etwa Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 728 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Aufgabenplaner 722 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die durch verschiedene Schichten des Rechenzentrums 700 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 724 in der Lage sein, unterschiedliche Schichten zu konfigurieren, wie etwa die Softwareschicht 730 und die Frameworkschicht 720, was Spark und das verteilte Dateisystem 728 zum Unterstützen einer umfangreicher Datenverarbeitung beinhaltet. In mindestens einer Ausführungsform kann der Ressourcenmanager 726 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die in dem verteilten Dateisystem 728 und dem Aufgabenplaner 722 abgebildet sind oder diesen zur Unterstützung zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Computerressourcen eine gruppierte Computerressource 714 auf der Rechenzentrumsinfrastrukturschicht 710 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenmanager 726 mit dem Ressourcenorchestrator 712 koordiniert werden, um diese zugeordneten oder zugewiesenen Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 730 enthaltene Software 732 Software beinhalten, die zumindest von Abschnitten der Knoten C.R.s 716(1)-716(N), der gruppierten Rechenressourcen 714 und/oder des verteilten Dateisystems 728 der Framework-Schicht 720 verwendet wird. Eine oder mehrere Arten von Software können unter anderem Internet-Suchsoftware für Webseiten, Software zum Scannen von E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte beinhalten.
In mindestens einer Ausführungsform können die in der Anwendungsschicht 740 beinhalteten Anwendungen 742 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 716(1)-716(N), gruppierten Rechenressourcen 714 und/oder verteilten Dateisystemen 728 der Frameworkschicht 720 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen des maschinellen Lernens beinhalten, sind aber nicht darauf beschränkt, einschließlich Trainings- oder Inferenzierungssoftware, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit mindestens einer oder mehreren Ausführungsform verwendet werden.
In mindestens einer Ausführungsform können der Konfigurationsmanager 724, der Ressourcenmanager 726 und der Ressourcen-Orchestrator 712 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen basierend auf einer beliebigen Menge und Art von Daten implementieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Handlungen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon befreien, möglicherweise schlechte Konfigurationsentscheidungen zu treffen, und möglicherweise nicht ausgelastete und/oder leistungsschwache Abschnitte eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere maschinelle Lernmodelle zu trainieren oder Informationen unter Verwendung eines oder mehrerer maschineller Lernmodelle gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell des maschinellen Lernens durch das Berechnen von Gewichtungsparametern gemäß einer neuronalen Netzarchitektur unter Verwendung von Software und Computerressourcen trainiert werden, die vorstehend im Hinblick auf das Rechenzentrum 700 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens verwendet werden, die einem oder mehreren neuronalen Netzen entsprechen, um Informationen unter Verwendung der vorstehend beschriebenen Ressourcen in Bezug auf das Rechenzentrum 700 durch das Verwenden von Gewichtungsparameters abzuleiten oder vorherzusagen, die durch eine oder mehrere in dieser Schrift beschriebene Trainingsmethoden berechnet wurden.
In mindestens einer Ausführungsform kann ein Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder Inferenzieren unter Verwendung der oben beschriebenen Ressourcen auszuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst dazu konfiguriert sein, um Benutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste künstlicher Intelligenz.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System von 7 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder - architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für dieses eine oder mehrere Objekte entsprechen.
COMPUTERSYSTEME
8 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann 800, das mit einem Prozessor gebildet wird, der Ausführungseinheiten zur Ausführung einer Anweisung gemäß mindestens einer Ausführungsform beinhalten kann. In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung eine Komponente beinhalten, wie etwa einen Prozessor 802, um Ausführungseinheiten zu verwenden, die eine Logik beinhalten, um Algorithmen für Verfahrensdaten gemäß der vorliegenden Offenbarung durchzuführen, wie etwa in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 800 Prozessoren beinhalten, wie etwa die PENTIUM®-Prozessorfamilie, Xeon™, Itanium®, XScale™ und/oder StrongARM™, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 800 eine Version des WINDOWS-Betriebssystems ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (zum Beispiel UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können in anderen Vorrichtungen verwendet werden, wie etwa tragbaren Vorrichtungen und eingebetteten Anwendungen. Einige Beispiele für tragbare Vorrichtungen beinhalten Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (personal digital assistants - „PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen eine Mikrosteuerung, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzcomputer („NetPCs“), Set-Top-Boxen, Netz-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung einen Prozessor 802 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 808 beinhalten kann, um ein maschinelles Lernmodelltraining und/oder Inferenzieren gemäß den hierin beschriebenen Techniken auszuführen. In mindestens einer Ausführungsform ist das Computersystem 800 ein Desktop mit einem einzelnen Prozessor oder ein Serversystem, in einer weiteren Ausführungsform kann das Computersystem 800 jedoch ein Mehrprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung Folgendes beinhalten: einen Mikroprozessor eines Computers mit komplexem Befehlssatz (complex instruction set computer - „CISC“), einen Mikroprozessor zum Berechnen mit reduziertem Befehlsatz (reduced instruction set computing - „RISC“), einen Mikroprozessor mit sehr langem Befehlswort (very long instruction word - „VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor. In mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 gekoppelt sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten im Computersystem 800 übermitteln kann.
In mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung einen internen Level 1 („L1“)-Cache-Speicher („Cache“) 804 beinhalten. In mindestens einer Ausführungsform kann der Prozessor 802 einen einzigen internen Cache oder mehrere Ebenen eines internen Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 802 befinden. Andere Ausführungsformen können auch eine Kombination von sowohl internen als auch externen Zwischenspeichern abhängig von einer bestimmten Umsetzung und Anforderungen beinhalten. In mindestens einer Ausführungsform kann die Registerdatei 806 verschiedene Arten von Daten in verschiedenen Registern speichern, die ohne Einschränkung ein Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister beinhalten.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, die ohne Einschränkung eine Logik zum Ausführen von Ganzzahl- und Gleitkommaoperationen beinhaltet, ebenfalls im Prozessor 802. In mindestens einer Ausführungsform kann Prozessor 802 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) beinhalten, der Mikrocode für bestimmte Makroanweisungen speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 808 Logik beinhalten, um einen gepackten Befehlssatz 809 zu handhaben. In mindestens einer Ausführungsform können Operationen, die von vielen Multimediaanwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Allzweckprozessor 802 durch das Einschließen des gepackten Befehlssatzes 809 in einen Befehlssatz eines Allzweckprozessors 802 durchgeführt werden, zusammen mit einer verbundenen Schaltung, um Befehle auszuführen. In einer oder mehreren Ausführungsformen können viele Multimediaanwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors zum Ausführen von Operationen an gepackten Daten verwendet wird, wodurch die Notwendigkeit beseitigt werden kann, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen nacheinander mit jeweils einem Datenelement durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 808 auch in Mikrosteuerungen, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von logischen Schaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung einen Speicher 820 beinhalten. In mindestens einer Ausführungsform kann der Speicher 820 als ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory - „DRAM“), ein statischer Direktzugriffsspeicher (Static Random Access Memory - „SRAM“), eine Flash-Speichervorrichtung oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 820 die Befehle 819 und/oder Daten 821 speichern, die durch Datensignale dargestellt sind, die durch den Prozessor 802 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip an den Prozessorbus 810 und den Speicher 820 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speicher-Steuerungs-Hub (memory controller hub - „MCH“) 816 beinhalten, und der Prozessor 802 kann mit dem MCH 816 über den Prozessorbus 810 kommunizieren. In mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite zum Speicher 820 zur Befehls- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten im Computersystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-E/A 822 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogikchip einen Grafikport zur Kopplung mit eine Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite an den Speicher 820 gekoppelt sein und die Grafik-/Videokarte 812 kann an den MCH 816 über eine Accelerated-Graphics-Port(„AGP“)-Verbindung 814 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 800 die System-E/A-Schnittstelle 822 als proprietären Hub-Schnittstellenbus verwenden, um MCH 816 mit einem E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 830 zu koppeln. In mindestens einer Ausführungsform kann ICH 830 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zum Anschluss von Peripheriegeräten an den Speicher 820, den Chipsatz und den Prozessor 802 aufweisen. Zum Beispiel können eine Audiosteuerung 829, ein Firmware-Hub („Flash-BIOS“) 828, ein drahtloser Transceiver 826, ein Datenspeicher 824, eine E/A-Steuerung 823 mit Benutzereingabe- und Tastaturschnittstellen 825, ein serieller Erweiterungsport 827, wie Universal Serial Bus („USB“), und eine Netzsteuerung 834 enthalten sein. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speichervorrichtung oder ein anderes Massenspeichergerät umfassen.
In mindestens einer Ausführungsform veranschaulicht 8 ein System, das miteinander verbundene Hardware-Vorrichtungen oder „Chips“ beinhaltet, während in anderen Ausführungsformen 8 ein beispielhaftes System on a Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 8 dargestellten Einrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Zwischenverbindungen (z. B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 800 unter Verwendung von Compute-Express-Link-(CXL-)Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 8 für Inferenzier- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzes, Funktionen und/oder Architekturen des neuronalen Netzes oder hierin beschriebenen Anwendungsfällen des neuronalen Netzes berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für dieses eine oder mehrere Objekte entsprechen.
9 ist ein Blockdiagramm, das eine elektronische Vorrichtung 900 zur Verwendung eines Prozessors 910 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 900 zum Beispiel und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine Mobilvorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 900 ohne Einschränkung einen Prozessor 910 beinhalten, der kommunikativ an eine beliebige geeignete Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 910 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1°C-Busses, eines System-Management-Busses („SMBus“), eines Low-Pin-Count-Busses (LPC), einer seriellen Peripherieschnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines universellen seriellen Busses („USB“) (Versionen 1, 2, 3) oder eines Busses eines Universal Asynchronous Receiver/Transmitter („UART“). In mindestens einer Ausführungsform zeigt 9 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ beinhaltet, während in anderen Ausführungsformen 9 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 9 veranschaulichten Vorrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten der 9 unter Verwendung von Compute-Express-Link-(CXL-)Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 9 eine Anzeige 924, einen Touchscreen 925, ein Touchpad 930, eine Einheit zur Nahfeldkommunikation (Near Field Communications - „NFC“) 945, einen Sensor-Hub 940, einen Thermosensor 946, einen Express-Chipsatz (Express Chipset - „EC“) 935, ein Trusted Platform Module („TPM“) 938, BIOS-/Firmware-/Flash-Speicher („BIOS, FW-Flash“) 922, einen DSP 960, ein Laufwerk 920, wie etwa ein Halbleiterlaufwerk (Solid State Disk - „SSD“) oder ein Festplattenlaufwerk (Hard Disk Drive - „HDD“), eine Einheit für ein drahtloses lokales Netz (wireless local area network - „WLAN“) 950, eine Bluetooth-Einheit 952, eine Einheit für ein drahtloses Weitverkehrsnetz (Wireless Wide Area Network - „WWAN“) 956, ein globales Positionsbestimmungssystem (Global Positioning System - GPS) 955, eine Kamera („USB-3.0-Kamera“) 954, wie etwa eine USB-3.0-Kamera, und/oder eine Low-Power-Double-Data-Rate-(„LPDDR“-)Speichereinheit („LPDDR3“) 915, die zum Beispiel im LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können in jeder geeigneten Weise umgesetzt werden.
In mindestens einer Ausführungsform können andere Komponenten kommunikativ an den Prozessor 910 durch die vorstehend erörterten Komponenten gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor (Ambient Light Sensor - „ALS“) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ an den Sensorhub 940 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ an den EC 935 gekoppelt sein. In mindestens einer Ausführungsform können der Lautsprecher 963, die Kopfhörer 964 und das Mikrofon („mic“) 965 kommunikativ an eine Audioeinheit („Audiocodec und Klasse-D-Verstärker“) 962 gekoppelt sein, die wiederum kommunikativ an den DSP 960 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 964 zum Beispiel und ohne Einschränkung einen Audiokodierer/-dekodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 957 kommunikativ an die WWAN-Einheit 956 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System von 9 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf den Flussinformationen, die dem einen oder mehreren Objekten entsprechen.
10 veranschaulicht ein Computersystem 1000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1000 dazu konfiguriert, verschiedene Prozesse und Verfahren umzusetzen, die in dieser Offenbarung beschrieben sind.
In mindestens einer Ausführungsform umfasst das Computersystem 1000 ohne Einschränkung mindestens eine Zentralverarbeitungseinheit („CPU“) 1002, die an einen Kommunikationsbus 1010 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform beinhaltet das Computersystem 1000 ohne Einschränkung einen Hauptspeicher 1004 und eine Steuerlogik (z. B. umgesetzt als Hardware, Software oder eine Kombination davon) und Daten werden im Hauptspeicher 1004 gespeichert, der die Form eines Direktzugriffsspeichers (random access memory - „RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzschnittstellen-Subsystem („Netzschnittstelle“) 1022 eine Schnittstelle zu anderen Recheneinrichtungen und Netzen bereit, um Daten von dem Computersystem 1000 zu empfangen und an andere Systeme zu senden.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1000 ohne Einschränkung Eingabevorrichtungen 1008, ein paralleles Verarbeitungssystem 1012 und Anzeigevorrichtungen 1006, die mit einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer Leuchtdiodenanzeige („LED“), einer Plasmaanzeige oder anderen geeigneten Anzeigetechnologien implementiert werden können. In mindestens einer Ausführungsform wird eine Benutzereingabe von Eingabevorrichtungen 1008 empfangen, wie etwa Tastatur, Maus, Touchpad, Mikrofon und mehr. In mindestens einer Ausführungsform kann sich jedes der vorstehenden Module auf einer einzigen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System 10 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf den Flussinformationen, die dem einen oder mehreren Objekten entsprechen.
11 veranschaulicht ein Computersystem 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Computersystem 1100 ohne Einschränkung einen Computer 1110 und einen USB-Stick 1120. In mindestens einer Ausführungsform kann der Computer 1110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform beinhaltet der Computer 1110 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1120, ohne Einschränkung, eine Verarbeitungseinheit 1130, eine USB-Schnittstelle 1140 und eine USB-Schnittstellenlogik 1150. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ein beliebiges Befehlsausführungssystem, eine Einrichtung oder eine Vorrichtung sein, die Befehle ausführen kann. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1130 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Operationen des maschinellen Sehens und maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1140 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Zum Beispiel ist in mindestens einer Ausführungsform die USB-Schnittstelle 1140 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 ein USB-3.0-Typ-A-Anschluss. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1150 eine beliebige Menge und eine beliebige Art von Logik beinhalten, die es der Verarbeitungseinheit 1130 ermöglicht, mit Vorrichtungen (z. B. dem Computer 1110) über den USB-Anschluss 1140 eine Schnittstelle zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System von 11 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf den Flussinformationen, die dem einen oder mehreren Objekten entsprechen.
12A veranschaulicht eine beispielhafte Architektur, bei der eine Vielzahl von GPUs 1210-1213 mit einer Vielzahl von Mehrkernprozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1240-1243 (z. B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1240-1243 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 beinhalten, ohne darauf beschränkt zu sein.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1210-1213 über Hochgeschwindigkeitsverbindungen 1229-1230 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert werden können, als sie für die Hochgeschwindigkeitsverbindungen 1240-1243 verwendet werden. Gleichermaßen können zwei oder mehr Mehrkernprozessoren 1205-1206 über eine Hochgeschwindigkeitsverbindung 1228 verbunden sein, die symmetrische Mehrprozessor-(symmetric multi-processor- SMP-)Busse sein können, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr betrieben werden. Alternativ kann die gesamte Kommunikation zwischen verschiedenen Systemkomponenten, die in 12A gezeigt sind, unter Verwendung derselben Protokolle/Verbindungen (z. B. über eine gemeinsame Verbindungsstruktur) erreicht werden.
In einer Ausführungsform ist jeder Mehrkernprozessor 1205-1206 über Speicherzusammenschaltungen 1226-1227 kommunikativ mit einem Prozessorspeicher 1201-1202 gekoppelt, und jede GPU 1210-1213 ist über GPU-Speicherzusammenschaltungen 1250-1253 kommunikativ mit dem GPU-Speicher 1220-1223 gekoppelt. Die Speicherverbindungen 1226-1227 und 1250-1253 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Als Beispiel und nicht als Einschränkung können Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 flüchtige Speicher sein, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (die gestapelte DRAMs beinhalten), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) und/oder können nichtflüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, sein. In einer Ausführungsform kann ein Teil der Prozessorspeicher 1201-1202 flüchtiger Speicher sein und ein anderer Teil kann nichtflüchtiger Speicher sein (z. B. unter Verwendung einer Zwei-Ebenen-Speicher-(2LM-)Hierarchie).
Wie unten beschrieben, können verschiedene Prozessoren 1205-1206 und GPUs 1210-1213 zwar physisch mit einem bestimmten Speicher 1201-1202 bzw. 1220-1223 gekoppelt sein, doch kann eine einheitliche Speicherarchitektur implementiert werden, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1201-1202 jeweils 64 GB Systemadressraum und die GPU-Speicher 1220-1223 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem insgesamt 256 GB großen adressierbaren Speicher führt).
12B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Mehrkernprozessor 1207 und einem Grafikbeschleunigungsmodul 1246 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1246 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 1240 an den Prozessor 1207 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 1246 auf einem selben Gehäuse oder Chip wie der Prozessor 1207 integriert sein.
In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 1207 eine Vielzahl von Kernen 1260A-1260D, jeweils mit einem Translation-Lookaside-Buffer 1261A-1261 D und einem oder mehreren Caches 1262A-1262D. In mindestens einer Ausführungsform können die Kerne 1260A-1260D verschiedene andere Komponenten zum Ausführen von Anweisungen und zum Verarbeiten von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 1262A-1262D können Level 1 (L1) und Level 2 (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1256 in den Caches 1262A-1262D vorhanden sein, die von Gruppen von Kernen 1260A-1260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1207 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1207 und das Grafikbeschleunigungsmodul 1246 sind mit dem Systemspeicher 1214 verbunden, der die Prozessorspeicher 1201-1202 der 12A beinhalten kann.
Die Kohärenz wird für Daten und Anweisungen, die in verschiedenen Caches 1262A-1262D, 1256 und im Systemspeicher 1214 gespeichert sind, über eine Inter-Core-Kommunikation über einen Kohärenzbus 1264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1264 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1264 implementiert, um Cache-Zugriffe zu snoopen bzw. auszuspionieren.
In einer Ausführungsform ist das Grafikbeschleunigungsmodul 1246 über eine Proxy-Schaltung 1225 kommunikativ mit dem Kohärenzbus 1264 gekoppelt, sodass das Grafikbeschleunigungsmodul 1246 als Peer der Kerne 1260A-1260D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt eine Schnittstelle 1235 eine Anbindung zur Proxy-Schaltung 1225 über eine Hochgeschwindigkeitsverbindung 1240 (z. B. einen PCle-Bus, NVLink usw.) bereit, und eine Schnittstelle 1237 verbindet das Grafikbeschleunigungsmodul 1246 mit der Verbindung 1240.
In einer Implementierung stellt eine Beschleunigerintegrationsschaltung 1236 Cache-Verwaltung, Speicherzugriff, Kontextmanagement und Unterbrechungsmanagement für eine Vielzahl von Grafikverarbeitungsengines 1231, 1232, N des Grafikbeschleunigungsmoduls 1246 bereit. Die Grafikverarbeitungsmodule 1231, 1232, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmodule 1231, 1232, N verschiedene Typen von Grafikverarbeitungsmodulen innerhalb einer GPU umfassen, wie etwa Grafikausführungseinheiten, Medienverarbeitungsmodule (z. B. Video-Encoder/Decoder), Abtaster und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1246 ein Grafikprozessor (GPU) mit einer Vielzahl von Grafikverarbeitungseinheiten 1231-1232, N sein, oder die Grafikverarbeitungseinheiten 1231-1232, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, auf einer gemeinsamen Linecard oder einem gemeinsamen Chip integriert sind.
In mindestens einer Ausführungsform beinhaltet die BeschleunigerIntegrationsschaltung 1236 eine Speicherverwaltungseinheit (MMU) 1239 zum Ausführen verschiedener Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1214. Die MMU 1239 kann auch einen Adressenübersetzungspuffer (TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. Bei einer Umsetzung speichert ein Cache 1238 Befehle und Daten für wirksamen Zugang durch Grafikprozessor-Engines 1231-1232, N. In einer Ausführungsform werden die in dem Cache 1238 und in den Grafikspeichern 1233-1234, M gespeicherten Daten mit den Core-Caches 1262A-1262D, 1256 und dem Systemspeicher 1214 kohärent gehalten. Wie es oben erwähnt ist, kann dies über eine Proxy-Schaltung 1225 im Auftrag des Cache 1238 und der Speicher 1233-1234, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 1238 in Bezug auf Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1262A-1262D, 1256 und Empfangen von Aktualisierungen von dem Cache 1238).
Ein Satz von Registern 1245 speichert Kontextdaten für Threads, die von den Grafikprozessor-Engines 1231-1232, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Zum Beispiel kann die Kontextverwaltungsschaltung 1248 bei einem Kontextwechsel aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextverweis identifiziert). Er kann dann Registerwerte wiederherstellen, wenn er zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1247 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1231 durch die MMU 1239 in reale/physische Adressen im Systemspeicher 1214 übersetzt. Eine Ausführungsform der Beschleunigerintegrationsschaltung 1236 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1246 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikprozessor-Engines 1231-1232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen basierend auf den Verarbeitungsanforderungen und den mit den VMs und/oder Anwendungen verbundenen Prioritäten zugewiesen werden.
In mindestens einer Ausführungsform führt die Beschleunigerintegrationsschaltung 1236 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1246 aus und stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleunigerintegrationsschaltung 1236 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 1231-1232, N, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1231-1232, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1207 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleunigerintegrationsschaltung 1236 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1231-1232, N, sodass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1233-1234, M mit jeder der Grafikverarbeitungsengines 1231-1232, N gekoppelt. In den Grafikspeichern 1233-1234, M werden Anweisungen und Daten gespeichert, die von jeder der Grafikverarbeitungsengines 1231-1232, N verarbeitet werden. Bei den Grafikspeichern 1233-1234, M kann es sich um flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM und/oder um nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram handeln.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Verknüpfung 1240 Verzerrungstechniken verwendet, um sicherzustellen, dass die in den Grafikspeichern 1233-1234, M gespeicherten Daten von den Grafikverarbeitungsengines 1231-1232, N am häufigsten und von den Kernen 1260A-1260D vorzugsweise nicht (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Verzerrungsmechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1231-1232, N) benötigt werden, in den Caches 1262A-1262D, 1256 der Kerne und im Systemspeicher 1214 zu halten.
12C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der die Beschleunigerintegrationsschaltung 1236 in den Prozessor 1207 integriert ist. Zumindest bei dieser Ausführungsform kommunizieren die Grafikprozessor-Engines 1231-1232, N direkt über die Hochgeschwindigkeitsverbindung 1240 mit der Beschleunigerintegrationsschaltung 1236 über die Schnittstelle 1237 und die Schnittstelle 1235 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleunigerintegrationsschaltung 1236 kann dieselben Operationen ausführen, wie sie in 12B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1264 und den Caches 1262A-1262D, 1256 befindet. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, die ein Programmiermodell für dedizierte Prozesse (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung) beinhalten, die Programmiermodelle, die durch die Beschleunigerintegrationsschaltung 1236 gesteuert werden, und Programmiermodelle beinhalten können, die durch das Grafikbeschleunigungsmodul 1246 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsengines 1231-1232, N für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem vorgesehen. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitung-Engines 1231-1232, N weiterleiten, was eine Virtualisierung innerhalb einer VM/Partition ermöglicht.
In mindestens einer Ausführungsform können die Grafikverarbeitungsengines 1231-1232, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die gemeinsam genutzten Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1231-1232, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer Partition ohne Hypervisor sind die Grafikverarbeitungs-Engines 1231-1232, N einem Betriebssystem zugeordnet. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1231-1232, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungsengine 1231-1232, N ein Prozesselement mithilfe eines Prozesshandles aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1214 gespeichert und sind unter Verwendung von in dieser Schrift beschriebenen effektiven Adress-zu-Real-Adressübersetzungsmethoden ansteuerbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1231-1232, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können niedrigere 16 Bits eines Prozesshandles ein Versatz eines Prozesselements innerhalb einer verlinkten Prozesselementliste sein.
12D veranschaulicht einen beispielhaften Beschleunigerintegrations-Slice 1290. Wie es hier verwendet wird, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1236. Der anwendungswirksame Adressraum 1282 innerhalb des Systemspeichers 1214 speichert Prozesselemente 1283. In einer Ausführungsform werden die Prozesselemente 1283 als Reaktion auf GPU-Aufrufe 1281 von Anwendungen 1280 gespeichert, die auf dem Prozessor 1207 ausgeführt werden. Ein Prozesselement 1283 enthält einen Prozesszustand für die entsprechende Anwendung 1280. Ein im Prozesselement 1283 enthaltener Arbeitsdeskriptor (work descriptor - WD) 1284 kann eine einzelne Aufgabe sein, die von einer Anwendung angefordert wird, oder kann einen Verweis auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 1284 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1282 einer Anwendung.
Das Grafikbeschleunigungsmodul 1246 und/oder einzelne Grafikverarbeitungs-Engines 1231-1232, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 1284 an ein Grafikbeschleunigungsmodul 1246 zum Starten einer Aufgabe in einer virtualisierten Umgebung beinhaltet sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231. Da das Grafikbeschleunigungsmodul 1246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1236 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleunigerintegrationsschaltung 1236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1246 zugewiesen ist.
Im Betrieb holt eine WD-Abrufeinheit 1291 in der Beschleunigerintegrations-Slice 1290 den nächsten WD 1284 ab, der eine Angabe einer Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1246 zu erledigen ist. Daten von dem WD 1284 können in den Registern 1245 gespeichert und von der MMU 1239, der Unterbrechungsverwaltungsschaltung 1247 und/oder der Kontextverwaltungsschaltung 1248 wie veranschaulicht verwendet werden. Eine Ausführungsform der MMU 1239 weist z. B. eine Segment-/Page-Walk-Schaltung für den Zugriff auf Segment-/Page-Tabellen 1286 innerhalb des virtuellen OS-Adressraums 1285 auf. Die Unterbrechungsverwaltungsschaltung 1247 kann Unterbrechungsereignisse 1292 verarbeiten, die von dem Grafikbeschleunigungsmodul 1246 empfangen wurden. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1293, die von einer Grafikverarbeitungs-Engine 1231-1232, N erzeugt wird, von der MMU 1239 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine 1231-1232, N und/oder jedes Grafikbeschleunigungsmodul 1246 ein gleicher Satz von Registern 1245 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1290 vorhanden sein. Tabelle 1 zeigt beispielhafte Register, die von einem Hypervisor initialisiert werden können. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerregister
2	Bereichszeiger geplante Prozesse reale Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragsbegrenzung
6	Zustandsregister
7	Logische Partitions-ID
8	Datensatzzeiger Hypervisor-Beschleuniger-Nutzung reale Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Durch Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontext-Speicher/Wiederherstellungs-Zeiger effektive Adresse (EA)
3	Datensatzzeiger Beschleuniger-Nutzung virtuelle Adresse (VA)
4	Speichersegmenttabellenzeiger virtuelle Adresse (VA)
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jedes WD 1284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1246 und/oder die Grafikverarbeitungsengines 1231-1232, N. Es enthält alle Informationen, die von einer Grafikverarbeitungsengine 1231-1232, N zur Ausführung von Prozessen benötigt werden, oder es kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange für abzuschließende Prozesse eingerichtet hat.
12E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1298 auf, in dem eine Prozesselementliste 1299 gespeichert ist. Der reale Hypervisor-Adressraum 1298 ist über einen Hypervisor 1296 zugänglich, der Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1295 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1246 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geslicedte gemeinsame Nutzung und grafikgeleitete gemeinsame Nutzung.
In diesem Modell besitzt der System-Hypervisor 1296 das Grafikbeschleunigungsmodul 1246 und stellt seine Funktion allen Betriebssystemen 1295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1246 die Virtualisierung durch den Systemhypervisor 1296 unterstützt, kann das Grafikbeschleunigungsmodul 1246 Folgendes beachten: 1) Die Aufgabenanforderung einer Anwendung muss autonom sein (d. h. der Status muss zwischen den Aufträgen nicht aufrechterhalten werden) oder das Grafikbeschleunigungsmodul 1246 muss einen Kontextsicherungs- und -wiederherstellungsmechanismus bereitstellen. 2) Das Grafikbeschleunigungsmodul 1246 garantiert, dass eine Aufgabenanforderung einer Anwendung in einer bestimmten Zeit abgeschlossen wird, was etwaige Übersetzungsfehler beinhaltet, oder das Grafikbeschleunigungsmodul 1246 stellt eine Fähigkeit bereit, einer Verarbeitung einer Aufgabe zuvorzukommen. 3) Dem Grafikbeschleunigungsmodul 1246 muss die Fairness zwischen den Prozessen garantiert werden, wenn es in einem geleiteten gemeinsam genutzten Programmiermodell betrieben wird.
In mindestens einer Ausführungsform muss die Anwendung 1280 einen Systemaufruf des Betriebssystems 1295 mit einem Grafikbeschleunigungsmodultyp 1246, einem Arbeitsdeskriptor (WD), einem Autoritätsmaskenregisterwert (authority mask register - AMR) und einem Kontextsicherungs-/Wiederherstellungsbereichszeiger (context save/restore area pointer - CSRP) durchführen. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 1246 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 1246 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1246 formatiert und kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1246, eines effektiven Adressverweises auf eine benutzerdefinierte Struktur, eines effektiven Adressverweises auf eine Warteschlange von Befehlen, oder eine beliebige andere Datenstruktur vorliegen, um die vom Grafikbeschleunigungsmodul 1246 auszuführende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert einer Anwendung, die einen AMR festlegt. Wenn Umsetzungen der Beschleunigerintegrationsschaltung 1236 und des Grafikbeschleunigungsmoduls 1246 ein Benutzerberechtigungsmaskenüberschreibungsregister (User Authority Mask Override Register- UAMOR) nicht unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1296 kann wahlweise einen aktuellen Wert des Berechtigungsmaskenüberschreibungsregisters (Authority Mask Override Register - AMOR) anwenden, bevor ein AMR in dem Prozesselement 1283 platziert wird. In mindestens einer Ausführungsform ist ein CSRP eines der Register 1245, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1282 einer Anwendung für das Grafikbeschleunigungsmodul 1246 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Verweis ist optional, wenn kein Status zwischen Aufgaben gespeichert werden muss oder wenn eine Aufgabe vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextsicherungs-/- wiederherstellungsbereich ein fixierter Systemspeicher sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1295 überprüfen, ob die Anwendung 1280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Das Betriebssystem 1295 ruft dann den Hypervisor 1296 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 -OS zu Hypervisor-Aufrufparametern

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Ein Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (CSRP) mit effektiver Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (accelerator utilization record pointer- AURP) mit virtueller Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs prüft der Hypervisor 1296, ob das Betriebssystem 1295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Der Hypervisor 1296 setzt dann das Prozesselement 1283 in eine verlinkte Prozesselementliste für eine entsprechende Art des Grafikbeschleunigungsmoduls 1246. Ein Prozesselement kann die in Tabelle 4 dargestellten Informationen beinhalten. Tabelle 4 - Prozesselementinformationen

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Ein Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (CSRP) mit effektiver Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (accelerator utilization record pointer- AURP) mit virtueller Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Zustandsregister(SR)-Wert
10	Eine logische Partitions-ID (LPID)
11	Ein Datensatzzeiger Hypervisor-Beschleuniger-Nutzung mit realer Adresse (RA)
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1245 für Beschleunigerintegrations-Slices 1290.
Wie in 12F veranschaulicht, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1210-1213 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1201-1202 zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1201 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1202, ein dritter Abschnitt dem GPU-Speicher 1220 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verteilt, sodass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform gewährleistet der Schaltkreis 1294A-1294E innerhalb einer oder mehrerer MMUs 1239A-1239E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Hostprozessoren (z. B. 1205) und GPUs 1210-1213 und implementiert Verzerrungstechniken, die angeben, in welchen physischen Speichern bestimmte Datentypen zu speichern sind. Während in 12F mehrere Instanzen der Verzerrungs-/Kohärenz-Management-Schaltung 1294A-1294E dargestellt sind, kann die Verzerrungs-/Kohärenz-Schaltung in einer MMU eines oder mehrerer Host-Prozessoren 1205 und/oder in der Beschleuniger-Integrationsschaltung 1236 implementiert sein.
In einer Ausführungsform kann der einer GPU zugewiesene Speicher 1220-1223 als Teil des Systemspeichers abgebildet sein, und es kann auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen werden, ohne jedoch Leistungsnachteile zu erleiden, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform stellt eine Fähigkeit für den GPUangeschlossenen Speicher 1220-1223, auf den Systemspeicher ohne lästigen Zwischenspeicherkohärenzaufwand zuzugreifen, eine vorteilhafte Betriebsumgebung für die GPU-Auslagerung bereit. Diese Anordnung ermöglicht es der Software des Hostprozessors 1205, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne Aufwand von herkömmlichen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beziehen Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A-(memory mapped I/O - MMIO-)Zugriffe ein, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Zwischenspeicherkohärenzaufwände auf den GPU-angehängten Speicher 1220-1223 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Zwischenspeicherkohärenzaufwand eine effektive Schreibbandbreite erheblich verringern, die von einer GPU 1210-1213 gesehen wird. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität einer GPU-Auslagerung spielen.
In mindestens einer Ausführungsform wird die Auswahl einer GPU-Verzerrung und einer Hostprozessor-Verzerrung durch eine Verzerrungs-Verfolger-Datenstruktur gesteuert. Eine Verzerrungstabelle kann verwendet werden, bei der es sich um eine seitengranulare Struktur (z. B. mit der Granularität einer Speicherseite) handeln kann, die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Verzerrungstabelle in einem gestohlenen Speicherbereich eines oder mehrerer einer GPU zugewiesener Speicher 1220-1223 implementiert sein, mit oder ohne Verzerrungs-Cache in der GPU 1210-1213 (z. B. um häufig/kürzlich verwendete Einträge einer Verzerrungstabelle zu cachen). Alternativ kann eine gesamte Verzerrungstabelle innerhalb einer GPU aufrechterhalten werden.
In mindestens einer Ausführungsform wird vordem eigentlichen Zugriff auf einen GPU-Speicher auf einen Verzerrungs-Tabelleneintrag zugegriffen, der mit jedem Zugriff auf einen GPU-Speicher 1220-1223 verknüpft ist, wodurch die folgenden Operationen ausgelöst werden. Zuerst werden lokale Anforderungen von einer GPU 1210-1213, die ihre Seite in GPU-Verzerrung finden, direkt an einen entsprechenden GPU-Speicher 1220-1223 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite in der Host-Verzerrung finden, werden an den Prozessor 1205 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung wie oben beschrieben). In einer Ausführungsform schließen Anforderungen von dem Prozessor 1205, die eine angeforderte Seite in der Host-Prozessor-Verzerrung finden, eine Anforderung wie einen normalen Speicherlesevorgang ab. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an die GPU 1210-1213 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Hostprozessor-Verzerrung überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann die Verzerrung einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, durch einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Verzerrungszustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Verzerrungszustand zu ändern und für einige Übergänge eine Cache-Flushing-Operation in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von der Verzerrung des Host-Prozessors 1205 zur GPU-Verzerrung verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-biased Seiten vom Host-Prozessor 1205 vorübergehend uncachebar gemacht werden. Um auf diese Seiten zuzugreifen, kann der Prozessor 1205 Zugriff von der GPU 1210 anfordern, die den Zugriff sofort gewähren kann oder nicht. Um die Kommunikation zwischen dem Prozessor 1205 und der GPU 1210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-biased Seiten diejenigen sind, die von einer GPU, aber nicht von dem Host-Prozessor 1205 benötigt werden und umgekehrt.
Eine Inferenz- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf den Flussinformationen, die dem einen oder mehreren Objekten entsprechen.
13 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweckprozessorkerne.
13 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1300 als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die integrierte Schaltung 1300 einen oder mehrere Anwendungsprozessoren 1305 (z. B. CPUs), mindestens einen Grafikprozessor 1310 auf und kann zusätzlich einen Bildprozessor 1315 und/oder einen Videoprozessor 1320 aufweisen, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1300 Peripherie- oder Buslogik, was eine USB-Steuerung 1325, eine UART-Steuerung 1330, eine SPI/SDIO-Steuerung 1335 und eine I²S/I²C-Steuerung 1340 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 1300 eine Anzeigevorrichtung 1345 beinhalten, die an einen oder mehrere von einer Steuerung einer Multimediaschnittstelle mit hoher Auflösung (high-definition multimedia interface - HDMI) 1350 und eine Anzeigeschnittstelle für eine mobile Industrieprozessorschnittstelle (mobile industry processor interface - MIPI) 1355 gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicherteilsystem 1360 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1365 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1370 auf.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 1300 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
14A-14B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweckprozessorkerne.
14A-14B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung innerhalb eines SoC gemäß hierin beschriebenen Ausführungsformen veranschaulichen. 14A veranschaulicht einen beispielhaften Grafikprozessor 1410 eines Systems auf einer integrierten Chipschaltung, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform gefertigt werden kann. 14B veranschaulicht einen zusätzlichen beispielhaften Grafikprozessor 1440 eines Systems auf einer integrierten Chipschaltung, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform gefertigt werden kann. In mindestens einer Ausführungsform ist der Grafikprozessor 1410 aus 14A ist ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 1440 aus 14B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 1310 aus 13 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 einen Vertex-Prozessor 1405 und einen oder mehrere Fragment-Prozessoren 1415A-1415N (z. B. 1415A, 1415B, 1415C, 1415D, bis 1415N-1 und 1415N). In mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, sodass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessoren 1415A-1415N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline aus und erzeugt Primitivs und Vertex-Daten. In mindestens einer Ausführungsform verwenden Fragmentprozessoren 1415A-1415N die vom Vertexprozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform sind ein oder mehrere Fragmentprozessoren 1415A-1415N optimiert, um Fragment-Shader-Programme auszuführen, wie in einer OpenGL-API bereitgestellt, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie es in einer Direct 3D-API vorgesehen ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1420A-1420B, Caches 1425A-1425B und Schaltungszusammenschaltungen 1430A-1430B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMUs 1420A-1420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertexprozessor 1405 und/oder den/die Fragmentprozessoren 1415A-1415N, der/die auf Vertex- oder Bild-/Texturdaten verweisen kann/können, die im Speicher gespeichert sind, zusätzlich zu Vertex- oder Bild-/Texturdaten, die in einem oder mehreren Caches 1425A-1425B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMUs 1420A-1420B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 von 13 zugeordnet sind, sodass jeder Prozessor 1305-1320 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligt sein kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindungen 1430A-1430B dem Grafikprozessor 1410 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 eine oder mehrere MMUs 1420A-1420B, Caches 1425A-1425B und die Zusammenschaltungen 1430A-1430B des Grafikprozessors 1410 von 14A. In mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen oder mehrere Shader-Kerne 1455A-1455N auf (z. B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), der eine einheitliche Shader-Kern-Architektur vorsieht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen Inter-Core-Task-Manager 1445 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, sowie eine Tiling-Einheit 1458, um Tiling-Operationen für Tiling-basiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 14A und/oder 14B für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden. Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
15A-15B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik, gemäß hierin beschriebenen Ausführungsformen; 15A veranschaulicht einen Grafikkern 1500, der in dem Grafikprozessor 1310 aus 13 in mindestens einer Ausführungsform beinhaltet sein kann, und kann ein einheitlicher Shader-Kern 1455A-1455N wie in 14B in mindestens einer Ausführungsform sein. 15B zeigt eine hochparallele Allzweck-Grafikverarbeitungseinheit 1530, die bei mindestens einer Ausführungsform zum Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1500 einen gemeinsam genutzten Anweisungs-Cache 1502, eine Textureinheit 1518 und einen Cache/gemeinsamen Speicher 1520, die den Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501 N oder eine Partition für jeden Kern beinhalten, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1500 beinhalten. Die Slices 1501A-1501 N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1504A-1504N, einen Thread-Scheduler 1506A-1506N, einen Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N umfasst. In mindestens einer Ausführungsform können die Slices 1501A-1501 N einen Satz zusätzlicher Funktionseinheiten (AFUs (additional function units) 1512A-1512N), Gleitkommaeinheiten (FPU (floating-point units) 1514A-1514N), ganzzahlige arithmetische Logikeinheiten (ALUs (arithmetic logic units) 1516-1516N), Adressberechnungseinheiten (ACU (address computational unit) 1513A-1513N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPU (double-precision floating-point unit) 1515A-1515N) und Matrixverarbeitungseinheiten (MPU (matrix processing unit) 1517A-1517N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) ausführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) ausführen. In mindestens einer Ausführungsform können die ALUs 1516A-1516N ganzzahlige Operationen mit variabler Präzision mit einer Genauigkeit von 8-Bit, 16-Bit und 32-Bit ausführen und können für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1517A-1517N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit beinhalten. In mindestens einer Ausführungsform können die MPUs 1517A-1517N eine Reihe von Matrixoperationen ausführen, um Anwendungsframeworks des maschinellen Lernens zu beschleunigen, welche die Ermöglichung der Unterstützung für beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM) beinhalten. In mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche logische Operationen ausführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, die trigonometrische Operationen (z. B. Sinus, Cosinus usw.) beinhalten.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikkern 1500 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder - architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
15B veranschaulicht eine Allzweck-Grafikverarbeitungseinheit (GPGPU) 1530, die so konfiguriert werden kann, dass sie in mindestens einer Ausführungsform hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 eine Hostschnittstelle 1532, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Hostschnittstelle 1532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Hostprozessor und verwendet einen globalen Scheduler 1534, um die mit diesen Befehlen verbundenen Ausführungsthreads auf einen Satz von Rechenclustern 1536A-1536H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1536A-1536H einen Cache-Speicher 1538. In mindestens einer Ausführungsform kann der Cache-Speicher 1538 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1536A-1536H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 Speicher 1544A-1544B, die über einen Satz von Speichersteuerungen 1542A-1542B mit Rechenclustern 1536A-1536H gekoppelt sind. In mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichervorrichtungen umfassen, die dynamischen Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie etwa synchronen Grafik-Direktzugriffsspeicher (SGRAM) beinhalten, der Grafik-Doppeldatenraten-(GDDR-)Speicher beinhaltet.
In mindestens einer Ausführungsform beinhalten die Rechencluster 1536A-1536H jeweils einen Satz von Grafikkernen, wie etwa den Grafikkern 1500 von 15A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten beinhalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten ausführen können, die auch für maschinelle Lernberechnungen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechencluster 1536A-1536H dazu konfiguriert sein, 16-Bit- oder 32-Bit-Gleitkommaoperationen auszuführen, während eine andere Teilmenge von Gleitkommaeinheiten dazu konfiguriert sein können, 64-Bit-Gleitkommaoperationen auszuführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 dazu konfiguriert sein, als Rechencluster zu arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1536A-1536H für die Synchronisation und den Datenaustausch verwendet wird, zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Hostschnittstelle 1532. In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 einen E/A-Hub 1539, der die GPGPU 1530 mit einer GPU-Link 1540 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1540 an eine dedizierte GPU-zu-GPU-Brücke gekoppelt, welche die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1540 mit einer Hochgeschwindigkeitsverbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu übermitteln und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzvorrichtung, die über die Hostschnittstelle 1532 zugänglich ist. In mindestens einer Ausführungsform der GPU kann die Verbindung 1540 dazu konfiguriert sein, eine Verbindung zu einem Hostprozessor zusätzlich zu oder als Alternative zu der Hostschnittstelle 1532 zu ermöglichen.
In mindestens einer Ausführungsform kann die GPGPU 1530 dazu konfiguriert sein, neuronale Netze zu trainieren. In mindestens einer Ausführungsform kann die GPGPU 1530 innerhalb einer Inferenzierungs-Plattform verwendet werden. In mindestens einer Ausführungsform, bei der die GPGPU 1530 für Inferenzieren verwendet wird, kann die GPGPU weniger Rechencluster 1536A-1536H aufweisen, als wenn die GPGPU für das Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1544A-1544B verbundene Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 1530 spezifische Anweisungen für ein Inferenzieren unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungskonfiguration Unterstützung für eine oder mehrere ganzzahlige 8-Bit-Punktprodukt-Anweisungen bereitstellen, die während Inferenzierungsoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der GPGPU 1530 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder - architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
16 ist ein Blockdiagramm, das ein Rechensystem 1600 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Rechensystem 1600 ein Verarbeitungssubsystem 1601 mit einem oder mehreren Prozessoren 1602 und einem Systemspeicher 1604 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1605 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1605 eine getrennte Komponente innerhalb einer Chipsatzkomponente sein oder kann in einen oder mehrere Prozessoren 1602 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1605 über eine Kommunikationsverbindung 1606 mit einem E/A-Teilsystem 1611 gekoppelt. In mindestens einer Ausführungsform weist das E/A-Subsystem 1611 einen E/A-Hub 1607 auf, der es dem Rechensystem 1600 ermöglichen kann, Eingaben von einer oder mehreren Eingabeeinrichtungen 1608 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1607 einer Anzeigesteuerung, die in einem oder mehreren Prozessoren 1602 beinhaltet sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtungen 1610A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Anzeigevorrichtungen 1610A, die mit dem E/A-Hub 1607 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungsteilsystem 1601 einen oder mehrere parallele Prozessoren 1612, die über einen Bus oder eine andere Verknüpfung 1613 mit dem Speicher-Hub 1605 gekoppelt sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1613 eine von einer beliebigen Anzahl von auf Standards basierenden Kommunikationsverbindungstechnologien oder -protokollen sein, wie etwa, aber nicht beschränkt auf PCI Express, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 1612 ein rechenfokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa einen Prozessor mit vielen integrierten Kernen (many integrated core - MIC). In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 1612 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtungen 1610A ausgeben kann, die über den E/A-Hub 1607 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessoren 1612 auch einen Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtungen 1610B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1614 an den E/A-Hub 1607 angeschlossen werden, um einen Speichermechanismus für das Rechensystem 1600 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 1607 und anderen Komponenten zu ermöglichen, wie etwa einem Netzadapter 1618 und/oder einem drahtlosen Netzadapter 1619, der in einer oder mehreren Plattformen integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Zusatzeinrichtungen 1620 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzadapter 1618 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzadapter 1619 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkeinrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1600 weitere, nicht explizit dargestellte Komponenten beinhalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem E/A-Hub 1607 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationswege, die verschiedene Komponenten in 16 verbinden, unter Verwendung beliebiger geeigneter Protokolle umgesetzt sein, wie etwa auf PCI (Peripheral Component Interconnect) basierte Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder -protokolle, wie etwa NV-Link-Hochgeschwindigkeitsverbindung oder Verbindungsprotokolle.
In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessoren 1612 einen für die Grafik- und Videoverarbeitung optimierten Schaltkreis, der beispielsweise eine Schaltung für die Videoausgabe beinhaltet und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform schließen ein oder mehrere Parallelprozessoren 1612 eine Schaltung ein, die für eine universelle Verarbeitung optimiert ist. In mindestens einer Ausführungsform können Komponenten des Computersystems 1600 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessoren 1612, der Speicher-Hub 1605, die Prozessoren 1602 und der E/A-Hub 1607 in eine integrierte Schaltung eines System on Chip (SoCs) integriert werden. In mindestens einer Ausführungsform können Komponenten des Computersystems 1600 in ein einzelnes Paket integriert werden, um eine System-in-Gehäuse-(system in package - SIP-)Konfiguration zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Computersystems 1600 in ein Mehrchipmodul (MCM) integriert werden, das mit anderen Mehrchipmodulen zu einem modularen Computersystem verbunden werden kann.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System FIG. 1600 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder - architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
PROZESSOREN
17A veranschaulicht einen Parallelprozessor 1700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 unter Verwendung einer oder mehrerer integrierten Schaltungsvorrichtungen umgesetzt sein, wie etwa programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gatearrays (FPGA). In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 1700 eine Variante eines oder mehrerer Parallelprozessoren 1612, die in 16 gezeigt sind, gemäß einer beispielhaften Ausführungsform.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 1702 eine E/A-Einheit 1704, welche die Kommunikation mit anderen Vorrichtungen ermöglicht, was andere Instanzen der Parallelverarbeitungseinheit 1702 beinhaltet. In mindestens einer Ausführungsform kann die E/A-Einheit 1704 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform verbindet sich die E/A-Einheit 1704 mit anderen Vorrichtungen über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa dem Speicher-Hub 1605. In mindestens einer Ausführungsform bilden Verbindungen zwischen dem Speicher-Hub 1605 und der E/A-Einheit 1704 eine Kommunikationsverbindung 1613. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 mit einer Hostschnittstelle 1706 und einer Speicher-Crossbar 1716 verbunden, wobei die Hostschnittstelle 1706 Befehle empfängt, die auf die Ausführung von Verarbeitungsoperationen gerichtet sind, und die Speicher-Crossbar 1716 Befehle empfängt, die auf die Ausführung von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform, wenn die Hostschnittstelle 1706 einen Befehlspuffer über die E/A-Einheit 1704 empfängt, kann die Hostschnittstelle 1706 Arbeitsoperationen zum Ausführen dieser Befehle an ein Frontend 1708 leiten. In mindestens einer Ausführungsform ist das Frontend 1708 mit einem Scheduler 1710 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungs-Cluster-Array 1712 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 1710 sicher, dass das Verarbeitungs-Cluster-Array 1712 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Cluster-Array 1712 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 1710 über eine Firmware-Logik implementiert, die auf einer Mikrosteuerung ausgeführt wird. In mindestens einer Ausführungsform ist der in einer Mikrosteuerung implementierte Scheduler 1710 so ausgestaltet, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und so eine schnelle Präemption und eine Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1712 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten zum Planen auf dem Verarbeitungsarray 1712 über eine von mehreren Doorbells für die Grafikverarbeitung nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 1710 innerhalb einer Mikrosteuerung, der einen Scheduler 1710 aufweist, auf das Verarbeitungs-Array 1712 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1712 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 1714A, Cluster 1714B bis Cluster 1714N). In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 1710 den Clustern 1714A-1714N des Verarbeitungscluster-Arrays 1712 Arbeit zuweisen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann das Scheduling dynamisch durch den Scheduler 1710 gehandhabt werden oder teilweise durch die Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 1712 ausgestaltet ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 zum Verarbeiten unterschiedlicher Arten von Programmen oder zum Durchführen unterschiedlicher Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1712 dazu konfiguriert sein, verschiedene Arten von parallelen Verarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 1712 dazu konfiguriert, universelle Parallelrechenoperationen durchzuführen. Zum Beispiel kann das Verarbeitungsclusterarray 1712 in mindestens einer Ausführungsform Logik zum Ausführen von Verarbeitungsaufgaben beinhalten, was das Filtern von Video- und/oder Audiodaten, das Durchführen von Modellierungsoperationen, was Physikoperationen beinhaltet, und das Durchführen von Datentransformationen beinhaltet.
In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 1712 dazu konfiguriert, parallele Grafikverarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so ausgestaltet sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie etwa einen Vertex-Shader, einen Tessellationsshader, einen Geometrie-Shader und einen Pixel-Shader, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten vom Systemspeicher zur Verarbeitung über die E/A-Einheit 1704 übertragen. In mindestens einer Ausführungsform können während der Verarbeitung übertragene Daten während der Verarbeitung im On-Chip-Speicher (z. B. Parallelprozessorspeicher 1722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1702 zum Ausführen der Grafikverarbeitung verwendet wird, kann der Scheduler 1710 so konfigurierbar sein, dass er ein Verarbeitungspensum in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungsclusterarrays 1712 dazu konfiguriert sein, unterschiedliche Verarbeitungsarten durchzuführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt dazu konfiguriert sein, Vertex-Shading und Topologieerzeugung auszuführen, ein zweiter Abschnitt kann dazu konfiguriert sein, Tesselation und Geometrie-Shading auszuführen, und ein dritter Abschnitt kann dazu konfiguriert sein, Pixel-Shading oder andere Bildschirmoperationen auszuführen, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt werden, in Puffern gespeichert werden, um zu ermöglichen, dass Zwischendaten zwischen den Clustern 1714A-1714N zur weiteren Verarbeitung übermittelt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1712 über den Scheduler 1710, der Befehle zur Definition von Verarbeitungsaufgaben vom Frontend 1708 erhält, auszuführende Verarbeitungsaufgaben empfangen. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten beinhalten, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Scheitelpunktdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Scheduler 1710 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 1708 empfängt. In mindestens einer Ausführungsform kann das Front-End 1708 dazu konfiguriert sein, sicherzustellen, dass das Verarbeitungsclusterarray 1712 in einen gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Stapelpuffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit dem Parallelprozessorspeicher 1722 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über die Speicher-Crossbar 1716 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungsclusterarray 1712 sowie der E/A-Einheit 1704 empfangen kann. In mindestens einer Ausführungsform kann die Speicher-Crossbar 1716 über eine Speicherschnittstelle 1718 auf den Parallelprozessorspeicher 1722 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten (z. B. Partitionseinheit 1720A, Partitionseinheit 1720B bis Partitionseinheit 1720N) beinhalten, die jeweils an einen Teil (z. B. Speichereinheit) des Parallelprozessorspeichers 1722 koppeln können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N dazu konfiguriert, derartig gleich einer Anzahl von Speichereinheiten zu sein, dass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A aufweist, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B aufweist und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N aufweist. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N möglicherweise nicht gleich einer Anzahl von Speichervorrichtungen.
In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich eines dynamischen Direktzugriffsspeichers (DRAM) oder eines Grafik-Direktzugriffsspeichers, wie etwa eines synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich eines Grafik-Doppeldatenraten(GDDR)-Speichers. In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N auch 3D-Stapelspeicher beinhalten, was Speicher mit hoher Bandbreite (high bandwidth memory - HBM) beinhaltet, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform können Renderziele, wie etwa Bildspeicher oder Texturkarten, über die Speichereinheiten 1724A-1724N gespeichert werden, was es den Partitionseinheiten 1720A-1720N ermöglicht, Teile jedes Renderziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1722 zugunsten eines einheitlichen Speicherdesigns ausgeschlossen werden, das Systemspeicher in Verbindung mit lokalem schnellem Pufferspeicher nutzt.
In mindestens einer Ausführungsform kann jedes der Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 Daten verarbeiten, die in jede der Speichereinheiten 1724A-1724N im Parallelprozessorspeicher 1722 geschrieben werden. In mindestens einer Ausführungsform kann die Speicher-Crossbar 1716 dazu konfiguriert sein, eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N zu übertragen, die zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen können. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N mit der Speicherschnittstelle 1718 über die Speicher-Crossbar 1716 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in sie zu schreiben. In mindestens einer Ausführungsform weist die Speicher-Crossbar 1716 eine Verbindung zur Speicherschnittstelle 1718 auf, um mit der E/A-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722, wodurch Verarbeitungseinheiten innerhalb unterschiedlicher Verarbeitungscluster 1714A-1714N ermöglicht werden, um mit dem Systemspeicher oder einem anderen Speicher zu kommunizieren, der nicht lokal für die Parallelverarbeitungseinheit 1702 ist. In mindestens einer Ausführungsform kann die Speicher-Crossbar 1716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen den Clustern 1714A-1714N und den Partitionseinheiten 1720A-1720N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Add-in-Karte bereitgestellt werden, oder es können mehrere Add-in-Karten zusammengeschaltet werden. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 1702 dazu konfiguriert sein, zusammenzuarbeiten, selbst wenn unterschiedliche Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des parallelen Prozessors 1700 einschließen, in einer Reihe von Konfigurationen und Formfaktoren umgesetzt sein, was Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielekonsolen und/oder eingebettete Systeme beinhaltet, ohne darauf beschränkt zu sein.
17B ist ein Blockdiagramm einer Partitionseinheit 1720 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1720 eine Instanz einer der Partitionseinheiten 1720A-1720N aus 17A. In mindestens einer Ausführungsform weist die Partitionseinheit 1720 einen L2-Cache 1721, eine Bildpufferschnittstelle 1725 und eine Rasteroperationseinheit („ROP“) 1726 auf. Der L2-Cache 1721 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicher-Koppelfeld 1716 und der ROP 1726 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1721 zur Verarbeitung an die Bildpufferschnittstelle 1725 ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Bildspeicherschnittstelle 1725 zur Verarbeitung an einen Bildspeicher gesendet werden. In mindestens einer Ausführungsform ist die Bildspeicherschnittstelle 1725 mit einer der Speichereinheiten im Parallelprozessorspeicher, wie etwa den Speichereinheiten 1724A-1724N von aus 17 (z. B. innerhalb des Parallelprozessorspeichers 1722) verbunden.
In mindestens einer Ausführungsform ist ROP 1726 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Blending usw. ausführt. In mindestens einer Ausführungsform gibt die ROP 1726 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert sind. In mindestens einer Ausführungsform beinhaltet die ROP 1726 Komprimierungslogik zum Komprimieren von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zum Dekomprimieren von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die von der ROP 1726 durchgeführte Komprimierungslogik kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform eine Delta-Farbkompression an Tiefen- und Farbdaten pro Kachel durchgeführt.
In mindestens einer Ausführungsform ist ROP 1726 in jedem Verarbeitungscluster (z. B. Cluster 1714A-1714N von 17A) und nicht in der Partitionseinheit 1720 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten anstelle von Pixelfragmentdaten über die Speicher-Crossbar 1716 übermittelt. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Vorrichtung, wie einer oder mehreren Anzeigevorrichtungen 1610 aus 16, zur weiteren Verarbeitung durch Prozessoren 1602 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten im Parallelprozessor 1700 aus 17A weitergeleitet werden.
17C ist ein Blockdiagramm eines Verarbeitungsclusters 1714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1714A-1714N aus 17A. In mindestens einer Ausführungsform kann einer oder können mehrere der Verarbeitungscluster 1714 so ausgestaltet sein, dass viele Threads parallel ausgeführt werden, wobei sich ein „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden Einzelbefehls-Mehrfachdaten-(single-instruction, multiple-data - SIMD-)Befehlsausgabemethoden verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die dazu konfiguriert ist, Anweisungen an einen Satz von Verarbeitungsengines innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann die Operation des Verarbeitungsclusters 1714 über einen Pipelinemanager 1732 gesteuert werden, der die Verarbeitungsaufgaben auf parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 1732 Anweisungen vom Scheduler 1710 aus 17A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Arten von SIMT-Parallelprozessoren unterschiedlicher Architekturen innerhalb des Verarbeitungsclusters 1714 beinhaltet sein. In mindestens einer Ausführungsform kann ein oder können mehrere Instanzen des Grafik-Multiprozessors 1734 in einem Verarbeitungscluster 1714 vorhanden sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 Daten verarbeiten, und eine Datenkreuzschiene 1740 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, die andere Shader-Einheiten beinhalten. In mindestens einer Ausführungsform kann der Pipeline-Manager 1732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die zu verteilenden verarbeiteten Daten über das Daten-Koppelfeld 1740 angibt.
In mindestens einer Ausführungsform kann jeder Grafikmultiprozessor 1734 innerhalb des Verarbeitungsclusters 1714 einen identischen Satz funktionaler Ausführungslogik beinhalten (z. B. arithmetische Logikeinheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann eine funktionelle Ausführungslogik in einer Pipeline-Weise konfiguriert sein, in der neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware der funktionellen Einheit genutzt werden, um unterschiedliche Operationen durchzuführen, und es kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1714 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsengines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1734 zugewiesen werden. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als eine Anzahl von Verarbeitungseinheiten innerhalb des Grafik-Multiprozessors 1734. In mindestens einer Ausführungsform können sich, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsengines beinhaltet, eine oder mehrere der Verarbeitungsengines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf befinden. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als die Anzahl der Verarbeitungs-Engines im Grafik-Multiprozessor 1734. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734, die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikmultiprozessor 1734 einen internen Cache-Speicher zum Ausführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1714 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 1720A-1720N von 17A), die von allen Verarbeitungsclustern 1714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann jeder beliebige Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 1714 mehrere Instanzen des Grafik-Multiprozessors 1734 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1748 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1714 eine Speicherverwaltungseinheit (memory management unit - „MMU“) 1745 beinhalten, die dazu konfiguriert ist, virtuelle Adressen in physische Adressen zuzuordnen. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 aus 17A befinden. In mindestens einer Ausführungsform beinhaltet die MMU 1745 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), die verwendet werden, um eine virtuelle Adresse einer physischen Adresse einer Kachel und optional einem Zwischenspeicherzeilenindex zuzuordnen. In mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 1734 oder im L1-Cache oder im Verarbeitungscluster 1714 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um den Oberflächendatenzugriffsstandort zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Hit oder Miss ist.
In mindestens einer Ausführungsform kann das Verarbeitungscluster 1714 so konfiguriert sein, dass jeder Grafikmultiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Textur-Zuordnungsoperationen auszuführen, z. B. Bestimmen von Textur-Abtast-Positionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher geholt. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1734 verarbeitete Tasks an das Daten-Koppelfeld 1740 aus, um die verarbeiteten Tasks einem anderen Verarbeitungscluster 1714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeiteten Tasks über das Speicher-Koppelfeld 1716 in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher zu speichern. In mindestens einer Ausführungsform ist preROP 1742 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die mit Partitionseinheiten angeordnet sein können, wie es hier beschrieben ist (z. B. Partitionseinheiten 1720A-1720N von 17A). In mindestens einer Ausführungsform kann die PreROP-1742-Einheit Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikverarbeitungscluster 1714 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
17D zeigt einen Grafikmultiprozessor 1734, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 mit dem Pipeline-Manager 1732 des Verarbeitungsclusters 1714 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 1734 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 1752, eine Befehlseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere GPGPU-Kerne (General Purpose Graphics Processing Unit) 1762 und eine oder mehrere Lade-/Speichereinheiten 1766 aufweist. GPGPU-Kerne 1762 und Lade-/Speichereinheiten 1766 sind über eine Speicher- und Cache-Verbindung 1768 mit dem Cache-Speicher 1772 und dem gemeinsam genutzten Speicher 1770 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungscache 1752 einen Strom von Anweisungen zur Ausführung vom Pipelinemanager 1732. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 1752 zwischengespeichert und von der Befehlseinheit 1754 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Anweisungseinheit 1754 Anweisungen als Thread-Gruppen (z. B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des einen oder der mehreren GPGPU-Kerne 1762 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 1766 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafikmultiprozessors 1734 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 1762, Lade-/Speichereinheiten 1766) des Grafik-Multiprozessors 1734 verbunden sind. In mindestens einer Ausführungsform wird die Registerdatei 1758 derartig zwischen jeder der funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Teil der Registerdatei 1758 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 1758 auf verschiedene Warps aufgeteilt, die vom Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) beinhalten, die zur Ausführung von Anweisungen des Grafikmultiprozessors 1734 verwendet werden. GPGPU-Kerne 1762 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Teil von GPGPU-Kernen 1762 eine FPU mit einfacher Genauigkeit und eine ganzzahlige ALU, während ein zweiter Teil von GPGPU-Kernen eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Gleitkommaarithmetik umsetzen oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um bestimmte Funktionen wie etwa ein Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 1762 eine SIMD-Logik, die in der Lage ist, eine einzige Anweisung auf mehrere Sätze von Daten auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler erzeugt werden oder automatisch erzeugt werden, wenn Programme ausgeführt und kompiliert werden, die für Einzelprogramm-Mehrfachdaten-(SPMD-) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 ein Zusammenschaltungsnetz, das jede Funktionseinheit des Grafikmultiprozessors 1734 mit der Registerdatei 1758 und dem gemeinsamen Speicher 1770 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 eine Koppelfeld-Verbindung, die es der Lade-/Speichereinheit 1766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 1758 mit derselben Frequenz wie die GPGPU-Kerne 1762 arbeiten, wodurch die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenzzeit hat. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1734 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1772 z. B. als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1736 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 auch als ein von einem Programm verwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu automatisch zwischengespeicherten Daten, die im schnellen Pufferspeicher 1772 gespeichert sind, programmgesteuert Daten innerhalb des gemeinsam genutzten Speichers speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene GPU-Funktionen für allgemeine Zwecke (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU kommunikativ über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung, wie etwa PCIe oder NVLink) an Hostprozessor/Kerne gekoppelt sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie Kerne integriert sein und kommunikativ über einen internen Prozessorbus/eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) an die Kerne gekoppelt sein. In mindestens einer Ausführungsform können Prozessorkerne ungeachtet der Art und Weise, in der die GPU verbunden ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zum effizienten Verarbeiten dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafik-Multiprozessor 1734 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder - architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
18 veranschaulicht ein Multi-GPU-Rechensystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 1800 einen Prozessor 1802 aufweisen, der über einen Host-Schnittstellen-Switch 1804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1806A-D verbunden ist. In mindestens einer Ausführungsform ist der Hostschnittstellen-Switch 1804 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 1802 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1802 mit den GPGPUs 1806A-D kommunizieren kann. GPGPUs 1806A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Links 1816 miteinander verbunden werden. In mindestens einer Ausführungsform sind GPU-zu-GPU-Links 1816 über einen dedizierten GPU-Link mit jeder der GPGPUs 1806A-D verbunden. In mindestens einer Ausführungsform ermöglichen P2P-GPU-Links 1816 eine direkte Kommunikation zwischen jeder der GPGPUs 1806A-D, ohne dass eine Kommunikation über den Hostschnittstellenbus 1804 erforderlich ist, mit dem der Prozessor 1802 verbunden ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verbindungen 1816 geleitet wird, bleibt der Host-Schnittstellenbus 1804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 1800 verfügbar, beispielsweise über eine oder mehrere Netzeinrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 1806A-D über den Hostschnittstellen-Switch 1804 mit dem Prozessor 1802 verbunden sind, beinhaltet der Prozessor 1802 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Links 1816 und kann sich direkt mit den GPGPUs 1806A-D verbinden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zu der Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Multi-GPU-Computersystem 1800 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen eines neuronalen Netzes oder hier beschriebenen Anwendungsfällen eines neuronalen Netzes berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
19 ist ein Blockdiagramm eines Grafikprozessors 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 1900 eine Ringverbindung 1902, ein Pipeline-Frontend 1904, eine Media-Engine 1937 und Grafikkerne 1980A-1980N auf. In mindestens einer Ausführungsform verbindet die Ringverbindung 1902 den Grafikprozessor 1900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 einer von vielen Prozessoren, die in ein Mehrkernverarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1900 über die Ringzusammenschaltung 1902 Stapel von Befehlen. In mindestens einer Ausführungsform werden eingehende Befehle von einem Befehlsstreamer 1903 im Pipeline-Front-End 1904 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 eine skalierbare Ausführungslogik, um eine 3D-Geometrieverarbeitung und eine Medienverarbeitung über einen oder mehrere Grafikkerne 1980A-1980N durchzuführen. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometriepipeline 1936. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1934, das mit einer Medien-Engine 1937 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Engine 1937 eine Video-Qualitäts-Engine (VQE) 1930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 1933 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1936 und die Medien-Engine 1937 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1980A bereitgestellt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1980A-1980N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Teilkerne 1950A-1950N, 1960A-1960N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1900 eine beliebige Anzahl von Grafikkernen 1980A bis 1980N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 einen Grafikkern 1980A, der mindestens einen ersten Teilkern 1950A und einen zweiten Teilkern 1960A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 ein Niedrigenergieprozessor mit einem einzelnen Teilkern (z. B. 1950A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 mehrere Grafikkerne 1980A-1980N, von denen jeder einen Satz von ersten Teilkernen 1950A-1950N und einen Satz von zweiten Teilkernen 1960A-1960N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 1950A-1950N mindestens einen ersten Satz von Ausführungseinheiten 1952A-1952N und Medien-/Textur-Abtaster 1954A-1954N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 1960A-1960N mindestens einen zweiten Satz von Ausführungseinheiten 1962A-1962N und Abtastern 1964A-1964N. In mindestens einer Ausführungsform teilt sich jeder Teilkern 1950A-1950N, 1960A-1960N einen Satz gemeinsam genutzter Ressourcen 1970A-1970N. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 1900 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
20 ist ein Blockdiagramm, das die Mikroarchitektur für einen Prozessor 2000, der Logikschaltungen zum Durchführen von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann der Prozessor 2000 Anweisungen ausführen, einschließlich x86-Anweisungen, ARM-Anweisungen, spezialisierter Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2000 Register zum Speichern gepackter Daten beinhalten, wie etwa 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen betreibbar sein, die Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2, SSE3, SSE4, AVX oder eine darüberhinausgehende (allgemein als „SSEx“ bezeichnete) Technologie beziehen, derartige gepackte Datenoperanden halten. In mindestens einer Ausführungsform kann der Prozessor 2000 Befehle zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2000 ein In-Order-Front-End („Front-End“) 2001 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in einer Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 2001 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2026 Befehle aus dem Speicher und leitet sie an einen Befehlsdecoder 2028 weiter, der seinerseits Befehle dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Befehlsdekoder 2028 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecoder 2028 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2030 dekodierte uops in programmgeordnete Sequenzen oder Traces in einer uop-Warteschlange 2034 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt, wenn der Trace-Cache 2030 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2032 die für die Ausführung der Operation erforderlichen uops bereit.
In mindestens einer Ausführungsform können einige Anweisungen in einen einzigen Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um eine vollständige Operation durchzuführen. In mindestens einer Ausführungsform kann der Befehlsdecoder 2028 auf das Mikrocode-ROM 2032 zugreifen, wenn mehr als vier Mikro-OPs für die Ausführung eines Befehls erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecoder 2028 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 2032 gespeichert werden, falls eine Anzahl von Mikroops benötigt wird, um den Betrieb durchzuführen. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2030 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2032 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2001 der Maschine, nachdem das Mikrocode-ROM 2032 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2030 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungsengine („out of order engine“) 2003 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform weist die Logik für die Ausführung außerhalb der Reihenfolge eine Anzahl von Puffern auf, um den Ablauf von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, wenn sie in die Pipeline übergehen und für die Ausführung geplant werden. In mindestens einer Ausführungsform weist die Ausführungslogik 2003 ohne Einschränkung einen Allokator/Register-Renamer 2040, eine Speicher-uop-Warteschlange 2042, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2044, einen Speicher-Scheduler 2046, einen schnellen Scheduler 2002, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2004 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2006 auf. In mindestens einer Ausführungsform werden der schnelle Scheduler 2002, der langsame/allgemeine Fließkomma-Scheduler 2004 und der einfache Fließkomma-Scheduler 2006 hier auch gemeinsam als „uop-Scheduler 2002, 2004, 2006“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2040 Maschinenpuffer und Ressourcen zu, die jede uop für ihre Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register Renamer 2040 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2040 auch einen Eintrag für jede uop in einer von zwei uop-Warteschlangen, der Speicher-uop-Warteschlange 2042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2044 für Nicht-Speicheroperationen zu, und zwar vor dem Speicher-Scheduler 2046 und den uop-Schedulern 2002, 2004, 2006. In mindestens einer Ausführungsform bestimmen die uop-Scheduler 2002, 2004, 2006, wann eine uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit von Ausführungsressourcen, die uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 2002 in jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Scheduler2004 und der einfache Gleitkomma-Scheduler 2006 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die uop-Scheduler 2002, 2004, 2006 für Dispatch-Anschlüsse, um uops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2011 ohne Einschränkung ein Ganzzahl-Registerdatei/Bypass-Netz 2008, ein Gleitkommaregisterdatei/Bypass-Netz („FP-Registerdatei/Bypass-Netz“) 2010, Adressgenerierungseinheiten („AGUs“) 2012 und 2014, schnelle arithmetische Logikeinheiten (ALUs) („fast ALUs“) 2016 und 2018, eine langsame arithmetische Logikeinheit („slow ALU“) 2020, eine Gleitkomma-ALU („FP“) 2022 und eine Gleitkomma-Bewegungseinheit („FP move“) 2024. In mindestens einer Ausführungsform werden ein Integer-Registerdatei/Bypass-Netz 2008 und ein Gleitkomma-Registerdatei/Bypass-Netz 2010 hier auch als „Registerdateien 2008, 2010“ bezeichnet. In mindestens einer Ausführungsform werden AGUs 2012 und 2014, schnelle ALUs 2016 und 2018, die langsame ALU 2020, die Gleitkomma-ALU 2022 und die Gleitkommabewegungseinheit 2024 in dieser Schrift auch als „Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzen, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können Registerdateien 2008, 2010 zwischen den UOP-Schedulern 2002, 2004, 2006 und den Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei-/Bypass-Netz 2008 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Bypass-Netz 2010 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2008, 2010 ohne Einschränkung ein Bypass-Netz aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Bypass-Netz 2008 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für Daten niedriger Ordnung mit zweiunddreißig Bits und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bits. In mindestens einer Ausführungsform kann die Fließkomma-Registerdatei/das Bypass-Netz 2010 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Fließkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 2008, 2010 Ganzzahl- und Gleitkomma-Datenoperandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 2000 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 Gleitkomma-, MMX-, SIMD-, AVX- und SSE-Operationen oder andere Operationen ausführen, was spezialisierte Anweisungen zum maschinellen Lernen beinhaltet. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2022 ohne Einschränkung einen 64-Bit-mal-64-Bit-Gleitkommateiler beinhalten, um Divisions-, Quadratwurzel- und Rest-Mikroops auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert einschließen, mit Gleitkomma-Hardware gehandhabt werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2016, 2018 weitergegeben werden. In mindestens einer Ausführungsform können schnelle ALUs 2016, 2018 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen zur langsamen ALU 2020, da die langsame ALU 2020 ohne Einschränkung Ganzzahlausführungshardware für Operationen mit langer Latenzzeit beinhalten kann, wie etwa eine Multiplikation, Verschiebungen, Kennzeichenlogik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/-speicheroperationen von AGUS 2012, 2014 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 Ganzzahloperationen an 64-Bit-Datenoperanden ausführen. In mindestens eine Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 umgesetzt sein, um eine Reihe von Datenbitgrößen zu unterstützen, die sechzehn, zweiunddreißig, 128, 256, usw. beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 umgesetzt sein, um einen Bereich von Operanden mit Bits verschiedener Breiten zu unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 an 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die uop-Scheduler2002, 2004, 2006 abhängige Operationen ein, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2000, da uops spekulativ geplant und im Prozessor 2000 ausgeführt werden können, auch eine Logik beinhalten, um Speicherfehler zu handhaben. In mindestens einer Ausführungsform kann es, wenn eine Datenlast in einem Daten-Cache fehlschlägt, abhängige Operationen in einer Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten zurückgelassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise wiederholt werden und es unabhängige wird möglicherweise ermöglicht, dass sie abgeschlossen werden. In mindestens einer Ausführungsform können die Planer und der Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Anweisungssequenzen für Zeichenkettenvergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf bordeigene Prozessorspeicherorte beziehen, die als Teil von Anweisungen zum Identifizieren von Operanden verwendet werden können. In mindestens einer Ausführungsform können Register derartige sein, die von außerhalb des Prozessors (aus der Perspektive eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform sind Register möglicherweise nicht auf eine bestimmte Schaltungsart beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register von einem Schaltkreis innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert werden, wie etwa dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennungen, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern etc. In mindestens einer Ausführungsform speichern GanzzahlRegister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält außerdem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Ausführungsblock 2011 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der im Ausführungsblock 2011 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in einem On-Chip- oder einem Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2011 ausgestalten, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
21 veranschaulicht einen Deep Learning-Anwendungsprozessor 2100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep Learning-Anwendungsprozessor 2100 Anweisungen, die bei Ausführung durch den Deep Learning-Anwendungsprozessor 2100 bewirken, dass der Deep Learning-Anwendungsprozessor 2100 einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Methoden ausführt. In mindestens einer Ausführungsform ist der Deep Learning-Anwendungsprozessor 2100 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2100 Matrixmultiplikationsoperationen durch, die entweder als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beider in Hardware „festverdrahtet“ sind. In mindestens einer Ausführungsform weist der Deep Learning-Anwendungsprozessor 2100, ohne Einschränkung, Verarbeitungscluster 2110(1)-2110(12), Inter-Chip-Links („ICLs“) 2120(1)-2120(12), Inter-Chip-Steuerungen („ICCs“) 2130(1 )-2130(2), Speichersteuerungen („Mem Ctrlrs“) 2142(1)-2142(4), eine physikalische Speicherschicht mit hoher Bandbreite („HBM PHY“) 2144(1)-2144(4), eine Management-Steuerungs-Zentraleinheit („Management-Steuerungs-CPU“) 2150, eine Peripheral-Component-Interconnect-Express-Steuerung und einen Direktspeicherzugriffsblock („PCte-Steuerung und DMA“) 2170 und einen sechzehnspurigen Peripheral-Component-Interconnect-Express-Anschluss („PCI Express x 16“) 2180 auf.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2110 Deep Learning-Operationen ausführen, die Inferenz- oder Vorhersageoperationen beinhalten, die auf Gewichtungsparametern basieren, die mit einem oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep Learning-Anwendungsprozessor 2100 eine beliebige Anzahl und Art von Verarbeitungsclustern 2100 beinhalten. In mindestens einer Ausführungsform sind die Inter-Chip-Verknüpfungen 2120 bidirektional. In mindestens einer Ausführungsform ermöglichen Inter-Chip-Verknüpfungen 2120 und Inter-Chip-Steuerung 2130 mehreren Deep Learning-Anwendungsprozessoren 2100 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die sich aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen ergeben, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep Learning-Anwendungsprozessor 2100 eine beliebige Anzahl (die Null beinhaltet) und Art von ICLs 2120 und ICCs 2130 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 2140 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 2140(i) ist sowohl der Speichersteuerung 2142(i) als auch HBM PHY 2144(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 2140 eine beliebige Art und Gesamtmenge von Speicher mit hoher Bandbreite bereitstellen und kann einer beliebigen Anzahl (die Null beinhaltet) und Art von Speichersteuerungen 2142 und HBM-PHYs 2144 zugeordnet sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 2160, PCIe-Steuerung und DMA 2170 und/oder PCIe 2180 durch eine beliebige Anzahl und Art von Blöcken ersetzt werden, die eine beliebige Anzahl und Art von Kommunikationsstandards auf eine beliebige technisch machbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor 2100 verwendet, um ein Modell zum maschinellen Lernen, wie etwa ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep Learning-Anwendungsprozessor 2100 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor 2100 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder vom Deep Learning-Anwendungsprozessor 2100 trainiert wurde. In mindestens einer Ausführungsform kann der Prozessor 2100 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle des neuronalen Netzes durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
22 ist ein Blockdiagramm eines neuromorphen Prozessors 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2200 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2202 innerhalb des neuromorphen Prozessors 2200 übermittelt werden. In mindestens einer Ausführungsform können Neuronen 2202 und Komponenten davon unter Verwendung von Schaltungen oder Logik umgesetzt sein, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2202 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 2202 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2202 einen Neuroneneingang 2204 und einen Neuronenausgang 2206 beinhalten. In mindestens einer Ausführungsform können die Neuronen 2202 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2202 übermittelt werden können. Zum Beispiel können in mindestens einer Ausführungsform Neuroneneingänge 2204 und Neuronenausgänge 2206 über Synapsen 2208 miteinander verbunden sein.
In mindestens einer Ausführungsform können die Neuronen 2202 und die Synapsen 2208 so miteinander verbunden sein, dass der neuromorphe Prozessor 2200 arbeitet, um die vom neuromorphen Prozessor 2200 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2202 einen Ausgangsimpuls (oder „Feuer“ oder „Spitze“) übermitteln, wenn durch den Neuroneneingang 2204 empfangene Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2202 an den Neuroneneingängen 2204 empfangene Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2202 beispielsweise als durchlässige (leaky) Integrations- und Feuer-Neuronen (integrate-and-fire-neuron) implementiert sein, wobei das Neuron 2202 eine Ausgabe (oder ein „fire“) unter Verwendung einer Übertragungsfunktion, wie etwa einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotenzial“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein undichtes integrate-and-fire-Neuron Signale, die an Neuroneneingängen 2204 empfangen werden, zu einem Membranpotential summieren und kann auch einen Abklingfaktor (oder Leck) anwenden, um ein Membranpotential zu verringern. In mindestens einer Ausführungsform kann ein undichtes integrate-and-fire-Neuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2204 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotential zu weit abfällt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2202 unter Verwendung von Schaltungen oder Logik umgesetzt sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können Eingaben gemittelt werden oder es kann eine beliebige andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2202 in mindestens einer Ausführungsform ohne Einschränkung Vergleicherschaltungen oder Logik beinhalten, die eine Ausgangsspitze am Neuronenausgang 2206 erzeugen, wenn das Ergebnis des Anwendens einer Übertragungsfunktion auf den Neuroneneingang 2204 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2202, sobald es feuert, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2202 nach einem geeigneten Zeitraum (oder Refraktärzeitraum) den normalen Betrieb wieder aufnehmen, sobald das Membranpotential auf 0 zurückgesetzt ist.
In mindestens einer Ausführungsform können die Neuronen 2202 über Synapsen 2208 miteinander verbunden sein. In mindestens einer Ausführungsform können die Synapsen 2208 arbeiten, um Signale von einem Ausgang eines ersten Neurons 2202 an einen Eingang eines zweiten Neurons 2202 zu übermitteln. In mindestens einer Ausführungsform können die Neuronen 2202 Informationen über mehr als eine Instanz der Synapse 2208 übermitteln. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2206 über eine Instanz der Synapse 2208 mit einer Instanz des Neuroneneingangs 2204 im selben Neuron 2202 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 zu übermittelnde Ausgabe erzeugt, in Bezug auf diese Instanz der Synapse 2208 als ein „präsynaptisches Neuron“ bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 übermittelte Eingabe empfängt, in Bezug auf diese Instanz der Synapse 2208 als ein „postsynaptisches Neuron“ bezeichnet werden. Da eine Instanz des Neurons 2202 Eingaben von einer oder mehreren Instanzen der Synapse 2208 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2208 übertragen kann, kann eine einzelne Instanz des Neurons 2202 daher bei mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2208 sein.
In mindestens einer Ausführungsform können die Neuronen 2202 in einer oder mehreren Schichten organisiert sein. Jede Instanz des Neurons 2202 kann einen Neuronenausgang 2206 aufweisen, der durch eine oder mehrere Synapsen 2208 zu einem oder mehreren Neuroneneingängen 2204 auffächern kann. In mindestens einer Ausführungsform können Neuronenausgänge 2206 von Neuronen 2202 in einer ersten Schicht 2210 mit Neuroneneingängen 2204 von Neuronen 2202 in einer zweiten Schicht 2212 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2210 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2202 in einer Instanz der ersten Schicht 2210 zu jeder Instanz des Neurons 2202 in der zweiten Schicht 2212 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2210 als eine „vollständig verbundene Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2202 in einer Instanz der zweiten Schicht 2212 auf weniger als alle Instanzen des Neurons 2202 in einer dritten Schicht 2214 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „spärlich verbundene Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 2202 in der zweiten Schicht 2212 zu Neuronen 2202 in mehreren anderen Schichten auffächern, was zu Neuronen 2202 in (derselben) zweiten Schicht 2212 beinhaltet. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „rekurrente bzw. rückgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feed-Forward-Schichten aufweisen, einschließlich, ohne Einschränkung, sowohl spärlich verbundene Feed-Forward-Schichten als auch vollständig verbundene Feed-Forward-Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen beinhalten, um die Synapse 2208 mit den Neuronen 2202 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine Schaltung oder Logik aufweisen, die es ermöglicht, die Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/Out verschiedenen Neuronen 2202 zuzuordnen. Zum Beispiel können die Synapsen 2208 in mindestens einer Ausführungsform mit Neuronen 2202 unter Verwendung einer Verbindungsstruktur, wie etwa Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können Synapsenverbindungen und Komponenten davon unter Verwendung von Schaltungen oder Logik umgesetzt sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
23 ist ein Blockdiagramm, das eines Verarbeitungssystems, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 und kann ein Einzelprozessor-Desktop-System, ein Mehrprozessor-Workstation-System oder ein Server-System sein, dass eine große Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 aufweist. In mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip-(SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform, eine Spielkonsole, die eine Spiel- und Medienkonsole beinhaltet, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole beinhalten oder in diese integriert werden. In mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internetvorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 auch eine tragbare Vorrichtung, wie etwa eine tragbare Smartwatch-Vorrichtung, eine intelligente Brillenvorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung beinhalten, mit dieser gekoppelt oder darin integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 ein Fernsehgerät oder eine Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 2302 beinhaltet, und eine grafische Schnittstelle, die von einem oder mehreren Grafikprozessoren 2308 erzeugt wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 zur Verarbeitung von Anweisungen, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware ausführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 dazu konfiguriert, einen konkreten Anweisungssatz 2309 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 2309 das Berechnen mit komplexem Anweisungssatz (Complex Instruction Set Computing - CISC), das Berechnen mit verringertem Anweisungssatz (Reduced Instruction Set Computing - RISC) oder das Berechnen über ein sehr langes Anweisungswort (Very Long Instruction Word - VLIW) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Anweisungssatz 2309 verarbeiten, der Anweisungen beinhalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2307 auch andere Verarbeitungsvorrichtungen beinhalten, beispielsweise einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 2302 einen Cache-Speicher 2304. In mindestens einer Ausführungsform kann der Prozessor 2302 einen einzigen internen Cache oder mehrere Ebenen eines internen Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2302 auch einen externen Cache (z. B. einen Level 3(L3)-Cache oder Last Level Cache (LLC)) (nicht gezeigt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2307 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist die Registerdatei 2306 zusätzlich im Prozessor 2302 beinhaltet, der unterschiedliche Arten von Registern zum Speichern verschiedener Arten von Daten (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungsverweisregister) beinhalten kann. In mindestens einer Ausführungsform kann die Registerdatei 2306 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform sind eine oder mehrere Steuerungen 2302 mit einem oder mehreren Schnittstellenbussen 2310 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen Prozessor 2302 und anderen Komponenten im Verarbeitungssystem 2300 zu übermitteln. In mindestens einer Ausführungsform kann der Schnittstellenbus 2310 in einer Ausführungsform ein Prozessorbus sein, wie etwa eine Version eines Mediendirektsschnittstellen-(Direct Media Interface - DMI-)Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheriegerätekomponentenverbindungsbusse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten Prozessoren 2302 eine integrierte Speichersteuerung 2316 und einen Plattform-Steuerungs-Hub 2330. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 2316 die Kommunikation zwischen einer Vorrichtung und anderen Komponenten des Systems 2300, während der Plattform-Steuerungs-Hub (PCH) 2330 Verbindungen zu E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann eine Speichervorrichtung 2320 eine dynamische Direktzugriffsspeicher-Vorrichtung („DRAM), eine statische Direktzugriffsspeicher-Vorrichtung („SRAM), eine Flash-Speicher-Vorrichtung, eine Phasenwechsel-Speicher-Vorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, die als Prozessspeicher dient. In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Anweisungen 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2316 auch mit einem optionalen externen Grafikprozessor 2312 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2311 an den/die Prozessoren 2302 angeschlossen werden. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine oder mehrere von einer internen Anzeigevorrichtung, wie in einer mobilen elektronischen Vorrichtung oder einer Laptopvorrichtung, oder einer externen Anzeigevorrichtung beinhalten, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine am Kopf befestigte Anzeige (head mounted display - HMD) beinhalten, wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality-(VR-)Anwendungen oder Augmented-Reality-(AR-)Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattform-Steuerungs-Hub 2330 den Anschluss von Peripheriegeräten an die Speichervorrichtung 2320 und den Prozessor 2302 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte unter anderem einen AudioSteuerung 2346, eine Netzsteuerung 2334, eine Firmware-Schnittstelle 2328, einen drahtlosen Sendeempfänger 2326, Berührungssensoren 2325 und einen Datenspeicher 2324 (z. B. eine Festplatte, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann sich die Datenspeichervorrichtung 2324 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriegerätebus verbinden, wie etwa einen Peripheriegerätekomponentenverbindungsbus (z. B. PCI, PCI Express). In mindestens einer Ausführungsform können die Berührungssensoren 2325 Berührungsbildschirmsensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Sendeempfänger 2326 ein Wi-Fi-Sendeempfänger, ein Bluetooth-Sendeempfänger oder ein Sendeempfänger für ein mobiles Netz sein, z. B. ein 3G-, 4G- oder Long Term Evolution(LTE)-Sendeempfänger. In mindestens einer Ausführungsform ermöglicht die Firmwareschnittstelle 2328 die Kommunikation mit der System-Firmware und kann zum Beispiel eine einheitliche erweiterbare Firmwareschnittstelle (unified extensible firmware interface - UEFI) sein. In mindestens einer Ausführungsform kann die Netzsteuerung 2334 eine Netzverbindung mit einem kabelgebundenen Netz ermöglichen. In mindestens einer Ausführungsform ist eine leistungsstarke Netzsteuerung (nicht dargestellt) mit dem Schnittstellenbus 2310 gekoppelt. In mindestens einer Ausführungsform ist die Audiosteuerung 2346 eine Mehrkanal-Audiosteuerung mit hoher Auflösung. In mindestens einer Ausführungsform beinhaltet das System 2300 eine optionale E/A-Steuerung 2340 zur Kopplung älterer Vorrichtungen (z. B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattform-Steuerungs-Hub 2330 auch mit einer oder mehreren Universal Serial Bus (USB)-Steuerungen 2342 verbunden werden, die Eingabevorrichtungen wie Tastatur- und Mauskombinationen 2343, eine Kamera 2344 oder andere USB-Eingabevorrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2316 und des Speicher-Hubs 2330 in einen diskreten externen Grafikprozessor, z. B. den externen Grafikprozessor 2312, integriert sein. In mindestens einer Ausführungsform kann der Plattform-Steuerungs-Hub 2330 und/oder die Speichersteuerung 2316 extern zu einem oder mehreren Prozessoren 2302 sein. Zum Beispiel kann das System 2300 bei mindestens einer Ausführungsform eine externe Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines Systemchipsets ausgestaltet sein kann, das mit dem/den Prozessoren 2302 kommuniziert.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2300 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere ALUs verwenden, die im Grafikprozessor 2312 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2300 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
24 ist ein Blockdiagramm eines Prozessors 2400 mit einem oder mehreren Prozessorkernen 2402A-2402N, einer integrierten Speichersteuerung 2414 und einem integrierten Grafikprozessor 2408, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne beinhalten und den zusätzlichen Kern 2402N beinhalten, der durch gestrichelte Kästen dargestellt ist. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2406.
In mindestens einer Ausführungsform bilden die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens eine Ebene von Anweisungs- und Datencache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie etwa eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, beinhalten, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert wird. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen den verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Bus-Steuerungs-Einheiten 2416 und einen Systemagenten-Kern 2410 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2416 einen Satz von Peripheriegerätebussen, wie etwa einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagenten-Kern 2410 eine oder mehrere integrierte Steuerungen 2414 zur Verwaltung des Zugriffs auf verschiedene externe Speichervorrichtungen (nicht dargestellt).
In mindestens einer Ausführungsform beinhaltet einer oder mehrere der Prozessorkerne 2402A-2402N Unterstützung für simultanes Multithreading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 Komponenten zum Koordinieren und Betreiben der Kerne 2402A - 2402N während der Multithread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuereinheit (PCU) beinhalten, die Logik und Komponenten beinhaltet, um einen oder mehrere Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 zu regulieren.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2400 zusätzlich den Grafikprozessor 2408 zur Ausführung von Operationen zur Grafikverarbeitung. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsam genutzten Cache-Einheiten 2406 und einem Systemagenten-Kern 2410 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2414 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 außerdem eine Anzeigesteuerung 2411, um die Grafikprozessorausgabe an eine oder mehrere gekoppelte Anzeigen zu lenken. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2411 auch ein getrenntes Modul sein, das über mindestens eine Verbindung mit dem Grafikprozessor 2408 gekoppelt ist, oder kann innerhalb des Grafikprozessors 2408 integriert sein.
In mindestens einer Ausführungsform wird eine Ringzusammenschaltung 2412 verwendet, um interne Komponenten des Prozessors 2400 zu koppeln. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie etwa eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Methoden. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit der Ringzusammenschaltung 2412 über eine E/A-Verbindung 2413 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verknüpfung 2413 mindestens eine von mehreren Arten von E/A-Verbindungen dar, einschließlich einer E/A-Verknüpfung auf dem Gehäuse, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie etwa einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 die eingebetteten Speichermodule 2418 als gemeinsamen Last Level-Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N im Hinblick auf die Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2402A-2402N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-2402N eine Teilmenge eines gemeinsamen Anweisungssatzes oder einen anderen Anweisungssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N hinsichtlich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen verhältnismäßig höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Leistungskernen gekoppelt sind, die einen geringeren Leistungsverbrauch aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierter SoC-Schaltkreis umgesetzt sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden unten in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in dem Prozessor 2400 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in den Grafikkernen 2402A-2402N oder in anderen Komponenten in 24 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2400 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingsverfahren durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
25 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 2500, gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der manchmal als Core-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann abhängig von den angestrebten Energie- und Leistungshüllkurven mehrere Grafikkern-Slices aufweisen. In mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen Festfunktionsblock 2530 beinhalten, der mit mehreren Teilkernen 2501A-2501 F gekoppelt ist, die auch als Teil-Slices bezeichnet werden, die modulare Blöcke von Allzweck- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 eine Geometrie-/Festfunktionspipeline 2536, die von allen Teilkernen im Grafikprozessor 2500 gemeinsam genutzt werden kann, zum Beispiel in Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Stromverbrauch. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2536 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und einen Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der einen Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 auch eine Grafik-SoC-Schnittstelle 2537, eine Grafik-Mikrosteuerung 2538 und eine Medienpipeline 2539. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 2537 eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb eines Systems auf einem integrierten Chip-Schaltkreis bereit. In mindestens einer Ausführungsform ist die Grafik-Mikrosteuerung 2538 ein programmierbarer Subprozessor, der so ausgestaltet ist, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Versand, Scheduling und Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 2539 eine Logik, um das Dekodieren, Codieren, Vorverarbeiten und/oder Nachbearbeiten von Multimediadaten zu erleichtern, was Bild- und Videodaten beinhaltet. In mindestens einer Ausführungsform setzt die Medienpipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Teilkerne 2501-2501 F um.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 dem Grafikkern 2500 die Kommunikation mit Allzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch die Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoC ermöglichen, wie etwa Kamerabildgebungspipelines, und ermöglicht die Verwendung globaler Speicheratomare, die zwischen dem Grafikkern 2500 und den CPUs innerhalb einer SoC gemeinsam genutzt werden können, und/oder setzt diese um. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Leistungsverwaltungssteuerungen für den Grafikkern 2500 umsetzen und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2500 und anderen Taktdomänen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2539 gesendet werden, wenn Medienoperationen auszuführen sind, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 2536, Geometrie- und Festfunktionspipeline 2514), wenn Grafikverarbeitungsoperationen durchgeführt werden.
In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 ausführt. In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 die Grafik- und/oder Rechenlastplanung auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) innerhalb der Sub-Kerne 2501A-2501 F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der einen Grafikkern 2500 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells senden, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufrufen. In mindestens einer Ausführungsform beinhaltet das Planen von Operationen Bestimmen, welche Arbeitslast als Nächstes auszführen ist, Übermitteln einer Arbeitslast an einen Befehlsstreamer, Bevorrechtigen vorhandener Arbeitslasten, die auf einer Engine ausgeführt werden, Überwachen des Fortschritts einer Arbeitslast und Benachrichtigen der Hostsoftware, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 2500 ermöglichen, indem er dem Grafikkern 2500 die Möglichkeit bietet, unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System Register innerhalb des Grafikkerns 2500 über stromsparende Zustandsübergänge zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die veranschaulichten Teilkerne 2501A-2501 F haben, bis zu N modulare Teilkerne. In mindestens einer Ausführungsform kann der Grafikkern 2500 für jeden Satz von N Subkernen auch eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten Speicher und/oder einen Cache-Speicher 2512, eine Geometrie-/Festfunktionspipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten (z. B. Abtaster, Mathematik und/oder Inter-Thread-Kommunikationslogik) beinhalten, die von jedem N Teilkern innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte Speicher und/oder Cache-Speicher 2512 ein Cache der letzten Ebene für N Subkerne 2501A-2501 F innerhalb des Grafikkerns 2500 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2514 anstelle der Geometrie-/Festfunktionspipeline 2536 innerhalb des Festfunktionsblocks 2530 beinhaltet sein und kann selbe oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 eine zusätzliche Festfunktionslogik 2516, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 2500 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometriepipeline zur Verwendung bei der Schattierung von lediglich der Position. Bei dem positionsabhängigen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2516, 2536, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. In mindestens einer Ausführungsform ist die Auslesepipeline eine gekürzte Version einer Vollgeometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Auslesepipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen getrennten Kontext aufweist. In mindestens einer Ausführungsform kann das positionsbezogene Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, sodass das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute der Vertices abruft und einem Shading unterzieht, ohne eine Rasterung und ein Rendering der Pixel in einen Bildpuffer durchzuführen. In mindestens einer Ausführungsform kann die Auslesepipeline erzeugte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, unabhängig davon, ob diese Dreiecke aussortiert wurden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Wiedergabepipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich zu einer Rasterisierungsphase weitergeleitet werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 auch eine Logik zur Beschleunigung des maschinellen Lernens beinhalten, wie etwa eine Festfunktions-Matrixmultiplikationslogik, für Implementierungen, die Optimierungen für das Training oder Inferenzieren des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder grafische Teilkern 2501A-2501 F einen Satz von Ausführungsressourcen, die zur Ausführung von Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen verwendet werden können. In mindestens einer Ausführungsform beinhalten die Grafik-Teilkerne 2501A-2501 F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, eine Thread-Versende- und Zwischen-Thread-Kommunikations-(TD/IC-)Logik 2503A-2503F, einen 3D-(z. B. Textur-)Abtaster 2505A-2505F, ein Medien-Abtaster 2506A-2506F, ein Shader-Prozessor 2507A-2507F und einen gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 2508A-2508F. Die EU-Arrays 2502A-2502F, 2504A-2504F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechenshaderprogrammen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Abtaster 2505A-2505F Daten mit Bezug zu Textur- oder anderer 3D-Grafik in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Abtaster Texturdaten basierend auf einem konfigurierten Sample-Zustand und einem mit einer bestimmten Textur verbundenen Texturformat unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 2506A-2506F ähnliche Leseoperationen auf Grundlage eines Typs und eines Formats durchführen, die Mediendaten zugeordnet sind. In mindestens einer Ausführungsform kann jeder Grafik-Teilkern 2501A-2501 F alternativ einen einheitlichen 3D- und Medien-Abtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Teilkerne 2501A-2501 F ausgeführt werden, einen gemeinsam genutzten lokalen Speicher 2508A-2508F innerhalb jedes Teilkerns nutzen, um Threads, die in einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools des Speichers auf dem Chip zu ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2510 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in der Grafik-Mikrosteuerung 2538, in der Geometrie- und Festfunktionspipeline 2514 und 2536 oder in einer anderen Logik in 24 enthalten sind. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2500 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
26A-26B veranschaulichen die Thread-Ausführungslogik 2600, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform. 26A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2600 verwendet wird. 26B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 26A veranschaulicht, beinhaltet die Thread-Ausführungslogik 2600 in mindestens einer Ausführungsform einen Shader-Prozessor 2602, einen Thread-Zuteiler 2604, einen Anweisungs-Cache 2606, ein skalierbares Ausführungseinheitenarray einschließlich einer Vielzahl von Ausführungseinheiten 2608A-2608N, Abtaster 2610, einen Daten-Cache 2612 und einen Datenport 2614. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheitenarray dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 2608A, 2608B, 2608C, 2608D bis 2608N-1 und 2608N) zum Beispiel auf Grundlage der Rechenanforderungen von einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind skalierbare Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die mit jeder der Ausführungseinheiten verbunden ist. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2600 eine oder mehrere Verbindungen zum Speicher auf, wie etwa zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: einen Befehlscache 2606, einen Datenanschluss 2614, einen Abtaster 2610 und Ausführungseinheiten 2608A-2608N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist das Array von Ausführungseinheiten 2608A-2608N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu beinhalten.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2608A-2608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2602 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungen von Threads über einen Thread-Dispatcher 2604 verteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Dispatcher 2604 eine Logik zur Vermittlung von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zur Instanziierung angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2608A-2608N. Zum Beispiel kann in mindestens einer Ausführungsform eine Geometrie-Pipeline Vertex-, Tesselations- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Dispatcher 2604 auch Thread-Spawning-Anforderungen zur Laufzeit von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N einen Satz von Anweisungen, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Scheitelpunkt- und Geometrieverarbeitung (z. B. Scheitelpunktprogramme, Geometrieprogramme, Scheitelpunkt-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Compute- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2608A-2608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten, zu einer Mehrfachausgabe-Einzelbefehl-Mehrfachdaten-(SIMD-)Ausführung in der Lage, und eine Multithread-Operation ermöglicht eine effiziente Ausführungsumgebung trotz höherer Latenzspeicherzugriffe. In mindestens einer Ausführungsform weist jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugeordneten unabhängigen Thread-Zustand auf. In mindestens einer Ausführungsform erfolgt die Ausführung mehrfach pro Takt an Pipelines, die zu Ganzzahl- und Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logischen Operationen, transzendenten Operationen und anderen verschiedenartigen Operationen in der Lage sind. In mindestens einer Ausführungsform veranlasst die Abhängigkeitslogik innerhalb der Ausführungseinheiten 2608A-2608N, während auf Daten aus dem Speicher oder einer von gemeinsam genutzten Funktionen gewartet wird, dass ein wartender Thread im Ruhezustand bleibt, bis angeforderte Daten zurückgegeben wurden. In mindestens einer Ausführungsform können Hardwareressourcen für die Verarbeitung anderer Threads verwendet werden, während sich ein wartender Thread im Ruhezustand befindet. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm ausführen, die einen anderen Vertex-Shader beinhalten.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2608A-2608N mit Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Ablaufsteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann eine Anzahl von Kanälen unabhängig von einer Anzahl von physischen arithmetischen Logikeinheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N Ganzzahl- und Gleitkomma-Datenarten.
In mindestens einer Ausführungsform beinhaltet ein Satz von Anweisungen für die Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als eine gepackte Datenart in einem Register gespeichert werden und die Ausführungseinheit verarbeitet verschiedene Elemente auf Grundlage der Datengröße von Elementen. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch unterschiedliche Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 2609A-2609N zusammengefasst werden, die über eine Thread-Steuerungslogik (2607A-2607N) verfügt, die den verschmolzenen EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann in verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die SIMD8, SIMD16 und SIMD32 beinhalten, aber nicht darauf beschränkt sind. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 2609A-2609N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 2609A beispielsweise eine erste EU 2608A, eine zweite EU 2608B und eine Thread-Steuerlogik 2607A auf, die der ersten EU 2608A und der zweiten EU 2608B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2607A Threads, die auf der fusionierten Grafikausführungseinheit 2609A ausgeführt werden, sodass jede EU innerhalb der fusionierten Ausführungseinheiten 2609A-2609N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform beinhaltet die Thread-Ausführungslogik 2600 einen oder mehrere interne Anweisungs-Caches (z. B. 2606), um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 2612) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Abtaster 2610 beinhaltet, um eine Texturabtastung für 3D-Operationen und eine Medienabtastung für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform beinhaltet der Abtaster 2610 eine spezielle Textur- oder Medienabtaster-Funktionalität, um Textur- oder Mediendaten während des Abtast-Prozesses zu verarbeiten, bevor die gesampelten Daten einer Ausführungseinheit bereitgestellt werden.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Anforderungen zur Thread-Initialisierung an die Thread-Ausführungslogik 2600 über eine Thread-Spawning- und Versandlogik. In mindestens einer Ausführungsform wird, nachdem eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) im Shader-Prozessor 2602 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse zur Ausgabe von Flächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2602 dann ein von der Anwendungsprogrammierschnittstelle (API) geliefertes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform sendet der Shader-Prozessor 2602 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 2604 an eine Ausführungseinheit (z. B. 2608A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2602 Textur-Abtastungs-Logik im Abtaster 2610, um auf Texturdaten in Texturkarten zuzugreifen, die im Speicher gespeichert sind. In mindestens einer Ausführungsform berechnen arithmetische Operationen an Texturdaten und eingegebenen Geometriedaten Pixelfarbdaten für jedes geometrische Fragment oder verwerfen ein oder mehrere Pixel aus der weiteren Verarbeitung.
In mindestens einer Ausführungsform stellt der Datenanschluss 2614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2600 bereit, um verarbeitete Daten zur weiteren Verarbeitung in einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenanschluss 2614 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 2612) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zu cachen.
Wie in 26B veranschaulicht, kann eine Grafikausführungseinheit 2608 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 2637, ein Array allgemeiner Registerdateien (general register file array - GRF) 2624, ein Array architektonischer Registerdateien (architectural register file array - ARF) 2626, einen Thread-Arbiter 2622, eine Sendeeinheit 2630, eine Verzweigungseinheit 2632, einen Satz SIMD-Gleitkommaeinheiten (floating point units - FPUs) 2634 und in mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 2635 beinhalten. In mindestens einer Ausführungsform beinhalten GRF 2624 und ARF 2626 einen Satz von allgemeinen Registerdateien und Architekturregisterdateien, die jedem simultanen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 2608 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in ARF 2626 aufrechterhalten, während Daten, die während der Thread-Ausführung verwendet werden, in GRF 2624 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, was den Anweisungsverweis für jeden Thread beinhaltet, in Thread-spezifischen Registern in ARF 2626 gehalten werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 2608 eine Architektur auf, die eine Kombination aus Simultaneous Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem Interleaved Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf Grundlage einer Zielanzahl gleichzeitiger Threads und einer Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt sind, die zum Ausführen mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2608 mehrere Anweisungen gemeinsam ausgeben, wobei es sich um unterschiedliche Anweisungen handeln kann. In mindestens einer Ausführungsform kann der Thread-Arbiter 2622 des Threads der Grafikausführungseinheit 2608 Anweisungen an eine der Sendeeinheiten 2630, Verzweigungseinheiten 2642 oder SIMD-FPUs 2634 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb des GRF 2624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als ein SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheits-Thread Zugriff auf 4 KByte innerhalb des GRF 2624, obwohl Ausführungsformen nicht darauf beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl auch eine Anzahl von Threads pro Ausführungseinheit gemäß Ausführungsformen variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kbyte zugreifen können, kann das GRF 2624 insgesamt 28 Kbyte speichern. In mindestens einer Ausführungsform können durch flexible Adressierungsmodi Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtasteroperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Anweisungen abgewickelt, die durch Nachrichtenübermittlung an die Sendeeinheit 2630 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an eine dedizierte Verzweigungseinheit 2632 versendet, um die SIMD-Abweichung und eventuelle Annäherung zu erleichtern.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 2608 eine oder mehrere SIMD-Gleitkomma-Einheiten (FPUs) 2634 zum Ausführen von Gleitkomma-Operationen. In mindestens einer Ausführungsform unterstützen die FPUs 2634 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform können die FPUs 2634 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine von FPUs erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist ebenfalls ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 2635 vorhanden und kann speziell optimiert sein, um Operationen durchzuführen, die mit Berechnungen maschinellen Lernens verbunden sind.
In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 2608 in einer Gruppierung von Grafik-Teilkernen (z. B. einem Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 2608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder auf der Grafikausführungseinheit 2608 ausgeführte Thread auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in der Ausführungslogik 2600 integriert sein. Darüber hinaus können bei mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsvorgänge unter Verwendung einer anderen Logik als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs der Ausführungslogik 2600 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
27 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2700 mit engineslesbarem Code konfiguriert, der, wenn er von der PPU 2700 ausgeführt wird, die PPU 2700 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Methoden durchzuführen. In mindestens einer Ausführungsform ist die PPU 2700 ein Multithread-Prozessor, der auf einer oder mehreren integrierten Schaltungsvorrichtungen umgesetzt ist und Multithreading als Latenzverbergungsmethode nutzt, die entwickelt wurde, um computerlesbare Anweisungen (auch als engineslesbare Anweisungen bezeichnet oder einfach Anweisungen) in mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die dazu konfiguriert sind, von der PPU 2700 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 2700 eine Grafikverarbeitungseinheit („GPU“), die so ausgestaltet ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigeeinrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2700 genutzt, um Berechnungen durchzuführen, wie etwa Operationen der linearen Algebra und Operationen des maschinellen Lernens. 27 veranschaulicht einen beispielhaften Parallelprozessor lediglich zu Veranschaulichungszwecken und sollte als nichteinschränkendes Beispiel von Prozessorarchitekturen verstanden werden, die im Schutzumfang dieser Offenbarung vorgesehen sind, und dass jeder geeignete Prozessor eingesetzt werden kann, um diesen zu ergänzen und/oder zu ersetzen.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2700 dazu konfiguriert, High Performance Computing („HPC“), Rechenzentren und maschinelle Lernanwendungen zu beschleunigen. In mindestens einer Ausführungsform ist die PPU 2700 dazu konfiguriert, Deep Learning-Systeme und -Anwendungen zu beschleunigen, was die folgenden nicht einschränkenden Beispiele beinhaltet: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprache, Bilder, Texterfassungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analyse, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform beinhaltet die PPU 2700 unter anderem eine Eingabe/Ausgabe(„E/A“)-Einheit 2706, eine Frontend-Einheit 2710, eine Scheduler-Einheit 2712, eine Arbeitsverteilungseinheit 2714, einen Hub 2716, eine Kreuzschiene (crossbar - „XBar“) 2720, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 2718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2722. In mindestens einer Ausführungsform ist die PPU 2700 mit einem Host-Prozessor oder anderen PPUs 2700 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2708 verbunden. In mindestens einer Ausführungsform ist die PPU 2700 über eine Verbindung 2702 mit einem Hostprozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 2704 umfasst. In mindestens einer Ausführungsform weisen die Speichereinrichtungen 2704 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Speicher mit hoher Bandbreite(„HBM“)-Teilsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zusammenschaltung 2708 auf eine drahtgebundene Mehrspur-Kommunikationsverbindung beziehen, die von Systemen zur Skalierung verwendet wird und eine oder mehrere PPUs 2700 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) beinhaltet, die Cache-Kohärenz zwischen PPUs 2700 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2708 durch den Hub 2716 zu/von anderen Einheiten der PPU 2700 übertragen, wie etwa einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 27 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 2706 dazu konfiguriert, Kommunikationen (z. B. Befehle, Daten) von einem Hostprozessor (in 27 nicht veranschaulicht) über den Systembus 2702 zu übermitteln und zu empfangen. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2706 mit dem Hostprozessor direkt über den Systembus 2702 oder über eine oder mehrere Zwischenvorrichtungen, wie etwa eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2706 mit einem oder mehreren anderen Prozessoren, wie etwa einer oder mehreren der PPUs 2700, über den Systembus 2702 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 eine Peripheral Component Interconnect Express („PCIe“)-Schnittstelle für die Kommunikation über einen PCle-Bus. In mindestens einer Ausführungsform setzt die E/A-Einheit 2706 Schnittstellen zum Kommunizieren mit externen Vorrichtungen um.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 2706 über den Systembus 2702 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die dazu konfiguriert sind, die PPU 2700 zu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform übermittelt die E/A-Einheit 2706 dekodierte Befehle an verschiedene andere Einheiten der PPU 2700, wie durch Befehle festgelegt. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2710 und/oder an den Hub 2716 oder andere Einheiten der PPU 2700 übertragen, wie etwa eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Power-Management-Einheit usw. (in 27 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 2706 dazu konfiguriert, Kommunikationen zwischen und unter verschiedenen logischen Einheiten der PPU 2700 weiterzuleiten.
In mindestens einer Ausführungsform codiert ein vom Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2700 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die durch diese Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Hostprozessor als auch die PPU 2700 zugreifen (z. B. lesen/schreiben) können - eine Host-Schnittstelleneinheit kann dazu konfiguriert sein, auf Puffer in einem Systemspeicher zuzugreifen, der mit dem Systembus 2702 über Speicheranforderungen verbunden ist, die über den Systembus 2702 durch die E/A-Einheit 2706 übermittelt werden. In mindestens einer Ausführungsform schreibt der Hostprozessor den Befehlsstrom in den Puffer und übermittelt dann derartig einen Verweis zum Anfang des Befehlsstroms an die PPU 2700, dass die Front-End-Einheit 2710 Verweise auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei Befehle aus Befehlsströmen gelesen und Befehle an verschiedene Einheiten der PPU 2700 weitergeleitet werden.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2710 mit der Scheduler-Einheit 2712 gekoppelt, die verschiedene GPCs 2718 so konfiguriert, dass sie durch einen oder mehrere Befehlsströme definierte Aufgaben verarbeiten. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 2712 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 2718 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2712 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren der GPCs 2718.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 mit der Arbeitsverteilungseinheit 2714 gekoppelt, die dazu konfiguriert ist, Aufgaben zur Ausführung auf den GPCs 2718 zu verteilen. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2714 eine Anzahl geplanter Tasks, die von der Scheduler-Einheit 2712 empfangen wurden, und die Arbeitsverteilungseinheit 2714 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 2718. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Steckplätzen (z. B. 32 Steckplätze), die Aufgaben enthalten, die einem bestimmten GPC 2718 zur Verarbeitung zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Steckplätzen (z. B. 4 Steckplätze) für Aufgaben umfassen, die derartig aktiv von den GPCs 2718 verarbeitet werden, dass, wenn einer der GPCs 2718 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem aktiven Aufgabenpool für den GPC 2718 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2718 geplant wird. In mindestens einer Ausführungsform wird, wenn sich eine aktive Aufgabe auf dem GPC 2718 im Ruhezustand befindet, wie etwa während auf die Auflösung einer Datenabhängigkeit gewartet wird, dann die aktive Aufgabe aus dem GPC 2718 entfernt und zum Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf GPC 2718 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2714 mit einem oder mehreren GPCs 2718 über die XBar 2720. In mindestens einer Ausführungsform ist die XBar 2720 ein Verbindungsnetz, das viele Einheiten der PPU 2700 mit anderen Einheiten der PPU 2700 koppelt und so ausgestaltet sein kann, dass es die Arbeitsverteilungseinheit 2714 mit einem bestimmten GPC 2718 koppelt. In mindestens einer Ausführungsform können eine oder mehrere andere Einheiten der PPU 2700 außerdem über den Hub 2716 mit der XBar 2720 verbunden sein.
In mindestens einer Ausführungsform werden die Aufgaben von der Scheduler-Einheit 2712 verwaltet und von der Arbeitsverteilungseinheit 2714 an einen der GPCs 2718 weitergeleitet. Der GPC 2718 ist dazu konfiguriert, Aufgaben zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können Ergebnisse von anderen Aufgaben innerhalb des GPC 2718 verbraucht, über die XBar 2720 an einen anderen GPC 2718 geleitet oder im Speicher 2704 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse über Partitionseinheiten 2722, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 2704 umsetzen, in den Speicher 2704 geschrieben werden. In mindestens einer Ausführungsform können Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 2708 an eine andere PPU 2704 oder CPU übermittelt werden. In mindestens einer Ausführungsform beinhaltet die PPU 2700 ohne Einschränkung eine Anzahl U von Partitionseinheiten 2722, die gleich der Anzahl von getrennten und unterschiedlichen Speichervorrichtungen 2704 ist, die an die PPU 2700 gekoppelt sind. In mindestens einer Ausführungsform wird die Partitionseinheit 2722 nachfolgend in Verbindung mit 29 ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Hostprozessor ein Treiberkernel aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf einem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2700 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2700 ausgeführt und die PPU 2700 stellt eine Isolierung, eine Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform erzeugt eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkernel veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2700 zu erzeugen, und der Treiberkernel gibt Aufgaben an einen oder mehrere Streams aus, die von der PPU 2700 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen zusammengehöriger Threads, die als ein Warp bezeichnet sein können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenwirkende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen beinhalten, um eine Aufgabe durchzuführen, und die Daten über einen gemeinsam genutzten Speicher austauschen. In mindestens einer Ausführungsform werden Threads und zusammenwirkende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie etwa ein neuronales Netz, zu trainieren, um der PPU 2700 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 2700 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 2700 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzes durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
28 veranschaulicht ein allgemeines Verarbeitungscluster (general processing cluster - „GPC“) 2800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2800 der GPC 2718 aus 27. In mindestens einer Ausführungsform weist jeder GPC 2800, ohne Einschränkung, eine Anzahl von Hardwareeinheiten zur Verarbeitung von Tasks auf, und jeder GPC 2800 weist, ohne Einschränkung, einen Pipeline-Manager 2802, eine Pre-Raster-Operationseinheit („PROP“) 2804, eine Raster-Engine 2808, ein Arbeitsverteilungs-Koppelfeld („WDX“) 2816, eine Speicherverwaltungseinheit („MMU“) 2818, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2806 und jede geeignete Kombination dieser Einrichtungen auf.
In mindestens einer Ausführungsform wird die Operation des GPC 2800 durch den Pipeline Manager 2802 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2802 die Konfiguration eines oder mehrerer DPCs 2806 zur Verarbeitung von Tasks, die dem GPC 2800 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2802 mindestens einen von einem oder mehreren DPCs 2806, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2806 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2814 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 2802 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 2800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 2804 und/oder an die Raster-Engine 2808 weitergeleitet werden können, während andere Pakete an die DPCs 2806 zur Verarbeitung durch eine Primitiv-Engine 2812 oder SM 2814 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2802 mindestens einen der DPCs 2806 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 2804 dazu konfiguriert, die von der Rasterengine 2808 und den DPCs 2806 erzeugten Daten an eine Rasteroperations („ROP“)-Einheit in der Partitionseinheit 2722 weiterzuleiten, die oben in Verbindung mit 27 näher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 2804 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen und mehr. In mindestens einer Ausführungsform weist die Rastermaschine 2808 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Raster-Engine 2808 weist ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Scheitelpunkte und erzeugt Ebenengleichungen, die mit einer durch Scheitelpunkte definierten geometrischen Primitive verknüpft sind; die Ebenengleichungen werden an eine grobe Rasterengine übermittelt, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe einer groben Rasterengine wird an eine Culling-Engine übermittelt, in der Fragmente, die mit einer Primitive verknüpft sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übermittelt, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Beschneiden und Aussortieren überstehen, an eine feine Rasterengine weitergeleitet, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2808 Fragmente, die von einer beliebigen geeigneten Einheit, wie etwa einem in dem DPC 2806 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 2806, der in GPC 2800 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 2810, eine Primitivengine 2812, einen oder mehrere SMs 2814 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 2810 den Betrieb von dem DPC 2806 und leitet die vom Pipeline-Manager 2802 empfangenen Pakete an die entsprechenden Einheiten im DPC 2806 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 2812 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2814 übertragen werden.
In mindestens einer Ausführungsform umfasst SM 2814 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Aufgaben zu verarbeiten, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2814 multithreaded und dazu konfiguriert, mehrere Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig auszuführen, und setzt eine Einzelbefehls-Mehrfachdaten-(„SIMD“-)Architektur um, wobei jeder Thread in einer Gruppe von Threads (z. B. einem Warp) dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten. In mindestens einer Ausführungsform führen alle Threads in der Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2814 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp aufrechterhalten, was eine Gleichzeitigkeit zwischen Warps und eine serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb des Warps abweichen. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread aufrechterhalten, was eine gleichberechtigte Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread aufrechterhalten, und Threads, die dieselben Anweisungen ausführen, können zusammengeführt und für eine bessere Effizienz parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2814 ist nachfolgend ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2818 eine Schnittstelle zwischen dem GPC 2800 und einer Speicherpartitionseinheit (z. B. der Partitionseinheit 2722 von 27) bereit, und die MMU 2818 stellt die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 2818 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) bereit, um die Übersetzung von virtuellen Adressen in physische Adressen im Speicher durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Einzelheiten zur Inferenz- und/oder Trainingslogik 615 werden im Folgenden in Verbindung mit 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie etwa ein neuronales Netz, zu trainieren, um die dem GPC 2800 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 2800 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 2800 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 2800 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
29 veranschaulicht eine Speicherpartitionseinheit 2900 einer Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionseinheit 2900 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 2902, einen Level Two („L2“)-Cache 2904, eine Speicherschnittstelle 2906 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2906 an den Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Umsetzungen für eine Hochgeschwindigkeitsdatenübertragung umsetzen. In mindestens einer Ausführungsform integriert die PPU U-Speicherschnittstellen 2906, eine Speicherschnittstelle 2906 pro Paar von Partitionseinheiten 2900, wobei jedes Paar von Partitionseinheiten 2900 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie etwa Speicherstacks mit hoher Bandbreite oder synchronem dynamischem Direktzugriffsspeicher für Grafikkarten mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2906 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), wobei Y gleich der Hälfte von U ist. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speichermatrizen und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Matrize für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Rechenanwendungen, die empfindlich gegenüber Datenkorruption sind.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 2900 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen durch eine PPU auf Speicher verfolgt, der sich auf anderen Prozessoren befindet, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und den vollen Zugriff auf den CPU-Speicher durch die PPU bereitzustellen.
In mindestens einer Ausführungsform übertragen Kopierengines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 2900 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für Operationen mehrerer Kopierengines zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen an Kopierengines weitergegeben werden, ohne dass es darauf ankommt, ob Speicherseiten vorhanden sind, und ein Kopiervorgang ist transparent.
Daten aus dem Speicher 2704 von 27 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2900 abgerufen und im L2-Cache 2904 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2900 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Teil des L2-Zwischenspeichers, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 2814 einen Cache der Ebene 1 („L1“) implementieren, wobei der L1 -Cache ein privater Speicher ist, der einem bestimmten SM 2814 zugeordnet ist, und Daten werden aus dem L2-Cache 2904 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2814 gespeichert. In mindestens einer Ausführungsform ist der L2-Cache 2904 mit der Speicherschnittstelle 2906 und der XBar 2720 gekoppelt.
Die ROP-Einheit 2902 führt in mindestens einer Ausführungsform Grafikrasteroperationen aus, die sich auf die Pixelfarbe beziehen, wie etwa Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 2902 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2808, wobei sie eine Tiefe für eine Sample-Stelle, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 2808 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen dem Fragment zugeordneten Abtastort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2902 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 2808, wenn das Fragment den Tiefentest für die Sample-Stelle besteht. Es versteht sich, dass die Anzahl der Partitionseinheiten 2900 von der Anzahl der GPCs verschieden sein kann und daher jede ROP-Einheit 2902 in mindestens einer Ausführungsform an jede der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 2902 Pakete, die von verschiedenen GPCs empfangen werden, und bestimmt, an welche ein von der ROP-Einheit 2902 erzeugtes Ergebnis durch die XBar 2720 weitergeleitet wird.
30 veranschaulicht einen Streaming-Multiprozessor („SM“) 3000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3000 der SM 2814 aus 28. In mindestens einer Ausführungsform weist der SM 3000 ohne Einschränkung einen Befehls-Cache 3002, eine oder mehrere Scheduler-Einheiten 3004, eine Registerdatei 3008, einen oder mehrere Verarbeitungskerne („Cores“) 3010, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3014, ein Verbindungsnetz 3016, einen gemeinsamen Speicher/Level-One-Cache („L1“) 3018 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Tasks einem der SMs 3000 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3004 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3000 zugewiesen sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 3004 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3004 eine Vielzahl verschiedener Thread-Blöcke, wobei sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) versendet.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zur Organisation von Gruppen kommunizierender Threads beziehen, das es den Entwicklern ermöglicht, die Granularität auszudrücken, mit der die Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisation zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen herkömmlicher Programmiermodelle ein einzelnes, einfaches Konstrukt zum Synchronisieren kooperierender Threads bereit: eine Barriere über alle Threads eines Threadblocks (z. B. syncthreads()-Funktion). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit kleineren als Thread-Block-Granularitäten definieren und innerhalb definierter Gruppen synchronisieren, um eine größere Leistung, Ausgestaltungsflexibilität und Softwarewiederverwendung in Form von gemeinschaftlichen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit bei Teilblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularitäten zu definieren und kollektive Operationen, wie etwa die Synchronisierung von Threads, in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Anordnung über Softwaregrenzen hinweg, sodass Bibliotheken und Dienstprogrammfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Annäherung treffen zu müssen. In mindestens einer Ausführungsform ermöglichen Primitive kooperativer Gruppen neue Muster kooperativer Parallelität, was ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisation über ein gesamtes Netz von Thread-Blöcken beinhaltet.
In mindestens einer Ausführungsform ist eine Dispatch-Einheit 3006 so konfiguriert, dass sie Anweisungen an eine oder mehrere Funktionseinheiten übermittelt und die Scheduler-Einheit 3004 ohne Einschränkung zwei Dispatch-Einheiten 3006 beinhaltet, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus übermittelt werden. In mindestens einer Ausführungsform weist jede Scheduler-Einheit 3004 eine einzelne Dispatch-Einheit 3006 oder zusätzliche Dispatch-Einheiten 3006 auf.
In mindestens einer Ausführungsform beinhaltet jedes SM 3000 in mindestens einer Ausführungsform ohne Einschränkung eine Registerdatei 3008, die einen Satz von Registern für Funktionseinheiten des SM 3000 bereitstellt. In mindestens einer Ausführungsform wird die Registerdatei 3008 derartig zwischen jeder der funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Teil der Registerdatei 3008 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 3008 auf verschiedene Warps aufgeteilt, die von dem SM 3000 ausgeführt werden, und die Registerdatei 3008 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3000 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet der SM 3000 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3010. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 3010 in mindestens einer Ausführungsform ohne Einschränkung eine vollständig gepipelinete Verarbeitungseinheit mit einfacher Genauigkeit, doppelter Genauigkeit und/oder gemischter Genauigkeit, die ohne Einschränkung eine arithmetische Gleitkommalogikeinheit und eine arithmetische Ganzzahllogikeinheit beinhaltet. In mindestens einer Ausführungsform setzen arithmetische Gleitkommalogikeinheiten die Norm IEEE 754-2008 für Gleitkomma-Arithmetik um. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3010 ohne Einschränkung 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensor-Kerne sind so ausgestaltet, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3010 beinhaltet. In mindestens einer Ausführungsform sind Tensorkerne dazu konfiguriert, Deep Learning-Matrixarithmetik auszuführen, wie etwa Faltungsoperationen für das Training und Inferenzieren neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4×4-Matrix und führt eine Matrixmultiplikations- und - akkumulationsoperation D = A × B + C durch, wobei A, B, C und D 4×4-Matrizen sind.
In mindestens einer Ausführungsform sind die Eingaben für den Multiplikator A und B 16-Bit-Gleitkomma-Matrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkomma-Matrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet der 16-Bit Multiplikator mit Gleitkomma 64 Operationen und ergibt ein Produkt mit voller Präzision, das dann unter Verwendung von 32-Bit Gleitkomma-Addition mit anderen Zwischenprodukten zu einer 4x4x4-Matrix-Multiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform legt eine API, wie etwa die CUDA 9 C++-API, spezielle Matrixlade-, Matrixmultiplizier- und -akkumulations- und Matrixspeicheroperationen offen, um Tensorkerne aus einem CUDA-C++-Programm effizient zu verwenden. In mindestens einer Ausführungsform geht die Warp-Ebenen-Schnittstelle auf CUDA-Ebene von 16×16 großen Matrizen aus, die alle 32 Warp-Threads überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 3000 ohne Einschränkung M SFUs 3012, die spezielle Funktionen ausführen (z. B. Attributbewertung, reziproke Quadratwurzel etc.). In mindestens einer Ausführungsform beinhalten die SFUs 3012 ohne Einschränkung eine Baumdurchquerungseinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchqueren. In mindestens einer Ausführungsform beinhalten die SFUs 3012 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturzuordnungsfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus dem Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3000 ausgeführten Shaderprogrammen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 3018 gespeichert. In mindestens einer Ausführungsform setzen Textureinheiten gemäß mindestens einer Ausführungsform Texturoperationen, wie etwa Filteroperationen, unter Verwendung von Mip-Karten (z. B. Texturkarten mit veränderlichen Detailgraden) um. In mindestens einer Ausführungsform beinhaltet jeder SM 3000 ohne Einschränkung zwei Textureinheiten.
Jedes SM 3000 umfasst ohne Einschränkung N LSUs 3014, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3018 und der Registerdatei 3008 implementieren. Jeder SM 3000 weist, ohne Einschränkung, ein Verbindungsnetz 3016 auf, das bei mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsamen Speicher/L1-Cache 3018 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetz 3016 ein Koppelfeld, das so ausgestaltet werden kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3008 verbindet und die LSUs 3014 mit der Registerdatei 3008 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3018 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3000 und einer Primitiv-Engine und zwischen Threads im SM 3000 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsame Speicher/L1-Cache 3018 ohne Einschränkung 128 KB Speicherkapazität und befindet sich im Pfad vom SM 3000 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 bei mindestens einer Ausführungsform zum Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere des gemeinsam genutzten Speichers/L1-Zwischenspeichers 3018, L2-Zwischenspeichers und des Speichers Sicherungsspeicher.
Die Kombination von Datencache und gemeinsamem Speicher in einem einzigen Speicherblock stellt in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, beispielsweise wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass die Hälfte der Kapazität genutzt wird, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018 kann der gemeinsam genutzte Speicher/L1-Cache 3018 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und niedriger Latenz bereitstellen. In mindestens einer Ausführungsform kann, wenn sie für eine parallele Berechnung für allgemeine Zwecke konfiguriert ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit feststehender Funktion umgangen, wodurch ein viel einfacheres Programmiermodell erzeugt wird. In einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt zu DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei ein SM 3000 zur Ausführung des Programms und zur Durchführung von Berechnungen, ein gemeinsamer Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und eine LSU 3014 zum Lesen und Schreiben des globalen Speichers durch einen gemeinsamen Speicher/L1-Cache 3018 und eine Speicherpartitionseinheit verwendet wird. In mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3004 verwenden kann, um neue Arbeiten auf den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen tragbaren Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung und anderen enthalten oder damit gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat realisiert. In mindestens einer Ausführungsform ist die PPU in einem System auf einem Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen enthalten, wie etwa zusätzlichen PPUs, Speicher, einer Reduced-Instruction-Set-Computer-(„RISC“-)CPU, einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler (digital-to-analog converter - „DAC“) und dergleichen.
In mindestens einer Ausführungsform kann die PPU in einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann dazu konfiguriert sein, mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden zu sein. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz des Motherboards enthalten ist.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie etwa ein neuronales Netz, zu trainieren, um die dem SM 3000 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3000 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 3000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der SM 3000 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche integrierte Schaltung oder einen einzigen Chip auf Halbleiterbasis beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module auch getrennt oder in verschiedenen Kombinationen von Halbleiterplattformen nach den Wünschen des Benutzers angeordnet sein.
In mindestens einer Ausführungsform, werden Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder computergesteuerten logischen Algorithmen im Hauptspeicher 1004 und/oder in einem Sekundärspeicher gespeichert. Computerprogramme ermöglichen, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, dem System 1000 gemäß mindestens einer Ausführungsform, verschiedene Funktionen auszuführen. In mindestens einer Ausführungsform sind der Speicher 1004, der Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges Speichersystem beziehen, wie ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital Versatile Disk(„DVD“)-Laufwerk, eine Aufnahmevorrichtung, einen Universal Serial Bus(„USB“)-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 1002, dem Parallelverarbeitungssystem 1012, einer integrierten Schaltung, die mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 1002 als auch des Parallelverarbeitungssystems 1012 ausführen kann, einem Chipsatz (z. B. einer Gruppe integrierter Schaltungen, die so konzipiert sind, dass sie als Einheit arbeiten und verkauft werden, um verwandte Funktionen auszuführen, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltungen implementiert.
In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System usw. umgesetzt. In mindestens einer Ausführungsform kann das Computersystem 1000 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z. B. einer drahtlosen, handgehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf angebrachten Anzeige, einer handgehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1012 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1014 und zugehörige Speicher 1016. In mindestens einer Ausführungsform sind die PPUs 1014 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 1018 und einen Switch 1020 oder Multiplexer verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1012 Rechenaufgaben auf PPUs 1014, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1014 gemeinsam genutzt und ist für diese zugänglich (z. B. für den Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Leistungseinbußen in Bezug auf die Verwendung von lokalem Speicher und in einer PPU 1014 residenten Registern nach sich ziehen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1014 durch die Verwendung eines Befehls wie etwa _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1014 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen, bevor sie fortfahren.
VIRTUALISIERTE RECHENPLATTFORM
Es werden Ausführungsformen offenbart, die sich auf eine virtualisierte Rechenplattform für fortgeschrittenes Rechnen beziehen, beispielsweise Inferenzieren von Bildern und Bildverarbeitung. Unter Bezugnahme auf 31 ist ein beispielhaftes Datenflussdiagramm für einen Prozess 3100 zum Erzeugen und Einsetzen einer Bildverarbeitungs- und Ableitungspipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3100 zur Verwendung mit Bildverarbeitungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 3102 eingesetzt werden, beispielsweise in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3100 eingesetzt werden, um genomische Analysen und Inferenzieren von Sequenzierungsdaten auszuführen. Beispiele für genomische Analysen, die unter Verwendung der in dieser Schrift beschriebenen Systeme und Verfahren durchgeführt werden können, beinhalten ohne Einschränkung Variantenbestimmung, Mutationserfassung und Genexpressionsquantifizierung. Der Prozess 3100 kann innerhalb eines Trainingssystems 3104 und/oder eines Einsatzsystems 3106 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen für maschinelles Lernen (z. B. neuronale Netze, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3106 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 dazu konfiguriert sein, Verarbeitungs- und Berechnungsressourcen zwischen einer verteilten Computerumgebung auszulagern, um die Infrastrukturanforderungen in der Einrichtung 3102 zu verringern. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine optimierte Plattform zum Auswählen, Anpassen und Umsetzen virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT, Röntgen, Ultraschall usw.) oder Sequenziervorrichtungen in der Einrichtung 3102 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die von Bildgebungsvorrichtungen, Sequenziervorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3106 während der Ausführung der Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der in fortgeschrittenen Verarbeitungs- und Inferenzierungspipelines verwendeten Anwendungen maschinelle Lernmodelle oder andere Kl verwenden, um einen oder mehrere Verarbeitungsschritte auszuführen. In mindestens einer Ausführungsform können Modelle zum maschinellen Lernen in der Einrichtung 3102 unter Verwendung von Daten 3108 (z. B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3102 generiert (und auf einem oder mehreren PACS-Servern (Picture Archiving and Communication System) in der Einrichtung 3102 gespeichert) wurden, sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3108 aus einer anderen Einrichtung (z. B. einem anderen Krankenhaus, Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Erzeugen von funktionierenden, einsetzbaren Modellen des maschinellen Lernens für das Einsatzsystem 3106 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierung 3124 durch einen Objektspeicher unterstützt werden, der Versionierung und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann auf den Objektspeicher beispielsweise über eine mit Cloud-Speicher (z. B. die Cloud 3226 aus 32) kompatible Anwendungsprogrammierschnittstelle (API) innerhalb einer Cloud-Plattform zugegriffen werden. In mindestens einer Ausführungsform können Modelle für maschinelles Lernen in der Modellregistrierung 3124 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit entsprechenden Berechtigungsnachweisen ermöglichen, Modelle derartig Anwendungen zuzuordnen, dass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainingspipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ihr eigenes maschinelles Lernmodell trainiert oder ein bestehendes maschinelles Lernmodell hat, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bilddaten 3108 empfangen werden, die von bildgebenden Einrichtungen, Sequenzierungseinrichtungen und/oder anderen Einrichtungstypen erzeugt wurden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3108 die KI-gestützte Kennzeichnung 3110 verwendet werden, um die Erzeugung von Kennzeichen zu unterstützen, die den Bildgebungsdaten 3108 entsprechen und als Ground Truth-Daten für ein Modell zum maschinellen Lernen zu verwenden sind. In mindestens einer Ausführungsform kann die KI-unterstützte Kennzeichnung 3110 ein oder mehrere Modell zum maschinellen Lernen (z. B. faltende neuronale Netze (CNNs)) aufweisen, die so trainiert werden können, dass sie Kennzeichen erzeugen, die bestimmten Arten von Bilddaten 3108 (z. B. von bestimmten Einrichtungen) und/oder bestimmten Arten von Anomalien in Bilddaten 3108 entsprechen. In mindestens einer Ausführungsform können die Kl-gestützten Kennzeichnungen 3110 dann direkt verwendet oder mit einem Kennzeichnungstool (z. B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können bei einigen Beispielen gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform können KI-unterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3116 bezeichnet werden und kann von dem Einsatzsystem 3106 wie in dieser Schrift beschrieben verwendet werden.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ein maschinelles Lernmodell zur Verwendung beim Ausführen einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, die Einrichtung 3102 aber möglicherweise derzeit nicht über ein solches maschinelles Lernmodell verfügt (oder nicht über ein Modell, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell zum maschinellen Lernen aus einer Modellregistrierung 3124 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierung 3124 Modelle für maschinelles Lernen aufweisen, die für die Durchführung einer Vielzahl verschiedener Inferenzaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle für maschinelles Lernen in der Modellregistrierung 3124 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3102 (z. B. Einrichtungen, die sich an einem anderen Ort befinden) trainiert worden sein. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens an Bilddaten von einem Standort, zwei Standorten oder einer beliebigen Anzahl von Standorten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Training mit Bilddaten von einem konkreten Standort an diesem Standort stattfinden oder mindestens auf eine Weise, welche die Vertraulichkeit von Bilddaten schützt oder die Übertragung von Bilddaten außerhalb von Räumlichkeiten einschränkt (z. B. um HIPAA-Vorschriften, Datenschutzbestimmungen usw. einzuhalten). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3124 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell zum maschinellen Lernen dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und ein neu trainiertes oder aktualisiertes Modell kann in der Modellregistrierung 3124 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 ausgewählt werden - und als Ausgabemodell 3116 bezeichnet werden - und kann im Einsatzsystem 3106 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform, Einsatzpipeline 3204 (32), kann ein Szenario verwendet werden, das eine Einrichtung 3102 beinhaltet, die ein maschinelles Lernmodell zur Verwendung beim Ausführen einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3106 benötigt, aber die Einrichtung 3102 verfügt möglicherweise derzeit nicht über ein solches maschinelles Lernmodell (oder verfügt möglicherweise nicht über ein Modell, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein aus der Modellregistrierung 3124 ausgewähltes Modell zum maschinellen Lernen aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modelles zum maschinellen Lernen verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3102 erzeugten Bildgebungsdaten 3108 feinabgestimmt oder optimiert werden. In mindestens einer Ausführungsform kann die KI-gestützte Kennzeichnung 3110 verwendet werden, um bei der Erzeugung von Kennzeichen zu helfen, die den Bildgebungsdaten 3108 entsprechen und als Ground-Truth-Daten für das Neutrainieren oder Aktualisieren eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Basisdaten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 3114 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3114 - z. B. KI-unterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon - als Ground-Truth-Daten für das Neutraining oder die Aktualisierung eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3116 bezeichnet werden und kann von dem Einsatzsystem 3106 wie in dieser Schrift beschrieben verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Software 3118, Dienste 3120, Hardware 3122 und/oder andere Komponenten, Merkmale und Funktionen beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 derartig einen Software-„Stapel“ beinhalten, dass die Software 3118 auf den Diensten 3120 aufgebaut sein kann und die Dienste 3120 verwenden kann, um einige oder alle Verarbeitungsaufgaben auszuführen, und die Dienste 3120 und die Software 3118 können auf der Hardware 3122 aufgebaut sein und die Hardware 3122 verwenden, um Verarbeitungs-, Speicher- und/oder andere Berechnungsaufgaben des Einsatzsystems 3106 auszuführen. In mindestens einer Ausführungsform kann die Software 3118 eine beliebige Anzahl unterschiedlicher Container umfassen, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzierungspipeline ausführen (z. B. Inferenzierung, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenziervorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf Bildgebungsdaten 3108 (oder andere Datenarten, wie die in dieser Schrift beschriebenen) ausführen können, die von einer Vorrichtung erzeugt werden. In mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzpipeline auf der Grundlage der Auswahl verschiedener Container definiert sein, die für die Verarbeitung von Bilddaten 3108 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3102 nach der Verarbeitung durch eine Pipeline empfangen und ausgestalten (z. B, um Ausgaben zurück in einen verwendbaren Datentyp zu konvertieren, z. B. DICOM-Daten (Digital Imaging and Communications in Medicine), RIS-Daten (Radiology Information System), CIS-Daten (Clinical Information System), RPC-Daten (Remote Procedure Call), Daten, die im Wesentlichen mit einer REST-Schnittstelle (Representation State Transfer) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3102). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3118 (die z. B. eine Pipeline bilden) als ein virtuelles Instrument (wie in dieser Schrift ausführlicher beschrieben) bezeichnet sein, und ein virtuelles Instrument kann Dienste 3120 und Hardware 3122 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 3108) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Ausführungsform (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3106, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können Eingabedaten repräsentativ für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen sein, die von einer oder mehreren Bildgebungsvorrichtungen, Sequenziervorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzierungsaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline ausgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übermittlung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Antwort auf eine Inferenzanforderung). In mindestens einer Ausführungsform können Inferenzaufgaben von einem oder mehreren Modellen zum maschinellen Lernen durchgeführt werden, wie etwa von trainierten oder eingesetzten neuronalen Netzen, die Ausgabemodelle 3116 des Trainingssystems 3104 aufweisen können.
In mindestens einer Ausführungsform können die Aufgaben der Datenverarbeitungspipeline in einem oder mehreren Containern gekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die in der Lage ist, auf maschinelle Lernmodelle zu verweisen. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugangsbeschränkten) Bereich einer Containerregistrierung (wie es hier näher beschrieben ist) veröffentlicht werden, und trainierte oder eingesetzte Modelle können in der Modellregistrierung 3124 gespeichert und mit einer oder mehreren Anwendungen verknüpft sein. In mindestens einer Ausführungsform können Bilder von Anwendungen (z. B. Container-Bilder) in einer Container-Registry verfügbar sein, und sobald sie von einem Benutzer aus einer Container-Registry für den Einsatz in einer Pipeline ausgewählt wurden, kann ein Bild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z. B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. in Form von Containern) zum Durchführen von Bildverarbeitungsprozessen und/oder Inferenzieren auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Softwareentwicklungskits (SDK) ausgeführt werden, das mit einem System verbunden ist (z. B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z. B. in einer ersten Einrichtung bei Daten von einer ersten Einrichtung) mit einem SDK getestet werden, das mindestens einige der Dienste 3120 als ein System (z. B. das System 3200 aus 32) unterstützen kann. In mindestens einer Ausführungsform kann ein Entwickler, da DICOM-Objekte irgendwo von einem bis zu Hunderten von Bildern oder anderen Datenarten enthalten können, und aufgrund von Datenvariationen, für die Verwaltung (z. B. das Einstellen von Konstrukten zum Einbauen von Vorverarbeitung in eine Anwendung usw.), Extraktion und Aufbereitung eingehender DICOM-Daten verantwortlich sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie von dem System 3200 validiert wurde (z. B. in Bezug auf Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierung zur Auswahl und/oder Implementierung durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container über ein Netz für den Zugriff und die Nutzung durch Benutzer eines Systems (z. B. System 3200 von 32) freigeben. In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Containerregistrierung gespeichert sein, und zugehörige Modelle zum maschinellen Lernen können in der Modellregistrierung 3124 gespeichert sein. In mindestens einer Ausführungsform kann eine anfragende Instanz (z. B. ein Benutzer in einer medizinischen Einrichtung), die eine Inferenz- oder Bildverarbeitungsanforderung stellt, eine Containerregistrierung und/oder Modellregistrierung 3124 nach einer Anwendung, einem Container, einem Datensatz, einem Modell zum maschinellen Lernen usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung abgeben. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen zugehörige Patientendaten) beinhalten, die zum Ausführen einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder maschinellen Lernmodellen beinhalten, die bei der Verarbeitung einer Anforderung auszuführen sind. In mindestens einer Ausführungsform kann dann eine Anfrage an eine oder mehrere Komponenten des Einsatzsystems 3106 (z. B. eine Cloud) weitergeleitet werden, um eine Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3106 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierung und/oder Modellregistrierung 3124 aufweisen. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline erzeugt werden, Ergebnisse an einen Benutzer als Referenz (z. B. zum Betrachten in einer Betrachtungsanwendungssuite, die auf einer lokalen Workstation vor Ort oder einem Terminal ausgeführt wird) zurückgegeben werden. In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse eine Anomalieerfassung in Röntgenstrahlen, CTs, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines Dienste 3120 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3120 Berechnungsdienste, Dienste der künstlichen Intelligenz (Kl), Visualisierungsdienste und/oder andere Dienstarten beinhalten. In mindestens einer Ausführungsform können die Dienste 3120 eine Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3118 gemeinsam ist, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der von den Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die von den Diensten 3120 bereitgestellte Funktion dynamisch und effizienter ausgeführt werden, wobei sie auch gut skaliert werden kann, indem es Anwendungen ermöglicht wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 3230 (32)). In mindestens einer Ausführungsform kann, anstatt dass für jede Anwendung erforderlich ist, die dieselbe Funktion teilt, die von einem Dienst 3120 angeboten wird, eine jeweilige Instanz des Dienstes 3120 aufzuweisen, der Dienst 3120 zwischen und unter verschiedenen Anwendungen geteilt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenzengine beinhalten, die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden können, als nicht einschränkende Beispiele. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPUbeschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie etwa Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3120 einen KI-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomaliedetektion (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modelle des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere maschinelle Lernmodelle für Segmentierungsaufgaben beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um maschinelle Lernmodelle auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Operationen auszuführen. In mindestens einer Ausführungsform kann die Software 3118, die eine erweiterte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung aufweist, optimiert werden, da jede Anwendung denselben Inferenzdienst aufrufen kann, um eine oder mehrere Inferenzaufgaben durchzuführen.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs, CPUs, Grafikkarten, ein KI/Deep Learning-System (z. B. einen KI-Supercomputer, wie das DGX von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können unterschiedliche Arten von Hardware 3122 verwendet werden, um eine effiziente, zweckgerichtete Unterstützung für Software 3118 und Dienste 3120 im Einsatzsystem 3106 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung der GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 3102), innerhalb eines KI-/Deep Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3106 umgesetzt werden, um die Effizienz, Genauigkeit und Effektivität von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkterfassung (z. B. in Echtzeit), Bildqualität beim Rendering usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenziervorrichtungen und/oder andere Vorrichtungsarten vor Ort umfassen, die GPUs nutzen können, um Bildgebungsdaten zu erzeugen, die eine Anatomie eines Subjekts darstellen. In mindestens einer Ausführungsform können die Software 3118 und/oder die Dienste 3120 als nichteinschränkende Beispiele für die GPU-Verarbeitung in Bezug auf Deep Learning, maschinelles Lernen und/oder Hochleistungsberechnungen optimiert sein. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 3106 und/oder des Trainingssystems 3104 in einem Rechenzentrum, einem oder mehreren Supercomputern oder Hochleistungsrechensystemen mit GPU-optimierter Software (z. B. einer Hardware- und Softwarekombination des DGX-Systems von NVIDIA). In mindestens einer Ausführungsform können Rechenzentren derartig den Bestimmungen von HIPAA entsprechen, dass der Empfang, die Verarbeitung und die Übermittlung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf die Vertraulichkeit von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 3122 eine beliebige Anzahl von GPUs beinhalten, die aufgerufen werden können, um die Verarbeitung von Daten parallel durchzuführen, wie in dieser Schrift beschrieben. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für eine GPU-optimierte Ausführung von Deep Learning-Aufgaben, Aufgaben des maschinellen Lernens oder andere Berechnungsaufgaben beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung eines oder mehrerer KI/Tieflern-Supercomputer und/oder GPU-optimierter Software (z. B. wie DGX-Systemen von NVIDIA) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt sein. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clusteringsystem oder ein Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
32 ist ein Systemdiagramm für ein Beispielsystem 3200 zum Erzeugen und Einsetzen einer Einsatzpipeline für die Bildverarbeitung gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 verwendet werden, um das Verfahren 3100 von 31 und/oder andere Verfahren, einschließlich erweiterter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3200 ein Trainingssystem 3104 und ein Einsatzsystem 3106 beinhalten. In mindestens einer Ausführungsform können das Trainingssystem 3104 und das Einsatzsystem 3106 unter Verwendung von Software 3118, Diensten 3120 und/oder Hardware 3122, wie in dieser Schrift beschrieben, umgesetzt sein.
In mindestens einer Ausführungsform kann das System 3200 (z. B. das Trainingssystem 3104 und/oder das Einsatzsystem 3106) in einer Rechenumgebung in der Cloud (z. B. unter Verwendung der Cloud 3226) implementiert werden. In mindestens einer Ausführungsform kann das System 3200 lokal in Bezug auf eine Gesundheitsdienstleistungseinrichtung oder als Kombination von sowohl Cloud- als auch lokalen Berechnungsressourcen umgesetzt sein. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, die Patientendaten von einer oder mehreren Komponenten des Systems 3200 getrennt oder nicht verarbeitet werden, welche die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würden. In mindestens einer Ausführungsform kann der Zugriff auf APIs in der Cloud 3226 durch beschlossene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die von einem Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine geeignete Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (in dieser Schrift beschrieben) oder andere Instanziierungen des Systems 3200 auf einen Satz öffentlicher IPs beschränkt sein, die überprüft oder für eine Interaktion autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3200 unter Verwendung einer Vielzahl verschiedener Netzarten, die unter anderem lokale Netze (LANs) und/oder Weitverkehrsnetze (WANs) beinhalten, über verdrahtete und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3200 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über Datenbusse, drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z. B. Ethernet) usw. übertragen werden.
In mindestens einer Ausführungsform kann das Trainingssystem 3104 Trainingspipelines 3204 ausführen, die denen ähnlich sind, die hierin in Bezug auf 31 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in den Einsatzpipelines 3210 durch das Einsatzsystem 3106 zu verwenden sind, können die Trainingspipelines 3204 verwendet werden, um ein oder mehrere (z. B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere vortrainierte Modelle 3206 umzusetzen (z. B. ohne eine Notwendigkeit für erneutes Training oder Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 3204 Ausgabemodelle 3116 erzeugt werden. In mindestens einer Ausführungsform können die Trainingspipelines 3204 eine beliebige Anzahl von Verarbeitungsschritten aufweisen, wie etwa die Konvertierung oder Adaption von Bilddaten (oder anderen Eingabedaten) (z. B. Verwendung des DICOM-Adapters 3202A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle zum maschinellen Lernen geeignet ist, wie etwa das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), eine KI-unterstützte Kennzeichnung 3110, eine Beschriftung oder Kennzeichnung von Bilddaten 3108 zur Erzeugung von gekennzeichneten Klinikdaten 3112, eine Modellauswahl aus einer Modellregistrierung, ein Modelltraining 3114, ein Training, ein erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für unterschiedliche Modelle des maschinellen Lernens, die vom Einsatzsystem 3106 verwendet werden, unterschiedliche Trainingspipelines 3204 verwendet werden. In mindestens einer Ausführungsform kann die Trainingspipeline 3204, ähnlich zu einem ersten Beispiel, das mit Bezug auf 31 beschrieben wurde, für ein erstes Modell des maschinellen Lernens verwendet werden, die Trainingspipeline 3204 kann, ähnlich zu einem zweiten Beispiel, das mit Bezug auf 31 beschrieben wurde, für ein zweites Modell des maschinellen Lernens verwendet werden, und eine Trainingspipeline 3204 kann, ähnlich zu einem dritten Beispiel, das mit Bezug auf 31 beschrieben wurde, für ein drittes Modell des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3104 verwendet werden, abhängig davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können ein oder mehrere Modelle des maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass Modelle des maschinellen Lernens möglicherweise keiner Verarbeitung durch das Trainingssystem 3104 unterzogen werden und durch das Einsatzsystem 3106 umgesetzt werden können.
In mindestens einer Ausführungsform können die Ausgabemodelle 3116 und/oder die vorab trainierten Modelle 3206 alle Arten von maschinellen Lernmodellen beinhalten, je nach Implementierung oder Ausführungsform. In mindestens einer Ausführungsform und ohne Einschränkung können die von dem System 3200 verwendeten Modelle zum maschinellen Lernen Modelle zum maschinellen Lernen aufweisen, die eine lineare Regression, eine logistische Regression, Entscheidungsbäume, Support-Vektor-Maschinen (SVM), Naive Bayes, k-nearest neighbor (Knn), ein K-Mittel-Clustering, einen Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronale Netze (z. B. Auto-Encoder, Faltungsalgorithmen, rekurrente Algorithmen, Perceptrons, ein Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine, usw.) und/oder andere Arten von Machine-Learning-Modellen einsetzen.
In mindestens einer Ausführungsform können die Trainingspipelines 3204 eine KI-gestützte Anmerkung beinhalten, wie hierin in Bezug auf mindestens 35B ausführlicher beschrieben. In mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. eine traditionelle Kennzeichnung) durch eine beliebige Anzahl von Verfahren erzeugt werden. In mindestens einer Ausführungsform können Kennzeichnungen oder andere Annotationen in einem Zeichenprogramm (z. B. einem Annotationsprogramm), einem CAD-Programm (Computer Aided Design), einem Kennzeichnungsprogramm oder einer anderen Art von Programm erzeugt werden, das zur Erzeugung von Annotationen oder Kennzeichnungen für die Ground-Truth geeignet ist, und/oder sie können in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können Ground-Truth-Daten synthetisch erzeugt (z. B. aus Computermodellen oder Renderings erzeugt), real erzeugt (z. B. aus realen Daten ausgestaltet und erzeugt), maschinenautomatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Kennzeichen zu erzeugen), von Menschen kommentiert werden (z. B. Kennzeichner oder Anmerkungsexperte, definiert die Position von Kennzeichen) und/oder eine Kombination davon. In mindestens einer Ausführungsform kann es für jede Instanz von Bildgebungsdaten 3108 (oder einer anderen Datenart, die von Modellen des maschinellen Lernens verwendet wird) entsprechende Ground-Truth-Daten geben, die durch das Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3210 ausgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3204 enthalten ist. In mindestens einer Ausführungsform kann das System 3200 eine mehrschichtige Plattform beinhalten, die eine Softwareschicht (z. B. die Software 3118) von Diagnoseanwendungen (oder anderen Anwendungsarten) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3200 kommunikativ mit (z. B. über verschlüsselte Verbindungen) PACS-Servernetzen einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3200 so ausgestaltet sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3202 oder einen anderen Datentyp-Adapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie etwa das Trainieren von Modellen zum maschinellen Lernen, den Einsatz von Modellen zum maschinellen Lernen, die Bildverarbeitung, Inferenzieren und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert werden, über die Anwendungen oder Container von einer oder mehreren externen Umgebungen (z. B. Einrichtung 3102) gerufen (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3120 zum Durchführen von Rechen-, Kl- oder Visualisierungsaufgaben im Zusammenhang mit entsprechenden Anwendungen aufrufen oder ausführen, und die Software 3118 und/oder Dienste 3120 können die Hardware 3122 nutzen, um Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Einsatzpipelines 3210 ausführen. In mindestens einer Ausführungsform können Bereitstellungspipelines 3210 eine beliebige Anzahl von Anwendungen aufweisen, die sequentiell, nicht-sequentiell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungseinrichtungen, Sequenziereinrichtungen, Genomikeinrichtungen usw. erzeugt werden, einschließlich einer KI-gestützter Kennzeichnung, wie oben beschrieben. In mindestens einer Ausführungsform kann, wie in dieser Schrift beschrieben, eine Einsatzpipeline 3210 für eine einzelne Vorrichtung als ein virtuelles Instrument für eine Vorrichtung (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Instrument, ein virtuelles Sequenzierungsinstrument usw.) bezeichnet werden. In mindestens einer Ausführungsform kann es für eine einzelne Vorrichtung mehr als eine Einsatzpipeline 3210 geben, abhängig von Informationen, die aus Daten gewünscht sind, die von einer Vorrichtung erzeugt werden. In mindestens einer Ausführungsform kann, wenn Erfassungen von Anomalien von einem MRT-Gerät gewünscht sind, eine erste Einsatzpipeline 3210 vorhanden sein, und kann, wenn Bildverbesserung von der Ausgabe eines MRT-Geräts gewünscht ist, eine zweite Einsatzpipeline 3210 vorhanden sein.
In mindestens einer Ausführungsform können die für Einsatzpipelines 3210 verfügbaren Anwendungen alle Anwendungen beinhalten, die zum Ausführen von Verarbeitungsaufgaben an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden können. In mindestens einer Ausführungsform können verschiedene Anwendungen für Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 derartig Konstrukte für jede der Anwendungen definieren, dass Benutzer des Einsatzsystems 3106 (z. B. medizinische Einrichtungen, Labore, Kliniken usw.) Konstrukte verstehen und Anwendungen zur Umsetzung in ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion zur Aufnahme in die Einsatzpipeline 3210 ausgewählt werden, aber die von einer Bildgebungsvorrichtung erzeugte Datenart kann sich von einer in einer Anwendung verwendeten Datenart unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B (und/oder ein DICOM-Lesevorrichtung) oder ein Adapter oder eine Lesevorrichtung einer anderen Datenart (z. B. RIS, CIS, REST-kompatibel, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 3210 zum Umwandeln von Daten in eine Form verwendet werden, die von einer Anwendung innerhalb des Einsatzsystems 3106 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datenartbibliotheken akkumuliert und vorverarbeitet werden, was das Dekodieren, Extrahieren und/oder Durchführen jeglicher Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder andere Erweiterungen zu Daten beinhaltet. In mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und es kann ein Vorlauf ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3120) verwendet werden, um diese Operationen zu beschleunigen. Um Engpässe herkömmlicher Verarbeitungsansätze zu vermeiden, die auf CPU-Verarbeitung beruhen, kann in mindestens einer Ausführungsform die parallele Rechenplattform 3230 für die GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe beinhalten, die die Verwendung eines maschinellen Lernmodells beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell zum maschinellen Lernen verwenden oder ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 auswählen. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell des maschinellen Lernens umsetzen oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Ausführen einer Verarbeitungsaufgabe auswählen. In mindestens einer Ausführungsform können Anwendungen auswählbar und anpassbar sein, und durch das Definieren von Anwendungskonstrukten werden der Einsatz und die Umsetzung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können die Einsatzpipelines 3210 durch Nutzung anderer Merkmale des Systems 3200 - wie etwa Dienste 3120 und Hardware 3122 - noch benutzerfreundlicher sein, eine einfachere Integration ermöglichen und genauere, effizientere und zeitgerechtere Ergebnisse bereitstellen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine Benutzerschnittstelle 3214 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die dazu verwendet werden kann, Anwendungen zur Aufnahme in die Einsatzpipelines 3210 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipelines 3210 während der Einrichtung und/oder des Einsatzes zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Einsatzsystem 3106 zu interagieren. In mindestens einer Ausführungsform, obwohl in Bezug auf das Trainingssystem 3104 nicht veranschaulicht, kann die Benutzerschnittstelle 3214 (oder eine andere Benutzerschnittstelle) zum Auswählen von Modellen zur Verwendung im Einsatzsystem 3106, zum Auswählen von Modellen für das Training oder das erneute Training im Trainingssystem 3104 und/oder zur anderweitigen Interaktion mit dem Trainingssystem 3104 verwendet werden.
In mindestens einer Ausführungsform kann der Pipelinemanager 3212 zusätzlich zu einem Anwendungsorchestrierungssystem 3228 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Einsatzpipelines 3210 und Diensten 3120 und/oder Hardware 3122 zu verwalten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 dazu konfiguriert sein, Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3120 und/oder von Anwendung oder Dienst zur Hardware 3122 zu erleichtern. In mindestens einer Ausführungsform soll dies, obwohl es als in der Software 3118 beinhaltet veranschaulicht ist, nicht einschränkend sein, und in einigen Beispielen kann der Pipeline-Verwalter 3212 in den Diensten 3120 beinhaltet sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 (z. B. Kubernetes, DOCKER usw.) ein Containerorchestrierungssystem beinhalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Bereitstellungspipelines 3210 (z. B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) individuell entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen, und ein zweiter Benutzer oder Entwickler kann eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglicht, sich auf eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers zu konzentrieren, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Manager 3212 und das Anwendungs-Orchestrierungssystem 3228 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z. B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3228 und/oder der Pipeline-Manager 3212 die Kommunikation unter und zwischen den Anwendungen oder Containern und die gemeinsame Nutzung von Ressourcen unter und zwischen ihnen erleichtern. Bei mindestens einer Ausführungsform können eine oder mehrere Anwendungen oder Container in den Bereitstellungspipelines 3210 dieselben Dienste und Ressourcen gemeinsam nutzen, weshalb das Anwendungsorchestrierungssystem 3228 die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, bezüglich der Last ausgleichen und bestimmen kann. In mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Scheduler somit verschiedenen Anwendungen Ressourcen zuweisen und diese unter Berücksichtigung der Anforderungen und der Verfügbarkeit eines Systems zwischen und unter den Anwendungen verteilen. Bei einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3228) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie etwa Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z. B. um zu bestimmen, ob eine Echtzeitverarbeitung oder eine verzögerte Verarbeitung auszuführen ist), usw.
In mindestens einer Ausführungsform können die von Anwendungen oder Containern im Einsatzsystem 3106 genutzten und gemeinsam genutzten Dienste 3120 Rechendienste 3216, KI-Dienste 3218, Visualisierungsdienste 3220 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3120 aufrufen (z. B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3216 von Anwendungen genutzt werden, um Super-Computing- oder andere High-Performance-Computing-(HPC-)Aufgaben durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3216 genutzt werden, um eine parallele Verarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3230) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die parallele Rechenplattform 3230 (z. B. CUDA von NVIDIA) Allzweckberechnungen auf GPUs (GPGPU) (z. B. GPUs 3222) ermöglichen. In mindestens einer Ausführungsform kann eine Softwareschicht der parallelen Rechenplattform 3230 Zugriff auf virtuelle Anweisungssätze und parallele Rechenelemente von GPUs zur Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die parallele Rechenplattform 3230 Speicher beinhalten, und in einigen Ausführungsformen kann ein Speicher zwischen mehreren Containern und/oder zwischen und unter verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers genutzt werden. In mindestens einer Ausführungsform können IPC-Aufrufe (Inter-Process-Communication) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3230 zu verwenden (z. B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können, anstatt eine Kopie von Daten zu erstellen und Daten an unterschiedliche Speicherorte zu verschieben (z. B. eine Lese-/Schreiboperation), dieselben Daten an demselben Speicherort für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z. B, gleichzeitig, zu unterschiedlichen Zeiten usw.). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Position von Daten und eine Position von aktualisierten oder modifizierten Daten Teil einer Definition dafür sein, wie eine Nutzlast innerhalb von Containern verstanden wird.
In mindestens einer Ausführungsform können KI-Dienste 3218 genutzt werden, um Inferenzieren für die Ausführung von maschinellen Lernmodellen durchzuführen, die mit Anwendungen verbunden sind (z. B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). In mindestens einer Ausführungsform können die KI-Dienste 3218 das KI-System 3224 nutzen, um Modelle zum maschinellen Lernen (z. B. neuronale Netze, wie CNNs) für eine Segmentierung, eine Rekonstruktion, eine Objekterkennung, eine Merkmalserkennung, eine Klassifizierung und/oder andere Inferenzaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipelines 3210 eines oder mehrere der Ausgabemodelle 3116 aus dem Trainingssystem 3104 und/oder andere Modelle von Anwendungen verwenden, um Inferenzierung auf Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für ein Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 3228 (z. B. ein Scheduler) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, über den höhere Service Level Agreements erreicht werden können, wie etwa zum Ausführen von Inferenzen bei dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Standardprioritätspfad beinhalten, der für Anforderungen verwendet werden kann, die möglicherweise nicht dringend sind oder bei denen eine Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 Ressourcen (z. B. Dienste 3120 und/oder Hardware 3122) basierend auf Prioritätspfaden für verschiedene Inferenzaufgaben der KI-Dienste 3218 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher an die KI-Dienste 3218 innerhalb des Systems 3200 angebunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als Cache (oder eine andere Art von Vorrichtung) fungieren und zur Verarbeitung von Anforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung übermittelt wird, eine Anforderung von einer Reihe von API-Instanzen des Einsatzsystems 3106 empfangen werden, und eine oder mehrere Instanzen können ausgewählt werden (z. B. für die beste Anpassung, für den Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell zum maschinellen Lernen kann aus der Modellregistrierung 3124 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein geeignetes Modell zum maschinellen Lernen in einen Cache (z. B. einen gemeinsam genutzten Speicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipeline-Managers 3212) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung noch nicht läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. Pro Modell kann eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver ein Cluster bilden, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzservers durchgeführt werden, der in einem Container ausgeführt wird. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsform kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen einer Inferenz an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine gegebene Anwendung empfangen werden und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) geladen (falls noch nicht geschehen) und eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPUs und/oder GPUs). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, die Inferenz nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Generieren einer Visualisierung oder das Generieren von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT < 1 min) aufweisen, während andere eine niedrigere Priorität (z. B. TAT < 10 min) aufweisen können. In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfragenden Institution oder Einrichtung gemessen werden und Partnernetztraversalzeit sowie die Ausführung durch einen Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 3120 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anfrage über eine API in eine Warteschlange für eine individuelle Anwendungs-/Mandanten-ID-Kombination gestellt, und ein SDK zieht eine Anfrage aus einer Warteschlange und gibt eine Anfrage an eine Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann eine asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglichen kann, Arbeit aufzunehmen, sobald sie verfügbar wird. Ergebnisse können über eine Warteschlange zurückübertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, Arbeit zu segmentieren, da die Arbeit mit der höchsten Priorität an eine Warteschlange mit den meisten Instanzen einer damit verbundenen Anwendung gehen kann, während die Arbeit mit der niedrigsten Priorität an eine Warteschlange mit einer damit verbundenen einzelnen Instanz gehen kann, die Aufgaben in einer empfangenen Reihenfolge verarbeitet. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3226 erzeugt wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können Visualisierungsdienste 3220 genutzt werden, um Visualisierungen zur Anzeige der Ausgaben von Anwendungen und/oder Einsatzpipelines 3210 zu erzeugen. In mindestens einer Ausführungsform können die GPUs 3222 von den Visualisierungsdiensten 3220 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie etwa Raytracing, durch die Visualisierungsdienste 3220 umgesetzt werden, um Visualisierungen höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bildrendering, 3D-Volumenrendering, 3D-Volumenrekonstruktion, 2D-tomografische Schnitte, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuell interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) zur Interaktion durch Benutzer eines Systems (z. B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3220 einen internen Visualisierer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Raytracing, Rasterisierung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs 3222, ein KI-System 3224, eine Cloud 3226 und/oder jede andere Hardware beinhalten, die zur Ausführung des Trainingssystems 3104 und/oder des Einsatzsystems 3106 verwendet wird. In mindestens einer Ausführungsform können GPUs 3222 (z. B. TESLA- und/oder QUADRO-GPUs von NVIDIA) eine beliebige Anzahl von GPUs beinhalten, die zum Ausführen von Verarbeitungsaufgaben von Rechendiensten 3216, KI-Diensten 3218, Visualisierungsdiensten 3220, anderen Diensten und /oder eines der Merkmale oder Funktionen der Software 3118 verwendet werden können. In Bezug auf die KI-Dienste 3218 können die GPUs 3222 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen zum maschinellen Lernen verwendet werden), zur Nachverarbeitung der Ausgaben von Modellen zum maschinellen Lernen und/oder zur Durchführung von Inferenzieren (z. B. zur Ausführung von Modellen zum maschinellen Lernen) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3226, das KI-System 3224 und/oder andere Komponenten des Systems 3200 die GPUs 3222 verwenden. In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-optimierte Plattform für Deep Learning-Aufgaben beinhalten. In mindestens einer Ausführungsform kann das Kl-System 3224 GPUs verwenden, und die Cloud 3226 - oder zumindest ein Abschnitt, der mit Deep Learning oder Inferenzieren beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 3224 realisiert werden. Obwohl die Hardware 3122 als diskrete Komponenten veranschaulicht ist, soll dies nicht einschränkend sein, und beliebige Komponenten der Hardware 3122 können mit beliebigen anderen Komponenten der Hardware 3122 kombiniert oder von diesen genutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3224 ein zweckbestimmtes Computersystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das dazu konfiguriert ist, Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz auszuführen. In mindestens einer Ausführungsform kann das KI-System 3224 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 3222 zusätzlich zu CPUs, RAM, Speicher und/oder andere Komponenten, Merkmale oder Funktionen ausgeführt werden kann. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3224 in der Cloud 3226 (z. B. in einem Rechenzentrum) zum Durchführen einiger oder aller Kt-basierten Verarbeitungsaufgaben des Systems 3200 umgesetzt sein.
In mindestens einer Ausführungsform kann die Cloud 3226 eine GPUbeschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3200 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3226 ein oder mehrere Kl-Systeme 3224 zum Durchführen einer oder mehrerer KI-basierter Aufgaben des Systems 3200 (z. B. als Hardware-Abstraktions- und Skalierungsplattform) beinhalten. In mindestens einer Ausführungsform kann die Cloud 3226 mit einem Anwendungsorchestrierungssystem 3228 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3120 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3226 die Aufgabe haben, mindestens einige der Dienste 3120 des Systems 3200 auszuführen, was Rechendienste 3216, KI-Dienste 3218 und/oder Visualisierungsdienste 3220 beinhaltet, wie in dieser Schrift beschrieben. In mindestens einer Ausführungsform kann die Cloud 3226 eine kleine und große Batch-Inferenz durchführen (z. B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3230 bereitstellen (z. B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3228 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder kann andere Funktionen für das System 3200 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3226 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B. wenn Patientendaten oder - aufzeichnungen außerhalb der eigenen Räumlichkeiten zu verwenden sind), ein Register beinhalten, wie etwa ein Deep Learning-Container-Register. In mindestens einer Ausführungsform kann ein Register Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungsaufgaben für Patientendaten ausführen können. In mindestens einer Ausführungsform kann die Cloud 3226 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern beinhalten, eine angeforderte Verarbeitung nur für Sensordaten in diesen Containern durchführen und dann eine sich ergebende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Vorrichtungen (z. B. medizinische Vorrichtungen vor Ort, die zur Visualisierung oder Diagnose verwendet werden) weiterleiten, alles ohne dass Patientendaten extrahiert, gespeichert oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit von Patientendaten in Übereinstimmung mit HIPAA und/oder anderen Datenvorschriften gewahrt.
33A veranschaulicht ein Datenflussdiagramm für einen Prozess 3300 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells für maschinelles Lernen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3300 unter Verwendung des Systems 3200 aus 32 als ein nichteinschränkendes Beispiel ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 3300 Dienste 3120 und/oder Hardware 3122 des Systems 3200 nutzen, wie in dieser Schrift beschrieben. In mindestens einer Ausführungsform können durch den Prozess 3300 erzeugte präzisierte Modelle 3312 durch das Einsatzsystem 3106 für eine oder mehrere containerisierte Anwendungen in Einsatzpipelines 3210 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3114 ein erneutes Trainieren oder Aktualisieren eines anfänglichen Modells 3304 (z. B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie etwa der Kundendatensatz 3306, und/oder neuer mit Eingabedaten verknüpften Ground Truth-Daten) beinhalten. In mindestens einer Ausführungsform können, um das Anfangsmodell 3304 neu zu trainieren oder zu aktualisieren, Ausgabe- oder Verlustschichten des Anfangsmodells 3304 zurückgesetzt oder gelöscht und/oder durch (eine) aktualisierte oder neue Ausgabe- oder Verlustschichten ersetzt werden. In mindestens einer Ausführungsform kann das Anfangsmodell 3304 zuvor feinabgestimmte Parameter (z. B. Gewichtungen und/oder Verzerrungen) aufweisen, die vom vorherigen Training übrig bleiben, sodass das Training oder erneute Training 3114 möglicherweise nicht so lange dauert oder so viel Verarbeitung erfordert wie das Trainieren eines Modells von Grund auf. In mindestens einer Ausführungsform können Parameter, während des Modelltrainings 3114 durch das Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschichten des Anfangsmodells 3304 aktualisiert und für einen neuen Datensatz auf Grundlage von Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe oder Verlustschichten beim Erzeugen von Vorhersagen für einen neuen Kundendatensatz 3306 (z. B. die Bilddaten 3108 aus 31) verknüpft sind.
In mindestens einer Ausführungsform können vortrainierte Modelle 3206 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. die Modellregistrierungsdatenbank 3124 aus 31) gespeichert sein. In mindestens einer Ausführungsform können vortrainierte Modelle 3206 mindestens teilweise an einer oder mehreren Einrichtungen außer einem Einrichtungsausführungsprozess 3300 trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Subjekten oder Klienten unterschiedlicher Einrichtungen vortrainierte Modelle 3206 vor Ort unter Verwendung von vor Ort erzeugten Kunden- oder Patientendaten trainiert worden sein. In mindestens einer Ausführungsform können vortrainierte Modelle 3206 unter Verwendung der Cloud 3226 und/oder anderer Hardware 3122 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an Komponenten der Cloud 3226 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vortrainiertes Modell 3206 darin trainiert wird, Patientendaten von mehr als einer Einrichtung zu verwenden, kann das vortrainierte Modell 3206 für jede Einrichtung individuell trainiert worden sein, bevor es mit Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie etwa wenn Kunden- oder Patientendaten wegen Datenschutzbedenken (z. B. durch Verzicht, für experimentelle Zwecke usw.) freigegeben wurden, oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz beinhaltet sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3206 vor Ort und/oder außerhalb, wie etwa in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur zu trainieren.
In mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Einsatzpipelines 3210 auch maschinelle Lernmodelle auswählen, die für bestimmte Anwendungen zu verwenden sind. In mindestens einer Ausführungsform hat ein Benutzer möglicherweise kein Modell zur Verwendung, sodass ein Benutzer ein vortrainiertes Modell 3206 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vortrainierte Modell 3206 möglicherweise nicht für das Erzeugen genauer Ergebnisse des Kundendatensatzes 3306 einer Einrichtung eines Benutzers optimiert (z. B. auf Grundlage von Patientendiversität, Demografie, Arten von verwendeten medizinischen Bildgebungsvorrichtungen usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3206 vor dem Einsetzen des vortrainierten Modells 3206 in der Einsatzpipeline 3210 zur Verwendung mit einer oder mehreren Anwendungen für die Verwendung in einer jeweiligen Einrichtung aktualisiert, neu trainiert und/oder feinabgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzerein vortrainiertes Modell 3206 auswählen, das aktualisiert, neu trainiert und/oder feinabgestimmt werden soll, und das vortrainierte Modell 3206 kann als Anfangsmodell 3304 für das Trainingssystem 3104 innerhalb des Prozesses 3300 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 3306 (z. B. Bildgebungsdaten, Genomdaten, Sequenzierungsdaten oder andere Datenarten, die von Vorrichtungen in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3114 (das ohne Einschränkung das Übertragungslernen beinhalten kann) auf dem anfänglichen Modell 3304 durchzuführen, um das präzisierte Modell 3312 zu erzeugen. In mindestens einer Ausführungsform können Ground-Truth-Daten, die dem Kundendatensatz 3306 entsprechen, durch das Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform können Ground-Truth-Daten mindestens teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktizierenden, in einer Einrichtung (z. B. als gekennzeichnete Klinikdaten 3112 aus 31) erzeugt werden.
In mindestens einer Ausführungsform kann in einigen Beispielen die KI-gestützte Annotation 3110 verwendet werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform kann die KI-unterstützte Anmerkung 3110 (z. B. umgesetzt unter Verwendung eines KI-unterstützten Anmerkungs-SDK) Modelle des maschinellen Lernens (z. B. neuronale Netze) nutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 3310 Anmerkungswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Rechenvorrichtung 3308 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 3310 über die Rechenvorrichtung 3308 mit einer GUI interagieren, um (automatische) Anmerkungen zu bearbeiten oder feinabzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Scheitelpunkte eines Polygons an genauere oder feinabgestimmte Positionen zu verschieben.
In mindestens einer Ausführungsform können, sobald der Kundendatensatz 3306 verknüpfte Ground-Truth-Daten aufweist, Ground-Truth-Daten (z. B. aus Klunterstützter Anmerkung, manueller Kennzeichnung usw.) während des Modelltrainings 3114 verwendet werden, um ein präzisiertes Modell 3312 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 3306 beliebig oft auf das Anfangsmodell 3304 angewendet werden und Ground-Truth-Daten können verwendet werden, um Parameter des Anfangsmodells 3304 zu aktualisieren, bis ein zulässiges Genauigkeitsniveau für das präzisierte Modell 3312 erreicht wird. In mindestens einer Ausführungsform kann, sobald das präzisierte Modell 3312 erzeugt ist, das präzisierte Modell 3312 in einer oder mehreren Einsatzpipelines 3210 in einer Einrichtung zum Durchführen einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das präzisierte Modell 3312 in das vortrainierte Modelle 3206 in der Modellregistrierungsdatenbank 3124 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann sein Prozess derartig an einer beliebigen Anzahl von Einrichtungen abgeschlossen werden, dass das präzisierte Modell 3312 an neuen Datensätzen beliebig oft weiter präzisiert werden kann, um ein universelleres Modell zu erzeugen.
33B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur 3332 zum Verbessern von Anmerkungswerkzeugen mit vortrainierten Anmerkungsmodellen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-unterstützte Anmerkungswerkzeuge 3336 auf Grundlage einer Client-Server-Architektur 3332 instanziiert werden. In mindestens einer Ausführungsform können Anmerkungswerkzeuge 3336 in Bildgebungsanwendungen Radiologen zum Beispiel dabei helfen, Organe und Anomalien zu identifizieren. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwarewerkzeuge beinhalten, die dem Benutzer 3310 helfen, als ein nichteinschränkendes Beispiel einige Extrempunkte auf einem bestimmten Organ von Interesse in Rohbildern 3334 (z. B. in einem 3D-MRT oder CT) zu identifizieren, und automatisch kommentierte Ergebnisse für alle 2D-Schnitte eines bestimmten Organs empfangen. In mindestens einer Ausführungsform können Ergebnisse in einem Datenspeicher als Trainingsdaten 3338 gespeichert und als (zum Beispiel und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann ein Deep Learning-Modell, wenn die Rechenvorrichtung 3308 Extrempunkte für die KI-unterstützte Anmerkung 3110 sendet, diese Daten beispielsweise als Eingabe empfangen und Ableitungsergebnisse eines segmentierten Organs oder einer segmentierten Anomalie zurückgeben. In mindestens einer Ausführungsform können vorinstanziierte Anmerkungswerkzeuge, wie etwa das Klunterstützte Anmerkungswerkzeug 3336B in 33B, durch das Ausführen von API-Aufrufen (z. B. API-Aufruf 3344) an einen Server, wie etwa einen Anmerkungsunterstützungsserver 3340, der zum Beispiel einen Satz vortrainierter Modelle 3342 beinhalten kann, die in einer Anmerkungsmodellregistrierungsdatenbank gespeichert sind, verbessert werden. In mindestens einer Ausführungsform kann eine Anmerkungsmodellregistrierungsdatenbank vortrainierte Modelle 3342 (z. B. Modelle des maschinellen Lernens, wie etwa Deep Learning-Modelle) speichern, die vortrainiert sind, um eine KI-unterstützte Anmerkung an einem bestimmten Organ oder einer bestimmten Anomalie durchzuführen. Diese Modelle können unter Verwendung von Trainingspipelines 3204 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorinstallierten Kennzeichnungswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gekennzeichnete Klinikdaten 3112 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Ausführen von Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen verwendet. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Bewegungsinformationen, die einem oder mehreren Objekten in einem oder mehreren digitalen Bildern entsprechen, zu verwenden, um einen repräsentativen Satz von Bewegungsinformationen zu bestimmen, die den Bewegungsinformationen für das eine oder die mehreren Objekte entsprechen.
Andere Ausführungen liegen im Geiste der gegenwärtigen Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Begriffe „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Begriffs. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (d. h. in der Bedeutung „beinhaltend, ohne darauf beschränkt zu sein“), es sei denn, es ist etwas anderes angegeben. Der Ausdruck „verbunden“ ist als teilweise oder vollständig ineinander enthalten, aneinander befestigt oder aneinander angefügt auszulegen, wenn er unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, selbst, wenn ein Element dazwischen eingefügt ist. Die Nennung von Wertebereichen hierin soll lediglich als schnelle Methode des einzelnen Bezugnehmens auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. Die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Objekten“) oder „Teilsatz“ ist als eine nichtleere Zusammenstellung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext. Ferner bedeutete der Begriff „Teilmenge“ eines entsprechenden Satzes, sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichten Beispiel eines Satzes, der drei Elemente aufweist, beziehen sich die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit sollen derartige verbindenden Ausdrücke im Allgemeinen nicht ausdrücken, dass bestimmte Ausführungen erforderlich machen, dass jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sind. Zusätzlich bezeichnet, sofern nicht anders angegeben oder durch den Kontext widersprochen, der Ausdruck „Vielzahl“ außerdem einen Zustand der Pluralität (z. B. „eine Vielzahl von Elementen“ bezeichnet mehrere Elemente). Eine Vielzahl besteht aus mindestens zwei Elementen, kann jedoch auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Ferner bedeutet die Formulierung „basierend auf“, sofern nicht anders angegeben oder aus dem Kontext ersichtlich, „mindestens teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Hierin beschriebene Vorgänge von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern es hierin nicht anders angegeben ist oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Kontrolle eines oder mehrerer Computersysteme ausgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In einigen Ausführungsformen ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht transitorischen computerlesbaren Speichermedien gespeichert, die darauf gespeicherte ausführbare Anweisungen (oder anderen Speicher, um ausführbare Anweisungen zu speichern) aufweisen, die bei Ausführung (d. h. als Folge davon, dass sie ausgeführt werden) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem veranlassen, in dieser Schrift beschriebene Operationen durchzuführen. Ein Satz von nichtflüchtigen computerlesbaren Speichermedien kann in mindestens einer Ausführungsform mehrere nichtflüchtige computerlesbare Speichermedien umfassen und eines oder mehrere von einzelnen nichtflüchtigen Speichermedien der mehreren nichtflüchtigen computerlesbaren Speichermedien verfügen möglicherweise nicht über den gesamten Code, während mehrere nichtflüchtige computerlesbares Speichermedien gemeinschaftlich den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Anweisungen derartig ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden. Zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Anweisungen und eine zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Computersystems separate Prozessoren auf, und verschiedene Prozessoren führen verschiedene Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse ausführen, und solche Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem hierin beschriebene Operationen ausführt und so, dass eine einzelne Vorrichtung nicht alle Operationen ausführt.
Die Verwendung beliebiger oder aller hierin bereitgestellter Beispiele oder eine beispielhafte Wortwahl (z. B. „wie etwa“), die in dieser Schrift bereitgestellt sind, soll lediglich die Ausführungsformen der Offenbarung besser veranschaulichen und stellt keine Einschränkung des Schutzumfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Jegliche Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin erwähnt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Referenz einzeln und spezifisch als durch Referenz eingeschlossen angegeben und in ihrer Gesamtheit hierin ausgeführt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischen oder elektrischen Kontakt zueinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, wie etwa elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse zum Ausführen von Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend beziehen. Die Begriffe „System“ und „Verfahren“ werden hierin insofern austauschbar verwendet, als das System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Gewinnen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch das Empfangen von Daten als ein Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder der Eingabe von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetz von der bereitstellenden Entität zu der erfassenden Entität erfolgen. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementationen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Erörterung definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
Eine solche Offenbarung wird ferner durch Klauseln wie folgt gestützt:

1. Prozessor, beinhaltend:
- eine oder mehrere Schaltungen, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
2. Prozessor nach Klausel 1, wobei Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder einer Vielzahl digitaler Bilder bestimmt wurden.
3. Prozessor nach Klausel 2, wobei ein oder mehrere repräsentative Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, die einem oder mehreren Objekten entsprechen, und wobei eine oder mehrere Schaltungen ferner dazu dienen, einen oder mehrere repräsentative Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild eines Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild eines Paares zu erzeugen.
4. Prozessor nach Klausel 3, wobei eine oder mehrere Schaltungen ferner ein Matching einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen einer oder mehrerer vorhergesagter ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
5. Prozessor nach Klausel 4, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
6. Prozessor nach Klausel 4, wobei eine oder mehrere Schaltungen ferner eine Objektidentifikation durchführen, um eine oder mehrere aktuelle ROls für nur eine Teilmenge von Bildern in einer Vielzahl von digitalen Bildern zu bestimmen.
7. System, beinhaltend: einen oder mehrere Prozessoren, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl von digitalen Bildern zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
8. System nach Klausel 7, wobei Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder einer Vielzahl digitaler Bilder bestimmt wurden.
9. System nach Klausel 8, wobei ein oder mehrere repräsentative Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, die einem oder mehreren Objekten entsprechen, und wobei einer oder mehrere Prozessoren ferner dazu dienen, einen oder mehrere repräsentative Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild eines Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild eines Paares zu erzeugen.
10. System nach Klausel 9, wobei einer oder mehrere Prozessoren ferner ein Matching einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen einer oder mehrerer vorhergesagter ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
11. System nach Klausel 10, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
12. System nach Klausel 10, wobei einer oder mehrere Prozessoren ferner eine Objektidentifikation durchführen, um eine oder mehrere aktuelle ROls für nur eine Teilmenge von Bildern in einer Vielzahl von digitalen Bildern zu bestimmen.
13. Verfahren, beinhaltend:
- Bestimmen der Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
14. Verfahren nach Klausel 13, wobei Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder einer Vielzahl digitaler Bilder bestimmt wurden.
15. Verfahren nach Klausel 14, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, die einem oder den mehreren Objekten entsprechen, und ferner beinhaltend:
- Anwenden eines oder mehrerer repräsentativer Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild eines Paares, um eine vorhergesagte ROI für ein aktuelles Bild eines Paares zu erzeugen.
16. Verfahren nach Klausel 15, ferner beinhaltend:
- Durchführen eines Matchings einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls, wobei die Bezeichnungen einer oder mehrerer vorhergesagter ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
17. Verfahren nach Klausel 16, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
18. Verfahren nach Klausel 16, ferner beinhaltend:
- Durchführen von Objektidentifikation, um eine oder mehrere aktuelle ROls für nur eine Teilmenge von Bildern in einer Vielzahl von digitalen Bildern zu bestimmen.
19. Maschinenlesbares Medium, auf dem ein Anweisungssatz gespeichert ist, der bei Ausführung durch einen oder mehrere Prozessoren einen oder mehrere Prozessoren mindestens zu Folgendem veranlasst:
- Bestimmen der Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
20. Maschinenlesbares Medium nach Klausel 19, wobei Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder einer Vielzahl digitaler Bilder bestimmt wurden.
21. Maschinenlesbares Medium nach Klausel 20, wobei ein oder mehrere repräsentative Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROI) bestimmt werden, die einem oder mehreren Objekten entsprechen, und wobei Anweisungen, wenn sie durchgeführt werden, ferner einen oder mehrere Prozessoren zu Folgendem veranlassen:
- Anwenden eines oder mehrerer repräsentativer Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild eines Paares, um eine vorhergesagte ROI für ein aktuelles Bild eines Paares zu erzeugen.
22. Maschinenlesbares Medium nach Anspruch 21, wobei Anweisungen, wenn sie durchgeführt werden, den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen:
- Durchführen eines Matchings einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls, wobei die Bezeichnungen einer oder mehrerer vorhergesagter ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
23. Maschinenlesbares Medium nach Klausel 22, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
24. Maschinenlesbares Medium nach Anspruch 22, wobei Anweisungen, wenn sie durchgeführt werden, den einen oder die mehreren Prozessoren ferner zu Folgendem veranlassen:
- Durchführen von Objektidentifikation, um eine oder mehrere aktuelle ROls für nur eine Teilmenge von Bildern in einer Vielzahl von digitalen Bildern zu bestimmen.
25. Objektverfolgungssystem, beinhaltend:
- einen oder mehrere Prozessoren, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen; und Speicher zum Speichern von Daten, die einer Bewegung eines oder mehrerer Objekte entsprechen.
26. Objektverfolgungssystem nach Klausel 25, wobei Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder einer Vielzahl digitaler Bilder bestimmt wurden.
27. Objektverfolgungssystem nach Klausel 26, wobei ein oder mehrere repräsentative Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, die einem oder mehreren Objekten entsprechen, und wobei einer oder mehrere Prozessoren ferner dazu dienen, einen oder mehrere repräsentative Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild eines Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild eines Paares zu erzeugen.
28. Objektverfolgungssystem nach Klausel 27, wobei einer oder mehrere Prozessoren ferner ein Matching einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen einer oder mehrerer vorhergesagter ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
29. Objektverfolgungssystem nach Klausel 28, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
30. Objektverfolgungssystem nach Klausel 28, wobei einer oder mehrere Prozessoren ferner eine Objektidentifikation durchführen, um eine oder mehrere aktuelle ROls für nur eine Teilmenge von Bildern in einer Vielzahl von digitalen Bildern zu bestimmen.

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 17/246149 [0001]

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die dem einen oder den mehreren Objekten entsprechen.
Prozessor nach Anspruch 1, wobei die Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder der Vielzahl digitaler Bilder bestimmt wurden.
Prozessor nach Anspruch 2, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, dem einen oder den mehreren Objekten entsprechen, und wobei die eine oder die mehreren Schaltungen ferner dazu dienen, den einen oder die mehreren repräsentativen Bewegungsvektoren auf die eine oder die mehreren ROls aus einem früheren Bild des Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild des Paares zu erzeugen.
Prozessor nach Anspruch 3, wobei die eine oder die mehreren Schaltungen ferner ein Matching einer oder mehrerer aktueller ROls aus dem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen der einen oder der mehreren vorhergesagten ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
Prozessor nach Anspruch 4, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
Prozessor nach Anspruch 4, wobei die eine oder die mehreren Schaltungen ferner eine Objektidentifikation durchführen, um die eine oder die mehreren aktuellen ROls für nur eine Teilmenge von Bildern in der Vielzahl von digitalen Bildern zu bestimmen.
System, umfassend: einen oder mehrere Prozessoren, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die dem einen oder den mehreren Objekten entsprechen.
System nach Anspruch 7, wobei die Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder der Vielzahl digitaler Bilder bestimmt wurden.
System nach Anspruch 8, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, dem einen oder den mehreren Objekten entsprechen, und wobei der eine oder die mehreren Prozessoren ferner dazu dienen, den einen oder die mehreren repräsentativen Bewegungsvektoren auf die eine oder die mehreren ROls aus einem früheren Bild des Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild des Paares zu erzeugen.
System nach Anspruch 9, wobei der eine oder die mehreren Prozessoren ferner ein Matching einer oder mehrerer aktueller ROls aus dem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen der einen oder der mehreren vorhergesagten ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
System nach Anspruch 10, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
System nach Anspruch 10, wobei der eine oder die mehreren Prozessoren ferner eine Objektidentifikation durchführen, um die eine oder die mehreren aktuellen ROls für nur eine Teilmenge von Bildern in der Vielzahl von digitalen Bildern zu bestimmen.
Verfahren, umfassend: Bestimmen der Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
Verfahren nach Anspruch 13, wobei die Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder der Vielzahl digitaler Bilder bestimmt wurden.
Verfahren nach Anspruch 14, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, die dem einem oder den mehreren Objekten entsprechen, und ferner umfassend: Anwenden des einen oder der mehreren repräsentativen Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild des Paares, um eine vorhergesagte ROI für ein aktuelles Bild des Paares zu erzeugen.
Verfahren nach Anspruch 15, ferner umfassend: Durchführen eines Matchings einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls, wobei die Bezeichnungen der einen oder der mehreren vorhergesagten ROls den passenden aktuellen ROls aus dem aktuellen Bild zugeordnet werden können.
Verfahren nach Anspruch 16, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
Verfahren nach Anspruch 16, ferner umfassend: Durchführen von Objektidentifikation, um die eine oder die mehreren aktuellen ROls für nur eine Teilmenge von Bildern in der Vielzahl von digitalen Bildern zu bestimmen.
Maschinenlesbares Medium, das einen darauf gespeicherten Satz von Anweisungen aufweist, die bei Durchführung durch einen oder mehrere Prozessoren den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen: Bestimmen der Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zumindest teilweise basierend auf Flussinformationen, die einem oder mehreren Objekten entsprechen.
Maschinenlesbares Medium nach Anspruch 19, wobei die Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder der Vielzahl digitaler Bilder bestimmt wurden.
Maschinenlesbares Medium nach Anspruch 20, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROI) bestimmt werden, die einem oder mehreren Objekten entsprechen, und wobei die Anweisungen, wenn sie durchgeführt werden, ferner den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Anwenden des einen oder der mehreren repräsentativen Bewegungsvektoren auf eine oder mehrere ROls aus einem früheren Bild des Paares, um eine vorhergesagte ROI für ein aktuelles Bild des Paares zu erzeugen.
Maschinenlesbares Medium nach Anspruch 21, wobei die Anweisungen bei Ausführung ferner den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Durchführen eines Matchings einer oder mehrerer aktueller ROls aus einem aktuellen Bild mit einer oder mehreren vorhergesagten ROls, wobei die Bezeichnungen der einen oder der mehreren vorhergesagten ROls den passenden aktuellen ROls aus dem aktuellen Bild zugeordnet werden können.
Maschinenlesbares Medium nach Anspruch 22, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
Maschinenlesbares Medium nach Anspruch 22, wobei die Anweisungen bei Ausführung ferner den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Durchführen von Objektidentifikation, um die eine oder die mehreren aktuellen ROls für nur eine Teilmenge von Bildern in der Vielzahl von digitalen Bildern zu bestimmen.
Objektverfolgungssystem, umfassend: einen oder mehrere Prozessoren, um die Bewegung eines oder mehrerer Objekte innerhalb einer Vielzahl digitaler Bilder zu bestimmen, zumindest teilweise basierend auf Flussinformationen, die dem einen oder den mehreren Objekten entsprechen; und Speicher zum Speichern von Daten, die der Bewegung des einen oder der mehreren Objekte entsprechen.
Objektverfolgungssystem nach Anspruch 25, wobei die Flussinformationen einen oder mehrere repräsentative Bewegungsvektoren beinhalten, die aus Bewegungsvektoren für einzelne Merkmale zwischen einem Paar aufeinanderfolgender Bilder der Vielzahl digitaler Bilder bestimmt wurden.
Objektverfolgungssystem nach Anspruch 26, wobei der eine oder die mehreren repräsentativen Bewegungsvektoren für eine oder mehrere Regionen von Interesse (ROIs) bestimmt werden, dem einen oder den mehreren Objekten entsprechen, und wobei der eine oder die mehreren Prozessoren ferner dazu dienen, den einen oder die mehreren repräsentativen Bewegungsvektoren auf die eine oder die mehreren ROls aus einem früheren Bild des Paares anzuwenden, um eine vorhergesagte ROI für ein aktuelles Bild des Paares zu erzeugen.
Objektverfolgungssystem nach Anspruch 27, wobei der eine oder die mehreren Prozessoren ferner ein Matching einer oder mehrerer aktueller ROls aus dem aktuellen Bild mit einer oder mehreren vorhergesagten ROls durchführen, wobei die Bezeichnungen der einen oder der mehreren vorhergesagten ROls den passenden aktuellen ROls aus einem aktuellen Bild zugeordnet werden können.
Objektverfolgungssystem nach Anspruch 28, wobei das Matching einen ungarischen Matching-Prozess beinhaltet, um die Kosten für mindestens einen Schwerpunkt-Abstand oder einen Schnittpunkt über Vereinigung zwischen Paaren von aktuellen und vorhergesagten ROls zu minimieren.
Objektverfolgungssystem nach Anspruch 28, wobei der eine oder die mehreren Prozessoren ferner eine Objektidentifikation durchführen, um die eine oder die mehreren aktuellen ROls für nur eine Teilmenge von Bildern in der Vielzahl von digitalen Bildern zu bestimmen.