DE112018003997T5 - Mechanismus zum eintreten in oder austreten aus bewahrungspegelspannung, während ein system-on-a-chip in einem niederleistungsmodus ist - Google Patents

Mechanismus zum eintreten in oder austreten aus bewahrungspegelspannung, während ein system-on-a-chip in einem niederleistungsmodus ist Download PDF

Info

Publication number
DE112018003997T5
DE112018003997T5 DE112018003997.8T DE112018003997T DE112018003997T5 DE 112018003997 T5 DE112018003997 T5 DE 112018003997T5 DE 112018003997 T DE112018003997 T DE 112018003997T DE 112018003997 T5 DE112018003997 T5 DE 112018003997T5
Authority
DE
Germany
Prior art keywords
pin
control pin
state
control
logic state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112018003997.8T
Other languages
English (en)
Inventor
Vasudev Bibikar
Aswin Ramachandran
Chin Seng Lu
Moorthy Rajesh
Darren S. Crews
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112018003997T5 publication Critical patent/DE112018003997T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Abstract

Computergerät, System und Verfahren. Das Computergerät beinhaltet einen Speicher, der Anweisungen speichert, und Verarbeitungsschaltkreise, die mit dem Speicher gekoppelt sind. Die Verarbeitungsschaltkreise sind konfiguriert, um die Anweisungen auszuführen, um ein erstes Steuersignal und ein zweites Steuersignal aus einem jeweiligen ersten Steuerpin und einem zweiten Steuerpin einer Rechnerplattform zu verarbeiten. Die Verarbeitungsschaltkreise sollen ferner die Rechenplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand übergehen lassen, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen, die hierin beschrieben sind, betreffen im Allgemeinen Leistungsmanagement in Zusammenhang mit einem System-on-a-Chip.
  • ALLGEMEINER STAND DER TECHNIK
  • Fortschritte in der Halbleiterherstellung und im Logik-Design haben eine Steigerung der Menge an Logik erlaubt, die auf IC-Bauteilen gegenwärtig sein kann. Dementsprechend haben sich Computersystemkonfigurationen von einzelnen oder mehreren integrierten Schaltkreisen in einem System zu mehrfachen Hardware-Threads, mehreren Kernen, mehreren Bauelementen und/oder kompletten Systemen auf individuellen integrierten Schaltkreisen weiterentwickelt. Zusätzlich, während die Dichte integrierter Schaltkreise zugenommen hat, eskalierten auch die Leistungsanforderungen für Rechnersysteme (von eingebetteten Systemen zu Servern). Des Weiteren haben Ineffizienzen der Software und ihre Anforderungen an Hardware auch eine Steigerung des Energieverbrauchs der Computergeräte verursacht. Es besteht ein Bedarf an Energieeffizienz und Wahren in Zusammenhang mit integrierten Schaltkreisen. Diese Erfordernisse werden steigen, wenn integrierte Systeme, wie diejenigen auf „wearable“ (anziehbaren) Geräten, noch weiter in den Vordergrund treten.
  • Figurenliste
  • Im Sinne der Einfachheit und Klarheit der Veranschaulichung, wurden Elemente, die in den Figuren gezeigt sind, nicht unbedingt maßstabgerecht gezeichnet. Die Maße einiger der Elemente können zum Beispiel im Vergleich zu anderen Elementen zur Klarheit der Präsentation übertrieben sein. Des Weiteren können Bezugszeichen unter den Figuren wiederholt werden, um entsprechende oder analoge Elemente anzugeben. Die Figuren sind unten aufgelistet.
    • 1 ist eine grafische Darstellung von Steuersignallogikzuständen an einem Standby-Pin (STDBY-Pin) auf dem SoC der 1, um das SoC zwischen einem Niedrigleistungszustand und einem Bewahrungszustand gemäß dem Stand der Technik zu bewegen;
    • 2 ist eine schematische Veranschaulichung eines Hardwaregeräts, das ein SoC beinhaltet, das mit einem PMIC gekoppelt ist, gemäß einigen veranschaulichenden Ausführungsformen;
    • 3 ist eine grafische Darstellung ähnlich 2, die grafische Darstellungen von Steuersignallogikzuständen von Steuersignalen an dem STDBY-Pin und an einem vSTDBY-Pin gemäß einigen veranschaulichten Ausführungsformen zeigt;
    • 4 ist eine grafische Darstellung, die Logikzustände innerhalb eines SoC zeigen, um sich zwischen einem Niedrigleistungszustand und einem Bewahrungszustand zu bewegen;
    • 5 ist ein Ablaufdiagramm eines ersten Verfahrens gemäß einigen veranschaulichenden Ausführungsformen; und
    • 6 ist ein Ablaufdiagramm eines zweiten Verfahrens gemäß einigen veranschaulichenden Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verstehen einiger Ausführungsformen bereitzustellen. Es ist jedoch für den Durchschnittsfachmann klar, dass einige Ausführungsformen ohne diese speziellen Details umgesetzt werden können. In anderen Fällen wurden gut bekannte Verfahren, Vorgehensweisen, Bauteile, Einheiten und/oder Schaltkreise nicht ausführlich beschrieben, um die Ausführungsformen nicht zu verschleiern.
  • Zur Einfachheit und Klarheit der Veranschaulichung, veranschaulichen die Zeichnungsfiguren die allgemeine Bauweise, und Beschreibungen und Einzelheiten gut bekannter Merkmale und Techniken können weggelassen werden, um unnötige Überladung der Besprechung der beschriebenen Ausführungsformen der Erfindung zu vermeiden. Zusätzlich sind Elemente in den Zeichnungsfiguren nicht unbedingt maßstabgerecht gezeichnet. Die Maße einiger der Elemente in den Figuren können zum Beispiel im Vergleich zu anderen Elementen übertrieben sein, um das Verstehen der offenbarten Ausführungsformen zu verbessern. Dieselben Bezugszeichen bezeichnen in unterschiedlichen Figuren dieselben Elemente, während ähnliche Bezugszeichen ähnliche Elemente bezeichnen können, was aber nicht zwingend der Fall ist.
  • Die Begriffe „erster“, „zweiter“, „dritter“, „vierter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, falls vorhanden, zum Unterscheiden zwischen ähnlichen Elementen verwendet und nicht unbedingt zum Beschreiben einer besonderen Sequenz oder chronologischen Reihenfolge. Man muss verstehen, dass die so verwendeten Begriffe unter entsprechenden Umständen gegenseitig derart austauschbar sind, dass die hier beschriebenen Ausführungsformen der Erfindung zum Beispiel in anderen Sequenzen als den hier veranschaulichten oder anderswie beschriebenen arbeiten können. Wenn auf ähnliche Art ein Verfahren hier als mit eine Reihe von Aktionen umfassend beschrieben ist, ist die Reihenfolge solcher Aktionen, wie sie hier präsentiert ist, nicht zwingend die einzige Reihenfolge, in der solche Aktionen ausgeführt werden können, und bestimmte der angegebenen Aktionen können möglicherweise weggelassen werden und/oder bestimmte andere Aktionen, die hier nicht beschrieben sind, können möglicherweise zu dem Verfahren hinzugefügt werden. Außerdem sind die Begriffe „umfassen“, „beinhalten“, „aufweisen“ und irgendwelche Variationen dieser dazu bestimmt, einen nicht exklusiven Einschluss zu decken, so dass ein Vorgang, Verfahren, Artikel oder Gerät, das/der eine Liste von Elementen enthält, nicht unbedingt auf diese Elemente beschränkt ist, sondern andere Elemente enthalten kann, die nicht ausdrücklich aufgelistet oder in einem solchen Vorgang, Verfahren, Artikel oder Gerät inhärent sind.
  • Die Begriffe „links“, „rechts“, „vorn“, „hinten“, „oben“, „unten“, „ober“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, falls vorhanden, zu Beschreibungszwecken verwendet und nicht unbedingt zum Beschreiben dauerhafter relativer Positionen. Man muss verstehen, dass die so verwendeten Begriffe unter entsprechenden Umständen gegenseitig austauschbar sind, und dass die hier beschriebenen Ausführungsformen der Erfindung zum Beispiel in anderen Ausrichtungen als den hier veranschaulichten oder anderswie beschriebenen arbeiten können. Der Begriff „gekoppelt“, wie er hier verwendet wird, ist als direkt oder indirekt auf elektrische oder nicht elektrische Art verbunden definiert. Objekte, die hier als aneinander „angrenzend“ beschrieben sind, können sich physisch gegenseitig berühren, in naher Nähe zueinander sein, oder in demselben allgemeinen Bereich oder einer Zone zueinander, wie für den Kontext, in dem der Satz verwendet wird, geeignet ist. Mehrfaches Erscheinen des Satzes „bei einer Ausführungsform“ bezieht sich hier nicht unbedingt auf dieselbe Ausführungsform.
  • Obwohl die folgenden Ausführungsformen unter Bezugnahme auf Energiesparen und Energieeffizienz in spezifischen integrierten Schaltkreisen, wie in Rechnerplattformen oder Prozessoren, beschrieben sind, gelten andere Ausführungsformen für andere Typen integrierter Schaltkreise und Logikbausteine. Ähnliche Techniken und Lehren von Ausführungsformen, die hierin beschrieben sind, können an andere Typen von Schaltkreisen oder Halbleiterbauelementen angewandt werden, die auch aus besserer Energieeffizienz und Energiesparen Nutzen ziehen können. Die offenbarten Ausführungsformen sind zum Beispiel nicht auf irgendeinen besonderen Typ von Computersystemen, wie Wearables, beschränkt. Die offenbarten Ausführungsformen können daher in vielen unterschiedlichen Systemtypen verwendet werden, von Servercomputern (zum Beispiel Turm, Rack, Blade, Microserver usw.), Kommunikationssystemen, Speichersystemen, Desktopcomputern mit beliebiger Konfiguration, Laptop-, Notebook- und Tablet-Computer (einschließlich 2:1-Tablets, Phablet usw. verwendet werden, und können auch in anderen Vorrichtungen verwendet werden, wie in handgehaltenen Vorrichtungen, „wearable“ Vorrichtungen, usw.) IoT-Vorrichtungen, um nur einige wenige zu nennen.
  • Ausführungsformen können in Endgeräten umgesetzt werden, wie in „wearable“ Vorrichtungen, Mobiltelefonen, Smartphones und Phablets, Tablets, Notebooks, Desktops, Microservern, Servern usw. Darüber hinaus sind Geräte, Verfahren und Systeme, die hierin beschrieben sind, nicht auf physische Computergeräte beschränkt, sondern können auch Softwareoptimierungen für Energiesparen und -effizienz betreffen. In der unten stehenden Beschreibung wird ohne Weiteres klar, dass die Ausführungsformen von Verfahren, Geräten und Systemen, die hierin beschrieben sind (sei es unter Bezugnahme auf Hardware, Firmware, Software oder eine Kombination davon) für eine Zukunft mit „grüner Technologie“ lebenswichtig sind, wie Leistungssparen und zur Energieeinsparung Energieeffizienz bei Produkten, die einen großen Teil der US-Wirtschaft einschließen.
  • Diverse Anwendungsfälle oder Schlüsselleistungsindikatoren (Key Performance Indicators - KPIs) in batteriebetriebenen Marktsegmenten, einschließlich Wearables, Telefone, bestimmte Sensoren usw., weisen typischerweise ein aggressives Leistungsziel auf. Diese Anwendungsfälle mit aggressivem Leistungsziel beinhalten typischerweise Geräte mit kleinem Formfaktor (wie Wearables), die ihre Batterieleistung während langer Zeitspannen wahren müssen. Kunden tendieren dazu, die Leistungsfähigkeit (zum Beispiel wie schnell ein System seine Batterieleistung aufbraucht) eines SoC-Anwendungsfalls mit aggressivem Leistungsziel mit der Leistungsfähigkeit eines SoC auf einer Rechnerplattform zu vergleichen, der zusätzlich zu dem SoC separate Funktionsblöcke beinhaltet, die dazu dienen können, KPI-Anforderungen zu erfüllen, während das SoC in einem Bewahrungsleistungszustand ist. Für den SoC-Anwendungsfall mit aggressivem Leistungsziel sind es die Funktionsblöcke auf dem eigentlichen SoC, die die Funktionalitäten des Erfüllens von KPI-Anforderungen bereitstellen sollen, und, als ein Resultat ist es für den SoC schwierig, auf einen Bewahrungsleistungszustand überzugehen, in dem einige seiner Funktionsblöcke immer noch Leistung beziehen müssen, um KPIs zu erfüllen. Insoweit Kunden folglich die Leistungsfähigkeit eines SoC auf einer Plattform vergleichen, die die separaten Funktionsblöcke, die oben genannt sind, einerseits mit einem SoC auf einer Vorrichtung mit kleinem Formfaktor, wie einer „wearable“ Vorrichtung, beinhaltet, schafft eine Herausforderung für das Bereitstellen von Leistungsmanagementfunktionalität in Bezug auf das letztere SoC, das seine Leistungsfähigkeit anhebt, um sich mit der des ersteren SoC messen zu können.
  • Ein Beispiel einer sogenannten „ständig eingeschalteten, ständig angeschlossenen“ (Always-On-Always-Connected - AOAC) SoC-Funktionalität auf einem Bauelement mit aggressivem Leistungsziel, kann eine Wake-on-Voice-Funktionalität beinhalten, die erfordert, dass ein Schaltkreisblock des SoC jederzeit zuhört und nach einem Schlüsselsatz sucht. Ein anderes Beispiel beinhaltet eine Schrittzähler-ähnliche Funktionalität, die erfordert, dass das SoC ständig externe Sensoren abfragt. KPIs in Zusammenhang mit solchen AOAC-Funktionalitäten können in einem Bewahrungsleistungszustand eines SoC erzielt werden. Ein Bewahrungsleistungszustand des SoC entspricht einem absoluten Mindestwert der Spannung, die an den SoC angelegt wird, um es ihm zu erlauben, den Betrieb seiner AOAC-Schaltkreisblöcke fortzusetzen. AOAC-Anwendungsfälle können vom Umschalten zwischen einem Bewahrungspegelleistungszustand oder einer Bewahrungsspannung (Vretention) und einem Niedrigleistungszustand oder einer Niedrigspannung (Vmin) profitieren, bei welchen die Spannung, die zu dem SoC geliefert wird, höher ist als Vretention, aber niedriger als sein Betriebsleistungszustand oder seine Betriebsspannung VNN, wobei die SoC-Schaltkreisblöcke vollständig wach und betriebsfähig sind.
  • Existierende SoCs auf Plattformen mit Anwendungsfällen mit aggressivem Leistungsziel weisen einen Mechanismus auf, um Steuersignale zu einem externen Leistungsmanagement-IC (Power Management Integrated Circuit - PMIC) (und mit externem PMIC meinen wir einen PMIC, der von dem SoC unterschiedlich ist) zu senden, um den PMIC darüber zu verständigen, wenn er Spannung zu dem SoC steuern soll, damit das SoC in seinen Niedrigleistungszustand eintritt / aus ihm austritt, weisen jedoch keinen Mechanismus auf, um es dem SoC zu erlauben, zwischen dem Niedrigleistungszustand und dem Bewahrungsleistungszustand überzugehen, ohne den SoC zwischenzeitlich in den Betriebsenergiezustand zu wecken, das heißt, ohne dass er aus den Zuständen mit verringerter Leistung austritt.
  • Mit „Zuständen mit verringerter Leistung“ sind alle Leistungszustände unter VNN, einschließlich des Niedrigleistungszustands und des Bewahrungsleistungszustands, der oben erwähnt ist, gemeint.
  • Wie unten erwähnt, entspricht ein S0-Leistungszustand für ein SoC einem SoC, das seine Logik-Schiene ON hat und sich an einer Betriebsspannung befindet, wobei die Logik aktiv oder Clock-gatet oder Leistungs-gatet wird. Ein SOil-Leistungszustand für ein SoC entspricht einer VNN-Schiene (Betriebsspannungsschiene) im OFF-Zustand, wie von dem PMIC gesteuert und der VNNAON-Schiene (Schiene mit verringerter Leistung) im ON-Zustand an Vmin-Pegel, wie von dem PMIC gesteuert. Bei SOil kann ein kleiner Abschnitt der Logik ON sein, mit VNNAON aktiv oder Clock-gatet oder Leistungs-gatet. Zusätzlich entspricht ein S0i3-Leistungszustand für ein SoC der VNN-Schiene im OFF-Zustand, wie von dem PMIC gesteuert, wobei die VNNAON-Schiene an einem Vretention-Pegel ist. Nur ein kleiner Abschnitt der Logik wird als ON behalten, und eine maximale Frequenz kann zum Beispiel 32 kHz betragen. Hier kann die Logik aktiven Zustand behalten, es darf aber kein Signal-Wiggling auftreten, und alle anderen Taktgeber als der 32 kHz-Taktgeber können OFF sein.
  • 1 ist eine grafische Darstellung 100 von Steuersignallogikzuständen von Steuersignalen an einem Standby-Pin (STDBY-Pin) auf einem AOAC-Typ-System-on-a-Chip gemäß dem Stand der Technik. 1 zeigt den Zeitbereich in der horizontalen Richtung, mit den Leistungszuständen des SoC in dem oberen Leistungszustandsband 101, mit den Steuersignallogikzuständen der Steuersignale an dem STDBY-Pin und mit den Spannungszuständen an dem Betriebsleistungszustandsspannungs-Pin VNN 103 und Verringert-Leistungszustand-Spannungspin VNNAON 104 des SoC des Stands der Technik. Mit einem „Steuersignal Logikzustand“ ist ein Logikzustand des Steuersignals gemeint, das heißt der Logikzustand, den das Steuersignal dem Empfänger des Steuersignals angibt. Der Logikzustand kann zum Beispiel ein ON-Zustand oder ein OFF-Zustand sein. Wie man in der grafischen Darstellung des Beispiels des Stands der Technik der 1 sieht, bewegen sich Steuersignale, die von dem STDBY-Pin des SoC ausgehen, oder gehen, wie auf den Steuersignallogikzustandszeilen 102 sichtbar, zwischen einem OFF-Logikzustand (untere Abschnitte der Linie) und einem ON-Logikzustand (höherer Abschnitt der Linie) über. Das Übergehen der Steuersignallogikzustände des STDBY-Pin entspricht Leistungszuständen des SoC, wie auf Band 101 gezeigt. Ein OFF-Logikzustand des STDBY-Pin entspricht einem Betriebsleistungszustand des SoC oder S0, während ein ON-Logikzustand des STDBY-Pin verringerten Leistungszuständen des SoC, einschließlich des Niedrigleistungszustands SOil und eines Bewahrungsleistungszustands S0i3, entspricht. Wie man in 1 sieht, wird ein Übergang des Steuersignallogikzustands zwischen dem Betriebsleistungszustand S0, dem Niedrigleistungszustand SOil und dem Bewahrungsleistungszustand S0i3 in jedem Fall durch ein Steuersignal von dem STDBY-Pin bewirkt, der zwischen einem OFF-Zustand (S0) und einem ON-Zustand (SOil oder S0i3) übergeht. Jeder Logikzustand des STDBY-Pin-Steuersignals kann zu einer Steuervorrichtung, wie einem PMIC, über den STDBY-Pin übertragen werden. Der PMIC kann dann, wie von Pfeilen 105 angedeutet: (1) den VNN-Spannungspin auf einen verringerten Leistungszustand (entweder SOil oder S0i3) als ein Resultat dafür, dass das Steuersignal des STDBY-Pin in einem ON-Logikzustand ist, treiben; und (2) den VNNAON-Spannungspin auf einen Bewahrungsleistungszustand (S0i3) oder einen Niedrigleistungszustand (SOil) als ein Resultat dafür, dass das Steuersignal von dem STDBY-Pin ein OFF-Logikzustand ist, treiben. Es kann eine Verzögerungszeit, wie in 1 abgebildet, über die Zeitverzögerung 106 zwischen einem Zeitpunkt, in dem die der Steuerlogikzustand des STDBY-Pin übergeht, und einem Zeitpunkt, in dem der VNN- oder der VNNAON-Pin reagiert, bestehen. Die Verzögerungszeit 106 kann durch die Zeit bewirkt werden, die erforderlich ist, damit das Steuersignal von dem STDBY-Pin zu dem PMIC gelangt, für die Verarbeitungszeit innerhalb des PMIC, sowie für die Zeit, die erforderlich ist, damit der Spannungsübergang auf dem VNN oder dem VNNAON durch den PMIC erfolgt.
  • Da es auf dem SoC des Stands der Technik einen einzigen STDBY-Pin gibt, kommuniziert die Lösung des Stands der Technik eine Verringert-Leistungszustand-Definition für den SoC zu dem PMIC anhand einer Inter-Integrated-Circuit-Protocol-Schnittstelle (I2C), wie von Linie I2C in 1 angedeutet. Wie man in 1 sieht, werden I2C-Signale (wie schematisch anhand von Diamanten gezeigt) 107 zu dem PMIC von dem SoC kommuniziert, um dem PMIC entweder einen Niedrigleistungszustand Vmin oder einen Bewahrungsleistungszustand Vretention des SoC zu übermitteln. Die Verwendung des I2C-Protokolls erfordert jedoch einen Vmin-Zustand des SoC. Daraus resultiert, dass in Anbetracht der Tatsache, dass andere Niedrigleistungszustand-KPIs für den SoC zusätzlich zu der I2C-Schnittstelle effektiv wären, das SoC zu einem Betriebsleistungszustand (ein vollständiges Wecken auf S0 ausführen) übergehen muss, was erfordert, dass der PMIC alle Spannungsschienen auf einen Betriebsleistungszustand des SoC zurückstellen muss.
  • Wie man noch in 1 sieht, muss gemäß dem Stand der Technik, damit den SoC-Leistungszustand auf S0i3, einen Bewahrungsleistungszustand, übergeht, bis das SoC zu seinem Betriebsleistungszustand S0 erwachen, um es der I2C-Schnittstelle zu erlauben, mit dem PMIC zu kommunizieren. Lösungen des Stands der Technik für ein SoC vom AOAC-Typ weisen folglich eine Lösung mit relativ hoher Latenz auf, um in den Niedrigleistungszustand Vmin und den Bewahrungsleistungszustand Vretention einzutreten und aus ihnen auszutreten. Das Zurückkehren auf einen Betriebsleistungszustand, um dem PMIC mitzuteilen, ob das SoC in einem Niedrigleistungszustand oder einem Bewahrungsleistungszustand sein soll, ist nachteiligerweise mit signifikanten Leistungssanktionen mit vielen mWatt verbunden.
  • Um bei einigen dieser AOAC-Verwendungsfällen Leistung zu sparen, muss das SoC eventuell aggressiv zwischen dem Niedrigleistungszustand und dem Bewahrungsleistungszustand übergehen, ohne vollständig bis zu seinem Betriebsleistungszustand aufzuwachen, so dass es auf diese Art innerhalb der Grenzen seiner Leistungsfähigkeit bleibt, während seine KPIs erfüllt werden. Oben Stehendes nutzt Haupt-SoC-KPIs, wie Sensor-Hub-KPIs, Wi-Fi-/BT-/GNSS-Pings auf Die, Modem-Pings auf Die usw., während das SoC in einem verringerten Leistungszustand in einem batteriebetriebenen Gerät ist.
  • Wenn sich das SoC in einem Niedrigleistungszustand befindet, behält es bestimmte Schaltkreisblöcke oder Abschnitte von Schaltkreisblöcken, wie Verbindungen, Modems auf Die, Audio- und Sensor-Hub-Schaltkreisblöcke in einer Spannungsschiene, die ON gelassen wird, zum Beispiel anhand des VNNAON-Pin, während der Rest der SoC-Spannungsschienen (zum Beispiel VNN und VSRAM) abgeschaltet wird, um Leistung zu sparen. Schaltungsblöcke, die in einem ON-Spannungszustand bleiben müssen, während die VNN-Schiene abgeschaltet ist, weisen eine Einschaltdauer mit Aktivität und ohne Aktivität auf, so dass VNNAON für Aktivität an Vmin (einem Energiesparmodus des SoC) gehalten wird, und dass VNNAON für keine Aktivität auf Vretention gehalten wird. Oben Stehendes ist die einzige Möglichkeit für ein SoC, niedrig genug zu sein, um mit irgendwelchen externen separaten KPI-Lösungen vergleichbar zu sein. Die Latenz für das Eintreten in und das Austreten aus der Vmin- und Vretention-Pegel ist jedoch kritisch und muss so niedrig wie möglich sein, wie zum Beispiel während einiger Mikrosekunden.
  • Einige veranschaulichende Ausführungsformen stellen einen Mechanismus bereit, damit ein SoC mit einem PMIC derart kommuniziert, dass der PMIC die SoC-Spannung zwischen einem Vmin-Pegel und einem Vretention-P steuern kann, ohne zu dem dazwischenliegenden Betriebsleistungszustand zu gehen. Um das oben stehende Ziel zu verwirklichen, zieht es eine Ausführungsform in Betracht, zusätzlich zu einem existierenden Standby-Pin (STDBY-Pin) auf der SoC-Eingangs-/Ausgangsschnittstelle, einen vSTDBY-Pin bereitzustellen. Dieser neue vSTDBY-Pin dient zum Kommunizieren von Steuersignalen zu dem PMIC, um den PMIC zu informieren, dass das SoC nicht aggressiv zwischen dem Vmin- und Vretention-Leistungszustand durch den VNN dazwischen übergehen muss, ohne in einen Betriebsleistungszustand einzutreten, und während es in einem verringerten Leistungszustand/Modus bleibt (der sowohl Vmin als auch Vretention beinhaltet und VNN ausschließt). Die vSTDBY-Pin-Assertion-/Deassertion-Steuersignale zu dem PMIC können in Leistungsmanagementhardware gehandhabt werden, die fähig ist, bei einer Bewahrungspegelspannung, die zum Beispiel 32 kHz verwendet, zu funktionieren.
  • Unter Bezugnahme auf 2 ist ein Blockschaltbild eines Computersystems 200 und von Bauelementen, die in einem Computersystem anwesend sind, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung gezeigt. 2 kann verwendet werden, um beliebige der Vorgänge umzusetzen, die unten weiter unter Bezugnahme auf Ausführungsformen beschrieben sind, wie beispielhafte Vorgänge, die unten in Zusammenhang mit den 3 bis 5 beschrieben sind.
  • Das System 200 kann eine Kombination von Bauteilen beinhalten, von welchen einige beispielhaft in der Figur gezeigt sind. Diese Bauteile können als ICS, Abschnitte davon, als separate elektronische Vorrichtungen oder andere Module, Logik, Hardware, Software, Firmware oder eine Kombination davon, die in einem Computersystem angepasst ist, oder als Bauelemente, die anderswie innerhalb eines Chassis eines Computersystems eingebaut sind, umgesetzt werden. Man beachte auch, dass das Blockschaltbild auf 2 eine hochwertige Ansicht vieler Bauteile des Computersystems zeigen soll. Man muss jedoch verstehen, dass einige der Bauteile, die gezeigt sind, weggelassen werden, zusätzliche Bauteile vorhanden sein, und unterschiedliche Anordnungen der gezeigten Bauteile bei anderen Umsetzungen auftreten können.
  • Beispielhaft kann das Computersystem 200 ein mobiles System mit niedriger Leistungsaufnahme, wie eine „wearable“ Vorrichtung, ein Sensor mit niedriger Leistungsaufnahme, ein Tablet-Computer, ein Phablet oder ein anderes unwandelbares oder eigenständiges System, wie ein eigenständiges mobiles oder nicht mobiles System, sein.
  • Wie man in 2 sieht, kann ein Computersystem 200 bei einer Ausführungsform ein SoC 202 beinhalten. Im Allgemeinen kann das SoC 202 eine Vielfalt von Schaltkreisblöcken (zum Beispiel Blöcke von geistigen Eigentum/IP), einschließlich Verarbeitungsschaltkreise, in einem gemeinsamen Package integrieren, wobei unterschiedliche Schaltkreisblöcke unterschiedliche Funktionen ausführen können. Die Schaltkreisblöcke (wie die diversen Blöcke des SoC 202), die mit einer oder mehreren Spannungsschienen (gestrichelte Linien in 2) über Leistungsverwaltungsschaltkreise (PMC) 206 auf dem SoC über Spannungspins VNN 223 (die von dem PMIC gesteuert werden und verwendet werden, um einen Betriebsleistungszustand zu treiben) verbunden sein können, und der VNNAON 221 (gesteuert von dem PMIC und verwendet, um einen verringerten Leistungszustand, einschließlich eines Bewahrungszustands und eines Niedrigleistungszustands) können unabhängig in diverse Leistungszustände versetzt werden, um Effizienz zu verbessern und/oder Leistungsverbrauch zu verringern. Das Übergehen der Schaltkreisblöcke innerhalb des SoC 202 zwischen diversen Leistungszuständen kann anhand von Steuersignalen erfolgen, die zu den Schaltkreisblöcken geliefert werden und durch Steuersignalwege laufen, die anhand von Verbindungslinien zwischen den Schaltkreisblöcken in 2 gezeigt sind. Die Steuersignalwege können, wie ein Fachmann anerkennt, I2C-Signalwege oder andere Typen von Steuersignalwegen beinhalten. Die diversen Schaltkreisblöcke auf dem Computersystem 200 können funktional miteinander auf eine gut bekannte Art verschaltet/gekoppelt sein.
  • Gemäß einigen veranschaulichenden Ausführungsformen können einige Plattformen eine einzige VNNAON-Schiene beinhalten und können (eine) intern abgeleitete äquivalente VNN-Schiene(n) beinhalten (das heißt ohne die Verwendung eines VNN-Pin auf dem SoC). In einem solchen Fall können Ausführungsformen das Umschalten zwischen einem Vmin- und einem Vretention-Zustand durch Steuern des Spannungseingangs nur auf der (VNNAON)-Schiene erlauben.
  • Die Schaltkreisblöcke können eine Anzahl von Verarbeitungsschaltkreisen, wie eine Reihe drahtloser Basisbandprozessoren (BB) 205, einen Transceiver (214), der die Frontend-Modulschaltkreise und integrierte Funkschaltkreise (nicht gezeigt) beinhaltet, die mit jeweiligen der Basisbandprozessoren gekoppelt sind, einen Video-Codierer/Decoder (Video-Codec) 215, einen Audio-Codierer/Decoder 217, eine Anzeigeeinheit 209, einen Sensor-Hub 212, einen Anwendungsprozessor 210 und den PMC 206 beinhalten. Jeder der Verarbeitungsschaltkreise kann einen Mikroprozessor, Multi-Core-Prozessor, Multithreaded-Prozessor, einen Ultra-Low-Voltage-Prozessor, einen eingebetteten Prozessor oder ein anderes bekanntes Element oder Schaltkreise umfassen. Bei der veranschaulichten Umsetzung kann das SoC 202 als eine Hauptverarbeitungseinheit und ein zentraler Hub zur Kommunikation mit vielen der diversen Bauteile des Systems 200 wirken. Ausführungsformen sind jedoch nicht auf ein SoC beschränkt und beinhalten innerhalb ihres Geltungsbereichs Leistungsregulierung und Management in Bezug auf einen beliebigen Satz von Verarbeitungsschaltkreisen, seien sie auf einem SoC oder separat.
  • Das SoC kann ferner eine Anzeigeeinheit 209 beinhalten, die ein hochauflösendes LCD- oder LED-Feld beinhaltet. Dieses Anzeigefeld kann auch eine Touchscreen-Funktionalität bereitstellen. Das Anzeigefeld kann gemäß mehreren Modi funktionieren. In einem ersten Modus kann das Anzeigefeld in einem durchsichtigen Zustand eingerichtet sein, in dem das Anzeigefeld für sichtbares Licht durchlässig ist. Bei diversen Ausführungsformen kann der Großteil des Anzeigefelds eine Anzeige mit Ausnahme einer Fassung um den Umfang sein. Wenn das System in einem Notebook-Modus betrieben wird und das Anzeigefeld in einem durchsichtigen Zustand betrieben wird, kann ein Benutzer Informationen sehen, die auf dem Anzeigefeld präsentiert werden, während er auch Objekte hinter dem Display sehen kann. Zusätzlich können Informationen, die auf dem Anzeigefeld angezeigt werden, von einem Benutzer, der sich hinter dem Display befindet, gesehen werden. Oder der Betriebszustand des Anzeigefelds kann ein opaker Zustand sein, bei dem sichtbares Licht nicht durch das Anzeigefeld hindurch übertragen wird.
  • Das SoC 202 kann ferner eine Speichereinheit 213 beinhalten. Das SoC kann ferner ein oder mehrere Flash-Bauelemente (die zur Vereinfachung nicht gezeigt sind) beinhalten, die mit einem oder mehreren der Prozessoren zum Beispiel über eine serielle Peripherieschnittstelle (SPI) gekoppelt sind. Flash-Bauelemente können nichtflüchtige Speicherung von Systemsoftware bereitstellen, einschließlich einer Basic Input/Output Software (BIOS) sowie anderer Firmware des Systems. Die Speichereinheit 213 auf dem SoC 202 und der Speicher 232 auf dem Rechnersystem 200 können jeweils über viele Speicherbauelemente oder Module umgesetzt werden, um eine gegebene Menge an Systemspeicher bereitzustellen. Bei einer Ausführungsform können eine oder mehrere der Speichereinheit 213 oder des Speichers 232 in Übereinstimmung mit einem in Übereinstimmung mit einem auf Joint Electron Devices Engineering Council (JEDEC) Low Power Double Data Rate (LPDDR) basierenden Design, wie dem aktuellen LPDDR2-Standard gemäß JEDEC JESD 209-2E (veröffentlicht im April 2009), oder einem LPDDR-Standards nächster Generation, wie LPDDR3 oder LPDDR4, der Erweiterungen zu LPDDR2 bieten wird, um die Bandbreite zu erhöhen, betreibbar sein. Bei diversen Umsetzungen können die individuellen Speicherbauelemente eine beliebige Anzahl unterschiedlicher Package-Typen sein, wie Single Die Package (SDP), Dual Die Package (DDP) oder Quad Die Package (QDP). Andere Speicherumsetzungen sind möglich, wie andere Typen von Speichermodulen, zum Beispiel Dual Inline Memory Modules (DIMMs) unterschiedlicher Arten, einschließlich, ohne darauf beschränkt zu sein, MicroDIMMs oder MiniDIMMs. Bei einer Ausführungsform können eine oder mehrere der Speichereinheit 213 oder des Speichers 232 zwischen 2 GB und 16 GB aufweisen, und können als ein DDR3LM-Package oder ein LPDDR2- oder LPDDR3-Speicher konfiguriert sein. Die Speichereinheit 213 kann als ein Massenspeicher konfiguriert sein, wie ein Festplattenlaufwerk (Hard Disk Drive - HDD) oder ein Solid-State-Laufwerk (Solid State Drive - SSD). Die Speicher 213 und 232 können weiter einen flüchtigen Speicher beinhalten.
  • Das SoC 202 kann ferner drahtlose Verbindungsschaltkreise anhand des drahtlosen BB 205, der Transceiver 214 und Antennen 226 beinhalten, die jeweils einem besonderen drahtlosen Kommunikationsprotokoll entsprechen können, wie Nahfeldkommunikation- (Near Field Communication - NFC), Wi-Fi- oder dem Bluetooth-Standard (BT-Standard). Zusätzlich können der drahtlose BB 205, der Transceiver 214 und die Antennen 226 drahtlose Wide-Area-Kommunikationen bereitstellen, zum Beispiel gemäß einem zellularen oder anderen drahtlosen Wide-Area-Protokoll.
  • Für Perceptual Computing und andere Zwecke können diverse Sensoren als Teil des SoC wie von dem Sensor-Hub 212 dargestellt, anwesend sein. Der Sensor-Hub 212 kann bestimmte Trägheits- und Umgebungssensoren und ihre Verschaltungen zu dem Anwendungsprozessor 210 und PMC 206 wie gezeigt beinhalten. Diese Sensoren können einen Beschleunigungsmesser, einen Sensor für Umgebungslicht (Ambient Light Sensor - ALS), einen Kompass, ein Gyroskop und einen thermischen Sensor, um nur einige wenige zu nennen, beinhalten. Das Verwenden der diversen Trägheits- und Umgebungssensoren, die als Teil des SoC oder anderswie auf dem Computersystem 200 gegenwärtig sind, kann das Ausführen unterschiedlicher Verwendungsfälle erlauben. Diese Verwendungsfälle ermöglichen höhere Rechenoperationen, einschließlich Perceptual Computing, und erlauben auch Verbesserungen hinsichtlich von Leistungsmanagement/Batterielebensdauer, Sicherheit und Systemreaktivität.
  • Das SoC 202 kann ferner den PMC 206 beinhalten, der in Hardware, Software und/oder Firmware umgesetzt werden kann, und der betreibbar sein kann, um Spannungsregulierung und Leistungsmanagement innerhalb der diversen Schaltkreisblöcke des SoC 202 bereitzustellen. Der PMC 206 kann zum Beispiel mit dem STDBY-Pin 220 und dem vSTDBY-Pin 222 gekoppelt sein, um Steuersignale von dem PMIC zu empfangen und zu verarbeiten oder weiterzuleiten, um Leistungszustände innerhalb eines oder mehrerer der Schaltkreisblöcke des SoC 202 übergehen zu lassen, wie unten unter Bezugnahme auf die 3 bis 6 ausführlicher erklärt wird.
  • Das SoC 202 kann ferner einen internen Bus 218 beinhalten, um ein Routen der Steuerverbindungen, wie anhand von Verbindungslinien in 2 gezeigt, zu erlauben. Die Verbindungslinien, die in dem SoC 202 abgebildet sind, sind schematische Veranschaulichungen einiger beispielhafter Steuersignalwege innerhalb des Computersystems 200, wobei dem Fachmann andere Konfigurationen und weitere Steuersignalwege bekannt sind. Die Steuersignalwege können I2C-Interconnects beinhalten, um Steuersignale zu und von diversen Verarbeitungsschaltkreisen zu tragen.
  • Diverse Eingangs-/Ausgangs-Bauelemente (E/A-Bauelemente), die anhand des Blocks 225 auf dem SoC 202 gezeigt sind, können ferner anwesend sein, einschließlich beispielhaft Leistungs-Pins, Steuerpins und anderer Pins, wie der Fachmann verstehen würde. Unter den E/A-Bauteilen des SoC 202 werden der STDBY-Pin 220 und ein vSTDBY-Pin 222 unter Pins zum Empfangen und Senden von Steuersignalen bereitgestellt. Zum Beispiel können der STDBY-Pin 220 und der vSTDBY-Pin 222 Steuersignale von dem Leistungsmanagement-IC (Power Management Integrated Circuit - PMIC) 204 des Computersystems empfangen und können diese Steuersignale zu dem PMC 206 des SoC 202 senden, um eine Änderung eines Leistungszustands des SoC zwischen diversen möglichen Leistungszuständen auf die Art zu bewirken, die unten unter Bezugnahme auf einige veranschaulichende Ausführungsformen beschrieben sind.
  • Obwohl der PMIC 204 in 1 als außerhalb des SoC 202 gezeigt ist, beinhalten Ausführungsformen innerhalb ihres Geltungsbereichs die Bereitstellung eines PMIC oder eines Regulierers auf Die mit Funktionalität ähnlich der des PMIC auf dem SoC 202 selbst, wobei der Regulierer auf Die in diesem Fall den VNN und/oder VNNAON von innerhalb des SoC 202 regeln würde.
  • Unter Bezugnahme auf das Computersystem 200 kann das System eine Anzahl unterschiedlicher Schaltkreisblöcke beinhalten, wie beispielhaft den PMIC 204, eine Batterie 234 zum Bestromen der diversen Schaltkreisblöcke, eine Ethernet-Schnittstelle 236, eine Steuervorrichtung 228, ein Touch Panel 238 zum Bereitstellen von Anzeigefähigkeit und Benutzereingabe über Berührung, einschließlich Bereitstellung einer virtuellen Tastatur auf einer Anzeige des Touch Panel. Um verdrahtete Netzwerkverbindung bereitzustellen, kann das Computersystem 200 eine Ethernet-Schnittstelle (IF) 236 beinhalten. Ein peripherer Hub innerhalb der Eingangs-/Ausgangseinheit 235 kann die Schnittstellenbindung mit diversen Peripheriegeräten, die mit dem System 200 über einen der diversen Ports oder anderen Steckverbinder gekoppelt sind, ermöglichen. Beliebige der Schaltkreisblöcke des Computersystems 200 können funktional mit beliebigen der Schaltkreisblöcke des SoC 202 auf eine gut bekannte Art gekoppelt werden.
  • Das Computersystem 200 kann zusätzlich zu dem internen PMC innerhalb des SoC Funktionalität innerhalb des SoC 202 beinhalten, die von dem PMC 206, dem PMIC 204 bereitgestellt wird. Der PMIC 204 kann mit dem SoC 202 gekoppelt sein, um plattformbasiertes Leistungsmanagement bereitzustellen, basierend zum Beispiel darauf, ob das System von einer Batterie 234 oder Wechselstrom über einen AC-Adapter (nicht gezeigt) bestromt wird. Zusätzlich zu diesem auf Leistungsquelle basierenden Leistungsmanagement, kann der PMIC 204 weiter Plattform-Leistungsmanagementaktivitäten basierend auf Umgebungs- und Nutzungsbedingungen ausführen. Außerdem kann der PMIC 204 Steuer- und Statusinformationen zu dem SoC 202 übermitteln, um innerhalb des SoC 202 diverse Leistungsmanagementaktionen zu veranlassen. Der PMIC 204 kann Hardware, Software und/oder Firmware beinhalten, um Leistungsmanagementvorgänge hinsichtlich des SoC 202 und in Bezug auf andere Bauteile des Computersystems 200 auszuführen. Der PMIC 204 kann Steuersignale zu Steuerpins auf dem SoC 202 bereitstellen, wie in der gezeigten Ausführungsform zu dem STDBY-Pin 220 und dem vSTDBY-Pin 222, gemeinsam mit anderen möglichen Pins, um die zweckdienliche regulierte Spannung innerhalb diverser Bauteile des SoC zu erzeugen. Der PMIC ist konfiguriert, um diverse Leistungszustandsübergänge innerhalb des SoC 202 auszuführen, um Leistung zu sparen. Während des Leistungsmanagements, während andere Leistungsebenen heruntergefahren oder abgeschaltet werden können, wenn der Prozessor in bestimmte Deep-Sleep-Zustände eintritt, kann die Bewahrungsleistungsebene gemäß einigen veranschaulichenden Ausführungsformen eingeschaltet bleiben, um bestimmte Schaltkreisblöcken des SoC zu unterstützen.
  • Zu beachten ist, dass, obwohl 2 Verbindungen zwischen diversen Bauteilen des Computersystems 200 in der Form von Verbindungslinien zeigt, verstehen muss, dass die Steuer- und Spannungsverbindungen oder Schienen dem Zweck eines bloßen Beispiels möglicher Verbindungen dienen und auf irgendeine Art basierend auf der Kenntnis des Fachmanns ausgeführt werden können, um die Vorteile der hierin beschriebenen Ausführungsformen zu erzielen. Zusätzlich muss man verstehen, dass man, obwohl sie zur Erleichterung der Bezugnahme und Beschreibung nicht gezeigt sind, anderer Schienen innerhalb des Computersystems 200 anwesend sind, einschließlich anderer Steuerschienen und -Pins, Spannungsschienen und -Pins sowie andere Schienen und Pins, wie es der Fachmann weiß. Obwohl sie zur Vereinfachung der Veranschaulichung nicht gezeigt sind, versteht man, dass zusätzliche Bauteile innerhalb des Computersystems 200 anwesend sein können, wie ein oder mehrere unabhängige Grafikprozessoren, Core-Logik, Uncore-Logik und andere Bauteile, wie interne Speicher, zum Beispiel eine oder mehrere Ebenen einer Cache-Speicherhierarchie usw. Zusätzlich, wie oben angedeutet, ist Leistungsmanagement gemäß Ausführungsformen nicht auf das Leistungsmanagement innerhalb eines SoC beschränkt, sondern betrifft Leistungsmanagement innerhalb einer beliebigen Rechnerplattform einschließlich einer Anzahl von Schaltkreisblöcken.
  • Jeder des PMC 206 und des PMIC 204 kann einen oder mehrere IP- (Intellectual Property - geistiges Eigentum) oder Funktionsblöcke beinhalten. Jeder IP-Block kann Schaltkreise beinhalten, um diverse Funktionen auszuführen, wie eine Logikeinheit und einen Speicher-Core. Der Speicher-Core kann eine flüchtige Speicherzelle beinhalten, die ständig mit einer Leistungsversorgungsspannung versorgt wird, um gespeicherte Daten zu wahren. Bei einigen beispielhaften Ausführungsformen kann der Speicher-Core eine Static-Random-Access-Memory-Zelle (Static Random-Access Memory - SRAM) beinhalten. Bei anderen beispielhaften Ausführungsformen kann der Speicher-Core eine Dynamic-Random-Access-Memory-Zelle (Dynamic Random-Access Memory - DRAM) beinhalten. Jede LogikEinheit kann ferner einen peripheren Schaltkreis (nicht gezeigt) zum Steuern des Speicher-Core beinhalten.
  • 3 ist eine grafische Darstellung ähnlich 2, die grafische Darstellungen 300 von Steuersignallogikzuständen an dem STDBY-Pin und an einem vSTDBY-Pin gemäß einigen veranschaulichten Ausführungsformen zeigt. Ähnlich wie 1, zeigt 3 den Zeitbereich in der horizontalen Richtung mit den Leistungszuständen des SoC in den oberen Leistungszustandsbändern 301 gezeigt, mit den Steuersignallogikzustandslinien 302 der Steuersignale an dem STDBY-Pin, der Steuersignallogikzustandslinie 330 der Steuersignale an dem vSTDBY-Pin. Ähnlich wie 1, kann der Logikzustand Steuerpin STDBY oder vSTDBY zum Beispiel einen ON-Zustand oder einen OFF-Zustand beinhalten. Wie man in dem Beispiel 3 sieht, können Steuersignale, die von dem STDBY-Pin oder dem vSTDBY-Pin des SoC, wie auf den Steuersignallogikzustandszeile 302 und 330 sichtbar, zwischen einem OFF-Logikzustand (untere Abschnitte der Linie) und einem ON-Logikzustand (höherer Abschnitt der Linie) bewegen oder übergehen. Das Übergehen der Steuersignallogikzustände des STDBY-Pin und des vSTDBY-Pin entsprechen, wie gezeigt, einem Übergehen auf unterschiedliche Leistungszustände des SoC. Hier dient der zusätzliche vSTDBY-Pin im Vergleich zu dem Stand der Technik zum Vermitteln, ob der verringerte Leistungszustand einem Niedrigleistungszustand an Vmin oder einem Bewahrungsleistungszustand an Vretention entsprechen sollte, wie weiter unten erklärt. Auf diese Art ist im Vergleich zu dem Stand der Technik (zum Beispiel 1) keine I2C-Kommunikation mehr erforderlich, um diese Informationen zu übermitteln, und das SoC braucht sich nicht zu einem Betriebsleistungszustand zu bewegen, bevor es zwischen dem Niedrigleistungszustand und dem Bewahrungserhaltungsleistungszustand übergeht.
  • Unter weiterer Bezugnahme auf 3 entspricht ein OFF-Logikzustand des STDBY-Pin einem Betriebsleistungszustand des SoC oder S0, während ein OFF-Logikzustand des STDBY-Pin einem Betriebsleistungszustand des SoC an S0 entspricht, und ein ON-Logikzustand des STDBY-Pin einem verringerten Leistungszustand des SoC entspricht, einschließlich des Niedrigleistungszustands an Vmin und SOil an dem Bewahrungsleistungszustand an Vretention und S0i3. Wie man in 1 sieht, wird ein Übergang des Steuersignallogikzustands zwischen dem Betriebsleistungszustand S0, dem verringerten Leistungszustand in jedem Fall durch ein Steuersignal von dem STDBY-Pin bewirkt, der zwischen einem OFF-Zustand (S0) und einem ON-Zustand (SOil oder S0i3) übergeht. Jeder Logikzustand des STDBY-Pin-Steuersignals kann zu einer Steuervorrichtung, wie einem PMIC, über den STDBY-Pin übertragen werden. Zusätzlich wird ein Übergang des Steuersignallogikzustands zwischen dem Niedrigleistungszustand und dem Bewahrungsleistungszustand, wenn der STDBY-Pin bereits an S0 ist, in jedem Fall durch ein Steuersignal von dem vSTDBY-Pin bewirkt, der zwischen dem OFF-Zustand (S0 oder SOil) und dem ON-Zustand (S0i3) übergeht. Eine Kombination der Steuersignale von dem STDBY- oder dem vSTDBY-Pin kann folglich von dem PMIC verwendet werden, um zu bestimmen, ob das SoC in einen Niedrigleistungszustand oder in einen Bewahrungsleistungszustand versetzt werden muss.
  • Unter weiterer Bezugnahme auf 3 kann beispielhaft, während sowohl der STDBY-Pin als auch der vSTDBY-Pin beide in demselben OFF-Logikzustand sind, das SoC in einem S0-Leistungszustand sein. Wenn der STDBY-Pin ON ist und der vSTDBY-Pin OFF ist, kann das SoC in einem SOil-Leistungszustand sein, und wenn sowohl der STDBY-Pin als auch der vSTDBY-Pin in demselben logischen Zustand ON sind, kann das SoC in einem S0i3-Leistungszustand sein. Wie man in 3 sieht, kann der STDBY-Pin als eine Hülle für den vSTDBY-Pin dienen, was bedeutet, dass der vSTDBY-Pin eventuell lediglich fähig ist, in einem ON-Zustand zu sein, falls der STDBY-Pin bereits in einem ON-Zustand ist. Der vSTDBY-Pin müsste folglich in einem OFF-Zustand sein, bevor der STDBY-Pin auf einen OFF-Zustand schalten könnte.
  • Nach dem Empfangen von Steuersignalen von dem STDBY-Pin und dem vSTDBY-Pin, kann der PMIC dann: (1) den VNN-Spannungspin auf zwischen einen Betriebsleistungszustand und einen verringerten Leistungszustand als ein Resultat der Kombination von Signalen von dem STDBY-Pin und dem vSTDBY-Pin treiben; und (2) den VNNAON-Spannungspin auf einen Bewahrungsleistungszustand (S0i3) oder einen Niedrigleistungszustand (SOil) als ein Resultat der Kombination von Signalen von dem STDBY-Pin und dem vSTDBY-Pin treiben. Es kann ähnlich wie in 1 eine Verzögerungszeit zwischen einem Zeitpunkt, in dem der Steuerlogikzustand des STDBY-Pin und des vSTDBY-Pin übergehen, und einem Zeitpunkt, in dem der VNN- oder der VNNAON-Pin, wie von dem PMIC gesteuert, reagieren, bestehen. Die Verzögerungszeit kann durch die Zeit bewirkt werden, die erforderlich ist, damit das Steuersignal von dem STDBY-Pin und dem vSTDBY-Pin zu dem PMIC gelangt, für die Verarbeitungszeit innerhalb des PMIC, sowie für die Zeit, die erforderlich ist, damit der Spannungsübergang auf dem VNN oder dem VNNAON durch den PMIC erfolgt.
  • Vorteilhafterweise resultiert das Verwenden eines zweiten Steuerpin, wie des vSTDBY-Pin, der oben erwähnt ist, in signifikant verringerter Latenz für das Übergehen eines SoC, wie eines AOAC-SoC, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand, und spart ferner signifikant an Leistung, indem der Bedarf, sich für das Übergehen in einen Betriebsleistungszustand zu bewegen, vermieden wird, was auf diese Art die Leistungsfähigkeit des SoC verbessert, um sie mit der Leistungsfähigkeit eines SoC auf einer Rechenplattform, die separate KPI-Lösungen verwendet, vergleichbar zu machen.
  • 4 ist eine grafische Darstellung, die Logikzustände innerhalb eines SoC zeigt, um ihn zwischen einem Niedrigleistungszustand und einem Bewahrungserhaltungszustand zu bewegen, wie zum Beispiel von dem ersten SOil-Zustand der 3 auf den ersten S0i3-Zustand der 3, und weiter zu dem zweiten SOil-Zustand der 3, wobei 4 im Wesentlichen in eine Reihe von Leistungszustand zu Übergängen der 3 hineinzoomt. Insbesondere zeigt 4 Logikzustände für den STDBY-Pin, für den vSTDBY-Pin und für Verschaltungen zwischen dem PMC, wie dem PMC 206 der 2 und einem gegebenen Schaltkreisblock des SoC, wie des SoC 202 der 2. Der gegebene Schaltkreisblock oder „Bewahrungsschaltkreisblock“ könnte ein beliebiger Schaltkreisblock sein, der während eines Bewahrungsleistungszustands des SoC, in einem Bewahrungszustand wäre, wie zum Beispiel der Sensor-Hub 212 der 2. 4 zeigt auch einen Spannungszustand des VNNAON-Pin des SoC, wie des VNNAON 221 der 2. Ähnlich wie 1, zeigt 3 den Zeitbereich in der horizontalen Richtung mit den Leistungszuständen des SoC in den oberen Leistungszustandsbändern 401 gezeigt, mit den Steuersignallogikzuständen der Steuersignale 402 an dem STDBY-Pin, der Steuersignallogikzustände der Steuersignale an dem vSTDBY-Pin 430.
  • Unter weiterer Bezugnahme auf 4, ist die Linie 402, die den Steuersignallogikzustand für den STDBY-Pin zeigt, in einem ON-Zustand flach, da das SoC in einem verringerten Leistungszustand, der zwischen SOil und S0i3 übergeht, wäre. In dem Zeitpunkt, in dem der Bewahrungschaltkreisblock in einen Bewahrungsleistungszustand übergehen müsste, kann er ein Steuersignal vom Typ IP_VNNAON_ACTIVE _REQ 403 zu dem PMC senden, indem er den Steuersignallogikzustand der Kommunikation zwischen dem Bewahrungsschaltkreisblock und dem PMIC von einem ON-Zustand auf einen OFF-Zustand (während der Zeit 442) übergehen lässt, um anzufordern, dass der PMC den vSTDBY-Pin steuert, um ein Steuersignal zu dem PMIC zu senden, das den PMIC auffordert, den VNNAON-Pin auf einen Bewahrungsspannungswert umzuschalten. Nach einer Verzögerungszeit 440 geht der vSTDBY-Pin-Steuersignallogikzustand als ein Resultat von einem OFF-Zustand auf einen ON-Zustand (während der Zeit 444) über. In dem Zeitpunkt des Übergehens des vSTDBY-Steuersignallogikzustands, sendet der PMC ein PMC-Steuersignal vom Typ PMC_VNNAON_ACTIVE_ACK 405 (durch Übergehenlassen eines Logikzustands des PMC VNNAON ACTIVE von einem ON-Zustand auf einen OFF-Zustand während der Zeit 448) zu dem Bewahrungschaltkreisblock, um zu bestätigen, dass der vSTDBY-Steuersignallogikzustand auf einen ON-Zustand übergegangen ist. Nach einer Verzögerungszeit 450 über die Zeit hinaus, in der der vSTDBY-Pin-Steuersignallogikzustand auf einen ON-Zustand übergeht, geht der VNNAON-Spannungspin, wie er von dem PMIC gesteuert wird, während der Zeit 452, wie von Linie 407 gezeigt, in einen Bewahrungszustand über.
  • In dem Zeitpunkt, in dem der Bewahrungschaltkreisblock in einen Niedrigleistungszustand übergehen müsste, kann er ein Steuersignal vom Typ IP_VNNAON_ACTIVE_REQ zu dem PMC senden, indem er den Steuersignallogikzustand der Kommunikation zwischen dem Bewahrungsschaltkreisblock und dem PMIC von einem OFF-Zustand auf einen ON-Zustand (nachdem die Zeit 442 verstrichen ist) übergehen lässt, um anzufordern, dass der PMC den vSTDBY-Pin steuert, um ein Steuersignal zu dem PMIC zu senden, das den PMIC auffordert, den VNNAON-Pin von einem Bewahrungsspannungswert zu einem Energiespeicherwert, wie durch Zeile 407 sichtbar, umzuschalten. Nach einer Verzögerungszeit 446 geht der vSTDBY-Pin-Steuersignallogikzustand als ein Resultat von einem ON-Zustand auf einen OFF-Zustand (nach dem Verstreichen der Zeit 444) über.
  • In dem Zeitpunkt des Übergehens des vSTDBY-Steuersignallogikzustands zurück auf einen OFF-Zustand, befindet sich der VNNAON-Pin immer noch an einem Bewahrungsspannungspegel. Nach einer Verzögerungszeit schaltet der VNNAON-Spannungspin auf einen Vmin-Pegel, und in diesem Zeitpunkt geht das PMC_VNNAON_ACTIVE_ACK-Steuersignal von einem OFF-Zustand zurück auf einen ON-Zustand, nachdem die Zeit 448 verstrichen ist.
  • 5 ist ein Ablaufdiagramm eines ersten Verfahrens gemäß einigen veranschaulichenden Ausführungsformen. Bei Vorgang 502 beinhaltet das Verfahren das Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC (PMIC) von einem ersten und einem zweiten Steuerpin der Rechnerplattform. Bei Vorgang 504 beinhaltet das Verfahren, dass die Plattform veranlasst wird, basierend auf einer Kombination der Steuersignale zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  • 6 ist ein Ablaufdiagramm eines zweiten Verfahrens gemäß einigen veranschaulichenden Ausführungsformen. Vorgang 602 beinhaltet das Verarbeiten eines ersten Steuersignals und eines zweiten Steuersignals von einem jeweiligen ersten und einem zweiten Steuerpin einer Rechnerplattform. Vorgang 604 beinhaltet das Übergehen der Rechnerplattform, basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals, und das Verwenden mindestens eines Spannungspin auf der Plattform, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Gemäß einigen veranschaulichenden Ausführungsformen kann eine Rechnerplattform, wie das SoC 202 oder wie ein Computersystem 200 der 2 eine Vielzahl von Schaltkreisblöcken beinhalten, wie einen der Schaltkreisblöcke 204, 206, 209, 210 212, 214, 215, 217 des SoC 202. Die Rechnerplattform kann ferner mindestens einen Spannungspin beinhalten, wie den Spannungspin VNNAON 221 und den VNN 223 der 2, die mit der Vielzahl von Schaltkreisblöcken gekoppelt sind. Der Spannungspin muss von einem Leistungsmanagement-IC, wie dem PMIC 204 der 2, gesteuert werden und mindestens einen Teil der Plattform veranlassen, zwischen einem Betriebsspannungszustand, einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen. Die Rechnerplattform beinhaltet ferner einen ersten Steuerpin, wie den STDBY-Pin 220 der 2, und einen zweiten Steuerpin, wie den vSTDBY-Pin 222 der 2, wobei die Steuerpins konfiguriert sind, um jeweilige Steuersignale zu dem PMIC zu senden. Der PMIC muss den mindestens einen Spannungspin basierend auf einer Kombination der Steuersignale steuern, um mindestens einen Teil der Plattform zu veranlassen, zwischen dem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen zu dem Betriebsleistungszustand überzugehen.
  • Gemäß einigen veranschaulichenden Ausführungsformen beinhaltet ein Computergerät, wie der PMIC 204 der 2, oder wie ein Computersystem der 2, einen Speicher, der Anweisungen speichert, wie einen Speicher innerhalb des PMIC, und Verarbeitungsschaltkreise, die mit dem Speicher gekoppelt sind, wobei die Verarbeitungsschaltkreise konfiguriert sind, um die Anweisungen auszuführen, um ein erstes Steuersignal und ein zweites Steuersignal von jeweils dem ersten und dem zweiten Steuerpin einer Rechnerplattform zu verarbeiten. Der erste Steuerpin könnte zum Beispiel dem STDBY-Pin 220 der 2 entsprechen, und der zweite Steuerpin könnte zum Beispiel dem vSTDBY-Pin 222 der 2 entsprechen. Die Verarbeitungsschaltkreise müssen ferner die Rechnerplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform, wie des Spannungspin VNNAON 221 der 2, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand übergehen lassen, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Beispiele, wie hierin beschrieben, können Logik beinhalten oder können auf einer Anzahl von Bauteilen, Modulen oder Mechanismen arbeiten. Module sind konkrete Entitäten (zum Beispiel Hardware), die fähig sind, beim Betrieb spezifizierte Vorgänge auszuführen. Ein Modul beinhaltet Hardware. Bei einem Beispiel kann die Hardware spezifisch konfiguriert sein, um einen spezifischen Vorgang auszuführen (zum Beispiel verdrahtet). Bei einem anderen Beispiel kann die Hardware konfigurierbare Ausführungseinheiten (zum Beispiel Transistoren, Schaltkreise usw.) und ein computerlesbares Medium beinhalten, das Anweisungen enthält, wobei die Anweisungen die Ausführungseinheiten konfigurieren, um beim Betrieb einen spezifischen Vorgang auszuführen. Das Konfigurieren kann unter der Leitung der Ausführungseinheiten oder eines Lademechanismus erfolgen. Die Ausführungseinheiten sind folglich kommunikationsfähig mit dem computerlesbaren Medium gekoppelt, wenn die Vorrichtung in Betrieb ist. Bei diesem Beispiel können die Ausführungseinheiten ein Element von mehr als einem Modul sein. Beim Betrieb können die Ausführungseinheiten zum Beispiel von einem ersten Satz von Anweisungen konfiguriert sein, um ein erstes Modul an einem Zeitpunkt auszuführen, und von einem zweiten Satz von Anweisungen umkonfiguriert werden, um ein zweites Modul an einem zweiten Zeitpunkt auszuführen.
  • Unter erneuter Bezugnahme auf 2 kann eine Speichereinheit oder ein Speicher innerhalb jedes des PMC 206 und des PMIC 204, oder der Speicher 232 oder ein anderer Speicher oder eine Kombination von Speichern auf dem System 200 zum Beispiel ein maschinenlesbares Medium beinhalten, auf dem ein oder mehrere Sätze von Datenstrukturen oder Anweisungen (zum Beispiel Software) gespeichert sind, die eine oder mehrere der Techniken oder Funktionen, die hierin beschrieben sind, verkörpern oder von diesen eingesetzt werden. Die Anweisungen können sich auch vollständig oder mindestens teilweise innerhalb eines Hauptspeichers, innerhalb eines statischen Speichers oder innerhalb von Verarbeitungsschaltkreisen während der Ausführung dieser durch die Maschine befinden. Bei einem Beispiel können ein oder eine Kombination von Verarbeitungsschaltkreisen, eines Hauptspeichers, eines statischen Speichers oder einer anderen Speichervorrichtung maschinenlesbare Medien bilden.
  • Einige veranschaulichende Ausführungsformen können vollständig oder teilweise in Software und/oder Firmware umgesetzt werden. Diese Software und/oder Firmware kann dann die Form von Anweisungen annehmen, die in oder auf einem nichtflüchtigen computerlesbaren Speichermedium enthalten sind. Diese Anweisungen können dann von einem oder mehreren Prozessoren gelesen und ausgeführt werden, um das Ausführen der darin beschriebenen Vorgänge zu ermöglichen. Diese Anweisungen können dann von einem oder mehreren Prozessoren gelesen und ausgeführt werden, um das System 200 der 2 zu veranlassen, die Verfahren und/oder Vorgänge, die hierin beschrieben sind, auszuführen. Diese Anweisungen können jede geeignete Form aufweisen, wie, ohne darauf beschränkt zu sein, Quellencode, kompilierter Code, interpretierter Code, ausführbarer Code, statischer Code, dynamischer Code und dergleichen. Ein solches computerlesbares Medium kann jedes konkrete nichtflüchtige Medium zum Speichern von Informationen in einer Form, die von einem oder mehreren Computern lesbar ist, beinhalten, wie, ohne darauf beschränkt zu sein, Nurlesespeicher (ROM); Direktzugriffsspeicher (RAM); Magnetplattenspeichermedien; optische Speichermedien, einen Flash-Speicher usw.
  • Funktionen, Vorgänge, Bauteile und/oder Merkmale, die hierin unter Bezugnahme auf eine oder mehrere Ausführungsformen beschrieben sind, können mit einer oder mehreren anderen Funktionen, Vorgängen, Bauteilen und/oder Merkmalen, die hierin unter Bezugnahme auf eine oder mehrere Ausführungsformen beschrieben sind, kombiniert werden oder in Kombination mit Ihnen eingesetzt werden oder umgekehrt.
  • Beispiele:
  • Die folgenden Beispiele betreffen weitere Ausführungsformen.
  • Beispiel 1 beinhaltet eine Rechnerplattform, die Folgendes beinhaltet: eine Vielzahl von Schaltkreisblöcken; mindestens einen Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von einem Leistungsmanagement-IC gesteuert werden soll, um mindestens einen Teil der Plattform zu veranlassen, zwischen einem Betriebsleistungszustand, einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen; und einen ersten Steuerpin und einen zweiten Steuerpin, die konfiguriert sind, um jeweilige Steuersignale zu dem PMIC zu senden, wobei der PMIC den mindestens einen Steuerpin basierend auf einer Kombination der Steuersignale steuern soll, um mindestens einen Teil der Plattform zu veranlassen, zwischen dem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen auf den Betriebsleistungszustand überzugehen.
  • Beispiel 2 beinhaltet den Gegenstand des Beispiels 1, und wobei optional: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll, und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 3 beinhaltet den Gegenstand des Beispiels 2, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 4 beinhaltet den Gegenstand des Beispiels 3, und wobei optional ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  • Beispiel 5 beinhaltet den Gegenstand des Beispiels 1, und wobei optional der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  • Beispiel 6 beinhaltet den Gegenstand des Beispiels 1 und beinhaltet ferner Power Management Circuitry (PMC), die mit dem zweiten Steuerpin gekoppelt sind, wobei der PMC konfiguriert ist, um ein PMC-Steuersignal zu dem zweiten Steuerpin zu senden, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  • Beispiel 7 beinhaltet den Gegenstand des Beispiels 1 und wobei der Spannungspin optional einen VNNAON-Pin beinhaltet, wobei der VNNAON-Pin konfiguriert ist, um mit einer Spannungsschiene des PMIC gekoppelt zu sein.
  • Beispiel 8 beinhaltet den Gegenstand des Beispiels 1, und wobei die Rechnerplattform optional ein System-on-a-Chip ist.
  • Beispiel 9 beinhaltet den Gegenstand eines der Beispiele 1 bis 8, und beinhaltet optional den PMIC, wobei der mindestens eine Spannungspin, der erste Steuerpin und der zweite Steuerpin mit dem PMIC gekoppelt sind.
  • Beispiel 10 beinhaltet den Gegenstand des Beispiels 9, und beinhaltet optional ferner drahtlose Verbindungsschaltkreise.
  • Beispiel 11 beinhaltet ein Verfahren, das von einer Rechnerplattform, die eine Vielzahl von Schaltkreisblöcken beinhaltet, auszuführen ist, wobei das Verfahren Folgendes beinhaltet: Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC von einem ersten Steuerpin und einem zweiten Steuerpin der Rechnerplattform; und Veranlassen der Plattform, basierend auf einer Kombination der Steuersignale, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich unter Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  • Beispiel 12 beinhaltet den Gegenstand des Beispiels 11, und wobei optional: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll, und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 13 beinhaltet den Gegenstand des Beispiels 12, und wobei optional ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll.
  • Beispiel 14 beinhaltet den Gegenstand des Beispiels 13, und wobei optional ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 15 beinhaltet den Gegenstand des Beispiels 14, und wobei optional ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  • Beispiel 16 beinhaltet den Gegenstand des Beispiels 11, und wobei optional der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  • Beispiel 17 beinhaltet den Gegenstand des Beispiels 11, und beinhaltet ferner das Senden eines Leistungsmanagement-Schaltkreise-Steuersignals zu dem zweiten Steuerpin, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  • Beispiel 18 beinhaltet ein Produkt, das ein oder mehrere konkrete computerlesbare nichtflüchtige Speichermedien umfasst, die computerausführbare Anweisungen umfassen, die betreibbar sind, um, wenn sie von mindestens einem Computerprozessor ausgeführt werden, den mindestens einen Computerprozessor zu veranlassen, Vorgänge an einer Rechnerplattform, die eine Vielzahl von Schaltkreisblöcken umfasst, umzusetzen, wobei die Vorgänge Folgendes umfassen: Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC (PMIC) von einem ersten Steuerpin und einem zweiten Steuerpin der Rechnerplattform; und Veranlassen der Plattform, basierend auf einer Kombination der Steuersignale, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich unter Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  • Beispiel 19 beinhaltet den Gegenstand des Beispiels 18, und wobei jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll, und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 20 beinhaltet den Gegenstand des Beispiels 19, und wobei optional ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll.
  • Beispiel 21 beinhaltet den Gegenstand des Beispiels 20, und wobei optional ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben sollen.
  • Beispiel 22 beinhaltet den Gegenstand des Beispiels 21, und wobei optional ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  • Beispiel 23 beinhaltet den Gegenstand des Beispiels 18, und wobei optional der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  • Beispiel 24 beinhaltet den Gegenstand des Beispiels 18, und die Vorgänge beinhalten optional ferner das Senden eines Leistungsmanagement-Schaltkreisesteuersignals zu dem zweiten Steuerpin, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  • Beispiel 25 beinhaltet eine Rechnerplattform, die eine Vielzahl von Schaltkreisblöcken beinhaltet, und die ferner Folgendes beinhaltet: Mittel zum Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC (PMIC) von einem ersten Steuerpin und einem zweiten Steuerpin der Rechnerplattform; und Mittel zum Veranlassen der Plattform, basierend auf einer Kombination der Steuersignale, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich unter Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  • Beispiel 26 beinhaltet den Gegenstand des Beispiels 25, und wobei optional: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll, und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 27 beinhaltet den Gegenstand des Beispiels 26, und wobei optional ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll.
  • Beispiel 28 beinhaltet den Gegenstand des Beispiels 27, und wobei optional ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 29 beinhaltet den Gegenstand des Beispiels 28, und wobei optional ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  • Beispiel 30 beinhaltet den Gegenstand des Beispiels 25, und wobei optional der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  • Beispiel 31 beinhaltet den Gegenstand des Beispiels 25, und beinhaltet ferner optional Mittel zum Senden eines Leistungsmanagement-Schaltkreisesteuersignals zu dem zweiten Steuerpin, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  • Beispiel 32 beinhaltet ein Computergerät, das einen Speicher beinhaltet, der Anweisungen speichert, und Verarbeitungsschaltkreise, die mit dem Speicher gekoppelt sind, wobei die Verarbeitungsschaltkreise konfiguriert sind, um die Anweisungen auszuführen, um: ein erstes Steuersignal und ein zweites Steuersignal aus einem jeweiligen ersten und einem zweiten Steuerpin einer Rechnerplattform zu verarbeiten; und die Rechnerplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand übergehen zu lassen, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Beispiel 33 beinhaltet den Gegenstand des Beispiels 32, und wobei optional: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll, und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 34 beinhaltet den Gegenstand des Beispiels 33, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 35 beinhaltet den Gegenstand des Beispiels 32, und wobei optional die Verarbeitungsschaltkreise ferner die Rechnerplattform zwischen dem Betriebsleistungszustand, dem Niedrigleistungszustand und dem Bewahrungsleistungszustand durch Steuern einer Leistungsversorgung auf mindestens einem Spannungspin der Rechnerplattform übergehen lassen.
  • Beispiel 36 beinhaltet den Gegenstand des Beispiels 32, und wobei der mindestens eine Spannungspin optional einen VNNAON-Pin beinhaltet, und wobei die Verarbeitungsschaltkreise mit dem VNNAON-Pin zu koppeln sind.
  • Beispiel 37 beinhaltet den Gegenstand des Beispiels 32, und wobei die Rechnerplattform optional einen Leistungsmanagement-IC (PMIC) beinhaltet.
  • Beispiel 38 beinhaltet den Gegenstand des Beispiels 37, und wobei es ferner ein System-on-a-Chip (SoC) beinhaltet, wobei der mindestens eine Spannungspin, der erste Steuerpin und der zweite Steuerpin mit dem PMIC gekoppelt sind.
  • Beispiel 39 beinhaltet den Gegenstand eines der Beispiele 32 bis 38, und beinhaltet optional ferner drahtlose Verbindungsschaltkreise.
  • Beispiel 40 beinhaltet ein Verfahren, das an einem Computergerät auszuführen ist, wobei das Verfahren Folgendes umfasst: Verarbeiten eines ersten Steuersignals und eines zweiten Steuersignals aus einem jeweiligen ersten und einem zweiten Steuerpin einer Rechnerplattform; und Übergehenlassen der Rechnerplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Beispiel 41 beinhaltet den Gegenstand des Beispiels 40, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und der ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und dieselbe Logik wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 42 beinhaltet den Gegenstand des Beispiels 41, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben sollen.
  • Beispiel 43 beinhaltet den Gegenstand des Beispiels 40, und wobei die Vorgänge optional ferner das Übergehen der Rechnerplattform zwischen dem Betriebsleistungszustand, dem Niedrigleistungszustand und dem Bewahrungsleistungszustand durch Steuern einer Leistungsversorgung auf mindestens einem Spannungspin der Rechnerplattform umfassen.
  • Beispiel 44 beinhaltet den Gegenstand des Beispiels 40, und wobei der mindestens eine Spannungspin optional einen VNNAON-Pin beinhaltet, und wobei die Verarbeitungsschaltkreise mit dem VNNAON-Pin zu koppeln sind.
  • Beispiel 45 beinhaltet den Gegenstand des Beispiels 40, und wobei die Rechnerplattform optional einen Leistungsmanagement-IC (PMIC) beinhaltet, und die Rechnerplattform ein System-on-a-Chip (SoC) beinhaltet.
  • Beispiel 46 beinhaltet den Gegenstand des Beispiels 41, und wobei optional der mindestens eine Spannungs-Pin, der erste Steuerpin und der zweite Steuerpin Teil des SoC sind und mit dem PMIC zu koppeln sind.
  • Beispiel 47 beinhaltet ein Produkt, das ein oder mehrere konkrete computerlesbare nichtflüchtige Speichermedien umfasst, die computerausführbare Anweisungen umfassen, die betreibbar sind, um, wenn sie von mindestens einem Verarbeitungsschaltkreis ausgeführt werden, den mindestens einen Verarbeitungsschaltkreis zu veranlassen, Vorgänge an einer Rechnerplattform umzusetzen, wobei die Vorgänge Folgendes umfassen: Verarbeiten eines ersten Steuersignals und eines zweiten Steuersignals aus einem jeweiligen ersten und einem zweiten Steuerpin einer Rechnerplattform; und Übergehenlassen der Rechnerplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform, zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Beispiel 48 beinhaltet den Gegenstand des Beispiels 47, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und der ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und dieselbe Logik wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  • Beispiel 49 beinhaltet den Gegenstand des Beispiels 48, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 50 beinhaltet den Gegenstand des Beispiels 47, und wobei die Vorgänge optional ferner das Übergehen der Rechnerplattform zwischen dem Betriebsleistungszustand, dem Niedrigleistungszustand und dem Bewahrungsleistungszustand durch Steuern einer Leistungsversorgung auf mindestens einem Spannungspin der Rechnerplattform umfassen.
  • Beispiel 51 beinhaltet den Gegenstand des Beispiels 47, und wobei der mindestens eine Spannungspin optional einen VNNAON-Pin beinhaltet, und wobei die Verarbeitungsschaltkreise mit dem VNNAON-Pin zu koppeln sind.
  • Beispiel 52 beinhaltet den Gegenstand des Beispiels 47, und wobei optional das Computergerät einen Leistungsmanagement-IC (PMIC) beinhaltet, und die Rechnerplattform ein System-on-a-Chip (SoC) beinhaltet.
  • Beispiel 53 beinhaltet den Gegenstand des Beispiels 48, und wobei optional der mindestens eine Spannungs-Pin, der erste Steuerpin und der zweite Steuerpin Teil des SoC sind und mit dem PMIC zu koppeln sind.
  • Beispiel 54 beinhaltet ein Computergerät, das Folgendes beinhaltet: Mittel zum Verarbeiten eines ersten Steuersignals und eines zweiten Steuersignals aus einem jeweiligen ersten und einem zweiten Steuerpin einer Rechnerplattform; und Mittel zum Übergehenlassen der Rechnerplattform basierend auf einer Kombination des ersten Steuersignals und des zweiten Steuersignals und unter Verwenden mindestens eines Spannungspin auf der Plattform zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand, ohne dazwischen auf einen Betriebsleistungszustand überzugehen.
  • Beispiel 55 beinhaltet den Gegenstand des Beispiels 54, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 56 beinhaltet den Gegenstand des Beispiels 55, und wobei optional: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  • Beispiel 57 beinhaltet den Gegenstand des Beispiels 54, das optional ferner Mittel zum Übergehenlassen der Rechnerplattform zwischen dem Betriebsleistungszustand, dem Niedrigleistungszustand und dem Bewahrungsleistungszustand durch Steuern einer Leistungsversorgung auf mindestens einem Spannungspin der Rechnerplattform beinhaltet.
  • Obwohl bestimmte Merkmale hierin veranschaulicht und beschrieben wurden, kann der Fachmann viele Änderungen, Ersetzungen, Abänderungen und Äquivalente erdenken. Man muss daher verstehen, dass die anliegenden Ansprüche bezwecken, alle solchen Änderungen und Abänderungen, wie sie in den wahren Geist der Offenbarung fallen, decken sollen.

Claims (25)

  1. Rechnerplattform, die Folgendes beinhaltet: eine Vielzahl von Schaltkreisblöcken; mindestens einen Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von einem Leistungsmanagement-IC (PMIC) gesteuert werden soll, um mindestens einen Teil der Plattform zu veranlassen, zwischen einem Betriebsleistungszustand, einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen; und einen ersten Steuerpin und einen zweiten Steuerpin, die konfiguriert sind, um jeweilige Steuersignale zu dem PMIC zu senden, wobei der PMIC den mindestens einen Steuerpin basierend auf einer Kombination der Steuersignale steuern soll, um mindestens einen Teil der Plattform zu veranlassen, zwischen dem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen auf den Betriebsleistungszustand überzugehen.
  2. Rechnerplattform nach Anspruch 1, wobei: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll; und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  3. Rechnerplattform nach Anspruch 2, wobei: ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben sollen; und ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  4. Rechnerplattform nach Anspruch 3, wobei ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  5. Rechnerplattform nach Anspruch 1, wobei der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  6. Rechnerplattform nach Anspruch 1, die ferner Leistungsmanagement-Schaltkreise (PMC) beinhaltet, die mit dem zweiten Steuerpin gekoppelt sind, wobei der PMC konfiguriert ist, um ein PMC-Steuersignal zu dem zweiten Steuerpin zu senden, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  7. Rechnerplattform nach Anspruch 1, wobei der Spannungspin einen VNNAON-Pin beinhaltet, wobei der VNNAON-Pin konfiguriert ist, um mit einer Spannungsschiene des PMIC gekoppelt zu sein.
  8. Rechnerplattform nach Anspruch 1, wobei die Rechnerplattform ein System-on-a-Chip ist.
  9. Rechnerplattform nach einem der Ansprüche 1 bis 8, die ferner den PMIC beinhaltet, wobei der mindestens eine Spannungspin, der erste Steuerpin und der zweite Steuerpin mit dem PMIC gekoppelt sind.
  10. Rechnerplattform nach Anspruch 9, die ferner drahtlose Verbindungsschaltkreise beinhaltet.
  11. Verfahren, das an einer Rechnerplattform auszuführen ist, die eine Vielzahl von Schaltkreisblöcken beinhaltet, wobei das Verfahren Folgendes beinhaltet: Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC (PMIC) von einem ersten Steuerpin und einem zweiten Steuerpin der Rechnerplattform; und Veranlassen der Plattform, basierend auf einer Kombination der Steuersignale zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  12. Verfahren nach Anspruch 11, wobei: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll; und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  13. Verfahren nach Anspruch 12, wobei ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll.
  14. Verfahren nach Anspruch 13, wobei ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben soll.
  15. Verfahren nach Anspruch 14, wobei ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  16. Verfahren nach Anspruch 11, wobei der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  17. Verfahren nach Anspruch 11, das ferner das Senden eines Leistungsmanagement-Schaltkreisesteuersignals zu dem zweiten Steuerpin beinhaltet, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  18. Rechenplattform, die eine Vielzahl von Schaltkreisblöcken beinhaltet, und die ferner Folgendes beinhaltet: Mittel zum Senden jeweiliger Steuersignale zu einem Leistungsmanagement-IC (PMIC) von einem ersten Steuerpin und einem zweiten Steuerpin der Rechnerplattform; und Mittel zum Veranlassen der Plattform, basierend auf einer Kombination der Steuersignale zwischen einem Niedrigleistungszustand und einem Bewahrungsleistungszustand überzugehen, ohne dazwischen in einen Betriebsleistungszustand überzugehen, was mindestens einen Teil der Plattform veranlasst überzugehen, einschließlich Verwenden mindestens eines Spannungspin, der mit der Vielzahl von Schaltkreisblöcken gekoppelt ist und von dem PMIC gesteuert wird.
  19. Rechnerplattform nach Anspruch 18, wobei: jedes der jeweiligen Steuersignale für einen entsprechenden des ersten Steuerpin und des zweiten Steuerpin einen ON-Logikzustand oder einen OFF-Logikzustand angeben soll; und derselbe Logikzustand wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin einen des Betriebsleistungszustands oder des Bewahrungsleistungszustands angeben soll, und wobei unterschiedliche Logikzustände, wie zwischen dem ersten Steuerpin und dem zweiten Steuerpin, den Bewahrungsleistungszustand angeben sollen.
  20. Rechenplattform nach Anspruch 19, wobei ein OFF-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Betriebsleistungszustand angeben soll, und ein ON-Logikzustand sowohl für den ersten Steuerpin als auch für den zweiten Steuerpin den Bewahrungsleistungszustand angeben soll.
  21. Rechenplattform nach Anspruch 20, wobei ein ON-Logikzustand für den ersten Steuerpin und ein OFF-Logikzustand für den zweiten Steuerpin den Niedrigleistungszustand angeben sollen.
  22. Rechnerplattform nach Anspruch 21, wobei ein ON-Logikzustand für den ersten Steuerpin als eine Hülle für einen ON-Logikzustand des zweiten Steuerpin dient.
  23. Rechnerplattform nach Anspruch 18, wobei der erste Steuerpin ein STDBY-Pin ist, und der zweite Steuerpin ein vSTDBY-Pin ist.
  24. Rechnerplattform nach Anspruch 18, die ferner das Senden eines Leistungsmanagement-Schaltkreisesteuersignals zu dem zweiten Steuerpin beinhaltet, um anzufordern, dass der zweite Steuerpin seinen Logikzustand ändert.
  25. Maschinenlesbares Medium, das Code beinhaltet, der, wenn er ausgeführt wird, eine Maschine veranlassen soll, das Verfahren nach einem der Ansprüche 11 bis 17 auszuführen.
DE112018003997.8T 2017-09-30 2018-09-28 Mechanismus zum eintreten in oder austreten aus bewahrungspegelspannung, während ein system-on-a-chip in einem niederleistungsmodus ist Pending DE112018003997T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/721,772 US10754413B2 (en) 2017-09-30 2017-09-30 Mechanism to enter or exit retention level voltage while a system-on-a-chip is in low power mode
US15/721,772 2017-09-30
PCT/US2018/053649 WO2019068050A1 (en) 2017-09-30 2018-09-28 RETENTION LEVEL VOLTAGE INPUT OR OUTPUT MECHANISM WHILE ON-CHIP SYSTEM IS IN LOW ENERGY CONSUMPTION MODE

Publications (1)

Publication Number Publication Date
DE112018003997T5 true DE112018003997T5 (de) 2020-04-23

Family

ID=65896066

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018003997.8T Pending DE112018003997T5 (de) 2017-09-30 2018-09-28 Mechanismus zum eintreten in oder austreten aus bewahrungspegelspannung, während ein system-on-a-chip in einem niederleistungsmodus ist

Country Status (4)

Country Link
US (1) US10754413B2 (de)
CN (1) CN111065986A (de)
DE (1) DE112018003997T5 (de)
WO (1) WO2019068050A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111427719B (zh) * 2020-02-17 2023-06-13 瑞芯微电子股份有限公司 一种提升soc系统可靠性和异常重启性能的方法和装置
TWI766329B (zh) 2020-08-04 2022-06-01 新唐科技股份有限公司 資料接收電路及其資料接收方法
KR102408829B1 (ko) * 2021-11-09 2022-06-14 삼성전자주식회사 리텐션 강화를 위한 스토리지 장치의 구동 방법 및 이를 수행하는 스토리지 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510525B1 (en) * 1999-04-26 2003-01-21 Mediaq, Inc. Method and apparatus to power up an integrated device from a low power state
GB2472050B (en) * 2009-07-22 2013-06-19 Wolfson Microelectronics Plc Power management apparatus and methods
US9117508B2 (en) 2012-01-19 2015-08-25 Rambus Inc. Integrated circuit with adaptive power state management
US8624627B1 (en) 2012-06-29 2014-01-07 Freescale Semiconductor, Inc. Method and device for low power control
US9042826B2 (en) 2012-10-25 2015-05-26 Samsung Electronics Co., Ltd. Apparatus and method for power state transition via near field communication
DE102015223785B4 (de) 2015-11-30 2017-10-26 Dialog Semiconductor (Uk) Limited System und Verfahren für ein Energiemanagement
US10539997B2 (en) * 2016-09-02 2020-01-21 Qualcomm Incorporated Ultra-low-power design memory power reduction scheme
US11054878B2 (en) * 2017-08-29 2021-07-06 Texas Instruments Incorporated Synchronous power state control scheme for multi-chip integrated power management solution in embedded systems

Also Published As

Publication number Publication date
WO2019068050A1 (en) 2019-04-04
US10754413B2 (en) 2020-08-25
CN111065986A (zh) 2020-04-24
US20190101972A1 (en) 2019-04-04

Similar Documents

Publication Publication Date Title
DE102009015495B4 (de) Energieverwaltung bei einer Plattform basierend auf der Lenkung über die Wartezeit
DE102013224175B4 (de) Niedrig-Leistungs-Zustände für ein Computer-System mit integriertem Basis-Band
DE112016004133T5 (de) Anzeigegerät mit mehreren Ausrichtungen
DE112007001987B4 (de) Überführen einer Rechenplattform in einen Systemzustand niedriger Leistung
DE112012000749B4 (de) Techniken zum Verwalten des Stromverbrauchszustands eines Prozessors
DE60128396T9 (de) Computer-peripheriegerät, das betreibbar bleibt, wenn die operationen des zentralprozessors suspendiert werden
DE112006003575T5 (de) Verfahren und Vorrichtung für einen Nullspannungs-Prozessorschlafzustand
DE102014003704B4 (de) Plattform-agnostisches Powermanagement
DE112015002522B4 (de) System-on-a-chip mit always-on-prozessor, der das SOC rekonfiguriert und Nur-Speicher-Kommunikationsmodus unterstützt
DE112007003113B4 (de) Reduzieren von Leerlauf-Verlustleistung in einem integrierten Schaltkreis
DE102013110340A1 (de) Ein-Chip-System mit der Fähigkeit zum Steuern einer Leistungsversorgung gemäß einer Datentransaktion und Verfahren zum Betreiben desselben
DE112018003997T5 (de) Mechanismus zum eintreten in oder austreten aus bewahrungspegelspannung, während ein system-on-a-chip in einem niederleistungsmodus ist
DE112006002835T5 (de) Verfahren und System zum Optimieren der Latenz bei dynamischer Speichereinteilung
DE112005001801T5 (de) Verfahren und Vorrichtung zum dynamischen DLL-Herunterfahren und Speicher-Selbstauffrischen
DE112005003279T5 (de) Energieverwaltungs-Punkt-zu-Punkt Wechselstrom-gekoppeltes Peripheriegerät
DE112019000662T5 (de) System, Vorrichtung und Verfahren für ein Handschlag-Protokoll für Niedrigleistungszustandsübergänge
DE112013006241T5 (de) Techniken für Plattform-Arbeitszyklus-Wechsel
DE112019001001T5 (de) System, vorrichtung und verfahren für eine datengestützte niedrigenergiezustandssteuerung auf der grundlage von leistungsüberwachungsinformationen
DE102009058274A1 (de) Hybridgrafikanzeige-Power-Management
DE102011016051A1 (de) Techniken zum Verwalten von Energieverwendung
DE102010053298A1 (de) Synchronisierte Medienverarbeitung
DE102018129330A1 (de) System, Vorrichtung und Verfahren zur prozessorexternen Überschreibung der Hardwareleistungszustandssteuerung eines Prozessors
DE112013005370T5 (de) Interconnect zur unidirektionalen Kommunikation von Informationen
DE102020134491A1 (de) System, Vorrichtung und Verfahren zum dynamischen Justieren von Plattformenergie und -leistung basierend auf Aufgabeneigenschaften
DE112017003080T5 (de) Prozessor mit gleichzeitigem kern und gewebeausgang aus einem zustand mit geringer energie