DE112011103193T5 - Bereitstellung einer Pro-Kern-Spannungs-und Frequenzsteuerung - Google Patents

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Abstract

In einer Ausführungsform umfasst die vorliegende Erfindung einen Prozessor mit einer Mehrzahl von Kernen und einer Steuerungslogik, um eine Versorgung einer Spannung/Frequenz zu einem ersten Kern der Mehrzahl von Kernen unabhängig von einer Versorgung einer Spannung/Frequenz zu zumindest einem zweiten Kern der Mehrzahl von Kernen zu steuern. Bei einigen Ausführungsformen können die Spannungen von einem oder mehreren internen Spannungsreglern des Prozessors geliefert werden. Andere Ausführungsformen werden beschrieben und beansprucht.

Description

  • Hintergrund
  • Gesichtspunkte der Leistungsverwaltung und thermischen Verwaltung werden in allen Segmenten Computer-basierter Systeme berücksichtigt. Während auf dem Gebiet der Server die Stromkosten den Bedarf an Systemen mit niedriger Leistung vorantreiben, sind es bei mobilen Systemen die beschränkte Batterielebensdauer und thermische Beschränkungen, die diese Aspekte relevant machen. Die Optimierung eines Systems für eine maximale Leistungsfähigkeit bei minimalem Stromverbrauch wird gewöhnlich unter Verwendung des Betriebssystems (OS) oder von Systemsoftware zur Steuerung von Hardwareelementen durchgeführt. Von den meisten modernen OS wird der Advanced Configuration and Power Interface (ACPI) Standard, z. B. Rev. 3.0b, der am 10. Oktober 2006 veröffentlicht wurde, zur Optimierung des Systems in diesen Bereichen verwendet. Eine ACPI-Implementierung lässt es zu, dass sich ein Prozessorkern in verschiedenen Energiesparzuständen befindet (die auch Niedrigleistungs- oder Leerlaufzustände genannt werden), die im Allgemeinen als sogenannte C1–Cn-Zustände bezeichnet werden. Ähnliche C-Zustände für Packages existieren zur Energieeinsparung auf der Package-Ebene, sind jedoch nicht für das OS sichtbar.
  • Wenn ein Kern aktiv ist, läuft er in einem sogenannten C0-Zustand und wenn der Kern sich im Leerlauf befindet, muss er in einen Kernzustand niedriger Leistung, einen sogenannten Kern-Nicht-Null-C-Zustand gebracht werden. Der Kern-C1-Zustand repräsentiert den Zustand niedriger Leistung, der die geringsten Leistungseinsparungen aufweist, in den jedoch fast unmittelbar eingetreten und daraus ausgetreten werden kann, während ein erweiterter tiefer Niedrigleistungszustand (z. B. C3) einen Leistungszustand repräsentiert, in dem der statische Stromverbrauch vernachlässigbar ist, wobei jedoch die Zeit, um in diesen Zustand einzutreten/aus diesem auszutreten und auf eine Aktivität zu reagieren (d. h. zurück zu C0) länger ist.
  • Zusätzlich zu den Energiesparzuständen sind in ACPI auch Leistungszustände oder sogenannte P-Zustände vorgesehen. Diese Leistungszustände können eine Steuerung von Effizienz-Leistungs-Ebenen zulassen, während sich ein Kern in einem aktiven Zustand befindet (C0). Im Allgemeinen können mehrere P-Zustände zur Verfügung stehen, von P0–PN. Im Allgemeinen muss der ACPI P-Zustand-Steuerungsalgorithmus den Stromverbrauch ohne Beeinflussung der Leistungsfähigkeit optimieren. Der P0 entsprechende Zustand kann den Kern bei einer Kombination aus maximaler Spannung und Frequenz für den Kern betreiben, während jeder P-Zustand, z. B. P1–PN den Kern mit anderen Kombinationen von Spannung und/oder Frequenz betreibt. Auf diese Weise kann basierend auf dem Gebrauch des Computers eine Ausgewogenheit zwischen Leistungsfähigkeit und Leistungsverbrauch auftreten, wenn der Prozessor aktiv ist. Während verschiedene P-Zustände während eines aktiven Modus verwendet werden können, besteht jedoch keine Fähigkeit für unabhängige P-Zustände für verschiedene Kerne eines Multi-Kernprozessors, die bei verschiedenen Spannungen und Frequenzen arbeiten, und dementsprechend können optimale Leistungseinsparungen nicht erreicht werden, während ein gewünschtes Leistungsniveau erzielt wird, da im besten Falle alle aktiven Kerne in der Lage sein können, bei verschiedenen Frequenzen zu arbeiten, wobei sie sich jedoch alle dieselbe Spannung teilen müssen.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 2 ist ein Ablaufdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 3 ist ein Ablaufdiagramm eines Verfahrens gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
  • 4 ist ein Blockdiagramm eines Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 ist ein Blockdiagramm eines Prozessorkerns gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 6 ist ein Blockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • In verschiedenen Ausführungsformen kann ein Prozessor mit einer Multi-Kernarchitektur eine Pro-Kern-Steuerung von Leistungs-Effizienz-(P)-Zuständen, z. B. gemäß einer ACPI-Spezifizierung bereitstellen. Auf diese Weise kann eine bessere Steuerung des Leistungsverbrauchs und der Effizienz realisiert werden. Beispielsweise können in einem Multi-Kernprozessor lediglich einige wenige Kerne aktiviert werden, so dass sie bei einer höheren Kernfrequenz in einer thermisch abhängigen Umgebung laufen, was die Ausführung einer gewünschten Arbeitsbelastung ermöglicht, während der Leistungsverbrauch und somit die Temperatur reduziert sind.
  • Somit kann bei verschiedenen Ausführungsformen jeder der mehreren Kerne in einem Prozessor so gesteuert werden, dass er bei einer anderen Spannung und/oder Frequenz arbeitet. Auf diese Weise können asymmetrische Arbeitsbelastungen auf mehreren Kernen ausgeführt werden, um eine deterministische Leistungsfähigkeit zu gewährleisten. Während der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist, kann bei einigen Ausführungsformen die unabhängige Spannungs-/Frequenz-Steuerung unter Verwendung einer Implementierung eines vollintegrierten Spannungsregulators (FIVR) realisiert werden, bei der jeder Kern in einem Prozessor einen eigenen Spannungsregler aufweist. Das bedeutet, dass ein einzelner Halbleiterchip, der mehrere Kerne aufweist, darüber hinaus mehrere unabhängige Spannungsregler aufweisen kann, von welchen jeder mit einem bestimmten Kern assoziiert ist. Darüber hinaus können eine oder mehrere zusätzliche Spannungsregler zur Verwendung bei anderen Komponenten in einem Prozessor, wie beispielsweise einer Uncore-Logik, einer Speicher-Controllerlogik, einer Leistungssteuerungseinheit usw. bereitgestellt werden. Selbstverständlich kann bei einigen Ausführungsformen ein einzelner Spannungsregler mit einem oder mehreren Kernen und/oder anderen Komponenten eines Prozessors assoziiert sein. Bei einer Ausführungsform kann ein zweckbestimmter Spannungsregler für eine Uncore-Schaltung eines Prozessors bereitgestellt werden, die es dem Uncore ermöglicht, bei einer anderen Spannung und Frequenz zu laufen. Für eine berechnungszentrische Arbeitsbelastung kann der Uncore bei einer niedrigeren Spannung und Frequenz laufen, was zu einem Anwenden von Leistungseinsparungen in Richtung höherer Kernfrequenzen auf einer Sockelebene führt. Für Speicher- und IO-intensive Arbeitsbelastungen kann der Uncore bei einer höheren Spannung und Frequenz laufen, während die Kerne bei niedrigeren Spannungen/Frequenzen laufen können, wodurch die höhere Leistung im Uncore kompensiert wird.
  • Bei einigen Ausführungsformen können ACPI-Tabellen erweitert werden, so dass sie Informationen bezüglich dieser individuellen integrierten Spannungsregler umfassen, um eine pro Kern P-Zustandssteuerung zu ermöglichen. Beispielsweise kann ein 4-Bit-Feld verwendet werden, um P-Zustandsinformationen weiterzugeben und um es abzubilden, um eine Spannungslogik für jeden Regler zu steuern. Somit kann jeder Kern unter Verwendung von Ausführungsformen der vorliegenden Erfindung so gesteuert werden, dass er bei einer anderen Frequenz und/oder Spannung für eine asymmetrische Arbeitsbelastung arbeitet. Als ein Beispiel kann einer oder können einige von mehreren Kernen so gesteuert werden, dass sie bei höheren Frequenzen und/oder Spannungen arbeiten, während die verbleibenden Kerne so gesteuert werden, dass sie bei Kombinationen niedrigerer Spannung/Frequenz arbeiten, so dass sie innerhalb einer gegebenen Hüllkurve einer Thermal-Design-Power (TDP) bleiben. Auf diese Weise kann eine deterministische und optimale Leistungsfähigkeitsauswahl für gegebene Arbeitsbelastungen realisiert werden.
  • Beispielsweise können Kerne, die ein höheres Leistungsniveau anstreben, um Daten auf eine erste Weise zu bearbeiten, bei einer höheren Spannung/Frequenz arbeiten (derartige Kerne können Aufgaben, wie beispielsweise eine Datenverarbeitungsverwendung, wie beispielsweise Datenduplizierungsdienste, Datenanalytik, Paritätsberechnungen usw. ausführen), während Kerne, die beispielsweise Verwaltungsaufgaben ausführen, bei niedrigeren Spannungen/Frequenzen arbeiten können, um eine optimale Mischung für eine TDP-abhängige Umgebung zu gewährleisten. Somit gewährleisten Ausführungsformen ein deterministisches Verhalten auf einer Basis individueller Kerne anstatt, dass alle Kerne opportunistisch bei einer höheren Frequenz laufen, wenn dies bei einem gegebenen thermischen oder TDP-Budget möglich ist (wie bei einem sogenannten Turbomodus).
  • Im Folgenden wird auf 1 Bezug genommen. Dort ist ein Blockdiagramm eines Teils eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 1 gezeigt ist, kann das System 100 verschiedene Komponenten aufweisen, einschließlich eines Prozessors 110, der, wie gezeigt ist, ein Multi-Kernprozessor ist. Der Prozessor 110 kann an eine Stromversorgung 150 über einen externen Spannungsregler 160 gekoppelt sein, der eine erste Spannungsumwandlung durchführen kann, um eine primäre regulierte Spannung zum Prozessor 110 zu liefern.
  • Wie zu sehen ist, kann es sich bei dem Prozessor 110 um einen Einzel-Chip-Prozessor handeln, der mehrere Kerne 120 a–120 n aufweist. Zusätzlich kann jeder Kern mit einem individuellen Spannungsregler 120 a–120 n assoziiert sein. Dementsprechend kann eine Implementierung eines voll integrierten Spannungsreglers (FIVR) bereitgestellt werden, um eine feinkörnige Spannungssteuerung und somit Leistung und Effizienz jedes einzelnen Kerns zu ermöglichen.
  • Weiter können unter Bezugnahme auf 1 zusätzliche Komponenten im Prozessor einschließlich einer Eingabe-/Ausgabe-Schnittstelle 132, einer weiteren Schnittstelle 134 und eines integrierten Spannungskontrollers 136 vorhanden sein. Wie zu erkennen ist, kann jede dieser Komponenten durch einen anderen integrierten Spannungsregler 125 x mit Strom versorgt werden. Bei einer Ausführungsform kann die Schnittstelle 132 dem Intel® Quick Path Interconnect(QPI)-Protokoll entsprechen, das Punkt-zu-Punkt-(PtP)-Verbindungen in ein Cache-Kohärenz-Protokoll gewährleistet, das mehrere Schichten einschließlich einer physikalischen Schicht, einer Link-Schicht und einer Protokoll-Schicht aufweist. Die Schnittstelle 134 kann wiederum einer Peripheral Component Interconnect Express(PCleTM)-Spezifizierung entsprechen, wie beispielsweise der PCI ExpressTM Specification Base Specification Version 2.0 (veröffentlicht am 17. Januar 2007). Obwohl dies zur Vereinfachung nicht gezeigt ist, können zusätzliche Komponenten im Prozessor 110 vorhanden sein, wie beispielsweise eine Uncore-Logik, eine Leistungssteuerungseinheit und weitere Komponenten, wie beispielsweise interne Speicher, z. B. eine oder mehrere Ebenen einer Cache-Speicher-Hierarchie usw. Darüber hinaus sind die Ausführungsformen, obwohl es in der Implementierung von 1 mit einem integrierten Spannungsregler gezeigt wird, nicht in dieser Weise beschränkt.
  • Im Folgenden wird auf 2 Bezug genommen, in der ein Ablaufdiagramm eines Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist. Das Verfahren 200 kann gemäß einer Ausführungsform durch einen Kontroller, wie beispielsweise eine integrierte Leistungssteuerungseinheit (PCU) eines Prozessors ausgeführt werden. Es ist jedoch zu beachten, dass der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist und das Verfahren 200 durch andere Kontroller im System, wie beispielsweise eine Managementmaschine ausgeführt werden kann.
  • Mit Bezugnahme auf 2 kann das Verfahren 200 beginnen durch Empfangen einer Leistungszustandsänderungsanforderung in der PCU (Block 210). Beispielsweise kann diese Anforderung bei vielen Implementierungen von dem OS oder von einer Systemsoftware empfangen werden. Als ein Beispiel kann diese Anforderung einer Anforderung zur Änderung eines P-Zustands für einen oder mehrere Kerne entsprechen. Das heißt, dass bei solchen Implementierungen das OS von der Pro-Kern-P-Zustandssteuerung Kenntnis hat, die von Ausführungsformen der vorliegenden Erfindung bereitgestellt wird. Bei anderen Ausführungsformen kann eine Leistungszustandsänderungsanforderung empfangen und behandelt werden, wie hierin erläutert wird, selbst wenn das OS oder die Systemsoftware nicht von diesem Merkmal Kenntnis hat.
  • An der Raute 220 kann bestimmt werden, ob ein Zuwachs an Leistung angefordert wird. Das heißt, dass die Anforderung ein Hinweis eines höheren Leistungspegels ist (z. B. entsprechend einem niedrigeren als dem momentanen P-Zustand, wie beispielsweise einer Anforderung vom P1-Zustand in den P0-Zustand einzutreten). Man beachte auch, dass diese Bestimmung ebenfalls bestätigen kann, dass es möglich ist, aus dem momentanen Zustand in den P-Zustand zu wechseln. Falls dies so ist, schreitet die Steuerung zum Block 230 weiter. Beim Block 230 kann eine Bestimmung bezüglich einer Auswahl eines oder mehrerer Kerne durchgeführt werden, um seine Spannung unabhängig von zumindest einem weiteren Kern zu erhöhen (Block 230). Als Beispiele für diese Entscheidung kann die PCU bestimmen, die Spannung und die zugeordnete Frequenz basierend auf der TDP-Spanne, die von verschiedenen Faktoren, wie beispielsweise dem Gesamt-Chip-Strom, der Leistung, der Temperatur und den mikroarchitektonischen Aktivitäten (wie beispielsweise Lade-/Speicher-Puffer, ein Thread-Scheduler usw.) abhängt, zu erhöhen. Beispielsweise, wenn festgestellt wird, dass ein Teil eines Multi-Kernprozessors kühler ist (und bei einer niedrigeren Spannung/Frequenz arbeitet), kann ein Kern in diesem Teil für eine erhöhte Spannung und Frequenz ausgewählt werden.
  • Wenn der eine oder die mehreren Kerne, die für eine erhöhte Spannung ausgewählt wurden, bestimmt sind, schreitet die Steuerung zum Block 240 weiter, wo eine neue Spannung und Frequenz für den (die) ausgewählten Kern(e) berechnet werden. Derartige Berechnungen können zumindest teilweise auf einer TDP-Spezifizierung für den Prozessor, Icc-Bauhöhe usw. basieren.
  • Weiterhin mit Bezugnahme auf 2 schreitet die Steuerung als Nächstes zum Block 250 fort, wobei ein Steuerungssignal für die neue Spannung zum Spannungsregler gesendet werden kann, der mit dem Kern oder den Kernen assoziiert ist. Als ein Beispiel kann dieses Steuerungssignal ein digitales Steuerungssignal oder ein analoges Signal sein, um den Spannungsregler dazu zu veranlassen, eine Änderung zu einem anderen Spannungspegel zu initiieren. Dementsprechend kann der FIVR, der mit dem (den) Kern(en) assoziiert ist, eingestellt werden, um somit eine aktualisierte Spannung zu dem Kern auszugeben. Somit schreitet die Steuerung zum Block 260 fort, wo der Kern bei der ausgewählten Spannung arbeiten kann. Man beachte, dass diese Einstellung mit einer reduzierten Latenz verglichen zu einem Regler außerhalb des Chips erfolgen kann, da bei vielen Ausführungsformen der Spannungsregler im Prozessor integriert sein kann.
  • Falls stattdessen in Raute 220 bestimmt wird, dass eine Verringerung der Leistung angefordert ist, schreitet die Steuerung zum Block 270 fort. Im Block 270 kann eine Bestimmung bezüglich einer Auswahl eines oder mehrerer Kerne vorgenommen werden, um die Spannung unabhängig von zumindest einem anderen Kern zu verringern (Block 270). Eine derartige Entscheidung kann auf Faktoren, wie beispielsweise den oben beschriebenen, basieren und kann eine Bestimmung umfassen, dass eine Bewegung in einem anderen P-Status zugelassen ist.
  • Wenn der eine oder die mehreren für eine erniedrigte Spannung ausgewählten Kerne bestimmt sind, schreitet die Steuerung zum Block 275 fort, wo eine neue Spannung und Frequenz für den (die) ausgewählten Kern(e) berechnet werden kann. Als Nächstes schreitet die Steuerung zum Block 280 fort, wo ein Steuerungssignal für die neue Spannung zum Spannungsregler gesendet werden kann, der mit dem Kern oder den Kernen assoziiert ist, um zu bewirken, dass der FIVR, der mit dem (den) Kern(en) assoziiert ist, eine verringerte Spannung zum Kern ausgibt. Dementsprechend schreitet die Spannung zum Block 290 fort, wo der Kern bei der ausgewählten Spannung arbeiten kann. Während dies in dieser speziellen Implementierung in der Ausführungsform von 2 gezeigt ist, ist zu beachten, dass der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist. Beispielsweise wird in der obigen Erläuterung angenommen, dass die PCU und die Kerne Teil desselben Halbleiter-Chips sind, z. B. eines Multi-Kernprozessors. Bei anderen Ausführungsformen können sich die Kerne auf unabhängigen Chips, jedoch in demselben Multichip-Package befinden. Bei noch anderen Ausführungsformen können sich die Kerne in getrennten Packages befinden, haben jedoch eine gemeinsam gesteuerte Spannung/Frequenz, z. B. unter Verwendung koordinierter Spannungsregler.
  • Eine alternative Ausführungsform ist eine Implementierung, bei der ein Prozessor keine integrierten Regler aufweist. In derartigen Prozessoren können die Ausführungsformen dennoch angepasst werden, um eine Pro-Kern-P-Status-Steuerung bereitzustellen. Diesbezüglich können anstelle von zu den Blöcken 250 oder 280 Steuerungssignale für verschiedene Spannungen beispielsweise direkt zu den Kernen, zugeführt werden, wobei die Kerne für Spannungsanpassungen basierend auf der empfangenen Spannung sorgen können. Bei noch anderen weiteren Ausführungsformen können an den Blöcken 250 und 280 die Steuerungssignale für die geänderte Spannung außerhalb des Chips zu einem externen Spannungsregler geliefert werden. Dieses Steuerungssignal kann auf einem einzelnen Pin oder auf mehreren Pins übertragen werden, wobei jeder der mehreren Pins mit einem anderen Spannungspegel assoziiert ist, um zu bewirken, dass der externe Spannungsregler eine von mehreren Spannungen liefert. Speziell bei derartigen Implementierungen kann der externe Spannungsregler mehrere Spannungssignale, die mit dem Prozessor gekoppelt sein können, wiederum beispielsweise zu einer Spannungsübertragungslogik des Prozessors ausgeben, der weitere Steuerungssignale von der Leistungssteuerungseinheit empfangen kann, um somit zu ermöglichen, dass ausgewählte Spannungen zu den entsprechenden Kernen zugeführt werden, wie durch die Leistungssteuerungseinheit bestimmt ist.
  • Bei noch anderen Ausführungsformen kann beispielsweise in einem Multi-OS-System, bei dem eine Anzahl von Kernen für ein OS zweckbestimmt sein kann und eine andere Anzahl von Kernen für ein anderes OS Zweckbestimmt sein kann, jeder Kern in einer OS-Domäne statisch auf eine feste (und möglicherweise andere) V/F eingestellt sein, während die Kerne in einer anderen OS-Domäne V/F dynamisch während des Betriebs variieren können. Beispielsweise kann eine OS-Domäne durch deterministische Operationen, wie beispielsweise Management-Operationen für ein System, zweckbestimmt sein, und kann somit von einer festen V/F-Steuerung profitieren. Im Gegensatz dazu kann eine OS-Domäne, in der verschiedene Anwendungen auf Nutzerebene ausgeführt werden, nicht-deterministische Arbeitsbelastungen aufweisen und kann somit von einer dynamischen unabhängigen V/F-Steuerung gemäß einer Ausführungsform der vorliegenden Erfindung profitieren.
  • Bei einigen Ausführungsformen kann die PCU zur dynamischen Steuerung der Kern-V/F unabhängig vom OS mikroarchitektonische Aktivitäten überwachen und bestimmen, ob eine oder mehrere Kern-V/F dynamisch geändert werden können, um in Abhängigkeit vom notwendigen Lastbedarf die Leistung zu reduzieren/zu erhöhen.
  • Im Folgenden wird auf 3 Bezug genommen, in der ein Ablaufdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist. Wie in 3 gezeigt ist, kann das Verfahren 300 durch eine Leistungssteuerungseinheit eines Prozessors ausgeführt werden. Dieses Verfahren 300 kann sich dann eignen, wenn ein OS keine Kenntnis von den Pro-Kern-P-Zustand-Fähigkeiten hat, die von einer Ausführungsform der vorliegenden Erfindung bereitgestellt werden. Bei noch anderen Ausführungsformen kann das Verfahren 300 in Verbindung mit dem oben beschriebenen Verfahren 200 in Situationen durchgeführt werden, in welchen das OS von der P-Zustands-Fähigkeit Kenntnis hat, um eine verbesserte dynamische Steuerung von Kern-P-Zuständen zu gewährleisten.
  • Wie in 3 zu sehen ist, kann das Verfahren 300 durch Überwachen von mikroarchitektonischen Aktivitäten eines oder mehrerer Kerne beginnen (Block 310). Während der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist, können derartige Aktivitäten ein Bestimmen einer Anzahl von Befehlen, die in einem Zeitfenster ausgeführt werden, Rückordnungen pro Zeitfenster usw. aufweisen.
  • In Reaktion auf die von den mikroarchitektonischen Aktivitäten erhaltenen Informationen kann eine Analyse durch die Leistungssteuerungseinheit durchgeführt werden. Spezifischer kann im Block 320 die Leistungssteuerungseinheit die Aktivitäten sowie den Lastbedarf des Prozessors analysieren. Beispielsweise kann der Lastbedarf auf Informationen basieren, die die Anzahl von Threads betreffen, die für die Kerne und die Typen von Prozessen geplant sind, für die diese Threads geplant sind.
  • Die Steuerung schreitet dann zur Raute 330 fort, wo die Leistungssteuerungseinheit bestimmen kann, ob eine dynamische Einstellung von zumindest einem von Spannung/Frequenz für einen oder mehrere Kerne angemessen ist. Beispielsweise, falls die Aktivitäten und der Lastbedarf anzeigen, dass ein angemessener Ausgleich zwischen Leistung und Effizienz auftritt, kann die Leistungssteuerungseinheit wählen, eine beliebige Spannungs-/Frequenzkombination nicht dynamisch einzustellen. Dementsprechend kann das Verfahren 300 enden.
  • Andererseits, falls bestimmt wurde, zumindest ein Spannungs-/Frequenz-Paar für einen bestimmten Kern einzustellen, schreitet die Steuerung stattdessen zum Block 340 fort. Dort kann ein neues Spannungs- und Frequenzpaar für den (die) ausgewählten Kern(e) berechnet werden.
  • Weiterhin mit Bezugnahme auf 3 schreitet die Steuerung als Nächstes zum Block 350 fort, wo ein Steuerungssignal für die neue Spannung zum mit dem Kern oder den Kernen assoziierten Spannungsregler gesendet werden kann, um mit einer neuen Spannung aktualisiert zu werden. Auf diese Weise kann der FIVR, der mit dem (den) Kern(en) assoziiert ist, eingestellt werden, um somit eine aktualisierte Spannung zum Kern auszugeben. Somit schreitet die Steuerung zum Block 360 fort, wo der Kern mit der ausgewählten Spannung arbeiten kann. Während dies bei dieser speziellen Implementierung in der Ausführungsform von 3 gezeigt ist, ist zu beachten, dass der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist.
  • Beispielsweise kann in anderen Ausführungsformen sich nicht nur die V/F eines oder mehrerer Kerne dynamisch ändern, sondern können sich auch die Uncore-Frequenz und -Spannung ändern, um den angeforderten Kern-V/F-Bedarf zu unterstützen. Die Uncore-Frequenz ist für ein OS nicht sichtbar, kann jedoch zu den Gesamt-Chip-Leistungseinsparungen beitragen. Die Uncore-Leistungseinsparungen können bei der Kernleistung angewandt werden, die zu einer erhöhten Kernleistungsfähigkeit führen würde. Gleichermaßen können die Kern-Leistungseinsparungen für eine erhöhte Uncore-Spannung/-Frequenz angewendet werden, um Arbeitsbelastungen Rechnung zu tragen, die eine höhere Uncore-Frequenz erfordern. Bei einigen Implementierungen kann diese dynamische Uncore-Veränderung unter Verwendung des Verfahrens 300 aus 3 durchgeführt werden.
  • Im Folgenden ist unter Bezugnahme auf 4 ein Blockdiagramm eines Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 4 gezeigt ist, kann der Prozessor 400 ein Multi-Kernprozessor sein, der eine Mehrzahl von Kernen 410 a–410 n aufweist. Bei einer Ausführungsform kann jeder derartige Kern konfiguriert sein, um bei mehreren Spannungen und/oder Frequenzen zu arbeiten. Zusätzlich kann jeder Kern unabhängig gesteuert werden, um bei einer gewählten Spannung und/oder Frequenz zu arbeiten, wie oben erläutert wurde. Diesbezüglich kann jeder Kern mit einem entsprechenden Spannungsregler 412 a–412 n assoziiert werden. Die verschiedenen Kerne können über einen Interconnect 415 mit einem Uncore 420 gekoppelt werden, der verschiedene Komponenten aufweist. Wie zu erkennen ist, kann der Uncore 420 einen gemeinsamen Cache 430 aufweisen, der ein Cache letzter Ebene sein kann. Zusätzlich kann der Uncore einen integrierten Speicherkontroller 440, verschiedene Schnittstellen 450 und eine Leistungssteuerungseinheit 455 aufweisen.
  • In verschiedenen Ausführungsformen kann die Leistungssteuerungseinheit 455 in Kommunikation mit einem OS-Leistungsmanagementcode stehen. Beispielsweise kann die Leistungssteuerungseinheit 455 basierend auf einer vom OS empfangenen Anforderung und Informationen bezüglich der Arbeitsbelastungen, die von den Kernen verarbeitet werden, eine geeignete Kombination aus Spannung und Frequenz bestimmen, um jeden der Kerne zu betreiben, wie dies beispielsweise mit Bezugnahme zu 2 oben beschrieben wurde. Beispielsweise kann die Leistungssteuerungseinheit 455 eine Tabelle mit Einträgen aufweisen, von welchen jeder eine Spannung und eine Frequenz assoziiert, bei welchen jeder Kern ausführt. Zusätzlich kann die Einheit 455 einen Speicher mit Informationen bezüglich einer TDP oder eines anderen thermischen Budgets aufweisen. Basierend auf all diesen Informationen kann die Leistungssteuerungseinheit 455 dynamisch und unabhängig eine Frequenz und/oder Spannung zu einem oder mehreren Kernen steuern, um einen deterministischen Betrieb zu ermöglichen und um asymmetrische Arbeitsbelastungen zu den Kernen zuzuführen, während sie innerhalb des TDP-Budgets bleibt, und darüber hinaus ohne die Notwendigkeit eines opportunistischen Turbo-Modus-Betriebs. Somit kann die Leistungssteuerungseinheit 455 in Reaktion auf derartigen Berechnungen eine Mehrzahl von Steuerungssignalen erzeugen, um zu bewirken, dass die Spannungsregler die zu den entsprechenden Kernen zugeführte Spannung entsprechend zu steuern.
  • Zusätzlich kann die Leistungssteuerungseinheit 455 unabhängig bestimmen, dass eine Veränderung der Spannung/Frequenz für einem oder mehrere Kerne geeignet ist, wie oben mit Bezug zu 3 erläutert wurde. Bei einigen Ausführungsformen kann die durch die Leistungssteuerungseinheit 455 durchgeführte Analyse zumindest teilweise auf einer Vorhersageinformation basieren, die durch eine aktive Überwachungslogik bestimmt wird, die Teil der Leistungssteuerungseinheit sein kann. Diese Logik kann einen Puffer aufweisen, um mit arbeitenden Kernen assoziierte Informationen zu speichern. Der Aktivitätsmonitor kann hereinkommende Daten von den verschiedenen Kernen bezüglich ihrer momentanen Aktivitätsniveaus empfangen. Der Puffer des Aktivitätsmonitors kann auf verschiedene Arten angeordnet sein. Bei einer Ausführungsform kann der Puffer eingerichtet sein, um für jeden Kern einen Hinweis eines Zeitstempels zu speichern, der mit einem jeweiligen Leistungszustandsänderungsereignis assoziiert ist. Der Aktivitätsmonitor fängt somit die Ereignisse, bei welchem Kerne in jeweilige Aktivitätszustände eintreten und daraus austreten ab, und versieht sie mit einem Zeitstempel. Diese überwachten Daten können somit Zeitstempeldaten sowie den Aktivitätsstatus aufweisen, um während des Speicherungsintervalls anzuzeigen, wie lange jeder Kern in einem gegebenen Zustand war und können z. B. zu einem Prediktor der Leistungssteuerungseinheit zugeführt werden, der diese Informationen verwenden kann, um vorhergesagte Kernzustände für das nächste Intervall zu bestimmen, die bei der Auswahl einer unabhängigen Frequenz und/oder Spannung verwendet werden können, bei der der (die) Kern(e) betrieben werden soll(en).
  • Weiter mit Bezugnahme zu 4 kann ein Prozessor 400 mit einem Systemspeicher 460 beispielsweise über einen Speicherbus kommunizieren. Zusätzlich kann durch Schnittstellen 450 eine Verbindung zu verschiedenen Komponenten außerhalb des Chips, wie beispielsweise Peripher-Vorrichtungen, Massenspeichern usw. hergestellt werden. Während dies bei dieser speziellen Implementierung in der Ausführungsform von 4 gezeigt ist, ist der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt.
  • Unter Bezugnahme auf 5 ist ein Blockdiagramm eines Prozessorkerns gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 5 gezeigt ist, kann ein Prozessorkern 500 ein Multi-Stufen-Pipeline-Out-Of-Order-Prozessor sein. Wie in 5 gezeigt ist, kann der Kern 500 bei verschiedenen Spannungen und Frequenzen infolge eines integrierten Spannungsreglers 509 arbeiten. Bei verschiedenen Ausführungsformen kann dieser Regler ein hereinkommendes Spannungssignal, wie beispielsweise von einem externen Spannungsregler, empfangen und kann darüber hinaus ein oder mehrere Steuerungssignale, wie beispielsweise von einer Uncore-Logik, die zum Kern 500 gekoppelt ist, empfangen.
  • Wie in 5 zu sehen ist, umfasst der Kern 500 Front-End-Einheiten 510, die verwendet werden können, um Instruktionen abzurufen, die ausgeführt werden sollen, und um diese für eine spätere Verwendung im Prozessor vorzubereiten. Beispielsweise können die Front-End-Einheiten 510 eine Abrufeinheit 501, einen Befehlscache 503 und einen Befehlsdekoder 505 aufweisen. Bei einigen Implementierungen können die Front-End-Einheiten 510 weiter einen Trace-Cache zusammen mit einem Mikrocode-Speicher sowie einem Mikrooperationsspeicher aufweisen. Die Abrufeinheit 501 kann Makrobefehle, beispielsweise aus einem Speicher oder einem Befehlscache 503 abrufen und sie zum Befehlsdekoder 505 zuführen, um sie in Primitive, d. h. Mikrooperationen zur Ausführung durch den Prozessor zu dekodieren.
  • Zwischen den Front-End-Einheiten 510 und den Ausführungseinheiten 520 ist eine Out-Of-Order(OOO)-Maschine 515 angeschlossen, die verwendet werden kann, um die Mikrobefehle zu empfangen und sie zur Ausführung vorzubereiten. Insbesondere kann die OOO-Maschine 515 verschiedene Puffer aufweisen, um den Mikrobefehlsfluss rückzuordnen und verschiedene Ressourcen zuweisen, die zur Ausführung benötigt werden, sowie um ein Umbenennen von logischen Registern in Speicherorte in verschiedenen Registerdateien, wie beispielsweise der Registerdatei 530 und der erweiterten Registerdatei 535 zu gewährleisten. Die Registerdatei 530 kann getrennte Registerdateien für Ganzzahl- und Fließkommaoperationen aufweisen. Die erweiterte Registerdatei 535 kann einen Speicher für Vektor-bemessene Einheiten, z. B. 256 oder 512 Bits pro Register bereitstellen.
  • Verschiedene Ressourcen können in den Ausführungseinheiten 520 vorhanden sein, einschließlich von beispielsweise verschiedenen Ganzzahl-, Fließkomma-, und Einzelbefehl-Mehrfachdaten-(SIMD)-Logikeinheiten neben anderer spezialisierter Hardware. Beispielsweise können derartige Ausführungseinheiten eine oder mehrere arithmetische Logikeinheiten (ALUs) 522 neben anderen derartigen Ausführungseinheiten aufweisen.
  • Ergebnisse von den Ausführungseinheiten können zur Retirement-Logik, insbesondere einem Reorder-Puffer (ROB) 540 zugeführt werden. Insbesondere kann der ROB 540 verschiedene Arrays und Logik aufweisen, um Informationen zu empfangen, die mit Befehlen assoziiert sind, die ausgeführt werden. Diese Information wird dann durch den ROB 540 ausgeführt, um zu bestimmen, ob die Befehle gültig rückgeordnet werden können und Ergebnisdaten zum architektonischen Zustand des Prozessors committed werden können, oder ob eine oder mehrere Ausnahmen aufgetreten sind, die eine richtige Rückordnung der Befehle verhindern. Selbstverständlich kann der ROB 540 andere mit der Rückordnung assoziierte Operationen behandeln.
  • Wie in 5 gezeigt ist, ist der ROB 540 mit einem Cache 540 gekoppelt, der gemäß einer Ausführungsform ein Cache niedriger Ebene sein kann (z. B. ein L1-Cache), obwohl der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist. Auch können die Ausführungseinheiten 520 direkt an den Cache 550 gekoppelt sein. Vom Cache 550 kann eine Datenkommunikation mit Caches höherer Ebene, dem Systemspeicher, usw. erfolgen. Während dies in der Ausführungsform von 5 mit dieser hohen Ebene gezeigt ist, ist zu beachten, dass der Umfang der vorliegenden Erfindung diesbezüglich nicht beschränkt ist. Beispielsweise während sich die Implementierung aus 5 auf eine Out-Of-Order-Maschine, wie beispielsweise aus einer sogenannten ×86 Befehlssatz-Architektur (ISA) bezieht, ist der Umfang der folgenden Erfindung diesbezüglich nicht beschränkt. Das heißt, dass andere Ausführungsformen in einem In-Order-Prozessor, einem mit reduziertem Befehlssatz rechnenden (RISC) Prozessor, wie beispielsweise einem ARM-basierten Prozessor oder einem Prozessor eines anderen Typs von ISA implementiert sein können, der Befehle und Operationen einer anderen ISA über eine Emulationsmaschine und eine assoziierte Logikschaltung emulieren kann.
  • Ausführungsformen können in vielen verschiedenen Systemtypen implementiert sein. Unter Bezugnahme auf 6 ist nun ein Blockdiagram eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 6 gezeigt ist, ist das Multiprozessorsystem 600 ein Punkt-zu-Punkt-Interconnectsystem und umfasst einen ersten Prozessor 670 und einen zweiten Prozessor 680, die über einen Punkt-zu-Punkt-Interconnect 650 gekoppelt sind. Wie in 6 gezeigt ist, kann jeder der Prozessoren 670 und 680 ein Multi-Kernprozessor sein, der einen ersten und einen zweiten Prozessorkern (d. h. Prozessorkerne 674a und 674b und Prozessorkerne 684a und 684b), aufweist, obwohl potentiell viel mehr Kerne in den Prozessoren vorhanden sein können. Jeder der Kerne kann bei unabhängigen Spannungen/Frequenzen unter Verwendung mehrerer unabhängiger Spannungsregler arbeiten, die in den Prozessoren vorhanden sind (zur Vereinfachung der Darstellung ist dies in der Ausführungsform von 6 nicht gezeigt).
  • Unter weiterer Bezugnahme auf 6 umfasst der erste Prozessor 670 einen Speicherkontroller-Hub (MCH) 672 und Punkt-zu-Punkt(P-P)-Schnittstellen 676 und 678. Gleichermaßen umfasst der Prozessor 680 einen MCH 682 und P-P-Schnittstellen 686 und 688. Wie in 6 gezeigt ist, koppeln die MCHs 672 und 682 die Prozessoren an entsprechende Speicher, insbesondere einen Speicher 632 und einen Speicher 634, die Teile eines Systemspeichers sein können (z. B. DRAM), der lokal an die entsprechenden Prozessoren angefügt ist. Der erste Prozessor 670 und der zweite Prozessor 680 können an einem Chipsatz 690 über P-P-Interconnects 652 bzw. 654 gekoppelt sein. Wie in 6 gezeigt, umfasst der Chipsatz 690 P-P-Schnittstellen 694 und 698.
  • Darüber hinaus umfasst der Chipsatz 690 eine Schnittstelle 692, um den Chipsatz 690 mit einer Hochleistungsgraphikmaschine 638 durch einen P-P-Interconnect 639 zu koppeln. Zusätzlich kann der Chipsatz 690 eine Schnittstelle 695 aufweisen, die ein Speicherkontroller sein kann, um an einen Speicher 690 anzukoppeln. Der Chipsatz 690 kann wiederum an einem ersten Bus 616 über eine Schnittstelle 696 gekoppelt sein. Wie in 6 gezeigt ist, können verschiedene Eingabe-/Ausgabe-(E/A)-Vorrichtungen 614 mit dem ersten Bus 616 zusammen mit einer Busbrücke 618 gekoppelt sein, die den ersten Bus 616 an einen zweiten Bus 620 koppelt. Verschiedene Vorrichtungen können an den zweiten Bus 620 gekoppelt sein, einschließlich von beispielsweise einer Tastatur/Maus 622, Kommunikationsvorrichtungen 626 und einem Datenspeicher 628, wie beispielsweise ein Plattenlaufwerk oder eine andere Massenspeichervorrichtung, die in einer Ausführungsform einen Code 630 aufweisen kann. Darüber hinaus kann ein Audio-E/A-624 mit dem zweiten Bus 620 gekoppelt sein. Ausführungsformen können in andere Arten von Systemen einschließlich von mobilen Vorrichtungen, wie beispielsweise ein Smartphone, Tablet-Computer, Netbook, usw. integriert sein.
  • Ausführungsformen können als Code implementiert sein und können auf einem Speichermedium gespeichert sein, das darauf gespeicherte Befehle aufweist, die dazu verwendet werden können, um ein System zu programmieren, um die Befehle auszuführen. Das Speichermedium kann jeden beliebigen Typ eines nicht-transitorischen Speichermediums, wie beispielsweise Platten einschließlich von Floppy Disks, optischen Platten, Solid State Laufwerken (SSDs), Kompaktplatten-Lese-Nur-Speicher (CD-ROMs), wiederbeschreibbare Kompaktplatten (CD-RWs), und magneto-optische Platten, Halbleitervorrichtungen, wie beispielweise Lese-Nur-Speicher (ROMS), Direktzugriffsspeicher (RAMs), wie beispielsweise dynamische Direktzugriffspeicher (DRAMs), statische Direktzugriffspeicher (SRAMs), löschbare programmierbare Lese-Nur-Speicher (EPROMs), Flashspeicher, elektrisch löschbare programmierbare Lese-Nur-Speicher (EEPROMs), magnetische oder optische Karten, oder jeden anderen Typ eines Mediums, das zur Speicherung elektronischer Befehle geeignet ist, umfassen.
  • Während die vorliegende Erfindung mit Bezug auf eine beschränkte Anzahl von Ausführungsformen beschrieben wurde, ist für den Fachmann erkennbar, dass zahlreiche Modifizierungen und Abwandlungen daran vorgenommen werden können. Es ist die Absicht, dass die beigefügten Ansprüche alle dieser Abwandlungen und Änderungen abdecken, die in dem wahren Gedanken und Umfang dieser vorliegenden Erfindung fallen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • Advanced Configuration and Power Interface (ACPI) Standard, z. B. Rev. 3.0b, der am 10. Oktober 2006 [0001]
    • PCI ExpressTM Specification Base Specification Version 2.0 (veröffentlicht am 17. Januar 2007) [0016]

Claims (21)

  1. Vorrichtung, aufweisend einen Prozessor, der eine Mehrzahl von Kernen und eine Steuerungslogik aufweist, um eine Bereitstellung einer Spannung/Frequenz zu einem ersten Kern der Mehrzahl von Kernen unabhängig von einer Bereitstellung einer Spannung/Frequenz zu zumindest einem zweiten Kern der Mehrzahl von Kernen zu steuern.
  2. Vorrichtung nach Anspruch 1, die des Weiteren eine Mehrzahl von Spannungsreglern aufweist, wobei jeder mit einem der Mehrzahl von Kernen assoziiert ist.
  3. Vorrichtung nach Anspruch 2, wobei die Steuerungslogik ein Steuerungssignal zu jedem der Mehrzahl von Spannungsreglern bereitstellen soll, um es dem entsprechenden Spannungsregler zu ermöglichen, eine unabhängige Spannung zum entsprechenden Kern bereitzustellen.
  4. Vorrichtung nach Anspruch 3, wobei der erste Kern von einem ersten Prozessor und der zweite Kern von einem zweiten Prozessor ist, und wobei jeder von dem ersten und zweiten Prozessor darüber hinaus zumindest einen integrierten Spannungsregler aufweist, wobei der zumindest eine integrierte Spannungsregler des ersten und des zweiten Prozessors gemeinsam gesteuert werden soll.
  5. Vorrichtung nach Anspruch 3, wobei der Prozessor einen Multi-Kernprozessor aufweist, der auf einem einzelnen Halbleiter-Chip ausgebildet ist, der weiter die Mehrzahl von Spannungsreglern aufweist.
  6. Vorrichtung nach Anspruch 5, die des Weiteren einen ersten Spannungsregler aufweist, der mit dem Multi-Kernprozessor gekoppelt ist, um eine erste geregelte Spannung zu der Mehrzahl von Spannungsreglern bereitzustellen, und wobei die Mehrzahl von Spannungsreglern jeweils eine unabhängige Spannung zu zumindest einem der Mehrzahl von Kernen bereitstellen soll.
  7. Vorrichtung nach Anspruch 1, wobei die Steuerungslogik eine Leistungssteuerungslogik eines Uncore-Teils des Prozessors aufweist.
  8. Vorrichtung nach Anspruch 7, wobei die Leistungssteuerungseinheit eine Leistungszustandsänderungsanforderung von einem Betriebssystem (OS) empfangen soll und zumindest einen der Mehrzahl von Kernen auswählen soll, um eine Spannung/Frequenz, die diesem zugeführt wird, zu aktualisieren.
  9. Vorrichtung nach Anspruch 7, wobei die Leistungssteuerungseinheit einen Aktivitätsmonitor aufweist, um einen Betrieb der Mehrzahl von Kernen zu beobachten und um dynamisch zumindest einen der Mehrzahl von Kernen zur Bereitstellung einer aktualisierten Spannung/Frequenz zu diesem auzuwählen.
  10. Verfahren, aufweisend: Empfangen einer Leistungszustandsänderungsanforderung in einer Leistungssteuerungseinheit eines Prozessors; Auswählen zumindest eines Kerns des Prozessors, um eine Spannung/Frequenz einzustellen, die zu diesem zugeführt wird, unabhängig von zumindest einem anderen Kern des Prozessors; und Senden eines Steuerungssignals für die eingestellte Spannung zu einem integrierten Spannungsregler, der mit dem ausgewählten Kern assoziiert ist, um zu ermöglichen, dass der Kern bei der eingestellten Spannung arbeitet.
  11. Verfahren nach Anspruch 10, das des Weiteren ein Berechnen der eingestellten Spannung für den zumindest einen Kern basierend zumindest teilweise auf einer Thermal-Design-Power-(TDP)-Spezifizierung für den Prozessor aufweist.
  12. Verfahren nach Anspruch 11, das des Weiteren ein Auswählen des zumindest einen Kerns aufweist, um die Spannung/Frequenz, die diesem zugeführt wird, deterministisch und nicht opportunistisch einzustellen.
  13. Verfahren nach Anspruch 10, das des Weiteren ein Einstellen einer ersten Mehrzahl von Kernen aufweist, sodass diese bei einer erhöhten Spannung/Frequenz unabhängig von einer zweiten Mehrzahl von Kernen arbeiten, so dass ein thermisches Thermal-Design-Power-(TDP)-Budget für den Prozessor aufrechterhalten wird.
  14. Verfahren nach Anspruch 10, das des Weiteren ein Empfangen der Leistungszustandsänderungsanforderung von einem Betriebssystem (OS) oder Systemsoftware aufweist, wobei das OS keine Kenntnis von einer unabhängigen Spannungssteuerungsfähigkeit des Prozessors hat.
  15. Verfahren nach Anspruch 10, das des Weiteren ein dynamisches Steuern einer unabhängigen Spannung/Frequenz für einen ersten Satz von Kernen des Prozessors aufweist, und ein Steuern eines zweiten Satzes von Kernen aufweist, um eine feste Spannung/Frequenz zu empfangen, wobei der erste Satz von Kernen mit einem ersten Betriebssystem und der zweite Satz von Kernen mit einem zweiten Betriebssystem assoziiert ist.
  16. System, aufweisend: einen Prozessor, der eine Mehrzahl von Kernen, eine Mehrzahl von Spannungsreglern, von welchen jeder unabhängig eine Spannung zu zumindest einem der Mehrzahl von Kernen liefert, und eine Leistungssteuerungseinheit zum Steuern der Mehrzahl von Spannungsreglern, um unabhängige Spannungen zu zumindest einigen der Mehrzahl von Kernen zu liefern, basierend zumindest teilweise auf einer Arbeitsbelastung und einer Thermal-Design-Power-(TDP) des Prozessors aufweist, wobei der Prozessor auf einem einzelnen Halbleiter-Chip ausgebildet ist; und einen dynamischen Direktzugriffsspeicher (DRAM), der an den Prozessor gekoppelt ist.
  17. System nach Anspruch 16, wobei die Leistungssteuerungseinheit einen Aktivitätsmonitor aufweist, um einen Betrieb der Mehrzahl von Kernen zu überwachen und um dynamisch zumindest einen der Mehrzahl von Kernen zur Bereitstellung einer aktualisierten Spannung/Frequenz zu diesem aufweist.
  18. System nach Anspruch 16, wobei die Leistungssteuerungseinheit eine dynamische Anpassung zu einer Spannung/Frequenz bewirken soll, die zu einer Uncore-Logik des Prozessors zugeführt wird, wobei die Uncore-Logik, die Leistungssteuerungseinheit aufweist, und wobei die Spannung und Frequenz, bei der die Uncore-Logik arbeitet, für ein Betriebssystem (OS) nicht sichtbar ist.
  19. System nach Anspruch 16, wobei die Leistungssteuerungseinheit einen Aktivitätsmonitor aufweist, um einen Betrieb der Mehrzahl von Kernen zu überwachen und um dynamisch zumindest einen der Mehrzahl von Kernen zur Bereitstellung einer aktualisierten Spannung/Frequenz zu diesem, auszuwählen, und wobei zumindest zu einem anderen Kern eine feste Spannung/Frequenz zuzuführen ist.
  20. System nach Anspruch 19, wobei die Leistungssteuerungseinheit den zumindest einen Kern, der mit einer erhöhten Spannung/Frequenz versorgt werden soll, basierend zumindest teilweise auf einer Temperatur eines Bereichs des Prozessors einschließlich des zumindest eines Kerns, auswählen soll.
  21. System nach Anspruch 19, wobei die Leistungssteuerungseinheit eine Verwendung des zumindest einen Kerns in einer zukünftigen Zeitperiode basierend auf Informationen von dem Aktivitätsmonitor vorhersagen soll.
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