DE112008001350T5

DE112008001350T5 - Calibrating phase fluctuations

Info

Publication number: DE112008001350T5
Application number: DE112008001350T
Authority: DE
Inventors: Ronald A. Andover Sartschev; Ernest P. Weston WALKER; Li Westlake Village Huang
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2007-05-18
Filing date: 2008-05-16
Publication date: 2010-06-10
Anticipated expiration: 2028-05-17
Also published as: JP2010528266A; US20080285636A1; US7991046B2; CN101682431B; TWI418824B; DE112008001350B4; WO2008144486A1; JP5319665B2; CN101682431A; TW200905227A

Abstract

Verfahren zum Kalibrieren von Phasenschwankungen in einem Kommunikationskanal zwischen einer Testeinrichtung und einer Verbindung zu einer zu testenden Baugruppe (DUT), mit folgenden Verfahrensschritten:
Abtasten von Testdaten in dem Kommunikationskanal im Bereich eines Punktes der Verbindung, um Abtastdaten zu erzeugen, wobei die Testdaten mit einer ersten Rate durch den Kommunikationskanal wandern und die Testdaten mit einer zweiten Abtastrate abgetastet werden, die niedriger als die erste Rate ist;
Bestimmen einer ersten Phasenschwankungsmenge in den Abtastdaten im Verhältnis zu den Testdaten; und
Bestimmen einer zweiten Phasenschwankungsmenge im Bereich des Punktes der Verbindung auf der Basis der ersten Phasenschwankungsmenge.Method for calibrating phase fluctuations in a communication channel between a test device and a connection to a module under test (DUT), comprising the following method steps:
Sampling test data in the communication channel in the region of a point of the connection to generate sample data, wherein the test data migrates through the communication channel at a first rate and the test data is sampled at a second sampling rate lower than the first rate;
Determining a first phase fluctuation amount in the sample data in relation to the test data; and
Determining a second phase fluctuation amount in the region of the point of connection based on the first phase fluctuation amount.

Description

Technisches GebietTechnical area

Diese Patentanmeldung bezieht sich allgemein auf das Kalibrieren von Phasenschwankungen und insbesondere auf das Kalibrieren von Phasenschwankungen in einem Kommunikationskanal.These Patent application relates generally to the calibration of phase fluctuations and in particular on the calibration of phase fluctuations in one Communication channel.

Hintergrundbackground

Der Begriff automatische Testeinrichtung (ATE) bezieht sich auf eine automatisierte, im Allgemeinen rechnergestützte Herangehensweise an Testeinrichtungen wie beispielsweise Halbleiter, elektronische Schaltungen und gedruckte Schaltungsanordnungen. Eine durch eine ATE getestete Einrichtung wird als Baugruppe im Test (device under test: DUT) bezeichnet.Of the Term automatic test device (ATE) refers to a automated, generally computerized approach to test facilities such as semiconductors, electronic circuits and printed Circuitry. A device tested by an ATE is referred to as an assembly in the test (device under test: DUT).

Bei einer Testmöglichkeit fügt die ATE einem Testsignal Phasenschwankungen hinzu und beobachtet die Reaktion der DUT auf die Phasenschwankung. Tests dieser Art zeigen an, wie tolerant die DUT gegenüber Phasenschwankungen ist. Probleme ergeben sich jedoch aufgrund von Phasenschwankungen, die entlang des Kommunikationspfades zwischen der ATE und der DUT in das Testsignal eingefügt werden. Genauer gesagt resultiert aus der Phasenschwankung, die entlang des Kommunikationspfades in das Testsignal eingefügt wurde, dass die Phasenschwankung in dem Testsignal an einer Verbindung zur DUT anders ist als die Phasenschwankung, von dem die ATE annimmt, dass sie in dem Testsignal sei, d. h. die Phasenschwankung, die die ATE dem Testsignal hinzugefügt hat. Diese Diskrepanz zwischen der tatsächlich auftretenden Phasenschwankung und der erwarteten Phasenschwankung kann das durch die ATE durchgeführte Testen ungünstig beeinflussen.at a test option adds the ATE added to a test signal phase fluctuations and observed the Reaction of the DUT to the phase fluctuation. Show tests of this kind how tolerant the DUT is Phase fluctuations is. However, problems arise because of Phase variations occurring along the communication path between the ATE and the DUT are inserted into the test signal. More precisely results from the phase fluctuation occurring along the communication path in inserted the test signal was that the phase fluctuation in the test signal at a connection to the DUT is different than the phase fluctuation that the ATE assumes that it is in the test signal, i. H. the phase fluctuation that the ATE added to the test signal Has. This discrepancy between the actual phase fluctuation and the expected jitter can be the testing performed by the ATE unfavorable influence.

ZusammenfassungSummary

Diese Patenanmeldung beschreibt das Kalibrieren von Phasenschwankungen in einem Kommunikationskanal zwischen einer Testeinrichtung und einer zu testenden Baugruppe (DUT).These Patent application describes the calibration of phase fluctuations in a communication channel between a test device and a module under test (DUT).

Im Allgemeinen beschreibt diese Patenanmeldung ein Verfahren zum Kalibrieren von Phasenschwankungen in einem Kommunikationskanal zwischen einer Testeinrichtung und einer Verbindung zu einer zu testenden Baugruppe (DUT). Das Verfahren weist folgende Schritte auf: Abtasten von Testdaten in dem Kommunikationskanal im Bereich eines Punktes der Verbindung, um Abtastdaten zu erzeugen. Die Testdaten wandern mit einer ersten Rate durch den Kommunikationskanal, und die Testdaten werden mit einer zweiten Abtastrate abgetastet, die niedriger als die erste Rate ist. Das Verfahren enthält auch das Bestimmen einer ersten Phasenschwankungsmenge in den Abtastdaten im Verhältnis zu den Testdaten und das Bestimmen einer zweiten Phasenschwankungsmenge, auf der Basis der ersten Phasenschwankungsmenge, im Bereich des Punktes der Verbindung. Das Verfahren kann auch eines oder mehrere der folgenden Merkmale enthalten, und zwar einzeln oder in Kombination.in the Generally, this patent application describes a method of calibration of phase fluctuations in a communication channel between a Test device and a connection to a module to be tested (DUT). The procedure comprises the following steps: scanning test data in the communication channel in the area of a point of connection, to generate sample data. The test data migrate with a first Rate through the communication channel, and the test data will be with sampled at a second sampling rate lower than the first one Rate is. The procedure also contains determining a first phase fluctuation amount in the sample data in relation to to the test data and determining a second phase fluctuation amount, on the basis of the first phase fluctuation amount, in the range of Point of connection. The method may also include one or more contain the following characteristics, individually or in combination.

Die erste Phasenschwankungsmenge kann eine dritte Phasenschwankungsmenge enthalten, die während der Abtastung eingeführt wird. Das Bestimmen der zweiten Phasenschwankungsmenge kann die Verarbeitung der ersten Phasenschwankungsmenge einschließen, um die Wirkung der dritten Phasenschwankungsmenge im Wesentlichen zu entfernen.The first phase fluctuation amount may be a third phase fluctuation amount included during the the sampling introduced becomes. The determination of the second phase fluctuation amount may be the Processing of the first phase fluctuation amount the effect of the third phase fluctuation amount substantially remove.

Die dritte Phasenschwankungsmenge (J₃) kann eine Phasenschwankung (J₄) enthalten, die durch eine Einrichtung zur Abtastung eingeführt wird, und eine Phasenschwankung (J₅), die durch einen Abtastimpuls zur Taktung der Einrichtung eingeführt wird. Die zweite Phasenschwankungsmenge (J₂) kann wie folgt bestimmt werden: J2 = √(J1 2 – J4 2 – J5 2),hierbei entspricht J₁ der ersten Phasenschwankungsmenge.The third phase fluctuation amount (J ₃ ) may include a jitter (J ₄ ) introduced by means for sampling and a jitter (J ₅ ) introduced by a sampling pulse for timing the device. The second phase fluctuation amount (J ₂ ) can be determined as follows: J 2 = √ (J 1 2 - J 4 2 - J 5 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

Die dritte Phasenschwankungsmenge (J₃) kann eine Phasenschwankung (J₄) enthalten, die durch eine Einrichtung zur Abtastung eingeführt wird. Die zweite Phasenschwankungsmenge (J₂) kann wie folgt bestimmt werden: J2 = √(J1 2 – J4 2),hierbei entspricht J₁ der ersten Phasenschwankungsmenge.The third phase fluctuation amount (J ₃ ) may include a jitter (J ₄ ) introduced by means for sampling. The second phase fluctuation amount (J ₂ ) can be determined as follows: J 2 = √ (J 1 2 - J 4 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

Die Einrichtung zur Abtastung kann einen verriegelten Komparator und/oder ein D-Flip-Flop enthalten. Das Verfahren kann außerdem das Hinzufügen von Phasenschwankungen zu den Testdaten einschließen. Die Phasenschwankungen können mindestens eine der beiden enthalten: periodische Phasenschwankungen oder deterministische Phasenschwankungen.The Device for sampling may be a locked comparator and / or contain a D flip-flop. The process can also The addition of phase variations to the test data. The Phase fluctuations can be at least one of the two included: periodic phase fluctuations or deterministic Phase fluctuations.

Im Allgemeinen beschreibt diese Patenanmeldung auch ein System zum Kalibrieren von Phasenschwankungen in einem Kommunikationskanal. Das System enthält folgende Merkmale: eine Abtasteinrichtung zum Abtasten von Testdaten in dem Kommunikationskanal zur Erzeugung von Abtastdaten. Die Abtasteinrichtung kann zum Abtasten der Testdaten im Bereich eines Punktes der Verbindung zwischen der zu testenden Baugruppe (DUT) und dem Kommunikationskanal eingerichtet sein. Die Testdaten wandern mit einer ersten Rate durch den Kommunikationskanal und die Testdaten werden mit einer zweiten Abtastrate abgetastet, die niedriger als die erste Rate ist. Das System enthält außerdem einen Prozessor, der Folgendes ausführt: Bestimmen einer ersten Phasenschwankungsmenge in den Abtastdaten im Verhältnis zu den Testdaten und Bestimmen einer zweiten Phasenschwankungsmenge im Bereich des Punktes der Verbindung auf der Basis der ersten Phasenschwankungsmenge. Das System kann auch eines oder mehrere der folgenden Merkmale enthalten, und zwar einzeln oder in Kombination.In general, this application also describes a system for calibrating phase variations in a communication channel. The system includes: a scanner for sampling test data in the communication channel to generate sample data. The scanner may be used to sample the test data at a point in the connection between the device under test (DUT) and the device Be established communication channel. The test data travels at a first rate through the communication channel and the test data is sampled at a second sampling rate lower than the first rate. The system also includes a processor that performs: determining a first phase fluctuation amount in the sample data relative to the test data, and determining a second phase fluctuation amount in the region of the point of the compound based on the first phase fluctuation amount. The system may also include one or more of the following features, individually or in combination.

Die dritte Phasenschwankungsmenge (J₃) kann eine Phasenschwankung (J₄) enthalten, die durch eine Einrichtung zur Abtastung eingeführt wird, und eine Phasenschwankung (J₅), die durch einen Abtastimpuls zur Taktung der Einrichtung eingeführt wird. Die zweite Phasenschwankungsmenge (J₂) kann wie folgt bestimmt werden: J2= √(J1 2 – J4 2 – J5 2),hierbei entspricht J₁ der ersten Phasenschwankungsmenge.The third phase fluctuation amount (J ₃ ) may include a jitter (J ₄ ) introduced by means for sampling and a jitter (J ₅ ) introduced by a sampling pulse for timing the device. The second phase fluctuation amount (J ₂ ) can be determined as follows: J 2 = √ (J 1 2 - J 4 2 - J 5 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

Die Abtasteinrichtung kann einen verriegelten Komparator und/oder ein D-Flip-Flop enthalten. Das System kann eine Prüfeinrichtung enthalten, um den Testdaten Phasenschwankungen hinzuzufügen. Die Phasenschwankungen können mindestens eine der beiden enthalten: periodische Phasenschwankungen oder deterministische Phasenschwankungen.The Scanning device may be a locked comparator and / or a D flip-flop included. The system may include a tester to the Test data to add phase fluctuations. The phase fluctuations can at least one of the two contain: periodic phase fluctuations or deterministic phase fluctuations.

Die Abtasteinrichtung kann zum Abtasten der Testdaten in Übereinstimmung mit einem Taktsignal eingerichtet sein. Das System kann eine Taktverteilereinrichtung zum Empfang des Taktsignals und zum Liefern des Taktsignals an die Abtasteinrichtung enthalten.The Scanning device can be used to scan the test data in accordance be set up with a clock signal. The system can be a clock distributor for receiving the clock signal and for supplying the clock signal to the clock signal Scanning included.

Im Allgemeinen beschreibt diese Patenanmeldung auch eine automatische Testeinrichtung (ATE) mit folgenden Merkmalen: eine Baugruppen-Schnittstellenkarte mit einer Schnittstellenverbindung zum Verbinden mit der zu prüfenden Baugruppe (DUT), Anschlusselektronik zum Erzeugen von Testdaten zur Übertragung über einen Kommunikationskanal an die Schnittstellenverbindung, wobei die Testdaten Phasenschwankungen aufweisen, und eine mit der Schnittstellenverbindung verbundene Einrichtung anstelle der zu prüfenden Baugruppe (DUT). Die Einrichtung ist dazu ausgebildet, die Testdaten unter Benutzung der Unterratenabtasttechnik abzutasten, um Abtastdaten zu erzeugen. Ein Prozessor ist dazu ausgebildet (d. h. programmiert) die Abtastdaten zu benutzen, um eine Phasenschwankungsmenge in den Testdaten im Bereich eines der Schnittstellenverbindung entsprechenden Punktes zu bestimmen. Die automatische Testeinrichtung (ATE) kann auch eines oder mehrere der folgenden Merkmale enthalten, und zwar einzeln oder in Kombination.in the In general, this patent application also describes an automatic Test Equipment (ATE) with the following features: an assembly interface card with an interface connection for connection to the module to be tested (DUT), connection electronics for generating test data for transmission via a Communication channel to the interface connection, where the test data Have phase fluctuations, and one with the interface connection connected device instead of the module under test (DUT). The Device is designed to use the test data to sample the subrate sampling technique to generate sample data. A processor is configured (i.e., programmed) the sample data to use a phase fluctuation amount in the test data in the Area corresponding point of the interface connection determine. The automatic test device (ATE) can also be one or more of the following features, one at a time or in combination.

Der Prozessor kann dazu ausgebildet sein, die Phasenschwankungsmenge durch Entfernen mindestens einer durch die Einrichtung erzeugten Phasenschwankung zu bestimmen und durch ein Taktsignal, das durch die Einrichtung zum Abtasten der Testdaten benutzt wird. Die Unterratenabtsttechnik kann eine schreitende Abtastung (walking strobe) aufweisen, bei der die Testdaten mit einer ersten Frequenz abgetastet werden, die niedriger als eine zweite Frequenz von Testdaten ist, wobei die erste Frequenz kein Vielfaches der zweiten Frequenz ist. Die Einrichtung kann mindestens einen der beiden enthalten: einen verriegelten Komparator oder ein D-Flip-Flop und/oder eine Taktverteilereinrichtung zum Empfang eines Taktsignals und zum Liefern des Taktsignals an die Einrichtung. Die Einrichtung kann dazu ausgebildet sein, die Abtastung in Übereinstimmung mit dem Taktsignal durchzuführen.Of the Processor may be adapted to the phase fluctuation amount by removing at least one phase fluctuation generated by the device and by a clock signal passing through the device is used to scan the test data. The subrate stripping technique may have a walking strobe at the test data is sampled at a first frequency, the is lower than a second frequency of test data, the first frequency is not a multiple of the second frequency. The device can contain at least one of the two: a locked comparator or a D flip-flop and / or a clock distributor device for Receiving a clock signal and supplying the clock signal to the Facility. The device may be configured to scan in accordance with the clock signal.

Details von einem oder mehreren Beispielen sind in den beigefügten Zeichnungen und der nachfolgenden Beschreibung dargestellt. Weitere Merkmale, Aspekte und Vorteile der Erfindung gehen aus der Beschreibung, den Zeichnungen und den Ansprüchen hervor.details of one or more examples are given in the accompanying drawings and the description below. Other features, Aspects and advantages of the invention will be apparent from the description Drawings and the claims out.

Beschreibung der ZeichnungenDescription of the drawings

1 ist ein Blockdiagramm einer automatischen Testeinrichtung (ATE) für das Prüfen von Einrichtungen. 1 Fig. 10 is a block diagram of an automatic testing device (ATE) for equipment testing.

2 ist ein Blockdiagramm einer Testvorrichtung, wie sie in der ATE verwendet wird. 2 is a block diagram of a test before direction as used in the ATE.

3 ist eine grafische Darstellung, die angibt, wie Phasenschwankungen ein Signal beeinflussen. 3 is a graphical representation that indicates how phase fluctuations affect a signal.

4 ist ein Blockdiagramm einer Schaltung, wie sie in einem Prozess zum Messen tatsächlich in einem Signal auftretender Phasenschwankungen etwa an einer Schnittstelle zu einer DUT verwendet wird. 4 Figure 10 is a block diagram of a circuit used in a process of measuring phase variations actually occurring in a signal, such as at an interface to a DUT.

5 ist eine grafische Darstellung, die das Walking-Strobe-Abtasten darstellt. 5 is a graphical representation illustrating walking strobe scanning.

6 ist eine grafische Darstellung eines mit Hilfe von Walking-Strobe-Abtasten rekonstruierten Signals. 6 is a graphical representation of a signal reconstructed using walking strobe scanning.

Gleiche Bezugszahlen in unterschiedlichen Figuren bezeichnen gleiche Elemente.Same Reference numbers in different figures indicate like elements.

Detaillierte BeschreibungDetailed description

In 1 enthält ein ATE-System 10 zum Testen einer Baugruppe im Test (DUT) 18, beispielsweise einer Halbleitereinrichtung, einen Tester 12. Um den Tester 12 zu steuern, enthält das System 10 ein Computersystem 14, das über eine Drahtverbindung 16 eine Schnittstelle mit dem Tester 12 besitzt. Generell sendet das Computersystem 14 Befehle an den Tester 12, um die Ausführung von Routineabläufen und Funktionen zum Testen der DUT 18 zu initiieren. Solche Durchführungstest-Routineabläufe können das Generieren und Übertragen von Testsignalen an die DUT 18 initiieren und Reaktionen von der DUT sammeln. Es können unterschiedliche Arten von DUTs durch das System 10 getestet werden. Beispielsweise kann es sich bei den DUTs um Halbleitereinrichtungen wie Chips mit integrierten Schaltungen (IC) handeln (z. B. um Speicherchips, Mikroprozessoren, Analog/Digital-Konverter, Digital/Analog-Konverter usw.)In 1 contains an ATE system 10 to test an assembly in the test (DUT) 18 , For example, a semiconductor device, a tester 12 , To the tester 12 to control, the system contains 10 a computer system 14 that via a wire connection 16 an interface with the tester 12 has. Generally, the computer system sends 14 Commands to the tester 12 to perform routine procedures and functions to test the DUT 18 to initiate. Such execution test routines may generate and transmit test signals to the DUT 18 initiate and collect responses from the DUT. There may be different types of DUTs through the system 10 be tested. For example, the DUTs may be semiconductor devices such as integrated circuit (IC) chips (eg, memory chips, microprocessors, analog-to-digital converters, digital-to-analog converters, etc.).

Um Testsignale zu liefern und Reaktionen von der DUT anzunehmen, ist der Tester 12 mit einem oder mehreren Verbindungsstiften versehen, die eine Schnittstelle für die interne Schaltungsanordnung der DUT 18 darstellen. Zum Testen einiger DUTs können zum Beispiel bis zu vierundsechzig oder einhundertachtundzwanzig Verbindungsstifte (oder mehr) als Schnittstelle zum Tester 12 vorgesehen sein. Zur Illustration ist in diesem Beispiel der Halbleitereinrichtungstester 12 mit einem Verbindungsstift der DUT 18 über eine Drahtverbindung verbunden. Ein Leiter 20 (z. B. ein Kabel) ist mit dem Stift 22 verbunden und wird dazu benutzt, Testsignale (z. B. PMU DC-Testsignale, PE AC-Testsignale usw.) an die interne Schaltung einer DUT 18 zu liefern. Als Reaktion auf Testsignale, die vom Halbleitereinrichtungstester 12 geliefert wurden, tastet der Leiter 20 ebenfalls Signale am Stift 22 ab. Beispielsweise kann ein Spannungssignal oder ein Stromsignal am Stift 22 als Reaktion auf ein Testsignal abgetastet werden, das über den Leiter 20 zur Analyse an den Tester 12 gegeben wurde. Solche Einzelanschlusstests können auch an anderen Stiften, die in der DUT 18 enthalten sind, durchgeführt werden. Beispielsweise kann der Tester 12 Testsignale an andere Stifte liefern und zugehörige Signale, die über Leiter (die die ausgesendeten Signale übertragen) reflektiert werden, sammeln. Beim Sammeln der reflektierten Signale können die Eingangsimpedanz der Stifte sowie andere Einzelanschluss-Testeigenschaften festgestellt werden. In anderen Testaufbauten kann ein Digitalsignal über den Leiter 20 an den Stift 22 gegeben werden, um einen Digitalwert in der DUT 18 zu speichern. Ist er einmal gespeichert, kann über einen Zugriff auf die DUT 18 der gespeicherte Digitalwert wieder ausgelesen und über den Leiter 20 an den Tester 12 gesendet werden. Der wiederausgelesene Digitalwert kann dann identifiziert werden, um festzustellen, ob der richtige Wert in der DUT 18 gespeichert wurde.To deliver test signals and to accept responses from the DUT is the tester 12 provided with one or more connection pins which provide an interface for the internal circuitry of the DUT 18 represent. For example, to test some DUTs, up to sixty-four or one hundred twenty-eight connector pins (or more) may interface with the tester 12 be provided. By way of illustration, in this example, the semiconductor device tester 12 with a connecting pin of the DUT 18 connected via a wire connection. A leader 20 (eg a cable) is with the stylus 22 and is used to send test signals (eg, PMU DC test signals, PE AC test signals, etc.) to the internal circuitry of a DUT 18 to deliver. In response to test signals generated by the semiconductor device tester 12 were delivered, the conductor gropes 20 also signals on the pen 22 from. For example, a voltage signal or a current signal on the pin 22 sampled in response to a test signal passing through the conductor 20 for analysis to the tester 12 was given. Such single-junction tests can also be applied to other pens used in the DUT 18 are included. For example, the tester 12 Deliver test signals to other pins and collect associated signals that are reflected via conductors (which transmit the transmitted signals). When collecting the reflected signals, the input impedance of the pins as well as other single-terminal test characteristics can be determined. In other test setups, a digital signal may be transmitted through the conductor 20 to the pin 22 be given to a digital value in the DUT 18 save. Once saved, it can have access to the DUT 18 the stored digital value is read out again and via the conductor 20 to the tester 12 be sent. The re-read digital value can then be identified to determine if the correct value is in the DUT 18 was saved.

Gemeinsam mit einer Messung an einem Anschluss kann auch ein Test an zwei Anschlüssen mit dem Halbleitereinrichtungstester 12 durchgeführt werden. Beispielsweise kann ein Testsignal über den Leiter 20 auf den Stift 22 gegeben werden und ein Antwortsignal von einem oder von mehreren anderen Stiften der DUT 18 entgegengenommen werden. Dieses Antwortsignal wird dem Halbleitereinrichtungstester 12 zugeleitet, um Quantitäten wie beispielsweise Verstärkungsverhalten, Phasenreaktion und andere Durchleitungsmessquantitäten festzustellen.Together with a measurement at a connection can also be a test at two terminals with the semiconductor device tester 12 be performed. For example, a test signal via the conductor 20 on the pen 22 and a response signal from one or more other pins of the DUT 18 be received. This response signal is the semiconductor device tester 12 to determine quantities such as gain behavior, phase response, and other conduction measurement quantities.

In 2 ist dargestellt, dass der Halbleitereinrichtungstester 12 eine Schnittstellenkarte 24 enthält, die mit zahlreichen Stiften kommunizieren kann, um Testsignale von einer Mehrzahl von Verbinderstiften einer DUT (oder einer Mehrzahl von DUTs) zu senden oder aufzunehmen. Beispielsweise kann die Schnittstellenkarte 24 Testsignale an zum Beispiel 32, 64 oder 128 Stifte übermitteln und entgegen nehmen. Jede Kommunika tionsverbindung an einen Stift wird üblicherweise als ein Kanal bezeichnet und indem Testsignale auf eine große Anzahl von Kanälen gegeben wird, wird die Testzeit reduziert, weil eine Mehrzahl von Tests gleichzeitig durchgeführt werden kann. Indem viele Kanäle auf einer Schnittstellenkarte zur Verfügung stehen und dann noch eine Mehrzahl von Schnittstellenkarten im Tester 12 enthalten ist, erhöht sich die Gesamtzahl der Kanäle, was die Testzeit weiter verkürzt. In diesem Beispiel sind zwei zusätzliche Schnittstellenkarten 26 und 28 gezeigt, um zu zeigen, dass eine Mehrzahl von Schnittstellenkarten in dem Tester 12 vorhanden sein kann.In 2 It is shown that the semiconductor device tester 12 an interface card 24 which can communicate with numerous pins to send or receive test signals from a plurality of connector pins of a DUT (or a plurality of DUTs). For example, the interface card 24 Transmit test signals to, for example, 32, 64 or 128 pins and receive them. Each communication connection to a pen is commonly referred to as a channel, and by putting test signals on a large number of channels, the test time is reduced because a plurality of tests can be performed simultaneously. By having many channels available on one interface card and then a plurality of interface cards in the tester 12 is included, the total number of channels increases, which further shortens the test time. In this example, there are two additional interface cards 26 and 28 shown to show that a plurality of interface cards in the tester 12 can be present.

Jede Schnittstellenkarte enthält einen zugeordneten Chip mit integrierter Schaltung (IC-Chip) (z. B. mit einer applikationsspezifischen integrierten Schaltung (ASIC) zum Durchführen besonderer Testfunktionen). Beispielsweise enthält die Schnittstellenkarte 24 ein IC-Chip 30 zum Durchführen parametrischer Messeinheiten-Tests (PMU-Tests) und Stiftelektronik-Tests (PE-Tests). Das IC-Chip 30 weist eine PMU-Stufe 32 auf, die eine Schaltungsanordnung zum Durchführen von PMU-Tests enthält, und eine PE-Stufe 34, die eine Schaltungsanordnung zum Durchführung von PE-Tests enthält. Zusätzlich enthalten die Schnittstellenkarten 26 bzw. 28 IC-Chips 36 und 38, die PMU- und PE-Schaltungsanordnungen enthalten. Üblicherweise erfordert das PMU-Testen das Zuführen eines Gleichspannungs- oder Gleichstromsignals an die DUT, um solche Quantitäten wie Eingangs- und Ausgangsimpedanz, Leckstrom und andere Arten von Gleichstrom-Leistungscharakteristika zu bestimmen. Zum PE-Testen gehört das Senden von Wechselstrom-Testsignalen oder Wellenformen an eine DUT (z. B. DUT 18) und das Empfangen von Reaktionen, um die Leistung der DUT noch weiter zu charakterisieren. Zum Beispiel kann der IC-Chip 30 (an die DUT) Wechselstrom-Testsignale übermitteln, die einen Vektor binärer Werte zum Speichern auf der DUT darstellen. Sind diese Binärwerte einmal gespeichert, kann auf die DUT vom Tester 12 zugegriffen werden, um festzustellen, ob die korrekten Binärwerte gespeichert wurden. Da Digitalsignale üblicherweise abrupte Spannungsübergänge enthalten, arbeitet die Schaltungsanordnung in der PE-Stufe 34 auf dem IC-Chip 30 mit einer verhältnismäßig hohen Geschwindigkeit im Vergleich zu der Schaltungsanordnung in der PMU-Stufe 32. Das PE-Testen kann auch das Hinzufügen von Phasenschwankungen zu Testsignalen und das Beobachten des DUT-Betriebs bei vorhandenen Phasenschwankungen beinhalten.Each interface card includes an associated integrated circuit (IC) chip (eg, an application specific integrated circuit (ASIC) for performing special test functions). For example, contains the interface card 24 an IC chip 30 to perform parametric measurement unit tests (PMU tests) and pin electronics tests (PE tests). The IC chip 30 indicates a PMU stage 32 which includes a circuit for performing PMU tests, and a PE stage 34 containing circuitry for performing PE tests. In addition, the interface cards contain 26 respectively. 28 IC chips 36 and 38 containing PMU and PE circuitry. Typically, PMU testing requires supplying a DC or DC signal to the DUT to determine such quantities as input and output impedance, leakage current, and other types of DC power characteristics. PE testing involves sending AC test signals or waveforms to a DUT (eg, DUT 18 ) and receiving responses to further characterize the performance of the DUT. For example, the IC chip 30 (to the DUT) transmit AC test signals representing a vector of binary values for storage on the DUT. Once these binary values have been saved, the tester can access the DUT 12 are accessed to determine if the correct binary values have been stored. Since digital signals usually contain abrupt voltage transitions, the circuitry operates in the PE stage 34 on the IC chip 30 at a relatively high speed compared to the circuitry in the PMU stage 32 , PE testing may also include adding phase variations to test signals and observing DUT operation in the presence of phase variations.

Um sowohl Gleichstrom- als auch Wechselstrom-Testsignale von der Schnittstellenkarte 24 zur DUT 18 zu leiten, verbindet eine Leitspur 40 den IC-Chip 30 mit einer Schnittstel lenkartenverbindung 42, die es Signalen ermöglicht, auf die Schnittstellenkarte 24 geleitet zu werden und von dort fort geleitet zu werden. Die Schnittstellenkartenverbindung 42 ist ebenfalls mit einem Leiter 44 verbunden, der mit einer Schnittstellenverbindung 46 verbunden ist, die es ermöglicht, dass Signale zum Tester 12 und von dort durchgelassen werden. In diesem Beispiel ist der Leiter 20 mit einer Schnittstellenverbindung 46 zum bidirektionalen Signaldurchlass zwischen Tester 12 und Stift 22 der DUT 18 verbunden. In einigen Anordnungen kann die Schnittstelleneinrichtung dazu verwendet werden, einen oder mehrere Leiter vom Tester 12 mit der DUT zu verbinden. Beispielsweise kann die DUT (z. B. DUT 18) auf einer Einrichtungsschnittstellenkarte (Device Interface Board: DIB) angeordnet sein, um Zugang zu jedem DUT-Stift zu bieten. In einer solchen Anordnung kann der Leiter 20 mit dem DIB verbunden sein, um Testsignale an den geeigneten Stift oder die Stifte (z. B. Stift 22) der DUT anzulegen.To receive both DC and AC test signals from the interface card 24 to the DUT 18 to lead, connects a lead track 40 the IC chip 30 with a interface card connection 42 , which allows signals to the interface card 24 to be guided and to be led away from there. The interface card connection 42 is also with a ladder 44 connected with an interface connection 46 connected, which allows signals to the tester 12 and be let through from there. In this example, the leader is 20 with an interface connection 46 for bidirectional signal passage between testers 12 and pen 22 the DUT 18 connected. In some arrangements, the interface device may be used to connect one or more conductors from the tester 12 to connect with the DUT. For example, the DUT (eg, DUT 18 ) on a device interface board (DIB) to provide access to each DUT pin. In such an arrangement, the conductor 20 connected to the DIB to send test signals to the appropriate pin or pins (e.g. 22 ) of the DUT.

In diesem Beispiel verbinden nur die Leitspur 40 bzw. der Leiter 44 den IC-Chip 30 und die Schnittstellenkarte 24 zum Abgeben und Annehmen von Signalen. IC-Chip 30 weist jedoch (wie IC-Chips 36 und 38) üblicherweise eine Mehrzahl von Stiften auf (z. B. acht, sechzehn usw.), die auf entsprechende Weise mit einer Mehrzahl von Leitspuren und entsprechenden Leitern verbunden sind, um Signale von der DUT (über ein DIB) zu liefern und zu sammeln. Zusätzlich kann in einigen Anordnungen der Tester 12 mit zwei oder mehr DIBs verbunden sein, um als Schnittstelle für die Kanäle zu dienen, die durch die Schnittstellenkarten 24, 26 und 28 für eine oder eine Mehrzahl von Baueinheiten im Test zur Verfügung gestellt werden.In this example, only connect the lead track 40 or the conductor 44 the IC chip 30 and the interface card 24 for issuing and accepting signals. IC chip 30 however (like IC chips 36 and 38 ) typically include a plurality of pins (eg, eight, sixteen, etc.) correspondingly connected to a plurality of conductive tracks and corresponding conductors for providing and collecting signals from the DUT (via a DIB). Additionally, in some arrangements, the tester 12 be connected to two or more DIBs to serve as an interface to the channels passing through the interface cards 24 . 26 and 28 be provided for one or a plurality of units in the test.

Um das durch die Schnittstellenkarten 24, 26 und 28 durchgeführte Testen zu initiieren und zu steuern, enthält der Tester 12 eine PMU-Steuerschaltungsanordnung 48 und PE-Steuerschaltungsanordnung 50, die Testparameter liefern (z. B. Testsignal-Spannungspegel, Testsignal-Strompegel, Digitalwerte usw.), um Testsignale zu erzeugen und DUT-Reaktionen zu analysieren. Für die Implementierung der PMU-Steuerschaltungsanordnung und PE-Steuerschaltungsanordnung kann eine oder können mehrere Verarbeitungseinrichtungen verwendet werden. Zu den Beispielen für Verarbeitungseinrichtungen gehören ein Mikroprozessor, eine Mikrosteuerung, programmierbare Logik (z. B. eine feldprogrammierbare Gate-Anordnung) und/oder Kombinationen daraus; diese Beispiele bilden keine Einschränkung. Der Tester 12 enthält ebenfalls eine Computerschnittstelle 52, die es dem Computersystem 14 ermöglicht, die vom Tester 12 durchgeführten Arbeitsvorgänge zu steuern, und Daten (z. B. Testparameter, DUT-Reaktionen usw.) zwischen Tester 12 und Computersystem 14 passieren zu lassen.To do this through the interface cards 24 . 26 and 28 initiate and control performed testing includes the tester 12 a PMU control circuitry 48 and PE control circuitry 50 that provide test parameters (eg, test signal voltage levels, test signal current levels, digital values, etc.) to generate test signals and to analyze DUT responses. One or more processing devices may be used to implement the PMU control circuitry and PE control circuitry. Examples of processing means include a microprocessor, a microcontroller, programmable logic (eg, a field programmable gate array), and / or combinations thereof; these examples are not limiting. The tester 12 also contains a computer interface 52 that it's the computer system 14 allows, by the tester 12 to control performed operations, and data (eg, test parameters, DUT responses, etc.) between testers 12 and computer system 14 to let happen.

Nachfolgend werden Kalibrierungsschwankungen in einem Kommunikationskanal zwischen einer DUT und einer ATE, wie sie in den 1 und 2 gezeigt sind, beschrieben. Es wird jedoch darauf hingewiesen, dass der Kalibrierungsprozess nicht auf die Verwendung der in 1 und 2 gezeigten ATE begrenzt ist, sondern zur Kalibrierung von Phasenschwankungen im Kommunikationskanal jeder Art von Einrichtung angewendet werden kann.Subsequently, calibration variations in a communication channel between a DUT and an ATE as described in US Pat 1 and 2 are shown described. It should be noted, however, that the calibration process does not rely on the use of the 1 and 2 ATE is limited, but can be used to calibrate phase fluctuations in the communication channel of any type of device.

Wie oben erläutert, werden während einer Art des Testens einem Testsignal von der ATE Phasenschwankungen hinzugefügt und es wird beobachtet, wie die DUT auf die Phasenschwankungen reagiert. Tests wie diese sagen etwas über die Toleranz der DUT gegenüber Phasenschwankungen aus. Für die Zwecke dieser Anmeldung können Phasenschwankungen definiert werden als – und können sie enthalten – eine Variation einer Signalflanke aus ihrer Idealposition in der Zeit. Dazu kann Zeitverschiebung und/oder Verlängerung der Signale gehören. In 3 ist als Beispiel gezeigt, dass Position 54 der Idealposition eines Signals entspricht und Position 55 der verschobenen Position des Signals bei vorhandener Phasenschwankung.As discussed above, during one type of testing, phase fluctuations are added to a test signal from the ATE and it is observed how the DUT responds to the phase variations. Tests like these say something about the tolerance of the DUT to phase fluctuations. For the purposes of this application, phases Variations are defined as - and may contain - a variation of a signal edge from its ideal position in time. This may include time shift and / or extension of the signals. In 3 is shown as an example that position 54 corresponds to the ideal position of a signal and position 55 the shifted position of the signal when there is a phase fluctuation.

Die ATE kann unterschiedliche Arten von Phasenschwankungen in das Testsignal einfügen. In dieser Hinsicht können Phasenschwankungen allgemein in zwei Arten eingeteilt werden: deterministische Phasenschwankungen (deterministic jitter: DJ) und zufällige Phasenschwankungen (random jitter: RJ). DJ kann mit bekannten Quellen in Verbindung gebracht werden und in zwei Teile aufgeteilt werden: periodische Phasenschwankungen (PJ) und datenabhängige Phasenschwankungen (DDJ). PJ sind periodisch, was bedeutet, dass sie sich im Laufe der Zeit wiederholen, während DDJ im Wesentlichen konstant sind, was bedeutet, dass die Verschiebung über unterschiedliche Signalflanken verhältnismäßig gleichbleibend ist. PJ kann durch eine beliebige Anzahl von Quellen oder Faktoren erzeugt werden und folgt, was der Name andeutet, keinem festen Muster.The ATE can have different types of phase fluctuations in the test signal insert. In this regard, you can Phase fluctuations are generally divided into two types: deterministic Phase variations (deterministic jitter: DJ) and random phase fluctuations (random jitter: RJ). DJ can be associated with known sources be divided into two parts: periodic phase fluctuations (PJ) and data-dependent Phase fluctuations (DDJ). PJ are periodic, which means that They repeat themselves over time, while DDJ is essentially constant are, which means that the shift over different signal edges relatively consistent is. PJ can be through any number of sources or factors and, as the name implies, does not follow a fixed pattern.

In 4 ist eine Kalibrierungseinrichtung 57 gezeigt, die im nachfolgend beschriebenen Prozess zur Kalibrierung von Phasenschwankungen in einem Kommunikationskanal verwendet werden kann. Die Kalibrierungseinrichtung 57 ist elektrisch an die ATE anzuschließen. Zum Beispiel kann die Kalibrierungseinrichtung 57 an einer Schnittstel lenverbindung einer Einrichtungsschnittstellenkarte DIB anstelle der Schnittstellenverbindung einer DUT angeordnet sein. Die Kalibrierungseinrichtung 57 enthält eine Abtasteinrichtung 59 und eine Taktverteilungseinrichtung 60. Bei der Abtasteinrichtung 59 kann es sich um jede beliebige Art von Schaltung handeln, die eine digitale Wellenform, die von der ATE über einen Kommunikationskanal 61 geschickt wird, abtasten kann. Zum Beispiel kann die Abtasteinrichtung 59 einen D-Flip-Flop (D-FF) und/oder einen verriegelten Komparator enthalten. Die Abtasteinrichtung 59 führt das Abtasten in Übereinstimmung mit einem Taktsignal 62 (Strobe-Eingang) von der ATE durch. Die Taktverteilungseinrichtung 60 verteilt das Taktsignal an die unterschiedlichen Abtasteinrichtungen, eingeschlossen die Abtasteinrichtung 59 der Einrichtungsschnittstellenkarte DIB. Hierzu wird bemerkt, dass eine einzige Kalibrierungseinrichtung eine Mehrzahl von Abtasteinrichtungen zum Abtasten von Testdaten auf einer Mehrzahl von Kanälen enthalten kann. Alternativ kann eine einzige Kalibrierungseinrichtung pro Kommunikationskanal angeordnet sein und nur zur Kalibrierung der Phasenschwankungsmenge auf dem entsprechenden Kommunikationskanal verwendet werden. In einer Ausführungsform sind sechs Kalibrierungseinrichtungen auf einem DIB angeordnet, um sechs entsprechende Kommunikationskanäle zu kalibrieren.In 4 is a calibration device 57 which can be used in the process described below for calibrating phase variations in a communication channel. The calibration device 57 is electrically connected to the ATE. For example, the calibration device 57 be arranged at a Schnittstel lenverbindung a device interface card DIB instead of the interface connection of a DUT. The calibration device 57 contains a scanner 59 and a clock distribution device 60 , At the scanner 59 It can be any type of circuit that has a digital waveform coming from the ATE via a communication channel 61 is sent, can scan. For example, the scanning device 59 a D flip-flop (D-FF) and / or a locked comparator included. The scanning device 59 performs sampling in accordance with a clock signal 62 (Strobe input) from the ATE. The clock distribution device 60 distributes the clock signal to the different scanners, including the scanner 59 the setup interface card DIB. It will be appreciated that a single calibration device may include a plurality of samplers for sampling test data on a plurality of channels. Alternatively, a single calibration device may be arranged per communication channel and used only to calibrate the jitter amount on the corresponding communication channel. In one embodiment, six calibration devices are arranged on a DIB to calibrate six corresponding communication channels.

Die Abtasteinrichtung 59 tastet Testdaten des Kommunikationskanals ab, um abgetastete Daten zu erzeugen. In dieser Ausführung tastet die Abtasteinrichtung 59 die Testdaten mit einer geringeren Rate ab als die Testdaten durch den Kommunikationskanal befördert werden. Das wird als Unterratenabtasten (undersampling) bezeichnet. Haben beispielsweise die Testdaten eine Frequenz von 1 Gigahertz (GHz) und damit eine Periode von 1 Nanosekunde (ns), dann hat das Taktsignal beispielsweise eine Frequenz von 100 Megahertz (MHz) und eine Periode von 10 ns, was zu einer Abtastung pro jedem zehnten Datenbit führt. Für Doppel-Daten-Ratendaten, wo die Daten sowohl an der aufsteigenden als auch an der abfallenden Flanke eines Taktes abgetastet werden, kann das Taktsignal in einem Beispiel eine Frequenz von 50 MHz und eine Periode von 20 ns haben.The scanning device 59 scans test data of the communication channel to generate sampled data. In this embodiment, the scanner scans 59 the test data is sent at a lower rate than the test data is carried through the communication channel. This is called undersampling. For example, if the test data has a frequency of 1 gigahertz (GHz), and thus a period of 1 nanosecond (ns), then the clock signal will have, for example, a frequency of 100 megahertz (MHz) and a period of 10 ns, resulting in one sample per every tenth Data bit leads. For double data rate data where the data is sampled on both the rising and falling edges of a clock, in one example, the clock signal may have a frequency of 50 MHz and a period of 20 ns.

In einer Ausführungsform beträgt die Abtastperiode nicht ein genaues Mehrfaches der Testdatenperiode. Eine Unterratenabtast-Technik, bei der die Abtastperiode kein genaues Mehrfaches der Testdatenperiode ist, ist als schreitende Abtastung (walking strobe) bekannt. Ein Beispiel für eine schreitende Unterratenabtastung ist im U. S. Patent Nr. 6.609.077 beschrieben, deren Inhalt hiermit durch Bezug vollständig in dieser Anmeldung enthalten ist.In an embodiment is the sampling period is not an exact multiple of the test data period. A sub-rate sampling technique in which the sample period is not an exact one Multiple of the test data period is as a pacing scan (walking strobe) known. An example of a passing subrate sampling is described in U.S. Patent No. 6,609,077, the contents of which are hereby incorporated by reference by reference completely contained in this application.

Die 5 und 6 illustrieren die schreitende Abtastung. In 5 wird dargestellt, dass die Abtasteinrichtung 59 die Testdaten 63 entsprechend einem schreitenden Takt T_ws 64 (der durch die ATE generiert sein kann) abtastet. Der schreitende Takt hat eine Frequenz, die anders ist (z. B. geringer) als die Frequenz der Testdaten (dem Phasenschwankungssignal), was dazu führt, dass die Testdaten während jedes der aufeinander folgenden Abtastzyklen 65, 66 usw. mit einer kleinen Abweichung abgetastet werden, wie in 5 gezeigt. Das bedeutet, dass die Abtasteinrichtung 59 mit einer Frequenz zum Abtasten eingerichtet („strobed”) ist, die sich von der des zu messenden Signals unterscheidet, was dazu führt, dass der schreitende Takt über das Signal mit bekannten Abweichungen fortschreitet. Beispielsweise tastet der der schreitende Takt während eines ersten Zyklus das Testsignal 63 an den Punkten 0, 1, 2 und 3 (65) ab. Während des nächsten Zyklus ist der der schreitende Takt geringfügig verschoben, was zu einer Abtastung an den Punkten 4, 5, 6 und 7 (66) führt, und so weiter. Die sich ergebenden Beispiele, d. h. die eingefangenen Datenbits, können zur Rekonstruktion der Testdaten (des Phasenschwankungssignals) verwendet werden, wie es in 6 gezeigt ist.The 5 and 6 illustrate the pacing scan. In 5 is shown that the scanning device 59 the test data 63 according to a pacing tact T _ws 64 (which may be generated by the ATE) scans. The pacing clock has a frequency that is different (eg, less) than the frequency of the test data (the jitter signal), which results in the test data during each of the consecutive sample cycles 65 . 66 etc. are scanned with a small deviation, as in 5 shown. That means the scanning device 59 is strobed, which differs from that of the signal to be measured, causing the passing clock to propagate across the signal with known discrepancies. For example, the pacing clock samples the test signal during a first cycle 63 at points 0, 1, 2 and 3 ( 65 ). During the next cycle, the pacing clock is shifted slightly, resulting in a scan at points 4, 5, 6, and 7 (FIG. 66 ), and so on. The resulting examples, ie the captured data bits, can be used to reconstruct the test data (the jitter signal), as shown in FIG 6 is shown.

In dieser Ausführung sind die Phasenschwankungsmengen, die von der Abtasteinrichtung 59 und dem Taktsignal eingefügt wurden, im Vergleich zur Phasenschwankungsmenge in den Testdaten verhältnismäßig klein. Das ist so, um die Einwirkungen der Abtasteinrichtung und des Taktsignals auf den Testprozess zu verringern. Beispielsweise kann die Phasenschwankung in den Testdaten im Bereich von 100 ± 10% Pikosekunden (ps) liegen. Die Menge an Phasenschwankung, die durch die Abtasteinrichtung hinzugefügt wird, kann im Bereich von 1/10^tel ps liegen. Ein Teil, das zur Implementierung der Abtasteinrichtung 59 verwendet werden kann, wird von Inphi^® als Teil Nr. 25706PP hergestellt. Die Menge an Phasenschwankung, die vom Taktsignal hinzugefügt wird, kann im Bereich von weniger als (<) 1 ps liegen. Beispielsweise kann die von Teradyne^®, Inc., hergestellte PicoClock^TM zum Erzeugen des Taktsignals eingesetzt werden, das zum Abtasten der mit Phasenschwankungen versehenen Testdaten verwendet wird.In this version are the phases fluctuation amounts generated by the scanning device 59 and the clock signal are relatively small compared to the phase fluctuation amount in the test data. This is to reduce the effects of the scanner and the clock signal on the testing process. For example, the phase variation in the test data may be in the range of 100 ± 10% picoseconds (ps). The amount of phase fluctuation added by the scanner may be in the range of 1/10 ^telps . Part of the implementation of the scanner 59 may be used is manufactured by Inphi ^® as part no. 25706PP. The amount of jitter added by the clock signal may be in the range of less than (<) 1 ps. For example, the PicoClock ^TM ^® by Teradyne, Inc., produced can be used for generating the clock signal which is used to sample the test data provided with jitter.

Die von der Abtasteinrichtung ausgegebenen abgetasteten Daten werden an eine Verarbeitungseinrichtung weitergeleitet, die der ATE zugeordnet ist. Zum Beispiel können die abgetasteten Daten einem mit der ATE assoziierten Computersystem 14 oder Mikroprozessor, Mikrocontroller oder einer mit der ATE assoziierten programmierbaren Logik zur Verfügung gestellt werden. Die Verarbeitungseinrichtung rekonstruiert das Phasenschwankungssignal aus den abgetasteten Daten (siehe zum Beispiel 6) und bestimmt die Menge an Phasenschwankung in dem rekonstruierten Signal durch, zum Beispiel, einen Vergleich des rekonstruierten Signals mit den Testdaten, die ursprünglich auf dem Kommunikationskanal ausgegeben wurden.The sampled data output by the scanner is passed to a processor associated with the ATE. For example, the sampled data may be associated with a computer system associated with the ATE 14 or microprocessor, microcontroller or programmable logic associated with the ATE. The processor reconstructs the jitter signal from the sampled data (see, for example, FIG 6 ) and determines the amount of jitter in the reconstructed signal by, for example, comparing the reconstructed signal with the test data originally output on the communication channel.

In dieser Hinsicht können Phasenschwankungen durch den Kommunikationskanal eingeführt werden, wobei die Phasenschwankung an etwa dem Kontaktpunkt zur DUT anders ausgeführt wird als die Vorhersage (z. B. die durch die ATE in die Testdaten eingeführte Phasenschwankung). Dementsprechend besteht ein Zweck des hier beschriebenen Kalibrierungsprozesses darin, die Menge an Phasenschwankung festzustellen, die etwa an dem Kontaktpunkt zur DTU vorhanden ist. Jedoch enthält die Phasenschwankung im rekonstruierten Signal, das vom Kontaktpunkt bis zur DUT gemessen wird, ebenfalls Phasenschwankungen, die durch das Taktsignal und die Abtasteinrichtung eingeführt wurden. Auch wenn die durch das Taktsignal und die Abtasteinrichtung eingeführte Phasenschwankung verhältnismäßig klein ist (wie oben beschrieben wurde), kann sie doch die Kalibrierung der Testeinrichtung beeinflussen. Dementsprechend kann die Phasenschwankung in dem rekonstruierten Signal weiter bearbeitet werden, um einen Wert zu erzeugen, der im Wesentlichen der Phasenschwankungsmenge entspricht, die etwa am Kontaktpunkt zur DUT vorhanden ist. Das heißt, die durch das Taktsignal und die Abtasteinrichtung eingeführte Phasenschwankung kann zumindest zum größten Teil aus der Phasenschwankung im rekonstruierten Signal entfernt werden.In in this regard Phase fluctuations are introduced through the communication channel where the phase variation at about the point of contact with the DUT is different accomplished is considered the prediction (eg, the phase fluctuation introduced by the ATE in the test data). Accordingly, there is a purpose of the calibration process described herein in determining the amount of jitter that's about the contact point to the DTU is present. However, the phase fluctuation contains in the reconstructed signal, measured from the contact point to the DUT is also phase fluctuations caused by the clock signal and introduced the scanner were. Even if due to the clock signal and the sampling device introduced Phase variation is relatively small (as described above), it can do the calibration of the Test facility affect. Accordingly, the phase fluctuation be further processed in the reconstructed signal to a To generate value of substantially the phase fluctuation amount corresponds, which is present at about the contact point to the DUT. The is called, the jitter introduced by the clock signal and the sampler at least for the most part be removed from the phase fluctuation in the reconstructed signal.

Genauer gesagt, es sei angenommen, dass J₂ die Menge an Phasenschwankung ist, die im Wesentlichen der Menge an Phasenschwankung entspricht, die etwa am Kontaktpunkt zur DUT festgestellt wird. Dabei sei angenommen, dass J₁ die Menge an Phasenschwankung im rekonstruierten Signal ist, J₄ die Menge an Phasenschwankung, die durch die Abtasteinrichtung 59 eingeführt wird, und J₅ die Menge an Phasenschwankung, die durch das Taktsignal (z. B. den Strobe, der zum Takten der Abtasteinrichtung verwendet wird) eingeführt wird. Die Verarbeitungseinrichtung bestimmt die Menge an Phasenschwankung, die etwa am Kontaktpunkt zur DUT (J₂) herrscht, wie folgt: J2 = √(J1 2 – J4 2 – J5 2). More specifically, it is assumed that J _{2 is} the amount of jitter that is substantially equal to the amount of jitter noted at about the contact point with the DUT. Assuming that J _{1 is} the amount of jitter in the reconstructed signal, J _{4 is} the amount of jitter caused by the scanner 59 is introduced, and J _5, the amount of phase fluctuation by the clock signal is introduced (eg. as the strobe, which is used to clock the scanning device). The processing means determines the amount of jitter that occurs at about the point of contact with the DUT (J ₂ ) as follows: J 2 = √ (J 1 2 - J 4 2 - J 5 2 ).

In einer alternativen Ausführung wird die Ausgabe der abgetasteten Daten durch die Abtasteinrichtung 59 an die der ATE zugeordneten Verarbeitungseinheit weitergeleitet. Wie oben beschrieben, rekonstruiert die Verarbeitungseinrichtung das Phasenschwankungssignal aus den abgetasteten Daten (siehe zum Beispiel 6) und bestimmt die Menge an Phasenschwankung in dem rekonstruierten Signal durch, zum Beispiel, Vergleichen des rekonstruierten Signals mit den ursprünglichen Testdaten mit hinzugefügten Phasenschwankungen. In dieser Ausführung ist das Taktsignal, das zum Abtasten von der Abtasteinrichtung 59 verwendet wird, jedoch das tatsächliche Taktsignal, das während des Betriebs von der ATE verwendet wird, und nicht ein Taktsignal mit reduzierter Phasenschwankung, wie es in der oben beschriebenen Ausführung der Fall war. Dementsprechend ermöglicht diese Implementierung der ATE, die Menge an Phasenschwankungen festzustellen, die etwa im Bereich des Kontaktpunktes zur DUT während der tatsächlichen Testbedingungen auftritt.In an alternative embodiment, the output of the sampled data by the scanner 59 forwarded to the ATE associated processing unit. As described above, the processing means reconstructs the jitter signal from the sampled data (see, for example, FIG 6 ) and determines the amount of jitter in the reconstructed signal by, for example, comparing the reconstructed signal with the original test data with added phase jitter. In this embodiment, the clock signal used to sample from the scanner 59 but the actual clock signal used by the ATE during operation rather than a clock signal with reduced jitter, as was the case in the embodiment described above. Accordingly, this implementation of the ATE allows for the determination of the amount of phase variations that occur approximately at the contact point to the DUT during the actual test conditions.

In diesem Fall kann die Phasenschwankung, die durch die Abtasteinrichtung 59 eingeführt wurde, mindestens zum größten Teil aus der Phasenschwankung des rekonstruierten Signals entfernt werden. Die durch das Taktsignal erzeugte Phasenschwankung wird jedoch nicht entfernt. Dementsprechend bestimmt die Verarbeitungseinrichtung die Menge an Phasenschwankung, die etwa am Kontaktpunkt zur DUT auftritt, wie folgt: J2 = √(J1 2 – J4 2) In this case, the phase fluctuation caused by the scanner 59 was at least for the most part removed from the phase fluctuation of the reconstructed signal. However, the jitter caused by the clock signal is not removed. Accordingly, the processing means determines the amount of jitter occurring approximately at the contact point to the DUT as follows: J 2 = √ (J 1 2 - J 4 2 )

Wobei J₁, J₂ und J₄ den oben beschriebenen Variablen entsprechen. Daraus ergibt sich, dass die Verarbeitungseinrichtung die Menge an Phasenschwankung bestimmt, die eine DUT erfahren würde, wenn sie mit der ATE verbunden wäre, wenn sie z. B. anstelle der Kalibrierungseinrichtung 57 angeordnet wäre.Where J ₁ , J ₂ and J ₄ correspond to the variables described above. It follows that the processing means the amount of phases determined that a DUT would experience if it were connected to the ATE when B. instead of the calibration device 57 would be arranged.

Der oben beschriebene Kalibrierungsprozess (nachfolgend als „der Kalibrierungsprozess” bezeichnet) bietet zahlreiche Vorteile. Beispielsweise kann der Kalibrierungsprozess dazu verwendet werden, die ATE zu kalibrieren, um SERialisierungs-/DESerialisierungs-Einrichtungen (SERDES), Hochleistungsspeichereinrichtungen und Datenbusse wie einen PCI-Express zu testen. Es wird jedoch darauf hingewiesen, dass der Kalibrierung sprozess nicht auf das solcher Einrichtung zugeordnete Testen beschränkt ist und dazu verwendet werden kann, die ATE zu kalibrieren, um jede Art von Test an allen Arten von Einrichtungen durchzuführen.Of the Calibration process described above (hereinafter referred to as "the calibration process") offers numerous advantages. For example, the calibration process used to calibrate the ATE to SERialization / DESerialization facilities (SERDES), High performance storage devices and data buses such as a PCI Express to test. It is noted, however, that the calibration process is not limited to testing associated with such device and can be used to calibrate the ATE to each Perform kind of test on all types of facilities.

Der Kalibrierungsprozess ist nicht auf die Verwendung der oben beschriebenen Hardware und Software beschränkt. Der Kalibrierungsprozess kann unter Verwendung jeder Hardware und/oder Software ausgeführt werden. Beispielsweise kann der Kalibrierungsprozess oder können Abschnitte daraus zumindest teilweise ausgeführt werden, indem digitale elektronische Schaltungsanordnungen oder Computer-Hardware, Firmware, Software oder Kombinationen daraus angewendet werden.Of the Calibration process is not based on the use of the above Hardware and software limited. The calibration process may be performed using any hardware and / or Software executed become. For example, the calibration process may or may be sections from it at least partially be executed by digital electronic Circuitry or computer hardware, firmware, software or combinations thereof.

Der Kalibrierungsprozess (zum Beispiel die durch die Verarbeitungseinrichtung durchgeführten Funktionen) kann zumindest teilweise über ein Computerprogrammprodukt ausgeführt werden, d. h. über ein Computerprogramm, das materiell auf einem Informationsträger vorhanden ist, zum Beispiel in einem oder mehreren maschinenlesbaren Medien oder in einem sich fortpflanzendem Signal, um den Betrieb von datenverarbeitenden Geräten, z. B. von einem programmierbaren Prozessor, einem Computer oder einer Mehrzahl von Computern, durchzuführen oder zu ihn zu steuern. Ein Computerprogramm kann in jeder Art von Programmiersprache geschrieben sein, eingeschlossen Compiler-Sprache oder Interpreter-Sprache, und es kann in jeder Form angeordnet sein, auch als ein Einzelprogramm oder als ein Modul, eine Komponente, eine Subroutine oder eine andere Einheit, die zur Verwendung in einer Computerumgebung geeignet ist. Ein Computerprogramm kann so angeordnet sein, dass es auf einem Computer auszuführen ist oder auf einer Mehrzahl von Computern, die an einem Einsatzort oder an einer Mehrzahl von Einsatzorten verteilt und durch ein Kommunikationsnetzwerk verbunden ist.Of the Calibration process (for example, by the processing device performed functions) can at least partially over running a computer program product, d. H. about one Computer program that exists materially on an information carrier is, for example, in one or more machine-readable media or in a propagating signal to the operation of data processing Devices, z. B. from a programmable processor, a computer or a Plurality of computers to perform or to steer him. A computer program can be in any kind of Programming language, including compiler language or interpreter language, and it can be arranged in any form, even as a single program or as a module, a component, a subroutine, or another A unit suitable for use in a computer environment. A computer program can be arranged to be on a computer Computer is or on a plurality of computers that are in one location or distributed at a plurality of sites and through a communication network connected is.

Aktionen, die der Durchführung des Kalibrierungsprozesses zugeordnet sind, können durch einen oder mehrere programmierbare Prozessoren durchgeführt werden, die ein oder mehrere Computerprogramme ausführen, um die Funktionen des Kalibrierungsprozesses auszuführen. Die ganze ATE oder ein Teil davon kann als logische Schaltungsanordnung für diesen speziellen Zweck ausgeführt sein, beispielsweise als FPGA (field programmable gate array) und/oder als applikationsspezifische integrierte Schaltung (application-specific integrated circuit: ASIC).Actions, the implementation assigned to the calibration process can be determined by one or more programmable processors are performed, one or more Run computer programs, to perform the functions of the calibration process. The whole ATE or part of it can be considered logical circuitry For this special purpose be, for example as FPGA (field programmable gate array) and / or as an application-specific integrated circuit (application-specific integrated circuit: ASIC).

Zu den Prozessoren, die für die Ausführung eines Computerprogramms geeignet sind, gehören beispielsweise sowohl allgemeine Mikroprozessoren und solche, die für spezielle Zwecke ausgelegt sind, als auch einer oder mehrere Prozessoren beliebiger Art von digitalem Computer. Im Allgemeinen empfängt ein Prozessor Instruktionen und Daten von einem Read-Only-Speicher oder einem Random-Access-Speicher oder von beiden. Zu den Elementen eines Computers gehört ein Prozessor zur Ausführung von Instruktionen und eine oder mehrere Speichereinrichtungen zum Speichern von Befehlen und Daten.To the processors that for the execution of a For example, computer programs are both general Microprocessors and those designed for special purposes are, as well as one or more processors of any kind of digital computer. In general, a processor receives instructions and data from a read-only memory or a random access memory or both. The elements of a computer include a processor for execution instructions and one or more memory devices for Saving commands and data.

Elemente unterschiedlicher hierin beschriebener Ausführungsformen können kombiniert werden, um weitere Ausführungsformen zu bilden, die im voraufgehenden Text nicht speziell beschrieben wurden. Weitere Ausführungsformen, die hierin nicht besonders beschrieben wurden, befinden sich ebenfalls innerhalb des Bereiches der nachfolgenden Ansprüche.elements different embodiments described herein may be combined Be for more embodiments not specifically described in the preceding text were. Further embodiments, which are not specifically described herein are also within the scope of the following claims.

ZusammenfassungSummary

Kalibrieren von Phasenschwankungen in einem Kommunikationskanal zwischen einer Testeinrichtung und einer Verbindung zu einer zu testenden Baugruppe (DUT), mit folgenden Verfahrensschritten: Abtasten von Testdaten in dem Kommunikationskanal im Bereich eines Punktes der Verbindung, um Abtastdaten zu erzeugen, wobei die Testdaten mit einer ersten Rate durch den Kommunikationskanal wandern und die Testdaten mit einer zweiten Abtastrate abgetastet werden, die niedriger als die erste Rate ist; Bestimmen einer ersten Phasenschwankungsmenge in den Abtastdaten im Verhältnis zu den Testdaten und Bestimmen einer zweiten Phasenschwankungsmenge im Bereich des Punktes der Verbindung auf der Basis der ersten Phasenschwankungsmenge.Calibrate of phase fluctuations in a communication channel between a Test device and a connection to a module to be tested (DUT), with the following steps: Sampling of test data in the communication channel in the area of a point of connection to Generate sample data, the test data at a first rate wander through the communication channel and the test data with a sampled at a second sampling rate lower than the first rate is; Determining a first phase fluctuation amount in the sample data in relation to to the test data and determining a second phase fluctuation amount in the region of the point of connection based on the first phase fluctuation amount.

Claims

A method for calibrating phase variations in a communication channel between a tester and a connection to a module under test (DUT), comprising the steps of: sampling test data in the communication channel in the region of a point of the connection to generate sample data, the test data having a first rate through the communication channel and the test data is sampled at a second sampling rate lower than the first rate; Determining a first phase fluctuation amount in the sample data in relation to the test data; and determining a second phase fluctuation amount in the region of the point of the connection based on the first phase fluctuation amount.

Method according to claim 1, characterized in that that the first phase fluctuation amount is a third phase fluctuation amount contains during the Scanning introduced will, and determining the second phase fluctuation amount the processing of the first phase fluctuation amount includes the Essentially remove the effect of the third phase fluctuation amount.

A method according to claim 2, characterized in that the third amount of jitter (J ₃₎ includes a phase variation (J _4), which is introduced through a device for sampling, and a phase variation (J ₅₎ introduced through an sampling pulse for clocking the device becomes; and that the second phase fluctuation amount (J ₂ ) is determined as follows: J 2 = √ (J 1 2 - J 4 2 - J 5 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

A method according to claim 2, characterized in that said third phase fluctuation amount (J ₃ ) includes a jitter (J ₄ ) introduced by means for sampling; and that the second phase fluctuation amount (J ₂ ) is determined as follows: J 2 = √ (J 1 2 - J 4 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

Method according to claim 1, characterized in that in that the means for sampling is a locked comparator contains.

Method according to claim 1, characterized in that in that the device for sampling contains a D flip-flop

The method of claim 1, further characterized by adding from phase fluctuations to the test data, with the phase variations at least one of the two contains: periodic phase fluctuations or deterministic phase fluctuations.

System for calibrating phase fluctuations in a communication channel with the following features: a scanner for sampling test data in the communication channel for generation of sampling data, wherein the sampling device is set up for Sampling the test data in the area of a point of connection between the module to be tested (DUT) and the communication channel, wherein the test data at a first rate through the communication channel wander and the test data sampled at a second sampling rate which is lower than the first installment; and a processor, executes the following: Determine a first phase fluctuation amount in the sampling data relative to the test data; and Determining a second phase fluctuation amount in the region of the point of connection based on the first phase fluctuation amount.

System according to claim 8, characterized that the first phase fluctuation amount is a third phase fluctuation amount contains during the Scanning introduced will, and determining the second phase fluctuation amount the processing of the first phase fluctuation amount includes the Essentially remove the effect of the third phase fluctuation amount.

System according to claim 9, characterized in that the third amount of jitter (J ₃₎ includes a phase variation (J _4), which is introduced through a device for sampling, and a phase variation (J ₅₎ introduced through an sampling pulse for clocking the device becomes; and that the second phase fluctuation amount (J ₂ ) is determined as follows: J 2 = √ (J 1 2 - J 4 2 - J 5 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

A system according to claim 9, characterized in that said third phase fluctuation amount (J ₃ ) includes a jitter (J ₄ ) introduced by means for sampling; and that the second phase fluctuation amount (J ₂ ) is determined as follows: J 2 = √ (J 1 2 - J 4 2 ) Here, J ₁ corresponds to the first phase fluctuation amount.

System according to claim 8, characterized in that the scanning device contains a locked comparator.

System according to claim 8, characterized in that the scanning device contains a D flip-flop.

System according to claim 8, characterized that the testing device adds phase variations to the test data, the phase variations at least one of the two contains: periodic Phase fluctuations or deterministic phase fluctuations.

System according to claim 8, characterized that the scanner is arranged to sample the test data in accordance with a clock signal; and that the system keeps following includes: a Clock distributor means for receiving the clock signal and delivering the clock signal to the scanner.

Automatic Test Equipment (ATE) with the following features: an assembly interface card with an interface connection to connect to the to be tested Assembly (DUT); Connection electronics for generating test data for transmission via a Communication channel to the interface connection, the test data phase fluctuations exhibit; and a device connected to the interface connection instead of the one to be tested Assembly (DUT), wherein the device is adapted to the To sample test data using the subrate sampling technique, to generate sample data; and a processor for use of the sampling data to determine a jitter amount in the test data in Range of a point corresponding to the interface connection to determine.

Automatic test device (ATE) according to claim 16, characterized in that the processor is adapted is the phase fluctuation amount by removing at least one determine the phase variations produced by the device and by a clock signal provided by the means for sampling the test data is used.

Automatic test device (ATE) according to claim 16, characterized in that the subrate scanning technique is a striding scan, in which the test data with a first frequency sampled lower than a second frequency Frequency of test data is, where the first frequency is not a multiple the second frequency is.

Automatic test device (ATE) according to claim 16, characterized in that the device is one of the two includes: a locked comparator and a D flip-flop.

Automatic test device (ATE) according to claim 16, characterized in that a clock distributor device is provided is to receive the clock signal and to provide the clock signal to the device, the device being designed to the sampling in accordance with the clock signal.