DE10393969T5

DE10393969T5 - Mechanismus zur Verteilung von Unterbrechungen niedrigster Priorität unter Berücksichtigung des Prozessorleistungszustands

Info

Publication number: DE10393969T5
Application number: DE10393969T
Authority: DE
Inventors: Shivnandan Portland Kaushik; John Mountain View Horigan; Alon Ramat Hasharon Naveh; James Banks Crossland
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2002-12-26
Filing date: 2003-12-05
Publication date: 2008-06-26
Also published as: GB0505391D0; US7761720B2; GB2412457A; HK1075314A1; WO2004061686A2; US20070143514A1; CN100349147C; TWI233545B; CN1732447A; TW200413889A; GB2412457B; US7191349B2; WO2004061686A3; AU2003298903A1; US20040128563A1

Abstract

Verfahren, Folgendes umfassend:
Empfangen erster Leistungszustandsinformationen von einer ersten Komponente und zweiter Leistungszustandsinformationen von einer zweiten Komponente;
Empfangen erster Aufgabenprioritätsinformationen von der ersten Komponente und zweiter Aufgabenprioritätsinformationen von der zweiten Komponente;
Empfangen einer Unterbrechungsanforderung von einer ersten Vorrichtung zum Bedienen;
Beurteilen von Informationen über Leistungszustand und Aufgabenpriorität für die erste und zweite Komponente, um zu bestimmen, welche Komponente die Unterbrechungsanforderung bedienen soll;
Auswählen auf der Grundlage der Informationen über den Leistungszustand und der Aufgabenpriorität entweder der ersten Komponente oder der zweiten Komponente, eine Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden; und
Übermitteln der Unterbrechungsanforderung an die Zielkomponente.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet der Mikroprozessoren und Computersysteme. Insbesondere betrifft die vorliegende Erfindung ein Verfahren und eine Vorrichtung für einen Mechanismus zur Verteilung von Unterbrechungen niedrigster Priorität unter Berücksichtigung des Prozessorleistungszustands.
ALLGEMEINER STAND DER TECHNIK
Computersysteme haben unsere Gesellschaft zunehmend durchdrungen. Die Verarbeitungsfähigkeiten von Computer haben die Effizienz und die Produktivität von Arbeitern in einem breiten Berufespektrum erhöht. Da die Kosten für Kauf und Betrieb eines Computers fortgesetzt fallen, ist es mehr und mehr Konsumenten möglich, neuere und schnellere Maschinen zu nutzen. Weiterhin genießen viele Menschen die Verwendung von Notebook-Computern wegen der Freiheit. Mobile Computer gestatten Benutzern, ihre Daten und ihre Arbeit leicht mitzunehmen, wenn sie das Büro verlassen oder reisen. Mit diesem Szenarium sind Vertriebsmitarbeiter, Geschäftsleute und sogar Studenten ziemlich vertraut.
Eine ähnliche Erscheinung ist bei Desktop- und Server-Maschinen aufgetreten. Mit der Entwicklung neuerer Entwürfe und Merkmale setzt sich das exponentielle Wachstum der Rechenfähigkeiten von Prozessoren fort. Computer-Entwürfe sowohl für den mobilen als auch den Desktop-Bereich bewegen sich allmählich in Richtung auf die Verwendung von Multi-Core- oder Multi-Threading-Prozessoren zu, welche gleichzeitig eine Anzahl von Anwendungen und Aufgaben durchführen können. Manche Systeme werden auch mit mehreren physikalischen Prozessoren gebaut. Die Kosten für eine erhöhte Rechenleistung umfassen jedoch auch die wirklichen Stromkosten. Mit anderen Worten, der Stromverbrauch in diesen Maschinen wird extrem hoch. Auch thermische Überlegungen können aufgrund der Beziehung zum Strom wichtig werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird beispielhaft illustriert und wird durch die Figuren der begleitenden Zeichnungen nicht eingeschränkt, bei welchen gleiche Bezugszeichen gleiche Elemente bezeichnen und bei welchen:
1 ein Blockdiagramm eines Parallelprozessor-Computersystems ist, welches mit einem Chipsatz und mit Prozessoren ausgebildet ist, welche einen Mechanismus zur Verteilung von Unterbrechungen niedrigster Priorität unter Berücksichtigung des Leistungszustands gemäß einer Ausführungsform der vorliegenden Erfindung umfassen;
2 ein Blockdiagramm eines Multi-Core-Prozessormoduls und eines zugeordneten Chipsatzes ist, welche eine Ausführungsform eines Unterbrechungsmechanismus, welcher den Leistungszustand berücksichtigt, der vorliegenden Erfindung umfassen;
3 ein Blockdiagramm eines Multi-Threading-Prozessors und eines zugeordneten Chipsatzes ist, welche eine andere Ausführungsform eines Unterbrechungsmechanismus, welcher den Leistungszustand berücksichtigt, gemäß der vorliegenden Erfindung umfassen;
4 die Prozessorleistungszustände bei einer Ausführungsform der vorliegenden Erfindung illustriert;
5 ein Diagramm eines Eintrags einer Prozessoraufgaben-Informationstabelle für einen Chipsatz einer Ausführungsform ist;
6A bis D Ablaufdiagramme sind, welche eine Ausführungsform eines Verfahrens zum Verteilen von Unterbrechungen unter Berücksichtigung des Leistungszustands illustrieren; und
7 ein Ablaufdiagramm ist, welches eine andere Ausführungsform eines Verfahrens zur Verteilung von Unterbrechungen unter Berücksichtigung des Prozessorleistungszustands illustriert.
AUSFÜHRLICHE BESCHREIBUNG
Es werden ein Verfahren und eine Vorrichtung für einen Mechanismus für eine Verteilung von Unterbrechungen niedrigster Priorität unter Berücksichtigung des Prozessorleistungszustands offenbart. Die hier beschriebenen Ausführungsformen werden insbesondere im Kontext eines universellen Mikroprozessors und Chipsatzes beschrieben. Obwohl die folgenden Ausführungsformen unter Bezugnahme auf einen Prozessor und auf einen Chipsatz beschrieben werden, sind andere Ausführungsformen auf andere Typen integrierter Schaltkreise und Logikvorrichtungen anwendbar. Die gleichen Verfahren und Lehren der vorliegenden Erfindung können leicht auf andere Schaltungs- oder Halbleitervorrichtungen angewendet werden, welche von einer Leistungsüberwachung und verbesserten Unterbrechungsbehandlung profitieren können. Die Lehren der vorliegenden Erfindung sind auf jeden Prozessor oder jede Maschine anwendbar, welche Unterbrechungen durchführen. Die vorliegende Erfindung ist jedoch nicht auf ein Parallelprozessorsystem oder ein Mult-Core-Prozessormodul begrenzt und kann auf jeden Mikroprozessor und auf jeder Maschine angewendet werden, auf welchen Multi-Threading oder ein Multi-Tasking durchgeführt werden kann.
Bei der folgenden Beschreibung werden für Erklärungszwecke zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Durchschnittsfachleute werden jedoch erkennen, daß diese spezifischen Einzelheiten nicht nötig sind, um die vorliegende Erfindung zu praktizieren. In anderen Fällen werden wohlbekannte elektrische Strukturen und Schaltungen nicht in besonderen Einzelheiten dargelegt, um die vorliegende Erfindung nicht unnötig zu verschleiern.
Technologische Fortschritte haben dazu geführt, daß sich Prozessor- und Anwendungsparallelität weiter verbreitet haben. Viele Server und Plattformen wenden sich zunehmend dem Threading als einem Weg zur Steigerung des Gesamtsystemleistungsvermögens zu. Viele Anwendungen sind threaded, in mehrere Befehlsströme aufgeteilt, um den Vorteil mehrerer Prozessoren zu nutzen. Betriebssysteme, welche parallelverarbeitungsfähig sind, können diese Threads zur parallelen Verarbeitung auf mehrere Prozessoren in dem System einplanen. Weiterhin kann Parallelität auf Thread-Ebene auch auf jedem Prozessor auftreten. Anwendungen mit Dual- oder Parallelverarbeitung in den Bereichen Web-Serving, Suchmaschinen, Sicherheit, Streaming-Medien und Datenbanken können beispielsweise den Vorteil der gesteigerten Verarbeitungsleistung von Multi-Threading und von Parallelprozessor-Computersystemen nutzen.
Ein Typ der Multi-Threading-Technik, wie beispielsweise die Hyper-Threading-Technik, ist eine Form der simultanen Multi-Threading-Technik (SMT), bei welcher mehrere Threads von Software-Anwendungen gleichzeitig auf einem Prozessor ablaufen können. Dies wird durch ein Duplizieren des Strukturzustands auf jedem Prozessor erreicht, während ein Satz Prozessorausführungsressourcen gemeinsam benutzt wird. Der Strukturzustand verfolgt den Fluß eines Programms oder Threads nach, und die Ausführungsressourcen sind die Einheiten auf dem Prozessor, welche die Arbeit ausführen (d. h. addieren, multiplizieren, laden usw.). Bei manchen Parallelprozessorsystemen weist jeder Prozessor seinen eigenen Satz Prozessorausführungsressourcen und seinen eigenen Strukturzustand auf. Bei Multi-Threading-fähigen Parallelprozessorsystemen kann der Strukturzustand für jeden Prozessor dupliziert werden, obwohl jeder Prozessor immer noch einen Satz Ausführungsressourcen aufweist. Beim Einplanen von Threads behandelt das Betriebssystem die separaten Strukturzustände auf jedem Prozessor als einen separaten, „logischen" Prozessor. Logische Prozessoren nutzen fast alle anderen Ressourcen auf dem physikalischen Prozessor gemeinsam, wie beispielsweise Cache-Speicher, Ausführungseinheiten, Sprungprädiktoren, Steuerungslogik und Busse. Wie physikalische Prozessoren, kann jeder logische Prozessor unabhängig auf Unterbrechungen reagieren. Ein logischer Prozessor kann einen ersten Software-Thread nachverfolgen, während ein anderer logischer Prozessor gleichzeitig einen zweiten Software-Thread nachverfolgen kann. Da mehrere Threads einen Satz Ausführungsressourcen gemeinsam benutzen, kann ein Thread Ressourcen verwenden, welche sich im Ruhezustand befänden, wenn der Prozessor andernfalls nur einen Thread ausführen würde. Im Ergebnis können das Gesamtleistungsvermögen und die Systemreaktion verbessert werden.
Es können verschiedene Wege zum Verbessern des Stromverbrauchs und des Leistungsvermögens einer Prozessorarchitektur wünschenswert sein. Ein interessanter Bereich bezieht das Behandeln und das Bedienen von Unterbrechungsanforderungen von unterschiedlichen Systemvorrichtungen durch Prozessoren ein. Bei manchen Systemen werden Unterbrechungsanforderungen durch die Chipsatzlogik verwaltet. Die Chipsatzlogik fängt diese Anforderungen ab und bestimmt, auf welchen Prozessor die Anforderung zur Bedienung verteilt wird. Bei Einprozessorsystemen ist dies einfach, da der Chipsatz ein einzelnes Ziel aufweist. Bei Systemen, welche mehrere physikalische und/oder logische Prozessoren umfassen, kann die Aufgabe der Verteilung einer Unterbrechungsanforderung schwieriger werden, da der Chipsatz versucht, den Einfluß von Unterbrechungen auf das Leistungsvermögen zu minimieren.
Die fortgeschrittene programmierbare Unterbrechungssteuergerät-(Advanced Programmable Interrupt Controller, APIC)-Architektur gestattet die Lieferung einer Geräteunterbrechung an einen Prozessor, welcher in einem Satz von Zielprozessoren mit der niedrigsten Priorität arbeitet. Diese Prozessorpriorität wird über die Inhalte des Aufgabenprioritätsregisters für diese Prozessoren festgestellt. Dieses Merkmal basiert auf der Idee, daß die Priorität, mit welcher ein Prozessor gegenwärtig läuft, die Kritikalität der Aufgabe repräsentiert, welche gerade durchgeführt wird. Je höher die Aufgabenpriorität desto weniger wünschenswert wäre es, diesen Prozessor zu unterbrechen, da ein unerwünschter Einfluß auf das Gesamtleistungsvermögen auftreten kann. Weiterhin würde durch Weiterleiten einer Unterbrechung an den Prozessor, welcher im System mit der niedrigsten Priorität arbeitet, eine bessere Chance bereitgestellt, daß die Unterbrechung mit einer minimalen Wartezeit bedient wird.
Gegenwärtige Mechanismen zur Unterbrechungslieferung beachten keine Prozessorleistungszustände und wissen folglich nicht, ob sich ein Zielprozessor in einem Stromsparmodus befindet. Diese Unterbrechungsmechanismen ignorieren, ob ein Prozessor sich in einem Arbeitszustand oder sich in irgendeinem Typ eines Schlafzustands (d. h. Haltezuteilung, Tiefschlaf usw.) befindet. Im Ergebnis können Anforderungen zu einer Unterbrechungsbedienung an einen schlafenden Prozessor gerichtet werden, welche bewirken, daß der Prozessor aufwacht und den Schlafmodus zu Gunsten eines Betriebsmodus verläßt, um die Unterbrechung zu behandeln. Da die Schlafzustände des Prozessors entworfen wurden, um Strom zu sparen, wird dieses Ziel durch das Aufwecken eines schlafenden Prozessors zum Durchführen einer Aufgabe durchkreuzt. Mit einer Weiterverbreitung von Parallelprozessor- und Multi-Thread-Konfigurationen sowohl bei mobilen als auch bei Arbeitsplatz-Computersystemen können Stromsparverfahren zum Vermeiden von Störungen der anderer Prozessorstromsparmodi beim Liefern von Unterbrechungen wichtiger werden.
Ausführungsformen der vorliegenden Erfindung erlauben Lieferungsschemata für Unterbrechungen niedriger Priorität, um beim Bestimmen, wohin Unterbrechungsanforderungen gesendet werden sollen, Prozessorstromsparzustände zu berücksichtigen. Durch Implementieren von Ausführungsformen der vorliegenden Erfindung wäre ein Prozessor in einem tieferen Schlafzustand als ein anderer Prozessor ein weniger bevorzugtes Ziel für eine Unterbrechung niedrigster Priorität. Im Ergebnis können Prozessoren in Schlafzuständen das Schlummern in ihren jeweiligen Schlafzuständen ohne Unterbrechung fortsetzen, was zu besseren Stromeinsparungen führt.
Bei manchen Ausführungsformen ist das Betriebssystem für ein Steuern der Stromsparzustände, welche auch als C-Zustände bezeichnet werden, verantwortlich, in welche Prozessoren gemäß den ACPI-Spezifikationen eintreten. Das Betriebssystem oder die Systemverwaltungs-Software kann einen passenden Leistungszustand in Abhängigkeit davon wählen, wie weit sich ein Prozessor im Ruhezustand befunden hat. Obwohl eine Anzahl von ACPI-fähigen Betriebssystemen verfügbar ist, können alternative Ausführungsformen der vorliegenden Erfindung auch so implementiert werden, daß sie auf so genannten „Vorläufer-" Betriebssystemen und Maschinen arbeiten, welche nicht ACPI-fähig sein müssen. Alternative Ausführungsformen der vorliegenden Erfindung gestatten eine Fähigkeit zum Durchführen einer Unterbrechungsverteilung niedrigster Priorität, welche den Prozessorleistungszustand beachtet, bei älteren Systemen ohne oder mit wenigen Software-Modifikationen. Dies kann insbesondere bei älteren ACPI-fähigen Betriebssystemen wünschenswert sein, welche nicht modifiziert werden können.
Unter Bezugnahme auf 1 wird jetzt ein beispielhaftes Computersystem 100 gezeigt. Das System 100 umfaßt eine Komponente, wie beispielsweise Prozessoren 101, 105 und den Chipsatz 116, 130, um einen Mechanismus zur Verteilung von Unterbrechungen unter Berücksichtigung des Leistungszustands gemäß der vorliegenden Erfindung einzusetzen, wie beispielsweise bei der hier beschriebenen Ausführungsform. Das System 100 ist repräsentativ für Verarbeitungssysteme auf der Grundlage der PENTIUM^® III-, PENTIUM^® 4-, Titan^TM- und/oder XScale^TM-Mikroprozessoren, welche von Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technischer Arbeitsstationen, Set-Top-Boxen und dergleichen) verwendet werden können. Bei einer Ausführungsform kann das Beispielsystem 100 eine Version des WINDOWS^TM-Betriebssystems ausführen, welche von Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (UNIX und Linux beispielsweise), eingebettete Software und/oder graphische Benutzerschnittstellen verwendet werden können. Folglich ist die vorliegende Erfindung nicht auf eine spezifische Kombination von Hardware-Schaltkomplex und Software beschränkt.
Die vorliegende Verbesserung ist nicht auf Computersysteme beschränkt. Alternative Ausführungsformen der vorliegenden Erfindung können in anderen Geräten verwendet werden, wie beispielsweise in tragbaren Geräten und eingebetteten Anwendungen. Einige Beispiele tragbarer Geräte umfassen Mobiltelefone, Internetprotokoll-Vorrichtungen, digitale Kameras, PDA-Minicomputer (PDAs) und tragbare PCs. Eingebettete Anwendungen können einen Mikrokontroller, einen digitalen Signalprozessor (DSP), einen Systemchip, Netzwerk-Computer (NetPC), Set-Top-Boxen, Netzwerk-Hubs, Fernnetz-(WAN)-Schalter oder ein beliebiges anderes Parallelprozessor- oder Multi-Threading-System umfassen, welches Unterbrechungen verwendet. Weiterhin wurden einige Architekturen implementiert, um den Stromverbrauch über niedrige Leistungszustände oder Schlafmodi zu reduzieren. Mit der fortgesetzten Abnahme von Formfaktoren elektronischer Vorrichtungen und der fortgesetzten Zunahme der Leistungsanforderungen elektronischer Komponenten werden zusätzliche Anstrengungen gebraucht, um bei einem minimalen negativen Einfluß auf das Leistungsvermögen Strom zu sparen.
1 ist ein Blockdiagramm eines Parallelprozessor-Computersystems 100, welches mit zwei Prozessoren, A 101 und B 105 ausgebildet ist, welcher jeder eine Unterbrechungsbehandlungslogik 103, 107 gemäß der vorliegenden Erfindung umfaßt. Die vorliegende Ausführungsform wird im Kontext eines Systems beschrieben, welches mehrere physikalische Prozessoren umfaßt, aber es können alternative Ausführungsformen mit einem Multi-Threading-Prozessor verwendet werden, bei dem auf einem einzelnen physikalischen Prozessor mehrere logische Prozessoren existieren. Genauso kann eine andere Ausführungsform der vorliegenden Erfindung mit einem mehrkernigen Modul implementiert werden, welches mehrere Prozessorkerne aufweist, welche zusammen in einem einzelnen Modul gepackt sind. Das System 100 ist ein Beispiel einer Hub-Architektur. Das Computersystem 100 umfaßt die Prozessoren 101, 105 zum Verarbeiten von Datensignalen. Die Prozessoren 101, 105 können Mikroprozessoren mit komplexem Befehlssatz (CISC), Mikroprozessoren mit reduziertem Befehlsatz (RISC), Mikroprozessoren mit sehr langem Befehlswort (VLIW), Prozessoren, welche eine Kombination aus Befehlssätzen implementieren, oder beliebige andere Prozessorvorrichtungen sein, wie beispielsweise digitale Signalprozessoren.
Die Prozessoren 101, 105 sind mit einem Prozessor-Bus 110 verbunden, welcher Datensignale zwischen den Prozessoren 101, 105 und anderen Komponenten im System 100 übertragen kann. Die Elemente des Systems 100 führen ihre herkömmlichen Funktionen durch, welche Durchschnittsfachleuten wohlbekannt sind. Bei einer Ausführungsform umfassen die Prozessoren 101, 105 jeweils einen internen Level-1-(L1)-Cache-Speicher 102, 106. Es befindet sich auch ein Unterbrechungsbehandlungsmechanismus 103, 107 in den Prozessoren 101, 105. Bei einer Ausführungsform stellt die Unterbrechungsbehandlung 103, 107 Informationen hinsichtlich der Prozessorpriorität und des Leistungsstatus bereit. Es können auch alternative Ausführungsformen einer Unterbrechungslogik 103, 107 in Mikrokontrollern, eingebetteten Prozessoren, Graphikvorrichtungen, DSPs und anderen Logikschaltungstypen verwendet werden. Das System 100 umfaßt einen Speicher 120.
Ein Systemlogikchip 116 ist mit dem Prozessor-Bus 110 und dem Speicher 120 verbunden. Der Systemlogikchip 116 in der illustrierten Ausführungsform ist ein Memory-Controller-Hub (MCH). Die Prozessoren 101, 105 können mit dem MCH 116 über einen Prozessor-Bus 110 kommunizieren. Der MCH 116 stellt einen Speicherweg 118 hoher Bandbreite zum Speicher 120 für eine Befehls- und Datenspeicherung und für eine Speicherung von Graphikbefehlen, -Daten und -Texturen bereit. Der MCH 116 dient der Lenkung von Datensignalen zwischen den Prozessoren 101, 105, dem Speicher 120 und anderen Komponenten im System 100 und der Überbrückung der Datensignale zwischen Prozessor-Bus 110, Speicher 120 und System-E/A 122. Bei manchen Ausführungsformen kann der Systemlogikchip 116 einen Graphik-Port zum Anschließen an ein Graphik-Steuergerät 112 bereitstellen. Der MCH 116 ist durch eine Speicherschnittstelle 118 mit Speicher 120 verbunden. Die Graphikkarte 112 ist durch eine Accelerated-Graphics-Port-(AGP)-Zwischenverbindung 114 mit dem MCH 116 verbunden. Bei einer Ausführungsform ist auch die Unterbrechungsbehandlungslogik 117 in dem MCH 116 angeordnet, da der Chipsatz Unterbrechungsanforderungen von verschiedenen Systemvorrichtungen empfängt und die Unterbrechungen zum Verarbeiten an passende Ziele verteilt. Bei manchen Systemen kann der Chipsatz periodisch Vorrichtungen nach Unterbrechungen (Interrupts) abfragen. Die Unterbrechungslogik 117 für den MCH 116 dieser Ausführungsform berücksichtigt beim Verteilen von Unterbrechungen, welche eine Prozessorbehandlung erfordern, die Prozessorpriorität und den Prozessorleistungszustand. Auch andere Faktoren können bei einer Unterbrechungsverteilung in Abhängigkeit von der bestimmten Implementierung betrachtet werden.
Das System 100 verwendet einen proprietären Hub-Schnittstellen-Bus 122, um den MCH 116 mit dem E/A-Steuergerät-Hub (ICH) 130 zu verbinden. Der ICH 130 stellt über einen lokalen E/A-Bus unmittelbare Verbindungen zu einigen E/A-Vorrichtungen bereit. Der lokale E/A-Bus ist ein Hochgeschwindigkeits-E/A-Bus zum Verbinden von Peripheriegeräten mit dem Speicher 120, dem Chipsatz und den Prozessoren 101, 105. Einige Beispiele sind der Datenspeicher 124, der drahtlose Sendeempfänger 126, der Firmware-Hub (Flash-BIOS) 128, das Legacy-E/A-Steuergerät, welches Schnittstellen für Benutzereingabe und Tastatur enthält, ein serieller Erweiterungs-Port, wie beispielsweise ein Universal Serial Bus (USB), das Audio-Steuergerät und ein Netzwerksteuergerät 134. Die Datenspeicherungsvorrichtung 124 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, ein Flash-Speichergerät oder ein anderes Massenspeichergerät umfassen. Die verschiedenen oben stehenden Vorrichtungen, welche sowohl mit dem MCH 116 als auch mit dem ICH 130 verbunden sind, können alle in die Lage kommen, daß sie einen Unterbrechungsdienst brauchen. Zusätzlich können die Prozessoren auch Unterbrechungen an andere Prozessoren ausgeben.
Ausführungsformen von Mechanismen gemäß der vorliegenden Erfindung gestatten die Übertragung von Prozessor-Schlafzustandsinformationen an die Chipsatzlogik oder an die Systemkomponente, welche für die Lieferung der Unterbrechungen niedrigster Priorität verantwortlich ist. Bei manchen Ausführungsformen ist die Chipsatzlogik erweitert, um diese Prozessor-Schlafzustandsinformationen beim Auswählen eines Zielprozessors aus einem Satz verfügbarer Zielprozessoren im System für die Lieferung der Unterbrechungen niedrigster Priorität zu verwenden. Die Mechanismen einer auf Hardware beruhenden Ausführungsform stellen eine Prioritätsbeziehung zwischen den Betriebs- und Schlafzuständen des Prozessors her. Der Mechanismus kommuniziert diesen Typ von Betriebs-/Schlafzustandsinformationen über einen oder mehrere Bus-Zyklen an den Chipsatz. Der Chipsatz bei dieser Ausführungsform ist entworfen, um die Betriebs-/Schlafzustandsinformationen zu empfangen und um die Informationen während des Unterbrechungsverteilungsalgorithmus zu berücksichtigen. Bei einer auf Software beruhenden Ausführungsform gestattet eine Erweiterung in dem Betriebssystem, daß Prozessor-Schlafzustandsinformationen indirekt an den Chipsatz oder die Systemkomponentenantwort für eine Unterbrechungslieferung an den Prozessor übertragen werden. Mit Ausführungsformen der vorliegenden Erfindung kann ein Betriebssystem gewährleisten, daß Prozessoren in tieferen Schlafzuständen weniger bevorzugte Ziele für ein Empfangen von Unterbrechungen niedriger Priorität sind, was bei Parallelprozessor- und Multi-Threading-Konfigurationen zu besseren Stromeinsparungen führt. Bei einer Ausführungsform kann dieser Mechanismus primär in Hardware implementiert werden. Alternative Ausführungsformen der vorliegenden Erfindung können ohne Hardware-Änderungen primär als Software implementiert werden. Weiterhin können einige Ausführungsformen eine Hybrid-Kombination sowohl von Hardware- als auch von Software-Komponenten verwenden. Bei wieder einer anderen Ausführungsform wird ein Schema, welches eine Kombination aus Hardware und Betriebssystems-Software umfaßt, konfiguriert, wobei das Betriebssystem individuellen Prozessoren Prozessoraufgabenprioritäts-TPR-Werte auf der Grundlage des Leistungszustands dieses Prozessors zuordnet. Beispielsweise entspricht ein niedriger Leistungszustand (d. h. ein höherwertiger C-Zustand wie C2 und mehr, wie in 4 unten) einem höheren TPR-Wert, und diesem Prozessor wird dementsprechend ein höherer TPR-Wert zugeordnet. Mit anderen Worten werden durch die TPR-Werte Unterbrechungen davon abgehalten, an einen Prozessor in einem niedrigen Leistungszustand gesendet zu werden.
2 ist ein Blockdiagramm 200 eines Multi-Core-Prozessormoduls 201 und eines zugeordneten Chipsatzes 240, welche eine Ausführungsform eines Unterbrechungsmechanismus unter Berücksichtigung des Leistungszustands der vorliegenden Erfindung umfassen. Das Multi-Core-Prozessormodul 201 dieser Ausführungsform umfaßt zwei individuelle physikalische Prozessorkerne A 220 und B 230. Bei diesem Beispiel sind beide Kerne 220, 230 identisch. Jeder Kern 220, 230 umfaßt: eine Ausführungslogik 221, 231 zum Ausführen von Code und Befehlen; einen internen On-Die-Cache-Speicher 222, 232 zum Speichern von Daten und Befehlen und eine Unterbrechungslogik 223, 233 mit einem Aufgabenprioritätsregister (TPR) 224, 234. Bei manchen Ausführungsformen können die Unterbrechungslogik 223, 233 und zugeordnete TPRs 224, 234 in dem Prozessormodul 202 jedoch außerhalb der Kerne 220, 230 angeordnet sein. Eine Frontside-Bus-(FSB)-Einheit 235, welche die Kommunikation zwischen den Kernen 220, 230 und mit der Außenwelt (d. h. dem externen Bus und Cache-Speicher) überbrückt, ist auch innerhalb des Moduls 201 angeordnet. Eine einzelne, gemeinsam genutzte FSB-Einheit 235 ist angeschlossen, um bei dieser Ausführungsform sowohl den Prozessorkern A 220 als auch den Prozessorkern B 230 zu bedienen. Bei alternativen Ausführungsformen kann jeder Kern seine eigene FSB-Einheit aufweisen. Genauso kann bei einer anderen Ausführungsform eine einzelne Unterbrechungslogikeinheit von mehreren Prozessorkernen gemeinsam benutzt werden, wobei ein TPR-Register oder -Eintrag für jeden Kern in diesem Unterbrechungslogikblock unterhalten wird. Obwohl die Unterbrechungslogik 223, 233 im Beispiel der 2 als separate Blöcke dargestellt ist, kann die Unterbrechungslogik physikalisch auch als ein Logikblock existieren, aber logisch dupliziert werden.
Zusätzlich zu den beiden Prozessorkernen 220, 230 befindet sich ein Cache-Speicher 210 innerhalb des Prozessormoduls 201. Die Prozessorkerne 220, 230 und der Cache-Speicher 210 sind über einen Bus, welcher intern in Modul 201 ist, miteinander verbunden. Kommunikation zwischen den Komponenten 210, 220, 230 innerhalb des Moduls 201 und externen Vorrichtungen findet durch eine Bus-Schnittstelle 250 statt. Bei dieser Ausführungsform ist der Bus 250 mit der Chipsatzlogik 240 verbunden. Der Chipsatz 240 dieser Ausführungsform umfaßt die Unterbrechungslogik 241 mit einer TPR-Tabelle 242 und einer Zustandsinformationstabelle 243. Die TPR-Tabelle 242 und die Zustandsinformationstabelle 243 können generische Speicherungsorte sein, wie beispielsweise Register zum Abspeichern von Daten oder Informationen. Der Begriff „Register" wird hier verwendet, um die Prozessorspeicherungsorte auf der Platine zu bezeichnen, welche als Teil von Makro-Befehlen verwendet werden, um Operanden zu identifizieren. Mit anderen Worten sind die hier bezeichneten Register diejenigen, welche von außerhalb des Prozessors oder der Komponente sichtbar sind (aus der Perspektive eines Programmierers). Die hier beschriebenen Register können jedoch von einem Schaltkomplex innerhalb einer Komponente unter Verwendung einer beliebigen Anzahl von unterschiedlichen Verfahren implementiert werden, wie beispielsweise durch fest zugeordnete physikalische Register, dynamisch zugewiesene physikalische Register unter Verwendung verbleibender Register, Kombinationen fest zugeordneter und dynamisch zugewiesener physikalischer Register usw..
Während des Systembetriebs werden Daten unter den Prozessoren 220, 230, dem Cache-Speicher 210 und dem Chipsatz 240 kommuniziert. Weiterhin reproduziert der Chipsatz 240 Unterbrechungsanforderungen von verschiedenen Systemvorrichtungen zum bedarfsweisen Verarbeiten an die Prozessorkerne 220, 230. Bei dieser Ausführungsform berücksichtigt der Chipsatz beim Verteilen von Unterbrechungen zusätzlich zu der Prozessorpriorität den Prozessorleistungszustand. Jeder Prozessorkern 220, 230 dieses Moduls 201 speichert seine Prioritätsstufe und seinen Leistungszustand in seinem jeweiligen TPR 224, 234 ab. Der Prozessorprioritätswert bezeichnet die Priorität von Operationen eines spezifischen Prozessors und die Toleranz des Prozessors für Unterbrechungen. Weiterhin kann der Prozessorprioritätswert die Hierarchie der Wichtigkeit und der Steuerung relativ zu anderen verfügbaren Prozessoren im System bezeichnen. Beispielsweise kann ein Prozessor der Priorität '0' der Master-Prozessor im System sein. Unterbrechungen hoher Priorität, wie beispielsweise eine Taktunterbrechung oder eine nicht maskierbare Unterbrechung (NMI), werden zum Master-Prozessor geleitet. Unterbrechungen mit fester Lieferung können auch für einen spezifischen Prozessor gekennzeichnet werden. Ein Prozessor mit einem hohen Aufgabenprioritätswert kann eine Prozessoraufgabe bezeichnen, welche nicht unterbrochen werden darf. Wenn beispielsweise ein Prozessor eine systemkritische Funktion ausführt, kann der Prozessor seinen Aufgabenprioritätswert auf einen entsprechenden Wert setzen, um Unterbrechungen zu vermeiden. Andere Prozessoren mit niedrigerem Prioritätswert können weniger kritische Funktionen durchführen und auch zugänglicher für eine Unterbrechung sein, um Unterbrechungsanforderungen niedriger Priorität zu behandeln.
Genauso bezeichnet der Leistungszustandswert in welchem Leistungsbereich der bestimmte Prozessorkern arbeitet. Beispielsweise kann ein Prozessor ,eingeschaltet und belegt', ,eingeschaltet und im Ruhezustand', ,angehalten', ,haltezugeteilt', ,tief schlafend', ,tiefer schlafend' oder ,ausgeschaltet' sein. In Abhängigkeit davon, in welchem Leistungszustand sich ein Prozessor befindet, kann eine Anforderung zum Bedienen einer Unterbrechung unterschiedliche Leistungsimplikationen und Beendigungszeiten aufweisen. Die Kerne 220, 230 dieses Beispiels verfolgen den Prozessorprioritätswert und den Prozessorleistungszustand in den TPRs 224, 234 innerhalb der Unterbrechungslogik 223, 233 nach. Die Prioritätswerte und Leistungszustände werden aus den Kernen 220, 230 an die Unterbrechungslogik 241 des Chipsatzes 240 übermittelt. Die Chipsatz-Unterbrechungslogik 241 dieser Ausführungsform umfaßt eine TPR-Tabelle 242 und eine Leistungszustandsinformationstabelle 243, um die Prozessorprioritätswerte bzw. die Prozessorleistungszustandswerte für jeden Prozessor im System zu speichern. Wenn die Chipsatz-Unterbrechungslogik 241 folglich entscheidet, an welchen Prozessor eine Unterbrechung gesendet werden soll, werden die Aufgabenprioritäts- und Zustandsinformationen in den jeweiligen Tabellen 242, 243 beurteilt und berücksichtigt. In Abhängigkeit von dem Zuweisungsalgorithmus der bestimmten Ausführungsform wird eine Unterbrechung an einen spezifischen Prozessor gesendet. Bei einer Ausführungsform werden Unterbrechungen primär von Prozessoren mit einem Zustand ,eingeschaltet und im Ruhezustand' oder ,eingeschaltet und belegt' behandelt, da ,schlafende' oder ,abgeschaltete' Kerne unerwünschte Leistungs- und Latenzeinwirkungen aufweisen. Bei einer Ausführungsform wird jedes Informationsstück für jeden Prozessor in seinem eigenen eindeutigen Register gespeichert.
3 ist ein Blockdiagramm 300 eines Multi-Threading-Prozessors 301 und eines zugeordneten Chipsatzes 360, welche eine andere Ausführungsform eines Unterbrechungsmechanismus, welcher den Leistungszustand beachtet, gemäß der vorliegenden Erfindung umfassen. Das Prozessormodul 301 dieser Ausführungsform umfaßt einen einzelnen Prozessorkern 320 und einen Cache-Speicher 310. Dieser Kern 320 umfaßt einen Cache-Speicher 321 auf dem Chip, eine Unterbrechungslogik 322, eine Multi-Thread-Logik 323, eine Frontside-Bus-Logik 325, eine Ganzzahlverarbeitungslogik 326 und eine Fließkommaverarbeitungslogik 327. Innerhalb der Unterbrechungslogik befindet sich ein TPR 324, wie oben stehend mit dem Beispiel der 2 beschrieben. Der Prozessorkern 320 und der Cache-Speicher 310 sind zusammen durch einen externen Bus 350 mit der Chipsatzlogik 360 verbunden. Der Chipsatz 360 umfaßt eine Unterbrechungslogik 361, welche eine TPR-Tabelle 362 und eine Leistungszustandsinformationstabelle 363 unterhält. Obwohl die TPR-Tabelle 362 und die Zustandsinformationstabelle 363 als separate Einheiten gezeigt werden, können bei einer anderen Ausführungsform die Prozessorprioritäts- und Leistungszustandsinformationen zusammen in einer konsolidierten Datenstruktur gespeichert werden. Weiterhin können die Prioritäts- und Leistungszustandsinformationen auch zu einem einzelnen repräsentativen Wert für jeden Prozessor kombiniert werden, um eine relative Wünschbarkeit und/oder eine Priorität bei der Verteilung von Unterbrechungen auf Prozessoren zur Behandlung zu bezeichnen.
Bei dieser Ausführungsform ist ein einzelner physikalischer Prozessorkern vorhanden. Die Multi-Threading-Logik 323 gestattet mehreren Befehls-Threads, auf einem einzelnen Satz von Architekturressourcen durch gemeinsame Benutzung von Ressourcen parallel verarbeitet zu werden. Beispielsweise ist das Prozessormodul 301 des Beispiels in der Lage, zwei Threads A und B gleichzeitig zu verarbeiten. Die Threads A und B unterhalten jeder ihre eigenen Strukturzustände A 330 und B 340, verwenden die physikalischen Prozessorkern-Ressourcen jedoch durch einen Algorithmus für eine gemeinsame Ressourcen-Benutzung. Zusätzlich zur physikalischen Multi-Threading-Logik 323 ist es dem Betriebssystem (wie beispielsweise Windows, UNIX oder Linux, wie zuvor beschrieben) auch erlaubt, mehrere Threads auszugeben oder simultane Programme auszufüren. Bei manchen Parallelprozessorsystemen verwendet das Betriebssystem eine Unterbrechungslieferung niedrigster Priorität als den voreingestellten Algorithmus für alle Geräteunterbrechungen. Aus einer Benutzer- und Betriebssystemsperspektive erscheint das System 300 so, daß es mehrere, zwei bei diesem Beispiel, Logikprozessoreinheiten aufweist. Die Strukturzustände A 330 und B 340 werden hier beispielhaft gezeigt und repräsentieren keine tatsächlichen physikalischen Logikblöcke auf dem Prozessormodul 301. Die Strukturzustände A 330 und B 340 dieses Beispiels umfassen die jeweiligen Prozessorregister jedes Threads. Bei einer Ausführungsform umfaßt der Strukturzustand Register, wie beispielsweise Universalregister, Steuerungsregister, fortgeschrittene programmierbare Unterbrechungssteuergerät-(Advanced Programmable Interrupt Controller, APIC)-Register und einige Maschinenzustandsregister. Die Daten, Einstellungen usw. jedes Strukturzustands können in einem Speicherbereich auf dem Prozessor 301 gespeichert werden.
Bei dieser Ausführungsform verfolgen die TPR-Tabelle 362 und die Leistungszustandsinformationstabelle 363 die relevanten Werte für die Logikprozessoren nach. Wie die physikalischen Prozessorkerne 220, 230 des oben stehenden, vorhergehenden Beispiels, weist beispielsweise jeder Strukturzustand 330, 340 logischer Prozessoren bei diesem Beispiel einen Aufgabenprioritätswert und einen Leistungszustandswert auf. Der Aufgabenprioritätswert in diesem Fall gibt auch die relative Wichtigkeit der Aufgabe dieses Threads und die Toleranz für Unterbrechungen weder. Während die Leistungszustandswerte des Beispiels der 2 physikalische Leistungseinstellungen übermittelten, zeigen die Leistungszustandswerte für einen Strukturzustand dieser Ausführungsform den Typ der Thread-Aktivität und entsprechend das Ausmaß des Stromverbrauchs an. Beispielsweise kann ein Thread einen ,Belegt'-Status aufweisen, um anzuzeigen, daß der Thread aktiv ist und ausgeführt wird. Oder ein Thread kann einen ,Im Ruhezustand'- oder ,Angehalten'-Status aufweisen, um anzuzeigen, daß der Thread gegenwärtig nicht abläuft oder gerade auf irgendetwas wartet. Genauso kann ein Thread einen ,Schlafend'-Status aufweisen, um anzuzeigen, daß der Thread gerade schläft und sein Strukturzustand gegenwärtig inaktiv gehalten wird. Durch Beurteilen des Prozessorleistungszustands beim Bestimmen, welchem logischen Prozessor eine Anforderung für eine Unterbrechungsbedienung gesendet werden soll, kann der Chipsatz vermeiden, einen schlafenden Thread aufzuwecken, was in Bezug auf die Zeitdauer und den Strom kostspielig sein kann, wenn der Leistungszustand eines anderen Threads ,im Ruhezustand' ist. Der Chipsatz kann zum Bedienen einer Unterbrechung auch einen Thread mit einem ,Belegt'-Zustand unterbrechen, anstatt einen kostspieligeren Thread zu aktiveren.
4 illustriert die Prozessorleistungszustände (C-Zustände in den ACPI-Spezifikationen) bei einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausfüh rungsform reichen die Prozessorleistungszustände von C0-BELEGT 401 bis Cn 406, wobei je niedriger die an ,C' angehängte Zahl ist, desto niedriger ist das Ausmaß der zusätzlichen Gesamtleistung, welche gebraucht wird, um eine Unterbrechung zu bedienen. Die C0-Ebene umfaßt sowohl einen Belegt-Zustand als auch einen Im-Ruhezustand-Zustand, da der Prozessor in beiden Fällen eingeschaltet ist und entweder gerade Benutzer-/Kern-Code ausführt oder bereit ist, Code auszuführen. Genauso kann ein Thread entweder gerade laufen (belegt) oder sich im Ruhezustand befinden (in Warteschleife). Die Hierarchie der Leistungszustände bei dieser Implementierung von dem aktivsten, welcher die minimale Leistungsmenge erfordert, um aktiv zu werden, ist: C0-BELEGT 401, C0-IM RUHEZUSTAND 402, C1-ANGEHALTEN/WARTEND 403, C2-HALTEZUGETEILT 404, C3-TIEFSCHLAF 405 und Cn 406. Hier ist der Cn-Leistungszustand 406 ein beliebiger Leistungszustand an der Basis der Hierarchie und benötigt im Vergleich zu den anderen Leistungszuständen ein großes Ausmaß an Zeit und Leistung, bevor er in der Lage ist, eine Unterbrechung zu bedienen. Die Anzahl verfügbarer Leistungszustände kann in Abhängigkeit von der bestimmten Ausführungsform variieren. Die Begriffe Prozessor und Thread werden hier derartig austauschbar verwendet, daß ein Thread sich auch auf einen logischen Prozessor bezieht.
Bei einer Ausführungsform der vorliegenden Erfindung beurteilt die Chipsatz-Unterbrechungslogik die Prozessorleistungszustände, welche von den verschiedenen Prozessoren empfangen wurden, um eine relative Liste zu bestimmen. Bei dieser Ausführungsform ist der Zustand C0-IM RUHEZUSTAND 402 gegenüber dem Zustand C0-BELEGT 401 bevorzugt, da beide Zustände einen Prozessor oder einen Thread bezeichnen, welcher eine Unterbrechung ohne oder mit wenig zusätzlichem Aufwand behandeln kann. Ein Prozessor/Thread, welcher belegt ist, müßte jedoch die gegenwärtig laufende Aufgabe unterbrechen und möglicherweise den Strukturzustand sichern, bevor er die Unterbrechungsanforderung bedient, während ein Prozessor/Thread, welcher sich im Ruhezustand befindet, die Unterbrechungsanforderung sofort mit noch weniger zusätzlichem Aufwand übernehmen könnte. Bei einem Prozessor/Thread, welcher angehalten oder schlafend ist, wie bei C2 404 bzw. C3 405, müßte der Prozessor/Thread aufgeweckt und sein Strukturzustand wiederhergestellt werden, was variable Zeitmengen erfordern kann. Weiterhin kann ein Aufwecken eines schlafenden Prozessors/Threads auch ein bisschen Leistung erfordern, um die nötige Hardware-Logik erneut zu starten oder zu aktivieren. Je weniger aktiv der Prozessor deshalb ist, desto größer sind die Kosten in Bezug auf Zeit und Leistung, damit dieser Prozessor bereit wird, eine Unterbrechung zu bedienen. Folglich kann die Chipsatz-Unterbrechungslogik konfiguriert werden, um den optimalen Prozessor zum Behandeln einer Unterbrechungsanforderung auf der Grundlage einer Kombination aus Faktoren einschließlich des Prozessorleistungszustands und der Prozessoraufgabenpriorität auszuwählen.
5 ist ein Diagramm eines Prozessoraufgabeninformations-Tabelleneintrags 500 für einen Chipsatz einer Ausführungsform. Die Einträge 500 können an verschiedenen Speicherorten einschließlich Register, Zwischenspeicher usw. gespeichert werden. Bei dieser Ausführungsform besteht jeder Eintrag aus fünf Feldern über drei Daten-Bytes und speichert Informationen, wie eine Prozessoraufgabenpriorität und einen Prozessorleistungszustand. Das erste Feld des Eintrags 500 ist bei diesem Beispiel eine physikalische fortgeschrittene programmierbare Unterbrechungssteuergerät-(Advance Programmable Interrupt Controller, xAPIC)-Kennung 501. Die physikalische xAPIC-ID 501 dieser Ausführungsform identifiziert den physikalischen Prozessor, welchem dieser Eintrag zugeordnet ist. Dieses erste Feld einer Ausführungsform wird eingesetzt, wo mehrere Prozessoren oder mehrere Prozessorkerne physikalisch im System vorhanden sind. Ein zweites Feld jedes Eintrags 500 ist eine logische xAPIC-ID 502. Die logische xAPIC-ID 502 dieser Ausführungsform identifiziert den logischen Prozessor oder Thread, welchem dieser Eintrag zugeordnet ist. Dieses logische ID-Feld 502 wird bei dieser Implementierung durch das Betriebssystem programmiert.
Das dritte Feld des TPR-Eintrags 500 enthält bei dieser Ausführungsform ein Aktiv-Kennzeichen, welches bezeichnet, ob dieser bestimmte Eintrag gültig ist oder nicht. Das Aktiv-Feld kann auch verwendet werden, um zu bezeichnen, ob der Prozessor/Thread in der Lage ist, Unterbrechungen zu behandeln. Wenn ein Prozessor-Eintrag nicht aktiv ist, kann der Prozessor nicht verfügbar oder nicht aktiv sein. Bei dieser Ausführungsform enthält ein viertes Feld den Leistungszustand 504 dieses Prozessors. Bei alternativen Ausführungsformen kann dieses Feld jedoch reserviert oder nicht vorhanden sein, da die Unterbrechungslogik die Leistungszustandswerte und die Prozessorprioritätswerte zu einem vereinigten Wert verschmelzen kann. Das fünfte Feld dieser Ausführungsform dient dem Speichern eines TPR-Werts 505 für diesen Prozessor. Der TPR-Wert dient zum Bezeichnen der Aufgabenpriorität an dem vorliegenden Prozessor. Der Algorithmus für die Unterbrechungslogik dieser Ausführungsform ist so konfiguriert, daß er keine Aufgabe mit einer höheren Priorität als der der Unterbrechungsanforderung unterbricht und nach einem anderen möglichen Prozessor sucht. Falls aber die Unterbrechungsanforderung eine Priorität aufweist, welche größer ist als die vorliegende Aufgabe, kann die Aufgabe unterbrochen werden, um die Unterbrechung zu bedienen. Bei einer Unterbrechung mit einer Prioritätsebene gleich der der vorliegenden Aufgabe kann die Logik die Aufgabe unterbrechen, falls kein anderer Prozessor mit einer Aufgabe niedrigerer Priorität verfügbar ist.
Bei einer alternativen Ausführungsform kann das TPR-Feld 505 so konfiguriert werden, daß es einen gesamten Leistungs- und Aufgabenprioritätswert enthält, aus welchem die Unterbrechungsverteilungslogik beurteilen kann, wann ein Prozessor gesucht werden soll. Obwohl die Felder dieses Beispiels in 5 mit beispielhaften Feldlängen und Feldorten illustriert werden, hängen die Einträge und die Struktur der Aufgabenprioritätstabelle von der bestimmten Implementierung der vorliegenden Erfindung ab. Die in 5 gezeigten Tabelleneinträge wurden in dem Umfeld der Chipsatzlogik beschrieben. Ähnliche Strukturtypen können sich jedoch bei jedem individuellen Prozessor und beim Betriebssystem befinden, um die Aufgabenprioritätswerte und Leistungszustandswerte jedes verfügbaren physikalischen und/oder logischen Prozessors nachzuverfolgen.
Die 6A bis D sind Ablaufdiagramme, welche eine Ausführungsform eines Verfahrens zum Verteilen von Unterbrechungen, welches den Leistungszustand beachtet, illustrieren. Das Ablaufdiagramm der 6A illustriert das Verfahren der hohen Ebene für eine Unterbrechungsverteilung, welche den Leistungszustand beachtet, einer Ausführungsform. Bei Block 602 wird das System gestartet oder zurückgesetzt. Die Systemkomponenten verlassen das Zurücksetzen und werden bei Block 610 initialisiert. Ein Beispiel derartiger Systemkomponenten (d. h. Prozessoren, Chipsatz, Speicher, E/A-Vorrichtungen) kann in oben stehender 1 gefunden werden. Das Betriebssystem wird auch initialisiert und geladen. Während des Prozesses des Hochfahrens kann das Betriebssystem die verschiedenen Systemvorrichtungen für einen reibungslosen Betrieb konfigurieren. Bei einer Ausführungsform ist das Betriebssystem zur Parallelverarbeitung und zum gleichzeitigen Ablaufen mehrerer Threads in der Lage. In Abhängigkeit von der bestimmten Implementierung kann das Betriebssystem die mehreren Threads auf einer Anzahl von logischen Prozessoren oder, falls vorhanden, von physikalischen Prozessoren/Kernen ablaufen lassen. Bei Block 615 tritt das System in den Normalbetrieb ein. Während des normalen Systembetriebs werden verschiedene Typen von Benutzeranwendungen und Systemaufgaben von dem System durchgeführt. Die Aufgabenpriorität und der Leistungszustand jedes Prozessors wird bei Block 620 nachverfolgt. Das Nachverfolgen kann ein Sammeln von Informationen über die Aufgabenpriorität, den Leistungszustand und/oder den Aktivitätszustand verschiedener physikalischer und/oder logischer Prozessoren umfassen. Bei Block 630 wird eine Prüfung durchgeführt, um zu bestimmen, ob Unterbrechungsanforderungen empfangen wurden. Falls bei Block 630 keine Unterbrechungsanforderungen erfaßt wurden, setzt das System bei 615 den Normalbetrieb fort.
Falls bei Block 630 eine Unterbrechungsanforderung erfaßt wird, behandelt die Chipsatz-Unterbrechungslogik die Anforderung und bestimmt, wohin die Anforderung für ein Bedienen gesendet wird. Auf der Grundlage einer Analyse von Faktoren, einschließlich insbesondere der Aufgabenprioritätswerte und der Leistungszustandswerte für die logischen/physikalischen Prozessoren, wählt die Unterbrechungslogik einen entsprechenden Prozessor aus und kommuniziert die Unterbrechungsanforderung. Der empfangende Prozessor bedient die Unterbrechungsanforderung und nimmt dann bei Block 660 seine vorherigen Aktivitäten wieder auf. Bei Block 615 wird ein normaler Systembetrieb fortgesetzt, bis eine andere Unterbrechungsanforderung erfaßt wird.
6B ist ein Ablaufdiagramm, welches weiterhin die Operationen illustriert, welche während des Initialisierungsprozesses des Blocks 610 passieren. Bei Block 611 wird das Aufgabenprioritätsregister für jeden Prozessor initialisiert. Die Unterbrechungsbehandlungslogik des Chipsatzes wird auch bei Block 612 initialisiert. Jeder Prozessor kommuniziert bei Block 613 seine Aufgabenpriorität und seinen Leistungszustand an die Chipsatzlogik. Die Prozessoraufgabenprioritäts- und die Prozessorleistungszustandsinformationen werden mit der Chipsatzlogik bei Block 614 für eine spätere Bezugnahme gesichert, wenn Unterbrechungsanforderungen bedient werden müssen. Die Aufgabenprioritäts- und die Leistungszustandsinformationen werden dementsprechend aktualisiert, wann immer sich die Aufgabe oder die Leistungsebene an einem Prozessor verändert.
Das Ablaufdiagramm der 6C illustriert einige der Operationen während des Nachverfolgens der Prozessoraufgabe des Blocks 620 ausführlicher. Bei Block 621 wird das Aufgabenprioritätsregister in dem Prozessor mit einem Aufgabenprioritätswert und mit einem Leistungszustandswert aktualisiert. Bei einer Ausführungsform speichert das Aufgabenprioritätsregister beide Werte. Bei einer anderen Ausführungsform werden die Werte in unterschiedlichen Registern gespeichert. Bei wieder einer anderen Ausführungsform speichert das Aufgabenprioritätsregister einen vereinigten Wert auf der Grundlage beider Werte. Die neuen Aufgabenprioritäts- und Leistungszustandsinformationen werden bei Block 622 an den Chipsatz übermittelt. Bei Block 623 speichert die Chipsatzlogik die Aufgabenprioritätsinformationen in einem Eintrag für den Prozessor in einer Aufgabeninformationstabelle. Der Chipsatz dieser Ausführungsform kann Aufgabeninformationen für eine Anzahl von physikalischen/logischen Prozessoren im System nachverfolgen. Jeder Eintrag in der Tabelle ist auf einen spezifischen Prozessor abgebildet. Bei dieser Ausführungsform bildet die Chipsatzlogik bei Block 624 auch die Prozessoraufgabenpriorität auf einen entsprechenden Leistungszustand ab. Die Leistungszustandsinformationen, welche von dem Prozessor für diese Aufgabe empfangen wurden, sind in der Aufgabeninformationstabelle gesichert.
6D ist ein Ablaufdiagramm, welches die Aktivitäten an der Chipsatzlogik und am Prozessor illustriert, wenn bei einer Ausführungsform der vorliegenden Erfindung bei Block 630 eine Unterbrechungsanforderung empfangen und bei Block 640 bedient wird. Bei dieser Ausführungsform treten die Blöcke 641 bis 645 und 651 bis 653 im Allgemeinen am Chipsatz auf, während der Block 646 bis 650 im Allgemeinen an einem Prozessor passiert. Bei Block 641 bestimmt die Chipsatz-Unterbrechungslogik die Unterbrechungspriorität. Die Logik prüft bei Block 642 die Aufgabenpriorität für jeden Prozessor. Bei Block 643 wird auch der Leistungszustand für jeden Prozessor geprüft. Auf der Grundlage eines Algorithmus, welcher die Aufgabenprioritätsebene und den Leistungszustand berücksichtigt, wählt die Chipsatz-Unterbrechungslogik einen Prozessor aus, um die Anforderung bei Block 644 zu bedienen, und sendet bei Block 645 die Unterbrechungsanforderung an den Prozessor. Die Chipsatzlogik dieser Ausführungsform aktualisiert auch den Prozessoraufgabeneintrag, um die Unterbrechungspriorität zu vermerken, und um zu vermerken, daß der Prozessor diese Unterbrechung gerade behandelt.
Die Unterbrechungsanforderung wird bei Block 646 an dem ausgewählten Prozessor empfangen. Bei Block 647 hält der Prozessor seine vorhandene Aufgabe an, wenn gegenwärtig eine Aufgabe verarbeitet wird. Bei Block 648 wird der Aufgabenprioritätseintrag für diesen Prozessor mit einem neuen Prioritätswert aktualisiert. Bei einer Ausführungsform wird der Aufgabenprioritätseintrag an einem physikalischen Registerort auf dem Prozessor und an dem Chipsatz aktualisiert. Bei einer anderen Ausführungsform wird der Aufgabenprioritätseintrag in einer Speicherstruktur aktualisiert, welche durch das Betriebssystem unterhalten wird. Bei Block 649 bedient der Prozessor die Unterbrechung. Der Prozessor benachrichtigt den Chipsatz bei Block 650 über die Beendigung der Unterbrechungsbedienungsanforderung und aktualisiert den Prozessoraufgabenprioritätswert auf den der unterbrochenen Aufgabe.
Der Chipsatz empfängt die Benachrichtigung über die Unterbrechungsbeendigung und den wiederhergestellten Aufgabenprioritätswert bei Block 651. Die Prozessorinformationstabelle wird mit der Aufgabenpriorität aktualisiert. Der Prozessor nimmt die Aufgabe wieder auf, welche vor der Unterbrechung in Arbeit war, und der Chipsatz setzt seinen Betrieb bei Block 652 fort. Der Chipsatz benachrichtigt bei Block 653 auch den Anforderer über die Beendigung der Unterbrechungsbedienungsanforderung.
7 ist ein Ablaufdiagramm, welches eine andere Ausführungsform eines Verfahrens zur Verteilung von Unterbrechungen, welches den Prozessorleistungszustand beachtet, illustriert. Das Verfahren dieser Ausführungsform wird mit dem Betriebssystem implementiert und arbeitet über verschiedene Steuerungssignale und -befehle. Bei einer Implementierung wird Firmware verwendet, um die Steuerungssignale zwischen den Software- und den Hardware-Komponenten zu übersetzen oder zu kommunizieren. Bei Block 702 wird das Betriebssystem hochgefahren oder zurückgesetzt. Die Aufgabenprioritätseinträge in der Prozessorinformationstabelle, welche durch das Betriebssystem unterhalten wird, werden bei Block 704 initialisiert. Bei dieser Ausführungsform wird bei Block 706 eine Abbildung zwischen den Au Aufgabenprioritätszuständen und den Leistungszuständen eingeführt. Die Aufgabenprioritätseinträge dieser Ausführungsform beziehen den Prozessoraufgabenprioritätswert und den Prozessorleistungszustandswert in einen einzelnen Bezugswert ein.
Bei Block 708 beginnt der normale Systembetrieb. Das Betriebssystem verfolgt bei Block 710 die Aufgabenpriorität der aktiven Aufgabe für jeden physikalischen und logischen Prozessor im System nach. Bei Block 712 fragt das Betriebssystem ab, ob Unterbrechungsanforderungen empfangen wurden. Falls keine Unterbrechungsanforderungen unerledigt sind, wird bei Block 708 der normale Systembetrieb fortgesetzt. Benutzeranwendungen und Systemaufgaben laufen weiter. Falls aber eine Unterbrechungsanforderung anhängig ist, empfängt das Betriebssystem bei Block 714 die Anforderung zur Verteilung. Bei Block 716 analysiert das Betriebssystem die Aufgabenprioritäts- und die Leistungszustandswerte, welche in der Informationstabelle für jeden Prozessor gespeichert sind. Das Betriebssystem wählt bei Block 718 einen Prozessor mit dem entsprechenden Prioritäts- und Leistungszustand aus, um die Unterbrechungsanforderung zu bedienen. Bei einer Ausführungsform ist der entsprechende Prozessor einer mit der Aufgabe niedrigster Priorität und dem höchsten Prioritätszustand. Mit anderen Worten wird der Prozessor mit der minimalen Zeitlatenz und dem minimalen zusätzlichen Leistungsbedarf ausgewählt, bevor eine Anforderung bedient werden kann.
Bei einer Ausführungsform werden kritische Aufgaben oder Aufgaben hoher Priorität typischerweise nicht unterbrochen, um eine Unterbrechung niedriger Priorität zu bedienen. Genauso kann ein Prozessor, welcher sich in irgendeinem Schlafmodustyp befindet, ein unerwünschter Kandidat zum Bedienen einer Unterbrechungsanforderung sein, da ein Aufwecken des Prozessors in Bezug sowohl auf die Leistung als auch auf die Zeit kostspielig sein kann. Bei Block 720 wird die Unterbrechungsanforderung zum Bedienen an den ausgewählten Prozessor übermittelt. Der Aufgabenprioritätseintrag für diesen Prozessor wird bei Block 722 aktualisiert, um die Priorität der Unterbrechungsanforderung wiederzugeben. Der Zielprozessor empfängt und behandelt die Anforderung. Bei Block 724 wird das Betriebssystem über die Anforderungsbeendigung benachrichtigt. Der Aufgabenprioritätseintrag wird bei Block 726 für den Prozessor wiederhergestellt. Bei einer Ausführungsform nimmt der Prozessor bei Block 728 den Betrieb mit der Aufgabe wieder auf, welche vorlag, als die jüngste Unterbrechungsanforderung empfangen wurde.
Obwohl oben stehende Beispiele die Unterbrechungsbehandlung und -Verteilung im Kontext von Ausführungseinheiten und Logikschaltungen beschreiben, können andere Ausführungsformen der vorliegenden Erfindung auf dem Wege von Software erzielt werden. Derartige Software kann innerhalb eines Speichers im System gespeichert werden. Genauso kann der Code über ein Netzwerk oder auf dem Weg anderer Computer-lesbarer Medien verteilt werden. Beispielsweise kann ein Computer-Programm durch ein Computer-lesbares Medium, wie beispielsweise eine Diskette oder eine CD-ROM, oder sogar durch eine Übertragung über das Internet verteilt werden. Folglich kann ein maschinenlesbares Medium einen Mechanismus zum Speichern oder zum Übertragen von Informationen in einer Form umfassen, welche von einer Maschine (z. B. von einem Computer) lesbar ist. Beispielsweise kann ein maschinenlesbares Medium einen Nur-Lese-Speicher (ROM), einen Schreib-/Lesespeicher (RAM), Magnetscheiben-Speichermedien, optische Speichermedien, Flash-Speichervorrichtungen und elektrische, optische, akustische oder andere Formen sich fortpflanzender Signale (z. B. Trägerwellen, Infrarotsignale, digitale Signale usw.) umfassen.
Weiterhin können Ausführungsformen integrierter Schaltkreisentwürfe gemäß der vorliegenden Erfindungen in elektronischer Form kommuniziert oder übermittelt werden. Beispielsweise kann die elektronische Form eines integrierten Schaltkreisentwurfs eines Prozessors bei einer Ausführungsform in einer Chipfabrik verarbeitet oder hergestellt werden, um eine Computer-Komponente zu erhalten. Bei einem anderen Beispiel kann ein integrierter Schaltkreisentwurf in elektronischer Form von einer Maschine verarbeitet werden, um eine Computer-Komponente zu simulieren. Folglich können die Layout-Pläne der Schaltung und/oder Prozessorentwürfe bei manchen Ausführungsformen für eine Fabrikation zu einer Schaltung oder für eine Simulation eines integrierten Schaltkreises, welche einen Prozessor simuliert, wenn sie von einer Maschine verarbeitet wird, über maschinenlesbare Medien verteilt oder darauf ausgeführt werden. Ein maschinenlesbares Medium ist auch in der Lage, Daten zu speichern, welche vorbestimmte Funktionen gemäß anderen Ausführungsformen der vorlegenden Erfindung repräsentieren.
In der vorangehenden Beschreibung wurde die Erfindung unter Bezugnahme auf spezifische, beispielhafte Ausführungsformen davon beschrieben. Es ist jedoch offensichtlich, daß verschiedene Modifikationen und Veränderungen daran vorgenommen werden können, ohne den breiteren Gedanken und den Umfang der Erfindung zu verlassen, wie sie in den angefügten Ansprüchen dargelegt werden. Die Beschreibung und die Zeichnungen sind dementsprechend in einem beispielhaften statt in einem einschränkenden Sinn zu betrachten.
ZUSAMMENFASSUNG
Ein Verfahren für einen Mechanismus zur Verteilung von Unterbrechungen niedrigster Priorität unter Berücksichtigung des Prozessorleistungszustands. Das Verfahren einer Ausführungsform umfaßt ein Empfangen erster Leistungszustandsinformationen von einer ersten Komponente und zweite Leistungszustandsinformationen von einer zweiten Komponente. Erste Aufgabenprioritätsinformationen von der ersten Komponente und zweite Aufgabenprioritätsinformationen von der zweiten Komponente werden auch empfangen. Es wird eine Unterbrechungsanforderung von einer ersten Vorrichtung zum Bedienen empfangen. Informationen über Leistungszustand und Aufgabenpriorität für die erste und zweite Komponente werden beurteilt und bestimmen welche Komponente die Unterbrechungsanforderung bedienen soll. Auf der Grundlage der Informationen über Leistungszustand und Aufgabenpriorität wird entweder die erste Komponente oder die zweite Komponente als eine Zielkomponente ausgewählt, die Unterbrechungsanforderung zu bedienen. Die Unterbrechungsanforderung wird an die Zielkomponente übermittelt.

Claims

Verfahren, Folgendes umfassend: Empfangen erster Leistungszustandsinformationen von einer ersten Komponente und zweiter Leistungszustandsinformationen von einer zweiten Komponente; Empfangen erster Aufgabenprioritätsinformationen von der ersten Komponente und zweiter Aufgabenprioritätsinformationen von der zweiten Komponente; Empfangen einer Unterbrechungsanforderung von einer ersten Vorrichtung zum Bedienen; Beurteilen von Informationen über Leistungszustand und Aufgabenpriorität für die erste und zweite Komponente, um zu bestimmen, welche Komponente die Unterbrechungsanforderung bedienen soll; Auswählen auf der Grundlage der Informationen über den Leistungszustand und der Aufgabenpriorität entweder der ersten Komponente oder der zweiten Komponente, eine Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden; und Übermitteln der Unterbrechungsanforderung an die Zielkomponente.
Verfahren nach Anspruch 1, weiterhin umfassend ein Speichern der ersten Leistungszustandsinformationen in einem ersten Speicherort und der zweiten Leistungszustandsinformationen in einem zweiten Speicherort.
Verfahren nach Anspruch 2, weiterhin umfassend ein Speichern der ersten Aufgabenprioritätsinformationen in einem dritten Speicherort und der zweiten Aufgabenprioritätsinformationen in einem vierten Speicherort.
Verfahren nach Anspruch 3, weiterhin umfassend Prüfvorrichtungen für Unterbrechungsanforderungen.
Verfahren nach Anspruch 4, weiterhin umfassend ein Aktualisieren von Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente, um eine Aufgabenpriorität der Unterbrechungsanforderung wiederzugeben.
Verfahren nach Anspruch 5, weiterhin umfassend ein Empfangen einer Benachrichtigung über eine Unterbrechungsbeendigung von der Zielkomponente.
Verfahren nach Anspruch 6, weiterhin umfassend ein Wiederherstellen der Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente auf Werte, welche vor dem Bedienen der Unterbrechungsanforderung existierten.
Verfahren nach Anspruch 7, weiterhin umfassend ein Informieren der Vorrichtung über die Unterbrechungsbeendigung.
Verfahren nach Anspruch 8, wobei die erste und zweite Komponente Prozessoren sind.
Verfahren nach Anspruch 9, wobei der erste, zweite, dritte und vierte Speicherort innerhalb einer Chipsatzlogik angeordnet sind.
Vorrichtung, Folgendes umfassend: eine Unterbrechungsbehandlungslogik, welche mit einem ersten Satz von Signalleitungen verbunden ist, um eine Unterbrechungsanforderung zu empfangen, wobei der erste Satz von Signalleitungen mit einer oder mehrerer Vorrichtungen verbunden ist, welche Unterbrechungsanforderungen erzeugen können; eine Bus-Schnittstelle zum Wechselwirken mit einem Bus, welcher mit einer ersten Komponente und mit einer zweiten Komponente verbunden ist, wobei die Unterbrechungsbehandlungslogik mit dem ersten Bus durch die Bus-Schnittstelle verbunden ist, um Leistungszustandsinformationen und Aufgabenprioritätsinformationen für sowohl die erste als auch die zweite Komponente zu empfangen; eine Beurteilungslogik, welche mit der Unterbrechungsbehandlungslogik verbunden ist, wobei die Beurteilungslogik dazu dient, Informationen über Leistungszustand und Aufgabenpriorität für die erste und zweite Komponente zu beurteilen, wenn die Unterbrechungsbehandlungslogik die Unterbrechungsanforderung empfangt, um zu bestimmen, welche Komponente die Unterbrechungsanforderung bedienen soll; und eine Auswahllogik, welche mit der Beurteilungslogik verbunden ist, um auf der Grundlage der Informationen über Leistungszustand und Aufgabenpriorität entweder die erste Komponente oder die zweite Komponente auszuwählen, eine Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden.
Vorrichtung nach Anspruch 11, weiterhin umfassend einen Speicher zum Speichern der Leistungszustandsinformationen und der Aufgabenprioritätsinformationen für sowohl die erste als auch die zweite Komponente für eine Bezugnahme durch die Beurteilungslogik.
Vorrichtung nach Anspruch 12, wobei die Auswahllogik weiterhin dazu dient, die Unterbrechungsanforderung an die Zielkomponente für ein Bedienen zu übermitteln.
Vorrichtung nach Anspruch 13, wobei die Auswahllogik weiterhin dazu dient, Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente zu aktualisieren, um eine Aufgabenpriorität der Unterbrechungsanforderung wiederzugeben.
Vorrichtung nach Anspruch 14, wobei die Unterbrechungsbehandlungslogik weiterhin dazu dient, eine Benachrichtigung über eine Unterbrechungsbeendigung von der Zielkomponente zu empfangen.
Vorrichtung nach Anspruch 15, wobei die Auswahllogik weiterhin dazu dient, die Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente auf Werte wiederherzustellen, welche vor dem Bedienen der Unterbrechungsanforderung existierten.
Vorrichtung nach Anspruch 16, wobei eine Unterbrechungsbehandlungslogik weiterhin dazu dient, die Vorrichtung über die Unterbrechungsbeendigung zu informieren.
Vorrichtung nach Anspruch 17, wobei die erste und die zweite Komponente Prozessoren sind.
Vorrichtung nach Anspruch 17, wobei die erste und die zweite Komponente Threads einer Multi-Threading-Umgebung sind.
Vorrichtung nach Anspruch 19, wobei die Vorrichtung ein Chipsatz ist.
System, Folgendes umfassend: einen Bus; einen ersten Prozessor und einen zweiten Prozessor, welche mit dem Bus verbunden sind; eine oder mehrere Systemvorrichtungen, welche Unterbrechungsanforderungen erzeugen können, wobei die Unterbrechungsanforderungen eine Bedienung von entweder dem ersten oder dem zweiten Prozessor erfordern; einen Chipsatz zum Behandeln der Unterbrechungsanforderungen, wobei der Chipsatz mit den Systemvorrichtungen und mit dem ersten und mit dem zweiten Prozessor verbunden ist, wobei der Chipsatz dazu dient, Leistungszustandsinformationen und Aufgabenprioritätsinformationen sowohl für den ersten als auch für den zweiten Prozessor zu empfangen, der Chipsatz dazu dient, die Informationen über Leistungszustand und Aufgabenpriorität zu beurteilen, wenn eine Unterbrechungsanforderung empfangen wird, und zu bestimmen, welcher Prozessor die Unterbrechungsanforderung bedienen soll, und wobei der Chipsatz auf der Grundlage der Informationen über den Leistungszustand und der Aufgabenpriorität entweder den ersten Prozessor oder den zweiten Prozessor auswählt, um die Anforderung zu bedienen.
System nach Anspruch 21, wobei der Chipsatz weiterhin Speicherregister umfaßt, um die Leistungszustandsinformationen und die Aufgabenprioritätsinformationen für sowohl die erste als auch die zweite Komponente für eine Bezugnahme durch die Beurteilungslogik zu speichern.
System nach Anspruch 22, wobei der Chipsatz weiterhin eine Logik zum Aktualisieren von Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente umfaßt, um eine Aufgabenpriorität der Unterbrechungsanforderung wiederzugeben.
System nach Anspruch 22, wobei der Chipsatz weiterhin eine Logik zum Nachverfolgen von Informationen über Leistungszustand und Aufgabenpriorität für sowohl den ersten als auch den zweiten Prozessor umfaßt.
System nach Anspruch 22, wobei der Chipsatz eine Benachrichtigung über eine Beendigung der Unterbrechungsanforderung von einem Prozessor empfängt, welcher zum Bedienen der Unterbrechungsanforderung ausgewählt wurde.
System nach Anspruch 25, wobei der Chipsatz weiterhin eine Logik zum Wiederherstellen der Informationen über Leistungszustand und Aufgabenpriorität für den Prozessor, welcher zum Bedienen der Unterbrechungsanforderung ausgewählt wurde, auf Werte umfaßt, welche vor dem Bedienen der Unterbrechungsanforderung existierten.
System nach Anspruch 26, wobei der erste und der zweite Prozessor beide Multi-Threading-Prozessoren sind.
System nach Anspruch 26, wobei der erste und der zweite Prozessor beide Verarbeitungskerne eines mehrkernigen Moduls sind.
Maschinenlesbares Medium mit einem darauf verkörperten Computer-Programm, wobei das Computer-Programm von einer Maschine ausführbar ist, zum Durchführen eines Verfahrens, umfassend: Empfangen erster Leistungszustandsinformationen von einer ersten Komponente und zweiter Leistungszustandsinformationen von einer zweiten Komponente; Empfangen erster Aufgabenprioritätsinformationen von der ersten Komponente und zweiter Aufgabenprioritätsinformationen von der zweiten Komponente; Empfangen einer Unterbrechungsanforderung von einer ersten Vorrichtung zum Bedienen; Beurteilen der Informationen über Leistungszustand und Aufgabenpriorität für die erste und zweite Komponente, um zu bestimmen, welche Komponente die Unterbrechungsanforderung bedienen soll; Auswählen auf der Grundlage der Informationen über den Leistungszustand und der Aufgabenpriorität entweder der ersten Komponente oder der zweiten Komponente, eine Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden; und Übermitteln der Unterbrechungsanforderung an die Zielkomponente.
Maschinenlesbares Medium nach Anspruch 29, wobei das Verfahren weiterhin ein Speichern der ersten Leistungszustandsinformationen in einem ersten Speicherort und der zweiten Leistungszustandsinformationen in einem zweiten Speicherort umfaßt.
Maschinenlesbares Medium nach Anspruch 30, wobei das Verfahren weiterhin ein Speichern der ersten Aufgabenprioritätsinformationen in einem dritten Speicherort und der zweiten Aufgabenprioritätsinformationen in einem vierten Speicherort umfaßt.
Maschinenlesbares Medium nach Anspruch 29, wobei das Verfahren weiterhin Prüfvorrichtungen für Unterbrechungsanforderungen umfaßt.
Maschinenlesbares Medium nach Anspruch 29, wobei das Verfahren weiterhin ein Aktualisieren von Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente umfaßt, um eine Aufgabenpriorität der Unterbrechungsanforderung wiederzugeben.
Maschinenlesbares Medium nach Anspruch 33, wobei das Verfahren weiterhin ein Empfangen einer Benachrichtigung über eine Unterbrechungsbeendigung von der Zielkomponente umfaßt.
Maschinenlesbares Medium nach Anspruch 34, wobei das Verfahren weiterhin ein Wiederherstellen der Informationen über Leistungszustand und Aufgabenpriorität für die Zielkomponente auf Werte umfaßt, welche vor dem Bedienen der Unterbrechungsanforderung existierten.
Maschinenlesbares Medium nach Anspruch 35, wobei die erste und die zweite Komponente Prozessoren sind.
Verfahren, Folgendes umfassend: Empfangen erster Leistungszustandsinformationen von einer ersten Komponente und zweiter Leistungszustandsinformationen von einer zweiten Komponente; Zuordnen eines ersten Aufgabenprioritätswerts zu der ersten Komponente auf der Grundlage der ersten Leistungszustandsinformationen; Zuordnen eines zweiten Aufgabenprioritätswerts zu der zweiten Komponente auf der Grundlage der zweiten Leistungszustandsinformationen; Empfangen einer Unterbrechungsanforderung von einer ersten Vorrichtung zum Bedienen; Beurteilen von Aufgabenprioritätswerten für die erste und die zweite Komponente zum Bestimmen, welche Komponente die Unterbrechungsanforderung bedienen soll; Auswählen auf der Grundlage der Aufgabenprioritätswerte entweder der ersten Komponente oder der zweiten Komponente, eine Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden; und Übermitteln der Unterbrechungsanforderung an die Zielkomponente.
Verfahren nach Anspruch 37, weiterhin umfassend ein Speichern des ersten und des zweiten Aufgabenprioritätswerts in einem ersten und einem zweiten Register.
Verfahren nach Anspruch 38, wobei alle Leistungszustandsinformationen einen Leistungszustandswert umfassen.
Verfahren nach Anspruch 39, wobei jeder Leistungszustandswert einem Aufgabenprioritätswert entspricht.
Verfahren nach Anspruch 40, wobei ein höherer Leistungszustandswert einem niedrigeren Aufgabenprioritätswert entspricht und ein niedrigerer Leistungszustandswert einem höheren Aufgabenprioritätswert entspricht.
Verfahren nach Anspruch 41, wobei eine Komponente mit einem niedrigeren Aufgabenprioritätswert bevorzugter ausgewählt wird, die Zielkomponente zum Bedienen der Unterbrechungsanforderung zu bilden, als eine andere Komponente mit einem höheren Aufgabenprioritätswert.
Verfahren nach Anspruch 42, wobei die erste und die zweite Komponente ein erster Prozessor bzw. ein zweiter Prozessor sind.
Verfahren nach Anspruch 43, wobei jeder der Aufgabenprioritätswerte in einem eindeutigen Register gespeichert wird.