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Die
Erfindung betrifft ein Verfahren zum verbesserten Erkennen der Gültigkeit
von IEEE 802.11a Signalen nach dem Oberbegriff des Anspruchs 1 sowie
eine Schaltungsanordnung zur Durchführung des Verfahrens.
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Drahtlose
Netze (WLAN: Wireless Local Area Network) basieren heute zu einem
wesentlichen Teil auf einem der IEEE 802.11 Standards. Diese haben
auch für
die Erweiterung von Ethernet-Netzwerken eine große Bedeutung erlangt, um das
LAN flexibler gestalten zu können.
Ein wesentliches Problem bei einem drahtgebundenen LAN stellt die
Verlegung der Kabel dar.
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Aufgrund
der erläuterten
hohen Attraktivität von
WLANs wurde für
die Weiterentwicklung der Standards in den letzten Jahren ein hoher
Entwicklungsaufwand betrieben. Der ursprünglichen IEEE 802.11 Standard
legt eine Datenübertragungsrate
mit ein oder zwei Mbit/s im 2,4 GHz-Band fest. Der IEEE 802.11 b
Standard legt im 2,4 GHz-Frequenzband eine Datenrate von 5,5 und
11 Mbit/s fest. Ferner ist in IEEE 802.11a ein WLAN mit einer Datenrate
von 6, 9, 12, 18, 24, 36 und 54 Mbit/s im 5 GHz-Band spezifiziert.
Darüber
hinaus ist nun ein IEEE 802.11g Standard verabschiedet worden, welcher
den IEEE 802.11b Standard um den IEEE 802.11a Standard bei einer
Grundfrequenz von 2,4 GHz erweitert.
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Den
angegebenen Standards mit Ausnahme des IEEE 802.11b Standards ist
gemein, dass das zu übermittelnde
Signal senderseitig kanalcodiert wird. Diese Kanalcodierung umfasst
eine Faltungscodierung, bei welcher den zu übertragenden Daten Redundanz
hinzugefügt
wird, um eine hohe Übertragungssicherheit
zu ermöglichen.
Im Empfänger
wird diese Redundanz durch eine Kanaldecodierung mittels eines Viterbi-Kanaldecoders
wieder entfernt. Ein Burst im IEEE 802.11a Standard umfasst eine
Datenstruktur, welche hintereinander angeordnet eine sogenannte
PLCP Preambel, einen PLCP Header sowie die Nutzdaten aufweist. Der
24 Bit umfassende PLCP Header wird als Steuerfeld (Signal-Feld)
bezeichnet und ist in fünf
Subfelder RATE (4 Bit), RESERVED (1 Bit), LENGTH (12 Bit), PARITY
(1 Bit) und TAIL (6 Bit) unterteilt. Dabei gibt das Subfeld RATE
die Übertragungsrate
(Modulation und Coderate), das Subfeld LENGTH die Länge des
Nutzdatenfeldes an, während
das Subfeld TAIL am Ende des PLCP Headers 6 Bit des logischen Wertes
Null umfasst. Diese Tail-Bit-Folge dient dazu, den Kanal-codierer am Ende
der Codierung der Steuerinformation, d.h. des Signalfeldes in einen
definierten Zustand, d.h. in den „000000"-Zustand zu versetzen. Es sei darauf
hingewiesen, dass vorliegend die Bezeichnung „PLCP Header" mit dem die Steuerinformation darstellenden
Signalfeld gleichgesetzt wird, im IEEE 802.11a Standard umfasst
der PLCP Header jedoch genaugenommen auch ein 16 Bit langes Subfeld SERVICE.
Wie sich aus dem Aufbau des Signal-Feldes ergibt, muss für die Decodierung
der Nutzdaten der im Signal-Feld angegebene Übertragungsmodus (Modulationsverfahren,
Coderate, Datenlänge)
bekannt sein. Demnach spielt es für die Übertragung von Nutzdaten in
WLANs auf der Basis der obigen Standards eine große Rolle,
die im Signal-Feld angegebene Steuerinformation fehlerfrei zu erfassen,
damit nachfolgend der Empfänger
auf die im Signalfeld angegebenen Parameter eingestellt werden kann. Genauso
bedeutend ist es, die Korrektheit der Steuerinformation bzw. dessen
Fehlerbehaftetheit zu erfassen. Das Subfeld PARITY kann hierzu nur
sehr eingeschränkt
beitragen, da es nur ein einzelnen Bit umfasst.
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Im
realen Betrieb kann es nun beispielsweise vorkommen, dass ein Aufruf
der Empfangsroutine an einem Gerät
erfolgt, während
bereits von einem benachbarten Gerät eine Datenübertragung
stattfindet. Wird dann im Rahmen der mit der PLCP Preambel durchgeführten Signalakquisitionsroutine
fälschlicherweise
ein Anfang einer Datenübertragung
erfasst, werden mit einer relativ hohen Wahrscheinlichkeit bei der
Auswertung der PLCP Headers die nicht gültigen Daten als gültig interpretiert
und der Demodulationsalgorithmus für die im Nutzdatenfeld umfassenden
Daten gestartet. Dies kann in Abhängigkeit von der interpretierten
Nutzdatenlänge
im Subfeld LENGTH und des jeweiligen PHY-Modes des Empfangssignals
zu langen Totzeiten der gesamten Empfangsvorrichtung führen, in
denen keine Daten empfangen werden können. Darüber hinaus können auch Störungen auf
dem Funkkanal fälschlicherweise
als gültiger
PLCP Header interpretiert werden, mit den angegebenen negativen
Folgen für
die Empfangsbereitschaft der Vorrichtung.
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Demnach
besteht die Aufgabe der Erfindung darin, das Erkennen der Gültigkeit
einer codierten Steuerinformation, die mit zugehörigen Nutzdaten als Datensignal übertragen
wird und am Empfänger
mittels eines Viterbi-Decoders decodiert wird, zu verbessern.
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Diese
Aufgabe wird verfahrensseitig schon mit einem Verfahren mit den
Merkmalen des Anspruchs 1 gelöst.
Dabei umfasst die Steuerinformation an deren Ende eine vorgegebene,
(k-1) lange Tail-Bitfolge, wobei der eine Einflusslänge von
k aufweisende Faltungscodierer mit der Tail-Bitfolge der Steuerinformation
vorgeladen wird und nach der Übertragung
die empfangene, faltungscodierte Steuerinformation in einem Viterbi-Decoder auf der Grundlage
der Suche eines Pfades in der Trellis-Darstellung mit minimaler
oder maximaler akkumulierter Metrik decodiert wird. Das Verfahren
zeichnet sich dadurch aus, dass der empfangenen, faltungscodierten
Steuerinformation zumindest ein Endabschnitt derselben vorangestellt
wird, wobei der Endabschnitt zumindest die Länge der faltungscodierten Tail-Bitfolge
aufweist und die so zusammengesetzte Information dem Viterbi-Decoder
zur Decodierung der faltungscodierten Steuerinformation zugeführt wird.
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Durch
das angegebene erfindungsgemäße Verfahren
wird erreicht, dass mit der rekursiven Pfadverfolgung im Trellis-Diagramm
zur Ermittlung der decodierten Information mit höherer Wahrscheinlichkeit als
sonst üblich
erfasst wird, wenn ein Fehler in der erkannten Bit-Folge aufgetreten
ist. Durch das Hinzufügen
zumindest des Endabschnittes der faltungscodierten Steuerinformation
an dieselbe wird eine zyklische Bit-Folge erzeugt, deren Verarbeitung im
Viterbi-Decoder nach den Versuchen der Erfinder zu einer wesentlich
verbesserten Erkennungswahrscheinlichkeit der erfassten decodierten Bit-Folge
der Steuerinformationen führt.
Die Versuche ergaben eine Verbesserung um den Faktor 64.
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Der
Erfindung liegt die Idee zugrunde, das Erkennen einer faltungscodierten
Steuerinformation dadurch zu verbessern, dass dem Viterbi-Decoder zur
Decodierung der faltungscodierten Steuerinformation eine Bit-Folge
zugeführt
wird, welche die faltungscodierte Steuerinformation umfasst, der
zumindest die in der Steuerinformation empfangene faltungscodierte
Tail-Bit-Folge vorangestellt ist. Die zusätzliche Decodierung der zusammengesetzten
faltungscodierten Bit-Folge ist zwar durch die Erweiterung mit einem
höheren
Zeitaufwand verbunden, dieser Nachteil wird jedoch bei weitem durch
den beschriebenen Vorteil im Hinblick auf das verbesserte Erkennen
der Gültigkeit
einer empfangenen Steuerinformation aufgewogen.
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Prinzipiell
kann das erfindungsgemäße Verfahren
bei allen Datenübertragungen
verwendet werden, bei welchen die Daten vor der Übertragung codiert werden und
den codierten Nutzdaten codierte Steuerdaten vorangestellt werden,
die beim Empfang mittels eines Viterbi-Decoders zu decodieren sind. Diese
Steuerinformationen sind in der Regel nicht sehr ausgedehnt, sodass
ohne wesentlichen Zeitverlust diese Steuerinformation vor der Decodierung
erfindungsgemäß erweitert
und nachfolgend von dem Viterbi-Decoder decodiert werden kann. Insbesondere
ist das erfindungsgemäße Verfahren
für die
802.11 Standards geeignet.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Unteransprüchen angegeben.
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Eine
nochmalige Verbesserung bei der Wahrscheinlichkeit zum Erkennen
der Gültigkeit
einer faltungscodierten Steuerinformation kann dadurch erreicht
werden, dass an die empfangene faltungscodierte Steuerinformation
dieselbe vollständig nochmals
vorangestellt wird, sodass die zusammengesetzt Information zwei
identische, hintereinander angeordnete faltungscodierte Steuerinformationen umfasst,
die dem Viterbi-Decoder zugeführt
werden. Nach den Versuchen der Erfinder ergibt sich hierdurch nochmals
eine Verbesserung um den Faktor 2 bei der Erkennung der Gültigkeit
der Steuerinformation, insbesondere der Gültigkeit von IEEE 802.11 Signalen.
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Bei
der Verarbeitung der decodierten, zusammengesetzten Bit-Folge wird
diese nun abschnittsweise überprüft.
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Umfasste
die zusammengesetzte, dem Viterbi-Decoder zugeführte Information zwei faltungscodierte
Steuerinformationen können
bei der Verarbeitung der decodierten Bit-Folge in beiden Steuerinformationen
jeweils zugeordnete Steuerinformationsabschnitte ausgewählt und
miteinander verglichen werden. Liegt eine Übereinstimmung der beiden Abschnitte
vor, kann die empfangene Steuerinformation als gültig angenommen werden. Wie
oben stehend schon erläutert,
bezeichnet der Begriff Steuerinformation das gesamt Steuerinformationsfeld,
im Falle eines IEEE 802.11a Bursts das gesamte Signalfeld, d.h.
einschließlich
der Tail-Bit-Folge, die im Falle des genannten Standards 6 Bit lang
ist. Vorteilhaft kann nun für
den Vergleich ein nutztragender Teil der Steuerinformation, d.h.
ein Steuerinformationsabschnitt ohne zugehörige Tail-Bit-Folge ausgewählt werden zum
Vergleich mit dem zugehörigen
Steuerinformationsabschnitt in der anderen Steuerinformation. Diese
Steuerinformationsabschnitte sind in Abgrenzung zu den eigentlichen,
der Steuerinformation nachfolgenden Nutzdaten als Steuerinformationsnutzdaten bezeichnet.
Darüber
hinaus ist es jedoch auch möglich,
in der decodierten Bit-Folge der zwischen den beiden decodierten
Steuerinformationsnutzabschnitten liegende Bit-Folgenabschnitt mit
der Soll-Tail-Bit-Folge zu vergleichen, wobei im Ansprechen auf
eine Übereinstimmung
die empfangene Steuerinformation als gültig angenommen wird.
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Besonders
vorteilhaft ist es, wenn im Ansprechen auf verschiedene derartige
Vergleiche jeweils ein der Gültigkeit
der Steuerinformation zugeordnetes Signal erzeugt wird und mehrere
dieser Signale logisch miteinander verknüpft werden zur Erzeugung eines
Gesamtergebnisses.
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Werden
diese Signale beispielsweise UND-verknüpft, wird beim erfindungsgemäßen Verfahren
die decodierte Steuerinformation nur dann als gültig erkannt, wenn das Ergebnis
aller Vergleiche positiv war.
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Das
erfindungsgemäße Verfahren
eignet sich auch hervorragend zum Erkennen des jeweiligen Übertragungsmodus
in einem IEEE 802.11g Netzwerk. Dabei wird in der angegebenen Weise
auf die Gültigkeit
eines Steuersignals gemäß dem IEEE 802.11a
Standard geprüft.
Wird eine Ungültigkeitserkennung
für die
Steuerinformation erfasst, kann ein OFDM (orthogonal frequency division
multiplexing) moduliertes Signal ausgeschlossen werden und nachfolgend überprüft werden,
ob ein anderes standardisiertes, moduliertes Signal wie beispielsweise ein
DSSS (direct sequence spread spectrum) oder ein CCK (complementary
code keying) moduliertes Signal vorliegt, wie es beispielsweise
dem IEEE 802.11b Standard entspricht. Da im Standard IEEE 802.11a
die Preambel eine Zeitdauer von 16 μs aufweist, der Standard IEEE
802.11b jedoch 70 μs,
erlaubt das erfindungsgemäße Verfahren
demnach eine zuverlässige
Unterscheidung der im Standard IEEE 802.11 g enthaltenen Standards
IEEE 802.11a und IEEE 802.11b, da nach der Ungültigkeitserkennung der Steuerinformation
ein OFDM-moduliertes Signal immer noch genügend Zeit zur Verfügung steht,
die Erfassung einer dem IEEE 802.11b Standard zugewiesene Steuerinformation
durchzuführen.
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Um
den Decodiervorgang zu optimieren, kann vorgesehen sein, dass die
faltungscodierte Steuerinformation als Soft-Bit-Folge, d. h. unter
Ausnutzung einer Mehr-Bit-Quantisierung
erfasst wird. Diese "gewichtete" Bit-Folge ermöglicht im
Vergleich zu einer Hard-Bit-Folge die mit einem Bit quantisiert wird,
eine genauere Ermittlung der akkumulierten Metrik eines Zustandspfades
in der Trellis-Darstellung und damit eine genauere Decodierung des
Signal-Feldes des PLCP-Headers. Vorteilhaft kann die Erzeugung der
zusammengesetzten Information einen Entschachtler (Deinterleaver)
vorgeschaltet sein, welcher die entschachtelten Daten an den Viterbi-Prozessor
weitergibt.
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Anordnungsseitig
löst die
Erfindung die obige Aufgabe mit einer Schaltungsanordnung mit den Merkmalen
des Anspruchs 13. Die Schaltungsanordnung zeichnet sich dadurch
aus, dass dem Viterbi-Decoder ein Mittel zum Erzeugen eines zusammengesetzten
Signals vorgeschaltet ist bei welchem wenigstens ein Endabschnitt
der empfangenen faltungscodierten Steuerinformtion vor dieselbe
angeordnet ist, wobei dieser Abschnitt zumindest die Länge der
faltungscodierten Tail-Bit-Folge aufweist. Darüber hinaus umfasst die Schaltungsanordnung
ein Mittel zum Zuführen
der zusammengesetzten Information an den Viterbi-Decoder. Diese
Zuführung kann
direkt, jedoch auch über
einen zwischengeschalteten Entschachtler (Deinterleaver) ausgeführt sein.
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Erfindungsgemäß lässt sich
das Erkennen der Gültigkeit
einer faltungscodierten Steuerinformation durch die angegebenen,
nur mit einem geringen Aufwand verbundenen konstruktiven Änderungen
an einer herkömmlichen
Schaltungsanordnung wesentlich steigern.
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Zur
Weiterverarbeitung der in dem Viterbi-Decoder gewonnenen Information
kann vorgesehen sein, dass die erfindungsgemäße Schaltungsanordnung ein
Mittel zum Auswählen
und Vergleichen von zugeordneten Steuerinformationsabschnitten in der
zusammengesetzten decodierten Bit-Folge aufweist sowie ein Mittel
zum Bilden eines logischen, die Übereinstimmung
der Steuerinformationsabschnitten angebenden Wertes. Dabei sind
die auszuwählenden
und zu vergleichenden Steuerinformationsabschnitte die in den jeweiligen
decodierten Steuerinformation entsprechenden, d. h. identischen
Abschnitten. Beispielsweise kann in einem PLCP-Header in beiden
hintereinander angeordneten Steuerinformationen ein einzelnes Subfeld
oder auch alle Subfelder des PLCP-Headers ausgewählt und miteinander verglichen
werden. Dieser Vergleich kann besonders einfach in einer XOR-Verknüpfungs-einrichtung
durchgeführt
werden. Beim Vorliegen einer Übereinstimmung
ist auf diese Weise ein die Übereinstimmung
angebendes logisches Signal erzeugbar.
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In
einer anderen Ausführungsform
der erfindungsgemäßen Schaltungsanordnung
ist diese mit einem Mittel ausgestattet, mit welchem in der decodierten,
zusammen gesetzten Steuerinformation ein Bit-Folgen-Abschnitt auswählbar ist,
welcher einer Tail-Bit-Folge zugeordnet ist. Dieses Mittel ist ferner zum
Vergleichen des ausgewählten
Bit-Folgen-Abschnittes mit der vorgegebenen Soll-Tail-Bit-Folge ausgebildet,
so dass auch hier ein die Übereinstimmung
des Vergleichs angebender logischer Wert ermittelbar ist, der für die weitere
Verarbeitung und Signalisierung zur Verfügung steht.
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Die
Erfindung wird im folgenden unter Bezugnahme auf die beiliegenden
Zeichnungen beschrieben, wobei
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1 in einer Prinzipskizze
das PLCP-Rahmenformat gemäß dem IEEE
802.11a Standard,
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2a in einem Blockdiagramm
ein Sendesignalpfad gemäß einem
IEEE 802.11x-Standard,
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2b in einem Blockdiagramm
ein Empfangssignalpfad, der dem Sendesignalpfad von 2a zugeordnet ist,
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3 ein übliches Trellis-Diagramm für ein 10
Bit langes Steuerdatenfeld mit einer Tail-Bit-Folge von 3 Bit,
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4 eine erste erfindungsgemäße Schaltungsanordnung
zum Erkennen der Gültigkeit
einer codierten Steuerinformation,
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5a ein erstes Trellis-Diagramm
für eine erste
zusammengesetzte Information,
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5b ein zweites Trellis-Diagramm
für die erste
zusammengesetzte Information,
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6 eine zweite erfindungsgemäßen Ausführungsform
zum Erkennen der Gültigkeit
einer codierten Steuerinformation einer und
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7 ein Trellis-Diagramm für eine zweiten zusammengesetzte
Information zeigt.
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Die
Erfindung wird im folgenden unter Bezugnahme auf ein IEEE 802.11a
bzw. IEEE 802.11 g Netzwerk erläutert. 1 zeigt das PLCP-Rahmenformat
gemäß dem 802.11a- Standard. Ein Burst
umfasst die drei Felder: PLCP-Preambel, SIGNAL und DATA. Dabei dient
die PLCP-Preambel mit einer Länge
von 16 μs
zur Anpassung des Empfängers
an die einlaufenden Daten. Das SIGNALfeld umfasst die eigentlichen
Steuerdaten und weist im einzelnen Subfelder mit den Bezeichnungen
Rate (4 Bits), Reserved (1 Bit), Length (12 Bit), Parity (1 Bit)
und Tail (6 Bit), so dass die gesamte Steuerinformation 24 Bit umfasst.
Wie oben stehend schon erläutert,
dienen die Subfelder RATE und LENGTH zur Angabe der Übertragungsrate
(Modulation und Coderate) und der Länge des Nutzdatenfeldes DATA.
Das Signal-Feld wird als einzelnes OFDM (orthogonal frequency division
multiplexing)-Symbol übertragen
bei welchem die zu übertragenden
Daten auf mehrere Subkanäle
eines Übertragungskanals
aufgeteilt werden.
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Die 2a, 2b zeigen den Sendesignalpfad bzw. den
Empfangssignalpfad für
den in 1 dargestellten
Burst. Die zu übertragenden
Daten werden einem Faltungscodierer COD zugeführt, welcher für die Daten
des Signal-Feldes, d.h. für
die Steuerdaten, mit einer Coderate von r = ½ bei der für den IEEE 802.11a-Standard üblichen
Einflusslänge
von k = 7 arbeitet. Dies bedeutet, dass die 24 Bit Steuerinformation
durch den Faltungscodierer zu 48 Bit transformiert werden. Die codierten
Daten werden einem Verschachtler (Interleaver) VS zugeführt, welcher
die verschachtelten Daten dann an den Modulator MOD weitergibt,
in welchem die Steuerdaten nach dem BPSK (binary face shift keying)
Verfahren moduliert werden.
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Die
Steuerdaten im Signal-Feld werden immer mit der angegebenen Coderate
codiert bzw. mit dem angegebenen Modulationsverfahren moduliert, die
der Steuerinformation nachfolgenden Nutzdaten im DATA-Feld jedoch
nach der in der Steuerinformation angegebenen Art. Da in den beschriebenen
Ausführungsformen
die Erfindung allein für
das SIGNAL-Feld mit den Steuerdaten angewendet wird, muss auf die
Verarbeitung der Daten des DATA-Feldes nicht weiter eingegangen
werden. Insofern beschränkt
sich die folgende Beschreibung auf die Verarbeitung der Steuerinformation,
wie sie in dem 24 Bit breiten Signal-Feld des PLCP-Rahmens angegeben ist.
Aus diesem Grunde sind in den 2a bzw. 2b auch keine Vorrichtungen
dargestellt, wie sie bei anderen Modulationsverfahren zusätzlich benötigt werden
wie beispielsweise ein Punktierer.
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Wieder
Bezug nehmend auf 2a wird
das faltungscodierte und BPSK-modulierte Signal-Feld (48 Bit) als
einzelnes OFDM-Symbol über
die Sendeantenne SA abgestrahlt. Das Funksignal überbrückt die Strecke zwischen Senderort
und Empfängerort und
wird von der Empfangsantenne EA empfangen und einem OFDM-Demodulator
Demod zugeführt und
von diesem demoduliert. Die Verschachtelung wird in dem Entschachtler
DVS rückgängig gemacht und
die vorverarbeiteten Daten nachfolgend dem Viterbi-Decodierer VDCOD
zugeführt.
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Im
Viterbi-Decodierer wird prinzipiell die Faltungscodierung der im
Signalfeld angegebenen Steuerinformation wieder rückgängig gemacht.
Hierzu dient ein Zustandsdiagramm des Codierers COD, in welchem
ein in das Schieberegister einlaufender Datenstrom einer entsprechenden
Folge von Zuständen
des Codierers im sogenannten Trellis-Diagramm zugeordnet ist, wobei eine
solche mögliche
Folge von Zuständen
als Pfad bezeichnet wird. Da vorliegend die Einflusslänge k beim
Codierer COD 7 beträgt, kann
das Schieberegister des Codierers 2k-1,
hier 64 Zustände
einnehmen. Da die im Faltungscodierer COD abgelaufene Folge von
Zuständen
im Trellis-Diagramm natürlich
am Empfänger
nicht bekannt ist, wird diese Folge durch den Viterbi-Decoder VDCOD auf
der Grundlage der Suche eines Pfades in der Trellis-Darstellung
mit minimaler oder maximaler akkumulierter Metrik codiert. Dabei
wird für
jede Zustandsänderung
eine Übergangsmetrik
berechnet, welche ein Maß für die Wahrscheinlichkeit
dieses Übergangs
zwischen zwei Zuständen
darstellt. Derjenige der beiden möglichen Übergänge, dessen Summe aus Übergangsmetrik
und Metrik des Vorgängerzustandes
maximiert oder minimiert ist (je nach Verfahren), wird ausgewählt und
bildet den nächsten
Ausgangspunkt für
die Ermittlung des nächsten
Pfadabschnittes. Dadurch, dass jeweils einer der beiden möglichen
Pfade verworfen wird, resultiert das beschriebene Verfahren zur
Ermittlung von 64 möglichen
Pfaden in der Trellis-Darstellung. Der Pfad, welcher zum Schluss
die minimale bzw. maximale akkumulierte Metrik aufweist, gibt die
gesuchte Folge von Zuständen
des Faltungscodierers an, womit die jeweils in den Codierer eingeführten Bits
festgelegt sind, die sich durch das bekannte Back-Tracing im Viterbi-Decodierer
VDCOD bestimmen lassen, womit die gesuchte Bit-Folge, hier die Bitfolge
der Steuerinformation feststeht. Herkömmlicherweise wird das 1 Bit
umfassende Subfeld PARITY zur Gültigkeitserkennung
der wiederhergestellten Steuerinformataion herangezogen. Darüber hinaus ist
es auch üblich,
Plausibilitätsbetrachtungen
im Hinblick darauf durchzuführen,
ob die Subfelder LENGTH und/oder RATE einen erlaubten Wert besitzen.
Weisen diese Felder Werte auf, die nicht im zulässigen Bereich liegen, kann
auf einen inkorrekten PLCP-Header geschlossen werden.
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Wie
in 2b gezeigt, wird
die so ermittelte Information über
die Rate und die Länge
der nachfolgenden Nutzdaten dem Demodulierer DMOD, dem Entschachtler
DVS sowie dem Viterbi-Decoder VDCOD zugeführt, damit diese zur Verarbeitung
der nun einlaufenden Nutzdaten innerhalb des PLCP-Rahmens eingestellt
werden können.
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Die
bisherigen Erläuterungen
zur Datenübermittlung
gemäß dem IEEE
802.11a-Standard betrifft das herkömmliche Verfahren, bei welchem
die faltungscodierte Steuerinformation ohne Veränderung dem Viterbi-Decoder
zugeführt
wird. Hierzu wird auch auf 3 verwiesen,
welche das im Codierer ermittelte Trellis-Diagramm zeigt. Zur Vereinfachung der
Darstellung wird in 3 von
einem 10 Bit breiten Steuerfeld mit einer Einflusslänge des
Codierers von k = 4 ausgegangen. Der eigentlichen Steuerinformation
von 10 Bit sind 3 Bits mit dem logischen Wert „Null" nachgestellt, welche hier die Tai1-Bit-Folge darstellen.
Die Coderate beträgt
wie im 802.11a-Standard für
das Signal-Feld r = %, d. h. die Steuerinformation von hier 10 Bit
wird im Faltungscodierer verdoppelt. Aufgrund der Einflusslänge von
k = 4 weist das Trellis-Diagramm acht unterschiedliche Zustände auf.
Wie aus der Figur ersichtlich, stellen die letzten drei Übergänge auf
der rechten Seite die drei End- oder Tail-Bits dar. Wie auch ersichtlich,
startet der Faltungscodierer aus dem Null-Zustand, da dieser wie üblich mit
der vorbekannten Tail-Bit-Folge vorgeladen ist. Die Datenübertragung
in einem verrauschten Übertragungsmedium
hat jedoch zur Folge, dass bei dem im Viterbi-Decoder ermittelten
Trellis-Diagramm, der erste Zustand des optimalsten Zustandspfades
nicht unbedingt der Null-Zustand sein muss. Aufgrund der Kenntnis,
dass der letzte Zustand wieder der Null-Zustand sein muss, kann
jedoch der optimalste Zustandspfad zur Ermittlung der in den Codierer
eingefügten
Datenstrom durch die schon erwähnte
Ermittlung der Pfadmetriken und einem nachfolgenden Back-Tracing
im wahrscheinlichsten Pfades ermittelt werden. Es sei darauf hingewiesen,
dass mit dem Ausdruck, „erster", „letzter", „vierter" etc. Zustand im
Trellis-Diagramm der jeweilige Zustand des ermittelten wahrscheinlichsten
Zustandspfades bezeichnet ist. Dieser Zustand ergibt sich gerade
durch den Übergang
aus dem vorherigen Zustand dieses optimalen Pfades aufgrund des
diesem Übergang
zugeordneten Bits.
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Ausgehend
von den bisherigen Erläuterungen
soll im Folgenden auf die Unterschiede bei dem erfindungsgemäßen Verfahren
sowie bei der erfindungsgemäßen Vorrichtung
eingegangen werden.
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4 zeigt hierzu in einer
Blockschaltdarstellung einen Teil der empfangsseitig angeordneten Schaltungsanordnung
mit welcher das erfindungsgemäße Verfahren
zum Erkennen der Gültigkeit
einer faltungscodierten Steuerinformation durchgeführt werden
kann. Die empfangenen und als Soft-Bits quantisierten Daten werden
dem Entschachtler DVS zugeführt
und nachfolgend in einen Zwischenspeicher Buffer eingeschrieben.
Dabei sei nun angenommen, dass das faltungscodierte Signal, das
entsprechend dem 802.11 a-Standard 48 Bit umfasst, in den Buffer
eingeschrieben ist. In einer ersten Ausführungsform der Erfindung werden
nun die letzten 12 Bit, d.h. die empfangene codierte Bit-Folge der Tail-Bits
durch eine Select-Einrichtung ausgewählt und kopiert.
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Dieser
kopierte, faltungscodierte Steuerinformationsabschnitt zuerst dem
Viterbi-Decoder
VDCOD zugeführt
und nachfolgend die im Buffer befindliche faltungscodierte Steuerinformation
von 48 Bit, so dass sich insgesamt eine faltungscodierte Bit-Folge
von 60 Bit ergibt, welche der Viterbi-Decoder in herkömmlicher
Weise verarbeitet und dementsprechend eine Bit-Folge von 30 Bit
erzeugt, wobei jedoch die Tail-Bits am Ende der zusammengesetzten Information
nicht ausgegeben werden. Demnach gibt der Viterbi-Decoder 24 Bit
aus, wobei den eigentlichen Steuerinformation (18 Bit) noch 6 Bit
vorangestellt sind, welche den 12 Bit zugeordnet sind, die dem faltungcodierten
Signal vorangestellt wurden. Somit sollten die ersten 6 Bit identisch
mit der Tail-Bit-Folge
sein, wenn die Decodierung eine gültige Steuerinformation ergeben
hat. Insofern werden die ersten 6 Bit durch einen Schalter S ausgetastet, und
in eine Bit-Vergleichsein-richtung CompareZero übergeführt, in welcher die 6 Bits
mit der Soll-Bitfolge „000000" verglichen werden.
Dieser Vergleich führt zu
einem logischen Signal, welches die Korrektheit der Übertragung
des Signalfeldes anzeigt. Die restlichen 18 Bit werden durch den
Schalter S in ein weiteres Register SR1 getaktet, in welchem die
Steuerinformation ohne die Tail-Bits zur weiteren Verarbeitung,
insbesondere zur Steuerung der Schaltungsanordnung für die Bearbeitung
der nachfolgenden Nutzdaten (siehe 2b),
zur Verfügung
steht.
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Ein
entsprechendes Trellis-Diagramm, wieder mit einer reduzierten Datenmenge
von 10 Bit sowie eine Einflusslänge
von k = 4 ist in 5a dargestellt.
Dabei entsprechen wieder die letzten vier Zustände auf der rechten Seite des
Diagramms den 3 Tail-Bits. Auf der linken Seite weist die Folge
zusätzliche
vier Zustände
auf, die den Bits entsprechen, welche erfindungsgemäß der faltungscodierten
Steuerinformation vorangestellt wurden. Mit Hilfe dieser linken
vier Zustände,
exakt ausgedrückt,
mit dem vierten Zustand von links, d.h. dem Zustand welcher nach
den Zustandsübergängen aufgrund
der vorangestellten Tail-Bits erreicht wird, kann nun die Erkennungswahrscheinlichkeit
eines gültigen
PLCP-Headers wesentlich verbessert werden, da bekannt ist, dass
der Zustand dem Null-Zustand entsprechen muss. Dargestellt sind
also alle Zustandspfade, die nach dem erfindungsgemäßen Verfahren
im Viterbi-Decoder als gültig
erkannt werden, da der Zustand, welcher dem ersten Bit (bit 1) vorausgeht,
d.h. der Zustand nach dem dritten Übergang, der Nullzustand ist.
Dies wird durch das Voranstellen der faltungscodierten Tail-Bits
erzwungen. Andere Trellis-Pfade können ausgeschlossen werden
und sind in der Figur nicht dargestellt.
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Es
sei darauf hingewiesen, dass in anderen Ausführungsformen der Erfindung,
bei welchen die Tail-Bit-Folge keine Null-Bit-Folge ist, der Zustand
im wahrscheinlichsten Zustandspfad, welcher dem ersten eigentlichen
Steuerbit vorausgeht, kein Null-Zustand sein muss, sondern durch
die jeweils vorgegebene Tail-Bit-Folge vorbestimmt ist.
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Letztere
Aussage ist aufgrund der Abhängigkeit
der Länge
der Tail-Bit Folge (k-1) allgemein für alle möglichen Tail-Bit-Folgen von
der Einflusslänge k
umkehrbar, d.h. wenn an der angegebenen Stelle im Zustandspfad ein
bestimmter Zustand vorliegt, ist damit eine bestimmte decodierte
Tail-Bit-Folge festgelegt. Dieser Sachverhalt wird in einer nicht
dargestellten Ausführungsform
genutzt, indem nicht wie oben beschrieben, zur Ermittlung eines
Gültigkeitskriteriums
für den
PLCP-Headers die decodierte Tail-Bit-Folge
mit ihrer Soll-Bit-Folge verglichen wird, sondern indem der angegebene
Zustand mit dem durch die Soll-Tail-Bit-Folge festgelegten Zustand verglichen
wird. Dies lässt
sich durch das Vorsehen eines entsprechenden Mittels zum Vergleichen
eines Zustandes im ermittelten wahrscheinlichsten Zustandspfades
mit dem vorgegebenen Zustand leicht umsetzten. Zusätzlich können beim
Back-Tracing die letzten (k-1) Übergänge unberücksichtigt
bleiben, wenn im Viterbi-Decoder der faltungscodierten Steuerinformation
nur die faltungscodierte Tail-Bit-Folge vorangestellt wird.
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Demgegenüber sind
in 5b zusätzlich auch
die Pfade dargestellt (gestrichelt), welche nicht durch den durch
die vorangestellte faltungscodierte Tail-Bit-Folge erzwungenen Null-Zustand
vor dem eigentlichen ersten Bit der Steuerinformation (bit 1) laufen
und somit aufgrund des erfindungsgemäßen Verfahrens im Viterbi-Decoder
als ungültig
erkannt werden können.
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Darüber hinaus
kann zur Festlegung eines Gültigkeitskriteriums
für den
PCLP-Header auch die übliche Überprüfung des
Paritäts-Bits
oder auch eine Plausibilitätsüberprüfung im
Hinblick auf die Subfelder LENGTH und/oder RATE durchgeführt werden.
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Eine
weitere Ausführungsform
der Erfindung für
den 802.11 a-Standard zeigt 6. Die
Soft-Bits werden hier vor dem Entschachtler in einen Buffer eingeschrieben.
Vom Buffer wird die gesamte faltungscodierte Bit-Folge des PLCP-Headers,
d. h. 48 Bit zweimal hintereinander an den Entschachtler DVS gegeben,
von welchem die entschachtelten 96 Bit als zusammengesetzte, faltungscodierte
Information dem Viterbi-Decoder
VDCOD zugeführt
wird.
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In
einer nicht dargestellten Ausführungsform ist
der Buffer dem Entschachtler DVS nachgeschaltet, so dass die angegebene
Bitfolgenverdopplung direkt vor dem Viterbi-Decoder ausgeführt wird.
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Dieser
berechnet in der angegebenen Weise die Pfad-Metriken und führt das
Back-Tracing beginnend
mit dem Null-Zustand durch, welcher den Tail-Bits entspricht. Danach
wird die ermittelte Bit-Folge vom Viterbi-Decoder ausgegeben, wobei wieder
die letzten 6 Bit, d. h. die Tail-Bits der letzten Steuerinformation
unterdrückt
werden. Die Tail-Bits der vorangehenden gesamten Steuerinformation werden
vom Viterbi-Decoder
nicht unterdrückt,
da diese sich mitten in der Bit-Folge befinden. Aus diesem Grund
gibt der Viterbi-Decoder 42 Datenbits aus, wobei die ersten 18 Bit
durch den Schalter S in das erste Schieberegister SR1 eingetaktet
werden. Die nachfolgenden 6 Bit werden in eine Vergleichseinrichtung
CompareZero bei einer zweiten Schalterstellung des Schalters S eingetaktet
und mit der Bit-Folge "000000" verglichen, wobei
die Vergleichseinrichtung ein dem Ergebnis des Vergleichs zugeordnetes
Signal erzeugt. Die restlichen Bits 25 bis 42 werden mit einer entsprechenden
Schalterstellung in ein zweites Schieberegister SR2 getaktet. Der
Inhalt des ersten und des zweiten Schieberegisters wird in einer
logischen Verknüpfungseinrichtung
CompareEqual, beispielsweise einer XOR-Verknüpfungseinrichtung, logisch
verknüpft
und entsprechend der Gleichheit oder Ungleichheit ein logisches
Signal erzeugt, das einer UND-Verknüpfungseinrichtung & als Eingangswert
zugeführt
wird.
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Im
Ansprechen auf den Vergleich der den ersten 18 Bit nachfolgenden
6 Bit über
die Schalterstellung 2 mit dem Sollwert "000000" wird wiederum ein
logischer Wert erzeugt und der UND-Verknüpfungsvorrichtung & zugeführt, so
dass diese an ihrem Ausgang den logischen Wert "PLCP-Header korrekt" ausgibt, wenn sowohl der Vergleich
der beiden Steuerinformationsabschnitten als auch der Vergleich
der zwischen den beiden Steuernutzabschnitten liegenden 6 Bit-Folge
mit den Tail-Bits zu einer Übereinstimmung
geführt
hat.
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Ein
entsprechendes Trellis-Diagramm, wieder mit einer reduzierten Datenmenge
von 10 Bit sowie eine Einflusslänge
von k = 4 ist in 7 dargestellt. Dabei
stellen wiederum die letzten vier Zustände auf der rechten Seite des
Diagramms die 3 Tail-Bits am Ende der Pfade dar, wobei diese beiden Bits
vom Viterbi-Decoder nicht ausgegeben werden. Die ersten 4 Zustände links
von der Mitte der Zustandsfolge sind den Tail-Bits der ersten der
beiden in den Viterbi-Decoder gegebenen faltungscodierten Steuerinformation
zugeordnet. Bezugnehmend auf die Erläuterungen zu den 5a/b, sind in 7 als gültig erkannte Zustandspfade
angegeben, da diese alle durch den Null-Zustand gehen, der sich
mit dem letzten Tail-Bit der vorangestellten Steuerinformation ergibt.
Zum Zwecke der Übersichtlichkeit,
sind in 7 die der vorangestellten
Steuerinformation zugeordneten Pfadabschnitte gestrichelt dargestellt.
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Die
sich aus dem Back-Tracing ergebenden decodierten Bits dieser Zustände werden,
wie mit Bezug auf 6 erläutert, mit
den jeweiligen Tail-Bits zur Erzeugung eines die Gültigkeit
der decodierten Steuerinformation angebenden Wertes vergliechen. Darüber hinaus
werden auch Steuerinformationsabschnitte der beiden decodierten
Steuerinformationen zur Erzeugung eines die Gültigkeit der decodierten Steuerinformation
angebenden Wertes verglichen, jedoch ohne die jeweiligen Tail-Bits.
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Das
beschriebene erfindungsgemäße Verfahren
und die erfindungsgemäße Schaltungsanordnung
kann vorteilhaft auch dazu verwendet werden, im Falle eines IEEE
802.11g-Netzwerkes
bei der Erfassung eines nicht korrekten PLCP-Headers auszuschließen, dass
ein IEEE 802.11a-Signal vorliegt. Im Ansprechen auf diese Erkenntnis
kann dann eine Überprüfung stattfinden,
ob es sich bei dem erfassten Signal um ein DSSS oder ein CCK moduliertes
Signal, d. h. um ein Signal nach dem 802.11b-Standard handelt.
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- Buffer
- Speicherpuffer
- COD
- Codierer
- CompareZeros, CompareEqual
- Vergleichseinrichtung
- DMOD
- Demodulierer
- DVS
- Entschachtler
- EA
- Empfangsantenne
- MOD
- Modulierer
- S
- Schaltereinrichtung
- SA
- Sendeantenne
- Select
- Auswahleinrichtung
- SR1,
SR2
- Schiebregister
- VDCOD
- Viterbi-Decoder
- VS
- Verschachtler
- &
- Verknüpfungseinrichtung