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Die vorliegende Erfindung betrifft eine Stromspiegeleinrichtung für eine integrierte
Schaltung und betrifft insbesondere eine integrierte Schaltungsanordnung mit einer
Referenzstromquelleneinrichtung zur Bereitstellung eines Referenzstroms und mit einer
Stromspiegeleinrichtung zur Spiegelung des Referenzstroms auf einen Ausgangsstrom.
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Bei einer derartigen Schaltungsanordnung kann ein in einem Bereich der integrierten
Schaltung bereitgestellter Referenzstrom die Basis für eine Vielzahl von Strömen bilden,
die in anderen Bereichen der integrierten Schaltung benötigt werden, wobei diese
gespiegelten Ströme jeweils in einem vorgegebenen Verhältnis zu dem Referenzstrom
stehen.
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Fig. 1 zeigt eine bekannte Stromspiegeleinrichtung, umfassend einen in Sättigung
betriebenen ersten FET Q1, dessen Kanal den Referenzstrom lin führt, sowie einen in
Sättigung betriebenen zweiten FET Q2, dessen Kanal den Ausgangsstrom lout führt, wobei
die Gateanschlüsse der beide FETs miteinander verbunden sind, um gleiche
Steuerspannungen (Gate-Source-Spannungen) an diesen beiden FETs zu gewährleisten. Die
gleichen Steuerspannungen an den FETs führen dazu, daß der Referenzstrom lin auf
den Ausgangsstrom lout gespiegelt wird, d. h. im Kanal des FET Q2 ein Strom fließt, der
in einem festen Verhältnis zum Referenzstrom lin steht. Dieses Verhältnis lout/lin hängt
hierbei von der Auslegung, insbesondere Dimensionierung, der FETs Q1 und Q2 ab.
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Im einfachsten Fall, beispielsweise wenn die FETs Q1 und Q2 identisch ausgelegt sind,
gilt lout/lin = 1 bzw. lout = lin.
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Ein derartiger Stromspiegel kann in bekannter Weise den Referenzstrom auch auf eine
Vielzahl von Ausgangsströmen spiegeln, indem die am FET Q1 aufgrund der
Beaufschlagung mit dem Referenzstrom lin sich einstellende Gatespannung nicht lediglich für
einen zweiten FET Q2, sondern für eine Vielzahl derartiger FETs als Gatespannung
verwendet wird.
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Auch ist es bekannt, mehrere wie oben erläutert durch Spiegelung erzeugte Ströme an
einem Knoten zusammenzuführen, um einen Ausgangsstrom als Summe dieser
gespiegelten Ströme zu erzeugen.
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Eine erste in der Praxis wichtige Leistungseigenschaft eines Stromspiegels ist die
Ausgangsimpedanz, welche die von dem Ausgangsstrom getriebene Last sieht. Die
Kleinsignal-Ausgangsimpedanz des in Fig. 1 gezeigten Stromspiegels rout ist definiert
als vout/iout, wobei vout und iout die Kleinsignalgrößen der Ausgangsspannung Vout und
des Ausgangsstroms lout sind. Diese Ausgangsimpedanz rout ist idealerweise
unendlich. Um dies angenähert zu realisieren, ist es wesentlich, die FETs Q1 und Q2 in
Sättigung zu betreiben. In diesem Betriebsbereich hängt der Drainstrom eines FET
bekanntermaßen kaum von der Drain-Source-Spannung ab.
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Der Begriff "Sättigung" bezeichnet hierbei einen Betriebsbereich, in dem die folgende
Beziehung gilt:
Vds > Vgs - Vth
mit
Vds = Drain-Source-Spannung
Vgs = Gate-Source-Spannung (Steuerspannung)
Vth = Schwellspannung
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Definiert man eine effektive Steuerspannung Vgt als Vgs - Vth, so läßt sich die
Bedingung für Sättigung auch schreiben als Vds > Vgt.
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Bei dem in Fig. 1 gezeigten Stromspiegel ist die Sättigung des FET Q1 sichergestellt
durch die Verbindung zwischen Drain und Gate von Q1 (in Analogie zu der
entsprechenden Schaltung bei bipolaren Transistoren bezeichnet man Q1 als
"diodengeschaltet"). Mithin ist aufgrund der notwendigerweise am FET Q1 abfallenden Drain-Source-
Spannung der mögliche Breich für das Drainpotential von Q1 eingeschränkt. Die ist
insbesondere problematisch für die Auslegung der treibenden Stromquelle lin
(eingeschränkter "Eingangsspannungsbereich").
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Eine zweite wichtige Leistungseigenschaft eines Stromspiegels ist der für die
Ausgangsspannung verfügbare Hub, d. h. der Bereich der Ausgangsspannung, für den der
Stromspiegel mit dem gewünschten Strom-Übersetzungsverhältnis arbeitet. Bei dem in Fig. 1
gezeigten Stromspiegel ist dieser Spannungshub dadurch eingeschränkt, daß am Kanal
des FET Q2 notwendigerweise eine Drain-Source-Spannung abfällt.
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Fig. 2 zeigt einen in der Literatur oftmals als "Kaskode-Stromspiegel" bezeichneten.
Stromspiegel, der eine beträchtlich erhöhte Ausgangsimpedanz rout besitzt. Dies wird
erreicht, indem wie in Fig. 2 dargestellt seriell zu den FETs Q1 und Q2 jeweils
kaskodierte FETs angeordnet werden, die aus den oben erläuterten Gründen ebenfalls in
Sättigung zu betreiben sind. Ferner sind zur Erzielung einer höheren Ausgangsimpedanz
eine Reihe von Abwandlungen des in Fig. 2 gezeigten Stromspiegels bekannt, z. B. als
"feedback current mirror", "source degeneration current mirror" etc. Nachteilig ist bei
diesen Stromspiegeln, daß sich der Ausgangsspannungshub (wie auch der
Eingangsspannungsbereich) noch weiter verringert. Die an sich denkbare und bekannte
Möglichkeit eines mehrfach kaskodierten Stromspiegels (z. B. "double cascode current
mirror"), bei dem noch einer oder mehrere weitere Kaskodestufen angeordnet werden, ist
in der Praxis aufgrund der im Laufe der Zeit immer kleiner gewordenen
Betriebsspannungen von integrierten Schaltungen in vielen Fällen nicht nutzbar.
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Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Schaltungsanordnung
gemäß dem Oberbegriff des Anspruchs 1 derart weiterzubilden, daß für eine
vorgegebene Ausgangsimpedanz der Ausgangsspannungshub vergrößert ist bzw. für einen
vorgegebenen Ausgangsspannungshub die Ausgangsimpedanz vergrößert ist.
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Diese Aufgabe wird gelöst durch eine integrierte Schaltungsanordnung nach Anspruch 1.
Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen der Erfindung.
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Für die Erfindung ist es wesentlich, daß an einem Kanalanschluß des ersten FET ein
Knoten zur Bildung des vom Kanal dieses FET geführten Referenzstroms aus mehreren
Referenzstromanteilen vorgesehen ist, wobei die Referenzstromanteile von der
Referenzstromquelleneinrichtung am Knoten bereitgestellt werden und wenigstens einer der
Referenzstromanteile über ein Widerstandselement geführt wird, welches zwischen dem
Knoten und dem Gateanschluß des ersten FETs angeschlossen ist.
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Der über ein Widerstandselement geführte Referenzstromanteil bewirkt einen
Spannungsabfall an diesem Widerstandselement und somit eine Spannung zwischen dem
Kanalanschluß und dem Gate des ersten FET, die zu einer Erhöhung des nutzbaren
Ausgangsspannungshubs führt.
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In einer besonders einfachen Ausführungsform ist vorgesehen, daß von der
Referenzstromquelleneinrichtung an dem Knoten zwei Referenzstromanteile bereitgestellt werden
und über das Widerstandselement einer der zwei Referenzstromanteile geführt wird.
Hierbei können die zwei Stromanteile z. B. maximal einen Faktor 2 verschieden
voneinander, insbesondere etwa gleich groß, vorgesehen sein. Dies kann in bestimmten
Fällen die Genauigkeit der Stromspiegelung erhöhen und den Aufbau der
Stromquelleneinrichtung vereinfachen.
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Als Widerstandselement ist jede Komponente geeignet, die aufgrund eines Stromflusses
durch die Komponente hindurch einen Spannungsabfall hervorruft.
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In einer bevorzugten Ausführungsform ist das Widerstandselement von dem Kanal eines
weiteren FET gebildet. Damit kann ein am Widerstandselement gewünschter
Spannungsabfall im Rahmen der verwendeten Herstellungstechnologie besonders
einfach und zuverlässig erreicht werden ("Bauteil-Matching" relativ zu dem ersten und
zweiten FET). Zur Einstellung des Widerstandsverhaltens kann der Gateanschluß dieses
weiteren FET mit einer vorbestimmten Spannung beaufschlagt werden, vorzugsweise
einer Spannung, für die dieser FET im Betrieb des Stromspiegels in Sättigung betrieben
ist. Auch kann der Gateanschluß mit einem Kanalanschluß dieses FET verbunden sein
("Diodenschaltung").
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In einer weiteren besonders bevorzugten Ausführungsform ist vorgesehen, daß die
Stromspiegeleinrichtung seriell zu dem ersten FET einen in Sättigung betriebenen dritten
FET aufweist, dessen Kanal wenigstens einen der Referenzstromanteile führt, sowie
seriell zu dem zweiten FET einen in Sättigung betriebenen vierten FET aufweist, dessen
Kanal den Ausgangsstrom führt, wobei die Gateanschlüsse des dritten FET und des
vierten FET miteinander verbunden sind, um gleiche Steuerspannungen an diesen
beiden FETs zu gewährleisten. Diese Anwendung der mit der Erfindung erzielten
Spannungsdifferenz zwischen einem Kanalanschluß und dem Gateanschluß des ersten
FET bei einer kaskodierten Stromspiegeleinrichtung ist besonders vorteilhaft, weil damit
einerseits die beträchtlich erhöhte Ausgangsimpedanz eines kaskodierten Stromspiegels
erzielt werden kann und andererseits die hierbei im Stand der Technik resultierende
Verringerung des Ausgangshubs verringert ist. Dies ermöglicht beispielsweise die
Verwendung von kaskodierten Stromspiegeleinrichtungen bei integrierten Schaltungen,
deren besonders niedrige Versorgungsspannung einen kaskodierten Stromspiegel
bislang nicht zuließen.
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Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Bezug auf die
beigefügten Zeichnungen weiter beschrieben. Es stellen dar:
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Fig. 1 eine Referenzstromquelle mit einem daran angeschlossenen einfachen
Stromspiegel,
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Fig. 2 eine Referenzstromquelle mit einem daran angeschlossenen kaskodierten
Stromspiegel,
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Fig. 3 eine Referenzstromquelle mit einem daran angeschlossenen
erfindungsgemäßen einfachen Stromspiegel,
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Fig. 4 eine Referenzstromquelle mit einem daran angeschlossenen
erfindungsgemäßen kaskodierten Stromspiegel, und
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Fig. 5 eine Modifikation der Schaltung von Fig. 3,
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Fig. 6 eine Modifikation der Schaltung von Fig. 4, und
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Fig. 7 eine weitere Modifikation der Schaltung von Fig. 3, wobei die
Referenzstromquelle detaillierter dargestellt ist.
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Die Fig. 1 und 2 zeigen die eingangs bereits beschriebenen Schaltungen mit einem
einfachen bzw. einem kaskodierten Stromspiegel.
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Fig. 3 zeigt eine Referenzstromquelleneinrichtung zur Bereitstellung eines
Referenzstroms. Diese Einrichtung ist gebildet von zwei Stromquellen zur Bereitstellung von zwei
Referenzstromanteilen lin1 und lin2, deren Summe den Referenzstrom lin darstellt. Die
Zusammensetzung des Referenzstroms lin findet an einem mit dem Drain eines FET Q1
verbundenen Knoten statt, so daß der Kanal des FET Q1 den Referenzstrom lin führt.
Der Referenzstromanteil lin2 wird hierbei über den Kanal eines weiteren FET Qr geführt,
so daß zwischen dem Drainanschluß und dem Gateanschluß des FET Q1 ein
Spannungsabfall aufgrund des Stromflusses durch den FET Qr entsteht. Dieser
Spannungsabfall verringert das Drainpotential gegenüber dem Gatepotential des FET
Q1.
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Der Gateanschluß des FET Q1 ist mit dem Gateanschluß eines zweiten FET Q2
verbunden, um gleiche Steuerspannungen an diesen beiden FETs zu gewährleisten,
deren Sourceanschlüsse wie dargestellt ein gleiches Sourcepotential besitzen. Dieses
gleiche Sourcepotential kann gewährleistet werden durch Verbindung der
Sourceanschlüsse mit demselben Versorgungspotential (wie dargestellt) oder durch Verbindung
der Sourceanschlüsse mit einem Schaltungsknoten. Solange die beiden FETs Q1 und
Q2 in Sättigung sind, steht ein von dem Kanal des FET Q2 geführter Ausgangsstrom lout
in einem festen Verhältnis zu dem Referenzstrom lin. Dieses Verhältnis läßt sich durch
geeignete Dimensionierung der FETs Q1 und Q2 auf einen gewünschten Wert einstellen.
Insbesondere bei identischer Ausbildung der FETs Q1 und Q2 gilt lout = lin1 + lin2. Die
dargestellte Schaltung spiegelt in diesem Fall den Referenzstrom lin = lin1 + lin2 im
Verhältnis 1 : 1 auf den Ausgangsstrom lout. Ein anderes Spiegelungsverhältnis läßt sich
durch entsprechende Dimensionierung von Q1 und Q2 realisieren. Vorteilhaft führt der
Spannungsabfall am FET Qr zu einer verringerten Drain-Source-Spannung am ersten
FET Q1, woraus ein relativ hoher Ausgangsspannungshub am Ausgang des
Stromspiegels (Drain von Q2) möglich ist.
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Für die Schaltung nach Fig. 3 hat es sich als günstig herausgestellt, den Stromanteil lin1
wenigstens so groß wie den Stromanteil lin2 zu wählen. Außerdem, wenn α das
Verhältnis lin1/lin2 bezeichnet und β das Verhältnis (W/L)Q1/(W/L)Qr bezeichnet, wobei
W/L jeweils das Kanalbreite/Kanallänge-Verhältnis des durch den Index bezeichneten
FET bezeichnet, so ist es günstig, wenn β > α, insbesondere β > 10 × α gilt. Analoges gilt
für die unten beschriebene Schaltung durch Fig. 4. Wesentlich für die Funktion der
erfindungsgemäßen Schaltung ist letztlich jedoch nur, daß die Auslegung der
Stromanteile und der Schaltungskomponenten die Sättigung des FET Q1 zur Folge hat.
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Für die Ausgangsimpedanz rout dieses Stromspiegels gelten im wesentlichen die
eingangs gegebenen Erläuterungen zu der Schaltung nach Fig. 1, d. h. diese Schaltung
besitzt eine eher mäßige Ausgangsimpedanz und ist somit nur in Anwendungen mit
diesbezüglich geringeren Anforderungen einzusetzen.
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Analog dem Stand der Technik eines kaskodierten Stromspiegels (wie mit Bezug auf Fig.
2 erläutert) kann die Ausgangsimpedanz der in Fig. 3 gezeigten Schaltung durch serielle
Anordnung von Kaskodestufen oder dergleichen beträchtlich verbessert werden. Eine
solche Schaltung zeigt Fig. 4.
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Bei der in Fig. 4 gezeigten Schaltung ist wieder eine Referenzstromquelleneinrichtung
zur Bereitstellung eines Referenzstroms lin vorgesehen, der aus zwei
Referenzstromanteilen lin1 und lin2 gebildet wird und durch den Kanal eines FET Q1 fließt. Der
Unterschied zu der Ausführungsform nach Fig. 3 besteht darin, daß der Stromspiegel
seriell zu dem ersten FET Q1 und seriell zu dem zweiten FET Q2 einen dritten FET Q3
bzw. einen vierten FET Q4 aufweist, die zusammen eine Kaskodestufe für die
Transistoranordnung Q1, Q2 darstellen, so daß die Ausgangsimpedanz des Stromspiegels
(am Drain von Q4) vorteilhaft vergrößert ist.
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Bei dem in Fig. 4 dargestellten Beispiel führt der FET Q4 den gesamten Ausgangsstrom
lout, wohingegen der FET Q3 lediglich den ersten Referenzstromanteil lin1 führt. Der
FET Q3 ist diodengeschaltet, um dessen Sättigung im Betrieb sicherzustellen. Der
Gateanschluß des FET Q3 ist mit dem Gateanschluß des FET Q4 verbunden, wobei
dieser FET Q4 gegenüber dem FET Q3 derart abweichend dimensioniert ist, daß der
Ausgangsstrom lout bei einheitlicher Steuerspannung für die FETs Q3, Q4 in dem
gewünschten festen Verhältnis zu der Summe der Referenzstromanteile lin1 und lin2
steht. Dieses gewünschte Verhältnis lout/(lin1 + lin2) bestimmt wie oben bereits erläutert
auch die relative Dimensionierung der FETs Q1, Q2 zueinander.
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Wenn bei der Schaltung nach Fig. 4 beispielsweise gelten soll: lout = α × lin, wobei
lin1/lin2 = n/1 gilt, so sind die FETs Q1, Q2, Q3 und Q4 wie folgt zu dimensionieren:
(W/L)Q2/(W/L)Q1 = (W/L)Q4/(W/L)Q3 = α × (n + 1)/n,
wobei W/L jeweils das Kanalbreite/Kanallänge-Verhältnis des durch den Index
bezeichneten FET bezeichnet.
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Die Fig. 5, 6 und 7 veranschaulichen Modifikationen der oben bereits beschriebenen
Ausführungsbeispiele, so daß im folgenden im wesentlichen nur auf die Unterschiede der
oben bereits beschriebenen Schaltungen eingegangen wird und im übrigen ausdrücklich
auf die vorangegangene Beschreibung verwiesen wird.
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Fig. 5 zeigt eine Modifikation der Schaltung von Fig. 3. Als Widerstandselement ist hier
ganz allgemein eine Impedanz Z mit von Null verschiedenem ohmschen Anteil
vorgesehen, der ein Kondensator C parallelgeschaltet ist. Hieraus ist ersichtlich, daß das
Widerstandselement auch induktive oder kapazitive Anteile aufweisen kann, was in
einigen Anwendungen vorteilhaft sein kann. Die Parallelschaltung eines Kondensators
wie in Fig. 5 läßt sich beispielsweise dazu nutzen, eine Anfälligkeit der Schaltung zum
Schwingen zu unterdrücken. Ohne Anordnung dieses Kondensators neigt der FET Q1
zum Schwingen aufgrund einer Rückkopplung von dessen Drainanschluß zu dessen
Gateanschluß mit einer Phasenverschiebung, die durch die Eigenschaften des
Widerstandselements Z und der Größe von parasitären Gatekapazitäten der FETs Q1
und Q2 bestimmt wird. Durch Anordnung eines Kondensators C geeigneter Größe läßt
sich diese Phasenverschiebung zur Unterdrückung einer Schwingung verändern.
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Fig. 6 zeigt eine Modifikation der Schaltung von Fig. 4, die darin besteht, daß der weitere
FET Qr nicht diodengeschaltet ist, sondern dessen Gate mit einer vorbestimmten
Spannung Vr beaufschlagt wird. Diese Spannung Vr ist beispielsweise eine konstante
Spannung oder eine basierend auf an anderer Stelle der integrierten Schaltung
auftretenden Spannungen und/oder Strömen geregelte Spannung. Hierbei ist es
abweichend von den in den Fig. 3 und 4 dargestellten Schaltungen auch möglich, den
weiteren FET Qr im linearen Bereich zu betreiben.
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Fig. 7 zeigt eine Modifikation der Schaltung von Fig. 4. Die Modifikation besteht zum
einen darin, daß die FETs Q1, Q2 als p-Kanal-FETs vorgesehen sind, deren
Sourceanschlüsse mit einem Versorgungspotential verbunden sind, welches positiv
gegenüber einem Massepotential ist. Zum anderen ist bei der Schaltung nach Fig. 7 die
mit Bezug auf Fig. 6 bereits erläuterte Beaufschlagung des Gates von Qr mit einer
vorbestimmten Spannung Vr vorgesehen.
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In Fig. 7 unten ist außerdem eine beispielhafte Gestaltung der
Referenzstromquelleneinrichtung dargestellt. Diese Einrichtung besteht aus zwei Stromquellen, die
jeweils gebildet sind aus einem Transistor M1, M2 und einem seriell dazu angeordneten
ohmschen Widerstand R1, R2. Diese Stromquellen werden durch Anlegen einer
Steuerspannung Vc an einen Steueranschluß angesteuert, der mit den Gateanschlüssen
beider Transistoren M1, M2 verbunden ist.
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Beim Betrieb der in Fig. 7 dargestellten Stromquellen fällt an den Widerständen R1, R2
jeweils eine Spannung ab, die den für das Schaltungsdesign zugänglichen Bereich von
Potentialen am Drain von Q1 (und am Gate von Q1) einschränkt ("eingeschränkter
Eingangsspannungsbereich"). Anders ausgedrückt muß beim Design der Stromquellen
berücksichtigt werden, daß die Summe der Spannungsabfälle an den
Stromspiegeltransistoren Q1, Q2, an den Stromquellenwiderständen R1, R2 und an den
Stromquellentransistoren M1, M2 die Versorgungsspannung dieses Schaltungsblocks
nicht übersteigen kann. Die mit der Erfindung ermöglichte Verringerung des
Spannungsabfalls an den Stromspiegeltransistoren Q1, Q2 verringert somit vorteilhaft
die Anforderungen beim Design der Stromquellen. Die Erfindung hat somit bei
Verwendung von Stromquellen des in Fig. 7 dargestellten Typs besondere Vorteile.