DE10211013C1 - Verfahren zum Betreiben eines Komparators und eines dem Komparator vorgeschalteten Vorverstärkers einer integrierten Schaltung sowie integrierte Schaltungsanordnung mit einem Komparator und einem dem Komparator vorgeschalteten Vorverstärker - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zum Betreiben eines Komparators (10) und eines dem Komparator vorgeschalteten Vorverstärkers (20) einer integrierten Schaltung, DOLLAR A wobei der Komparator (10) getaktet betrieben wird, um zu periodisch vorgesehenen Entscheidungszeitpunkten (t2) Komparatoreingangssignale miteinander zu vergleichen, DOLLAR A wobei der Vorverstärker (20) getaktet betrieben wird, um in jeweils den Entscheidungszeitpunkten (t2) vorausgehenden Verstärkungsphasen (t1 bis t2) ein dem Vorverstärker eingegebenes Signal (IN) zu verstärken und das verstärkte Signal (OUT) als Komparatoreingangssignal bereitzustellen, und um in jeweils den Verstärkungsphasen (t1 bis t2) vorausgehenden Resetphasen (t0 bis t1) die Verstärkung (G) auf einen Minimalwert zurückzusetzen. DOLLAR A Erfindungsgemäß wird der Vorverstärker (20) derart betrieben, daß dessen Verstärkung (G) während einer Anstiegsphase innerhalb der Verstärkungsphase (t1 bis t2) allmählich monoton von dem Minimalwert bis auf einen Maximalwert ansteigt. DOLLAR A Die Erfindung ermöglicht damit den Betrieb des Vorverstärkers mit geringem Stromverbrauch und dennoch einem Ausgangssignal, welches eine zuverlässige Entscheidung des Komparators sicherstellt.

Description

Die Erfindung betrifft Verfahren zum Betreiben eines Komparators und eines dem Kom­ parator vorgeschalteten Vorverstärkers einer integrierten Schaltung nach dem Ober­ begriff des Anspruchs 1 sowie eine integrierte Schaltungsanordnung mit einem Kompa­ rator und einem dem Komparator vorgeschalteten Vorverstärker nach dem Oberbegriff des Anspruchs 9.

Ein derartiges Verfahren sowie eine derartige Schaltungsanordnung ist beispielsweise aus "Razavi et al. IEEE Journal of solid-state circuits, vol. 27, No. 12, December 1992, pp. 1916-1926" bekannt. Fig. 1 dieses Artikels zeigt schematisch einen Komparator mit vorgeschaltetem Vorverstärker. Die Fig. 5 und 6 dieses Artikels zeigen Ausführungen eines getaktet betreibbaren Vorverstärkers bzw. eines getaktet betreibbaren Kompara­ tors ("latch"). Durch geeignet gewählte periodische Taktsignale zur Ansteuerung des Vorverstärkers sowie des Komparators können mit dieser Anordnung zu periodisch vor­ gesehenen Entscheidungszeitpunkten die an einem Eingang der Anordnung vorliegen­ den Signale miteinander verglichen werden.

Aus "Nagaraj et al. IEEE Journal of solid-state circuits, vol. 35, No. 12, December 2000, pp. 1760-1768" ist eine ähnliche Schaltungsanordnung bekannt. Fig. 6 dieses Artikels zeigt die Anordnung in einem ADC, wobei einzelnen Komparatoren ("latches") zwei Vor­ verstärkerstufen vorgeschaltet sind. Die Fig. 8 und 11 dieses Artikel zeigen den Aufbau der ersten Vorverstärkerstufe bzw. die periodischen Signalverläufe der getaktet betriebe­ nen Vorverstärkerstufen.

Aus "David Johns, Ken Martin, Analog Integrated Curcuit Design, J. Wiley & Sons, 1997, pp. 316-331" (vgl. Fig. 7.13 diese Artikels), es ist bekannt, einem Komparator einen Vorverstärker vorzuschalten.

Fig. 1 zeigt eine in bekannter Weise aufgebaute Anordnung mit einem Komparator 10 und einem dem Komparator 10 zur Erhöhung der Auflösung vorgeschalteten Vorverstär­ ker 20. Wie in Fig. 1 ebenfalls dargestellt, können dem Komparator 10 auch mehrere Vorverstärker seriell vorgeschaltet sein.

Der Komparator 10 wird durch Ansteuerung mit einem periodischen Taktsignal CLK ge­ taktet betrieben, um zu periodisch vorgesehenen Entscheidungszeitpunkten Kompara­ toreingangssignale miteinander zu vergleichen, die als Ausgangssignale OUT+ und OUT- von dem Vorverstärker 20 dem Komparator 10 zugeführt werden. Der Komparator 10 stellt an seinem Ausgang ein dem Vergleichsergebnis entsprechendes Komparator­ ausgangssignal bereit, nämlich ein binäres Signal COUT und ein hierzu inverses Signal COUT.. Der Vorverstärker 20 (bzw. die Mehrzahl von Vorverstärkern) wird durch An­ steuerung mit einem weiteren periodischen Taktsignal RST (Resetsignal) getaktet be­ trieben, um in jeweils den Entscheidungszeitpunkten vorausgehenden Verstärkungs­ phasen ein dem Vorverstärker eingegebenes Signal, hier die Differenz zweier Signale IN+ und IN-, zu verstärken und das verstärkte Signal als Komparatoreingangssignal (Differenz von Signalen OUT+, OUT-) bereitzustellen, und um in jeweils den Verstär­ kungsphasen vorausgehenden Resetphasen die Verstärkung auf einen Minimalwert zu­ rückzusetzen (Reset). Diese Resetfunktion vermeidet Hystereseeffekte sowie eine Ab­ hängigkeit der Ausgangssignale OUT+, OUT- von der Vorgeschichte dieser Signale in vorausgegangenen Taktzyklen. Der Minimalwert der Verstärkung ist bevorzugt wesent­ lich kleiner als 1.

Eine beispielhafte Ausführungsform des Vorverstärkers 20 ist in Fig. 2 dargestellt. Ein derart aufgebauter Vorverstärker ist beispielsweise aus dem oben erwähnten IEEE- Artikel (Nagaraj et al) bekannt und in Fig. 8 dieses Artikel dargestellt. Der Vorverstärker umfaßt eine Transkonduktanzstufe, die aus einem Differenzpaar aus zwei FETs Q1, Q2 gebildet ist, sowie eine resistive Last in Form von seriell zu den FETs Q1, Q2 angeord­ neten ohmschen Widerständen R1, R2. Alternativ könnte die resistive Last auch z. B. durch MOS-Dioden gebildet sein.

Die differenziellen Eingangssignale IN+, IN- werden den Steueranschlüssen der FETs Q1, Q2 zugeführt, so daß an Knoten zwischen diesen FETs und den Widerständen R1, R2 das verstärkte Signal als Differenz zweier Signale OUT+, OUT- bereitgestellt wird, wobei die Verstärkung bekanntermaßen umso größer ist, je größer die Transkonduktanz der Transkonduktanzstufe und je größer die resistive Last ist.

Für das dynamische Verhalten des Vorverstärkers 20 ist eine Zeitkonstante ("RC- Konstante") maßgeblich, die sich als Produkt aus resistiver Last und Kapazitäten ergibt. Derartige Kapazitäten, vor allem parasitäre Kapazitäten, sind am Ausgang des Vorver­ stärkers 20 selbst und durch die Eingangskapazität der nachfolgenden Stufe (Kompara­ tor oder weiterer Vorverstärker) unvermeidbar.

Die Resetfunktion des Vorverstärkers 20, der mit dem Resetsignal RST getaktet wird, erfolgt mittels eines weiteren FET Q3, der zwischen zur Bereitstellung des verstärkten Signals vorgesehenen Vorverstärkerausgangsleitungen angeordnet ist und als Schalter betrieben wird, indem das binäre Resetsignal RST den Steueranschluß dieses FET Q3 beaufschlagt. Während einer Resetphase wird der FET Q3 angeschaltet, so daß die Vorverstärkerausgangsleitungen über einen relativ kleinen Source-Drain-Widerstand kurzgeschlossen werden. Dadurch wird die Verstärkung auf einen Minimalwert (nähe­ rungsweise Null) zurückgesetzt und die Zeitkonstante wird ebenfalls klein, wodurch das Ausgangssignal OUT+ - OUT- rasch auf Werte nahe Null abfällt. Diese Resetfunktion vermeidet Hystereseeffekte und löscht während der Resetphase die am Ausgang mögli­ cherweise noch vorhandene Signalauslenkung, so daß das Ausgangssignal im nächsten Taktzyklus nicht von der Vorgeschichte abhängt.

Während einer der Resetphase unmittelbar nachfolgenden Verstärkungsphase soll das Ausgangssignal des Vorverstärkers 20 dem (zeitlich veränderlichen) Eingangssignal fol­ gen. Zum Ende der Verstärkungsphase, d. h. zum Entscheidungszeitpunkt des Kompa­ rators 10, muß das Ausgangssignal sich mindestens auf derselben Seite der Entschei­ dungsschwelle befinden wie das Eingangssignal, um eine zuverlässige Ver­ gleichsfunktion zu gewährleisten. In vielen Anwendungsfällen ist das Eingangssignal so beschaffen, daß es von einem Startwert, der mit einem Endwert nicht oder nur schwach korreliert ist (z. B. entlang einer exponentiellen Einschwingkurve) dem Endwert zustrebt. Dieser Fall tritt insbesondere am Ausgang einer SC ("switched-capacitor")-Schaltung auf, beispielsweise bei Quantisierern in Delta-Sigma-Modulatoren. Der schwierigste Fall für die Auslegung der Verstärkerzeitkonstante ist der Fall, in welchem das Eingangssignal mit großer Auslenkung auf einer Seite der Entscheidungsschwelle startet und erst gegen Ende der Verstärkungsphase auf die andere Seite wechselt. Dieser Fall ist in Fig. 3 dar­ gestellt. Die durchgezogene Kurve veranschaulicht den zeitlichen Verlauf des Eingangs­ signals. Wenn der Vorverstärker 20 für eine kleine Zeitkonstante und somit eine große Geschwindigkeit ausgelegt ist, ergibt sich für das Ausgangssignal in etwa ein Verlauf, wie er in Fig. 3 mit der Strich-Punkt-Linie dargestellt ist. Bei einem Vorverstärker 20, der für eine größere Zeitkonstante und somit kleinere Geschwindigkeit ausgelegt ist, ergibt sich in etwa ein Verlauf für das Ausgangssignal, wie er mit der gestrichelten Kurve in Fig. 3 dargestellt ist. In ersterem Fall sieht man, daß sich der Endwert des Ausgangssignals auf derselben Seite bezüglich der Entscheidungsschwelle (gepunktete Linie) befindet, wohingegen im zweiten Fall das Ausgangssignal des Vorverstärkers 20 dem Eingangs­ signal nicht schnell genug folgen kann und sich noch auf der anderen Seite der Ent­ scheidungsschwelle befindet. Will man diesen zweiten Fall vermeiden, so muß man die Zeitkonstante verringern, was in einfacher Weise durch Verringern der resistiven Last möglich ist. Eine Verringerung der für die Zeitkonstante maßgeblichen Kapazitäten ist in der Praxis kaum möglich. Diese Kapazitäten ergeben sich in der Regel als parasitäre Kapazitäten aufgrund einer nicht perfekten Anpassung von Schaltungskomponenten.

Damit bei einer Verringerung der resistiven Last die zu erzielende Verstärkung unverän­ dert bleibt, ist es in Folge jedoch notwendig, die Transkonduktanz der Transkonduktanz­ stufe zu erhöhen, was bei dem in Fig. 2 dargestellten Vorverstärker 20 eine Erhöhung des FET-Biasstroms bedeutet, d. h. desjenigen Stroms, der ohne Eingangssignal durch die FETs Q1 und Q2 fließt. Bekanntlich ist die Transkonduktanz eines FET umso größer, je größer dieser Biasstrom ist.

Wenn der Vorverstärker 20 also für ein zeitlich veränderliches Eingangssignal ausgelegt wird, welches erst während der Verstärkungsphase dem Endwert zustrebt, wobei sicher­ gestellt sein soll, daß das Ausgangssignal hinreichend schnell dem Eingangssignal folgt, so muß im Vergleich zu dem Fall eines konstanten Eingangssignals der Stromverbrauch des Vorverstärkers deutlich erhöht werden.

Aus "Oehler, F. et al. A 3,6 Gigasample/s 5 bit Analog to Digital Converter using 0,3 µm AIGaAs-HEMT Technology, in IEEE, GaAs IC Symposium 1993, pp. 163-166" ist es bekannt, einem getaktet betriebenen Komparator einen kontinuierlich betriebenen Vor­ verstärker vorzuschalten.

In der US-Patentschrift 4,241,455 ist eine Schaltungsanordnung zum Empfangen und Verarbeiten von Signalen beschrieben, die der Schaltung über einen optischen Detektor eingegeben werden. Es handelt sich um digitale Datensignale, welche durch die Schal­ tungsanordnung mittels einer Reihe von Verarbeitungsstufen aufbereitet werden, an de­ ren Ende Komparatoren zum Einsatz kommen. Ein Vorverstärker dieser bekannten Schaltungsanordnung wird kontinuierlich betrieben.

Es ist eine Aufgabe der Erfindung, die oben angegebenen Nachteile zu beseitigen und insbesondere eine Schaltungsanordnung sowie ein Verfahren der eingangs beschriebe­ nen Art bereitzustellen, bei denen der Vorverstärker auch bei geringem Stromverbrauch zum Entscheidungszeitpunkt des Komparators Ausgangssignale bereitstellt, die für eine zuverlässige Entscheidung geeignet sind.

Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 bzw. eine Schaltungs­ anordnung nach Anspruch 9. Die abhängigen Ansprüche betreffen vorteilhafte Weiterbil­ dungen der Erfindung.

Für die Erfindung wesentlich ist, daß die Verstärkung während einer Anstiegsphase in­ nerhalb der Verstärkungsphase monoton allmählich von dem Minimalwert bis auf einen Maximalwert ansteigt. Es ist in den meisten Anwendungsfällen bevorzugt, daß diese An­ stiegsphase wenigstens 10%, weiter bevorzugt wenigstens 50%, der Verstärkungsphase beansprucht.

Die Wirkungsweise der Erfindung läßt sich mathematisch anhand eines linearen Models des Vorverstärkers wie folgt verstehen. Der Endwert (am Ende der Verstärkungsphase) des Ausgangssignals ergibt sich aus einer Faltung des Eingangssignals mit der Impulsantwort des Vorverstärkers. Je langsamer der Verstärker ist, umso mehr tragen die Anteile des Eingangssignals zu Beginn der Verstärkungsphase zum Endwert des Ausgangssignals bei. Die der Erfindung zugrundeliegende Idee ist es, die Form der Impulsantwort (Gewichtsfunktion) dadurch zu beeinflussen, daß die Verstärkung zeitvariabel vorgesehen wird. Durch geeignete Wahl des zeitlichen Verlaufs der Größe der resistiven Last kann die Form der Impulsantwort über einen großen Bereich verändert werden. Durch Vorsehen der Anstiegsphase, in der die Verstärkung ansteigt, ist es möglich, die im Stand der Technik konkurrierenden Ziele eines zuverlässigen Ausgangssignals am Ende der Verstärkungsphase und eines niedrigen Stromverbrauchs des Vorverstärkers mehr oder weniger zu "entkoppeln" und einen Vorverstärker mit geringem Stromverbrauch bereitzustellen, bei dem der Startwert (am Beginn der Verstärkungsphase) des Eingangssignals mit geringem Gewicht zum Endwert des Ausgangssignals beiträgt, wohingegen Eingangssignale am Ende der Verstärkungs­ phase mit vergleichsweise großem Gewicht zum Ausgangssignal am Entscheidungszeit­ punkt beitragen.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar:

Fig. 1 ein Blockschaltbild einer Anordnung mit einem oder mehreren Vorverstärkern, die einem Komparator vorgeschaltet sind, nach dem Stand der Technik,

Fig. 2 ein Schaltbild eines der Vorverstärker in Fig. 1,

Fig. 3 eine Darstellung des zeitlichen Verlaufs eines Eingangssignals sowie eines Ausgangssignals des Vorverstärkers nach Fig. 2 für unterschiedliche Ausle­ gungen (Zeitkonstanten) des Vorverstärkers,

Fig. 4 ein Schaltbild eines Vorverstärkers mit einer zugeordneten Signalumformungs­ schaltung zur Formung eines Steuersignals für den Vorverstärker gemäß der Erfindung, und

Fig. 5 eine vergleichende Darstellung von zeitlichen Verläufen der Verstärkung sowie des Eingangs- und Ausgangssignals bei einem Vorverstärker nach dem Stand der Technik (Fig. 5a und Fig. 5b) und bei einem Vorverstärker gemäß der Erfindung (Fig. 5c und Fig. 5d).

Das nachfolgend beschriebene Ausführungsbeispiel der Erfindung bezieht sich auf die Ausführungsform und Anwendung eines Vorverstärkers, der oben bereits mit Bezug auf die Fig. 1, Fig. 2 und Fig. 3 beschrieben wurde.

In Fig. 4 erkennt man wieder den bereits beschriebenen Vorverstärker 20, der einem in Fig. 4 nicht dargestellten Komparator vorgeschaltet ist. Aufbau und Betriebsweise des Vorverstärkers 20 wurden oben bereits detailliert beschrieben. Auf diese Beschreibung wird hiermit ausdrücklich verwiesen. Bei der bekannten Ansteuerung des Vorverstärkers 20 mit einem periodischen und rechteckförmigen Resetsignal würden sich bei relativ stromsparender Auslegung des Vorverstärkers 20 die in Fig. 5a und Fig. 5b dargestellten zeitlichen Verläufe der Verstärkung G sowie der Eingangs- und Ausgangssignale IN+, IN- und OUT+, OUT- ergeben. Während einer Resetphase im zeitlichen Bereich von t0 bis t1 besitzt diese Verstärkung G einen Minimalwert. In einer Verstärkungsphase in einem zeitlichen Bereich von t1 bis t2 besitzt die Verstärkung G demgegenüber einen Maximalwert. Die Verstärkung G ändert zum Zeitpunkt t1 sprungartig ihren Wert. Die Resetphase bildet zusammen mit der nachfolgenden Verstärkungsphase einen Taktzyklus der periodischen Ansteuerung des Vorverstärkers, so daß der Zeitpunkt t2 als Ende der Verstärkungsphase gleichzeitig den Zeitpunkt t0 als Beginn der Resetphase des nächsten Taktzyklus darstellt. Die Periode reicht von t0 bis t2. Aus Fig. 5b ist ersichtlich, daß das Ausgangssignal OUT+ - OUT- aufgrund einer großen Zeitkonstante dem Eingangssignal IN+ - IN- relativ langsam folgt, so daß am Ende der Verstärkungsphase bei t2 im allgemeinen kein Ausgangssignal vorliegt, welches eine zuverlässige Entscheidung des Komparators ermöglicht.

Die Fig. 5c und Fig. 5d veranschaulichen den entsprechenden zeitlichen Verlauf für einen erfindungsgemäßen Betrieb der Schaltungsanordnung. Innerhalb der Verstär­ kungsphase von t1 bis t2 gibt es eine Anstiegsphase (vgl. Fig. 5c), während der die Verstärkung G des Vorverstärkers 20 gesteuert monoton von dem in der Resetphase eingestellten Minimalwert bis auf Verstärkungs-Maximalwert ansteigt. Bei dem dargestellten Beispiel erfolgt dieser Anstieg über die gesamte Anstiegsphase linear, wobei der Maximalwert der Verstärkung bereits vor dem Ende der Verstärkungsphase erreicht wird und über eine Verstärkungsendphase konstant bleibt, die etwa 10% der Verstärkungsphase beansprucht. Der wenigstens annähernd lineare Anstieg läßt sich besonders gut reproduzierbar und schaltungstechnisch einfach realisieren. Denkbar wäre z. B. auch ein stetiger Anstieg anderen Verlaufs oder ein unstetiger Anstieg in mehreren Stufen. Die Verstärkungsendphase, in der die Verstärkung ihren Maximalwert besitzt, gewährleistet ein großes Gewicht des Eingangssignalanteils unmittelbar vor dem Entscheidungszeitpunkt des Komparators.

Im rechten Teil von Fig. 4 ist ein Ausführungsbeispiel einer Signalumformungsschaltung 22 dargestellt, welche die zur Erzielung der in Fig. 5c dargestellten Verstärkung notwendige Ansteuerung des Vorverstärkers 20 ermöglicht. Diese Schaltung 22 ist ein Teil einer hier nicht gezeigten Ansteuereinrichtung, mit welcher die Taktsignale (CLK, RST, RST*) bereitgestellt werden.

Das bei bekannten Schaltungsanordnungen verwendete Resetsignal RST wird hier nicht mehr dazu verwendet, den Resettransistor Q3 während der Resetphase anzuschalten und während der Verstärkungsphase auszuschalten. Vielmehr wird der FET Q3 nun so angesteuert, daß dieser mit Beginn der Verstärkungsphase allmählich ausgeschaltet wird und sich die Verstärkung des Vorverstärkers 20 somit relativ langsam erhöht, bis am Ende dieser Anstiegsphase der Maximalwert der Verstärkung erreicht wird. Das Logiksignal RST steuert dabei wieder die Taktung des Vorverstärkers 20. An einem Eingangsknoten 24 wird das invertierte Resetsignal RST* eingegeben und den Steueran­ schlüssen von FETs M1, M2 und M3 zugeführt. Der Steueranschluß eines weiteren FET M4 wird mit einer vorbestimmten konstanten Biasspannung beaufschlagt. Ausgehend von einer oberen Versorgungsspannung Vdd sind die FETs M2, M3 und M4 in dieser Reihenfolge in Serie zwischen dem Versorgungspotential Vdd und einem unteren Versorgungspotential angeordnet. Parallel zu der Serienschaltung aus den FETs M2 und M3 ist der FET M1 angeordnet und parallel zu der Serienschaltung aus M3 und M4 ist ein Kondensator C angeordnet, dessen einer Anschluß also mit dem unteren Versor­ gungspotential verbunden ist und dessen anderer Anschluß einen Ausgangsknoten 26 der Schaltung 22 bildet. An diesem Ausgangsknoten 26 wird das die Verstärkung des Vorverstärkers 20 bestimmende Steuersignal bereitgestellt, welches den Steueranschluß des FET Q3 beaufschlagt.

Solange das Resetsignal RST einen hohen Pegel hat und dementsprechend das invertierte Resetsignal RST* einen niedrigen Pegel hat (Resetphase), leitet M2 und die über den Ausgangsknoten 26 bereitgestellte Steuerspannung für Q3 bleibt bei der oberen Versorgungsspannung Vdd, so daß Q3 leitet. Wenn RST* auf den hohen Pegel wechselt (t1), sperrt M2 und leitet M3. Dadurch wird der während der Resetphase über M2 aufgeladene Kondensator C nun langsam über den leitenden FET M3 und den FET M4 entladen. M4 dient hierbei als Stromeinstellelement, welches mittels der Biasspan­ nung Vbias eingestellt wird. Denkbar wäre anstelle von M4 auch ein anderes Stromeinstellmittel (z. B. Widerstandselement wie ohmscher Widerstand). Die hier konstant vorgesehene Biasspannung von M4 bewirkt in dieser Phase ein lineares Absinken der Spannung am Kondensator C, so daß die für Q3 bereitgestellte Steuerspannung langsam absinkt und die Verstärkung des Vorverstärkers 20 allmählich zunimmt. Die Komponenten der Schaltung 22 sind derart ausgelegt, daß der Minimalwert der Steuerspannung (untere Versorgungsspannung) und dementsprechend der Maximalwert der Verstärkung erreicht wird, bevor das Signal RST* wieder wechselt (t2, Beginn des nächsten Taktzyklus).

Der FET M1 ist an sich entbehrlich für die Funktion der Schaltung 22. Er dient hier lediglich dazu, den FET M4 auch dann in Sättigung zu halten, wenn M3 sperrt. Dies ist vorteilhaft hinsichtlich der erreichbaren Anstiegsgeschwindigkeit zu Beginn der Verstärkungsphase.

Selbstverständlich kann im Rahmen der Erfindung der Vorverstärker 20 auch durch eine serielle Anordnung mehrerer Vorverstärker ersetzt sein, deren Aufbau und Ansteuerung jeweils identisch vorgesehen ist, insbesondere wie bei dem beschriebenen Verstärker 20.

Claims (16)

1. Verfahren zum Betreiben eines Komparators (10) und eines dem Komparator vorgeschalteten Vorverstärkers (20) einer integrierten Schaltung,
wobei der Komparator (10) getaktet betrieben wird, um zu periodisch vorgesehenen Entscheidungszeitpunkten (t2) Komparatoreingangssignale miteinander zu verglei­ chen und ein dem Vergleichsergebnis entsprechendes Komparatorausgangssignal (COUT) bereitzustellen,
wobei der Vorverstärker (20) getaktet betrieben wird, um in jeweils den Entschei­ dungszeitpunkten (t2) vorausgehenden Verstärkungsphasen (t1 bis t2) ein dem Vorverstärker eingegebenes Signal (IN) zu verstärken und das verstärkte Signal (OUT) als Komparatoreingangssignal bereitzustellen, und um in jeweils den Ver­ stärkungsphasen (t1 bis t2) vorausgehenden Resetphasen (t0 bis t1) die Verstärkung (G) auf einen Minimalwert zurückzusetzen,
dadurch gekennzeichnet, daß der Vorverstärker (20) derart betrieben wird, daß dessen Verstärkung (G) während einer Anstiegsphase innerhalb der Verstärkungs­ phase (t1 bis t2) monoton allmählich von dem Minimalwert bis auf einen Maximalwert ansteigt.

2. Verfahren nach Anspruch 1, wobei als zu verstärkendes Signal (IN) ein Span­ nungssignal verwendet wird, welches einer Transkonduktanzstufe (Q1, Q2) zugeführt wird, und wobei das verstärkte Signal (OUT) an einer resistiven Last (R1, R2) der Transkonduktanzstufe bereitgestellt wird.

3. Verfahren nach Anspruch 1 oder 2, durchgeführt bei einer in CMOS-Technologie hergestellten integrierten Schaltung, wobei zur Bereitstellung des verstärkten Sig­ nals (OUT) vorgesehene Vorverstärkerausgangsleitungen über den Kanal eines FET (Q3) miteinander verbunden sind, wobei der Steueranschluß des FET (Q3) mit einem die Verstärkung bestimmenden Steuersignal beaufschlagt wird, welches während der Resetphase (t0 bis t1) einen ersten Wert (Vdd) besitzt, um die Verstärkung (G) auf den Minimalwert zurückzusetzen, und sich während der Anstiegsphase bis auf einen zweiten Wert verändert, um die Verstärkung auf den Maximalwert ansteigen zu lassen.

4. Verfahren nach Anspruch 1, 2 oder 3, wobei ein die Verstärkung (G) bestimmendes Steuersignal als Spannungssignal an einem Kondensator (C) bereitgestellt wird, der während der Anstiegsphase mittels eines Widerstandselements geladen oder entladen wird.

5. Verfahren nach Anspruch 4, wobei als Widerstandselement der Kanal eines FET (M4) verwendet wird, dessen Steueranschluß wenigstens während der Anstiegs­ phase mit einer vorbestimmten Biasspannung (Vbias) beaufschlagt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Verstärkung (G) wenig­ stens über einen Teil der Anstiegsphase annähernd linear ansteigen gelassen wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der Maximalwert der Verstär­ kung (G) vor dem Ende der Verstärkungsphase (t1 bis t2) erreicht wird und die Verstärkung über eine Verstärkungsendphase angenähert konstant bleibt, wobei die Verstärkungsendphase wenigstens 10% der Verstärkungsphase (t1 bis t2) beansprucht.

8. Verfahren nach einem der Ansprüche 1 bis 7, wobei dem Vorverstärker (20) eine SC-Schaltung vorgeschaltet ist, insbesondere in einem Sigma-Delta-Wandler.

9. Integrierte Schaltungsanordnung mit einem Komparator (10) und einem dem Komparator vorgeschalteten Vorverstärker (20) sowie mit einer Ansteuereinrich­ tung,
wobei die Ansteuereinrichtung den Komparator (10) getaktet betreibt, um zu periodisch vorgesehenen Entscheidungszeitpunkten (t2) Komparatoreingangssig­ nale miteinander zu vergleichen und ein dem Vergleichsergebnis entsprechendes Komparatorausgangssignal (COUT) bereitzustellen,
und wobei die Ansteuereinrichtung den Vorverstärker (20) getaktet betreibt, um in jeweils den Entscheidungszeitpunkten (t2) vorausgehenden Verstärkungsphasen (t1 bis t2) ein dem Vorverstärker eingegebenes Signal (IN) zu verstärken und das verstärkte Signal (OUT) als Komparatoreingangssignal bereitzustellen, und um in jeweils den Verstärkungsphasen (t1 bis t2) vorausgehenden Resetphasen (t0 bis t1) die Verstärkung (G) auf einen Minimalwert zurückzusetzen,
dadurch gekennzeichnet, daß die Ansteuereinheit dazu ausgebildet ist, den Vorverstärker (20) derart zu betreiben, daß dessen Verstärkung (G) während einer Anstiegsphase innerhalb der Verstärkungsphase (t1 bis t2) monoton von dem Minimalwert bis auf einen Maximalwert ansteigt und diese Anstiegsphase wenigstens 10% der Verstärkungsphase beansprucht.

10. Schaltungsanordnung nach Anspruch 9, wobei der Vorverstärker (20) eine Transkonduktanzstufe (Q1, Q2) umfaßt, der das zu verstärkende Signal (IN) als Spannungssignal zugeführt wird, und wobei das verstärkte Signal (OUT) an einer resistiven Last (R1, R2) der Transkonduktanzstufe bereitgestellt wird.

11. Schaltungsanordnung nach Anspruch 9 oder 10, hergestellt in CMOS-Technologie, wobei zur Bereitstellung des verstärkten Signals (OUT) vorgesehene Vorverstärker­ ausgangsleitungen über den Kanal eines FET (Q3) miteinander verbunden sind, wobei der Steueranschluß des FET (Q3) von der Ansteuereinrichtung mit einem die Verstärkung (G) bestimmenden Steuersignal beaufschlagt wird.

12. Schaltungsanordnung nach Anspruch 9, 10 oder 11, wobei die Ansteuereinrichtung einen Kondensator (C) umfaßt, an welchem ein die Verstärkung (G) bestimmendes Steuersignal als Spannungssignal bereitgestellt wird, wobei der Kondensator (C) während der Anstiegsphase mittels eines seriell oder parallel zu dem Kondensator angeordneten Widerstandselements geladen oder entladen wird.

13. Schaltungsanordnung nach Anspruch 12, wobei das Widerstandselement den Kanal eines FET (M4) darstellt.

14. Schaltungsanordnung nach einem der Ansprüche 9 bis 13, wobei die Ansteuerein­ heit dazu ausgebildet ist, daß die Verstärkung (G) wenigstens über einen Teil der Anstiegsphase annähernd linear ansteigen gelassen wird.

15. Schaltungsanordnung nach einem der Ansprüche 9 bis 14, wobei die Ansteuerein­ heit dazu ausgebildet ist, daß der Maximalwert der Verstärkung (G) vor dem Ende der Verstärkungsphase (t1 bis t2) erreicht wird und die Verstärkung über eine Verstärkungsendphase angenähert konstant bleibt, wobei die Verstärkungsend­ phase wenigstens 10% der Verstärkungsphase (t1 bis t2) beansprucht.

16. Integrierte Schaltungsanordnung nach einem der Ansprüche 9 bis 15, wobei dem Vorverstärker (20) eine SC-Schaltung vorgeschaltet ist, insbesondere in einem Sigma-Delta-Wandler.