DE102023109387A1 - Siliziumgesteuerte gleichrichter zum schutz vor elektrostatischer entladung - Google Patents

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Abstract

Strukturen für einen siliziumgesteuerten Gleichrichter und Verfahren zum Bilden einer Struktur für einen siliziumgesteuerten Gleichrichter. Die Struktur umfasst eine erste Wanne und eine zweite Wanne in einem Halbleitersubstrat. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf, und die zweite Wanne weist einen zweiten Leitfähigkeitstyp auf, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist. Die Struktur umfasst ferner einen ersten Anschluss, der eine dotierte Region aufweist, die einen Abschnitt in der ersten Wanne aufweist, und einen zweiten Anschluss umfassend eine zweite dotierte Region, die einen Abschnitt in der ersten Wanne aufweist, und eine dritte dotierte Region in der zweiten Wanne. Die erste und die zweite dotierte Region weisen den zweiten Leitfähigkeitstyp auf, die dritte dotierte Region weist den ersten Leitfähigkeitstyp auf, und die zweite dotierte Region ist in einer lateralen Richtung zwischen der ersten dotierten Region und der dritten dotierten Region positioniert.

Description

  • HINTERGRUND
  • Die Offenbarung betrifft allgemein Halbleitervorrichtungen und die Fertigung eines integrierten Schaltkreises und insbesondere Strukturen für einen siliziumgesteuerten Gleichrichter und Verfahren zum Bilden einer Struktur für einen siliziumgesteuerten Gleichrichter.
  • Ein integrierter Schaltkreis kann zufälligen elektrostatischen Entladungs (electrostatic discharge; ESD)-Ereignissen ausgesetzt sein, die potentiell große und schädigende ESD-Ströme zu den sensiblen Vorrichtungen des integrierten Schaltkreises richten können. Ein ESD-Ereignis bezieht sich auf eine unvorhersagbare elektrische Entladung eines positiven oder negativen Stroms über eine kurze Dauer und während welcher eine große Menge an Strom zu dem integrierten Schaltkreis gerichtet wird. Ein ESD-Ereignis kann sich während einer Handhabung eines Chips nach Fertigung oder nach einer Chipinstallation an einer Leiterplatte oder einem anderen Träger ereignen. Der hohe Strom kann aus einer Vielfalt von Quellen, wie etwa dem menschlichen Körper, einer Maschinenkomponente oder einem Chipträger, stammen.
  • Vorsichtsmaßnahmen können ergriffen werden, um den integrierten Schaltkreis vor einem ESD-Ereignis zu schützen. Eine derartige Vorsichtsmaßnahme ist es, eine On-Chip-Schutzschaltung einzubauen, die dazu ausgelegt ist, eine Beschädigung der sensiblen Vorrichtungen des integrierten Schaltkreises während eines ESD-Ereignisses abzuwenden. Falls ein ESD-Ereignis auftritt, wird eine Schutzvorrichtung der Schutzschaltung dazu getriggert, in einen Niedrigimpedanzzustand einzutreten, der den ESD-Strom zu einer Masse leitet und dadurch den ESD-Strom weg von dem integrierten Schaltkreis nebenschließt. Die Schutzvorrichtung bleibt in ihrem Niedrigimpedanzzustand geklemmt, bis der ESD-Strom abgeflossen ist und die ESD-Spannung bis zu einem akzeptablen Niveau entladen ist.
  • Ein gebräuchlicher Typ einer Schutzvorrichtung, der üblicherweise in einer ESD-Schutzschaltung eingesetzt wird, ist ein siliziumgesteuerter Gleichrichter (silicon-controlled rectifier; SCR). In seinem Ruhezustand beschränkt der SCR eine Stromleitung auf einen Leckagestrom. Jedoch initiiert ein Spannungspuls, der einen ausgelegten Schwellenwert, bekannt als die Triggerspannung, überschreitet, die Leitung eines Vorwärtsstroms zwischen der Anode und der Kathode des SCR. Auch nachdem die Triggerspannung entfernt ist, bleibt der SCR geklemmt, um den Vorwärtsstrom zu leiten, solange der Vorwärtsstrom über einem ausgelegten Haltestrom bleibt. Wenn der Vorwärtsstrom von dem ESD-Ereignis unter den Haltestrom fällt, kehrt der SCR zu seinem Ruhezustand zurück.
  • Verbesserte Strukturen für einen siliziumgesteuerten Gleichrichter und Verfahren zum Bilden einer Struktur für einen siliziumgesteuerten Gleichrichter werden benötigt.
  • KURZER ABRISS
  • In einer Ausführungsform wird eine Struktur für einen siliziumgesteuerten Gleichrichter bereitgestellt. Die Struktur umfasst eine erste Wanne und eine zweite Wanne in einem Halbleitersubstrat. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf, und die zweite Wanne weist einen zweiten Leitfähigkeitstyp auf, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist. Die Struktur umfasst ferner einen ersten Anschluss umfassend eine erste dotierte Region, die einen Abschnitt in der ersten Wanne aufweist, und einen zweiten Anschluss umfassend eine zweite dotierte Region, die einen Abschnitt in der ersten Wanne aufweist, und eine dritte dotierte Region in der zweiten Wanne. Die erste dotierte Region und die zweite dotierte Region weisen den zweiten Leitfähigkeitstyp auf, die dritte dotierte Region weist den ersten Leitfähigkeitstyp auf, und die zweite dotierte Region ist in einer lateralen Richtung zwischen der ersten dotierten Region und der dritten dotierten Region positioniert.
  • In einer Ausführungsform wird ein Verfahren zum Bilden einer Struktur für einen siliziumgesteuerten Gleichrichter bereitgestellt. Das Verfahren umfasst ein Bilden einer ersten Wanne in einem Halbleitersubstrat, ein Bilden einer zweiten Wanne in dem Halbleitersubstrat, ein Bilden eines ersten Anschlusses, der eine erste dotierte Region umfasst, die einen Abschnitt in der ersten Wanne aufweist, und ein Bilden eines zweiten Anschlusses, der eine zweite dotierte Region, die einen Abschnitt in der ersten Wanne aufweist, und eine dritte dotierte Region in der zweiten Wanne umfasst. Die erste Wanne und die dritte dotierte Region weisen einen ersten Leitfähigkeitstyp auf, die zweite Wanne, die erste dotierte Region und die zweite dotierte Region weisen einen zweiten Leitfähigkeitstyp auf, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, und die zweite dotierte Region ist in einer lateralen Richtung zwischen der ersten dotierten Region und der dritten dotierten Region positioniert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen, die in diese Beschreibung einbezogen sind und einen Teil von ihr darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen, zusammen mit einer oben gegebenen allgemeinen Beschreibung der Erfindung und der nachstehend gegebenen detaillierten Beschreibung der Ausführungsformen, dazu, die Ausführungsformen der Erfindung zu erläutern. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um gleiche Merkmale in den verschiedenen Ansichten anzugeben.
    • 1 ist eine Querschnittsansicht einer Struktur gemäß Ausführungsformen der Erfindung.
    • 2 ist eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung.
    • 3 ist eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung.
    • 4 ist eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung.
  • DETAILLIERTE DESCRIPTION
  • Unter Bezugnahme auf 1 und gemäß Ausführungsformen der Erfindung umfasst eine Struktur 10 für einen siliziumgesteuerten Gleichrichter ein Halbleitersubstrat 12 sowie Flachgrabenisolationsregionen 14, 15 und Flachgrabenisolationsregionen 16, 17, die in dem Halbleitersubstrat 12 angeordnet sind. Das Halbleitersubstrat 12 kann aus einem Halbleitermaterial, wie etwa einkristallinem Silizium, bestehen. Das Halbleitersubstrat 12 kann eine Schicht 18 als einen Abschnitt umfassen, der angrenzend an eine obere Oberfläche 11 des Halbleitersubstrats 12 positioniert ist. Die Schicht 18 kann durch einen epitaktischen Wachstumsprozess gebildet werden. In einer Ausführungsform kann die Schicht 18 dazu dotiert sein, eine n-Typ-Leitfähigkeit aufzuweisen, und kann der Abschnitt des Halbleitersubstrats 12 unter der Schicht 18 dazu dotiert sein, eine p-Typ-Leitfähigkeit aufzuweisen.
  • Die Flachgrabenisolationsregionen 14, 15, 16, 17 können durch Strukturieren von Flachgräben in dem Halbleitersubstrat 12 mit Lithografie- und Ätzprozessen, Abscheiden eines dielektrischen Materials, wie etwa Siliziumdioxid, um die Flachgräben zu füllen, und Planarisieren und/oder Aussparen des abgeschiedenen dielektrischen Materials gebildet werden. Die Flachgrabenisolationsregion 14 ist angrenzend an die Flachgrabenisolationsregion 16 positioniert, und die Flachgrabenisolationsregion 15 ist angrenzend an die Flachgrabenisolationsregion 17 positioniert.
  • Innerhalb der Schicht 18 des Halbleitersubstrats 12 sind Driftwannen 24, 26 gebildet. Die Driftwannen 24, 26 sind dazu dotiert, einen zu der Schicht 18 entgegengesetzten Leitfähigkeitstyp aufzuweisen. Obwohl die Driftwanne 24 angrenzend an die Driftwanne 26 positioniert ist, sind die Driftwannen 24, 26 nicht durchgehend. Die Driftwanne 26 ist in einer lateralen Richtung von der Driftwanne 24 beabstandet, so dass ein Abschnitt der Schicht 18 zwischen der Driftwanne 24 und der Driftwanne 26 positioniert ist und der Abschnitt der Schicht 18 die Unterbrechung bereitstellt, die die Driftwanne 24 von der Driftwanne 26 trennt. Die Driftwannen 24, 26 sind in einer vertikalen Richtung zwischen der oberen Oberfläche 11 des Halbleitersubstrats 12 und anderen Abschnitten der Schicht 18 positioniert.
  • Die Driftwannen 24, 26 können durch Einführen eines Dotierstoffs beispielsweise durch Ionenimplantation in das Halbleitersubstrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann gebildet werden, um ausgewählte Bereiche an der oberen Oberfläche 11 des Halbleitersubstrats 12 zu definieren, die für eine Implantation exponiert sind. Die Implantationsmaske kann eine Schicht eines organischen Fotolacks umfassen, der aufgebracht und strukturiert wird, um Öffnungen zu bilden, welche die ausgewählten Bereiche an der oberen Oberfläche 11 des Halbleitersubstrats 12 exponieren und wenigstens teilweise den Ort und die horizontalen Dimensionen der Driftwannen 24, 26 bestimmen. Die Implantationsmaske weist eine Dicke und Stoppkraft auf, die ausreichend ist, um eine Implantation in maskierten Bereichen zu blockieren. Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Charakteristika der Driftwannen 24, 26 abzustimmen. In einer Ausführungsform können die Driftwannen 24, 26 mit einer Konzentration eines p-Typ-Dotierstoffs (z.B. Bor) dotiert werden, um eine p-Typ-Leitfähigkeit bereitzustellen.
  • In der Schicht 18 des Halbleitersubstrats 12 ist eine Wanne 28 gebildet. Die Wanne 28 ist in einer vertikalen Richtung zwischen der oberen Oberfläche 11 des Halbleitersubstrats 12 und einem Abschnitt der Driftwanne 24, der oberen Oberfläche 11 des Halbleitersubstrats 12 und einem Abschnitt der Driftwanne 26, und der oberen Oberfläche 11 des Halbleitersubstrats 12 und dem Abschnitt der Schicht 18 lateral zwischen den Driftwannen 24, 26 positioniert. Die Wanne 28 ist dazu dotiert, einen Leitfähigkeitstyp, der entgegengesetzt zu dem Leitfähigkeitstyp der Driftwannen 24, 26 ist, und den gleichen Leitfähigkeitstyp wie die Schicht 18 aufzuweisen. In einer Ausführungsform kann die Wanne 28 mit einer Konzentration eines n-Typ-Dotierstoff (z.B. Arsen oder Phosphor) dotiert sein, um eine n-Typ-Leitfähigkeit bereitzustellen.
  • Die Wanne 28 kann durch Einführen eines Dotierstoffs durch beispielsweise eine Ionenimplantation in das Halbleitersubstrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann gebildet werden, um einen ausgewählten Bereich an der oberen Oberfläche 11 des Halbleitersubstrats 12 zu definieren, der für eine Implantation exponiert ist. Die Implantationsmaske kann eine Schicht eines organischen Fotolacks umfassen, der aufgebracht und strukturiert wird, um eine Öffnung zu bilden, die den ausgewählten Bereich an der oberen Oberfläche 11 des Halbleitersubstrats 12 exponiert, und wenigstens teilweise den Ort und die horizontalen Dimensionen der Wanne 28 bestimmt. Die Implantationsmaske weist eine Dicke und Stoppkraft auf, die ausreichend ist, um eine Implantation in maskierten Bereichen zu blockieren. Die Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Charakteristika der Wanne 28 abzustimmen.
  • In der Schicht 18 des Halbleitersubstrats 12 sind Wannen 30, 32 gebildet. Die Wanne 30 ist in einer vertikalen Richtung zwischen der Driftwanne 24 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert, und die Wanne 32 ist in einer vertikalen Richtung zwischen der Driftwanne 26 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert. Die Wannen 30, 32 sind dazu dotiert, den gleichen Leitfähigkeitstyp wie die Driftwannen 24, 26 aufzuweisen, aber mit einer höheren Dotierstoffkonzentration als die Driftwannen 24, 26. Die Wannen 30, 32 können durch Einführen eines Dotierstoffs eines gegebenen Leitfähigkeitstyps durch beispielsweise eine Ionenimplantation in das Halbleitersubstrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann gebildet werden, um ausgewählte Bereiche an der oberen Oberfläche 11 des Halbleitersubstrats 12 zu definieren, die für eine Implantation exponiert sind. Die Implantationsmaske kann eine Schicht eines organischen Fotolacks umfassen, der aufgebracht und strukturiert wird, um Öffnungen zu bilden, welche die ausgewählten Bereiche an der oberen Oberfläche 11 des Halbleitersubstrats 12 exponieren und wenigstens teilweise den Ort und die horizontalen Dimensionen der Wannen 30, 32 bestimmen. Die Implantationsmaske weist eine Dicke und Stoppkraft auf, die ausreichend ist, um eine Implantation in maskierten Bereichen zu blockieren. Die Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Charakteristika der Wannen 30, 32 abzustimmen. In einer Ausführungsform können die Wannen 30, 32 mit einer Konzentration eines p-Typ-Dotierstoffs (z.B. Bor) dotiert sein, um eine p-Typ-Leitfähigkeit bereitzustellen.
  • Die Wanne 28 ist in einer lateralen Richtung zwischen der Wanne 30 und der Wanne 32 positioniert. Die Wanne 30 fügt sich an die Wanne 28 entlang einer Schnittstelle 35 an, die an jeweiligen Seitenkanten definiert ist, die aneinander anliegen, und die Wanne 32 fügt sich an die Wanne 28 entlang einer anderen Schnittstelle 37 an, die an jeweiligen Seitenkanten definiert ist, die auch aneinander anliegen. Die Schnittstelle 35 ist in einer vertikalen Richtung zwischen der Driftwanne 24 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert, und die Schnittstelle 37 ist in einer vertikalen Richtung zwischen der Driftwanne 26 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert. Die Driftwanne 24 erstreckt sich lateral nach innen, um an einer Kante 25 zu enden, und die Driftwanne 26 erstreckt sich lateral nach innen, um an einer Kante 27 zu enden. Die Kante 25 ist von der Kante 27 durch einen Abstand getrennt, der geringer als der Abstand ist, der die Schnittstelle 35 von der Schnittstelle 37 trennt. Die Wanne 28 ist in einer vertikalen Richtung zwischen den Kanten 25, 27 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert.
  • Angrenzend an die obere Oberfläche 11 des Halbleitersubstrats 12 sind dotierte Regionen 34, 36, 38 gebildet. Die dotierten Regionen 34, 36, 38 sind in einer lateralen Richtung zwischen der Flachgrabenisolationsregion 16 und der Flachgrabenisolationsregion 17 positioniert. Die dotierten Regionen 34, 36, 38 können dazu dotiert sein, einen zu der Wanne 28 entgegengesetzten Leitfähigkeitstyp aufzuweisen, und die dotierten Regionen 34, 36, 38 können dazu dotiert sein, den gleichen Leitfähigkeitstyp wie die Wannen 30, 32 aufzuweisen, aber mit einer höheren Dotierstoffkonzentration. In einer Ausführungsform können die dotierten Regionen 34, 36, 38 mit einer Konzentration eines p-Typ-Dotierstoffs (z.B. Bor) dotiert (z.B. stark dotiert) sein, um eine p-Typ-Leitfähigkeit bereitzustellen. Die dotierten Regionen 34, 36, 38 können gleichlaufend durch selektives Implantieren von Ionen, wie etwa Ionen umfassend den p-Typ-Dotierstoff, mit einer Implantationsmaske gebildet werden, die Öffnungen aufweist, welche die beabsichtigten Orte für die dotierten Regionen 34, 36, 38 in dem Halbleitersubstrat 12 definieren.
  • Die dotierte Region 34 ist angrenzend an die Flachgrabenisolationsregion 16 positioniert und kann sich in einer Ausführungsform an die Flachgrabenisolationsregion 16 anfügen. Die dotierte Region 34 erstreckt sich lateral über (d.h. überbrückt) den Übergang entlang der Schnittstelle 35 zwischen der Wanne 28 und der Wanne 30. Ein Abschnitt der dotierten Region 34 ist innerhalb der Wanne 28 positioniert und ein unterschiedlicher Abschnitt der dotierten Region 34 ist innerhalb der Wanne 30 positioniert. Als ein Ergebnis ist die Schnittstelle 35 in einer vertikalen Richtung zwischen der Driftwanne 24 und der dotierten Region 34 positioniert.
  • Die dotierte Region 36 ist angrenzend an die Flachgrabenisolationsregion 17 positioniert und kann sich in einer Ausführungsform an die Flachgrabenisolationsregion 17 anfügen. Die dotierte Region 36 erstreckt sich lateral über (d.h. überbrückt) den Übergang entlang der Schnittstelle 37 zwischen der Wanne 28 und der Wanne 32. Ein Abschnitt der dotierten Region 36 ist innerhalb der Wanne 28 positioniert und ein unterschiedlicher Abschnitt der dotierten Region 36 ist innerhalb der Wanne 32 positioniert. Als ein Ergebnis ist die Schnittstelle 37 in einer vertikalen Richtung zwischen der Driftwanne 26 und der dotierten Region 36 positioniert.
  • Die dotierte Region 38 ist in einer lateralen Richtung zwischen der dotierten Region 34 und der dotierten Region 38 positioniert. Die dotierte Region 38 weist eine beabstandete Beziehung mit jeder der dotierten Regionen 34, 36 auf. In einer Ausführungsform kann die dotierte Region 38 zwischen der dotierten Region 34 und der dotierten Region 36 zentriert sein. In einer Ausführungsform kann die dotierte Region 38 zwischen der Flachgrabenisolationsregion 16 und der Flachgrabenisolationsregion 17 zentriert sein. Die dotierte Region 38 ist durch die Wanne 28 umgeben, und die dotierte Region 38 ist von den dotierten Regionen 34, 36 durch jeweilige Abschnitte der Wanne 28 getrennt. Die dotierte Region 38 ist in der vertikalen Richtung zwischen den Kanten 25, 27 der Driftwannen 24, 26 und der oberen Oberfläche 11 des Halbleitersubstrats 12 positioniert.
  • Angrenzend an die obere Oberfläche 11 des Halbleitersubstrats 12 sind dotierte Regionen 40, 44 in der Wanne 30 gebildet, und angrenzend an die obere Oberfläche 11 des Halbleitersubstrats 12 sind dotierte Regionen 42, 46 in der Wanne 32 gebildet. Die dotierten Regionen 40, 44 können dazu dotiert sein, einen zu der Wanne 30 entgegengesetzten Leitfähigkeitstyp aufzuweisen, und die dotierten Regionen 42, 46 können dazu dotiert sein, einen zu der Wanne 32 entgegengesetzten Leitfähigkeitstyp aufzuweisen. In einer Ausführungsform können die dotierten Regionen 40, 42, 44, 46 mit einer Konzentration eines n-Typ-Dotierstoffs (z.B. Arsen oder Phosphor) dotiert (z.B. stark dotiert) sein, um eine n-Typ-Leitfähigkeit bereitzustellen. Die dotierten Regionen 40, 42, 44, 46 können gleichlaufend durch selektives Implantieren von Ionen, wie etwa Ionen umfassend den n-Typ-Dotierstoff, mit einer Implantationsmaske gebildet werden, die Öffnungen aufweist, welche die beabsichtigten Orte für die dotierten Regionen 40, 42, 44, 46 in dem Halbleitersubstrat 12 definieren.
  • Die dotierten Regionen 34, 36, 38 sind lateral zwischen den dotierten Regionen 40, 44 und den dotierten Regionen 42, 46 positioniert. Die dotierte Region 34 ist in einer lateralen Richtung zwischen den dotierten Regionen 40, 44 und der dotierten Region 38 positioniert, und die dotierte Region 36 ist in einer lateralen Richtung zwischen den dotierten Regionen 42, 46 und der dotierten Region 38 positioniert. Die Flachgrabenisolationsregionen 14, 16 und die dotierte Region 44 sind in einer lateralen Richtung zwischen der dotierten Region 34 und der dotierten Region 40 positioniert, die dotierte Region 40 ist angrenzend an die Flachgrabenisolationsregion 14 positioniert, und die dotierte Region 34 ist angrenzend an die Flachgrabenisolationsregion 16 positioniert. Die Flachgrabenisolationsregionen 15, 17 und die dotierte Region 46 sind in einer lateralen Richtung zwischen der dotierten Region 36 und der dotierten Region 42 positioniert, die dotierte Region 42 ist angrenzend an die Flachgrabenisolationsregion 15 positioniert, und die dotierte Region 36 ist angrenzend an die Flachgrabenisolationsregion 17 positioniert.
  • Die dotierte Region 44 ist in einer lateralen Richtung zwischen der Flachgrabenisolationsregion 14 und der Flachgrabenisolationsregion 16 positioniert, und die dotierte Region 46 ist in einer lateralen Richtung zwischen der Flachgrabenisolationsregion 15 und der Flachgrabenisolationsregion 17 positioniert. Die dotierte Region 44 stellt eine elektrische Isolation zwischen der dotierten Region 34 und der dotierten Region 40 bereit, und die dotierte Region 46 stellt eine elektrische Isolation zwischen der dotierten Region 34 und der dotierten Region 42 bereit.
  • Eine dielektrische Schicht 48 ist als eine Silizidblockierschicht gebildet. Die dielektrische Schicht 48 kann beispielsweise aus Siliziumnitrid bestehen, das an der oberen Oberfläche 11 des Halbleitersubstrats 12 abgeschieden und dann durch Lithografie- und Ätzprozesse strukturiert wird. Die dielektrische Schicht 48 weist eine überlappende Beziehung mit der dotierten Region 38 und Abschnitten der Wanne 28 in den Spalten G1, G2 auf, die dielektrische Schicht 48 weist eine nicht-überlappende Beziehung mit den dotierten Regionen 40, 42, 44, 46 auf, und die dielektrische Schicht 48 weist eine teilweise überlappende Beziehung mit den dotierten Regionen 34, 36 auf.
  • Eine Middle-of-Line-Prozessierung und eine Back-End-of-Line-Prozessierung folgen, was die Bildung einer Interconnect-Struktur mit elektrischen Verbindungen umfasst, die mit der Struktur 10 gekoppelt sind. Insbesondere wird eine Silizidschicht an Abschnitten der oberen Oberfläche 11 gebildet, die nicht durch die dielektrische Schicht 48 bedeckt sind, um eine elektrische Verbindung mit den dotierten Regionen 34, 40 und eine separate elektrische Verbindung mit den dotierten Regionen 36, 42 zu erleichtern. Die dielektrische Schicht 48 blockiert die Bildung von Silizid an der oberen Oberfläche 11 über der, und angrenzend an die dotierte Region 38, die in der fertiggestellten Struktur 10 elektrisch floatend ist.
  • Die Struktur 10 kann eine vollisolierte symmetrische bidirektionale Vorrichtungsstruktur für einen siliziumgesteuerten Gleichrichter verkörpern, die zur Verwendung als Vorrichtung zum Schutz vor elektrostatischer Entladung geeignet ist. Die dotierten Regionen 34, 40 können einen Anschluss 50 der Struktur 10 bereitstellen, und die dotierten Regionen 36, 42 können einen anderen Anschluss 52 der Struktur 10 bereitstellen.
  • In Verwendung kann die Struktur 10 durch mehrere Strompfade gekennzeichnet sein, wenn sie durch das Auftreten eines elektrostatischen Entladungsereignisses getriggert wird, das an dem Anschluss 50 empfangen wird. Der Strom des elektrostatischen Entladungsereignisses wird anfänglich von der dotierten Region 34 des Anschlusses 50 zu der dotierten Region 36 des Anschlusses 52 in einem getriggerten PNP-Strompfad nahe bei der oberen Oberfläche 11 des Halbleitersubstrats 12 und in einem anderen getriggerten PNP-Strompfad durch die Wanne 28 gerichtet. Die floatende dotierte Region 38 kann dazu fungieren, den On-Widerstand des getriggerten PNP-Strompfads nahe bei der oberen Oberfläche 11 des Halbleitersubstrats 12 zu reduzieren. Wenn das Stromniveau steigt, kann der Strom zu dem Anschluss 52 in einem anschließend getriggerten, tieferen PNPN-Strompfad von der dotierten Region 34 des Anschlusses 50 durch die Wanne 28, Driftwanne 26 und Wanne 32 zu der dotierten Region 42 des Anschlusses 52 gerichtet werden.
  • Weil die Vorrichtungsstruktur bidirektional ist, kann die Struktur 10 alternativ durch mehrere Strompfade gekennzeichnet sein, wenn sie durch das Auftreten eines elektrostatischen Entladungsereignisses getriggert wird, das an dem Anschluss 52 empfangen wird. Der Strom des elektrostatischen Entladungsereignisses wird anfänglich von der dotierten Region 36 des Anschlusses 52 zu der dotierten Region 34 des Anschlusses 50 in einem getriggerten PNP-Strompfad nahe bei der oberen Oberfläche 11 des Halbleitersubstrats 12 und in einem anderen getriggerten PNP-Strompfad durch die Wanne 28 gerichtet. Die floatende dotierte Region 38 kann dazu fungieren, den On-Widerstand des getriggerten PNP-Strompfads nahe bei der oberen Oberfläche 11 des Halbleitersubstrats 12 zu reduzieren. Wenn das Stromniveau steigt, kann der Strom zu dem Anschluss 50 in einem anschließend getriggerten, tieferen PNPN-Strompfad von der dotierten Region 36 des Anschlusses 52 durch die Wanne 28, Driftwanne 24 und Wanne 30 zu der dotierten Region 40 des Anschluss 50 gerichtet werden.
  • Die Struktur 10 kann durch eine hohe Haltespannung und einen hohen Haltestrom gekennzeichnet sein, die durch die mit dem Triggermechanismus zusammenhängenden mehreren Strompfade verstärkt werden, was zu einer Verbesserung einer Latch-up-Immunität führen kann.
  • Unter Bezugnahme auf 2, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und gemäß alternativen Ausführungsformen der Erfindung kann eine Flachgrabenisolationsregion 54 lateral zwischen der dotierten Region 34 und der dotierten Region 38 positioniert sein, und kann eine Flachgrabenisolationsregion 56 lateral zwischen der dotierten Region 36 und der dotierten Region 38 positioniert sein. Die Flachgrabenisolationsregionen 54, 56 können aus einem dielektrischen Material, wie etwa Siliziumdioxid, bestehen und können auf dieselbe Weise wie die, und gleichlaufend mit den Flachgrabenisolationsregionen 14, 15, 16, 17 gebildet werden. Die Wanne 28 kann verschmälert sein, so dass die gegenüberliegenden Seitenkanten der Wanne 28 unter den Flachgrabenisolationsregionen 54, 56 positioniert sind, und so dass die Wanne 28 sich an keinen der Wannen 30, 32 anfügt. Ein Abschnitt der Driftwanne 24 trennt die Wanne 28 lateral von der Wanne 30, und ein Abschnitt der Driftwanne 26 trennt die Wanne 32 lateral von der Wanne 30.
  • Unter Bezugnahme auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und gemäß alternativen Ausführungsformen der Erfindung können die Flachgrabenisolationsregionen 54, 56 durch Isolationsregionen 58, 60 ersetzt sein, die aus einem dielektrischen Material, wie etwa Siliziumdioxid, bestehen. Die Isolationsregionen 58, 60 können getrennt von den Flachgrabenisolationsregionen 14, 15, 16, 17 und durch eine unterschiedliche Technik, wie etwa eine Lokaloxidation-von-Silizium (local oxidation ofsilicon; LOCOS)-Technik, gebildet werden.
  • Unter Bezugnahme auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und gemäß alternativen Ausführungsformen der Erfindung kann eine vergrabene dotierte Schicht 62 zwischen dem Abschnitt des Halbleitersubstrats 12, der durch die Schicht 18 bereitgestellt wird, und dem entgegengesetzt dotierten Abschnitt des Halbleitersubstrats 12 hinzugefügt sein. In einer Ausführungsform kann die vergrabene dotierte Schicht 62 dazu dotiert sein, den gleichen Leitfähigkeitstyp aufzuweisen wie die Schicht 18, aber mit einer höheren Dotierstoffkonzentration.
  • Die oben beschriebenen Verfahren werden bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (z.B. als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Der Chip kann mit anderen Chips, diskreten Schaltelementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder einem Zwischenprodukt oder einem Endprodukt integriert sein. Das Endprodukt kann irgendein Produkt sein, das Chips mit integriertem Schaltkreis umfasst, wie etwa Computerprodukte, die einen zentralen Prozessor aufweisen, oder Smartphones.
  • Bezugnahmen hierin auf Ausdrücke, die durch eine Näherungssprache modifiziert sind, wie „etwa“, „ungefähr“, und „im Wesentlichen“, sollen nicht auf den spezifizierten präzisen Wert beschränkt sein. Die Näherungssprache kann der Präzision eines Instruments entsprechen, das verwendet wird, um den Wert zu messen, und kann, falls nicht anderweitig abhängig von der Präzision des Instruments, einen Bereich von +/- 10% des (der) genannten Werts (Werte) angeben.
  • Bezugnahmen hierin auf Ausdrücke wie „vertikal“, „horizontal“, etc. erfolgen beispielhaft und nicht zur Beschränkung, um einen Referenzrahmen festzulegen. Der Ausdruck „horizontal“ wie hierin verwendet, ist als eine Ebene definiert, die parallel zu einer konventionellen Ebene eines Halbleitersubstrats ist, ungeachtet seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung, die senkrecht zur Horizontalen, wie gerade definiert, ist. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Ein Merkmal „verbunden“ oder „gekoppelt“ an ein anderes oder mit einem anderen Merkmal kann an das oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist. Ein Merkmal „an“ einem anderen Merkmal oder es „kontaktierend“ kann direkt an oder in direktem Kontakt mit dem anderen Merkmal sein, oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder in „direktem Kontakt“ mit einem anderen Merkmal sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann „indirekt an“ oder in „indirektem Kontakt“ mit einem anderen Merkmal sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist. Verschiedene Merkmale können „überlappen“, wenn sich ein Merkmal über ein anderes Merkmal erstreckt und einen Teil davon bedeckt.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur für einen siliziumgesteuerten Gleichrichter, wobei die Struktur umfasst: ein Halbleitersubstrat; eine erste Wanne in dem Halbleitersubstrat, wobei die erste Wanne einen ersten Leitfähigkeitstyp aufweist; eine zweite Wanne in dem Halbleitersubstrat, wobei die zweite Wanne einen zweiten Leitfähigkeitstyp aufweist, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist; einen ersten Anschluss umfassend eine erste dotierte Region, die einen ersten Abschnitt in der ersten Wanne aufweist, wobei die erste dotierte Region den zweiten Leitfähigkeitstyp aufweist; und einen zweiten Anschluss umfassend eine zweite dotierte Region, die einen ersten Abschnitt in der ersten Wanne aufweist, und eine dritte dotierte Region in der zweiten Wanne, wobei die zweite dotierte Region den zweiten Leitfähigkeitstyp aufweist, die dritte dotierte Region den ersten Leitfähigkeitstyp aufweist, und die zweite dotierte Region in einer lateralen Richtung zwischen der ersten dotierten Region und der dritten dotierten Region positioniert ist.
  2. Struktur nach Anspruch 1, wobei die zweite dotierte Region einen zweiten Abschnitt in der zweiten Wanne aufweist, die zweite Wanne sich an die erste Wanne entlang einer Schnittstelle anfügt, und die zweite dotierte Region mit der Schnittstelle überlappt.
  3. Struktur nach Anspruch 1 oder 2, ferner umfassend: eine dritte Wanne in dem Halbleitersubstrat, wobei die dritte Wanne den zweiten Leitfähigkeitstyp aufweist, wobei der erste Anschluss eine vierte dotierte Region in der dritten Wanne umfasst, die vierte dotierte Region den ersten Leitfähigkeitstyp aufweist, und die erste dotierte Region in der lateralen Richtung zwischen der vierten dotierten Region und der zweiten dotierten Region positioniert ist.
  4. Struktur nach Anspruch 3, wobei die erste dotierte Region einen zweiten Abschnitt in der dritten Wanne aufweist, die dritte Wanne sich an die erste Wanne entlang einer Schnittstelle anfügt, und die erste dotierte Region mit der Schnittstelle überlappt.
  5. Struktur nach einem der Ansprüche 1 bis 4, wobei der erste Leitfähigkeitstyp ein n-Typ ist, und der zweite Leitfähigkeitstyp ein p-Typ ist.
  6. Struktur nach einem der Ansprüche 1 bis 5, ferner umfassend: eine vierte dotierte Region in der ersten Wanne, wobei die vierte dotierte Region den zweiten Leitfähigkeitstyp aufweist, und die vierte dotierte Region in der lateralen Richtung zwischen der ersten dotierten Region und der zweiten dotierten Region positioniert ist.
  7. Struktur nach Anspruch 6, wobei das Halbleitersubstrat eine obere Oberfläche aufweist, und ferner umfassend: eine dielektrische Schicht an der oberen Oberfläche des Halbleitersubstrats, wobei die dielektrische Schicht eine überlappende Beziehung mit der vierten dotierten Region und eine nicht-überlappende Beziehung mit der dritten dotierten Region aufweist.
  8. Struktur nach Anspruch 6 oder 7, ferner umfassend: eine erste Isolationsregion in dem Halbleitersubstrat, wobei die erste Isolationsregion in der lateralen Richtung zwischen der ersten dotierten Region und der vierten dotierten Region positioniert ist; eine zweite Isolationsregion in dem Halbleitersubstrat, wobei die zweite Isolationsregion in der lateralen Richtung zwischen der zweiten dotierten Region und der vierten dotierten Region positioniert ist, wobei die erste Isolationsregion und die zweite Isolationsregion aus einem dielektrischen Material bestehen.
  9. Struktur nach einem der Ansprüche 6 bis 8, wobei die erste Wanne einen ersten Abschnitt umfasst, der in der lateralen Richtung zwischen der ersten dotierten Region und der vierten dotierten Region positioniert ist, und die erste Wanne einen zweiten Abschnitt umfasst, der in der lateralen Richtung zwischen der zweiten dotierten Region und der vierten dotierten Region positioniert ist.
  10. Struktur nach einem der Ansprüche 1 bis 9 ferner umfassend: eine vierte dotierte Region in der zweiten Wanne, wobei die vierte dotierte Region den ersten Leitfähigkeitstyp aufweist, und die vierte dotierte Region in der lateralen Richtung zwischen der zweiten dotierten Region und der dritten dotierten Region positioniert ist.
  11. Struktur nach Anspruch 10, ferner umfassend: eine erste Flachgrabenisolationsregion in dem Halbleitersubstrat; und eine zweite Flachgrabenisolationsregion in dem Halbleitersubstrat, wobei die erste Flachgrabenisolationsregion in der lateralen Richtung zwischen der zweiten dotierten Region und der vierten dotierten Region positioniert ist, und die zweite Flachgrabenisolationsregion in der lateralen Richtung zwischen der dritten dotierten Region und der vierten dotierten Region positioniert ist.
  12. Struktur nach einem der Ansprüche 1 bis 10, ferner umfassend: eine Flachgrabenisolationsregion in dem Halbleitersubstrat, wobei die Flachgrabenisolationsregion in der lateralen Richtung zwischen der zweiten dotierten Region und der dritten dotierten Region positioniert ist.
  13. Struktur nach einem der Ansprüche 1 bis 12, wobei das Halbleitersubstrat eine obere Oberfläche aufweist, und ferner umfassend: eine dritte Wanne in dem Halbleitersubstrat, wobei die dritte Wanne den zweiten Leitfähigkeitstyp aufweist, wobei die erste Wanne in einer vertikalen Richtung zwischen einem ersten Abschnitt der dritten Wanne und der oberen Oberfläche positioniert ist, und die zweite Wanne in der vertikalen Richtung zwischen einem zweiten Abschnitt der dritten Wanne und der oberen Oberfläche positioniert ist.
  14. Struktur nach Anspruch 13, wobei die dritte Wanne eine niedrigere Dotierstoffkonzentration als die zweite Wanne aufweist.
  15. Struktur nach Anspruch 13 oder 14, wobei sich die zweite Wanne an die erste Wanne entlang einer Schnittstelle anfügt, und die Schnittstelle zwischen der dritten Wanne und der oberen Oberfläche des Halbleitersubstrats positioniert ist.
  16. Struktur nach einem der Ansprüche 13 bis 15, wobei die dritte Wanne in der lateralen Richtung an einer Kante endet, und die erste Wanne in der vertikalen Richtung zwischen der Kante der dritten Wanne und der oberen Oberfläche des Halbleitersubstrats positioniert ist.
  17. Verfahren zum Bilden einer Struktur für einen siliziumgesteuerten Gleichrichter, wobei die Struktur umfasst: Bilden einer ersten Wanne in einem Halbleitersubstrat; Bilden einer zweiten Wanne in dem Halbleitersubstrat; Bilden eines ersten Anschlusses, der eine erste dotierte Region umfasst, die einen ersten Abschnitt in der ersten Wanne aufweist; und Bilden eines zweiten Anschlusses, der eine zweite dotierte Region, die einen ersten Abschnitt in der ersten Wanne aufweist, und eine dritte dotierte Region in der zweiten Wanne umfasst, wobei die erste Wanne und die dritte dotierte Region einen ersten Leitfähigkeitstyp aufweisen, die zweite Wanne, die erste dotierte Region und die zweite dotierte Region einen zweiten Leitfähigkeitstyp aufweisen, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, und die zweite dotierte Region in einer lateralen Richtung zwischen der ersten dotierten Region und der dritten dotierten Region positioniert ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden einer vierten dotierten Region in der ersten Wanne, wobei die vierte dotierte Region den zweiten Leitfähigkeitstyp aufweist, und die vierte dotierte Region in der lateralen Richtung zwischen der ersten dotierten Region und der zweiten dotierten Region positioniert ist.
  19. Verfahren nach Anspruch 18, wobei das Halbleitersubstrat eine obere Oberfläche aufweist, und ferner umfassend: Bilden einer dielektrischen Schicht an der oberen Oberfläche des Halbleitersubstrats, wobei die dielektrische Schicht eine überlappende Beziehung mit der vierten dotierten Region und eine nicht-überlappende Beziehung mit der ersten dotierten Region und der zweiten dotierten Region aufweist.
  20. Verfahren nach Anspruch 19, ferner umfassend: Bilden einer ersten Isolationsregion in dem Halbleitersubstrat; und Bilden einer zweiten Isolationsregion in dem Halbleitersubstrat, wobei die erste Isolationsregion in der lateralen Richtung zwischen der ersten dotierten Region und der vierten dotierten Region positioniert ist, die zweite Isolationsregion in der lateralen Richtung zwischen der zweiten dotierten Region und der vierten dotierten Region positioniert ist, und die erste Isolationsregion und die zweite Isolationsregion aus einem dielektrischen Material bestehen.
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