DE102021209480A1 - Verfahren zur Herstellung einer Elektronikanordnung, Elektronikanordnung und Baugruppe - Google Patents

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Lukas Loeber
Johannes Meckbach
Hartmut Wayand
Thomas Kiedrowski
Arne Stephen Fischer
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Robert Bosch GmbH
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29639—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Elektronikanordnung (100), bei dem eine erste Baugruppe (11), insbesondere in Form eines Leistungssubstrats (10), mit einer zweiten Baugruppe (21), insbesondere in Form eines Logiksubstarts (20), mittels wenigstens einer Lötverbindung (17 bis 19) oder einer Sinterverbindung elektrisch verbunden wird.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Elektronikanordnung, insbesondere einer Elektronikanordnung, bei der eine erste Baugruppe, beispielsweise eine Leistungsbaugruppe, mit einer zweiten Baugruppe, beispielsweise einer Logikbaugruppe, elektrisch kontaktiert werden, wobei die Verbindung zwischen den beiden Baugruppen unter Verwendung wenigstens einer, in einem additiven Fertigungsverfahren hergestellten Geometrie in Form einer Abstandsschicht erfolgt. Ferner betrifft die Erfindung eine Elektronikanordnung, die vorzugsweise nach einem erfindungsgemäßen Verfahren hergestellt wurde, und eine Baugruppe.
  • Stand der Technik
  • Aus der DE 10 2006 033 175 A1 der Anmelderin ist ein Verfahren zur Herstellung einer Elektronikanordnung mit den Merkmalen des Oberbegriffs des Anspruchs 1 bekannt. Die bekannte Elektronikanordnung zeichnet sich durch eine erste Baugruppe in Form eines als Logiksubstrats auf, die mit einer zweiten Baugruppe in Form eines Leistungssubstarts mittels Lötverbindungen verbunden wird. Darüber hinaus erfolgt eine elektrische Kontaktierung des Leistungssubstarts bzw. der zweiten Baugruppe mit der Oberseite der ersten Baugruppe über Bondverbindungen. Die soweit beschriebene Elektronikanordnung ist von einer Vergussmasse überdeckt, die auch die Zwischenräume zwischen den beiden Baugruppen ausfüllt. Wesentlich ist auch, dass die beiden Baugruppen parallel zueinander angeordnet sind. Aufgrund der Anordnung von Halbleiterbauelementen auf dem Leistungssubstrat auf der dem Logiksubstrat zugewandten Seite ist es darüber hinaus erforderlich, zur parallelen Anordnung der beiden Baugruppen Abstandshalteelemente, sogenannte Spacer, zu verwenden. Diese, typischerweise als Stanzteile aus elektrisch leitendem Material ausgebildeten Abstandshalter sind dann vorteilhaft einsetzbar, wenn ein gleichmäßiger, möglichst relativ großer Abstand zwischen den beiden Baugruppen vorhanden ist bzw. wenn Lötverbindungen zur Ankopplung vorgesehen sind, die einen gewissen Toleranzausgleich aufgrund beispielsweise von Stanzgrate an den Spacern o.ä. ermöglichen. Darüber hinaus müssen derartige Spacer zur Gewährleistung einer optimalen Verbindung je nach Verbindungstechnik (Löten, Sintern) typischerweise zusätzlich auch mit einer Oberflächenveredelung versehen werden. Weiterhin weisen die Spacer aus herstellungstechnischen Gründen und aufgrund geometrischer Aspektverhältnisse eine bestimmte Mindestfläche auf, die wiederum die benötigte Fläche und dadurch die Kosten der Halbleiterbauelemente negativ beeinflussen.
  • Offenbarung der Erfindung
  • Das erfindungsgemäße Verfahren zur Herstellung einer Elektronikanordnung mit den Merkmalen des Anspruchs 1 hat den Vorteil, dass es eine herstellungstechnisch besonders vorteilhafte und kostengünstige Ausbildung der Elektronikanordnung ermöglicht, bei dem die beiden Baugruppen parallel zueinander angeordnet sind, wobei der Abstand zwischen den beiden Baugruppen hochgenau und somit auch relativ gering eingestellt werden kann. Weiterhin ermöglicht es das erfindungsgemäße Verfahren, besonders gute elektromechanische Eigenschaften der Elektronikanordnung zu erzielen, indem durch die Wahl eines an das Gesamtsystem angepassten thermischen Ausdehnungskoeffizienten für das Material der Abstandsschichten die Einkopplung von mechanischem Stress in die Baugruppen minimiert wird.
  • Die oben genannten Vorteile werden bei einem erfindungsgemäßen Verfahren zur Herstellung einer Elektronikanordnung mit den Merkmalen des Anspruchs 1 dadurch erzielt, dass im Bereich der Löt- oder Sinterverbindung zwischen den beiden Baugruppen auf der ersten oder der zweiten Baugruppe in einem additiven Fertigungsverfahren zur Einstellung des Abstands zwischen den beiden Baugruppen wenigstens eine Abstandsschicht aufgebracht wird.
  • Mit anderen Worten gesagt bedeutet dies, dass anstelle vorgefertigter bzw. starrer metallischer Abstandshalterelemente (Spacer) der Abstand zwischen den beiden Baugruppen im Bereich der Löt- oder Sinterverbindung(en) dadurch hochgenau erzeugt werden kann, dass im additiven Fertigungsverfahren wenigstens eine Abstandsschicht mit einer definierten Schichtdicke erzeugt wird. Unter einem additiven Fertigungsverfahren wird im Rahmen der Erfindung typischerweise ein Fertigungsverfahren verstanden, bei dem pulverförmiges, metallisches Material im Zielgebiet aufgebracht wird, worauf das Material anschließend durch Einwirkung insbesondere eines Laserstrahls selektiv aufgeschmolzen wird und anschließend erstarrt. Grundsätzlich sind jedoch auch andere, aus dem Stand der Technik bekannte additive Fertigungsverfahren möglich. Vorzugsweise besteht das pulverförmige metallische Material (metallisches Pulver) aus oder enthält Kupfer und/oder Aluminium und/oder eine Kupferlegierung und/oder eine Aluminiumlegierung. Alternativ oder zusätzlich enthält das metallische Pulver ein Komposit umfassend Kohlenstoff. In besonders vorteilhafter Weise ermöglicht der additive Aufbau ein Mischen der genannten Materialen zu einem Pulvergemisch, um so unterschiedliche Legierungen durch den Schmelzvorgang zu erzeugen.
  • Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zur Herstellung einer Elektronikanordnung sind in den Unteransprüchen aufgeführt.
  • Bevorzugt ist es, wenn die wenigstens eine Abstandsschicht ausschließlich auf der zweiten Baugruppe (Logiksubstrat) aufgebracht wird. Dies vor dem Hintergrund, dass die zweite Baugruppe (Logiksubstrat) auf der der ersten Baugruppe zugewandten Seite typischerweise eben ausgebildet ist. Eine derartige, ebene Ausbildung der zweiten Baugruppe auf der der ersten Baugruppe zugewandten Seite hat den Vorteil, dass das Auftragen der Schichten von pulverförmigem Material auf die Oberfläche der zweiten Baugruppe besonders einfach erfolgen kann, beispielsweise in einem Rakelverfahren. Insbesondere können dabei durch die ebene Oberfläche keine die Oberfläche des Elektroniksubstrats überragende Bauteile beschädigt werden, da diese dort nicht vorhanden sind.
  • Eine weitere, bevorzugte Ausgestaltung der Erfindung sieht vor, dass die wenigstens eine Abstandsschicht durch eine Oberflächenbehandlung zur Ausbildung der anschließend stattfindenden Löt- oder Sinterverbindung oberflächenbehandelt, insbesondere mit einer weiteren Schicht versehen wird. Bei einer derartigen weiteren Schicht bzw. Oberflächenbehandlung kann es sich insbesondere um das Aufbringen einer Silberschicht oder ähnlichen, zur Ausbildung einer Löt- oder Sinterverbindung vorteilhaften Schichten im Galvanikverfahren handeln.
  • Wie bereits oben erläutert, ermöglicht es das additive Fertigungsverfahren der wenigstens einen Abstandsschicht, die Dicke der Abstandsschicht hochgenau einstellen zu können. Dies ermöglicht es insbesondere auch, trotz einem relativ geringen Abstand zwischen den beiden Baugruppen eine parallele Anordnung der Baugruppen zu ermöglichen. Vor diesem Hintergrund sieht es eine weitere Variante des erfindungsgemäßen Verfahrens vor, dass mehrere Bereiche mit einer unterschiedlichen Höhe der Abstandsschichten ausgebildet werden, deren unterschiedliche Höhen im gefertigten Zustand der Elektronikanordnung eine parallele Anordnung der beiden Baugruppen (Substrate) ermöglicht.
  • Bei einem weiteren bevorzugten Verfahren zur Herstellung der Elektronikanordnung ist es vorgesehen, dass im Bereich der Baugruppe, die keine Abstandsschichten aufweist, zur Ausbildung der Löt- oder Sinterverbindung eine Löt- oder Sinterpaste aufgebracht, insbesondere aufgedruckt wird.
  • Wie bereits oben erläutert, erfolgt das Ausbilden der wenigstens einen Abstandsschicht vorzugsweise durch Aufbringen eines metallischen Pulvers und anschließendes Aufschmelzen des Pulvers durch einen Elektronenstrahl, insbesondere durch einen Laserstrahl. Mit Blick auf die Anordnung der wenigstens einen Abstandsschicht im Bereich des Elektroniksubstrats ist dabei eine thermische Belastung des Elektroniksubstrats (Logiksubstrat) möglichst zu minimieren, um eine Beschädigung oder Vorschädigung von Strukturen bzw. Bauelementen des Elektroniksubstrats zu vermeiden. Eine weitere Variante des erfindungsgemäßen Verfahrens sieht es daher vor, dass die Einschweißtiefe eines Elektronenstrahls zum Aufschmelzen des (Aufbau-) Materials der wenigstens einen Abstandsschicht mit größerem Abstand zur Baugruppe bzw. zunehmender Schichtdicke vergrößert wird. Mit anderen Worten gesagt bedeutet dies, dass insbesondere bei den ersten Abstandsschichten die Einschweißtiefe bzw. Eindringtiefe des Elektronenstrahls derart reduziert wird, dass eine thermische Überlastung der Oberfläche bzw. des Elektroniksubstrats verhindert wird.
  • Bezüglich der Reduzierung der Einschweißtiefe bzw. deren Anpassung in Abhängigkeit von der Anzahl bzw. Dicke der Abstandsschichten ist es zum einen denkbar, durch Anpassung der Prozessparameter (beispielsweise Laserleistung, Laserverfahrgeschwindigkeit usw.) eine derartige Anpassung zu bewirken. Eine weitere Möglichkeit besteht darin, den Prozess durch Verwendung sogenannter Ultrakurzpuls-Laser für das Aufschmelzen des Pulverwerkstoffs bzw. des Ausgangswerkstoffs für die wenigstens eine Abstandsschicht zu beeinflussen. Durch die gepulste Laserstrahlung sind hohe absorbierte Intensitäten bei gleichzeitig vergleichsweise geringer absorbierter mittlerer Leistung möglich. Insbesondere lässt sich durch viele schwache Laserpulse eine sehr präzise Einschweißtiefe einstellen. Eine weitere Optimierung kann dabei dadurch erfolgen, dass mit feineren Pulvern bzw. einer engeren Pulvergrößenverteilung gearbeitet wird. Die dabei erreichbaren Schichtdicken liegen typischerweise im Bereich zwischen 0,1 µm und 5µm. Sobald eine gewisse Aufbauhöhe bzw. eine gewisse Anzahl von Abstandsschichten erreicht ist, die beispielsweise eine Gesamthöhe von 10µm bis 100µm aufweisen, kann der Prozess auf das klassische Verfahren wechseln, bei dem die typischerweise tieferen Einschweißtiefen erzielt werden.
  • Eine weitere denkbare Anpassung des Aufbauprozesses wäre die Verwendung des sogenannten LTM-Verfahrens (Laser-Transfer-Metallisierung-Verfahren), welches eine Weiterentwicklung des LIFT-Verfahrens (Laser-Induced-Forward-Transfer-Verfahrens) ist. Das LTM-Verfahren, welches eigentlich für die Herstellung von Leiterplatten benutzt wird, erfüllt ebenfalls die wesentlichen Anforderungen an den Prozess für die ersten Abstandsschichten.
  • Auch ist es denkbar, zur Verbesserung der Robustheit bzw. Verbesserung der Wärmeabfuhr die Metallisierungsschicht an dem Substrat, auf der die wenigstens eine Abstandsschicht aufgebaut wird, in ihrer Schichtdicke zu vergrößern, die beim Stand der Technik typischerweise weniger als 10µm beträgt.
  • Ein weiteres bevorzugtes Verfahren zur optimierten geschützten Anordnung der Elektronikanordnung sieht vor, dass die Elektronikanordnung mit einer Vergussmasse überdeckt wird. Die Vergussmasse besteht typischerweise aus einem (Epoxid-) Harz, es können jedoch auch Gele oder sonstige, zur Einkapselung an sich bekannte Medien verwendet werden. Wie bereits erläutert dringt die Vergussmasse auch in den Zwischenraum zwischen den beiden Baugruppen ein, wobei es darüber hinaus vorgesehen sein kann, dass die Vergussmasse auch die der ersten Baugruppe gegenüberliegende Seite der zweiten Baugruppe überdeckt.
  • Weiterhin umfasst die Erfindung auch eine Baugruppe, insbesondere ein Logiksubstrat, und eine Elektronikanordnung, die vorzugsweise nach einem soweit beschriebenen erfindungsgemäßen Verfahren hergestellt ist, wobei die Elektronikanordnung eine erste Baugruppe in Form eines Leistungssubstrats und eine zweite Baugruppe in Form eines Logiksubstrats aufweist, wobei zwischen den beiden Baugruppen zur elektrischen Kontaktierung zwischen den beiden Baugruppen Löt- oder Sinterverbindungen ausgebildet sind. Die erfindungsgemäße Elektronikanordnung zeichnet sich dadurch aus, dass die Löt- oder Sinterverbindungen im Bereich wenigstens einer, im additiven Fertigungsverfahren ausgebildeten Abstandsschicht angeordnet sind.
  • Eine Weiterbildung der soweit beschriebenen Elektronikanordnung sieht vor, dass mehrere Bereiche mit unterschiedlichen Höhen der aufgebrachten Abstandsschichten vorhanden sind.
  • Zur Optimierung des Aufbauprozesses bzw. zur Verringerung der thermischen Belastung beim Aufbau der unteren bzw. ersten Abstandsschichten kann es darüber hinaus von Vorteil sein, dass die Metallisierungsschicht an der Baugruppe, an der die wenigstens eine Abstandsschicht aufgebaut wird, mehr als 5µm, vorzugsweise mehr als 10µm, besonders bevorzugt etwa 50µm beträgt.
  • Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen der Erfindung sowie anhand der Zeichnungen.
  • Figurenliste
    • 1 bis 4 zeigen in jeweils vereinfachten Darstellungen ein Verfahren zur Herstellung einer Elektronikanordnung während verschiedener, zeitlich aufeinanderfolgender Prozessschritte.
  • Ausführungsformen der Erfindung
  • Gleiche Elemente bzw. Elemente mit gleicher Funktion sind in den Figuren mit den gleichen Bezugsziffern versehen.
  • Das nachfolgend noch näher beschriebene Verfahren dient zur Herstellung einer in der 4 dargestellten Elektronikanordnung 100, die aus einer ersten Baugruppe 11 in Form eines Leistungssubstrats 10 und einer mit der ersten Baugruppe 11 verbundenen zweiten Baugruppe 21 in Form eines Logiksubstrats 20 besteht. Die beiden Baugruppen 11, 21 sind beispielhaft auf einander zugewandten Seiten an drei Bereichen 12 bis 14 miteinander verbunden. Die Verbindung zwischen den beiden Baugruppen 11, 21 erfolgt beispielhaft mittels dreier Lötverbindungen in den Bereichen 12 bis 14.
  • Ergänzend wird erwähnt, dass die Verbindungen in den Bereichen 12 bis 14 auch in Form von Sinterverbindungen ausgebildet sein können. Darüber hinaus können auch (nicht dargestellte) Bondverbindungen vorgesehen sein, die die Oberseiten der beiden Substrate miteinander verbinden bzw. kontaktieren.
  • Sowohl das Leistungssubstrat 10 als auch das Logiksubstrat 20 sind jeweils, in an sich bekannter Art und Weise und daher nicht näher dargestellt, mehrlagig ausgebildet. Weiterhin sind auf der dem Logiksubstrat 20 zugewandten Seite des Leistungssubstrats 10 Halbleiterbauelemente 15 angeordnet, wie es in den 3 und 4 anhand eines einzigen Halbleiterbauelements 15 verdeutlicht sein soll.
  • Die Verbindung zwischen der dem Halbleiterbauelement 15 zugewandten Seite des Leistungssubstrats 10 und dem Halbleiterbauelement 15 erfolgt beispielhaft mittels einer Lotschicht 16 bei der Fertigung der ersten Baugruppe 11. Weiterhin sind auf der der Logikbaugruppe 20 zugewandten Seite des Halbleiterbauelements 15 sowie seitlich daneben Lotschichten 17, bis 19, vorzugsweise im Druckverfahren aufgebracht, angeordnet.
  • Wie besonders deutlich anhand der 3 erkennbar ist, weist die erste Baugruppe 11 bzw. das Leistungssubstrat 10 im Bereich des Halbleiterbauelements 15 eine größere Höhe und somit einen geringeren Abstand zur Logikbaugruppe 20 auf als in den Bereichen, in denen kein Halbleiterbauelement 15 vorgesehen ist.
  • Um eine parallele Anordnung zwischen den beiden Baugruppen 11, 21 zu ermöglichen, sind im Bereich der zweiten Baugruppe 21 bzw. des Logiksubstrats 20 in den Bereichen 12 bis 14 im additiven Fertigungsverfahren erzeugte Abstandsschichten 22 bis 24 ausgebildet. Dabei weist die der Lotschicht 19 zugeordnete Abstandsschicht 24 eine größere Höhe auf als die beiden Abstandsschichten 22, 23 im Bereich des Halbleiterbauelements 15, die beide die gleiche Höhe bzw. Dicke aufweisen.
  • Die Abstandsschichten 22 bis 24 werden typischerweise, entsprechend der unterschiedlichen Höhe, durch eine unterschiedliche Anzahl von (jeweils eine gleiche Schichtdicke aufweisenden) Lagen aus einem metallischen Ausgangsmaterial mit Form eines Metallpulvers erzeugt, das in den Bereichen 12 bis 14 auf einer Metallisierungsschicht 25 des Logiksubstrats 20 aufgebracht und anschließend durch selektives Aufschmelzen mittels eines lediglich in der 1 an der Abstandsschicht 23 dargestellten energiereichen Strahls in Form eines Laserstrahls 26 verflüssigt wird. Das (Ausgangs-) Material der Abstandsschichten 22 bis 24 ist vorzugsweise artgleich mit dem Material der Metallisierungsschicht 25, um eine stoffschlüssige Verbindung mit der Metallisierungsschicht 25 zu ermöglichen. Nach dem Verflüssigen des (metallischen) Pulvers erstarrt das Pulver anschließend unter Ausbildung einer Lage der Abstandsschicht 22 bis 24.
  • Bevorzugt ist es vorgesehen, dass zur Verringerung der thermischen Belastung des Logiksubstarts 20 die Eindringtiefe des Laserstrahls 26 bzw. die Einschweißtiefe umso geringer ist, je geringer der Abstand der jeweiligen Lage der Abstandsschicht 22 bis 24 von der Oberfläche bzw. der Metallisierungsschicht 25 des Logiksubstrats 20 ist.
  • Nach dem Ausbilden der Abstandsschichten 22 bis 24 auf dem Logiksubstrat 20 wird dieses zumindest noch im Bereich der Abstandsschichten 22 bis 24 an deren Oberseite sowie den Seitenflächen und teilweise in Überdeckung mit der ihr zugewandten Seite des Logiksubstrats 20 optional mit einer weiteren Schicht 27 zur Oberflächenveredelung der Abstandsschichten 22 bis 24 versehen. Die weitere Schicht 27 wird insbesondere in Form einer Silberbeschichtung auf an sich bekannte Art und Weise (galvanisch) aufgebracht und dient der besseren Anbindung der Abstandsschichten 22 bis 24 an die Lotschichten 17 bis 19 des Leistungssubstrats 10.
  • Entsprechend der obigen Erläuterungen und der 1 und 2 wird somit beispielhaft das Logiksubstrat 20 mit den Abstandsschichten 22 bis 24 und der weiteren Schicht 27 ausgebildet. Anschließend erfolgt entsprechend der 3 ein Fügen zwischen den beiden Baugruppen 11, 21, wobei die Lotschichten 17 bis 19 in Überdeckung bzw. Ausrichtung mit den Abstandsschichten 22 bis 24 angeordnet werden. Anschließend erfolgt entsprechend der 4 ein Inkontaktbringen der Lotschichten 17 bis 19 mit den Abstandsschichten 22 bis 24, wobei durch eine entsprechende Wärmebehandlung das Lot der Lotschichten 17 bis 19 verflüssigt wird und sich elektrisch leitend mit den Abstandsschichten 22 bis 24 bzw. der weiteren Schicht 27 verbindet.
  • Anschließend kann es vorgesehen sein, dass die so ausgebildete Elektronikanordnung 100 mittels einer Moldmasse 30 überdeckt wird, zumindest im Bereich des Logiksubstrats 20, wobei die Moldmasse 30 auch die Zwischenräume zwischen den beiden Substraten ausfüllt. Dies ist bereichsweise in der 4 dargestellt.
  • Das soweit beschriebene Verfahren kann in vielfältiger Art und Weise abgewandelt bzw. modifiziert werden, ohne vom Erfindungsgedanken abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102006033175 A1 [0002]

Claims (13)

  1. Verfahren zur Herstellung einer Elektronikanordnung (100), bei dem eine erste Baugruppe (11), insbesondere in Form eines Leistungssubstrats (10), mit einer zweiten Baugruppe (21), insbesondere in Form eines Logiksubstrats (20), mittels wenigstens einer Lötverbindung (17 bis 19) oder einer Sinterverbindung elektrisch verbunden wird, dadurch gekennzeichnet, dass im Bereich der Lötverbindung (17 bis 19) oder der Sinterverbindung auf der ersten und/oder der zweiten Baugruppe (11, 21) in einem additiven Fertigungsverfahren wenigstens eine Abstandsschicht (22 bis 24) aufgebracht wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die wenigstens eine Abstandsschicht (22 bis 24) ausschließlich auf der als Logiksubstrat (21) ausgebildeten zweiten Baugruppe (20) aufgebracht wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die wenigstens eine Abstandsschicht (22 bis 24) durch eine Oberflächenbehandlung insbesondere mit einer weiteren Schicht (27) versehen wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mehrere Bereiche (12 bis 14) mit einer unterschiedlichen Höhe der Abstandsschichten (22 bis 24) ausgebildet werden, deren unterschiedliche Höhen im gefertigten Zustand der Elektronikanordnung (100) eine parallele Anordnung der beiden Baugruppen (11, 21) ermöglichen.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass im Bereich der Baugruppe (11), die keine Abstandsschichten (22 bis 24) aufweist, zur Ausbildung der Löt- oder Sinterverbindung mit der wenigstens einen Abstandsschicht (22 bis 24) eine Lot- oder Sinterpaste zur Ausbildung einer Lotschicht (17 bis 19) oder einer Sinterverbindung aufgebracht, insbesondere aufgedruckt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Einschweißtiefe eines Laserstrahls (26) zum Aufschmelzen des Ausgangsmaterials der wenigstens einen Abstandsschicht (22 bis 24) mit größerem Abstand zur Oberfläche der Baugruppe (11) bzw. zunehmender Schichtdicke vergrößert wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Elektronikanordnung (100) zumindest im Bereich der zweiten Baugruppe (21), die Zwischenräume zwischen den beiden Baugruppen (11, 21) ausfüllend, mit einer Vergussmasse (30) überdeckt wird.
  8. Elektronikanordnung (100), vorzugsweise hergestellt nach einem Verfahren nach einem der Ansprüche 1 bis 7, mit einer ersten Baugruppe (11) in Form eines Leistungssubstrats (10) und einer zweiten Baugruppe (21) in Form eines Logiksubstrats (20), wobei zwischen den beiden Baugruppen (11, 21) zur elektrischen Kontaktierung zwischen den beiden Baugruppen (11, 21) Löt- oder Sinterverbindungen ausgebildet sind, dadurch gekennzeichnet, dass die Löt- oder Sinterverbindungen im Bereich wenigstens einer, im additiven Fertigungsverfahren ausgebildeten Abstandsschicht (22 bis 24) angeordnet sind.
  9. Elektronikanordnung nach Anspruch 8, dadurch gekennzeichnet, dass mehrere Bereiche (12 bis 14) mit unterschiedlichen Höhen aufweisenden Abstandschichten (22 bis 24) vorhanden sind.
  10. Elektronikanordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Dicke einer Metallisierungsschicht (25) an der Baugruppe (21), auf der die wenigstens eine Abstandschicht (22 bis 24) aufgebaut ist, mehr als 5µm, vorzugsweise mehr als 10µm, besonders bevorzugt etwa 50µm beträgt.
  11. Baugruppe (21), insbesondere ein Logiksubstrat (20), dadurch gekennzeichnet, dass die Baugruppe (21) wenigstens eine, im additiven Fertigungsverfahren ausgebildete Abstandsschicht (22 bis 24) aufweist.
  12. Baugruppe (21) nach Anspruch 11, dadurch gekennzeichnet, dass die Baugruppe (21) mehrere Bereiche (12 bis 14) mit unterschiedlichen Höhen aufweisenden Abstandschichten (22 bis 24) aufweist.
  13. Baugruppe (21) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die wenigstens eine Abstandsschicht (22 bis 24) auf einer Metallisierungsschicht (25) aufgebracht ist und/oder dass die wenigstens eine Abstandsschicht (22 bis 24) mit einer weiteren Schicht (27), insbesondere einer Silberbeschichtung, versehen ist.
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