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Die Erfindung betrifft eine Leiterplatte gemäß dem Oberbegriff des Patentanspruchs 1.
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Es ist bekannt, Leiterplatten aus einer Mehrzahl von Lagen aus isolierendem Material (z.B. FR4) und Kupfer aufzubauen, wobei die einzelnen Lagen durch Laminier- und Ätzprozesse miteinander verbunden und strukturiert werden. Aufgrund der unterschiedlichen mechanischen Eigenschaften der Lagen aus isolierenden Material und aus Kupfer besteht jedoch häufig das Problem einer Durchbiegung der Leiterplatten nach einem Bestückungs- und Lotprozess. Ein Durchbiegen von Leiterplatten ist nachteilig im Hinblick auf die Lebensdauer insbesondere der Lotverbindungen. Außerdem kann ein Durchbiegen von Leiterplatten die thermische Anbindung der Leiterplatte an einen Kühlkörper beeinträchtigen.
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Ein Durchbiegen von Leiterplatten erzeugt insbesondere Probleme bei sogenannten „Prepackage“-Leiterplatten, bei denen aktive Bauteile direkt in die Leiterplatte eingebettet sind. Eine Verwölbung solcher Leiterplatten bedeutet, dass zusätzliche, nicht eingeplante Kräfte auf die eingebetteten Bauteile wirken. Eine Verwölbung kann darüber hinaus zu einer Spaltbildung bei Vergussprozessen führen. Auch sind Prepackage-Leiterplatten insofern in besonderem Maße der Gefahr einer Durchbiegung bzw. Verwölbung ausgesetzt, als sie typischerweise zu Kühlungszwecken auf einer Kühlkörperseite vollflächige Kupferlagen aufweisen. Die damit verbundene Asymmetrie des Leiterplattenaufbaus verstärkt eine Verwölbung der gesamten Prepackage-Leiterplatte. Die genannten Probleme verschärfen sich weiter, wenn zu einer Erhöhung der Packungs- und Leistungsdichte mehrere aktive Bauteile in eine Prepackage-Leiterplatte integriert werden.
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Der Erfindung liegt die Aufgabe zugrunde, eine Leiterplatte bereitzustellen, die eine nur geringe Verwölbung aufweist, auch wenn ein oder mehrere aktive Bauteile in die Leiterplatte integriert sind.
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Diese Aufgabe wird durch eine Leiterplatte mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Danach betrachtet die Erfindung eine Leiterplatte, die eine Mehrzahl von übereinander angeordneten Leiterplattenlagen aufweist, die eine oberste Leiterplattenlage und eine unterste Leiterplattenlage umfassen, die eine obere Außenlage und eine untere Außenlage der Leiterplatte bilden. Weiter umfasst die Leiterplatte ein in die Leiterplatte eingebettetes aktives, d. h. mit Strom/Spannung versorgtes Bauteil. Dabei ist die oberste oder die unterste Leiterplattenlage als Kühllage für das aktive Bauteil ausgebildet und ist die andere der beiden Leiterplattenlagen als Kontaktlage für das aktive Bauteil ausgebildet.
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Es ist vorgesehen, dass sowohl die oberste Leiterplattenlage als auch die unterste Leiterplattenlage ein Array von matrixförmig angeordneten Arrayelementen aufweist, wobei die Arrayelemente durch Kupferflächen gebildet sind. Dabei bilden die Arrayelemente in der als Kühllage ausgebildeten Leiterplattenlage Kühlflächen zur Kühlung des aktiven Bauteils. In der als Kontaktlage ausgebildeten Leiterplattenlage bilden die Arrayelemente Kontaktflächen zur elektrischen Kontaktierung des Bauteils.
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Die Erfindung beruht auf dem Gedanken, sowohl eine elektrische Kontaktierung als auch eine thermische Kontaktierung eines eingebetteten Bauteils durch Außenlagen der Leiterplatte zu realisieren, die durch matrixförmig angeordnete Arrayelementen aus Kupferflächen gebildet sind. Dementsprechend ersetzt die Erfindung in der einen Außenlage eine vollflächige Kupferlage gemäß dem Stand der Technik durch ein Array von Kupferflächen in Matrixform und in der anderen Außenlage eine asymmetrische Anordnung von Kontaktstellen des aktiven Bauteils gemäß dem Stand der Technik ebenfalls durch ein Array von Kupferflächen in Matrixform. Durch die Ausbildung von Arrays auf beiden Außenlagen der Leiterplatte werden die Kupferflächen symmetrischer in der Prepackage-Leiterplatte verteilt. Die Erhöhung der Symmetrie im Aufbau der Leiterplatte geht einher mit einer Reduzierung der Verwölbung. Damit einhergehend verbessern sich die Lötbarkeit sowie die Robustheit der Lötung der elektrischen Kontaktstellen.
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Die Erfindung sieht somit vor, dass Leiterplatten mit eingebetteten Bauteilen mit Arrays zur elektrischen Kontaktierung und zur Entwärmung auf beiden Außenlagen versehen werden, um eine Verwölbung der Leiterplatte und einen dadurch ausgelösten mechanischen Stress für die Bauteile und Kontaktstellen zu reduzieren und die Robustheit der Lötung zu verbessern. Dies wiederum bedeutet eine höhere Lebensdauer der Leiterplatte bzw. der eingebetteten Bauteile, ermöglicht definierte Spaltmaße für spätere Vergussprozesse und erlaubt eine Erhöhung der Leistungsdichte durch größere Prepackage-Leiterplatten mit mehr integrierten Bauteilen.
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Ein weiterer, mit der erfindungsgemäßen Lösung verbundener Vorteil besteht in einem verbesserten thermischen Übergang von der Leiterplatte zu einem Kühlkörper aufgrund der reduzierten Verwölbung der Leiterplatte. Die Ausbildung eines Arrays von Kupferflächen auf der Kontaktfläche der Leiterplatte erlaubt darüber hinaus eine flexiblere elektrische Kontaktierung der Leiterplatte zu einer Hauptplatine.
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Eine Matrix besteht aus Elementen, die in horizontalen Zeilen und vertikalen Spalten angeordnet sind. Dementsprechend sieht eine Ausgestaltung der Erfindung vor, dass die Arrayelemente in Zeilen und Spalten angeordnet sind. Sie bilden beispielsweise ein rechteckförmiges Array.
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Die einzelnen Arrayelemente können dabei grundsätzlich eine beliebige Form aufweisen, wobei sämtliche Arrayelemente die gleiche Form aufweisen. In Ausführungsvarianten sind die Arrayelemente eckig oder rund, beispielsweise rechteckförmig oder kreisförmig ausgebildet.
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Gemäß der vorliegenden Erfindung ist sowohl die oberste Leiterplattenlage als auch die unterste Leiterplattenlage durch ein Array von matrixförmig angeordneten Arrayelementen gebildet. Dies bedeutet jedoch nicht notwendigerweise, dass die beiden auf den Außenlagen ausgebildeten matrixförmigen Arrays in identischer Weise ausgebildet sind. Beispielsweise kann in Ausführungsvarianten vorgesehen sein, dass die Anzahl der Zeilen, die Anzahl der Spalten und/oder die Form und/oder Größe der Kontaktflächen sich unterscheiden.
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Eine Ausführungsvariante sieht allerdings vor, dass das Array der obersten Leiterplattenlage und das Array der untersten Leiterplattenlage identisch ausgebildet sind, also die gleiche Anzahl an Zeilen und Spalten aufweist und auch die Form und Größe der Kontaktflächen identisch sind. Hierdurch wird eine größtmögliche Symmetrie innerhalb der Leiterplatte bereitgestellt, wodurch eine Durchbiegung bzw. Verwölbung der Leiterplatte minimiert wird.
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Die einzelnen Arrayelemente grenzen nicht unmittelbar aneinander an, sondern sind durch einen nichtleitenden Bereich voneinander getrennt. Hierzu sieht eine Ausgestaltung der Erfindung vor, dass zwischen den Spalten aus Arrayelementen erste Isolationsgräben realisiert sind und zwischen den Zeilen aus Arrayelementen zweite Isolationsgräben realisiert sind, wobei die Abfolge der ersten Isolationsgräben eine erste Vorzugsrichtung und die Abfolge der zweiten Isolationsgräben eine zweite Vorzugsrichtung definiert. Die beiden Vorzugsrichtungen stehen dabei senkrecht aufeinander. Dabei kann weiter vorgesehen sein, dass die ersten Isolationsgräben eine erste Minimalbreite aufweisen und die zweiten Isolationsgräben eine zweite Minimalbreite aufweisen, wobei die erste Minimalbreite und die zweite Minimalbreite unterschiedlich groß sind. Eine unterschiedliche Breite der jeweiligen Isolationsgräben ergibt sich typischerweise daraus, dass eine Spannung zwischen zwei gegenüberliegenden Enden der Leiterplattenebene angelegt wird, d. h. entlang einer der beiden Vorzugsrichtungen. Entlang dieser Vorzugsrichtung sind dann die Isolationsgräben breiter zu gestalten, wobei die Isolationsgräben Kriechstrecken bereitstellen, um eine ausreichende Kriechstromfestigkeit zu gewährleisten.
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Die Leiterplatte ist insgesamt typischerweise polygonal und in Ausführungsvarianten rechteckig oder quadratisch ausgebildet, d. h. jede der Leiterplattenlagen und damit auch die beiden Außenlagen sind polygonal ausgebildet (d.h. die Umfangslinie der Leiterplatte wird durch ein Polygon gebildet).
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Eine weitere Ausgestaltung sieht vor, dass die Leiterplatte mindestens eine weitere Leiterplattenlage aufweist, die als Streifen ausgebildete Kupferflächen aufweist, wobei die als Streifen ausgebildeten Kupferflächen durch dritte Isolationsgräben voneinander getrennt sind, deren Abfolge eine dritte Vorzugsrichtung definiert. Die betrachtete mindestens eine weitere Leiterplattenlage besitzt somit kein Array von Kupferflächen, wie es an den Außenlagen realisiert ist, sondern in Streifen angeordnete Kupferflächen.
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Zwischen diesen Streifen sind Isolationsgräben ausgebildet, die wiederum Kriechstrecken bereitstellen. Eine solche weitere Leiterplattenlage, die als Streifen ausgebildete Kupferflächen ausbildet, kann unmittelbar angrenzend an die oberste Leiterplattenlage oder unmittelbar angrenzend an die unterste Leiterplattenlage angeordnet sein, wobei dies nicht notwendigerweise der Fall ist.
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Eine Ausgestaltung hierzu sieht vor, dass die weitere Leiterplattenlage derart ausgerichtet ist, dass die dritte Vorzugsrichtung, entlang derer die dritten Isolationsgräben angeordnet sind, senkrecht zu derjenigen von erster und zweiter Vorzugsrichtung der obersten Leiterplattenlage steht, deren zugehörigen Isolationsgräben die größere Minimalbreite aufweisen. Mit anderen Worten ist eine kreuzweise Anordnung der dritten Isolationsgräben der weiteren Leiterplattenlage mit denjenigen Isolationsgräben der obersten Leiterplattenlage vorgesehen, die breiter ausgebildet und daher strukturell stärker sind. Eine solche kreuzweise Anordnung der Isolationsgräben von oberster Leiterplattenlage und weiterer Leiterplattenlage führt zu einer Reduktion der Verwölbung, da die senkrecht übereinander angeordneten Isolationsgräben ein strukturelles Raster bilden, dass einer Verwölbung der Leiterplatte entgegenwirkt.
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In entsprechender Weise kann vorgesehen sein, dass eine an die unterste Leiterplattenlage angrenzende weitere Leiterplattenlage die Kupferflächen derart ausbildet bzw. derart ausgerichtet ist, dass die dritte Vorzugsrichtung, entlang derer die dritten Isolationsgräben angeordnet sind, senkrecht zu derjenigen von erster und zweiter Vorzugsrichtung der untersten Leiterplattenlage steht, deren zugehörigen Isolationsgräben die größere Minimalbreite aufweisen.
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Eine weitere Ausgestaltung der Erfindung sieht vor, dass die oberste Leiterplattenlage und die unterste Leiterplattenlage jeweils einen Randbereich ausbilden und das Array von matrixförmig angeordneten Arrayelementen sich nicht bis in den Randbereich erstreckt. Die Arrayelemente sind somit beabstandet zum Rand der Leiterplatte angeordnet, um eine Kriechstrecke zum Rand bereitzustellen.
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Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung anhand mehrerer Ausführungsbeispiele näher erläutert. Es zeigen:
- 1 eine Draufsicht auf ein Ausführungsbeispiel einer Au ßenlage einer Leiterplatte, die durch ein Array von matrixförmig angeordneten Arrayelementen aus Kupferflächen gebildet ist;
- 2 eine Außenlage einer Leiterplatte gemäß der 1 unter zusätzlicher Betrachtung von Isolationsgräben, die zwischen den Spalten und Zeilen des Arrays ausgebildet sind;
- 3 beispielhaft eine angrenzend an die Außenlage der 2 angrenzende Leiterplattenlage, die als Streifen ausgebildete Kupferflächen aufweist, die durch Isolationsgräben voneinander getrennt sind;
- 4 schematisch die Darstellung der Lagen der 2 und 3 in einer Anordnung übereinander; und
- 5 eine Leiterplatte mit einem eingebetteten aktiven Bauteil gemäß dem Stand der Technik.
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Zum besseren Verständnis des Hintergrunds der vorliegenden Erfindung wird zunächst eine Leiterplatte gemäß dem Stand der Technik anhand der 5 beschrieben.
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Die 5 zeigt eine Leiterplatte 1, die aus einer Vielzahl von Leiterplattenlagen 10 besteht, die übereinander angeordnet sind. Dabei bildet eine oberste Leiterplattenlage 11 eine obere Außenlage der Leiterplatte 1 und eine unterste Leiterplattenlage 12 eine untere Außenlage der Leiterplatte 1. Die einzelnen Leiterplattenlage 10 sind beispielsweise durch Lagen aus isolierendem Material (z.B. FR4 bzw. Prepreg-Lagen) und Kupferlagen gebildet, die in an sich bekannter Weise durch Laminier- und Ätzprozesse miteinander verbunden und strukturiert sind. Die Konturen der Leiterplatte 1 werden mit Fräs- und Bohrprozessen realisiert.
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In die Leiterplatte 1 ist ein aktives Bauteil 2 eingebettet. Dieses wird durch die unterste Leiterplattenlage 12 kontaktiert. Hierzu weist die unterste Leiterplattenlage 12 eine Mehrzahl von elektrischen Anschlüssen bzw. Kontaktflächen 14 aus Kupfer 14 auf. Die elektrischen Anschlüsse setzen sich dabei durch die Leiterplattenlagen 10 bis zum aktiven Bauteil 2 fort. Dies erfolgt im dargestellten Ausführungsbeispiel durch Kupferflächen 101 in den jeweils angrenzenden Lagen 10. Aufgrund der Integration eines aktiven Bauteils 2 wird eine solche Leiterplatte 1 auch als Prepackage-Leiterplatte bezeichnet.
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Die oberste Leiterplattenlage 11 ist als Kühllage für das aktive Bauteil 2 ausgebildet. Hierzu weist die Leiterplattenlage 11 eine vollflächige Kupferlage 13 auf. Diese dient zum einen dazu, die von dem aktiven Bauteil 2 abgegebene Wärme in die Fläche zu spreizen. Zum anderen dient sie der thermischen Anbindung der Leiterplatte 1 an einen ebenfalls dargestellten Kühlkörper 3 mit Kühlrippen 30, mit dem die oberste Leiterplattenlage 11 unmittelbar thermisch gekoppelt ist. Dabei wird darauf hingewiesen, dass die vollflächige Kupferlage 13 elektrisch nicht mit den darunterliegenden Lagen verbunden ist, was ihre Funktion als Kühllage verdeutlicht. Eine Entwärmungsrichtung E innerhalb der Leiterplatte geht von der untersten Leiterplattenlage 12 zur obersten Leiterplattenlage 11.
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Aufgrund der unterschiedlichen mechanischen Eigenschaften der Lagen 10 aus isolierenden Material und aus Kupfer besteht das Problem einer Durchbiegung der Leiterplatte 1. Dieses Problem besteht bei einem Aufbau gemäß der 5 in besonderem Maße aufgrund einer stark asymmetrischen Kupferverteilung. Um dies zu verdeutlichen, ist in die 5 eine gedankliche, tatsächlich nicht vorhandene Mittelebene 4 eingezeichnet, die mittig durch das aktive Bauteil 2 geht. Die in Bezug auf diese Ebene 4 obere Hälfte der Leiterplatte 1 umfasst aufgrund der vollflächigen Kupferfläche 13 mehr und in anderer Weise verteiltes Kupfer als die untere Hälfte der Leiterplatte 1. Diese starke Asymmetrie des Leiterplattenaufbaus führt insbesondere im Lötprozess, wenn die Leiterplatte auf eine Hauptplatine aufgelötet wird, zur Verwölbung der gesamten Leiterplatte.
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Die 1 zeigt ein Ausführungsbeispiel einer Leiterplatte 1, die das Problem einer Verwölbung der Leiterplatte dadurch löst, dass durch eine identische oder zumindest ähnliche Ausgestaltung der obersten Leiterplattenlage 11 und der untersten Leiterplattenlage 12 die Symmetrie des Leiterplattenaufbaus in Bezug auf die in der 5 dargestellte Ebene 4 erhöht wird.
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Hierzu weist die Leiterplatte 1 eine in der 1 dargestellte oberste Leiterplattenlage 11 und unterste Leiterplattenlage 12 auf, die in identischer oder zumindest ähnlicher Weise strukturiert sind. Die 1 zeigt insofern sowohl die oberste Leiterplattenlage 11 als auch die unterste Leiterplattenlage 12. Der weitere Aufbau der Leiterplatte 1 kann entsprechend der 5 erfolgen.
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Die Leiterplattenlage 11, 12 wird jeweils durch ein Array von matrixförmig angeordneten Arrayelementen 50 gebildet. Die Arrayelemente 50 bestehen jeweils aus einer Kupferfläche. Das Array bildet eine Matrix 5, in der die Arrayelemente 50 in Spalten 51 und Zeilen 52 angeordnet sind.
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Je nachdem, ob die Leiterplattenlage 11, 12 eine Kühllage bildet (entsprechend der obersten Leiterplattenlage 11 der 5) oder eine Kontaktlage bildet (entsprechend der untersten Leiterplattenlage 12 der 5), stellen die Arrayelemente 50 Kühlflächen 13 oder Kontaktflächen 14 dar.
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Durch den identischen Aufbau der obersten Leiterplattenlage 11 und der untersten Leiterplattenlage 12 aus Arrayelementen 50 aus Kupfer erhöht sich die Symmetrie des Leiterplattenaufbaus, was eine Verwölbung der Leiterplatte 1 reduziert. Bei der Leiterplatte 1 handelt es sich dabei, entsprechend der Darstellung der 5, um eine Prepackage-Leiterplatte mit mindestens einen integrierten aktiven Bauteil.
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In dem in der 1 dargestellten Ausführungsbeispiel sind die Arrayelemente 50 rechteckförmig ausgebildet. Dies ist jedoch nicht notwendigerweise der Fall. Grundsätzlich können die Arrayelemente auch eine andere Form aufweisen, beispielsweise kreisförmig oder elliptisch ausgebildet sein.
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Weiter wird darauf hingewiesen, dass im Ausführungsbeispiel der 1 die oberste Leiterplattenlage 11 und die unterste Leiterplattenlage 2 vollständig identisch in dem Sinne ausgebildet sind, dass sie die gleiche Anzahl von Spalten 51 und Zeilen 52 aufweisen und die einzelnen Arrayelemente 50 die gleiche Form und Größe aufweisen. Dies ist jedoch nicht notwendigerweise der Fall. In anderen Ausführungsbeispielen können sich die Arrays 5 in der Anzahl der Spalten und/oder in der Anzahl der Zeilen und/oder der Form und/oder der Größe der Arrayelemente 50 unterscheiden. Es ist jedoch vorgesehen, dass sowohl in der obersten Leiterplattenlage 11 als auch in der untersten Leiterplattenlage 12 ein Array aus Matrix förmig angeordneten Arrayelementen realisiert ist.
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Es wird weiter darauf hingewiesen, dass die in der 1 dargestellte Leiterplattenlage 11, 12 einen Randbereich 15 ausbildet, wobei das Array 5 sich nicht bis in den Randbereich 15 erstreckt. Der Randbereich 15 stellt eine randseitige Kriechstrecke der Leiterplatte 1 bereit.
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Die 2 zeigt die gleiche Leiterplattenlage einer Leiterplatte 1 wie die 1, wobei die Leiterplattenlage um 90° gedreht ist. Der Einfachheit halber wird im Folgenden angenommen, dass es sich um die oberste Leiterplattenlage 11 handelt, die die obere Außenfläche der Leiterplatte 1 bildet. Die nachfolgenden Ausführungen gelten in gleicher Weise für die unterste Leiterplattenlage 12. Weiter wird der Einfachheit halber angenommen, dass die oberste Leiterplattenlage 11 die Kühllage der Leiterplatte 1 bildet.
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In gleicher Weise könnte angenommen werden, dass die oberste Leiterplattenlage 11 die Kontaktlage der Leiterplatte 1 bildet.
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Wie bereits in Bezug auf die 1 erläutert, sind die Arrayelemente 50 des Arrays 5 in Spalten 51 und Zeilen 52 angeordnet. Es verhält sich so, dass zwischen den Spalten 51 aus Arrayelementen 50 erste Isolationsgräben 61 realisiert sind. Zwischen den Zeilen 52 aus Arrayelementen 50 sind zweite Isolationsgräben 62 realisiert. Die (horizontale) Abfolge der ersten Isolationsgräben 61 definiert eine erste Vorzugsrichtung A und die (vertikale) Abfolge der zweiten Isolationsgräben 62 eine zweite Vorzugsrichtung B. Das Vorhandensein von Isolationsgräben 61, 62 zwischen den jeweiligen Spalten 51 und Zeilen 52 ergibt sich implizit aus der Ausbildung der Leiterplattenlage aus einem Array 5 von Kupferflächen. Denn die einzelnen Arrayelemente 50 bzw. Kupferflächen sind entsprechend ihrer Anordnung als Array elektrisch durch nichtleitendes Material der Schicht 11 voneinander getrennt.
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Vorliegend ist zu beachten, dass die ersten Isolationsgräben 61 eine andere Breite aufweisen als die zweiten Isolationsgräben 62. Dies hängt damit zusammen, dass, wie in der 2 schematisch dargestellt ist, eine Spannung mit Spannungspotenzialen +, - an zwei gegenüberliegenden Seiten der Leiterplattenebene 11 anliegen kann (in der Darstellung der 2 an der linken Seite und an der rechten Seite der Leiterplatte), so dass zur Bereitstellung einer ausreichenden Kriechstrecke zwischen den Arrayelementen 50 der Abstand zwischen den Spalten 51 größer zu wählen ist als der Abstand zwischen den Zeilen 52. Damit sind die Isolationsgräben 61 breiter auszubilden als die Isolationsgräben 62. Würde die Spannung oben und unten anliegen, so wäre die Leiterplatte um 90° zu drehen oder wäre der Abstand zwischen Zeilen und Spalten dahingehend zu ändern, dass die Breite der Isolationsgräben 62 größer wäre als die Breite der Isolationsgräben 61.
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Es wird darauf hingewiesen, dass die Isolationsgräben 61 nicht alle die gleiche Breite aufweisen müssen. Wie sich auch aus der 2 ergibt, kann beispielsweise mittig eine größere Breite zwischen zwei Isolationsgräben 61 realisiert sein. Sofern die Isolationsgräben 61 eine unterschiedliche Breite aufweisen, so wird die kleinste Breite, die mindestens ein Isolationsgraben 61 aufweist, als erste Minimalbreite bezeichnet. In entsprechender Weise gilt, dass auch die Isolationsgräben 62 nicht notwendigerweise alle die gleiche Breite aufweisen müssen. Sofern die Isolationsgräben 62 eine unterschiedliche Breite aufweisen, so wird die kleinste Breite, die mindestens ein Isolationsgraben 62 aufweist, als zweite Minimalbreite bezeichnet. Dabei gilt, dass die erste Minimalbreite der Isolationsgräben 61 größer ist als die zweite Minimalbreite der Isolationsgräben 62.
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Für die nachfolgende Betrachtung sind allein die breiteren Isolationsgräben 61 von Bedeutung, die sich in der Vorzugsrichtung A erstrecken. Aufgrund ihrer größeren Breite bilden sie eine strukturelle Basis, die einem Verbiegen der Leiterplatte entgegensteht.
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Die 3 zeigt eine weitere Leiterplattenlage 18 der Leiterplatte 1. Die betrachtete weitere Leiterplattenlage 18 kann sich an die oberste Leiterplattenlage 11 unmittelbar anschließen. Alternativ können auch eine oder mehrere weitere Leiterplattenlagen zwischen der obersten Leiterplattenlage 11 und der betrachteten weiteren Leiterplattenlage 18 vorgesehen sein. Die weitere Leiterplattenlage 18 umfasst eine Mehrzahl von Kupferflächen, die als Streifen 19 ausgebildet sind. Die als Streifen 19 ausgebildeten Kupferflächen sind durch dritte Isolationsgräben 63 getrennt. Die (vertikale) Abfolge der Isolationsgräben 63 definiert eine dritte Vorzugsrichtung C.
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Die 4 zeigt die Leiterplattenlage 11 der 2 und die Leiterplattenlage 18 der 3 in einer Anordnung übereinander. Die Vorzugsrichtung A betreffend die breiteren Isolationsgräben 61 der Leiterplattenlage 11 und die Vorzugsrichtung C betreffend die Isolationsgräben 63 der Leiterplattenlage 18 stehen senkrecht aufeinander und bilden zusammen ein senkrechtes Raster. Durch die Bildung eines solchen Rasters wird eine Verwölbung der Leiterplatte 1 weitergehend reduziert.
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Eine entsprechende Rasterbildung kann dahingehend weitergeführt werden, dass auch die Isolationsgräben weiterer Leiterplattenlagen um jeweils 90° gegenüber den Isolationsgräben der darüber liegenden Leiterplattenlage gedreht sind. Auch kann eine entsprechende Rasterbildung naturgemäß auch an der untersten Leiterplattenlage 12 in Verbindung mit einer zu dieser benachbarten weiteren Leiterplattenlage erfolgen.
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Es versteht sich, dass die Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist und verschiedene Modifikationen und Verbesserungen vorgenommen werden können, ohne von den hier beschriebenen Konzepten abzuweichen. Weiter wird darauf hingewiesen, dass beliebige der beschriebenen Merkmale separat oder in Kombination mit beliebigen anderen Merkmalen eingesetzt werden können, sofern sie sich nicht gegenseitig ausschließen. Die Offenbarung dehnt sich auf alle Kombinationen und Unterkombinationen eines oder mehrerer Merkmale aus, die hier beschrieben werden und umfasst diese. Sofern Bereiche definiert sind, so umfassen diese sämtliche Werte innerhalb dieser Bereiche sowie sämtliche Teilbereiche, die in einen Bereich fallen.
