DE102021112247A1

DE102021112247A1 - Inhaltsbewusste Stilcodierung unter Verwendung neuronaler Netzwerke

Info

Publication number: DE102021112247A1
Application number: DE102021112247.3A
Authority: DE
Inventors: Ming-Yu Liu; Kuniaki Saito
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-05-15
Filing date: 2021-05-11
Publication date: 2021-11-18
Also published as: GB202106933D0; US20210358164A1; CN113673669A; GB2596901A

Abstract

Es werden Vorrichtungen, Systeme und Verfahren zur Erleichterung der Anwendung eines Stils, für den ein oder mehrere neuronale Netzwerke nicht durch ein Trainings-Framework trainiert wurden, von einem Bild auf Inhalt eines anderen Bilds beschrieben. In mindestens einer Ausführungsform wird ein gestyltes Ausgabebild von einem oder mehreren neuronalen Netzwerken auf der Grundlage eines Stils, der in einem Stilbild enthalten ist, und Inhalt eines Inhaltsbilds erzeugt, wobei das eine oder die mehreren neuronalen Netzwerke nicht durch ein Trainings-Framework auf den Stil trainiert worden sind.

Description

TECHNISCHES GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Erleichterung der Anwendung eines Stils, für den ein oder mehrere neuronale Netzwerke nicht durch ein Trainings-Framework trainiert wurden, von einem Bild auf den Inhalt eines anderen Bilds verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die verwendet werden, um ein gestyltes Ausgabebild auf der Grundlage eines Stils eines ersten Bilds und Inhalts eines zweiten Bilds durch ein oder mehrere neuronale Netzwerke zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke nicht durch ein Trainings-Framework auf den Stil trainiert worden sind, gemäß verschiedenen hierin beschriebenen neuen Techniken.
HINTERGRUND
Die unüberwachte Bild-zu-Bild-Übersetzung lernt ein Mapping bzw. eine Abbildung eines Bilds in einer Domäne auf ein analoges Bild in einer anderen Domäne. Aktuelle Ansätze zu diesem Problem extrahieren Informationen aus einem Inhaltsbild und einem Stilbild, um das Inhaltsbild mit Stil aus dem Stilbild zu rekonstruieren. Dies geschieht mit einem Inhaltsencoder und einem Stilencoder, und ein Ausgangsbild wird unter Verwendung eines Bilddecoders erstellt. Diesen Ansätze gelingt es jedoch häufig nicht, die Struktur von Objekten in einem Inhaltsbild beibehalten.
Figurenliste

1A ist ein Blockdiagramm, das Trainingsdomänen veranschaulicht, die von einem oder mehreren neuronalen Netzwerken gelernt wurden, um verschiedene Stile auf ein Inhaltsbild anzuwenden, gemäß mindestens einer Ausführungsform;
1B ist ein Blockdiagramm, das die Anwendung eines Stils auf ein Inhaltsbild durch ein oder mehrere neuronale Netzwerke veranschaulicht, gemäß mindestens einer Ausführungsform;
2 ist ein Blockdiagramm, das ein Training und eine Inferenzierung unter Verwendung eines oder mehrerer neuronaler Netzwerke veranschaulicht, um einen Stil auf ein Inhaltsbild anzuwenden, basierend auf einem Stilbild, gemäß mindestens einer Ausführungsform;
3 ist ein Blockdiagramm, das ein Trainings-Framework veranschaulicht, das ein beispielhaftes erzeugendes gegnerisches Netzwerk (GAN; generative adversarial network) umfasst, gemäß mindestens einer Ausführungsform;
4A ist ein Blockdiagramm, das eine Generatorarchitektur unter Verwendung eines herkömmlichen Stilencoders veranschaulicht, gemäß mindestens einer Ausführungsform;
4B ist ein Blockdiagramm, das eine Generatorarchitektur unter Verwendung eines inhaltsbedingten bzw. inhaltskonditionierten Stilencoders (CCSE; content-conditioned style encoder) veranschaulicht, gemäß mindestens einer Ausführungsform;
5 ist ein Blockdiagramm, das einen inhaltskonditionierten Encoder (CCSE) veranschaulicht, gemäß mindestens einer Ausführungsform;
6 veranschaulicht einen Prozess zum Anwenden eines Stils aus einem Stilbild auf Inhalt eines Inhaltsbilds unter Verwendung eines CCSE, gemäß mindestens einer Ausführungsform;
7A veranschaulicht eine Inferenzierungs- und/oder Trainingslogik, gemäß mindestens einer Ausführungsform;
7B veranschaulicht eine Inferenzierungs- und/oder Trainingslogik, gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Training und einen Einsatz eines neuronalen Netzwerks, gemäß mindestens einer Ausführungsform;
9 veranschaulicht ein Beispiel für ein Rechenzentrumssystem, gemäß mindestens einer Ausführungsform;
10A veranschaulicht ein Beispiel für ein autonomes Fahrzeug, gemäß mindestens einer Ausführungsform;
10B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfeldern für das autonome Fahrzeug von 10A, gemäß mindestens einer Ausführungsform;
10C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 10A veranschaulicht, gemäß mindestens einer Ausführungsform;
10D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Server(n) und dem autonomen Fahrzeug von 10A veranschaulicht, gemäß mindestens einer Ausführungsform;
11 ist ein Blockdiagramm, das ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;;
12 ist ein Blockdiagramm, das ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15A veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15B veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15C veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15D veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15E und 15F veranschaulichen ein gemeinsames Programmiermodell, gemäß mindestens einer Ausführungsform;
16 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform;
17A und 17B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform
18A und 18B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik, gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
20A veranschaulicht einen Parallelprozessor, gemäß mindestens einer Ausführungsform;
20B veranschaulicht eine Partitionseinheit, gemäß mindestens einer Ausführungsform;
20C veranschaulicht einen Verarbeitungscluster, gemäß mindestens einer Ausführungsform;
20D veranschaulicht einen Grafik-Multiprozessor, gemäß mindestens einer Ausführungsform;
21 veranschaulicht ein Multi-Grafikverarbeitungseinheit (GPU)-System, gemäß mindestens einer Ausführungsform;
22 veranschaulicht einen Grafikprozessor, gemäß mindestens einer Ausführungsform;
23 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
24 veranschaulicht einen Deep-Learning-Anwendungsprozessor, gemäß mindestens einer Ausführungsform;
25 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
26 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
27 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
28 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
29 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
30 ist ein Blockdiagramm von mindestens Teilen eines Grafikprozessorkerns, gemäß mindestens einer Ausführungsform;
31A und 31 B veranschaulichen eine Thread-Ausführungslogik einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns, gemäß mindestens einer Ausführungsform;
32 veranschaulicht eine Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
33 veranschaulicht einen Universalverarbeitungscluster („GPC“), gemäß mindestens einer Ausführungsform;
34 veranschaulicht eine Speicherpartitionierungseinheit einer Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
35 veranschaulicht einen Streaming-Multiprozessor, gemäß mindestens einer Ausführungsform;
36 ist ein Beispiel eines Datenflussdiagramms für eine fortgeschrittene Rechenpipeline, gemäß mindestens einer Ausführungsform;
37 ist ein Systemdiagramm für ein Beispielsystem zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen maschinellen Lernens in einer fortgeschrittenen Rechenpipeline, gemäß mindestens einer Ausführungsform;
38 enthält eine Beispielsdarstellung einer fortgeschrittenen Rechenpipeline 3710A zur Verarbeitung von Bilddaten, gemäß mindestens einer Ausführungsform;
39A enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform;
39B enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
40A veranschaulicht ein Datenflussdiagramm für einen Prozess zum Trainieren eines Modells maschinellen Lernens, gemäß mindestens einer Ausführungsform; und
40B ist eine Beispieldarstellung einer Client-Server-Architektur zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen, gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1A ist ein Blockdiagramm, das Trainingsbereiche bzw. Trainingsdomänen 118 zeigt, die von einem oder mehreren neuronalen Netzwerken gelernt werden, um verschiedene Stile 104, 106, 108 auf ein Inhaltsbild 102 anzuwenden, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Training 110 ein Prozess der Aktualisierung von Werten in einem oder mehreren neuronalen Netzwerken. In mindestens einer Ausführungsform wird das Training 110 so durchgeführt, dass ein oder mehrere neuronale Netzwerke ein Inhaltsbild 102 zwischen Trainingsdomänen 118 übersetzen.
In mindestens einer Ausführungsform sind die Trainingsdomänen 118 ein oder mehrere Stile 120, 122, 124, die von einem oder mehreren neuronalen Netzwerken gelernt werden. In mindestens einer Ausführungsform sind ein oder mehrere Stile 120, 122, 124 numerische Repräsentationen von einem oder mehreren Eingangsstilbildern 104, 106, 108 und erfassen Muster, Texturen, Farben und andere Informationen über das eine oder die mehreren Eingangsstilbilder 104, 106, 108. In mindestens einer Ausführungsform repräsentieren die Trainingsdomänen 118 einen oder mehrere Stile 120, 122, 124, auf die ein oder mehrere neuronale Netzwerke 110 trainiert worden sind.
In mindestens einer Ausführungsform ist das Training 110 ein Prozess, der ein oder mehrere neuronale Netzwerke oder Modelle trainiert, um ein Inhaltsbild 102 auf der Grundlage eines oder mehrerer Stile 120, 122, 124 zu übersetzen. In mindestens einer Ausführungsform wird das Training 110 durch die Ausführung eines Satzes von Softwareanweisungen durchgeführt, die dann, wenn sie ausgeführt werden, ein Trainings-Framework implementieren, wie unten in Verbindung mit 2 beschrieben. In mindestens einer Ausführungsform nimmt das Training 110 als Eingabe ein Inhaltsbild 102 entgegen. In mindestens einer Ausführungsform handelt es sich bei einem Inhaltsbild 102 um eine beliebige Art von Bilddatei. In mindestens einer Ausführungsform enthält ein Inhaltsbild 102 ein oder mehrere Objekte, auf die ein Stil 120, 122, 124 anzuwenden ist. In mindestens einer Ausführungsform nimmt das Training 110 als Eingabe ein oder mehrere Stilbilder 104, 106, 108 entgegen. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren Stilbildern 104, 106, 108 um Bilddaten eines beliebigen Dateityps. In mindestens einer Ausführungsform umfassen ein oder mehrere Stilbilder 104, 106, 108 ein oder mehrere Objekte, die einen Stil 120, 122, 124 enthalten, der von einem oder mehreren neuronalen Netzwerken oder Modellen zu lernen ist.
In mindestens einer Ausführungsform übersetzt das Training 110 ein Inhaltsbild 102 in einen latenten Raum bzw. Latenzraum 112, der das Inhaltsbild 102 repräsentiert. In mindestens einer Ausführungsform ist der Latenzraum 112, der ein Inhaltsbild repräsentiert, ein Satz numerischer Werte, in dem ähnliche Datenpunkte räumlich näher beieinander liegen. In mindestens einer Ausführungsform ist der Latenzraum 112 ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der ein Bild repräsentieren kann. In mindestens einer Ausführungsform enthält der Latenzraum 112, der ein Inhaltsbild 102 repräsentiert, Datenwerte, die spezifischen Merkmalen des Inhaltsbilds 102 entsprechen, auf die ein Stil 120, 122, 124 durch ein oder mehrere neuronale Netzwerke oder Modelle angewendet wird. In mindestens einer Ausführungsform übersetzt das Training 110 ein Inhaltsbild 102 in den Latenzraum 112 unter Verwendung eines oder mehrerer neuronaler Netzwerke oder Modelle, wie unten in Verbindung mit 4 und 5 beschrieben.
In mindestens einer Ausführungsform übersetzt das Training 110 ein oder mehrere Stilbilder 104, 106, 108 in einen Latenzraum 114, der das eine oder die mehreren Stilbilder 104, 106, 108 repräsentiert. In mindestens einer Ausführungsform ist der Latenzraum 114, der ein oder mehrere Stilbilder 104, 106, 108 repräsentiert, ein Satz numerischer Werte, in dem ähnliche Datenpunkte räumlich näher beieinander liegen, wie z.B. Datenpunkte, die Stilinformationen aus dem einen oder mehreren Stilbildern 104, 106, 108 repräsentieren. In mindestens einer Ausführungsform ist der Latenzraum 114, der ein oder mehrere Stilbilder 104, 106, 108 repräsentiert, ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der in der Lage ist, jedes der ein oder mehreren Stilbilder 104, 106, 108 zu repräsentieren. In mindestens einer Ausführungsform enthält der Latenzraum 114, der ein oder mehrere Stilbilder 104, 106, 108 repräsentiert, numerische Darstellungen oder Daten, die Merkmalen entsprechen, die für jedes der ein oder mehreren Stilbilder 104, 106, 108 spezifisch sind und auf Merkmale eines Inhaltsbilds 102 anzuwenden sind. In mindestens einer Ausführungsform übersetzt das Training 110 ein oder mehrere Stilbilder 104, 106, 108 in den Latenzraum 114 unter Verwendung eines oder mehrerer neuronaler Netzwerke oder Modelle, wie unten in Verbindung mit 4 und 5 beschrieben.
Während des Trainings 110 werden in mindestens einer Ausführungsform ein Inhaltsbild 112 und ein oder mehrere Stilbilder 104, 106, 108 in den Latenzraum 112, der das Inhaltsbild 102 repräsentiert, und den Latenzraum 114, der das eine oder die mehreren Stilbilder 104, 106, 108 repräsentiert, übersetzt. In mindestens einer Ausführungsform wird der Latenzraum 112, der ein Inhaltsbild 102 repräsentiert, und der Latenzraum 114, der ein oder mehrere Stilbilder 104, 106, 108 repräsentiert, durch ein oder mehrere neuronale Netzwerke oder Modelle in den Bildraum 116 konvertiert, wie unten in Verbindung mit 4 und 5 beschrieben. In mindestens einer Ausführungsform ist der Bildraum 116 eine Repräsentation auf Pixelebene eines kombinierten Latenzraums 112, der ein Inhaltsbild 102 repräsentiert, und eines Latenzraums 114, der ein oder mehrere Stilbilder 104, 106, 108 repräsentiert. In mindestens einer Ausführungsform ist der Bildraum 115 ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der in der Lage ist, ein Bild zu repräsentieren, wie beispielsweise ein Inhaltsbild 102 und ein oder mehrere Stilbilder 104, 106, 108, wie oben beschrieben. In mindestens einer Ausführungsform lehrt das Training 110 ein oder mehrere neuronale Netzwerke oder Modelle, ein oder mehrere Stilbilder 104, 106, 108 auf ein Inhaltsbild 102 anzuwenden, indem zumindest der Latenzraum 112 für ein Inhaltsbild 102 und der Latenzraum 114 für ein oder mehrere Stilbilder 104, 106, 108 in den Bildraum 116 übersetzt werden, um einen Satz von Trainingsdomänen 118 zu entwickeln, die einen oder mehrere Stile 120, 122, 124 enthalten, für die das eine oder die mehreren neuronalen Netzwerke oder Modelle trainiert worden sind.
1B ist ein Blockdiagramm, das eine Inferenzierung 130 durch ein oder mehrere neuronale Netzwerke veranschaulicht, um einen Stil von einem Stilbild 128, für das das eine oder die mehreren neuronalen Netzwerke nicht trainiert sind, auf ein Inhaltsbild 126 anzuwenden, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Inferenzierung 130 ein Prozess des Anwendens eines Stils von einem Stilbild 128, für das ein oder mehrere neuronale Netzwerke nicht trainiert sind, auf ein Inhaltsbild 126, wobei das Inhaltsbild 126 oben in Verbindung mit 1A beschrieben wurde. In mindestens einer Ausführungsform wird die Inferenzierung 130 von einem oder mehreren neuronalen Netzwerken oder Modellen durchgeführt, die hierin näher beschrieben werden.
In mindestens einer Ausführungsform wird die Inferenzierung 130 durch die Ausführung eines Satzes von Softwareanweisungen erreicht, die bei ihrer Ausführung ein generiertes Bild 138 auf der Grundlage eines Inhaltsbilds 126 und eines Stilbilds 128 ableiten, für das ein oder mehrere neuronale Netzwerke nicht trainiert sind. In mindestens einer Ausführungsform ist ein Stilbild 128 eine beliebige Art von Bild oder Bilddaten, das bzw. die einen Stil oder Stilinformationen enthalten, auf die ein oder mehrere neuronale Netzwerke nicht trainiert wurden, wie oben in Verbindung mit 1A beschrieben. In mindestens einer Ausführungsform ist ein erzeugtes Bild 138 eine beliebige Art von Bild oder Bilddaten, das bzw. die ein oder mehrere Objekte aus einem Inhaltsbild 126 enthalten, wobei auf das eine oder die mehreren Objekte aus dem Inhaltsbild 126 ein Stil aus einem Stilbild 128 angewendet wird, wobei ein oder mehrere neuronale Netzwerke nicht auf das Stilbild 128 trainiert sind. In mindestens einer Ausführungsform ist ein Stil ein Design, eine Farbe oder ein anderes visuelles Muster, das einem oder mehreren Objekten in einem Stilbild 128 zugeordnet ist. In mindestens einer Ausführungsform umfasst ein Stil mindestens ein visuelles Attribut. In mindestens einer Ausführungsform ist ein visuelles Attribut ein Design, eine Farbe oder ein anderes visuelles Merkmal eines Stilbilds 128. In einer Ausführungsform wenden während der Inferenz 130 ein oder mehrere neuronale Netzwerke oder Modelle einen Stil, für den das eine oder die mehreren neuronalen Netzwerke nicht trainiert sind, aus einem Stilbild 128 auf ein Inhaltsbild 126 an, um ein generiertes Bild 138 zu erzeugen, das ein oder mehrere Objekte aus dem Inhaltsbild 126 mit einem Stil aus einem Stilbild 128 umfasst.
In mindestens einer Ausführungsform übersetzt die Inferenzierung 130 ein Inhaltsbild 126 in einen Latenzraum 132, der das Inhaltsbild 126 repräsentiert. In mindestens einer Ausführungsform ist der Latenzraum 132, der ein Inhaltsbild repräsentiert, ein Satz numerischer Werte, in dem ähnliche Datenpunkte räumlich näher beieinander liegen. In mindestens einer Ausführungsform ist der Latenzraum 132 ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der ein Bild repräsentieren kann. In mindestens einer Ausführungsform enthält der Latenzraum 132, der ein Inhaltsbild 126 repräsentiert, Datenwerte, die spezifischen Merkmalen des Inhaltsbilds 126 entsprechen, auf die ein Stil aus einem Stilbild 128, für das ein oder mehrere neuronale Netzwerke nicht trainiert sind, durch das eine oder die mehreren neuronalen Netzwerke oder Modelle angewendet wird. In mindestens einer Ausführungsform übersetzt die Inferenzierung 130 ein Inhaltsbild 126 in den Latenzraum 132 unter Verwendung eines oder mehrerer neuronaler Netzwerke oder Modelle, wie unten in Verbindung mit 4 und 5 beschrieben.
In mindestens einer Ausführungsform übersetzt die Inferenzierung 130 ein Stilbild 128, für das ein oder mehrere neuronale Netzwerke nicht trainiert sind, in einen Latenzraum 134, der das Stilbild 128 repräsentiert. In mindestens einer Ausführungsform ist der Latenzraum 134, der ein Stilbild 128 repräsentiert, ein Satz numerischer Werte, in dem ähnliche Datenpunkte räumlich näher beieinander liegen, wie beispielsweise Datenpunkte, die Stilinformationen aus dem Stilbild 128 repräsentieren, für die ein oder mehrere neuronale Netzwerke nicht trainiert sind. In mindestens einer Ausführungsform ist der Latenzraum 134, der ein Stilbild 128 repräsentiert, ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der das Stilbild 128 repräsentieren kann. In mindestens einer Ausführungsform enthält der Latenzraum 134, der ein Stilbild 128 repräsentiert, numerische Repräsentationen oder Daten, die spezifischen Merkmalen des Stilbilds 128 entsprechen, für die ein oder mehrere neuronale Netzwerke nicht trainiert sind, die auf Merkmale eines Inhaltsbilds 126 anzuwenden sind. In mindestens einer Ausführungsform übersetzt die Inferenzierung 130 ein Stilbild 128, für das ein oder mehrere neuronale Netzwerke nicht trainiert sind, in den Latenzraum 134, unter Verwendung des einen oder der mehreren neuronalen Netzwerke oder Modelle, wie unten in Verbindung mit 4 und 5 beschrieben.
Während der Inferenzierung 130 werden in mindestens einer Ausführungsform ein Inhaltsbild 126 und ein Stilbild 128, für die ein oder mehrere neuronale Netzwerke nicht durch ein Trainings-Framework trainiert worden sind, in einen Latenzraum 132, der das Inhaltsbild 126 repräsentiert, und einen Latenzraum 134, der das Stilbild 128 repräsentiert, übersetzt. In mindestens einer Ausführungsform wird der Latenzraum 132, der ein Inhaltsbild 126 repräsentiert, und den Latenzraum 134, der ein Stilbild 128 repräsentiert, für das ein oder mehrere neuronale Netzwerke nicht durch ein Trainings-Framework trainiert worden sind, durch das eine oder die mehreren neuronalen Netzwerke oder Modelle in den Bildraum 136 umgewandelt, wie unten in Verbindung mit 4 und 5 beschrieben.
In mindestens einer Ausführungsform ist der Bildraum 136 eine Darstellung auf Pixelebene des kombinierten Latenzraums 132, der ein Inhaltsbild 126 repräsentiert, und des Latenzraums 134, der ein Stilbild 128 repräsentiert. In mindestens einer Ausführungsform wird eine Bildraumrepräsentation 136 von einem Bilddecoder erzeugt, wie unten in Verbindung mit 4 beschrieben. In mindestens einer Ausführungsform ist der Bildraum 136 ein Vektor, eine Matrix oder ein beliebiger anderer Datentyp, der in der Lage ist, ein Bild zu repräsentieren, wie z.B. ein Inhaltsbild 126 und ein Stilbild 128, für das ein oder mehrere neuronale Netzwerke nicht durch ein Trainings-Framework trainiert worden sind, wie oben beschrieben. In mindestens einer Ausführungsform verwendet die Inferenzierung 130 ein oder mehrere neuronale Netzwerke oder Modelle, um einen Stil von einem Stilbild 128, für das das eine oder die mehreren neuronalen Netzwerke nicht durch ein Trainings-Framework trainiert worden sind, auf ein Inhaltsbild 126 anzuwenden, indem mindestens ein Inhaltsbild 126 in den Latenzraum 132 übersetzt wird und das Stilbild 128 in den Latenzraum 134 übersetzt wird und eine Kombination der Latenzräume 132, 134 in den Bildraum 136 unter Verwendung eines Bilddecoders, wie hierin näher beschrieben, übersetzt wird.
2 ist ein Blockdiagramm, das ein Training 202 und eine Inferenzierung 210 unter Verwendung eines neuronalen Netzwerks 208, 216 zum Anwenden eines Stils auf ein Inhaltsbild 212 auf der Grundlage eines Stilbilds 214 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform werden Trainingsdaten 204 als Eingabe von einem Trainings-Framework 206 verwendet, um ein oder mehrere untrainierte neuronale Netzwerke 208 zu trainieren 202. In mindestens einer Ausführungsform sind die Trainingsdaten 204 ein Satz von Bildern oder Bilddaten sowie Beschriftungen, um einen Satz von Beispielen bereitzustellen, anhand derer ein oder mehrere untrainierte neuronale Netzwerke 208 lernen, eine Funktion auszuführen, wie z.B. die Übersetzung eines Stils aus einem Stilbild 214 in einen Inhalt eines Inhaltsbilds 212.
In mindestens einer Ausführungsform handelt es sich bei den Trainingsdaten 204 um einen Satz von Daten, wie z.B. Bilddaten, auf denen ein oder mehrere untrainierte neuronale Netzwerke 208 zu trainieren sind, um darauf zu arbeiten. In mindestens einer Ausführungsform umfassen die Trainingsdaten 204 einen Satz von Bildern. In mindestens einer Ausführungsform umfassen die Trainingsdaten 204 einen Satz von Bildern mit Beschriftungen. In mindestens einer Ausführungsform handelt es sich bei den Trainingsdaten 204 um eine oder mehrere andere Arten von Daten, für die ein oder mehrere untrainierte neuronale Netzwerke 208 durch ein Trainings-Framework 206 trainiert werden können, um Operationen wie beispielsweise eine Bildübersetzung durchzuführen, wie in Verbindung mit 1A und 1B beschrieben.
In mindestens einer Ausführungsform ist ein Trainings-Framework 206 ein Satz von Softwareanweisungen, die dann, wenn sie auf einem oder mehreren Computergeräten bzw. Rechenvorrichtungen ausgeführt werden, das Training 202 eines oder mehrerer untrainierter neuronaler Netzwerke 208 unter Verwendung der Trainingsdaten 204 steuern. In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netzwerke 208 durch ein Trainings-Framework 206 trainiert, der das Lernen durch ein oder mehrere untrainierte neuronale Netzwerke 208 auf der Grundlage von Trainingsdaten 204 erleichtert. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 206 ein oder mehrere untrainierte neuronale Netzwerke 208 ohne Überwachung. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 206 ein oder mehrere untrainierte neuronale Netzwerke 208 nur mit Trainingsdaten 204. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 206 ein oder mehrere untrainierte neuronale Netzwerke 208 unter Verwendung jeder verfügbaren Überwachung in Verbindung mit Trainingsdaten 204.
In mindestens einer Ausführungsform verwendet ein Trainings-Framework 206 Trainingsdaten 204 mit Überwachung, wobei die Überwachung in Form von Begrenzungsrahmen, Anmerkungen bzw. Annotationen auf Pixelebene, Annotationen auf Bildebene, Punkten, die einem Objekt entsprechende Orte enthalten, oder Linien, die einem Objekt entsprechende Orte enthalten, erfolgt. In mindestens einer Ausführungsform verwendet ein Trainings-Framework 206 keine Überwachung für einige oder alle Trainingsdaten 204.
In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netzwerke 208 durch ein Trainings-Framework 206 unter Verwendung von Überwachung trainiert. In mindestens einer Ausführungsform umfasst die Überwachung mehrere Arten von Unterstützung, die zur Erleichterung des Trainings 202 eines oder mehrerer untrainierter neuronaler Netzwerke 208 durch ein Trainings-Framework 206 verwendet werden, wie oben beschrieben. In mindestens einer Ausführungsform umfasst die Überwachung Eingabeinformationen, die einen oder mehrere Aspekte der Trainingsdaten 204, wie Objekte oder Stile, beschreiben, um das Training eines oder mehrerer untrainierter neuronaler Netzwerke 208 durch ein Trainings-Framework 206 zu unterstützen. In mindestens einer Ausführungsform ist die Überwachung stark, wobei die Eingabeinformationen eine direkte Identifizierung eines Objekts oder Stils in einem Eingabetrainingsdatenelement 204 liefern. In mindestens einer Ausführungsform ist die Überwachung schwach, wobei die Eingabeinformationen eine teilweise Identifizierung eines Objekts oder eines Stils in einem Eingabetrainingsdatenelement 204 liefern. In mindestens einer Ausführungsform besteht eine starke Überwachung aus Eingabeinformationen wie beispielsweise Begrenzungsrahmen, in denen ein oder mehrere Objekte, auf die ein Stil angewendet werden wird, in einem Eingabedatenelement 204 für das Training umrissen sind. In mindestens einer Ausführungsform umfasst schwache Überwachung Eingabeinformationen wie Punkte, bei denen einzelne Stellen in einem eingegebenen Trainingsdatenelement als innerhalb eines Objekts oder mehrerer Objekte liegend identifiziert werden, auf die ein Stil anzuwenden ist. In mindestens einer Ausführungsform umfasst schwache Überwachung Eingabeinformationen wie Linien, wobei jeder Punkt in einer Linie innerhalb eines Eingabetrainingsdatenelements 204 als innerhalb eines Objekts oder von Objekten befindlich identifiziert wird, auf die ein Stil anzuwenden ist. In mindestens einer Ausführungsform umfasst schwache Überwachung Eingabeinformationen wie beispielsweise Markierungen oder Etiketten, wobei eine Markierung oder ein Etikett angibt, dass ein Eingabetrainingsdatenelement 204 ein bestimmtes Objekt oder bestimmte Objekte enthält, auf die ein Stil anzuwenden ist.
In mindestens einer Ausführungsform werden ein oder mehrere untrainierte neuronale Netzwerke 208 durch ein Trainings-Framework 206 trainiert, um eine Operation wie beispielsweise die Anwendung eines Stils aus einem Stilbild 214 auf ein Inhaltsbild 212 durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere neuronale Netzwerke 208, 216 individuell eine beliebige Art von neuronalem Netzwerk. In mindestens einer Ausführungsform umfasst jedes von einem oder mehreren neuronalen Netzwerken 208, 216 einen Satz von Knoten, wobei jeder Knoten einen Wert auf der Grundlage einer oder mehrerer Eingaben berechnet. In mindestens einer Ausführungsform sind ein oder mehrere neuronale Netzwerke 208, 216 in Software verkörpert, mit Anweisungen zur Durchführung einer Operation bei der Ausführung, und mit Speicher zum Speichern von Berechnungsergebnissen auf der Grundlage eines Eingabedatenelementes. In mindestens einer Ausführungsform ist jedes von einem oder mehreren neuronalen Netzwerken 208, 216 ein beliebiger Typ eines hierin näher beschriebenen neuronalen Netzwerks.
In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netzwerke 216 eine Inferenzierung 210 unter Verwendung eines Stilbilds 214 durch, das einen Stil enthält, auf den ein oder mehrere trainierte neuronale Netzwerke 216 nicht trainiert sind. In mindestens einer Ausführungsform übertragen oder wenden ein oder mehrere trainierte neuronale Netzwerke 216 einen Stil aus einem Stilbild 214 auf ein oder mehrere Objekte in einem Inhaltsbild 212 an. In mindestens einer Ausführungsform umfasst ein Stilbild 214 einen Stil, für den ein trainiertes neuronales Netzwerk 216 während des Trainings 202 nicht trainiert worden ist. In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netzwerke 216 eine Inferenzierung 210 durch, wobei ein Stil aus einem Stilbild 214 durch das eine oder die mehreren neuronalen Netzwerke auf ein oder mehrere Objekte in einem Inhaltsbild 212 angewendet wird. In mindestens einer Ausführungsform umfassen die Eingabedaten, wie z.B. ein Inhaltsbild 212, ein Bild, das ein oder mehrere Objekte enthält. In mindestens einer Ausführungsform umfassen die Eingabedaten, wie beispielsweise ein Stilbild 214, ein Bild, das einen oder mehrere Stile enthält. In mindestens einer Ausführungsform umfassen die Eingabedaten, wie z.B. die Inhaltseingabe 212 und die Stileingabe 214, jede Art von Daten, auf die ein oder mehrere trainierte neuronale Netzwerke 216 trainiert 202 wurden, um zu arbeiten.
In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netzwerke 216 ein oder mehrere untrainierte neuronale Netzwerke 206, die von einem Trainings-Framework 206 auf der Grundlage von Trainingsdaten 204 trainiert wurden, um eine Operation durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netzwerke 216 ein oder mehrere untrainierte neuronale Netzwerke 208, die von einem Trainings-Framework 206 auf der Grundlage von Trainingsdaten 204 und ohne Überwachung trainiert wurden. In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netzwerke 216 ein oder mehrere untrainierte neuronale Netzwerke 208, die von einem Trainings-Framework 206 auf der Grundlage von Trainingsdaten 204 mit Überwachung trainiert wurden. In mindestens einer Ausführungsform sind ein oder mehrere trainierte neuronale Netzwerke 216 jede Art von neuronalem Netz, das hierin näher beschrieben wird.
In mindestens einer Ausführungsform erzeugen ein oder mehrere trainierte neuronale Netzwerke 216 Ausgabedaten 218 auf der Grundlage von Eingabedaten 212, 214. In mindestens einer Ausführungsform führen ein oder mehrere trainierte neuronale Netzwerke 216 eine Operation durch, für die sie auf Eingabedaten 212, 214 trainiert wurden, um Ausgabedaten 218 zu erzeugen. In mindestens einer Ausführungsform umfassen die Ausgabedaten 218 ein generiertes Bild 218. In mindestens einer Ausführungsform umfasst ein erzeugtes Bild 218 ein oder mehrere Objekte aus einem Inhaltsbild 212, auf die ein Stil aus einem Stilbild 214, für das das eine oder die mehreren trainierten neuronalen Netzwerke 216 nicht trainiert sind, von den trainierten neuronalen Netzwerken 216 angewendet oder übertragen wird.
3 ist ein Blockdiagramm, das ein Trainings-Framework 320 veranschaulicht, der ein beispielhaftes erzeugendes gegnerisches Netzwerk (GAN; generative adversarial network) umfasst, wie es zur Implementierung von Techniken verwendet wird, wie sie unten in Verbindung mit den 4A, 4B und 5 beschrieben sind, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform enthält ein GAN einen Generator 308, bei dem es sich um ein oder mehrere hierin beschriebene neuronale Netzwerke handelt, die eine bestimmte Ausgabe oder Klassifizierung erzeugen und in Hardware oder Software implementiert sein können, wie hierin näher beschrieben. In mindestens einer Ausführungsform enthält ein GAN einen Unterscheider bzw. Diskriminator 312, der bestimmt, ob die Ausgabe des Generators 308 korrekt ist, und der in Hardware oder Software implementiert sein kann, wie hierin weiter beschrieben. In mindestens einer Ausführungsform bestimmt ein Diskriminator 312 andere Eigenschaften der Ausgabe des Generators 308, wie Typ, Wert oder andere Bestimmungen, die den Betrieb des Generators 308 verbessern. In mindestens einer Ausführungsform zeigt ein beispielhaftes GAN, wie das in 3 dargestellte, wie ein Generator 308 mit einem Diskriminator 312 in Beziehung steht und wie Verlustwerte 304, 316, 318 während des Trainings durch ein Trainingsgerüst 320 rückwärts propagiert werden. In mindestens einer Ausführungsform zeigt ein beispielhaftes GAN, wie Daten zwischen den Eingängen 302, 304, dem Generator 308 und den Komponenten des Diskriminators 312 des GAN fließen. In mindestens einer Ausführungsform werden Verlustwerte 312, 314, 316 zu einem Generator 308 sowie einem Diskriminator 312 zurückpropagiert. In mindestens einer Ausführungsform können die Verlustwerte 312, 314, 316 Informationen von Komponenten enthalten, die zusätzlich zu den in einem beispielhaften GAN wie dem in 3 dargestellten enthalten sind. In mindestens einer Ausführungsform können Komponenten zu einem beispielhaften GAN von 3 hinzugefügt oder daraus entfernt sein, um verschiedene Funktionalität zu erleichtern, einschließlich derjenigen, die unten in Verbindung mit 4A, 4B und 5 sowie oben in Verbindung mit 1A und 1B beschrieben sind. In mindestens einer Ausführungsform wird ein trainiertes neuronales Netz, wie das unten und in 2 beschriebene, unter Verwendung eines GAN, wie beispielsweise dem in 3 dargestellten beispielhaften GAN, trainiert.
In mindestens einer Ausführungsform empfängt ein GAN, wie beispielsweise das in 3 dargestellte, während des Trainings Eingabedaten 302, 304. In mindestens einer Ausführungsform bestehen die Eingabedaten 302, 304 aus zwei Datensätzen und diese beiden Datensätze sind gleichwertig. In mindestens einer Ausführungsform bestehen die Eingabedaten 302, 304 aus zwei verschiedenen Datensätzen. In mindestens einer Ausführungsform liefert ein Eingabedatensatz 302 eine Basislinie oder Referenz von realen Werten, die für das Training eines Diskriminators 312 und die Berechnung von Verlustwerten 314, 316, 318 verwendet werden. In mindestens einer Ausführungsform enthält ein Eingabedatensatz 302, 304 Bildinformationen. In mindestens einer Ausführungsform enthält ein Eingabedatensatz 302, 304 Objektinformationen, Stilinformationen oder andere geeignete Informationen, die sich auf die Übertragung oder Anwendung eines Stils von einem Bild auf den Inhalt eines anderen Bilds beziehen, wie hierin beschrieben.
In mindestens einer Ausführungsform ist ein Eingabedatensatz 304 äquivalent oder ähnlich wie ein Basisdatensatz 302. In mindestens einer Ausführungsform wird ein Eingabedatensatz 304 zum Trainieren eines Generators 308 verwendet. In mindestens einer Ausführungsform liefert ein Generator 308 in einem GAN als Ausgabe eine probabilistische Verteilung 310. In mindestens einer Ausführungsform gibt ein Generator 308 in einem GAN, der mit Bildinhalten und -stilen arbeitet, ein generiertes Bild anstelle von oder zusätzlich zu den probabilistischen Werten 310 aus. In mindestens einer Ausführungsform wird die Ausgabe eines Generators 308 als Eingabe für einen Diskriminator 312 zu Trainingszwecken bereitgestellt. In mindestens einer Ausführungsform liefert ein Diskriminator 312 Verlustinformationen 316 an einen Generator 308 in einem GAN, um Gewichte durch Backpropagation bzw. Rückpropagation in einem Generator 308 zu aktualisieren.
In mindestens einer Ausführungsform umfassen sowohl die Generator 308- als auch die Diskriminator 312-Komponenten eines GAN ein oder mehrere neuronale Netzwerke. In mindestens einer Ausführungsform erzeugt ein Generator 308 neue Dateninstanzen, wie z.B. „gefälschte“ Bilder mit einem übertragenen Stil. In mindestens einer Ausführungsform erzeugt ein Generator 308 Wahrscheinlichkeiten, die sich auf Eingabedaten beziehen, wie z.B. p(X), wenn die Eingabe ein beliebiger Datentyp X ist, oder p(X, Y), wenn die Eingabe ein beliebiger Datentyp X und ein Label Y ist. In mindestens einer Ausführungsform lernt ein Generator 308 aus Eingabedaten 304, um plausible Daten zu erzeugen, wie z.B. „gefälschte“ Bilder mit einem Stil, der von einem Stilbild übernommen zu sein scheint, wie hierin beschrieben. In mindestens einer Ausführungsform werden die vom Generator 308 erzeugten Instanzen 310 zu negativen Trainingsbeispielen für einen Diskriminator 312.
In mindestens einer Ausführungsform besteht ein Diskriminator 312 aus Datenwerten und einer oder mehreren Softwareanweisungen, die bei ihrer Ausführung einen projektbasierten Diskriminator 312 implementieren. In mindestens einer Ausführungsform unterscheidet ein Diskriminator 312 zwischen verschiedenen Dateninstanzen, z.B. indem er ein eingegebenes Datenelement als wahr oder falsch kategorisiert. In mindestens einer Ausführungsform ist ein Diskriminator 312 vortrainiert. In mindestens einer Ausführungsform bestimmt ein Diskriminator 312, ob ein generiertes Bild „gefälscht“ oder „echt“ ist oder ob ein Stil mit einem Eingabestil 302 übereinstimmt. In mindestens einer Ausführungsform erzeugt ein Diskriminator 312 eine Wahrscheinlichkeit für Y bei X oder p(Y|X), wenn ihm Eingabedaten 306, 310 zur Verfügung gestellt werden, wobei X eine beliebige Art von Daten und Y ein Label oder eine Klassifizierung ist. In mindestens einer Ausführungsform bestimmt ein Diskriminator 312, ob ein generiertes Bild, das von einem Generator 308 in einem GAN bereitgestellt wird, mit einem bestimmten Stil übereinstimmt. In mindestens einer Ausführungsform liefert ein Diskriminator 312 eine Rückmeldung an einen Generator 308. In mindestens einer Ausführungsform bestraft ein Diskriminator 312 einen Generator 308 für die Erzeugung unrealistischer oder unplausibler Ergebnisse.
In mindestens einer Ausführungsform nimmt ein Diskriminator 312 zwei verschiedene Arten von Eingangsdaten aus zwei verschiedenen Quellen entgegen. In mindestens einer Ausführungsform nimmt ein Diskriminator 312 als Eingabe reale Dateninstanzen 302, 306 entgegen. In mindestens einer Ausführungsform handelt es sich bei den realen Dateninstanzen 302, 306 um Basis- bzw. Grundlinien-Inhaltsbilder oder -Stile. In mindestens einer Ausführungsform verwendet ein Diskriminator 312 reale Dateninstanzen als positive Trainingsbeispiele oder Beispiele für „wahre“ Informationen. In mindestens einer Ausführungsform liefern reale Dateninstanzen 302, 306 eine Basislinie für die Berechnung von Verlustinformationen 314, 318. In mindestens einer Ausführungsform wird eine aus realen Dateninstanzen 302, 306 berechnete Verlustinformation 314 in ein neuronales Netzwerk des Diskriminators 312 zurückpropagiert, um die probabilistischen Gewichte zu aktualisieren.
In mindestens einer Ausführungsform nimmt ein Diskriminator 312 als Eingabe „gefälschte“ Dateninstanzen 310 entgegen, die von einem Generator 308 ausgegeben werden. In mindestens einer Ausführungsform umfassen die von einem Generator 308 ausgegebenen „gefälschten“ Dateninstanzen 310 Bilder, die einen Stil enthalten. In mindestens einer Ausführungsform verwendet ein Generator 312 während des Trainings „gefälschte“ Dateninstanzen als negative Beispiele oder „falsche“ Beispiele. In mindestens einer Ausführungsform verwendet ein Diskriminator 312 „gefälschte“ Dateninstanzen 310 und bestimmt, ob diese Dateninstanzen „echt“ oder „gefälscht“ sind. In mindestens einer Ausführungsform verwendet ein Diskriminator 312 echte Dateninstanzen 206, um zu messen, ob der Diskriminator 312 korrekt bestimmt hat, ob eine „gefälschte“ Dateninstanz 310 „echt“ oder „gefälscht“ ist. In mindestens einer Ausführungsform berechnet ein Diskriminator 312 Verlustinformationen 316 auf der Grundlage der Bestimmung von „gefälscht“ oder „echt“ für Eingabedaten 210 und liefert Verlustinformationen 316 derart an einen Generator 308, dass der Generator seine probabilistischen Gewichte aktualisieren kann.
In mindestens einer Ausführungsform wird ein GAN durch ein Trainings-Framework 320 trainiert, unter Verwendung sowohl eines Generators 308 als auch eines Diskriminators 308. In mindestens einer Ausführungsform erzeugt ein Generator 308 offensichtlich „gefälschte“ Daten 310 und liefert sie an einen Diskriminator 312. In mindestens einer Ausführungsform lernt ein Diskriminator 312 zu bestimmen, ob Eingabedaten 310 „gefälscht“ sind. In mindestens einer Ausführungsform werden während des GAN-Trainings ein Generator 308 und ein Diskriminator 312 getrennt trainiert, obwohl das Training des Generators 308 und des Diskriminators 312 in abwechselnden Runden durchgeführt werden kann, so dass das Training sowohl für den Generator 308 als auch für den Diskriminator 312 iterativ verbessert wird. In mindestens einer Ausführungsform wird ein Diskriminator 312 vor einem Generator trainiert und nicht durch Backpropagation während des Trainings des Generators 308 aktualisiert.
In mindestens einer Ausführungsform klassifiziert ein Diskriminator 312 während des Trainings des Diskriminators 312 sowohl echte Daten 306 als auch „gefälschte“ Daten 310 von einem Generator 308. In mindestens einer Ausführungsform berechnet ein Diskriminator 312 Verlustinformationen auf der Grundlage der Basislinie der realen Daten 306 und eines Diskriminatorergebnisses. In mindestens einer Ausführungsform bestraft sich ein Diskriminator 312 selbst, wenn er fälschlicherweise feststellt, dass eine echte Dateninstanz „gefälscht“ oder eine „gefälschte“ Dateninstanz echt war. In mindestens einer Ausführungsform aktualisiert ein Diskriminator 312 seine probabilistischen Gewichte durch Backpropagation 314 anhand eines Verlustwerts, der aus einer realen Dateninstanz 306 und einer von dem Diskriminator 312 getroffenen Entscheidung berechnet wird.
In mindestens einer Ausführungsform nimmt ein Generator 308 während des Trainings des Generators 308 Eingabedaten 304, wie z.B. Bilddaten, entgegen und erzeugt Ausgaben 310, wie z.B. „gefälschte“ gestylte Bilder. In mindestens einer Ausführungsform nimmt ein Diskriminator 312 eine Klassifizierung in „echt“ oder „gefälscht“ vor und berechnet Verlustinformationen. In mindestens einer Ausführungsform werden Verlustinformationen sowohl durch den Diskriminator 314 als auch durch den Generator 316 zurückpropagiert und zur Änderung der probabilistischen Gewichte in einem Generator 308 verwendet. In mindestens einer Ausführungsform werden die Zyklen des Generators 308 und des Diskriminators 312, gefolgt von der Backpropagation der Verlustinformationen 314 und 316, wiederholt, bis die Ergebnisse auf einen gewünschten Wert konvergieren. In mindestens einer Ausführungsform spiegeln die Verlustfunktionen in einem Generator 308 und einem Diskriminator 312 einen Unterschied zwischen der Verteilung der realen Daten und der von einem GAN erzeugten Daten wider.
4A ist ein Blockdiagramm, das die Architektur eines Generators 402 mit einem herkömmlichen Codierer bzw. Encoder 410 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform verwendet ein Generator G 402 eine beispiel-geführte bedingte Generatorarchitektur. In mindestens einer Ausführungsform ist ein Generator G 402 ein Satz von Softwareanweisungen, die dann, wenn sie ausgeführt werden, einen Stil von einer Stileingabe 406, die oben in Verbindung mit den 1A und 1B beschrieben wurde, auf eine Inhaltseingabe 404 anwenden, die ebenfalls oben in Verbindung mit den 1A und 1B beschrieben wurde. In mindestens einer Ausführungsform nimmt ein Generator G 402, wie oben in Verbindung mit 3 beschrieben, als Eingabe eine Inhaltseingabe 404 und eine Stileingabe 406 entgegen.
In einer Ausführungsform wird während des Trainings des Generators G 402 ein Paar von Inhaltseingaben 404 und Stileingaben 406, x_c bzw. x_k, zufällig abgetastet, wobei x_k eine Stileingabe 406 in der Domäne k bezeichnet oder den Stil k aufweist. In mindestens einer Ausführungsform stammt eine Inhaltseingabe x_c 404 aus einer beliebigen Domäne in K, wobei k ∈ K. In mindestens einer Ausführungsform übersetzt ein Generator G 402 die Inhaltseingabe x_c 404 in eine Ausgabe 416 der Klasse k, bezeichnet als x̅_kunter Beibehaltung der Inhaltsinformationen der Inhaltseingabe x_c 404. Während der Inferenzierung unter Verwendung des Generators G 402 nimmt der Generator G 402 in einer Ausführungsform eine Stileingabe 406 aus einer Domäne j entgegen, wobei j aus einer Domäne stammt, die während des Trainings nicht enthalten war, so dass j ∉ K. In mindestens einer Ausführungsform ist eine Domäne j eine beliebige verwandte Domäne, die nicht in K enthalten ist. In mindestens einer Ausführungsform ist das Training und die Inferenzierung des Generators G 402 formalisiert als: ${\bar{x}}_{k} = G (x_{c}, x_{s})$
In mindestens einer Ausführungsform ist eine Inhaltseingabe 404 ein Bild oder Bilddaten eines beliebigen Typs, das bzw. die ein oder mehrere Objekte enthält bzw. enthalten, auf die ein Stil aus einer Stileingabe 406 durch einen Generator 402 anzuwenden ist. In mindestens einer Ausführungsform ist eine Stileingabe 406 ein oder mehrere Bilder oder Bilddaten beliebigen Typs, die einen Stil enthalten, der von einem Generator 402 auf eine Inhaltseingabe 404 anzuwenden ist. Wenn mehrere Stileingaben 406 verwendet werden, extrahiert ein Generator 402 in einer Ausführungsform einen Stil aus jeder Stileingabe 406 und verwendet einen durchschnittlichen Stil, der auf eine Inhaltseingabe 404 anzuwenden ist.
In mindestens einer Ausführungsform umfasst ein Generator 402 einen Inhaltsencoder E_c408, einen Stilencoder E_s 410 und einen Bilddecoder F 412. In mindestens einer Ausführungsform besteht ein Inhaltsencoder E_c 408 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die eine Inhaltseingabe x_c 404 entgegennehmen und eine Inhaltseinbettung z_c ausgeben. In mindestens einer Ausführungsform verwendet ein Inhaltsencoder E_c 408 Vanilla-Faltungsschichten. In mindestens einer Ausführungsform ist eine Inhaltseinbettung z_c ein Vektor oder eine Reihe von Werten, die fortlaufende Zahlen enthalten, die Informationen über eine Inhaltseingabe x_c 404 repräsentieren, wie beispielsweise Merkmale oder Objekte, auf die ein Stil anzuwenden ist.
In mindestens einer Ausführungsform besteht ein Stilencoder Es 410 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die eine oder mehrere Stileingaben x_s 406 aufnehmen und eine Stileinbettung z_s ausgeben. In mindestens einer Ausführungsform ist eine Stileinbettung z_s ein Vektor oder ein Satz von Zahlen, der kontinuierliche Werte enthält, die Stilinformationen über eine Stileingabe x_s 406 repräsentieren. In mindestens einer Ausführungsform enthält eine Stileinbettung z_s andere Informationen über eine Stileingabe x_s 406, wie z.B. die Pose der in der Stileingabe x_s 406 enthaltenen Objekte. In mindestens einer Ausführungsform gibt ein Stilencoder Es 410, der zwei oder mehr Stilbilder als Eingaben 406 entgegennimmt, eine individuelle Stileinbettung $z_{s}^{i}$
für jede Eingabe i aus, und mittelt ein Generator 402 dann jede Stileinbettung, um z̅_s zu bestimmen, das auf eine Inhaltseingabe 404 angewendet werden wird.
In mindestens einer Ausführungsform erzeugt ein Bilddecoder F412 eine Ausgabe x̅ 416 unter Verwendung einer Inhaltseinbettung z_c und Informationen aus einer Stileinbettung z_s, wie oben beschrieben. In mindestens einer Ausführungsform handelt es sich bei einem Bilddecoder F 412 um Datenwerte und einen Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die eine Ausgabe 416 auf der Grundlage einer Inhaltseinbettung z_c und adaptiver Instanznormalisierungs (AdaIN)-Parameter 414 konstruieren. In mindestens einer Ausführungsform verwendet ein Bilddecoder F 412 Vanilla-Faltungsschichten. In mindestens einer Ausführungsform sind die AdaIN-Parameter 414 numerische Datenwerte, die auf der Grundlage einer Stileinbettung z_s erzeugt werden, die von einem Stilencoder E_s 410 ausgegeben wird. In mindestens einer Ausführungsform werden Mittelwert- und Skalenparameter der AdaIN-Parameter 414 auf der Grundlage einer StilEinbettung z_s, die von einem Stilencoder E_s 414 ausgegeben wird, berechnet oder erzeugt.
In mindestens einer Ausführungsform erzeugt ein Bilddecoder F 412 eine Ausgabe x̅ 416, die die Anwendung eines Stils aus einer Stileingabe 406 auf ein oder mehrere Objekte in einer Inhaltseingabe 404 repräsentiert. In mindestens einer Ausführungsform ist eine erzeugte Ausgabe x̅ 416 ein Bild oder Bilddaten, die ein oder mehrere Objekte aus einer Inhaltseingabe 404 mit einem Stil aus einer oder mehreren Stileingaben 406 enthalten. Die Architektur eines Generators 402 zur Durchführung einer Bildübersetzung, wie oben beschrieben, ist formalisiert als: $z_{c} = E_{c} (x_{c}), z_{s} = E_{s} (x_{s}), \bar{x} = F (z_{c}, z_{s})$
4B ist ein Blockdiagramm, das die Architektur eines Generators G 418 unter Verwendung eines inhaltskonditionierten Stilencoders (CCSE; content-conditioned style encoder) 426 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform erzeugt ein Generator G 418 eine Ausgabe 432 auf der Grundlage einer Inhaltseingabe 420 und einer oder mehrerer Stileingaben 422. In mindestens einer Ausführungsform besteht ein Generator G 418 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung einen Inhaltsencoder E_c 424, einen CCSE 426 und einen Bilddecoder F 428 implementieren. In mindestens einer Ausführungsform, im Gegensatz zu einem traditionellen Generator 402 von 4A, der einen Stil-Encoder 410 wie FUNIT verwendet, verwendet ein Generator 418 mit einem CCSE 426, der weiter unten in Verbindung mit 5 beschrieben wird, einen direkten Rückkopplungspfad während des Lernens, um eine Inhaltseingabe 420 beeinflussen zu lassen, wie ein Stilcode z_s, unten beschrieben, berechnet wird. Eine direkte Rückkopplung wird in einer Ausführungsform erzeugt, indem als Eingabe in einen CCSE 426 sowohl eine Inhaltseingabe x_c 420 als auch eine oder mehrere Stileingaben x_s 422 verwendet werden.
In mindestens einer Ausführungsform ist eine Inhaltseingabe x_c 420 ein Bild oder Bilddaten eines beliebigen Typs, das bzw. die ein oder mehrere Objekte enthält bzw. enthalten, auf das bzw. die ein Stil aus einer Stileingabe x_s 422 durch einen Generator G 418 anzuwenden ist. In mindestens einer Ausführungsform ist eine Stileingabe x_s 422 ein oder mehrere Bilder oder Bilddaten eines beliebigen Typs, die einen Stil enthalten, der von einem Generator G 418 auf eine Inhaltseingabe x_c 420 anzuwenden ist. Wenn mehrere Stileingaben 422 verwendet werden, extrahiert in einer Ausführungsform ein Generator G 418 einen Stil aus jeder Stileingabe x_s 422 und verwendet einen durchschnittlichen Stil, der auf eine Inhaltseingabe x_c 420 anzuwenden ist.
In mindestens einer Ausführungsform umfasst ein Generator G 418 einen Inhaltsencoder E_c 424, einen CCSE Es 426 und einen Bilddecoder F 428. In mindestens einer Ausführungsform besteht ein Inhaltsencoder E_c 424 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die eine Inhaltseingabe x_c 420 entgegennehmen und eine Inhaltseinbettung z_c ausgeben. In mindestens einer Ausführungsform verwendet ein Inhaltsencoder E_c 424 Vanilla-Faltungsschichten. In mindestens einer Ausführungsform verwendet ein Inhaltsencoder E_c 424 Restblöcke. In mindestens einer Ausführungsform handelt es sich bei den Restblöcken um Datenwerte und eine oder mehrere Softwareanweisungen, die bei ihrer Ausführung ein neuronales Netzwerk implementieren, bei dem Daten in anfänglichen neuronalen Netzwerkschichten direkt an spätere Netzwerkschichten propagiert bzw. weitergegeben werden. In mindestens einer Ausführungsform ist eine Inhaltseinbettung z_c ein Vektor oder ein Satz von Werten, der fortlaufende Zahlen enthält, die Informationen über eine Inhaltseingabe x_c 420 darstellen, z.B. Merkmale oder Objekte, auf die ein Stil anzuwenden ist.
In mindestens einer Ausführungsform besteht ein CCSE Es 426 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die weiter unten in Verbindung mit 5 beschrieben werden, und die eine oder mehrere Stileingaben x_s 422 entgegennehmen und eine Stileinbettung z_s ausgeben. In mindestens einer Ausführungsform ist eine Stileinbettung z_s ein Vektor oder ein Satz von Zahlen, der kontinuierliche Werte enthält, die Stilinformationen über eine Stileingabe x_s 422 repräsentieren. In mindestens einer Ausführungsform gibt ein CCSE Es 426, das zwei oder mehr Stilbilder als Eingaben 422 entgegennimmt, eine individuelle Stileinbettung $z_{s}^{i}$
für jede Eingabe i aus, und mittelt ein Generator G 418 dann jede Stileinbettung, um z̅_s zu bestimmen, das auf eine Inhaltseingabe x_c 420 angewendet werden wird.
In mindestens einer Ausführungsform erzeugt ein Bilddecoder F428 eine Ausgabe x̅ 432 unter Verwendung einer Inhaltseinbettung z_c und von Informationen aus einer Stileinbettung z_s, die von einem CCSE 426 erzeugt wurde, wie oben beschrieben. In mindestens einer Ausführungsform besteht ein Bilddecoder F 428 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung ein oder mehrere neuronale Netzwerke oder Modelle implementieren, die eine Ausgabe x̅ 432 basierend auf einer Inhaltseinbettung z_c und adaptiven Instanznormalisierungs (AdaIN)-Parametern 430 konstruieren. In mindestens einer Ausführungsform verwendet ein Bilddecoder F428 Vanilla-Faltungsschichten. In mindestens einer Ausführungsform verwendet ein Bilddecoder F 428 Restblöcke. In mindestens einer Ausführungsform sind Restblöcke Datenwerte und eine oder mehrere Softwareanweisungen, die bei ihrer Ausführung ein neuronales Netzwerk implementieren, bei dem Daten in anfänglichen neuronalen Netzschichten direkt an spätere Netzschichten propagiert bzw. weitergegeben werden. In mindestens einer Ausführungsform handelt es sich bei den AdaIN-Parametern 430 um numerische Datenwerte, die auf der Grundlage einer von einem CCSE Es 426 ausgegebenen Stileinbettung z_s erzeugt werden. In mindestens einer Ausführungsform werden die Mittelwert- und Skalenparameter der AdaIN-Parameter 430 von einem Generator G 418 oder einem CCSE 426 auf der Grundlage einer von einem CCSE E_s 426 erzeugten Stileinbettung z_s berechnet oder erzeugt, wie weiter unten in Verbindung mit 5 beschrieben.
In mindestens einer Ausführungsform erzeugt ein Bilddecoder F 428 eine Ausgabe x̅ 432, die die Anwendung eines Stils aus einer Stileingabe 422 auf ein oder mehrere Objekte in einer Inhaltseingabe 420 repräsentiert. In mindestens einer Ausführungsform ist eine erzeugte Ausgabe x̅ 432 ein Bild oder Bilddaten, die ein oder mehrere Objekte aus einer Inhaltseingabe 420 mit einem Stil aus einer oder mehreren Stileingaben 422 enthalten. In mindestens einer Ausführungsform ist die Architektur eines Generators G 418 zur Durchführung einer Bildübersetzung, wie oben beschrieben, formalisiert als: $z_{c} = E_{c} (x_{c}), z_{s} = E_{s} (x_{c}, x_{s}), \bar{x} = F (z_{c}, z_{s})$
In mindestens einer Ausführungsform besteht ein CCSE Es 426 aus mehreren einzelnen Stilencodern, und wird eine formale Beschreibung, die diese einzelnen Stilencoder widerspiegelt, in Verbindung mit 5 bereitgestellt.
Während des Trainings des Generators G 418 nimmt ein Trainings-Framework in einer Ausführungsform zufällig ein Paar von Inhaltseingaben 420 und Stileingaben 422, x_c bzw. x_k, wie oben in Verbindung mit 2 beschrieben, entgegen, wobei x_k eine Stileingabe 422 in der Domäne k bezeichnet oder einen Stil k aufweist. In mindestens einer Ausführungsform stammt eine Inhaltseingabe x_c 420 aus einer beliebigen Domäne in K, wobei k E K. In mindestens einer Ausführungsform übersetzt ein Generator G 418 die Inhaltseingabe x_c 420 in eine Ausgabe x̅_k 432 der Klasse k, wobei die Inhaltsinformationen der Inhaltseingabe x_c 420 erhalten bleiben. Während der Inferenzierung unter Verwendung des Generators G 418 nimmt der Generator G 418 in einer Ausführungsform eine Stileingabe 422 aus einer Domäne j entgegen, wobei j aus einer Domäne stammt, die während des Trainings nicht verarbeitet wurde, so dass j ∉ K. In mindestens einer Ausführungsform ist eine Domäne j eine beliebige verwandte Domäne, die nicht in K enthalten ist. In mindestens einer Ausführungsform ist das Training und die Inferenzierung des Generators G 418 formalisiert als: ${\bar{x}}_{k} = G (x_{c}, x_{s})$
5 ist ein Blockdiagramm, das einen inhaltskonditionierten Stilencoder (CCSE) 502 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform besteht ein CCSE 502 aus Datenwerten und einem Satz von Anweisungen, die bei ihrer Ausführung einen Stilcode 530 und adaptive Instanznormalisierungs (AdaIN)-Parameter 534 aus einer Inhaltseingabe 504 und einer Stileingabe 506 erzeugen, die jeweils oben in Verbindung mit 4A und 4B beschrieben wurden. Im Gegensatz zu einem herkömmlichen Stilencoder, wie beispielsweise FUNIT, wie in 4A dargestellt, empfängt ein CCSE in mindestens einer Ausführungsform sowohl eine Inhaltseingabe 504 als auch eine Stileingabe 506.
In mindestens einer Ausführungsform empfängt ein Codierer bzw. Encoder Es,c 508 als Eingabe eine Inhaltseingabe 504, wie oben in Verbindung mit 4A und 4B beschrieben. In mindestens einer Ausführungsform besteht ein Encoder Es,c 508 aus einem oder mehreren Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung eine räumliche Merkmalskarte aus einer Inhaltseingabe 504 berechnen. In mindestens einer Ausführungsform ist eine räumliche Merkmalskarte ein Datenvektor, der eine Abbildung einer Inhaltseingabe 504 auf den Merkmalsraum repräsentiert. In mindestens einer Ausführungsform wird eine räumliche Merkmalskarte, die vom Encoder Es,c 508 ausgegeben wird, dann in einem Mittelwert-Pool 510 zusammengefasst und auf einen Vektor ZetaC ζ_C 514 durch eine vollständig verbundene Schicht 512 abgebildet. In mindestens einer Ausführungsform ist das Mittelwert-Pooling 510 ein Satz von Befehlen, die dann, wenn sie ausgeführt werden, eine räumliche Merkmalskarte von E_S,C 508 durch Mittelwertbildung von Gruppen von Elementen in der räumlichen Merkmalskarte downsampeln bzw. herunterrechnen. In mindestens einer Ausführungsform besteht eine vollständig verbundene Schicht 512 aus Datenwerten und einem Satz von Befehlen, die bei ihrer Ausführung ein neuronales Feed-Forward-Netzwerk implementieren. In mindestens einer Ausführungsform ist der Vektor ZetaC ζ_C 514 ein oder mehrere Datenelemente in einem Vektor, einer Matrix, einer Menge oder einer anderen Datenstruktur, die ein- und mehrdimensionale Daten repräsentieren kann. In mindestens einer Ausführungsform enthält der Vektor ZetaC ζ_C 514 Informationen über Merkmale in einer Inhaltseingabe 504.
In mindestens einer Ausführungsform wird eine Stileingabe 506, wie oben in Verbindung mit 4A und 4B beschrieben, als Eingabe für einen Encoder E_S,S516 bereitgestellt. In mindestens einer Ausführungsform besteht ein Encoder Es,s 516 aus Datenwerten und einem Satz von Softwareanweisungen, die bei ihrer Ausführung eine räumliche Merkmalskarte, wie oben beschrieben, aus einer Stileingabe 506 erzeugen. In mindestens einer Ausführungsform wird eine räumliche Merkmalskarte, die vom Encoder E_S,S 516 ausgegeben wird, dann durch Mittelwert-Pooling 518 verarbeitet, wie oben beschrieben.
In mindestens einer Ausführungsform wird die Ausgabe aus dem Mittelwert-Pooling 518 mit einem universellen Stil-Bias 520 verkettet 522. In mindestens einer Ausführungsform handelt es sich bei der Verkettung 522 um eine oder mehrere Softwareanweisungen, die bei ihrer Ausführung Datenelemente verketten. In mindestens einer Ausführungsform ist ein universeller Stil-Bias 520 ein Vektordatenwert, der für ein CCSE 502 eingabeunabhängig ist und dem CCSE 502 als Parameter bereitgestellt wird. Im Gegensatz zum regulären Bias in tiefen Netzwerken, der zu Aktivierungen hinzugefügt wird, wird in einer Ausführungsform ein universeller Stil-Bias 520 mit Aktivierungen oder der mittelwert-gepoolten 518 räumlichen Merkmalskarte verkettet. In mindestens einer Ausführungsform liefert ein universeller Stil-Bias 520 eine feste Eingabe für ein CCSE 502 und hilft bei der Berechnung eines Stilcodes 530, der gegenüber Variationen in einer Stileingabe 506 weniger empfindlich ist. In mindestens einer Ausführungsform wird ein universeller Stil-Bias 520 verwendet, um das Aussehen oder Stilinformationen zu steuern, die aus einer Stileingabe 506 codiert werden. Wenn ein universeller Stil-Bias 520 auf null gesetzt wird, werden in einer Ausführungsform die meisten texturbasierten Stilinformationen aus einer Stileingabe 506 in den Vektor ZetaS ζ_S 526 verkettet.
In mindestens einer Ausführungsform wird die Ausgabe aus der Verkettung 522 einer mittelwert-gepoolten räumlichen Merkmalskarte von Es,s 516 und einem universellen Stil-Bias 520 auf einen Vektor ZetaS ζ_S 526 über eine vollständig verbundene Schicht 524 abgebildet, wie oben beschrieben. In mindestens einer Ausführungsform ist der Vektor ZetaS ζ_S 526 ein oder mehrere Datenelemente in einem Vektor, einer Matrix, einem Satz oder einer anderen Datenstruktur, die ein- und mehrdimensionale Daten repräsentieren kann. In mindestens einer Ausführungsform enthält der Vektor ZetaS ζ_S 526 Informationen über Merkmale in einer Stileingabe 506, wie sie durch einen universellen Stil-Bias 520 abgestimmt wurden, wie oben beschrieben wurde.
In mindestens einer Ausführungsform wird eine elementweise Produktoperation 528 an ZetaC ζ_C 514 und ZetaS ζ_S 526 durchgeführt, um einen Stilcode 530 zu erzeugen. In mindestens einer Ausführungsform handelt es sich bei einer elementweisen Produktoperation 528 um eine oder mehrere Softwareanweisungen, die bei ihrer Ausführung eine Produktoperation an jedem Element der Eingaben für diese Produktoperation durchführen. In mindestens einer Ausführungsform wird ein Stilcode 530 aus einer elementweisen Produktoperation 528 zwischen ZetaC ζ_C 514 und ZetaS ζ_S 526 durch eine Inhaltseingabe 504 beeinflusst. In mindestens einer Ausführungsform ist ein Stilcode 530 ein Datenvektor, der einen angepassten Stil aus einer Stileingabe 506 für ein oder mehrere Inhaltselemente in einer Inhaltseingabe 504 repräsentiert. In mindestens einer Ausführungsform wird ein Stilcode 530 von einer vollständig verbundenen Schicht 532, wie oben beschrieben, abgebildet, um AdaIN-Parameter 534 zu erzeugen, die dann von einem Generator verwendet werden, wie in Verbindung mit 4A und 4B beschrieben.
Weil ein CCSE 502 zwei separate Encoder E_S,C 508 und E_S,S 516 verwendet, wird ein Generator G, wie in 4B beschrieben, wie folgt formalisiert, wobei ϕ eine hierin beschriebene CCSE-Abbildung bezeichnet: $z_{c} = E_{c} (x_{c}), z_{s} = ϕ (E_{s, s} (x_{s}), E_{s, c} (x_{c})), \bar{x} = F (z_{c}, z_{s})$
6 zeigt einen Prozess 600 zur Anwendung eines Stils aus einem Stilbild auf den Inhalt eines Inhaltsbilds unter Verwendung eines inhaltskonditionierten Stilencoders (CCSE). gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beginnt 602 ein Prozess 600 durch Erzeugen eines Inhaltscodes 608 aus einer Inhaltseingabe, wie z.B. einem Inhaltsbild, wie oben in Verbindung mit 4A und 4B beschrieben. In mindestens einer Ausführungsform erzeugt ein Prozess 600 in Verbindung mit der Erzeugung eines Inhaltscodes 608 einen Stilcode, indem er zunächst durch ein CCSE eine Inhaltsmerkmalskarte 604 erzeugt, wie vorstehend in Verbindung mit 5 beschrieben. In mindestens einer Ausführungsform wird auch eine Stilmerkmalskarte 606 gemäß 5 erzeugt. In mindestens einer Ausführungsform wird ein Bias, wie z.B. ein universeller Stil-Bias, wie in 5 beschrieben, mit einer in 606 berechneten, mittelwert-gepoolten Stil-Merkmalskarte verkettet.
In mindestens einer Ausführungsform wird eine Stilmerkmalskarte mit einem Bias-Wert 610 verkettet und dann mit einer Inhaltsmerkmalskarte 604 zusammengeführt 612, um einen Stilcode zu erzeugen, wie oben in Verbindung mit 5 beschrieben. In mindestens einer Ausführungsform wird diese Zusammenführung 612 durch eine elementweise Produktoperation erreicht, wie oben in Verbindung mit 5 beschrieben. In mindestens einer Ausführungsform werden Parameter der adaptiven Instanznormalisierung (AdaIN) auf der Grundlage eines Stilcodes von einem CCSE, wie oben beschrieben, berechnet oder erzeugt 614, und werden diese Parameter in Verbindung mit einem erzeugten Inhaltscode 608 verwendet, um ein übersetztes Bild 616 durch einen Bilddecoder zu erzeugen, wie oben in Verbindung mit 4A und 4B beschrieben. Sobald ein übersetztes Bild erzeugt ist, endet 618 in einer Ausführungsform der hierin beschriebene Prozess 600.
INFERENZIERUNGS- UND TRAININGSLOGIK
7A veranschaulicht eine Inferenzierungs- und/oder Trainingslogik 715, die verwendet wird, um Inferenzierungs- und/oder Trainingsoperationen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 werden weiter unten in Verbindung mit 7A und/oder 7B beschrieben.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715, ohne darauf beschränkt zu sein, Code- und/oder Datenspeicher 701 zum Speichern von Vorwärts- und/oder Ausgabegewicht und/oder Eingangs-/ Ausgangsdaten und/oder anderen Parametern zum Konfigurieren von Neuronen oder Schichten eines neuronalen Netzwerks beinhalten, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform kann die Trainingslogik 715 Code und/oder Datenspeicher 701 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichts- und/oder andere Parameterinformationen zu laden sind, um Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu konfigurieren. In zumindest einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf einer Architektur eines neuronalen Netzwerks, dem dieser Code entspricht. In zumindest einer Ausführungsform speichert der Code- und/oder Datenspeicher 701 Gewichtsparameter und/oder Ein-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Ein-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet wurde. In zumindest einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 701 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 701 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform können Code und/oder der Code und/oder Datenspeicher 701 Cache-Speicher, dynamisches RAM („DRAM“), statisches RAM („SRAM“), nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob Code und/oder der Code und/oder Datenspeicher 701 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von auf dem Chip bzw. on-chip gegenüber nicht auf dem Chip bzw. off-chip verfügbarem Speicher, Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 705 beinhalten zum Speichern von Rückwärts- und/oder Ausgangsgewichten und/oder Eingangs-/Ausgangsdaten, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform speichert der Code- und /oder Datenspeicher 705 Gewichtsparameter und/oder Eingangs-/Ausgangsdaten jeder Schicht eines neuronalen Netzwerks, die in Verbindung mit einer oder mehreren Ausführungsformen während einer Rückwärtspropagation von Eingangs-/Ausgangsdaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet werden. In mindestens einer Ausführungsform kann die Trainingslogik 715 den Code und/oder Datenspeicher 705 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welchem bzw. welcher Gewichts- und/oder andere Parameterinformationen zum Konfigurieren von Logik einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu laden sind.
In mindestens einer Ausführungsform veranlasst Code, wie beispielsweise Grafikcode, basierend auf einer Architektur eines neuronalen Netzwerks, dem solcher Code entspricht, das Laden von Gewichts- oder anderer Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 705 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, enthalten sein. In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 705 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform kann der Code- und/oder Datenspeicher 705 Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 705 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von On-Chip gegenüber Off-Chip verfügbarem Speicher, Latenzanforderungen an durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code und/oder Datenspeicher 701 und der Code und/oder Datenspeicher 705 separate Speicherstrukturen sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 701 und der Code und/oder Datenspeicher 705 eine kombinierte Speicherstruktur sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 701 und der Code und/oder Datenspeicher 705 teilweise eine gleiche Speicherstruktur und teilweise separate Speicherstrukturen sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 701 und des Code- und/oder Datenspeichers 705 mit anderen On-Chip- oder Off-Chip-Datenspeichern, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, kombiniert sein.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715, ohne darauf beschränkt zu sein, eine oder mehrere Arithmetik-Logik-Einheiten („ALU(s)“) 710, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, beinhalten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzierungscode (beispielsweise Grafikcode) basieren oder durch diesen angezeigt werden, deren Ergebnis Aktivierungen (z.B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks), die in einem Aktivierungsspeicher 720 gespeichert sind, erzeugen kann, die Funktionen von Eingangs-/Ausgangs- und/oder Gewichtsparameterdaten sind, die in dem Code und/oder Datenspeicher 701 und/oder dem Code und/oder Datenspeicher 705 gespeichert sind. In zumindest einer Ausführungsform werden in dem Aktivierungsspeicher 720 gespeicherte Aktivierungen in Übereinstimmung mit linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALU(s) 710 im Ansprechen auf das Ausführen von Anweisungen oder anderem Code durchgeführt wird, wobei Gewichtswerte, die in dem Code und/oder Datenspeicher 701 und/oder dem Datenspeicher 705 gespeichert sind, als Operanden zusammen mit anderen Werten, wie beispielsweise Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von welchen beliebige oder alle in dem Code und/oder Datenspeicher 705 oder dem Code und/oder Datenspeicher 701 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 710 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 710 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z.B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 710 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Bank von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z.B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 701, der Code- und/oder Datenspeicher 705 und der Aktivierungsspeicher 720 auf einem gleichen Prozessor oder auf einer anderen Hardware-Logikvorrichtung oder -schaltung liegen, während sie sich in einer anderen Ausführungsform auf verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 720 in anderen On-Chip- oder Off-Chip-Datenspeichern enthalten sein, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors. Ferner kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 720 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 720 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 720 z.B. innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash-Speicher oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 7A dargestellte Inferenzierungs- und/oder Trainingslogik 715 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis („ASIC“) verwendet werden, wie z.B. einer TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 7A dargestellte Inferenzierungs- und/oder Trainingslogik 715 in Verbindung mit Hardware der Zentralverarbeitungseinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z.B. Field Programmable Gate Arrays („FPGAs“), verwendet werden.
7B veranschaulicht die Inferenzierungs- und/oder Trainingslogik 715, gemäß mindestens einer Ausführungsform oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715, ohne darauf beschränkt zu sein, Hardware-Logik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die in 7B dargestellte Inferenzierungs- und/oder Trainingslogik 715 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z.B. der TensorFlow® Processing Unit von Google, einer Inferenzierungsverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“)-Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 7B veranschaulichte Inferenzierungs- und/oder Trainingslogik 715 in Verbindung mit Hardware der Zentralverarbeitungseinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z.B. FPGAs (Field Programmable Gate Arrays), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenzierungs- und/oder Trainingslogik 715, ohne darauf beschränkt zu sein, den Code- und/oder Datenspeicher 701 und den Code- und/oder Datenspeicher 705, die zum Speichern von Code (z.B. Graphencode), Gewichtswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 7B dargestellt ist, ist jeder Code- und/oder Datenspeicher 701 und jeder Code- und/oder Datenspeicher 705 mit einer dedizierten Rechenressource verbunden, wie z.B. Rechenhardware 702 bzw. Rechenhardware 706. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 702 und der Rechenhardware 706 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 701 bzw. im Code- und/oder Datenspeicher 705 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 720 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 701 und 705 und die entsprechende Rechenhardware 702 bzw. 706 verschiedenen Schichten eines neuronalen Netzwerks, so dass eine resultierende Aktivierung von einem Speicher-/Rechenpaar 701/702 aus Code- und/oder Datenspeicher 701 und Rechenhardware 702 als Eingabe für ein nächstes Speicher-/Rechenpaar 705/706 aus Code- und/oder Datenspeicher 705 und Rechenhardware 706 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzwerks zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 701/702 und 705/706 mehr als einer neuronalen Netzwerkschicht entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 701/702 und 705/706 in die Inferenzierungs- und/oder Trainingslogik 715 einbezogen sein.
TRAINING UND EINSATZ NEURONALER NETZWERKE
8 veranschaulicht das Training und den Einsatz eines tiefen neuronalen Netzwerks bzw. Deep-Neural-Network, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 806 unter Verwenden eines Trainingsdatensatzes 802 trainiert. In mindestens einer Ausführungsform ist die das Trainings-Framework (Rahmenstruktur) 804 ein PyTorch-Framework, während in anderen Ausführungsformen das Trainings-Framework 804 ein Tensorflow, Boost, Caffe, Microsoft Cognitive Toolkit/CNTK, MXNet, Chainer, Keras, Deeplearning4j oder ein anderes Trainingsframework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 804 ein untrainiertes neuronales Netzwerk 806 und ermöglicht dessen Training unter Verwendung der hierin beschriebenen Verarbeitungsressourcen, um ein trainiertes neuronales Netzwerk 808 zu erzeugen. In mindestens einer Ausführungsform können die Gewichte nach dem Zufallsprinzip oder durch Vortraining unter Verwendung eines Deep-Believe-Netzwerks ausgewählt werden. In mindestens einer Ausführungsform kann das Training entweder beaufsichtigt, teilweise beaufsichtigt oder unbeaufsichtigt durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 806 unter Verwenden von beaufsichtigtem Lernen trainiert, wobei der Trainingsdatensatz 802 eine Eingabe gepaart mit einer gewünschten Ausgabe für eine Eingabe umfasst, oder wobei der Trainingsdatensatz 802 eine Eingabe mit einer bekannten Ausgabe umfasst und eine Ausgabe des neuronalen Netzes 806 manuell abgestuft wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 806 unter Aufsicht trainiert, verarbeitet Eingaben aus dem Trainingsdatensatz 802 und vergleicht die resultierenden Ausgaben mit einem Satz erwarteter oder gewünschter Ausgaben. In mindestens einer Ausführungsform werden dann Fehler durch das untrainierte neuronale Netzwerk 806 zurückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework 804 Gewichte an, die das untrainierte neuronale Netzwerk 806 steuern. In mindestens einer Ausführungsform umfasst das Trainings-Framework 804 Werkzeuge, mit denen überwacht werden kann, wie gut das untrainierte neuronale Netzwerk 806 zu einem Modell wie dem trainierten neuronalen Netzwerk 808 konvergiert, das geeignet ist, auf der Grundlage bekannter Eingabedaten wie z.B. neuer Daten 812 korrekte Antworten wie im Ergebnis 814 zu generieren. In mindestens einer Ausführungsform trainiert das Trainings-Framework 804 das untrainierte neuronale Netzwerk 806 wiederholt, während die Gewichte angepasst werden, um eine Ausgabe des untrainierten neuronalen Netzwerks 806 unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie z.B. stochastischer Gradientenabfall, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 804 das untrainierte neuronale Netzwerk 806, bis das untrainierte neuronale Netzwerk 806 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netzwerk 808 dann zur Implementierung einer beliebigen Anzahl von maschinellen Lernoperationen eingesetzt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 806 unter Verwendung von unbeaufsichtigtem Lernen trainiert, wobei das untrainierte neuronale Netzwerk 806 versucht, sich selbst unter Verwendung unmarkierter Daten zu trainieren. In mindestens einer Ausführungsform enthält der Datensatz 802 für unüberwachtes Lernen Eingabedaten ohne zugehörige Ausgabedaten oder Ground-Truth-Daten (engl. ground truth). In mindestens einer Ausführungsform kann das untrainierte neuronale Netzwerk 806 Gruppierungen innerhalb des Trainingsdatensatzes 802 lernen und bestimmen, wie individuelle Eingaben mit dem untrainierten Datensatz 802 in Beziehung stehen. In mindestens einer Ausführungsform kann durch unüberwachtes Training eine selbstorganisierende Karte erzeugt werden, bei der es sich um eine Art trainiertes neuronales Netzwerk 808 handelt, das in der Lage ist, Operationen durchzuführen, die zur Verringerung der Dimensionalität eines neuen Datensatzes 812 nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch zur Durchführung von Anomalieerkennung verwendet werden, was die Identifizierung von Datenpunkten in einem neuen Datensatz 812 ermöglicht, die von den normalen Mustern des neuen Datensatzes 812 abweichen.
In mindestens einer Ausführungsform kann halbbeaufsichtigtes Lernen verwendet werden, eine Technik, bei der der Datensatz 802 im Training eine Mischung aus markierten und nicht markierten Daten umfasst. In mindestens einer Ausführungsform kann das Trainings-Framework 804 verwendet werden, um inkrementelles Lernen durchzuführen, z.B. durch übertragene Lerntechniken. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen dem trainierten neuronalen Netzwerk 808, sich an neue Datensätze 812 anzupassen, ohne das Wissen zu vergessen, das während des initialen Trainings in das trainierte neuronale Netzwerk 808 eingegangen ist.
RECHENZENTRUM
9 veranschaulicht ein beispielhaftes Rechenzentrum 900, in welchem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 900 eine Rechenzentrum-Infrastrukturschicht 910, eine Frameworkschicht 920, eine Softwareschicht 930 und eine Anwendungsschicht 940.
In mindestens einer Ausführungsform, wie in 9 gezeigt, kann die Rechenzentrum-Infrastrukturschicht 910 einen Ressourcenorchestrator 912, gruppierte Rechenressourcen 914 und Knoten-Rechenressourcen („Knoten-C.R.s“) 916(1)-916(N) beinhalten, wobei „N“ eine positive ganze Zahl repräsentiert (welche eine andere Ganzzahl „N“ sein kann als in anderen Figuren verwendet). In mindestens einer Ausführungsform können die Knoten-C.R.s 916(1)-916(N), ohne darauf beschränkt zu sein, eine beliebige Anzahl von Zentralverarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Grafikprozessoren usw.), Speichervorrichtungen 918(1)-918(N) (z.B. dynamischer Festspeicher, Solid-State-Speicher oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-Geräte („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 916(1)-916(N) ein Server mit einer oder mehreren der vorstehend erwähnten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 914 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht dargestellt) untergebracht sind, oder in vielen Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht dargestellt). In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 914 gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungs- bzw. Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 912 einen oder mehrere Knoten-CRs 916(1)-916(N) und/oder gruppierte Rechenressourcen 914 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 912 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 900 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 912 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 9 gezeigt, beinhaltet die Frameworkschicht 920 einen Job-Scheduler bzw. Auftragsplaner 922, einen Konfigurationsverwalter 924, einen Ressourcenverwalter 926 und ein verteiltes Dateisystem 928. In mindestens einer Ausführungsform kann die Frameworkschicht 920 ein Framework zur Unterstützung der Software 932 der Softwareschicht 930 und/oder einer oder mehrerer Anwendung(en) 942 der Anwendungsschicht 940 beinhalten. In mindestens einer Ausführungsform können die Software 932 oder die Anwendung(en) 942 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Frameworkschicht 920 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework wie Apache Spark™ (nachstehend „Spark“) sein, das ein verteiltes Dateisystem 928 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) verwenden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Auftragsplaner 922 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 900 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 924 in der Lage sein, verschiedene Schichten zu konfigurieren, wie beispielsweise die Softwareschicht 930 und die Frameworkschicht 920, einschließlich Spark und das verteilte Dateisystem 928 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 926 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 928 und des Auftragsplaners 922 gemappt oder zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierten Rechenressourcen 914 auf der Rechenzentrums-Infrastrukturschicht 910 umfassen. In mindestens einer Ausführungsform kann sich der Ressourcenverwalter 926 mit dem Ressourcenorchestrator 912 koordinieren, um diese gemappten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 930 enthaltene Software 932 Software enthalten, die von mindestens Teilen der Knoten C.R.s 916(1)-916(N), der gruppierten Rechenressourcen 914 und/oder des verteilten Dateisystems 928 der Frameworkschicht 920 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software unter anderem Internet-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Software für Streaming-Videoinhalte umfassen.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 940 enthaltene(n) Anwendung(en) 942 eine oder mehrere Arten von Anwendungen umfassen, die von mindestens Teilen der Knoten C.R.s 916(1)-916(N), den gruppierten Rechenressourcen 914 und/oder dem verteilten Dateisystem 928 der Frameworkschicht 920 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, eine kognitive Rechenanwendung und eine maschinelle Lernanwendung, einschließlich Trainings- oder Inferenzsoftware, maschinelle Lernsoftware (z.B. PyTorch, TensorFlow, Caffe usw.) oder andere maschinelle Lernanwendungen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können der Konfigurationsverwalter 924, der Ressourcenverwalter 926 und der Ressourcenorchestrator 912 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 900 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Teile eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 900 Werkzeuge, Dienste, Software oder andere Ressourcen enthalten, um ein oder mehrere Modelle maschinellen Lernens zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle maschinellen Lernens gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell maschinellen Lernens trainiert werden, indem Gewichtsparameter gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das Datenzentrum 900 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens, die einem oder mehreren neuronalen Netzwerken entsprechen, verwendet werden, um unter Verwendung der oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 900 Informationen abzuleiten oder vorherzusagen, indem Gewichtungsparameter verwendet werden, die durch ein oder mehrere hierin beschriebene Trainingsverfahren berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder die Inferenzierung mit den oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst konfiguriert sein, um Benutzern das Training oder die Inferenzierung von Informationen zu ermöglichen, wie z.B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 9 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4 und 5 im System von 9 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
AUTONOMES FAHRZEUG
10A veranschaulicht ein Beispiel für ein autonomes Fahrzeug 1000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 1000 (hier alternativ als „Fahrzeug 1000“ bezeichnet), ohne darauf beschränkt zu sein, ein Personenfahrzeug sein, wie z.B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. In mindestens einer Ausführungsform kann das Fahrzeug 1000 ein Sattelschlepper sein, der für den Transport von Fracht verwendet wird. In mindestens einer Ausführungsform kann das Fahrzeug 1000 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z.B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert werden. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1000 in der Lage sein, eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 der Stufen des autonomen Fahrens zu erfüllen. Zum Beispiel kann das Fahrzeug 1000 in mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder voll automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 1000, ohne darauf beschränkt zu sein, Komponenten wie beispielsweise ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z.B. 2, 4, 6, 8, 18, usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs umfassen. In mindestens einer Ausführungsform kann das Fahrzeug 1000, ohne darauf beschränkt zu sein, ein Antriebssystem 1050 umfassen, wie z.B. einen Verbrennungsmotor, ein Hybrid-Elektrokraftwerk, einen vollelektrischen Motor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 1050 mit einem Antriebsstrang des Fahrzeugs 1000 verbunden sein, der, ohne darauf beschränkt zu sein, ein Getriebe umfassen kann, um den Antrieb des Fahrzeugs 1000 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 1050 im Ansprechen auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (1052) gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 1054, das, ohne darauf beschränkt zu sein, ein Lenkrad umfassen kann, verwendet, um ein Fahrzeug 1000 (z.B. entlang eines gewünschten Weges oder einer Route) zu lenken, wenn ein Antriebssystem 1050 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). In mindestens einer Ausführungsform kann ein Lenksystem 1054 Signale von einem oder mehreren Lenkaktuatoren 1056 empfangen. In mindestens einer Ausführungsform kann das Lenkrad für die volle Automatisierungsfunktionalität (Stufe 5) optional sein. In mindestens einer Ausführungsform kann ein Bremssensorsystem 1046 verwendet werden, um die Fahrzeugbremsen im Ansprechen auf den Empfang von Signalen von den Bremsaktuator(en) 1048 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern die Steuereinheit(en) 1036, die, ohne darauf beschränkt zu sein, ein oder mehrere System-on-Chips („SoCs“) (in 10A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) umfassen können, Signale (z.B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1000. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1036 beispielsweise Signale senden, um die Fahrzeugbremsen über den (die) Bremsaktuator(en) 1048 zu betätigen, um das Lenksystem 1054 über den (die) Lenkaktuator(en) 1056 zu betätigen, um das Antriebssystem 1050 über den (die) Drosselklappe/den bzw. die Beschleuniger 1052 zu betätigen. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1036 eine oder mehrere eingebaute (z.B. integrierte) Rechenvorrichtungen umfassen, die Sensorsignale verarbeiten und Betriebsbefehle (z.B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Fahren des Fahrzeugs 1000 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1036 eine erste Steuereinheit 1036 für autonome Fahrfunktionen, eine zweite Steuereinheit 1036 für funktionale Sicherheitsfunktionen, eine dritte Steuereinheit 1036 für Funktionen der künstlichen Intelligenz (z.B. Computer Vision), eine vierte Steuereinheit 1036 für Infotainment-Funktionen, eine fünfte Steuereinheit 1036 für Redundanz in Notfällen und/oder andere Steuereinheiten umfassen. In mindestens einer Ausführungsform kann ein einzelnes Steuergerät 1036 zwei oder mehr der oben genannten Funktionen übernehmen, können zwei oder mehr Steuergeräte 1036 eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform liefern die Steuereinheit(en) 1036 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1000 im Ansprechen auf Sensordaten, die von einem oder mehreren Sensoren (z.B. Sensoreingaben) empfangen werden. In mindestens einer Ausführungsform können Sensordaten zum Beispiel und ohne darauf beschränkt zu sein, von globalen Navigationssatellitensystem („GNSS“)-Sensor(en) 1058 (z.B. Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1060, Ultraschallsensor(en) 1062, LIDAR-Sensor(en) 1064, Inertialmesseinheitssensor(en) („IMU“) 1066 (z.B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass(e), Magnetometer usw.), Mikrofon(e) 1096, Stereokamera(s) 1068, Weitwinkelkamera(s) 1070 (z.B. Fischaugenkameras), Infrarotkamera(s) 1072, Surround-Kamera(s) 1074 (z.B. 360-Grad-Kameras), Fernkameras (in 10A nicht dargestellt), Mittelbereichskamera(s) (in 10A nicht dargestellt), Geschwindigkeitssensor(en) 1044 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 1000), Vibrationssensor(en) 1042, Lenksensor(en) 1040, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 1046), und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform können ein oder mehrere Steuereinheiten 1036 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 1032 des Fahrzeugs 1000 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 1034, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1000 bereitstellen. In mindestens einer Ausführungsform können die Ausgabedaten Informationen wie beispielsweise Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z.B. eine hochauflösende Karte (in 10A nicht dargestellt), Standortdaten (z.B. der Standort des Fahrzeugs 1000, wie beispielsweise auf einer Karte), Richtung, Standort anderer Fahrzeuge (z.B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie sie von der/den Steuereinheit(en) 1036, usw. In mindestens einer Ausführungsform kann das HMI-Anzeige 1034 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z.B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z.B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
In mindestens einer Ausführungsform umfasst das Fahrzeug 1000 außerdem eine Netzwerkschnittstelle 1024, die die drahtlose Antenne(n) 1026 und/oder ein oder mehrere Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Netzwerkschnittstelle 1024 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile Communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“) Netzwerke, usw. zu kommunizieren. In mindestens einer Ausführungsform können die drahtlose(n) Antenne(n) 1026 auch die Kommunikation zwischen Objekten in der Umgebung (z.B. Fahrzeuge, mobile Geräte usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetze mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox Protokolle usw. verwendet werden.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 10A für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 10A für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
10B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1000 aus 10A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform sind die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform und sind nicht als beschränkend zu verstehen. Zum Beispiel können in mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras enthalten sein, und/oder können sich Kameras an verschiedenen Stellen am Fahrzeug 1000 befinden.
In mindestens einer Ausführungsform können Kameratypen Digitalkameras beinhalten, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1000 angepasst sein können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können die Kamera(s) mit dem Automotive Safety Integrity Level („ASIL“) B und/oder mit einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können Kameratypen eine beliebige Bildaufnahmerate aufweisen, wie z.B. 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., je nach Ausführungsform. In mindestens einer Ausführungsform können Kameras in der Lage sein, Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon zu verwenden. In mindestens einer Ausführungsform kann eine Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung umfassen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Clear-Pixel-Kameras, wie z.B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform können eine oder mehrere Kameras verwendet werden, um erweiterte Fahrerassistenzsystem-Funktionen („ADAS“) auszuführen (z.B. als Teil einer redundanten oder ausfallsicheren Konstruktion). Zum Beispiel kann in mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, um Funktionen wie Spurverlassenswarnung, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform können eine oder mehrere von Kameras in einer Montagebaugruppe montiert sein, z.B. in einer kundenspezifisch gestalteten (dreidimensional („3D“) gedruckten) Baugruppe, um Streulicht und Reflexionen aus dem Inneren des Fahrzeugs 1000 (z.B. Reflexionen vom Armaturenbrett, die sich in den Außenspiegeln der Windschutzscheibe spiegeln) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In Bezug auf Flügelspiegelanordnungen können in mindestens einer Ausführungsform die Außenspiegel-Baugruppen kundenspezifisch in 3D gedruckt sein, so dass die Kameramontageplatte einer Form eines Flügelspiegels entspricht. In mindestens einer Ausführungsform können Kamera(s) in den Flügelspiegel integriert sein. In mindestens einer Ausführungsform können bei Seitenkameras eine oder mehrere Kamera(s) auch in vier Säulen an jeder Ecke eines Fahrgastraums integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile der Umgebung vor dem Fahrzeug 1000 einschließt (z.B. nach vorne gerichtete Kameras), für eine Umgebungsansicht verwendet werden, um dabei zu helfen, nach vorne gerichtete Pfade und Hindernisse zu identifizieren, sowie mit Hilfe von einer oder mehreren Steuereinheit(en) 1036 und/oder Steuer-SoCs bei der Bereitstellung von Informationen zu helfen, die für die Erstellung eines Belegungsgitters und/oder die Bestimmung bevorzugter Fahrzeugpfade entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele ähnlicher ADAS-Funktionen wie beispielsweise LIDAR auszuführen, einschließlich, ohne darauf beschränkt zu sein, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf, Spurverlassenswarnungen („LDW“, Lane Departure Warnings), autonome Geschwindigkeitsregelung („ACC“, Autonomous Cruise Control) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, die z.B. eine monokulare Kameraplattform umfasst, die einen CMOS („Complementary Metal Oxide Semiconductor“)-Farbbildgeber enthält. In mindestens einer Ausführungsform kann eine Weitwinkelkamera 1070 verwendet werden, um Objekte wahrzunehmen, die von der Peripherie ins Blickfeld kommen (z.B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 10B nur eine Weitwinkelkamera 1070 dargestellt ist, kann es in anderen Ausführungsformen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkamera(s) 1070 am Fahrzeug 1000 geben. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1098 (z.B. ein Weitwinkel-Stereokamerapaar) für die tiefenbasierte Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netzwerk noch nicht trainiert wurde. In mindestens einer Ausführungsform können die Weitbereichskamera(s) 1098 auch zur Objekterkennung und - klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1068 auch in einer nach vorne gerichteten Konfiguration enthalten sein. In mindestens einer Ausführungsform kann eine oder mehrere von Stereokamera(s) 1068 eine integrierte Steuereinheit enthalten, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Mehrkern-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte einer Umgebung des Fahrzeugs 1000 zu erzeugen, einschließlich einer Abstandsschätzung für alle Punkte in einem Bild. In mindestens einer Ausführungsform können eine oder mehrere der Stereokamera(s) 1068, ohne darauf beschränkt zu sein, kompakte(n) Stereosicht-Sensor(en) enthalten, die, ohne darauf beschränkt zu sein, zwei Kameralinsen (je eine links und rechts) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1000 und dem Zielobjekt messen und die erzeugten Informationen (z.B. Metadaten) verwenden kann, um autonome Notbrems- und Spurverlassenswarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können zusätzlich oder alternativ zu den hier beschriebenen Stereokameras auch andere Typen von Stereokamera(s) 1068 verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile der Umgebung seitlich des Fahrzeugs 1000 einschließt (z.B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen bereitstellen, die zur Erstellung und Aktualisierung eines Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. Zum Beispiel könnte(n) in mindestens einer Ausführungsform die Umgebungskamera(s) 1074 (z.B. vier Umgebungskameras wie in 10B dargestellt) an dem Fahrzeug 1000 positioniert sein. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1074, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Weitwinkelkamera(s), Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder ähnliche Kameras umfassen. Zum Beispiel können in mindestens einer Ausführungsform vier Fischaugenkameras an einer Vorderseite, einer Rückseite und an Seiten des Fahrzeugs 1000 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 1000 drei Surround-Kamera(s) 1074 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als eine vierte Rundumsicht-Kamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile einer Umgebung hinter dem Fahrzeug 1000 einschließt (z.B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, Heckkollisionswarnungen und das Erstellen und Aktualisieren eines Belegungsgitters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. die Weitbereichskameras 1098 und/oder die Mittelbereichskamera(s) 1076, die Stereokamera(s) 1068), die Infrarotkamera(s) 1072 usw.), wie hierin beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 10B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 10B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
10C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1000 aus 10A veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist jede(s) der Komponenten, Merkmale und Systeme des Fahrzeugs 1000 in 10C als über einen Bus 1002 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1002, ohne darauf beschränkt zu sein, eine CAN-Datenschnittstelle (hierin alternativ als „CAN-Bus“ bezeichnet) umfassen. In mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 1000 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1000 verwendet wird, wie z.B. Betätigung von Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischern usw. In mindestens einer Ausführungsform kann der Bus 1002 so konfiguriert sein, dass er Dutzende oder sogar Hunderte von Knoten hat, von denen jeder seine eigene eindeutige Kennung (z.B. eine CAN-ID) hat. In mindestens einer Ausführungsform kann der Bus 1002 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motorumdrehungen pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 1002 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet Protokolle verwendet werden. In mindestens einer Ausführungsform kann es eine beliebige Anzahl von Bussen, die den Bus 1002 bilden, geben, die, ohne darauf beschränkt zu sein, null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit anderen Protokollen umfassen können. In mindestens einer Ausführungsform können zwei oder mehr Busse verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können für Redundanz verwendet werden. Zum Beispiel kann ein erster Bus für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus des Busses 1002 mit beliebigen Komponenten des Fahrzeugs 1000 kommunizieren, und können zwei oder mehr Busse des Busses 1602 mit entsprechenden Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf Chip(s) („SoC(s)“) 1004 (wie beispielsweise das SoC 1004A und das SoC 1004B), jede(r) Steuereinrichtung 1036 und/oder jeder Computer in dem Fahrzeug Zugriff auf dieselben Eingangsdaten (z.B. Eingaben von Sensoren des Fahrzeugs 1000) haben und mit einem gemeinsamen Bus, wie beispielsweise dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 ein oder mehrere Steuergeräte) 1036 enthalten, wie sie hierin in Bezug auf 10A beschrieben sind. In mindestens einer Ausführungsform kann (können) Steuergerät(e) 1036 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) das (die) Steuergerät(e) 1036 mit verschiedenen anderen Komponenten und Systemen von Fahrzeug 1000 gekoppelt sein, und kann (können) für die Steuerung des Fahrzeugs 1000, die künstliche Intelligenz des Fahrzeugs 1000, das Infotainment für das Fahrzeug 1000 und/oder andere Funktionen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 eine beliebige Anzahl von SoCs 1004 enthalten. In mindestens einer Ausführungsform kann jeder der SoCs 1004, ohne darauf beschränkt zu sein, zentrale Verarbeitungseinheiten („CPU(s)“) 1006, Grafikverarbeitungseinheiten („GPU(s)“) 1008, Prozessor(en) 1010, Cache(s) 1012, Beschleuniger(s) 1014, einen oder mehrere Datenspeicher 1016 und/oder andere nicht dargestellte Komponenten und Merkmale enthalten. In mindestens einer Ausführungsform können SoC(s) 1004 zur Steuerung des Fahrzeugs 1000 in einer Vielzahl von Plattformen und Systemen verwendet werden. Zum Beispiel können in mindestens einer Ausführungsform SoC(s) 1004 in einem System (z.B. System des Fahrzeugs 1000) mit einer High-Definition („HD“)-Karte 1022 kombiniert sein, die Kartenauffrischungen und/oder -aktualisierungen über die Netzwerkschnittstelle 1024 von einem oder mehreren Servern (in 10C nicht dargestellt) erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 1006 einen CPU-Cluster oder CPU-Komplex (hierin alternativ als „CCPLEX“ bezeichnet) umfassen. In mindestens einer Ausführungsform, kann/können die CPU(s) 1006 mehrere Kerne und/oder Level-2-Caches („L2“) enthalten. In mindestens einer Ausführungsform kann (können) die CPU(s) 1006 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration umfassen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1006 vier Dual-Kern-Cluster umfassen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z.B. einen 2 Megabyte (MB) L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 1006 (z.B. CCPLEX) so konfiguriert sein, dass sie den gleichzeitigen Clusterbetrieb unterstützen, so dass eine beliebige Kombination von Clustern der CPU(s) 1006 zu einem bestimmten Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform können eine oder mehrere der CPU(s) 1006 Energieverwaltungsfunktionen implementieren, die, ohne darauf beschränkt zu sein, eine oder mehrere der folgenden Funktionen umfassen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet werden, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet werden, wenn ein solcher Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Anweisungen nicht aktiv Anweisungen ausführt; jeder Kern kann unabhängig energiegesteuert werden; jeder Kerncluster kann unabhängig getaktet werden, wenn alle Kerne getaktet oder energiegesteuert werden; und/oder jeder Kerncluster kann unabhängig energiegesteuert werden, wenn alle Kerne energiegesteuert werden. In mindestens einer Ausführungsform kann/können die CPU(s) 1006 außerdem einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem die zulässigen Energiezustände und die erwarteten Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für den Kern, den Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können Prozessorkerne vereinfachte Energiezustands-Eintrittssequenzen in Software unterstützen, wobei die Arbeit an Mikrocode ausgelagert wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 eine integrierte GPU umfassen (hierin alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann/können die GPU(s) 1008 einen erweiterten Tensor-Befehlssatz verwenden. In einer Ausführungsform kann (können) die GPU(s) 1008 einen oder mehrere Streaming-Mikroprozessoren enthalten, wobei jeder Streaming-Mikroprozessor einen Level-1-Cache („L1“) (z.B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) enthalten kann, und können sich zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z.B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 mindestens acht Streaming-Mikroprozessoren umfassen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 eine oder mehrere Anwendungsprogrammierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 eine oder mehrere Parallelrechenplattformen und/oder Programmiermodelle (z.B. das CUDA-Modell von NVIDIA) verwenden.
In mindestens einer Ausführungsform können eine oder mehrere der GPU(s) 1008 für beste Leistung in Automobil- und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform könnte(n) die GPU(s) 1008 beispielsweise auf einem Fin-Feldeffekttransistor („FinFET“)-Schaltkreis gefertigt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von Gemischtgenauigkeits- bzw. Mixed-Precision-Verarbeitungskernen enthalten, die in mehrere Blöcke unterteilt sind. Beispielsweise, und ohne darauf beschränkt zu sein, könnten 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke partitioniert sein. In mindestens einer Ausführungsform könnten jedem Verarbeitungsblock 16 FP32 Kerne, 8 FP64 Kerne, 16 INT32 Kerne, zwei gemischt-präzise NVIDIA TENSOR Kerne für Deep-Learning-Matrix-Arithmetik, ein Level-Null („L0“) Anweisungscache, ein Warp-Planer, eine Versendeeinheit und/oder eine 64 KB große Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade enthalten, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige Thread-Planungsfunktionen enthalten, um eine feinkörnigere Synchronisation und Kooperation zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine Einheit für gemeinsam genutzten Speicher enthalten, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform können eine oder mehrere der GPU(s) 1008 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem enthalten, um in einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zu dem HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, z.B. ein synchroner Grafik-Direktzugriffsspeicher mit doppelter Datenrate vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) GPU(s) 1008 eine Unified-Memory-Technologie bzw. Technologie für vereinigten Speicher enthalten. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1008 direkt auf Seitentabellen der CPU(s) 1006 zugreifen kann. In mindestens einer Ausführungsform kann, wenn eine GPU der GPU(s) 1008 der Speicherverwaltungseinheit („MMU“) einen Fehler feststellt, eine Adressübersetzungsanforderung an die CPU(s) 1006 gesendet werden. Als Antwort darauf kann (können) in mindestens einer Ausführungsform 2 CPU der CPU(s) 1006 in ihren Seitentabellen nach einer virtuell-physischen Zuordnung für die Adresse suchen und die Übersetzung zurück an die GPU(s) 1008 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher sowohl der CPU(s) 1006 als auch der GPU(s) 1008 ermöglichen, wodurch die Programmierung der GPU(s) 1008 und die Portierung von Anwendungen auf die GPU(s) 1008 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1008 eine beliebige Anzahl von Zugriffszählern enthalten, die die Häufigkeit des Zugriffs der GPU(s) 1008 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher eines Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz für von Prozessoren gemeinsam genutzte Speicherbereiche verbessert wird.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1004 eine beliebige Anzahl von Cache(s) 1012 enthalten, einschließlich der hierin beschriebenen. In mindestens einer Ausführungsform könnte(n) der/die Cache(s) 1012 beispielsweise einen Level-3-Cache („L3“) umfassen, der sowohl für die CPU(s) 1006 als auch für die GPU(s) 1008 verfügbar ist (z.B. der sowohl mit der/den CPU(s) 1006 als auch mit der/den GPU(s) 1008 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1012 einen Zurückschreibe-bzw. Write-Back-Cache umfassen, der die Zustände von Leitungen verfolgen kann, z.B. durch Verwendung eines Cache-Kohärenzprotokolls (z.B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann ein L3-Cache 4 MB an Speicher oder mehr umfassen, je nach Ausführungsform, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1004 einen oder mehrere Beschleuniger 1014 (z.B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon) enthalten. In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1004 einen Hardware-Beschleunigungscluster enthalten, der optimierte Hardware-Beschleuniger und/oder einen großen On-Chip-Speicher umfassen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z.B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netzwerke und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1008 und zur Auslagerung einiger Aufgaben der GPU(s) 1008 verwendet werden (z.B. um mehr Zyklen der GPU(s) 1008 für die Ausführung anderer Aufgaben freizugeben). In mindestens einer Ausführungsform könnte(n) der/die Beschleuniger 1014 für gezielte Arbeitslasten (z.B. Wahrnehmung, neuronale Faltungsnetzwerke („CNNs“, Convolutional Neural Networks), rekurrente Neuronale Netzwerke („RNNs“, Recurrent Neuronal Networks) usw.) verwendet werden, die stabil genug sind, um für Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN regionenbasierte oder regional faltende neuronale Netzwerke Netzwerk („RCNNs“, regional convolutional neural networks) und schnelle bzw. Fast RCNs (z.B. wie für die Objekterkennung verwendet) oder eine andere Art von CNN umfassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1014 (z.B. ein Hardware-Beschleunigungscluster) einen oder mehrere Deep-Learning-Beschleuniger („DLA“; Deep Learning Accelerator) enthalten. In mindestens einer Ausführungsform kann/können der/die DLA(s), ohne darauf beschränkt zu sein, eine oder mehrere Tensor-Verarbeitungseinheiten („TPUs“, Tensor Processing Units) umfassen, die so konfiguriert sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferenzierung bereitstellen. In mindestens einer Ausführungsform können TPUs Beschleuniger sein, die für die Ausführung von Bildverarbeitungsfunktionen (z.B. für CNNs, RCNNs usw.) konfiguriert und optimiert sind. In mindestens einer Ausführungsform können DLA(s) darüber hinaus für einen bestimmten Satz von Typen neuronaler Netzwerke und Fließkommaoperationen sowie für Inferenzierung optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Universal-GPU und typischerweise die Leistung einer CPU weit übertreffen. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z.B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte unterstützt, sowie Nachverarbeitungs- bzw. Postprozessorfunktionen. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netzwerke, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne darauf beschränkt zu sein: ein CNN für die Identifizierung und Erkennung von Objekten unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen; ein CNN für die Gesichtserkennung und die Identifizierung des Fahrzeugbesitzers unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform können DLA(s) eine beliebige Funktion der GPU(s) 1008 übernehmen, und kann durch die Verwendung eines Inferenzbeschleunigers ein Entwickler auf beispielsweise entweder DLA(s) oder GPU(s) 1008 für jede beliebige Funktion abzielen. In mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Fließkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der/den GPU(s) 1008 und/oder Beschleuniger(n) 1014 überlassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1014 einen programmierbaren Bildverarbeitungsbeschleuniger („PVA“, Programmable Vision Accelerator) enthalten, der hierin alternativ als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so ausgelegt und konfiguriert sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1038, autonomes Fahren, Augmented-Reality („AR“)-Anwendungen und/oder Virtual-Reality („VR“)-Anwendungen beschleunigt. In mindestens einer Ausführungsform können PVA(s) ein Gleichgewicht zwischen Leistung und Flexibilität bereitstellen. In mindestens einer Ausführungsform kann jeder/können PVA(s) beispielsweise, und ohne darauf beschränkt zu sein, eine beliebige Anzahl von Computer-Kernen mit reduziertem Befehlssatz („RISC“-Kerne, Reduced Instruction Set Computer-Kerne), direkten Speicherzugriff („DMA“, Direct Memory Access) und/oder eine beliebige Anzahl von Vektorprozessoren umfassen.
In mindestens einer Ausführungsform können RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hierin beschriebenen Kameras), einem oder mehreren Bildsignalprozessor(en) usw. interagieren. In mindestens einer Ausführungsform kann jeder RISC-Kern eine beliebige Menge an Speicher enthalten. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eine beliebige Anzahl von Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einem oder mehreren integrierten Schaltkreisen, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) und/oder Speicherbausteinen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Anweisungs-Cache und/oder einen eng gekoppelten RAM enthalten.
In mindestens einer Ausführungsform kann der DMA Komponenten des/der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1006 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann der DMA eine beliebige Anzahl von Funktionen unterstützen, die zur Optimierung des PVA verwendet werden, einschließlich der, aber nicht beschränkt auf die, Unterstützung mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann der DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die, ohne darauf beschränkt zu sein, Blockbreite, Blockhöhe, Blocktiefe, horizontale Blockabstufung, vertikale Blockabstufung und/oder Tiefenabstufung umfassen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bereitstellen. In mindestens einer Ausführungsform kann der PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen umfassen. In mindestens einer Ausführungsform kann der PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z.B. zwei DMA-Engines) und/oder andere Peripheriegeräte umfassen. In mindestens einer Ausführungsform kann das Vektorverarbeitungs-Subsystem als primäre Verarbeitungs-Engine der PVA arbeiten und eine Vektorverarbeitungseinheit („VPU“), einen Anweisungscache und/oder einen Vektorspeicher (z.B. „VMEM“) enthalten. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor enthalten, wie z.B. einen digitalen Signalprozessor mit Einzelbefehl und Mehrfachdaten („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Anweisungscache enthalten und mit einem dedizierten Speicher gekoppelt sein. Als Ergebnis kann in mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren ausgeführt wird. In mindestens einer Ausführungsform können die Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Zum Beispiel kann in mindestens einer Ausführungsform eine Vielzahl von Vektorprozessoren, die in einem einzigen PVA enthalten sind, einen gemeinsamen Computer-Vision-Algorithmus ausführen, aber auf verschiedenen Regionen eines Bildes. In mindestens einer Ausführungsform können in einem bestimmten PVA enthaltene Vektorprozessoren gleichzeitig verschiedene Computer-Vision-Algorithmen auf einem Bild ausführen oder sogar verschiedene Algorithmen auf aufeinanderfolgenden Bildern oder Teilen eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster enthalten sein, und kann eine beliebige Anzahl von Vektorprozessoren in jedem PVA enthalten sein. In mindestens einer Ausführungsform können die PVA(s) einen zusätzlichen ECC (Error Correcting Code)-Speicher enthalten, um die Sicherheit des Gesamtsystems zu erhöhen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1014 ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) umfassen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1014 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM umfassen, der z.B., und ohne darauf beschränkt zu sein, aus acht feldkonfigurierbaren Speicherblöcken besteht, auf die sowohl ein PVA als auch ein DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebus-Schnittstelle („APB“, Advanced Peripheral Bus), Konfigurationsschaltungen, eine Steuereinrichtung und einen Multiplexer enthalten. In mindestens einer Ausführungsform kann jeder Speichertyp verwendet werden. In mindestens einer Ausführungsform können ein PVA und ein DLA auf den Speicher über ein Backbone zugreifen, das einem PVA und einem DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann das Backbone ein Computer-Vision-Netzwerk auf dem Chip umfassen, das einen PVA und einen DLA mit dem Speicher verbindet (z.B. unter Verwendung des APB).
In mindestens einer Ausführungsform kann das Computer-Vision-Netzwerk auf dem Chip eine Schnittstelle enthalten, die vor der Übertragung von Steuersignalen/Adressen/Daten bestimmt, dass sowohl ein PVA als auch ein DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle separate Phasen und separate Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für eine kontinuierliche Datenübertragung bereitstellen. In mindestens einer Ausführungsform kann eine Schnittstelle den Standards der International Organization for Standardization („ISO“) 26262 oder der International Electrotechnical Commission („IEC“) 61508 entsprechen, obwohl auch andere Standards und Protokolle verwendet werden können.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1004 einen Echtzeit-Strahlenverfolgungs-Hardwarebeschleuniger enthalten. In mindestens einer Ausführungsform kann der Echtzeit-Strahlenverfolgungs-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für die RADAR-Signalinterpretation, für die Schallausbreitungssynthese und/oder -analyse, für die Simulation von SO-NAR-Systemen, für die allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zweck der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform kann/können der/die Beschleuniger eine breite Palette von Anwendungen für das autonome Fahren haben. In mindestens einer Ausführungsform kann ein PVA für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. In mindestens einer Ausführungsform sind die Fähigkeiten eines PVA eine gute Ergänzung für algorithmische Domänen, die eine vorhersagbare Verarbeitung bei geringer Leistung und niedriger Latenz benötigen. Mit anderen Worten: Ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersagbare Laufzeiten mit geringer Latenz und niedrigem Stromverbrauch erfordern könnten. In mindestens einer Ausführungsform, wie z.B. dem Fahrzeug 1000, könnten PVAs für die Ausführung klassischer Computer-Vision-Algorithmen entwickelt werden, da diese effizient bei der Objekterkennung sind und mit Ganzzahlen-Mathematik arbeiten können.
Zum Beispiel wird gemäß mindestens einer Ausführungsform der Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann in einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht beschränkend sein soll. In mindestens einer Ausführungsform verwenden Anwendungen für das autonome Fahren der Stufe 3-5 Bewegungsschätzung/Stereo-Matching on-the-fly (z.B. Struktur aus Bewegung, Fußgänger-erkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann der PVA Computer-Stereo-Vision-Funktionen auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss durchzuführen. Zum Beispiel könnte in mindestens einer Ausführungsform ein PVA RADAR-Rohdaten verarbeiten (z.B. mit einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten bereitzustellen. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem z.B. Flugzeit-Rohdaten verarbeitet werden, um verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Kontrolle und die Fahrsicherheit zu verbessern, einschließlich zum Beispiel, und ohne darauf beschränkt zu sein, ein neuronales Netzwerk, das ein Konfidenz- bzw. Vertrauensmaß für jede Objekterkennung ausgibt. In mindestens einer Ausführungsform kann ein Konfidenzmaß als eine Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als Bereitstellung einer relativen „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht die Konfidenz dem System, weitere Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und nicht als falsch positive Erkennungen zu betrachten sind. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Konfidenz festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für das AEB betrachtet werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netzwerk zur Regression des Konfidenzwertes verwenden. In mindestens einer Ausführungsform kann das neuronale Netzwerk als Eingabe mindestens eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Bodenebene, die Ausgabe eines oder mehrerer IMU-Sensor(s/en) 1066, die mit der Ausrichtung des Fahrzeugs 1000 korreliert, die Entfernung, die 3D-Positionsschätzungen des Objekts, die von dem neuronalen Netzwerk und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 1064 oder RADAR-Sensor(en) 1060) erhalten werden, und andere.
In mindestens einer Ausführungsform kann (können) einer oder mehrere der SoC(s) 1004 Datenspeicher 1016 (z.B. einen Speicher) enthalten. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1016 ein On-Chip-Speicher des (der) SoC(s) 1004 sein, der (die) neuronale(n) Netzwerke speichern kann (können), die auf der (den) GPU(s) 1008 und/oder einem DLA ausgeführt werden. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1006 groß genug sein, um mehrere Instanzen von neuronalen Netzwerken zur Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1012 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann (können) ein oder mehrere SoC(s) 1004 eine beliebige Anzahl von Prozessoren 1010 (z.B. eingebettete Prozessoren) enthalten. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 einen Boot- und Energieverwaltungsprozessor umfassen, der ein dedizierter Prozessor und ein Subsystem sein kann, um Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil einer Bootsequenz von SoC(s) 1004 sein und kann Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1004-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1004-Energie- bzw. Leistungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als ein Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und kann das (können die) SoC(s) 1004 Ringoszillatoren verwenden, um Temperaturen der CPU(s) 1006, der GPU(s) 1008 und/oder des/den Beschleuniger(s/n) 1014 zu erfassen. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn bestimmt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und SoC(s) 1004 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1000 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z.B. das Fahrzeug 1000 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1010 außerdem eine Reihe von eingebetteten Prozessoren enthalten, die als Audioverarbeitungs-Engine dienen können, welche ein Audio-Subsystem sein, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen sowie eine breite und flexible Palette von Audio-E/A-Schnittstellen ermöglicht. In mindestens einer Ausführungsform ist eine Audioverarbeitungs-Engine ein dedizierter Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 außerdem eine „Immer eingeschaltet“-Prozessor-Engine enthalten, die die erforderlichen Hardware-Funktionen zur Unterstützung der Sensorverwaltung mit geringem Stromverbrauch und der Wake-Use-Cases bzw. Aufwachverwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann eine „Immer eingeschaltet“-Prozessor-Engine, ohne darauf beschränkt zu sein, einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Zeitgeber und Unterbrechungs-Steuereinrichtungen bzw. Interrupt-Controller), verschiedene E/A-Steuereinrichtungs-Peripheriegeräte und Weiterleitungs- bzw. Routinglogik umfassen.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 außerdem eine Safety- bzw. Sicherheitscluster-Engine enthalten, die, ohne darauf beschränkt zu sein, ein dediziertes Prozessor-Subsystem zur Handhabung der Sicherheitsverwaltung für Automobilanwendungen umfasst. In mindestens einer Ausführungsform kann die Sicherheitscluster-Engine, ohne darauf beschränkt zu sein, zwei oder mehr Prozessorkerne, einen eng gekoppelten Arbeitsspeicher, unterstützende Peripheriegeräte (z.B. Zeitgeber, eine Unterbrechungs-Steuereinrichtung usw.) und/oder Weiterleitungslogik umfassen. In einem Sicherheitsmodus können zwei oder mehr Kerne in mindestens einer Ausführungsform in einem Verriegelungsschritt- bzw. Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik arbeiten, um etwaige Unterschiede zwischen ihren Operationen zu erfassen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 außerdem eine Echtzeit-Kamera-Engine enthalten, die, ohne darauf beschränkt zu sein, ein dediziertes Prozessor-Subsystem zur Handhabung der Echtzeit-Kameraverwaltung umfassen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 außerdem einen Signalprozessor mit hohem Dynamikbereich umfassen, der, ohne darauf beschränkt zu sein, einen Bildsignalprozessor umfassen kann, der eine Hardware-Engine ist, die Teil der Kameraverarbeitungs-Pipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1010 einen Videobildkompositor enthalten, der ein Verarbeitungsblock sein kann (z.B. auf einem Mikroprozessor implementiert), der Videonachbearbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um ein endgültiges Bild für ein Abspielerfenster zu erzeugen. In mindestens einer Ausführungsform kann ein Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1070, der/den Surround-Kamera(s) 1074 und/oder an den Sensoren der Überwachungskamera(s) in der Kabine durchführen. In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der kabineninternen Überwachungskamera(n) vorzugsweise von einem neuronalen Netzwerk überwacht, das auf einer anderen Instanz des SoC 1004 läuft und so konfiguriert ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System in der Kabine, ohne darauf beschränkt zu sein, ein Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, ein Fahrzeugziel zu ändern, ein Infotainment-System des Fahrzeugs und Einstellungen zu aktivieren oder zu ändern oder sprachaktiviertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform sind bestimmte Funktionen für einen Fahrer verfügbar, wenn ein Fahrzeug in einem autonomen Modus betrieben wird, und ansonsten deaktiviert.
In mindestens einer Ausführungsform kann ein Videobildkompositor eine erweiterte zeitliche Rauschunterdrückung für sowohl räumliche als auch zeitliche Rauschunterdrückung enthalten. In mindestens einer Ausführungsform, in der Bewegung in einem Video vorkommt, gewichtet die Rauschunterdrückung beispielsweise die räumlichen Informationen entsprechend und verringert Gewichte der Informationen, die von benachbarten Frames geliefert werden. In mindestens einer Ausführungsform, in der ein Bild oder ein Teil eines Bildes keine Bewegung enthält, kann die von dem Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus einem vorherigen Bild verwenden, um das Rauschen in einem aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann ein Videobildkompositor auch so konfiguriert sein, dass er eine Stereoentzerrung an eingegebenen Stereoobjektivrahmen durchführt. In mindestens einer Ausführungsform kann ein Videobildkompositor auch für die Zusammenstellung der Benutzeroberfläche verwendet werden, wenn die Arbeitsoberfläche eines Betriebssystems in Gebrauch ist und die GPU(s) 1008 nicht zum kontinuierlichen Rendern neuer Oberflächen erforderlich sind. In mindestens einer Ausführungsform kann ein Videobildkompositor zur Entlastung der GPU(s) 1008 verwendet werden, wenn die GPU(s) 1008 eingeschaltet und aktiv mit dem 3D-Rendering beschäftigt sind, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform können ein oder mehrere SoC der SoC(s) 1004 außerdem eine serielle MIPI (Mobile Industry Processor Interface)-Kameraschnittstelle zum Empfangen von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock enthalten, der für eine Kamera und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1004 außerdem einen oder mehrere Eingangs-/Ausgangs-Steuereinrichtungen enthalten, die per Software gesteuert werden können und für den Empfang von E/A-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform können ein oder mehrere SoC der SoC(s) 1004 außerdem eine breite Palette von Peripherieschnittstellen enthalten, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), einer Energieverwaltung und/oder anderen Geräten zu ermöglichen. In mindestens einer Ausführungsform kann/können SoC(s) 1004 verwendet werden, um Daten von Kameras (z.B. verbunden über Gigabit Multimedia Serial Link und Ethernet Kanäle), Sensoren (z.B. LIDAR-Sensor(en) 1064, RADAR-Sensor(en) 1060, usw., die über Ethernet-Kanäle verbunden sein können), Daten von dem Bus 1002 (z.B. Geschwindigkeit des Fahrzeugs 1000, Lenkradposition, usw.), Daten von einem oder mehreren GNSS-Sensor(en) 1058 (z.B. verbunden über einen Ethernet-Bus oder einen CAN-Bus), usw. zu verarbeiten. In mindestens einer Ausführungsform können ein oder mehrere SoC der SoC(s) 1004 außerdem dedizierte Hochleistungs-Massenspeicher-Steuereinrichtungen enthalten, die ihre eigenen DMA-Engines enthalten können und die verwendet werden können, um die CPU(s) 1006 von Routine-Datenverwaltungsaufgaben zu befreien.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1004 eine Ende-zu-Ende-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 überspannt und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Verfahren für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Tools bereitstellt. In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1004 schneller, zuverlässiger und sogar energie- und platzsparender als herkömmliche Systeme sein. Zum Beispiel können in mindestens einer Ausführungsform der/die Beschleuniger 1014 in Kombination mit der/den CPU(s) 1006, der/den GPU(s) 1008 und dem/den Datenspeicher(n) 1016 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die mit einer höheren Programmiersprache, wie z.B. C, konfiguriert sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, Leistungsanforderungen vieler Computer-Vision-Anwendungen zu erfüllen, z.B. in Bezug auf die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Hierin beschriebene Ausführungsformen ermöglichen eine gleichzeitige und/oder sequenzielle Ausführung mehrerer neuronaler Netzwerke und eine Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann in mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. der/den GPU(s) 1020) ausgeführt wird, eine Text- und Worterkennung beinhalten, die ein Lesen und Verstehen von Verkehrszeichen ermöglicht, einschließlich von Zeichen, für die ein neuronales Netzwerk nicht speziell trainiert wurde. In mindestens einer Ausführungsform kann ein DLA außerdem ein neuronales Netzwerk enthalten, das in der Lage ist, ein Schild zu identifizieren, zu interpretieren und semantisch zu verstehen und dieses semantische Verständnis an Wegplanungsmodule weiterzugeben, die auf einem CPU-Komplex laufen.
In mindestens einer Ausführungsform können mehrere neuronale Netzwerke gleichzeitig ausgeführt werden, wie beim Fahren in der Stufe 3, 4 oder 5. In mindestens einer Ausführungsform kann z.B. ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter weisen auf Vereisung hin“ zusammen mit einem elektrischen Licht von mehreren neuronalen Netzwerken unabhängig oder gemeinsam interpretiert werden. In mindestens einer Ausführungsform kann ein solches Warnschild selbst von einem ersten eingesetzten neuronalen Netzwerk (z.B. einem trainierten neuronalen Netzwerk) als Verkehrsschild identifiziert werden, kann der Text „Blinkende Lichter deuten auf Vereisung hin“ von einem zweiten eingesetzten neuronalen Netzwerk interpretiert werden, das eine Wegplanungssoftware des Fahrzeugs (die vorzugsweise auf einem CPU-Komplex ausgeführt wird) darüber informiert, dass dann, wenn blinkende Lichter erkannt werden, eine Vereisung vorliegt. In mindestens einer Ausführungsform kann ein blinkendes Licht durch den Betrieb eines dritten eingesetzten neuronalen Netzwerks über mehrere Frames hinweg identifiziert werden, das eine Wegplanungssoftware des Fahrzeugs über ein Vorhandensein (oder ein Fehlen) von blinkenden Lichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netzwerke gleichzeitig laufen, z.B. innerhalb eines DLA und/oder auf einer oder mehreren GPU(s) 1008.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1000 zu identifizieren. In mindestens einer Ausführungsform kann eine „Immer eingeschaltet“-Sensorverarbeitungs-Engine verwendet werden, um ein Fahrzeug zu entriegeln, wenn sich ein Besitzer einer Fahrertür nähert und die Lichter einschaltet, und um in einem Sicherheitsmodus ein solches Fahrzeug zu deaktivieren, wenn ein Besitzer ein solches Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1004 für Sicherheit gegen Diebstahl und/oder räuberische Angriffe auf Kraftfahrer bzw. Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1096 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden SoC(s) 1004 ein CNN zur Klassifizierung von Umgebungs- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, trainiert, um eine relative Annäherungsgeschwindigkeit eines Einsatzfahrzeugs zu identifizieren (z.B. unter Verwendung eines Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch darauf trainiert sein, Einsatzfahrzeuge zu identifizieren, die spezifisch für einen lokalen Bereich sind, in dem ein Fahrzeug fährt, wie von einem oder mehreren GNSS-Sensor(en) 1058 identifiziert. In mindestens einer Ausführungsform wird ein CNN bei einem Betrieb in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Betrieb in Nordamerika wird ein CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, ein Fahrzeug zu verlangsamen, an einen Straßenrand zu fahren, ein Fahrzeug zu parken und/oder ein Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe von Ultraschallsensor(en) 1062, bis Einsatzfahrzeuge vorbeifahren.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 eine oder mehrere CPU(s) 1018 (z.B. diskrete CPU(s) oder dCPU(s)) enthalten, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 1004 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 1018 beispielsweise einen X86-Prozessor umfassen. Die CPU(s) 1018 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und dem (der) SoC(s) 1004 und/oder der Überwachung des Status und der Gesundheit der Steuereinrichtung(en) 1036 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1030, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 GPU(s) 1020 (z.B. diskrete GPU(s) oder dGPU(s)) enthalten, die mit dem/den SoC(s) 1004 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK-Kanal) gekoppelt sein können. In mindestens einer Ausführungsform kann/können die GPU(s) 1020 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, z.B. durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netzwerke, und kann/können zum Trainieren und/oder Aktualisieren neuronaler Netzwerke verwendet werden, die zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren eines Fahrzeugs 1000 basieren.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 ferner eine Netzwerkschnittstelle 1024 enthalten, die, ohne darauf beschränkt zu sein, eine oder mehrere drahtlose Antennen 1026 (z.B. eine oder mehrere drahtlose Antennen 1026 für verschiedene Kommunikationsprotokolle, wie eine Mobilfunkantenne, eine Bluetooth-Antenne usw.) umfassen kann. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1024 verwendet werden, um eine drahtlose Verbindung zu Internet-Cloud-Diensten (z.B. mit Server(n) und/oder anderen Netzwerkgeräten), mit anderen Fahrzeugen und/oder mit Computergeräten (z.B. Client-Geräten von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 1000 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z.B. über Netzwerke und über das Internet) hergestellt werden. In mindestens einer Ausführungsform kann die direkte Verbindung über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1000 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1000 liefern (z.B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1000). In mindestens einer Ausführungsform kann eine solche vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1000 sein.
In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1024 ein SoC enthalten, das Modulations- und Demodulationsfunktionen bereitstellt und es der/den Steuereinrichtung(en) 1036 ermöglicht, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1024 ein Funkfrequenz-Frontend für die Aufwärtskonvertierung von Basisband auf Funkfrequenz und die Abwärtskonvertierung von Funkfrequenz auf Basisband enthalten. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Zum Beispiel können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Super-Heterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Frontend-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle umfassen.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem Datenspeicher 1028 enthalten, die, ohne darauf beschränkt zu sein, einen Speicher außerhalb des Chips (z.B. außerhalb des/der SoC(s) 1004) enthalten können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1028, ohne darauf beschränkt zu sein, ein oder mehrere Speicherelemente umfassen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash-Speicher, Festplatten und/oder andere Komponenten und/oder Geräte, die mindestens ein Bit von Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem einen oder mehrere GNSS-Sensor(en) 1058 (z.B. GPS und/oder unterstützte GPS-Sensoren) enthalten, um bei der Kartierung, der Wahrnehmung, der Erzeugung von Belegungsrastern und/oder den Pfadplanungsfunktionen zu assistieren. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1058 verwendet werden, einschließlich, zum Beispiel und ohne darauf beschränkt zu sein, ein GPS, das einen USB-Anschluss mit einer Ethernetzu-Seriell-Brücke (z.B. RS-172) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem einen oder mehrere RADAR-Sensor(en) 1060 enthalten. Der/die RADAR-Sensor(en) 1060 kann/können von dem Fahrzeug 1000 zur Fahrzeugerfassung mit großer Reichweite verwendet werden, auch bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1060 einen CAN-Bus und/oder den Bus 1002 (z.B. zur Übertragung der von dem/den RADAR-Sensor(en) 1060 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei in einigen Beispielen der Zugriff auf Rohdaten über Ethernet-Kanäle erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel, und ohne darauf beschränkt zu sein, kann/können der/die RADAR-Sensor(en) 1060 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform sind einer oder mehrere Sensoren des/der RADAR-Sensor(en) 1060 ein Puls-Doppler-RADAR-Sensor.
In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1060 verschiedene Konfigurationen umfassen, wie z.B. große Reichweite mit engem Sichtfeld, geringe Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit geringer Reichweite usw. In mindestens einer Ausführungsform kann RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelungsfunktion verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bereitstellen, das durch zwei oder mehr unabhängige Abtastungen realisiert wird, z.B. innerhalb eines Bereichs von 250 m (Meter). In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1060 dabei assistieren, zwischen statischen und sich bewegenden Objekten zu unterscheiden, und kann/können von dem ADAS-System 1038 für den Notbremsassistenten und die Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform können die in einem RADAR-System mit großer Reichweite enthaltenen Sensoren 1060, ohne darauf beschränkt zu sein, ein monostatisches multimodales RADAR mit mehreren (z.B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle umfassen. In mindestens einer Ausführungsform mit sechs Antennen können mittlere vier Antennen ein fokussiertes Strahlenmuster erzeugen, das dafür ausgelegt ist, die Umgebung des Fahrzeugs 1000 bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den benachbarten Fahrspuren zu erfassen. In mindestens einer Ausführungsform können zwei andere Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in eine Spur des Fahrzeugs 1000 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mit mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorne) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorne) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme, ohne darauf beschränkt zu sein, eine beliebige Anzahl von RADAR-Sensoren 1060 umfassen, die so ausgelegt sind, dass sie an beiden Enden des hinteren Stoßfängers installiert werden können. Wenn es an beiden Enden des hinteren Stoßfängers installiert ist, kann ein RADAR-Sensorsystem in mindestens einer Ausführungsform zwei Strahlen erzeugen, die tote Winkel in Richtung nach hinten und neben einem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite in dem ADAS-System 1038 zur Totwinkelerkennung und/oder Spurwechselassistenz verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem einen oder mehrere Ultraschall-Sensor(en) 1062 enthalten. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1062, der/die an der Vorderseite, der Rückseite und/oder einem Seitenort des Fahrzeugs 1000 positioniert sein kann/können, zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensor(en) 1062 verwendet werden, und können unterschiedliche Ultraschallsensor(en) 1062 für unterschiedliche Erfassungsbereiche (z.B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1062 auf funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 LIDAR-Sensor(en) 1064 enthalten. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1064 für Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder andere Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1064 auf der funktionalen Sicherheitsstufe ASIL B arbeiten. In mindestens einer Ausführungsform kann das Fahrzeug 1000 mehrere LIDAR-Sensoren 1064 (z.B. zwei, vier, sechs usw.) umfassen, die einen Ethernet-Kanal verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann (können) der/die LIDAR-Sensor(en) 1064 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld bereitzustellen. In mindestens einer Ausführungsform kann (können) der (die) handelsübliche(n) LIDAR-Sensor(en) 1064 eine beworbene Reichweite von ca. 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbit/s-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 1064 verwendet werden. In einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 1064 eine kleine Vorrichtung beinhalten, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 1000 eingebettet sein kann. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1064 ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad bereitstellen, mit einer Reichweite von 200 m, selbst bei Objekten mit geringem Reflexionsvermögen. In mindestens einer Ausführungsform kann (können) der/die frontseitige(n) LIDAR-Sensor(en) 1064 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad konfiguriert sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z.B. 3D-Flash-LIDAR, verwendet werden. In mindestens einer Ausführungsform verwendet 3D-Flash-LIDAR einen Blitz eines Lasers als eine Sendequelle, um die Umgebung des Fahrzeugs 1000 bis hin zu ca. 200 m zu beleuchten. In mindestens einer Ausführungsform umfasst eine Flash-LIDAR-Einheit, ohne darauf beschränkt zu sein, einen Empfänger bzw. Rezeptor, der die Laufzeit des Laserimpulses und das reflektierte Licht an jedem Pixel aufzeichnet, was wiederum der Entfernung von dem Fahrzeug 1000 zu Objekten entspricht. In mindestens einer Ausführungsform kann das Flash-LIDAR ermöglichen, dass mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung erzeugt werden. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer an jeder Seite des Fahrzeugs 1000. In mindestens einer Ausführungsform umfassen 3D-Flash-LIDAR-Systeme, ohne darauf beschränkt zu sein, eine Festkörper-3D-Festanordnungs-LIDAR-Kamera ohne bewegliche Teile außer einem Gebläse (z.B. eine nichtabtastende LIDAR-Vorrichtung). In mindestens einer Ausführungsform kann das Flash-LIDAR-Gerät einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht als eine 3D-Entfernungspunktwolke und koregistrierten Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug außerdem einen oder mehrere IMU-Sensor(en) 1066 enthalten. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1066 in der Mitte der Hinterachse des Fahrzeugs 1000 angeordnet sein. In mindestens einer Ausführungsform kann (können) der (die) IMU-Sensor(en) 1066 beispielsweise, und ohne darauf beschränkt zu sein, einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen umfassen. In mindestens einer Ausführungsform, z.B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1066, ohne darauf beschränkt zu sein, Beschleunigungsmesser und Gyroskope umfassen. In mindestens einer Ausführungsform, z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1066, ohne darauf beschränkt zu sein, Beschleunigungsmesser, Gyroskope und Magnetometer umfassen.
In mindestens einer Ausführungsform kann (können) der (die) IMU-Sensor(en) 1066 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1066 das Fahrzeug 1000 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem magnetischen Sensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt beobachtet und mit dem/den IMU-Sensor(en) 1066 korreliert werden. In mindestens einer Ausführungsform können der/die IMU-Sensor(en) 1066 und der/die GNSS-Sensor(en) 1058 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 Mikrofon(e) 1096 enthalten, die in dem und/oder um das Fahrzeug 1000 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1096 u. a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 ferner eine beliebige Anzahl von Kameratypen enthalten, einschließlich einer oder mehreren Stereokamera(s) 1068, Weitwinkelkamera(s) 1070, Infrarotkamera(s) 1072, Umgebungskamera(s) 1074, Fernkamera(s) 1098, Mittelbereichskamera(s) 1076 und/oder andere Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um einen gesamten Umfang des Fahrzeugs 1000 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras von dem Fahrzeug 1000 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die notwendige Abdeckung um das Fahrzeug 1000 herum bereitzustellen. In mindestens einer Ausführungsform kann die Anzahl eingesetzter Kameras je nach Ausführungsform unterschiedlich sein. Zum Beispiel kann in mindestens einer Ausführungsform das Fahrzeug 1000 sechs Kameras, sieben Kameras, zehn Kameras, zwölf Kameras oder eine andere Anzahl von Kameras umfassen. In mindestens einer Ausführungsform können die Kameras, als Beispiel und ohne darauf beschränkt zu sein, Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet Kommunikationen unterstützen. In mindestens einer Ausführungsform könnte jede Kamera wie zuvor hierin in Bezug auf 10A und 10B ausführlicher beschrieben ausgebildet sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem einen oder mehrere Vibrations- bzw. Schwingungssensor(en) 1042 enthalten. In mindestens einer Ausführungsform kann/können der/die Schwingungssensor(en) 1042 Schwingungen von Komponenten des Fahrzeugs 1000, wie z.B. der Achse(n), messen. Zum Beispiel können in mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1042 verwendet werden, können Unterschiede zwischen Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in der Schwingung zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 1000 ein ADAS-System 1038 enthalten. In mindestens einer Ausführungsform kann das ADAS-System 1038 in einigen Beispielen, ohne darauf beschränkt zu sein, ein SoC enthalten. In mindestens einer Ausführungsform kann das ADAS-System 1038, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelungssystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelungssystems („CACC“), eines Vorwärts-Crash-Warnsystems („FCW“), eines automatischen Notbremssystems („AEB“), eines Spurverlassenswarnsystems („LDW“), eines Spurhalteassistenzsystems („LKA“), eines Warnsystems für den toten Winkel („BSW“), eines Warnsystem für den rückwärtigen Querverkehr („RCTW“), eines Kollisionswarnsystems („CW“), eines Spurzentrierungssystems („LC“) und/oder anderer Systeme, Merkmale und/oder Funktionen beinhalten.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1060, LIDAR-Sensor(en) 1064 und/oder eine beliebige Anzahl von Kamera(s) verwenden. In mindestens einer Ausführungsform kann das ACC-System ein in Längsrichtung wirkendes bzw. longitudinales ACC-System und/oder ein in Seitenrichtung wirkendes bzw. laterales ACC-System umfassen. In mindestens einer Ausführungsform überwacht und steuert das longitudinale ACC-System den Abstand zu einem Fahrzeug unmittelbar vor dem Fahrzeug 1000 und passt die Geschwindigkeit des Fahrzeugs 1000 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform führt das laterale ACC-System eine Abstandskontrolle durch und rät dem Fahrzeug 1000, die Spur zu wechsein, wenn dies erforderlich ist. In mindestens einer Ausführungsform ist das laterale ACC mit anderen ADAS-Anwendungen wie beispielsweise LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 1024 und/oder die Funkantenne(n) 1026 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z.B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug („V2V“) Kommunikationsverbindung bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug („12V“) Kommunikationsverbindung bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z.B. Fahrzeuge, die sich unmittelbar vor und in derselben Spur wie Fahrzeug 1000 befinden), während das 12V-Kommunikationskonzept Informationen über Verkehr weiter voraus liefert. In mindestens einer Ausführungsform kann ein CACC-System entweder eine oder beide der 12V- und V2V-Informationsquellen enthalten. In mindestens einer Ausführungsform kann ein CACC-System angesichts der Informationen über Fahrzeuge vor dem Fahrzeug 1000 zuverlässiger sein und hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist ein FCW-System so konzipiert, dass es einen Fahrer vor einer Gefahr warnt, so dass ein solcher Fahrer korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet ein FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1060, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der bzw. das elektrisch gekoppelt ist, um eine Rückmeldung an den Fahrer bereitzustellen, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann ein FCW-System eine Warnung ausgeben, z.B. in Form eines Tons, einer optischen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erfasst ein AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, falls ein Fahrer nicht innerhalb eines bestimmten Zeit- oder Abstandsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1060 verwenden, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform wird dann, wenn ein AEB-System eine Gefahr erkennt, das AEB-System typischerweise zuerst den Fahrer darauf hinweisen, korrigierende Maßnahmen zu ergreifen, um eine Kollision zu vermeiden, und falls dieser Fahrer keine korrigierende Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um eine Auswirkung einer vorhergesagten Kollision zu verhindern oder zumindest abzuschwächen. In mindestens einer Ausführungsform kann ein AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Voraufprall-Bremsung umfassen.
In mindestens einer Ausführungsform stellt ein LDW-System optische, akustische und/oder taktile Warnungen, wie z.B. Lenkrad- oder Sitzvibrationen, bereit, um den Fahrer zu warnen, wenn das Fahrzeug 1000 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird ein LDW-System nicht aktiviert, wenn ein Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er beispielsweise einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der bzw. das elektrisch gekoppelt ist, um eine Rückmeldung an den Fahrer bereitzustellen, wie z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist ein LKA-System eine Variante eines LDW-Systems. In mindestens einer Ausführungsform stellt ein LKA-System Lenkeingaben oder eine Bremsung bereit, um das Fahrzeug 1000 zu korrigieren, wenn das Fahrzeug 1000 beginnt, seine Fahrspur zu verlassen.
In mindestens einer Ausführungsform erfasst und warnt ein BSW-System einen Fahrer vor Fahrzeugen im toten Winkel des Fahrzeugs. In mindestens einer Ausführungsform kann ein BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann ein BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann ein BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(en) 1060 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit der Fahrerrückmeldung gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann ein RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung bereitstellen, wenn ein Objekt außerhalb des Bereichs einer Rückfahrkamera erkannt wird, wenn das Fahrzeug 1000 rückwärtsfährt. In mindestens einer Ausführungsform umfasst ein RCTW-System ein AEB-System, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann ein RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1060 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch gekoppelt ist/sind, um eine Rückmeldung an den Fahrer-bereitzustellen, wie z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme anfällig für falsch positive Ergebnisse sein, die für einen Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme einen Fahrer warnen und es diesem Fahrer erlauben, zu entscheiden, ob eine Sicherheitsbedingung wirklich existiert, und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 1000 im Falle widersprüchlicher Ergebnisse selbst, ob das Ergebnis eines Primärcomputers oder eines Sekundärcomputers (z.B. eine erste Steuereinheit oder eine zweite Steuereinheit von Steuereinheiten 1036) beachtet wird. In mindestens einer Ausführungsform kann das ADAS-System 1038 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Backup-Computer-Rationalitätsmonitor redundante diverse Software auf Hardwarekomponenten ausführen, um Fehler in der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1038 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt eine übergeordnete MCU, wie der Konflikt zu lösen ist, um einen sicheren Betrieb zu gewährleisten, falls Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers in Konflikt stehen.
In mindestens einer Ausführungsform kann ein Primärcomputer so konfiguriert sein, dass er einer übergeordneten MCU einen Konfidenz- bzw. Vertrauenswert liefert, der das Vertrauen dieses Primärcomputers in ein gewähltes Ergebnis angibt. In mindestens einer Ausführungsform kann diese übergeordnete MCU der Anweisung dieses Primärcomputers folgen, falls dieser Konfidenzwert einen Schwellenwert überschreitet, unabhängig davon, ob dieser Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, in der ein Konfidenzwert einen Schwellenwert nicht erreicht und der Primärcomputer und der Sekundärcomputer unterschiedliche Ergebnisse (z.B. einen Konflikt) anzeigen, kann eine übergeordnete MCU zwischen den Computern vermitteln, um ein geeignetes Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann eine übergeordnete MCU so konfiguriert sein, dass sie ein neuronales Netzwerk bzw. neuronale Netzwerke ausführt, das bzw. die so trainiert und konfiguriert ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage von Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers Bedingungen bestimmt bzw. bestimmen, unter denen dieser Sekundärcomputer Fehlalarme liefert. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netzwerk(e) in einer übergeordneten MCU lernen, wann der Ausgabe eines Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann in mindestens einer Ausführungsform, wenn dieser Sekundärcomputer ein RADAR-basiertes FCW-System ist, ein neuronales Netzwerk in dieser übergeordneten MCU lernen, wenn ein FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z.B. ein Abflussgitter oder ein Gullydeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform kann dann, wenn ein Sekundärcomputer ein kamerabasiertes LDW-System ist, ein neuronales Netzwerk in dieser übergeordneten MCU lernen, das LDW-System zu übersteuern, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich ein sicherstes Manöver ist. In mindestens einer Ausführungsform kann eine übergeordnete MCU mindestens einen DLA oder eine GPU enthalten, der/die für die Ausführung von neuronalen Netzwerken mit zugehörigem Speicher geeignet ist. In mindestens einer Ausführungsform kann eine übergeordnete MCU eine Komponente des/der SoC(s) 1004 umfassen und/oder als solche enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 1038 einen Sekundärcomputer enthalten, der die ADAS-Funktionalität unter Verwendung klassischer Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann dieser Sekundärcomputer klassische Computer-Vision-Regeln (wenn-dann bzw. if-then) verwenden, und kann das Vorhandensein eines neuronalen Netzwerks (von neuronalen Netzwerken) in einer übergeordneten MCU die Zuverlässigkeit, Sicherheit und Leistung verbessern. Zum Beispiel macht in mindestens einer Ausführungsform eine diverse Implementierung und absichtliche Nicht-Identität ein Gesamtsystem fehlertoleranter, insbesondere gegenüber Fehlern, die durch Software (oder die Software-Hardware-Schnittstelle) verursacht werden. Wenn beispielsweise in mindestens einer Ausführungsform ein Softwarefehler in der auf einem Primärcomputer laufenden Software auftritt und ein nicht identischer Softwarecode, der auf einem Sekundärcomputer läuft, ein konsistentes Gesamtergebnis liefert, dann kann eine übergeordnete MCU ein größeres Vertrauen haben, dass ein Gesamtergebnis korrekt ist und ein Fehler in Software oder Hardware auf diesem Primärcomputer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann eine Ausgabe des ADAS-Systems 1038 in den Wahrnehmungsblock eines Primärcomputers und/oder in den Block für dynamische Fahraufgaben des Primärcomputers eingespeist werden. Wenn das ADAS-System 1038 beispielsweise eine Vorwärtsaufprallwarnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann ein Wahrnehmungsblock in mindestens einer Ausführungsform diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der Sekundärcomputer über ein eigenes neuronales Netzwerk verfügen, das trainiert ist und somit ein Risiko von Fehlalarmen reduziert, wie hierin beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem ein Infotainment-SoC 1030 (z.B. ein bordeigenes Infotainment-System (IVI)) enthalten. Obwohl als SoC dargestellt und beschrieben, kann das Infotainment-System-SoC 1030 in mindestens einer Ausführungsform kein SoC sein und kann, ohne darauf beschränkt zu sein, zwei oder mehr diskrete Komponenten umfassen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1030, ohne darauf beschränkt zu sein, eine Kombination aus Hardware und Software umfassen, die verwendet werden kann, um Audio (z.B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z.B. TV, Filme, Streaming usw.), Telefon (z.B. Freisprechen), Netzwerkkonnektivität (z.B. LTE, WiFi usw.) und/oder Informationsdienste (z.B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) an Fahrzeug 1000 bereitzustellen. Das Infotainment-SoC 1030 könnte beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoabspieler, USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Anzeige („HUD“, Head-Up Display), eine HMI-Anzeige 1034, ein Telematikgerät, ein Bedienfeld (z.B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten umfassen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1030 außerdem verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) zur Verfügung zu stellen, z.B. Informationen von dem ADAS-System 1038, Informationen zum autonomen Fahren wie beispielsweise geplante Fahrzeugmanöver, Trajektorien bzw. Bewegungsbahnen, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen usw.) und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 1030 eine beliebige Menge und Art von GPU-Funktionalität enthalten. In mindestens einer Ausführungsform kann das Infotainment-SoC 1030 über den Bus 1002 mit anderen Geräten, Systemen und/oder Komponenten des Fahrzeugs 1000 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 1030 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, wenn die primäre(n) Steuereinheit(en) 1036 (z.B. primäre und/oder Backup-Computer des Fahrzeugs 1000) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1030 das Fahrzeug 1000 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie hierin beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 1000 außerdem ein Kombiinstrument 1032 (z.B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.) enthalten. In mindestens einer Ausführungsform kann das Kombiinstrument 1032, ohne darauf beschränkt zu sein, eine Steuereinrichtung bzw. einen Controller und/oder einen Supercomputer (z.B. eine diskrete Steuereinrichtung oder einen diskreten Supercomputer) enthalten. In mindestens einer Ausführungsform kann das Kombiinstrument 1032, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Instrumenten wie Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurt-Warnleuchte(n), Parkbrems-Warnleuchte(n), Motor-Fehlfunktionsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z.B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. enthalten. In einigen Beispielen können Informationen von dem Infotainment-SoC 1030 und dem Kombiinstrument 1032 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 1032 als Teil des Infotainment-SoCs 1030 enthalten sein oder umgekehrt.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 10C für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 10C für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
10D ist ein Diagramm eines Systems 1076 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1000 aus 10A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 1076, ohne darauf beschränkt zu sein, den/die Server 1078, das/die Netzwerk(e) 1090 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1000, umfassen. In mindestens einer Ausführungsform kann/können der/die Server 1078, ohne darauf beschränkt zu sein, eine Vielzahl von GPUs 1084(A)-1084(H) (hierin kollektiv als GPUs 1084 bezeichnet), PCIe-Switches 1082(A)-1082(H) (hierin kollektiv als PCIe-Switches 1082 bezeichnet), und/oder CPUs 1080(A)-1080(B) (hierin kollektiv als CPUs 1080 bezeichnet) umfassen. In mindestens einer Ausführungsform können die GPUs 1084, die CPUs 1080 und die PCIe-Switches 1082 über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z.B., und ohne darauf beschränkt zu sein, die von NVIDIA entwickelten NVLink-Schnittstellen 1088 und/oder PCIe-Verbindungen 1086. In mindestens einer Ausführungsform sind die GPUs 1084 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1084 und PCIe-Switches 1082 über PCIe-Verbindungen verbunden. Zwar sind acht GPUs 1084, zwei CPUs 1080 und vier PCIe-Switches 1082 dargestellt, dies soll jedoch nicht als beschränkend sein. In mindestens einer Ausführungsform kann jeder der Server 1078, ohne darauf beschränkt zu sein, eine beliebige Anzahl von GPUs 1084, CPUs 1080 und/oder PCIe-Switches 1082 in beliebiger Kombination enthalten. Zum Beispiel könnte(n) in mindestens einer Ausführungsform jeder (der) Server 1078 acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1084 enthalten.
In mindestens einer Ausführungsform können der/die Server 1078 über Netzwerk(e) 1090 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder geänderte Straßenbedingungen, wie z.B. kürzlich begonnene Straßenarbeiten, zeigen. In mindestens einer Ausführungsform kann/können der/die Server 1078 über das/die Netzwerk(e) 1090 und an die Fahrzeuge neuronale Netzwerke 1092, aktualisiert oder anderweitig, und/oder Karteninformationen 1094 übertragen, einschließlich, ohne darauf beschränkt zu sein, Informationen bezüglich des Verkehrs und der Straßenbedingungen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1094, ohne darauf beschränkt zu sein, Aktualisierungen für die HD-Karte 1022 beinhalten, wie z.B. Informationen über Baustellen, Schlaglöcher, Umleitungen, Überschwemmungen und/oder andere Hindernisse. In mindestens einer Ausführungsform können neuronale Netzwerke 1092 und/oder Karteninformationen 1094 aus neuem Training und/oder Erfahrungen resultieren, die in Daten dargestellt werden, die von einer beliebigen Anzahl von Fahrzeugen in einer Umgebung empfangen werden, und/oder zumindest teilweise auf Training basieren, das in einem Datenzentrum (z.B. unter Verwendung von Server(n) 1078 und/oder anderen Servern) durchgeführt wird.
In mindestens einer Ausführungsform können der/die Server 1078 verwendet werden, um Modelle für maschinelles Lernen (z.B. neuronale Netze) zu trainieren, die zumindest teilweise auf Trainingsdaten basieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen erzeugt werden und/oder in einer Simulation (z.B. unter Verwendung einer Spiele-Engine) erzeugt werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z.B. wenn das zugehörige neuronale Netzwerk von überwachtem Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht getaggt und/oder vorverarbeitet (z.B. wenn das zugehörige neuronale Netzwerk kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können die Modelle maschinellen Lernens, sobald sie trainiert sind, von den Fahrzeugen (z.B. durch Übertragung an die Fahrzeuge über das/die Netzwerk(e) 1090 verwendet werden, und/oder können die Modelle maschinellen Lernens von dem/den Server(n) 1078 zur Fernüberwachung der Fahrzeuge verwendet werden.
In mindestens einer Ausführungsform können der/die Server 1078 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Netzwerke in Echtzeit anwenden, um ein intelligentes Inferenzieren in Echtzeit durchzuführen. In mindestens einer Ausführungsform können Server 1078 Deep-Learning-Supercomputer und/oder dedizierte Kl-Computer umfassen, die von GPU(s) 1084 angetrieben werden, wie z.B. von NVIDIA entwickelte DGX- und DGX Station-Maschinen. In mindestens einer Ausführungsform können der/die Server 1078 jedoch auch Deep-Learning-Infrastrukturen umfassen, die CPU-betriebene Rechenzentren verwenden.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur des/der Server(s) 1078 in der Lage sein, schnell und in Echtzeit zu inferenzieren, und kann diese Fähigkeit nutzen, um den Zustand bzw. die Gesundheit der Prozessoren, der Software und/oder der zugehörigen Hardware in dem Fahrzeug 1000 zu bewerten und zu überprüfen. Zum Beispiel kann in mindestens einer Ausführungsform die Deep-Learning-Infrastruktur periodische Aktualisierungen von dem Fahrzeug 1000 empfangen, wie z.B. eine Sequenz von Bildern und/oder Objekten, die das Fahrzeug 1000 in dieser Sequenz von Bildern lokalisiert hat (z.B. über Computer-Vision und/oder andere Machine-Learning-Objektklassifizierungsverfahren). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netzwerk ausführen, um Objekte zu identifizieren und sie mit Objekten zu vergleichen, die von dem Fahrzeug 1000 identifiziert wurden, und falls die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1000 eine Fehlfunktion aufweist, dann kann/können der/die Server 1078 ein Signal an das Fahrzeug 1000 senden, das einen ausfallsicheren Computer des Fahrzeugs 1000 anweist, die Kontrolle zu übernehmen, die Passagiere zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 1078 GPU(s) 1084 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. TensorRT 3-Geräte von NVIDIA) enthalten. In mindestens einer Ausführungsform kann eine Kombination von GPU-betriebenen Servern und Inferenzbeschleunigung eine Echtzeit-Reaktionsfähigkeit ermöglichen. In mindestens einer Ausführungsform, z.B. wenn die Leistung weniger kritisch ist, können Server, die von CPUs, FPGAs und anderen Prozessoren betrieben werden, für die Inferenzierung verwendet werden. In mindestens einer Ausführungsform werden die Hardwarestruktur(en) 715 verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zu der/den Hardwarestruktur(en) 715 werden hierin in Verbindung mit 7A und/oder 7B beschrieben.
COMPUTERSYSTEME
11 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Geräten und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon 1100 sein kann, das mit einem Prozessor gebildet ist, der Ausführungseinheiten zur Ausführung einer Anweisung enthalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1100, ohne darauf beschränkt zu sein, eine Komponente, wie beispielsweise einen Prozessor 1102, umfassen, um Ausführungseinheiten einschließlich Logik zur Ausführung von Algorithmen zur Verarbeitung von Daten zu verwenden, gemäß der Erfindung, wie in der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1100 Prozessoren enthalten, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1100 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch in anderen Geräten wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System umfassen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1100, ohne darauf beschränkt zu sein, einen Prozessor 1102 enthalten, der, ohne darauf beschränkt zu sein, eine oder mehrere Ausführungseinheiten 1108 enthalten kann, um ein Training und/oder eine Inferenzierung eines Modells maschinellen Lernens gemäß hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 11 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Computersystem 11 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1102, ohne darauf beschränkt zu sein, einen Mikroprozessor mit komplexem Befehlssatz („CISC“), einen Mikroprozessor mit reduziertem Befehlssatz („RISC“), einen Mikroprozessor mit sehr langem Befehlswort („VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie z.B. einen digitalen Signalprozessor, umfassen. In mindestens einer Ausführungsform kann der Prozessor 1102 mit einem Prozessorbus 1110 verbunden sein, der Datensignale zwischen dem Prozessor 1102 und anderen Komponenten in dem Computersystem 1100 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1102, ohne darauf beschränkt zu sein, einen internen Cachespeicher der Ebene 1 („L1“) („Cache“) 1104 enthalten. In mindestens einer Ausführungsform kann der Prozessor 1102 einen einzigen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 1102 befinden. Andere Ausführungsformen können auch eine Kombination aus sowohl internen als auch externen Caches enthalten, je nach spezieller Implementierung und Bedürfnissen. In mindestens einer Ausführungsform kann eine Registerdatei 1106 verschiedene Datentypen in verschiedenen Registern speichern, darunter, ohne darauf beschränkt zu sein, Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1108, einschließlich, ohne darauf beschränkt zu sein, Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1102. In mindestens einer Ausführungsform kann der Prozessor 1102 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1108 eine Logik zur Verarbeitung eines gepackten Befehlssatzes 1109 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 1109 in den Befehlssatz eines Universalprozessors 1102 zusammen mit der zugehörigen Schaltung zur Ausführung von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 1102 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus dieses Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1108 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikgeräten, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1100, ohne darauf beschränkt zu sein, einen Speicher 1120 enthalten. In mindestens einer Ausführungsform kann der Speicher 1120 als ein dynamischer Direktzugriffsspeicher („DRAM“), ein statischer Direktzugriffsspeicher („SRAM“), ein Flash-Speicher oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1120 eine oder mehrere Anweisung(en) 1119 und/oder Daten 1121 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 1102 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 1110 und dem Speicher 1120 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip, ohne darauf beschränkt zu sein, einen Speichercontroller-Hub („MCH“, Memory Controller Hub) 1116 enthalten, und kann der Prozessor 1102 mit dem MCH 1116 über den Prozessorbus 1110 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1116 einen Speicherpfad 1118 mit hoher Bandbreite zu dem Speicher 1120 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1116 Datensignale zwischen dem Prozessor 1102, dem Speicher 1120 und anderen Komponenten in dem Computersystem 1100 leiten und Datensignale zwischen dem Prozessorbus 1110, dem Speicher 1120 und einer System-E/A-Schnittstelle 1122 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogikchip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 1116 über einen Speicherpfad 1118 mit hoher Bandbreite mit dem Speicher 1120 gekoppelt sein, und kann eine Grafik-/Videokarte 1112 über eine Accelerated Graphics Port („AGP“)-Verbindung 1114 mit dem MCH 1116 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1100 eine System-E/A-Schnittstelle 1122 verwenden, bei dem es sich um einen proprietären Hub-Schnittstellenbus handelt, um den MCH 1116 mit einem E/A-Controller-Hub („ICH“) 1130 zu verbinden. In mindestens einer Ausführungsform kann der ICH 1130 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus, ohne darauf beschränkt zu sein, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1120, einem Chipsatz und dem Prozessor 1102 umfassen. Beispiele können, ohne darauf beschränkt zu sein, einen Audiocontroller 1129, einen Firmware-Hub („Flash-BIOS“) 1128, einen drahtlosen Transceiver 1126, einen Datenspeicher 1124, einen Legacy-E/A-Controller 1123 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsport 1127, wie einen Universal Serial Bus („USB“)-Port, und einen Netzwerkcontroller 1134 umfassen. In mindestens einer Ausführungsform kann der Datenspeicher 1124 aus einem Festplattenlaufwerk, einem Diskettenlaufwerk, einem CD-ROM-Gerät, einem Flash-Speichergerät oder einem anderen Massenspeichergerät bestehen.
In mindestens einer Ausführungsform zeigt 11 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 11 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 11 dargestellten Vorrichtungen mit proprietären Interconnects bzw. Zwischenverbindungen, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 1100 über Compute-Express-Verbindung (CXL)-Verbindungen miteinander verbunden.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 11 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 11 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
12 ist ein Blockdiagramm, das ein elektronisches Gerät 1200 zur Nutzung eines Prozessors 1210 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das elektronische Gerät 1200 beispielsweise, und ohne darauf beschränkt zu sein, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, ein mobiles Gerät, ein Telefon, ein eingebetteter Computer oder jedes andere geeignete elektronische Gerät sein.
In mindestens einer Ausführungsform kann das elektronische Gerät 1200, ohne darauf beschränkt zu sein, einen Prozessor 1210 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten kommunikativ verbunden ist. In mindestens einer Ausführungsform ist der Prozessor 1210 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen 1°C-Bus, einen Systemverwaltungsbus („SMBus“), einen Low-Pin-Count-Bus (LPC), eine serielle Peripherieschnittstelle („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal Asynchronous Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 12 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 12 ein beispielhaftes System auf einem Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 12 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 12 über Compute-Express-Verbindung (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 12 eine Anzeige 1224, einen berührungsempfindlichen Bildschirm bzw. Touchscreen 1225, eine berührungsempfindliche Sensorfläche bzw. ein Touchpad 1230, eine Nahfeldkommunikations- bzw. Near Field Communications-Einheit („NFC“) 1245, einen Sensor-Hub 1240, einen Wärmesensor 1246, einen Express-Chipsatz („EC“) 1235, ein Trusted Platform Module („TPM“) 1238, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1222, einen DSP 1260, ein Laufwerk („SSD oder HDD“) 1220 wie beispielsweise eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine Wireless Local Area Network-Einheit („WLAN“) 1250, eine Bluetooth-Einheit 1252, eine Wireless Wide Area Network-Einheit („WWAN“) 1256, ein Global Positioning System (GPS) 1255, eine Kamera („USB 3.0-Kamera“) 1254, wie z.B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1215, die z.B. in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die hierin beschriebenen Komponenten kommunikativ mit dem Prozessor 1210 verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1241, ein Umgebungslichtsensor („ALS“; Ambient Light Sensor) 1242, ein Kompass 1243 und ein Gyroskop 1244 kommunikativ mit dem Sensor-Hub 1240 verbunden sein. In mindestens einer Ausführungsform können ein Wärmesensor 1239, ein Lüfter 1237, eine Tastatur 1246 und ein Touchpad 1230 kommunikativ mit dem EC 1235 gekoppelt sein. In mindestens einer Ausführungsform können Lautsprecher 1263, ein Kopfhörer 1264 und ein Mikrofon („mic“) 1265 kommunikativ mit einer Audioeinheit („audio codec and class d amp“, Audio-Codierer/Decodierer und Klasse D-Verstärker) 1264 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1260 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1264 beispielsweise, und ohne darauf beschränkt zu sein, einen Audio-Codierer/Decodierer („Codec“) und einen Verstärker der Klasse D umfassen. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1257 kommunikativ mit der WWAN-Einheit 1256 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1250 und die Bluetooth-Einheit 1252 sowie die WWAN-Einheit 1256 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 12 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 12 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
13 veranschaulicht ein Computersystem 1300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1300 so konfiguriert, dass es verschiedene Prozesse und Verfahren implementiert, die in dieser Offenbarung beschrieben werden.
In mindestens einer Ausführungsform umfasst das Computersystem 1300, ohne darauf beschränkt zu sein, mindestens eine Zentralverarbeitungseinheit („CPU“) 1302, die mit einem Kommunikationsbus 1310 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie z.B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(en) implementiert ist. In mindestens einer Ausführungsform umfasst das Computersystem 1300, ohne darauf beschränkt zu sein, einen Hauptspeicher 1304 und eine Steuerlogik (z.B. implementiert als Hardware, Software oder einer Kombination davon), und werden Daten in dem Hauptspeicher 1304 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1322 eine Schnittstelle zu anderen Rechengeräten und Netzwerken bereit, um mit dem Computersystem 1300 Daten von anderen Systemen zu empfangen und an andere Systeme zu übertragen.
In mindestens einer Ausführungsform umfasst das Computersystem 1300, ohne darauf beschränkt zu sein, Eingabevorrichtungen 1308, ein Parallelverarbeitungssystem 1312 und Anzeigevorrichtungen 1306, die mit einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), eine Leuchtdioden („LED“)-Anzeige, eine Plasma-Anzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabevorrichtungen 1308, wie beispielsweise Tastatur, Maus, Touchpad, Mikrofon usw. empfangen. In mindestens einer Ausführungsform kann jedes hierin beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 13 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 13 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
14 veranschaulicht ein Computersystem 1400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Computersystem 1400, ohne darauf beschränkt zu sein, einen Computer 1410 und einen USB-Stick 1420. In mindestens einer Ausführungsform kann der Computer 1410, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) enthalten. In mindestens einer Ausführungsform umfasst der Computer 1410, ohne darauf beschränkt zu sein, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform umfasst der USB-Stick 1420, ohne darauf beschränkt zu sein, eine Verarbeitungseinheit 1430, eine USB-Schnittstelle 1440 und eine USB-Schnittstellenlogik 1450. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1430 ein/eine beliebiges Befehlsausführungssystem, -gerät oder -vorrichtung sein, das/die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1430, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht dargestellt) umfassen. In mindestens einer Ausführungsform umfasst die Verarbeitungseinheit 1430 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist die Verarbeitungseinheit 1430 in mindestens einer Ausführungsform eine Tensorverarbeitungseinheit bzw. Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1430 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Sehens und des maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1440 ein beliebiger Typ eines USB-Steckers oder einer USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1440 zum Beispiel eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1440 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1450 eine beliebige Menge und Art von Logik enthalten, die es der Verarbeitungseinheit 1430 ermöglicht, über den USB-Anschluss 1440 mit Geräten (z.B. den Computer 1410) zu kommunizieren.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 14 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
In mindestens einer Ausführungsform können die Inferenzierungs- und/oder Trainingslogiken 4B und 5 im System von 14 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet wurden.
15A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1510-1513 mit einer Vielzahl von Mehrkern-Prozessoren 1505-1506 über Hochgeschwindigkeitsverbindungen 1540-1543 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1540-1543 einen Kommunikationsdurchsatz von 4GB/s, 24GB/s, 80GB/s oder höher. In mindestens einer Ausführungsform können verschiedene Verbindungsprotokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0. In verschiedenen Figuren repräsentieren „N“ und „M“ positive Ganzzahlen, deren Werte sich von Figur zu Figur unterscheiden können.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 1510 über Hochgeschwindigkeitsverbindungen 1529(1)-1529(2) miteinander verbunden, die mit ähnlichen oder anderen Protokollen/Verbindungen implementiert sein können als den für Hochgeschwindigkeitsverbindungen 1540(1)-1540(N) verwendeten. In ähnlicher Weise können zwei oder mehr der Mehrkern-Prozessoren 1505 über eine Hochgeschwindigkeitsverbindung 1528 verbunden sein, bei denen es sich um symmetrische Multiprozessor (SMP)-Busse handeln kann, die mit 20GB/s, 30GB/s, 120GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen, in 15A gezeigten Systemkomponenten über ähnliche Protokolle/Verbindungen erfolgen (z.B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1505 über jeweilige Speicherverbindungen 1526(1)-1526(M) kommunikativ mit einem Prozessorspeicher 1501(1)-1501(M) verbunden, und ist jede GPU 1510(1)-1510(N) über GPU-Speicherverbindungen 1550(1)-1550(N) jeweils kommunikativ mit GPU-Speicher 1520(1)-1520(N) verbunden. In mindestens einer Ausführungsform können die Speicherverbindungen 1526 und 1550 können ähnliche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielhaft, und ohne darauf beschränkt zu sein, können die Prozessorspeicher 1501(1)-1501(M) und die GPU-Speicher 1520 flüchtige Speicher wie beispielsweise dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B._GDDR5, GDDR6) oder Speicher mit hoher Bandbreite bzw. High-Bandwidth-Memory (HBM) sein, und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In mindestens einer Ausführungsform kann ein Teil der Prozessorspeicher 1501 flüchtiger Speicher und ein anderer Teil nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie hierin beschrieben, können verschiedene Mehrkern-Prozessoren 1505 und GPUs 1510 zwar physisch jeweils mit einem bestimmten Speicher 1501, 1520 gekoppelt sein, und/oder kann eine vereinheitlichte Speicherarchitektur implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1501(1)-1501(M) jeweils 64 GB Systemadressraum umfassen und können die GPU-Speicher 1520(1)-1530(M) jeweils 32 GB Systemadressraum umfassen, was zu einem adressierbaren Gesamtspeicher von insgesamt 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
15B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Mehrkern-Prozessor 1507 und einem Grafikbeschleunigungsmodul 1546, gemäß einer beispielhaften Ausführungsform. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1546 einen oder mehrere GPU-Chips enthalten, die auf einer Leiterkarte integriert sind, die über die Hochgeschwindigkeitsverbindung 1540 (z.B. ein PCIe-Bus, NVLink usw.) mit dem Prozessor 1507 gekoppelt ist/sind. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1546 alternativ in bzw. auf einem gleichen Gehäuse oder Chip mit dem Prozessor 1507 integriert sein.
In mindestens einer Ausführungsform umfasst der Prozessor 1507 eine Vielzahl von Kernen 1560A-1560D, jeder mit einem Translation-Lookaside-Puffer („TLB“) 1561A-1561D und einem oder mehreren Caches 1562A-1562D. In mindestens einer Ausführungsform können die Kerne 1560A-1560D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten enthalten, die nicht dargestellt sind. In mindestens einer Ausführungsform können die Caches 1562A-1562D Level 1 (L1) und Level 2 (L2) Caches umfassen. Darüber hinaus können ein oder mehrere gemeinsam genutzte Caches 1556 in den Caches 1562A-1562D enthalten sein und von Gruppen von Kernen 1560A-1560D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1507 umfasst beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In mindestens einer Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. In mindestens einer Ausführungsform sind der Prozessor 1507 und das Grafikbeschleunigungsmodul 1546 mit dem Systemspeicher 1514 verbunden, der die Prozessorspeicher 1501(1)-1501(M) von 15A enthalten kann.
In mindestens einer Ausführungsform wird Kohärenz für Daten und Befehle, die in den verschiedenen Caches 1562A-1562D, 1556 und in dem Systemspeicher 1514 gespeichert sind, über die Kommunikation zwischen den Kernen über einen Kohärenzbus 1564 aufrechterhalten. In mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um im Ansprechen auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1564 zu kommunizieren. In mindestens einer Ausführungsform ist ein Cache Snooping-Protokoll über den Kohärenzbus 1564 implementiert, um Cache-Zugriffe auszuspähen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 1525 das Grafikbeschleunigungsmodul 1546 kommunikativ an den Kohärenzbus 1564, wodurch das Grafikbeschleunigungsmodul 1546 als ein Peer der Kerne 1560A-1560D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt In mindestens einer Ausführungsform eine Schnittstelle 1535 die Konnektivität zu der Proxy-Schaltung 1525 über eine Hochgeschwindigkeitsverbindung 1540 (z.B. einen PCIe-Bus, NVLink usw.) her, und verbindet eine Schnittstelle 1537 das Grafikbeschleunigungsmodul 1546 mit der Hochgeschwindigkeitsverbindung 1540.
In mindestens einer Ausführungsform stellt eine Beschleunigerintegrationsschaltung 1536 Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interrupt-Verwaltungsdienste im Namen einer Vielzahl von Grafikverarbeitungs-Engines 1531(1)-1532(N) des Grafikbeschleunigungsmoduls 1546 bereit. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1531(1)-1532(N) jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1531(1)-1532(N) alternativ verschiedene Typen von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Encoder/Decoder), Abtaster bzw. Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1546 ein Grafikprozessor (GPU) mit einer Vielzahl von Grafikverarbeitungs-Engines 1531(1)-1532(N) sein, oder können die Grafikverarbeitungs-Engines 1531(1)-1532(N) einzelne GPUs sein, die in bzw. auf einem gemeinsamen Gehäuse, einer Leiterkarte oder einem Chip integriert sind.
In mindestens einer Ausführungsform enthält die Beschleunigerintegrationsschaltung 1536 eine Speicherverwaltungseinheit (MMU) 1539 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie z.B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1514. In mindestens einer Ausführungsform kann die MMU 1539 auch einen Translations-Lookaside-Buffer (TLB) (nicht dargestellt) zur Zwischenspeicherung von Übersetzungen von virtuellen/effektiven in physische/reale Adressen enthalten. In mindestens einer Ausführungsform kann ein Cache 1538 Befehle und Daten für effizienten Zugriff durch die Grafikverarbeitungs-Engines 1531(1)-1532(N) speichern. In mindestens einer Ausführungsform werden die in dem Cache 1538 und in den Grafikspeichern 1533(1)-1533(M) gespeicherten Daten mit den Kern-Caches 1562A-1562D, 1556 und dem Systemspeicher 1514 kohärent gehalten, möglicherweise unter Verwendung einer Abrufeinheit 1544. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1525 im Namen des Cache 1538 und der Speicher 1533(1)-1533(M) erfolgen (z.B. Senden von Aktualisierungen an den Cache 1538 in Bezug auf Modifikationen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1562A-1562D, 1556 und Empfangen von Aktualisierungen von dem Cache 1538).
In mindestens einer Ausführungsform speichert ein Satz von Registern 1545 Kontextdaten für Threads, die von den Grafikverarbeitungs-Engines 1531(1)-1531(N) ausgeführt werden, und verwaltet eine Kontextverwaltungsschaltung 1548 Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1548 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1548 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In mindestens einer Ausführungsform empfängt und verarbeitet eine Unterbrechungs- bzw. Interrupt-Verwaltungsschaltung 1547 von Systemgeräten empfangene Unterbrechungen bzw. Interrupts.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1531 durch die MMU 1539 in reale/physische Adressen im Systemspeicher 1514 übersetzt. In mindestens einer Ausführungsform unterstützt die Beschleunigerintegrationsschaltung 1536 mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1546 und/oder andere Beschleunigervorrichtungen. In mindestens einer Ausführungsform kann das Grafikbeschleunigermodul 1546 für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1507 ausgeführt wird, oder kann es von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung präsentiert, in der die Ressourcen der Grafikverarbeitungs-Engines 1531(1)-1531(N) von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in Scheiben bzw. „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
In mindestens einer Ausführungsform performt die Beschleunigerintegrationsschaltung 1536 als eine Brücke zu einem System für das Grafikbeschleunigungsmodul 1546 und stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann In mindestens einer Ausführungsform die Beschleunigerintegrationsschaltung 1536 Virtualisierungseinrichtungen für einen Host-Prozessor zum Verwalten der Virtualisierung der Grafikverarbeitungs-Engines 1531(1)-1531(N), Unterbrechungen bzw. Interrupts und Speicherverwaltung bereitstellen.
In mindestens einer Ausführungsform kann, weil die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1531(1)-1531(N) explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1507 sieht, jeder beliebige Host-Prozessor diese Ressourcen unter Verwendung eines effektiven Adresswerts direkt adressieren. In mindestens einer Ausführungsform ist eine Funktion der Beschleunigerintegrationsschaltung 1536 die physische Trennung der Grafikverarbeitungs-Engines 1531(1)-1531(N), so dass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1533(1)-1533(M) mit jeweils jeder der Grafikverarbeitungs-Engines 1531(1)-1531(N) gekoppelt, und ist N=M. In mindestens einer Ausführungsform speichern die Grafikspeicher 1533(1)-1533(M) Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1531(1)-1531(N) verarbeitet werden. In mindestens einer Ausführungsform können die Grafikspeicher 1533(1)-1533(M) flüchtige Speicher wie beispielsweise DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM sein, und/oder können nichtflüchtige Speicher wie beispielsweise 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Hochgeschwindigkeitsverbindung 1540 Biasing-Techniken verwendet, um sicherzustellen, dass in den Grafikspeichern 1533(1)-1533(M) gespeicherte Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1531(1)-1531(N) verwendet werden und vorzugsweise nicht (zumindest nicht häufig) von den Kernen 1560A-1560D verwendet werden. In ähnlicher Weise versucht In mindestens einer Ausführungsform ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1531(1)-1531(N) benötigt werden, innerhalb der Caches 1562A-1562D, 1556 der Kerne und in dem Systemspeicher 1514 zu halten.
15C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der die Beschleunigerintegrationsschaltung 1536 in den Prozessor 1507 integriert ist. In dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 1531(1)-1531(N) direkt über die Hochgeschwindigkeitsverbindung 1540 mit der Beschleunigerintegrationsschaltung 1536 über die Schnittstelle 1537 und die Schnittstelle 1535 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll sein kann). In mindestens einer Ausführungsform kann die Beschleunigerintegrationsschaltung 1536 ähnliche Operationen wie die in 15B beschriebenen ausführen, jedoch potenziell mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1564 und den Caches 1562A-1562D, 1556 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, darunter ein Programmiermodell mit dediziertem Prozess (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle umfassen können, die von der Beschleunigerintegrationsschaltung 1536 gesteuert werden, sowie Programmiermodelle, die von dem Grafikbeschleunigungsmodul 1546 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1531(1)-1531(N) für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1531(1)-1531(N) weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition bereitgestellt wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1531(1)-1531(N) von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1531(1)-1531(N) zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. In mindestens einer Ausführungsform sind bei Systemen mit einer Partition ohne Hypervisor die Grafikverarbeitungs-Engines 1531(1)-1531(N) Eigentum eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1531(1)-1531(N) virtualisieren, um den Zugriff auf jeden Prozess oder jede Anwendung zu ermöglichen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1546 oder eine einzelne Grafikverarbeitungs-Engine 1531(1)-1531(N) ein Prozesselement unter Verwendung eines Prozesshandies aus. In mindestens einer Ausführungsform werden Prozesselemente in dem Systemspeicher 1514 gespeichert und sind unter Verwendung der hierin beschriebenen Technik zur Übersetzung einer effektiven Adresse in eine reale Adresse adressierbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess bereitgestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1531(1)-1531(N) registriert (d.h. die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandies ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
15D veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1590. In mindestens einer Ausführungsform umfasst ein „Slice“ einen bestimmten Teil der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1536. In mindestens einer Ausführungsform speichert der anwendungswirksame Adressraum 1582 innerhalb des Systemspeichers 1514 Prozesselemente 1583. In mindestens einer Ausführungsform werden Prozesselemente 1583 im Ansprechen auf GPU-Aufrufe 1581 von Anwendungen 1580, die auf dem Prozessor 1507 ausgeführt werden, gespeichert. In mindestens einer Ausführungsform enthält ein Prozesselement 1583 einen Prozessstatus für die entsprechende Anwendung 1580. In mindestens einer Ausführungsform kann ein in dem Prozesselement 1583 enthaltener Arbeitsdeskriptor (WD) 1584 ein einzelner, von einer Anwendung angeforderter Auftrag sein, oder kann einen Zeiger auf eine Warteschlange von Aufträgen enthalten. In mindestens einer Ausführungsform ist der WD 1584 ein Zeiger auf eine Auftragsanforderungswarteschlange im effektiven Adressraum 1582 einer Anwendung.
In mindestens einer Ausführungsform kann/können das Grafikbeschleunigungsmodul 1546 und/oder einzelne Grafikverarbeitungs-Engines 1531(1)-1531(N) von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten von Prozessstatus und zum Senden eines WD 1584 an ein Grafikbeschleunigungsmodul 1546 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für einen dedizierten Prozess implementierungsspezifisch. In mindestens einer Ausführungsform besitzt in diesem Modell ein einzelner Prozess das Grafikbeschleunigungsmodul 1546 oder eine individuelle Grafikverarbeitungs-Engine 1531. Da das Grafikbeschleunigungsmodul 1546 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1536 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung 1536 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1546 zugewiesen wird.
In mindestens einer Ausführungsform ruft im Betrieb eine WD-Abrufeinheit 1591 in dem Beschleunigerintegrations-Slice 1590 den nächsten WD 1584 ab, der eine Angabe von Arbeit enthält, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1546 zu erledigen ist. In mindestens einer Ausführungsform können Daten aus dem WD 1584 in Registern 1545 gespeichert und von der MMU 1539, der Unterbrechungsverwaltungsschaltung 1547 und/oder der Kontextverwaltungsschaltung 1548 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1539 enthält beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1586 innerhalb eines virtuellen BS-Adressraums 1585. In mindestens einer Ausführungsform kann die Unterbrechungsverwaltungsschaltung 1547 von dem Grafikbeschleunigungsmodul 1546 empfangene Unterbrechungsereignisse 1592 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1593, die von einer Grafikverarbeitungs-Engine 1531(1)-1531(N) erzeugt wird, von der MMU 1539 in eine reale Adresse übersetzt.

In einer Ausführungsform werden Register 1545 für jede Grafikverarbeitungs-Engine 1531(1)-1531(N) und/oder jedes Grafikbeschleunigungsmodul 1546 dupliziert und können von einem Hypervisor oder einem Betriebssystem initialisiert werden. In mindestens einer Ausführungsform kann jedes dieser duplizierten Register in einem Beschleunigerintegrations-Slice 1590 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 -Hypervisor-initialisierte Register Register-Nr. Beschreibung

1	Slice-Steuerregister
2	Zeiger auf Bereich realer Adressen (RA) geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Versatz Unterbrechungsvektor-Tabelleneintrag
5	Grenze Unterbrechungsvektor-Tabelleneintrag
6	Statusregister
7	ID der logischen Partition
8	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisorbeschleunigernutzung
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register Register-Nr. Beschreibung

1	Prozess- und Thread-Identifikation
2	Zeiger auf effektive Adresse (EA) der Kontext-Speicherung/Wiederherstellung
3	Zeiger auf virtuelle Adresse (VA) des Eintrags für Beschleunigernutzung
4	Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1584 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1546 und/oder die Grafikverarbeitungs-Engines 1531(1)-1531(N). In mindestens einer Ausführungsform enthält er alle Informationen, die von einer Grafikverarbeitungs-Engine 1531(1)-1531(N) benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
15E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform umfasst einen realen Hypervisor-Adressraum 1598, in dem eine Prozesselementliste 1599 gespeichert ist. In mindestens einer Ausführungsform ist der reale Hypervisor-Adressraum 1598 über einen Hypervisor 1596 zugänglich, der Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1595 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1546 verwenden. In mindestens einer Ausführungsform gibt es zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1546 von mehreren Prozessen und Partitionen gemeinsam genutzt wird, nämlich zeitscheibengeteilt bzw. time-sliced shared und grafikanweisungsgeteilt bzw. graphics directed shared.
In mindestens einer Ausführungsform besitzt in diesem Modell der Systemhypervisor 1596 das Grafikbeschleunigungsmodul 1546 und stellt dessen Funktion allen Betriebssystemen 1595 zur Verfügung. In mindestens einer Ausführungsform kann, damit ein Grafikbeschleunigungsmodul 1546 die Virtualisierung durch den Systemhypervisor 1596 unterstützen kann, das Grafikbeschleunigungsmodul 1546 die bestimmte Bedingungen erfüllen, wie beispielsweise 1) eine Auftragsanforderung einer Anwendung muss autonom sein (d.h. der Zustand braucht zwischen Aufträgen nicht aufrechterhalten zu werden), oder das Grafikbeschleunigungsmodul 1546 muss einen Mechanismus zum Speichern und Wiederherstellen von Kontexts bereitstellen, 2) das Grafikbeschleunigungsmodul 1546 garantiert, dass die Auftragsanforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1546 stellt eine Möglichkeit bereit, die Verarbeitung eines Auftrags zu unterbrechen, und 3) dem Grafikbeschleunigungsmodul 1546 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem weisungsbehafteten, gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1580 einen Systemaufruf des Betriebssystems 1595 mit einem Typ des Grafikbeschleunigungsmoduls 1546-, einem Arbeitsdeskriptor (WD), einem AMR (Authority Mask bzw. Autoritätsmaskenregister)-Wert und einem Zeiger auf den Bereich zur Speicherung/Wiederherstellung von Kontext bzw. CSRP (Context Save/Restore Area Pointer) durchführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1546 eine als Ziel gesetzte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1546 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1546 formatiert und kann in Form eines Grafikbeschleunigungsmodul-1546-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, um die von dem Grafikbeschleunigungsmodul 1546 zu verrichtende Arbeit zu beschreiben.
In mindestens einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR setzt. In mindestens einer Ausführungsform kann dann, wenn die Implementierungen der Beschleunigerintegrationsschaltung 1536 (nicht gezeigt) und des Grafikbeschleunigungsmoduls 1546 kein User Authority Mask Override Register (UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. In mindestens einer Ausführungsform kann der Hypervisor 1596 optional einen aktuellen AMOR-Wert (Authority Mask Override Register) auf einen AMR-Wert anwenden, bevor ein AMR in dem Prozesselement 1583 gesetzt wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1545, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1582 einer Anwendung für das Grafikbeschleunigungsmodul 1546 zum Speichern und Wiederherstellen des Kontextstatus enthalten. In mindestens einer Ausführungsform ist dieser Zeiger optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontext-Speicher-/Wiederherstellungs-Bereich verankerter Systemspeicher sein.

Bei Empfangen eines Systemaufrufs kann das Betriebssystem 1595 überprüfen, ob die Anwendung 1580 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1546 erhalten hat. In mindestens einer Ausführungsform ruft das Betriebssystem 1595 dann den Hypervisor 1596 mit in Tabelle 3 gezeigten Informationen auf. Tabelle 3 -BS-zu-Hypervisor Aufrufparameter Parameter-Nr. Beschreibung

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	logische Unterbrechungsdienstnummer (LISN)

In mindestens einer Ausführungsform überprüft bei Empfangen eines Hypervisor-Aufrufs der Hypervisor 1596, ob das Betriebssystem 1595 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1546 erhalten hat. In mindestens einer Ausführungsform setzt der Hypervisor 1596 dann das Prozesselement 1583 in eine verknüpfte Prozesselementliste für einen entsprechenden Typ eines Grafikbeschleunigungsmoduls 1546. In mindestens einer Ausführungsform kann ein Prozesselement in Tabelle 4 gezeigte Informationen enthalten. Tabelle 4 -Prozesselementinformationen Element-Nr. Beschreibung

1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Dienstnummer logische Unterbrechung (LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Ein Statusregister (SR)-Wert
10	ID logische Partition (LPID)
11	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisor-Beschleunigernutzung
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1545 für den Beschleunigerintegrations-Slice 1590.
Wie in 15F dargestellt, wird in mindestens einer Ausführungsform ein einheitlicher bzw. vereinheitlichter Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1501(1)-1501(N) und GPU-Speicher 1520(1)-1520(N) verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1510(1)-1510(N) ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1501(1)-1501(M) zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1501(1) zugewiesen, wird ein zweiter Teil dem zweiten Prozessorspeicher 1501(N) zugewiesen, wird ein dritter Teil dem GPU-Speicher 1520(1) zugewiesen usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1501 und GPU-Speicher 1520 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias/Kohärenz-Verwaltungsschaltung 1594A-1594E innerhalb einer oder mehrerer MMUs 1539A-1539E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1505) und GPUs 1510 sicher und implementiert Bias-Techniken, die physische Speicher anzeigen, in denen bestimmte Datentypen zu speichern sind. In mindestens einer Ausführungsform können, während mehrere Instanzen der Bias/Kohärenz-Verwaltungsschaltung 1594A-1594E in 15F dargestellt sind, Bias/Kohärenz-Schaltkreise innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1505 und/oder innerhalb der Beschleunigerintegrationsschaltung 1536 implementiert sein.
In einer Ausführungsform können die GPU-Speicher 1520 als Teil des Systemspeichers abgebildet werden und kann auf ihn mit der SVM (Shared Virtual Memory)-Technologie zugegriffen werden, ohne dass Leistungsnachteile auftreten, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform stellt die Möglichkeit des Zugriffs auf die GPU-Speicher 1520 als Systemspeicher ohne lästigen Cache-Kohärenz-Überhang eine vorteilhafte Betriebsumgebung für GPU-Auslagerung bereit. In mindestens einer Ausführungsform ermöglicht diese Anordnung es Software des Host-Prozessors 1505, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Überhang traditioneller E/A-DMA-Datenkopien. In mindestens einer Ausführungsform beinhalten solche traditionellen Kopien Treiberaufrufe, Unterbrechungen bzw. Interrupts und speicherabgebildete bzw. Memory-Mapped-E/A-Zugriffe (MMIO), die relativ zu einfachen Speicherzugriffen alle ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, auf GPU-Speicher 1520 ohne Cache-Kohärenz-Überhang zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In mindestens einer Ausführungsform kann in Fällen mit erheblichem Streaming-Speicherschreibverkehr der Cache-Kohärenz-Überhang beispielsweise die effektive Schreibbandbreite, die von einer GPU 1510 gesehen wird, erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität einer GPU-Auslagerung spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Nachverfolger-Datenstruktur gesteuert. In mindestens einer Ausführungsform kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (z.B. mit der Granularität einer Speicherseite gesteuert wird), die 1 oder 2 Bits pro GPU-verbundener Speicherseite umfasst. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-Speicher 1520 implementiert sein, mit oder ohne einen Bias-Cache in einer GPU 1510 (z.B. um häufig/vor kurzem verwendete Einträge einer Bias-Tabelle zwischenzuspeichern). Alternativ kann In mindestens einer Ausführungsform auch eine gesamte Bias-Tabelle innerhalb einer GPU beibehalten werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf einen GPU-verbundenen Speicher 1520 zugeordnet ist, was folgende Vorgänge bewirkt. In mindestens einer Ausführungsform werden zunächst lokale Anforderungen von einer GPU 1510, die ihre Seite im GPU-Bias findet, direkt an einen entsprechenden GPU-Speicher 1520 weitergeleitet. In mindestens einer Ausführungsform werden lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias findet, an den Prozessor 1505 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung wie hierin beschrieben). In mindestens einer Ausführungsform schließen Anforderungen von dem Prozessor 1505, die eine angeforderte Seite in dem Host-Prozessor-Bias finden, eine Anforderung wie ein normales Speicherlesen ab. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an eine GPU 1510 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, falls sie eine Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
In mindestens einer Ausführungsform verwendet ein Mechanismus zum Ändern des Bias-Zustands einen API-Aufruf (z.B._OpenCL), der wiederum einen Gerätetreiber der GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt) und sie anweist, einen Bias-Zustand zu ändern und bei einigen Übergängen eine Cache-Entleerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird eine Cache-Entleerungsoperation für einen Übergang von der Vorspannung des Host-Prozessors 1505 zu der Vorspannung der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-biased Seiten, die von dem Host-Prozessor 1505 nicht zwischengespeichert werden können, vorübergehend gerendert werden. In mindestens einer Ausführungsform kann, um auf diese Seiten zuzugreifen, der Prozessor 1505 den Zugriff von der GPU 1510 anfordern, die den Zugriff freiweg gewähren oder nicht gewähren kann. In mindestens einer Ausführungsform ist es, um die Kommunikation zwischen dem Prozessor 1505 und der GPU 1510 zu reduzieren, daher vorteilhaft, sicherzustellen, dass GPU-biased Seiten diejenigen sind, die von einer GPU, aber nicht von dem Host-Prozessor 1505 benötigt werden und umgekehrt.
Hardwarestruktur(en) 715 werden zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten zu einer Hardwarestruktur 715 können hierin in Verbindung mit 7A und/oder 7B bereitgestellt sein.
16 veranschaulicht beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Steuereinrichtungen oder Universal-Prozessorkernen.
16 ist ein Blockdiagramm, das eine beispielhafte integrierte System-auf-einem-Chip-Schaltung 1600 veranschaulicht, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1600 einen oder mehrere Anwendungsprozessor(en) 1605 (z.B. CPUs), mindestens einen Grafikprozessor 1610, und kann zusätzlich einen Bildprozessor 1615 und/oder einen Videoprozessor 1620 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält der integrierte Schaltkreis 1600 eine Peripherie- oder Buslogik, einschließlich eines USB-Controllers 1625, eines UART-Controllers 1630, eines SPI/SDIO-Controllers 1635 und eines I²S/I²C-Controllers 1640. In mindestens einer Ausführungsform kann der integrierte Schaltkreis 1600 eine Anzeigevorrichtung 1645 enthalten, die mit einem oder mehreren HDMI (High-Definition Multimedia Interface)-Controllern 1650 und einer MIPI (Mobile Industry Processor Interface)-Anzeigeschnittstelle 1655 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1660 bereitgestellt sein, das einen Flash-Speicher und einen Flash-Speichercontroller enthält. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über einen Speichercontroller 1665 für den Zugriff auf SDRAM- oder SRAM-Speichergeräte bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1670.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in der integrierten Schaltung 1600 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
17A - 17B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hier beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
17A - 17B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 17A veranschaulicht einen beispielhaften Grafikprozessor 1710 eines integrierten System-on-Chip-Schaltkreises, der gemäß mindestens einer Ausführungsform mit einem oder mehreren IP-Kernen hergestellt sein kann. 17B zeigt einen weiteren beispielhaften Grafikprozessor 1740 eines integrierten System-on-Chip-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1710 aus 17A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1740 von 17B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1710, 1740 eine Variante des Grafikprozessors 1610 aus 16 sein.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1710 einen Vertex-Prozessor 1705 und einen oder mehrere Fragment-Prozessor(en) 1715A-1715N (z.B. 1715A, 1715B, 1715C, 1715D, bis 1715N-1 und 1715N). In mindestens einer Ausführungsform kann der Grafikprozessor 1710 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1705 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1715A-1715N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1705 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwendet/verwenden der/die Fragment-Prozessor(en) 1715A-1715N die von dem Vertex-Prozessor 1705 erzeugten Primitiv- und Vertexdaten, um einen Frame-Puffer zu erzeugen, der auf einem Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragment-Prozessor(en) 1715A-1715N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind und die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie in einer Direct 3D-API vorgesehen.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1710 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1720A-1720B, Cache(s) 1725A-1725B und Schaltungsverbindung(en) 1730A-1730B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1720A-1720B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1710, einschließlich für den Vertex-Prozessor 1705 und/oder den/die Fragment-Prozessor(en) 1715A-1715N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 1725A-1725B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen können. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1720A-1720B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die mit einem oder mehreren Anwendungsprozessoren 1605, Bildprozessoren 1615 und/oder Videoprozessoren 1620 von 16 verbunden sind, so dass jeder Prozessor 1605-1620 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1730A-1730B dem Grafikprozessor 1710 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1740 einen oder mehrere Shader-Kern(e) 1755A-1755N (z.B. 1755A, 1755B, 1755C, 1755D, 1755E, 1755F bis 1755N-1 und 1755N) wie in 17B gezeigt, die eine einheitliche Shader-Kern-Architektur bereitstellen, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1740 einen Inter-Kern-Aufgaben-Verwalter 1745, der als Thread-Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1755A-1755N zu verteilen, und eine Kachel-Einheit 1758, um Kachel-Operationen für kachelbasiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in der integrierten Schaltung 17A und/oder 17B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
18A-18B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 18A veranschaulicht einen Grafikkern 1800, der in mindestens einer Ausführungsform im Grafikprozessor 1610 von 16 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1755A-1755N wie in 17B sein kann. 18B veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit („GPGPU“) 1830, die für den Einsatz auf einem Multi-Chip-Modul in mindestens einer Ausführungsform geeignet ist.
In mindestens einer Ausführungsform umfasst der Grafikkern 1800 einen gemeinsam genutzten Anweisungscache 1802, eine Textureinheit 1818 und einen Cache/Shared Memory 1820, die den Ausführungsressourcen innerhalb des Grafikkerns 1800 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1800 mehrere Slices 1801A-1801N oder eine Partition für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1800 enthalten. In mindestens einer Ausführungsform können die Slices 1801A-1801N Unterstützungslogik einschließlich eines lokalen Anweisungscaches 1804A-1804N, eines Thread-Planers 1806A-1806N, eines Thread-Versenders 1808A-1808N und eines Satzes von Registern 1810A-1810N enthalten. In mindestens einer Ausführungsform können die Slices 1801A-1801N einen Satz zusätzlicher Funktionseinheiten (AFUs 1812A-1812N), Gleitkommaeinheiten (FPU 1814A-1814N) Ganzzahl-Arithmetik-Logik-Einheiten (ALUs 1816- 1816N), Adressberechnungseinheiten (ACUs 1813A-1813N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPUs 1815A-1815N) und Matrixverarbeitungseinheiten (MPUs 1817A-1817N) enthalten.
In mindestens einer Ausführungsform können die FPUs 1814A-1814N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1815A-1815N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1816A-1816N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und können für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1817A-1817N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1817A-1817N eine Vielzahl von Matrixoperationen durchführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM, general matrix-to-matrix multiplication). In mindestens einer Ausführungsform können die AFUs 1812A-1812N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in dem Grafikkern 1800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
18B zeigt eine universelle Verarbeitungseinheit bzw. Universal Processing Unit (GPGPU) 1830, die so konfiguriert sein kann, dass sie hochparallele Rechenoperationen ermöglicht, die in mindestens einer Ausführungsform von einem Array von Grafikverarbeitungseinheiten ausgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 1830 direkt mit anderen Instanzen der GPGPU 1830 verbunden werden, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netzwerke zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 1830 eine Host-Schnittstelle 1832, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1832 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1832 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1830 Befehle von einem Host-Prozessor und verwendet einen globalen Planer 1834, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, auf einen Satz von Rechenclustern 1836A-1836H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1836A-1836H einen Cachespeicher 1838. In mindestens einer Ausführungsform kann der Cachespeicher 1838 als übergeordneter Cache für Cachespeicher innerhalb von Rechenclustern 1836A-1836H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 1830 Speicher 1844A-1844B, die über eine Reihe von Speichercontrollern 1842A-1842B mit den Rechenclustern 1836A-1836H verbunden sind. In mindestens einer Ausführungsform kann der Speicher 1844A-1844B verschiedene Arten von Speichergeräten umfassen, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie beispielsweise synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform enthalten die Rechencluster 1836A-1836H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1800 in 18A, der mehrere Arten von Ganzzahl- und Fließkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen maschinellen Lernens geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 1836A-1836H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführt.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1830 so konfiguriert sein, dass sie als Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1836A-1836H für die Synchronisation und den Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1830 über die Host-Schnittstelle 1832. In mindestens einer Ausführungsform enthält die GPGPU 1830 einen E/A-Hub 1839, der die GPGPU 1830 mit einer GPU-Verbindung 1840 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1830 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1840 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1830 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1840 mit einem Hochgeschwindigkeits-Interconnect gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1830 in separaten Datenverarbeitungssystemen und kommunizieren über ein Netzwerkgerät, das über die Host-Schnittstelle 1832 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1840 so konfiguriert sein, dass eine Verbindung zu einem Host-Prozessor zusätzlich oder alternativ zur Host-Schnittstelle 1832 möglich ist.
In mindestens einer Ausführungsform kann die GPGPU 1830 so konfiguriert sein, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 1830 innerhalb einer Inferenzierungsplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1830 zur Inferenzierung verwendet wird, kann die GPGPU weniger Rechencluster 1836A-1836H enthalten, als wenn die GPGPU zum Training eines neuronalen Netzwerks verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1844A-1844B verbundene Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzierungskonfiguration der GPGPU 1830 inferenzierungsspezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungskonfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bereitstellen, die während Inferenzierungsoperationen für eingesetzte neuronale Netzwerke verwendet werden können.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in der GPGPU 1830 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
19 ist ein Blockdiagramm, das ein Rechensystem 1900 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform umfasst das Computersystem 1900 ein Verarbeitungs-Subsystem 1901 mit einem oder mehreren Prozessoren 1902 und einem Systemspeicher 1904, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1905 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1905 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1902 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1905 über eine Kommunikationsverbindung 1906 mit einem E/A-Subsystem 1911 gekoppelt. In mindestens einer Ausführungsform umfasst das E/A-Subsystem 1911 einen E/A-Hub 1907, der es dem Computersystem 1900 ermöglichen kann, Eingaben von einem oder mehreren Eingabegerät(en) 1908 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1907 eine Anzeigesteuereinrichtung, die in einem oder mehreren Prozessor(en) 1902 enthalten sein kann, in die Lage versetzen, Ausgaben an ein oder mehrere Anzeigevorrichtung(e) 1910A zu liefern. In mindestens einer Ausführungsform kann/können ein oder mehrere Anzeigevorrichtung(e) 1910A, die mit dem E/A-Hub 1907 gekoppelt sind, ein lokales, internes oder eingebettetes Anzeigevorrichtung umfassen.
In mindestens einer Ausführungsform umfasst das Verarbeitungs-Subsystem 1901 einen oder mehrere Parallelprozessor(en) 1912, der/die über einen Bus oder eine andere Kommunikationsverbindung 1913 mit dem Speicher-Hub 1905 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1913 eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen verwenden, wie z.B., aber nicht beschränkt auf, PCI Express, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1912 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen MIC (Many Integrated Core)-Prozessor. In mindestens einer Ausführungsform bilden einige oder alle Parallelprozessor(en) 1912 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1910A ausgeben kann, die über den E/A-Hub 1907 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1912 auch einen Anzeige-Controller und eine Anzeige-Schnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einem oder mehreren Anzeigevorrichtung(en) 1910B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1914 mit dem E/A-Hub 1907 verbunden sein, um einen Speichermechanismus für das Computersystem 1900 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1916 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1907 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1918 und/oder einem drahtlosen Netzwerkadapter 1919, der in die Plattform integriert sein kann, und verschiedenen anderen Vorrichtungen, die über ein oder mehrere Add-in-Geräte 1920 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1918 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1919 ein oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkgeräte umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Computersystem 1900 weitere, nicht explizit dargestellte Komponenten enthalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls an den E/A-Hub 1907 angeschlossen sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 19 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, z.B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, z.B. ein NV-Link-Hochgeschwindigkeits-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform enthalten der bzw. die Parallelprozessor(en) 1912 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, z.B. Videoausgangsschaltungen, und bilden eine Grafikverarbeitungseinheit (GPU). In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1912 Schaltungen, die für allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechnersystems 1900 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1912, der Speicher-Hub 1905, der/die Prozessor(en) 1902 und der E/A-Hub 1907 in eine integrierte Schaltung eines System-on-Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 1900 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1900 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 im System von 19 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
PROZESSOREN
20A veranschaulicht einen Parallelprozessor 2000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2000 unter Verwendung eines oder mehrerer integrierter Schaltkreisbausteine, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltkreise (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert sein. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2000 eine Variante von einem oder mehreren Parallelprozessoren 1912, die in 19 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform enthält der Parallelprozessor 2000 eine Parallelverarbeitungseinheit 2002. In mindestens einer Ausführungsform umfasst die Parallelverarbeitungseinheit 2002 eine E/A-Einheit 2004, die die Kommunikation mit anderen Geräten ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2002. In mindestens einer Ausführungsform kann die E/A-Einheit 2004 direkt mit anderen Geräten verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2004 über eine Hub- oder Switch-Schnittstelle, wie z.B. einen Speicher-Hub 2005, mit anderen Geräten verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2005 und E/A-Einheit 2004 eine Kommunikationsverbindung 2013. In mindestens einer Ausführungsform ist die E/A-Einheit 2004 mit einer Host-Schnittstelle 2006 und einer Speicherkreuzschiene 2016 verbunden, wobei die Host-Schnittstelle 2006 Befehle zur Durchführung von Verarbeitungsoperationen und die Speicherkreuzschiene 2016 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 2006, wenn sie einen Befehlspuffer über die E/A-Einheit 2004 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2008 leiten. In mindestens einer Ausführungsform ist das Frontend 2008 mit einem Scheduler bzw. Planer 2010 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungscluster-Array 2012 verteilt. In mindestens einer Ausführungsform stellt der Planer 2010 sicher, dass das Verarbeitungscluster-Array 2012 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungscluster-Array 2012 verteilt werden. In mindestens einer Ausführungsform ist der Planer 2010 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Planer 2010 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt, was eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 2012 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungs-Array 2012 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 2012 durch die Logik des Planers 2010 in einem Mikrocontroller mit dem Planer 2010 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2012 bis zu „N“ Verarbeitungscluster (z.B. Cluster 2014A, Cluster 2014B bis Cluster 2014N) umfassen, wobei „N“ eine positive Ganzzahl repräsentiert (welche eine andere Ganzzahl „N“ als in anderen Figuren verwendet sein kann). In mindestens einer Ausführungsform kann jeder Cluster 2014A-2014N des Verarbeitungscluster-Arrays 2012 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 2010 den Clustern 2014A-2014N des Verarbeitungscluster-Arrays 2012 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 2010 gehandhabt werden oder teilweise durch Compilerlogik während der Kompilierung von Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 2012 konfiguriert ist. In mindestens einer Ausführungsform können verschiedene Cluster 2014A-2014N des Verarbeitungscluster-Arrays 2012 für die Verarbeitung verschiedener Programmtypen oder für die Durchführung verschiedener Berechnungsarten zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2012 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 2012 so konfiguriert, dass es parallele Universal-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungscluster-Array 2012 eine Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 2012 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2012 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2012 so konfiguriert sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tessellierungs-Shader, Geometrie-Shader und Pixel-Shader, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2002 Daten aus dem Systemspeicher über die E/A-Einheit 2004 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 2022) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 2002 zur Durchführung der Grafikverarbeitung verwendet wird, der Planer 2010 so konfiguriert sein, dass er eine Verarbeitungslast in annähernd gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsvorgänge auf mehrere Cluster 2014A-2014N des Verarbeitungscluster-Arrays 2012 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungscluster-Arrays 2012 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung durchführt, kann ein zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrie-Shading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixel-Shading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 2014A-2014N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2014A-2014N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2012 Verarbeitungsaufgaben empfangen, die über den Planer 2010 auszuführen sind, der Anweisungen zur Definition von Verarbeitungsaufgaben von dem Frontend 2008 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen- (Patch-) Daten, Primitivdaten, Scheitelpunktdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Planer 2010 so konfiguriert sein, dass er Indizes abruft, die Aufgaben entsprechen, oder kann er Indizes von dem Frontend 2008 empfangen. In mindestens einer Ausführungsform kann das Frontend 2008 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 2012 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Stapelpuffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2002 mit dem Parallelprozessorspeicher 2022 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2022 über die Speicherkreuzschiene 2016 zugegriffen werden, die Speicheranforderungen vom Verarbeitungscluster-Array 2012 sowie von der E/A-Einheit 2004 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2016 über eine Speicherschnittstelle 2018 auf den Parallelprozessorspeicher 2022 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2018 mehrere Partitionseinheiten (z.B. Partitionseinheit 2020A, Partitionseinheit 2020B bis Partitionseinheit 2020N) enthalten, die jeweils mit einem Teil (z.B. Speichereinheit) des Parallelprozessorspeichers 2022 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2020A-2020N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2020A eine entsprechende erste Speichereinheit 2024A hat, eine zweite Partitionseinheit 2020B eine entsprechende Speichereinheit 2024B hat und eine N-te Partitionseinheit 2020N eine entsprechende N-te Speichereinheit 2024N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 2020A-2020N nicht gleich der Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2024A-2024N verschiedene Arten von Speicherbausteinen enthalten, einschließlich dynamischem Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchronem Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 2024A-2024N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, HBM-Speicher (High Bandwidth Memory bzw. Speicher mit hoher Bandbreite). In mindestens einer Ausführungsform können Rendering-Ziele, wie Frame-Puffer oder Texturkarten, über die Speichereinheiten 2024A-2024N hinweg gespeichert werden, so dass die Partitionseinheiten 2020A-2020N Teile jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2022 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2022 zugunsten eines einheitlichen Speicherdesigns ausgeschlossen werden, das den Systemspeicher in Verbindung mit dem lokalen Cachespeicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 2014A-2014N des Verarbeitungscluster-Arrays 2012 Daten verarbeiten, die in eine beliebige der Speichereinheiten 2024A-2024N innerhalb des Parallelprozessorspeichers 2022 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2016 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 2014A-2014N an eine beliebige Partitionseinheit 2020A-2020N oder an einen anderen Cluster 2014A-2014N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2014A-2014N mit der Speicherschnittstelle 2018 über die Speicherkreuzschiene 2016 kommunizieren, um von verschiedenen externen Speichergeräten zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 2016 eine Verbindung zur Speicherschnittstelle 2018, um mit der E/A-Einheit 2004 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2022, so dass die Verarbeitungseinheiten innerhalb der verschiedenen Verarbeitungscluster 2014A-2014N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2002 gehört. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2016 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2014A-2014N und Partitionseinheiten 2020A-2020N zu separieren.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2002 auf einer einzigen Steck- bzw. Add-in-Karte bereitgestellt sein, oder können mehrere Add-in-Karten zusammengeschaltet sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2002 so konfiguriert sein, dass sie auch dann interoperieren, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2002 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2002 oder des Parallelprozessors 2000 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
20B ist ein Blockdiagramm einer Partitionseinheit 2020, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2020 eine Instanz einer der Partitionseinheiten 2020A-2020N aus 20A. In mindestens einer Ausführungsform umfasst die Partitionseinheit 2020 einen L2-Cache 2021, eine Bildpufferschnittstelle 2025 und eine ROP 2026 (Rasteroperationseinheit). In mindestens einer Ausführungsform ist der L2-Cache 2021 ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er von der Speicherkreuzschiene 2016 und der ROP 2026 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen von dem L2-Cache 2021 an die Framepufferschnittstelle 2025 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 2025 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 2025 mit einer der Speichereinheiten in dem Parallelprozessorspeicher verbunden, z.B. mit den Speichereinheiten 2024A-2024N von 20 (z.B. innerhalb des Parallelprozessorspeichers 2022).
In mindestens einer Ausführungsform ist die ROP 2026 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Überblendung usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 2026 dann verarbeitete Grafikdaten aus, die in dem Grafikspeicher gespeichert sind. In mindestens einer Ausführungsform enthält die ROP 2026 eine Komprimierungslogik zur Komprimierung von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zur Dekomprimierung von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Kompressionslogik eine verlustfreie Kompressionslogik sein, die einen oder mehrere von mehreren Kompressionsalgorithmen verwendet. In mindestens einer Ausführungsform kann eine Art der Komprimierung, die von der ROP 2026 durchgeführt wird, basierend auf den statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform eine Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 2026 in jedem Verarbeitungscluster (z.B. Cluster 2014A-2014N von 20) statt in der Partitionseinheit 2020 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherkreuzschiene 2016 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einem Anzeigevorrichtung angezeigt werden, wie z.B. einem von einem oder mehreren Anzeigevorrichtungen 1910 von 19, zur weiteren Verarbeitung durch die Prozessor(en) 1902 weitergeleitet werden oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2000 von 20A weitergeleitet werden.
20C ist ein Blockdiagramm eines Verarbeitungsclusters 2014 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2014A-2014N von 20. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2014 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD (Single-Instruction, Multiple-Data)-Anweisungsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT (Single-Instruction, Multiple-Thread)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann der Betriebsablauf des Verarbeitungsclusters 2014 über einen Pipeline-Verwalter 2032 gesteuert werden, der die Verarbeitungsaufgaben auf die parallelen SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 2032 Anweisungen von dem Planer 2010 von 20A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2034 und/oder eine Textureinheit 2036. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2034 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 2014 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2034 in einem Verarbeitungscluster 2014 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2034 Daten verarbeiten und kann eine Datenkreuzschiene 2040 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 2032 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 2040 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2034 innerhalb des Verarbeitungsclusters 2014 einen identischen Satz funktionaler Ausführungslogik enthalten (z.B. arithmetische Logikeinheiten, Lade-Speicher-Einheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionalen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionalen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2014 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein gemeinsames Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2034 zugewiesen werden. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 2034. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines umfasst, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungsmodulen innerhalb des Grafik-Multiprozessors 2034 umfassen. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungsmodule im Grafik-Multiprozessor 2034, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2034 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 2034 einen internen Cachespeicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2034 auf einen internen Cache verzichten und einen Cachespeicher (z.B. L1-Cache 2048) innerhalb des Verarbeitungsclusters 2014 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2034 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. Partitionseinheiten 2020A-2020N von 20A), die von allen Verarbeitungsclustern 2014 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2034 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale parallele Prozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2002 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 2014 mehrere Instanzen des Grafik-Multiprozessors 2034 und kann Anweisungen und Daten, die im L1-Cache 2048 gespeichert sein können, gemeinsam nutzen.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2014 eine MMU 2045 (Memory Management Unit bzw. Speicherverwaltungseinheit) enthalten, die so konfiguriert ist, dass sie virtuelle Adressen in physische Adressen umsetzt. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2045 innerhalb der Speicherschnittstelle 2018 von 20A befinden. In mindestens einer Ausführungsform enthält die MMU 2045 einen Satz von Seitentabelleneinträgen (PTEs), die zur Abbildung einer virtuellen Adresse auf eine physische Adresse einer Kachel verwendet werden (weitere Informationen über Kacheln), und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2045 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 2034 oder in dem L1-Cache oder in dem Verarbeitungscluster 2014 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um einen Oberflächendatenzugriff lokal zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Hit oder ein Miss ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2014 so konfiguriert sein, dass jeder Grafik-Multiprozessor 2034 mit einer Textureinheit 2036 gekoppelt ist, um Texturabbildungsoperationen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten, durchzuführen. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2034 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2034 verarbeitete Aufgaben an die Datenkreuzschiene 2040 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 2014 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Aufgabe über die Speicherkreuzschiene 2016 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2042 (Pre-Raster Operations Unit) so konfiguriert, dass sie Daten vom Grafik-Multiprozessor 2034 empfängt und Daten an die ROP-Einheiten weiterleitet, die sich bei den hier beschriebenen Partitionseinheiten befinden können (z.B. die Partitionseinheiten 2020A-2020N in 20A). In mindestens einer Ausführungsform kann die PreROP-Einheit 2042 Optimierungen für die Farbüberblendung, zum Organisieren von Pixelfarbdaten und zum Durchführen von Adressübersetzungen durchführen.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in dem Grafikverarbeitungscluster 2014 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
20D zeigt einen Grafik-Multiprozessor 2034, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2034 mit dem Pipeline-Verwalter 2032 des Verarbeitungsclusters 2014 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 2034 eine Ausführungs-Pipeline, die unter anderem einen Anweisungscache 2052, eine Anweisungseinheit 2054, eine Adressabbildungseinheit 2056, eine Registerdatei 2058, einen oder mehrere GPGPU-Kerne 2062 und eine oder mehrere Lade-/Speichereinheiten 2066 umfasst. In mindestens einer Ausführungsform sind die GPGPU-Kerne 2062 und die Lade-/Speichereinheiten 2066 über eine Speicher- und Cache-Verbindung 2068 mit dem Cachespeicher 2072 und dem gemeinsamen Speicher 2070 verbunden.
In mindestens einer Ausführungsform erhält der Anweisungscache 2052 einen Strom von auszuführenden Anweisungen von dem Pipeline-Verwalter 2032. In mindestens einer Ausführungsform werden die Befehle im Anweisungscache 2052 zwischengespeichert und von der Anweisungseinheit 2054 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2054 Anweisungen als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 2062 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse in einem einheitlichen Adressraum angibt. In mindestens einer Ausführungsform kann eine Adressabbildungseinheit 2056 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/ Speicher-Einheiten 2066 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2058 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2034 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2058 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2062, Lade-/Speichereinheiten 2066) des Grafik-Multiprozessors 2034 verbunden sind. In mindestens einer Ausführungsform wird die Registerdatei 2058 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Teil der Registerdatei 2058 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 2058 zwischen verschiedenen Warps aufgeteilt, die von dem Grafik-Multiprozessor 2034 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2062 jeweils Gleitkommaeinheiten (FPUs) und/oder Ganzzahl-Arithmetik-Logik-Einheiten (ALUs) enthalten, die zur Ausführung von Befehlen des Grafik-Multiprozessors 2034 verwendet werden. In mindestens einer Ausführungsform können die GPGPU-Kerne 2062 in ihrer Architektur ähnlich sein oder sich unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 2062 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Teil der GPGPU-Kerne eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2034 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch eine Logik mit fester Funktion oder Sonderfunktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 2062 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 2062 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data (SPMD) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2068 ein Interconnect- bzw. Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2034 mit der Registerdatei 2058 und dem gemeinsamen Speicher 2070 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2068 eine Kreuzschienenverbindung, die es der Lade-/Speichereinheit 2066 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2070 und der Registerdatei 2058 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2058 mit der gleichen Frequenz wie die GPGPU-Kerne 2062 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2062 und der Registerdatei 2058 eine sehr geringe Latenzzeit aufweisen kann. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2070 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2034 ausgeführt werden. In mindestens einer Ausführungsform kann der Cachespeicher 2072 z.B. als Datencache verwendet werden, um Texturdaten zwischenzuspeichern, die zwischen Funktionseinheiten und der Textureinheit 2036 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2070 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2062 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cachespeicher 2072 gespeichert sind, programmatisch Daten im gemeinsam genutzten Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafik-operationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU mit dem Host-Prozessor/den Prozessorkernen über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCle oder NVLink) kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann eine GPU auf einem Gehäuse oder Chip als Kerne integriert und mit den Kernen über einen internen Prozessorbus/Interconnect (innerhalb eines Gehäuses oder Chips) kommunikativ verbunden sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von einer Art und Weise, wie eine GPU verbunden ist, einer solchen GPU Arbeit in einer Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet diese GPU dann eine dedizierte Schaltung/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in dem Grafik-Multiprozessor 2034 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
21 veranschaulicht ein Multi-GPU-Rechensystem 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 2100 einen Prozessor 2102 enthalten, der über einen Host-Schnittstellen-Switch 2104 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2106A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2104 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 2102 mit einem PCI-Express-Bus koppelt, über den der Prozessor 2102 mit den GPGPUs 2106A-D kommunizieren kann. In mindestens einer Ausführungsform können die GPGPUs 2106A-D über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2116 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2116 mit jeder der GPGPUs 2106A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2116 eine direkte Kommunikation zwischen jeder der GPGPUs 2106A-D, ohne dass eine Kommunikation über den Host-Schnittstellen-Switch 2104 erforderlich ist, an den der Prozessor 2102 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr an P2P-GPU-Verbindungen 2116 geleitet wird, bleibt der Host-Schnittstellen-Switch 2104 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 2100 verfügbar, zum Beispiel über ein oder mehrere Netzwerkgeräte. Während in mindestens einer Ausführungsform die GPGPUs 2106A-D über den Host-Schnittstellen-Switch 2104 mit dem Prozessor 2102 verbunden sind, enthält der Prozessor 2102 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2116 und kann direkt zu den GPGPUs 2106A-D verbinden.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in dem Multi-GPU-Rechensystem für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
22 ist ein Blockdiagramm eines Grafikprozessors 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2200 eine Ringverbindung 2202, ein Pipeline-Frontend 2204, eine Medien-Engine 2237 und Grafikkerne 2280A-2280N. In mindestens einer Ausführungsform verbindet die Ringverbindung 2202 den Grafikprozessor 2200 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2200 einer von vielen Prozessoren, die in ein Mehrfachkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2200 Stapel von Befehlen über die Ringverbindung 2202. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 2203 im Pipeline-Frontend 2204 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 2200 eine skalierbare Ausführungslogik, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2280A-2280N durchzuführen. In mindestens einer Ausführungsform liefert der Command Streamer 2203 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2236. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2203 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2234, das mit einer Medien Engine 2237 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 2237 eine Videoqualitäts- bzw. Video Quality Engine (VQE) 2230 für die Video- und Bildnachbearbeitung und eine Multi-Format-Codier/Decodier-Engine (MFX) 2233, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten bereitzustellen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2236 und die Medien-Engine 2237 jeweils Ausführungsthreads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2280 bereitgestellt werden.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 2200 skalierbare Thread-Ausführungsressourcen mit Grafikkernen 2280A-2280N (welche modular sein können und manchmal als Kern-Slices bezeichnet werden), die jeweils mehrere Subkerne 2250A-50N, 2260A-2260N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2200 eine beliebige Anzahl von Grafikkernen 2280A haben. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2200 einen Grafikkern 2280A mit mindestens einem ersten Subkern 2250A und einem zweiten Subkern 2260A. In mindestens einer Ausführungsform ist der Grafikprozessor 2200 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. 2250A). In mindestens einer Ausführungsform enthält der Grafikprozessor 2200 mehrere Grafikkerne 2280A-2280N, die jeweils einen Satz erster Subkerne 2250A-2850N und einen Satz zweiter Subkerne 2260A-2260N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 2250A-2250N mindestens einen ersten Satz von Ausführungseinheiten 2252A-2252N und Medien-/Textur-Abtastern 2254A-2254N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 2260A-2260N mindestens einen zweiten Satz von Ausführungseinheiten 2262A-2262N und Abtastern 2264A-2264N. In mindestens einer Ausführungsform teilt jeder Subkern 2250A-2250N, 2260A-2260N einen Satz gemeinsam genutzter Ressourcen 2270A-2270N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen einen gemeinsamen Cachespeicher und eine Pixel-Operationslogik.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 715 in dem Grafikprozessor 2200 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
23 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2300 veranschaulicht, der Logikschaltungen zur Ausführung von Befehlen enthalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2300 Anweisungen ausführen, einschließlich x86-Anweisungen, ARM- Anweisungen, speziellen Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2300 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Fließkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die Single Instruction, Multiple Data („SIMD“)- und Streaming SIMD Extensions („SSE“)- Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 2300 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2300 ein In-Order-Frontend („Frontend“) 2301 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Frontend 2301 mehrere Einheiten umfassen. In mindestens einer Ausführungsform holt ein Anweisungsvorabrufer 2326 Befehle aus dem Speicher und leitet sie an einen Anweisungsdecoder 2328 weiter, der wiederum Anweisungen decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Anweisungsdecoder 2328 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von einer Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Anweisungsdecoder 2328 eine Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform kann ein Nachverfolgungscache bzw. Trace-Cache 2330 decodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 2334 zur Ausführung zusammenstellen. Wenn der Trace-Cache 2330 auf eine komplexe Anweisung trifft, stellt ein Mikrocode-ROM 2332 in mindestens einer Ausführungsform die zum Abschluss einer Operation erforderlichen Uops bereit.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betrieb abzuschließen. In mindestens einer Ausführungsform kann der Anweisungsdecoder 2328 auf den Mikrocode-ROM 2332 zugreifen, wenn mehr als vier Mikro-Ops zur Ausführung dieser Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungsdecoder 2328 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2332 gespeichert sein, falls eine Anzahl von Mikro-Ops zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2330 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um eine oder mehrere Anweisungen aus dem Mikrocode-ROM 2332 zu vervollständigen. In mindestens einer Ausführungsform kann das Frontend 2301 einer Maschine, nachdem der Mikrocode-ROM 2332 die Sequenzierung von Mikroanweisungen für eine Anweisung beendet hat, das Abrufen von Mikroanweisungen aus dem Trace-Cache 2330 wieder aufnehmen.
In mindestens einer Ausführungsform kann eine Außerhalb-der-Reihenfolge-Ausführungs-Ausführungs-Engine („Out-of-Order-Engine“) 2303 Anweisungen zur Ausführung vorbereiten.
In mindestens einer Ausführungsform verfügt die Logik für die Ausführung außerhalb der Reihenfolge bzw. Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Out-of-Order-Ausführungslogik 2303, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2340, eine Speicher-Uop-Warteschlange 2342, eine Ganzzahl/Gleitkomma-Uop-Warteschlange 2344, einen Speicher-Planer 2346, einen schnellen Planer 2302, einen langsamen/allgemeinen Gleitkomma-Planer („slow/general FP Scheduler“) 2304 und einen einfachen Gleitkomma-Planer („simple FP Scheduler“) 2306. In mindestens einer Ausführungsform werden der schnelle Planer 2302, der langsame/allgemeine Gleitkomma-Planer 2304 und der einfache Gleitkomma-Planer 2306 hier auch gemeinsam als „Uop-Planer 2302, 2304, 2306“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2340 Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register-Umbenenner 2340 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2340 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2342 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2344 für Nicht-Speicheroperationen, die dem Speicher-Planer 2346 und den Uop-Planern 2302, 2304, 2306 vorangestellt sind. In mindestens einer Ausführungsform bestimmen die Uop-Planer 2302, 2304, 2306, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Planer 2302 in jeder Hälfte des Haupttaktzyklus einen Zeitplan erstellen, während der langsame/allgemeine Gleitkomma-Planer 2304 und der einfache Gleitkomma-Planer 2306 einmal pro Hauptprozessortaktzyklus einen Zeitplan erstellen können. In mindestens einer Ausführungsform vermitteln die Uop-Planer 2302, 2304, 2306 für Versende-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform umfasst ein Ausführungsblock 2311, ohne darauf beschränkt zu sein, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 2308, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/Bypass-Netzwerk“) 2310, Adressgenerierungseinheiten („AGUs“) 2312 und 2314, schnelle Arithmetik-Logikeinheiten (ALUs) („schnelle ALUs“) 2316 und 2318, eine langsame Arithmetik-Logikeinheit („langsame ALU“) 2320, eine Gleitkomma-ALU („FP“) 2322 und eine Gleitkomma-Bewegungseinheit („FP-MOVE“) 2324. In mindestens einer Ausführungsform werden die/das Ganzzahl-Registerdatei/Bypass-Netzwerk 2308 und die/das Gleitkomma-Registerdatei/Bypass-Netzwerk 2310 hier auch als „Registerdateien 2308, 2310“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2312 und 2314, die schnellen ALUs 2316 und 2318, die langsame ALU 2320, die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 hier auch als „Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock 2311, ohne darauf beschränkt zu sein, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registernetzwerke 2308, 2310 zwischen den Uop-Planern 2302, 2304, 2306 und den Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324 angeordnet sein. In mindestens einer Ausführungsform führt die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 2310 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jedes der Registernetzwerke 2308, 2310, ohne darauf beschränkt zu sein, ein Bypass-Netzwerk enthalten, das gerade abgeschlossene Ergebnisse, die noch nicht in eine Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registernetzwerke 2308, 2310 Daten miteinander austauschen. In mindestens einer Ausführungsform kann die/das Ganzzahl-Registerdatei/Bypass-Netzwerk 2308, ohne darauf beschränkt zu sein, zwei separate Registerdateien enthalten, eine Registerdatei für Daten einer niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten einer hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Fließkomma-Registerdatei/das Bypass-Netzwerk 2310, ohne darauf beschränkt zu sein, 128 Bit breite Einträge enthalten, da Fließkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registernetzwerke 2308, 2310 Ganzzahl- und Gleitkommadaten-Operandenwerte, die Mikroanweisungen zur Ausführung benötigen. In mindestens einer Ausführungsform kann der Prozessor 2300, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 enthalten. In mindestens einer Ausführungsform können die Fließkomma-ALU 2322 und die Fließkomma-Bewegungseinheit 2324 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2322, ohne darauf beschränkt zu sein, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Teilen, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2316, 2318 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 2316, 2318 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 2320, da die langsame ALU 2320, ohne darauf beschränkt zu sein, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2312, 2314 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 196, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 so implementiert sein, dass sie eine Reihe von Operanden mit Bits unterschiedlicher Breite unterstützen, wie beispielsweise 128 Bit breite gepackte Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die Uop-Planer 2302, 2304, 2306 abhängige Operationen ein, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2300, da Uops spekulativ geplant und in dem Prozessor 2300 ausgeführt werden können, auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Planer mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch dafür ausgelegt sein, Befehlssequenzen für Textstring-Vergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw., implementiert sein. In mindestens einer Ausführungsform speichern Ganzzahl-Register 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform kann/können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Ausführungsblock 2311 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungstechniken eine oder mehrere der im Ausführungsblock 2311 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die die ALUs des Ausführungsblocks 2311 so konfigurieren, dass sie eine(n) oder mehrere der hierin beschriebenen maschinellen Lernalgorithmen, neuronalen Netzarchitekturen, Anwendungsfälle oder Trainingstechniken ausführen.
24 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2400 Anweisungen, die dann, wenn sie von dem Deep-Learning-Anwendungsprozessor 2400 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2400 veranlassen, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2400 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2400 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2400, ohne darauf beschränkt zu sein, Verarbeitungscluster 2410(1)-2410(12), Inter-Chip-Links („ICLs“) 2420(1)-2420(12), Inter-Chip-Controller („ICCs“) 2430(1)-2430(2), Hochbandbreitenspeicher der zweiten Generation („HBM2“) 2440(1)-2440(4), Speicher-Controller („Mem Ctrlrs“) 2442(1)-2442(4), eine physische Schicht für Hochbandbreitenspeicher („HBM PHY“) 2444(1)-2444(4), eine Verwaltungs-Controller-Zentralverarbeitungseinheit („Verwaltungs-Controller-CPU“) 2450, einen Serial Peripheral Interface, Inter-Integrated Circuit und General Purpose Input/Output Block („SPI, I2C, GPIO“) 2460, einen Peripheral Component Interconnect Express Controller und Direct Memory Access Block („PCle Controller und DMA“) 2470 und einen Peripheral Component Interconnect Express Port mit sechzehn Lanes („PCI Express x 16“) 2480.
In mindestens einer Ausführungsform können Verarbeitungscluster 2410 Deep-Learning-Operationen durchführen, einschließlich Inferenzierungs- oder Vorhersageoperationen auf der Grundlage von Gewichtsparametern, die mit einem oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2410, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2400 eine beliebige Anzahl und Art von Verarbeitungsclustern 2400 umfassen. In mindestens einer Ausführungsform sind Inter-Chip-Verbindungen 2420 bi-direktional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2420 und ein Inter-Chip-Controller 2430 mehreren Deep-Learning-Anwendungsprozessoren 2400, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzwerken verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2400 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2420 und ICCs 2430 enthalten.
In mindestens einer Ausführungsform stellen die HBM2s 2440 insgesamt 32 Gigabyte (GB) Speicher zur Verfügung. In mindestens einer Ausführungsform ist der HBM2 2440(i) sowohl dem Speicher-Controller 2442(i) als auch dem HBM PHY 2444(i) zugeordnet, wobei „i“ eine beliebige ganze Zahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2440 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speicher-Controllern 2442 und HBM PHYs 2444 verbunden sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 2460, PCIe-Controller und DMA 2470 und/oder PCle 2480 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt werden, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards in einer beliebigen technisch machbaren Weise ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2400 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2400 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder von dem Deep-Learning-Anwendungsprozessor 2400 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2400 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
25 ist ein Blockdiagramm eines neuromorphen Prozessors 2500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2500 eine oder mehrere Inputs bzw. Eingaben von Quellen außerhalb des neuromorphen Prozessors 2500 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2502 innerhalb des neuromorphen Prozessors 2500 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2502 und ihre Komponenten unter Verwendung von Schaltungen oder Logik, einschließlich einer oder mehrerer Arithmetik-Logik-Einheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2500, ohne darauf beschränkt zu sein, Tausende oder Millionen von Instanzen von Neuronen 2502 umfassen, es kann jedoch jede geeignete Anzahl von Neuronen 2502 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2502 einen Neuroneneingang 2504 und einen Neuronenausgang 2506 umfassen. In mindestens einer Ausführungsform können die Neuronen 2502 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2502 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 2504 und die Neuronenausgänge 2506 über Synapsen 2508 miteinander verbunden sein.
In mindestens einer Ausführungsform können die Neuronen 2502 und die Synapsen 2508 so miteinander verbunden sein, dass der neuromorphe Prozessor 2500 arbeitet, um die von dem neuromorphen Prozessor 2500 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2502 einen Ausgangsimpuls (oder „Feuer“ oder „Spike“) senden, wenn die über den Neuroneneingang 2504 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2502 die an den Neuroneneingängen 2504 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2502 beispielsweise als undichte Integrations- und Feuerneuronen implementiert sein, wobei das Neuron 2502 eine Ausgabe (oder ein „Feuer“) unter Verwendung einer Übertragungsfunktion, wie z.B. einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein leckbehaftetes Integrations- und Feuerneuron die an den Neuroneneingängen 2504 empfangenen Signale zu einem Membranpotenzial summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotenzial zu reduzieren. In mindestens einer Ausführungsform kann ein undichtes Integrations- und Feuerneuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2504 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d.h., bevor ein Membranpotenzial zu niedrig wird, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2502 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abklingen lassen. In mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2502 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Komparatorschaltungen oder Logik enthalten, die einen Ausgangs-Spike an dem Neuronenausgang 2506 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2504 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2502, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z.B. ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2502, nachdem das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2502 durch die Synapsen 2508 miteinander verbunden sein. In mindestens einer Ausführungsform können die Synapsen 2508 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2502 zu einem Eingang eines zweiten Neurons 2502 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2502 Informationen über mehr als eine Instanz der Synapse 2508 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2506 über eine Instanz der Synapse 2508 mit einer Instanz des Neuroneneingangs 2504 in dem gleichen Neuron 2502 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2502, die eine Ausgabe erzeugt, die über eine Instanz der Synapse 2508 zu übertragen ist, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2508 bezeichnet sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2502, die eine über eine Instanz der Synapse 2508 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2508 bezeichnet sein. Da eine Instanz des Neurons 2502 Eingaben von einer oder mehreren Instanzen der Synapse 2508 empfangen und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2508 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 2502 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 2508 sein.
In mindestens einer Ausführungsform können die Neuronen 2502 in einer oder mehreren Schichten organisiert sein. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2502 einen Neuronenausgang 2506 haben, der sich über eine oder mehrere Synapsen 2508 zu einem oder mehreren Neuroneneingängen 2504 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2506 der Neuronen 2502 in einer ersten Schicht 2510 mit Neuroneneingängen 2504 der Neuronen 2502 in einer zweiten Schicht 2512 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2510 als „Feed-Forward-Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2502 in einer Instanz der ersten Schicht 2510 zu jeder Instanz eines Neurons 2502 in der zweiten Schicht 2512 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2510 als eine „vollständig verbundene Feed-Forward- bzw. Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2502 in einer Instanz der zweiten Schicht 2512 auf weniger als alle Instanzen des Neurons 2502 in einer dritten Schicht 2514 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2512 als „spärlich verbundene Feed-Forward- bzw. Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform können sich Neuronen 2502 in der zweiten Schicht 2512 zu Neuronen 2502 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2502 auch in der zweiten Schicht 2512. In mindestens einer Ausführungsform kann die zweite Schicht 2512 als „rekurrente Schicht“ bezeichnet sein. „In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2500, ohne darauf beschränkt zu sein, jede geeignete Kombination von rekurrenten Schichten und Feed-Forward-Schichten enthalten, einschließlich, ohne darauf beschränkt zu sein, sowohl spärlich verbundene Feed-Forward-Schichten als auch vollständig verbundene Feed-Forward-Schichten‟.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2500, ohne darauf beschränkt zu sein, eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen enthalten, um die Synapse 2508 mit den Neuronen 2502 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2500, ohne darauf beschränkt zu sein, eine Schaltung oder Logik enthalten, die es ermöglicht, Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzwerks und des Neuronen-Fan-In/Out verschiedenen Neuronen 2502 zuzuordnen. Zum Beispiel können in mindestens einer Ausführungsform Synapsen 2508 mit Neuronen 2502 unter Verwendung einer Verbindungsstruktur, wie Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten unter Verwendung von Schaltkreisen oder Logik implementiert sein.
26 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform enthält das System 2600 einen oder mehrere Prozessoren 2602 und einen oder mehrere Grafikprozessoren 2608 und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2602 oder Prozessorkernen 2607 sein. In mindestens einer Ausführungsform ist das System 2600 eine Verarbeitungsplattform, die in einen integrierten System-on-a-Chip (SoC)-Schaltkreis zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das System 2600 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole umfassen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2600 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2600 auch ein Wearable-Gerät umfassen, mit diesem gekoppelt oder in dieses integriert sein, wie z.B. ein Wearable-Gerät für eine intelligente Uhr, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2600 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 2602 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2608 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 2602 jeweils einen oder mehrere Prozessorkerne 2607 zur Verarbeitung von Befehlen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware ausführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2607 so konfiguriert, dass er eine bestimmte Befehlssequenz 2609 verarbeitet. In mindestens einer Ausführungsform kann die Befehlssequenz 2609 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder die Verarbeitung über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2607 jeweils eine andere Befehlssequenz 2609 verarbeiten, die Befehle enthalten kann, um die Emulation anderer Befehlssequenzen zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2607 auch andere Verarbeitungsgeräte enthalten, z.B. einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform enthält der Prozessor 2602 einen Cache-Speicher 2604. In mindestens einer Ausführungsform kann der Prozessor 2602 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internen Cache-Speichern haben. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2602 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2602 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der von den Prozessorkernen 2607 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2606 in dem Prozessor 2602 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen enthalten kann (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2606 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2602 mit einem oder mehreren Schnittstellenbus(en) 2610 gekoppelt, um Kommunikationssig-nale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2602 und anderen Komponenten im System 2600 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2610 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 2610 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen umfassen. In mindestens einer Ausführungsform umfassen der/die Prozessor(en) 2602 einen integrierten Speicher-Controller 2616 und einen Plattform-Controller-Hub 2630. In mindestens einer Ausführungsform ermöglicht der Speicher-Controller 2616 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2600, während der Plattform-Controller-Hub (PCH) 2630 Verbindungen zu E/A-Geräten über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann eine Speichervorrichtung 2620 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechsel-Speicher oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2620 als Systemspeicher für das System 2600 arbeiten, um Daten 2622 und Anweisungen 2621 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2602 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt der Speichercontroller 2616 auch mit einem optionalen externen Grafikprozessor 2612, der mit einem oder mehreren Grafikprozessoren 2608 in den Prozessoren 2602 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2611 mit Prozessor(en) 2602 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2611 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) verbunden ist, umfassen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2611 eine kopfmontiertes Anzeige (HMD, Head Mounted Display) umfassen, wie z.B. ein stereoskopisches Anzeigegerät zur Verwendung in Virtual-Reality (VR)-Anwendungen oder Augmented-Reality (AR)-Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 2630 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 2620 und dem Prozessor 2602 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform umfassen die E/A-Peripheriegeräte unter anderem einen Audiocontroller 2646, einen Netzwerkcontroller 2634, eine Firmware-Schnittstelle 2628, einen drahtlosen Transceiver 2626, Berührungssensoren 2625 und eine Datenspeichervorrichtung 2624 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 2624 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie z.B. einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 2625 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren umfassen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2626 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver sein, wie z.B. ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2628 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI, Unified Extensible Firmware Interface) sein. In mindestens einer Ausführungsform kann der Netzwerk-Controller 2634 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerk-Controller (nicht dargestellt) mit dem Schnittstellenbus 2610. In mindestens einer Ausführungsform ist der Audio-Controller 2646 ein Mehrkanal-High-Definition-Audio-Controller. In mindestens einer Ausführungsform enthält das System 2600 einen optionalen Legacy-E/A-Controller 2640 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 (PS/2)) mit dem System 2600. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2630 auch mit einem oder mehreren Universal Serial Bus (USB)-Controllern 2642 verbunden werden, die Eingabegeräte, wie z.B. Tastatur- und Mauskombinationen 2643, eine Kamera 2644 oder andere USB-Eingabegeräte verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speicher-Controllers 2616 und des Plattform-Controller-Hubs 2630 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2612, integriert sein. In mindestens einer Ausführungsform können Plattform-Controller-Hub 2630 und/oder Speicher-Controller 2616 extern zu einem oder mehreren Prozessor(en) 2602 sein. Zum Beispiel kann das System 2600 in mindestens einer Ausführungsform einen externen Speicher-Controller 2616 und einen Plattform-Controller-Hub 2630 enthalten, der als Speicher-Controller-Hub und Peripherie-Controller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 2602 in Verbindung steht.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Grafikprozessor 2600 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2600 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingsverfahren durchzuführen.
27 ist ein Blockdiagramm eines Prozessors 2700 mit einem oder mehreren Prozessorkernen 2702A-2702N, einem integrierten Speichercontroller 2714 und einem integrierten Grafikprozessor 2708, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2700 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2702N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2702A-2702N eine oder mehrere interne Cache-Einheiten 2704A-2804N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2706.
In mindestens einer Ausführungsform repräsentieren die internen Cache-Einheiten 2704A-2704N und die gemeinsam genutzten Cache-Einheiten 2706 eine Cache-Speicherhierarchie innerhalb des Prozessors 2700. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2704A-2704N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, umfassen, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert wird. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2706 und 2704A-2704N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2700 auch einen Satz von einer oder mehreren Bus-Controller-Einheiten 2716 und einen Systemagentenkern 2710 enthalten. In mindestens einer Ausführungsform verwalten die Bus-Controller-Einheiten 2716 eine Reihe von Peripherie-Bussen, wie z.B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 2710 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagentenkern 2710 einen oder mehrere integrierte Speicher-Controller 2714, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform umfassen einer oder mehrere der Prozessorkerne 2702A-2702N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform umfasst der Systemagentenkern 2710 Komponenten zum Koordinieren und Betreiben der Kerne 2702A-2702N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2710 zusätzlich eine Leistungssteuerungseinheit (PCU) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2702A-2702N und des Grafikprozessors 2708 umfasst.
In mindestens einer Ausführungsform enthält der Prozessor 2700 zusätzlich den Grafikprozessor 2708 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform koppelt der Grafikprozessor 2708 mit gemeinsam genutzten Cache-Einheiten 2706 und dem Systemagentenkern 2710, einschließlich eines oder mehrerer integrierter Speicher-Controller 2714. In mindestens einer Ausführungsform enthält der Systemagentenkern 2710 auch eine Anzeige-Steuereinrichtung 2711, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeige-Steuereinrichtung 2711 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2708 gekoppelt ist, oder er kann in den Grafikprozessor 2708 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2712 verwendet, um interne Komponenten des Prozessors 2700 zu verbinden. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, wie z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2708 über eine E/A-Verbindung 2713 mit der Ringverbindung 2712 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die E/A-Verbindung 2713 mindestens eine von mehreren Arten von E/A-Verbindungen, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2718, wie z.B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2702A-2702N und der Grafikprozessor 2708 das eingebettete Speichermodul 2718 als gemeinsam genutzten Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2702A-2702N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2702A-2702N in Bezug auf die Befehlssatzarchitektur (ISA, Instruction Set Architecture) heterogen, wobei einer oder mehrere der Prozessorkerne 2702A-2702N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2702A-2702N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2702A-2702N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2700 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Grafikprozessor 2710 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, einem oder mehreren Grafikkernen 2702, einer gemeinsam genutzten Funktionslogik oder einer anderen Logik in 27 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Prozessors 2700 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
28 ist ein Blockdiagramm eines Grafikprozessors 2800, der eine diskrete Grafikverarbeitungseinheit oder ein mit mehreren Prozessorkernen integrierter Grafikprozessor sein kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2800 über eine speicherabgebildete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 2800 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform enthält der Grafikprozessor 2800 eine Speicherschnittstelle 2814 für den Zugriff auf den Speicher. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2814 eine Schnittstelle zu lokalem Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zu Systemspeicher.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2800 auch eine Anzeige-Steuereinrichtung 2802 zur Ansteuerung von Anzeigeausgabedaten an ein Anzeigegerät 2820. In mindestens einer Ausführungsform umfasst die Anzeige-Steuereinrichtung 2802 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigevorrichtung 2820 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2820 eine interne oder externe Anzeigevorrichtung sein. In mindestens einer Ausführungsform ist die Anzeigevorrichtung 2820 eine am Kopf montierte Anzeigevorrichtung, wie z.B. eine Anzeigevorrichtung für virtuelle Realität (VR, Virtual Reality) oder eine Anzeigevorrichtung für erweiterte Realität (AR, Augmented Reality). In mindestens einer Ausführungsform umfasst der Grafikprozessor 2800 eine Videocodec-Engine 2806 zum Codieren, Decodieren oder Transcodieren von Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten, einschließlich, aber nicht beschränkt auf MPEG-Formate (Moving Picture Experts Group) wie MPEG-2, AVC-Formate (Advanced Video Coding) wie H.264/MPEG-4 AVC, sowie Society of Motion Picture & Television Engineers (SMPTE) 411 M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2800 eine Block Image Transfer (BLIT)-Engine 2804 zur Durchführung von zweidimensionalen (2D) Rasterisierungsoperationen, einschließlich z.B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten einer Grafikverarbeitungs-Engine (GPE) 2810 durchgeführt. In mindestens einer Ausführungsform ist die GPE 2810 eine Rechen-Engine zur Durchführung von Grafikoperationen, einschließlich dreidimensionaler (3D) Grafikoperationen und Medienoperationen.
In mindestens einer Ausführungsform umfasst die GPE 2810 eine 3D-Pipeline 2812 zur Durchführung von 3D-Operationen, wie z.B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z.B. Rechteck, Dreieck usw.) wirken. In mindestens einer Ausführungsform umfasst die 3D-Pipeline 2812 programmierbare und Festfunktionselemente, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads an ein 3D/Media-Subsystem 2815 übergeben. Während die 3D-Pipeline 2812 zur Durchführung von Medienoperationen verwendet werden kann, enthält die GPE 2810 in mindestens einer Ausführungsform auch eine Medien-Pipeline 2816, die zur Durchführung von Medienoperationen, wie z.B. Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform enthält die Medien-Pipeline 2816 Festfunktions- oder programmierbare Logikeinheiten, um eine oder mehrere spezialisierte Medienoperationen durchzuführen, wie z.B. Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle oder im Namen der Videocodec-Engine 2806. In mindestens einer Ausführungsform enthält die Medien-Pipeline 2816 zusätzlich eine Thread-Spawning-Einheit, um Threads zur Ausführung auf dem 3D/Media-Subsystem 2815 zu erzeugen. In mindestens einer Ausführungsform führen erzeugte Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die in dem 3D/Media-Subsystem 2815 enthalten sind.
In mindestens einer Ausführungsform enthält das 3D/Media-Subsystem 2815 eine Logik zum Ausführen von Threads, die von der 3D-Pipeline 2812 und der Media-Pipeline 2816 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 2812 und die Medien-Pipeline 2816 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 2815, das eine Thread-Versendelogik zum Arbitrieren und Verteilen verschiedener Anforderungen an verfügbare Thread-Ausführungsressourcen enthält. In mindestens einer Ausführungsform umfassen die Ausführungsressourcen ein Array von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads. In mindestens einer Ausführungsform umfasst das 3D/Medien-Subsystem 2815 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten. In mindestens einer Ausführungsform umfasst das Subsystem 2815 auch einen gemeinsamen Speicher, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads gemeinsam zu nutzen und Ausgabedaten zu speichern.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 werden hier in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Grafikprozessor 2800 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzverfahren eine oder mehrere der ALUs verwenden, die in der 3D-Pipeline 2812 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2800 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
29 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine 2910 eines Grafikprozessors, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungs-Engine (GPE) 2910 eine Version der in 28 gezeigten GPE 2810. In mindestens einer Ausführungsform ist eine Medien-Pipeline 2916 optional und muss nicht explizit in der GPE 2910 enthalten sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 2910 gekoppelt.
In mindestens einer Ausführungsform ist die GPE 2910 mit einem Befehlsstreamer 2903 gekoppelt oder enthält einen solchen, der einen Befehlsstrom an eine 3D-Pipeline 2912 und/oder Medien-Pipeline 2916 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 2903 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 2903 Befehle von dem Speicher und sendet Befehle an die 3D-Pipeline 2912 und/oder die Medien-Pipeline 2916. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 2912 und die Media-Pipeline 2916 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer enthalten, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 2912 auch Verweise auf Daten enthalten, die im Speicher gespeichert sind, wie z.B. Vertex- und Geometriedaten für die 3D-Pipeline 2912 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 2916, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 2912 und die Medien-Pipeline 2916 Befehle und Daten, indem sie Operationen ausführen oder einen oder mehrere Ausführungsthreads an ein Grafikkern-Array 2914 senden. In mindestens einer Ausführungsform enthält das Grafikkern-Array 2914 einen oder mehrere Blöcke von Grafikkernen (z.B. Grafikkern(e) 2915A, Grafikkern(e) 2915B), wobei jeder Block einen oder mehrere Grafikkerne enthält. In mindestens einer Ausführungsform umfasst jeder Grafikkern einen Satz von Grafikausführungsressourcen, der eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik-und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz, einschließlich der Inferenzierungs- und/oder Trainingslogik 715 in 7A und 7B, umfasst.
In mindestens einer Ausführungsform enthält die 3D-Pipeline 2912 eine Festfunktions- und programmierbare Logik zur Verarbeitung eines oder mehrerer Shader-Programme, wie z.B. Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme, durch die Verarbeitung von Anweisungen und die Weiterleitung von Ausführungsthreads an das Grafikkern-Array 2914. In mindestens einer Ausführungsform stellt das Grafikkern-Array 2914 einen einheitlichen Block von Ausführungsressourcen zur Verwendung bei der Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform umfasst eine Mehrzweck-Ausführungslogik (z.B. Ausführungseinheiten) innerhalb der Grafikkerne 2915A-2915B des Grafikkern-Arrays 2914 Unterstützung für verschiedene 3D-API-Shader-Sprachen und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mit mehreren Shadern verbunden sind.
In mindestens einer Ausführungsform enthält das Grafikkern-Array 2914 auch Ausführungslogik zur Durchführung von Medienfunktionen, wie z.B. Video- und/oder Bildverarbeitung. In mindestens einer Ausführungsform enthalten die Ausführungseinheiten zusätzlich eine Universallogik, die so programmiert werden kann, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Universal-Rechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf dem Grafikkern-Array 2914 ausgeführt werden, in einem vereinheitlichten Rückkehrpuffer bzw. Unified Return Buffer (URB) 2918 in den Speicher ausgegeben werden. In mindestens einer Ausführungsform kann der URB 2918 Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 2918 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf dem Grafikkern-Array 2914 ausgeführt werden. In mindestens einer Ausführungsform kann URB 2918 zusätzlich für die Synchronisierung zwischen Threads auf dem Grafikkern-Array 2914 und der Festfunktionslogik innerhalb der gemeinsam genutzten Funktionslogik 2920 verwendet werden.
In mindestens einer Ausführungsform ist das Grafikkern-Array 2914 skalierbar, so dass das Grafikkern-Array 2914 eine variable Anzahl von Grafikkernen enthält, die jeweils eine variable Anzahl von Ausführungseinheiten auf der Grundlage einer Zielleistung und eines Leistungsniveaus der GPE 2910 aufweisen. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist das Grafikkern-Array 2914 mit der gemeinsam genutzten Funktionslogik 2920 gekoppelt, die mehrere Ressourcen enthält, die von den Grafikkernen in dem Grafikkern-Array 2914 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 2920 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die dem Grafikkern-Array 2914 eine spezielle Zusatzfunktionalität bereitstellen. In mindestens einer Ausführungsform umfasst die gemeinsam genutzte Funktionslogik 2920 eine Abtaster- bzw. Sampler-Einheit 2921, eine Mathematikeinheit 2922 und eine Inter-Thread-Kommunikationslogik (ITC) 2923, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 2925 in der gemeinsamen Funktionslogik 2920 enthalten oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn der Bedarf an einer spezialisierten Funktion für die Aufnahme in das Grafikkern-Array 2914 nicht ausreicht. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 2920 verwendet und mit anderen Ausführungsressourcen innerhalb des Grafikkern-Arrays 2914 geteilt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 2920, die von dem Grafikkern-Array 2914 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3216 innerhalb des Grafikkern-Arrays 2914 enthalten sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3216 innerhalb des Grafikkern-Arrays 2914 einige oder alle Logiken innerhalb der gemeinsam genutzten Funktionslogik 2920 enthalten. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 2920 innerhalb der gemeinsam genutzten Funktionslogik 2926 des Grafikkernarrays 2914 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 2920 zugunsten der gemeinsam genutzten Funktionslogik 2926 in dem Grafikkern-Array 2914 ausgeschlossen.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Grafikprozessor 2910 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere der ALUs verwenden, die in der 3D-Pipeline 2912, dem/den Grafikkern(en) 2915, der gemeinsam genutzten Funktionslogik 2926, der gemeinsam genutzten Funktionslogik 2920 oder einer anderen Logik in 29 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2910 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
30 ist ein Blockdiagramm der Hardwarelogik eines Grafikprozessorkerns 3000 gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3000 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 3000, der manchmal auch als Kern- bzw. Core-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3000 beispielhaft für ein Grafikkern-Slice, und kann ein Grafikprozessor, wie hierin beschrieben, mehrere Grafikkern-Slices enthalten, die auf Soll-Energie- und -Leistungshüllen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 3000 einen Festfunktionsblock 3030 enthalten, der mit mehreren Subkernen 3001A-3001F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke mit Universal- und Festfunktionslogik enthalten.
In mindestens einer Ausführungsform umfasst der Festfunktionsblock 3030 eine Geometrie- und Festfunktions-Pipeline 3036, die von allen Subkernen in dem Grafikprozessor 3000 gemeinsam genutzt werden kann, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Stromverbrauch. In mindestens einer Ausführungsform umfasst die Geometrie- und Festfunktions-Pipeline 3036 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Versender sowie einen Unified-Return-Puffer-Verwalter, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform umfasst der Festfunktionsblock 3030 auch eine Grafik-SoC-Schnittstelle 3037, einen Grafik-Mikrocontroller 3038 und eine Medien-Pipeline 3039. In mindestens einer Ausführungsform stellt die Grafik-SoC-Schnittstelle 3037 eine Schnittstelle zwischen dem Grafikkern 3000 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3038 ein programmierbarer Subprozessor, der so konfiguriert sein kann, dass er verschiedene Funktionen des Grafikprozessors 3000 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medien-Pipeline 3039 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 3039 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 3001A-3001F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3037 dem Grafikkern 3000 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoCs, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3037 auch die Kommunikation mit Geräten mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht die Nutzung und/oder implementiert globale Speicher-Atome, die von dem Grafikkern 3000 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 3037 auch Energieverwaltungssteuerungen für den Grafikprozessorkern 3000 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 3000 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3037 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Versender, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medien-Pipeline 3039 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. Geometrie- und Festfunktions-Pipeline 3036 und/oder eine Geometrie- und Festfunktions-Pipeline 3014), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3038 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3000 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3038 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 3002A-3002F, 3004A-3004F der Ausführungseinheiten (EU) in den Subkernen 3001A-3001F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoC mit Grafikkern 3000 ausgeführt wird, Arbeitslasten an einen von mehreren Grafikprozessorpfaden übermitteln, der einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als Nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen vorhandener Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3038 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 3000 ermöglichen, indem er dem Grafikkern 3000 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3000 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3000 mehr oder weniger als die dargestellten Unterkerne 3001A-3001F haben, bis hin zu N modularen Unterkernen. Für jeden Satz von N Unterkernen kann der Grafikkern 3000 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 3010, einen gemeinsam genutzten und/oder Cache-Speicher 3012, eine Geometrie-/Festfunktions-Pipeline 3014 sowie eine zusätzliche Festfunktionslogik 3016 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge umfassen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3010 Logikeinheiten (z.B. Abtaster-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) enthalten, die von allen N Subkernen innerhalb des Grafikkerns 3000 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der gemeinsam genutzte und/oder Cache-Speicher 3012 ein Cache der letzten Ebene für die N Subkerne 3001A-3001F innerhalb des Grafikkerns 3000 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 3014 anstelle der Geometrie-/Festfunktions-Pipeline 3036 innerhalb des Festfunktionsblocks 3030 enthalten sein und kann ähnliche Logikeinheiten umfassen.
In mindestens einer Ausführungsform enthält der Grafikkern 3000 zusätzliche Festfunktionslogik 3016, die verschiedene Festfunktions-Beschleunigungslogik zur Verwendung durch den Grafikkern 3000 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 3016 eine zusätzliche Geometrie-Pipeline für die Verwendung in positionsabhängigen Shading. Bei positionsabhängigem Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie- und Festfunktions-Pipelines 3014, 3036 und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 3016 enthalten sein kann. In mindestens einer Ausführungsform ist eine Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3016 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt werden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3016 auch eine Logik zur Beschleunigung des maschinellen Lernens enthalten, z.B. eine Festfunktionslogik zur Matrixmultiplikation, für Implementierungen, die Optimierungen für das Training oder die Inferenzierung des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafik-Subkern 3001A-3001F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und RechenOperationen im Ansprechen auf Anforderungen von Grafik-Pipeline-, Medien-Pipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform umfassen die Grafiksubkerne 3001A-3001 F mehrere EU-Arrays 3002A-3002F, 3004A-3004F, Thread-Versendungs- und Inter-Thread-Kommunikationslogik (TD/IC) 3003A-3003F, einen 3D-(z.B. Textur-) Abtaster 3005A-3005F, einen Medien-Abtaster 3006A-3006F, einen Shader-Prozessor 3007A-3007F und einen gemeinsamen lokalen Speicher (SLM) 3008A-3008F. In mindestens einer Ausführungsform enthalten die EU-Arrays 3002A-3002F, 3004A-3004F jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechen-Operation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3003A-3003F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Sub-Kerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Sub-Kerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 3005A-3005F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Abtaster Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das einer bestimmten Textur zugordnet ist, unterschiedlich lesen. In mindestens einer Ausführungsform können die Medien-Abtaster 3006A-3006F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 3001A-3001F abwechselnd einen einheitlichen 3D- und Medien-Abtaster enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Subkerne 3001A-3001F ausgeführt werden, den gemeinsamen lokalen Speicher 3008A-3008F in jedem Subkern nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Vorrat bzw. Pool von On-Chip-Speicher verwenden können.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in den Grafikprozessor 3010 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere der ALUs verwenden, die in einer 3D-Pipeline, einem Grafik-Mikrocontroller 3038, einer Geometrie- und Festfunktions-Pipeline 3014 und 3036 oder einer anderen Logik in 30 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3000 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
31A-31B veranschaulichen die Thread-Ausführungslogik 3100 einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform. 31A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3100 verwendet wird. 31B veranschaulicht beispielhafte interne Details einer Grafikausführungseinheit 3108 gemäß mindestens einer Ausführungsform.
Wie in 31A dargestellt, umfasst die Thread-Ausführungslogik 3100 in mindestens einer Ausführungsform einen Shader-Prozessor 3102, einen Thread-Versender 3104, einen Anweisungs-Cache 3106, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 3107A-3107N und 3108A-3108N, einen Abtaster 3110, einen Daten-Cache 3112 und einen Datenport 3114. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem es eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 3108A-N oder 3107A-N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 3100 eine oder mehrere Verbindungen zum Speicher, wie z.B. zum Systemspeicher oder Cache-Speicher, über einen oder mehrere der folgenden Elemente: Anweisungs-Cache 3106, Datenport 3114, Abtaster 3110 und Ausführungseinheiten 3107 oder 3108. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 3107A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3107 und/oder 3108 skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu umfassen.
n mindestens einer Ausführungsform werden die Ausführungseinheiten 3107 und/oder 3108 hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 3102 verschiedene Shader-Programme verarbeiten und Ausführungs-Threads, die den Shader-Programmen zugeordnet sind, über einen Thread-Versender 3104 verteilen. In mindestens einer Ausführungsform enthält der Thread-Versender 3104 eine Logik, um Thread-Initiierungsanforderungen von Grafik- und Medien-Pipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in Ausführungseinheiten 3107 und/oder 3108 zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tesselations- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Versender 3104 auch Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3107 und/oder 3108 einen Befehlssatz, der native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle enthält, so dass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrieprogramme und/oder Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z.B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3107 und/oder 3108, die eine oder mehrere Arithmetik-Logik-Einheiten (ALUs) umfassen, zur SIMD (Single Instruction Multiple Data)-Ausführung fähig, und ermöglicht der Multi-Thread-Betrieb eine effiziente Ausführungsumgebung trotz höherer Latenz bei Speicherzugriffen. In mindestens einer Ausführungsform hat jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Pipelines pro Takt, die Ganzzahl-, Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3107 und/oder 3108, dass ein wartender Thread schläft, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3107 und/oder 3108 auf Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen eine „Ausführungsgröße“ oder Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetik-Logik-Einheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3107 und/oder 3108 Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform enthält ein Befehlssatz der Ausführungseinheit SIMD-Befehle. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und verarbeitet die Ausführungseinheit verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und bearbeitet eine Ausführungseinheit einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 3109A-3109N zusammengefasst werden, die eine gemeinsame Thread-Steuerungslogik (3111A-3111N) für verschmolzene EUs aufweist, wie z.B. die Ausführungseinheit 3107A, die mit der Ausführungseinheit 3108A zur verschmolzenen Ausführungseinheit 3109A verschmolzen ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen sein. In mindestens einer Ausführungsform kann jede EU in einer verschmolzenen EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer verschmolzenen EU-Gruppe je nach verschiedenen Ausführungsformen variieren kann. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform umfasst jede fusionierte Grafikausführungseinheit 3109A-3109N mindestens zwei Ausführungseinheiten. Zum Beispiel enthält in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 3109A eine erste EU 3107A, eine zweite EU 3108A und eine Thread-Steuerlogik 3111A, die der ersten EU 3107A und der zweiten EU 3108A gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3111A Threads, die auf der fusionierten Grafikausführungseinheit 3109A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3109A-3109N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z.B. 3106) in der Thread-Ausführungslogik 3100 enthalten, um Thread-Befehle für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 3112) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist der Abtaster 3110 enthalten, um ein Texturabtasten für 3D-Operationen und ein Medienabtasten für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform umfasst der Abtaster 3110 eine spezielle Textur- oder Medienabtastungs-Funktionalität, um Textur- oder Mediendaten während des Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten an eine Ausführungseinheit übergeben werden.
In mindestens einer Ausführungsform senden Grafik- und Medien-Pipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3100 über die Thread-Spawning- und Versende-Logik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3102 aufgerufen, um weitere Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3102 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform verteilt der Shader-Prozessor 3102 zur Ausführung eines Shader-Programms Threads über den Thread-Versender 3104 an eine Ausführungseinheit (z.B. 3108A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 3102 die Texturabtastlogik in dem Abtaster 3110, um auf Texturdaten in den in dem Speicher gespeicherten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
n mindestens einer Ausführungsform stellt der Datenport 3114 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3100 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform umfasst der Datenport 3114 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 3112) oder ist mit diesem/diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 31B dargestellt, kann eine Grafikausführungseinheit 3108 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 3137, ein allgemeines Registerdatei-Array (GRF) 3124, ein architektonisches Registerdatei-Array (ARF) 3126, einen Thread-Arbiter bzw. -Vermittler 3122, eine Sendeeinheit 3130, eine Verzweigungseinheit 3132, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3134 und einen Satz dedizierter Ganzzahl-SIMD-ALUs 3135 umfassen. In mindestens einer Ausführungsform enthalten das GRF 3124 und das ARF 3126 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 3108 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in der ARF 3126 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3124 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungsstatus jedes Threads, einschließlich der Befehlszeiger für jeden Thread, in Thread-spezifischen Registern im ARF 3126 gehalten werden.
n mindestens einer Ausführungsform hat die Grafikausführungseinheit 3108 eine Architektur, die eine Kombination aus Simultaneous Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform hat die Architektur eine modulare Konfiguration, die zur Entwurfszeit auf der Grundlage einer Zielanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 3108 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 3122 des Threads der Grafikausführungseinheit 3108 Anweisungen an eine der Sendeeinheiten 3130, Verzweigungseinheiten 3132 oder SIMD-FPU(s) 3134 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb des GRF 3124 zugreifen, wobei jedes Register 32 Bytes speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheitsthread Zugriff auf 4 Kilobyte innerhalb des GRF 3124, obwohl Ausführungsformen nicht so begrenzt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kilobytes zugreifen können, kann das GRF 3124 insgesamt 27 Kilobytes speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtaster-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Befehle abgewickelt, die durch Nachrichtenübergabe an die Sendeeinheit 3130 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an die Verzweigungseinheit 3132 gesendet, um SIMD-Divergenz und eventuelle Konvergenz zu erleichtern.
n mindestens einer Ausführungsform enthält die Grafikausführungseinheit 3108 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3134 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 3134 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 3134 bis zu M Anzahl von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine FPU erweiterte mathematische Fähigkeiten, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 3135 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit maschinellen Lernberechnungen optimiert sein können.
In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 3108 in einer Gruppierung von Grafiksubkernen (z.B. einem Sub-Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 3108 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3108 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 715 in die Thread-Ausführungslogik 3100 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen Logik als der in 7A oder 7B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs der Ausführungslogik 3100 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
32 zeigt eine Parallelverarbeitungseinheit („PPU“) 3200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3200 mit maschinenlesbarem Code konfiguriert, der dann, wenn er von der PPU 3200 ausgeführt wird, die PPU 3200 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3200 ein Multi-Thread-Prozessor, der auf einem oder mehreren integrierten Schaltkreisen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dafür ausgelegt ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsfaden und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3200 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 3200 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigevorrichtung, wie z.B. einer Flüssigkristallanzeigevorrichtung („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 3200 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 32 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung und ist als nicht beschränktes Beispiel für Prozessorarchitekturen zu verstehen, die im Rahmen dieser Erfindung in Betracht gezogen werden, und dass jeder geeignete Prozessor zur Ergänzung und/oder als Ersatz für diesen verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3200 so konfiguriert, dass sie High Performance Computing („HPC“), Rechenzentren und Anwendungen für maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 3200 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden, nicht einschränkenden Beispiele: autonome Fahrzeugplattformen, Deep Learning, hochgenaue Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform umfasst die PPU 3200, ohne darauf beschränkt zu sein, eine Eingabe/Ausgabe-Einheit 3206, eine Frontend-Einheit 3210, eine Planer-Einheit 3212, eine Arbeitsverteilungseinheit 3214, einen Hub 3216, eine Querleiste bzw. Kreuzschiene („XBar“) 3220, einen oder mehrere Universalverarbeitungscluster („GPCs“) 3218 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3222. In mindestens einer Ausführungsform ist die PPU 3200 mit einem Host-Prozessor oder anderen PPUs 3200 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3208 verbunden. In mindestens einer Ausführungsform ist die PPU 3200 mit einem Host-Prozessor oder anderen Peripheriegeräten über einen Systembus 3202 verbunden. In mindestens einer Ausführungsform ist die PPU 3200 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 3204 umfasst. In mindestens einer Ausführungsform umfassen die Speichervorrichtungen 3204, ohne darauf beschränkt zu sein, eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtungen. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit hohem Bandbreitenspeicher („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3208 auf eine drahtbasierte Multi-Lane-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3200 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) umfassen, die Cache-Kohärenz zwischen PPUs 3200 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle von der Hochgeschwindigkeits-GPU-Verbindung 3208 über den Hub 3216 zu/von anderen Einheiten der PPU 3200 übertragen, wie z.B. einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 32 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 3206 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 32 nicht dargestellt) über den Systembus 3202 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3206 mit dem Host-Prozessor direkt über den Systembus 3202 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3206 mit einem oder mehreren anderen Prozessoren, wie z.B. einer oder mehreren PPUs 3200, über den Systembus 3202 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3206 eine Peripheral Component Interconnect Express („PCle“) Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3206 Schnittstellen für die Kommunikation mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3206 über den Systembus 3202 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 3200 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 3206 decodierte Befehle an verschiedene andere Einheiten der PPU 3200, wie von den Befehlen vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 3210 und/oder an den Hub 3216 oder andere Einheiten der PPU 3200, wie z.B. eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Leistungsverwaltungseinheit (in 32 nicht explizit dargestellt) usw. übertragen. In mindestens einer Ausführungsform ist die E/A-Einheit 3206 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3200 routet.
In mindestens einer Ausführungsform codiert ein von dem Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3200 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist ein Puffer ein Bereich in einem Speicher, auf den sowohl ein Host-Prozessor als auch die PPU 3200 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf diesen Puffer in einem Systemspeicher, der mit dem Systembus 3202 verbunden ist, über Speicheranforderungen zugreift, die von der E/A-Einheit 3206 über den Systembus 3202 übertragen werden. In mindestens einer Ausführungsform schreibt ein Host-Prozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf einen Anfang eines Befehlsstroms an die PPU 3200, so dass die Frontend-Einheit 3210 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3200 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 3210 mit der Planer-Einheit 3212 gekoppelt, die verschiedene GPCs 3218 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 3212 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene Aufgaben verfolgt, die von der Planer-Einheit 3212 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 3218 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3212 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 3218.
In mindestens einer Ausführungsform ist die Planer-Einheit 3212 mit der Arbeitsverteilungseinheit 3214 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 3218 verteilt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3214 eine Anzahl geplanter Aufgaben, die von der Planer-Einheit 3212 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 3214 einen Vorrat bzw. Pool ausstehender Aufgaben und einen Vorrat bzw. Pool aktiver Aufgaben für jeden GPC 3218. In mindestens einer Ausführungsform umfasst der Pool ausstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 3218 zugewiesen sind; ein Pool für aktive Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von GPCs 3218 zu verarbeiten sind, so dass dann, wenn einer der GPCs 3218 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool für aktive Aufgaben für GPC 3218 entfernt wird und eine andere Aufgabe aus einem Pool für anstehende Aufgaben ausgewählt und für die Ausführung auf dem GPC 3218 geplant wird. In mindestens einer Ausführungsform wird dann, wenn ein aktiver Task auf dem GPC 3218 im Leerlauf ist, z.B. während er darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dieser aktive Task aus dem GPC 3218 entfernt und in den Pool der anstehenden Aufgaben zurückgeführt, während eine anderer Aufgabe in diesem Pool anstehender Aufgaben ausgewählt und für die Ausführung auf dem GPC 3218 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3214 über die XBar 3220 mit einem oder mehreren GPCs 3218. In mindestens einer Ausführungsform ist die XBar 3220 ein Verbindungsnetzwerk, das viele Einheiten der PPU 3200 mit anderen Einheiten der PPU 3200 koppelt und so konfiguriert werden kann, dass die Arbeitsverteilungseinheit 3214 mit einem bestimmten GPC 3218 gekoppelt wird. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3200 über den Hub 3216 mit der XBar 3220 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Planer-Einheit 3212 verwaltet und von der Arbeitsverteilungseinheit 3214 an einen der GPCs 3218 weitergeleitet. In mindestens einer Ausführungsform ist der GPC 3218 so konfiguriert, dass er eine Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 3218 verbraucht, über die XBar 3220 an einen anderen GPC 3218 weitergeleitet oder im Speicher 3204 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 3204 über Partitionseinheiten 3222 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3204 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 3208 an eine andere PPU 3204 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 3200, ohne darauf beschränkt zu sein, eine Anzahl U von Partitionseinheiten 3222, die einer Anzahl von separaten und unterschiedlichen Speichervorrichtungen 3204 entspricht, die mit der PPU 3200 gekoppelt sind, wie hierin in Verbindung mit 34 näher beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren Anwendungen, die auf einem Host-Prozessor ausgeführt werden, ermöglicht, Operationen zur Ausführung auf der PPU 3200 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3200 ausgeführt und bietet die PPU 3200 bietet, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 3200 zu generieren, und gibt dieser Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 3200 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenarbeitende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Aufgaben enthalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads in Verbindung mit 34 ausführlicher beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um der PPU 3200 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3200 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder von der PPU 3200 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 3200 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
33 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 3300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 3300 der GPC 3218 aus 32. In mindestens einer Ausführungsform umfasst jeder GPC 3300, ohne darauf beschränkt zu sein, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und umfasst jeder GPC 3300, ohne darauf beschränkt zu sein, einen Pipeline-Verwalter 3302, eine Vorrasteroperationseinheit („preROP“) 3304, eine Raster-Engine 3308, eine Arbeitsverteilungskreuzschiene („WDX“) 3316, eine Speicherverwaltungseinheit („MMU“) 3318, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3306 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3300 vom Pipeline-Verwalter 3302 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 3302 die Konfiguration eines oder mehrerer DPCs 3306 zur Verarbeitung von Aufgaben, die dem GPC 3300 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3302 mindestens einen von einem oder mehreren DPCs 3306, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3306 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3314 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 3302 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an geeignete logische Einheiten innerhalb des GPC 3300 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion in der preROP 3304 und/oder in der Raster-Engine 3308 weitergeleitet werden können, während andere Pakete an die DPCs 3306 zur Verarbeitung durch eine Primitiv-Engine 3312 oder den SM 3314 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3302 mindestens einen der DPCs 3306 zur Implementierung eines neuronalen Netzwerkmodells und/oder einer Rechen-Pipeline.
In mindestens einer Ausführungsform ist die preROP-Einheit 3304 so konfiguriert, dass sie die von der Raster-Engine 3308 und den DPCs 3306 erzeugten Daten an eine Raster-Operations („ROP“)-Einheit in der Partitionseinheit 3222 weiterleitet, die oben in Verbindung mit 32 näher beschrieben ist. In mindestens einer Ausführungsform ist die preROP-Einheit 3304 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform umfasst die Raster-Engine 3308, ohne darauf beschränkt zu sein, eine Reihe von Hardwareeinheiten mit fester Funktion, die zur Durchführung verschiedener Rasteroperationen konfiguriert sind, und umfasst die Raster-Engine 3308, ohne darauf beschränkt zu sein, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu erzeugen; die Ausgabe einer Grobraster-Engine wird an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 3308 Fragmente, die von einer geeigneten Einheit verarbeitet werden, z.B. von einem in dem DPC 3306 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder DPC 3306, der im GPC 3300 enthalten ist, ohne darauf beschränkt zu sein, einen M-Pipe-Controller („MPC“) 3310, eine Primitiv-Engine 3312, einen oder mehrere SMs 3314 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert MPC 3310 den Betrieb des DPC 3306 und leitet die vom Pipeline-Verwalter 3302 empfangenen Pakete an die entsprechenden Einheiten in dem DPC 3306 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 3312 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die einem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3314 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3314, ohne darauf beschränkt zu sein, einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 3314 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur („Single-Instruction, Multiple-Data“) implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 3314 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage dieses gemeinsamen Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in einer Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread beibehalten, und Threads, die gemeinsame Befehle ausführen, können zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3314 wird hierin ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3318 eine Schnittstelle zwischen dem GPC 3300 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 3222 in 32) bereit, und sorgt die MMU 3318 für die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. In mindestens einer Ausführungsform bietet die MMU 3318 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem GPC 3300 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 3300 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 3300 trainiert wurde. In mindestens einer Ausführungsform kann GPC 3300 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
34 zeigt eine Speicherpartitionseinheit 3400 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst die Speicherpartitionseinheit 3400, ohne darauf beschränkt zu sein, eine Raster-Operations („ROP“)-Einheit 3402, einen Level Two („L2“)-Cache 3404, eine Speicherschnittstelle 3406 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3406 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3406 32-, 64-, 128-, 1024-Bit-Datenbusse oder dergleichen für Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3406, wobei U eine positive ganze Zahl ist, mit einer Speicherschnittstelle 3406 pro Paar von Partitionseinheiten 3400, wobei jedes Paar von Partitionseinheiten 3400 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, z.B. mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafiken mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3406 eine Speicherschnittstelle mit hoher Bandbreite der zweiten Generation („HBM2“), und Y entspricht der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel auf einem physischen Gehäuse mit einer PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform umfasst jeder HBM2-Stapel, ohne darauf beschränkt zu sein, vier Speicherchips mit Y=4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit umfasst. In mindestens einer Ausführungsform unterstützt dieser Speicher Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform kann ECC eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen bieten, die empfindlich auf Datenverfälschungen reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3400 einen vereinheitlichten Speicher, um einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, nachverfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3208 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und einen vollständigen Zugriff auf den CPU-Speicher durch eine PPU ermöglichen.
In mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und bedient die Speicherpartitionierungseinheit 3400 dann Seitenfehler, indem sie Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine eine Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d.h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und ist ein Kopiervorgang transparent.
Daten aus dem Speicher 3204 von 32 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3400 abgerufen und im L2-Cache 3404 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3400 umfasst in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, mindestens einen Teil des L2-Cache, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3314 in 33 einen Cache der Ebene 1 („L1“) implementieren, wobei dieser L1-Cache ein privater Speicher ist, der einem bestimmten SM 3314 zugeordnet ist, und Daten aus dem L2-Cache 3404 abgerufen und in jedem L1-Cache zur Verarbeitung in Funktionseinheiten der SMs 3314 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3404 mit der Speicherschnittstelle 3406 und der in 32 dargestellten XBar 3220 gekoppelt.
Die ROP-Einheit 3402 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z.B. Farbkompression, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3402 eine Tiefenprüfung in Verbindung mit der Raster-Engine 3308, wobei sie eine Tiefe für einen Abtastort, der einem Pixelfragment zugeordnet ist, von einer Culling-Engine der Raster-Engine 3308 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine mit einem Fragment verknüpfte Abtastposition getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3402 den Tiefenpuffer und überträgt das Ergebnis dieses Tiefentests an die Raster-Engine 3308, wenn das Fragment den Tiefentest für diesen Abtastort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3400 sich von der Anzahl der GPCs unterscheiden kann, und daher kann jede ROP-Einheit 3402 in mindestens einer Ausführungsform mit jedem GPC gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3402 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein von der ROP-Einheit 3402 erzeugtes Ergebnis über die XBar 3220 weitergeleitet werden soll.
35 zeigt einen Streaming-Multiprozessor („SM“) 3500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3500 der SM von 33. In mindestens einer Ausführungsform umfasst der SM 3500, ohne darauf beschränkt zu sein, einen Anweisungs-Cache 3502, eine oder mehrere Planer-Einheiten 3504, eine Registerdatei 3508, einen oder mehrere Verarbeitungskerne („Cores“) 3510, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3512, eine oder mehrere Lade-/Speicher-Einheiten („LSUs“) 3514, ein Verbindungsnetzwerk 3516, einen gemeinsamen Speicher/Level-One („L1“)-Cache 3518 und/oder eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, wird diese Aufgabe einem der SMs 3500 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 3504 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3500 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 3504 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3504 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3510, SFUs 3512 und LSUs 3514) während jedes Taktzyklus verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen bzw. Cooperative Groups auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Zerlegungen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglicht Cooperative Groups Programmierern, Gruppen von Threads explizit auf Sub-Block- (d.h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und kollektive Operationen wie Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt dieses Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, so dass Bibliotheken und Dienstprogramm-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Versende-Einheit 4104 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten und die Planer-Einheit 3504 überträgt, und umfasst sie, ohne darauf beschränkt zu sein, zwei Versende-Einheiten 3506, die es ermöglichen, dass zwei verschiedene Befehle aus einem gemeinsamen Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform enthält jede Planer-Einheit 3504 eine einzelne Versende-Einheit 3506 oder zusätzliche Versende-Einheiten 3506.
In mindestens einer Ausführungsform enthält jeder SM 3500, ohne darauf beschränkt zu sein, die Registerdatei 3508, die einen Satz von Registern für Funktionseinheiten des SM 3500 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3508 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 3508 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 3508 zwischen verschiedenen Warps aufgeteilt, die vom SM 3500 ausgeführt werden, und die Registerdatei 3508 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3500, ohne darauf beschränkt zu sein, eine Vielzahl von L Verarbeitungskernen 3510, wobei L eine positive ganze Zahl ist. In mindestens einer Ausführungsform umfasst der SM 3500, ohne darauf beschränkt zu sein, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3510. In mindestens einer Ausführungsform umfasst jeder Verarbeitungskern 3510, ohne darauf beschränkt zu sein, eine vollpipelinierte, einfachgenaue, doppeltgenaue und/oder gemischtgenaue Verarbeitungseinheit, die, ohne darauf beschränkt zu sein, eine Arithmetik-Gleitkomma-Logikeinheit und eine Arithmetik-Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform umfassen die Verarbeitungskerne 3510, ohne darauf beschränkt zu sein, 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32-Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64-Bit) und 8 Tensor-Kerne.
Tensorkerne sind so konfiguriert, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3510 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation durch, D = A X B + C, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA 9 C++ API, spezialisierte Matrixlade-, Matrixmultiplikations- und -akkumulations- und Matrixspeicheroperationen bereit, um Tensorkerne von einem CUDA-C++ Programm aus effizient zu nutzen. In mindestens einer Ausführungsform geht eine Schnittstelle auf Warp-Ebene auf CUDA-Ebene von Matrizen der Größe 16x16 aus, die alle 32 Threads des Warps überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 3500, ohne darauf beschränkt zu sein, M SFUs 3512, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und ähnliches). In mindestens einer Ausführungsform umfassen die SFUs 3512, ohne darauf beschränkt zu sein, eine Baumdurchlaufeinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchlaufen. In mindestens einer Ausführungsform umfassen die SFUs 3512, ohne darauf beschränkt zu sein, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texein) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte für die Verwendung in von dem SM 3500 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3518 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst jeder SM 3500, ohne darauf beschränkt zu sein, zwei Textureinheiten.
Jeder SM 3500 umfasst, ohne darauf beschränkt zu sein, N LSUs 3514, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamem Speicher/L1-Cache 3518 und der Registerdatei 3508 implementieren. Ein Verbindungsnetzwerk 3516 verbindet in mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 3508 und die LSU 3514 mit der Registerdatei 3508 und dem gemeinsam genutzten Speicher/L1-Cache 3518. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3516 eine Kreuzschiene, die so konfiguriert werden kann, dass sie beliebige Funktionseinheiten mit beliebigen Registern in der Registerdatei 3508 verbindet und LSUs 3514 mit der Registerdatei 3508 und Speicherplätzen im gemeinsam genutzten Speicher/L1-Cache 3518 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3518 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3500 und der Primitiv-Engine und zwischen Threads in dem SM 3500 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3518, ohne darauf beschränkt zu sein, 128 KB Speicherkapazität und befindet sich in einem Pfad vom SM 3500 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3518 zum Zwischenspeichern bzw. Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3518, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
Die Kombination von Daten-Cache und Shared-Memory-Funktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z.B. wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte einer Kapazität nutzt, und Textur- und Lade-/Speicher-Operationen die verbleibende Kapazität nutzen können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 3518 ermöglicht es dem gemeinsam genutzten Speicher/L1-Cache 3518, gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten zu fungieren und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitzustellen. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit Festfunktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In einer Konfiguration für allgemeine parallele Berechnungen weist eine Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3500 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3518 zur Kommunikation zwischen Threads und die LSU 3514 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3518 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3500, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Planer-Einheit 3504 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist eine PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder damit verbunden. In mindestens einer Ausführungsform ist eine PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist eine PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und ähnlichem enthalten.
In mindestens einer Ausführungsform kann eine PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann diese Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann diese PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz einer Hauptplatine enthalten ist.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem SM 3500 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3500 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem SM 3500 trainiert wurde. In mindestens einer Ausführungsform kann der SM 3500 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Es werden Ausführungsformen offenbart, die sich auf eine virtualisierte Rechenplattform für fortgeschrittene Berechnungen beziehen, wie z.B. Bildinferenzierung und Bildverarbeitung in medizinischen Anwendungen. Ohne darauf beschränkt zu sein, können Ausführungsformen Radiographie, Magnetresonanztomographie (MRT), Nuklearmedizin, Ultraschall, Sonographie, Elastographie, photoakustische Bildgebung, Tomographie, Echokardiographie, funktionelle Nahinfrarotspektroskopie und Magnetpartikel-Bildgebung oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen zugehörigen Prozesse zusätzlich oder alternativ verwendet werden, ohne darauf beschränkt zu sein, in: Der forensischen Wissenschaft Analyse, in der unterirdischen Erfassung und Bildgebung (z.B. Ölexploration, Archäologie, Paläontologie, etc.), Topographie, Ozeanographie, Geologie, Osteologie, Meteorologie, intelligente Bereich oder Objektverfolgung und Überwachung, Sensordatenverarbeitung (z.B. RADAR, SONAR, LI-DAR, etc.), und / oder Genomik und Gensequenzierung.
Mit Bezug auf 36 ist 36 ein beispielhaftes Datenflussdiagramm für einen Prozess 3600 zum Erzeugen und Bereitstellen einer Bildverarbeitungs- und Inferenzierungs-Pipeline, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3600 zur Verwendung mit Bildverarbeitungsgeräten, Verarbeitungsgeräten, Genomikgeräten, Gensequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen in einer oder mehreren Einrichtungen 3602 eingesetzt werden, z.B. in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3600 eingesetzt werden, um genomische Analysen und Inferenzierung auf Sequenzierungsdaten durchzuführen. Beispiele für genomische Analysen, die mit den hierin beschriebenen Systemen und Prozessen durchgeführt werden können, umfassen, ohne darauf beschränkt zu sein, Variantenaufrufe, Mutationserkennung und Quantifizierung des Genausdrucks.
In mindestens einer Ausführungsform kann der Prozess 3600 innerhalb eines Trainingssystems 3604 und/oder eines Einsatzsystems 3606 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3604 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen maschinellen Lernens (z.B. neuronale Netzwerke, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3606 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3606 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3602 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3606 eine optimierte Plattform für die Auswahl, Anpassung und Implementierung virtueller Instrumente zur Verwendung mit bildgebenden Geräten (z.B. MRI, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsgeräten in der Einrichtung 3602 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zur Durchführung einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten umfassen, die von Bildgebungsgeräten, Sequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z.B. Inferenzierung, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3606 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in erweiterten Verarbeitungs- und Inferenzierungs-Pipelines verwendet werden, Modelle maschinellen Lernens oder andere Kl verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle maschinellen Lernens in der Einrichtung 3602 unter Verwendung von Daten 3608 (z.B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3602 erzeugt wurden (und auf einem oder mehreren PACS (Picture Archiving and Communication System)-Servern in der Einrichtung 3602 gespeichert sind), und können sie unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3608 aus einer anderen Einrichtung oder anderen Einrichtungen (z.B. einem anderen Krankenhaus, einem Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3604 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zur Erzeugung funktionierender, einsatzfähiger maschineller Lernmodelle für das Einsatzsystem 3606 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierung 3624 durch einen Objektspeicher unterstützt werden, der Versionierung und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann auf den Objektspeicher z.B. über eine kompatible Anwendungsprogrammierschnittstelle (API) innerhalb einer Cloud-Plattform zugegriffen werden (z.B. eine Cloud 3726 in 37). In mindestens einer Ausführungsform können Modelle maschinellen Lernens innerhalb der Modellregistrierung 3624 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bieten, die es Benutzern mit entsprechenden Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu verknüpfen, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainings-Pipeline 3704 (37) ein Szenario umfassen, in dem die Einrichtung 3602 ihr eigenes Modell maschinellen Lernens trainiert oder ein bestehendes Modell maschinellen Lernens hat, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3608, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen und/oder anderen Vorrichtungsarten erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3608 eine KI-gestützte Annotation 3610 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3608 entsprechen, die als Grundwahrheitsdaten für ein Modell maschinellen Lernens zu verwenden sind. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3610 ein oder mehrere Modelle maschinellen Lernens (z.B. Faltungsneuronale Netzwerke (CNNs)) enthalten, die trainiert werden können, um Annotationen zu erzeugen, die bestimmten Arten von Bilddaten 3608 (z.B. von bestimmten Geräten) und/oder bestimmten Arten von Anomalien in Bilddaten 3608 entsprechen. In mindestens einer Ausführungsform können die Kl-unterstützten Annotationen 3610 dann direkt verwendet oder mit einem Annotationswerkzeug (z.B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Grundwahrheitsdaten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen gelabelte Klinikdaten 3612 (z.B. Anmerkungen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können KI-gestützte Anmerkungen 3610, gelabelte Klinikdaten 3612 oder eine Kombination davon als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als Ausgabemodell 3616 bezeichnet werden und von dem Einsatzsystem 3606, wie hierin beschrieben, verwendet werden.
In mindestens einer Ausführungsform kann die Trainings-Pipeline 3704 (37) ein Szenario umfassen, in dem die Einrichtung 3602 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen in dem Einsatzsystem 3606 benötigt, die Einrichtung 3602 aber möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder nicht über ein Modell, das für diese Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell maschinellen Lernens aus der Modellregistrierung 3624 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierung 3624 Modelle für maschinelles Lernen enthalten, die für die Durchführung einer Vielzahl von verschiedenen Schlussfolgerungs- bzw. Inferenzierungsaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens in der Modellregistrierung 3624 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3602 (z.B. Einrichtungen an einem anderen Standort) trainiert worden sein. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens auf Bildgebungsdaten von einem Standort, zwei Standorten oder einer beliebigen Anzahl von Standorten trainiert worden sein. In mindestens einer Ausführungsform kann das Training, wenn es auf Bildgebungsdaten von einem bestimmten Standort trainiert wird, an diesem Standort stattfinden oder zumindest in einer Weise, die die Vertraulichkeit der Bildgebungsdaten schützt oder die Übertragung von Bildgebungsdaten außerhalb des Standorts einschränkt (z.B. zur Einhaltung von HIPAA-Bestimmungen, Datenschutzbestimmungen usw.). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3624 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell maschinellen Lernens dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und kann ein neu trainiertes oder aktualisiertes Modell in der Modellregistrierung 3624 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell maschinellen Lernens aus der Modellregistrierung 3624 ausgewählt - und als Ausgabemodell 3616 bezeichnet - und im Einsatzsystem 3606 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainings-Pipeline 3704 (37) in einem Szenario verwendet werden, in dem die Einrichtung 3602 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3606 benötigt, aber die Einrichtung 3602 möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder möglicherweise nicht über ein Modell verfügt, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus dem Modellregister 3624 ausgewähltes Modell maschinellen Lernens aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines maschinellen Lernmodells verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3602 erzeugten Bildgebungsdaten 3608 feinabgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3610 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3608 entsprechen und als Grundwahrheitsdaten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3612 (z.B. Anmerkungen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells als Modelltraining 3614 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3614 - z.B. KI-unterstützte Anmerkungen 3610, gelabelte Klinikdaten 3612 oder eine Kombination davon - als Grundwahrheitsdaten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3606 Software 3618, Dienste 3620, Hardware 3622 und/oder andere Komponenten, Merkmale und Funktionen enthalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3606 einen Software-„Stack“ enthalten, so dass die Software 3618 auf den Diensten 3620 aufgebaut sein kann und die Dienste 3620 zur Ausführung einiger oder aller Verarbeitungsaufgaben verwenden kann, und die Dienste 3620 und die Software 3618 auf der Hardware 3622 aufgebaut sein können und die Hardware 3622 zur Ausführung von Verarbeitungs-, Speicher- und/oder anderen Rechenaufgaben des Einsatzsystems 3606 verwenden.
In mindestens einer Ausführungsform kann die Software 3618 eine beliebige Anzahl von verschiedenen Containern enthalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzierungs-Pipeline durchführen (z.B. Inferenzierung, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsvorrichtung (z.B. CT, MRI, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenzierungsvorrichtung, Radiologie-Vorrichtung, Genomik-Vorrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf die von einer Vorrichtung erzeugten Bildgebungsdaten 3608 (oder andere Datentypen, wie die hierin beschriebenen) durchführen können. In mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline auf der Grundlage der Auswahl verschiedener Container definiert werden, die für die Verarbeitung von Bilddaten 3608 erwünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3602 nach der Verarbeitung durch eine Pipeline empfangen und konfigurieren (z.B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie DICOM (Digital Imaging and Communications in Medicine)-Daten, RIS (Radiology Information System)-Daten, CIS (Clinical Information System)-Daten, RPC (Remote Procedure Call)-Daten, Daten, die im Wesentlichen mit einer REST (Representation State Transfer)-Schnittstelle konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3602). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3618 (die z.B. eine Pipeline bilden) als virtuelles Instrument bezeichnet sein (wie hierin ausführlicher beschrieben), und kann ein virtuelles Instrument Dienste 3620 und Hardware 3622 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungs-Pipeline Eingangsdaten (z.B. Bildgebungsdaten 3608) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Inferenzierungsanforderung (z.B. eine Anforderung von einem Benutzer des Einsatzsystems 3606, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingangsdaten ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentieren, die von einer oder mehreren Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologie-Vorrichtungen, Genomik-Vorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungs-Pipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzierungsaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z.B. als Antwort auf eine Inferenzierungsanforderung). In mindestens einer Ausführungsform können Inferenzierungsaufgaben von einem oder mehreren Modellen maschinellen Lernens durchgeführt werden, z.B. von trainierten oder eingesetzten neuronalen Netzwerken, die Ausgabemodelle 3616 des Trainingssystems 3604 enthalten können.
In mindestens einer Ausführungsform können Aufgaben der Datenverarbeitungs-Pipeline in einem oder mehreren Containern gekapselt werden, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung repräsentieren, die in der Lage ist, Modelle für maschinelles Lernen zu referenzieren. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z.B. zugangsbeschränkten) Bereich einer Container-Registrierung bzw. -Registry (hierin ausführlicher beschrieben) veröffentlicht werden, und können trainierte oder eingesetzte Modelle in einer Modell-Registrierung bzw. -Registry 3624 gespeichert und mit einer oder mehreren Anwendungen verknüpft werden. In mindestens einer Ausführungsform können Abbildungen bzw. Images von Anwendungen (z.B. Container-Images) in einer Container-Registry verfügbar sein und kann, sobald sie von einem Benutzer aus einer Container-Registry für den Einsatz in einer Pipeline ausgewählt wurden, ein Image verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z.B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z.B. in Form von Containern) zur Durchführung von Bildverarbeitung und/oder Inferenzierung auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Softwareentwicklungskits (SDK, Software Development Kit) erfolgen, das mit einem System verbunden ist (z.B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z.B. in einer ersten Einrichtung, auf Daten von einer ersten Einrichtung) mit einem SDK getestet werden, das mindestens einige der Dienste 3620 als System unterstützen kann (z.B. ein System 3700 von 37). In mindestens einer Ausführungsform kann ein Entwickler aufgrund der Tatsache, dass DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, für die Verwaltung (z.B. das Festlegen von Konstrukten, den Einbau von Vorverarbeitungen in eine Anwendung usw.) der Extraktion und Aufbereitung der eingehenden DICOM-Daten verantwortlich sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie vom System 3700 validiert wurde (z.B. hinsichtlich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einem Container-Register zur Auswahl und/oder Implementierung durch einen Benutzer (z.B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z.B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container über ein Netzwerk für den Zugriff und die Verwendung durch Benutzer eines Systems (z.B. das System 3700 von 37) freigeben. In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Container-Registry gespeichert werden, und können zugehörige Modelle maschinellen Lernens in der Modell-Registry 3624 gespeichert werden. In mindestens einer Ausführungsform kann eine anfragende Entität (z.B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenzierungs- oder Bildverarbeitungsanforderung bereitstellt - eine Container-Registry und/oder Modell-Registry 3624 nach einer Anwendung, einem Container, einem Datensatz, einem maschinellen Lernmodell usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungs-Pipeline auswählen und eine Bildverarbeitungsanforderung senden. In mindestens einer Ausführungsform kann eine Anforderung Eingangsdaten (und in einigen Beispielen zugehörige Patientendaten) enthalten, die zur Durchführung einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder Modellen maschinellen Lernens enthalten, die bei der Verarbeitung einer Anforderung auszuführen sind. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3606 (z.B. eine Cloud) weitergeleitet werden, um die Verarbeitung der Datenverarbeitungs-Pipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3606 die Referenzierung ausgewählter Elemente (z.B. Anwendungen, Container, Modelle usw.) aus einer Container-Registry und/oder Modell-Registry 3624 umfassen. In mindestens einer Ausführungsform können die Ergebnisse, sobald sie von einer Pipeline erzeugt wurden, an einen Benutzer als Referenz zurückgegeben werden (z.B. zur Anzeige in einer Anzeigeanwendungssuite, die auf einer lokalen, lokalen Workstation oder einem Terminal ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungs-Pipeline erhalten, die eine beliebige Anzahl von Anwendungen und/oder Containern enthält, wobei die Ergebnisse die Erkennung von Anomalien in Röntgenbildern, CT-Scans, MRTs usw. umfassen können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines Dienste 3620 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3620 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Dienste 3620 Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3618 gemeinsam ist, so dass die Funktionalität zu einem Dienst abstrahiert werden kann, der von Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die von den Diensten 3620 bereitgestellte Funktionalität dynamisch und effizienter ablaufen, während sie auch gut skaliert, indem sie Anwendungen die parallele Verarbeitung von Daten ermöglicht (z.B. unter Verwendung einer parallelen Rechenplattform 3730 (37)). In mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3620 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3620 verfügen, sondern kann der Dienst 3620 von und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzierungsserver oder eine Inferenzierungs-Engine umfassen, die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden können, als nicht beschränkende Beispiele. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der Funktionen zum Trainieren und/oder Umlernen von Maschinenlernmodellen bereitstellt. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der GPU-beschleunigte Daten (z.B. DICOM, RIS, CIS, REST-konforme Daten, RPC, Rohdaten usw.) extrahieren, in der Größe verändern, skalieren und/oder andere Erweiterungen vornehmen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bildwiedergabeeffekte hinzufügt - z.B. Raytracing, Rasterung, Entrauschung, Schärfung usw. - um zweidimensionalen (2D) und/oder dreidimensionalen (3D) Modellen mehr Realismus zu verleihen. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzierung, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bieten.
In mindestens einer Ausführungsform, in der ein Dienst 3620 einen KI-Dienst (z.B. einen Inferenzierungsdienst) enthält, können ein oder mehrere Modelle maschinellen Lernens, die mit einer Anwendung zur Erkennung von Anomalien (z.B. Tumoren, Wachstumsanomalien, Narbenbildung usw.) verbunden sind, durch Aufrufen (z.B. als API-Aufruf) eines Inferenzierungsdienstes (z.B. eines Inferenzierungsservers) ausgeführt werden, um Modelle maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle maschinellen Lernens für Segmentierungsaufgaben enthält, kann eine Anwendung einen Inferenzierungsdienst aufrufen, um Modelle maschinellen Lernens auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann die Software 3618, die eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung enthält, rationalisiert werden, da jede Anwendung denselben Inferenzierungsdienst aufrufen kann, um eine oder mehrere Inferenzierungsaufgaben durchzuführen.
In mindestens einer Ausführungsform kann die Hardware 3622 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z.B. ein KI-Supercomputer, wie das DGX-Super-Rechensystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können verschiedene Arten von Hardware 3622 verwendet werden, um effiziente, zweckmäßige Unterstützung für Software 3618 und Dienste 3620 im Einsatzsystem 3606 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die Verarbeitung lokal (z.B. in der Einrichtung 3602), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3606 implementiert sein, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkt-Erkennung (z.B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomik-Vorrichtungen, Sequenzierungsvorrichtungen und/ oder andere Vorrichtungsartenvor Ort umfassen, die GPUs nutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Patienten repräsentativ sind.
In mindestens einer Ausführungsform können die Software 3618 und/oder die Dienste 3620 für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder Hochleistungsrechnen optimiert sein, als nicht einschränkende Beispiele. In mindestens einer Ausführungsform kann zumindest ein Teil der Rechenumgebung des Einsatzsystems 3606 und/oder des Trainingssystems 3604 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnersystemen mit GPU-optimierter Software (z.B. Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können die Rechenzentren mit den Bestimmungen des HIPAA konform sein, so dass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten im Hinblick auf den Datenschutz der Patientendaten sicher gehandhabt wird. In mindestens einer Ausführungsform kann die Hardware 3622 eine beliebige Anzahl von GPUs umfassen, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, herangezogen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform außerdem eine GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Aufgaben, maschinellen Lernaufgaben oder anderen Rechenaufgaben umfassen. In mindestens einer Ausführungsform kann die Cloud-Plattform (z.B. NVIDIAs NGC) unter Verwendung eines oder mehrerer KI/Deep-Learning-Supercomputer und/oder GPU-optimierter Software (z.B. wie auf NVIDIAs DGX-Systemen) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder ein Orchestrierungssystem (z.B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
37 ist ein Systemdiagramm für ein beispielhaftes System 3700 zum Erzeugen und Bereitstellen einer Bildverteilungs-Pipeline, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3700 verwendet werden, um den Prozess 3600 von 36 und/oder andere Prozesse, einschließlich erweiterter Verarbeitungs- und Inferenzierungs-Pipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3700 das Trainingssystem 3604 und das Einsatzsystem 3606 umfassen. In mindestens einer Ausführungsform können das Trainingssystem 3604 und das Einsatzsystem 3606 unter Verwendung von Software 3618, Diensten 3620 und/oder Hardware 3622, wie hierin beschrieben, implementiert sein.
In mindestens einer Ausführungsform kann das System 3700 (z.B. das Trainingssystem 3604 und/oder das Einsatzsystem 3606) in einer Cloud-Computing-Umgebung implementiert sein (z.B. unter Verwendung der Cloud 3726). In mindestens einer Ausführungsform kann das System 3700 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als eine Kombination von sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3700 getrennt oder nicht verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3726 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt werden. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token enthalten, die von einem Authentifizierungsdienst (z.B. AuthN, AuthZ, Gluecon usw.) signiert werden und eine entsprechende Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder andere Instanziierungen des Systems 3700 auf einen Satz öffentlicher IPs beschränkt sein, die für die Interaktion überprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3700 unter Verwendung einer Vielzahl verschiedener Netzwerktypen untereinander kommunizieren, einschließlich, aber nicht beschränkt auf, lokale Netzwerke (LANs) und/oder Weitverkehrsnetzwerke (WANs) über verdrahtete und/oder drahtlose Kommunikationsprotokolle. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3700 (z.B. zum Übertragen von Ableitungsanforderungen, zum Empfangen von Ergebnissen von Ableitungsanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z.B. Ethernet) usw. erfolgen.
In mindestens einer Ausführungsform kann das Trainingssystem 3604 Trainings-Pipelines 3704 ausführen, ähnlich denen, die hierin in Bezug auf 36 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle maschinellen Lernens in Einsatz-Pipelines 3710 durch das Einsatzsystem 3606 zu verwenden sind, können die Trainings-Pipelines 3704 verwendet werden, um ein oder mehrere (z.B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere der vortrainierten Modelle 3706 zu implementieren (z.B. ohne die Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainings-Pipelines 3704 Ausgabemodell(e) 3616 erzeugt werden. In mindestens einer Ausführungsform können die Trainings-Pipelines 3704 eine beliebige Anzahl von Verarbeitungsschritten umfassen, wie z.B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingangsdaten) (z.B. (z.B. unter Verwendung des DICOM-Adapters 3702A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle maschinellen Lernens geeignet ist, wie z.B. das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), Klgestützte Annotation 3610, Labeling oder Annotation von Bildgebungsdaten 3608, um gelabelte Klinikdaten 3612 zu erzeugen und/oder eine Modellauswahl aus einer Modellregistrierung, ein Modelltraining 3614, Training, erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können für verschiedene Modelle maschinellen Lernens, die von dem Einsatzsystem 3606 verwendet werden, verschiedene Trainings-Pipelines 3704 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell maschinellen Lernens eine Trainings-Pipeline 3704 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 36 beschrieben ist, kann für ein zweites Modell maschinellen Lernens eine Trainings-Pipeline 3704 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 36 beschrieben ist, und kann für ein drittes Modell maschinellen Lernens eine Trainings-Pipeline 3704 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 36 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3604 verwendet werden, je nachdem, was für jedes jeweilige maschinelle Lernmodell erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle maschinellen Lernens bereits trainiert und einsatzbereit sein, so dass die Modelle maschinellen Lernens keine Verarbeitung durch das Trainingssystem 3604 erfahren und durch das Einsatzsystem 3606 implementiert werden können.
In mindestens einer Ausführungsform können das/die Ausgabemodell(e) 3616 und/oder das/die vortrainierte(n) Modell(e) 3706 alle Arten von Modellen maschinellen Lernens umfassen, je nach Implementierung oder Ausführungsform. In mindestens einer Ausführungsform und ohne darauf beschränkt zu sein, können die von dem System 3700 verwendeten Modelle maschinellen Lernens Modelle maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Unterstützungsvektormaschinen (SVM, Support Vector Machines), Naïve Bayes, k-nächster Nachbar (Knn), K-Mittelwert-Clustering, Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronalen Netzwerken (z.B. Auto-Codierer, faltend, rekurrent, Perzeptrons, Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine usw.) und/oder andere Arten von Modellen maschinellen Lernens umfassen.
In mindestens einer Ausführungsform können die Trainings-Pipelines 3704 eine KI-gestützte Annotation umfassen, wie hierin in Bezug auf mindestens 40B ausführlicher beschrieben. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3612 (z.B. traditionelle Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Anmerkungen in einem Zeichenprogramm (z.B. einem Anmerkungsprogramm), einem CAD (Computer Aided Design)-Programm, einem Labeling- bzw. Beschriftungsprogramm oder einer anderen Art von Programm erzeugt werden, das zur Erzeugung von Anmerkungen oder Labelings bzw. Beschriftungen für die Grundwahrheit geeignet ist, und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Grundwahrheitsdaten synthetisch erzeugt werden (z.B. aus Computermodellen oder Renderings), real erzeugt werden (z.B. aus realen Daten entworfen und erzeugt werden), maschinell automatisiert werden (z.B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen beschriftet werden (z.B. Beschrifter oder Beschriftungsexperte, der die Position der Beschriftungen definiert) und/oder eine Kombination davon. In mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3608 (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden) entsprechende Grundwahrheitsdaten geben, die von dem Trainingssystem 3604 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3710 durchgeführt werden; entweder zusätzlich zu oder anstelle der Kl-gestützten Annotation, die in den Trainings-Pipelines 3704 enthalten ist. In mindestens einer Ausführungsform kann das System 3700 eine mehrschichtige Plattform umfassen, die eine Softwareschicht (z.B. Software 3618) von Diagnoseanwendungen (oder anderen Anwendungstypen) enthalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3700 kommunikativ mit (z.B. über verschlüsselte Verbindungen) PACS-Servernetzwerken einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3700 so konfiguriert sein, dass es auf Daten (z.B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z.B. über einen DICOM-Adapter 3702 oder einen anderen Datentypadapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z.B. das Trainieren von Modellen maschinellen Lernens, den Einsatz von Modellen maschinellen Lernens, die Bildverarbeitung, Inferenzierung und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Softwareschicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, über die Anwendungen oder Container aus einer externen Umgebung (z.B. Einrichtung 3602) aufgerufen werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3620 aufrufen oder ausführen, um Rechen-, Kl- oder Visualisierungsaufgaben auszuführen, die den jeweiligen Anwendungen zugeordnet sind, und können die Software 3618 und/oder die Dienste 3620 die Hardware 3622 nutzen, um Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3606 Einsatz-Pipelines 3710 ausführen. In mindestens einer Ausführungsform können Einsatz-Pipelines 3710 eine beliebige Anzahl von Anwendungen enthalten, die sequenziell, nicht-sequenziell oder anderweitig auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomik-Vorrichtungen usw. erzeugt werden - einschließlich KI-unterstützter Annotation, wie oben beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatz-Pipeline 3710 für ein einzelnes Gerät als ein virtuelles Instrument für eine Vorrichtung bezeichnet werden (z.B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann es für eine einzelne Vorrichtung mehr als eine Einsatz-Pipeline 3710 geben, je nachdem, welche Informationen aus den von einer Vorrichtung erzeugten Daten gewünscht werden. In mindestens einer Ausführungsform kann es eine erste Einsatz-Pipeline 3710 geben, wenn die Erkennung von Anomalien von einer MRT-Vorrichtung gewünscht wird, und eine zweite Einsatz-Pipeline 3710, wenn eine Bildverbesserung von der Ausgabe einer MRT-Vorrichtung gewünscht wird.
In mindestens einer Ausführungsform können die für die Einsatz-Pipelines 3710 verfügbaren Anwendungen alle Anwendungen umfassen, die für die Durchführung von Verarbeitungsaufgaben an Bilddaten oder anderen Daten von Vorrichtungen verwendet werden können. In mindestens einer Ausführungsform können verschiedene Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben verantwortlich sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3606 Konstrukte für jede der Anwendungen definieren, so dass die Benutzer des Einsatzsystems 3606 (z.B. medizinische Einrichtungen, Labore, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementierung innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatz-Pipeline 3710 ausgewählt werden, aber kann sich der von einem bildgebenden Gerät erzeugte Datentyp von einem in einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3702B (und/oder ein DICOM-Lesegerät) oder ein anderer Datentyp-Adapter oder ein anderes Lesegerät (z.B. RIS, CIS, REST-konform, RPC, Roh usw.) in der Einsatz-Pipeline 3710 verwendet werden, um Daten in eine Form zu konvertieren, die von einer Anwendung in dem Einsatzsystem 3606 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentyp-Bibliotheken akkumuliert und vorverarbeitet werden, einschließlich Decodierung, Extraktion und/oder Durchführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und kann ein Vorlauf ausgeführt werden, um die gesammelten Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z.B. als einer der Dienste 3620) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen bei herkömmlichen Verarbeitungsansätzen, die auf CPU-Verarbeitung beruhen, eine Parallelrechenplattform 3730 zur GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe enthalten, die die Verwendung eines maschinellen Lernmodells beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens verwenden oder ein Modell maschinellen Lernens aus der Modellregistrierung 3624 auswählen. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens implementieren oder ein Modell maschinellen Lernens zur Einbeziehung in eine Anwendung zur Durchführung einer Verarbeitungsaufgabe auswählen. In mindestens einer Ausführungsform können Anwendungen auswählbar und anpassbar sein, und wird durch die Definition von Konstrukten von Anwendungen die Bereitstellung und Implementierung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Entwicklungs-Pipelines 3710 durch die Nutzung anderer Funktionen des Systems 3700 - wie beispielsweise Dienste 3620 und Hardware 3622 - noch benutzerfreundlicher sein, eine einfachere Integration ermöglichen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
In mindestens einer Ausführungsform kann das Einsatzsystem 3606 eine Benutzerschnittstelle 3714 (z.B. eine grafische Benutzerschnittstelle, eine Web-Schnittstelle usw.) enthalten, die verwendet werden kann, um Anwendungen zur Aufnahme in die Einsatz-Pipeline(s) 3710 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatz-Pipeline(s) 3710 während der Einrichtung und/oder Bereitstellung zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Einsatzsystem 3606 zu interagieren. In mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3604 nicht dargestellt ist, kann die Benutzerschnittstelle 3714 (oder eine andere Benutzerschnittstelle) zur Auswahl von Modellen für die Verwendung in dem Einsatzsystem 3606, zur Auswahl von Modellen für das Training oder das erneute Training in dem Trainingssystem 3604 und/oder für die sonstige Interaktion mit dem Trainingssystem 3604 verwendet werden.
In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3712 zusätzlich zu einem Anwendungsorchestrierungssystem 3728 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Einsatz-Pipeline(s) 3710 und Diensten 3620 und/oder Hardware 3622 zu verwalten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3712 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3620 und/oder von Anwendung oder Dienst zu Hardware 3622 erleichtert. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 3712 in den Diensten 3620 enthalten, obwohl er als in der Software 3618 enthalten dargestellt ist, was jedoch nicht einschränkend gemeint ist. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3728 (z.B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem enthalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und Bereitstellung gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Einsatz-Pipeline(s) 3710 (z.B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z.B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Image davon) individuell entwickelt, modifiziert und bereitgestellt werden (z.B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und bereitstellen, und kann ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und bereitstellen), was die Konzentration auf und die Aufmerksamkeit für eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers ermöglichen kann, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Verwalter 3712 und das Anwendungsorchestrierungssystem 3728 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z.B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3728 und/oder der Pipeline-Verwalter 3712 die Kommunikation unter und zwischen den Anwendungen oder Containern sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3728, da eine oder mehrere Anwendungen oder Container in der/den Einsatz-Pipeline(s) 3710 dieselben Dienste und Ressourcen gemeinsam nutzen können, die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, ausgleichen und bestimmen. In mindestens einer Ausführungsform kann ein Planer verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Planer somit verschiedenen Anwendungen Ressourcen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf die Anforderungen und die Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Planer (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3728) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt sind (z.B. Benutzerbeschränkungen), wie z.B. Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z.B. um zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung auszuführen ist) usw.
In mindestens einer Ausführungsform können die von Anwendungen oder Containern im Einsatzsystem 3606 genutzten und gemeinsam genutzten Dienste 3620 Rechendienste 3716, Kl-Dienste 3718, Visualisierungsdienste 3720 und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3620 aufrufen (z.B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3716 von Anwendungen genutzt werden, um Supercomputing- oder andere HPC (High Performance Computing)-Aufgaben durchzuführen. In mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3716 genutzt werden, um eine parallele Verarbeitung (z.B. unter Verwendung einer parallelen Rechenplattform 3730) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3730 (z.B. CUDA von NVIDIA) General Purpose Computing auf GPUs (GPGPU) ermöglichen (z.B. GPUs 3722). In mindestens einer Ausführungsform kann eine Softwareschicht der Parallelrechenplattform 3730 Zugriff auf virtuelle Befehlssätze und parallele Rechenelemente von GPUs für die Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3730 Speicher enthalten, und in einigen Ausführungsformen kann ein Speicher zwischen mehreren Containern und/oder zwischen verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können IPC (Inter-Process-Communication)-Aufrufe für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3730 zu verwenden (z.B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können dieselben Daten an derselben Stelle eines Speichers für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z.B. zur selben Zeit, zu verschiedenen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an verschiedene Stellen im Speicher zu verschieben (z.B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, wenn Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Speicherort der Daten gespeichert und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können der Speicherort von Daten und der Speicherort von aktualisierten oder geänderten Daten Teil einer Definition sein, wie eine Nutzlast innerhalb von Containern zu verstehen ist.
In mindestens einer Ausführungsform können KI-Dienste 3718 genutzt werden, um Inferenzierungsdienste für die Ausführung von Modellen maschinellen Lernens auszuführen, die Anwendungen zugeordnet sind (z.B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). In mindestens einer Ausführungsform können die KI-Dienste 3718 das KI-System 3724 nutzen, um Modelle maschinellen Lernens (z.B. neuronale Netzwerke, wie beispielsweise CNNs) für Segmentierung, Rekonstruktion, Objekterkennung, Merkmalserkennung, Klassifizierung und/oder andere Inferenzierungsaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Bereitstellungs- bzw. Einsatz-Pipeline(s) 3710 ein oder mehrere Ausgabemodelle 3616 aus dem Trainingssystem 3604 und/oder andere Modelle von Anwendungen verwenden, um Schlussfolgerungen aus Bildgebungsdaten (z.B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für die Inferenzierung unter Verwendung des Anwendungsorchestrierungssystems 3728 (z.B. ein Scheduler) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz umfassen, der höhere Service Level Agreements erreichen kann, z.B. für die Durchführung von Inferenzierungen bei dringenden Anfragen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität umfassen, der für Anfragen verwendet werden kann, die nicht dringlich sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3728 Ressourcen (z.B. Dienste 3620 und/oder Hardware 3622) basierend auf Prioritätspfaden für verschiedene Inferenzierungsaufgaben der KI-Dienste 3718 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher an die Kl-Dienste 3718 in dem System 3700 angebunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als ein Cache (oder eine andere Art von Speichervorrichtung) fungieren und zur Verarbeitung von Inferenzierungsanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann dann, wenn eine Inferenzierungsanforderung übermittelt wird, eine Anforderung von einem Satz von API-Instanzen des Einsatzsystems 3606 empfangen werden, und können eine oder mehrere Instanzen ausgewählt werden (z.B. für beste Anpassung, für Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, kann ein Modell maschinellen Lernens aus der Modellregistrierung 3624 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, kann ein Validierungsschritt sicherstellen, dass ein geeignetes Modell maschinellen Lernens in einen Cache (z.B. einen gemeinsam genutzten Speicher) geladen wird, und/oder kann eine Kopie eines Modells in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Scheduler bzw. Planer (z.B. des Pipeline-Verwalters 3712) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung nicht bereits läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzierungsserver gestartet werden, wenn er noch nicht gestartet ist, um ein Modell auszuführen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Inferenzierungsservern pro Modell gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzierungsserver geclustert sind, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzierungsserver in entsprechenden, verteilten Servern statisch geladen werden.
In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzierungsservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzierungsservers einem Modell (und optional mehreren Versionen eines Modells) zugeordnet sein. In mindestens einer Ausführungsform kann eine neue Instanz geladen werden, wenn eine Instanz eines Inferenzierungsservers nicht vorhanden ist, wenn eine Anforderung zur Durchführung einer Inferenzierung an einem Modell empfangen wird. In mindestens einer Ausführungsform kann beim Starten eines Inferenzierungsservers ein Modell an einen Inferenzierungsserver übergeben werden, so dass ein und derselbe Container zur Bedienung verschiedener Modelle verwendet werden kann, solange der Inferenzierungsserver als eine andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzierungsanforderung für eine bestimmte Anwendung empfangen werden, und kann ein Container (z.B. mit einer Instanz eines Inferenzierungsservers) geladen werden (falls nicht bereits geschehen), und kann eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann die Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder eine zusätzliche Vorverarbeitung durchführen (z.B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenzierung vorbereitet sind, die Inferenzierung wie erforderlich an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzigen Inferenzierungsaufruf für ein Bild (z.B. ein Röntgenbild einer Hand) umfassen oder eine Inferenzierung für Hunderte von Bildern (z.B. ein Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung die Ergebnisse vor der Fertigstellung zusammenfassen, was, ohne darauf beschränkt zu sein, einen einzelnen Konfidenzwert, eine Segmentierung auf Pixelebene, eine Segmentierung auf Voxel-Ebene, die Generierung einer Visualisierung oder die Generierung von Text zur Zusammenfassung der Ergebnisse umfassen kann. In mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen sein. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) haben, während andere eine niedrigere Priorität haben (z.B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfragenden Institution oder Entität aus gemessen werden und können die Zeit für das Durchlaufen des Partnernetzwerks sowie die Ausführung auf einem Inferenzierungsdienst umfassen.
In mindestens einer Ausführungsform kann die Übertragung von Anfragen zwischen den Diensten 3620 und den Inferenzierungsanwendungen hinter einem Software Development Kit (SDK) verborgen sein, und kann der robuste Transport über eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine individuelle Anwendungs-/Benutzer- bzw. Tenant-ID-Kombination in eine Warteschlange gestellt, und zieht ein SDK eine Anforderung aus einer Warteschlange und gibt eine Anforderung an eine Anwendung weiter. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen abholt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglichen kann, Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse über eine Warteschlange zurück übertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, an die die meisten Instanzen einer Anwendung gebunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, an die eine einzelne Instanz gebunden ist, die Aufgaben in der empfangenen Reihenfolge abarbeitet. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3726 generiert wird, und kann ein Inferenzierungsdienst die Inferenzierung auf einer GPU durchführen.
n mindestens einer Ausführungsform können Visualisierungsdienste 3720 genutzt werden, um Visualisierungen für die Anzeige der Ausgaben von Anwendungen und/oder der Einsatz-Pipeline(s) 3710 zu erzeugen. In mindestens einer Ausführungsform können GPUs 3722 von Visualisierungsdiensten 3720 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie z.B. Ray-Tracing, von Visualisierungsdiensten 3720 implementiert werden, um Visualisierungen von höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen, ohne darauf beschränkt zu sein, 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumen-Rekonstruktionen, 2D-Tomographie-Schichten, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. umfassen. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z.B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z.B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3720 einen internen Visualizer, Kinematiken und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z.B. Raytracing, Rasterung, interne Optik usw.) umfassen.
In mindestens einer Ausführungsform kann die Hardware 3622 GPUs 3722, das KI-System 3724, die Cloud 3726 und/oder jede andere Hardware umfassen, die zur Ausführung des Trainingssystems 3604 und/oder des Einsatzsystems 3606 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3722 (z.B. NVIDIAs TESLA und/oder QUADRO GPUs) eine beliebige Anzahl von GPUs umfassen, die für die Ausführung von Verarbeitungsaufgaben der Rechendienste 3716, der KI-Dienste 3718, der Visualisierungsdienste 3720, anderer Dienste und/oder beliebiger Merkmale oder Funktionen der Software 3618 verwendet werden können. In Bezug auf die KI-Dienste 3718 können GPUs 3722 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden), zur Nachverarbeitung von Ausgaben von Modellen maschinellen Lernens und/oder zur Durchführung von Inferenzierung (z.B. zur Ausführung von Modellen maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3726, das AI-System 3724 und/oder andere Komponenten des Systems 3700 GPUs 3722 verwenden. In mindestens einer Ausführungsform kann die Cloud 3726 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben enthalten. In mindestens einer Ausführungsform kann das KI-System 3724 GPUs verwenden, und kann die Cloud 3726 - oder zumindest ein Teil, der mit Deep Learning oder Inferenzierung beauftragt ist - unter Verwendung eines oder mehrerer KI-Systeme 3724 ausgeführt werden. Obwohl die Hardware 3622 als diskrete Komponenten dargestellt ist, ist dies nicht als Beschränkung zu verstehen, und können alle Komponenten der Hardware 3622 mit anderen Komponenten der Hardware 3622 kombiniert oder von diesen genutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3724 ein speziell entwickeltes Rechensystem (z.B. einen Supercomputer oder einen HPC) umfassen, das für Inferenzierung, Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3724 (z.B. der DGX von NVIDIA) GPU-optimierte Software (z.B. einen Software-Stack) enthalten, die unter Verwendung einer Vielzahl von GPUs 3722 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3724 in der Cloud 3726 (z.B. in einem Rechenzentrum) implementiert werden, um einige oder alle Kl-basierten Verarbeitungsaufgaben des Systems 3700 auszuführen.
In mindestens einer Ausführungsform kann die Cloud 3726 eine GPU-beschleunigte Infrastruktur (z.B. NGC von NVIDIA) enthalten, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3700 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3726 ein oder mehrere KI-Systeme 3724 zur Ausführung einer oder mehrerer KI-basierter Aufgaben des Systems 3700 enthalten (z.B. als Hardware-Abstraktions- und Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3726 mit dem Anwendungsorchestrierungssystem 3728 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3620 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3726 die Aufgabe haben, mindestens einige der Dienste 3620 des Systems 3700 auszuführen, einschließlich der Rechendienste 3716, KI-Dienste 3718 und/oder Visualisierungsdienste 3720, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3726 kleine und große Batch-Inferenzierung durchführen (z.B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3730 bereitstellen (z.B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3728 ausführen (z.B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z.B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder andere Funktionen für das System 3700 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3726 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z.B. wenn Patientendaten oder -aufzeichnungen außerhalb der eigenen Räumlichkeiten zu verwenden sind), eine Registrierung bzw. Registry enthalten - wie z.B. eine Deep-Learning-Container-Registry. In mindestens einer Ausführungsform kann eine Registry Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungen, Nachverarbeitungen oder andere Verarbeitungsaufgaben für Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3726 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern enthalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Geräte weiterleiten (z.B. medizinische Geräte vor Ort, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert werden müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit dem HIPAA und/oder anderen Datenvorschriften gewahrt.
38 enthält eine beispielhafte Darstellung einer Einsatz-Pipeline 3710A zur Verarbeitung von Bilddaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3700 - und insbesondere das Einsatzsystem 3606 - zum Anpassen, Aktualisieren und/oder Integrieren der Einsatz-Pipeline(s) 3710A in eine oder mehrere Produktionsumgebungen verwendet werden. In mindestens einer Ausführungsform umfasst die Einsatz-Pipeline 3710A von 38 ein nicht beschränkendes Beispiel einer Einsatz-Pipeline 3710A, die von einem bestimmten Benutzer (oder einem Team von Benutzern) in einer Einrichtung (z.B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert werden kann. In mindestens einer Ausführungsform kann ein Benutzer zur Definition von Einsatz-Pipelines 3710A für einen CT-Scanner 3802 eine oder mehrere Anwendungen - beispielsweise aus einer Container-Registrierung - auswählen, die bestimmte Funktionen oder Aufgaben in Bezug auf die vom CT-Scanner 3802 erzeugten Bilddaten ausführen. In mindestens einer Ausführungsform können Anwendungen auf die Einsatz-Pipeline 3710A als Container angewendet werden, die Dienste 3620 und/oder Hardware 3622 des Systems 3700 nutzen können. Darüber hinaus kann die Einsatz-Pipeline 3710A zusätzliche Verarbeitungsaufgaben oder Anwendungen enthalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z.B. können der DICOM-Adapter 3702B und der DICOM-Leser 3806 in der Einsatz-Pipeline 3710A verwendet werden, um Daten für die Verwendung durch die CT-Rekonstruktion 3808, die Organsegmentierung 3810 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710A angepasst oder für eine gleichmäßige Bereitstellung, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3808 und die Organsegmentierung 3810 für mehrere Probanden über ein bestimmtes Intervall wünschen und daher die Pipeline 3710A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 3700 die Anwendungen auswählen, die er für diese Anforderung auf den Daten verarbeiten möchte. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710A in jedem Intervall angepasst werden, und kann dies aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Containerstruktur innerhalb des Systems 3700 ein nahtloser Prozess sein.
In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710A von 38 einen CT-Scanner 3802 umfassen, der Bilddaten eines Patienten oder Probanden erzeugt. In mindestens einer Ausführungsform können die Bilddaten des CT-Scanners 3802 auf einem PACS-Server 3804 gespeichert werden, der zu einer Einrichtung gehört, in der sich der CT-Scanner 3802 befindet. In mindestens einer Ausführungsform kann/können der/die PACS-Server 3804 Software- und/oder Hardwarekomponenten enthalten, die direkt mit den Bildgebungsmodalitäten (z.B. CT-Scanner 3802) in einer Einrichtung verbunden sind. In mindestens einer Ausführungsform kann der DICOM-Adapter 3702B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3702B bei der Vorbereitung oder Konfiguration von DICOM-Daten von PACS-Server(n) 3804 zur Verwendung durch die Einsatz-Pipeline 3710A helfen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3712 nach der Verarbeitung der DICOM-Daten über den DICOM-Adapter 3702B die Daten an die Einsatz-Pipeline 3710A weiterleiten. In mindestens einer Ausführungsform kann der DICOM-Leser 3806 Bilddateien und zugehörige Metadaten aus DICOM-Daten extrahieren (z.B. Sinogramm-Rohdaten, wie in der Visualisierung 3816A dargestellt). In mindestens einer Ausführungsform können die extrahierten Arbeitsdateien in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Einsatz-Pipeline 3710A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 3806 das Extrahieren und/oder Speichern von Daten beendet hat, ein Signal der Fertigstellung an den Pipeline-Verwalter 3712 übermittelt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3712 dann eine oder mehrere andere Anwendungen oder Container in der Einsatz-Pipeline 3710A initiieren oder aufrufen.
n mindestens einer Ausführungsform kann die Anwendung für CT-Rekonstruktion 3808 und/oder der Container ausgeführt werden, sobald Daten (z.B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für CT-Rekonstruktion 3808 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 3808 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus Sinogramm-Rohdaten rekonstruieren (z.B. wie in Visualisierung 3816B dargestellt) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipeline-Verwalter 3712 signalisiert werden, dass die Rekonstruktionsaufgabe abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung zur Organsegmentierung 3810 und/oder der Container vom Pipeline-Verwalter 3712 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3810 und/oder der Container eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenzierung geeignetes Format konvertieren (z.B. eine Bilddatei in eine Eingabeauflösung eines maschinellen Lernmodells konvertieren) und die Inferenzierung gegen ein normalisiertes Bild ausführen. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3810 und/oder der Container auf Dienste 3620 zurückgreifen, um die Inferenzierung auf einem normalisierten Bild auszuführen, und kann der Pipeline-Verwalter 3712 und/oder das Anwendungsorchestrierungssystem 3728 die Verwendung der Dienste 3620 durch die Anwendung zur Organsegmentierung 3810 und/oder den Container erleichtern. In mindestens einer Ausführungsform kann beispielsweise die Anwendung zur Organsegmentierung 3810 und/oder der Container die KI-Dienste 3718 nutzen, um Inferenzierungen auf einem normalisierten Bild durchzuführen, und können die Kl-Dienste 3718 die Hardware 3622 (z.B. das KI-System 3724) nutzen, um die KI-Dienste 3718 auszuführen. In mindestens einer Ausführungsform kann das Ergebnis einer Inferenzierung eine Maskendatei sein (z.B. wie in Visualisierung 3816C dargestellt), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipeline-Verwalter 3712 erzeugt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3712 dann den DICOM-Writer 3812 ausführen, um die Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und die Ergebnisse in ein DICOM-Format (z.B. als DICOM-Ausgabe 3814) zu verpacken, damit sie von den Benutzern in einer Einrichtung, die eine Anforderung erzeugt hat, verwendet werden können. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 3814 dann an den DICOM-Adapter 3702B übertragen werden, um die DICOM-Ausgabe 3814 für die Speicherung auf dem/den PACS-Server(n) 3804 vorzubereiten (z.B. für die Anzeige durch einen DICOM-Betrachter in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3816B und 3816C erzeugt werden und einem Benutzer für Diagnosen, Untersuchungen und/oder andere Zwecke zur Verfügung stehen.
Obwohl als Folgeanwendung in der Einsatz-Pipeline 3710A dargestellt, können die Anwendungen CT-Rekonstruktion 3808 und Organsegmentierung 3810 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander haben und Daten für jede Anwendung verfügbar sind (z.B. nachdem der DICOM-Leser 3806 Daten extrahiert hat), können die Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 3620 benötigen, kann ein Planer des Systems 3700 zum Lastausgleich und zur Verteilung von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3730 verwendet werden, um eine parallele Verarbeitung für Anwendungen durchzuführen, um die Laufzeit der Einsatz-Pipeline 3710A zu verkürzen und Ergebnisse in Echtzeit bereitzustellen.
In mindestens einer Ausführungsform und unter Bezugnahme auf 39A-40B kann das Einsatzsystem 3606 als ein oder mehrere virtuelle Instrumente implementiert sein, um verschiedene Funktionalitäten - wie Bildverarbeitung, Segmentierung, Verbesserung, Kl, Visualisierung und Inferenzierung - mit bildgebenden Geräten (z.B. CT-Scannern, Röntgengeräten, MRT-Geräten usw.), Sequenzierungsgeräten, Genomikgeräten und/oder anderen Gerätetypen durchzuführen. In mindestens einer Ausführungsform kann das System 3700 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatz-Pipeline 3710 umfassen können, die von einem oder mehreren Geräten erzeugte rohe/unverarbeitete Eingangsdaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Einsatz-Pipelines 3710 (z.B. 3710A und 3710B), die virtuelle Instrumente repräsentieren, Intelligenz in eine Pipeline implementieren, z.B. durch Nutzung von Modellen für maschinelles Lernen, um einem System containerisierte Inferenzierungsunterstützung zu bieten. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen enthalten. In mindestens einer Ausführungsform, z.B. wenn Echtzeitverarbeitung erwünscht ist, können Einsatz-Pipelines 3710, die virtuelle Instrumente repräsentieren, statisch sein (z.B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Vorrat bzw. Pool von Anwendungen oder Ressourcen (z.B. innerhalb einer Container-Registry) ausgewählt werden können (z.B. auf einer Pro-Anfrage-Basis).
In mindestens einer Ausführungsform kann das System 3700 als ein oder mehrere virtuelle Instrumente vor Ort in einer Einrichtung instanziiert oder ausgeführt werden, z.B. in einem Rechensystem, das neben einer radiologischen Maschine, einem bildgebenden Gerät und/oder einem anderen Gerätetyp in einer Einrichtung eingesetzt wird oder anderweitig mit diesem kommuniziert. In mindestens einer Ausführungsform kann jedoch eine Vor-Ort-Installation in einem Rechensystem eines Geräts selbst (z.B. in einem in ein bildgebendes Gerät integrierten Rechensystem), in einem lokalen Rechenzentrum (z.B. in einem Rechenzentrum vor Ort) und/oder in einer Cloud-Umgebung (z.B. in der Cloud 3726) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 3606, das als virtuelles Instrument arbeitet, in einigen Beispielen von einem Supercomputer oder einem anderen HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Vor-Ort-Installation Verwendungen mit hoher Bandbreite (z.B. über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie RF over Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann die Echtzeit- oder echtzeitnahe Verarbeitung besonders nützlich sein, wenn ein virtuelles Instrument ein Ultraschallgerät oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen benötigt werden. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur in der Lage sein, dynamisches Bursting zu einem Cloud-Computing-Dienstanbieter oder einem anderen Rechen-Cluster durchzuführen, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netzwerke oder anderer maschineller Lernmodelle abgestimmt sein, wie hierin in Bezug auf das Trainingssystem 3604 beschrieben. In mindestens einer Ausführungsform können Modelle maschinellen Lernens mit implementierten Trainings-Pipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von den von ihnen unterstützten Geräten verarbeiten. In mindestens einer Ausführungsform können virtuelle Instrumente kontinuierlich verbessert werden, indem zusätzliche Daten, neue Daten, bestehende Modelle maschinellen Lernens und/oder neue oder aktualisierte Modelle maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil oder die gesamte hierin beschriebene Hardware 3622 enthalten, und kann die Hardware 3622 auf eine beliebige Anzahl von Arten verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer mit einer Vorrichtung gekoppelten und sich in der Nähe einer Vorrichtung befindenden Rechenvorrichtung, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3726. Da das Einsatzsystem 3606 und die zugehörigen Anwendungen oder Container in Software erstellt werden (z.B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration virtueller Instrumente sowie die von den virtuellen Instrumenten erzeugten Ausgaben nach Wunsch modifiziert oder angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, das ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
39A enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710B einen oder mehrere der Dienste 3620 des Systems 3700 nutzen. In mindestens einer Ausführungsform können die Einsatz-Pipeline 3710B und die Dienste 3620 die Hardware 3622 eines Systems entweder lokal oder in der Cloud 3726 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 3900 durch den Pipeline-Verwalter 3712, das Anwendungsorchestrierungssystem 3728 und/oder die Parallelrechenplattform 3730 unterstützt werden.
In mindestens einer Ausführungsform kann der Prozess 3900 den Empfang von Bilddaten von einem Ultraschallgerät 3902 beinhalten. In mindestens einer Ausführungsform können Bildgebungsdaten auf PACS-Servern in einem DICOM-Format (oder einem anderen Format, wie RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und von dem System 3700 zur Verarbeitung durch die Einsatz-Pipeline 3710 empfangen werden, die als virtuelles Instrument (z.B. ein virtueller Ultraschall) für das Ultraschallgerät 3902 ausgewählt oder angepasst wird. In mindestens einer Ausführungsform können Bilddaten direkt von einem Bildgebungsgerät (z.B. Ultraschallgerät 3902) empfangen und von einem virtuellen Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalwandler, der kommunikativ zwischen einer bildgebenden Vorrichtung und einem virtuellen Instrument gekoppelt ist, von einer bildgebenden Vorrichtung erzeugte Signaldaten in Bilddaten umwandeln, die von einem virtuellen Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten dem DICOM-Lesegerät 3806 zugeführt werden, um Daten zur Verwendung durch Anwendungen oder Container der Einsatz-Pipeline 3710B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3806 die Datenerweiterungsbibliothek 3914 (z.B. DALI von NVIDIA) als Dienst 3620 (z.B. als einer der Rechendienste 3716) nutzen, um Daten zu extrahieren, in der Größe anzupassen, neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Rekonstruktionsanwendung und/oder ein Container 3906 ausgeführt werden, um die Daten von dem Ultraschallgerät 3902 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 3906 oder gleichzeitig mit der Rekonstruktion 3906 eine Erkennungsanwendung 3908 und/oder ein Erkennungscontainer zur Erkennung von Anomalien, Objekten, Merkmalen und/oder anderen Erkennungsaufgaben in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 3906 erzeugte Bilddatei während der Erkennung 3908 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu erkennen. In mindestens einer Ausführungsform kann die Erkennungsanwendung 3908 eine Inferenzierungs-Engine 3916 (z.B. als einer der KI-Dienste 3718) nutzen, um eine Inferenzierung auf Daten durchzuführen, um Erkennungen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle maschinellen Lernens (z.B. von dem Trainingssystem 3604) von der Anwendung „Erkennung 3908“ ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können nach Abschluss der Rekonstruktion 3906 und/oder Erkennung 3908 die von diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 3910 zu erzeugen, wie z.B. eine Visualisierung 3912 (z.B. eine Graustufenausgabe), die auf einer Workstation oder einem Anzeigeterminal angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatz-Pipeline 3710B in Bezug auf das Ultraschallgerät 3902 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 3910 durch Nutzung einer Renderkomponente 3918 des Systems 3700 (z.B. einer der Visualisierungsdienste 3720) ausgeführt werden. In mindestens einer Ausführungsform kann die Renderkomponente 3918 einen 2D-, OpenGL- oder Raytracing-Dienst ausführen, um die Visualisierung 3912 zu erzeugen.
39B enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710C einen oder mehrere der Dienste 3620 des Systems 3700 nutzen. In mindestens einer Ausführungsform können die Einsatz-Pipeline 3710C und die Dienste 3620 die Hardware 3622 eines Systems entweder lokal oder in der Cloud 3726 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 3920 durch den Pipeline-Verwalter 3712, das Anwendungsorchestrierungssystem 3728 und/oder die Parallelrechenplattform 3730 unterstützt werden.
In mindestens einer Ausführungsform kann der Prozess 3920 beinhalten, dass der CT-Scanner 3922 Rohdaten erzeugt, die von dem DICOM-Lesegerät 3806 empfangen werden können (z.B. direkt, über einen PACS-Server 3804, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtueller CT (instanziiert durch die Einsatz-Pipeline 3710C) eine erste Echtzeit-Pipeline zur Überwachung eines Patienten (z.B. Patientenbewegungserkennung AI 3926) und/oder zur Anpassung oder Optimierung der Belichtung des CT-Scanners 3922 (z.B. unter Verwendung der Belichtungssteuerung AI 3924) umfassen. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z.B. 3924 und 3926) einen Dienst 3620 nutzen, wie z.B. KI-Dienst(e) 3718. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) zur Belichtungssteuerung AI 3924 und/oder der Anwendung (oder des Containers) zur Erkennung von Patientenbewegungen AI 3926 als Rückmeldung an den CT-Scanner 3922 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 3922) anzupassen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3710C eine Nicht-Echtzeit-Pipeline zur Analyse der von dem CT-Scanner 3922 erzeugten Daten enthalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container „CT-Rekonstruktion 3808“, die Anwendung und/oder den Container „Groberkennung AI 3928“, die Anwendung und/oder den Container „Feinerkennung AI 3932“ (z.B. wenn bestimmte Ergebnisse von der Groberkennung AI 3928 erkannt werden), die Anwendung und/oder den Container „Visualisierung 3930“ und die Anwendung und/oder den Container „DICOM-Schreiber 3812“ (und/oder einen anderen Datentypschreiber, z.B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) enthalten. In mindestens einer Ausführungsform können die von dem CT-Scanner 3922 erzeugten Rohdaten durch die Pipelines der Einsatz-Pipeline 3710C (instanziiert als virtuelles CT-Instrument) geleitet werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreiber 3812 zur Anzeige übertragen und/oder auf dem/den PACS-Server(n) 3804 zum späteren Abruf, zur Analyse oder zur Anzeige durch einen Techniker, Praktiker oder anderen Benutzer gespeichert werden.
40A zeigt ein Datenflussdiagramm für einen Prozess 4000 zum Trainieren, erneuten Trainieren oder Aktualisieren eines maschinellen Lernmodells in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4000 unter Verwendung des Systems 3700 von 37 als nicht einschränkendes Beispiel ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 4000 die Dienste 3620 und/oder die Hardware 3622 des Systems 3700 nutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 4012, die durch Prozess 4000 erzeugt wurden, durch das Einsatzsystem 3606 für eine oder mehrere containerisierte Anwendungen in Einsatz-Pipelines 3710 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3614 ein Neutrainieren oder Aktualisieren eines anfänglichen Modells 4004 (z.B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z.B. neuer Eingangsdaten, wie eines Kundendatensatzes 4006, und/oder neuer, den Eingangsdaten zugeordneter Grundwahrheitsdaten) umfassen. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 4004 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 4004 zurückgesetzt oder gelöscht und/oder durch eine/mehrere aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das Ausgangsmodell 4004 zuvor fein eingestellte Parameter (z.B. Gewichte und/oder Verzerrungen) haben, die vom vorherigen Training übrig geblieben sind, so dass das Training oder das erneute Training 3614 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3614 durch Zurücksetzen oder Ersetzen der Ausgangs- oder Verlustschicht(en) des ursprünglichen Modells 4004 die Parameter aktualisiert und für einen neuen Datensatz neu abgestimmt werden, basierend auf Verlustberechnungen, die der Genauigkeit der Ausgangs- oder Verlustschicht(en) bei der Erzeugung von Vorhersagen für einen neuen Kundendatensatz 4006 (z.B. Bilddaten 3608 von 36) zugeordnet sind.
In mindestens einer Ausführungsform können vortrainierte Modelle 3706 in einem Datenspeicher oder einer Registrierung (z.B. Modellregistrierung 3624 von 36) gespeichert sein. In mindestens einer Ausführungsform können die vortrainierten Modelle 3706 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 4000 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Kunden verschiedener Einrichtungen die vortrainierten Modelle 3706 vor Ort trainiert worden sein, wobei Kunden- oder Patientendaten verwendet wurden, die vor Ort generiert wurden. In mindestens einer Ausführungsform können vortrainierte Modelle 3706 unter Verwendung der Cloud 3726 und/oder anderer Hardware 3622 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an Komponenten der Cloud 3726 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vor-trainiertes Modell 3706 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vor-trainierte Modell 3706 individuell für jede Einrichtung trainiert worden sein, bevor es auf Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, z.B. wenn Kunden- oder Patientendaten aus Datenschutzgründen freigegeben wurden (z.B. durch eine Verzichtserklärung, für experimentelle Zwecke usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten aus einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3706 vor Ort und/oder außerhalb des Standorts zu trainieren, z.B. in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Einsatz-Pipelines 3710 auch Modelle für maschinelles Lernen auswählen, die für bestimmte Anwendungen zu verwenden sind. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung haben, sodass ein Benutzer ein vortrainiertes Modell 3706 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vortrainierte Modell 3706 möglicherweise nicht dafür optimiert, genaue Ergebnisse für den Kundendatensatz 4006 einer Einrichtung eines Benutzers zu erzeugen (z.B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungsgeräte usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3706 vor der Bereitstellung in der Einsatz-Pipeline 3710 zur Verwendung mit einer oder mehreren Anwendungen aktualisiert, neu trainiert und/oder für die Verwendung in einer entsprechenden Einrichtung feinabgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vortrainiertes Modell 3706 auswählen, das zu aktualisieren, neu zu trainieren und/oder feinabzustimmen ist, und kann das vortrainierte Modell 3706 als Ausgangsmodell 4004 für das Trainingssystem 3604 in dem Prozess 4000 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 4006 (z.B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3614 (das, ohne darauf beschränkt zu sein, Transferlernen umfassen kann) auf dem Ausgangsmodell 4004 durchzuführen, um das verfeinerte Modell 4012 zu erzeugen. In mindestens einer Ausführungsform können Grundwahrheitsdaten, die dem Kundendatensatz 4006 entsprechen, von dem Trainingssystem 3604 erzeugt werden. In mindestens einer Ausführungsform können die Grundwahrheitsdaten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktikern in einer Einrichtung erzeugt werden (z.B. als gelabelte Klinikdaten 3612 in 36).
In mindestens einer Ausführungsform kann die KI-assistierte Beschriftung 3610 in einigen Beispielen verwendet werden, um Grundwahrheitsdaten zu erzeugen. In mindestens einer Ausführungsform kann die KI-assistierte Annotation 3610 (z.B. unter Verwendung eines Kl-gestützten Annotations-SDKs implementiert) Modelle maschinellen Lernens (z.B. neuronale Netzwerke) nutzen, um vorgeschlagene oder vorhergesagte Grundwahrheitsdaten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 4010 Annotationswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Rechenvorrichtung 4008 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 4010 über die Rechenvorrichtung 4008 mit einer grafischen Benutzeroberfläche interagieren, um Anmerkungen oder Auto-Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann eine Polygonbearbeitungsfunktion verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Positionen zu verschieben.
In mindestens einer Ausführungsform können, sobald dem Kundendatensatz 4006 Grundwahrheitsdaten zugeordnet sind, Grundwahrheitsdaten (z.B. aus Kl-assistierter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3614 verwendet werden, um ein verfeinertes Modell 4012 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 4006 beliebig oft auf das Ausgangsmodell 4004 angewendet werden, und können die Grundwahrheitsdaten verwendet werden, um die Parameter des Ausgangsmodells 4004 zu aktualisieren, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 4012 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 4012, sobald es erzeugt wurde, in einer oder mehreren Einsatz-Pipelines 3710 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 4012 zu den bereits trainierten Modellen 3706 in der Modellregistrierung 3624 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen abgeschlossen werden, so dass das verfeinerte Modell 4012 beliebig oft an neuen Datensätzen weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
40B ist eine beispielhafte Darstellung einer Client-Server-Architektur 4032 zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-assistierte Annotationswerkzeuge 4036 auf der Grundlage einer Client-Server-Architektur 4032 instanziiert werden. In mindestens einer Ausführungsform können Annotationswerkzeuge 4036 in bildgebenden Anwendungen Radiologen beispielsweise bei der Identifizierung von Organen und Anomalien zu assistieren bzw. unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwaretools enthalten, die dem Benutzer 4010 helfen, als nicht beschränkendes Beispiel, einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 4034 (z.B. in einem 3D-MRI- oder CT-Scan) zu identifizieren und automatisch kommentierte Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 4038 gespeichert und als (z.B. und ohne darauf beschränkt zu sein) Grundwahrheitsdaten für das Training verwendet werden. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell bzw. Modell für tiefes Lernen, wenn die Rechenvorrichtung 4008 Extrempunkte für die KI-assistierte Annotation 3610 sendet, diese Daten als Eingabe empfangen und Inferenzierungsergebnisse eines segmentierten Organs oder einer Anomalie zurückgeben. In mindestens einer Ausführungsform können vorinstanzierte Annotationstools, wie beispielsweise das KI-assistierte Annotationstool 4036B in 40B, durch API-Aufrufe (z.B. API-Aufruf 4044) an einen Server, wie beispielsweise einen Annotationsassistenzserver bzw. Annotation Assistant Server 4040, erweitert sein, der einen Satz vortrainierter Modelle 4042 enthalten kann, die z.B. in einer Annotationsmodellregistrierung gespeichert sind. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierung vortrainierte Modelle 4042 (z.B. Modelle für maschinelles Lernen, wie Deep-Learning-Modelle) speichern, die vortrainiert sind, um KI-assistierte bzw. -gestützte Annotationen für ein bestimmtes Organ oder eine Anomalie durchzuführen. In mindestens einer Ausführungsform können diese Modelle unter Verwendung von Trainings-Pipelines 3704 weiter aktualisiert werden. In mindestens einer Ausführungsform können die vorinstallierten Annotationswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gelabelte Klinikdaten 3612 hinzugefügt werden.
Die Inferenzierungs- und/oder Trainingslogik 715 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 715 sind hierin in Verbindung mit 7A und/oder 7B beschrieben.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform und Rückbezug auf 13 nehmend, sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1304 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1300, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 1304, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges geeignetes Speichersystem beziehen, wie z.B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital Versatile Disk („DVD“)-Laufwerk, ein Aufzeichnungsgerät, einen Universal Serial Bus („USB“)-Flash-Speicher usw. repräsentiert. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit der CPU 1302, dem Parallelverarbeitungssystem 1312, einer integrierten Schaltung, die mindestens einen Teil der Fähigkeiten sowohl der CPU 1302 als auch des Parallelverarbeitungssystems 1312 besitzt, einem Chipsatz (z.B. einer Gruppe integrierter Schaltungen, die so konzipiert sind, dass sie als Einheit zur Ausführung verwandter Funktionen arbeiten und verkauft werden, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltungen implementiert.
In mindestens einer Ausführungsform sind Architektur und/oder Funktionalität verschiedener vorheriger Figuren im Kontext eines allgemeinen Rechensystems, eines Leiterplattensystems, eines Spielkonsolensystems, das für Unterhaltungszwecke bestimmt ist, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Rechensystem 1300 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. eines drahtlosen, handgehaltenen Geräts), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer kopfmontierten Anzeige, eines in der Hand haltbaren elektronischen Geräts, eines Mobiltelefongeräts, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform umfasst das Parallelverarbeitungssystem 1312, ohne darauf beschränkt zu sein, eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1314 und zugehörige Speicher 1316. In mindestens einer Ausführungsform sind die PPUs 1314 über eine Zwischenverbindung 1318 und einen Schalter 1320 oder Multiplexer mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1312 Rechenaufgaben auf die PPUs 1314, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist über einige oder alle PPUs 1314 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Verwendung von lokalem Speicher und Registern, die in einer PPU 1314 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1314 durch Verwendung eines Befehls wie_syncthreads() synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 1314 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen sind im Sinne der Erfindung. Während offenbart Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte veranschaulichte Ausführungsformen derselben in den Zeichnungen gezeigt und wurden vorstehend im Einzelnen beschrieben. Es versteht sich jedoch, dass die Offenbarung nicht auf eine bestimmte Form oder bestimmte Formen zu beschränken ist, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung erfindungsgemäßer Ausführungsformen (insbesondere im Zusammenhang mit den nachfolgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nichts anderes angegeben oder durch Kontext eindeutig widerlegt wird, und nicht als Definition eines Begriffs. Die Begriffe „bestehend aus“, „mit“, „einschließlich“ und „enthaltend“ sind, sofern nicht anders angegeben wird, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern hierin nichts anderes angegeben wird, und jeder einzelne Wert wird in die Spezifikation aufgenommen, als ob er darin einzeln aufgeführt wäre. In mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Elementen“) oder „Teilmenge“, sofern nichts anderes angegeben oder durch Kontext widerlegt wird, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern nicht anders vermerkt oder durch den Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht unbedingt eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.
Konjunktivische Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. im dargestellten Beispiel einer Menge mit drei Elementen die konjunktivischen Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Zusätzlich, sofern nicht anders vermerkt oder durch Kontext widersprochen, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). In mindestens einer Ausführungsform beträgt die Anzahl der Elemente in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Operationen der hierin beschriebenen Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch eindeutig widerlegt. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale enthält. In mindestens einer Ausführungsform ist Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst ein Satz nicht-transitorischer computerlesbarer Speichermedien mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien mehrerer nicht-transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht-transitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Computersystems separate Prozessoren auf und führen verschiedene Prozessoren verschiedene Teilmengen von Befehlen aus.
Demgemäß sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, ein einzelnes Gerät und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Geräte umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und ein einzelnes Gerät nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Erfindung und stellt keine Einschränkung des Umfangs der Erfindung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung ist so auszulegen, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Erfindung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems repräsentiert sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -Anzeigevorrichtungen des Rechensystems repräsentiert werden.
In vergleichbarer Weise kann sich der Begriff „Prozessor“ auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht beschränkende Beispiele kann „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse z.B. Software- und/oder Hardware-Entitäten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern als ein System eine oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
In dem vorliegenden Dokument kann auf das Erhalten, Erlangen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen und digitalen Daten kann auf verschiedene Weise durchgeführt werden, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Diskussion beispielhafte Implementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sollen diese in den Anwendungsbereich dieser Offenbarung fallen. Obwohl vorstehend zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf bestimmte beschriebene Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als beispielhafte Ausführungsformen der Ansprüche offenbart.

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen zur Verwendung eines oder mehrerer neuronaler Netzwerke, um ein oder mehrere Merkmale aus einem ersten Bild auf ein zweites Bild anzuwenden, basierend zumindest teilweise auf einer Position eines oder mehrerer Objekte innerhalb des zweiten Bilds, auf welches das eine oder die mehreren Merkmale anzuwenden sind.
Prozessor nach Anspruch 1, wobei: eine erste Ausgabe, die Informationen über das eine oder die mehreren Merkmale umfasst, von einem Stilencoder erzeugt wird, wobei der Stilencoder als Eingabe das erste Bild und das zweite Bild empfängt; eine zweite Ausgabe, die Informationen über das eine oder die mehreren Objekte umfasst, von einem Inhaltsencoder erzeugt wird; ein Bilddecoder ein drittes Bild erzeugt, basierend zumindest teilweise auf der ersten Ausgabe und der zweiten Ausgabe; und das dritte Bild das eine oder die mehreren Merkmale des ersten Bilds umfasst, die auf das eine oder die mehreren Objekte des zweiten Bilds angewendet wurden.
Prozessor nach Anspruch 2, wobei das eine oder die mehreren neuronalen Netzwerke Restblöcke umfassen, um eine Zeit fürdie Anwendung des einen oder der mehreren Merkmale aus dem ersten Bild auf das eine oder die mehreren Objekte im zweiten Bild zu verringern.
Prozessor nach Anspruch 2 oder 3, wobei der Stilencoder: einen ersten Code unter Verwendung eines ersten Encoders aus dem ersten Bild erzeugt; einen zweiten Code unter Verwendung eines zweiten Encoders aus dem zweiten Bild erzeugt; und die erste Ausgabe zumindest teilweise auf der Grundlage eines elementweisen Produkts des ersten Codes und des zweiten Codes erzeugt.
Prozessor nach Anspruch 4, wobei der erste Code mit einem Bias-Wert kombiniert wird und die erste Ausgabe zumindest teilweise auf der Grundlage des ersten Codes und des Bias-Werts erzeugt wird.
Prozessor nach einem der vorangehenden Ansprüche, wobei das eine oder die mehreren Merkmale einen Stil umfassen, der einem zweiten einen oder mehreren Objekten aus dem ersten Bild zugeordnet ist.
Prozessor nach Anspruch 6, wobei der Stil einer ist, auf den das eine oder die mehreren neuronalen Netzwerke nicht trainiert sind.
Prozessor nach einem der vorangehenden Ansprüche, wobei das eine oder die mehreren neuronalen Netzwerke das eine oder die mehreren Objekte innerhalb des zweiten Bilds so transformieren, dass sie ein oder mehrere visuelle Attribute des einen oder der mehreren Merkmale aus dem ersten Bild umfassen.
System, umfassend: einen oder mehrere Prozessoren zum Trainieren eines oder mehrerer neuronaler Netzwerke, um ein oder mehrere Merkmale aus einem ersten Bild auf ein zweites Bild anzuwenden, basierend zumindest teilweise auf einer Position eines oder mehrerer Objekte innerhalb des zweiten Bilds, auf welches das eine oder die mehreren Merkmale anzuwenden sind.
System nach Anspruch 9, wobei: ein Stilencoder eine erste Information über das eine oder die mehreren Merkmale erzeugt; ein Inhaltsencoder eine zweite Information über das eine oder die mehreren Objekte erzeugt; ein Bilddecoder ein drittes Bild erzeugt, basierend zumindest teilweise auf der ersten Information und der zweiten Information; und die erste Information zumindest teilweise auf der Grundlage des ersten Bilds und des zweiten Bilds erzeugt wird.
System nach Anspruch 10, wobei der Stilencoder einen ersten Encoder und einen zweiten Encoder umfasst und die erste Information zumindest teilweise auf der Grundlage einer Ausgabe des ersten Encoders und einer Ausgabe des zweiten Encoders erzeugt wird.
System nach Anspruch 11, wobei die Ausgabe des ersten Encoders zumindest teilweise auf der Grundlage des ersten Bilds erzeugt wird.
System nach Anspruch 11 oder 12, wobei die Ausgabe des zweiten Encoders zumindest teilweise auf der Grundlage des zweiten Bilds erzeugt wird.
System nach einem der Ansprüche 10 bis 13, wobei das eine oder die mehreren neuronalen Netzwerke unter Verwendung eines erzeugenden gegnerischen Netzwerks trainiert werden, indem ein drittes Bild unter Verwendung eines Generators erzeugt wird und ein Satz von Verlustwerten zurückpropagiert wird, zumindest teilweise darauf basierend, ob das dritte Bild das eine oder die mehreren Merkmale enthält, die auf das eine oder die mehreren Objekte angewendet wurden.
System nach einem der Ansprüche 10 bis 14, wobei das eine oder die mehreren neuronalen Netzwerke nicht für das eine oder die mehreren Merkmale des ersten Bilds trainiert worden sind.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, zumindest zum: Verwenden eines oder mehrerer neuronaler Netzwerke, um ein oder mehrere Merkmale aus einem ersten Bild auf ein zweites Bild anzuwenden, zumindest teilweise basierend auf einer Position eines oder mehrerer Objekte innerhalb des zweiten Bilds, auf welches das eine oder die mehreren Merkmale anzuwenden sind.
Maschinenlesbares Medium nach Anspruch 16, wobei: das eine oder die mehreren Merkmale aus dem ersten Bild durch einen Stilencoder in einen ersten Code codiert werden, wobei der erste Code zumindest teilweise auf der Grundlage des zweiten Bilds erzeugt wird; das eine oder die mehreren Objekte innerhalb des zweiten Bilds durch einen Inhaltsencoder in einen zweiten Code codiert werden; und das eine oder die mehreren Merkmale aus dem ersten Bild auf das eine oder die mehreren Objekte des zweiten Bilds durch einen Bilddecoder angewendet werden, zumindest teilweise basierend auf dem ersten Code und dem zweiten Code.
Maschinenlesbares Medium nach Anspruch 17, wobei der Stilencoder mindestens einen ersten Codierer und einen zweiten Codierer umfasst, wobei der erste Codierer eine erste Merkmalskarte aus dem ersten Bild erzeugt und der zweite Codierer eine zweite Merkmalskarte aus dem zweiten Bild erzeugt.
Maschinenlesbares Medium nach Anspruch 18, wobei der Stilencoder den ersten Code zumindest teilweise auf der Grundlage einer punktweisen Multiplikation der ersten Merkmalskarte und der zweiten Merkmalskarte erzeugt.
Maschinenlesbares Medium nach Anspruch 18 oder 19, wobei der Stilencoder den ersten Code erzeugt, indem er einen Bias-Wert mit der ersten Merkmalskarte zu einer dritten Merkmalskarte kombiniert und die dritte Merkmalskarte mit der zweiten Merkmalskarte kombiniert.
Maschinenlesbares Medium nach einem der Ansprüche 16 bis 20, wobei das eine oder die mehreren Merkmale visuelle Attribute eines zweiten einen oder mehrerer Objekte in dem ersten Bild umfassen, die auf das eine oder die mehreren Objekte in dem zweiten Bild anzuwenden sind, und das eine oder die mehreren Objekte in dem zweiten Bild nicht die visuellen Attribute des zweiten einen oder mehreren Objekte in dem ersten Bild umfassen.
Maschinenlesbares Medium nach einem der Ansprüche 16 bis 21, wobei das eine oder die mehreren neuronalen Netzwerke nicht für das eine oder die mehreren Merkmale des ersten Bilds trainiert worden sind.
Verfahren, umfassend: Verwenden eines oder mehrerer neuronaler Netzwerke, um ein oder mehrere Merkmale aus einem ersten Bild auf ein zweites Bild anzuwenden, zumindest teilweise basierend auf einer Position eines oder mehrerer Objekte innerhalb des zweiten Bilds basiert, auf die das eine oder die mehreren Merkmale anzuwenden sind.
Verfahren nach Anspruch 23, ferner umfassend: Erzeugen, durch einen Stilencoder, einer ersten Information über das eine oder die mehreren Merkmale, wobei die erste Information zumindest teilweise auf dem ersten Bild und dem zweiten Bild basiert; Erzeugen, durch einen Inhaltsencoder, einer zweiten Information über das eine oder die mehreren Objekte, wobei die zweite Information zumindest teilweise auf dem zweiten Bild basiert; und Erzeugen, durch einen Bilddecoder, eines dritten Bilds aus der ersten Information und der zweiten Information.
Verfahren nach Anspruch 24, wobei das dritte Bild das eine oder die mehreren Merkmale des ersten Bilds umfasst, die auf das eine oder die mehreren Objekte des zweiten Bilds angewendet wurden.
Verfahren nach Anspruch 24 oder 25, wobei das eine oder die mehreren neuronalen Netzwerke Restblöcke umfassen, um eine Zeit für die Anwendung des einen oder der mehreren Merkmale aus dem ersten Bild auf das eine oder die mehreren Objekte im zweiten Bild zu verringern.
Verfahren nach einem der Ansprüche 24 bis 26, wobei der Stilencoder: einen ersten Vektor unter Verwendung eines ersten Encoders aus dem ersten Bild erzeugt; einen zweiten Vektor unter Verwendung eines zweiten Encoders aus dem zweiten Bild erzeugt; einen Bias-Wert mit dem ersten Vektor kombiniert; und die erste Ausgabe zumindest teilweise auf der Grundlage des zweiten Vektors und des ersten Vektors erzeugt, wobei der erste Vektor mit dem Bias-Wert kombiniert wird.
Verfahren nach Anspruch 27, wobei die erste Ausgabe durch Anwenden einer elementweisen Produktoperation auf den ersten Vektor und den zweiten Vektor erzeugt wird.
Verfahren nach einem der Ansprüche 23 bis 28, wobei das eine oder die mehreren neuronalen Netzwerke das eine oder die mehreren Objekte innerhalb des zweiten Bilds so transformieren, dass sie ein oder mehrere visuelle Attribute des einen oder der mehreren Merkmale des ersten Bilds umfassen.
Verfahren nach einem der Ansprüche 23 bis 29, wobei das eine oder die mehreren Merkmale einen Stil umfassen, auf den das eine oder die mehreren neuronalen Netzwerke nicht trainiert worden sind.