DE102021105080A1

DE102021105080A1 - Techniken zur verwendung eines neuronalen netzwerks zur erweiterung eines bilds

Info

Publication number: DE102021105080A1
Application number: DE102021105080.4A
Authority: DE
Inventors: Guilin Liu; Andrew Tao; Bryan Christopher Catanzaro; Ting-Chun Wang; Shiqiu Liu; Fitsum Reda; Karan Sapra; Brandon Rowlett; Zhiding Yu
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-03-09
Filing date: 2021-03-03
Publication date: 2021-09-09
Also published as: GB202103223D0; GB202318865D0; US20230186428A1; GB2596383A; US20210279841A1; GB2596383B; GB202304886D0; GB2620002A; CN113379819A; CN116228832A

Abstract

Vorrichtungen, Systeme und Techniken zur Textursynthese aus kleinen Eingangstexturen in Bildern unter Verwendung von neuronalen Faltungsnetzwerken. In mindestens einer Ausführungsform werden eine oder mehrere Faltungsschichten in Verbindung mit einer oder mehreren transponierten Faltungsoperationen verwendet, um ein großes texturiertes Ausgangsbild aus einem kleinen texturierten Eingangsbild zu erzeugen, während globale Merkmale und Textur erhalten bleiben, gemäß verschiedenen, hierin beschriebenen neuartigen Techniken.

Description

TECHNISCHES GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die verwendet werden, um eine Textursynthese aus Eingangsbildern unter Verwendung von neuronalen Faltungsnetzwerken durchzuführen. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die verwendet werden, um ein großes Ausgangsbild aus einem kleinen Eingangsbild unter Verwendung von transponierten neuronalen Faltungsnetzwerken zu erzeugen, gemäß verschiedenen, hierin beschriebenen neuen Techniken.
HINTERGRUND
Bei der Textursynthese geht es darum, aus einer kleinen Beispieleingabe eine große Bildausgabe zu erzeugen, so dass visuelle Merkmale und Strukturen in der kleinen Beispieleingabe sowohl lokal als auch global in einem großen Ausgabebild erhalten bleiben. Bestehende Verfahren führen eine Synthese auf Pixel-für-Pixel-Granularität durch, was erhebliche Rechen- und Speicherressourcen erfordert und oft nicht zu einer größeren Ausgabetextur führt, die sowohl visuelle Merkmale als auch Strukturen bewahrt.
Figurenliste

1 ist ein Blockdiagramm, das eine Architektur für das Training und die Inferenzierung zur Durchführung eine Textursynthese veranschaulicht, gemäß mindestens einer Ausführungsform;
2 ist ein Blockdiagramm, das ein generatives kontradiktorisches Netzwerk (GAN; Generative Adversarial Network) veranschaulicht, gemäß mindestens einer Ausführungsform;
3 ist ein Blockdiagramm, das einen Generator zur Durchführung der Textursynthese veranschaulicht, gemäß mindestens einer Ausführungsform;
4 ist ein Blockdiagramm, das die Komponenten eines Generators zur Durchführung der Textursynthese veranschaulicht, gemäß mindestens einer Ausführungsform;
5 ist ein Blockdiagramm, das eine Selbstähnlichkeitskarte veranschaulicht, gemäß mindestens einer Ausführungsform;
6 ist ein Blockdiagramm, das einen transponierten Faltungsblock veranschaulicht, gemäß mindestens einer Ausführungsform;
7 veranschaulicht einen Prozess zur Durchführung der Textursynthese unter Verwendung der hierin beschriebenen neuen Techniken, gemäß mindestens einer Ausführungsform;
8A veranschaulicht die Inferenzierungs- und/oder Trainingslogik, gemäß mindestens einer Ausführungsform;
8B veranschaulicht die Inferenzierungs- und/oder Trainingslogik, gemäß mindestens einer Ausführungsform;
9 veranschaulicht das Training und den Einsatz eines neuronalen Netzwerks, gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Beispiel für ein Rechenzentrumssystem, gemäß mindestens einer Ausführungsform;
11A veranschaulicht ein Beispiel für ein autonomes Fahrzeug, gemäß mindestens einer Ausführungsform;
11B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug von 11A, gemäß mindestens einer Ausführungsform;
11C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 11A veranschaulicht, gemäß mindestens einer Ausführungsform;
11D ist ein Diagramm, das ein System für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug aus 11A veranschaulicht, gemäß mindestens einer Ausführungsform;
12 ist ein Blockdiagramm, das ein Rechensystem veranschaulicht, gemäß mindestens einer Ausführungsform;
13 ist ein Blockdiagramm, das ein Rechensystem veranschaulicht, gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
16A veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
16B veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
16C veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
16D veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
16E und 16F veranschaulichen ein gemeinsames Programmiermodell, gemäß mindestens einer Ausführungsform;
17 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform;
18A und 18B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform;
19A und 19B zeigen zusätzliche beispielhafte Grafikprozessorlogik, gemäß mindestens einer Ausführungsform;
20 veranschaulicht ein Rechensystem, gemäß mindestens einer Ausführungsform;
21A veranschaulicht einen Parallelprozessor, gemäß mindestens einer Ausführungsform;
21B veranschaulicht eine Partitionseinheit, gemäß mindestens einer Ausführungsform;
21C veranschaulicht einen Verarbeitungscluster, gemäß mindestens einer Ausführungsform;
21D veranschaulicht einen Grafik-Multiprozessor, gemäß mindestens einer Ausführungsform;
22 veranschaulicht ein System mit mehreren Grafikverarbeitungseinheiten (GPUs), gemäß mindestens einer Ausführungsform;
23 veranschaulicht einen Grafikprozessor, gemäß mindestens einer Ausführungsform;
24 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
25 veranschaulicht einen Deep-Learning-Anwendungsprozessor, gemäß mindestens einer Ausführungsform;
26 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor veranschaulicht, gemäß mindestens einer Ausführungsform;
27 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß einer oder mehrerer Ausführungsformen;
28 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß einer oder mehrerer Ausführungsformen;
29 veranschaulicht zumindest Teile eines Grafikprozessors, gemäß einer oder mehrerer Ausführungsformen;
30 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
31 ist ein Blockdiagramm von mindestens Teilen eines Grafikprozessorkerns, gemäß mindestens einer Ausführungsform;
32A und 32B veranschaulichen die Thread-Ausführungslogik einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns, gemäß mindestens einer Ausführungsform;
33 veranschaulicht eine Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
34 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“), gemäß mindestens einer Ausführungsform;
35 veranschaulicht eine Speicherpartitionierungseinheit einer Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
36 veranschaulicht einen Streaming-Multiprozessor, gemäß mindestens einer Ausführungsform.
37 ist ein beispielhaftes Datenflussdiagramm für eine erweiterte Datenverarbeitungs-Pipeline, gemäß mindestens einer Ausführungsform;
38 ist ein Systemdiagramm für ein Beispielsystem zum Trainieren, Anpassen, Instanziieren und Bereitstellen von Modellen für maschinelles Lernen in einer fortgeschrittenen Datenverarbeitungs-Pipeline, gemäß mindestens einer Ausführungsform;
39 enthält eine Beispielabbildung einer erweiterten Rechen-Pipeline 3810A zur Verarbeitung von Bildgebungsdaten, gemäß mindestens einer Ausführungsform;
40A zeigt ein beispielhaftes Datenflussdiagramm eines virtuellen Geräts, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform;
40B zeigt ein beispielhaftes Datenflussdiagramm eines virtuellen Geräts, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
41A zeigt ein Datenflussdiagramm für einen Prozess zum Trainieren eines maschinellen Lernmodells, gemäß mindestens einer Ausführungsform; und
41B ist eine beispielhafte Darstellung einer Client-Server-Architektur zur Verbesserung von Anmerkungswerkzeugen mit vorab trainierten Anmerkungsmodellen, gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 ist ein Blockdiagramm, das eine Architektur zum Trainieren 104 und Inferenzieren 110 zur Durchführung einer Textursynthese veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird die Textursynthese verwendet, um große Bilder unter Verwendung einer sich wiederholenden Textur aus einem kleineren Baseline- bzw. Basislinien-Eingangsbild zu erzeugen. In mindestens einer Ausführungsform wird die Textursynthese in der virtuellen Realität und anderen Grafikanwendungen verwendet, um große Datensätze mit texturierten Bildern aus kleineren Basislinien-Eingangsbildern zu erzeugen. In mindestens einer Ausführungsform wird die Textursynthese verwendet, um aus kleineren Basislinien-Eingangsbildern Bilddatensätze mit größeren Bildgrößen zu erzeugen. In mindestens einer Ausführungsform werden Trainingsdaten 102 in ein Trainings-Framework 104 eingegeben, um ein untrainiertes neuronales Netzwerk 106 zu trainieren, um eine (N*Z)×(M*Z) Ausgabe 112 aus einer NxM-Eingabe 108 zu synthetisieren. In mindestens einer Ausführungsform sind die Trainingsdaten 102 ein oder mehrere Bilder, die zum Trainieren eines untrainierten neuronalen Netzwerks 106 unter Verwendung eines Trainings-Frameworks 104 verwendet werden. In mindestens einer Ausführungsform enthalten die Trainingsdaten 102 Überwachungs- oder andere Informationen, die zur Erleichterung des Trainings durch ein Trainings-Framework 104 verwendet werden. In mindestens einer Ausführungsform umfassen die Überwachung oder andere Informationen zur Erleichterung des Trainings Daten, die Merkmale eines Bilds identifizieren, die das Training durch ein Trainings-Framework 104 verbessern.
In mindestens einer Ausführungsform ist ein Trainings-Framework 104 ein Satz von Anweisungen, die dann, wenn sie ausgeführt werden, Gewichts- und andere Werte in einem untrainierten neuronalen Netzwerk 106 aktualisieren, um eine Inferenzierung unter Verwendung des neuronalen Netzwerks durchzuführen, sobald es trainiert wurde 110. In mindestens einer Ausführungsform verwendet ein Trainings-Framework 104 ein generatives kontradiktorisches Netzwerk (GAN), um ein untrainiertes neuronales Netzwerk 106 zu trainieren, wie unten in Verbindung mit 2 beschrieben. In mindestens einer Ausführungsform bestimmt ein Trainings-Framework 104 Verlustwerte, die in einem untrainierten neuronalen Netzwerk 106 rückwärts propagiert werden, um das untrainierte neuronale Netzwerk 106 zu trainieren.
In mindestens einer Ausführungsform ist ein untrainiertes neuronales Netzwerk 106 ein Satz von Anweisungen, die bei ihrer Ausführung einen Satz von Datenwerten bestimmen, die Wahrscheinlichkeiten angeben. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 104 ein untrainiertes neuronales Netzwerk 106, um eine Entscheidung oder Schlussfolgerung bzw. Inferenz über eine Eingabe bzw. einen Input 108 zu treffen. In mindestens einer Ausführungsform umfasst eine Entscheidung oder Inferenzierung die Bestimmung eines Satzes von Wahrscheinlichkeiten, dass eine Eingabe 108 ein Merkmal aufweist. In mindestens einer Ausführungsform erleichtert ein Satz von Wahrscheinlichkeiten, der von einem untrainierten neuronalen Netzwerk 106 oder einem trainierten neuronalen Netzwerk 110 bestimmt wird, das Erzeugen einer Ausgabe 112 auf der Grundlage einer Eingabe 108 an ein neuronales Netzwerk 106, 110. In mindestens einer Ausführungsform ist ein untrainiertes neuronales Netzwerk 106 ein neuronales Faltungsnetzwerk, wie hierin weiter beschrieben. In mindestens einer Ausführungsform umfasst ein untrainiertes neuronales Netzwerk 106 ein oder mehrere einzelne neuronale Netzwerke, um verschiedene Operationen durchzuführen, wie z.B. die unten beschriebenen. In mindestens einer Ausführungsform ist ein untrainiertes neuronales Netzwerk 106 jede Art von neuronalem Netzwerk, das von einem Trainings-Framework 104 trainiert wird, um ein Ausgangsbild 112 auf der Grundlage eines Eingangsbilds 108 zu bestimmen.
In mindestens einer Ausführungsform ist ein trainiertes neuronales Netzwerk 110 ein Satz von Anweisungen und Datenwerten, die von einem Trainings-Framework 104 berechnet werden, wobei der Satz von Anweisungen, wenn er ausgeführt wird, eine Bestimmung über eine Eingabe 108 trifft, die zumindest teilweise auf den Datenwerten basiert. In mindestens einer Ausführungsform umfasst ein trainiertes neuronales Netzwerk 110 ein oder mehrere neuronale Faltungsnetzwerke oder eine andere Art von neuronalem Netzwerk, wie hierin weiter beschrieben, um eine Ausgabe 112 mit einer größeren Größe aus einer Eingabe 108 mit einer kleineren Größe zu bestimmen.
In mindestens einer Ausführungsform ist eine NxM-Eingabe 108 ein Datenelement, wie z.B. ein Bild, das mindestens zwei Datendimensionen, wie beispielsweise Breite und Höhe, enthält. In mindestens einer Ausführungsform ist eine NxM-Eingabe 108 ein Bild mit der Breite N und der Höhe N bzw. M. In mindestens einer Ausführungsform wird eine NxM-Eingabe 208 zumindest teilweise von einem trainierten neuronalen Netzwerk 110 verwendet, um die Erzeugung einer (N*Z)×(M*Z)-Ausgabe 112 zu unterstützen. In mindestens einer Ausführungsform ist eine (M*Z)×(M*Z)-Ausgabe 112 ein Datenelement, z.B. ein Bild, das mindestens zwei Datendimensionen wie Breite und Höhe enthält. In mindestens einer Ausführungsform ist eine (N*Z)×(M*Z)-Ausgabe 112 ein Bild mit einer Breite (N*Z) und einer Höhe (M*Z), wobei Z ein Skalierungsfaktor oder ein numerischer Wert ist, der eine Größenzunahme oder -abnahme als Produkt einer ursprünglichen Breitenabmessung N und einer ursprünglichen Höhenabmessung M angibt. In mindestens einer Ausführungsform wird eine (N*Z)×(M*Z)-Ausgabe 112 zumindest teilweise auf der Grundlage einer NxM-Eingabe 108 durch ein trainiertes neuronales Netzwerk unter Verwendung von hierin weiter beschriebenen Techniken erzeugt.
2 ist ein Blockdiagramm, das ein generatives kontradiktorisches Netzwerk (GAN) 200 in einem Trainings-Framework 206 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform trainiert ein Trainings-Framework 206, wie oben in Verbindung mit 1 beschrieben, ein oder mehrere neuronale Netzwerke 208, 210 unter Verwendung eines GAN 200. In mindestens einer Ausführungsform ist ein GAN 200 eine Konfiguration von einem oder mehreren neuronalen Netzwerken, um ein erstes neuronales Netzwerk 208, z.B. ein neuronales Generatornetzwerk, unter Verwendung von Rückmeldung, z.B. Verlustwerten, von einem zweiten neuronalen Netzwerk 210, z.B. einem neuronalen Diskriminatornetzwerk, zu trainieren.
In mindestens einer Ausführungsform enthält ein GAN 200 einen Generator 208. In mindestens einer Ausführungsform ist ein Generator 208 ein oder mehrere neuronale Netzwerke, die eine bestimmte Ausgabe oder Klassifizierung erzeugen und in Hardware oder Software implementiert sein können, wie hierin beschrieben. In mindestens einer Ausführungsform enthält ein GAN 200 einen Diskriminator 210. In mindestens einer Ausführungsform ist ein Diskriminator 210 ein oder mehrere neuronale Netzwerke, die bestimmen, ob die Ausgabe von einem Generator 208 korrekt ist. In mindestens einer Ausführungsform ist ein Diskriminator 210 ein oder mehrere neuronale Netzwerke, die in Hardware oder Software implementiert sind, wie hierin beschrieben. In mindestens einer Ausführungsform bestimmt ein Diskriminator 210 andere Eigenschaften der Ausgabe des Generators 208, wie Typ, Wert oder andere Bestimmungen, die den Betrieb des Generators 208 verbessern. In mindestens einer Ausführungsform zeigt ein beispielhaftes GAN, wie das in 2 veranschaulichte, wie ein Generator 208 mit einem Diskriminator 210 in Beziehung steht und wie Verlustwerte 212, 214, 216 für das Training propagiert werden.
In mindestens einer Ausführungsform zeigt ein beispielhaftes GAN 200, wie Daten zwischen Eingabe-Grundwahrheit bzw. -Ground Truth oder Überwachung 202 sowie Trainingsdaten 204 zu einem Generator 208 und einem Diskriminator 210 in einem Trainings-Framework 206 fließen, wie oben beschrieben. In mindestens einer Ausführungsform werden Verlustwerte 212, 214, 216 zu einem Generator 208 und einem Diskriminator 210 sowie zwischen dem Generator 208 und dem Diskriminator 210 zurückverfolgt. In mindestens einer Ausführungsform sind die Verlustwerte 212, 214, 216 numerische Werte, die verwendet werden, um Gewichte zu aktualisieren, die in einem oder mehreren neuronalen Netzwerken, wie einem Generator 208 oder einem Diskriminator 210, gespeichert sind.
In mindestens einer Ausführungsform werden Verlustwerte 212, 214, 216 auf der Grundlage von Eingangsdaten wie beispielsweise den Trainingsdaten 204 und Grundwahrheit oder Überwachung 202 sowie der Ausgabe von einem Generator 208 an einen Diskriminator 210 berechnet. In mindestens einer Ausführungsform werden die Verlustwerte 212, 214, 216 gemäß den weiter unten beschriebenen Techniken berechnet.
In mindestens einer Ausführungsform nimmt ein Trainings-Framework 206, das ein GAN 200 umfasst, als Eingabe Trainingsdaten 204 und Grundwahrheits- oder Überwachungsinformationen 202 entgegen. In mindestens einer Ausführungsform werden die Trainingsdaten 204 und die Grundwahrheits- oder Überwachungsinformationen 202 von einem Trainings-Framework 206 verwendet, um ein oder mehrere neuronale Netzwerke wie beispielsweise einen Generator 208 oder einen Diskriminator 210 zu trainieren. In mindestens einer Ausführungsform sind die Trainingsdaten 204 ein oder mehrere Bilder oder andere Daten, die zum Trainieren eines Generators oder anderer neuronaler Netzwerke verwendet werden, um die hierin beschriebenen Verfahren durchzuführen. In mindestens einer Ausführungsform handelt es sich bei den Trainingsdaten 204 um jede andere Art von Daten, die zur Ausführung der hierin beschriebenen Textursyntheseverfahren verwendet werden können.
In mindestens einer Ausführungsform ist die Grundwahrheit oder Überwachung 202 eine Information, die sich auf Trainingsdaten 204 bezieht, die das Training eines oder mehrerer neuronaler Netzwerke 208, 210 durch ein Trainings-Framework 206 erleichtern, um die hierin beschriebenen Textursyntheseverfahren durchzuführen. In mindestens einer Ausführungsform ist die Grundwahrheit oder Überwachung 202 ein Basislinienbild, das verwendet wird, um zumindest teilweise die Verlustwerte 212, 214, 216 zu berechnen. In mindestens einer Ausführungsform ist die Grundwahrheit oder Überwachung jede Art von Überwachung, die das Training eines oder mehrerer neuronaler Netzwerke, wie z.B. eines Generators 208 oder eines Diskriminators 210, durch ein Trainings-Framework 206 erleichtert.
In mindestens einer Ausführungsform liefert ein Generator 208 als Ausgabe ein generiertes Bild, das gemäß verschiedenen hierin beschriebenen neuen Techniken synthetisiert wurde. In mindestens einer Ausführungsform wird die Ausgabe von einem Generator 208 als Eingabe für einen Diskriminator 210 zu Trainingszwecken in einem Trainings-Framework 206 bereitgestellt. In mindestens einer Ausführungsform liefert ein Diskriminator 210 Verlustinformationen 216 an einen Generator 208, um Gewichte durch Backpropagation in einem Generator 208 zu aktualisieren.
In mindestens einer Ausführungsform sind sowohl die Generator 208- als auch die Diskriminator 210-Komponenten eines GAN 200 neuronale Netzwerke, wie oben beschrieben. In mindestens einer Ausführungsform erzeugt ein Generator 208 neue Dateninstanzen, wie z.B. „gefälschte“ Bilder. In mindestens einer Ausführungsform erzeugt ein Generator 208 Wahrscheinlichkeiten, die sich auf Eingangsdaten beziehen, wie z.B. p(X), wenn die Eingabe ein beliebiger Datentyp X ist, oder p(X, Y), wenn die Eingabe ein beliebiger Datentyp X und eine Kennzeichnung bzw. ein Label Y ist. In mindestens einer Ausführungsform lernt ein Generator 208 aus Trainingsdaten 204, um synthetisierte Bilder zu erzeugen, wie oben in Verbindung mit FIG. @101 beschrieben. In mindestens einer Ausführungsform werden die von dem Generator 208 erzeugten Instanzen 210 zu negativen Trainingsbeispielen für einen Diskriminator 210.
In mindestens einer Ausführungsform unterscheidet ein Diskriminator 210 zwischen verschiedenen Dateninstanzen, z.B. indem er ein eingegebenes Datenelement als wahr oder falsch kategorisiert. In mindestens einer Ausführungsform nimmt ein Diskriminator 210 als Eingabe ein synthetisiertes Bild, das von einem Generator 208 erzeugt wurde, sowie ein Zufallsmuster bzw. ein Zufalls-Sample von Bildtrainingsdaten, die zum Erzeugen des synthetisierten Bilds verwendet wurden, das eine Teilmenge der synthetisierten Bilddaten ist, entgegen. In mindestens einer Ausführungsform ist ein Diskriminator 210 vortrainiert.
In mindestens einer Ausführungsform bestimmt ein Diskriminator 210, ob ein von einem Generator 208 generiertes Bild „gefälscht“ oder „echt“ ist, basierend auf einem Teil der Grundwahrheit oder Überwachung 202. In mindestens einer Ausführungsform kann ein Diskriminator 210 bestimmen, ob ein von einem Generator 208 in einem GAN generiertes oder synthetisiertes Bild einem bestimmten Stil oder einer bestimmten Textur entspricht. In mindestens einer Ausführungsform liefert ein Diskriminator 210 eine Rückmeldung bzw. Feedback an einen Generator 208. In mindestens einer Ausführungsform bestraft ein Diskriminator 210 einen Generator 208 für die Erzeugung unrealistischer oder unplausibler Ergebnisse.
In mindestens einer Ausführungsform nimmt ein Diskriminator 210 zwei verschiedene Arten von Eingangsdaten entgegen. In mindestens einer Ausführungsform nimmt ein Diskriminator 210 als Eingabe reale Dateninstanzen an. In mindestens einer Ausführungsform sind die realen Dateninstanzen Basislinienbilder oder überwachte Bilder 202. In mindestens einer Ausführungsform verwendet ein Diskriminator 210 reale Dateninstanzen als positive Trainingsbeispiele oder Beispiele für „wahre“ Informationen. In mindestens einer Ausführungsform liefern reale Dateninstanzen eine Basislinie für die Berechnung von Verlustinformationen 214, 216, 218. In mindestens einer Ausführungsform wird die aus den realen Dateninstanzen 202 berechnete Verlustinformation 214 in ein neuronales Netzwerk des Diskriminators 210 zurückpropagiert, um die probabilistischen Gewichte zu aktualisieren.
In mindestens einer Ausführungsform nimmt ein Diskriminator 210 als Eingabe „gefälschte“ Dateninstanzen, die von einem Generator 208 ausgegeben werden, entgegen. In mindestens einer Ausführungsform enthalten die von einem Generator 208 ausgegebenen „gefälschten“ Dateninstanzen synthetisierte Bilder, die zumindest teilweise auf Trainingsdaten 204 basieren. In mindestens einer Ausführungsform verwendet ein Generator 210 „gefälschte“ Dateninstanzen als negative Beispiele oder „falsche“ Beispiele während des Trainings durch ein Trainings-Framework 206. In mindestens einer Ausführungsform verwendet ein Diskriminator 210 „gefälschte“ Dateninstanzen und bestimmt, ob sie „echt“ oder „gefälscht“ sind. In mindestens einer Ausführungsform verwendet ein Diskriminator 210 reale Dateninstanzen, wie die Grundwahrheit oder die Überwachung 202, um zu messen, ob der Diskriminator 210 korrekt bestimmt hat, ob eine „gefälschte“ Dateninstanz „echt“ oder „gefälscht“ ist. In mindestens einer Ausführungsform berechnet ein Diskriminator 210 Verlustinformationen 216, die auf der Bestimmung von „gefälschten“ oder „echten“ synthetisierten Bildern für Eingabetrainingsdaten 204 basieren, und liefert Verlustinformationen 216 an einen Generator 208, so dass der Generator seine probabilistischen Gewichte aktualisieren kann.
In mindestens einer Ausführungsform ist ein GAN 200 eine Konfiguration, die zum Trainieren sowohl eines Generators 208 als auch eines Diskriminators 210 verwendet wird. In mindestens einer Ausführungsform wird ein Generator 208, sobald er trainiert ist, verwendet, um ein Ausgangsbild basierend auf einem Eingangsbild zu synthetisieren, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform erzeugt ein Generator 208 während des Trainings durch ein Trainings-Framework 206 offensichtlich „gefälschte“ Daten und liefert sie an einen Diskriminator 210. In mindestens einer Ausführungsform lernt ein Diskriminator 210 zu bestimmen, ob seine Eingangsdaten „gefälscht“ sind. In mindestens einer Ausführungsform werden während des Trainings durch ein Trainings-Framework 206 ein Generator 208 und ein Diskriminator 210 separat trainiert, obwohl das Training von Generator 208 und Diskriminator 210 in abwechselnden Runden durchgeführt werden kann, so dass das Training sowohl für den Generator 208 als auch für den Diskriminator 210 iterativ verbessert wird. In mindestens einer Ausführungsform wird ein Diskriminator 210 vor einem Generator trainiert und nicht durch Backpropagation während des Trainings des Generators 208 aktualisiert.
In mindestens einer Ausführungsform klassifiziert ein Diskriminator 210 während des Trainings des Diskriminators 210 sowohl reale Daten, wie z.B. die Grundwahrheit oder Überwachung 202, als auch „gefälschte“ Daten 210 von einem Generator 208. In mindestens einer Ausführungsform berechnet ein Diskriminator 210 Verlustinformationen 214, 216 basierend auf den Grundwahrheitsdaten 202 und einem Diskriminatorergebnis. In mindestens einer Ausführungsform bestraft sich ein Diskriminator 210 selbst, wenn er fälschlicherweise feststellt, dass eine reale Dateninstanz 202 „gefälscht“ ist oder eine „gefälschte“ Dateninstanz real ist. In mindestens einer Ausführungsform aktualisiert ein Diskriminator 210 seine probabilistischen Gewichte durch Backpropagation 214 anhand eines Verlustwerts, der aus einer realen Dateninstanz, wie z.B. der Grundwahrheit oder der Überwachung 202, und einer von dem Diskriminator 210 getroffenen Bestimmung berechnet wird.
In mindestens einer Ausführungsform tastet ein Generator 208 während des Trainings Trainingsdaten 204, wie z.B. texturierte Bilddaten, ab und erzeugt eine Ausgabe, wie z.B. ein synthetisiertes texturiertes Bild, wie in Verbindung mit 1 und 3 beschrieben. In mindestens einer Ausführungsform nimmt ein Diskriminator 210 eine „echte“ oder „unechte“ Klassifizierung vor und berechnet Verlustinformationen 214, 216. In mindestens einer Ausführungsform werden die Verlustinformationen 212, 214, 216 sowohl durch den Diskriminator 210 als auch durch den Generator 208 zurückverfolgt und zum Ändern der probabilistischen Gewichte verwendet. In mindestens einer Ausführungsform werden Zyklen von Generator 208 und Diskriminator 210, gefolgt von Backpropagation der Verlustwerte 212, 214, 216 wiederholt, bis die Ergebnisse auf einen gewünschten Wert konvergieren. In mindestens einer Ausführungsform spiegeln die Verlustfunktionen in einem Generator 208 und Diskriminator 210 einen Unterschied zwischen der Verteilung realer Daten, wie z.B. der Grundwahrheit oder der Überwachung 202, und den Daten wider, die von einem Trainings-Framework 206 unter Verwendung eines GAN 200 erzeugt wurden.
In mindestens einer Ausführungsform nimmt ein Generator 208 in einem Trainings-Framework 206 mit einem GAN 200 als Eingabetrainingsdaten 204 ein Zufallsbild mit der Größe (2*H, 2*W), bezeichnet als I_Ziel, entgegen. In mindestens einer Ausführungsform wird ein mittlerer Ausschnitt von I_Ziel mit der Größe (H, W) genommen, bezeichnet als I_Eingang . In mindestens einer Ausführungsform trainiert ein Trainings-Framework 206 einen Generator 208 zur Vorhersage eines Ausgangsbilds I_aus mit der Größe (2*H, 2*W).
In mindestens einer Ausführungsform wird ein Generator 208 durch ein Trainings-Framework 206 unter Verwendung von Wahrnehmungs- und Stilverlust 212 sowie GAN-Verlust 216 trainiert. In mindestens einer Ausführungsform sind der Wahrnehmungs- und Stilverlust 212 numerische Werte, die verwendet werden, um aktualisierte Gewichte in einer oder mehreren Schichten eines oder mehrerer neuronaler Netzwerke, wie z.B. eines Generators 208, zu bestimmen. In mindestens einer Ausführungsform wird der oben beschriebene Wahrnehmungsverlust berechnet, um den Abstand zwischen den Schichten eines oder mehrerer neuronaler Netzwerke zu minimieren, wie sie unten in Verbindung mit den 4 und 6 beschrieben werden. In mindestens einer Ausführungsform wird der oben beschriebene Stilverlust berechnet, um Grammatiken zu minimieren, die mit Schichten in einem oder mehreren neuronalen Netzwerken korrespondieren, wie sie unten in Verbindung mit den 4 und 6 beschrieben sind.
In mindestens einer Ausführungsform ist der GAN-Verlust 216 ein Satz numerischer Werte, der verwendet wird, um aktualisierte Gewichte in einem oder mehreren neuronalen Netzwerken, wie z.B. einem Generator 208, zu bestimmen, und der zumindest teilweise auf der Grundlage der oben beschriebenen Techniken bestimmt wird. Darüber hinaus verwendet ein Diskriminator 210 in mindestens einer Ausführungsform zusätzliche Techniken zur Verlustberechnung in Verbindung mit den oben beschriebenen. In mindestens einer Ausführungsform berechnet ein Diskriminator den GAN-Verlust 216 unter Verwendung anderer Eingangsdaten als die generische Grundwahrheit oder Überwachung 202, wie oben beschrieben. In mindestens einer Ausführungsform nimmt ein Diskriminator als Eingabe eine Verkettung zwischen I_Eingabe wie oben beschrieben, und einem zufälligen Schnitt (H, W) aus entweder I_aus oder I_Ziel, ebenfalls oben beschrieben und bezeichnet als $I_{r a n d c r o p}^{a u s}$
wenn laus ausgewählt wird und $I_{r a n d c r o p}^{Z i e l}$
wenn I_Ziel ausgewählt ist, entgegen. In mindestens einer Ausführungsform lernt ein Diskriminator 210 zu klassifizieren, ob I_Eingabe und $I_{r a n d c r o p}^{*}$
ein Paar ist, das aus zwei ähnlichen Texturfeldern besteht oder nicht. In mindestens einer Ausführungsform wird ein Diskriminator 210 weiter trainiert, um $< I_{E i n g a b e}, I_{E i n g a b e}^{Z i e l} >$
als wahr zu klassifizieren und $< I_{E i n g a b e}, I_{r a n d c r o p}^{a u s} >$
als falsch zu klassifizieren, während ein Generator 208 unter Verwendung der oben beschriebenen Verfahren trainiert wird, so dass ein Diskriminator 210 in der Lage ist, $< I_{E i n g a b e}, I_{r a n d c r o p}^{a u s} >$
als wahr zu klassifizieren.
3 ist ein Blockdiagramm, das einen Generator 302 zur Durchführung der Textursynthese gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform ist ein Generator 302, wie oben in Verbindung mit 2 beschrieben, ein Satz von Anweisungen und Datenwerten, die bei ihrer Ausführung Operationen für ein oder mehrere neuronale Netzwerke implementieren. In mindestens einer Ausführungsform nimmt ein Generator 302 als Eingabe 304 eine Bilddatei der Dimension (W, H) entgegen und gibt 314 eine Bilddatei der Dimension (W*K, H*K) aus, wie oben in Verbindung mit 1 und 2 beschrieben. In mindestens einer Ausführungsform ist die Ausgabe 314 größer als die Eingabe 304 und wird um einen Faktor K skaliert oder expandiert. In mindestens einer Ausführungsform wird eine Eingabe 304 skaliert oder expandiert, wenn ihre Abmessungen wie Höhe und Breite um einen Faktor K erhöht werden.
In mindestens einer Ausführungsform nimmt ein Generator 302 als Eingabe 304 ein Bild, das ein Texturfeld umfasst, entgegen. In mindestens einer Ausführungsform expandiert ein Generator 302 ein Eingangs-Texturfeld 304 zu einem größeren Ausgangsbild 314, dessen lokales Muster dem Eingangs-Texturfeld 304 ähnelt. In mindestens einer Ausführungsform expandiert ein Generator 302 ein Eingangs-Texturfeld 304, indem er eine gewichtete lineare Kombination von verschobenen tiefen Merkmalen des Eingangs-Texturfeldes 304 an verschiedenen Verschiebepositionen durchführt.
In mindestens einer Ausführungsform seien F ∈ ℝ^C×H×W tiefe Merkmale eines Eingangs-Texturfelds 304, wobei C eine Anzahl von Kanälen des Eingangsfelds 304 ist, H eine Höhe eines Eingangsfelds 304 ist und W eine Breite eines Eingangsfelds 304 ist. In mindestens einer Ausführungsform erzeugt ein Generator 302 eine um einen Faktor K räumlich erweiterte Merkmalskarte, wie oben beschrieben, durch Einfügen und Akkumulieren von F in einen C × H × W Raum mit einem progressiven Verschiebungsschritt, der von 0 bis W reicht, entlang einer Breitenachse. In mindestens einer Ausführungsform wird das Verschieben, Einfügen und Akkumulieren durch einen Generator 302 entlang einer Höhenachse mit einem Verschiebungsschritt im Bereich von 0 bis H wiederholt, wodurch 302 eine erweiterte Merkmalskarte ℚ ∈ ℝ^C×2H×2W erzeugt wird.
In mindestens einer Ausführungsform erzeugt ein Generator 302 ℚ durch Aggregieren einer oder mehrerer verschobener Kopien von F. In mindestens einer Ausführungsform aggregiert, um ein Merkmal Q(i,j) ∈ ℝ^Czu berechnen, ein Generator 302 alle möglichen f(·,·) ∈ ℝ^C die auf einen räumlichen Ort (i, j) fallen. In mindestens einer Ausführungsform berechnet ein Generator 302 einen Ähnlichkeitswert oder eine Gewicht für jede verschobene Merkmalskarte als eine Selbstähnlichkeitskarte 308, die einen semantischen Abstand zwischen einem Original F und seiner verschobenen Kopie quantifiziert. In mindestens einer Ausführungsform aggregiert ein Generator 302 gewichtete Merkmalskarten, indem er eine Summierung durchführt, wie unten in Verbindung mit 4 beschrieben.
In mindestens einer Ausführungsform berechnet ein Generator 302 ℚ als: $ℚ^{c} = \sum_{i, j} \sum_{p, q} R (s (p, q)), F_{p, q}^{c} (i, j)$
worin $c \in [0,C],i \in [0,2 H], j \in [0,2 W], p \in [- \frac{H}{2}, \frac{H}{2}], q \in [- \frac{W}{2}, \frac{W}{2}], s (p, q)$
eine Ähnlichkeitsbewertung der (p, q)-Verschiebung einer Merkmalskarte ist, R(s(p, q)) ein Teilnetzwerk ist, das aus zwei Faltungsschichten und einer gleichgerichteten linearen Einheit besteht, wie unten in Verbindung mit beschrieben, und F^p,q ∈ ℝ^CX2HX2W eine Merkmalskarte ist, bei der die Regionen eine Kopie von F mit (p, q)-Verschiebung sind. In mindestens einer Ausführungsform ist $F_{p, q} (x, y) F (x - p - \frac{H}{2}, y - q - \frac{W}{2}),$
$\frac{H}{2}, y - q - \frac{W}{2}),$
falls 0 ≤ x - p ≤ H und 0 ≤ y - q ≤ W, und andernfalls 0, wobei x ∈ [0,2H],y E [0,2W].
In mindestens einer Ausführungsform berechnet ein Generator 302 eine Ähnlichkeitsbewertung als: $s (p, q) = - \frac{{\sum_{m,n, c} (F_{m, n}^{c} - F_{m - p, n - q}^{c})}^{2}}{M^{p} * N^{q} * || F {||}_{2}}$
oder $s (p, q) = - \frac{{\sum_{m,n, c} (F_{m, n}^{c} - F_{m - p, n - q}^{c})}^{2}}{{\sum_{m,n, c} (F_{m, n}^{c})}^{2}}$
worin c ∈ [0, C], m ∈ [max(0,p), min(p + H, H)], n ∈ [max(0, q), min(q + W, W)] . In mindestens einer Ausführungsform bezeichnen m und n einen Überschneidungsbereich zwischen einer (p, q)-verschobenen Kopie und einer Originalkopie. In mindestens einer Ausführungsform sind Mp und Nq die Längen der Bereiche m und n. In mindestens einer Ausführungsform ist ||F|| 11₂ eine L2-Norm von F, die für die Denormalisierung verwendet wird derart, dass der Maßstab von s(p, q) unabhängig von dem Maßstab von F ist. In mindestens einer Ausführungsform wird eine Ähnlichkeitsbewertung für eine Verschiebung von (p, q) entlang der Breiten- und Höhenachse der Eingabe 304 als L2-Abstand zwischen unverschobenen und verschobenen Kopien einer Merkmalskarte berechnet, normalisiert mit einer räumlichen Größe von Nicht-Null-Überlappung und Merkmalsnorm. In mindestens einer Ausführungsform wird dann, wenn keine Verschiebung stattfindet, eine maximale Ähnlichkeitsbewertung 308 berechnet.
In mindestens einer Ausführungsform führt ein Generator 302 eine oder mehrere transponierte Faltungsoperationen 310 durch. In mindestens einer Ausführungsform entspricht ein Prozess des Einfügens verschobener Merkmalskarten und anschließender gewichteter Aggregation zur Erstellung größerer Merkmalskarten einer transponierten Faltungsoperation in tiefen neuronalen Netzwerken. In mindestens einer Ausführungsform nimmt eine transponierte Faltungsoperation 310 für eine gegebene Merkmalskarte und Selbstähnlichkeitskarte als Eingabe die Selbstähnlichkeitskarte entgegen und verwendet die Merkmalskarte als transponierte Faltungsfilter.
In mindestens einer Ausführungsform umfasst ein Generator 302 einen Encoder 306, ein oder mehrere Module zur Berechnung von Selbstähnlichkeitskarten 308, ein oder mehrere Module zur Durchführung von transponierten Faltungsblöcken 310 und einen Decoder 312. In mindestens einer Ausführungsform führen Komponenten eines Generators 302 eine Textursynthese an einer Eingabe 304 durch, wie oben beschrieben, um eine Ausgangstextur 314 mit einer größeren Dimension als die der Eingabe 314 zu erzeugen. In mindestens einer Ausführungsform ist ein Encoder 306 ein Satz von Softwareanweisungen, die dann, wenn sie ausgeführt werden, Operationen eines neuronalen Netzwerks durchführen, um ein Texturbild der Eingabe 304 in tiefe Merkmale auf verschiedenen Skalen oder Ebenen zu codieren. In mindestens einer Ausführungsform umfasst ein Encoder 306 in einem Generator 302 eine oder mehrere Faltungsschichten, die jeweils eine Merkmalskarte in einem anderen Maßstab auf der Grundlage eines Eingangsbilds bestimmen, wie weiter unten in Verbindung mit 4 beschrieben.
In mindestens einer Ausführungsform werden die Selbstähnlichkeitskarten 308 gemäß den oben beschriebenen Gleichungen berechnet. In mindestens einer Ausführungsform ist eine Selbstähnlichkeitskarte 308 eine zweidimensionale Matrix aus numerischen Werten, die eine Gewicht angeben, das gemäß den oben beschriebenen Verfahren und Gleichungen bestimmt wird. In mindestens einer Ausführungsform ist eine Selbstähnlichkeitskarte 308 eine Leitkarte von codierten Merkmalen 306 zu gewichtsverschobenen Merkmalskarten, die von einem oder mehreren transponierten Faltungsblöcken 310 in einem Generator 302 verwendet werden.
In mindestens einer Ausführungsform ist ein transponierter Faltungsblock 310 eine oder mehrere Anweisungen, die bei ihrer Ausführung eine transponierte Faltungsoperation durchführen, wie in Verbindung mit 6 beschrieben. In mindestens einer Ausführungsform wenden transponierte Faltungsblöcke 310 eine räumlich variierende transponierte Faltungsoperation an, bei der Merkmalskarten von einem Encoder 306 als Filter behandelt werden und Selbstähnlichkeitskarten 308 verwendet werden, um erweiterte Merkmalskarten zu erzeugen.
In mindestens einer Ausführungsform werden erweiterte Merkmalskarten aus einem oder mehreren transponierten Faltungsblöcken 312 von einem Decoder 312 verarbeitet, um eine Ausgabe 314 für einen Generator 302 zu erzeugen. In mindestens einer Ausführungsform handelt es sich bei einem Decoder 312 um eine oder mehrere Softwareanweisungen, die bei ihrer Ausführung eine bilineare Hochskalierung gefolgt von einer normalen Faltung an erweiterten Merkmalskarten durchführen. In mindestens einer Ausführungsform führt ein Decoder 312 eine Hochskalierung und eine Faltung an jeder Skalenausgabe von einem oder mehreren transponierten Faltungsblöcken 310 durch. In mindestens einer Ausführungsform umfasst ein Decoder 312 eine oder mehrere Faltungsschichten, wie weiter unten in Verbindung mit 4 beschrieben. In mindestens einer Ausführungsform kombiniert ein Decoder 302 decodierte Merkmalskarten, die in Verbindung mit einem oder mehreren transponierten Faltungsblöcken 310 ausgegeben werden. In mindestens einer Ausführungsform führt ein Decoder 312 eine Hochskalierung durch, indem er Merkmalskarten, die von Faltungsschichten oder transponierten Faltungsblöcken 310 ausgegeben werden, mit einem Null-Padding versieht.
4 ist ein Blockdiagramm, das Komponenten eines Generators 400 zur Durchführung der Textursynthese gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform stellen Pfeile in einem Encoder 404 und Decoder 408 Faltungsschichten dar. In mindestens einer Ausführungsform stellen Pfeile in einem Decoder 408 zusätzlich zu den Faltungsschichten auch Abtastratenerhöhungs-Schichten bzw. Upsampling-Schichten dar. In mindestens einer Ausführungsform nimmt ein Encoder 404 in einem Generator 400 als Eingabe 402 ein 1x1- oder H×W-Bild, das eine Textur enthält, entgegen, wie oben beschrieben. In mindestens einer Ausführungsform erzeugt ein Decoder 408 in einem Generator 400 eine 2x2- oder (2*H)×(2*W)-Ausgabe 410, die eine synthetisierte Textur enthält, basierend auf einer Eingabe 402 unter Verwendung der oben in Verbindung mit 3 beschriebenen Verfahren.
In mindestens einer Ausführungsform besteht ein Encoder 404 aus einer oder mehreren Softwareanweisungen, die bei ihrer Ausführung die oben in Verbindung mit 3 beschriebenen Skalierungs- und Merkmalskarten-Operationen durchführen. In mindestens einer Ausführungsform umfasst ein Encoder 404 ein oder mehrere Zwischenmerkmale 412, 414, 416, 418, 420. In mindestens einer Ausführungsform sind ein oder mehrere Zwischenmerkmale 412, 414, 416, 418, 420 Matrizen aus numerischen Werten, die Merkmale einer Eingabe 402 darstellen. In mindestens einer Ausführungsform wird jedes Zwischenmerkmal 412, 414, 416, 418, 420 von einer Faltungsschicht verarbeitet und um die Hälfte skaliert, wodurch nach jeder Faltungsschicht kleinere Zwischenmerkmale 412, 414, 416, 418, 420 erzeugt werden (Pfeil). In mindestens einer Ausführungsform werden die kleineren Zwischenschichten 412, 414, 416, 418, 420 von einer vorangehenden Zwischenschicht 412, 414, 416, 418, 420 skaliert und nicht direkt von einer Eingabe 402.
In mindestens einer Ausführungsform repräsentieren die Zwischenmerkmale (1/4) 416 Zwischenmerkmale (1) 412 in voller Größe, die durch eine oder mehrere Faltungsschichten auf 25 % herunterskaliert wurden (repräsentiert durch Pfeile in einem Encoder 404 von 4). In mindestens einer Ausführungsform werden die Zwischenmerkmale (1/4) 416 in einen transponierten Faltungsblock (1/4) 422 eingegeben, der eine transponierte Faltungsoperation und eine Selbstähnlichkeitsberechnung 406 durchführt, die weiter oben in Verbindung mit 3 und unten in Verbindung mit 6 beschrieben ist. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 428 auf der Grundlage von Eingangs-Zwischenmerkmalen (1/4) 416 zum transponierten Faltungsblock (1/4) 422 berechnet und von dem transponierten Faltungsblock (1/4) verwendet, um Ausgangs-Zwischenmerkmale (1/2) 438 zu erzeugen, die durch den transponierten Faltungsblock (1/4) 422 hochskaliert werden. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 428 unter Verwendung der oben in Verbindung mit 3 und unten in Verbindung mit 5 beschriebenen Verfahren berechnet. In mindestens einer Ausführungsform werden Zwischenmerkmale (1/2) 438 mit Zwischenmerkmalen (1/4) 440 aggregiert, die von dem transponierten Faltungsblock (1/8) 424 ausgegeben wurden, die ebenfalls mit Zwischenmerkmalen (1/8) 442 als Ausgabe von dem transponierten Faltungsblock (1/16) 426 in einem Decoder 408 aggregiert werden. In mindestens einer Ausführungsform führt ein Decoder 408 die Aggregation 444, 446 als eine Summationsoperation mit Null-Padding durch, um die Dimensionen der Eingangswerte anzupassen.
In mindestens einer Ausführungsform repräsentieren die Zwischenmerkmale (1/8) 418 Zwischenmerkmale (1) 412 in voller Größe, die durch eine oder mehrere Faltungsschichten auf 1/8 herunterskaliert wurden (dargestellt durch Pfeile in einem Encoder 404 von 4). In mindestens einer Ausführungsform werden die Zwischenmerkmale (1/8) 418 in einen transponierten Faltungsblock (1/8) 424 eingegeben, der eine transponierte Faltungsoperation und eine Selbstähnlichkeitsberechnung 406 durchführt, die weiter oben in Verbindung mit 3 und unten in Verbindung mit 6 beschrieben ist. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 430 auf der Grundlage von Eingangs-Zwischenmerkmalen (1/8) 418 für den transponierten Faltungsblock (1/8) 424 berechnet und von dem transponierten Faltungsblock (1/8) 424 verwendet, um Ausgangs-Zwischenmerkmale (1/4) 440 zu erzeugen, die durch den transponierten Faltungsblock (1/8) 424 hochskaliert werden. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 428 unter Verwendung der oben in Verbindung mit 3 und unten in Verbindung mit 5 beschriebenen Verfahren berechnet. In mindestens einer Ausführungsform werden Zwischenmerkmale (1/4) 440 mit Zwischenmerkmalen (1/8) 442 aggregiert, die von dem transponierten Faltungsblock (1/16) 426 ausgegeben wurden.
In mindestens einer Ausführungsform repräsentieren Zwischenmerkmale (1/16) 430 Zwischenmerkmale (1) 412 in voller Größe, die durch eine oder mehrere Faltungsschichten auf 1/16 herunterskaliert wurden (dargestellt durch Pfeile in einem Encoder 404 von 4). In mindestens einer Ausführungsform werden die Zwischenmerkmale (1/16) 420 in einen transponierten Faltungsblock (1/16) 426 eingegeben, der eine transponierte Faltungsoperation und eine Selbstähnlichkeitsberechnung 406 durchführt, die weiter oben in Verbindung mit 3 und unten in Verbindung mit 5 und 6 beschrieben ist. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 432 auf der Grundlage von Eingangs-Zwischenmerkmalen (1/16) 420 für den transponierten Faltungsblock (1/16) 426 berechnet und von dem transponierten Faltungsblock (1/16) 426 verwendet, um Ausgangs-Zwischenmerkmale (1/8) 442 zu erzeugen, die durch den transponierten Faltungsblock (1/16) 426 hochskaliert werden. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 432 unter Verwendung der oben in Verbindung mit 3 und unten in Verbindung mit 5 beschriebenen Verfahren berechnet.
In mindestens einer Ausführungsform ist ein Decoder 408 ein Satz von Anweisungen, die dann, wenn sie ausgeführt werden, eine oder mehrere Faltungs- und Upsampling-Schichten implementieren, um Zwischenmerkmale 434, 436, 438, 440, 442 zu kombinieren, um eine Ausgabe 410 mit den Abmessungen (2*H)×(2*W) zu erzeugen, wie oben beschrieben. In mindestens einer Ausführungsform werden in einem Decoder 408 Zwischenmerkmale (1/2) 438 mit Zwischenmerkmalen (1/4) 440 aggregiert 444, die wiederum mit Zwischenmerkmalen (1/8) 442 aggregiert 446 werden. In mindestens einer Ausführungsform sind die Zwischenmerkmale (1) 436 eine hierin beschriebene Merkmalskarte mit Abmessungen, die den Abmessungen der Eingabe 402 zu einem Encoder 404 entsprechen. In mindestens einer Ausführungsform werden die Zwischenmerkmale (1) 436 durch Erhöhen der Abtastrate bzw. Upsampling einer Aggregation 444 von Zwischenmerkmalen (1/2) 438 und einer vorherigen Aggregation 446 und Erhöhen der Abtastrate bzw. Upsampling von Zwischenmerkmalen (1/4) 440 und Zwischenmerkmalen (1/8) 442 erhalten. In mindestens einer Ausführungsform wird die Ausgabe 410 mit der Dimension (2*H)×(2*W) aus Zwischenmerkmalen (2) 434 erzeugt, was eine Erhöhung der Abtastrate bzw. ein Upsampling von Zwischenmerkmalen (1) 436 um den Faktor 2 ist.
5 ist ein Blockdiagramm, das eine Selbstähnlichkeitskarte 500 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform ist eine Selbstähnlichkeitskarte 500 ein zweidimensionaler Vektor numerischer Werte, die Gewichte für verschobene Merkmalskarten sind, die von einem Faltungsblock verwendet werden, wie oben in Verbindung mit 3 und unten in Verbindung mit 6 beschrieben. In mindestens einer Ausführungsform ist eine Ähnlichkeitsbewertung s(p, q) für eine Merkmalskarte, die entlang einer x-Achse 502 um p Schritte und entlang einer y-Achse 504 um q Schritte verschoben wurde, definiert als: $s (p, q) = - \frac{{\sum_{m,n, c} (F_{m, n}^{c} - F_{m - p, n - q}^{c})}^{2}}{M^{p} * N^{q} * || F {||}_{2}}$
worin c ∈ [0, C], m ∈ [max(0, p), min(p + H, H)], n ∈ [max(0, q), min(q + W, W)] . In mindestens einer Ausführungsform ist W 508 ein numerischer Wert, der die Breite einer Merkmalskarte angibt, und ist H 506 ist ein numerischer Wert, der die Höhe einer Merkmalskarte angibt.
In mindestens einer Ausführungsform bezeichnen m und n einen Überlappungsbereich zwischen einer (p, q)-verschobenen Kopie und einer Originalkopie einer Merkmalskarte. In mindestens einer Ausführungsform sind Mp und Nq die Längen der Bereiche m und n. In mindestens einer Ausführungsform ist ||F||₂ eine L2-Norm von F, die zur Denormalisierung verwendet wird derart, dass der Maßstab von s(p, q) unabhängig von dem Maßstab von F ist. In mindestens einer Ausführungsform wird ein Ähnlichkeitswert für eine Verschiebung von (p, q) entlang der Achse der Breite 502 und der Höhe 504 als L2-Abstand zwischen unverschobenen und verschobenen Kopien einer Merkmalskarte berechnet, normalisiert mit einer räumlichen Größe der Überlappung ungleich Null und der Merkmalsnorm.
In mindestens einer Ausführungsform ist ein gültiges Merkmal 510 ein Merkmal in einer Merkmalskarte, das sich nach dem Verschieben der Merkmalskarte nicht mit einem Merkmal in einer ursprünglichen, nicht verschobenen Merkmalskarte überlappt. In mindestens einer Ausführungsform erhält ein gültiges Merkmal 510 ein maximales Gewicht in einer Selbstähnlichkeitskarte 500. In mindestens einer Ausführungsform ist ein überlappendes Merkmal 512 ein Merkmal in einer Merkmalskarte, das sich mit einem Merkmal in einer nicht verschobenen Merkmalskarte überlappt. In mindestens einer Ausführungsform wird einem überlappenden Merkmal im Vergleich zu einem gültigen Merkmal 510 ein geringeres Gewicht gegeben, so dass Merkmale einer ursprünglichen Merkmalskarte prominenter sind als überlappende Merkmale 512 in einer (p, q)-verschobenen Merkmalskarte. In mindestens einer Ausführungsform werden Räume in einer Selbstähnlichkeitskarte, die keine Merkmale in einer ursprünglichen oder (p, q)-verschobenen Merkmalskarte enthalten, mit Nullen aufgefüllt 514, um sicherzustellen, dass Merkmale aus anderen Merkmalskarten in diesen Räumen verwendet werden, was dem Zweck dient, den Raum zu füllen. In mindestens einer Ausführungsform ist ein Null-Pad ein leerer Eintrag in einer Selbstähnlichkeitskarte 500 derart, dass Merkmale aus einer anderen (p, q)-verschobenen Merkmalskarte ein höheres Gewicht erhalten.
6 ist ein Blockdiagramm, das einen transponierten Faltungsblock 604 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform ist ein transponierter Faltungsblock 604 ein Satz von Anweisungen, die dann, wenn sie ausgeführt werden, einen Prozess des Verschiebens von Eingangsmerkmalen 602 mit verschiedenen Versätzen und des Aggregierens von Ergebnissen gemäß einem oder mehreren Gewichten, wie einer Selbstähnlichkeitskarte, wie oben in Verbindung mit den und beschrieben, zu einer größeren Ausgangsmerkmalskarte 636 durchführen.
In mindestens einer Ausführungsform werden eingegebene codierte (Zwischen-)Merkmale 602, wie oben in Verbindung mit 4 beschrieben, in einen Drei-Elemente-Block eingegeben, der zwei 3x3-Faltungsschichten 608, 612 und eine gleichgerichtete lineare Einheit 610 umfasst. In mindestens einer Ausführungsform wird eine Faltungsschicht 608, 612, 614, 618, 632 hierin weiter beschrieben, ist aber im Allgemeinen ein Satz von Anweisungen und Datenwerten, die bei ihrer Ausführung einen gewichteten Wert auf einen numerischen Eingangswert anwenden. In mindestens einer Ausführungsform ist eine gleichgerichtete lineare Einheit (ReLU, Rectified Linear Unit) 610, 616, 634 ein Satz von Anweisungen, die dann, wenn sie ausgeführt werden, eine Aktivierungsfunktion ausführen, die in neuronalen Netzwerken verwendet wird und hierin weiter beschrieben ist.
In mindestens einer Ausführungsform wird die Ausgabe eines Drei-Elemente-Blocks, der zwei 3×3-Faltungsschichten 608, 612 und eine ReLU 610 umfasst, als ein transponiertes Faltungsfiltergewicht 624 verwendet. In mindestens einer Ausführungsform ist ein transponiertes Faltungsfiltergewicht 624 ein oder mehrere numerische Werte, die als Gewichte in einer transponierten Faltungsoperation 628 verwendet werden. In mindestens einer Ausführungsform wird die Ausgabe eines Drei-Elemente-Blocks, der zwei 3×3-Faltungsschichten 608, 612 und eine ReLU 610 umfasst, zusammengeführt und in eine vollständig verbundene Schicht 620 eingegeben, um eine Vorbelastung bzw. einen Bias für ein transponiertes Faltungsfilter 622 zu berechnen. In mindestens einer Ausführungsform ist eine vollständig verknüpfte Schicht ein Satz von Befehlen, die bei ihrer Ausführung eine Bewertung basierend auf einer Eingabe oder einem Bias 622 erzeugen, der in einer transponierten Faltungsoperation 628 verwendet wird.
In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 606 aus eingegebenen codierten (Zwischen-)Merkmalen 602 berechnet, wie oben in Verbindung mit 3 und 5 beschrieben. In mindestens einer Ausführungsform wird eine Selbstähnlichkeitskarte 606 in einen Drei-Elemente-Block eingegeben, der eine 3×3-Faltungsschicht 614, eine ReLU 616 und eine 1x1-Faltungsschicht 618 umfasst. Die Ausgabe eines Drei-Elemente-Blocks, der eine 3×3-Faltungsschicht 614, eine ReLU 616 und eine 1×1-Faltungsschicht 618 umfasst, ist in mindestens einer Ausführungsform eine transponierte Faltungseingabe 626.
In mindestens einer Ausführungsform ist eine transponierte Faltungsoperation 628 ein Satz von Anweisungen, die dann, wenn sie ausgeführt werden, eine mit den jeweiligen Filterwerten 624 und dem Bias 622 gewichtete Eingangs-Merkmalskarte 626 auf ein größeres Merkmalsgitter kopieren und eine Summierung durchführen. In mindestens einer Ausführungsform wird ein Ergebnis 630 aus einer transponierten Faltungsoperation 628 in einen Zwei-Elemente-Block eingespeist, der eine 3×3-Faltungsschicht 632 und eine weitere ReLU 634 umfasst, um ausgangscodierte (Zwischen-)Merkmale 636 zu erzeugen, wie oben in Verbindung mit den 3 und 4 beschrieben. In mindestens einer Ausführungsform werden die ausgangscodierten (Zwischen-)Merkmale 636 von einem Decoder verwendet, wie in Verbindung mit den 3 und 4 beschrieben, um ein Ausgangsbild mit synthetisierter Textur zu erzeugen.
7 veranschaulicht einen Prozess 700 zur Durchführung einer Textursynthese unter Verwendung der hierin beschriebenen neuen Verfahren gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beginnt die Textursynthese 702 mit dem Erhalt skalierter Merkmalskarten 704 durch wiederholte Anwendung von Faltungsschichten auf ein Eingangsbild, wie oben in Verbindung mit 4 beschrieben. Diese skalierten Merkmalskarten werden in einer Ausführungsform verwendet, um Selbstähnlichkeitskarten 706 zu berechnen, die Versatz- und Assemblierungsgewichte umfassen, wie oben in Verbindung mit 3 und 5 beschrieben.
In mindestens einer Ausführungsform werden skalierte Zwischenmerkmale 704, die aus einem Input berechnet wurden, sowie Versatz- und Assemblierungsgewichte 706 von einem oder mehreren transponierten Faltungsblöcken verwendet, um Merkmalskarten 708 zu verschieben, einzufügen und auf einem größeren Gitter gemäß den Assemblierungsgewichten 706 in einer Selbstähnlichkeitskarte zusammenzusetzen, wie oben in Verbindung mit 4 beschrieben. In mindestens einer Ausführungsform werden die Ausgangs-Merkmalskarten von einem oder mehreren transponierten Faltungsblöcken durch Aggregation kombiniert 710 und in der Abtastrate erhöht 712, wie oben in Verbindung mit 4 beschrieben.
INFERENZIERUNGS- UND TRAININGSLOGIK
8A zeigt eine Inferenzierungs- und/oder Trainingslogik 815, die verwendet wird, um Inferenzierungs- und/oder Trainingsoperationen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 werden weiter unten in Verbindung mit 8A und/oder 8B beschrieben.
In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815, ohne darauf beschränkt zu sein, Code- und/oder Datenspeicher 801 zum Speichern von Vorwärts- und/oder Ausgabegewicht und/oder Eingangs-/Ausgangsdaten und/oder anderen Parametern zum Konfigurieren von Neuronen oder Schichten eines neuronalen Netzwerks beinhalten, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform kann die Trainingslogik 815 Code und/oder Datenspeicher 801 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichts- und/oder andere Parameterinformationen zu laden sind, um Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu konfigurieren. In zumindest einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht. In zumindest einer Ausführungsform speichert der Code- und/oder Datenspeicher 801 Gewichtsparameter und/oder Ein-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Ein-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet wurde. In zumindest einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 801 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 801 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform können Code und/oder der Code und/oder Datenspeicher 801 Cache-Speicher, dynamisches RAM („DRAM“), statisches RAM („SRAM“), nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob Code und/oder der Code und/oder Datenspeicher 801 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von auf dem Chip bzw. on-chip gegenüber nicht auf dem Chip bzw. off-chip verfügbarem Speicher, Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In zumindest einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 805 beinhalten zum Speichern von Rückwärts- und/oder Ausgangsgewichten und/oder Eingangs-/Ausgangsdaten, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In zumindest einer Ausführungsform speichert der Code- und /oder Datenspeicher 805 Gewichtsparameter und/oder Eingangs-/Ausgangsdaten jeder Schicht eines neuronalen Netzwerks, die in Verbindung mit einer oder mehreren Ausführungsformen während einer Rückwärtspropagation von Eingangs-/Ausgangsdaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet werden. In zumindest einer Ausführungsform kann die Trainingslogik 815 den Code und/oder Datenspeicher 805 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welchem bzw. welcher Gewichts- und/oder andere Parameterinformationen zum Konfigurieren von Logik einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (kollektiv Arithmetik-Logik-Einheiten (ALUs)) zu laden sind.
In mindestens einer Ausführungsform lädt Code, wie beispielsweise Grafikcode, basierend auf einer Architektur eines neuronalen Netzwerks, dem der Code entspricht, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 805 mit anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-L2- oder L3-Cache oder Systemspeichers eines Prozessors, verbunden sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 805 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder Schaltungen sein. In zumindest einer Ausführungsform kann der Code- und/oder Datenspeicher 805 Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder anderer Speicher sein. In zumindest einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 805 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von On-Chip gegenüber Off-Chip verfügbarem Speicher, Latenzanforderungen an durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Losgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code und/oder Datenspeicher 801 und der Code und/oder Datenspeicher 805 separate Speicherstrukturen sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 801 und der Code und/oder Datenspeicher 805 eine kombinierte Speicherstruktur sein. In zumindest einer Ausführungsform können der Code und/oder Datenspeicher 801 und der Code und/oder Datenspeicher 805 teilweise eine gleiche Speicherstruktur und teilweise separate Speicherstrukturen sein. In zumindest einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 801 und des Code- und/oder Datenspeichers 805 mit anderen On-Chip- oder Off-Chip-Datenspeichern, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors, kombiniert sein.
In zumindest einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815, ohne darauf beschränkt zu sein, eine oder mehrere Arithmetik-Logik-Einheiten („ALU(s)“) 810, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, beinhalten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzierungscode (beispielsweise Grafikcode) basieren oder durch diesen angezeigt werden, deren Ergebnis Aktivierungen (z.B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks), die in einem Aktivierungsspeicher 820 gespeichert sind, erzeugen kann, die Funktionen von Eingangs-/Ausgangs- und/oder Gewichtsparameterdaten sind, die in dem Code und/oder Datenspeicher 801 und/oder dem Code und/oder Datenspeicher 805 gespeichert sind. In zumindest einer Ausführungsform werden in dem Aktivierungsspeicher 820 gespeicherte Aktivierungen in Übereinstimmung mit linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALU(s) 810 im Ansprechen auf das Ausführen von Anweisungen oder anderem Code durchgeführt wird, wobei Gewichtswerte, die in dem Code und/oder Datenspeicher 805 und/oder dem Datenspeicher 805 gespeichert sind, als Operanden zusammen mit anderen Werten, wie beispielsweise Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von welchen beliebige oder alle in dem Code und/oder Datenspeicher 805 oder dem Code und/oder Datenspeicher 901 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 810 in einem oder mehreren Prozessoren oder anderen Hardware-Logikgeräten oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 810 extern zu einem Prozessor oder einem anderen Hardware-Logikgerät oder einer Schaltung sein können, die sie verwenden (z.B. ein Co-Prozessor). In mindestens einer Ausführungsform können die ALUs 810 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Bank von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z.B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 801, der Code- und/oder Datenspeicher 805 und der Aktivierungsspeicher 820 einen Prozessor oder eine andere Hardware-Logikvorrichtung oder -schaltung teilen, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 820 in anderen On-Chip- oder Off-Chip-Datenspeichern enthalten sein, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors. Ferner kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 820 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z.B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 820 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 820 z.B. innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash-Speicher oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 8A dargestellte Inferenzierungs- und/oder Trainingslogik 815 in Verbindung mit einem anwendungsspezifischen integrierten Schaltkreis („ASIC“) verwendet werden, wie z.B. einer TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 8A dargestellte Inferenzierungs- und/oder Trainingslogik 815 in Verbindung mit Hardware der Zentralverarbeitungseinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z.B. Field Programmable Gate Arrays („FPGAs“), verwendet werden.
8B veranschaulicht die Inferenzierungs- und/oder Trainingslogik 815, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815, ohne darauf beschränkt zu sein, Hardware-Logik umfassen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die in 8B dargestellte Inferenzierungs- und/oder Trainingslogik 815 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z.B. der TensorFlow® Processing Unit von Google, einer Inferenzierungsverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z.B. „Lake Crest“)-Prozessor von Intel Corp. In mindestens einer Ausführungsform kann die in 8B veranschaulichte Inferenzierungs- und/oder Trainingslogik 815 in Verbindung mit Hardware der Zentralverarbeitungseinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z.B. FPGAs (Field Programmable Gate Arrays), verwendet werden. In mindestens einer Ausführungsform umfasst die Inferenzierungs- und/oder Trainingslogik 815, ohne darauf beschränkt zu sein, den Code- und/oder Datenspeicher 801 und den Code- und/oder Datenspeicher 805, die zum Speichern von Code (z.B. Graphencode), Gewichtswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 8B dargestellt ist, ist jeder Code- und/oder Datenspeicher 801 und jeder Code- und/oder Datenspeicher 805 mit einer dedizierten Rechenressource verbunden, wie z.B. Rechenhardware 802 bzw. Rechenhardware 806. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 802 und der Rechenhardware 806 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 801 bzw. im Code- und/oder Datenspeicher 805 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 820 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 801 und 805 und die entsprechende Rechenhardware 802 bzw. 806 verschiedenen Schichten eines neuronalen Netzwerks, so dass eine resultierende Aktivierung von einem Speicher-/Rechenpaar 801/802 aus Code- und/oder Datenspeicher 801 und Rechenhardware 802 als Eingabe für ein nächstes Speicher-/Rechenpaar 805/806 aus Code- und/oder Datenspeicher 805 und Rechenhardware 806 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzwerks zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 801/802 und 805/806 mehr als einer neuronalen Netzwerkschicht entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 801/802 und 805/806 in die Inferenzierungs- und/oder Trainingslogik 815 einbezogen sein.
TRAINING UND EINSATZ VON NEURONALEN NETZWERKEN
9 veranschaulicht das Training und den Einsatz eines tiefen neuronalen Netzwerks, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 906 mit einem Trainingsdatensatz 902 trainiert. In mindestens einer Ausführungsform ist das Trainings-Framework 904 ein PyTorch-Framework, während in anderen Ausführungsformen das Trainings-Framework 904 ein TensorFlow, Boost, Caffe, Microsoft Cognitive Toolkit/CNTK, MXNet, Chainer, Keras, Deeplearning4j oder ein anderes Trainings-Framework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 ein untrainiertes neuronales Netzwerk 906 und ermöglicht dessen Training unter Verwendung der hierin beschriebenen Verarbeitungsressourcen, um ein trainiertes neuronales Netzwerk 908 zu erzeugen. In mindestens einer Ausführungsform können Gewichte zufällig oder durch Vortraining mit einem Deep Belief-Netztwerk ausgewählt werden. In mindestens einer Ausführungsform kann das Training entweder auf überwachte, teilweise überwachte oder nicht überwachte Weise durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 906 unter Verwendung von überwachtem Lernen trainiert, wobei der Trainingsdatensatz 902 eine Eingabe enthält, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz 902 eine Eingabe mit einer bekannten Ausgabe enthält und eine Ausgabe des neuronalen Netzwerks 906 manuell eingestuft wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 906 auf überwachte Weise trainiert und verarbeitet Eingaben aus dem Trainingsdatensatz 902 und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden die Fehler dann durch das untrainierte neuronale Netzwerk 906 zurückpropagiert. In mindestens einer Ausführungsform passt das Trainings-Framework 904 Gewichte an, die das untrainierte neuronale Netzwerk 906 steuern. In mindestens einer Ausführungsform enthält das Trainings-Framework 904 Werkzeuge, um zu überwachen, wie gut das untrainierte neuronale Netzwerk 906 zu einem Modell konvergiert, wie z.B. dem trainierten neuronalen Netzwerk 908, das geeignet ist, korrekte Antworten zu erzeugen, wie z.B. im Ergebnis 914, basierend auf Eingangsdaten, wie z.B. einem neuen Datensatz 912. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 das untrainierte neuronale Netzwerk 906 wiederholt, während es Gewichte anpasst, um eine Ausgabe des untrainierten neuronalen Netzwerks 906 unter Verwendung einer Verlustfunktion und eines Anpassungsalgorithmus, wie z.B. stochastischer Gradientenabstieg, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 904 das untrainierte neuronale Netzwerk 906, bis das untrainierte neuronale Netzwerk 906 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netzwerk 908 dann eingesetzt werden, um eine beliebige Anzahl von Operationen maschinellen Lernens zu implementieren.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netzwerk 906 unter Verwendung von unüberwachtem Lernen trainiert, wobei das untrainierte neuronale Netzwerk 906 versucht, sich selbst unter Verwendung unmarkierter Daten zu trainieren. In mindestens einer Ausführungsform enthält der Trainingsdatensatz 902 des unüberwachten Lernens Eingangsdaten ohne zugeordnete Ausgabedaten oder „Grundwahrheitsdaten“. In mindestens einer Ausführungsform kann das untrainierte neuronale Netzwerk 906 Gruppierungen innerhalb des Trainingsdatensatzes 902 lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz 902 in Beziehung stehen. In mindestens einer Ausführungsform kann unüberwachtes Training verwendet werden, um eine selbstorganisierende Karte in dem trainierten neuronalen Netzwerk 908 zu erzeugen, die in der Lage ist, Operationen durchzuführen, die bei der Reduzierung der Dimensionalität des neuen Datensatzes 912 nützlich sind. In mindestens einer Ausführungsform kann unüberwachtes Training auch verwendet werden, um eine Anomalieerkennung durchzuführen, die die Identifizierung von Datenpunkten, die von normalen Mustern des neuen Datensatzes 912 abweichen, in dem neuen Datensatz 912 ermöglicht.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, welches eine Technik ist, bei der der Trainingsdatensatz 902 eine Mischung aus gekennzeichneten und nicht gekennzeichneten Daten enthält. In mindestens einer Ausführungsform kann das Trainings-Framework 904 verwendet werden, um inkrementelles Lernen durchzuführen, wie z.B. durch übertragene Lerntechniken. In mindestens einer Ausführungsform ermöglicht das inkrementelle Lernen dem trainierten neuronalen Netzwerk 908, sich an einen neuen Datensatz 912 anzupassen, ohne Wissen zu vergessen, das dem trainierten neuronalen Netzwerk 908 während anfänglichen Trainings eingeflößt wurde.
RECHENZENTRUM
10 veranschaulicht ein Beispiel für ein Rechenzentrum 1000, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform umfasst das Rechenzentrum 1000 eine Rechenzentrumsinfrastrukturschicht 1010, eine Frameworkschicht 1020, eine Softwareschicht 1030 und eine Anwendungsschicht 1040.
In mindestens einer Ausführungsform, wie in 10 gezeigt, kann die Infrastrukturschicht 1010 des Rechenzentrums einen Ressourcen-Orchestrator 1012, gruppierte Rechenressourcen 1014 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1016(1)-1016(N) umfassen, wobei „N“ eine positive ganze Zahl darstellt (die eine andere ganze Zahl „N“ sein kann als in anderen Figuren verwendet). In mindestens einer Ausführungsform können die Knoten-C.R.s 1016(1)-1016(N) eine beliebige Anzahl von Zentralverabreitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen 1018(1)-1018(N) (z.B. dynamischer Festspeicher, Solid-State-Speicher oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabevorrichtungen („NW-E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. umfassen, sind aber nicht darauf beschränkt). In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 1016(1)-1016(N) ein Server mit einer oder mehreren der oben genannten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1014 separate Gruppierungen von Knoten-C.R.s umfassen, die in einem oder mehreren Racks (nicht dargestellt) oder in vielen Racks in Rechenzentren an verschiedenen geografischen Standorten (ebenfalls nicht dargestellt) untergebracht sind. In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1014 gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen umfassen, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1012 einen oder mehrere Knoten C.R.s 1016(1)-1016(N) und/oder gruppierte Rechenressourcen 1014 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1012 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1000 enthalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 812 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 10 gezeigt, umfasst die Framework-Schicht 1020 einen Arbeitsplaner 1022, einen Konfigurationsverwalter 1024, einen Ressourcenverwalter 1026 und ein verteiltes Dateisystem 1028. In mindestens einer Ausführungsform kann die Framework-Schicht 1020 ein Framework zur Unterstützung der Software 1032 der Softwareschicht 1030 und/oder einer oder mehrerer Anwendung(en) 1042 der Anwendungsschicht 1040 enthalten. In mindestens einer Ausführungsform können die Software 1032 oder die Anwendung(en) 1042 jeweils webbasierte Dienstsoftware oder Anwendungen umfassen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 1020 eine Art freies und quelloffenes Software-Webanwendungs-Framework sein, wie z.B. Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 1028 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Arbeitsplaner 1032 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1000 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 1024 in der Lage sein, verschiedene Schichten zu konfigurieren, z.B. die Softwareschicht 1030 und die Framework-Schicht 1020 einschließlich Spark und das verteilte Dateisystem 1028 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 1026 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1028 und des Arbeitsplaners 1022 auf diese abgebildet oder diesen zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Computerressourcen gruppierte Computerressourcen 1014 auf der Rechenzentrumsinfrastrukturebene 1010 umfassen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 1026 mit dem Ressourcen-Orchestrator 1012 koordiniert werden, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1030 enthaltene Software 1032 Software enthalten, die von mindestens Teilen der Knoten C.R.s 1016(1)-1016(N), den gruppierten Rechenressourcen 1014 und/oder dem verteilten Dateisystem 1028 der Framework-Schicht 1020 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software Software für die Suche nach Internet-Webseiten, Software zum Scannen auf E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1040 enthaltene(n) Anwendung(en) 1042 eine oder mehrere Arten von Anwendungen umfassen, die von mindestens Teilen der Knoten C.R.s 1016(1)-1016(N), gruppierten Rechenressourcen 1014 und/oder dem verteilten Dateisystem 1028 der Framework-Schicht 1020 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl einer Genomanwendung, einer kognitiven Rechenanwendung und einer Anwendung maschinellen Lernens, einschließlich einer Trainings- oder Inferenzierungs-Software, einer Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder anderer Anwendungen maschinellen Lernens, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können der Konfigurationsverwalter 1024, der Ressourcenverwalter 1026 und der Ressourcen-Orchestrator 1012 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1000 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Teile eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1000 Werkzeuge, Dienste, Software oder andere Ressourcen enthalten, um ein oder mehrere Modelle maschinellen Lernens zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle maschinellen Lernens gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell maschinellen Lernens trainiert werden, indem Gewichtsparameter gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das Datenzentrum 1000 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens, die einem oder mehreren neuronalen Netzwerken entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 1000 verwendet werden, indem Gewichtsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder die Inferenzierung mit den oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert werden, um Benutzern das Training oder die Inferenzierung von Informationen, wie z.B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, zu ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 815 werden hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 10 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, neuronalen Netzfunktionen und/oder - architekturen oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
AUTONOMES FAHRZEUG
11A veranschaulicht ein Beispiel für ein autonomes Fahrzeug 1100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 1100 (hier alternativ als „Fahrzeug 1100“ bezeichnet), ohne darauf beschränkt zu sein, ein Personenfahrzeug, wie z.B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt, sein. In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein Sattelschlepper sein, der für den Transport von Fracht verwendet wird. In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z.B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert werden. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1100 in der Lage sein, eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 des autonomen Fahrens auszuführen. Zum Beispiel kann das Fahrzeug 1100 in mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 1100, ohne darauf beschränkt zu sein, Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z.B. 2, 4, 6, 8, 18, etc.), Reifen, Achsen und andere Komponenten eines Fahrzeugs umfassen. In mindestens einer Ausführungsform kann das Fahrzeug 1100, ohne darauf beschränkt zu sein, ein Antriebssystem 1150 umfassen, wie z.B. einen Verbrennungsmotor, ein Hybrid-Elektrokraftwerk, einen vollelektrischen Motor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 1150 mit einem Antriebsstrang des Fahrzeugs 1100 verbunden sein, der unter anderem ein Getriebe umfassen kann, um den Antrieb des Fahrzeugs 1100 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 1150 im Ansprechen auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (1152) gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 1154, das unter anderem ein Lenkrad umfassen kann, verwendet, um das Fahrzeug 1100 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn das Antriebssystem 1150 in Betrieb ist (z.B. wenn das Fahrzeug 1100 in Bewegung ist). In mindestens einer Ausführungsform kann das Lenksystem 1154 Signale von einem oder mehreren Lenkaktor(en) 1156 empfangen. In mindestens einer Ausführungsform kann für die volle Automatisierungsfunktionalität (Stufe 5) ein Lenkrad optional sein. In mindestens einer Ausführungsform kann ein Bremssensorsystem 1146 verwendet werden, um die Fahrzeugbremsen im Ansprechen auf den Empfang von Signalen von Bremsenaktuator(en) 1148 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern Steuereinheit(en) 1136, die, ohne darauf beschränkt zu sein, ein oder mehrere System-on-Chips („SoCs“) (in 11A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) umfassen können, Signale (z.B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1100. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1136 beispielsweise Signale senden, um die Fahrzeugbremsen über den (die) Bremsenaktuator(en) 1148 zu betätigen, um das Lenksystem 1154 über den (die) Lenkaktuator(en) 1156 zu betätigen, um das Antriebssystem 1150 über die Drosselklappe(n)/den/die Beschleuniger 1152 zu betätigen. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1136 eine oder mehrere an Bord befindliche (z.B. integrierte) Rechenvorrichtungen umfassen, die Sensorsignale verarbeiten und Betriebsbefehle (z.B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Fahren des Fahrzeugs 1100 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuereinheit(en) 1136 eine erste Steuereinheit für autonome Fahrfunktionen, eine zweite Steuereinheit für funktionelle Sicherheitsfunktionen, eine dritte Steuereinheit für Funktionen der künstlichen Intelligenz (z.B. Computer Vision), eine vierte Steuereinheit für Infotainment-Funktionen, eine fünfte Steuereinheit für Redundanz in Notfällen und/oder andere Steuereinheiten umfassen. In mindestens einer Ausführungsform kann eine einzige Steuereinheit bzw. ein einziger Controller zwei oder mehr der oben genannten Funktionalitäten übernehmen, können zwei oder mehr Steuereinheiten eine einzige Funktionalität übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform liefern die Steuereinheit(en) 1136 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1100 im Ansprechen auf Sensordaten, die von einem oder mehreren Sensoren (z.B. Sensoreingaben) empfangen werden. In mindestens einer Ausführungsform können Sensordaten beispielsweise und, ohne darauf beschränkt zu sein, von einem oder mehreren Sensoren des globalen Navigationssatellitensystems („GNSS“) 1158 (z.B. Global Positioning System"-Sensor(en)), RADAR-Sensor(en) 1160, Ultraschallsensor(en) 1162, LIDAR-Sensor(en) 1164, Inertialmesseinheit(en)-Sensor(en) 1166 (z.B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass oder Magnetkompasse, Magnetometer usw.), Mikrofon(e) 1196, Stereokamera(s) 1168, Weitwinkelkamera(s) 1170 (z.B. Fischaugenkameras), Infrarotkamera(s) 1172, Umgebungskamera(s) 1174 (z.B. 360-Grad-Kameras), Kameras mit großer Reichweite (in 11A nicht dargestellt), Kamera(s) mit mittlerer Reichweite (in 11A nicht dargestellt), Geschwindigkeitssensor(en) 1144 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 1100), Vibrationssensor(en) 1142, Lenksensor(en) 1140, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 1146), und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform können ein oder mehrere Steuereinheit(en) 1136 Eingaben (z.B. in Form von Eingangsdaten) von einem Kombiinstrument 1132 des Fahrzeugs 1100 empfangen und Ausgaben (z.B. in Form von Ausgangsdaten, Anzeigedaten usw.) über eine Mensch-Engine-Schnittstelle („HMI“)-Anzeige 1134, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1100 bereitstellen. In mindestens einer Ausführungsform können die Ausgaben Informationen wie beispielsweise Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z.B. eine hochauflösende Karte (in 11A nicht dargestellt), Standortdaten (z.B. der Standort des Fahrzeugs 1100, z.B. auf einer Karte), Richtung, Standort anderer Fahrzeuge (z.B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie von der/den Steuerung(en) 1136 wahrgenommen, usw. umfassen. Zum Beispiel kann in mindestens einer Ausführungsform die HMI-Anzeige 1134 Informationen über das Vorhandensein eines oder mehrerer Objekte (z.B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z.B. jetzt die Spur wechseln, in zwei Meilen die Ausfahrt 34B nehmen usw.) anzeigen.
In mindestens einer Ausführungsform beinhaltet das Fahrzeug 1100 außerdem eine Netzwerkschnittstelle 1124, die drahtlose Antenne(n) 1126 und/oder Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Netzwerkschnittstelle 1124 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile Communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“) Netzwerke usw. zu kommunizieren. In mindestens einer Ausführungsform können die drahtlose(n) Antenne(n) 1126 auch die Kommunikation zwischen Objekten in der Umgebung (z.B. Fahrzeuge, mobile Geräte usw.) unter Verwendung von lokalen Netzwerken wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Protokolle für Low-Power-Wide-Area-Netzwerke („LPWANs“), wie beispielsweise LoRa-WAN, SigFox usw. ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 werden hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 11A für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
11B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1100 von 11A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform sind die Kameras und die jeweiligen Sichtfelder ein Ausführungsbeispiel und sind nicht als beschränkend zu verstehen. Zum Beispiel können in mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras enthalten sein, und/oder können sich Kameras an verschiedenen Stellen des Fahrzeugs 1100 befinden.
In mindestens einer Ausführungsform kann es sich bei den Kameratypen um Digitalkameras handeln, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1100 angepasst sein können, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann/können die Kamera(s) mit dem Automotive Safety Integrity Level („ASIL“) B und/oder mit einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können die Kameras eine beliebige Bildaufnahmerate aufweisen, wie z.B. 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps, usw., je nach Ausführungsform. In mindestens einer Ausführungsform können die Kameras in der Lage sein, Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon zu verwenden. In mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung umfassen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Clear-Pixel-Kameras, wie z.B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform können eine oder mehrere Kameras verwendet werden, um erweiterte Fahrerassistenzsystem-Funktionen („ADAS“) auszuführen (z.B. als Teil einer redundanten oder ausfallsicheren Konstruktion). Zum Beispiel kann in mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, um Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere Kamera(s) (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform können eine oder mehrere Kameras in einer Montagebaugruppe montiert sein, z.B. in einer kundenspezifisch gestalteten (dreidimensional („3D“) gedruckten) Baugruppe, um Streulicht und Reflexionen aus dem Fahrzeug 1100 (z.B. Reflexionen vom Armaturenbrett, die sich in den Spiegeln der Windschutzscheibe spiegeln) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In Bezug auf Außenspiegel-Montagebaugruppen können in mindestens einer Ausführungsform die Außenspiegelbaugruppen kundenspezifisch in 3D gedruckt sein, so dass eine Kameramontageplatte mit der Form eines Außenspiegels übereinstimmt. In mindestens einer Ausführungsform können die Kamera(s) in die Außenspiegel integriert sein. In mindestens einer Ausführungsform können bei Seitenkameras die Kamera(s) auch in vier Säulen an jeder Ecke der Kabine integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile einer Umgebung vor dem Fahrzeug 1100 einschließt (z.B. nach vorne gerichtete Kameras), für die Umgebungsansicht verwendet werden, um dabei zu helfen, nach vorne gerichtete Pfade und Hindernisse zu identifizieren, sowie unter Verwendung einer oder mehrerer Steuereinheiten 1136 und/oder Steuer-SoCs bei der Bereitstellung von Informationen zu helfen, die für die Erzeugung eines Belegungsgitters und/oder die Bestimmung bevorzugter Fahrzeugpfade entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele ähnliche ADAS-Funktionen wie LIDAR durchzuführen, einschließlich, ohne darauf beschränkt zu sein, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf, Spurverlassenswarnungen („LDW“), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, z.B. eine monokulare Kameraplattform, die einen CMOS-Farbbildsensor („Complementary Metal Oxide Semiconductor“) enthält. In mindestens einer Ausführungsform kann eine Weitwinkelkamera 1170 verwendet werden, um Objekte wahrzunehmen, die von einer Peripherie in den Sichtbereich kommen (z.B. Fußgänger, kreuzenden Verkehr oder Fahrräder). Obwohl in 11B nur eine Weitwinkelkamera 1170 dargestellt ist, können in anderen Ausführungsformen beliebig viele (einschließlich null) Weitwinkelkameras am Fahrzeug 1100 vorhanden sein. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkameras 1198 (z.B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netzwerk noch nicht trainiert wurde. In mindestens einer Ausführungsform können die Weitbereichskamera(s) 1198 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1168 auch in einer nach vorne gerichteten Konfiguration enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere der Stereokamera(s) 1168 eine integrierte Steuereinheit enthalten, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multicore-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1100 zu erzeugen, einschließlich einer Abstandsschätzung für alle Punkte in einem Bild. In mindestens einer Ausführungsform kann eine oder mehrere der Stereokamera(s) 1168, ohne darauf beschränkt zu sein, kompakte(n) Stereosicht-Sensor(en) enthalten, die, ohne darauf beschränkt zu sein, zwei Kameralinsen (je eine links und rechts) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1100 und dem Zielobjekt messen und die erzeugten Informationen (z.B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können zusätzlich oder alternativ zu den hierin beschriebenen Stereokameras auch andere Typen von Stereokamera(s) 1168 verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile der Umgebung an den Seiten des Fahrzeugs 1100 einschließt (z.B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung eines Belegungsrasters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. In mindestens einer Ausführungsform könnte(n) beispielsweise die Umgebungskamera(s) 1174 (z.B. vier Umgebungskameras, wie in 11B dargestellt) am Fahrzeug 1100 positioniert sein. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1174, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Weitwinkelkameras, Fischaugenkameras, 360-Grad-Kameras und/oder ähnlichen Kameras umfassen. Zum Beispiel können in mindestens einer Ausführungsform vier Fischaugenkameras an einer Vorderseite, einer Rückseite und an den Seiten des Fahrzeugs 1100 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 1100 drei Umgebungskameras 1174 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Umgebungskamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Teile einer Umgebung hinter dem Fahrzeug 1100 einschließt (z.B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, für Heckkollisionswarnungen und die Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 1198 und/oder Mittelbereichskamera(s) 1176, Stereokamera(s) 1168), Infrarotkamera(s) 1172 usw.), wie hierin beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 11B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, neuronalen Netzwerkfunktionen und/oder -architekturen oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
11C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1100 aus 11A veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist jede der Komponenten, Merkmale und Systeme des Fahrzeugs 1100 in 11C als über einen Bus 1102 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1102, ohne darauf beschränkt zu sein, eine CAN-Datenschnittstelle (hier alternativ als „CAN-Bus“ bezeichnet) umfassen. In mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 1100 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1100 verwendet wird, wie z.B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. In mindestens einer Ausführungsform kann der Bus 1102 so konfiguriert sein, dass er Dutzende oder sogar Hunderte von Knoten hat, von denen jeder seine eigene eindeutige Kennung (z.B. eine CAN-ID) besitzt. In mindestens einer Ausführungsform kann der Bus 1102 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motorumdrehungen pro Minute („RPMs“ bzw. 1(/min)), Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 1102 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet verwendet werden. In mindestens einer Ausführungsform kann es eine beliebige Anzahl von Bussen 1102 geben, die, ohne darauf beschränkt zu sein, null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit einem anderen Protokoll umfassen können. In mindestens einer Ausführungsform können zwei oder mehr Busse 1102 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können für Redundanz verwendet werden. Zum Beispiel kann ein erster Bus 1102 für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus 1602 für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus 1102 mit beliebigen Komponenten des Fahrzeugs 1100 kommunizieren, und können zwei oder mehr Busse 1102 mit denselben Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf Chip(s) („SoC(s)“) 1104,jede(r) Steuereinrichtung 1136 und/oder jeder Computer in dem Fahrzeug Zugriff auf dieselben Eingangsdaten (z.B. Eingaben von Sensoren des Fahrzeugs 1100) haben und mit einem gemeinsamen Bus, wie beispielsweise dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein oder mehrere Steuergerät(e) 1136 enthalten, wie sie hierin in Bezug auf 16A beschrieben sind. In mindestens einer Ausführungsform kann (können) Steuergerät(e) 1136 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) das (die) Steuergerät(e) 1136 mit verschiedenen anderen Komponenten und Systemen von Fahrzeug 1100 gekoppelt sein, und kann (können) für die Steuerung des Fahrzeugs 1100, die künstliche Intelligenz des Fahrzeugs 1100, das Infotainment für das Fahrzeug 1100 und/oder andere Funktionen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 eine beliebige Anzahl von SoCs 1104 enthalten. In mindestens einer Ausführungsform kann jeder der SoCs 1104, ohne darauf beschränkt zu sein, zentrale Verarbeitungseinheiten („CPU(s)“) 1106, Grafikverarbeitungseinheiten („GPU(s)“) 1108, Prozessor(en) 1110, Cache(s) 1112, Beschleuniger(s) 1114, einen oder mehrere Datenspeicher 1116 und/oder andere nicht dargestellte Komponenten und Merkmale enthalten. In mindestens einer Ausführungsform können SoC(s) 1104 zur Steuerung des Fahrzeugs 1100 in einer Vielzahl von Plattformen und Systemen verwendet werden. Zum Beispiel können in mindestens einer Ausführungsform SoC(s) 1104 in einem System (z.B. System des Fahrzeugs 1100) mit einer High-Definition („HD“)-Karte 1122 kombiniert sein, die Kartenauffrischungen und/oder -aktualisierungen über die Netzwerkschnittstelle 1124 von einem oder mehreren Servern (in 11C nicht dargestellt) erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 einen CPU-Cluster oder CPU-Komplex (hierin alternativ als „CCPLEX“ bezeichnet) umfassen. In mindestens einer Ausführungsform, kann/können die CPU(s) 1106 mehrere Kerne und/oder Level-2-Caches („L2“) enthalten. In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration umfassen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 vier Dual-Kern-Cluster umfassen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z.B. einen 2 Megabyte (MB) L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 1106 (z.B. CCPLEX) so konfiguriert sein, dass sie gleichzeitige Clusteroperationen unterstützen, so dass eine beliebige Kombination von Clustern der CPU(s) 1106 zu einem bestimmten Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform können eine oder mehrere der CPU(s) 1106 Energieverwaltungsfunktionen implementieren, die, ohne darauf beschränkt zu sein, eine oder mehrere der folgenden Funktionen umfassen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet werden, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet werden, wenn ein solcher Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Anweisungen nicht aktiv Anweisungen ausführt; jeder Kern kann unabhängig energiegesteuert werden; jeder Kerncluster kann unabhängig getaktet werden, wenn alle Kerne getaktet oder energiegesteuert werden; und/oder jeder Kerncluster kann unabhängig energiegesteuert werden, wenn alle Kerne energiegesteuert werden. In mindestens einer Ausführungsform kann/können die CPU(s) 1106 außerdem einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem die zulässigen Energiezustände und die erwarteten Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für den Kern, den Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können Prozessorkerne vereinfachte Energiezustands-Eintrittssequenzen in Software unterstützen, wobei die Arbeit an Mikrocode ausgelagert wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine integrierte GPU umfassen (hierin alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann/können die GPU(s) 1108 einen erweiterten Tensor-Befehlssatz verwenden. In einer Ausführungsform kann (können) die GPU(s) 1108 einen oder mehrere Streaming-Mikroprozessoren enthalten, wobei jeder Streaming-Mikroprozessor einen Level-1-Cache („L1“) (z.B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) enthalten kann, und können sich zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z.B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 mindestens acht Streaming-Mikroprozessoren umfassen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine oder mehrere Anwendungsprogrammierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine oder mehrere Parallelrechenplattformen und/oder Programmiermodelle (z.B. das CUDA-Modell von NVIDIA) verwenden.
In mindestens einer Ausführungsform können eine oder mehrere der GPU(s) 1108 für beste Leistung in Automobil- und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform könnte(n) die GPU(s) 1608 beispielsweise auf Fin-Feldeffekttransistor („FinFET“)-Schaltkreisen gefertigt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von Gemischtgenauigkeits- bzw. Mixed-Precision-Verarbeitungskernen enthalten, die in mehrere Blöcke unterteilt sind. Beispielsweise, und ohne darauf beschränkt zu sein, könnten 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke partitioniert sein. In mindestens einer Ausführungsform könnten jedem Verarbeitungsblock 16 FP32 Kerne, 8 FP64 Kerne, 16 INT32 Kerne, zwei gemischt-genaue NVIDIA TENSOR Kerne für Deep-Learning-Matrix-Arithmetik, ein Level-Null („L0“) Anweisungscache, ein Warp-Planer, eine Versendeeinheit und/oder eine 64 KB große Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade enthalten, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige Thread-Planungsfunktionen enthalten, um eine feinkörnigere Synchronisation und Kooperation zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine Einheit für gemeinsam genutzten Speicher enthalten, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform können eine oder mehrere der GPU(s) 1108 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem enthalten, um in einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zu dem HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, z.B. ein synchroner Grafik-Direktzugriffsspeicher mit doppelter Datenrate vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine Unified-Memory-Technologie bzw. Technologie für vereinigten Speicher enthalten. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit eine GPU der GPU(s) 1108 direkt auf Seitentabellen der CPU(s) 1606 zugreifen kann. In mindestens einer Ausführungsform kann, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 1108 einen Fehler feststellt, eine Adressübersetzungsanforderung an die CPU(s) 1106 gesendet werden. Als Antwort darauf können in mindestens einer Ausführungsform 2 CPUs der CPU(s) 1106 in ihren Seitentabellen nach einer virtuell-physischen Zuordnung für eine Adresse suchen und die Übersetzung zurück an die GPU(s) 1108 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher sowohl der CPU(s) 1106 als auch der GPU(s) 1108 ermöglichen, wodurch die Programmierung der GPU(s) 1108 und die Portierung von Anwendungen auf die GPU(s) 1108 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1108 eine beliebige Anzahl von Zugriffszählern enthalten, die die Häufigkeit des Zugriffs der GPU(s) 1108 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher eines Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz für von Prozessoren gemeinsam genutzte Speicherbereiche verbessert wird.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1104 eine beliebige Anzahl von Cache(s) 1112 enthalten, einschließlich der hierin beschriebenen. In mindestens einer Ausführungsform könnte(n) der/die Cache(s) 1112 beispielsweise einen Level-3-Cache („L3“) umfassen, der sowohl für die CPU(s) 1106 als auch für die GPU(s) 1108 verfügbar ist (z.B. der sowohl mit der/den CPU(s) 1106 als auch mit der/den GPU(s) 1108 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1112 einen Zurückschreibe-bzw. Write-Back-Cache umfassen, der die Zustände von Leitungen verfolgen kann, z.B. durch Verwendung eines Cache-Kohärenzprotokolls (z.B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann der L3-Cache 4 MB an Speicher oder mehr umfassen, je nach Ausführungsform, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1104 einen oder mehrere Beschleuniger 1114 (z.B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon) enthalten. In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1104 einen Hardware-Beschleunigungscluster enthalten, der optimierte Hardware-Beschleuniger und/oder einen großen On-Chip-Speicher umfassen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z.B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netzwerke und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1108 und zur Auslagerung einiger Aufgaben der GPU(s) 1108 verwendet werden (z.B. um mehr Zyklen der GPU(s) 1108 für die Ausführung anderer Aufgaben freizugeben). In mindestens einer Ausführungsform könnte(n) der/die Beschleuniger 1114 für gezielte Arbeitslasten (z.B. Wahrnehmung, neuronale Faltungsnetzwerke („CNNs“, Convolutional Neural Networks), rekurrente Neuronale Netzwerke („RNNs“, Recurrent Neuronal Networks) usw.) verwendet werden, die stabil genug sind, um für Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN regionenbasierte oder regional faltende neuronale Netzwerke Netzwerk („RCNNs“, regional convolutional neural networks) und schnelle bzw. Fast RCNs (z.B. wie für die Objekterkennung verwendet) oder eine andere Art von CNN umfassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 (z.B. ein Hardware-Beschleunigungscluster) einen oder mehrere Deep-Learning-Beschleuniger („DLA“; Deep Learning Accelerator) enthalten. Der/die DLA(s) kann/können, ohne darauf beschränkt zu sein, eine oder mehrere Tensor-Verarbeitungseinheiten („TPUs“, Tensor Processing Units) umfassen, die so konfiguriert sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferenzierung bereitstellen. In mindestens einer Ausführungsform können TPUs Beschleuniger sein, die für die Ausführung von Bildverarbeitungsfunktionen (z.B. für CNNs, RCNNs usw.) konfiguriert und optimiert sind. In mindestens einer Ausführungsform können DLA(s) darüber hinaus für einen bestimmten Satz von Typen neuronaler Netzwerke und Fließkommaoperationen sowie für Inferenzierung optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Universal-GPU und typischerweise die Leistung einer CPU weit übertreffen. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z.B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte unterstützt, sowie Nachverarbeitungs- bzw. Postprozessorfunktionen. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netzwerke, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne darauf beschränkt zu sein: ein CNN für die Identifizierung und Erkennung von Objekten unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen; ein CNN für die Gesichtserkennung und die Identifizierung des Fahrzeugbesitzers unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform können DLA(s) eine beliebige Funktion der GPU(s) 1108 übernehmen, und kann durch die Verwendung eines Inferenzierungsbeschleunigers ein Entwickler auf beispielsweise entweder DLA(s) oder GPU(s) 1108 für jede beliebige Funktion abzielen. In mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Fließkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der/den GPU(s) 1108 und/oder anderen Beschleuniger(n) 1114 überlassen
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 programmierbare Bildverarbeitungsbeschleuniger („PVA“, Programmable Vision Accelerator) enthalten, die hierin alternativ als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so ausgelegt und konfiguriert sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1138, autonomes Fahren, Augmented-Reality („AR“)-Anwendungen und/oder Virtual-Reality („VR“)-Anwendungen beschleunigt. In mindestens einer Ausführungsform können PVA(s) ein Gleichgewicht zwischen Leistung und Flexibilität bereitstellen. In mindestens einer Ausführungsform kann jeder/können PVA(s) beispielsweise, und ohne darauf beschränkt zu sein, eine beliebige Anzahl von Computer-Kernen mit reduziertem Befehlssatz („RISC“-Kerne, Reduced Instruction Set Computer-Kerne), direkten Speicherzugriff („DMA“, Direct Memory Access) und/oder eine beliebige Anzahl von Vektorprozessoren umfassen.
In mindestens einer Ausführungsform können RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hierin beschriebenen Kameras), einem oder mehreren Bildsignalprozessor(en) usw. interagieren. In mindestens einer Ausführungsform kann jeder RISC-Kern eine beliebige Menge an Speicher enthalten. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eine beliebige Anzahl von Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einem oder mehreren integrierten Schaltkreisen, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) und/oder Speicherbausteinen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Anweisungs-Cache und/oder einen eng gekoppelten RAM enthalten.
In mindestens einer Ausführungsform kann der DMA Komponenten des/der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1106 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann der DMA eine beliebige Anzahl von Funktionen unterstützen, die zur Optimierung eines PVA verwendet werden, einschließlich der, aber nicht beschränkt auf die, Unterstützung mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann der DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die, ohne darauf beschränkt zu sein, Blockbreite, Blockhöhe, Blocktiefe, horizontale Blockabstufung, vertikale Blockabstufung und/oder Tiefenabstufung umfassen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bereitstellen. In mindestens einer Ausführungsform kann ein PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen umfassen. In mindestens einer Ausführungsform kann ein PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z.B. zwei DMA-Engines) und/oder andere Peripheriegeräte umfassen. In mindestens einer Ausführungsform kann ein Vektorverarbeitungs-Subsystem als eine primäre Verarbeitungs-Engine der PVA arbeiten und eine Vektorverarbeitungseinheit („VPU“), einen Anweisungscache und/oder einen Vektorspeicher (z.B. „VMEM“) enthalten. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor enthalten, wie z.B. einen digitalen Signalprozessor mit Einzelbefehl und Mehrfachdaten („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen..
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Anweisungscache enthalten und mit einem dedizierten Speicher gekoppelt sein. Als Ergebnis kann in mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren ausgeführt wird. In mindestens einer Ausführungsform können die Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Zum Beispiel kann in mindestens einer Ausführungsform eine Vielzahl von Vektorprozessoren, die in einem einzigen PVA enthalten sind, einen gemeinsamen Computer-Vision-Algorithmus ausführen, aber auf verschiedenen Regionen eines Bildes. In mindestens einer Ausführungsform können in einem bestimmten PVA enthaltene Vektorprozessoren gleichzeitig verschiedene Computer-Vision-Algorithmen auf einem Bild ausführen oder sogar verschiedene Algorithmen auf aufeinanderfolgenden Bildern oder Teilen eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster enthalten sein, und kann eine beliebige Anzahl von Vektorprozessoren in jedem PVA enthalten sein. In mindestens einer Ausführungsform können die PVA(s) einen zusätzlichen ECC (Error Correcting Code)-Speicher enthalten, um die Sicherheit des Gesamtsystems zu erhöhen
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1114 ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) umfassen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1114 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM umfassen, der z.B., und ohne darauf beschränkt zu sein, acht feldkonfigurierbare Speicherblöcken umfasst, auf die sowohl ein PVA als auch ein DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebus-Schnittstelle („APB“, Advanced Peripheral Bus), Konfigurationsschaltungen, eine Steuereinrichtung und einen Multiplexer enthalten. In mindestens einer Ausführungsform kann jeder Speichertyp verwendet werden. In mindestens einer Ausführungsform können ein PVA und ein DLA auf den Speicher über ein Backbone zugreifen, das einem PVA und einem DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann das Backbone ein Computer-Vision-Netzwerk auf dem Chip umfassen, das einen PVA und einen DLA mit dem Speicher verbindet (z.B. unter Verwendung des APB).
In mindestens einer Ausführungsform kann ein Computer-Vision-Netzwerk auf dem Chip eine Schnittstelle enthalten, die vor der Übertragung von Steuersignalen/Adressen/Daten bestimmt, dass sowohl ein PVA als auch ein DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle separate Phasen und separate Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für eine kontinuierliche Datenübertragung bereitstellen. In mindestens einer Ausführungsform kann eine Schnittstelle den Standards der International Organization for Standardization („ISO“) 26262 oder der International Electrotechnical Commission („IEC“) 61508 entsprechen, obwohl auch andere Standards und Protokolle verwendet werden können.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1104 einen Echtzeit-Strahlenverfolgungs-Hardwarebeschleuniger enthalten. In mindestens einer Ausführungsform kann der Echtzeit-Strahlenverfolgungs-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für die RADAR-Signalinterpretation, für die Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für die allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zweck der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform kann/können der/die Beschleuniger 1114 eine breite Palette von Anwendungen für das autonome Fahren haben. In mindestens einer Ausführungsform kann ein PVA für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. In mindestens einer Ausführungsform sind die Fähigkeiten eines PVA eine gute Ergänzung für algorithmische Domänen, die eine vorhersagbare Verarbeitung bei geringer Leistung und niedriger Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersagbare Laufzeiten mit geringer Latenz und niedrigem Stromverbrauch erfordern könnten. In mindestens einer Ausführungsform werden in autonomen Fahrzeugen, wie z.B. in dem Fahrzeug 1100, könnten PVAs für die Ausführung klassischer Computer-Vision-Algorithmen entwickelt, da diese effizient bei der Objekterkennung sein können und mit Ganzzahlen-Mathematik arbeiten.
Zum Beispiel wird gemäß mindestens einer Ausführungsform der Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann in einigen Beispielen ein auf einem semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht beschränkend sein soll. In mindestens einer Ausführungsform verwenden Anwendungen für das autonome Fahren der Stufe 3-5 Bewegungsschätzung/Stereo-Matching on-the-fly (z.B. Struktur aus Bewegung, Fußgänger-erkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann ein PVA Computer-Stereo-Vision-Funktionen auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss durchzuführen. Zum Beispiel könnte in mindestens einer Ausführungsform ein PVA RADAR-Rohdaten verarbeiten (z.B. mit einer 4D-Fast-FourierTransformation), um verarbeitete RADAR-Daten bereitzustellen. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem z.B. Flugzeit-Rohdaten verarbeitet werden, um verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Kontrolle und die Fahrsicherheit zu verbessern, einschließlich zum Beispiel, und ohne darauf beschränkt zu sein, ein neuronales Netzwerk, das ein Konfidenz- bzw. Vertrauensmaß für jede Objekterkennung ausgibt. In mindestens einer Ausführungsform kann ein Konfidenzmaß als eine Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als Bereitstellung einer relativen „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht die Konfidenz dem System, weitere Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und nicht als falsch positive Erkennungen zu betrachten sind. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Konfidenz festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für das AEB betrachtet werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netzwerk zur Regression des Konfidenzwertes verwenden. In mindestens einer Ausführungsform kann das neuronale Netzwerk als Eingabe mindestens eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Bodenebene, die Ausgabe eines oder mehrerer IMU-Sensor(s/en) 1166, die mit der Ausrichtung des Fahrzeugs 1100 korreliert, die Entfernung, die 3D-Positionsschätzungen des Objekts, die von dem neuronalen Netzwerk und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 1164 oder RADAR-Sensor(en) 1160) erhalten werden, und andere.
In mindestens einer Ausführungsform kann (können) einer oder mehrere der SoC(s) 1104 Datenspeicher 1116 (z.B. einen Speicher) enthalten. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1616 ein On-Chip-Speicher des (der) SoC(s) 1104 sein, der (die) neuronale(n) Netzwerke speichern kann (können), die auf der (den) GPU(s) 1108 und/oder dem DLA ausgeführt werden. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1116 groß genug sein, um mehrere Instanzen von neuronalen Netzwerken zur Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1112 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann (können) ein oder mehrere SoC(s) 1104 eine beliebige Anzahl von Prozessoren 1110 (z.B. eingebettete Prozessoren) enthalten. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 einen Boot- und Energieverwaltungsprozessor umfassen, der ein dedizierter Prozessor und ein Subsystem sein kann, um Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor ein Teil einer Bootsequenz des/der SoC(s) 1104 sein und kann Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann ein Boot- und Energieverwaltungsprozessor Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1104-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1104-Energie- bzw. Leistungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als ein Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und kann das (können die) SoC(s) 1104 Ringoszillatoren verwenden, um Temperaturen der CPU(s) 1106, der GPU(s) 1108 und/oder des/den Beschleuniger(s/n) 1114 zu erfassen. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn bestimmt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und SoC(s) 1104 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1100 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z.B. das Fahrzeug 1100 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1110 außerdem eine Reihe von eingebetteten Prozessoren enthalten, die als Audioverarbeitungs-Engine dienen können, welche ein Audio-Subsystem sein kann, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen sowie eine breite und flexible Palette von Audio-E/A-Schnittstellen ermöglicht. In mindestens einer Ausführungsform ist eine Audioverarbeitungs-Engine ein dedizierter Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 außerdem eine „Immer eingeschaltet“-Prozessor-Engine enthalten, die die erforderlichen Hardware-Funktionen zur Unterstützung der Sensorverwaltung mit geringem Stromverbrauch und der Wake-Use-Cases bzw. Aufwachverwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann die „Immer eingeschaltet“-Prozessor-Engine, ohne darauf beschränkt zu sein, einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Zeitgeber und Unterbrechungs-Steuereinrichtungen bzw. Interrupt-Controller), verschiedene E/A-Steuereinrichtungs-Peripheriegeräte und Weiterleitungs- bzw. Routinglogik umfassen.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 außerdem eine Safety- bzw. Sicherheitscluster-Engine enthalten, die, ohne darauf beschränkt zu sein, ein dediziertes Prozessor-Subsystem zur Handhabung der Sicherheitsverwaltung für Automobilanwendungen umfasst. In mindestens einer Ausführungsform kann eine Sicherheitscluster-Engine, ohne darauf beschränkt zu sein, zwei oder mehr Prozessorkerne, einen eng gekoppelten Arbeitsspeicher, unterstützende Peripheriegeräte (z.B. Zeitgeber, eine Unterbrechungs-Steuereinrichtung usw.) und/oder Weiterleitungslogik umfassen. In einem Sicherheitsmodus können zwei oder mehr Kerne in mindestens einer Ausführungsform in einem Verriegelungsschritt- bzw. Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik arbeiten, um etwaige Unterschiede zwischen ihren Operationen zu erfassen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 außerdem eine Echtzeit-Kamera-Engine enthalten, die, ohne darauf beschränkt zu sein, ein dediziertes Prozessor-Subsystem zur Handhabung der Echtzeit-Kameraverwaltung umfassen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 außerdem einen Signalprozessor mit hohem Dynamikbereich umfassen, der, ohne darauf beschränkt zu sein, einen Bildsignalprozessor umfassen kann, der eine Hardware-Engine ist, die Teil einer Kameraverarbeitungs-Pipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1110 einen Videobildkompositor enthalten, der ein Verarbeitungsblock sein kann (z.B. auf einem Mikroprozessor implementiert), der Videonachbearbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um ein endgültiges Bild für ein Abspielerfenster zu erzeugen. In mindestens einer Ausführungsform kann der Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1170, der/den Surround-Kamera(s) 1174 und/oder an den Sensoren der Überwachungskamera(s) in der Kabine durchführen. In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der kabineninternen Überwachungskamera(s) vorzugsweise von einem neuronalen Netzwerk überwacht, das auf einer anderen Instanz des SoC 1104 läuft und so konfiguriert ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System in der Kabine, ohne darauf beschränkt zu sein, ein Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, ein Fahrzeugziel zu ändern, ein Infotainment-System des Fahrzeugs und Einstellungen zu aktivieren oder zu ändern oder sprachaktiviertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform sind bestimmte Funktionen für einen Fahrer verfügbar, wenn ein Fahrzeug in einem autonomen Modus betrieben wird, und ansonsten deaktiviert.
In mindestens einer Ausführungsform kann ein Videobildkompositor eine erweiterte zeitliche Rauschunterdrückung für sowohl räumliche als auch zeitliche Rauschunterdrückung enthalten. In mindestens einer Ausführungsform, in der Bewegung in einem Video vorkommt, gewichtet die Rauschunterdrückung beispielsweise die räumlichen Informationen entsprechend und verringert Gewichte der Informationen, die von benachbarten Frames geliefert werden. In mindestens einer Ausführungsform, in der ein Bild oder ein Teil eines Bildes keine Bewegung enthält, kann die von dem Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus dem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann ein Videobildkompositor auch so konfiguriert sein, dass er eine Stereoentzerrung an eingegebenen Stereoobjektivrahmen durchführt. In mindestens einer Ausführungsform kann ein Videobildkompositor auch für die Zusammenstellung der Benutzeroberfläche verwendet werden, wenn die Arbeitsoberfläche eines Betriebssystems in Gebrauch ist und die GPU(s) 1608 nicht zum kontinuierlichen Rendern neuer Oberflächen erforderlich sind. In mindestens einer Ausführungsform kann ein Videobildkompositor zur Entlastung der GPU(s) 1608 verwendet werden, wenn die GPU(s) 1608 eingeschaltet und aktiv mit dem 3D-Rendering beschäftigt sind, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) der SoC(s) 1104 außerdem eine serielle MIPI (Mobile Industry Processor Interface)-Kameraschnittstelle zum Empfangen von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock enthalten, der für eine Kamera und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1104 außerdem einen oder mehrere Eingangs-/Ausgangs-Steuereinrichtungen enthalten, die per Software gesteuert werden können und für den Empfang von E/A-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) der SoC(s) 1104 außerdem eine breite Palette von Peripherieschnittstellen enthalten, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), einer Energieverwaltung und/oder anderen Geräten zu ermöglichen. In mindestens einer Ausführungsform kann/können die SoC(s) 1104 verwendet werden, um Daten von Kameras (z.B. verbunden über Gigabit Multimedia Serial Link und Ethernet), Sensoren (z.B. LIDAR-Sensor(en) 1164, RADAR-Sensor(en) 1160, usw., die über Ethernet-Kanäle verbunden sein können), Daten von dem Bus 1102 (z.B. Geschwindigkeit des Fahrzeugs 1100, Lenkradposition, usw.), Daten von einem oder mehreren GNSS-Sensor(en) 1158 (z.B. verbunden über einen Ethernet-Bus oder einen CAN-Bus), usw. zu verarbeiten. In mindestens einer Ausführungsform können ein oder mehrere SoC(s) der SoC(s) 1104 außerdem dedizierte Hochleistungs-Massenspeicher-Steuereinrichtungen enthalten, die ihre eigenen DMA-Engines enthalten können und die verwendet werden können, um die CPU(s) 1106 von Routine-Datenverwaltungsaufgaben zu befreien.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1104 eine Endezu-Ende-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 überspannt und dadurch eine umfassende funktionelle Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Verfahren für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Tools bereitstellt. In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1104 schneller, zuverlässiger und sogar energie- und platzsparender als herkömmliche Systeme sein. Zum Beispiel können in mindestens einer Ausführungsform der/die Beschleuniger 1114 in Kombination mit der/den CPU(s) 1106, der/den GPU(s) 1108 und dem/den Datenspeicher(n) 1116 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die mit einer höheren Programmiersprache, wie z.B. C, konfiguriert sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, Leistungsanforderungen vieler Computer-Vision-Anwendungen zu erfüllen, z.B. in Bezug auf die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Hierin beschriebene Ausführungsformen ermöglichen eine gleichzeitige und/oder sequenzielle Ausführung mehrerer neuronaler Netzwerke und eine Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann in mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. der/den GPU(s) 1120) ausgeführt wird, eine Text- und Worterkennung beinhalten, die es ermöglicht, Verkehrszeichen zu lesen und zu verstehen, einschließlich Zeichen, für die ein neuronales Netzwerk nicht speziell trainiert wurde. In mindestens einer Ausführungsform kann ein DLA außerdem ein neuronales Netzwerk enthalten, das in der Lage ist, ein Schild zu identifizieren, zu interpretieren und semantisch zu verstehen und dieses semantische Verständnis an Wegplanungsmodule weiterzugeben, die auf einem CPU-Komplex laufen.
In mindestens einer Ausführungsform können mehrere neuronale Netzwerke gleichzeitig ausgeführt werden, wie beim Fahren in der Stufe 3, 4 oder 5. In mindestens einer Ausführungsform kann z.B. ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter weisen auf Vereisung hin“ zusammen mit einem elektrischen Licht von mehreren neuronalen Netzwerken unabhängig oder gemeinsam interpretiert werden. In mindestens einer Ausführungsform kann ein solches Warnschild selbst von einem ersten eingesetzten neuronalen Netzwerk (z.B. einem trainierten neuronalen Netzwerk) als Verkehrsschild identifiziert werden, kann der Text „Blinkende Lichter deuten auf Vereisung hin“ von einem zweiten eingesetzten neuronalen Netzwerk interpretiert werden, das die Wegplanungssoftware des Fahrzeugs (die vorzugsweise auf einem CPU-Komplex ausgeführt wird) darüber informiert, dass dann, wenn blinkende Lichter erkannt werden, eine Vereisung vorliegt. In mindestens einer Ausführungsform kann ein blinkendes Licht durch den Betrieb eines dritten eingesetzten neuronalen Netzwerks über mehrere Frames hinweg identifiziert werden, das eine Wegplanungssoftware des Fahrzeugs über ein Vorhandensein (oder Fehlen) von blinkenden Lichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netzwerke gleichzeitig laufen, z.B. innerhalb eines DLA und/oder auf einer oder mehreren GPU(s) 1108.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1100 zu identifizieren. In mindestens einer Ausführungsform kann eine „Immer eingeschaltet“-Sensorverarbeitungs-Engine verwendet werden, um ein Fahrzeug zu entriegeln, wenn sich ein Besitzer einer Fahrertür nähert und Lichter einschaltet, und um in einem Sicherheitsmodus ein solches Fahrzeug zu deaktivieren, wenn ein Besitzer ein solches Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1104 für Sicherheit gegen Diebstahl und/oder räuberische Angriffe auf Kraftfahrer bzw. Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1196 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden SoC(s) 1104 ein CNN zur Klassifizierung von Umgebungs- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, trainiert, um eine relative Annäherungsgeschwindigkeit eines Einsatzfahrzeugs zu identifizieren (z.B. unter Verwendung eines Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch darauf trainiert sein, Einsatzfahrzeuge zu identifizieren, die spezifisch für einen lokalen Bereich sind, in dem ein Fahrzeug fährt, wie von einem oder mehreren GNSS-Sensor(en) 1158 identifiziert. In mindestens einer Ausführungsform wird ein CNN bei einem Betrieb in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Betrieb in Nordamerika wird ein CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, ein Fahrzeug zu verlangsamen, an einen Straßenrand zu fahren, ein Fahrzeug zu parken und/oder ein Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe von Ultraschallsensor(en) 1162, bis das/die Einsatzfahrzeug(e) vorbeifahren.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 eine oder mehrere CPU(s) 1118 (z.B. diskrete CPU(s) oder dCPU(s)) enthalten, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 1104 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 1118 beispielsweise einen X86-Prozessor umfassen. Die CPU(s) 1118 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und dem (der) SoC(s) 1104 und/oder der Überwachung des Status und der Gesundheit der Steuereinrichtung(en) 1136 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1130, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 GPU(s) 1120 (z.B. diskrete GPU(s) oder dGPU(s)) enthalten, die mit dem/den SoC(s) 1104 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK-Kanal) gekoppelt sein können. In mindestens einer Ausführungsform kann/können die GPU(s) 1120 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, z.B. durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netzwerke, und kann/können zum Trainieren und/oder Aktualisieren neuronaler Netzwerke verwendet werden, die zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren eines Fahrzeugs 1100 basieren.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ferner eine Netzwerkschnittstelle 1124 enthalten, die, ohne darauf beschränkt zu sein, eine oder mehrere drahtlose Antennen 1126 (z.B. eine oder mehrere drahtlose Antennen für verschiedene Kommunikationsprotokolle, wie eine Mobilfunkantenne, eine Bluetooth-Antenne usw.) umfassen kann. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1124 verwendet werden, um eine drahtlose Verbindung zu Internet-Cloud-Diensten (z.B. mit Server(n) und/oder anderen Netzwerkgeräten), mit anderen Fahrzeugen und/oder mit Computergeräten (z.B. Client-Geräten von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 1100 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z.B. über Netzwerke und über das Internet) hergestellt werden. In mindestens einer Ausführungsform kann die direkte Verbindung über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1100 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1100 liefern (z.B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1100). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1100 sein.
In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1124 ein SoC enthalten, das Modulations- und Demodulationsfunktionen bereitstellt und es der/den Steuereinrichtung(en) 1136 ermöglicht, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1124 ein Funkfrequenz-Frontend für die Aufwärtskonvertierung von Basisband auf Funkfrequenz und die Abwärtskonvertierung von Funkfrequenz auf Basisband enthalten. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Zum Beispiel können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Super-Heterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Frontend-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform können Netzwerkschnittstellen eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle umfassen.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem Datenspeicher 1128 enthalten, die, ohne darauf beschränkt zu sein, einen Speicher außerhalb des Chips (z.B. außerhalb des/der SoC(s) 1104) enthalten können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1128, ohne darauf beschränkt zu sein, ein oder mehrere Speicherelemente umfassen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash-Speicher, Festplatten und/oder andere Komponenten und/oder Geräte, die mindestens ein Bit von Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem einen oder mehrere GNSS-Sensor(en) 1158 (z.B. GPS und/oder unterstützte GPS-Sensoren) enthalten, um bei der Kartierung, der Wahrnehmung, der Erzeugung von Belegungsrastern und/oder den Pfadplanungsfunktionen zu assistieren. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1158 verwendet werden, einschließlich, zum Beispiel und ohne darauf beschränkt zu sein, ein GPS, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z.B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem einen oder mehrere RADAR-Sensor(en) 1160 enthalten. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1160 von dem Fahrzeug 1100 zur Fahrzeugerfassung mit großer Reichweite verwendet werden, auch bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1160 CAN und/oder den Bus 1102 (z.B. zur Übertragung der von dem/den RADAR-Sensor(en) 1160 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei in einigen Beispielen der Zugriff auf Rohdaten über Ethernet-Kanäle erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel, und ohne darauf beschränkt zu sein, kann/können der/die RADAR-Sensor(en) 1160 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform sind einer oder mehrere Sensoren der RADAR-Sensoren 1160 Puls-Doppler-RADAR-Sensoren.
In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1160 verschiedene Konfigurationen umfassen, wie z.B. große Reichweite mit engem Sichtfeld, geringe Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit geringer Reichweite usw. In mindestens einer Ausführungsform kann RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelungsfunktion verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bereitstellen, das durch zwei oder mehr unabhängige Abtastungen realisiert wird, z.B. innerhalb eines Bereichs von 250 m (Metern). In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1160 dabei assistieren, zwischen statischen und sich bewegenden Objekten zu unterscheiden, und kann/können von dem ADAS-System 1138 für den Notbremsassistenten und die Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform können die in einem RADAR-System mit großer Reichweite enthaltenen Sensoren 1160, ohne darauf beschränkt zu sein, ein monostatisches multimodales RADAR mit mehreren (z.B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle umfassen. In mindestens einer Ausführungsform mit sechs Antennen können mittlere vier Antennen ein fokussiertes Strahlenmuster erzeugen, das dafür ausgelegt ist, die Umgebung des Fahrzeugs 1100 bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den benachbarten Fahrspuren zu erfassen. In mindestens einer Ausführungsform können zwei andere Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in eine Spur des Fahrzeugs 1100 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mit mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorne) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorne) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme, ohne darauf beschränkt zu sein, eine beliebige Anzahl von RADAR-Sensoren 1160 umfassen, die so ausgelegt sind, dass sie an beiden Enden eines hinteren Stoßfängers installiert werden können. Wenn es an beiden Enden eines hinteren Stoßfängers installiert ist, kann ein RADAR-Sensorsystem in mindestens einer Ausführungsform zwei Strahlen erzeugen, die tote Winkel in einer Rückwärtsrichtung und neben einem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite in dem ADAS-System 1138 zur Erkennung toter Winkel und/oder für Spurwechselassistenz verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem einen oder mehrere Ultraschall-Sensor(en) 1162 enthalten. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1162, der/die an einer Vorderseite, einer Rückseite und/oder an einem Seitenort des Fahrzeugs 1100 positioniert sein kann/können, zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensor(en) 1162 verwendet werden, und können unterschiedliche Ultraschallsensor(en) 1162 für unterschiedliche Erfassungsbereiche (z.B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1162 auf funktionellen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 LIDAR-Sensor(en) 1164 enthalten. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1164 für Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder andere Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1164 auf der funktionellen Sicherheitsstufe ASIL B arbeiten. In mindestens einer Ausführungsform kann das Fahrzeug 1100 mehrere LIDAR-Sensoren 1164 (z.B. zwei, vier, sechs usw.) umfassen, die einen Ethernet-Kanal verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann (können) der/die LIDAR-Sensor(en) 1164 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld bereitzustellen. In mindestens einer Ausführungsform kann (können) der (die) handelsübliche(n) LIDAR-Sensor(en) 1164 eine beworbene Reichweite von ca. 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbit/s-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren verwendet werden. In einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 1164 eine kleine Vorrichtung enthalten, die in eine Front, ein Heck, eine Seite und/oder einen Eckenort des Fahrzeugs 1100 eingebettet sein kann. In mindestens einer Ausführungsform kann (können) der (die) LIDAR-Sensor(en) 1164 ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad bereitstellen, mit einer Reichweite von 200 m, selbst bei Objekten mit geringem Reflexionsvermögen. In mindestens einer Ausführungsform kann (können) der/die frontseitige(n) LIDAR-Sensor(en) 1164 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad konfiguriert sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z.B. 3D-Flash-LIDAR, verwendet werden. In mindestens einer Ausführungsform verwendet 3D-Flash-LIDAR einen Blitz eines Lasers als eine Sendequelle, um die Umgebung des Fahrzeugs 1100 bis hin zu ca. 200 m zu beleuchten. In mindestens einer Ausführungsform umfasst eine Flash-LIDAR-Einheit, ohne darauf beschränkt zu sein, einen Empfänger bzw. Rezeptor, der die Laufzeit des Laserimpulses und das reflektierte Licht an jedem Pixel aufzeichnet, was wiederum einer Entfernung von dem Fahrzeug 1100 zu Objekten entspricht. In mindestens einer Ausführungsform kann das Flash-LIDAR ermöglichen, dass mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung erzeugt werden. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer an jeder Seite des Fahrzeugs 1100. In mindestens einer Ausführungsform umfassen 3D-Flash-LIDAR-Systeme, ohne darauf beschränkt zu sein, eine Festkörper-3D-Festanordnungs-LIDAR-Kamera ohne bewegliche Teile außer einem Gebläse (z.B. eine nichtabtastende LIDAR-Vorrichtung). In mindestens einer Ausführungsform kann das Flash-LIDAR-Gerät einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht als eine 3D-Entfernungspunktwolke und koregistrierten Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem einen oder mehrere IMU-Sensor(en) 1166 enthalten. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 in der Mitte einer Hinterachse des Fahrzeugs 1100 angeordnet sein. In mindestens einer Ausführungsform kann (können) der (die) IMU-Sensor(en) 1166 beispielsweise, und ohne darauf beschränkt zu sein, einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen umfassen. In mindestens einer Ausführungsform, z.B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1166, ohne darauf beschränkt zu sein, Beschleunigungsmesser und Gyroskope umfassen. In mindestens einer Ausführungsform, z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1166, ohne darauf beschränkt zu sein, Beschleunigungsmesser, Gyroskope und Magnetometer umfassen.
In mindestens einer Ausführungsform kann (können) der (die) IMU-Sensor(en) 1166 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1166 das Fahrzeug 1100 in die Lage versetzen, seinen Kurs zu schätzen, ohne dass Eingaben von einem magnetischen Sensor erforderlich sind, indem Änderungen der Geschwindigkeit von einem GPS direkt beobachtet und mit dem/den IMU-Sensor(en) 1166 korreliert werden. In mindestens einer Ausführungsform können der/die IMU-Sensor(en) 1166 und der/die GNSS-Sensor(en) 1158 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 Mikrofon(e) 1196 enthalten, die in dem und/oder um das Fahrzeug 1100 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1196 u. a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ferner eine beliebige Anzahl von Kameratypen enthalten, einschließlich einer oder mehreren Stereokamera(s) 1168, Weitwinkelkamera(s) 1170, Infrarotkamera(s) 1172, Umgebungskamera(s) 1174, Fernkamera(s) 1198, Mittelbereichskamera(s) 1176 und/oder andere Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um einen gesamten Umfang des Fahrzeugs 1100 zu erfassen. In mindestens einer Ausführungsform hängt es von dem Fahrzeug 1100 ab, welche Arten von Kameras verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die notwendige Abdeckung um das Fahrzeug 1100 herum bereitzustellen. In mindestens einer Ausführungsform kann die Anzahl der eingesetzten Kameras je nach Ausführungsform unterschiedlich sein. Zum Beispiel kann in mindestens einer Ausführungsform das Fahrzeug 1100 sechs Kameras, sieben Kameras, zehn Kameras, zwölf Kameras oder eine andere Anzahl von Kameras umfassen. In mindestens einer Ausführungsform können die Kameras, als Beispiel und ohne darauf beschränkt zu sein, Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit-Ethernet-Kommunikationen unterstützen. In mindestens einer Ausführungsform könnte jede Kamera zuvor hierin in Bezug auf 11A und 11B ausführlicher beschrieben sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem einen oder mehrere Vibrations- bzw. Schwingungssensor(en) 1142 enthalten. In mindestens einer Ausführungsform kann/können der/die Schwingungssensor(en) 1142 Schwingungen von Komponenten des Fahrzeugs 1100, wie z.B. der Achse(n), messen. Zum Beispiel können in mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1142 verwendet werden, können Unterschiede zwischen Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in der Schwingung zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 1100 ein ADAS-System 1138 enthalten. In mindestens einer Ausführungsform kann das ADAS-System 1138 in einigen Beispielen, ohne darauf beschränkt zu sein, ein SoC enthalten. In mindestens einer Ausführungsform kann das ADAS-System 1138, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelungssystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelungssystems („CACC“), eines Vorwärts-Crash-Warnsystems („FCW“), eines automatischen Notbremssystems („AEB“), eines Spurverlassenswarnsystems („LDW“), eines Spurhalteassistenzsystems („LKA“), eines Warnsystems für den toten Winkel („BSW“), eines Warnsystem für den rückwärtigen Querverkehr („RCTW“), eines Kollisionswarnsystems („CW“), eines Spurzentrierungssystems („LC“) und/oder anderer Systeme, Merkmale und/oder Funktionen beinhalten.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1160, LIDAR-Sensor(en) 1164 und/oder eine beliebige Anzahl von Kamera(s) verwenden. In mindestens einer Ausführungsform kann das ACC-System ein in Längsrichtung wirkendes bzw. longitudinales ACC-System und/oder ein in Seitenrichtung wirkendes bzw. laterales ACC-System umfassen. In mindestens einer Ausführungsform überwacht und steuert ein longitudinales ACC-System den Abstand zu einem Fahrzeug unmittelbar vor dem Fahrzeug 1100 und passt die Geschwindigkeit des Fahrzeugs 1100 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform führt ein laterales ACC-System eine Abstandskontrolle durch und rät dem Fahrzeug 1100, die Spur zu wechseln, wenn dies erforderlich ist. In mindestens einer Ausführungsform ist ein laterales ACC mit anderen ADAS-Anwendungen wie beispielsweise LC und CW verbunden.
In mindestens einer Ausführungsform verwendet ein CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 1124 und/oder die Funkantenne(n) 1126 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z.B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug („V2V“) Kommunikationsverbindung bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug („I2V“) Kommunikationsverbindung bereitgestellt werden können. Im Allgemeinen liefert V2V-Kommunikation Informationen über unmittelbar vorausfahrende Fahrzeuge (z.B. Fahrzeuge, die sich unmittelbar vor und in derselben Spur wie Fahrzeug 1100 befinden), während I2V-Kommunikation Informationen über Verkehr weiter voraus liefert. In mindestens einer Ausführungsform kann ein CACC-System entweder eine oder beide der I2V- und V2V-Informationsquellen enthalten. In mindestens einer Ausführungsform kann ein CACC-System angesichts der Informationen über Fahrzeuge vor dem Fahrzeug 1100 zuverlässiger sein und hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist ein FCW-System so konzipiert, dass es einen Fahrer vor einer Gefahr warnt, so dass ein solcher Fahrer korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet ein FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1160, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der bzw. das elektrisch gekoppelt ist, um eine Rückmeldung an den Fahrer bereitzustellen, z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente. In mindestens einer Ausführungsform kann ein FCW-System eine Warnung ausgeben, z.B. in Form eines Tons, einer optischen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erfasst ein AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, falls ein Fahrer nicht innerhalb eines bestimmten Zeit- oder Abstandsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1160 verwenden, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform wird dann, wenn ein AEB-System eine Gefahr erkennt, es typischerweise zuerst einen Fahrer darauf aufmerksam machen, korrigierende Maßnahmen zu ergreifen, um eine Kollision zu vermeiden, und falls dieser Fahrer keine korrigierende Maßnahmen ergreift, kann dieses AEB-System automatisch die Bremsen betätigen, um eine Auswirkung einer vorhergesagten Kollision zu verhindern oder zumindest abzuschwächen. In mindestens einer Ausführungsform kann ein AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Voraufprall-Bremsung umfassen.
In mindestens einer Ausführungsform stellt ein LDW-System optische, akustische und/oder taktile Warnungen, wie z.B. Lenkrad- oder Sitzvibrationen, bereit, um den Fahrer zu warnen, wenn das Fahrzeug 1100 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird ein LDW-System nicht aktiviert, wenn ein Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, wie beispielsweise durch Aktivieren eines Blinkers. In mindestens einer Ausführungsform kann ein LDW-System nach vorne gerichtete Kameras verwenden, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der bzw. das elektrisch gekoppelt ist, um eine Fahrer-Rückmeldung bereitzustellen, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierenden Komponente. In mindestens einer Ausführungsform ist ein LKA-System eine Variante eines LDW-Systems. In mindestens einer Ausführungsform stellt ein LKA-System Lenkeingaben oder eine Bremsung bereit, um das Fahrzeug 1100 zu korrigieren, wenn das Fahrzeug 1100 beginnt, die Fahrspur zu verlassen.
In mindestens einer Ausführungsform erfasst und warnt ein BSW-System einen Fahrer vor Fahrzeugen in einem toten Winkel des Fahrzeugs. In mindestens einer Ausführungsform kann ein BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann ein BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann ein BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(en) 1160 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückmeldung gekoppelt ist/sind, wie z.B. einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente.
In mindestens einer Ausführungsform kann ein RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung bereitstellen, wenn ein Objekt außerhalb des Bereichs einer Rückfahrkamera erkannt wird, wenn das Fahrzeug 1100 rückwärtsfährt. In mindestens einer Ausführungsform umfasst ein RCTW-System ein AEB-System, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann ein RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1160 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch gekoppelt ist/sind, um eine Fahrer-Rückmeldung bereitzustellen, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme anfällig für falsch positive Ergebnisse sein, die für einen Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme einen Fahrer warnen und es diesem Fahrer erlauben, zu entscheiden, ob eine Sicherheitsbedingung wirklich existiert, und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 1100 im Falle widersprüchlicher Ergebnisse selbst, ob das Ergebnis eines primären Computers oder eines sekundären Computers (z.B. ein erstes Steuergerät 1136 oder ein zweites Steuergerät 1136) beachtet wird. In mindestens einer Ausführungsform kann das ADAS-System 1138 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Backup-Computer-Rationalitätsmonitor redundante diverse Software auf Hardwarekomponenten ausführen, um Fehler in der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können Ausgaben des ADAS-Systems 1138 einer übergeordneten MCU bereitgestellt werden. In mindestens einer Ausführungsform bestimmt eine übergeordnete MCU, wie ein Konflikt zu lösen ist, um einen sicheren Betrieb zu gewährleisten, falls Ausgaben eines Primärcomputers und Ausgaben eines Sekundärcomputers in Konflikt stehen.
In mindestens einer Ausführungsform kann ein Primärcomputer so konfiguriert sein, dass er einer übergeordneten MCU einen Konfidenz- bzw. Vertrauenswert liefert, der das Vertrauen dieses Primärcomputers in ein gewähltes Ergebnis angibt. In mindestens einer Ausführungsform kann diese übergeordnete MCU der Anweisung dieses Primärcomputers folgen, falls dieser Konfidenzwert einen Schwellenwert überschreitet, unabhängig davon, ob dieser Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, in der ein Konfidenzwert einen Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z.B. einen Konflikt) anzeigen, kann eine übergeordnete MCU zwischen Computern vermitteln, um ein geeignetes Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann eine überwachende MCU so konfiguriert sein, dass sie ein oder mehrere neuronale(s) Netzwerk(e) ausführt, das bzw. die so trainiert und konfiguriert ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage von Ausgaben eines Primärcomputers und von Ausgaben eines Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen dieser Sekundärcomputer Fehlalarme liefert. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netzwerk(e) in einer übergeordneten MCU lernen, wann der Ausgabe eines Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann/können in mindestens einer Ausführungsform, wenn dieser sekundäre Computer ein RADAR-basiertes FCW-System ist, ein oder mehrere neuronale(s) Netzwerk(e) in dieser übergeordneten MCU lernen, wenn ein FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z.B. ein Abflussgitter oder ein Gullydeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform kann dann, wenn ein sekundäres Computer ein kamerabasiertes LDW-System ist, ein neuronales Netzwerk in einer übergeordneten MCU lernen, LDW zu übersteuern, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich ein sicherstes Manöver ist. In mindestens einer Ausführungsform kann eine überwachende MCU mindestens einen DLA oder eine GPU, der/die für die Ausführung von neuronalen Netzwerken geeignet ist, mit zugehörigem Speicher enthalten. In mindestens einer Ausführungsform kann eine Überwachungs-MCU eine Komponente des/der SoC(s) 1104 umfassen und/oder als eine solche enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 1138 einen sekundären Computer enthalten, der die ADAS-Funktionalität unter Verwendung klassischer Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann dieser sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann bzw. if-then) verwenden, und kann das Vorhandensein eines neuronalen Netzwerks (von neuronalen Netzwerken) in einer übergeordneten MCU die Zuverlässigkeit, Sicherheit und Leistung verbessern. Zum Beispiel macht in mindestens einer Ausführungsform eine diverse Implementierung und absichtliche Nicht-Identität ein Gesamtsystem fehlertoleranter, insbesondere gegenüber Fehlern, die durch Software (oder die Software-Hardware-Schnittstelle) verursacht werden. Wenn beispielsweise in mindestens einer Ausführungsform ein Softwarefehler in der auf dem primären Computer laufenden Software auftritt und ein nicht identischer Softwarecode, der auf dem sekundären Computer läuft, ein konsistentes Gesamtergebnis liefert, dann kann eine überwachende MCU ein größeres Vertrauen haben, dass ein Gesamtergebnis korrekt ist und ein Fehler in Software oder Hardware auf diesem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann eine Ausgabe des ADAS-Systems 1138 in einen Wahrnehmungsblock eines Primärcomputers und/oder in einen Block für dynamische Fahraufgaben eines Primärcomputers eingespeist werden. Wenn das ADAS-System 1138 beispielsweise eine Vorwärtsaufprallwarnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann ein Wahrnehmungsblock in mindestens einer Ausführungsform diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann ein Sekundärcomputer über ein eigenes neuronales Netzwerk verfügen, das trainiert ist und somit ein Risiko von Fehlalarmen reduziert, wie hierin beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem ein Infotainment-SoC 1130 (z.B. ein bordeigenes Infotainment-System (IVI)) enthalten. Obwohl als SoC dargestellt und beschrieben, kann das Infotainment-System 1130 in mindestens einer Ausführungsform kein SoC sein und kann, ohne darauf beschränkt zu sein, zwei oder mehr diskrete Komponenten umfassen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130, ohne darauf beschränkt zu sein, eine Kombination aus Hardware und Software umfassen, die verwendet werden kann, um Audio (z.B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z.B. TV, Filme, Streaming usw.), Telefon (z.B. Freisprechen), Netzwerkkonnektivität (z.B. LTE, WiFi usw.) und/oder Informationsdienste (z.B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) an Fahrzeug 1100 bereitzustellen. Das Infotainment-SoC 1130 könnte beispielsweise Radios, Plattenspieler, Navigationssysteme, Video-Abspieler, USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Head-Up-Anzeige („HUD“, Head-Up Display), eine HMI-Anzeige 1134, ein Telematikgerät, ein Bedienfeld (z.B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten umfassen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 außerdem verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) zur Verfügung zu stellen, z.B. Informationen von dem ADAS-System 1138, Informationen zum autonomen Fahren wie beispielsweise geplante Fahrzeugmanöver, Trajektorien bzw. Bewegungsbahnen, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen usw.) und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 eine beliebige Menge und Art von GPU-Funktionalität enthalten. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 über den Bus 1102 mit anderen Geräten, Systemen und/oder Komponenten des Fahrzeugs 1100 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 mit einer Überwachungs-MCU gekoppelt sein, so dass eine GPU eines Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, wenn die primäre(n) Steuereinheit(en) 1136 (z.B. primäre und/oder Backup-Computer des Fahrzeugs 1100) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1130 das Fahrzeug 1100 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie hierin beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 1100 außerdem ein Kombiinstrument 1132 (z.B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.) enthalten. In mindestens einer Ausführungsform kann das Kombiinstrument 1132, ohne darauf beschränkt zu sein, eine Steuereinrichtung bzw. einen Controller und/oder einen Supercomputer (z.B. eine diskrete Steuereinrichtung oder einen diskreten Supercomputer) enthalten. In mindestens einer Ausführungsform kann das Kombiinstrument 1132, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Instrumenten wie Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurt-Warnleuchte(n), Parkbrems-Warnleuchte(n), Motor-Fehlfunktionsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z.B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. enthalten. In einigen Beispielen können Informationen von dem Infotainment-SoC 1130 und dem Kombiinstrument 1132 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 1132 als Teil des Infotainment-SoCs 1130 enthalten sein oder umgekehrt.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 11C für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
11D ist ein Diagramm eines Systems 1176 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1100 aus 11A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 1176, ohne darauf beschränkt zu sein, den/die Server 1178, das/die Netzwerk(e) 1190 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1100, umfassen. In mindestens einer Ausführungsform kann/können der/die Server 1178, ohne darauf beschränkt zu sein, eine Vielzahl von GPUs 1184(A)-1184(H) (hierin kollektiv als GPUs 1184 bezeichnet), PCIe-Switches 1182(A)-1182(H) (hierin kollektiv als PCIe-Switches 1182 bezeichnet), und/oder CPUs 1180(A)-1180(B) (hierin kollektiv als CPUs 1180 bezeichnet) umfassen. In mindestens einer Ausführungsform können die GPUs 1184, die CPUs 1180 und die PCIe-Switches 1182 über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z.B., und ohne darauf beschränkt zu sein, die von NVIDIA entwickelten NVLink-Schnittstellen 1188 und/oder PCIe-Verbindungen 1186. In mindestens einer Ausführungsform sind die GPUs 1184 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1184 und PCIe-Switches 1182 über PCIe-Verbindungen verbunden. In mindestens einer Ausführungsform sind zwar acht GPUs 1184, zwei CPUs 1180 und vier PCIe-Switches 1182 dargestellt, dies soll jedoch nicht beschränkend sein. In mindestens einer Ausführungsform kann jeder der Server 1178, ohne darauf beschränkt zu sein, eine beliebige Anzahl von GPUs 1184, CPUs 1180 und/oder PCIe-Switches 1182 in beliebiger Kombination enthalten. Zum Beispiel könnte(n) in mindestens einer Ausführungsform jeder (der) Server 1178 acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1184 enthalten.
In mindestens einer Ausführungsform können der/die Server 1178 über Netzwerk(e) 1190 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder geänderte Straßenbedingungen, wie z.B. kürzlich begonnene Stra-ßenarbeiten, zeigen. In mindestens einer Ausführungsform kann/können der/die Server 1178 über das/die Netzwerk(e) 1190 und an die Fahrzeuge neuronale Netzwerke 1192, aktualisiert oder anderweitig, und/oder Karteninformationen 1194 übertragen, einschließlich, ohne darauf beschränkt zu sein, Informationen bezüglich des Verkehrs und der Straßenbedingungen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1194, ohne darauf beschränkt zu sein, Aktualisierungen für die HD-Karte 1122 beinhalten, wie z.B. Informationen über Baustellen, Schlaglöcher, Umleitungen, Überschwemmungen und/oder andere Hindernisse. In mindestens einer Ausführungsform können neuronale Netzwerke 1192 und/oder Karteninformationen 1194 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in einer Umgebung empfangen werden, und/oder zumindest teilweise auf Training basieren, das in einem Rechenzentrum (z.B. unter Verwendung eines oder mehrere der Server 1178 und/oder anderen Servern) durchgeführt wird.
In mindestens einer Ausführungsform können der/die Server 1178 verwendet werden, um Modelle für maschinelles Lernen (z.B. neuronale Netze) zu trainieren, die zumindest teilweise auf Trainingsdaten basieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen erzeugt werden und/oder in einer Simulation (z.B. unter Verwendung einer Spiele-Engine) erzeugt werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z.B. wenn das zugehörige neuronale Netzwerk von überwachtem Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht getaggt und/oder vorverarbeitet (z.B. wenn das zugehörige neuronale Netzwerk kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können die Modelle maschinellen Lernens, sobald sie trainiert sind, von den Fahrzeugen (z.B. durch Übertragung an die Fahrzeuge über das/die Netzwerk(e) 1190 verwendet werden, und/oder können die Modelle maschinellen Lernens von dem/den Server(n) 1178 zur Fernüberwachung der Fahrzeuge verwendet werden.
In mindestens einer Ausführungsform können der/die Server 1178 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Netzwerke in Echtzeit anwenden, um ein intelligentes Inferenzieren in Echtzeit durchzuführen. In mindestens einer Ausführungsform können Server 1178 Deep-Learning-Supercomputer und/oder dedizierte Kl-Computer umfassen, die von GPU(s) 1184 angetrieben werden, wie z.B. von NVIDIA entwickelte DGX- und DGX Station-Engines. In mindestens einer Ausführungsform können der/die Server 1178 jedoch auch Deep-Learning-Infrastrukturen umfassen, die CPU-betriebene Rechenzentren verwenden.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur des/der Server(s) 1178 in der Lage sein, schnell und in Echtzeit zu inferenzieren, und kann diese Fähigkeit nutzen, um den Zustand bzw. die Gesundheit der Prozessoren, der Software und/oder der zugehörigen Hardware in dem Fahrzeug 1100 zu bewerten und zu überprüfen. Zum Beispiel kann in mindestens einer Ausführungsform die Deep-Learning-Infrastruktur periodische Aktualisierungen von dem Fahrzeug 1100 empfangen, wie z.B. eine Sequenz von Bildern und/oder Objekten, die das Fahrzeug 1100 in dieser Sequenz von Bildern lokalisiert hat (z.B. über Computer-Vision und/oder andere Machine-Learning-Objektklassifizierungsverfahren). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netzwerk ausführen, um Objekte zu identifizieren und sie mit Objekten zu vergleichen, die von dem Fahrzeug 1100 identifiziert wurden, und falls die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1100 eine Fehlfunktion aufweist, dann kann/können der/die Server 1178 ein Signal an das Fahrzeug 1100 senden, das einen ausfallsicheren Computer des Fahrzeugs 1100 anweist, die Kontrolle zu übernehmen, die Passagiere zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 1178 GPU(s) 1184 und einen oder mehrere programmierbare Inferenzierungsbeschleuniger (z.B. TensorRT 3-Geräte von NVIDIA) enthalten. In mindestens einer Ausführungsform kann eine Kombination von GPU-betriebenen Servern und Inferenzierungsbeschleunigung eine Echtzeit-Reaktionsfähigkeit ermöglichen. In mindestens einer Ausführungsform, z.B. wenn die Leistung weniger kritisch ist, können Server, die von CPUs, FPGAs und anderen Prozessoren betrieben werden, für die Inferenzierung verwendet werden. In mindestens einer Ausführungsform werden die Hardwarestruktur(en) 815 verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zu der/den Hardwarestruktur(en) 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben.
RECHENSYSTEME
12 ist ein Blockdiagramm, das ein beispielhaftes Rechensystem veranschaulicht, das ein System mit miteinander verbundenen Geräten und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das mit einem Prozessor gebildet ist, der Ausführungseinheiten zur Ausführung einer Anweisung enthalten kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann ein Rechensystem 1200, ohne darauf beschränkt zu sein, eine Komponente, wie beispielsweise einen Prozessor 1202, umfassen, um Ausführungseinheiten einschließlich Logik zur Ausführung von Algorithmen zur Verarbeitung von Daten zu verwenden, gemäß der Erfindung, wie in der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Rechensystem 1200 Prozessoren enthalten, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Rechensystem 1200 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch in anderen Geräten wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System umfassen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Rechensystem 1200, ohne darauf beschränkt zu sein, einen Prozessor 1202 enthalten, der, ohne darauf beschränkt zu sein, eine oder mehrere Ausführungseinheiten 1208 enthalten kann, um ein Training und/oder eine Inferenzierung eines Modells maschinellen Lernens gemäß hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Rechensystem 1200 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Rechensystem 1200 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1202, ohne darauf beschränkt zu sein, einen Mikroprozessor mit komplexem Befehlssatz („CISC“), einen Mikroprozessor mit reduziertem Befehlssatz („RISC“), einen Mikroprozessor mit sehr langem Befehlswort („VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie z.B. einen digitalen Signalprozessor, umfassen. In mindestens einer Ausführungsform kann der Prozessor 1202 mit einem Prozessorbus 1210 verbunden sein, der Datensignale zwischen dem Prozessor 1202 und anderen Komponenten in dem Rechensystem 1200 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1202, ohne darauf beschränkt zu sein, einen internen Cachespeicher der Ebene 1 („L1“) („Cache“) 1204 enthalten. In mindestens einer Ausführungsform kann der Prozessor 1202 einen einzigen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 1202 befinden. Andere Ausführungsformen können auch eine Kombination aus sowohl internen als auch externen Caches enthalten, je nach spezieller Implementierung und Bedürfnissen. In mindestens einer Ausführungsform kann eine Registerdatei 1206 verschiedene Datentypen in verschiedenen Registern speichern, darunter, ohne darauf beschränkt zu sein, Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1208, einschließlich, ohne darauf beschränkt zu sein, Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1202. In mindestens einer Ausführungsform kann der Prozessor 1202 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 eine Logik zur Verarbeitung eines gepackten Befehlssatzes 1209 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 1209 in den Befehlssatz eines Universalprozessors 1202 zusammen mit der zugehörigen Schaltung zur Ausführung von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 1202 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem eine volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, wodurch eine Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus dieses Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikgeräten, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Rechensystem 1200, ohne darauf beschränkt zu sein, einen Speicher 1220 enthalten. In mindestens einer Ausführungsform kann der Speicher 1220 als ein dynamischer Direktzugriffsspeicher („DRAM“), ein statischer Direktzugriffsspeicher („SRAM“), ein Flash-Speicher oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1220 eine oder mehrere Anweisung(en) 1219 und/oder Daten 1221 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 1202 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 1210 und dem Speicher 1220 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip, ohne darauf beschränkt zu sein, einen Speichercontroller-Hub („MCH“, Memory Controller Hub) 1216 enthalten, und kann der Prozessor 1202 mit dem MCH 1216 über den Prozessorbus 1210 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1216 einen Speicherpfad 1218 mit hoher Bandbreite zu dem Speicher 1220 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 Datensignale zwischen dem Prozessor 1202, dem Speicher 1220 und anderen Komponenten in dem Rechensystem 1200 leiten und Datensignale zwischen dem Prozessorbus 1210, dem Speicher 1220 und einer System-E/A-Schnittstelle 1222 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogik-Chip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 über einen Speicherpfad 1218 mit hoher Bandbreite mit dem Speicher 1220 gekoppelt sein, und kann die Grafik-/Videokarte 1212 über eine Accelerated Graphics Port („AGP“)-Verbindung 1214 mit dem MCH 1216 gekoppelt sein.
In mindestens einer Ausführungsform kann das Rechensystem 1200 eine System-E/A-Schnittstelle 1222 als einen proprietären Hub-Schnittstellenbus zum Koppeln des MCH 1216 mit einem E/A-Controller-Hub („ICH“) 1230 verwenden. In mindestens einer Ausführungsform kann der ICH 1230 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann ein lokaler E/A-Bus, ohne darauf beschränkt zu sein, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1220, dem Chipsatz und dem Prozessor 1202 umfassen. Beispiele können, ohne darauf beschränkt zu sein, einen Audiocontroller 1229, einen Firmware-Hub („Flash-BIOS“) 1228, einen drahtlosen Transceiver 1226, einen Datenspeicher 1224, einen Legacy-E/A-Controller 1223 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsport 1227, wie beispielsweise ein Universal Serial Bus („USB“), und einen Netzwerkcontroller 1234 umfassen. In mindestens einer Ausführungsform kann der Datenspeicher 1224 aus einem Festplattenlaufwerk, einem Diskettenlaufwerk, einem CD-ROM-Gerät, einer Flash-Speichervorrichtung oder einer anderen Massenspeichervorrichtung bestehen.
In mindestens einer Ausführungsform veranschaulicht 12 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 12 ein beispielhaftes SoC veranschaulichen kann. In mindestens einer Ausführungsform können die in 12 veranschaulichten Vorrichtungen mit proprietären Interconnects bzw. Zwischenverbindungen, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Rechensystems 1200 über Rechen-Express-Verbindung (CXL)-Verbindungen miteinander verbunden.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 12 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
13 ist ein Blockdiagramm, das ein elektronisches Gerät 1300 zur Nutzung eines Prozessors 1310 veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das elektronische Gerät 1300 beispielsweise, und ohne darauf beschränkt zu sein, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, ein mobiles Gerät, ein Telefon, ein eingebetteter Computer oder jedes andere geeignete elektronische Gerät sein.
In mindestens einer Ausführungsform kann das elektronische Gerät 1300, ohne darauf beschränkt zu sein, einen Prozessor 1310 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1310 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen l²C-Bus, einen Systemverwaltungsbus („SMBus“), einen Low-Pin-Count-Bus (LPC), eine serielle Peripherieschnittstelle („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3, usw.) oder einen Universal Asynchronous Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 13 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 13 ein beispielhaftes SoC veranschaulichen kann. In mindestens einer Ausführungsform können die in 13 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 13 über Rechen-Express-Verbindung (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 13 eine Anzeige 1324, einen berührungsempfindlichen Bildschirm bzw. Touchscreen 1325, eine berührungsempfindliche Sensorfläche bzw. ein Touchpad 1330, eine Nahfeldkommunikations- bzw. Near Field Communications-Einheit („NFC“) 1345, einen Sensor-Hub 1340, einen Wärmesensor 1346, einen Express-Chipsatz („EC“) 1335, ein Trusted Platform Module („TPM“) 1338, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1322, einen DSP 1360, ein Laufwerk 1320 wie beispielsweise eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine Wireless Local Area Network-Einheit („WLAN“) 1350, eine Bluetooth-Einheit 1352, eine Wireless Wide Area Network-Einheit („WWAN“) 1356, eine Global Positioning System (GPS)-Einheit 1355, eine Kamera („USB 3.0-Kamera“) 1354, wie z.B. eine USB 3.0-Kamera, und/oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1315, die z.B. in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die hierin beschriebenen Komponenten kommunikativ mit dem Prozessor 1310 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1341, ein Umgebungslichtsensor („ALS“; Ambient Light Sensor) 1342, ein Kompass 1343 und ein Gyroskop 1344 kommunikativ mit dem Sensor-Hub 1340 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 1339, ein Lüfter 1337, eine Tastatur 1346 und ein Touchpad 1330 kommunikativ mit dem EC 1335 gekoppelt sein. In mindestens einer Ausführungsform können Lautsprecher 1363, ein Kopfhörer 1364 und ein Mikrofon („mic“) 1365 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“, Audio-Kodierer/Dekodierer und Klasse D-Verstärker) 1364 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1360 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1364 beispielsweise, und ohne darauf beschränkt zu sein, einen Audio-Kodierer/Dekodierer („Codec“) und einen Verstärker der Klasse D umfassen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1357 kommunikativ mit der WWAN-Einheit 1356 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1350 und die Bluetooth-Einheit 1352 sowie die WWAN-Einheit 1356 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 13 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
14 veranschaulicht ein Rechensystem 1400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Rechensystem 1400 so konfiguriert, dass es verschiedene Prozesse und Verfahren implementiert, die in dieser Offenbarung beschrieben werden.
In mindestens einer Ausführungsform umfasst das Rechensystem 1400, ohne darauf beschränkt zu sein, mindestens eine Zentralverarbeitungseinheit („CPU“) 1402, die mit einem Kommunikationsbus 1410 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie z.B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(en) implementiert ist. In mindestens einer Ausführungsform umfasst das Rechensystem 1400, ohne darauf beschränkt zu sein, einen Hauptspeicher 1404 und eine Steuerlogik (z.B. implementiert als Hardware, Software oder einer Kombination davon), und werden Daten in dem Hauptspeicher 1404 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1422 eine Schnittstelle zu anderen Rechengeräten und Netzwerken bereit, um Daten von dem Rechensystem 1400 zu empfangen und mit ihm an andere Systeme zu übertragen.
In mindestens einer Ausführungsform umfasst das Rechensystem 1400, ohne darauf beschränkt zu sein, Eingabevorrichtungen 1408, ein Parallelverarbeitungssystem 1412 und Anzeigevorrichtungen 1406, die mit einer herkömmlichen Kathodenstrahlröhre („CRT“), Flüssigkristallanzeige („LCD“), eine Leuchtdioden („LED“)-Anzeige, eine Plasma-Anzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabevorrichtungen 1408, wie beispielsweise Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. In mindestens einer Ausführungsform kann jedes hierin beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 14 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen für neuronale Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
15 veranschaulicht ein Rechensystem 1500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1500, ohne darauf beschränkt zu sein, einen Computer 1510 und einen USB-Stick 1520. In mindestens einer Ausführungsform kann der Computer 1510, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) enthalten. In mindestens einer Ausführungsform umfasst der Computer 1510, ohne darauf beschränkt zu sein, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform umfasst der USB-Stick 1520, ohne darauf beschränkt zu sein, eine Verarbeitungseinheit 1530, eine USB-Schnittstelle 1540 und eine USB-Schnittstellenlogik 1550. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530 ein/eine beliebiges Befehlsausführungssystem, -gerät oder -vorrichtung sein, das/die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1530, ohne darauf beschränkt zu sein, eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungskernen (nicht dargestellt) umfassen. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1530 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Zum Beispiel ist die Verarbeitungseinheit 1530 in mindestens einer Ausführungsform eine Tensorverarbeitungseinheit bzw. Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1530 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Sehens und des maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1540 ein beliebiger Typ eines USB-Steckers oder einer USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 zum Beispiel eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1540 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1550 eine beliebige Menge und Art von Logik enthalten, die es der Verarbeitungseinheit 1530 ermöglicht, über den USB-Anschluss 1540 mit Geräten (z.B. den Computer 1510) zu kommunizieren.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 15 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
16A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1610(1)-1610(N) mit einer Vielzahl von Mehrkern-Prozessoren 1605(1)-1605(M) über Hochgeschwindigkeitsverbindungen 1640(1)-1640(N) (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1640(1)-1640(N) einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder höher. In mindestens einer Ausführungsform können verschiedene Verbindungsprotokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCle 4.0 oder 5.0 und NVLink 2.0. In verschiedenen Figuren repräsentieren „N“ und „M“ positive Ganzzahlen, deren Werte sich von Figur zu Figur unterscheiden können.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 1610 über Hochgeschwindigkeitsverbindungen 1629(1)-1629(2) miteinander verbunden, die unter Verwendung ähnlicher oder anderer Protokolle/Verbindungen als den für Hochgeschwindigkeitsverbindungen 1640(1)-1640(N) verwendeten implementiert sein können. In ähnlicher Weise können zwei oder mehr der Mehrkern-Prozessoren 1605 über eine Hochgeschwindigkeitsverbindung 1628 verbunden sein, welche symmetrische Multiprozessor (SMP)-Busse sein können, die mit 20GB/s, 30GB/s, 120GB/s oder höher arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen, in 16A gezeigten Systemkomponenten unter Verwendung ähnlicher Protokolle/Verbindungen erfolgen (z.B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1605 über jeweilige Speicherverbindungen 1626(1)-1626(M) kommunikativ mit einem Prozessorspeicher 1601(1)-1601 (M) verbunden, und ist jede GPU 1610(1)-1610(N) über GPU-Speicherverbindungen 1650(1)-1650(N) jeweils kommunikativ mit dem GPU-Speicher 1620(1)-1620(N) verbunden. In mindestens einer Ausführungsform können die Speicherverbindungen 1626 und 1650 ähnliche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielhaft, und ohne darauf beschränkt zu sein, können die Prozessorspeicher 1601(1)-1601(M) und die GPU-Speicher 1620 flüchtige Speicher wie beispielsweise dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B._GDDR5, GDDR6) oder Speicher mit hoher Bandbreite bzw. High-Bandwidth-Memory (HBM) sein, und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In mindestens einer Ausführungsform kann ein Teil der Prozessorspeicher 1601 flüchtiger Speicher und ein anderer Teil nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie hierin beschrieben, können verschiedene Mehrkern-Prozessoren 1605 und GPUs 1610 zwar physisch mit einem bestimmten Speicher 1601 bzw. 1620 gekoppelt sein, und/oder kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1601(1)-1601(M) jeweils 64 GB Systemadressraum und die GPU-Speicher 1620(1)-1620(N) jeweils 32 GB Systemadressraum umfassen, was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
16B veranschaulicht zusätzliche Details für eine Verbindung zwischen einem Mehrfachkern-Prozessor 1607 und einem Grafikbeschleunigungsmodul 1646, gemäß einer beispielhaften Ausführungsform. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 einen oder mehrere GPU-Chips enthalten, die auf einer Leiterkarte integriert sind, die über die Hochgeschwindigkeitsverbindung 1640 (z.B. ein PCIe-Bus, ein NVLink usw.) mit dem Prozessor 1607 gekoppelt ist. In mindestens einer Ausführungsform kann alternativ das Grafikbeschleunigungsmodul 1646 in bzw. auf einem gleichen Gehäuse oder Chip wie der Prozessor 1607 integriert sein.
In mindestens einer Ausführungsform umfasst der Prozessor 1607 eine Vielzahl von Kernen 1660A-1660D, jeweils mit einem Translation-Lookaside-Puffer („TLB“) 1661A-1661D und einem oder mehreren Caches 1662A-1662D. In mindestens einer Ausführungsform können die Kerne 1660A-1660D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten enthalten, die nicht dargestellt sind. In mindestens einer Ausführungsform können die Caches 1662A-1662D Level-1- (L1) und Level-2- (L2) Caches umfassen. Darüber hinaus können ein oder mehrere gemeinsam genutzte Caches 1656 in den Caches 1662A-1662D enthalten sein und von Gruppen von Kernen 1660A-1660D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1607 umfasst beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzte L2-Caches und zwölf gemeinsam genutzte L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. In mindestens einer Ausführungsform sind der Prozessor 1607 und das Grafikbeschleunigungsmodul 1646 mit dem Systemspeicher 1614 verbunden, der die Prozessorspeicher 1601(1)-1601(M) von 16A beinhalten kann.
In mindestens einer Ausführungsform wird Kohärenz für Daten und Anweisungen, die in verschiedenen Caches 1662A-1662D, 1656 und im Systemspeicher 1614 gespeichert sind, über eine Zwischenkern- bzw. Inter-Core-Kommunikation über einen Kohärenzbus 1664 aufrechterhalten. In mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die ihm zugeordnet ist, um im Ansprechen auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1664 zu kommunizieren. In mindestens einer Ausführungsform ist ein Cache-Snooping-Protokoll über den Kohärenzbus 1664 implementiert, um Cache-Zugriffe zu auszuspähen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 1625 das Grafikbeschleunigungsmodul 1646 kommunikativ an den Kohärenzbus 1664, wodurch das Grafikbeschleunigungsmodul 1646 als ein Peer der Kerne 1660A-1660D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt in mindestens einer Ausführungsform eine Schnittstelle 1635 die Konnektivität mit der Proxy-Schaltung 1625 über die Hochgeschwindigkeitsverbindung 1640 bereit und verbindet eine Schnittstelle 1637 das Grafikbeschleunigungsmodul 1646 mit der Hochgeschwindigkeitsverbindung 1640.
In mindestens einer Ausführungsform stellt eine Beschleunigerintegrationsschaltung 1636 Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interrupt-Verwaltungsdienste für eine Vielzahl von Grafikprozessoren 1631(1)-1631(N) des Grafikbeschleunigungsmoduls 1646 bereit. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1631(1)-1631(N) jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1631(1)-1631(N) alternativ verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z.B. Video-Encoder/Decoder), Abtaster bzw. Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1646 ein Grafikprozessor mit mehreren Grafikverarbeitungs-Engines 1631(1)-1631(N) sein, oder können die Grafikverarbeitungs-Engines 1631(1)-1631(N) einzelne Grafikprozessoren sein, die auf einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In mindestens einer Ausführungsform enthält die Beschleunigerintegrationsschaltung 1636 eine Speicherverwaltungseinheit (MMU) 1639 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie z.B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1614. In mindestens einer Ausführungsform kann die MMU 1639 auch einen Translation-Lookaside-Puffer (TLB) (nicht dargestellt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen enthalten. In mindestens einer Ausführungsform kann ein Cache 1638 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1631(1)-1631(N) speichern. In mindestens einer Ausführungsform werden die in dem Cache 1638 und in den Grafikspeichern 1633(1)-1633(M) gespeicherten Daten mit den Kern-Caches 1662A-1662D, 1656 und dem Systemspeicher 1614 kohärent gehalten, möglicherweise unter Verwendung einer Abrufeinheit 1644. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1625 im Auftrag des Cache 1638 und der Speicher 1633(1)-1633(M) erfolgen (z.B. Senden von Aktualisierungen an den Cache 1638 in Bezug auf Änderungen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1662A-1662D, 1656 und Empfangen von Aktualisierungen von dem Cache 1638).
In mindestens einer Ausführungsform speichert ein Satz von Registern 1645 Kontextdaten für Threads, die von den Grafikverarbeitungs-Engines 1631(1)-1631(N) ausgeführt werden, und verwaltet eine Kontextverwaltungsschaltung 1648 Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1648 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1648 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In mindestens einer Ausführungsform empfängt und verarbeitet eine Interrupt-Verwaltungsschaltung 1647 von Systemgeräten empfangene Interrupts.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1631 durch die MMU 1639 in reale/physische Adressen in dem Systemspeicher 1614 übersetzt. In mindestens einer Ausführungsform unterstützt die Beschleunigerintegrationsschaltung 1636 mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1646 und/oder andere Beschleunigervorrichtungen. In mindestens einer Ausführungsform kann das Grafikbeschleunigermodul 1646 für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1607 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikprozessoren 1631(1)-1631(N) von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten zugewiesen werden, die den VMs und/oder Anwendungen zugeordnet sind.
In mindestens einer Ausführungsform fungiert die Beschleunigerintegrationsschaltung 1636 als eine Brücke zu einem System für das Grafikbeschleunigungsmodul 1646 und stellt Adressübersetzung und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleunigerintegrationsschaltung 1636 in mindestens einer Ausführungsform Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 1631(1)-1631(N), Interrupts und die Speicherverwaltung zu verwalten.
Weil die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1631(1)-1631(N) explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 2107 sieht, kann jeder beliebige Host-Prozessor diese Ressourcen unter Verwendung eines effektiven Adresswerts direkt adressieren. Eine Funktion der Beschleunigerintegrationsschaltung 2136 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1631(1)-1631(N), so dass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1633(1)-1633(M) mit jeder der Grafikverarbeitungs-Engines 1631(1)-1631(N) gekoppelt, wobei N=M ist. In mindestens einer Ausführungsform speichern die Grafikspeicher 1633(1)-1633(M) Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1631(1)-1631(N) verarbeitet werden. In mindestens einer Ausführungsform können die Grafikspeicher 1633(1)-1633(M) flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Reduzierung des Datenverkehrs über die Hochgeschwindigkeitsverbindung 1640 Biasing-techniken verwendet, um sicherzustellen, dass die in den Grafikspeichern 1633(1)-1633(M) gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1631(1)-1631(N) und vorzugsweise nicht von den Kernen 1660A-1660D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht in mindestens einer Ausführungsform ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1631(1)-1631(N)) benötigt werden, in den Caches 1662A-1662D, 1656 und in dem Systemspeicher 1614 zu halten.
16C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der die Beschleunigerintegrationsschaltung 1636 in den Prozessor 1607 integriert ist. In dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 1631(1)-1631(N) direkt über die Hochgeschwindigkeitsverbindung 1640 mit der Beschleunigerintegrationsschaltung 1636 über die Schnittstelle 1637 und die Schnittstelle 1635 (die wiederum eine beliebige Form von Bus oder Schnittstellenprotokoll sein kann). In mindestens einer Ausführungsform kann die Beschleunigerintegrationsschaltung 1636 ähnliche Operationen durchführen, wie sie in 16B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1664 und den Caches 1662A-1662D, 1656 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, darunter ein Programmiermodell mit dediziertem Prozess (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle umfassen können, die von der Beschleunigerintegrationsschaltung 1636 gesteuert werden, und Programmiermodelle, die von dem Grafikbeschleunigungsmodul 1646 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1631(1)-1631(N) für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1631(1)-1631(N) weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1631(1)-1631(N) von mehreren VM-/Anwendungs-Partitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungs-Engines 1631(1)-1631(N) zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. In mindestens einer Ausführungsform sind bei Systemen mit einer Partition ohne Hypervisor die Grafikverarbeitungs-Engines 1631(1)-1631(N) Eigentum eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1631(1)-1631(N) virtualisieren, um den Zugriff für jeden Prozess oder jede Anwendung zu ermöglichen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1646 oder eine einzelne Grafikverarbeitungs-Engine 1631(1)-1631(N) ein Prozesselement unter Verwendung eines Prozesshandles aus. In mindestens einer Ausführungsform werden die Prozesselemente in dem Systemspeicher 1614 gespeichert und sind unter Verwendung einer hierin beschriebenen Übersetzungstechnik von effektiven Adressen in reale Adressen adressierbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1631(1)-1631(N) registriert (d.h. die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer Prozesselement-Verknüpfungsliste sein.
16D veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1690. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1636. Der anwendungswirksame Adressraum 1682 innerhalb des Systemspeichers 1614 speichert Prozesselemente 1683. In einer Ausführungsform werden Prozesselemente 1683 im Ansprechen auf GPU-Aufrufe 1681 von Anwendungen 1680, die auf dem Prozessor 1607 ausgeführt werden, gespeichert. Ein Prozesselement 1683 enthält einen Prozessstatus für die entsprechende Anwendung 1680. Ein in dem Prozesselement 1683 enthaltener Arbeitsdeskriptor (WD) 1684 kann ein einzelner, von einer Anwendung angeforderter Auftrag sein, oder kann einen Zeiger auf eine Warteschlange von Aufträgen enthalten. In mindestens einer Ausführungsform ist der WD 1684 ein Zeiger auf eine Auftragsanforderungswarteschlange im Adressraum 1682 einer Anwendung.
In mindestens einer Ausführungsform können das Grafikbeschleunigungsmodul 1646 und/oder einzelne Grafikverarbeitungs-Engines 1631(1)-1631(N) von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten von Prozesszuständen und zum Senden eines WD 1684 an ein Grafikbeschleunigungsmodul 1646 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für einen dedizierten Prozess implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1646 oder eine individuelle Grafikverarbeitungs-Engine 1631. Da das Grafikbeschleunigungsmodul 1646 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1636 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung 1636 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1646 zugewiesen wird.
In mindestens einer Ausführungsform holt im Betrieb eine WD-Abrufeinheit 1691 in dem Beschleunigerintegrations-Slice 1690 den nächsten WD 1684 ab, der eine Angabe von Arbeit enthält, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1646 zu erledigen ist. Daten aus dem WD 1684 können in Registern 1645 gespeichert und von der MMU 1639, der Unterbrechungsverwaltungsschaltung 1647 und/oder der Kontextverwaltungsschaltung 1648 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1639 enthält beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1686 innerhalb des virtuellen BS-Adressraums 1685. Die Unterbrechungsverwaltungsschaltung 1647 kann von dem Grafikbeschleunigungsmodul 1646 empfangene Unterbrechungsereignisse 1692 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1693, die von einer Grafikverarbeitungs-Engine 1631(1 )-1631(N) erzeugt wird, von der MMU 1639 in eine reale Adresse übersetzt.

In einer Ausführungsform sind die Register 1645 für jede Grafikverarbeitungs-Engine 1631(1)-1631(N) und/oder jedes Grafikbeschleunigungsmodul 1646 dupliziert und können von einem Hypervisor oder einem Betriebssystem initialisiert werden. In mindestens einer Ausführungsform kann jedes dieser duplizierten Register in einem Beschleunigerintegrations-Slice 1690 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 dargestellt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slice-Steuerregister
2	Zeiger auf Bereich realer Adressen (RA) geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Versatz Unterbrechungsvektor-Tabelleneintrag
5	Grenze Unterbrechungsvektor-Tabelleneintrag
6	Statusregister
7	ID der logischen Partition
8	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisorbeschleunigernutzung
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Zeiger auf effektive Adresse (EA) der Kontext-Speicherung/Wiederherstellung
3	Zeiger auf virtuelle Adresse (VA) des Eintrags für Beschleunigernutzung
4	Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1684 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1646 und/oder die Grafikverarbeitungs-Engines 1631(1)-1631(N). In mindestens einer Ausführungsform enthält er alle Informationen, die von einer Grafikverarbeitungs-Engine 1631(1)-1631(N) benötigt werden, um Arbeit zu verrichten, oder kann er ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
16E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsam genutzten Modells. Diese Ausführungsform umfasst einen realen Hypervisor-Adressraum 1698, in dem eine Prozesselementliste 1699 gespeichert ist. In mindestens einer Ausführungsform ist der reale Hypervisor-Adressraum 1698 über einen Hypervisor 1696 zugänglich, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1695 virtualisiert.
In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1646 verwenden. In mindestens einer Ausführungsform gibt es zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1646 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: Zeitscheibengeteilt bzw. Time-Sliced Shared und grafikanweisungsgeteilt bzw. Graphics Directed Shared.
In mindestens einer Ausführungsform besitzt in diesem Modell der Systemhypervisor 1696 das Grafikbeschleunigungsmodul 1646 und stellt dessen Funktion allen Betriebssystemen 1695 zur Verfügung. In mindestens einer Ausführungsform muss, damit ein Grafikbeschleunigungsmodul 1646 die Virtualisierung durch den Systemhypervisor 1696 unterstützen kann, das Grafikbeschleunigungsmodul 1646 bestimmte Bedingungen erfüllen, wie beispielsweise: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d.h. der Zustand braucht zwischen Aufträgen nicht aufrechterhalten zu werden), oder das Grafikbeschleunigungsmodul 1646 muss einen Mechanismus zum Speichern und Wiederherstellen von Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1646 garantiert, dass die Auftragsanforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1646 stellt eine Möglichkeit bereit, die Verarbeitung eines Auftrags zu unterbrechen. Und 3) dem Grafikbeschleunigungsmodul 1646 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem weisungsbehafteten, gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1680 einen Systemaufruf des Betriebssystems 1695 mit einem Typ des Grafikbeschleunigungsmoduls 2146-, einem Arbeitsdeskriptor (WD), einem AMR (Authority Mask bzw. Autoritätsmaskenregister)-Wert und einem Zeiger auf den Bereich zur Speicherung/Wiederherstellung von Kontext bzw. CSRP (Context Save/Restore Area Pointer) durchführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls eine als Ziel gesetzte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1646 formatiert und kann in Form eines Grafikbeschleunigungsmodul-1646-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, um die von dem Grafikbeschleunigungsmodul 1646 zu verrichtende Arbeit zu beschreiben.
In mindestens einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR setzt. In mindestens einer Ausführungsform kann dann,. wenn die Implementierungen der Beschleunigerintegrationsschaltung 1636 und des Grafikbeschleunigungsmoduls 1646 kein User Authority Mask Override Register (UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. In mindestens einer Ausführungsform kann der Hypervisor 1696 optional einen aktuellen AMOR-Wert (Authority Mask Override Register) auf einen AMR-Wert anwenden, bevor ein AMR in dem Prozesselement 1683 gesetzt wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1645, die eine effektive Adresse eines Bereichs im Adressraum 1682 einer Anwendung für das Grafikbeschleunigungsmodul 1646 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontext-Speicher-/Wiederherstellungs-Bereich verankerter Systemspeicher sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 1695 überprüfen, ob die Anwendung 1680 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1646 erhalten hat. In mindestens einer Ausführungsform ruft das Betriebssystem 1695 dann den Hypervisor 1696 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - BS-zu-Hypervisor Aufrufparameter

Parameter #	Beschreibung
1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	logische Unterbrechungsdienstnummer (LISN)

In mindestens einer Ausführungsform prüft der Hypervisor 1696 beim Empfang eines Hypervisor-Aufrufs, ob das Betriebssystem 1695 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1646 erhalten hat. In mindestens einer Ausführungsform setzt der Hypervisor 1696 dann das Prozesselement 1683 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1646. In mindestens einer Ausführungsform kann ein Prozesselement die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 -Prozesselementinformationen

Element #	Beschreibung
1	Arbeitsdeskriptor (WD)
2	Autoritätsmaskenregister (AMR)-Wert (potenziell maskiert)
3	Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
4	Prozess-ID (PID) und optional Thread-ID (TID)
5	Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
6	Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
7	Dienstnummer logische Unterbrechung (LISN)
8	Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
9	Ein Statusregister (SR)-Wert
10	ID logische Partition (LPID)
11	Zeiger auf reale Adresse (RA) des Eintrags für Hypervisor-Beschleunigernutzung
12	Speicherdeskriptorregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1645 des Beschleunigerintegrations-Slice 1690.
Wie in 16F dargestellt, wird in mindestens einer Ausführungsform ein einheitlicher bzw. vereinheitlichter Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1601(1)-1601(N) und GPU-Speicher 1620(1)-1620(N) verwendet wird. In dieser Implementierung verwenden Operationen, die auf den GPUs 1610(1)-1610(N) ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1601(1)-1601(M) und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1601(1) zugewiesen, ein zweiter Teil dem zweiten Prozessorspeicher 1601(N), ein dritter Teil dem GPU-Speicher 1620(1) usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1601 und GPU-Speicher 1620 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias/Kohärenz-Verwaltungsschaltung 1694A-1694E innerhalb einer oder mehrerer MMUs 1639A-1639E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1605) und GPUs 1610 sicher und implementiert Bias-Techniken, die physische Speicher anzeigen, in denen bestimmte Datentypen zu speichern sind. In mindestens einer Ausführungsform kann, während mehrere Instanzen der Bias/Kohärenz-Verwaltungsschaltung 1694A-1694E in 16F dargestellt sind, die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1605 und/oder innerhalb der Beschleunigerintegrationsschaltung 1636 implementiert sein.
In einer Ausführungsform können GPU-Speicher 1620 als Teil des Systemspeichers abgebildet werden und kann auf sie unter Verwendung der Shared Virtual Memory (SVM)-Technologie zugegriffen werden, ohne dass Leistungsnachteile auftreten, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform stellt die Möglichkeit des Zugriffs auf GPU-Speicher 1620 als Systemspeicher ohne lästigen Cache-Kohärenz-Überhang eine vorteilhafte Betriebsumgebung für GPU-Auslagerung bereit. In mindestens einer Ausführungsform erlaubt diese Anordnung der Software des Host-Prozessors 1605, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Überhang traditioneller E/A-DMA-Datenkopien. In mindestens einer Ausführungsform sind solche traditionellen Kopien mit Treiberaufrufen, Unterbrechungen und Memory-Mapped-E/A (MMIO)-Zugriffen verbunden, die im Vergleich zu einfachen Speicherzugriffen alle ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, auf GPU-Speicher 1620 ohne Cache-Kohärenz-Überhänge zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In mindestens einer Ausführungsform kann der Cache-Kohärenz-Überhang z.B. in Fällen mit erheblichem Streaming-Speicherschreibverkehr die effektive Schreibbandbreite einer GPU 1610 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität einer GPU-Auslagerung spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Bias und Host-Prozessor-Bias durch eine Bias-Nachverfolger-Datenstruktur gesteuert. In mindestens einer Ausführungsform kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (z.B. gesteuert mit der Granularität einer Speicherseite), die 1 oder 2 Bits pro GPU-verbundener Speicherseite enthält. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-Speicher 1620 implementiert sein, mit oder ohne Bias-Cache in einer GPU 1610 (z.B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zwischenzuspeichern). Alternativ dazu kann in mindestens einer Ausführungsform eine gesamte Bias-Tabelle innerhalb einer GPU beibehalten werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher 1620 auf einen Bias-Tabelleneintrag zugegriffen, der mit jedem Zugriff auf einen GPU-verbundenen Speicher 1620 verbunden ist und folgende Operationen auslöst. In mindestens einer Ausführungsform werden lokale Anfragen von einer GPU 1610, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1620 weitergeleitet. In mindestens einer Ausführungsform werden lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, an den Prozessor 1605 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung wie hierin beschrieben). In mindestens einer Ausführungsform schließen Anforderungen vom Prozessor 1605, die eine angeforderte Seite im Host-Prozessor-Bias finden, eine Anforderung wie ein normales Speicherlesen ab. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an eine GPU 1610 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie eine Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann ein Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, durch einen rein hardwarebasierten Mechanismus geändert werden.
In mindestens einer Ausführungsform verwendet ein Mechanismus zum Ändern des Bias-Zustands einen API-Aufruf (z.B. OpenCL), der wiederum den Gerätetreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in eine Warteschlange einreiht), um diese anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einer Cache-Entleerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird eine Cache-Entleerungsoperation für einen Übergang vom Bias des Host-Prozessors 1605 zum Bias der GPU verwendet, jedoch gilt dies nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-vorbelastete Seiten von dem Host-Prozessor 1605 vorübergehend nicht zwischengespeichert werden können. In mindestens einer Ausführungsform kann der Prozessor 1605, um auf diese Seiten zuzugreifen, den Zugriff von der GPU 1610 anfordern, die den Zugriff sofort gewähren kann oder auch nicht. Um die Kommunikation zwischen dem Prozessor 1605 und der GPU 1610 zu reduzieren, ist es daher in mindestens einer Ausführungsform vorteilhaft, sicherzustellen, dass GPU-vorbelastete Seiten diejenigen sind, die von einer GPU, aber nicht von dem Host-Prozessor 1605 benötigt werden, und umgekehrt.
Die Hardware-Struktur(en) 815 wird/werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu einer oder mehreren Hardwarestrukturen 815 können hierin in Verbindung mit 8A und/oder 8B bereitgestellt sein.
17 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Steuereinheiten bzw. Controller oder Universal-Prozessorkernen.
17 ist ein Blockdiagramm, das eine beispielhafte integrierte System-auf-einem-Chip-Schaltung 1700 veranschaulicht, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1700 einen oder mehrere Anwendungsprozessor(en) 1705 (z.B. CPUs), mindestens einen Grafikprozessor 1710, und kann zusätzlich einen Bildprozessor 1715 und/oder einen Videoprozessor 1720 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält der integrierte Schaltkreis 1700 eine Peripherie- oder Buslogik, einschließlich eines USB-Controllers 1725, eines UART-Controllers 1730, eines SPI/SDIO-Controllers 1735 und eines I²S/I²C-Controllers 1740. In mindestens einer Ausführungsform kann der integrierte Schaltkreis 1700 eine Anzeigevorrichtung 1745 enthalten, die mit einem oder mehreren HDMI (High-Definition Multimedia Interface)-Controllern 1750 und einer MIPI (Mobile Industry Processor Interface)-Anzeigeschnittstelle 1755 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1760 bereitgestellt sein, das einen Flash-Speicher und einen Flash-Speichercontroller enthält. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über einen Speichercontroller 1765 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1770.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in der integrierten Schaltung 1700 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen für neuronale Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
18A-18B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
18A-18B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC veranschaulichen, gemäß hierin beschriebenen Ausführungsformen. 18A zeigt einen beispielhaften Grafikprozessor 1810 eines integrierten SoC-Schaltkreises, der gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. 18B zeigt einen weiteren beispielhaften Grafikprozessor 1840 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1810 aus 18A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1840 von 18B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1810, 1840 eine Variante des Grafikprozessors 1710 aus 17 sein.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1810 einen Vertex-Prozessor 1805 und einen oder mehrere Fragment-Prozessor(en) 1815A-1815N (z.B. 1815A, 1815B, 1815C, 1815D, bis 1815N-1 und 1815N). In mindestens einer Ausführungsform kann der Grafikprozessor 1810 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1805 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1815A-1815N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1805 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1815A-1815N die von dem Vertex-prozessor 1805 erzeugten Primitiv- und Vertexdaten, um einen Einzelbild- bzw. Framepuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1815A-1815N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1810 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1820A-1820B, einen oder mehrere Cache(s) 1825A-1825B und eine oder mehrere Schaltungsverbindungen 1830A-1830B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1820A-1820B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1810, einschließlich für den Vertex-Prozessor 1805 und/oder den/die Fragment-Prozessor(en) 1815A-1815N, der/die auf im Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu den in einem oder mehreren Cache(s) 1825A-1825B gespeicherten Vertex- oder Bild/Textur-Daten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1820A-1820B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1705, Bildprozessoren 1715 und/oder Videoprozessoren 1720 von 17 zugeordnet sind, so dass jeder Prozessor 1705-1720 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1830A-1830B dem Grafikprozessor 1810 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 1840 einen oder mehrere Shader-Kern(e) 1855A-1855N (z.B. 1855A, 1855B, 1855C, 1855D, 1855E, 1855F bis 1855N-1 und 1855N), wie in 18B gezeigt, was eine einheitliche Shader-Kern-Architektur vorsieht, bei der ein einzelner Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1840 einen Zwischenkern-Aufgabenverwalter bzw. Inter-Core Task Manager 1845, der als ein Thread-Versender bzw. Thread-Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1855A-1855N zu verteilen, und eine Kachel-Einheit 1858, um Kachel-Operationen für kachelbasiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in der integrierten Schaltung 18A und/oder 18B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen neuronaler Netzwerke berechnet werden.
19A-19B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß hierin beschriebenen Ausführungsformen. 19A veranschaulicht einen Grafikkern 1900, der in mindestens einer Ausführungsform in dem Grafikprozessor 1710 von 17 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1855A-1855N wie in 18B sein kann. 19B veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit („GPGPU“) 1930, die für den Einsatz auf einem Multi-Chip-Modul in mindestens einer Ausführungsform geeignet ist.
In mindestens einer Ausführungsform umfasst der Grafikkern 1900 einen gemeinsam genutzten Anweisungs-Cache 1902, eine Textureinheit 1918 und einen Cache/gemeinsamen Speicher 1920, die Ausführungsressourcen innerhalb des Grafikkerns 1900 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1900 mehrere Slices 1901A-1901N oder eine Partition für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1900 enthalten. In mindestens einer Ausführungsform können die Slices 1901A-1901N eine Unterstützungslogik enthalten, die einen lokalen Anweisungs-Cache 1904A-1904N, einen Thread-Planer bzw. Thread-Scheduler 1906A-1906N, einen Thread-Versender bzw. Thread-Versender 1908A-1908N und einen Satz von Registern 1910A-1910N umfasst. In mindestens einer Ausführungsform können die Slices 1901A-1901N einen Satz zusätzlicher Funktionseinheiten (AFUs 1912A-1912N), Gleitkommaeinheiten (FPUs 1914A-1914N), ganzzahlige Arithmetik-Logik-Einheiten (ALUs 1916A-1916N), Adressberechnungseinheiten (ACUs 1913A-1913N), Doppelpräzisions-Gleitkommaeinheiten (DPFPUs 1915A-1915N) und Matrixverarbeitungseinheiten (MPUs 1917A-1917N) enthalten.
In mindestens einer Ausführungsform können die FPUs 1914A-1914N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1915A-1915N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1916A-1916N Ganzzahl-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1917A-1917N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1917-1917N eine Vielzahl von Matrix-Operationen durchführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 1912A-1912N zusätzliche logische Operationen ausführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Kosinus usw.).
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details bezüglich der Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem Grafikkern 1900 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
19B veranschaulicht eine Universal-Verarbeitungseinheit (GPGPU) 1930, die so konfiguriert sein kann, dass sie hochparallele Rechenoperationen ermöglicht, die in mindestens einer Ausführungsform von einem Array von Grafikverarbeitungseinheiten ausgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 1930 direkt mit anderen Instanzen der GPGPU 1930 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netzwerke zu verbessern. In mindestens einer Ausführungsform umfasst die GPGPU 1930 eine Host-Schnittstelle 1932, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1932 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1932 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1930 Befehle von einem Host-Prozessor und verwendet einen globalen Planer 1934, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 1936A-1936H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1936A-1936H einen Cache-Speicher 1938. In mindestens einer Ausführungsform kann der Cache-Speicher 1938 als ein übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1936A-1936H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 1930 einen Speicher 1944A-1944B, der über eine Reihe von Speichercontrollern 1942A-1942B mit den Rechenclustern 1936A-1936H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1944A-1944B verschiedene Arten von Speichervorrichtungen umfassen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform enthalten die Rechencluster 1936A-1936H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1900 aus 19A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen maschinellen Lernens geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 1936A-1936H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführt.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1930 so konfiguriert sein, dass sie als ein Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1936A-1936H für die Synchronisation und den Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1930 über die Host-Schnittstelle 1932. In mindestens einer Ausführungsform enthält die GPGPU 1930 einen E/A-Hub 1939, der die GPGPU 1930 mit einer GPU-Verbindung 1940 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1930 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1940 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1930 ermöglicht. In mindestens einer Ausführungsform ist GPU-Link 1940 mit einem Hochgeschwindigkeits-Interconnect gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1930 in getrennten Datenverarbeitungssystemen und kommunizieren über ein Netzwerkgerät, das über die Host-Schnittstelle 1932 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1940 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 1932 eine Verbindung zu einem Host-Prozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 1930 so konfiguriert sein werden, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 1930 innerhalb einer Inferenzierungsplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1930 zur Inferenzierung verwendet wird, kann die GPGPU 1930 weniger Rechencluster 1936A-1936H enthalten, als wenn die GPGPU 1930 zum Training eines neuronalen Netzwerks verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1944A-1944B verbundene Speichertechnologie zwischen Inferenzierungs- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite gewidmet sind. In mindestens einer Ausführungsform kann eine Inferenzierungskonfiguration der GPGPU 1930 inferenzierungsspezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungskonfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferenzierungsoperationen für eingesetzte neuronale Netzwerke verwendet werden können.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in der GPGPU 1930 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
20 ist ein Blockdiagramm, das ein Rechensystem 2000 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform enthält das Rechensystem 2000 ein Verarbeitungssubsystem 2001 mit einem oder mehreren Prozessoren 2002 und einem Systemspeicher 2004, der über einen Verbindungspfad kommuniziert, der einen Speicher-Hub 2005 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2005 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2002 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2005 über eine Kommunikationsverbindung 2006 mit einem E/A-Subsystem 2011 gekoppelt. In mindestens einer Ausführungsform umfasst das E/A-Subsystem 2011 einen E/A-Hub 2007, der es dem Rechensystem 2000 ermöglichen kann, Eingaben von einem oder mehreren Eingabegerät(en) 2008 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2007 eine Anzeigesteuereinrichtung, die in einem oder mehreren Prozessor(en) 2002 enthalten sein kann, in die Lage versetzen, Ausgaben an ein oder mehrere Anzeigevorrichtungen 2010A zu liefern. In mindestens einer Ausführungsform kann/können eine oder mehrere Anzeigevorrichtung(en) 2010A, die mit dem E/A-Hub 2007 gekoppelt ist/sind, eine lokale, interne oder eingebettete Anzeigevorrichtung umfassen.
In mindestens einer Ausführungsform umfasst das Verarbeitungssubsystem 2001 einen oder mehrere parallele(n) Prozessor(en) 2012, der/die über einen Bus oder eine andere Kommunikationsverbindung 2013 mit dem Speicher-Hub 2005 gekoppelt ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 2013 eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen verwenden, wie z.B., aber nicht beschränkt auf, PCI Express, oder sie kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 2012 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen MIC (Many Integrated Core)-Prozessor. In mindestens einer Ausführungsform bilden einige oder alle Parallelprozessoren 2012 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 2010A ausgeben kann, die über den E/A-Hub 2007 gekoppelt sind. In mindestens einer Ausführungsform kann (können) der (die) Parallelprozessor(en) 2012 auch eine Anzeigesteuervorrichtung und eine Anzeigeschnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung mit einer oder mehreren Anzeigevorrichtungen 2010B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2014 mit dem E/A-Hub 2007 verbunden sein, um einen Speichermechanismus für das Rechensystem 2000 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2016 verwendet sein, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 2007 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 2018 und/oder einem drahtlosen Netzwerkadapter 2019, der in die Plattform integriert werden kann, und verschiedenen anderen Geräten, die über ein oder mehrere Add-in-Geräte 2020 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerk-adapter 2018 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2019 ein oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkgeräte umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 2000 auch andere, nicht explizit dargestellte Komponenten enthalten, einschließlich USB- oder andere Anschlussverbindungen, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem E/A-Hub 2007 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 20 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform enthalten der/die Parallelprozessor(en) 2012 Schaltungen, die für die Grafik- und Videoverarbeitung optimiert sind, z.B. Videoausgangsschaltungen, und bilden eine Grafikverarbeitungseinheit (GPU) aus. In mindestens einer Ausführungsform enthalten der/die Parallelprozessor(en) 2012 eine für allgemeine Verarbeitung optimierte Schaltung. In mindestens einer Ausführungsform können Komponenten des Rechensystems 2000 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform der/die Parallelprozessor(en) 2012, der Speicher-Hub 2005, der/die Prozessor(en) 2002 und der E/A-Hub 2007 in eine integrierte Schaltung eines System-on-Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 2000 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 2000 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem System von 20 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
PROZESSOREN
21A veranschaulicht einen Parallelprozessor 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2100 unter Verwendung eines oder mehrerer integrierter Schaltkreis-Vorrichtungen, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltkreise (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert sein. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2100 eine Variante eines oder mehrerer Parallelprozessoren 2012, die in 20 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform enthält der Parallelprozessor 2100 eine Parallelverarbeitungseinheit 2102. In mindestens einer Ausführungsform umfasst die Parallelverarbeitungseinheit 2102 eine E/A-Einheit 2104, die die Kommunikation mit anderen Geräten ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2102. In mindestens einer Ausführungsform kann die E/A-Einheit 2104 direkt mit anderen Geräten verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 über eine Hub- oder Switch-Schnittstelle, z.B. einen Speicher-Hub 2105, mit anderen Geräten verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 2105 und der E/A-Einheit 2104 eine Kommunikationsverbindung 2113. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 mit einer Host-Schnittstelle 2106 und einer Speicherkreuzschiene bzw. Speicher-Crossbar 2116 verbunden, wobei die Host-Schnittstelle 2106 Befehle zur Durchführung von Verarbeitungsvorgängen und die Speicherkreuzschiene 2116 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 2106, wenn sie einen Befehlspuffer über die E/A-Einheit 2104 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2108 leiten. In mindestens einer Ausführungsform ist das Frontend 2108 mit einem Planer 2110 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungscluster-Array 2112 verteilt. In mindestens einer Ausführungsform stellt der Planer 2110 sicher, dass das Verarbeitungscluster-Array 2112 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an einen Cluster des Verarbeitungscluster-Arrays 2112 verteilt werden. In mindestens einer Ausführungsform ist der Planer 2110 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Planer 2110 so konfigurierbar, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 2112 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungscluster-Array 2112 über einen von mehreren Grafikverarbeitungspfaden nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Planers 2110 innerhalb eines Mikrocontrollers, der den Planer 2110 enthält, auf das Verarbeitungs-array 2112 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2112 bis zu „N“ Verarbeitungscluster umfassen (z.B. Cluster 2114A, Cluster 2114B bis Cluster 2114N), wobei „N“ eine positive ganze Zahl repräsentiert (die eine andere ganze Zahl „N“ sein kann wie in anderen Figuren verwendet). In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N des Verarbeitungscluster-Arrays 2112 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 2110 den Clustern 2114A-2114N des Verarbeitungscluster-Arrays 2112 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungs-Algorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann das Planen dynamisch durch den Planer 2110 gehandhabt werden oder teilweise durch Compilerlogik während der Kompilierung von Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 2112 konfiguriert ist. In mindestens einer Ausführungsform können verschiedene Cluster 2114A-2114N des verarbeitenden Cluster-Arrays 2112 für die Verarbeitung verschiedener Programmtypen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2112 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 2112 so konfiguriert, dass es parallele Universal-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungscluster-Array 2112 eine Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 2112 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2112 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2112 so konfiguriert sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2102 Daten aus dem Systemspeicher über die E/A-Einheit 2104 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 2122) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 2102 zur Durchführung der Grafikverarbeitung verwendet wird, der Planer 2110 so konfiguriert sein, dass er eine Verarbeitungslast in annähernd gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2114A-2114N des Verarbeitungscluster-Arrays 2112 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungscluster-Arrays 2112 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung durchführt, kann ein zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrie-Shading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixel-Shading oder andere Operationen im Bildschirmraum durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 2114A-2114N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2114A-2114N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 2112 Verarbeitungsaufgaben empfangen, die über den Scheduler 2110 auszuführen sind, der Befehle zur Definition von Verarbeitungsaufgaben von dem Frontend 2108 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Planer 2110 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 2108 empfängt. In mindestens einer Ausführungsform kann das vordere Ende 2108 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 2112 in einen gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z.B. Stapelpuffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2102 mit einem Parallelprozessorspeicher 2122 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2122 über eine Speicherkreuzschiene bzw. Speicher- oder Memory-Crossbar 2116 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2112 sowie der E/A-Einheit 2104 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 über eine Speicherschnittstelle 2118 auf den parallelen Prozessorspeicher 2122 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2118 mehrere Partitionseinheiten (z.B. Partitionseinheit 2120A, Partitionseinheit 2120B bis Partitionseinheit 2120N) enthalten, die jeweils mit einem Teil (z.B. der Speichereinheit) des Parallelprozessorspeichers 2122 verbunden sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2120A-2120N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2120A eine entsprechende erste Speichereinheit 2124A hat, eine zweite Partitionseinheit 2120B eine entsprechende Speichereinheit 2124B hat und eine N-te Partitionseinheit 2120N eine entsprechende N-te Speichereinheit 2124N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2120A-2120N nicht gleich einer Anzahl von Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich dynamischem Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchronem Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, HBM (High Bandwidth Memory)-Speicher. In mindestens einer Ausführungsform können Rendering-Ziele, wie z.B. Frame-Puffer oder Texturkarten, über die Speichereinheiten 2124A-2124N hinweg gespeichert werden, wodurch die Partitionseinheiten 2120A-2120N Teile jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2122 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2122 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit lokalem Cache-Speicher verwendet, ausgeschlossen werden.
In mindestens einer Ausführungsform kann jeder der Cluster 2114A-2114N des Verarbeitungscluster-Arrays 2112 Daten verarbeiten, die in jede der Speichereinheiten 2124A-2124N innerhalb des Parallelprozessorspeichers 2122 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 2114A-2114N an eine beliebige Partitionseinheit 2120A-2120N oder an einen anderen Cluster 2114A-2114N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N mit der Speicherschnittstelle 2118 über die Speicherkreuzschiene 2116 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 2116 eine Verbindung zur Speicherschnittstelle 2118, um mit der E/A-Einheit 2104 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2122, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2114A-2114N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2102 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2114A-2114N und Partitionseinheiten 2120A-2120N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2102 auf einer einzigen Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2102 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2102 Gleitkommaeinheiten mit höherer Präzision im Vergleich zu anderen Instanzen enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2102 oder des Parallelprozessors 2100 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
21B ist ein Blockdiagramm einer Partitionseinheit 2120, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2120 eine Instanz einer der Partitionseinheiten 2120A-2120N aus 21A. In mindestens einer Ausführungsform umfasst die Partitionseinheit 2120 einen L2-Cache 2121, eine Frame-Puffer-Schnittstelle 2125 und eine ROP 2126 (Rasteroperationseinheit). In mindestens einer Ausführungsform ist der L2-Cache 2121 ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er von der Speicherkreuzschiene 2116 und der ROP 2126 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2121 an die Frame-Puffer-Schnittstelle 2125 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 2125 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 2125 mit einer der Speichereinheiten in dem parallelen Prozessorspeicher verbunden, z.B. mit den Speichereinheiten 2124A-2124N von 21 (z.B. in dem Parallelprozessorspeicher 2122).
In mindestens einer Ausführungsform ist die ROP 2126 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Blending usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 2126 dann verarbeitete Grafikdaten aus, die in dem Grafikspeicher abgelegt sind. In mindestens einer Ausführungsform enthält die ROP 2126 eine Komprimierungslogik zur Komprimierung von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zur Dekomprimierung von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Kompressionslogik eine verlustfreie Kompressionslogik sein, die einen oder mehrere von mehreren Kompressionsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der Komprimierung, die von der ROP 2126 durchgeführt wird, basierend auf den statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform eine Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 2126 in jedem Verarbeitungscluster (z.B. Cluster 2114A-2114N von 21A) statt in der Partitionseinheit 2120 enthalten.
In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherkreuzschiene 2116 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie z.B. einer von einer oder mehreren Anzeigevorrichtungen 2010 von 20, zur weiteren Verarbeitung durch Prozessor(en) 2002 geroutet bzw. weitergeleitet werden oder zur weiteren Verarbeitung durch eine von Verarbeitungsentitäten innerhalb des Parallelprozessors 2100 von 21A geroutet bzw. weitergeleitet werden.
21C ist ein Blockdiagramm eines Verarbeitungsclusters 2114 innerhalb einer Parallelverarbeitungseinheit, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2114A-2114N von 21A. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2114 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD (Single-Instruction, Multiple-Data)-Befehlsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT (Single-Instruction, Multiple-Thread)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungs-Engines innerhalb jedem der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2114 über einen Pipeline-Verwalter 2132 gesteuert werden, der die Verarbeitungsaufgaben auf die parallelen SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 2132 Anweisungen von dem Planer 2110 von 21A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2134 und/oder eine Textureinheit 2136. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2134 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 2114 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2134 in einem Verarbeitungscluster 2114 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 Daten verarbeiten und kann eine Datenkreuzschiene bzw. Data Crossbar 2140 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 2132 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 2140 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2134 innerhalb des Verarbeitungsclusters 2114 einen identischen Satz funktioneller Ausführungslogik enthalten (z.B. Arithmetik-Logik-Einheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik nach Art einer Pipeline konfiguriert sein, bei der neue Anweisungen ausgegeben werden können, bevor vorangehende Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2114 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein gemeinsames Programm auf unterschiedlichen Eingangsdaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2134 zugewiesen werden. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungsmodule innerhalb des Grafik-Multiprozessors 2134. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines umfasst, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungsmodulen innerhalb des Grafik-Multiprozessors 2134 umfassen. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungsmodule in dem Grafik-Multiprozessor 2134, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2134 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 2134 einen internen Cache-Speicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2148) innerhalb des Verarbeitungsclusters 2114 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2134 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. Partitionseinheiten 2120A-2120N von 21A), die von allen Verarbeitungsclustern 2114 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auch auf globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2102 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 2114 mehrere Instanzen des Grafik-Multiprozessors 2134 und kann gemeinsame Anweisungen und Daten nutzen, die in dem L1-Cache 2148 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2114 eine MMU 2145 (Speicherverwaltungseinheit) enthalten, die so konfiguriert ist, dass sie virtuelle Adressen in physische Adressen umsetzt bzw. abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2145 innerhalb der Speicherschnittstelle 2118 von 21A befinden. In mindestens einer Ausführungsform enthält die MMU 2145 einen Satz von Seitentabelleneinträgen (PTEs, Page Table Entries), die zur Abbildung einer virtuellen Adresse auf eine physische Adresse einer Kachel verwendet werden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2145 Adressübersetzungs-Lookaside-Puffer (TLB; Translation Lookaside Buffer) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 2134 oder in dem L1-Cache 2148 oder in dem Verarbeitungscluster 2114 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um den Zugriff auf Oberflächendaten lokal zu verteilen, um ein effizientes Anforderungsverweben bzw. Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer bzw. Hit oder ein Fehlschlag bzw. Miss ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2114 so konfiguriert sein, dass jeder Grafik-Multiprozessor 2134 mit einer Textureinheit 2136 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2134 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2134 verarbeitete Aufgaben an die Datenkreuzschiene 2140 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 2114 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Aufgabe über die Speicherkreuzschiene 2116 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2142 bzw. Vorrasterungseinheit (pre-raster operations unit) so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 2134 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hierin beschriebenen Partitionseinheiten (z.B. Partitionseinheiten 2120A-2120N von 21A) befinden können. In mindestens einer Ausführungsform kann die preROP-Einheit 2142 Optimierungen für die Farbüberblendung, die Organisation von Pixelfarbdaten und die Durchführung von Adressübersetzungen vornehmen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem Grafikverarbeitungscluster 2114 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
21D zeigt einen Grafik-Multiprozessor 2134, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2134 mit dem Pipeline-Verwalter 2132 des Verarbeitungsclusters 2114 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 2134 eine Ausführungs-Pipeline, die unter anderem einen Anweisungs-Cache 2152, eine Anweisungseinheit 2154, eine Adressabbildungseinheit 2156, eine Registerdatei 2158, einen oder mehrere GPGPU-Kerne 2162 und eine oder mehrere Lade-/Speicher-Einheiten 2166 umfasst. In mindestens einer Ausführungsform sind die GPGPU-Kerne 2162 und die Lade-/Speicher-Einheiten 2166 über eine Speicher- und Cache-Verbindung 2168 mit dem Cache-Speicher 2172 und dem gemeinsam genutzten Speicher 2170 gekoppelt.
In mindestens einer Ausführungsform erhält der Anweisungs-Cache 2152 einen Stream bzw. Strom von auszuführenden Befehlen vom Pipeline-Verwalter 2132. In mindestens einer Ausführungsform werden die Befehle im Anweisungs-Cache 2152 zwischengespeichert und von einer Anweisungseinheit 2154 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2154 Befehle als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 2162 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2156 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speicher-Einheiten 2166 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2134 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2162, Lade-/Speicher-Einheiten 2166) des Grafik-Multiprozessors 2134 verbunden sind. In mindestens einer Ausführungsform wird die Registerdatei 2158 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Teil der Registerdatei 2158 zugewiesen wird. In mindestens einer Ausführungsform wird die Registerdatei 2158 zwischen verschiedenen Warps aufgeteilt, die von dem Grafik-Multiprozessor 2134 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2162 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige Arithmetik-Logik-Einheiten (ALUs) enthalten, die zur Ausführung von Befehlen des Grafik-Multiprozessors 2134 verwendet werden. In mindestens einer Ausführungsform können die GPGPU-Kerne 2162 in ihrer Architektur ähnlich sein oder sich in ihrer Architektur unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 2162 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Teil der GPGPU-Kerne eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs IEEE 754-2008 Standard-Gleitkomma-Arithmetik implementieren oder Gleitkomma-Arithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktions-Einheiten enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne 2162 auch eine Logik mit fester Funktion oder Sonderfunktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 2162 eine SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 2162 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für SPMD (Single Program Multiple Data)- oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2134 mit der Registerdatei 2158 und dem gemeinsamen Speicher 2170 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 eine Kreuzschienenverbindung, die es der Lade-/Speicher-Einheit 2166 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2170 und der Registerdatei 2158 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2158 mit der gleichen Frequenz wie die GPGPU-Kerne 2162 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2162 und der Registerdatei 2158 eine sehr geringe Latenzzeit haben kann. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2170 verwendet werden, um eine Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2134 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2172 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2136 kommuniziert werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2170 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2162 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cache-Speicher 2172 gespeichert sind, programmatisch Daten in dem gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Funktionen einer universellen GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCle oder NVLink) mit Host-Prozessor/Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann eine GPU auf einem Gehäuse oder Chip als Kerne integriert sein und über einen internen Prozessorbus/Interconnect innerhalb eines Gehäuses oder Chips mit den Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der ein Grafikprozessor verbunden ist, diesem Grafikprozessor Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet diese GPU dann eine dedizierte Schaltung/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet ist. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 in dem Grafik-Multiprozessor 2134 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
22 veranschaulicht ein Multi-GPU-Rechensystem 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 2200 einen Prozessor 2202 enthalten, der über einen Host-Schnittstellen-Switch 2204 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2206A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2204 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 2202 mit einem PCI-Express-Bus koppelt, über den der Prozessor 2202 mit den GPGPUs 2206A-D kommunizieren kann. In mindestens einer Ausführungsform können die GPGPUs 2206A-D über einen Satz von schnellen Punkt-zu-Punkt GPU-zu-GPU-Verbindungen 2216 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2216 mit jeder der GPGPUs 2206A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2216 eine direkte Kommunikation zwischen jeder der GPGPUs 2206A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2204 erforderlich ist, mit dem der Prozessor 2202 verbunden ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2216 geleitet wird, bleibt der Host-Schnittstellenbus 2204 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 2200 verfügbar, beispielsweise über ein oder mehrere Netzwerkgeräte. Während in mindestens einer Ausführungsform die GPGPUs 2206A-D über den Host-Schnittstellenschalter 2204 mit dem Prozessor 2202 verbunden sind, enthält der Prozessor 2202 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2216 und kann direkt mit den GPGPUs 2206A-D verbunden werden.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 im Multi-GPU-Rechensystem 2200 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
23 ist ein Blockdiagramm eines Grafikprozessors 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2300 eine Ringverbindung 2302, ein Pipeline-Frontend 2304, eine Media-Engine 2337 und Grafikkerne 2380A-2380N. In mindestens einer Ausführungsform verbindet die Ringverbindung 2302 den Grafikprozessor 2300 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2300 einer von vielen Prozessoren, die in ein Multi-Kern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2300 Stapel von Befehlen über die Ringverbindung 2302. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 2303 in dem Pipeline-Frontend 2304 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 2300 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über die Grafikkerne 2380A-2380N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2303 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2336. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2303, für mindestens einige Medienverarbeitungsbefehle, Befehle an ein Video-Frontend 2334, das mit der Medien-Engine 2337 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 2337 eine Video Quality Engine (VQE) 2330 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 2333 für die hardwarebeschleunigte Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2336 und die Medien-Engine 2337 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2380 bereitgestellt werden.
In mindestens einer Ausführungsform umfasst der Grafikprozessor 2300 skalierbare Thread-Ausführungsressourcen mit Grafikkernen 2380A-2380N (die modular sein können und manchmal als Kern- bzw. Core-Slices bezeichnet werden), die jeweils mehrere Subkerne 2350A-50N, 2360A-2360N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2300 eine beliebige Anzahl von Grafikkernen 2380A haben. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2300 einen Grafikkern 2380A mit mindestens einem ersten Subkern 2350A und einem zweiten Subkern 2360A. In mindestens einer Ausführungsform ist der Grafikprozessor 2300 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. 2350A). In mindestens einer Ausführungsform enthält der Grafikprozessor 2300 mehrere Grafikkerne 2380A-2380N, die jeweils einen Satz erster Subkerne 2350A-2350N und einen Satz zweiter Subkerne 2360A-2360N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 2350A-2350N mindestens einen ersten Satz von Ausführungseinheiten 2352A-2352N und Medien-/Textur-Sampler 2354A-2354N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 2360A-2360N mindestens einen zweiten Satz von Ausführungseinheiten 2362A-2362N und Abtastern bzw. Samplern 2364A-2364N. In mindestens einer Ausführungsform teilt sich jeder Subkern 2350A-2350N, 2360A-2360N einen Satz von gemeinsam genutzten Ressourcen 2370A-2370N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 815 im Grafikprozessor 2300 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, Funktionen und/oder Architekturen neuronaler Netzwerke oder hierin beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet werden.
24 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2400 veranschaulicht, der gemäß mindestens einer Ausführungsform Logikschaltungen zur Ausführung von Befehlen enthalten kann. In mindestens einer Ausführungsform kann der Prozessor 2400 Anweisungen ausführen, einschließlich x86-Anweisungen, ARM-Anweisungen, speziellen Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2400 Register zum Speichern gepackter Daten enthalten, wie z.B. 64-Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologie beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform kann der Prozessor 2400 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2400 ein In-Order-Frontend („Frontend“) 2401 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in einer Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Frontend 2401 mehrere Einheiten umfassen. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabholer bzw. - Prefetcher 2426 Anweisungen aus dem Speicher und führt Anweisungen einem Anweisungsdecoder 2428 zu, der wiederum Anweisungen decodiert oder interpretiert. Zum Beispiel decodiert der Anweisungsdecoder 2428 in mindestens einer Ausführungsform eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von einer Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Anweisungsdecoder 2428 einen Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform kann ein Spur- bzw. Trace-Cache 2430 decodierte Uops in programmgeordnete Sequenzen oder Spuren bzw. Traces in einer Uop-Warteschlange 2434 zur Ausführung zusammenstellen. Wenn der Trace-Cache 2430 auf eine komplexe Anweisung trifft, stellt in mindestens einer Ausführungsform ein Mikrocode-ROM 2432 die für die Ausführung einer Operation erforderlichen Uops bereit.
In mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollständigen Betrieb zu gewährleisten. In mindestens einer Ausführungsform kann der Anweisungsdecoder 2428 auf den Mikrocode-ROM 2432 zugreifen, um den Befehl auszuführen, wenn mehr als vier Mikro-Ops zur Ausführung des Befehls erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungsdecoder 2428 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2432 gespeichert werden, falls eine Anzahl von Mikro-Ops benötigt wird, um eine solche Operation auszuführen. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2430 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Befehle aus dem Mikrocode-ROM 2432 zu vervollständigen. In mindestens einer Ausführungsform kann das Frontend 2401 einer Maschine, nachdem der Mikrocode-ROM 2432 die Sequenzierung von Mikrobefehlen für eine Anweisung beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2430 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Execution-Engine („Out-of-Order-Engine“) 2403 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Logik für die Ausführung außerhalb der Reihenfolge über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform umfasst die Ausführungslogik 2403, ohne darauf beschränkt zu sein, einen Allokator/Register-Renamer bzw. -Umbenenner 2440, eine Speicher-Uop-Warteschlange 2442, eine Ganzzahl/Gleitkomma-Uop-Warteschlange 2444, einen Speicher-Planer 2446, einen schnellen Planer 2402, einen langsamen/allgemeinen Gleitkomma-Planer („langsamer/allgemeiner FP-Planer“) 2404 und einen einfachen Gleitkomma-Planer („einfacher FP-Planer“) 2406. In mindestens einer Ausführungsform werden der schnelle Planer 2402, der langsame/allgemeine Gleitkomma-Planer 2404 und der einfache Gleitkomma-Planer 2406 hier auch gemeinsam als „Uop-Planer 2402, 2404, 2406“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2440 Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register Umbenenner 2440 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2440 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2442 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2444 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Planer 2446 und den Uop-Planern 2402, 2404, 2406. In mindestens einer Ausführungsform bestimmen die Uop-Planer 2402, 2404, 2406, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Planer 2402 in jeder Hälfte eines Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 2404 und der einfache Gleitkomma-Planer 2406 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die Uop-Planer 2402, 2404, 2406 für Versende-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform umfasst der Ausführungsblock 2411, ohne darauf beschränkt zu sein, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 2408, eine Gleitkomma-Registerdatei/ein Bypass-Netzwerk („FP-Registerdatei/ Bypass-Netzwerk“) 2410, Adressgenerierungseinheiten („AGUs“) 2412 und 2414, schnelle Arithmetik-Logik-Einheiten (ALUs) („schnelle ALUs“) 2416 und 2418, eine langsame Arithmetik-Logik-Einheit („langsame ALU“) 2420, eine Gleitkomma-ALU („FP“) 2422 und eine Gleitkomma-Bewegungseinheit („FP move“) 2424. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2408 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2410 hierin auch als „Registerdateien 2408, 2410“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2412 und 2414, die schnellen ALUs 2416 und 2418, die langsame ALU 2420, die Gleitkomma-ALU 2422 und die Gleitkomma-Bewegungseinheit 2424 hier auch als „Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422 und 2424“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock 2411, ohne darauf beschränkt zu sein, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registernetzwerke 2408, 2410 zwischen den Uop-Planern 2402, 2404, 2406 und den Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422 und 2424 angeordnet sein. In mindestens einer Ausführungsform führt die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2408 Ganzzahl-Operationen aus. In mindestens einer Ausführungsform führt die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2410 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jedes der Registernetzwerke 2408, 2410, ohne darauf beschränkt zu sein, ein Bypass-Netzwerk enthalten, das gerade abgeschlossene Ergebnisse, die noch nicht in eine Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registernetzwerke 2408, 2410 Daten miteinander kommunizieren. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2408, ohne darauf beschränkt zu sein, zwei separate Registerdateien enthalten, eine Registerdatei für Daten niedriger Ordnung mit zweiunddreißig Bits und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bits. In mindestens einer Ausführungsform kann das Fließkomma-Registerdatei/das Bypass-Netzwerk 2410, ohne darauf beschränkt zu sein, 128 Bit breite Einträge enthalten, da Fließkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422, 2424 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registernetzwerke 2408, 2410 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2400, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2412, 2414, 2416, 2418, 2420, 2422, 2424 enthalten. In mindestens einer Ausführungsform können die Fließkomma-ALU 2422 und die Fließkomma-Bewegungseinheit 2424 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen für maschinelles Lernen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2422, ohne darauf beschränkt zu sein, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2416, 2418 übergeben werden. In mindestens einer Ausführungsform können schnelle ALUS 2416, 2418 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahl-Operationen an die langsame ALU 2420, da die langsame ALU 2420, ohne darauf beschränkt zu sein, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicher-Operationen von den AGUs 2412, 2414 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2416, die schnelle ALU 2418 und die langsame ALU 2420 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2416, die schnelle ALU 2418 und die langsame ALU 2420 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Fließkomma-ALU 2422 und die Fließkomma-Bewegungseinheit 2424 implementiert sein, um eine Reihe von Operanden mit Bits unterschiedlicher Breite zu unterstützen, z.B. 128 Bit breite gepackte Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen.
In mindestens einer Ausführungsform leiten die Uop-Planer 2402, 2404, 2406 abhängige Operationen ein, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2400, da Uops spekulativ geplant und ausgeführt werden können, auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es, wenn eine Datenlast in einem Daten-Cache fehlschlägt, abhängige Operationen in einer Pipeline geben, die einen Planer mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut zum Ablauf gebracht werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und ein Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch dazu ausgelegt sein, Anweisungssequenzen für Textketten-Vergleichsoperationen abzufangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen zur Identifizierung von Operanden verwendet werden können. In mindestens einer Ausführungsform kann es sich bei Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sind. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahl-Register 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die gesamte Inferenzierungs- und/oder Trainingslogik 815 in den Ausführungsblock 2411 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere der im Ausführungsblock 2411 dargestellten ALUs verwenden. Darüber hinaus können Gewichtsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2411 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
25 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2500 Anweisungen, die dann, wenn sie von dem Deep-Learning-Anwendungsprozessor 2500 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2500 veranlassen, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2500 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2500 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2500, ohne darauf beschränkt zu sein, Verarbeitungscluster 2510(1)-2510(12), Inter-Chip-Links („ICLs“) 2520(1)-2520(12), Inter-Chip-Controller („ICCs“) 2530(1)-2530(2), Hochbandbreitenspeicher der zweiten Generation („HBM2“) 2540(1)-2540(4), Speicher-Controller („Mem Ctrlrs“) 2542(1)-2542(4), eine physische Schicht für Hochbandbreitenspeicher („HBM PHY“) 2544(1)-2544(4), eine Verwaltungs-Controller-Zentralverarbeitungseinheit („Verwaltungs-Controller-CPU“) 2550, einen Serial Peripheral Interface, Inter-Integrated Circuit und General Purpose Input/Output Block („SPI, I2C, GPIO“) 2560, einen Peripheral Component Interconnect Express Controller und Direct Memory Access Block („PCle Controller und DMA“) 2570 und einen Peripheral Component Interconnect Express Port mit sechzehn Lanes („PCI Express x 16“) 2580.
In mindestens einer Ausführungsform können Verarbeitungscluster 2510 Deep-Learning-Operationen durchführen, einschließlich Inferenzierungs- oder Vorhersageoperationen auf der Grundlage von Gewichtsparametern, die mit einem oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2510, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2500 eine beliebige Anzahl und Art von Verarbeitungsclustern 2500 umfassen. In mindestens einer Ausführungsform sind Inter-Chip-Verbindungen 2520 bi-direktional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2520 und ein Inter-Chip-Controller 2530 mehreren Deep-Learning-Anwendungsprozessoren 2500, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzwerken verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2500 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2520 und ICCs 2530 enthalten.
In mindestens einer Ausführungsform stellen die HBM2s 2540 insgesamt 32 Gigabyte (GB) Speicher zur Verfügung. In mindestens einer Ausführungsform ist der HBM2 2540(i) sowohl dem Speicher-Controller 2542(i) als auch dem HBM PHY 2544(i) zugeordnet, wobei „i“ eine beliebige ganze Zahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2540 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speicher-Controllern 2542 und HBM PHYs 2544 verbunden sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 2560, PCIe-Controller und DMA 2570 und/oder PCle 2580 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt werden, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards in einer beliebigen technisch machbaren Weise ermöglichen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2500 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2500 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder von dem Deep-Learning-Anwendungsprozessor 2500 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2500 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
26 ist ein Blockdiagramm eines neuromorphen Prozessors 2600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600 eine oder mehrere Inputs bzw. Eingaben von Quellen außerhalb des neuromorphen Prozessors 2600 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2602 innerhalb des neuromorphen Prozessors 2600 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2602 und ihre Komponenten unter Verwendung von Schaltungen oder Logik, einschließlich einer oder mehrerer Arithmetik-Logik-Einheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600, ohne darauf beschränkt zu sein, Tausende oder Millionen von Instanzen von Neuronen 2602 umfassen, es kann jedoch jede geeignete Anzahl von Neuronen 2602 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2602 einen Neuroneneingang 2604 und einen Neuronenausgang 2606 umfassen. In mindestens einer Ausführungsform können die Neuronen 2602 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2602 übertragen werden können. Zum Beispiel können in mindestens einer Ausführungsform die Neuroneneingänge 2604 und die Neuronenausgänge 2606 über Synapsen 2608 miteinander verbunden sein.
In mindestens einer Ausführungsform können die Neuronen 2602 und die Synapsen 2608 so miteinander verbunden sein, dass der neuromorphe Prozessor 2600 arbeitet, um die von dem neuromorphen Prozessor 2600 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2602 einen Ausgangsimpuls (oder „Feuer“ oder „Spike“) senden, wenn die über den Neuroneneingang 2604 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2602 die an den Neuroneneingängen 2604 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2602 beispielsweise als undichte Integrations- und Feuerneuronen implementiert sein, wobei das Neuron 2602 eine Ausgabe (oder ein „Feuer“) unter Verwendung einer Übertragungsfunktion, wie z.B. einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein leckbehaftetes Integrations- und Feuerneuron die an den Neuroneneingängen 2604 empfangenen Signale zu einem Membranpotenzial summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotenzial zu reduzieren. In mindestens einer Ausführungsform kann ein undichtes Integrations- und Feuerneuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2604 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d.h., bevor ein Membranpotenzial zu niedrig wird, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2602 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abklingen lassen. In mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2602 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Komparatorschaltungen oder Logik enthalten, die einen Ausgangs-Spike an dem Neuronenausgang 2606 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2604 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2602, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z.B. ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2602, nachdem das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2602 durch die Synapsen 2608 miteinander verbunden sein. In mindestens einer Ausführungsform können die Synapsen 2608 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2602 zu einem Eingang eines zweiten Neurons 2602 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2602 Informationen über mehr als eine Instanz der Synapse 2608 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2606 über eine Instanz der Synapse 2608 mit einer Instanz des Neuroneneingangs 2604 in dem gleichen Neuron 2602 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2602, die eine Ausgabe erzeugt, die über eine Instanz der Synapse 2608 zu übertragen ist, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2608 bezeichnet sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2602, die eine über eine Instanz der Synapse 2608 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2608 bezeichnet sein. Da eine Instanz des Neurons 2602 Eingaben von einer oder mehreren Instanzen der Synapse 2608 empfangen und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2608 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 2602 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 2608 sein.
In mindestens einer Ausführungsform können die Neuronen 2602 in einer oder mehreren Schichten organisiert sein. In mindestens einer Ausführungsform kann jede Instanz eines Neurons 2602 einen Neuronenausgang 2606 haben, der sich über eine oder mehrere Synapsen 2608 zu einem oder mehreren Neuroneneingängen 2604 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2606 der Neuronen 2602 in einer ersten Schicht 2610 mit Neuroneneingängen 2604 der Neuronen 2602 in einer zweiten Schicht 2612 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2610 als „Feed-Forward-Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2602 in einer Instanz der ersten Schicht 2610 zu jeder Instanz eines Neurons 2602 in der zweiten Schicht 2612 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2610 als eine „vollständig verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2602 in einer Instanz der zweiten Schicht 2612 auf weniger als alle Instanzen des Neurons 2602 in einer dritten Schicht 2614 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2612 als „spärlich verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform können sich Neuronen 2602 in der zweiten Schicht 2612 zu Neuronen 2602 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2602 auch in der zweiten Schicht 2612. In mindestens einer Ausführungsform kann die zweite Schicht 2612 als „rekurrente Schicht“ bezeichnet sein. „In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600, ohne darauf beschränkt zu sein, jede geeignete Kombination von rekurrenten Schichten und Vorwärtsschichten enthalten, einschließlich, ohne darauf beschränkt zu sein, sowohl spärlich verbundene Vorwärtsschichten als auch vollständig verbundene Vorwärtsschichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600, ohne darauf beschränkt zu sein, eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen enthalten, um die Synapse 2608 mit den Neuronen 2602 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2600, ohne darauf beschränkt zu sein, eine Schaltung oder Logik enthalten, die es ermöglicht, Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzwerks und des Neuronen-Fan-In/Out verschiedenen Neuronen 2602 zuzuordnen. Zum Beispiel können in mindestens einer Ausführungsform Synapsen 2608 mit Neuronen 2602 unter Verwendung einer Verbindungsstruktur, wie Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten unter Verwendung von Schaltkreisen oder Logik implementiert sein.
27 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform enthält das System 2700 einen oder mehrere Prozessoren 2702 und einen oder mehrere Grafikprozessoren 2708 und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2702 oder Prozessorkernen 2707 sein. In mindestens einer Ausführungsform ist das System 2700 eine Verarbeitungsplattform, die in einen integrierten System-on-a-Chip (SoC)-Schaltkreis zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das System 2700 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole umfassen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2700 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2700 auch ein Wearable-Gerät umfassen, mit diesem gekoppelt oder in dieses integriert sein, wie z.B. ein Wearable-Gerät für eine intelligente Uhr, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2700 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 2702 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2708 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 2702 jeweils einen oder mehrere Prozessorkerne 2707 zur Verarbeitung von Befehlen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware ausführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2707 so konfiguriert, dass er eine bestimmte Befehlssequenz 2709 verarbeitet. In mindestens einer Ausführungsform kann die Befehlssequenz 2709 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder die Verarbeitung über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2707 jeweils eine andere Befehlssequenz 2709 verarbeiten, die Befehle enthalten kann, um die Emulation anderer Befehlssequenzen zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2707 auch andere Verarbeitungsgeräte enthalten, z.B. einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform enthält der Prozessor 2702 einen Cache-Speicher 2704. In mindestens einer Ausführungsform kann der Prozessor 2702 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internen Cache-Speichern haben. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2702 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2702 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der von den Prozessorkernen 2707 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2706 in dem Prozessor 2702 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen enthalten kann (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2706 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2702 mit einem oder mehreren Schnittstellenbus(en) 2710 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2702 und anderen Komponenten im System 2700 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2710 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 2710 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen umfassen. In mindestens einer Ausführungsform umfassen der/die Prozessor(en) 2702 einen integrierten Speicher-Controller 2716 und einen Plattform-Controller-Hub 2730. In mindestens einer Ausführungsform ermöglicht der Speicher-Controller 2716 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2700, während der Plattform-Controller-Hub (PCH) 2730 Verbindungen zu E/A-Geräten über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann eine Speichervorrichtung 2720 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechsel-Speicher oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2720 als Systemspeicher für das System 2700 arbeiten, um Daten 2722 und Anweisungen 2721 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2702 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt der Speichercontroller 2716 auch mit einem optionalen externen Grafikprozessor 2712, der mit einem oder mehreren Grafikprozessoren 2708 in den Prozessoren 2702 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2711 mit Prozessor(en) 2702 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2711 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) verbunden ist, umfassen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2711 eine kopfmontiertes Anzeige (HMD, Head Mounted Display) umfassen, wie z.B. ein stereoskopisches Anzeigegerät zur Verwendung in Virtual-Reality (VR)-Anwendungen oder Augmented-Reality (AR)-Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 2730 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 2720 und dem Prozessor 2702 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform umfassen die E/A-Peripheriegeräte unter anderem einen Audiocontroller 2746, einen Netzwerkcontroller 2734, eine Firmware-Schnittstelle 2728, einen drahtlosen Transceiver 2726, Berührungssensoren 2725 und eine Datenspeichervorrichtung 2724 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 2724 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie z.B. einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 2725 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren umfassen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2726 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver sein, wie z.B. ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2728 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI, Unified Extensible Firmware Interface) sein. In mindestens einer Ausführungsform kann der Netzwerk-Controller 2734 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerk-Controller (nicht dargestellt) mit dem Schnittstellenbus 2710. In mindestens einer Ausführungsform ist der Audio-Controller 2746 ein Mehrkanal-High-Definition-Audio-Controller. In mindestens einer Ausführungsform enthält das System 2700 einen optionalen Legacy-E/A-Controller 2740 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 (PS/2)) mit dem System 2700. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2730 auch mit einem oder mehreren Universal Serial Bus (USB)-Controllern 2742 verbunden werden, die Eingabegeräte, wie z.B. Tastatur- und Mauskombinationen 2743, eine Kamera 2744 oder andere USB-Eingabegeräte verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speicher-Controllers 2716 und des Plattform-Controller-Hubs 2730 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2712, integriert sein. In mindestens einer Ausführungsform können Plattform-Controller-Hub 2730 und/oder Speicher-Controller 2716 extern zu einem oder mehreren Prozessor(en) 2702 sein. Zum Beispiel kann das System 2700 in mindestens einer Ausführungsform einen externen Speicher-Controller 2716 und einen Plattform-Controller-Hub 2730 enthalten, der als Speicher-Controller-Hub und Peripherie-Controller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 2702 in Verbindung steht.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in den Grafikprozessor 2700 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2700 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingsverfahren durchzuführen.
28 ist ein Blockdiagramm eines Prozessors 2800 mit einem oder mehreren Prozessorkernen 2802A-2802N, einem integrierten Speichercontroller 2814 und einem integrierten Grafikprozessor 2808, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2800 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2802N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2802A-2802N eine oder mehrere interne Cache-Einheiten 2804A-2804N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2806.
In mindestens einer Ausführungsform repräsentieren die internen Cache-Einheiten 2804A-2804N und die gemeinsam genutzten Cache-Einheiten 2806 eine Cache-Speicherhierarchie innerhalb des Prozessors 2800. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2804A-2804N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, umfassen, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert wird. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2806 und 2804A-2804N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2800 auch einen Satz von einer oder mehreren Bus-Controller-Einheiten 2816 und einen Systemagentenkern 2810 enthalten. In mindestens einer Ausführungsform verwalten die Bus-Controller-Einheiten 2816 eine Reihe von Peripherie-Bussen, wie z.B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 2810 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagentenkern 2810 einen oder mehrere integrierte Speicher-Controller 2814, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform umfassen einer oder mehrere der Prozessorkerne 2802A-2802N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform umfasst der Systemagentenkern 2810 Komponenten zum Koordinieren und Betreiben der Kerne 2802A-2802N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2810 zusätzlich eine Leistungssteuerungseinheit (PCU) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2802A-2802N und des Grafikprozessors 2808 umfasst.
In mindestens einer Ausführungsform enthält der Prozessor 2800 zusätzlich den Grafikprozessor 2808 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform koppelt der Grafikprozessor 2808 mit gemeinsam genutzten Cache-Einheiten 2806 und dem Systemagentenkern 2810, einschließlich eines oder mehrerer integrierter Speicher-Controller 2814. In mindestens einer Ausführungsform enthält der Systemagentenkern 2810 auch eine Anzeige-Steuereinrichtung 2811, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeige-Steuereinrichtung 2811 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2808 gekoppelt ist, oder er kann in den Grafikprozessor 2808 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2812 verwendet, um interne Komponenten des Prozessors 2800 zu verbinden. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, wie z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2808 über eine E/A-Verbindung 2813 mit der Ringverbindung 2812 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die E/A-Verbindung 2813 mindestens eine von mehreren Arten von E/A-Verbindungen, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2818, wie z.B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2802A-2802N und der Grafikprozessor 2808 das eingebettete Speichermodul 2818 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N in Bezug auf die Befehlssatzarchitektur (ISA, Instruction Set Architecture) heterogen, wobei einer oder mehrere der Prozessorkerne 2802A-2802N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2802A-2802N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2802A-2802N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2800 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in den Grafikprozessor 2810 integriert sein. Zum Beispiel können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere ALUs verwenden, die in einer 3D-Pipeline, einem oder mehreren Grafikkernen 2802, einer gemeinsam genutzten Funktionslogik oder einer anderen Logik in 28 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Prozessors 2800 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
29 ist ein Blockdiagramm eines Grafikprozessors 2900, der eine diskrete Grafikverarbeitungseinheit oder ein mit mehreren Prozessorkernen integrierter Grafikprozessor sein kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2900 über eine speicherabgebildete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 2900 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform enthält der Grafikprozessor 2900 eine Speicherschnittstelle 2914 für den Zugriff auf den Speicher. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2914 eine Schnittstelle zu lokalem Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zu Systemspeicher.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2900 auch eine Anzeige-Steuereinrichtung 2902 zur Ansteuerung von Anzeigeausgabedaten an ein Anzeigegerät 2920. In mindestens einer Ausführungsform umfasst die Anzeige-Steuereinrichtung 2902 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigevorrichtung 2920 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2920 eine interne oder externe Anzeigevorrichtung sein. In mindestens einer Ausführungsform ist die Anzeigevorrichtung 2920 eine am Kopf montierte Anzeigevorrichtung, wie z.B. eine Anzeigevorrichtung für virtuelle Realität (VR, Virtual Reality) oder eine Anzeigevorrichtung für erweiterte Realität (AR, Augmented Reality). In mindestens einer Ausführungsform umfasst der Grafikprozessor 2900 eine Videocodec-Engine 2906 zum Codieren, Decodieren oder Transcodieren von Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten, einschließlich, aber nicht beschränkt auf MPEG-Formate (Moving Picture Experts Group) wie MPEG-2, AVC-Formate (Advanced Video Coding) wie H.264/MPEG-4 AVC, sowie Society of Motion Picture & Television Engineers (SMPTE) 421M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2900 eine Block Image Transfer (BLIT)-Engine 2904 zur Durchführung von zweidimensionalen (2D) Rasterisierungsoperationen, einschließlich z.B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten einer Grafikverarbeitungs-Engine (GPE) 2910 durchgeführt. In mindestens einer Ausführungsform ist die GPE 2910 eine Rechen-Engine zur Durchführung von Grafikoperationen, einschließlich dreidimensionaler (3D) Grafikoperationen und Medienoperationen.
In mindestens einer Ausführungsform umfasst die GPE 2910 eine 3D-Pipeline 2912 zur Durchführung von 3D-Operationen, wie z.B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z.B. Rechteck, Dreieck usw.) wirken. In mindestens einer Ausführungsform umfasst die 3D-Pipeline 2912 programmierbare und Festfunktionselemente, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads an ein 3D/Media-Subsystem 2915 übergeben. Während die 3D-Pipeline 2912 zur Durchführung von Medienoperationen verwendet werden kann, enthält die GPE 2910 in mindestens einer Ausführungsform auch eine Medien-Pipeline 2916, die zur Durchführung von Medienoperationen, wie z.B. Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform enthält die Medien-Pipeline 2916 Festfunktions- oder programmierbare Logikeinheiten, um eine oder mehrere spezialisierte Medienoperationen durchzuführen, wie z.B. Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle oder im Namen der Videocodec-Engine 2906. In mindestens einer Ausführungsform enthält die Medien-Pipeline 2916 zusätzlich eine Thread-Spawning-Einheit, um Threads zur Ausführung auf dem 3D/Media-Subsystem 2915 zu erzeugen. In mindestens einer Ausführungsform führen erzeugte Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die in dem 3D/Media-Subsystem 2915 enthalten sind.
In mindestens einer Ausführungsform enthält das 3D/Media-Subsystem 2915 eine Logik zum Ausführen von Threads, die von der 3D-Pipeline 2912 und der Media-Pipeline 2916 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 2912 und die Medien-Pipeline 2916 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 2915, das eine Thread-Versendelogik zum Arbitrieren und Verteilen verschiedener Anforderungen an verfügbare Thread-Ausführungsressourcen enthält. In mindestens einer Ausführungsform umfassen die Ausführungsressourcen ein Array von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads. In mindestens einer Ausführungsform umfasst das 3D/Medien-Subsystem 2915 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten. In mindestens einer Ausführungsform umfasst das Subsystem 2915 auch einen gemeinsamen Speicher, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads gemeinsam zu nutzen und Ausgabedaten zu speichern.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 werden hier in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in den Grafikprozessor 2900 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzverfahren eine oder mehrere der ALUs verwenden, die in der 3D-Pipeline 2912 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2900 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
IG. 30 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine 3010 eines Grafikprozessors, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungs-Engine (GPE) 3010 eine Version der in 29 gezeigten GPE 2910. In mindestens einer Ausführungsform ist eine Medien-Pipeline 3016 optional und muss nicht explizit in der GPE 3010 enthalten sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3010 gekoppelt.
In mindestens einer Ausführungsform ist die GPE 3010 mit einem Befehlsstreamer 3003 gekoppelt oder enthält einen solchen, der einen Befehlsstrom an eine 3D-Pipeline 3012 und/oder Medien-Pipeline 3016 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 3003 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 3003 Befehle von dem Speicher und sendet Befehle an die 3D-Pipeline 3012 und/oder die Medien-Pipeline 3016. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3012 und die Media-Pipeline 3016 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer enthalten, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3012 auch Verweise auf Daten enthalten, die im Speicher gespeichert sind, wie z.B. Vertex- und Geometriedaten für die 3D-Pipeline 3012 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3016, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3012 und die Medien-Pipeline 3016 Befehle und Daten, indem sie Operationen ausführen oder einen oder mehrere Ausführungsthreads an ein Grafikkern-Array 3014 senden. In mindestens einer Ausführungsform enthält das Grafikkern-Array 3014 einen oder mehrere Blöcke von Grafikkernen (z.B. Grafikkern(e) 3015A, Grafikkern(e) 3015B), wobei jeder Block einen oder mehrere Grafikkerne enthält. In mindestens einer Ausführungsform umfasst jeder Grafikkern einen Satz von Grafikausführungsressourcen, der eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz, einschließlich der Inferenzierungs- und/oder Trainingslogik 815 in 8A und 8B, umfasst.
In mindestens einer Ausführungsform enthält die 3D-Pipeline 3012 eine Festfunktions- und programmierbare Logik zur Verarbeitung eines oder mehrerer Shader-Programme, wie z.B. Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme, durch die Verarbeitung von Anweisungen und die Weiterleitung von Ausführungsthreads an das Grafikkern-Array 3014. In mindestens einer Ausführungsform stellt das Grafikkern-Array 3014 einen einheitlichen Block von Ausführungsressourcen zur Verwendung bei der Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform umfasst eine Mehrzweck-Ausführungslogik (z.B. Ausführungseinheiten) innerhalb der Grafikkerne 3015A-3015B des Grafikkern-Arrays 3014 Unterstützung für verschiedene 3D-API-Shader-Sprachen und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mit mehreren Shadern verbunden sind.
In mindestens einer Ausführungsform enthält das Grafikkern-Array 3014 auch Ausführungslogik zur Durchführung von Medienfunktionen, wie z.B. Video- und/oder Bildverarbeitung. In mindestens einer Ausführungsform enthalten die Ausführungseinheiten zusätzlich eine Universallogik, die so programmiert werden kann, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Universal-Rechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf dem Grafikkern-Array 3014 ausgeführt werden, in einem vereinheitlichten Rückkehrpuffer bzw. Unified Return Buffer (URB) 3018 in den Speicher ausgegeben werden. In mindestens einer Ausführungsform kann der URB 3018 Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 3018 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf dem Grafikkern-Array 3014 ausgeführt werden. In mindestens einer Ausführungsform kann URB 3018 zusätzlich für die Synchronisierung zwischen Threads auf dem Grafikkern-Array 3014 und der Festfunktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3020 verwendet werden.
In mindestens einer Ausführungsform ist das Grafikkern-Array 3014 skalierbar, so dass das Grafikkern-Array 3014 eine variable Anzahl von Grafikkernen enthält, die jeweils eine variable Anzahl von Ausführungseinheiten auf der Grundlage einer Zielleistung und eines Leistungsniveaus der GPE 3010 aufweisen. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist das Grafikkern-Array 3014 mit der gemeinsam genutzten Funktionslogik 3020 gekoppelt, die mehrere Ressourcen enthält, die von den Grafikkernen in dem Grafikkern-Array 3014 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3020 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die dem Grafikkern-Array 3014 eine spezielle Zusatzfunktionalität bereitstellen. In mindestens einer Ausführungsform umfasst die gemeinsam genutzte Funktionslogik 3020 eine Abtaster- bzw. Sampler-Einheit 3021, eine Mathematikeinheit 3022 und eine Inter-Thread-Kommunikationslogik (ITC) 3023, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3025 in der gemeinsamen Funktionslogik 3020 enthalten oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn der Bedarf an einer spezialisierten Funktion für die Aufnahme in das Grafikkern-Array 3014 nicht ausreicht. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3020 verwendet und mit anderen Ausführungsressourcen innerhalb des Grafikkern-Arrays 3014 geteilt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3020, die von dem Grafikkern-Array 3014 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3316 innerhalb des Grafikkern-Arrays 3014 enthalten sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3316 innerhalb des Grafikkern-Arrays 3014 einige oder alle Logiken innerhalb der gemeinsam genutzten Funktionslogik 3020 enthalten. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3020 innerhalb der gemeinsam genutzten Funktionslogik 3026 des Grafikkernarrays 3014 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3020 zugunsten der gemeinsam genutzten Funktionslogik 3026 in dem Grafikkern-Array 3014 ausgeschlossen.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in den Grafikprozessor 3010 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere der ALUs verwenden, die in der 3D-Pipeline 3012, dem/den Grafikkern(en) 3015, der gemeinsam genutzten Funktionslogik 3026, der gemeinsam genutzten Funktionslogik 3020 oder einer anderen Logik in 30 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3010 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
31 ist ein Blockdiagramm der Hardwarelogik eines Grafikprozessorkerns 3100 gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3100 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 3100, der manchmal auch als Kern- bzw. Core-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3100 beispielhaft für ein Grafikkern-Slice, und kann ein Grafikprozessor, wie hierin beschrieben, mehrere Grafikkern-Slices enthalten, die auf Soll-Energie- und -Leistungshüllen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 3100 einen Festfunktionsblock 3130 enthalten, der mit mehreren Subkernen 3101A-3101F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke mit Universal- und Festfunktionslogik enthalten.
In mindestens einer Ausführungsform umfasst der Festfunktionsblock 3130 eine Geometrie- und Festfunktions-Pipeline 3136, die von allen Subkernen in dem Grafikprozessor 3100 gemeinsam genutzt werden kann, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Stromverbrauch. In mindestens einer Ausführungsform umfasst die Geometrie- und Festfunktions-Pipeline 3136 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Versender sowie einen Unified-Return-Puffer-Verwalter, der Unified-Return-Puffer verwaltet.
n mindestens einer Ausführungsform umfasst der Festfunktionsblock 3130 auch eine Grafik-SoC-Schnittstelle 3137, einen Grafik-Mikrocontroller 3138 und eine Medien-Pipeline 3139. In mindestens einer Ausführungsform stellt die Grafik-SoC-Schnittstelle 3137 eine Schnittstelle zwischen dem Grafikkern 3100 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3138 ein programmierbarer Subprozessor, der so konfiguriert sein kann, dass er verschiedene Funktionen des Grafikprozessors 3100 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medien-Pipeline 3139 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 3139 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 3101A-3101F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3137 dem Grafikkern 3100 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoCs, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3137 auch die Kommunikation mit Geräten mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht die Nutzung und/oder implementiert globale Speicher-Atome, die von dem Grafikkern 3100 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 3137 auch Energieverwaltungssteuerungen für den Grafikprozessorkern 3100 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 3100 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3137 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Versender, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medien-Pipeline 3139 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. Geometrie- und Festfunktions-Pipeline 3136 und/oder eine Geometrie- und Festfunktions-Pipeline 3114), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3100 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 3102A-3102F, 3104A-3104F der Ausführungseinheiten (EU) in den Subkernen 3101A-3101F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoC mit Grafikkern 3100 ausgeführt wird, Arbeitslasten an einen von mehreren Grafikprozessorpfaden übermitteln, der einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als Nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen vorhandener Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3138 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 3100 ermöglichen, indem er dem Grafikkern 3100 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3100 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3100 mehr oder weniger als die dargestellten Unterkerne 3101A-3101F haben, bis hin zu N modularen Unterkernen. Für jeden Satz von N Unterkernen kann der Grafikkern 3100 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 3110, einen gemeinsam genutzten und/oder Cache-Speicher 3112, eine Geometrie-/Festfunktions-Pipeline 3114 sowie eine zusätzliche Festfunktionslogik 3116 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge umfassen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3110 Logikeinheiten (z.B. Abtaster-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) enthalten, die von allen N Subkernen innerhalb des Grafikkerns 3100 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der gemeinsam genutzte und/oder Cache-Speicher 3112 ein Cache der letzten Ebene für die N Subkerne 3101A-3101F innerhalb des Grafikkerns 3100 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 3114 anstelle der Geometrie-/Festfunktions-Pipeline 3136 innerhalb des Festfunktionsblocks 3130 enthalten sein und kann ähnliche Logikeinheiten umfassen.
In mindestens einer Ausführungsform enthält der Grafikkern 3100 zusätzliche Festfunktionslogik 3116, die verschiedene Festfunktions-Beschleunigungslogik zur Verwendung durch den Grafikkern 3100 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 3116 eine zusätzliche Geometrie-Pipeline für die Verwendung in positionsabhängigen Shading. Bei positionsabhängigem Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie- und Festfunktions-Pipelines 3114, 3136 und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 3116 enthalten sein kann. In mindestens einer Ausführungsform ist eine Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3116 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt werden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3116 auch eine Logik zur Beschleunigung des maschinellen Lernens enthalten, z.B. eine Festfunktionslogik zur Matrixmultiplikation, für Implementierungen, die Optimierungen für das Training oder die Inferenzierung des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafik-Subkern 3101A-3101F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechen-Operationen im Ansprechen auf Anforderungen von Grafik-Pipeline-, Medien-Pipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform umfassen die Grafiksubkerne 3101A-3101F mehrere EU-Arrays 3102A-3102F, 3104A-3104F, Thread-Versendungs- und Inter-Thread-Kommunikationslogik (TD/IC) 3103A-3103F, einen 3D-(z.B. Textur-) Abtaster 3105A-3105F, einen Medien-Abtaster 3106A-3106F, einen Shader-Prozessor 3107A-3107F und einen gemeinsamen lokalen Speicher (SLM) 3108A-3108F. In mindestens einer Ausführungsform enthalten die EU-Arrays 3102A-3102F, 3104A-3104F jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechen-Operation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3103A-3103F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Subkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 3105A-3105F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Abtaster Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das einer bestimmten Textur zugordnet ist, unterschiedlich lesen. In mindestens einer Ausführungsform können die Medien-Abtaster 3106A-3106F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 3101A-3101F abwechselnd einen einheitlichen 3D- und Medien-Abtaster enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Subkerne 3101A-3101F ausgeführt werden, den gemeinsamen lokalen Speicher 3108A-3108F in jedem Subkern nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Vorrat bzw. Pool von On-Chip-Speicher verwenden können.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in den Grafikprozessor 3110 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungsverfahren eine oder mehrere der ALUs verwenden, die in einer 3D-Pipeline, einem Grafik-Mikrocontroller 3138, einer Geometrie- und Festfunktions-Pipeline 3114 und 3136 oder einer anderen Logik in 31 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen unter Verwendung einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 3100 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
32A-32B veranschaulichen die Thread-Ausführungslogik 3200 einschließlich eines Arrays von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform. 32A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3200 verwendet wird. 32B veranschaulicht beispielhafte interne Details einer Grafikausführungseinheit 3208 gemäß mindestens einer Ausführungsform.
Wie in 32A dargestellt, umfasst die Thread-Ausführungslogik 3200 in mindestens einer Ausführungsform einen Shader-Prozessor 3202, einen Thread-Versender 3204, einen Anweisungs-Cache 3206, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 3207A-3207N und 3208A-3208N, einen Abtaster 3210, einen Daten-Cache 3212 und einen Datenport 3214. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem es eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 3208A-N oder 3207A-N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 3200 eine oder mehrere Verbindungen zum Speicher, wie z.B. zum Systemspeicher oder Cache-Speicher, über einen oder mehrere der folgenden Elemente: Anweisungs-Cache 3206, Datenport 3214, Abtaster 3210 und Ausführungseinheiten 3207 oder 3208. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 3207A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3207 und/oder 3208 skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu umfassen.
n mindestens einer Ausführungsform werden die Ausführungseinheiten 3207 und/oder 3208 hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 3202 verschiedene Shader-Programme verarbeiten und Ausführungs-Threads, die den Shader-Programmen zugeordnet sind, über einen Thread-Versender 3204 verteilen. In mindestens einer Ausführungsform enthält der Thread-Versender 3204 eine Logik, um Thread-Initiierungsanforderungen von Grafik- und Medien-Pipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in Ausführungseinheiten 3207 und/oder 3208 zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tesselations- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Versender 3204 auch Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3207 und/oder 3208 einen Befehlssatz, der native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle enthält, so dass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrieprogramme und/oder Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z.B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3207 und/oder 3208, die eine oder mehrere Arithmetik-Logik-Einheiten (ALUs) umfassen, zur SIMD (Single Instruction Multiple Data)-Ausführung fähig, und ermöglicht der Multi-Thread-Betrieb eine effiziente Ausführungsumgebung trotz höherer Latenz bei Speicherzugriffen. In mindestens einer Ausführungsform hat jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Pipelines pro Takt, die Ganzzahl-, Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3207 und/oder 3208, dass ein wartender Thread schläft, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3207 und/oder 3208 auf Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen eine „Ausführungsgröße“ oder Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetik-Logik-Einheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3207 und/oder 3208 Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform enthält ein Befehlssatz der Ausführungseinheit SIMD-Befehle. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und verarbeitet die Ausführungseinheit verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und bearbeitet eine Ausführungseinheit einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 3209A-3209N zusammengefasst werden, die eine gemeinsame Thread-Steuerungslogik (3211A-3211N) für verschmolzene EUs aufweist, wie z.B. die Ausführungseinheit 3207A, die mit der Ausführungseinheit 3208A zur verschmolzenen Ausführungseinheit 3209A verschmolzen ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen sein. In mindestens einer Ausführungsform kann jede EU in einer verschmolzenen EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer verschmolzenen EU-Gruppe je nach verschiedenen Ausführungsformen variieren kann. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform umfasst jede fusionierte Grafikausführungseinheit 3209A-3209N mindestens zwei Ausführungseinheiten. Zum Beispiel enthält in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 3209A eine erste EU 3207A, eine zweite EU 3208A und eine Thread-Steuerlogik 3211A, die der ersten EU 3207A und der zweiten EU 3208A gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3211A Threads, die auf der fusionierten Grafikausführungseinheit 3209A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3209A-3209N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z.B. 3206) in der Thread-Ausführungslogik 3200 enthalten, um Thread-Befehle für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 3212) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist der Abtaster 3210 enthalten, um ein Texturabtasten für 3D-Operationen und ein Medienabtasten für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform umfasst der Abtaster 3210 eine spezielle Textur- oder Medienabtastungs-Funktionalität, um Textur- oder Mediendaten während des Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten an eine Ausführungseinheit übergeben werden.
In mindestens einer Ausführungsform senden Grafik- und Medien-Pipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3200 über die Thread-Spawning- und Versende-Logik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3202 aufgerufen, um weitere Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3202 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform verteilt der Shader-Prozessor 3202 zur Ausführung eines Shader-Programms Threads über den Thread-Versender 3204 an eine Ausführungseinheit (z.B. 3208A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 3202 die Texturabtastlogik in dem Abtaster 3210, um auf Texturdaten in den in dem Speicher gespeicherten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
n mindestens einer Ausführungsform stellt der Datenport 3214 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3200 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform umfasst der Datenport 3214 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 3212) oder ist mit diesem/diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 32B dargestellt, kann eine Grafikausführungseinheit 3208 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 3237, ein allgemeines Registerdatei-Array (GRF) 3224, ein architektonisches Registerdatei-Array (ARF) 3226, einen Thread-Arbiter bzw. -Vermittler 3222, eine Sendeeinheit 3230, eine Verzweigungseinheit 3232, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3234 und einen Satz dedizierter Ganzzahl-SIMD-ALUs 3235 umfassen. In mindestens einer Ausführungsform enthalten das GRF 3224 und das ARF 3226 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 3208 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in der ARF 3226 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3224 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungsstatus jedes Threads, einschließlich der Befehlszeiger für jeden Thread, in Thread-spezifischen Registern im ARF 3226 gehalten werden.
n mindestens einer Ausführungsform hat die Grafikausführungseinheit 3208 eine Architektur, die eine Kombination aus Simultaneous Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform hat die Architektur eine modulare Konfiguration, die zur Entwurfszeit auf der Grundlage einer Zielanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 3208 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können.
In mindestens einer Ausführungsform kann der Thread-Vermittler 3222 des Threads der Grafikausführungseinheit 3208 Anweisungen an eine der Sendeeinheiten 3230, Verzweigungseinheiten 3232 oder SIMD-FPU(s) 3234 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb des GRF 3224 zugreifen, wobei jedes Register 32 Bytes speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheitsthread Zugriff auf 4 Kilobyte innerhalb des GRF 3224, obwohl Ausführungsformen nicht so begrenzt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kilobytes zugreifen können, kann das GRF 3224 insgesamt 28 Kilobytes speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtaster-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Befehle abgewickelt, die durch Nachrichtenübergabe an die Sendeeinheit 3230 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an die Verzweigungseinheit 3232 gesendet, um SIMD-Divergenz und eventuelle Konvergenz zu erleichtern.
n mindestens einer Ausführungsform enthält die Grafikausführungseinheit 3208 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3234 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 3234 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 3234 bis zu M Anzahl von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-GleitkommaOperationen SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine FPU erweiterte mathematische Fähigkeiten, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 3235 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit maschinellen Lernberechnungen optimiert sein können.
n mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 3208 in einer Gruppierung von Grafiksubkernen (z.B. einem Sub-Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 3208 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3208 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Einzelheiten zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform können Teile oder die Gesamtheit der Inferenzierungs- und/oder Trainingslogik 815 in die Thread-Ausführungslogik 3200 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenzierungs- und/oder Trainingsoperationen mit einer anderen Logik als der in 8A oder 8B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs der Ausführungslogik 3200 konfigurieren, um einen oder mehrere hierin beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
33 zeigt eine Parallelverarbeitungseinheit („PPU“) 3300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3300 mit maschinenlesbarem Code konfiguriert, der dann, wenn er von der PPU 3300 ausgeführt wird, die PPU 3300 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3300 ein Multi-Thread-Prozessor, der auf einem oder mehreren integrierten Schaltkreisen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dafür ausgelegt ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsfaden und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3300 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 3300 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigevorrichtung, wie z.B. einer Flüssigkristallanzeigevorrichtung („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 3300 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 33 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung und ist als nicht beschränktes Beispiel für Prozessorarchitekturen zu verstehen, die im Rahmen dieser Erfindung in Betracht gezogen werden, und dass jeder geeignete Prozessor zur Ergänzung und/oder als Ersatz für diesen verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3300 so konfiguriert, dass sie High Performance Computing („HPC“), Rechenzentren und Anwendungen für maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 3300 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden, nicht einschränkenden Beispiele: autonome Fahrzeugplattformen, Deep Learning, hochgenaue Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform umfasst die PPU 3300, ohne darauf beschränkt zu sein, eine Eingabe/Ausgabe-Einheit 3306, eine Frontend-Einheit 3310, eine Planer-Einheit 3312, eine Arbeitsverteilungseinheit 3314, einen Hub 3316, eine Querleiste bzw. Kreuzschiene („XBar“) 3320, einen oder mehrere Universalverarbeitungscluster („GPCs“) 3318 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3322. In mindestens einer Ausführungsform ist die PPU 3300 mit einem Host-Prozessor oder anderen PPUs 3300 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3308 verbunden. In mindestens einer Ausführungsform ist die PPU 3300 mit einem Host-Prozessor oder anderen Peripheriegeräten über einen Systembus 3302 verbunden. In mindestens einer Ausführungsform ist die PPU 3300 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 3304 umfasst. In mindestens einer Ausführungsform umfassen die Speichervorrichtungen 3304, ohne darauf beschränkt zu sein, eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtungen. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit hohem Bandbreitenspeicher („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3308 auf eine drahtbasierte Multi-Lane-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3300 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) umfassen, die Cache-Kohärenz zwischen PPUs 3300 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle von der Hochgeschwindigkeits-GPU-Verbindung 3308 über den Hub 3316 zu/von anderen Einheiten der PPU 3300 übertragen, wie z.B. einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 33 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 3306 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 33 nicht dargestellt) über den Systembus 3302 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3306 mit dem Host-Prozessor direkt über den Systembus 3302 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3306 mit einem oder mehreren anderen Prozessoren, wie z.B. einer oder mehreren PPUs 3300, über den Systembus 3302 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3306 eine Peripheral Component Interconnect Express („PCle“) Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3306 Schnittstellen für die Kommunikation mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3306 über den Systembus 3302 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 3300 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 3306 decodierte Befehle an verschiedene andere Einheiten der PPU 3300, wie von den Befehlen vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 3310 und/oder an den Hub 3316 oder andere Einheiten der PPU 3300, wie z.B. eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Leistungsverwaltungseinheit (in 33 nicht explizit dargestellt) usw. übertragen. In mindestens einer Ausführungsform ist die E/A-Einheit 3306 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3300 routet.
In mindestens einer Ausführungsform codiert ein von dem Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3300 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist ein Puffer ein Bereich in einem Speicher, auf den sowohl ein Host-Prozessor als auch die PPU 3300 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf diesen Puffer in einem Systemspeicher, der mit dem Systembus 3302 verbunden ist, über Speicheranforderungen zugreift, die von der E/A-Einheit 3306 über den Systembus 3302 übertragen werden. In mindestens einer Ausführungsform schreibt ein Host-Prozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf einen Anfang eines Befehlsstroms an die PPU 3300, so dass die Frontend-Einheit 3310 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3300 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 3310 mit der Planer-Einheit 3312 gekoppelt, die verschiedene GPCs 3318 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 3312 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene Aufgaben verfolgt, die von der Planer-Einheit 3312 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 3318 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3312 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 3318.
In mindestens einer Ausführungsform ist die Planer-Einheit 3312 mit der Arbeitsverteilungseinheit 3314 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 3318 verteilt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3314 eine Anzahl geplanter Aufgaben, die von der Planer-Einheit 3312 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 3314 einen Vorrat bzw. Pool ausstehender Aufgaben und einen Vorrat bzw. Pool aktiver Aufgaben für jeden GPC 3318. In mindestens einer Ausführungsform umfasst der Pool ausstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 3318 zugewiesen sind; ein Pool für aktive Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von GPCs 3318 zu verarbeiten sind, so dass dann, wenn einer der GPCs 3318 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool für aktive Aufgaben für GPC 3318 entfernt wird und eine andere Aufgabe aus einem Pool für anstehende Aufgaben ausgewählt und für die Ausführung auf dem GPC 3318 geplant wird. In mindestens einer Ausführungsform wird dann, wenn ein aktiver Task auf dem GPC 3318 im Leerlauf ist, z.B. während er darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dieser aktive Task aus dem GPC 3318 entfernt und in den Pool der anstehenden Aufgaben zurückgeführt, während eine anderer Aufgabe in diesem Pool anstehender Aufgaben ausgewählt und für die Ausführung auf dem GPC 3318 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3314 über die XBar 3320 mit einem oder mehreren GPCs 3318. In mindestens einer Ausführungsform ist die XBar 3320 ein Verbindungsnetzwerk, das viele Einheiten der PPU 3300 mit anderen Einheiten der PPU 3300 koppelt und so konfiguriert werden kann, dass die Arbeitsverteilungseinheit 3314 mit einem bestimmten GPC 3318 gekoppelt wird. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3300 über den Hub 3316 mit der XBar 3320 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Planer-Einheit 3312 verwaltet und von der Arbeitsverteilungseinheit 3314 an einen der GPCs 3318 weitergeleitet. In mindestens einer Ausführungsform ist der GPC 3318 so konfiguriert, dass er eine Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 3318 verbraucht, über die XBar 3320 an einen anderen GPC 3318 weitergeleitet oder im Speicher 3304 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 3304 über Partitionseinheiten 3322 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3304 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 3308 an eine andere PPU 3304 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 3300, ohne darauf beschränkt zu sein, eine Anzahl U von Partitionseinheiten 3322, die einer Anzahl von separaten und unterschiedlichen Speichervorrichtungen 3304 entspricht, die mit der PPU 3300 gekoppelt sind, wie hierin in Verbindung mit 35 näher beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren Anwendungen, die auf einem Host-Prozessor ausgeführt werden, ermöglicht, Operationen zur Ausführung auf der PPU 3300 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3300 ausgeführt und bietet die PPU 3300 bietet, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 3300 zu generieren, und gibt dieser Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 3300 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenarbeitende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Aufgaben enthalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads in Verbindung mit 35 ausführlicher beschrieben.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um der PPU 3300 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 3300 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder von der PPU 3300 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 3300 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
34 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 3400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 3400 der GPC 3318 aus 33. In mindestens einer Ausführungsform umfasst jeder GPC 3400, ohne darauf beschränkt zu sein, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und umfasst jeder GPC 3400, ohne darauf beschränkt zu sein, einen Pipeline-Verwalter 3402, eine Vorrasteroperationseinheit („preROP“) 3404, eine Raster-Engine 3408, eine Arbeitsverteilungskreuzschiene („WDX“) 3416, eine Speicherverwaltungseinheit („MMU“) 3418, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3406 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3400 vom Pipeline-Verwalter 3402 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 3402 die Konfiguration eines oder mehrerer DPCs 3406 zur Verarbeitung von Aufgaben, die dem GPC 3400 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3402 mindestens einen von einem oder mehreren DPCs 3406, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3406 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3414 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 3402 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an geeignete logische Einheiten innerhalb des GPC 3400 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion in der preROP 3404 und/oder in der Raster-Engine 3408 weitergeleitet werden können, während andere Pakete an die DPCs 3406 zur Verarbeitung durch eine Primitiv-Engine 3412 oder den SM 3414 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3402 mindestens einen der DPCs 3406 zur Implementierung eines neuronalen Netzwerkmodells und/oder einer Rechen-Pipeline.
In mindestens einer Ausführungsform ist die preROP-Einheit 3404 so konfiguriert, dass sie die von der Raster-Engine 3408 und den DPCs 3406 erzeugten Daten an eine Raster-Operations („ROP“)-Einheit in der Partitionseinheit 3322 weiterleitet, die oben in Verbindung mit 33 näher beschrieben ist. In mindestens einer Ausführungsform ist die preROP-Einheit 3404 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform umfasst die Raster-Engine 3408, ohne darauf beschränkt zu sein, eine Reihe von Hardwareeinheiten mit fester Funktion, die zur Durchführung verschiedener Rasteroperationen konfiguriert sind, und umfasst die Raster-Engine 3408, ohne darauf beschränkt zu sein, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu erzeugen; die Ausgabe einer Grobraster-Engine wird an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 3408 Fragmente, die von einer geeigneten Einheit verarbeitet werden, z.B. von einem in dem DPC 3406 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder DPC 3406, der im GPC 3400 enthalten ist, ohne darauf beschränkt zu sein, einen M-Pipe-Controller („MPC“) 3410, eine Primitiv-Engine 3412, einen oder mehrere SMs 3414 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert MPC 3410 den Betrieb des DPC 3406 und leitet die vom Pipeline-Verwalter 3402 empfangenen Pakete an die entsprechenden Einheiten in dem DPC 3406 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 3412 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die einem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3414 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3414, ohne darauf beschränkt zu sein, einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 3414 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur („Single-Instruction, Multiple-Data“) implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 3414 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage dieses gemeinsamen Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in einer Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread beibehalten, und Threads, die gemeinsame Befehle ausführen, können zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3414 wird hierin ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3418 eine Schnittstelle zwischen dem GPC 3400 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 3322 in 33) bereit, und sorgt die MMU 3418 für die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. In mindestens einer Ausführungsform bietet die MMU 3418 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem GPC 3400 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 3400 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem GPC 3400 trainiert wurde. In mindestens einer Ausführungsform kann GPC 3400 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
35 zeigt eine Speicherpartitionseinheit 3500 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst die Speicherpartitionseinheit 3500, ohne darauf beschränkt zu sein, eine Raster-Operations („ROP“)-Einheit 3502, einen Level Two („L2“)-Cache 3504, eine Speicherschnittstelle 3506 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3506 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3506 32-, 64-, 128-, 1024-Bit-Datenbusse oder dergleichen für Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3506, wobei U eine positive ganze Zahl ist, mit einer Speicherschnittstelle 3506 pro Paar von Partitionseinheiten 3500, wobei jedes Paar von Partitionseinheiten 3500 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, z.B. mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafiken mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3506 eine Speicherschnittstelle mit hoher Bandbreite der zweiten Generation („HBM2“), und Y entspricht der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel auf einem physischen Gehäuse mit einer PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform umfasst jeder HBM2-Stapel, ohne darauf beschränkt zu sein, vier Speicherchips mit Y=4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit umfasst. In mindestens einer Ausführungsform unterstützt dieser Speicher Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform kann ECC eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen bieten, die empfindlich auf Datenverfälschungen reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3500 einen vereinheitlichten Speicher, um einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, nachverfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3308 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und einen vollständigen Zugriff auf den CPU-Speicher durch eine PPU ermöglichen.
In mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und bedient die Speicherpartitionierungseinheit 3500 dann Seitenfehler, indem sie Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine eine Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d.h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und ist ein Kopiervorgang transparent.
Daten aus dem Speicher 3304 von 33 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3500 abgerufen und im L2-Cache 3504 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3500 umfasst in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, mindestens einen Teil des L2-Cache, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3414 in 34 einen Cache der Ebene 1 („L1“) implementieren, wobei dieser L1-Cache ein privater Speicher ist, der einem bestimmten SM 3414 zugeordnet ist, und Daten aus dem L2-Cache 3504 abgerufen und in jedem L1-Cache zur Verarbeitung in Funktionseinheiten der SMs 3414 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3504 mit der Speicherschnittstelle 3506 und der in 33 dargestellten XBar 3320 gekoppelt.
Die ROP-Einheit 3502 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z.B. Farbkompression, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3502 eine Tiefenprüfung in Verbindung mit der Raster-Engine 3408, wobei sie eine Tiefe für einen Abtastort, der einem Pixelfragment zugeordnet ist, von einer Culling-Engine der Raster-Engine 3408 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine mit einem Fragment verknüpfte Abtastposition getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3502 den Tiefenpuffer und überträgt das Ergebnis dieses Tiefentests an die Raster-Engine 3408, wenn das Fragment den Tiefentest für diesen Abtastort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3500 sich von der Anzahl der GPCs unterscheiden kann, und daher kann jede ROP-Einheit 3502 in mindestens einer Ausführungsform mit jedem GPC gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3502 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein von der ROP-Einheit 3502 erzeugtes Ergebnis über die XBar 3320 weitergeleitet werden soll.
36 zeigt einen Streaming-Multiprozessor („SM“) 3600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3600 der SM von 34. In mindestens einer Ausführungsform umfasst der SM 3600, ohne darauf beschränkt zu sein, einen Anweisungs-Cache 3602, eine oder mehrere Planer-Einheiten 3604, eine Registerdatei 3608, einen oder mehrere Verarbeitungskerne („Cores“) 3610, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3612, eine oder mehrere Lade-/Speicher-Einheiten („LSUs“) 3614, ein Verbindungsnetzwerk 3616, einen gemeinsamen Speicher/Level-One („L1“)-Cache 3618 und/oder eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, wird diese Aufgabe einem der SMs 3600 zugewiesen. In mindestens einer Ausführungsform empfängt die Planer-Einheit 3604 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3600 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 3604 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3604 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3610, SFUs 3612 und LSUs 3614) während jedes Taktzyklus verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen bzw. Cooperative Groups auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Zerlegungen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von kollektiven gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglicht Cooperative Groups Programmierern, Gruppen von Threads explizit auf Sub-Block- (d.h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und kollektive Operationen wie Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt dieses Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, so dass Bibliotheken und Dienstprogramm-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Versende-Einheit4104 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten und die Planer-Einheit 3604 überträgt, und umfasst sie, ohne darauf beschränkt zu sein, zwei Versende-Einheiten 3606, die es ermöglichen, dass zwei verschiedene Befehle aus einem gemeinsamen Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform enthält jede Planer-Einheit 3604 eine einzelne Versende-Einheit 3606 oder zusätzliche Versende-Einheiten 3606.
In mindestens einer Ausführungsform enthält jeder SM 3600, ohne darauf beschränkt zu sein, die Registerdatei 3608, die einen Satz von Registern für Funktionseinheiten des SM 3600 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3608 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 3608 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 3608 zwischen verschiedenen Warps aufgeteilt, die vom SM 3600 ausgeführt werden, und die Registerdatei 3608 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3600, ohne darauf beschränkt zu sein, eine Vielzahl von L Verarbeitungskernen 3610, wobei L eine positive ganze Zahl ist. In mindestens einer Ausführungsform umfasst der SM 3600, ohne darauf beschränkt zu sein, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3610. In mindestens einer Ausführungsform umfasst jeder Verarbeitungskern 3610, ohne darauf beschränkt zu sein, eine vollpipelinierte, einfachgenaue, doppeltgenaue und/oder gemischtgenaue Verarbeitungseinheit, die, ohne darauf beschränkt zu sein, eine Arithmetik-Gleitkomma-Logikeinheit und eine Arithmetik-Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform umfassen die Verarbeitungskerne 3610, ohne darauf beschränkt zu sein, 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32-Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64-Bit) und 8 Tensor-Kerne.
Tensorkerne sind so konfiguriert, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3610 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation durch, D = A X B + C, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA 9 C++ API, spezialisierte Matrixlade-, Matrixmultiplikations- und -akkumulations- und Matrixspeicheroperationen bereit, um Tensorkerne von einem CUDA-C++ Programm aus effizient zu nutzen. In mindestens einer Ausführungsform geht eine Schnittstelle auf Warp-Ebene auf CUDA-Ebene von Matrizen der Größe 16x16 aus, die alle 32 Threads des Warps überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 3600, ohne darauf beschränkt zu sein, M SFUs 3612, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und ähnliches). In mindestens einer Ausführungsform umfassen die SFUs 3612, ohne darauf beschränkt zu sein, eine Baumdurchlaufeinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchlaufen. In mindestens einer Ausführungsform umfassen die SFUs 3612, ohne darauf beschränkt zu sein, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte für die Verwendung in von dem SM 3600 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3618 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst jeder SM 3600, ohne darauf beschränkt zu sein, zwei Textureinheiten.
Jeder SM 3600 umfasst, ohne darauf beschränkt zu sein, N LSUs 3614, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamem Speicher/L1-Cache 3618 und der Registerdatei 3608 implementieren. Ein Verbindungsnetzwerk 3616 verbindet in mindestens einer Ausführungsform jede Funktionseinheit mit der Registerdatei 3608 und die LSU 3614 mit der Registerdatei 3608 und dem gemeinsam genutzten Speicher/L1-Cache 3618. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3616 eine Kreuzschiene, die so konfiguriert werden kann, dass sie beliebige Funktionseinheiten mit beliebigen Registern in der Registerdatei 3608 verbindet und LSUs 3614 mit der Registerdatei 3608 und Speicherplätzen im gemeinsam genutzten Speicher/L1-Cache 3618 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3618 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3600 und der Primitiv-Engine und zwischen Threads in dem SM 3600 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3618, ohne darauf beschränkt zu sein, 128 KB Speicherkapazität und befindet sich in einem Pfad vom SM 3600 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3618 zum Zwischenspeichern bzw. Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3618, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
Die Kombination von Daten-Cache und Shared-Memory-Funktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z.B. wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte einer Kapazität nutzt, und Textur- und Lade-/Speicher-Operationen die verbleibende Kapazität nutzen können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 3618 ermöglicht es dem gemeinsam genutzten Speicher/L1-Cache 3618, gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten zu fungieren und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitzustellen. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit Festfunktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In einer Konfiguration für allgemeine parallele Berechnungen weist eine Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3600 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3618 zur Kommunikation zwischen Threads und die LSU 3614 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3618 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3600, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Planer-Einheit 3604 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist eine PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder damit verbunden. In mindestens einer Ausführungsform ist eine PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist eine PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und ähnlichem enthalten.
In mindestens einer Ausführungsform kann eine PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann diese Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann diese PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz einer Hauptplatine enthalten ist.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z.B. ein neuronales Netzwerk, zu trainieren, um die dem SM 3600 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3600 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z.B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von dem SM 3600 trainiert wurde. In mindestens einer Ausführungsform kann der SM 3600 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netzwerke auszuführen.
Es werden Ausführungsformen offenbart, die sich auf eine virtualisierte Rechenplattform für fortgeschrittene Berechnungen beziehen, wie z.B. Bildinferenzierung und Bildverarbeitung in medizinischen Anwendungen. Ohne darauf beschränkt zu sein, können Ausführungsformen Radiographie, Magnetresonanztomographie (MRT), Nuklearmedizin, Ultraschall, Sonographie, Elastographie, photoakustische Bildgebung, Tomographie, Echokardiographie, funktionelle Nahinfrarotspektroskopie und Magnetpartikel-Bildgebung oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen zugehörigen Prozesse zusätzlich oder alternativ verwendet werden, ohne darauf beschränkt zu sein, in: Der forensischen Wissenschaft Analyse, in der unterirdischen Erfassung und Bildgebung (z.B. Ölexploration, Archäologie, Paläontologie, etc.), Topographie, Ozeanographie, Geologie, Osteologie, Meteorologie, intelligente Bereich oder Objektverfolgung und Überwachung, Sensordatenverarbeitung (z.B. RADAR, SONAR, LIDAR, etc.), und / oder Genomik und Gensequenzierung.
Mit Bezug auf 37 ist 37 ein beispielhaftes Datenflussdiagramm für einen Prozess 3700 zum Erzeugen und Bereitstellen einer Bildverarbeitungs- und Inferenzierungs-Pipeline, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3700 zur Verwendung mit Bildverarbeitungsgeräten, Verarbeitungsgeräten, Genomikgeräten, Gensequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen in einer oder mehreren Einrichtungen 3702 eingesetzt werden, z.B. in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3700 eingesetzt werden, um genomische Analysen und Inferenzierung auf Sequenzierungsdaten durchzuführen. Beispiele für genomische Analysen, die mit den hierin beschriebenen Systemen und Prozessen durchgeführt werden können, umfassen, ohne darauf beschränkt zu sein, Variantenaufrufe, Mutationserkennung und Quantifizierung des Genausdrucks.
In mindestens einer Ausführungsform kann der Prozess 3700 innerhalb eines Trainingssystems 3704 und/oder eines Einsatzsystems 3706 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3704 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen maschinellen Lernens (z.B. neuronale Netzwerke, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3706 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3702 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 eine optimierte Plattform für die Auswahl, Anpassung und Implementierung virtueller Instrumente zur Verwendung mit bildgebenden Geräten (z.B. MRI, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsgeräten in der Einrichtung 3702 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zur Durchführung einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten umfassen, die von Bildgebungsgeräten, Sequenzierungsgeräten, Radiologiegeräten und/oder anderen Gerätetypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z.B. Inferenzierung, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3706 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in erweiterten Verarbeitungs- und Inferenzierungs-Pipelines verwendet werden, Modelle maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle maschinellen Lernens in der Einrichtung 3702 unter Verwendung von Daten 3708 (z.B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3702 erzeugt wurden (und auf einem oder mehreren PACS (Picture Archiving and Communication System)-Servern in der Einrichtung 3702 gespeichert sind), und können sie unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3708 aus einer anderen Einrichtung oder anderen Einrichtungen (z.B. einem anderen Krankenhaus, einem Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3704 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zur Erzeugung funktionierender, einsatzfähiger maschineller Lernmodelle für das Einsatzsystem 3706 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierung 3724 durch einen Objektspeicher unterstützt werden, der Versionierung und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann auf den Objektspeicher z.B. über eine kompatible Anwendungsprogrammierschnittstelle (API) innerhalb einer Cloud-Plattform zugegriffen werden (z.B. eine Cloud 3826 in 38). In mindestens einer Ausführungsform können Modelle maschinellen Lernens innerhalb der Modellregistrierung 3724 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bieten, die es Benutzern mit entsprechenden Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu verknüpfen, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainings-Pipeline 3804 (38) ein Szenario umfassen, in dem die Einrichtung 3702 ihr eigenes Modell maschinellen Lernens trainiert oder ein bestehendes Modell maschinellen Lernens hat, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3708, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen und/oder anderen Vorrichtungsarten erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3708 eine KI-gestützte Annotation 3710 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3708 entsprechen, die als Grundwahrheitsdaten für ein Modell maschinellen Lernens zu verwenden sind. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 ein oder mehrere Modelle maschinellen Lernens (z.B. Faltungsneuronale Netzwerke (CNNs)) enthalten, die trainiert werden können, um Annotationen zu erzeugen, die bestimmten Arten von Bilddaten 3708 (z.B. von bestimmten Geräten) und/oder bestimmten Arten von Anomalien in Bilddaten 3708 entsprechen. In mindestens einer Ausführungsform können die Klunterstützten Annotationen 3710 dann direkt verwendet oder mit einem Annotationswerkzeug (z.B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Grundwahrheitsdaten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen gelabelte Klinikdaten 3712 (z.B. Anmerkungen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können KI-gestützte Anmerkungen 3710, gelabelte Klinikdaten 3712 oder eine Kombination davon als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als Ausgabemodell 3716 bezeichnet werden und von dem Einsatzsystem 3706, wie hierin beschrieben, verwendet werden.
In mindestens einer Ausführungsform kann die Trainings-Pipeline 3804 (38) ein Szenario umfassen, in dem die Einrichtung 3702 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen in dem Einsatzsystem 3706 benötigt, die Einrichtung 3702 aber möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder nicht über ein Modell, das für diese Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell maschinellen Lernens aus der Modellregistrierung 3724 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierung 3724 Modelle für maschinelles Lernen enthalten, die für die Durchführung einer Vielzahl von verschiedenen Schlussfolgerungs- bzw. Inferenzierungsaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens in der Modellregistrierung 3724 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3702 (z.B. Einrichtungen an einem anderen Standort) trainiert worden sein. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens auf Bildgebungsdaten von einem Standort, zwei Standorten oder einer beliebigen Anzahl von Standorten trainiert worden sein. In mindestens einer Ausführungsform kann das Training, wenn es auf Bildgebungsdaten von einem bestimmten Standort trainiert wird, an diesem Standort stattfinden oder zumindest in einer Weise, die die Vertraulichkeit der Bildgebungsdaten schützt oder die Übertragung von Bildgebungsdaten außerhalb des Standorts einschränkt (z.B. zur Einhaltung von HIPAA-Bestimmungen, Datenschutzbestimmungen usw.). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3724 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell maschinellen Lernens dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und kann ein neu trainiertes oder aktualisiertes Modell in der Modellregistrierung 3724 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell maschinellen Lernens aus der Modellregistrierung 3724 ausgewählt - und als Ausgabemodell 3716 bezeichnet - und im Einsatzsystem 3706 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainings-Pipeline 3804 (38) in einem Szenario verwendet werden, in dem die Einrichtung 3702 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Einsatzsystem 3706 benötigt, aber die Einrichtung 3702 möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder möglicherweise nicht über ein Modell verfügt, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus dem Modellregister 3724 ausgewähltes Modell maschinellen Lernens aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines maschinellen Lernmodells verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3702 erzeugten Bildgebungsdaten 3708 feinabgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3710 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3708 entsprechen und als Grundwahrheitsdaten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3712 (z.B. Anmerkungen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Grundwahrheitsdaten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells als Modelltraining 3714 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3714 - z.B. KI-unterstützte Anmerkungen 3710, gelabelte Klinikdaten 3712 oder eine Kombination davon - als Grundwahrheitsdaten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Software 3718, Dienste 3720, Hardware 3722 und/oder andere Komponenten, Merkmale und Funktionen enthalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 einen Software-„Stack“ enthalten, so dass die Software 3718 auf den Diensten 3720 aufgebaut sein kann und die Dienste 3720 zur Ausführung einiger oder aller Verarbeitungsaufgaben verwenden kann, und die Dienste 3720 und die Software 3718 auf der Hardware 3722 aufgebaut sein können und die Hardware 3722 zur Ausführung von Verarbeitungs-, Speicher- und/oder anderen Rechenaufgaben des Einsatzsystems 3706 verwenden.
In mindestens einer Ausführungsform kann die Software 3718 eine beliebige Anzahl von verschiedenen Containern enthalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzierungs-Pipeline durchführen (z.B. Inferenzierung, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsvorrichtung (z.B. CT, MRI, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenzierungsvorrichtung, Radiologie-Vorrichtung, Genomik-Vorrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf die von einer Vorrichtung erzeugten Bildgebungsdaten 3708 (oder andere Datentypen, wie die hierin beschriebenen) durchführen können. In mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline auf der Grundlage der Auswahl verschiedener Container definiert werden, die für die Verarbeitung von Bilddaten 3708 erwünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3702 nach der Verarbeitung durch eine Pipeline empfangen und konfigurieren (z.B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie DICOM (Digital Imaging and Communications in Medicine)-Daten, RIS (Radiology Information System)-Daten, CIS (Clinical Information System)-Daten, RPC (Remote Procedure Call)-Daten, Daten, die im Wesentlichen mit einer REST (Representation State Transfer)-Schnittstelle konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3702). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3718 (die z.B. eine Pipeline bilden) als virtuelles Instrument bezeichnet sein (wie hierin ausführlicher beschrieben), und kann ein virtuelles Instrument Dienste 3720 und Hardware 3722 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungs-Pipeline Eingangsdaten (z.B. Bildgebungsdaten 3708) in einem DICOM-, RIS-, CIS-, RESTkonformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Inferenzierungsanforderung (z.B. eine Anforderung von einem Benutzer des Einsatzsystems 3706, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingangsdaten ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentieren, die von einer oder mehreren Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologie-Vorrichtungen, Genomik-Vorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungs-Pipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzierungsaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z.B. als Antwort auf eine Inferenzierungsanforderung). In mindestens einer Ausführungsform können Inferenzierungsaufgaben von einem oder mehreren Modellen maschinellen Lernens durchgeführt werden, z.B. von trainierten oder eingesetzten neuronalen Netzwerken, die Ausgabemodelle 3716 des Trainingssystems 3704 enthalten können.
In mindestens einer Ausführungsform können Aufgaben der Datenverarbeitungs-Pipeline in einem oder mehreren Containern gekapselt werden, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung repräsentieren, die in der Lage ist, Modelle für maschinelles Lernen zu referenzieren. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z.B. zugangsbeschränkten) Bereich einer Container-Registrierung bzw. -Registry (hierin ausführlicher beschrieben) veröffentlicht werden, und können trainierte oder eingesetzte Modelle in einer Modell-Registrierung bzw. -Registry 3724 gespeichert und mit einer oder mehreren Anwendungen verknüpft werden. In mindestens einer Ausführungsform können Abbildungen bzw. Images von Anwendungen (z.B. Container-Images) in einer Container-Registry verfügbar sein und kann, sobald sie von einem Benutzer aus einer Container-Registry für den Einsatz in einer Pipeline ausgewählt wurden, ein Image verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z.B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z.B. in Form von Containern) zur Durchführung von Bildverarbeitung und/oder Inferenzierung auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Softwareentwicklungskits (SDK, Software Development Kit) erfolgen, das mit einem System verbunden ist (z.B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z.B. in einer ersten Einrichtung, auf Daten von einer ersten Einrichtung) mit einem SDK getestet werden, das mindestens einige der Dienste 3720 als System unterstützen kann (z.B. ein System 3800 von 38). In mindestens einer Ausführungsform kann ein Entwickler aufgrund der Tatsache, dass DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, für die Verwaltung (z.B. das Festlegen von Konstrukten, den Einbau von Vorverarbeitungen in eine Anwendung usw.) der Extraktion und Aufbereitung der eingehenden DICOM-Daten verantwortlich sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie vom System 3800 validiert wurde (z.B. hinsichtlich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einem Container-Register zur Auswahl und/oder Implementierung durch einen Benutzer (z.B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z.B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container über ein Netzwerk für den Zugriff und die Verwendung durch Benutzer eines Systems (z.B. das System 3800 von 38) freigeben. In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Container-Registry gespeichert werden, und können zugehörige Modelle maschinellen Lernens in der Modell-Registry 3724 gespeichert werden. In mindestens einer Ausführungsform kann eine anfragende Entität (z.B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenzierungs- oder Bildverarbeitungsanforderung bereitstellt - eine Container-Registry und/oder Modell-Registry 3724 nach einer Anwendung, einem Container, einem Datensatz, einem maschinellen Lernmodell usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungs-Pipeline auswählen und eine Bildverarbeitungsanforderung senden. In mindestens einer Ausführungsform kann eine Anforderung Eingangsdaten (und in einigen Beispielen zugehörige Patientendaten) enthalten, die zur Durchführung einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder Modellen maschinellen Lernens enthalten, die bei der Verarbeitung einer Anforderung auszuführen sind. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3706 (z.B. eine Cloud) weitergeleitet werden, um die Verarbeitung der Datenverarbeitungs-Pipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3706 die Referenzierung ausgewählter Elemente (z.B. Anwendungen, Container, Modelle usw.) aus einer Container-Registry und/oder Modell-Registry 3724 umfassen. In mindestens einer Ausführungsform können die Ergebnisse, sobald sie von einer Pipeline erzeugt wurden, an einen Benutzer als Referenz zurückgegeben werden (z.B. zur Anzeige in einer Anzeigeanwendungssuite, die auf einer lokalen, lokalen Workstation oder einem Terminal ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungs-Pipeline erhalten, die eine beliebige Anzahl von Anwendungen und/oder Containern enthält, wobei die Ergebnisse die Erkennung von Anomalien in Röntgenbildern, CT-Scans, MRTs usw. umfassen können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines Dienste 3720 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3720 Rechendienste, Dienste für künstliche Intelligenz (Kl), Visualisierungsdienste und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Dienste 3720 Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3718 gemeinsam ist, so dass die Funktionalität zu einem Dienst abstrahiert werden kann, der von Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die von den Diensten 3720 bereitgestellte Funktionalität dynamisch und effizienter ablaufen, während sie auch gut skaliert, indem sie Anwendungen die parallele Verarbeitung von Daten ermöglicht (z.B. unter Verwendung einer parallelen Rechenplattform 3830 (38)). In mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3720 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3720 verfügen, sondern kann der Dienst 3720 von und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzierungsserver oder eine Inferenzierungs-Engine umfassen, die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden können, als nicht beschränkende Beispiele. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der Funktionen zum Trainieren und/oder Umlernen von Maschinenlernmodellen bereitstellt. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der GPU-beschleunigte Daten (z.B. DICOM, RIS, CIS, REST-konforme Daten, RPC, Rohdaten usw.) extrahieren, in der Größe verändern, skalieren und/oder andere Erweiterungen vornehmen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bildwiedergabeeffekte hinzufügt - z.B. Raytracing, Rasterung, Entrauschung, Schärfung usw. - um zweidimensionalen (2D) und/oder dreidimensionalen (3D) Modellen mehr Realismus zu verleihen. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzierung, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bieten.
In mindestens einer Ausführungsform, in der ein Dienst 3720 einen KI-Dienst (z.B. einen Inferenzierungsdienst) enthält, können ein oder mehrere Modelle maschinellen Lernens, die mit einer Anwendung zur Erkennung von Anomalien (z.B. Tumoren, Wachstumsanomalien, Narbenbildung usw.) verbunden sind, durch Aufrufen (z.B. als API-Aufruf) eines Inferenzierungsdienstes (z.B. eines Inferenzierungsservers) ausgeführt werden, um Modelle maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle maschinellen Lernens für Segmentierungsaufgaben enthält, kann eine Anwendung einen Inferenzierungsdienst aufrufen, um Modelle maschinellen Lernens auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann die Software 3718, die eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung enthält, rationalisiert werden, da jede Anwendung denselben Inferenzierungsdienst aufrufen kann, um eine oder mehrere Inferenzierungsaufgaben durchzuführen.
In mindestens einer Ausführungsform kann die Hardware 3722 GPUs, CPUs, Grafikkarten, ein Kl-/Deep-Learning-System (z.B. ein Kl-Supercomputer, wie das DGX-Super-Rechensystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können verschiedene Arten von Hardware 3722 verwendet werden, um effiziente, zweckmäßige Unterstützung für Software 3718 und Dienste 3720 im Einsatzsystem 3706 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die Verarbeitung lokal (z.B. in der Einrichtung 3702), innerhalb eines Kl/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3706 implementiert sein, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkt-Erkennung (z.B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomik-Vorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungsartenvor Ort umfassen, die GPUs nutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Patienten repräsentativ sind.
In mindestens einer Ausführungsform können die Software 3718 und/oder die Dienste 3720 für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder Hochleistungsrechnen optimiert sein, als nicht einschränkende Beispiele. In mindestens einer Ausführungsform kann zumindest ein Teil der Rechenumgebung des Einsatzsystems 3706 und/oder des Trainingssystems 3704 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnersystemen mit GPU-optimierter Software (z.B. Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können die Rechenzentren mit den Bestimmungen des HIPAA konform sein, so dass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten im Hinblick auf den Datenschutz der Patientendaten sicher gehandhabt wird. In mindestens einer Ausführungsform kann die Hardware 3722 eine beliebige Anzahl von GPUs umfassen, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, herangezogen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform außerdem eine GPU-Verarbeitung für die GPUoptimierte Ausführung von Deep-Learning-Aufgaben, maschinellen Lernaufgaben oder anderen Rechenaufgaben umfassen. In mindestens einer Ausführungsform kann die Cloud-Plattform (z.B. NVIDIAs NGC) unter Verwendung eines oder mehrerer Kl/Deep-Learning-Supercomputer und/oder GPU-optimierter Software (z.B. wie auf NVIDIAs DGX-Systemen) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder ein Orchestrierungssystem (z.B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
38 ist ein Systemdiagramm für ein beispielhaftes System 3800 zum Erzeugen und Bereitstellen einer Bildverteilungs-Pipeline, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3800 verwendet werden, um den Prozess 3700 von 37 und/oder andere Prozesse, einschließlich erweiterter Verarbeitungs- und Inferenzierungs-Pipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3800 das Trainingssystem 3704 und das Einsatzsystem 3706 umfassen. In mindestens einer Ausführungsform können das Schulungssystem 3704 und das Einsatzsystem 3706 unter Verwendung von Software 3718, Diensten 3720 und/oder Hardware 3722, wie hierin beschrieben, implementiert sein.
In mindestens einer Ausführungsform kann das System 3800 (z.B. das Schulungssystem 3704 und/oder das Einsatzsystem 3706) in einer Cloud-Computing-Umgebung implementiert sein (z.B. unter Verwendung der Cloud 3826). In mindestens einer Ausführungsform kann das System 3800 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als eine Kombination von sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3800 getrennt oder nicht verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3826 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt werden. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token enthalten, die von einem Authentifizierungsdienst (z.B. AuthN, AuthZ, Gluecon usw.) signiert werden und eine entsprechende Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder andere Instanziierungen des Systems 3800 auf einen Satz öffentlicher IPs beschränkt sein, die für die Interaktion überprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3800 unter Verwendung einer Vielzahl verschiedener Netzwerktypen untereinander kommunizieren, einschließlich, aber nicht beschränkt auf, lokale Netzwerke (LANs) und/oder Weitverkehrsnetzwerke (WANs) über verdrahtete und/oder drahtlose Kommunikationsprotokolle. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3800 (z.B. zum Übertragen von Ableitungsanforderungen, zum Empfangen von Ergebnissen von Ableitungsanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z.B. Ethernet) usw. erfolgen.
In mindestens einer Ausführungsform kann das Trainingssystem 3704 Trainings-Pipelines 3804 ausführen, ähnlich denen, die hierin in Bezug auf 37 beschrieben sind.
In mindestens einer Ausführungsform, in der ein oder mehrere Modelle maschinellen Lernens in Einsatz-Pipelines 3810 durch das Einsatzsystem 3706 zu verwenden sind, können die Trainings-Pipelines 3804 verwendet werden, um ein oder mehrere (z.B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere der vortrainierten Modelle 3806 zu implementieren (z.B. ohne die Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainings-Pipelines 3804 Ausgabemodell(e) 3716 erzeugt werden. In mindestens einer Ausführungsform können die Trainings-Pipelines 3804 eine beliebige Anzahl von Verarbeitungsschritten umfassen, wie z.B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingangsdaten) (z.B. (z.B. unter Verwendung des DICOM-Adapters 3802A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle maschinellen Lernens geeignet ist, wie z.B. das Format der Neuroimaging Informatics Technology Initiative (NlfTI)), KI-gestützte Annotation 3710, Labeling oder Annotation von Bildgebungsdaten 3708, um gelabelte Klinikdaten 3712 zu erzeugen und/oder eine Modellauswahl aus einer Modellregistrierung, ein Modelltraining 3714, Training, erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können für verschiedene Modelle maschinellen Lernens, die von dem Einsatzsystem 3706 verwendet werden, verschiedene Trainings-Pipelines 3804 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell maschinellen Lernens eine Trainings-Pipeline 3804 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist, kann für ein zweites Modell maschinellen Lernens eine Trainings-Pipeline 3804 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist, und kann für ein drittes Modell maschinellen Lernens eine Trainings-Pipeline 3804 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 37 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3704 verwendet werden, je nachdem, was für jedes jeweilige maschinelle Lernmodell erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle maschinellen Lernens bereits trainiert und einsatzbereit sein, so dass die Modelle maschinellen Lernens keine Verarbeitung durch das Trainingssystem 3704 erfahren und durch das Einsatzsystem 3706 implementiert werden können.
In mindestens einer Ausführungsform können das/die Ausgabemodell(e) 3716 und/oder das/die vortrainierte(n) Modell(e) 3806 alle Arten von Modellen maschinellen Lernens umfassen, je nach Implementierung oder Ausführungsform. In mindestens einer Ausführungsform und ohne darauf beschränkt zu sein, können die von dem System 3800 verwendeten Modelle maschinellen Lernens Modelle maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Unterstützungsvektormaschinen (SVM, Support Vector Machines), Naive Bayes, k-nächster Nachbar (Knn), K-Mittelwert-Clustering, Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronalen Netzwerken (z.B. Auto-Codierer, faltend, rekurrent, Perzeptrons, Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine usw.) und/oder andere Arten von Modellen maschinellen Lernens umfassen.
In mindestens einer Ausführungsform können die Trainings-Pipelines 3804 eine Klgestützte Annotation umfassen, wie hierin in Bezug auf mindestens 41B ausführlicher beschrieben. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3712 (z.B. traditionelle Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Anmerkungen in einem Zeichenprogramm (z.B. einem Anmerkungsprogramm), einem CAD (Computer Aided Design)-Programm, einem Labeling- bzw. Beschriftungsprogramm oder einer anderen Art von Programm erzeugt werden, das zur Erzeugung von Anmerkungen oder Labelings bzw. Beschriftungen für die Grundwahrheit geeignet ist, und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Grundwahrheitsdaten synthetisch erzeugt werden (z.B. aus Computermodellen oder Renderings), real erzeugt werden (z.B. aus realen Daten entworfen und erzeugt werden), maschinell automatisiert werden (z.B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen beschriftet werden (z.B. Beschrifter oder Beschriftungsexperte, der die Position der Beschriftungen definiert) und/oder eine Kombination davon. In mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3708 (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden) entsprechende Grundwahrheitsdaten geben, die von dem Trainingssystem 3704 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3810 durchgeführt werden; entweder zusätzlich zu oder anstelle der Kl-gestützten Annotation, die in den Trainings-Pipelines 3804 enthalten ist. In mindestens einer Ausführungsform kann das System 3800 eine mehrschichtige Plattform umfassen, die eine Softwareschicht (z.B. Software 3718) von Diagnoseanwendungen (oder anderen Anwendungstypen) enthalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3800 kommunikativ mit (z.B. über verschlüsselte Verbindungen) PACS-Servernetzwerken einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3800 so konfiguriert sein, dass es auf Daten (z.B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z.B. über einen DICOM-Adapter 3802 oder einen anderen Datentypadapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z.B. das Trainieren von Modellen maschinellen Lernens, den Einsatz von Modellen maschinellen Lernens, die Bildverarbeitung, Inferenzierung und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Softwareschicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, über die Anwendungen oder Container aus einer externen Umgebung (z.B. Einrichtung 3702) aufgerufen werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3720 aufrufen oder ausführen, um Rechen-, Kl- oder Visualisierungsaufgaben auszuführen, die den jeweiligen Anwendungen zugeordnet sind, und können die Software 3718 und/oder die Dienste 3720 die Hardware 3722 nutzen, um Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Einsatz-Pipelines 3810 ausführen. In mindestens einer Ausführungsform können Einsatz-Pipelines 3810 eine beliebige Anzahl von Anwendungen enthalten, die sequenziell, nicht-sequenziell oder anderweitig auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomik-Vorrichtungen usw. erzeugt werden - einschließlich KI-unterstützter Annotation, wie oben beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatz-Pipeline 3810 für ein einzelnes Gerät als ein virtuelles Instrument für eine Vorrichtung bezeichnet werden (z.B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann es für eine einzelne Vorrichtung mehr als eine Einsatz-Pipeline 3810 geben, je nachdem, welche Informationen aus den von einer Vorrichtung erzeugten Daten gewünscht werden. In mindestens einer Ausführungsform kann es eine erste Einsatz-Pipeline 3810 geben, wenn die Erkennung von Anomalien von einer MRT-Vorrichtung gewünscht wird, und eine zweite Einsatz-Pipeline 3810, wenn eine Bildverbesserung von der Ausgabe einer MRT-Vorrichtung gewünscht wird.
In mindestens einer Ausführungsform können die für die Einsatz-Pipelines 3810 verfügbaren Anwendungen alle Anwendungen umfassen, die für die Durchführung von Verarbeitungsaufgaben an Bilddaten oder anderen Daten von Vorrichtungen verwendet werden können. In mindestens einer Ausführungsform können verschiedene Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben verantwortlich sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3706 Konstrukte für jede der Anwendungen definieren, so dass die Benutzer des Einsatzsystems 3706 (z.B. medizinische Einrichtungen, Labore, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementierung innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatz-Pipeline 3810 ausgewählt werden, aber kann sich der von einem bildgebenden Gerät erzeugte Datentyp von einem in einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3802B (und/oder ein DICOM-Lesegerät) oder ein anderer DatentypAdapter oder ein anderes Lesegerät (z.B. RIS, CIS, REST-konform, RPC, Roh usw.) in der Einsatz-Pipeline 3810 verwendet werden, um Daten in eine Form zu konvertieren, die von einer Anwendung in dem Einsatzsystem 3706 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentyp-Bibliotheken akkumuliert und vorverarbeitet werden, einschließlich Decodierung, Extraktion und/oder Durchführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und kann ein Vorlauf ausgeführt werden, um die gesammelten Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z.B. als einer der Dienste 3720) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen bei herkömmlichen Verarbeitungsansätzen, die auf CPU-Verarbeitung beruhen, eine Parallelrechenplattform 3830 zur GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe enthalten, die die Verwendung eines maschinellen Lernmodells beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens verwenden oder ein Modell maschinellen Lernens aus der Modellregistrierung 3724 auswählen. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens implementieren oder ein Modell maschinellen Lernens zur Einbeziehung in eine Anwendung zur Durchführung einer Verarbeitungsaufgabe auswählen. In mindestens einer Ausführungsform können Anwendungen auswählbar und anpassbar sein, und wird durch die Definition von Konstrukten von Anwendungen die Bereitstellung und Implementierung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Entwicklungs-Pipelines 3810 durch die Nutzung anderer Funktionen des Systems 3800 - wie beispielsweise Dienste 3720 und Hardware 3722 - noch benutzerfreundlicher sein, eine einfachere Integration ermöglichen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
In mindestens einer Ausführungsform kann das Einsatzsystem 3706 eine Benutzerschnittstelle 3814 (z.B. eine grafische Benutzerschnittstelle, eine Web-Schnittstelle usw.) enthalten, die verwendet werden kann, um Anwendungen zur Aufnahme in die Einsatz-Pipeline(s) 3810 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatz-Pipeline(s) 3810 während der Einrichtung und/oder Bereitstellung zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Einsatzsystem 3706 zu interagieren. In mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3704 nicht dargestellt ist, kann die Benutzerschnittstelle 3814 (oder eine andere Benutzerschnittstelle) zur Auswahl von Modellen für die Verwendung in dem Einsatzsystem 3706, zur Auswahl von Modellen für das Training oder das erneute Training in dem Trainingssystem 3704 und/oder für die sonstige Interaktion mit dem Trainingssystem 3704 verwendet werden.
In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3812 zusätzlich zu einem Anwendungsorchestrierungssystem 3828 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Einsatz-Pipeline(s) 3810 und Diensten 3720 und/oder Hardware 3722 zu verwalten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3812 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3720 und/oder von Anwendung oder Dienst zu Hardware 3722 erleichtert. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 3812 in den Diensten 3720 enthalten, obwohl er als in der Software 3718 enthalten dargestellt ist, was jedoch nicht einschränkend gemeint ist. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3828 (z.B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem enthalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und Bereitstellung gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Einsatz-Pipeline(s) 3810 (z.B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z.B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Image davon) individuell entwickelt, modifiziert und bereitgestellt werden (z.B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und bereitstellen, und kann ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und bereitstellen), was die Konzentration auf und die Aufmerksamkeit für eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers ermöglichen kann, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Verwalter 3812 und das Anwendungsorchestrierungssystem 3828 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z.B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3828 und/oder der Pipeline-Verwalter 3812 die Kommunikation unter und zwischen den Anwendungen oder Containern sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3828, da eine oder mehrere Anwendungen oder Container in der/den Einsatz-Pipeline(s) 3810 dieselben Dienste und Ressourcen gemeinsam nutzen können, die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, ausgleichen und bestimmen. In mindestens einer Ausführungsform kann ein Planer verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Planer somit verschiedenen Anwendungen Ressourcen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf die Anforderungen und die Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Planer (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3828) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt sind (z.B. Benutzerbeschränkungen), wie z.B. Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z.B. um zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung auszuführen ist) usw.
In mindestens einer Ausführungsform können die von Anwendungen oder Containern im Einsatzsystem 3706 genutzten und gemeinsam genutzten Dienste 3720 Rechendienste 3816, KI-Dienste 3818, Visualisierungsdienste 3820 und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3720 aufrufen (z.B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3816 von Anwendungen genutzt werden, um Supercomputing- oder andere HPC (High Performance Computing)-Aufgaben durchzuführen. In mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3816 genutzt werden, um eine parallele Verarbeitung (z.B. unter Verwendung einer parallelen Rechenplattform 3830) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 (z.B. CUDA von NVIDIA) General Purpose Computing auf GPUs (GPGPU) ermöglichen (z.B. GPUs 3822). In mindestens einer Ausführungsform kann eine Softwareschicht der Parallelrechenplattform 3830 Zugriff auf virtuelle Befehlssätze und parallele Rechenelemente von GPUs für die Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 Speicher enthalten, und in einigen Ausführungsformen kann ein Speicher zwischen mehreren Containern und/oder zwischen verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können IPC (Inter-Process-Communication)-Aufrufe für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3830 zu verwenden (z.B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können dieselben Daten an derselben Stelle eines Speichers für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z.B. zur selben Zeit, zu verschiedenen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an verschiedene Stellen im Speicher zu verschieben (z.B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, wenn Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Speicherort der Daten gespeichert und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können der Speicherort von Daten und der Speicherort von aktualisierten oder geänderten Daten Teil einer Definition sein, wie eine Nutzlast innerhalb von Containern zu verstehen ist.
In mindestens einer Ausführungsform können KI-Dienste 3818 genutzt werden, um Inferenzierungsdienste für die Ausführung von Modellen maschinellen Lernens auszuführen, die Anwendungen zugeordnet sind (z.B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). In mindestens einer Ausführungsform können die KI-Dienste 3818 das KI-System 3824 nutzen, um Modelle maschinellen Lernens (z.B. neuronale Netzwerke, wie beispielsweise CNNs) für Segmentierung, Rekonstruktion, Objekterkennung, Merkmalserkennung, Klassifizierung und/oder andere Inferenzierungsaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Bereitstellungs- bzw. Einsatz-Pipeline(s) 3810 ein oder mehrere Ausgabemodelle 3716 aus dem Trainingssystem 3704 und/oder andere Modelle von Anwendungen verwenden, um Schlussfolgerungen aus Bildgebungsdaten (z.B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für die Inferenzierung unter Verwendung des Anwendungsorchestrierungssystems 3828 (z.B. ein Scheduler) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz umfassen, der höhere Service Level Agreements erreichen kann, z.B. für die Durchführung von Inferenzierungen bei dringenden Anfragen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität umfassen, der für Anfragen verwendet werden kann, die nicht dringlich sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3828 Ressourcen (z.B. Dienste 3720 und/oder Hardware 3722) basierend auf Prioritätspfaden für verschiedene Inferenzierungsaufgaben der KI-Dienste 3818 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher an die KI-Dienste 3818 in dem System 3800 angebunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als ein Cache (oder eine andere Art von Speichervorrichtung) fungieren und zur Verarbeitung von Inferenzierungsanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann dann, wenn eine Inferenzierungsanforderung übermittelt wird, eine Anforderung von einem Satz von API-Instanzen des Einsatzsystems 3706 empfangen werden, und können eine oder mehrere Instanzen ausgewählt werden (z.B. für beste Anpassung, für Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, kann ein Modell maschinellen Lernens aus der Modellregistrierung 3724 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, kann ein Validierungsschritt sicherstellen, dass ein geeignetes Modell maschinellen Lernens in einen Cache (z.B. einen gemeinsam genutzten Speicher) geladen wird, und/oder kann eine Kopie eines Modells in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z.B. des Pipeline-Verwalters 3812) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung nicht bereits läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzierungsserver gestartet werden, wenn er noch nicht gestartet ist, um ein Modell auszuführen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Inferenzierungsservern pro Modell gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzierungsserver geclustert sind, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzierungsserver in entsprechenden, verteilten Servern statisch geladen werden.
In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzierungsservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzierungsservers einem Modell (und optional mehreren Versionen eines Modells) zugeordnet sein. In mindestens einer Ausführungsform kann eine neue Instanz geladen werden, wenn eine Instanz eines Inferenzierungsservers nicht vorhanden ist, wenn eine Anforderung zur Durchführung einer Inferenzierung an einem Modell empfangen wird. In mindestens einer Ausführungsform kann beim Starten eines Inferenzierungsservers ein Modell an einen Inferenzierungsserver übergeben werden, so dass ein und derselbe Container zur Bedienung verschiedener Modelle verwendet werden kann, solange der Inferenzierungsserver als eine andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzierungsanforderung für eine bestimmte Anwendung empfangen werden, und kann ein Container (z.B. mit einer Instanz eines Inferenzierungsservers) geladen werden (falls nicht bereits geschehen), und kann eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann die Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder eine zusätzliche Vorverarbeitung durchführen (z.B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenzierung vorbereitet sind, die Inferenzierung wie erforderlich an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzigen Inferenzierungsaufruf für ein Bild (z.B. ein Röntgenbild einer Hand) umfassen oder eine Inferenzierung für Hunderte von Bildern (z.B. ein Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung die Ergebnisse vor der Fertigstellung zusammenfassen, was, ohne darauf beschränkt zu sein, einen einzelnen Konfidenzwert, eine Segmentierung auf Pixelebene, eine Segmentierung auf Voxel-Ebene, die Generierung einer Visualisierung oder die Generierung von Text zur Zusammenfassung der Ergebnisse umfassen kann. In mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen sein. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) haben, während andere eine niedrigere Priorität haben (z.B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfragenden Institution oder Entität aus gemessen werden und können die Zeit für das Durchlaufen des Partnernetzwerks sowie die Ausführung auf einem Inferenzierungsdienst umfassen.
In mindestens einer Ausführungsform kann die Übertragung von Anfragen zwischen den Diensten 3720 und den Inferenzierungsanwendungen hinter einem Software Development Kit (SDK) verborgen sein, und kann der robuste Transport über eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine individuelle Anwendungs-/Benutzer- bzw. Tenant-ID-Kombination in eine Warteschlange gestellt, und zieht ein SDK eine Anforderung aus einer Warteschlange und gibt eine Anforderung an eine Anwendung weiter. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen abholt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglichen kann, Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse über eine Warteschlange zurück übertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, an die die meisten Instanzen einer Anwendung gebunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, an die eine einzelne Instanz gebunden ist, die Aufgaben in der empfangenen Reihenfolge abarbeitet. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3826 generiert wird, und kann ein Inferenzierungsdienst die Inferenzierung auf einer GPU durchführen.
n mindestens einer Ausführungsform können Visualisierungsdienste 3820 genutzt werden, um Visualisierungen für die Anzeige der Ausgaben von Anwendungen und/oder der Einsatz-Pipeline(s) 3810 zu erzeugen. In mindestens einer Ausführungsform können GPUs 3822 von Visualisierungsdiensten 3820 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie z.B. Ray-Tracing, von Visualisierungsdiensten 3820 implementiert werden, um Visualisierungen von höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen, ohne darauf beschränkt zu sein, 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumen-Rekonstruktionen, 2D-Tomographie-Schichten, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. umfassen. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z.B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z.B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3820 einen internen Visualizer, Kinematiken und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z.B. Raytracing, Rasterung, interne Optik usw.) umfassen.
In mindestens einer Ausführungsform kann die Hardware 3722 GPUs 3822, das Kl-System 3824, die Cloud 3826 und/oder jede andere Hardware umfassen, die zur Ausführung des Trainingssystems 3704 und/oder des Einsatzsystems 3706 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3822 (z.B. NVIDIAs TESLA und/oder QUADRO GPUs) eine beliebige Anzahl von GPUs umfassen, die für die Ausführung von Verarbeitungsaufgaben der Rechendienste 3816, der KI-Dienste 3818, der Visualisierungsdienste 3820, anderer Dienste und/oder beliebiger Merkmale oder Funktionen der Software 3718 verwendet werden können. In Bezug auf die Kl-Dienste 3818 können GPUs 3822 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden), zur Nachverarbeitung von Ausgaben von Modellen maschinellen Lernens und/oder zur Durchführung von Inferenzierung (z.B. zur Ausführung von Modellen maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3826, das AI-System 3824 und/oder andere Komponenten des Systems 3800 GPUs 3822 verwenden. In mindestens einer Ausführungsform kann die Cloud 3826 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben enthalten. In mindestens einer Ausführungsform kann das Kl-System 3824 GPUs verwenden, und kann die Cloud 3826 - oder zumindest ein Teil, der mit Deep Learning oder Inferenzierung beauftragt ist - unter Verwendung eines oder mehrerer KI-Systeme 3824 ausgeführt werden. Obwohl die Hardware 3722 als diskrete Komponenten dargestellt ist, ist dies nicht als Beschränkung zu verstehen, und können alle Komponenten der Hardware 3722 mit anderen Komponenten der Hardware 3722 kombiniert oder von diesen genutzt werden.
In mindestens einer Ausführungsform kann das Kl-System 3824 ein speziell entwickeltes Rechensystem (z.B. einen Supercomputer oder einen HPC) umfassen, das für Inferenzierung, Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3824 (z.B. der DGX von NVIDIA) GPU-optimierte Software (z.B. einen Software-Stack) enthalten, die unter Verwendung einer Vielzahl von GPUs 3822 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3824 in der Cloud 3826 (z.B. in einem Rechenzentrum) implementiert werden, um einige oder alle Kl-basierten Verarbeitungsaufgaben des Systems 3800 auszuführen.
In mindestens einer Ausführungsform kann die Cloud 3826 eine GPU-beschleunigte Infrastruktur (z.B. NGC von NVIDIA) enthalten, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3800 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3826 ein oder mehrere KI-Systeme 3824 zur Ausführung einer oder mehrerer KI-basierter Aufgaben des Systems 3800 enthalten (z.B. als Hardware-Abstraktions- und Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3826 mit dem Anwendungsorchestrierungssystem 3828 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3720 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3826 die Aufgabe haben, mindestens einige der Dienste 3720 des Systems 3800 auszuführen, einschließlich der Rechendienste 3816, KI-Dienste 3818 und/oder Visualisierungsdienste 3820, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3826 kleine und große Batch-Inferenzierung durchführen (z.B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3830 bereitstellen (z.B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3828 ausführen (z.B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z.B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder andere Funktionen für das System 3800 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3826 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z.B. wenn Patientendaten oder -aufzeichnungen außerhalb der eigenen Räumlichkeiten zu verwenden sind), eine Registrierung bzw. Registry enthalten - wie z.B. eine Deep-Learning-Container-Registry. In mindestens einer Ausführungsform kann eine Registry Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungen, Nachverarbeitungen oder andere Verarbeitungsaufgaben für Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3826 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern enthalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Geräte weiterleiten (z.B. medizinische Geräte vor Ort, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert werden müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit dem HIPAA und/oder anderen Datenvorschriften gewahrt.
39 enthält eine beispielhafte Darstellung einer Einsatz-Pipeline 3810A zur Verarbeitung von Bilddaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3800 - und insbesondere das Einsatzsystem 3706 - zum Anpassen, Aktualisieren und/oder Integrieren der Einsatz-Pipeline(s) 3810A in eine oder mehrere Produktionsumgebungen verwendet werden. In mindestens einer Ausführungsform umfasst die Einsatz-Pipeline 3810A von 39 ein nicht beschränkendes Beispiel einer Einsatz-Pipeline 3810A, die von einem bestimmten Benutzer (oder einem Team von Benutzern) in einer Einrichtung (z.B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert werden kann. In mindestens einer Ausführungsform kann ein Benutzer zur Definition von Einsatz-Pipelines 3810A für einen CT-Scanner 3902 eine oder mehrere Anwendungen - beispielsweise aus einer Container-Registrierung - auswählen, die bestimmte Funktionen oder Aufgaben in Bezug auf die vom CT-Scanner 3902 erzeugten Bilddaten ausführen. In mindestens einer Ausführungsform können Anwendungen auf die Einsatz-Pipeline 3810A als Container angewendet werden, die Dienste 3720 und/oder Hardware 3722 des Systems 3800 nutzen können. Darüber hinaus kann die Einsatz-Pipeline 3810A zusätzliche Verarbeitungsaufgaben oder Anwendungen enthalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z.B. können der DICOM-Adapter 3802B und der DICOM-Leser 3906 in der Einsatz-Pipeline 3810A verwendet werden, um Daten für die Verwendung durch die CT-Rekonstruktion 3908, die Organsegmentierung 3910 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810A angepasst oder für eine gleichmäßige Bereitstellung, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3908 und die Organsegmentierung 3910 für mehrere Probanden über ein bestimmtes Intervall wünschen und daher die Pipeline 3810A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 3800 die Anwendungen auswählen, die er für diese Anforderung auf den Daten verarbeiten möchte. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810A in jedem Intervall angepasst werden, und kann dies aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Containerstruktur innerhalb des Systems 3800 ein nahtloser Prozess sein.
In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810A von 39 einen CT-Scanner 3902 umfassen, der Bilddaten eines Patienten oder Probanden erzeugt. In mindestens einer Ausführungsform können die Bilddaten des CT-Scanners 3902 auf einem PACS-Server 3904 gespeichert werden, der zu einer Einrichtung gehört, in der sich der CT-Scanner 3902 befindet. In mindestens einer Ausführungsform kann/können der/die PACS-Server 3904 Software- und/oder Hardwarekomponenten enthalten, die direkt mit den Bildgebungsmodalitäten (z.B. CT-Scanner 3902) in einer Einrichtung verbunden sind. In mindestens einer Ausführungsform kann der DICOM-Adapter 3802B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3802B bei der Vorbereitung oder Konfiguration von DICOM-Daten von PACS-Server(n) 3904 zur Verwendung durch die Einsatz-Pipeline 3810A helfen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3812 nach der Verarbeitung der DICOM-Daten über den DICOM-Adapter 3802B die Daten an die Einsatz-Pipeline 3810A weiterleiten. In mindestens einer Ausführungsform kann der DICOM-Leser 3906 Bilddateien und zugehörige Metadaten aus DICOM-Daten extrahieren (z.B. Sinogramm-Rohdaten, wie in der Visualisierung 3916A dargestellt). In mindestens einer Ausführungsform können die extrahierten Arbeitsdateien in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Einsatz-Pipeline 3810A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 3906 das Extrahieren und/oder Speichern von Daten beendet hat, ein Signal der Fertigstellung an den Pipeline-Verwalter 3812 übermittelt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3812 dann eine oder mehrere andere Anwendungen oder Container in der Einsatz-Pipeline 3810A initiieren oder aufrufen.
n mindestens einer Ausführungsform kann die Anwendung für CT-Rekonstruktion 3908 und/oder der Container ausgeführt werden, sobald Daten (z.B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für CT-Rekonstruktion 3908 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 3908 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus Sinogramm-Rohdaten rekonstruieren (z.B. wie in Visualisierung 3916B dargestellt) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipeline-Verwalter 3812 signalisiert werden, dass die Rekonstruktionsaufgabe abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung zur Organsegmentierung 3910 und/oder der Container vom Pipeline-Verwalter 3812 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3910 und/oder der Container eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenzierung geeignetes Format konvertieren (z.B. eine Bilddatei in eine Eingabeauflösung eines maschinellen Lernmodells konvertieren) und die Inferenzierung gegen ein normalisiertes Bild ausführen. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3910 und/oder der Container auf Dienste 3720 zurückgreifen, um die Inferenzierung auf einem normalisierten Bild auszuführen, und kann der Pipeline-Verwalter 3812 und/oder das Anwendungsorchestrierungssystem 3828 die Verwendung der Dienste 3720 durch die Anwendung zur Organsegmentierung 3910 und/oder den Container erleichtern. In mindestens einer Ausführungsform kann beispielsweise die Anwendung zur Organsegmentierung 3910 und/oder der Container die KI-Dienste 3818 nutzen, um Inferenzierungen auf einem normalisierten Bild durchzuführen, und können die KI-Dienste 3818 die Hardware 3722 (z.B. das KI-System 3824) nutzen, um die Kl-Dienste 3818 auszuführen. In mindestens einer Ausführungsform kann das Ergebnis einer Inferenzierung eine Maskendatei sein (z.B. wie in Visualisierung 3916C dargestellt), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipeline-Verwalter 3812 erzeugt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3812 dann den DICOM-Writer 3912 ausführen, um die Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und die Ergebnisse in ein DICOM-Format (z.B. als DICOM-Ausgabe 3914) zu verpacken, damit sie von den Benutzern in einer Einrichtung, die eine Anforderung erzeugt hat, verwendet werden können. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 3914 dann an den DICOM-Adapter 3802B übertragen werden, um die DICOM-Ausgabe 3914 für die Speicherung auf dem/den PACS-Server(n) 3904 vorzubereiten (z.B. für die Anzeige durch einen DICOM-Betrachter in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3916B und 3916C erzeugt werden und einem Benutzer für Diagnosen, Untersuchungen und/oder andere Zwecke zur Verfügung stehen.
Obwohl als Folgeanwendung in der Einsatz-Pipeline 3810A dargestellt, können die Anwendungen CT-Rekonstruktion 3908 und Organsegmentierung 3910 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander haben und Daten für jede Anwendung verfügbar sind (z.B. nachdem der DICOM-Leser 3906 Daten extrahiert hat), können die Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 3720 benötigen, kann ein Planer des Systems 3800 zum Lastausgleich und zur Verteilung von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3830 verwendet werden, um eine parallele Verarbeitung für Anwendungen durchzuführen, um die Laufzeit der Einsatz-Pipeline 3810A zu verkürzen und Ergebnisse in Echtzeit bereitzustellen.
In mindestens einer Ausführungsform und unter Bezugnahme auf 40A-40B kann das Einsatzsystem 3706 als ein oder mehrere virtuelle Instrumente implementiert sein, um verschiedene Funktionalitäten - wie Bildverarbeitung, Segmentierung, Verbesserung, Kl, Visualisierung und Inferenzierung - mit bildgebenden Geräten (z.B. CT-Scannern, Röntgengeräten, MRT-Geräten usw.), Sequenzierungsgeräten, Genomikgeräten und/oder anderen Gerätetypen durchzuführen. In mindestens einer Ausführungsform kann das System 3800 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatz-Pipeline 3810 umfassen können, die von einem oder mehreren Geräten erzeugte rohe/unverarbeitete Eingangsdaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Einsatz-Pipelines 3810 (z.B. 3810A und 3810B), die virtuelle Instrumente repräsentieren, Intelligenz in eine Pipeline implementieren, z.B. durch Nutzung von Modellen für maschinelles Lernen, um einem System containerisierte Inferenzierungsunterstützung zu bieten. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen enthalten. In mindestens einer Ausführungsform, z.B. wenn Echtzeitverarbeitung erwünscht ist, können Einsatz-Pipelines 3810, die virtuelle Instrumente repräsentieren, statisch sein (z.B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Vorrat bzw. Pool von Anwendungen oder Ressourcen (z.B. innerhalb einer Container-Registry) ausgewählt werden können (z.B. auf einer Pro-Anfrage-Basis).
In mindestens einer Ausführungsform kann das System 3800 als ein oder mehrere virtuelle Instrumente vor Ort in einer Einrichtung instanziiert oder ausgeführt werden, z.B. in einem Rechensystem, das neben einer radiologischen Maschine, einem bildgebenden Gerät und/oder einem anderen Gerätetyp in einer Einrichtung eingesetzt wird oder anderweitig mit diesem kommuniziert. In mindestens einer Ausführungsform kann jedoch eine Vor-Ort-Installation in einem Rechensystem eines Geräts selbst (z.B. in einem in ein bildgebendes Gerät integrierten Rechensystem), in einem lokalen Rechenzentrum (z.B. in einem Rechenzentrum vor Ort) und/oder in einer Cloud-Umgebung (z.B. in der Cloud 3826) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 3706, das als virtuelles Instrument arbeitet, in einigen Beispielen von einem Supercomputer oder einem anderen HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Vor-Ort-Installation Verwendungen mit hoher Bandbreite (z.B. über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie RF over Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann die Echtzeit- oder echtzeitnahe Verarbeitung besonders nützlich sein, wenn ein virtuelles Instrument ein Ultraschallgerät oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen benötigt werden. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur in der Lage sein, dynamisches Bursting zu einem Cloud-Computing-Dienstanbieter oder einem anderen Rechen-Cluster durchzuführen, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netzwerke oder anderer maschineller Lernmodelle abgestimmt sein, wie hierin in Bezug auf das Trainingssystem 3704 beschrieben. In mindestens einer Ausführungsform können Modelle maschinellen Lernens mit implementierten Trainings-Pipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von den von ihnen unterstützten Geräten verarbeiten. In mindestens einer Ausführungsform können virtuelle Instrumente kontinuierlich verbessert werden, indem zusätzliche Daten, neue Daten, bestehende Modelle maschinellen Lernens und/oder neue oder aktualisierte Modelle maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil oder die gesamte hierin beschriebene Hardware 3722 enthalten, und kann die Hardware 3722 auf eine beliebige Anzahl von Arten verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer mit einer Vorrichtung gekoppelten und sich in der Nähe einer Vorrichtung befindenden Rechenvorrichtung, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3826. Da das Einsatzsystem 3706 und die zugehörigen Anwendungen oder Container in Software erstellt werden (z.B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration virtueller Instrumente sowie die von den virtuellen Instrumenten erzeugten Ausgaben nach Wunsch modifiziert oder angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, das ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
40A enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810B einen oder mehrere der Dienste 3720 des Systems 3800 nutzen. In mindestens einer Ausführungsform können die Einsatz-Pipeline 3810B und die Dienste 3720 die Hardware 3722 eines Systems entweder lokal oder in der Cloud 3826 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 4000 durch den Pipeline-Verwalter 3812, das Anwendungsorchestrierungssystem 3828 und/oder die Parallelrechenplattform 3830 unterstützt werden.
In mindestens einer Ausführungsform kann der Prozess 4000 den Empfang von Bilddaten von einem Ultraschallgerät 4002 beinhalten. In mindestens einer Ausführungsform können Bildgebungsdaten auf PACS-Servern in einem DICOM-Format (oder einem anderen Format, wie RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und von dem System 3800 zur Verarbeitung durch die Einsatz-Pipeline 3810 empfangen werden, die als virtuelles Instrument (z.B. ein virtueller Ultraschall) für das Ultraschallgerät 4002 ausgewählt oder angepasst wird. In mindestens einer Ausführungsform können Bilddaten direkt von einem Bildgebungsgerät (z.B. Ultraschallgerät 4002) empfangen und von einem virtuellen Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalwandler, der kommunikativ zwischen einer bildgebenden Vorrichtung und einem virtuellen Instrument gekoppelt ist, von einer bildgebenden Vorrichtung erzeugte Signaldaten in Bilddaten umwandeln, die von einem virtuellen Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten dem DICOM-Lesegerät 3906 zugeführt werden, um Daten zur Verwendung durch Anwendungen oder Container der Einsatz-Pipeline 3810B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3906 die Datenerweiterungsbibliothek 4014 (z.B. DALI von NVIDIA) als Dienst 3720 (z.B. als einer der Rechendienste 3816) nutzen, um Daten zu extrahieren, in der Größe anzupassen, neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Rekonstruktionsanwendung und/oder ein Container 4006 ausgeführt werden, um die Daten von dem Ultraschallgerät 4002 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 4006 oder gleichzeitig mit der Rekonstruktion 4006 eine Erkennungsanwendung 4008 und/oder ein Erkennungscontainer zur Erkennung von Anomalien, Objekten, Merkmalen und/oder anderen Erkennungsaufgaben in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 4006 erzeugte Bilddatei während der Erkennung 4008 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu erkennen. In mindestens einer Ausführungsform kann die Erkennungsanwendung 4008 eine Inferenzierungs-Engine 4016 (z.B. als einer der KI-Dienste 3818) nutzen, um eine Inferenzierung auf Daten durchzuführen, um Erkennungen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle maschinellen Lernens (z.B. von dem Trainingssystem 3704) von der Anwendung „Erkennung 4008“ ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können nach Abschluss der Rekonstruktion 4006 und/oder Erkennung 4008 die von diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 4010 zu erzeugen, wie z.B. eine Visualisierung 4012 (z.B. eine Graustufenausgabe), die auf einer Workstation oder einem Anzeigeterminal angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatz-Pipeline 3810B in Bezug auf das Ultraschallgerät 4002 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 4010 durch Nutzung einer Renderkomponente 4018 des Systems 3800 (z.B. einer der Visualisierungsdienste 3820) ausgeführt werden. In mindestens einer Ausführungsform kann die Renderkomponente 4018 einen 2D-, OpenGL- oder Raytracing-Dienst ausführen, um die Visualisierung 4012 zu erzeugen.
40B enthält ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810C einen oder mehrere der Dienste 3720 des Systems 3800 nutzen. In mindestens einer Ausführungsform können die Einsatz-Pipeline 3810C und die Dienste 3720 die Hardware 3722 eines Systems entweder lokal oder in der Cloud 3826 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 4020 durch den Pipeline-Verwalter 3812, das Anwendungsorchestrierungssystem 3828 und/oder die Parallelrechenplattform 3830 unterstützt werden.
In mindestens einer Ausführungsform kann der Prozess 4020 beinhalten, dass der CT-Scanner 4022 Rohdaten erzeugt, die von dem DICOM-Lesegerät 3906 empfangen werden können (z.B. direkt, über einen PACS-Server 3904, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtueller CT (instanziiert durch die Einsatz-Pipeline 3810C) eine erste Echtzeit-Pipeline zur Überwachung eines Patienten (z.B. Patientenbewegungserkennung AI 4026) und/oder zur Anpassung oder Optimierung der Belichtung des CT-Scanners 4022 (z.B. unter Verwendung der Belichtungssteuerung AI 4024) umfassen. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z.B. 4024 und 4026) einen Dienst 3720 nutzen, wie z.B. KI-Dienst(e) 3818. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) zur Belichtungssteuerung AI 4024 und/oder der Anwendung (oder des Containers) zur Erkennung von Patientenbewegungen AI 4026 als Rückmeldung an den CT-Scanner 4022 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 4022) anzupassen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatz-Pipeline 3810C eine Nicht-Echtzeit-Pipeline zur Analyse der von dem CT-Scanner 4022 erzeugten Daten enthalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container „CT-Rekonstruktion 3908“, die Anwendung und/oder den Container „Groberkennung AI 4028“, die Anwendung und/oder den Container „Feinerkennung AI 4032“ (z.B. wenn bestimmte Ergebnisse von der Groberkennung AI 4028 erkannt werden), die Anwendung und/oder den Container „Visualisierung 4030“ und die Anwendung und/oder den Container „DICOM-Schreiber 3912“ (und/oder einen anderen Datentypschreiber, z.B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) enthalten. In mindestens einer Ausführungsform können die von dem CT-Scanner 4022 erzeugten Rohdaten durch die Pipelines der Einsatz-Pipeline 3810C (instanziiert als virtuelles CT-Instrument) geleitet werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreiber 3912 zur Anzeige übertragen und/oder auf dem/den PACS-Server(n) 3904 zum späteren Abruf, zur Analyse oder zur Anzeige durch einen Techniker, Praktiker oder anderen Benutzer gespeichert werden.
41A zeigt ein Datenflussdiagramm für einen Prozess 4100 zum Trainieren, erneuten Trainieren oder Aktualisieren eines maschinellen Lernmodells in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 4100 unter Verwendung des Systems 3800 von 38 als nicht einschränkendes Beispiel ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 4100 die Dienste 3720 und/oder die Hardware 3722 des Systems 3800 nutzen, wie hierin beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 4112, die durch Prozess 4100 erzeugt wurden, durch das Einsatzsystem 3706 für eine oder mehrere containerisierte Anwendungen in Einsatz-Pipelines 3810 ausgeführt werden.
In mindestens einer Ausführungsform kann das Modelltraining 3714 ein Neutrainieren oder Aktualisieren eines anfänglichen Modells 4104 (z.B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z.B. neuer Eingangsdaten, wie eines Kundendatensatzes 4106, und/oder neuer, den Eingangsdaten zugeordneter Grundwahrheitsdaten) umfassen. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 4104 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 4104 zurückgesetzt oder gelöscht und/oder durch eine/mehrere aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das Ausgangsmodell 4104 zuvor fein eingestellte Parameter (z.B. Gewichte und/oder Verzerrungen) haben, die vom vorherigen Training übrig geblieben sind, so dass das Training oder das erneute Training 3714 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3714 durch Zurücksetzen oder Ersetzen der Ausgangs- oder Verlustschicht(en) des ursprünglichen Modells 4104 die Parameter aktualisiert und für einen neuen Datensatz neu abgestimmt werden, basierend auf Verlustberechnungen, die der Genauigkeit der Ausgangs- oder Verlustschicht(en) bei der Erzeugung von Vorhersagen für einen neuen Kundendatensatz 4106 (z.B. Bilddaten 3708 von 37) zugeordnet sind.
In mindestens einer Ausführungsform können vortrainierte Modelle 3806 in einem Datenspeicher oder einer Registrierung (z.B. Modellregistrierung 3724 von 37) gespeichert sein. In mindestens einer Ausführungsform können die vortrainierten Modelle 3806 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 4100 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Kunden verschiedener Einrichtungen die vortrainierten Modelle 3806 vor Ort trainiert worden sein, wobei Kunden- oder Patientendaten verwendet wurden, die vor Ort generiert wurden. In mindestens einer Ausführungsform können vortrainierte Modelle 3806 unter Verwendung der Cloud 3826 und/oder anderer Hardware 3722 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an Komponenten der Cloud 3826 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vor-trainiertes Modell 3806 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vor-trainierte Modell 3806 individuell für jede Einrichtung trainiert worden sein, bevor es auf Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, z.B. wenn Kunden- oder Patientendaten aus Datenschutzgründen freigegeben wurden (z.B. durch eine Verzichtserklärung, für experimentelle Zwecke usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten aus einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3806 vor Ort und/oder außerhalb des Standorts zu trainieren, z.B. in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Einsatz-Pipelines 3810 auch Modelle für maschinelles Lernen auswählen, die für bestimmte Anwendungen zu verwenden sind. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung haben, sodass ein Benutzer ein vortrainiertes Modell 3806 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vortrainierte Modell 3806 möglicherweise nicht dafür optimiert, genaue Ergebnisse für den Kundendatensatz 4106 einer Einrichtung eines Benutzers zu erzeugen (z.B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungsgeräte usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3806 vor der Bereitstellung in der Einsatz-Pipeline 3810 zur Verwendung mit einer oder mehreren Anwendungen aktualisiert, neu trainiert und/oder für die Verwendung in einer entsprechenden Einrichtung feinabgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vortrainiertes Modell 3806 auswählen, das zu aktualisieren, neu zu trainieren und/oder feinabzustimmen ist, und kann das vortrainierte Modell 3806 als Ausgangsmodell 4104 für das Trainingssystem 3704 in dem Prozess 4100 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 4106 (z.B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3714 (das, ohne darauf beschränkt zu sein, Transferlernen umfassen kann) auf dem Ausgangsmodell 4104 durchzuführen, um das verfeinerte Modell 4112 zu erzeugen. In mindestens einer Ausführungsform können Grundwahrheitsdaten, die dem Kundendatensatz 4106 entsprechen, von dem Trainingssystem 3704 erzeugt werden. In mindestens einer Ausführungsform können die Grundwahrheitsdaten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktikern in einer Einrichtung erzeugt werden (z.B. als gelabelte Klinikdaten 3712 in 37).
In mindestens einer Ausführungsform kann die KI-assistierte Beschriftung 3710 in einigen Beispielen verwendet werden, um Grundwahrheitsdaten zu erzeugen. In mindestens einer Ausführungsform kann die KI-assistierte Annotation 3710 (z.B. unter Verwendung eines Kl-gestützten Annotations-SDKs implementiert) Modelle maschinellen Lernens (z.B. neuronale Netzwerke) nutzen, um vorgeschlagene oder vorhergesagte Grundwahrheitsdaten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 4110 Annotationswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Rechenvorrichtung 4108 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 4110 über die Rechenvorrichtung 4108 mit einer grafischen Benutzeroberfläche interagieren, um Anmerkungen oder Auto-Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann eine Polygonbearbeitungsfunktion verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Positionen zu verschieben.
In mindestens einer Ausführungsform können, sobald dem Kundendatensatz 4106 Grundwahrheitsdaten zugeordnet sind, Grundwahrheitsdaten (z.B. aus KI-assistierter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3714 verwendet werden, um ein verfeinertes Modell 4112 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 4106 beliebig oft auf das Ausgangsmodell 4104 angewendet werden, und können die Grundwahrheitsdaten verwendet werden, um die Parameter des Ausgangsmodells 4104 zu aktualisieren, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 4112 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 4112, sobald es erzeugt wurde, in einer oder mehreren Einsatz-Pipelines 3810 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 4112 zu den bereits trainierten Modellen 3806 in der Modellregistrierung 3724 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen abgeschlossen werden, so dass das verfeinerte Modell 4112 beliebig oft an neuen Datensätzen weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
41B ist eine beispielhafte Darstellung einer Client-Server-Architektur 4132 zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können Kl-assistierte Annotationswerkzeuge 4136 auf der Grundlage einer Client-Server-Architektur 4132 instanziiert werden. In mindestens einer Ausführungsform können Annotationswerkzeuge 4136 in bildgebenden Anwendungen Radiologen beispielsweise bei der Identifizierung von Organen und Anomalien zu assistieren bzw. unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwaretools enthalten, die dem Benutzer 4110 helfen, als nicht beschränkendes Beispiel, einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 4134 (z.B. in einem 3D-MRI- oder CT-Scan) zu identifizieren und automatisch kommentierte Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 4138 gespeichert und als (z.B. und ohne darauf beschränkt zu sein) Grundwahrheitsdaten für das Training verwendet werden. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell bzw. Modell für tiefes Lernen, wenn die Rechenvorrichtung 4108 Extrempunkte für die KI-assistierte Annotation 3710 sendet, diese Daten als Eingabe empfangen und Inferenzierungsergebnisse eines segmentierten Organs oder einer Anomalie zurückgeben. In mindestens einer Ausführungsform können vorinstanzierte Annotationstools, wie beispielsweise das KI-assistierte Annotationstool 4136B in 41B, durch API-Aufrufe (z.B. API-Aufruf 4144) an einen Server, wie beispielsweise einen Annotationsassistenzserver bzw. Annotation Assistant Server 4140, erweitert sein, der einen Satz vortrainierter Modelle 4142 enthalten kann, die z.B. in einer Annotationsmodellregistrierung gespeichert sind. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierung vortrainierte Modelle 4142 (z.B. Modelle für maschinelles Lernen, wie Deep-Learning-Modelle) speichern, die vortrainiert sind, um KI-assistierte bzw. -gestützte Annotationen für ein bestimmtes Organ oder eine Anomalie durchzuführen. In mindestens einer Ausführungsform können diese Modelle unter Verwendung von Trainings-Pipelines 3804 weiter aktualisiert werden. In mindestens einer Ausführungsform können die vorinstallierten Annotationswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gelabelte Klinikdaten 3712 hinzugefügt werden.
Die Inferenzierungs- und/oder Trainingslogik 815 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 815 sind hierin in Verbindung mit 8A und/oder 8B beschrieben.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform und Rückbezug auf 14 nehmend, sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1404 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1400, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 1404, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges geeignetes Speichersystem beziehen, wie z.B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital Versatile Disk („DVD“)-Laufwerk, ein Aufzeichnungsgerät, einen Universal Serial Bus („USB“)-Flash-Speicher usw. repräsentiert. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit der CPU 1402, dem Parallelverarbeitungssystem 1412, einer integrierten Schaltung, die mindestens einen Teil der Fähigkeiten sowohl der CPU 1402 als auch des Parallelverarbeitungssystems 1412 besitzt, einem Chipsatz (z.B. einer Gruppe integrierter Schaltungen, die so konzipiert sind, dass sie als Einheit zur Ausführung verwandter Funktionen arbeiten und verkauft werden, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltungen implementiert.
In mindestens einer Ausführungsform sind Architektur und/oder Funktionalität verschiedener vorheriger Figuren im Kontext eines allgemeinen Rechensystems, eines Leiterplattensystems, eines Spielkonsolensystems, das für Unterhaltungszwecke bestimmt ist, eines anwendungsspezifischen Systems und mehr implementiert. In mindestens einer Ausführungsform kann das Rechensystem 1400 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. eines drahtlosen, handgehaltenen Geräts), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer kopfmontierten Anzeige, eines in der Hand haltbaren elektronischen Geräts, eines Mobiltelefongeräts, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform umfasst das Parallelverarbeitungssystem 1412, ohne darauf beschränkt zu sein, eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1414 und zugehörige Speicher 1416. In mindestens einer Ausführungsform sind die PPUs 1414 über eine Zwischenverbindung 1418 und einen Schalter 1420 oder Multiplexer mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1412 Rechenaufgaben auf die PPUs 1414, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist über einige oder alle PPUs 1414 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Verwendung von lokalem Speicher und Registern, die in einer PPU 1414 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1414 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 1414 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
Andere Variationen sind im Sinne der Erfindung. Während offenbart Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte veranschaulichte Ausführungsformen derselben in den Zeichnungen gezeigt und wurden vorstehend im Einzelnen beschrieben. Es versteht sich jedoch, dass die Offenbarung nicht auf eine bestimmte Form oder bestimmte Formen zu beschränken ist, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung erfindungsgemäßer Ausführungsformen (insbesondere im Zusammenhang mit den nachfolgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nichts anderes angegeben oder durch Kontext eindeutig widerlegt wird, und nicht als Definition eines Begriffs. Die Begriffe „bestehend aus“, „mit“, „einschließlich“ und „enthaltend“ sind, sofern nicht anders angegeben wird, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern hierin nichts anderes angegeben wird, und jeder einzelne Wert wird in die Spezifikation aufgenommen, als ob er darin einzeln aufgeführt wäre. In mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Elementen“) oder „Teilmenge“, sofern nichts anderes angegeben oder durch Kontext widerlegt wird, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern nicht anders vermerkt oder durch den Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht unbedingt eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.
Konjunktivische Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. im dargestellten Beispiel einer Menge mit drei Elementen die konjunktivischen Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Zusätzlich, sofern nicht anders vermerkt oder durch Kontext widersprochen, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). In mindestens einer Ausführungsform beträgt die Anzahl der Elemente in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Operationen der hierin beschriebenen Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch eindeutig widerlegt. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale enthält. In mindestens einer Ausführungsform ist Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst ein Satz nicht-transitorischer computerlesbarer Speichermedien mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien mehrerer nicht-transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht-transitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Computersystems separate Prozessoren auf und führen verschiedene Prozessoren verschiedene Teilmengen von Befehlen aus.
Demgemäß sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, ein einzelnes Gerät und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Geräte umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und ein einzelnes Gerät nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Erfindung und stellt keine Einschränkung des Umfangs der Erfindung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung ist so auszulegen, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Erfindung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems repräsentiert sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -Anzeigevorrichtungen des Rechensystems repräsentiert werden.
In vergleichbarer Weise kann sich der Begriff „Prozessor“ auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht beschränkende Beispiele kann „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse z.B. Software- und/oder Hardware-Entitäten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern als ein System eine oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
In dem vorliegenden Dokument kann auf das Erhalten, Erlangen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen und digitalen Daten kann auf verschiedene Weise durchgeführt werden, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
Obwohl die vorstehende Diskussion beispielhafte Implementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sollen diese in den Anwendungsbereich dieser Offenbarung fallen. Obwohl vorstehend zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf bestimmte beschriebene Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als beispielhafte Ausführungsformen der Ansprüche offenbart.

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen zur Verwendung eines oder mehrerer neuronaler Netzwerke, um zumindest teilweise basierend auf einer oder mehreren Merkmalskarten, die einem ersten Bild entsprechen, ein zweites Bild zu erzeugen, wobei das erste Bild kleiner ist als das zweite Bild.
Prozessor nach Anspruch 1, wobei: die eine oder die mehreren Merkmalskarten durch das eine oder die mehreren neuronalen Netzwerke aus dem ersten Bild erzeugt werden; eine oder mehrere verschobene Merkmalskarten aus der einen oder den mehreren Merkmalskarten erzeugt werden; eine oder mehrere Gewichte zumindest teilweise basierend auf Merkmalen berechnet werden, die die eine oder die mehreren verschobenen Merkmalskarten und die eine oder die mehreren Merkmalskarten gemeinsam haben; eine oder mehrere kombinierte Merkmalskarten zumindest teilweise basierend auf der Kombination der einen oder den mehreren verschobenen Merkmalskarten und der einen oder den mehreren Merkmalskarten in Übereinstimmung mit dem einen oder den mehreren Gewichten erzeugt werden; und das zweite Bild durch Aggregieren und Erhöhen der Abtastrate der einen oder den mehreren kombinierten Merkmalskarten erzeugt wird.
Prozessor nach Anspruch 2, wobei jede der einen oder der mehreren Merkmalskarten unter Verwendung einer oder mehrerer Faltungsschichten ausgehend von dem ersten Bild skaliert wird.
Prozessor nach Anspruch 2 oder 3, wobei das eine oder die mehreren Gewichte zumindest teilweise basierend darauf berechnet werden, welches korrespondierende Merkmal der einen oder der mehreren verschobenen Merkmalskarten und der einen oder der mehreren Merkmalskarten prominenter ist.
Prozessor nach einem der Ansprüche 2 bis 4, wobei das Erhöhen der Abtastrate ein Null-Padding einer kleineren ersten Merkmalskarte in eine größere zweite Merkmalskarte umfasst.
Prozessor nach einem der vorangehenden Ansprüche, wobei das erste Bild eine Textur enthält und das zweite Bild die Textur des ersten Bilds enthält.
System, umfassend: einen oder mehrere Prozessoren zum Trainieren eines oder mehrerer neuronaler Netzwerke, um zumindest teilweise basierend auf einer oder mehreren Merkmalskarten, die einem ersten Bild entsprechen, ein zweites Bild zu erzeugen, wobei das erste Bild kleiner ist als das zweite Bild.
System nach Anspruch 7, wobei: die eine oder die mehreren Merkmalskarten ausgehend von dem ersten Bild durch Anwendung einer oder mehrerer Faltungsschichten skaliert werden; ein oder mehrere Gewichte berechnet werden, die eine Ähnlichkeit zwischen einer oder mehreren verschobenen Merkmalskarten und dem einen oder den mehreren Merkmalskarten anzeigen; eine oder mehrere kombinierte Merkmalskarten durch Anwendung einer Summierung auf die eine oder die mehreren verschobene Merkmalskarten und die eine oder die mehreren Merkmalskarten in Übereinstimmung mit dem einen oder den mehreren Gewichten erzeugt werden; und das zweite Bild zumindest teilweise basierend auf dem Aggregieren der einen oder den mehreren kombinierten Merkmalskarten erzeugt wird.
System nach Anspruch 8, wobei die eine oder die mehreren verschobenen Merkmalskarten durch Verschieben der einen oder der mehreren Merkmalskarten gemäß einer Breite und einer Höhe entsprechend jeder der einen oder der mehreren Merkmalskarten bestimmt werden.
System nach Anspruch 8 oder 9, wobei das eine oder die mehreren Gewichte angeben, ob ein erstes Merkmal der einen oder der mehreren Merkmalskarten oder ein zweites Merkmal der einen oder der mehreren verschobenen Merkmalskarten während der Aggregation der einen oder der mehreren kombinierten Merkmalskarten einzubeziehen ist.
System nach einem der Ansprüche 8 bis 10, wobei das Aggregieren der einen oder mehreren kombinierten Merkmalskarten in das zweite Bild ein Erhöhen der Abtastrate jeder der einen oder mehreren kombinierten Merkmalskarten umfasst.
System nach Anspruch 11, wobei das Erhöhen der Abtastrate jeder der einen oder mehreren kombinierten Merkmalskarten ein Null-Padding einer kleineren ersten Merkmalskarte in eine größere zweite Merkmalskarte umfasst.
System nach einem der Ansprüche 7 bis 12, wobei das erste Bild eine Textur enthält und das zweite Bild die Textur des ersten Bilds umfasst.
System nach einem der Ansprüche 7 bis 13, wobei das eine oder die mehreren neuronalen Netzwerke unter Verwendung eines generativen kontradiktorischen Netzwerks trainiert werden.
System nach Anspruch 14, wobei ein oder mehrere Verlustwerte durch das generative kontradiktorisches Netzwerk bestimmt werden und zu einer oder mehreren Faltungsschichten in dem einen oder den mehreren neuronalen Netzwerken rückpropagiert werden.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren mindestens veranlassen: ein zweites Bild zu erzeugen, das zumindest teilweise auf einer oder mehreren Merkmalskarten basiert, die einem ersten Bild entsprechen, unter Verwendung eines oder mehrerer neuronaler Netzwerke, wobei das erste Bild kleiner ist als das zweite Bild.
Maschinenlesbares Medium nach Anspruch 16, wobei: die eine oder die mehreren Merkmalskarten von dem einen oder den mehreren neuronalen Netzwerken aus dem ersten Bild erzeugt werden; eine oder mehrere Gewichte berechnet werden, die eine Ähnlichkeit zwischen einer oder mehreren verschobenen Merkmalskarten und der einen oder den mehreren Merkmalskarten anzeigen; eine oder mehrere kombinierte Merkmalskarten erzeugt werden, die zumindest teilweise auf der Kombination der einen oder den mehreren verschobenen Merkmalskarten und der einen oder den mehreren Merkmalskarten gemäß dem einen oder den mehreren Gewichten basieren; und das zweite Bild durch Aggregieren der einen oder der mehreren kombinierten Merkmalskarten erzeugt wird.
Maschinenlesbares Medium nach Anspruch 17, wobei jede der einen oder der mehreren Merkmalskarten unter Verwendung einer oder mehrerer Faltungsschichten aus dem ersten Bild skaliert wird.
Maschinenlesbares Medium nach Anspruch 17 oder 18, wobei die eine oder die mehreren verschobenen Merkmalskarten durch Verschieben der einen oder der mehreren Merkmalskarten gemäß einer Breite und einer Höhe, die jeder der einen oder der mehreren Merkmalskarten entsprechen, bestimmt werden.
Maschinenlesbares Medium nach einem der Ansprüche 17 bis 19, wobei das eine oder die mehreren Gewichte zumindest teilweise auf der Grundlage berechnet werden, welches entsprechende Merkmal der einen oder der mehreren verschobenen Merkmalskarten und der einen oder der mehreren Merkmalskarten beizubehalten ist.
Maschinenlesbares Medium nach einem der Ansprüche 17 bis 20, wobei das Aggregieren der einen oder der mehreren kombinierten Merkmalskarten in das zweite Bild ein Null-Padding einer kleineren ersten Merkmalskarte in eine größere zweite Merkmalskarte beinhaltet.
Maschinenlesbares Medium nach einem der Ansprüche 16 bis 21, wobei das erste Bild eine Textur enthält und das zweite Bild die Textur des ersten Bilds enthält.
Verfahren, umfassend: Trainieren eines oder mehrerer neuronaler Netzwerke, um ein zweites Bild zu erzeugen, das zumindest teilweise auf einer oder mehreren Merkmalskarten basiert, die einem ersten Bild entsprechen, wobei das erste Bild kleiner ist als das zweite Bild.
Verfahren nach Anspruch 23, wobei: die eine oder die mehreren Merkmalskarten durch Anwendung einer oder mehrerer Faltungsschichten aus dem ersten Bild skaliert werden; ein oder mehrere Gewichte berechnet werden, die eine Ähnlichkeit zwischen einer oder mehreren verschobenen Merkmalskarten und der einen oder den mehreren Merkmalskarten anzeigen; eine oder mehrere kombinierte Merkmalskarten durch Anwendung einer Summierung auf die eine oder die mehreren verschobenen Merkmalskarten und die eine oder die mehreren Merkmalskarten gemäß dem einen oder den mehreren Gewichten erzeugt werden; und das zweite Bild durch Aggregieren der einen oder den mehreren kombinierten Merkmalskarten erzeugt wird.
Verfahren nach Anspruch 24, wobei die eine oder die mehreren verschobenen Merkmalskarten durch Verschieben der einen oder der mehreren Merkmalskarten gemäß einer oder mehreren Dimensionen für jede der einen oder der mehreren Merkmalskarten bestimmt werden.
Verfahren nach Anspruch 24 oder 25, wobei die eine oder die mehreren Gewichte anzeigen, ob ein erstes Merkmal der einen oder der mehreren Merkmalskarten oder ein zweites Merkmal der einen oder der mehreren verschobenen Merkmalskarten prominenter ist.
Verfahren nach einem der Ansprüche 24 bis 26, wobei das Aggregieren der einen oder der mehreren kombinierten Merkmalskarten in das zweite Bild die Erhöhung der Dimensionen für jede der einen oder der mehreren kombinierten Merkmalskarten umfasst.
Verfahren nach Anspruch 27, wobei das Erhöhen der Dimensionen für jede der einen oder der mehreren kombinierten Merkmalskarten ein Null-Padding einer kleineren ersten Merkmalskarte in eine größere zweite Merkmalskarte umfasst.
Verfahren nach einem der Ansprüche 23 bis 28, wobei das erste Bild eine Textur enthält und das zweite Bild die Textur des ersten Bilds umfasst.
Verfahren nach einem der Ansprüche 23 bis 29, wobei das eine oder die mehreren neuronalen Netzwerke unter Verwendung eines generativen kontradiktorisches Netzwerks trainiert werden.
Verfahren nach Anspruch 30, wobei ein oder mehrere Verlustwerte auf der Grundlage einer oder mehrerer Komponenten des generativen kontradiktorischen Netzwerks bestimmt werden und jeder der ein oder mehreren Verlustwerte verwendet wird, um ein oder mehrere Gewichte in einem oder mehreren Knoten des einen oder der mehreren neuronalen Faltungsnetzwerke zu aktualisieren.