DE102021110089A1

DE102021110089A1 - Verfahren zur herstellung eines bauteils mit kavität und bauteil mit kavität

Info

Publication number: DE102021110089A1
Application number: DE102021110089.5A
Authority: DE
Inventors: Lutz Höppel
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2021-04-21
Filing date: 2021-04-21
Publication date: 2022-10-27
Also published as: DE112022000750A5; WO2022223284A1; US20240186460A1; CN117178379A

Abstract

Es wird ein Bauteil (10) mit einem Träger (1), zumindest einem Halbleiterchip (2), einer Zwischenschicht (3) und einer Deckschicht (4) angegeben, wobei- der Halbleiterchip (2), die Zwischenschicht (3) und die Deckschicht (4) auf dem Träger (1) angeordnet sind,- die Deckschicht (4) zumindest eine Kavität (40) aufweist, in der der Halbleiterchip (2) angeordnet ist,- die Zwischenschicht (3) entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist, und- sich die Zwischenschicht (3) entlang lateraler Richtung in die Kavität (40) hinein erstreckt und an den Halbleiterchip (2) angrenzt.Des Weiteren wird ein Verfahren zur Herstellung eines Bauteils (10) angegeben.

Description

Es wird ein Bauteil mit zumindest einer Kavität angegeben. Des Weiteren wird ein Verfahren zur Herstellung eines Bauteils, insbesondere des Bauteils mit zumindest einer Kavität oder mit mehreren Kavitäten angegeben.
Bei einem optoelektronischen Bauteil zum Beispiel in Form eines Displays sollte um jeden Emissionspunkt, etwa um jeden Bildpunkt (Pixel), eine passende reflektive Umgebung erzeugt werden, die zur Strahlformung geeignet ist. Ein solches Bauteil weist in der Regel Kavitäten auf, in denen einzelne lichtemittierende Halbleiterchips, etwa lichtemittierende Halbleiterdioden oder Mikro-LEDs, angeordnet sind. Weisen die Kavitäten vertikale Tiefen auf, die kleiner oder kaum größer sind als die üblichen vertikalen Höhen der Halbleiterchips, könnten die Kavitäten vor dem Anbringen der Halbleiterchips erzeugt werden. Seitenwände der Kavitäten können mit dünnen strahlungsreflektierenden Metalllagen versehen werden. Solche Metalllagen können zugleich zur elektrischen Kontaktierung der in den Kavitäten angeordneten Halbleiterchips eingerichtet sein. Dies birgt jedoch eine latente Gefahr für mögliche Kurzschlüsse während der elektrischen Verdrahtung der Halbleiterchips sowie während des Betriebs des Bauteils.
Es wurde festgestellt, dass je tiefer die Kavitäten sind, umso besser eine gewünschte Vorwärtsemission erreicht werden kann. Erstrebenswert sind daher Kavitäten, deren Tiefen deutlich größer sind als die vertikalen Höhen der in den Kavitäten angeordneten Halbleiterchips. Tiefere Kavitäten behindern jedoch die Platzierung sowie die Verdrahtung der Halbleiterchips, da größere topographische Unterschiede überwunden werden müssten.
Eine Aufgabe ist es, ein Bauteil, insbesondere ein optoelektronisches Bauteil in Form eines Displays, mit hoher Kompaktheit, verbesserten Strahlformungseigenschaften und erhöhter Stabilität gegenüber elektrischen Kurzschlüssen anzugeben. Eine weitere Aufgabe ist es, ein zuverlässiges und kosteneffizientes Verfahren zur Herstellung eines Bauteils, insbesondere eines hier beschriebenen Bauteils anzugeben.
Diese Aufgaben werden durch das Bauteil gemäß dem unabhängigen Anspruch sowie durch das Verfahren zur Herstellung eines Bauteils gemäß einem weiteren unabhängigen Anspruch gelöst. Weitere Ausgestaltungen und Weiterbildungen des Bauteils oder des Verfahrens sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform eines Bauteils weist dieses einen Träger, zumindest einen Halbleiterchip und eine Deckschicht auf. Die Deckschicht ist zum Beispiel auf dem Träger angeordnet und weist eine Kavität auf, in der der Halbleiterchip angeordnet ist. Insbesondere ist der Halbleiterchip zur Erzeugung elektromagnetischer Strahlung im infraroten, sichtbaren oder im ultravioletten Spektralbereich eingerichtet. Der Halbleiterchip kann eine Mikro-LED sein.
Aus Übersichtlichkeitsgründen wird im Folgenden ein Bauteil oft lediglich im Zusammenhang mit zumindest einem Halbleiterchip und zumindest einer Kavität in der Deckschicht beschrieben. Es ist jedoch möglich, dass ein solches Bauteil einen einzigen Halbleiterchip und eine einzige Kavität in der Deckschicht oder eine Mehrzahl von Kavitäten in der Deckschicht und eine Mehrzahl von Halbleiterchips aufweist. Die im Folgenden im Zusammenhang mit einem Halbleiterchip und einer Kavität beschriebenen Merkmale des Bauteils können sinngemäß analog für ein Bauteil mit einer Mehrzahl von Halbleiterchips und einer Mehrzahl von Kavitäten in der Deckschicht herangezogen werden. Zum Beispiel ist/sind genau einer der Halbleiterchips oder mehrere Halbleiterchips in jeder der Kavitäten angeordnet. Das Bauteil kann optoelektronisches Bauteil, insbesondere ein Display sein. Jede Kavität mit dem/den darin angeordneten Halbleiterchip/s kann einen Bildpunkt, i.e. ein Pixel, des Bauteils bilden.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Zwischenschicht auf. Entlang vertikaler Richtung kann die Zwischenschicht bereichsweise zwischen dem Träger und der Deckschicht angeordnet sein. Es ist möglich, dass die Zwischenschicht und/oder die Deckschicht bereichsweise direkt auf dem Träger angeordnet sind/ist. Entlang lateraler Richtung kann sich die Zwischenschicht in die Kavität oder in die Kavitäten hinein erstrecken. Zum Beispiel grenzt die Zwischenschicht an den in der Kavität angeordneten Halbleiterchip an, insbesondere direkt an.
In Draufsicht kann die Zwischenschicht innerhalb der Kavität/en frei von einer Bedeckung durch die Deckschicht sein. Außerhalb der Kavität/en kann die Zwischenschicht von der Deckschicht bedeckt, insbesondere vollständig bedeckt sein. Weist die Deckschicht eine Mehrzahl von Kavitäten auf, kann die Zwischenschicht eine Mehrzahl von Teilschichten, insbesondere eine Mehrzahl von lateral beabstandeten Teilschichten aufweisen, wobei die Teilschichten jeweils in eine der Kavitäten hinein oder hindurch erstrecken.
Unter einer lateralen Richtung wird eine Richtung verstanden, die insbesondere parallel zu einer Haupterstreckungsfläche des Trägers verläuft. Unter einer vertikalen Richtung wird eine Richtung verstanden, die insbesondere senkrecht zu der Haupterstreckungsfläche des Trägers gerichtet ist. Die vertikale Richtung und die laterale Richtung sind orthogonal zueinander.
In mindestens einer Ausführungsform eines Bauteils weist dieses einen Träger, zumindest einen Halbleiterchip, eine Zwischenschicht und eine Deckschicht auf. Der Halbleiterchip, die Zwischenschicht und die Deckschicht sind auf dem Träger angeordnet. Die Deckschicht weist zumindest eine Kavität auf, in der der Halbleiterchip angeordnet ist. Die Zwischenschicht ist entlang vertikaler Richtung bereichsweise zwischen dem Träger und der Deckschicht angeordnet. Die Zwischenschicht erstreckt sich entlang einer lateralen Richtung in die Kavität hinein, wobei die Zwischenschicht an den Halbleiterchip angrenzt, insbesondere an den in der Kavität angeordneten Halbleiterchip unmittelbar angrenzt.
Mit der Verwendung der Zwischenschicht, die insbesondere elektrisch isolierend ausgeführt ist, kann eine Kurzschlussgefahr zwischen elektrischen Zuleitungen oder Anschlüssen zum Halbleiterchip weitgehend vermieden oder ausgeschlossen werden. Bei der Herstellung des Bauteils kann der Chip-Transfer auf plane Oberflächen erfolgen und benötigt daher keine komplex gestufte Stempel, die sich auf die Platziergenauigkeit negativ auswirken würden. Eine dauerhafte Anbindung der Halbleiterchips an vorgesehene Montageflächen ist reproduzierbar und kann deutlich verlässlicher gestaltet werden. Eine Verdrahtung ausgehend von einer Vorderseite des Halbleiterchips soll nur noch ein Minimum an Topographie überwinden. Des Weiteren könnten deutlich tiefere Kavitäten erzeugt werden. Dies erlaubt mehr Möglichkeiten zur Strahlformung und lässt insbesondere eine stärkere Vorwärtsemission zu.
Außerdem können Innenwände oder Seitenflanken der Kavität mit einem reflektierenden Material auf einfache Art und Weise versehen werden, wobei das reflektierende Material unabhängig von einem Material elektrischer Kontaktschichten gewählt werden kann. Dieser Freiheitsgrad erlaubt insbesondere den Verzicht auf mögliche Abdeckschichten, die andernfalls zum Beispiel für eine zuverlässigere Generation des Chip-Interconnects oder zur nötigen Isolation zu empfehlen sind. Ohne solche Abdeckschichten können für die Seitenflanken der Kavität deutlich höhere Reflexionsgrade erzielt werden.
Gemäß zumindest einer Ausführungsform des Bauteils umschließt die Zwischenschicht den Halbleiterchip in lateralen Richtungen vollumfänglich. Die Zwischenschicht kann Seitenflächen des Halbleiterchips teilweise oder vollständig bedecken. Insbesondere ist eine Vorderseite oder eine Rückseite des Halbleiterchips frei von einer Bedeckung durch die Zwischenschicht, insbesondere bis auf Hohlräume unter dem Halbleiterchip ausgehend von dessen Seitenflanken. Diese Hohlräume können teilweise oder vollständig durch die Zwischenschicht gefüllt sein.
Gemäß zumindest einer Ausführungsform des Bauteils weist die Zwischenschicht eine laterale Breite auf, die größer ist als eine laterale Breite des Halbleiterchips. Die Zwischenschicht kann den Halbleiterchip in lateralen Richtungen vollumfänglich oder nur teilweise umschließen. Zum Beispiel bedeckt die Zwischenschicht zumindest eine Seitenfläche des Halbleiterchips entlang ihrer gesamten Breite vollständig. Weitere Seitenflächen des Halbleiterchips können von der Zwischenschicht lediglich bereichsweise oder nicht bedeckt sein.
Gemäß zumindest einer Ausführungsform des Bauteils weist die Zwischenschicht eine laterale Breite auf, die kleiner ist als eine laterale Breite des Halbleiterchips. Zum Beispiel bedeckt die Zwischenschicht eine Seitenfläche des Halbleiterchips nur teilweise. Insbesondere bedeckt die Zwischenschicht die Seitenfläche des Halbleiterchips entlang der gesamten Breite der Seitenfläche nur teilweise.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Halbleiterchip eine dem Träger abgewandte Vorderseite auf, die in vertikaler Richtung mit der Zwischenschicht bündig abschließt oder die Zwischenschicht vertikal überragt. Abweichend hiervon ist auch möglich, dass eine Vorderseite der Zwischenschicht entlang der vertikalen Richtung die Vorderseite des Halbleiterchips geringfügig überragt.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Reflexionsschicht auf, die auf Innenwänden der Kavität gebildet ist. Die Reflexionsschicht kann aus einem elektrisch isolierenden Material gebildet sein. Alternativ ist es möglich, dass die Reflexionsschicht aus einem elektrisch leitfähigen Material gebildet ist. Zum Beispiel ist die Reflexionsschicht von dem Halbleiterchip elektrisch isoliert.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine erste Kontaktschicht und eine zweite Kontaktschicht zur elektrischen Kontaktierung des Halbleiterchips auf. Die Zwischenschicht ist entlang vertikaler Richtung bereichsweise zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht angeordnet, wobei die Zwischenschicht die erste Kontaktschicht von der zweiten Kontaktschicht elektrisch isoliert. Die erste Kontaktschicht oder die zweite Kontaktschicht kann aus einem strahlungsdurchlässigen elektrisch leitfähigen Material gebildet sein. Insbesondere befindet sich der Halbleiterchip zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht. Der Halbleiterchip weist insbesondere auf seiner Rückseite eine erste elektrische Kontaktstelle und auf seiner Vorderseite eine zweite elektrische Kontaktstelle auf. Zum Beispiel ist die erste Kontaktschicht durch die Zwischenschicht von der zweiten Kontaktschicht elektrisch isoliert.
Gemäß zumindest einer Ausführungsform des Bauteils überdeckt der Halbleiterchip in Draufsicht die erste Kontaktschicht teilweise. Die erste Kontaktschicht weist zumindest einen Teilbereich oder Teilbereiche auf, wobei der Teilbereich oder die Teilbereiche in Draufsicht seitlich aus dem Halbleiterchip herausragt/herausragen. Der herausragende Teilbereich oder die herausragenden Teilbereiche der ersten Kontaktschicht kann/können in Draufsicht von der Zwischenschicht zumindest teilweise oder vollständig bedeckt sein.
Gemäß zumindest einer Ausführungsform des Bauteils ist der Halbleiterchip in vertikaler Richtung zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht angeordnet. Die zweite Kontaktschicht kann auf einer dem Träger abgewandten Vorderseite des Halbleiterchips angeordnet sein. Zum Beispiel bedeckt die zweite Kontaktschicht die Vorderseite des Halbleiterchips zumindest teilweise oder vollständig. Die zweite Kontaktschicht ist zum Beispiel aus einem strahlungsdurchlässigen Material, insbesondere aus einem transparenten und elektrisch leitfähigen Material gebildet.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Träger einen Grundkörper, insbesondere einen elektrisch isolierenden Grundkörper, Durchkontakte, innere Anschlussschichten und äußere Anschlussschichten auf. Insbesondere sind die inneren Anschlussschichten und die äußeren Anschlussschichten auf gegenüberliegenden Oberflächen des Grundkörpers angeordnet. Zum Beispiel erstrecken sich die Durchkontakte durch den Grundkörper hindurch. Die Durchkontakte können jeweils eine der inneren Anschlussschichten mit einer der äußeren Anschlussschichten elektrisch verbinden.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Halbleiterchip eine vertikale Höhe auf. Die Kavität weist eine vertikale Tiefe auf. Ein Verhältnis der vertikalen Tiefe der Kavität zu der vertikalen Höhe des Halbleiterchips kann zwischen einschließlich 2 und 20 sein, zum Beispiel zwischen einschließlich 2 und 15, zwischen einschließlich 2 und 10, zwischen einschließlich 2 und 5, zwischen einschließlich 3 und 10 oder zwischen einschließlich 5 und 10.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Mehrzahl von Halbleiterchips auf. Die Deckschicht kann eine Mehrzahl von Kavitäten aufweisen, wobei in jeder der Kavitäten, deren Innenwände insbesondere mit einer Reflexionsschicht versehen sind, mindestens einer oder genau einer der Halbleiterchips angeordnet ist.
Es wird ein Verfahren zur Herstellung eines Bauteils, insbesondere eines hier beschriebenen Bauteils angegeben, bei dem die Kavität oder die Mehrzahl der Kavitäten erst nach dem Setzen bzw. Anordnen oder nach der elektrischen Verdrahtung des Halbleiterchips oder der Halbleiterchips gebildet wird. Da die Kavitäten insbesondere als Öffnungen der Deckschicht erst nach der Positionierung und/oder elektrischen Kontaktierung der Halbleiterchips gebildet werden, kann die Anordnung oder Verdrahtung der Halbleiterchips ohne nennenswerte Unterschiede in der Topographie auf dem Träger, der zum Beispiel als Display-Backplane ausgeführt ist, erfolgen.
Nach dem Setzen bzw. Anordnen des Halbleiterchips oder der Halbleiterchips auf dem Träger kann die Zwischenschicht zum Topographie-Ausgleich auf dem Träger gebildet werden. Zum Beispiel unterscheiden sich die Zwischenschicht und die Halbleiterchips bezüglich ihrer vertikalen Höhen um höchstens 30 %, 25 %, 20 %, 10 %, 5 % oder höchstens um 3 %. Es ist möglich, dass die Zwischenschicht mit dem zugehörigen Halbleiterchip an einer vertikalen Ebene bündig abschließt. Eine zumindest bereichsweise planare Kontaktierung des Halbleiterchips kann so aufgrund der geringen oder kaum vorhandenen Unterschiede in der Topographie erzielt werden. Die Zwischenschicht kann elektrisch isolierend ausgeführt sein. In diesem Fall kann die Zwischenschicht unterschiedliche Kontaktschichten, die zum Beispiel oberhalb und unterhalb der Zwischenschicht angeordnet sind, voneinander elektrisch isolieren.
Die Zwischenschicht kann außerdem strahlungsdurchlässig ausgeführt sein. Zum Beispiel ist die Zwischenschicht hinsichtlich ihrer Materialzusammensetzung und Schichtdicke derart ausgeführt, dass sie zum Beispiel für Strahlungen im sichtbaren oder ultravioletten Spektralbereich einen Transmissionsgrad von mindestens 50 %, 60 %, 70 %, 80 % oder mindestens 90 % aufweist. Eine derart ausgeführte Zwischenschicht hat kaum negativen Einfluss auf die Effizienz des Bauteils.
Das hier beschriebene Verfahren ist für die Herstellung eines hier beschriebenen Bauteils besonders geeignet. Die im Zusammenhang mit dem Bauteil beschriebenen Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
In mindestens einer Ausführungsform eines Verfahrens zur Herstellung eines Bauteils mit einem Träger, zumindest einem Halbleiterchip, einer Zwischenschicht und einer Deckschicht wird der Halbleiterchip auf dem Träger angeordnet. Die Zwischenschicht wird auf den Träger aufgebracht, wobei die Zwischenschicht lateral an den Halbleiterchip angrenzt. Die Deckschicht wird auf die Zwischenschicht und auf den Träger aufgebracht, wobei in der Deckschicht zumindest eine Kavität gebildet wird, in der der Halbleiterchip angeordnet ist. Die Zwischenschicht ist entlang der vertikalen Richtung bereichsweise zwischen dem Träger und der Deckschicht angeordnet. Die Zwischenschicht erstreckt sich entlang der lateralen Richtung in die Kavität hinein. Insbesondere werden das Anordnen des Halbleiterchips, das Aufbringen der Zwischenschicht und das Aufbringen der Deckschicht in der angegebenen Reihenfolge durchgeführt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Halbleiterchip elektrisch verdrahtet, bevor die Deckschicht auf die Zwischenschicht und auf den Träger aufgebracht wird.
Der Halbleiterchip kann somit auf einfache Art und Weise positioniert und verdrahtet werden. Da die Kavität erst nach dem Positionieren des Halbleiterchips gebildet werden, kann die Kavität mit einer beliebigen vertikalen Tiefe auf einfacher Art und Weise gebildet werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird zur elektrischen Verdrahtung des Halbleiterchips eine planare Kontaktschicht auf einer dem Träger abgewandten Vorderseite der Zwischenschicht gebildet.
Weitere Ausführungsformen und Weiterbildungen des Bauteils oder des Verfahrens zur Herstellung des Bauteils ergeben sich aus den im Folgenden in Verbindung mit den 1A bis 5 erläuterten Ausführungsbeispielen. Es zeigen:

1A, 1B, 1C, 1D, 1E und 1F schematische Darstellungen verschiedener Verfahrensschritte eines Ausführungsbeispiels eines Verfahrens zur Herstellung eines Bauteils, das insbesondere in 1F in Schnittansicht und in 1G in Draufsicht schematisch dargestellt ist,
2A und 2B schematische Darstellungen eines weiteren Ausführungsbeispiels eines Bauteils in Schnittansicht und in Draufsicht,
3A schematische Darstellung eines Verfahrensschritts gemäß einem weiteren Ausführungsbeispiel eines Verfahrens zur Herstellung eines Bauteils, das insbesondere in 3B in Schnittansicht und in 3C in Draufsicht schematisch dargestellt ist, und
4A, 4B und 5 schematische Darstellungen weiterer Ausführungsbeispiele eines Bauteils in Schnittansicht oder in Draufsicht.

Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur Verdeutlichung übertrieben groß dargestellt sein.
1A bis 1F zeigen verschiedene Verfahrensschritte eines Verfahrens zur Herstellung eines Bauteils 10. Gemäß 1A wird ein Träger 1 bereitgestellt, auf dem zumindest einen Halbleiterchip 2 oder eine Mehrzahl von Halbleiterchips 2 positioniert oder montiert wird. Der Träger 1 kann eine Trägerplatte oder Teil der Trägerplatte eines Displays sein. Der Träger 1 oder die Trägerplatte kann eine Mehrzahl von Transistoren, etwa eine Mehrzahl von Dünnfilm-Transistoren (Englisch: Thin-film Transistors, TFT) aufweisen, die in der 1A aus Übersichtlichkeitsgründen nicht dargestellt sind. Die Transistoren sind zur Ansteuerung, insbesondere zur individualen Ansteuerung der Halbleiterchips 2 eingerichtet. Der Träger 1 kann eine so genannte TFT-Backplane sein. Es ist auch möglich, dass die Transistoren in einer separaten Kontrollplatte integriert sind.
Gemäß 1A weist der Träger 1 einen Grundkörper 1G auf, der den Träger 1 mechanisch stabilisiert. Auf den Grundkörper 1G können mindestens 50 %, 60 %, 80 % oder 90 % des Gesamtvolumens oder des Gesamtgewichts des Trägers 1 entfallen. Zum Beispiel ist der Grundkörper 1G aus einem elektrisch isolierenden Material gebildet. Der Träger 1 weist eine Vorderseite 1V auf, die bereichsweise durch Oberfläche des Grundkörpers 1G gebildet sein kann.
Der Träger 1 weist zumindest eine erste innere Anschlussschicht 61 und eine zweite innere Anschlussschicht 62 auf einer Vorderseite des Grundkörpers 1G auf, die in lateralen Richtung voneinander räumlich beabstandet sind und insbesondere unterschiedlichen elektrischen Polaritäten des Bauteils 1 zugeordnet sind. Der Träger 1 kann mehrere solche Paare aus der ersten inneren Anschlussschicht 61 und der zweiten inneren Anschlussschicht 62 aufweisen, wobei die Paare jeweils zum Beispiel einem Halbleiterchip 2 zugeordnet sind. Jedes Paar aus der ersten inneren Anschlussschicht 61 und der zweiten inneren Anschlussschicht 62 kann zur elektrischen Kontaktierung eines Halbleiterchips 2, insbesondere genau eines Halbleiterchips 2 eingerichtet sein. Auch ist es möglich, dass das Bauteil 1 anstelle der ersten inneren Anschlussschichten 61 oder anstelle der zweiten inneren Anschlussschichten 62 eine gemeinsame innere Elektrode aufweist. Zum Beispiel weist das Bauteil 1 eine gemeinsame Elektrode und eine Mehrzahl von zweiten inneren Anschlussschichten 62 oder eine Mehrzahl von ersten inneren Anschlussschichten 61 auf. Die zweiten inneren Anschlussschichten 62 oder die ersten inneren Anschlussschichten 61 können in Öffnungen der gemeinsamen insbesondere zusammenhängenden Elektrode angeordnet sein.
Der Träger 1 weist zumindest eine erste äußere Anschlussschicht 81 und eine zweite äußere Anschlussschicht 82 auf einer Rückseite des Grundkörpers 1G auf, die in lateralen Richtung voneinander räumlich beabstandet sind und insbesondere durch eine elektrisch isolierende Trennschicht 80 voneinander räumlich beabstandet und elektrisch isoliert sind. Eine Rückseite 10R des Bauteils 10 oder eine Rückseite 1R des Trägers 1 kann bereichsweise durch Oberflächen der äußeren Anschlussschichten 81 und 82 und bereichsweise durch Oberflächen der Trennschicht 80 gebildet sein. Der Träger 1 kann mehrere solche Paare aus der ersten äußeren Anschlussschicht 81 und der zweiten äußeren Anschlussschicht 82 aufweisen. Es ist möglich, dass der Träger 1 anstelle der ersten äußeren Anschlussschichten 81 oder anstelle der zweiten äußeren Anschlussschichten 82 eine gemeinsame äußere Elektrode aufweist. Die zweiten äußeren Anschlussschichten 82 oder die ersten äußeren Anschlussschichten 81 können in Öffnungen der gemeinsamen äußeren insbesondere zusammenhängenden Elektrode angeordnet sein.
Insbesondere ist der Halbleiterchip 2 über die Rückseite 1R oder 10R, etwa ausschließlich über die Rückseite 1R oder 10R, an den äußeren Anschlussschichten 81 und 82 extern elektrisch kontaktierbar. Das Bauteil 1 kann Bestandteil eines größeren Verbundes sein, sodass insbesondere die Rückseite 1R oder 10R nicht offen liegt. Zum Beispiel weist der Verbund eine Trägerplatte auf, auf der das Bauteil 1 angeordnet ist. Die Trägerplatte kann Transistoren aufweisen, die zur elektrischen Ansteuerung, insbesondere zur individuellen elektrischen Ansteuerung der Halbleiterchips 2 eingerichtet sind.
Der Träger 1 weist zumindest einen ersten Durchkontakt 71 und einen zweiten Durchkontakt 72 auf. Die Durchkontakte 71 und 72 erstrecken sich entlang der vertikalen Richtung insbesondere durch den Grundkörper 1G hindurch. Über den ersten/zweiten Durchkontakt 71/72 ist die erste/zweite äußere Anschlussschicht 81/82 mit der ersten/zweiten inneren Anschlussschicht 61/62 elektrisch leitend verbunden. Der Träger 1 kann mehrere solche Paare aus dem ersten Durchkontakt 71 und dem zweiten Durchkontakt 72 aufweisen. Zum Beispiel sind die ersten Anschlussschichten 61 und 81 sowie der erste Durchkontakt 71 einer ersten Elektrode, etwa einer Anode des Bauteils 10 zugeordnet. Die zweiten Anschlussschichten 62 und 82 sowie der zweite Durchkontakt 72 können einer zweiten Elektrode, etwa einer Kathode des Bauteils 10 oder des Halbleiterchips 2 zugeordnet sein. Zur Ansteuerung des Halbleiterchips 2 kann ein Transistor an der Anode oder an der Kathode angeschlossen sein.
Gemäß 1A ist der Halbleiterchip 2 über eine erste Kontaktschicht 51 mit der ersten inneren Anschlussschicht 61 elektrisch leitend verbunden. Die erste Kontaktschicht 51 befindet sich entlang der vertikalen Richtung zwischen dem Halbleiterchip 2 und der ersten inneren Anschlussschicht 61. In Draufsicht auf die Vorderseite 1V des Grundkörpers 1G oder des Trägers 1 kann die erste Kontaktschicht 51 oder die erste innere Anschlussschicht 61 seitlich über eine Seitenfläche 2S oder über mehrere Seitenflächen 2S des Halbleiterchips 2 hinausragen. Dieser laterale Randbereich wird in 1A als lateraler Teilbereich 51L der ersten Kontaktschicht 51 oder als lateraler Teilbereich 61L der ersten inneren Anschlussschicht 61 schematisch dargestellt. In Draufsicht auf die Vorderseite 1V des Trägers 1 ist der laterale Teilbereich 51L oder 61L frei von einer Bedeckung durch den Halbleiterchip 2.
Der Halbleiterchip 2 weist eine Vorderseite 2V auf. Die Vorderseite 2V ist insbesondere eine Strahlungsaustrittsfläche des Halbleiterchips 2. Der Halbleiterchip 2 kann als Volumenemitter ausgeführt sein. In diesem Fall können die Seitenflächen 2S ebenfalls als Strahlungsaustrittsflächen ausgeführt sein. Auch ein Teil oder die gesamte Rückseite des Halbleiterchips 2 kann als Strahlungsaustrittsfläche ausgeführt sein. Zum Beispiel ist die erste Kontaktschicht 51 aus einem transparenten elektrisch leitfähigen Material, etwa aus Indiumzinnoxid (ITO), gebildet. Die darunter liegende erste innere Anschlussschicht 61 kann als elektrisch leitfähige Spiegelschicht ausgebildet sein. Zum Beispiel weist die erste innere Anschlussschicht 61 CrMo/MoAl auf. Abweichend davon ist es möglich, dass die erste Kontaktschicht 51 aus einem elektrisch leitfähigen und strahlungsreflektierenden Material gebildet ist.
Gemäß 1B wird eine Zwischenschicht 3 insbesondere nach dem Anordnen des Halbleiterchips 2 auf den Träger 1 aufgebracht. Die Zwischenschicht 3 grenzt an den Halbleiterchip 2 an, insbesondere direkt an den Halbleiterchip 2 an. In Draufsicht auf die Vorderseite 1V des Trägers 1 kann die Zwischenschicht 3 den Halbleiterchip 2 teilweise oder vollständig umschließen. Eine Seitenfläche 2S eine Mehrzahl von Seitenflächen 2S des Halbleiterchips 2 kann von einem Material der Zwischenschicht 3 teilweise oder vollständig bedeckt sein. Insbesondere ist das Material der Zwischenschicht 3 ein strahlungsdurchlässiges Material.
Der Halbleiterchip 2 weist eine vertikale Höhe 2H auf. Die Zwischenschicht 3 weist eine vertikale Höhe 3H auf. Es ist möglich, dass sich die vertikale Höhe 2H höchstens um 30 %, 20 %, 15 %, 10 %, 5 % oder höchstens um 3 % von der vertikalen Höhe 3H unterscheidet. Entlang der vertikalen Richtung kann der Halbleiterchip 2 geringfügig über die Zwischenschicht 3 hinausragen, oder umgekehrt. Es ist jedoch möglich, dass innerhalb der Herstellungstoleranzen die Vorderseite 2V des Halbleiterchips 2 mit einer dem Träger 1 abgewandten Vorderseite 3V der Zwischenschicht 3 bündig abschließt. Die Herstellungstoleranzen können im Mikrometer-Bereich, etwa ± 1 µm oder weniger, zum Beispiel ± 800 nm, ± 500 nm, ± 300 nm oder ± 100 nm, liegen.
Die Zwischenschicht 3 kann zunächst flächig auf den Träger 1, insbesondere auf den Grundkörper 1G, auf die zweite innere Anschlussschicht 62 sowie auf den Halbleiterchip 2, aufgebracht wird. In einem nachfolgenden Verfahrensschritt können Teilbereiche des Trägers 1, etwa Teilbereiche des Grundkörpers 1G und der zweiten inneren Anschlussschicht 62, sowie die Vorderseite 2V des Halbleiterchips 2 vom Material der Zwischenschicht 3 freigelegt werden. Zum Beispiel wird Zwischenschicht 3 mit Hilfe eine Maske strukturiert. Wie in der 1B schematisch dargestellt weist die Zwischenschicht 3 zumindest eine Öffnung 30 auf, in der die zweite innere Anschlussschicht 62 bereichsweise frei zugänglich ist.
Weist das Bauteil 10 eine Mehrzahl von Halbleiterchips 2 auf, kann die Zwischenschicht 3 an jeden der Halbleiterchips 2 angrenzen, insbesondere unmittelbar an jeden der Halbleiterchips 2 angrenzen. Die Zwischenschicht 3 kann zusammenhängend ausgeführt sein. Alternativ ist es möglich, dass die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten aufweist, wobei die Teilschichten jeweils an einen Halbleiterchip 2, insbesondere an genau einen der Halbleiterchips 2 angrenzen.
Gemäß 1C wird eine zweite Kontaktschicht 52 auf der Zwischenschicht 3 gebildet. Insbesondere erstreckt sich die zweite Kontaktschicht 52 von der Öffnung 30 der Zwischenschicht 3 über die Vorderseite 3V der Zwischenschicht 3 bis zu der Vorderseite 2V des Halbleiterchips 2. Insbesondere ist die zweite Kontaktschicht 52 aus einem elektrisch leitfähigen transparenten Material, etwa aus einem elektrisch leitfähigen transparenten Oxid (TCO), gebildet. Die zweite Kontaktschicht 52 kann die Vorderseite 2V des Halbleiterchips 2 teilweise oder vollständig bedecken.
Außerhalb der Öffnung 30 kann die zweite Kontaktschicht 52 als planare Kontaktierung ausgeführt sein. Innerhalb der Öffnung 30 erstreckt sich die zweite Kontaktschicht 52 entlang der vertikalen Richtung von einer Bodenfläche der Öffnung 30 über Seitenwände der Öffnung 30 bis zu der Vorderseite 3V der Zwischenschicht 3. Innerhalb der Öffnung 30 kann zur Erzielung eines verbesserten elektrischen Kontakts eine Zwischenanschlussschicht 50 gebildet sein, die zwischen der zweiten Kontaktschicht 52 und der zweiten inneren Anschlussschicht 62 angeordnet ist.
Über die erste Kontaktschicht 51 und die zweite Kontaktschicht 52 ist der Halbleiterchip 2 mit den äußeren Anschlussschichten 81 und 82 elektrisch leitend verbunden. Die Zwischenschicht 3 befindet sich entlang der vertikalen Richtung bereichsweise zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52. Die Zwischenschicht 3 dient somit insbesondere als Isolierungsschicht zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52. Laterale Teilbereiche 51L oder 61L der ersten Kontaktschicht 51 oder der ersten inneren Anschlussschicht 61, die in Draufsicht auf die Vorderseite 1V des Trägers 1 aus dem Halbleiterchip 2 seitlich herausragen, können von der Zwischenschicht 3 teilweise oder vollständig bedeckt sein. Mögliche Kurzschlussgefahr wird dadurch signifikant reduziert.
Gemäß 1D wird die Deckschicht 4 gebildet. Die Deckschicht 4 kann aus einem Lack-Material, insbesondere aus einem Lack mit fotoaktiven Komponenten, gebildet sein. Insbesondere wird ein Material der Deckschicht 4 auf freiliegende Oberflächen der Zwischenschicht 3, der zweiten Kontaktschicht 52, des Trägers 1, insbesondere des Grundkörpers 1G, und/oder des Halbleiterchips 2 aufgebracht. Die Öffnung 30 der Zwischenschicht 3 kann vom Material der Deckschicht 4 vollständig aufgefüllt sein. Die Deckschicht 4 kann mittelbar oder unmittelbar an die Zwischenschicht 3, an die zweite Kontaktschicht 52, an den Träger 1, an den Grundkörper 1G des Trägers 1 und/oder an den Halbleiterchip 2 angrenzen. Es ist möglich, dass die Deckschicht 4 in Draufsicht auf den Träger 1 die Zwischenschicht 3, die zweite Kontaktschicht 52, den Halbleiterchip 2 und/oder den Träger 1 zunächst vollständig bedeckt.
Gemäß 1E wird eine Kavität 40 in der Deckschicht 4 gebildet. Die Kavität 40 kann durch Strukturieren der Deckschicht 4, zum Beispiel durch Abtragen des Materials der Deckschicht 4, an der Position des Halbleiterchips 2 gebildet werden. Es ist möglich, dass die Deckschicht 4 nachgelagert unter Nutzung ihrer fotoaktiven Komponente/n strukturiert wird. Es ist möglich, dass Teilbereiche der zweiten Kontaktschicht 52, der Zwischenschicht 3, des Halbleiterchips 2 und/oder des Trägers 1 in der Kavität 40 freigelegt werden/sind. In 1E ist insbesondere lediglich ein Abschnitt des Bauteils 10 mit einer Kavität 40 in der Deckschicht 4 schematisch dargestellt. Abweichend davon ist es möglich, dass das Bauteil 10 mehrere solche Abschnitte, insbesondere zusammenhängende Abschnitte, mit einer Mehrzahl von entsprechenden Kavitäten 40 aufweist.
Wie in der 1E schematisch dargestellt weist die Deckschicht 4 eine vertikale Höhe 4H auf. Abhängig von den lateralen Positionen der Deckschicht 4 kann die vertikale Höhe 4H unterschiedlich sein. Grenzt die Deckschicht 4 an einer ersten Position zum Beispiel unmittelbar an den Träger 1 an, kann die Deckschicht 4 eine maximale vertikale Höhe 4H aufweisen, die eine vertikale Tiefe 40T der Kavität 40, insbesondere die maximale vertikale Tiefe 40T der Kavität 40 definiert. Grenzt die Deckschicht 4 an einer zweiten Position zum Beispiel unmittelbar an die zweite Kontaktschicht 52 oder an die Zwischenschicht 3 an, weist die Deckschicht 4 im Vergleich zu der ersten Position eine verringerte vertikale Höhe 4H auf. Die maximale vertikale Tiefe 40T der Kavität 40, die durch die maximale vertikale Höhe 4H der Deckschicht 4 gegeben ist, ist insbesondere größer oder gleich die Summe aus der vertikalen Höhe 3H der Zwischenschicht 3, der Schichtdicke der zweiten Kontaktschicht 52 und der verringerten vertikalen Höhe 4H.
Ein Verhältnis der vertikalen Tiefe 40T der Kavität 40 zu der vertikalen Höhe 2H des Halbleiterchips 2 kann zwischen einschließlich 2 und 20 sein, zum Beispiel zwischen einschließlich 2 und 15, zwischen einschließlich 2 und 10, zwischen einschließlich 2 und 5, zwischen einschließlich 3 und 10 oder zwischen einschließlich 5 und 10.
Gemäß 1E werden die Innenwände der Kavität 40 mit einer Reflexionsschicht 4R versehen. Insbesondere werden/sind die Innenwände der Kavität 40 vollständig mit einem Material der Reflexionsschicht 4R bedeckt. Insbesondere sind die Innenwände der Kavität 40 schräg ausgeführt. Mit zunehmendem vertikalem Abstand vom Träger 1 kann die Kavität 40 einen größer werdenden Querschnitt aufweisen. Die Reflexionsschicht 4R kann aus einem elektrisch isolierenden oder aus einem elektrisch leitfähigen Material gebildet sein. Ist die Reflexionsschicht 4R elektrisch leitfähig ausgeführt, ist es möglich, dass die Reflexionsschicht 4R im elektrischen Kontakt mit der zweiten Kontaktschicht 52 steht. Bevorzugt ist es jedoch, dass die Reflexionsschicht 4R von der zweiten Kontaktschicht 52 elektrisch isoliert ist. Zum Beispiel befindet sich - wie in den 2A und 2B schematisch dargestellt - eine Isolierungsschicht 60 zwischen der Reflexionsschicht 4R und der zweiten Kontaktschicht 52.
Gemäß 1F kann die Kavität 40 mit einer Verkapselungsschicht 9 teilweise oder vollständig aufgefüllt werden. Die Verkapselungsschicht 9 ist insbesondere strahlungsdurchlässig ausgeführt. Es ist möglich, dass die Verkapselungsschicht 9 Streupartikel, Reflexionspartikel und/oder zur Umwandlung der von dem Halbleiterchip 2 emittierten Strahlung Leuchtstoffe aufweist. Auch ist es möglich, dass in der Kavität 40 oder auf der Kavität 40 zumindest ein Konverterplättchen angeordnet ist.
1G zeigt das insbesondere in der 1F dargestellte Bauteil 10 in Draufsicht. Die Zwischenschicht 3 weist die Form eines Verbindungsstegs auf, auf dem die zweite Kontaktschicht 52 gebildet ist. Die Zwischenschicht 3 weist eine laterale Breite 3B auf, die insbesondere größer ist als eine laterale Breite 52B der zweiten Kontaktschicht 52. Wie in der 1G schematisch dargestellt erstreckt sich die Zwischenschicht 3 entlang der lateralen Richtung in die Kavität 40 hinein. In Draufsicht befindet sich die Zwischenschicht 3 somit sowohl innerhalb als auch außerhalb der Kavität 40. Der in der Kavität 40 angeordnete Halbleiterchip 2 ist in lateralen Richtung von der Zwischenschicht 3 vollumfänglich umschlossen. Die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61, die in Draufsicht aus dem Halbleiterchip 2 seitlich herausragen, können von der Deckschicht 3 teilweise oder vollständig bedeckt sein.
Die erste Kontaktschicht 51 ist entlang der vertikalen Richtung zwischen dem Halbleiterchip 2 und der ersten inneren Anschlussschicht 61 angeordnet. Insbesondere weist die erste innere Anschlussschicht 61 einen größeren Querschnitt auf als die erste Kontaktschicht 51, und ragt seitlich über die erste Kontaktschicht 51 hinaus. Die erste Kontaktschicht 51 kann einen größeren Querschnitt als der Halbleiterchip 2 aufweisen, und ragt seitlich über den Halbleiterchip 2 hinaus. Der Halbleiterchip 2 ist entlang der vertikalen Richtung zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52 angeordnet. Da die elektrisch isolierende Zwischenschicht 3 zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52 angeordnet ist und die lateralen Teilbereiche 51L sowie 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 teilweise oder insbesondere vollständig bedeckt, kann die Kurzschlussgefahr minimiert werden.
Wie in der 1G schematisch dargestellt kann die zweite Kontaktschicht 52, die insbesondere aus einem transparenten und elektrisch leitfähigen Material gebildet ist, in Draufsicht den Halbleiterchip 2 vollständig bedecken. Der Halbleiterchip 2 weist eine laterale Breite 2B auf, die kleiner ist als die laterale breite 52B der zweiten Kontaktschicht 52. In Draufsicht ist es in der 1G eindeutig erkennbar, dass die Zwischenschicht 3 außerhalb der Öffnung 40 eine kleinere laterale Breite aufweist als die Deckschicht 4. Außerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 ausschließlich auf der Zwischenschicht 3 gebildet sein. Außerhalb der Öffnung 40 kann die Zwischenschicht 3 oder die zweite Kontaktschicht 52 von der Deckschicht 4 vollständig bedeckt sein. Innerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 in Draufsicht bereichsweise auf der Deckschicht 3, der ersten Kontaktschicht 51, der ersten inneren Anschlussschicht 61 und bereichsweise auf dem Halbleiterchip 2 gebildet sein. Innerhalb der Öffnung 40 ist die Deckschicht 4 nicht vorhanden. Mit anderen Worten ist die Zwischenschicht 3 innerhalb der Öffnung 40 frei von einer Bedeckung durch die Deckschicht 4.
Die in den 1A bis 1F beschriebenen Verfahrensschritte sind für die Herstellung eines Bauteils 10 gemäß allen hier beschriebenen Ausführungsbeispielen besonders geeignet. Die im Zusammenhang mit den Verfahrensschritten beschriebenen Merkmale können daher auch für das hier beschriebene Bauteil 10 herangezogen werden und umgekehrt.
Das in der 2A dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in der 1F dargestellten Bauteil 10. Im Unterschied hierzu weist das Bauteil 10 eine Isolierungsschicht 60 auf. Die Isolierungsschicht 60 ist insbesondere ausschließlich innerhalb der Kavität 40 angeordnet. Die Isolierungsschicht 60 ist dient als Trennschicht zwischen der Reflexionsschicht 4R und der zweiten Kontaktschicht 52, der ersten Kontaktschicht 51 und/oder der ersten inneren Anschlussschicht 61. Insbesondere grenzt die Isolierungsschicht 60 unmittelbar an die Reflexionsschicht 4R, die erste innere Anschlussschicht 61, die zweite Kontaktschicht 52 und/oder die erste Kontaktschicht 51 an. Die Isolierungsschicht 60 kann zusammenhängend ausgeführt sein oder zumindest zwei voneinander getrennte Teilschichten aufweisen.
Als weiterer Unterschied zur 1F ist der Halbleiterchip 2 nur teilweise von der Zwischenschicht 3 umgeben. Die Zwischenschicht 3 kann jedoch mindestens eine Seitenfläche 2S des Halbleiterchips 2 vollständig bedecken. Insbesondere bedeckt die Zwischenschicht 3 weitere Seitenflächen 2S des Halbleiterchips 2 teilweise. Dies ist zum Beispiel in 2B schematisch dargestellt.
2B zeigt ein Bauteil 10, das insbesondere in 2A in Schnittansicht dargestellt ist. In Draufsicht können/kann der Halbleiterchip 2, die erste innere Anschlussschicht 61 und/oder die erste Kontaktschicht 51 vollumfänglich von der Isolierungsschicht 60 umschlossen sein.
Das in der 2B dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in der 1G dargestellten Bauteil 10. Im Unterschied hierzu weist die zweite Kontaktschicht 52 eine kleinere laterale Breite 52B auf als der Halbleiterchip 2. In Draufsicht bedeckt die zweite Kontaktschicht 52 den Halbleiterchip 2 nur teilweise. Es ist auch denkbar, dass die in der 2B dargestellte Isolierungsschicht 60 nicht vorhanden ist. Als weitere Alternative ist es möglich, dass die Isolierungsschicht 60 derart ausgeführt ist, dass diese die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 bedeckt, insbesondere vollständig bedeckt, zum Beispiel wenn diese lateralen Teilbereiche 51L und 61L nicht oder nur teilweise von der Zwischenschicht 3 bedeckt sind. Eine derartige Ausgestaltung der Isolierungsschicht 60 kann für alle Ausführungsbeispiele eines Bauteils 10 angewandt werden, insbesondere wenn der Halbleiterchip 2 von der Zwischenschicht 3 nicht vollumfänglich umschlossen ist. Die Reflexionsschicht 4R kann dabei elektrisch leitfähig oder elektrisch isolierend ausgeführt sein.
Der in der 3A dargestellte Verfahrensschritt entspricht im Wesentlichen dem in der 1B dargestellten Verfahrensschritt eines Verfahrens zur Herstellung eines Bauteils 10. Im Unterschied hierzu ist in der 3A explizit dargestellt, dass die Vorderseite 2V des Halbleiterchips 2 mit der Vorderseite 3V der Zwischenschicht 3 bündig abschließt. Als weiterer Unterschied zur 1B erstreckt sich die Zwischenschicht 3 durch die Kavität 40 hindurch. Innerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 ausschließlich als planare Kontaktierung ausgeführt sein.
Ein Bauteil 10, das gemäß dem in der 3A dargestellten Verfahrensschritt hergestellt ist, ist insbesondere in der 3B in Schnittansicht und in 3C in Draufsicht schematisch dargestellt. Das in den 3B und 3C dargestellte Bauteil 10 entspricht im Wesentlichen dem in den 1F und 1G dargestellten Bauteil 10. Im Unterschied hierzu kann sich die Zwischenschicht 3 durch die Kavität 40 oder durch eine Mehrzahl von Kavitäten 40 hindurch erstrecken. Weist das Bauteil 10 eine Mehrzahl von Kavitäten 40 und eine Mehrzahl von in den Kavitäten 40 angeordneten Halbleiterchips 2 auf, kann die Zwischenschicht 3 insgesamt zusammenhängend ausgeführt sein. Erstreckt sich die Zwischenschicht 3 in die jeweiligen Kavitäten 40 hinein, jedoch nicht durch die jeweiligen Kavitäten 40 hindurch, kann die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten aufweisen, wobei sich die Teilschichten der Zwischenschicht 3 jeweils in eine der Kavitäten 40 hinein erstrecken.
Wie in der 3B und 3C schematisch dargestellt erstreckt sich die zweite Kontaktschicht 52 lediglich in die Kavität 40 hinein und nicht durch die Kavität 40 hindurch. Abweichend hiervon ist es für alle Ausführungsbeispiele des Bauteils 10 möglich, dass sich die zweite Kontaktschicht 52 durch die Kavität 40 oder durch eine Mehrzahl von Kavitäten 40 insbesondere durch alle Kavitäten 40 hindurch erstreckt. Die zweite Kontaktschicht 52 kann zusammenhängend ausgeführt sein. In diesem Fall weisen die in den Kavitäten 40 angeordneten Halbleiterchips 2 eine gemeinsame Elektrode auf. Die Anzahl der zweiten inneren Anschlussschichten 62, der zweiten Durchkontakte 72 und/oder der zweiten äußeren Anschlussschichten 82 kann reduziert werden. Die individuelle Ansteuerung der Halbleiterchips 2 erfolgt insbesondere über die Mehrzahl der ersten äußeren Anschlussschichten 81 und der ersten Durchkontakte 71.
Das in den 4A und 4B dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in den 1F und 1G dargestellten Ausführungsbeispiel eines Bauteils 10. Im Unterschied hierzu ist der Halbleiterchip 2 von der Zwischenschicht 3 lediglich teilweise umschlossen. Die Zwischenschicht 3 grenzt an drei unterschiedliche Seitenflächen 2S des Halbleiterchips 2 an. Eine Seitenfläche 2S des Halbleiterchips 2 kann vom Material der Zwischenschicht 3 vollständig bedeckt sein. Zwei weitere Seitenflächen 2S des Halbleiterchips 2 können vom Material der Zwischenschicht 3 teilweise bedeckt sein.
Als weiterer Unterschied zu den 1F und 1G ist die zweite Kontaktschicht 52 derart ausgeführt, dass ihre laterale Breite 52B kleiner ist als die laterale Breite 2B des Halbleiterchips 2. In lateralen Richtungen kann die Zwischenschicht 3 von der Deckschicht 4 vollständig umgeben sein. Weist die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten auf, die sich jeweils in eine der Kavitäten 40 hinein erstrecken, kann jede der Teilschichten der Zwischenschicht 3 in lateralen Richtungen von der Deckschicht 4 vollständig umschlossen sein.
Gemäß 4B ist die laterale Breite 3B der Zwischenschicht 3 weiterhin größer als die laterale Breite 2B des Halbleiterchips 2 oder die laterale Breite 52B der zweiten Kontaktschicht 52. Im Unterschied hierzu ist es möglich, dass die laterale Breite 3B der Zwischenschicht 3 kleiner gestaltet ist als die laterale Breite 2B des Halbleiterchips 2. Dies ist zum Beispiel in der 5 schematisch dargestellt.
Das in der 5 dargestellte Bauteil 10 entspricht somit im Wesentlichen dem in der 4B dargestellten Bauteil 10 mit dem Unterschied, dass die Zwischenschicht 3 aufgrund der verringerten lateralen Breite 3B lediglich an eine der Seitenflächen 2S des Halbleiterchips 2 angrenzt. Die Zwischenschicht 3 bedeckt somit die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 nur teilweise. Die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61, die in Draufsicht von der Zwischenschicht 3 nicht oder nur teilweise bedeckt sind, können von der Isolierungsschicht 60 und/oder von der Verkapselungsschicht 9 bedeckt insbesondere vollständig bedeckt sein. Ein möglicher elektrischer Kurzschluss zwischen der zweiten Kontaktschicht 52 oder der Reflexionsschicht 4R und der ersten Kontaktschicht 51 oder der ersten inneren Anschlussschicht 61 kann somit weiterhin sicher unterbunden werden.
Mit der Verwendung der Zwischenschicht 3, die insbesondere vor dem Ausbilden der Kavität/en 40 gebildet wird, können viele Vorteile bezüglich der Strahlformung, Reduzierung von Kurzschlussgefahr sowie bezüglich der Herstellung eines hier beschriebenen Bauteils 10 erzielt werden.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugszeichenliste

10: Bauteil
10V: Vorderseite des Bauteils
10R: Rückseite des Bauteils
1: Träger
1G: Grundkörper des Trägers
1V: Vorderseite des Trägers
1R: Rückseite des Trägers
2: Halbleiterchip
2B: laterale Breite des Halbleiterchips
2H: vertikale Höhe des Halbleiterchips
2S: Seitenfläche des Halbleiterchips
2V: Vorderseite des Halbleiterchips
3: Zwischenschicht
30: Öffnung der Zwischenschicht
3B: laterale Breite der Zwischenschicht
3H: vertikale Höhe der Zwischenschicht
3V: Vorderseite der Zwischenschicht
4: Deckschicht
4H: vertikale Höhe der Deckschicht
4R: Reflexionsschicht
40: Kavität der Deckschicht
40T: vertikale Tiefe der Kavität
50: Zwischenanschlussschicht
51: erste Kontaktschicht
51L: lateraler Teilbereich der ersten Kontaktschicht
52: zweite Kontaktschicht
52B: laterale Breite der zweiten Kontaktschicht
60: Isolierungsschicht
61: erste innere Anschlussschicht
61L: lateraler Teilbereich der inneren Anschlussschicht
62: zweite innere Anschlussschicht
71: erster Durchkontakt
72: zweiter Durchkontakt
80: Trennschicht
81: erste äußere Anschlussschicht
82: zweite äußere Anschlussschicht
9: Verkapselungsschicht

Claims

Bauteil (10) mit einem Träger (1), zumindest einem Halbleiterchip (2), einer Zwischenschicht (3) und einer Deckschicht (4), wobei - der Halbleiterchip (2), die Zwischenschicht (3) und die Deckschicht (4) auf dem Träger (1) angeordnet sind, - die Deckschicht (4) zumindest eine Kavität (40) aufweist, in der der Halbleiterchip (2) angeordnet ist, - die Zwischenschicht (3) entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist, und - sich die Zwischenschicht (3) entlang lateraler Richtung in die Kavität (40) hinein erstreckt und an den Halbleiterchip (2) angrenzt.
Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) den Halbleiterchip (2) in lateralen Richtungen vollumfänglich umschließt.
Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) eine laterale Breite (3B) aufweist, die größer ist als eine laterale Breite (2B) des Halbleiterchips (2), wobei die Zwischenschicht (3) den Halbleiterchip (2) in lateralen Richtungen nur teilweise umschließt.
Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) eine laterale Breite (3B) aufweist, die kleiner ist als eine laterale Breite (2B) des Halbleiterchips (2), wobei die Zwischenschicht (3) eine Seitenfläche (2S) des Halbleiterchips (2) nur teilweise bedeckt.
Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (2) eine dem Träger (1) abgewandte Vorderseite (2V) aufweist, die in vertikaler Richtung mit der Zwischenschicht (3) bündig abschließt oder die Zwischenschicht (3) vertikal überragt.
Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine Reflexionsschicht (4R) aufweist, die auf Innenwänden der Kavität (40) gebildet ist, wobei die Reflexionsschicht (4R) aus einem elektrisch isolierenden Material gebildet ist.
Bauteil (10) nach einem der Ansprüche 1 bis 5, das eine Reflexionsschicht (4R) aufweist, die auf Innenwänden der Kavität (40) gebildet ist, wobei die Reflexionsschicht (4R) aus einem elektrisch leitfähigen Material gebildet ist.
Bauteil (10) nach dem vorhergehenden Anspruch, bei dem die Reflexionsschicht (4R) von dem Halbleiterchip (2) elektrisch isoliert ist.
Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine erste Kontaktschicht (51) und eine zweite Kontaktschicht (52) zur elektrischen Kontaktierung des Halbleiterchips (2) aufweist, wobei - die Zwischenschicht (3) entlang vertikaler Richtung bereichsweise zwischen der ersten Kontaktschicht (51) und der zweiten Kontaktschicht (52) angeordnet ist, und - die Zwischenschicht (3) die erste Kontaktschicht (51) von der zweiten Kontaktschicht (52) elektrisch isoliert.
Bauteil (10) nach dem vorhergehenden Anspruch, bei dem - der Halbleiterchip (2) in Draufsicht die erste Kontaktschicht (51) teilweise überdeckt, - die erste Kontaktschicht (51) zumindest einen Teilbereich (51L) aufweist, der in Draufsicht seitlich aus dem Halbleiterchip (2) herausragt, und - der Teilbereich (51L) in Draufsicht von der Zwischenschicht (3) zumindest teilweise oder vollständig bedeckt ist.
Bauteil (10) nach einem der Ansprüche 9 bis 10, bei dem der Halbleiterchip (2) in vertikaler Richtung zwischen der ersten Kontaktschicht (51) und der zweiten Kontaktschicht (52) angeordnet ist, wobei die zweite Kontaktschicht (52) auf einer dem Träger (1) abgewandten Vorderseite (2V) des Halbleiterchips (2) angeordnet ist und die Vorderseite (2V) zumindest teilweise oder vollständig bedeckt.
Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem der Träger (1) einen Grundkörper (IG), Durchkontakte (71, 72), innere Anschlussschichten (61, 62) und äußere Anschlussschichten (81, 82) aufweist, wobei - die inneren Anschlussschichten (61, 62) und die äußeren Anschlussschichten (81, 82) auf gegenüberliegenden Oberflächen des Grundkörpers (1G) angeordnet sind, - sich die Durchkontakte (71, 72) durch den Grundkörper (1G) hindurch erstrecken, und - die Durchkontakte (71, 72) jeweils eine der inneren Anschlussschichten (61, 62) mit einer der äußeren Anschlussschichten (81, 82) elektrisch verbinden.
Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem die Zwischenschicht (3) aus einem strahlungsdurchlässigen Material gebildet ist.
Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem - der Halbleiterchip (2) eine vertikale Höhe (2H) aufweist, - die Kavität (40) eine vertikale Tiefe (40T) aufweist, und - ein Verhältnis (40T/2H) der vertikalen Tiefe (40T) zu der vertikalen Höhe (2H) zwischen einschließlich 2 und 20 ist.
Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine Mehrzahl von Halbleiterchips (2) aufweist, wobei - die Deckschicht (4) eine Mehrzahl von Kavitäten (40) aufweist, und - in jeder der Kavitäten (40), deren Innenwände mit einer Reflexionsschicht (4R) versehen sind, mindestens einer oder genau einer der Halbleiterchips (2) angeordnet ist.
Verfahren zur Herstellung eines Bauteils (10), das einen Träger (1), zumindest einen Halbleiterchip (2), eine Zwischenschicht (3) und eine Deckschicht (4) aufweist, mit folgenden Schritten: - Anordnen des Halbleiterchips (2) auf dem Träger (1); - Aufbringen der Zwischenschicht (3) auf den Träger (1) wobei die Zwischenschicht (3) lateral an den Halbleiterchip (2) angrenzt; und - Aufbringen der Deckschicht (4) auf die Zwischenschicht (3) und auf den Träger (1), wobei - zumindest eine Kavität (40) in der Deckschicht (40) gebildet wird, in der der Halbleiterchip (2) angeordnet ist, - die Zwischenschicht (3) entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist, und - sich die Zwischenschicht (3) entlang lateraler Richtung in die Kavität (40) hinein erstreckt.
Verfahren nach Anspruch 16, bei dem der Halbleiterchip (2) elektrisch verdrahtet wird, bevor die Deckschicht (4) auf die Zwischenschicht (3) und auf den Träger (1) aufgebracht wird.
Verfahren nach Anspruch 16 oder 17, bei dem zur elektrischen Verdrahtung des Halbleiterchips (2) eine planare Kontaktschicht (52) auf einer dem Träger (1) abgewandten Vorderseite (3V) der Zwischenschicht (3) gebildet wird.