DE102019202720A1 - Dünnes Chip-Folienpackage für Halbleiter-Chips mit direkter oder indirekter Kontaktierung - Google Patents

Dünnes Chip-Folienpackage für Halbleiter-Chips mit direkter oder indirekter Kontaktierung Download PDF

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Abstract

Ein Folienpackage umfasst ein Foliensubstrat mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche, eine in zumindest einen ersten und einen zweiten Teilbereich strukturierte erste elektrisch leitfähige Schicht, die an der ersten Hauptoberfläche angeordnet ist, und eine in zumindest einen ersten und einen zweiten Teilbereich strukturierte zweite elektrisch leitfähige Schicht, die an der zweiten Hauptoberfläche angeordnet ist. Das Folienpackage umfasst zumindest ein elektronisches Bauelement, das benachbart zu der ersten Hauptoberfläche angeordnet ist und eine der ersten Hauptoberfläche zugewandte Anschlussseite aufweist, die zumindest zwei Bauelement-Anschlusspads des elektronischen Bauelements aufweist, wobei ein erstes Bauelement-Anschlusspad über eine erste elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem ersten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist und wobei ein zweites Bauelement-Anschlusspad über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem zweiten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist.

Description

  • Die vorliegende Erfindung betrifft ein Folienpackage für ein elektronisches Bauelement. Die vorliegende Erfindung betrifft insbesondere ein dünnes Chip-Folienpackage für HalbleiterChips mit direkter oder indirekter Kontaktierung.
  • Mit hochentwickelten Packages, sogenannten advanced packages, wird den Forderungen der Industrie Rechnung getragen, vor allem die Bauhöhe von elektronischen Baugruppen kontinuierlich zu reduzieren und gleichzeitig ihre Leistungsfähigkeit bei sinkenden Kosten zu erhöhen.
  • Ein sehr großer Anteil an elektronischen Bauelementen ist mit standardisierten Gehäusen auf dem Markt verfügbar. Hierzu zählen beispielsweise SMD-Gehäuse (SMD = surfacemounted device, oberflächenmontiertes Bauteil) oder QFN-Gehäuse (QFN = Quad Flat No Leads) sowie zahlreiche weitere standardisierte Formen. So gibt es beispielsweise zu den SMD-Gehäusen, die auch als SMD-Packages bezeichnet werden, Standardisierungen, um die Geometrie der Gehäuse in Breite, Länge und Höhe zu definieren. Des Weiteren werden die Geometrien der elektrischen Kontaktstellen (SMD-Pads) definiert, an denen der Signalpfad von der Systemumgebung, z. B. von einer Leiterplatte, zu einem innenliegenden Halbleiterbauelement wie z. B. einem Chip verläuft.
  • Wünschenswert wären Packages oder Gehäuse, die die Eigenschaft von bekannten Gehäusen überwinden und eine begrenzte Biegsamkeit erreichen. Die Terminologie einer begrenzten Biegsamkeit bezieht sich auf den Biegeradius, so wie er beispielsweise für Smart Cards definiert ist, und dem Ausschluss einer mehrachsigen Verformung des Gehäuses, d. h. keine kalottenartige Verformung.
  • Eine Aufgabe der vorliegenden Erfindung besteht deshalb darin, Packages oder Gehäuse mit einer begrenzten Biegsamkeit bereitzustellen.
  • Diese Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass durch Bereitstellen dünner Gehäuse in Form von Folienpackages die Nachteile starrer Gehäuse überwunden werden können und eine begrenzte Biegsamkeit erhalten werden kann. Der Erfindung liegt ferner die Erkenntnis zugrunde, dass sich Foliensubstrate hervorragend für die Herstellung solcher dünnen Gehäuse eignen und in Kombination mit dünnen Chips oder Bauelementen eine zerstörungsfreie Biegsamkeit erhalten werden kann.
  • Gemäß einem Ausführungsbeispiel umfasst ein Folienpackage ein Foliensubstrat mit einer ersten und einer gegenüberliegenden Hauptoberfläche. Eine in zumindest einen ersten und einen zweiten Teilbereich strukturierte erste elektrisch leitfähige Schicht ist an der ersten Hauptoberfläche angeordnet. Eine in zumindest einen ersten und einen zweiten Teilbereich strukturierte elektrisch leitfähige Schicht ist an der zweiten Hauptoberfläche angeordnet. Zumindest ein elektronisches Bauelement ist benachbart zu der ersten Hauptoberfläche angeordnet und weist eine der ersten Hauptoberfläche zugewandte Anschlussseite auf, die zumindest zwei Bauelement-Anschlusspads des elektronischen Bauelements aufweist. Ein erstes Bauelement-Anschlusspad ist über eine erste elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem ersten Teilbereich der ersten elektrisch leitfähigen Schicht verbunden. Ein zweites Bauelement-Anschlusspad ist über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem zweiten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden. Ein erstes Package-Pad ist an einer der ersten Hauptoberfläche abgewandten Seite des ersten Teilbereichs der zweiten elektrisch leitfähigen Schicht angeordnet. Ein zweites Package-Pad ist an der der ersten Hauptoberfläche abgewandten Seite des zweiten Teilbereichs der zweiten elektrisch leitfähigen Schicht angeordnet. Das Foliensubstrat weist eine erste Durchkontaktierung auf, um den ersten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem ersten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden. Das Folienpackage weist zumindest eine zweite Durchkontaktierung auf, um den zweiten Teilbereich der elektrisch leitfähigen Schicht mit dem zweiten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden. Die erste Durchkontaktierung ist Teil eines ersten elektrisch leitfähigen Leiterbahnpfades zwischen dem ersten Bauelement-Anschlusspad und dem ersten Package-Pad. Die zweite Durchkontaktierung bildet einen Teil eines zweiten elektrisch leitfähigen Leiterbahnpfades zwischen dem zweiten Bauelement-Anschlusspad und dem zweiten Package-Pad. In einer Projektion des zumindest einen elektronischen Bauelements des ersten Package-Pads und des zweiten Package-Pads in eine gemeinsame parallel zu der ersten Hauptoberfläche angeordnete Referenzebene sind die Package-Pads lateral benachbart und disjunkt von dem zumindest einen elektronischen Bauelement. Das Folienpackage weist ferner eine benachbart zu der ersten Hauptoberfläche angeordnete Vergussmasse auf, die das zumindest eine elektronische Bauelement zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt. Das zumindest eine elektronische Bauelement weist eine Abmessung entlang einer Dickenrichtung senkrecht zu der Referenzebene auf, die geringer ist als 60 µm. Alternativ oder zusätzlich weist das Folienpackage eine Gesamtabmessung entlang der Dickenrichtung auf, die geringer ist als 300 µm.
  • Ein weiteres Ausführungsbeispiel bezieht sich auf ein Verfahren zum Herstellen eines Folienpackages. Das Verfahren umfasst ein Bereitstellen eines Foliensubstrats mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche. Das Verfahren umfasst ein Anordnen einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten ersten elektrisch leitfähigen Schicht an der ersten Hauptoberfläche und ein Anordnen einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten zweiten elektrisch leitfähigen Schicht an der zweiten Hauptoberfläche. Das Verfahren umfasst ein Anordnen zumindest eines elektronischen Bauelements benachbart zu der ersten Hauptoberfläche, so dass eine Anschlussseite des zumindest einen elektronischen Bauelements, die zumindest zwei Bauelement-Anschlusspads des elektronischen Bauelements aufweist, der ersten Hauptoberfläche zugewandt ist. Das erste Bauelement-Anschlusspad wird dabei über eine erste elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem ersten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch leitfähig verbunden. Das zweite Bauelement-Anschlusspad wird über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem zweiten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden. Das Verfahren umfasst ein Anordnen eines ersten Package-Pads an einer der ersten Hauptoberfläche abgewandten Seite des ersten Teilbereichs der zweiten elektrisch leitfähigen Schicht und ein Anordnen eines zweiten Package-Pads an einer der ersten Hauptoberfläche abgewandten Seite des zweiten Teilbereichs der zweiten elektrisch leitfähigen Schicht. Das Verfahren wird so ausgeführt, dass das Foliensubstrat eine erste Durchkontaktierung aufweist, um den ersten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem ersten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden. Ferner ist eine zweite Durchkontaktierung vorhanden oder wird erhalten bzw. erzeugt, um den zweiten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem zweiten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden. Das Verfahren wird so ausgeführt, dass die erste Durchkontaktierung einen Teil eines ersten elektrisch leitfähigen Leiterbahnpfades zwischen dem ersten Bauelement-Anschlusspad und dem zweiten Package-Pad bildet und die zweite Durchkontaktierung einen Teil eines zweiten elektrisch leitfähigen Leiterbahnpfades zwischen dem zweiten Bauelement-Anschlusspad und dem zweiten Package-Pad bildet. Das Verfahren wird so ausgeführt, dass in einer Projektion des zumindest einen elektronischen Bauelements des ersten Package-Pads und des zweiten Package-Pads in eine gemeinsame parallel zu der ersten Hauptoberfläche angeordnete Referenzebene die Package-Pads lateral benachbart und disjunkt von dem zumindest einen elektronischen Bauelement sind. Das Folienpackage weist eine benachbart zu der ersten Hauptoberfläche angeordnete Vergussmasse auf, die das zumindest eine elektronische Bauelement zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt. Das Verfahren wird so ausgeführt, dass das zumindest eine elektronische Bauelement eine Abmessung entlang einer Dickenrichtung senkrecht zu der Referenzebene aufweist, die geringer ist als 60 µm, und/oder so dass das Folienpackage eine Gesamtabmessung entlang der Dickenrichtung aufweist, die geringer ist als 300 µm.
  • Dadurch wird ein Package bereitgestellt, welches sowohl dünn ausführbar ist als auch die gewünschte Biegsamkeit bereitstellen kann.
  • Weitere vorteilhafte Ausführungsformen sind der Gegenstand abhängiger Patentansprüche.
  • Einige Ausführungsbeispiele sind exemplarisch in den beiliegenden Zeichnungen dargestellt und werden nachstehend erläutert. Es zeigen:
    • 1a eine schematische Seitenschnittansicht eines Folienpackages mit direkter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 1b eine schematische Seitenschnittansicht eines Folienpackages mit indirekter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 2a-2h einen beispielhaften Ablauf zum Herstellen eines Folienpackages mit direkter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 3a-3j einen weiteren beispielhaften Ablauf zum Herstellen eines Folienpackages mit direkter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 4a-4h einen beispielhaften Ablauf zum Herstellen eines Folienpackages mit indirekter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 5a-5j einen weiteren beispielhaften Ablauf zum Herstellen eines Folienpackages mit indirekter Kontaktierung gemäß einem Ausführungsbeispiel;
    • 6a eine schematische Seitenschnittansicht eines Folienpackages gemäß einem Ausführungsbeispiel, das eine direkte Kontaktierung und eine Medienzugangsöffnung in einer Vergussmasse aufweist;
    • 6b eine schematische Seitenschnittansicht eines Folienpackages, das eine indirekte Kontaktierung und eine Medienzugangsöffnung in der Vergussmasse aufweist;
    • 7a eine schematische Seitenschnittansicht eines Folienpackages, das eine direkte Kontaktierung und eine Medienzugangsöffnung in einem Foliensubstrat aufweist;
    • 7b eine schematische Seitenschnittansicht eines Folienpackages, das eine indirekte Kontaktierung und eine Medienzugangsöffnung in dem Foliensubstrat aufweist;
    • 8a eine schematische Aufsicht auf ein Folienpackage gemäß einem Ausführungsbeispiel, mit einer Mehrzahl von Package-Pads und einer direkten Kontaktierung;
    • 8b eine schematische Aufsicht auf ein Folienpackage gemäß einem Ausführungsbeispiel, mit einer Mehrzahl von Package-Pads und einer indirekten Kontaktierung; und
    • 9 ein schematisches Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel.
  • Bevor nachfolgend Ausführungsbeispiele der vorliegenden Erfindung im Detail anhand der Zeichnungen näher erläutert werden, wird darauf hingewiesen, dass identische, funktionsgleiche oder gleichwirkende Elemente, Objekte und/oder Strukturen in den unterschiedlichen Figuren mit den gleichen Bezugszeichen versehen sind, so dass die in unterschiedlichen Ausführungsbeispielen dargestellte Beschreibung dieser Elemente untereinander austauschbar ist bzw. aufeinander angewendet werden kann.
  • Das erfindungsgemäße Folienpackage wird hierin auch als „folienbasiertes Package“ bezeichnet. Außerdem werden die Begriffe „Package“ und „Gehäuse“ hierin synonym verwendet. Der Begriff „dünn“ in Bezug auf das Folienpackage bezieht sich auf Dicken von höchstens 350 µm, vorzugsweise auf Dicken von höchstens 300 µm und weiter bevorzugt auf Dicken von höchstens 200 µm. Die Dicke entspricht einem Schichtdickenaufbau des Folienpackages senkrecht zur Haupterstreckungsrichtung der Foliensubstrate bzw. senkrecht zu den Folienebenen. Substrate mit Schichtdicken von unterhalb von 130 µm werden im Sinne der vorliegenden Beschreibung auch als „Foliensubstrate“ bezeichnet
  • Nachfolgende Ausführungsbeispiele beziehen sich auf die Anordnung, Verarbeitung und/oder den Einsatz von Foliensubstraten für Folienpackages zum Hausen elektronischer Bauelemente. Ein Material solcher Foliensubstrate kann beispielsweise Polyimid, PEN (Polyethylennaphthalat), PET (Polyethylenterephthalat) und/oder PC (Polycarbonat) umfassen. Diese Materialien können beispielsweise zumindest eine Schicht des aus zumindest einer Schicht gebildeten Foliensubstrats bilden. Vorzugsweise werden temperaturstabile Materialien verwendet. Die Temperaturstabilität erstreckt sich beispielsweise über den Temperaturbereich der Materialverarbeitung im Herstellungsprozess des dünnen Chip-Packages sowie über den Temperaturbereich, dem das dünne Folienpackage in der Anwendung ausgesetzt ist. Eine Foliendicke, das bedeutet, ein Abstand zwischen zwei gegenüberliegenden Hauptseiten des Foliensubstrats kann in der Größenordnung von beispielsweise 10 µm bis 100 µm liegen und beispielsweise einen Wert von in etwa 12,5 µm, 25 µm oder 50 µm betragen.
  • Einige Ausführungsbeispiele sehen vor, dass das Foliensubstrat flexibel ist, so dass das Folienpackage zerstörungsfrei und insbesondere ohne Beschädigung des gehausten elektronischen Bauelements biegbar ist. Diese Biegsamkeit kann sich bevorzugt auf eine einachsige oder eindimensionale Biegung mit einem Biegeradius entlang einer Richtung und unterscheidet sich in diesem bevorzugten Fall von einer mehrdimensionalen Biegung, d. h., einer Biegung mit Biegeradien entlang zweier oder mehr Richtungen. Ein Biegeradius RB kann um mindestens das 100-Fache größer sein als eine Abmessung des Folienpackages entlang der Dickenrichtung.
  • Nachfolgende Ausführungsbeispiele beziehen sich auf die Anordnung oder Verwendung zumindest eines elektronischen Bauelements, das in dem Folienpackage gehaust wird. Als nicht-limitierendes Beispiel eines solchen elektronischen Bauelements werden Chips bzw. Halbleiterchips genannt. So kann sich die nachfolgende Beschreibung beispielsweise auf Chips beziehen, die in dem dünnen Folienpackage eingebettet sind. Innerhalb der Bezeichnung „Chip“ sind Ausführungsformen mit Silizium-Material, sonstigen Halbleitersubstraten, Dünnglas oder Folienmaterial zu verstehen. Insbesondere soll nicht vernachlässigt werden, dass anstelle eines „Chips“ auch ein Folienbauelement vorhanden sein kann, das optional auch eine sensorische Funktionalität bereitstellen kann. Nicht-limitierende Beispiele für sensorische Funktionen auf einem Foliensubstrat können beispielsweise Interdigital-Kondensator-Strukturen, amperometrische Elektroden, Widerstandsmäander, lichtempfindliche, feuchteempfindliche, gassensitive, pH-sensitive Schichten oder bioanalytische Schichten sein. Die Dicke des Chips, insbesondere Halbleiterchips, kann in der Größenordnung von 10 µm bis 100 µm liegen, wobei auch dünnere Ausführungsformen denkbar sind. Je nach Ausbildungsform des dünnen Folienpackages können vorzugsweise Werte von 20 µm, 25 µm, 30 µm, 35 µm, 40 µm, 45 µm, 50 µm, 55 µm oder 60 µm innerhalb von Toleranzbereichen von ± 2,5 µm realisiert werden, wobei auch dünnere Chips möglich sind. Das elektronische Bauelement umfasst wenigstens zwei Chip-Pads, d. h. Bauelement-Anschlusspads, deren Abstand zueinander geometrisch so gewählt ist, dass Durchkontaktierungen zum elektrischen Kontaktieren der Pads kurzschlussfrei angeordnet werden können.
  • 1a zeigt eine schematische Seitenschnittansicht eines Folienpackages 101 gemäß einem Ausführungsbeispiel. Das Folienpackage 101 umfasst ein Foliensubstrat 12 mit einer ersten Hauptoberfläche 12A und einer zweiten Hauptoberfläche 12B. Eine elektrisch leitfähige Schicht 14 ist an der ersten Hauptoberfläche 12A angeordnet und in eine Mehrzahl oder Vielzahl von Teilbereichen 14a und 14b strukturiert, die für sich genommen elektrisch isoliert voneinander sind und höchstens über externe zusätzliche Strukturen elektrisch miteinander verbunden sind. Das bedeutet, innerhalb der elektrisch leitfähigen Schicht 14 sind die Teilbereiche 14a und 14b getrennt. Die elektrisch leitfähige Schicht 14 kann metallische und/oder nichtmetallische und dennoch leitfähige Materialien umfassen. So kann die leitfähige Schicht 14 beispielsweise als Metallisierung gebildet sein und zumindest einen metallischen Werkstoff umfassen, z. B. Aluminium, Kupfer, Nickel, Gold und/oder andere Materialien sowie Legierungen hiervon. Alternativ oder zusätzlich kann die leitfähige Schicht 14 elektrisch endlich niederohmige Partikel in einem Materialverbund aufweisen, etwa Silberpartikel in einem Pastenmaterial oder mikrometerkleine Kügelchen aus nicht oder gering leitfähigem Material mit leitfähiger Oberflächenbeschichtung. Die hierin beschriebenen Ausführungsbeispiele beziehen sich auf leitfähige Schichten und somit auf Metallisierungen und andersartig gebildete Schichten mit elektrischer Leitfähigkeit.
  • Das Folienpackage 101 umfasst ferner eine weitere elektrisch leitfähige Schicht 16, die an der Hauptoberfläche 12B angeordnet ist und die in eine Mehrzahl oder Vielzahl von Teilbereichen 16a und 16b strukturiert ist, das bedeutet, die Teilbereiche 16a und 16b sind ebenfalls beabstandet voneinander. Die Anzahl der Teilbereiche 14a und 14b kann mit der Anzahl von Teilbereichen 16a und 16b übereinstimmen. So kann beispielsweise ein Teilbereich 14a einem Teilbereich 16a eindeutig zugeordnet sein. Alternativ oder zusätzlich kann der Teilbereich 14b dem Teilbereich 16b eindeutig zugeordnet sein. Es ist möglich, dass jeder der Teilbereiche der elektrisch leitfähigen Schicht 14 einem entsprechenden Teilbereich der elektrisch leitfähigen Schicht 16 eindeutig zugeordnet ist. Die Anzahl der Teilbereiche der elektrisch leitfähigen Schicht 14 und der elektrisch leitfähigen Schicht 16 sind lediglich exemplarisch mit 2 dargestellt und können insbesondere größere Werte aufweisen, beispielsweise zumindest 5, zumindest 10, zumindest 20, zumindest 50 oder auch mehr, z. B. 100 oder mehr. Ein entsprechender Teilbereich der elektrisch leitfähigen Schicht 14 kann mit einem entsprechenden Teilbereich der elektrisch leitfähigen Schicht 16 elektrisch niederohmig verbunden sein, worauf später noch detailliert eingegangen wird.
  • Das Folienpackage 101 umfasst ein elektronisches Bauelement 18, beispielsweise einen Chip. Das elektronische Bauelement 18 ist benachbart zu der Hauptoberfläche 16A angeordnet. Das elektronische Bauelement 18 weist eine Anschlussseite 18A und eine gegenüberliegende Seite 18B auf. An der Anschlussseite 18A sind zwei, insbesondere mehr oder alle Bauelement-Anschlusspads 221 und 222 des elektronischen Bauelements 18 angeordnet. Die Anschlussseite 18A kann der Hauptoberfläche 12A zugewandt angeordnet sein, anders ausgedrückt kann das elektronische Bauelement 18 so angeordnet sein, dass die Anschlussseite 18A in Richtung des Foliensubstrats 12, insbesondere der Hauptoberfläche 12A weist. Obwohl das Folienpackage 101 so beschrieben ist, dass lediglich ein elektronisches Bauelement 18 angeordnet ist, sehen Ausführungsbeispiele sowohl für die hier beschriebene direkte Kontaktierung als auch im Zusammenhang mit einer indirekten Kontaktierung vor, dass eine höhere Anzahl, beispielsweise zumindest 2, zumindest 3, zumindest 5, zumindest 10 oder mehr elektronische Bauelemente in dem Folienpackage 101 untergebracht sind.
  • Das Bauelement-Anschlusspad 221 kann über eine elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem Teilbereich 14a elektrisch niederohmig verbunden sein. Ebenso kann das Anschlusspad 222 über eine elektrisch niederohmig leitfähige unlösbare oder bedingt lösbare Verbindung 242 mit dem Teilbereich 14b elektrisch niederohmig verbunden sein. Die Verbindungen 241 und 242 können beispielsweise als Metallisierung, etwa als Bump oder Pillar realisiert sein, bspw. als Bump-Metallisierungen, die die Passivierungsoberfläche des elektronischen Bauelements 18 topographisch überragen. Es ist ebenso möglich, einen anisotrop leitfähigen Klebstoff und/oder eine anisotrop leitfähigen Klebefilm zu verwenden. Das bedeutet, die elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung umfasst beispielsweise eines aus einem anisotrop leitfähigen Klebematerial, Pillar-Strukturen und Stud-Bumps.
  • Als „Bump“ wird eine leitfähige Struktur bezeichnet, die topographisch bezüglich der Metallisierung des Bauelement-Anschlusspads (IC-Pad) 221 bzw. 222 also über die Oberfläche der IC-Passivierung hinausreicht, so dass also die Bumps 241 und 242 in der Größenordnung von beispielsweise 2 µm, 3 µm, 4 µm Topographie auf der IC-Pad-seitigen Oberfläche darstellen.
  • Das geometrische Maß, mit dem die Verbindungen 221 bzw. 222 topographisch hervorstehen, kann von der Technologie abhängen, mit der die Verbindung erzeugt wird. Bei sogenannter UBM-Technologie beträgt die Topographie beispielsweise < 10 µm, bei Pillar-Technologie beispielsweise > 10 µm oder Stud-Bump-Technologie beispielsweise > 10 µm. Um die Aufgabenstellung eines dünnen Folienpackages zu realisieren, können sich Vorzüge ergeben, wenn für die Verbindungen 241 und 242 Technologien mit geringen topographischen Maßen verwendet werden.
  • Es besteht im Folienpackage 101 demnach eine elektrische Signalverbindung zwischen einem IC-Bump 241 bzw. 242 und der elektrisch leitfähigen Schicht 14, die vorzugsweise niederohmig dadurch realisiert wird, dass im Montageprozess des elektronischen Bauelements 18 auf dem Foliensubstrat 12 zwischen den Oberflächen der Bumps 24 und der Oberfläche der elektrisch leitfähigen Schicht 14 ein oder mehrere leitfähige Elemente vorhanden sind, oder ein direkter niederohmiger Kontakt zwischen einem Bump 24 und der elektrisch leitfähigen Schicht 14 vorliegt. Solche leitfähigen Elemente sind beispielsweise in Montagematerialien wie z. B. anisotrop leitfähigen Klebstoffen oder anisotrop leitfähigen Klebefolien vorhanden, wie dies durch Montagematerial 26 angedeutet ist. In der Architektur des Folienpackages 101 ist also die die Bumps 24 aufweisende Oberfläche des elektronischen Bauelements 18 derjenigen Oberfläche des Foliensubstrats 12 zugewandt, die die elektrisch leitfähige Schicht 14 aufweist. Es kann auf eine Anordnung von Bonddrähten verzichtet werden.
  • Die genannte Variante, bei der ein direkter niederohmiger Kontakt zwischen einem Bump 24 zu der elektrisch leitfähigen Schicht 14 besteht, ist als Figur nicht eigens abgebildet, da lediglich das zusätzliche Montagematerial 26, das beispielsweise zwischen einem Bump 24 und der elektrisch leitfähigen Schicht 14 liegen kann, durch die niederohmige Kontaktstrecke oder den unmittelbaren Kontakt von z. B. Pillar und der elektrisch leitfähigen Schicht 14 ersetzt wird.
  • Das Folienpackage 101 umfasst Package-Pads 281 und 282, die an der elektrisch leitfähigen Schicht 16 angeordnet sind, und zwar an einer der Hauptoberfläche 12A abgewandten Seite. Das Package-Pad 281 kann an dem Teilbereich 16a und das Package-Pad 282 an dem Teilbereich 16b angeordnet sein, dergestalt, dass eine elektrische Verbindung zwischen den jeweiligen Elementen eingestellt ist. Alternativ oder zusätzlich kann jedem Teilbereich der elektrisch leitfähigen Schicht 14 ein Bauelement-Anschlusspad 221 , 222 zugeordnet sein, zumindest in Bezug auf diejenigen Bauelement-Anschlusspads, die zu kontaktieren sind. Die Zuordnung kann sich dadurch eindeutig einstellen, mit welchem Teilbereich 14a oder 14b das jeweilige Bauelement-Anschlusspad 221 bzw. 222 elektrisch leitfähig verbunden ist
  • Um eine elektrische Verbindung zwischen dem Teilbereich 14a und dem Teilbereich 16a einerseits sowie dem Teilbereich 14b und dem Teilbereich 16b andererseits zu ermöglichen, weist das Folienpackage 101 Durchkontaktierungen 321 und 322 auf. Die Durchkontaktierungen können Öffnungen oder Löcher in dem Foliensubstrat 12 umfassen und beispielsweise durch subtraktive Verfahren wie Bohrverfahren, Laserablationsverfahren oder dergleichen erzeugt werden. Im Bereich dieser Öffnungen kann ein elektrisch leitfähiges Material angeordnet sein. Das elektrisch leitfähige Material kann beispielsweise zusammen mit der elektrisch leitfähigen Schicht 16 angeordnet oder erzeugt werden, was eine einfache Herstellung ermöglicht. Das bedeutet, die an der Seite 18B angeordnete elektrisch leitfähige Schicht 16 kann sich in die Öffnungen des Foliensubstrats 12 erstrecken und dort Seitenwände bedecken und dadurch die Durchkontaktierungen 321 und/oder 322 zumindest teilweise bereitstellen. Alternativ oder zusätzlich kann die Durchkontaktierung 321 und/oder 322 ausgehend von den Package-Pads 281 bzw. 282 jeweils als Plugged-Via-Form ausgebildet sein.
  • Die Durchkontaktierungen 321 und 322 sind beispielhaft trichterförmig dargestellt, erfindungsgemäße Ausbildungsformen können auch andere Steilheiten der Trichterflanken aufweisen oder das Schnittprofil einer Bohrung haben. Die Durchkontaktierung 321 bildet dadurch einen Teil des elektrisch leitfähigen Leiterbahnpfades 341 zwischen dem Bauelement-Anschlusspad 221 und dem Package-Pad 281 . Die Durchkontaktierung 322 bildet einen Teil eines elektrisch leitfähigen Leiterbahnpfades 342 zwischen dem Bauelement-Abschlusspad 222 und dem Package-Pad 282 .
  • Das Folienpackage 101 umfasst ferner eine Vergussmasse oder Vergussmaterial 36, die benachbart zu der Hauptoberfläche 12A angeordnet ist und die das elektronische Bauelement 18 zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt. Die Vergussmasse 36 bildet somit zusammen mit dem Foliensubstrat 12 eine Umschließung, d. h. ein Package für das elektronische Bauelement 18, welches mittels der Durchkontaktierungen 321 und 322 von außen elektrisch kontaktierbar ist.
  • Mittels der Anordnung der Package-Pads 281 und 282 können verhältnismäßig nah zusammenliegende Bauelement-Anschlusspads 221 und 222 bezüglich des Abstandes vergrößert werden, so dass eine einfache Kontaktierung und/oder eine Kontaktierung gemäß eines Rasterstandards möglich ist. Wird eine Projektion 28'1 des Package-Pads 281 in eine Referenzebene 38, eine Projektion 28'2 des Package-Pads 282 in die Referenzebene 38 und eine Projektion 18' des elektronischen Bauelements 18 in die Referenzebene 38 betrachtet, so sind die Projektionen 18'1 und 18' lateral benachbart und disjunkt zueinander, d. h., sie weisen keinen Überlapp auf. Auch die Projektionen 28'2 und 18' sind lateral benachbart und disjunkt zueinander, das bedeutet, sie weisen ebenfalls keinen Überlapp auf. Die Referenzebene 38 erstreckt sich beispielsweise parallel zu der Hauptoberfläche 18A. Anders ausgedrückt sind die Package-Pads in der Referenzebene 38 neben dem elektronischen Bauelement angeordnet.
  • Eine Dickenrichtung z kann beispielsweise parallel zu einer Oberflächennormalen der Referenzebene 38 angeordnet sein. Das Foliensubstrat 12 kann sich parallel zu einer x-y-Ebene erstrecken, zu der die z-Richtung ebenfalls senkrecht verläuft. Entlang der Dickenrichtung kann das elektronische Bauelement 18 eine Abmessung dB aufweisen, die geringer ist als 60 µm. Bevorzugt weist das Bauelement eine Dicke von < 55 µm oder < 50 µm auf. Alternativ oder zusätzlich kann das Folienpackage 101 eine Gesamtabmessung dGes aufweisen, die geringer ist als 300 µm, bevorzugt kleiner als 250 µm oder kleiner als 200 µm.
  • Die Gesamtabmessung oder Gesamtdicke dGes kann sich dabei zusammensetzen aus den Abmessungen d1 des Foliensubstrats 12, d2 der Vergussmasse 36, d3 der elektrisch leitfähigen Schicht 16, d4 der Package-Pads 281 und 282 sowie d5 optionaler zusätzlicher Schichten 42, die beispielsweise eine Materialschicht bilden, die an einer dem zumindest einen elektronischen Bauelement abgewandten Seite des Vergussmaterials 36 angeordnet ist und die zusätzliche Funktionalität in Form einer Barriere und/oder Beschriftung des Folienpackages bereitstellen. Das bedeutet, dass an der Oberfläche, die dem Foliensubstrat 12 abgewandt ist, eine Materialschicht 42 aufgebracht sein kann, die beispielsweise eine Package-Beschichtung darstellen kann, etwa zur Markierung von Pin1 oder zum Anzeigen eines Bauelement-Typs oder zum Darstellen eines Herstellerlogos.
  • Demgegenüber kann beispielsweise auf einer gegenüberliegenden Seite des Folienpackages 101 eine nicht zur Gesamtdicke dGes beitragende Isolationsschicht 44 angeordnet sein, die die elektrisch leitfähige Schicht 16 bedeckt, aber lediglich zwischen den Package-Pads 281 und 282 angeordnet ist, das bedeutet, von den Package-Pads 281 und 282 durchdrungen wird, insbesondere dergestalt, dass die Package-Pads 281 und 282 die Isolationsschicht 44 überragen. Das bedeutet, die isolierende Schicht 44 kann lateral benachbart zu den Package-Pads 281 und 282 angeordnet sein und entlang der Dickenrichtung von den Package-Pads 281 und 282 überragt werden. Die isolierende Schicht 44 und/oder die Package-Pads können eine Unterseite des Folienpackages 101 , d.h. eine zu montierende Seite, zumindest teilweise bereitstellen.
  • Das Folienpackage 101 kann als Folienpackage mit einer direkten Kontaktierung bezeichnet werden, die dadurch erhalten wird, dass entlang der z-Richtung optional bei einer Projektion in die Referenzebene 38 ein Ort oder eine laterale Position 461 der Durchkontaktierung 321 mit einer Position oder einem Ort 481 des Bauelement-Anschlusspads 221 entlang der Dickenrichtung übereinstimmt. Das bedeutet, dass die laterale Position 461 der Durchkontaktierung 321 und die laterale Position 481 des Bauelement-Anschlusspads 221 bei einer Projektion in die Referenzebene ganz oder teilweise überlappen. In 1a ist ein vollständiger Überlapp gezeigt, es ist jedoch ebenfalls möglich, dass eine Verschiebung der beiden Orte oder Positionen 461 und 481 zueinander erfolgt, so dass lediglich ein teilweiser Überlapp erhalten wird. In gleicher Weise kann eine laterale Position 462 der Durchkontaktierung 322 mit einer lateralen Position 482 des Bauelement-Anschlusspads 222 entlang der Dickenrichtung z übereinstimmen, so dass sich die lateralen Positionen 462 und 482 bei einer Projektion in die Referenzebene ganz oder teilweise überlappen.
  • In anderen Worten kann beispielhaft und stellvertretend für topologische und topographische Ausbildungsformen entlang eines beispielhaft herausgegriffenen Signalpfads oder Leiterbahnpfads 34 die Schichtfolge und das Aneinandergrenzen von Strukturen erläutert werden. Beginnend mit der Chip-Elektronik durchläuft ein Signal das IC-Pad inklusive einem Pad-Bump 24, das topographisch über die Passivierungsebene der Chip-Oberfläche herausragt. Stellvertretend für die verschiedenen möglichen Verbindungstechniken (ACA, ACF, Pillar, Stud-Bump, SLID) oder Ähnlichem ist ein Verbindungselement zwischen Chip und leitfähiger Schicht 14 auf bzw. benachbart zu einer ersten Oberfläche, der Hauptoberfläche 12A, des Foliensubstrats 12 angeordnet. Der Signalpfad verläuft nun durch eine Durchkontaktierung 32 und weiter zum Package-Pad 28. In den 1a und 1b ersichtliche Durchkontaktierungen können die Form einer zylindrischen Bohrung oder eine Vertiefung mit einem anderen Querschnittsprofil annehmen. Andere Querschnitte ergeben sich z. B. bei Laserbearbeitung oder einem chemischen, elektrochemischen Prozess (z. B. Plasma-Ätzung). Bei Durchkontaktierungen per Laserbearbeitung kann eine trichterförmige Struktur erhalten werden.
  • 1b zeigt eine schematische Seitenschnittansicht eines Folienpackages 102 gemäß einem Ausführungsbeispiel, das im Wesentlichen dem Folienpackage 101 entspricht. Ein Unterschied zwischen den Folienpackages 101 und 102 besteht darin, dass der Ort 461 der Durchkontaktierung 321 von dem Ort 481 des Bauelement-Anschlusspads 221 bei einer Projektion in die Referenzebene 38 verschieden ist, das bedeutet, die Orte oder Bereiche oder Flächen 461 und 481 sind disjunkt zueinander und weisen keinen Überlapp auf. In gleicher Weise sind die Orte 462 der Durchkontaktierung 322 und 482 des Bauelement-Anschlusspads 222 bei einer Projektion in die Referenzebene 38 disjunkt zueinander und weisen keinen Überlapp auf. Ein Abstand zwischen den Orten 461 und 481 und/oder zwischen den Orten 462 und 482 kann dabei über eine flächenmäßige Ausdehnung der Teilbereiche 14a und 14b beliebig eingestellt werden. Diese Beabstandung ermöglicht eine einfache, robuste und fehlerunanfällige Montage des elektronischen Bauelements 18 auf dem durch die Durchkontaktierungen 321 und 322 strukturell geschwächten Foliensubstrat 12. Beispielsweise wird ein Montagedruck zum Ankleben oder Aufbringen oder Anhaften des elektronischen Bauelements 18, der sich über einen Bereich der Anschlusspads 221 und 222 auf das Foliensubstrat 12 überträgt, dadurch von den Orten oder Bereichen 461 und 462 getrennt oder beabstandet. Dafür wird eine Vergrößerung der Anordnung in der x-y-Ebene in Kauf genommen, was jedoch für die Gesamtdicke dGes von untergeordneter Bedeutung ist und auch der Biegbarkeit des Folienpackages 102 nicht abträglich ist.
  • Auch wenn das Foliensubstrat 12 prinzipiell mit einer beliebigen Schichtdicke ausführbar ist, sehen Ausführungsbeispiele vor, dass die Dicke d1 einen Wert von weniger als 130 µm, beispielsweise maximal 125 µm, maximal 50 µm oder maximal 25 µm oder weniger als 25 µm beträgt.
  • Alternativ oder zusätzlich sehen Ausführungsbeispiele vor, die elektrisch leitfähige Schicht 14 und/oder die elektrisch leitfähige Schicht 16 so auszuführen, dass eine Abmessung d6 entlang der Dickenrichtung z. B. geringer ist als 20 µm, beispielsweise höchstens 18 µm oder weniger.
  • Die Vergussmasse kann ausgebildet sein, um in einem Umfang von zumindest 90 %, zumindest 95 % oder zumindest 98 % undurchlässig für eine elektromagnetische Strahlung, insbesondere Licht sichtbarer Wellenlänge, zu sein. Alternativ oder zusätzlich kann das Vergussmaterial 36 eine Feuchtigkeitsbarriere bereitstellen, um das elektronische Bauelement 18 zu schützen. Das bedeutet, das Vergussmaterial oder Einbettungsmaterial 36 ist bspw. elektrisch nicht leitfähig und vorzugsweise lichtundurchlässig und weitgehend feuchtigkeitsdicht. Ausführungsformen des Materials 36 können aus einem Verbund von mehr als einer Komponente bzw. mehr als einer Schichtfolge bestehen. Es kann ausreichend sein, das elektronische Bauelement 18 an der Seite 18B zumindest minimal zu bedecken oder, zumindest eine ebene Fläche zwischen dem Vergussmaterial 36 und der Seite 18B zu schaffen. Bevorzugt trägt das Foliensubstrat 12 auf seiner Seite 12A jedoch das Einbettungsmaterial 36 dergestalt, dass der oder die montierten Chips vollständig im Zusammenspiel mit dem Foliensubstrat 12 durch das Vergussmaterial 36 gegenüber der äußeren Umgebung geschützt sind.
  • Obwohl die Folienpackages 101 und 102 so dargestellt sind, dass zwei Durchkontaktierungen implementiert sind, sehen Ausführungsbeispiele vor, dass das Foliensubstrat eine Vielzahl von Durchkontaktierungen aufweist, beispielsweise zumindest 5, zumindest 10, zumindest 20, zumindest 100 oder sogar mehr. Diese können eine Vielzahl von Bauelement-Anschlussflächen mit einer Vielzahl von Package-Pads verbinden.
  • Das Folienpackage 101 und/oder das Folienpackage 102 können optional so ausgeführt sein, dass die elektrisch leitfähige Schicht 14 an den Orten 461 und/oder 462 gegenüber anderen Bereichen dicker ausgeführt ist. Dies ermöglicht es, Fertigungstoleranzen oder Prozessungenauigkeiten auszugleichen, die beispielsweise dazu führen, dass beim Erzeugen der Öffnungen für die Durchkontaktierungen 321 und/oder 322 ein Teil der elektrisch leitfähigen Schicht 14 wieder abgetragen wird. Zwar wird die Schichtdicke d6 vorzugsweise so gewählt, dass sie bei der Herstellung der Durchkontaktierungen 321 und 322 nicht durchdrungen wird, dies kann jedoch dadurch vereinfacht werden, indem zumindest lokal eine Aufdickung der leitfähigen Schicht 14 erfolgt.
  • Der Signalpfad 341 verläuft verglichen mit dem Folienpackage 101 entlang des Teilbereichs 14a lateral nach außen, um eine indirekte Kontaktierung zu ermöglichen und dann durch die Durchkontaktierung 321 weiter zum Package-Pad 281 . Ebenso wird der Signalpfad 342 durch den Teilbereich 14b lateral nach außen versetzt.
  • In anderen Worten sind die Durchkontaktierungen nicht direkt über den Gebieten der Chip-Pads angeordnet, sondern weisen einen Versatz auf, der vorzugsweise wenigstens die gesamte laterale Abmessung der Chip-Pads ausmacht. Die Terminologie „nicht direkt“ bezeichnet, dass in der Bandbreite von herstellungstechnischen Toleranzen keine deckungsgleiche Lage zu den Chip-Pads vorliegt.
  • Anhand der 2a bis 2h sowie 3a bis 3j werden nachfolgend unterschiedliche Möglichkeiten zum Bereitstellen des Folienpackages 101 erläutert. Es wird darauf hingewiesen, dass eine Reihenfolge der Figuren nicht zwangsläufig eine Reihenfolge von Herstellungsschritten entsprechen muss. Vielmehr können die Reihenfolgen auch beliebig anders ausgeführt werden, was eine Abfolge gemäß den erläuterten Figuren jedoch nicht ausschließt. Die 2a bis 2g entsprechen dabei den 3a bis 3g. Anschließend erfolgt eine Teilung oder ein Split. Während 2h einen zumindest vorläufigen Abschluss für eine Ausgestaltung darstellt, werden zusätzliche Herstellungsschritte in den 3h bis 3j beschrieben.
  • Die 2a und 3a zeigen eine schematische Seitenschnittansicht eines Foliensubstrats 12 mit den daran angeordneten Teilbereichen 14a und 14b, die Leiterbahnen bereitstellen. In 2b ist das zumindest eine elektronische Bauelement 18 unter Verwendung des Montagematerials 26 optional auch zusätzlicher Elemente zum Herstellen der Verbindung 241 und/oder 242 an dem Foliensubstrat 12 montiert, so dass die Bauelement-Anschlusspads mit den Teilbereichen 14a und 14b elektrisch verbunden sind. Bevorzugt wird das elektronische Bauelement 18 an der Seite 12A lunkerfrei angeordnet.
  • 2c zeigt eine schematische Seitenschnittansicht, bei der das elektronische Bauelement 18 von der Vergussmasse 36 bedeckt ist. Neben der Seite 18B sind auch Seitenflächen des elektronischen Bauelements 18, soweit von dem Montagematerial 26 unbedeckt, von der Vergussmasse 36 bedeckt. Lateral benachbart zu dem elektronischen Bauelement 18 ist auch das Foliensubstrat 12 von der Vergussmasse 36 bedeckt.
  • 2d zeigt einen Zustand, in welchem Öffnungen 521 und 522 in das Foliensubstrat 12 eingebracht sind, um die Orte oder Bereiche der späteren Durchkontaktierungen zu definieren. In vorliegenden Ausführungen ist somit das elektronische Bauelement 18 montiert, bevor die Öffnungen 521 und 522 bzw. die Durchkontaktierungen erzeugt werden. Es ist alternativ auch möglich, das Substrat vorher zu perforieren, d. h. mit den Öffnungen 521 und 522 zu versehen, die Durchkontaktierungen möglicherweise zu erzeugen und erst anschließend, nach Erzeugung der Öffnungen 521 und 522 , das Bauelement 18 anzuordnen.
  • 2e zeigt einen Zustand, in dem die elektrisch leitfähige Schicht 16 angeordnet ist, beispielsweise durch eine Abscheidung oder dergleichen. Hierdurch können sowohl die Öffnungen 521 und 522 als auch die Hauptoberfläche 12B mit der elektrisch leitfähigen Schicht 16 bedeckt werden.
  • In 2f ist dargestellt, dass ein Photoresist 54 an der elektrisch leitfähigen Schicht 16 angeordnet ist. Dieser wird verwendet, um die elektrisch leitfähige Schicht 16 in die Teilbereiche 16a und 16b zu strukturieren, was in 2g gezeigt ist, wo ebenfalls der Photoresist 54 wieder entfernt ist. Hierdurch kann bereits das Folienpackage 101 erhalten werden, indem beispielsweise die Teilbereiche 16a und 16b als Package-Anschlusspads 281 und 282 verwendet werden, was in 2h dargestellt ist. Optional kann die Beschriftungsschicht angeordnet werden.
  • Die 3a bis 3g entsprechen den 2a bis 2g.
  • In 3h ist dargestellt, dass ausgehend von dem Zustand in 2g oder 3g die Isolationsschicht 44 angeordnet werden kann, wobei eine Strukturierung dieser Schicht ermöglichen kann, dass Bereiche für die in 3i dargestellte Anordnung der Package-Anschlusspads 281 und 282 als separate, zusätzliche Elemente ermöglicht ist. In 3j ist die Anordnung der Beschriftungsschicht 42 gezeigt, die optional ist. Obwohl dargestellt ist, dass zuerst die strukturierte Isolationsschicht 44 erhalten wird und anschließend zusätzliche Elemente zum Erhalten der Package-Pads 281 und 282 erzeugt werden, ist es ebenfalls möglich, zuerst die Package-Pads 281 und 282 anzuordnen und freibleibende Bereiche mit der Isolationsschicht 44 aufzufüllen.
  • In anderen Worten zeigen die 2a bis 2h und 3a bis 3j skizzierte Abfolgen von Herstellungsschritten, die dem Zusammenwirken von Schichten und Anordnungen dienen soll. So kann verstanden werden:
    • 2a/3a Auf einem Foliensubstrat (erste Oberfläche) wird eine strukturierte leitfähige Schicht erzeugt (Metallisierung 1);
    • 2b/3b Auf die strukturierte leitfähige Schicht wird wenigstens ein dünner Chip gesetzt, wobei sowohl die mechanische Befestigung als auch die elektrische Kontaktierung von Chip-Pads mit Gebieten der leitfähigen Schicht stattfindet;
    • 2c/3c Das Einbettungsmaterial umgibt den montierten Chip;
    • 2d/3d Es werden Durchkontaktierungsöffnungen erzeugt, die geometrisch direkt an den Orten von zu kontaktierenden IC-Pads angeordnet sind (direkte Kontaktierung);
    • 2e/3e Es wird eine unstrukturierte Startmetallisierung erzeugt;
    • 2f/3f Es wird ein Photoresist strukturiert;
    • 2g/3g Es wird eine strukturierte leitfähige Schicht (Metallisierung 2) erzeugt sowie der Photoresist entfernt;
    • 2h Split: Es wird optional auf der Einbettungsschicht eine Schutzschicht bzw. Beschriftung angebracht;
    • 3h Split: Es wird eine nicht leitfähige Schutzschicht aufgebracht;
    • 3i Es wird eine leitfähige Schicht angebracht, die die Schutzschicht topographisch übersteigt;
    • 3j Es wird optional auf der Einbettungsschicht eine Schutzschicht bzw. Beschriftung angebracht.
  • Für die Kontaktierung von IC-Chips auf die Metallisierung 1 können Techniken wie ACA, ACF, Pillar oder Stud-Bumps verwendet werden.
  • Weitere Techniken zur Herstellung von Schichten sind z. B. Rakelbeschichtung, Print, Schablonendruck, Laserablation, Siebdruck oder Inkjet.
  • Die Vorteile der skizzierten oder beschriebenen Ausbildungsformen ergeben sich aus den Kriterien der Aufgabenstellung.
  • Anhand der 4a bis 4h und 5a bis 5j werden mögliche Verfahrensschritte zum Bereitstellen des Folienpackages 102 beschrieben. Die 4a bis 4f entsprechen dabei den 5a bis 5f. In 4a wird wie in 2a die elektrisch leitfähige Schicht 14 in Form der Teilbereiche 14a und 14b angeordnet. Von einer gegenüberliegenden Seite werden, wie in 4b und in 5b dargestellt, die Öffnungen 521 und 522 erzeugt, womit durch die in den 4c und 5c dargestellte Anordnung oder Abscheidung der elektrisch leitfähigen Schicht 16 auch die Durchkontaktierungen 321 und 322 erzeugt werden. 4d zeigt ebenso wie die 5d die Abscheidung des Photoresists 54, um die in den 4e und 5e dargestellte Strukturierung der elektrisch leitfähigen Schicht 16 in die Teilbereiche 16a und 16b zu bewirken, wobei der Photoresist 54 wieder entfernt ist.
  • 4f zeigt die Anordnung oder Montage des zumindest einen elektronischen Bauelements 18 unter Zuhilfenahme des Montagematerials 26 an den Teilbereichen 14a und 14b. Durch die indirekte Kontaktierung, das bedeutet den lateralen Versatz zwischen den Bauelement-Anschlusspads und den Durchkontaktierungen kann die Montage einfach erfolgen, ohne dass das Foliensubstrat 12 beschädigt wird.
  • In 4g ist ebenso wie in 5g dargestellt, dass die Vergussmasse 36 angeordnet wird, um das elektronische Bauelement 18 zu umschließen, wie es im Zusammenhang mit der 2c und der 3c beschrieben ist. Hierdurch kann bereits das Folienpackage 102 erhalten werden, etwa wenn die Teilbereiche 16a und 16b als Package-Pad verwendet werden. Optional kann, wie es in 4h dargestellt ist, die Beschriftungsschicht 42 angeordnet werden, um das Folienpackage 102 zu beschriften.
  • Alternativ zu der Ausführung gemäß 4h kann, wie in 5h dargestellt, die Isolationsschicht 44 angeordnet werden, wie es in Zusammenhang mit der 3h beschrieben ist. Die Anordnung der Package-Pads 281 und 282 als separate Elemente kann erfolgen, wie es in Zusammenhang mit der 3i beschrieben und in 5i dargestellt ist. 5j zeigt die optionale Anordnung der Beschriftungsschicht 42.
  • Die in den 4a bis 4h und 5a bis 5j skizzierte Abfolge von Herstellungsschritten dient der Zielsetzung, ein Zusammenwirken von Schichten und Anordnungen zu verdeutlichen. So kann verstanden werden:
    • 4a/5a Auf einem Foliensubstrat (erste Oberfläche) wird eine strukturierte leitfähige Schicht erzeugt (Metallisierung 1);
    • 4b/5b Es werden Durchkontaktierungsöffnungen erzeugt, die geometrisch nicht direkt dort angeordnet sind, wo bei montierten Chips die IC-Pads platziert sind (indirekte Kontaktierung);
    • 4c/5c Es wird eine unstrukturierte Startmetallisierung erzeugt;
    • 4d/5d Es wird ein Photoresist strukturiert;
    • 4e/5e Es wird eine strukturierte leitfähige Schicht (Metallisierung 2) erzeugt sowie der Photoresist entfernt;
    • 4f/5f Auf die strukturierte leitfähige Schicht wird wenigstens ein dünner Chip gesetzt, wobei sowohl die mechanische Befestigung als auch die elektrische Kontaktierung von Chip-Pads mit Gebieten der leitfähigen Schicht stattfindet;
    • 4g/5g Das Einbettungsmaterial umgibt den montierten Chip;
    • 4h Split: Es wird optional auf der Einbettungsschicht eine Schutzschicht bzw. Beschriftung angebracht;
    • 5h Split: Es wird eine nicht leitfähige Schutzschicht aufgebracht;
    • 5i Es wird eine leitfähige Schicht angebracht, die die Schutzschicht topographisch übersteigt;
    • 5j Es wird optional auf der Einbettungsschicht eine Schutzschicht bzw. Beschriftung angebracht.
  • Wie es bereits aus den 2a bis 2h und 3a bis 3j hervorgeht, ist es nicht notwendig, dass Einbettungsmaterial, d. h. das Vergussmaterial 36, solchen Technologie-Prozessen auszusetzen, in denen säurehaltige oder basische Prozesschemikalien oder Vakuum-Technologie verwendet werden. Bei geeigneten Technologiegeräten ist insbesondere eine Rolle-zu-Rolle-Fertigung möglich.
  • 6a zeigt eine schematische Seitenschnittansicht eines Folienpackages 601 gemäß einem Ausführungsbeispiel. Verglichen mit dem Folienpackage 101 weist die Vergussmasse 36 eine Medienzugangsöffnung 56 auf, die ein sensorisches Element 58 des elektronischen Bauelements 18 freilegt. Das sensorische Element 58 ist ausgebildet, um eine Sensorfunktionalität basierend auf einer Kontaktierung mit einem Medium 62 bereitzustellen.
  • Durch die Medienöffnung 56 kann das Medium 62 an das sensorische Element 58 heranreichen. Das sensorische Element 58 kann beispielsweise benachbart zu dem Foliensubstrat 12 angeordnet sein, so dass das zumindest eine elektronische Bauelement 18 an dieser Stelle ausgedünnt ist. Die Implementierung kann beispielsweise gemäß Bulk-mikromechanischer Chips (Bulk-MEMS; mikroelektromechanische Systeme) ausgeführt sein, so dass eine Grabenvertiefung von einer Seite, etwa der Rückseite, des elektronischen Bauelements 18 bis nahe zum aktiven Gebiet, den sensorischen Element 58, angeordnet sein kann.
  • Bei der dargestellten Medienöffnung von der Oberseite (Top-Seite) des Packages kann das Medium 62, etwa ein Druck, ein Fluid, ein Stoff oder dergleichen, zum aktiven Gebiet geleitet werden. Um die Funktion der Mikromechanik im aktiven Gebiet zu gewährleisten, kann das aktive Gebiet von dem Montagematerial 26 freigehalten werden, so dass es nicht durch das Montagematerial fixiert ist. Hierfür kann beispielsweise eine einelementige oder mehrelementige Ringstruktur 64 vorgesehen sein, die einen Innenraum 66 definiert, der zwischen dem sensorischen Element 58 und dem Foliensubstrat 12 angeordnet ist und es ermöglicht, dass das sensorische Element 58 freiliegend ist. Die Ringstruktur 64 kann ein oder mehrere Elemente umfassen, die beispielsweise aus einem Material der Bauelement-Anschlusspads 221 und/oder 222 gebildet ist. Alternativ oder zusätzlich kann eine einelementige oder mehrelementige korrespondierende Struktur vorgesehen sein, die an der Hauptoberfläche 12A angeordnet ist und beispielsweise zumindest einen Teilbereich 14c der elektrisch leitfähigen Schicht 14 umfasst.
  • Im Falle einer rein mechanischen Abstützung kann auf eine elektrische Kontaktierung der Ringstruktur 64 und des zumindest einen Teilbereichs 14c verzichtet werden, sofern beide Strukturen angeordnet sein. Alternativ ist es möglich, dass dort zusätzliche elektrische Kontaktierungen des elektronischen Bauelements 18 implementiert werden. In der gezeigten Ausbildungsform kann auf dem Chip ein Ring von Chip-Pad-Material angeordnet sein, der um das MEMS-Gebiet gelegt ist. Darüber hinaus ist ein passender Ring von Metallisierung der elektrisch leitfähigen Schicht 14 auf dem Foliensubstrat angeordnet. Auf diese Weise kann vermieden werden, dass das Chip-Montage-Material 26 bis zum aktiven Gebiet gelangt. Alternativ kann anstelle des skizzierten Ringmaterials auch ein anderes Material, z. B. ein elastisches O-Ring-Material oder dergleichen, angeordnet werden.
  • 6b zeigt eine schematische Seitenschnittansicht eines Folienpackages 602 , das auf dem Folienpackage 102 basiert, d. h., indirekt kontaktiert ist, bei dem das elektronische Bauelement 18 jedoch ebenfalls das sensorische Element 58 aufweist, das über die Medienzugangsöffnung 58 freigelegt ist. Das elektronische Bauelement 18 ist ferner über die Ringstrukturen 64 und 14c freigelegt.
  • 7a zeigt eine schematische Seitenschnittansicht eines Folienpackages 701 , das auf dem Folienpackage 101 basiert, d. h., direkt kontaktiert ist. Wie es in Zusammenhang mit dem Folienpackage 601 beschrieben ist, weist das elektronische Bauelement 18 das sensorische Element 58 auf. Anders als es für das Folienpackage 601 beschrieben ist, ist die Medienzugangsöffnung 56 an der gegenüberliegenden Seite angeordnet, so dass mit der Medienzugangsöffnung 56 das Foliensubstrat 12 durchdrungen wird und das sensorische Element 58 zum Kontakt mit dem Medium 62 freigelegt wird.
  • In anderen Worten kann in der Bottom-Ausbildungsform die Medienöffnung auf der System-Montageseite des Packages angeordnet sein. Hierfür kann von der Systemanordnung her eine entsprechend angepasste Öffnung oder ein Medienzugang angeordnet sein, welcher Teil des entsprechendes Systems ist, mit dem das Folienpackage kombiniert wird. Liegt beispielsweise ein Fluidkanal systemseitig gegenüber der Medienzugangsöffnung 56 des Packages 701 , kann sich ein Vorteil für die dargestellte Ausbildungsform ergeben.
  • Es wird darauf hingewiesen, dass die Begriffe „top“ (oben) und „bottom“ (unten) lediglich dem besseren Verständnis dienen und einen Hinweis auf eine mögliche, jedoch nicht notwendige Einbauform des Folienpackages geben. Diese Begriffe wirken sich nicht einschränkend auf die Ausführungsbeispiele aus.
  • 7b zeigt eine schematische Seitenschnittansicht eines Folienpackages 702 , das auf dem Folienpackage 102 basiert, d. h., eine indirekte Kontaktierung bereitstellt, und die Medienzugangsöffnung 56 dergestalt aufweist, dass das Foliensubstrat 12 durchdrungen wird, wie es im Zusammenhang mit dem Foliensubstrat 701 beschrieben ist.
  • Den Folienpackages 601 ,602 , 701 und 702 ist gemein, dass das elektronische Bauelement 18 ausgebildet ist, um eine Sensor-Funktionalität basierend auf einer Kontaktierung mit dem Medium 62 bereitzustellen. Hierfür weist das Foliensubstrat 12 oder das Vergussmaterial 36 die Medienöffnung 56 auf, um den Kontakt zwischen dem elektronischen Bauelement 18, insbesondere dem sensorischen Element 58, und dem Medium 62 bereitzustellen.
  • Obwohl vorangehende Ausführungsbeispiele eine Anordnung der elektrisch leitfähigen Verbindung zwischen dem Bauelement-Anschlusspad und dem zugeordneten Teilbereich mittels eines separaten Objekts, beispielsweise eines Bumps oder Pillars, andeuten können, wird darauf hingewiesen, dass das Chip-Montagematerial und das Chip-Kontaktmaterial im Fall einer Verwendung von ACA- oder ACF-Technik ein gemeinsames Materialsystem umfassen, während es im Fall von Stud-Bumps oder Pillar-Technik getrennte Materialien sein können.
  • Anstelle der trichterförmigen Ausbildung der Durchkontaktierungen bzw. der entsprechenden Öffnungen, die vorzugsweise bei einer Laserbearbeitung auftreten kann, kann auch ein senkrechtes Profil beim Mikrobohren erzeugt werden. Das Package-Dielektrikum kann eine Ausbildungsform darstellen. Das Package könnte aber auch ohne diese Schicht realisiert werden. Das Material für die elektrisch leitfähige Schicht der Package-Pads 281 und 282 kann metallisch sein oder von einem Pastenmaterial, etwa einer Silberleitpaste per Siebdruck erzeugt, stammen. Die Package-Pads können, wie es im Zusammenhang der vorliegenden Ausführungsbeispiele beschrieben ist, auch durch die Teilbereiche der elektrisch leitfähigen Schicht 16 bereitgestellt werden. Die dargestellten Skizzen sind idealisiert gegenüber der technischen Herstellung.
  • Ausführungsbeispiele sehen vor, eine ultradünne Schichtkombination als Package, insbesondere Folienpackage, bereitzustellen. Hierfür können die Package-Pads in Form einer DIL/SMD-Anordnung oder einer QFN-Anordnung angeordnet sein und die Gesamtdicke unterhalb der genannten 300 µm, bevorzugt unterhalb von 250 µm und besonders bevorzugt unterhalb von 150 µm liegen.
  • 8a zeigt eine schematische Aufsicht auf ein Folienpackage 801 , das auf dem Folienpackage 101 basiert, dessen Ausgestaltung kompatibel mit den weiteren in diesem Zusammenhang beschriebenen Ausgestaltungen ist und das beispielsweise eine Anzahl von 26 Bauelement-Anschlusspads 221 bis 2226 aufweist, die über eine entsprechende Anzahl von Teilbereichen 14a bis 14z und eine entsprechende Anzahl von Durchkontaktierungen mit einer entsprechenden Anzahl von Teilbereichen 16a bis 16z verbunden sind, so dass mit den Teilbereichen 16a bis 16z verbundene Package-Pads kontaktierbar sind. Es wird deutlich, dass eine Package-Außenkontur 68 und/oder eine geometrische Anordnung der Package-Pads beliebig angepasst werden kann. So können standardisierte Geometrien eingestellt werden, etwa unter Berücksichtigung von Package-Pads in Bezug auf die Größe und den Abstand der Pads zueinander. Die Package-Pads können an einer, mehreren oder allen, etwa wie beispielhaft dargestellt an vier Seiten um das Bauelement 18 angeordnet sein.
  • Das wenigstens eine, möglicherweise ausgedünnte elektronische Bauelement 18 kann sich in einem zentralen Bereich des Packages befinden. Bei einer Anordnung von mehr als einem elektronischen Bauelement können optional elektrische Verbindungen zwischen den Chips angeordnet sein, möglicherweise ohne eine Verbindung zu Package-Pads. In diesem Fall können Bauelement-Anschlusspads existieren, an denen ortsgleich keine Durchkontaktierung vorhanden ist.
  • Die Chip-Pads können beispielsweise in einem relativ geringen Abstand zum Chip-Rand angeordnet sein, wobei folgende Fälle auftreten können:
    1. a) Die Anzahl der Chip-Pads ist größer als die Anzahl der Package-Pads. Daraus folgt, dass entweder einzelne Chip-Pads keine Verbindung zu Package-Pads haben oder vereinzelt mehr als ein Chip-Pad eine Verbindung zu einem gemeinsamen Package-Pad aufweist;
    2. b) die Anzahl der Chip-Pads ist gleich der Anzahl der Package-Pads. Es kann eine 1-zu-1-Zuordnung von Chip-Pads zu Package-Pads vorgenommen werden;
    3. c) die Anzahl der Chip-Pads ist kleiner als die Anzahl der Package-Pads. Daraus folgt, dass Package-Pads ohne Verbindung zu Chip-Pads, Bauelement-Anschlusspads, bleiben, oder mehr als ein Package-Pad eine Verbindung zu einem gemeinsamen Chip-Pad hat.
  • Erfindungsgemäß erfolgt im Bereich der Chip-Pad-Gebiete eine Durchkontaktierung von der Bottom-Metallisierung zur Top-Metallisierung. Im Fall der indirekten Durchkontaktierung kann die Durchkontaktierung mit einem Abstand von den Chip-Pads angeordnet sein.
  • Die Form der Verbindungsleiterbahn kann nach technischen Kriterien, etwa Stromdichte oder dergleichen oder nach freiem Design gestaltet sein. Eine vorteilhafte Ausbildungsform ist, wenn die Metallisierung-Bottom, d. h. elektrisch leitfähige Schicht 16, d. h. dort, wo die Chip-Pads diese Metallisierung kontaktieren, etwas größer ist als die Fläche der Chip-Pads. Des Weiteren kann die Fläche der Metallisierung-Bottom größer sein als die Fläche der Durchkontaktierung an den Grenzflächen von Durchkontaktierung und elektrisch leitfähiger Schicht 16. Insbesondere dann, wenn der Abstand der Chip-Pads zueinander sehr klein ist, z. B. 15 µm, gerät diese Topologie an ihre Grenzen aufgrund der Designrestriktionen und der Fertigungstoleranzen.
  • 8b zeigt eine schematische Aufsicht auf ein Folienpackage 802 , das auf dem Folienpackage 102 basiert, wobei auch die anderen Erläuterungen im Zusammenhang mit den indirekten Kontaktierungen zutreffend ist. Eine Anzahl von Bauelement-Anschlusspads 22 und Package-Pads 28 beträgt beispielsweise 28, wobei eine beliebige andere Anzahl implementierbar ist. Beispielhaft sind die Package-Anschlusspads an vier Seiten der Außenkontur 68 des Folienpackage 802 angeordnet. Die Durchkontaktierungen 321 bis 3228 sind außerhalb einer Chip-Fläche des elektronischen Bauelements 18 angeordnet. Die Durchkontaktierungen 32 sind somit in einem Abstand von den Chip-Pads angeordnet. Würde diese Konfiguration dahin gehend verändert, dass die Distanz vom Mittelpunkt einer Durchkontaktierung 32 zum Mittelpunkt eines Chip-Pads, gegebenenfalls kleiner Fertigungstoleranzen, gegen null geht, so könnte zumindest bei einem Überlapp der Bereiche die direkte Kontaktierung gemäß dem Folienpackage 801 erhalten werden.
  • Es bestehen Freiheitsgrade in der Platzierung der Durchkontaktierungen, solange eine planare Verdrahtung der Chip-Pads mit den Package-Pads möglich ist. Bei relativ großen Chips in einem relativ kleinen Package kann der Grenzfall der Platzierung darin gesehen werden, dass wegen Platzmangel die Durchkontaktierung in den Randbereich der Package-Pads hineinreicht. Auch hier kann die Form der Verbindungsleiterbahnen nach technischen Kriterien, etwa der Stromdichte, oder nach freiem Design gestaltet werden. Die Form der Verbindungsleiterbahnen im Bereich der Chip-Pads kann die Fläche der Chip-Pads überlappen, d. h. ≥ Fläche als Chip-Pads, oder sie kann nur eine Teilfläche der Chip-Pads bedecken. Insbesondere dann, wenn der Abstand der Chip-Pads zueinander sehr klein ist, z. B. 15 µm, besteht eine vorteilhafte Ausbildungsform darin, dass die Verbindungsleiterbahnen im Bereich der Chip-Pads nur einen Teil der Fläche der Chip-Pads einnehmen.
  • Während die Durchkontaktierungen im Fall der direkten Kontaktierung weitgehend direkt über den Gebieten der Chip-Pads angeordnet sind, umfasst eine indirekte Kontaktierung eine räumliche Nachbarschaft der entsprechenden Gebiete. Die Terminologie „weitgehend direkt“ bezeichnet, dass in der Bandbreite von herstellungstechnischen Toleranzen eine deckungsgleiche Lage zu den Chip-Pads vorliegen kann.
  • Ausführungsbeispiele der vorliegenden Erfindung umfassen mehrere Merkmale. Hierzu gehört beispielsweise, dass ein Package ein flexibles Foliensubstrat mit Leiterbahnen aufweist, die wenigsten einen dünnen Halbleiter-Chip an dessen Pads kontaktieren und eine elektrische Verbindung zwischen Halbleiter-Chip und äußeren Kontaktflächen oder zwischen einem ersten und einem zweiten Halbleiter-Chip gewährleisten. Der Chip kann auf seinen Pads eine sogenannte Underbump-Metallisierung oder Pillars tragen, welche die Passivierungsoberfläche des Chips topographisch überragt. Der Chip kann mit der Seite seiner Chip-Pads zugewandt zur ersten Oberfläche des Foliensubstrats, der Hauptoberfläche 12A, auf dem Foliensubstrat 12 lunkerfrei assembliert sein, wobei ein Klebstoffmaterial verwendet werden kann, das beispielsweise anisotrop elektrisch leitfähig ist. Alternativ kann eine Materialkombination verwendet werden, deren eine Komponente für eine lötungsartige Verbindungstechnik zwischen z. B. Pillar und Metallisierungsgebiet auf dem Foliensubstrat tauglich ist sowie deren zweite Komponente ein elektrisch nicht leitfähiges Material ist, wie beispielsweise ein Underfill-Material. Es geht hieraus auch hervor, dass unter dem Begriff „nicht lösbare Verbindung oder bedingt lösbare Verbindung“ Klebeverbindungen oder Lötverbindungen zu verstehen sind, bei denen im Rahmen eines regulären Betriebs eine Lösung der Verbindung nicht vorgesehen ist.
  • Das Foliensubstrat kann auf der ersten Oberfläche korrespondierend zu den Chip-Pads eine strukturierte Schicht aus elektrisch leitfähigem Material, die elektrisch leitfähige Schicht 14, aufweisen. Das Foliensubstrat kann wenigstens an den Stellen Durchkontaktierungen aufweisen, an denen ein Signalpfad von einem Chip-Pad zu einem Package-Pad implementiert werden soll. Das Foliensubstrat kann auf seiner zweiten Oberfläche, der Hauptoberfläche 14B, Verbindungspfade aus elektrisch gut leitfähigem Material, beispielsweise der elektrisch leitfähigen Schicht 16, etwa eine Metallisierung, aufweisen, wobei die Verbindungspfade elektrische Signale von Chip-Pads über die Durchkontaktierung zu einem Package-Pad herstellen.
  • Optional kann es wenigstens einen Signalpfad von einer elektrisch leitfähigen, äußeren Deckschicht auf der zweiten Oberfläche des Foliensubstrats, der Hauptoberfläche 12B, zur leitfähigen Schicht 14 geben. Die Durchkontaktierung 32 durch das Einbettungsmaterial ist der Einfachheit halber nicht gesondert als Figur ausgeführt, weil sie topologisch und topographisch einfach ausgestaltet ist. Diese elektrische Verbindung ist vorzugsweise mit einem Versorgungsspannungspotential verbunden, so dass diese äußere Schicht einer elektrischen Wechselfeld-Schirmung entspricht. Das bedeutet, dass alternativ oder zusätzlich zu der Schicht 42 eine elektrisch leitfähige Schicht an der Vergussmasse 36 angeordnet ist, die beispielsweise eine zusätzliche Barriere elektromagnetischer Strahlung, insbesondere sichtbares Licht, Feuchtigkeit oder dergleichen, bereitstellt. Diese Schicht kann elektrisch leitfähig ausgebildet sein und beispielsweise mit einem Versorgungspotential, d. h. einem der Package-Pads 22, verbunden sein, um die Wechselfeld-Schirmung zu ermöglichen. Diese beschriebene Barriereschicht auf der zweiten Oberfläche des Foliensubstrats kann sich aus mehreren Schichten zusammensetzen, wobei elektrisch leitfähige und/oder elektrisch nicht-leitfähige Schichtanteile möglich sind. Vorzugsweise kommen Ausbildungsformen in Betracht, in denen eine elektrisch nicht leitfähige Teilschicht der äußeren Deckschicht die Grenzfläche zur Umwelt bildet.
  • 9 zeigt ein schematisches Flussdiagramm eines Verfahrens 900 gemäß einem Ausführungsbeispiel, mit dem beispielsweise Folienpackages gemäß der hierin beschriebenen Ausführungsbeispiele herstellbar sind. Ein Block 910 umfasst ein Bereitstellen eines Foliensubstrats mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche.
  • Ein Block 920 umfasst ein Anordnen einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten ersten elektrisch leitfähigen Schicht an der ersten Hauptoberfläche.
  • Ein Block 930 umfasst ein Anordnen einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten zweiten elektrisch leitfähigen Schicht an der zweiten Hauptoberfläche.
  • Ein Block 940 umfasst ein Anordnen zumindest eines elektronischen Bauelements benachbart zu der ersten Hauptoberfläche, so dass eine Anschlussseite des zumindest einen elektronischen Bauelements, die zumindest zwei Bauelement-Anschlusspads des elektronischen Bauelements aufweist, der ersten Hauptoberfläche zugewandt ist, so dass das erste Bauelement-Anschlusspad über eine erste elektrisch leitfähige unlösbare Verbindung oder beding lösbare Verbindung mit dem ersten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist, und so dass das zweite Bauelement-Anschlusspad über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem zweiten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist.
  • Ein Block 950 umfasst ein Anordnen eines ersten Package-Pads an einer der ersten Hauptoberfläche abgewandten Seite des ersten Teilbereichs der zweiten elektrisch leitfähigen Schicht und Anordnen eines zweiten Package-Pads an der ersten Hauptoberfläche abgewandten Seite des zweiten Teilbereichs der zweiten elektrisch leitfähigen Schicht.
  • Das Verfahren wird so ausgeführt, dass das Foliensubstrat eine erste Durchkontaktierung aufweist, um den ersten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem ersten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden, und so dass das Foliensubstrat eine zweite Durchkontaktierung aufweist, um den zweiten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem zweiten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden.
  • Das Verfahren wird ferner so ausgeführt, dass die erste Durchkontaktierung einen Teil eines ersten elektrisch leitfähigen Leiterbahnpfades zwischen dem ersten Bauelement-Anschlusspad und dem ersten Package-Pad bildet und wobei die zweite Durchkontaktierung einen Teil eines zweiten elektrisch leitfähigen Leiterbahnpfades zwischen dem zweiten Bauelement-Anschlusspad und dem zweiten Package-Pad bildet.
  • Das Verfahren wird ferner so ausgeführt, dass in einer Projektion des zumindest einen elektronischen Bauelementes, des ersten Package-Pads und des zweiten Package-Pads in eine gemeinsame parallel zur der ersten Hauptoberfläche angeordnete Referenzebene die Package-Pads lateral benachbart und disjunkt von dem zumindest einen elektronischen Bauelement sind.
  • Das Folienpackage weist ferner eine benachbart zu der ersten Hauptoberfläche angeordnete Vergussmasse auf, etwa durch Anordnung derselben, die das zumindest eine elektronische Bauelement zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt.
  • Das elektronische Bauelement wird so gewählt, dass eine Abmessung entlang einer Dickenrichtung senkrecht zu der Referenzebene erhalten wird, die geringer ist als 60 µm. Alternativ oder zusätzlich wird das Folienpackage so ausgestaltet, dass eine Gesamtabmessung entlang der Dickenrichtung erhalten wird, die geringer ist als 300 µm.
  • Gemäß einer bevorzugten Ausführungsform wird das Verfahren als Rolle-zu-Rolle-Verfahren ausgeführt, etwa durch Abrollen und/oder des Foliensubstrats von einer Rolle.
  • Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar.
  • Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims (21)

  1. Folienpackage (101; 102; 601; 602; 701; 702; 801; 802) mit einem Foliensubstrat (12) mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche (12A, 12B); einer in zumindest einen ersten und einen zweiten Teilbereich (14a, 14b) strukturierten ersten elektrisch leitfähigen Schicht (14), die an der ersten Hauptoberfläche (12A) angeordnet ist; einer in zumindest einen ersten und einen zweiten Teilbereich (16a, 16b) strukturierten zweiten elektrisch leitfähigen Schicht (16), die an der zweiten Hauptoberfläche (12B) angeordnet ist; zumindest einem elektronischen Bauelement (18), das benachbart zu der ersten Hauptoberfläche (12A) angeordnet ist und eine der ersten Hauptoberfläche (12A) zugewandte Anschlussseite (18A) aufweist, die zumindest zwei Bauelement-Anschlusspads (221, 222) des elektronischen Bauelements (18) aufweist; wobei ein erstes Bauelement-Anschlusspad (221) über eine erste elektrisch leitfähige unlösbare Verbindung (241) oder bedingt lösbare Verbindung mit dem ersten Teilbereich (14a) der ersten elektrisch leitfähigen Schicht (14) elektrisch verbunden ist; und wobei ein zweites Bauelement-Anschlusspad (222) über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung (242) mit dem zweiten Teilbereich (14b) der ersten elektrisch leitfähigen Schicht (14) elektrisch verbunden ist; ein erstes Package-Pad (281), das an einer der ersten Hauptoberfläche (12A) abgewandten Seite des ersten Teilbereichs (16a) der zweiten elektrisch leitfähigen Schicht (16) angeordnet ist, und ein zweites Package-Pad (282), das an der der ersten Hauptoberfläche (12A) abgewandten Seite des zweiten Teilbereichs (16b) der zweiten elektrisch leitfähigen Schicht (16) angeordnet ist; wobei das Foliensubstrat (12) eine erste Durchkontaktierung (321) aufweist, um den ersten Teilbereich (14a) der ersten elektrisch leitfähigen Schicht (14) mit dem ersten Teilbereich (16a) der zweiten elektrisch leitfähigen Schicht (16) elektrisch zu verbinden; und zumindest eine zweite Durchkontaktierung (322) aufweist, um den zweiten Teilbereich (14b) der ersten elektrisch leitfähigen Schicht (14) mit dem zweiten Teilbereich (16b) der zweiten elektrisch leitfähigen Schicht (16) elektrisch zu verbinden; wobei die erste Durchkontaktierung (321) einen Teil eines ersten elektrisch leitfähigen Leiterbahnpfades (341) zwischen dem ersten Bauelement-Anschlusspad (221) und dem ersten Package-Pad (281) bildet und wobei die zweite Durchkontaktierung (322) einen Teil eines zweiten elektrisch leitfähigen Leiterbahnpfades (342) zwischen dem zweiten Bauelement-Anschlusspad (222) und dem zweiten Package-Pad (282) bildet; wobei in einer Projektion (18') des zumindest einen elektronischen Bauelementes (18), des ersten Package-Pads und des zweiten Package-Pads in eine gemeinsame parallel zu der ersten Hauptoberfläche (12A) angeordneten Referenzebene (38) die Package-Pads (281, 282) lateral benachbart und disjunkt von dem zumindest einen elektronischen Bauelement (18) sind; wobei das Folienpackage (12) ferner eine benachbart zu der ersten Hauptoberfläche (12A) angeordnete Vergussmasse (36) aufweist, die das zumindest eine elektronische Bauelement (18) zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt; wobei das zumindest eine elektronische Bauelement (18) eine Abmessung (dB) entlang einer Dickenrichtung (z) senkrecht zu der Referenzebene (38) aufweist, die geringer ist als 60 µm; und/oder wobei das Foliensubstrat eine Abmessung entlang der Dickenrichtung aufweist, die geringer ist als 130 µm; wobei die erste elektrisch leitfähige Schicht eine Abmessung entlang der Dickenrichtung (z) aufweist, die geringer ist als 20 µm; und wobei das Folienpackage eine Gesamtabmessung (dGes) entlang der Dickenrichtung (z) aufweist, die geringer ist als 300 µm.
  2. Folienpackage gemäß Anspruch 1, wobei das Foliensubstrat (12) eine Abmessung (d1) entlang der Dickenrichtung (z) aufweist, die geringer ist als 130 µm; und/oder wobei die erste elektrisch leitfähige Schicht (14) eine Abmessung (dB) entlang der Dickenrichtung (z) aufweist, die geringer ist als 20 µm.
  3. Folienpackage gemäß Anspruch 1 oder 2, bei der eine laterale Position (461) der ersten Durchkontaktierung (321) mit einer lateralen Position (481) des ersten Bauelement-Anschlusspads (221) entlang der Dickenrichtung (z) übereinstimmt, so dass sich die laterale Position (461) der ersten Durchkontaktierung (321) und die laterale Position (481) des ersten Bauelement-Anschlusspads (221) bei einer Projektion in die Referenzebene (38) zumindest teilweise überlappen; und bei der eine laterale Position (462) der zweiten Durchkontaktierung (322) mit einer lateralen Position (482) des zweiten Bauelement-Anschlusspads (222) entlang der Dickenrichtung (z) übereinstimmt, so dass sich die laterale Position (462) der zweiten Durchkontaktierung (322) und die laterale Position (482) des zweiten Bauelement-Anschlusspads (222) bei einer Projektion in die Referenzebene (38) zumindest teilweise überlappen.
  4. Folienpackage gemäß Anspruch 1 oder 2, bei der eine laterale Position (461) der ersten Durchkontaktierung (321) von einer lateralen Position (481) des ersten Bauelement-Anschlusspads (221) entlang der Dickenrichtung (z) verschieden ist, so dass die laterale Position (461) der ersten Durchkontaktierung (321) und die laterale Position (481) des ersten Bauelement-Anschlusspads (222) bei einer Projektion in die Referenzebene (38) disjunkt sind; und bei der eine laterale Position (462) der zweiten Durchkontaktierung (322) von einer lateralen Position (482) des zweiten Bauelement-Anschlusspads (222) entlang der Dickenrichtung (z) verschieden ist, so dass die laterale Position (462) der zweiten Durchkontaktierung (322) und die laterale Position (482) des zweiten Bauelement-Anschlusspads (222) bei einer Projektion in die Referenzebene (38) disjunkt sind.
  5. Folienpackage gemäß einem der vorangehenden Ansprüche, ferner umfassend eine Materialschicht (42) an einer dem zumindest einen elektronischen Bauelement (18) abgewandten Seite des Vergussmaterials (36), die eine Beschriftung des Folienpackages bereitstellt.
  6. Folienpackage gemäß einem der vorangehenden Ansprüche, mit einer elektrischen Isolationsschicht (44) benachbart zu der zweiten Hauptoberfläche (12B), die von den Package-Anschlusspads (281, 282) durchdrungen wird.
  7. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei das Vergussmaterial (36) in einem Umfang von zumindest 90 % undurchlässig für eine elektromagnetische Strahlung ist und/oder eine Feuchtigkeitsbarriere bereitstellt.
  8. Folienpackage gemäß einem der vorangehenden Ansprüche, bei der das zumindest eine elektronische Bauelement (18) ausgebildet ist, um eine Sensor-Funktionalität basierend auf einer Kontaktierung mit einem Medium (62) bereitzustellen, wobei das Foliensubstrat (12) oder das Vergussmaterial (36) eine Mediumöffnung (56) aufweist, die ausgebildet ist, um den Kontakt zwischen dem zumindest einen elektronischen Bauelement (18) und dem Medium (62) bereitzustellen.
  9. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei das Foliensubstrat (12) eine Vielzahl von Durchkontaktierungen (32) aufweist, die eine Vielzahl von Bauelement-Anschlussflächen (22) mit einer Vielzahl von Package-Pads (28) verbinden.
  10. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei an der zweiten Seite des Foliensubstrats (12B) eine elektrisch leitfähige Schicht angeordnet ist, die eine Seitenwand einer Öffnung des Foliensubstrats (12) bedeckt und so die erste Durchkontaktierung (321) bereitstellt.
  11. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei jedem Teilbereich (14a-14z) der ersten elektrisch leitfähigen Schicht (14) ein Bauelement-Anschlusspad (221-2226) zumindest einen elektronischen Bauelements (18) zugeordnet ist, mit welchem der Teilbereich (14a-14c) elektrisch leitfähig verbunden ist.
  12. Folienpackage gemäß einem der vorangehenden Ansprüche, bei dem die elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung (24) eines aus einem anisotrop leitfähigen Klebematerial, Pillarstrukturen und Stud-Bumps umfasst.
  13. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei das zumindest eine elektronische Bauelement (18) an der ersten Seite lunkerfrei angeordnet ist.
  14. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei das Foliensubstrat (12) zumindest eines aus einer Polyimid-Schicht, einer Polyethylennaphthalat-Schicht, einer Polyethylenterephthalat-Schicht und einer Polycarbonat-Schicht umfasst.
  15. Folienpackage gemäß einem der vorangehenden Ansprüche, bei dem die erste elektrisch leitfähige Schicht (14) im Bereich des Kontakts mit der ersten Durchkontaktierung (321) und der zweiten Durchkontaktierung (322) eine verglichen mit einem Bereich der elektrisch unlösbaren oder bedingt lösbaren Verbindung (241,242) eine größere Abmessung entlang der Dickenrichtung (z) aufweist.
  16. Folienpackage gemäß einem der vorangehenden Ansprüche, bei dem die erste Durchkontaktierung (321) und/oder der zweite Durchkontaktierung (322) ausgehend von dem ersten Package-Pad (281) und dem zweiten Package-Pad (282) jeweils in einer Plugged-Via-Form ausgebildet ist.
  17. Folienpackage gemäß einem der vorangehenden Ansprüche, wobei das Foliensubstrat (12) flexibel ist, sodass das Folienpackage zerstörungsfrei und insbesondere ohne Beschädigung des zumindest einen elektronischen Bauelements (18), biegbar ist, wobei ein Biegeradius RB um mindestens das 100-fache größer ist als eine Abmessung des Folienpackages entlang der Dickenrichtung (z).
  18. Folienpackage gemäß einem der vorangehenden Ansprüche, bei dem lateral benachbart zu dem ersten Package-Pad (281) und zu dem zu dem zweiten Package-Pad (282) eine isolierende Schicht (44) angeordnet ist, die entlang einer Dickenrichtung (z) senkrecht hierzu von dem ersten Package-Pad (281) und dem zweiten Package-Pad (282) überragt wird.
  19. Folienpackage gemäß Anspruch 18, bei dem die isolierende Schicht (44) und/oder die Package-Pads (281, 282) eine Unterseite des Folienpackages zumindest teilweise bereitstellen.
  20. Verfahren (900) zum Herstellen eines Folienpackages mit folgenden Schritten: Bereitstellen (910) eines Foliensubstrats mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche; Anordnen (920) einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten ersten elektrisch leitfähigen Schicht an der ersten Hauptoberfläche; Anordnen (930) einer in zumindest einen ersten und einen zweiten Teilbereich strukturierten zweiten elektrisch leitfähigen Schicht an der zweiten Hauptoberfläche; Anordnen (940) zumindest eines elektronischen Bauelements benachbart zu der ersten Hauptoberfläche, so dass eine Anschlussseite des zumindest einen elektronischen Bauelementes, die zumindest zwei Bauelement-Anschlusspads des elektronischen Bauelements aufweist, der ersten Hauptoberfläche zugewandt ist; so dass das erste Bauelement-Anschlusspad über eine erste elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem ersten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist; und so dass das zweite Bauelement-Anschlusspad über eine zweite elektrisch leitfähige unlösbare Verbindung oder bedingt lösbare Verbindung mit dem zweiten Teilbereich der ersten elektrisch leitfähigen Schicht elektrisch verbunden ist; Anordnen (950) eines erstes Package-Pads an einer der ersten Hauptoberfläche abgewandten Seite des ersten Teilbereichs der zweiten elektrisch leitfähigen Schicht, und Anordnen eines zweiten Package-Pads an der der ersten Hauptoberfläche abgewandten Seite des zweiten Teilbereichs der zweiten elektrisch leitfähigen Schicht; so dass das Foliensubstrat eine erste Durchkontaktierung aufweist, um den ersten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem ersten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden; und zumindest eine zweite Durchkontaktierung aufweist, um den zweiten Teilbereich der ersten elektrisch leitfähigen Schicht mit dem zweiten Teilbereich der zweiten elektrisch leitfähigen Schicht elektrisch zu verbinden; so dass die erste Durchkontaktierung einen Teil eines ersten elektrisch leitfähigen Leiterbahnpfades zwischen dem ersten Bauelement-Anschlusspad und dem ersten Package-Pad bildet und wobei die zweite Durchkontaktierung einen Teil eines zweiten elektrisch leitfähigen Leiterbahnpfades zwischen dem zweiten Bauelement-Anschlusspad und dem zweiten Package-Pad bildet; so dass in einer Projektion des zumindest einen elektronischen Bauelementes, des ersten Package-Pads und des zweiten Package-Pads in eine gemeinsame parallel zu der ersten Hauptoberfläche angeordneten Referenzebene die Package-Pads lateral benachbart und disjunkt von dem zumindest einen elektronischen Bauelement sind; so dass das Folienpackage ferner eine benachbart zu der ersten Hauptoberfläche angeordnete Vergussmasse aufweist, die das zumindest eine elektronische Bauelement zumindest teilweise umschließt und gegenüber der Umwelt abgrenzt; so dass das zumindest eine elektronische Bauelement eine Abmessung entlang einer Dickenrichtung senkrecht zu der Referenzebene aufweist, die geringer ist als 60 µm; und/oder so dass das Folienpackage eine Gesamtabmessung entlang der Dickenrichtung aufweist, die geringer ist als 300 µm.
  21. Verfahren gemäß Anspruch 20, das als Rolle-zu-Rolle-Verfahren ausgeführt wird.
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920056A2 (de) * 1997-11-26 1999-06-02 Hitachi, Ltd. IC-Karte, Methode und Apparat zu ihrer Herstellung
EP1028463A1 (de) * 1999-01-18 2000-08-16 Kabushiki Kaisha Toshiba Flexibles Gehäuse mit sehr dünnem Halbleiterchip, Modul und Multichip-Modul aus dem Gehäuse zusammengebaut und Herstellungsverfahren
US20010019179A1 (en) * 1999-12-28 2001-09-06 Yoshitaka Yoshino Connecting method of semiconductor element and semiconductor device
EP1256983A2 (de) * 2001-05-08 2002-11-13 Philips Corporate Intellectual Property GmbH Flexible integrierte monolithische Schaltung
US20040119166A1 (en) * 2002-11-05 2004-06-24 Masahiro Sunohara Semiconductor device and method of manufacturing the same
EP2040295A2 (de) * 2007-09-19 2009-03-25 SEMIKRON Elektronik GmbH &amp; Co. KG Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US20110133341A1 (en) * 2009-12-04 2011-06-09 Shinko Electric Industries Co., Ltd. Semiconductor package and method of manufacturing the same
EP1548829B1 (de) * 2003-11-29 2011-10-05 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul und Verfahren seiner Herstellung
US20150221842A1 (en) * 2012-12-21 2015-08-06 Panasonic Intellectual Property Management Co., Lt Electronic component package and method for producing same
DE102014107299A1 (de) * 2014-05-23 2015-11-26 Infineon Technologies Ag Chipkartenmodul, Chipkarte, und Verfahren zum Herstellen eines Chipkartenmoduls

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920056A2 (de) * 1997-11-26 1999-06-02 Hitachi, Ltd. IC-Karte, Methode und Apparat zu ihrer Herstellung
EP1028463A1 (de) * 1999-01-18 2000-08-16 Kabushiki Kaisha Toshiba Flexibles Gehäuse mit sehr dünnem Halbleiterchip, Modul und Multichip-Modul aus dem Gehäuse zusammengebaut und Herstellungsverfahren
US20010019179A1 (en) * 1999-12-28 2001-09-06 Yoshitaka Yoshino Connecting method of semiconductor element and semiconductor device
EP1256983A2 (de) * 2001-05-08 2002-11-13 Philips Corporate Intellectual Property GmbH Flexible integrierte monolithische Schaltung
US20040119166A1 (en) * 2002-11-05 2004-06-24 Masahiro Sunohara Semiconductor device and method of manufacturing the same
EP1548829B1 (de) * 2003-11-29 2011-10-05 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul und Verfahren seiner Herstellung
EP2040295A2 (de) * 2007-09-19 2009-03-25 SEMIKRON Elektronik GmbH &amp; Co. KG Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US20110133341A1 (en) * 2009-12-04 2011-06-09 Shinko Electric Industries Co., Ltd. Semiconductor package and method of manufacturing the same
US20150221842A1 (en) * 2012-12-21 2015-08-06 Panasonic Intellectual Property Management Co., Lt Electronic component package and method for producing same
DE102014107299A1 (de) * 2014-05-23 2015-11-26 Infineon Technologies Ag Chipkartenmodul, Chipkarte, und Verfahren zum Herstellen eines Chipkartenmoduls

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