DE102019125536A1 - Bus-Treiber für CAN-Busse mit einem buszustandsgesteuerten, beschleunigten Übergang vom dominanten zum rezessiven Datenbuszustand und speziellen Spannungsquellen - Google Patents

Abstract

Die Erfindung betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses mit einer ersten und zweiten Eindrahtdatenbusleitung (CH, CL) an einem ersten und zweiten Ausgang. Der Bustreiber (CANTR) weist einen Sendesignaleingang auf, der mit einem Sendesignal (TX) verbunden ist, das einen ersten und zweiten Sendesignalzustand aufweisen kann. Der Bustreiber (CANTR) weist einen ersten und zweiten Bustreiberzustand auf. Der Bustreiber (CANTR) ist in dem ersten Bustreiberzustand ist, wenn das Sendesignal (TX) im ersten Sendesignalzustand ist. Der legt Bustreiber (CANTR) ein erstes elektrisches Potenzial (HP) an die erste Eindrahtdatenbusleitung (CH) an und ein zweites elektrisches Potenzial (LP) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im ersten Bustreiberzustand befindet, und kein elektrisches Potenzial an die erste Eindrahtdatenbusleitung (CH) und an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im zweiten Bustreiberzustand befindet. Darüber hinaus weist der Bustreiber (CANTR) einen dritten Bustreiberzustand aufweist, den er annimmt, wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T0) durchgeführt hat und wenn eine Aktivzeit (TA) seit diesem Übergangszeitpunkt (T0) noch nicht verstrichen ist. In diesem dritten Buszustand wird der Datenbus in umgekehrte Richtung getrieben.

Description

• Die Erfindung richtet sich auf einen Bus-Treiber für CAN-Busse mit einem beschleunigten Übergang vom dominanten zum rezessiven Datenbuszustand.
• Allgemeine Einleitung
• Die Anforderungen an den CAN-FD-Datenbus gehen an die Grenzen der aktuellen CAN-Implementierungen. Die Wellenform des derzeit vom dominanten in den rezessiven Zustand übergehenden CAN-Transceivers ist in 1 dargestellt. Auf dem CAN-Datenbus werden die Daten differentiell übertragen. Der CAN-Datenbus verfügt über eine erste Eindrahtdatenleitung (CH), die zwei Potenzialwerte, zwischen einem Mittelpotenzial (MP) und einem höheren ersten Potenzial (HP) annehmen kann.
• Der CAN-Datenbus verfügt über eine zweite Eindrahtdatenleitung (CL), die zwei Potenzialwerte zwischen einem Mittelpotenzial (MP) und einem niedrigeren zweiten Potenzial (LP) annehmen kann.
• In einer rezessiven Datenbusphase (RBM) nimmt die erste Eindrahtdatenleitung (CH) das mittlere Potenzial (MP) ein und die zweite Eindrahtdatenleitung (CL) nimmt ebenfalls das mittlere Potenzial (MP) ein.
• In einer dominanten Datenbusphase (DBM) nimmt die erste Eindrahtdatenleitung (CH) das höhere Potenzial (HP) ein und die zweite Eindrahtdatenleitung (CL) nimmt das niedrigere zweite Potenzial (LP) ein.
• Der Treiber des Transceivers hat in der rezessiven Datenbusphase (RBM) einen hohen Ausgangswiderstand, sodass er von anderen Treibern im Datenbussystem überschrieben werden kann.
• Der Treiber des Transceivers hat in der dominanten Datenbusphase (DBM) einen niedrigen Ausgangswiderstand, sodass er von anderen Treibern nicht überschrieben werden kann.
• Diese Konstruktion ermöglicht ein Überschreiben der Werte ohne Kurzschlussgefahr.
• Die Datenbits (Bit0, Bit1, Bit2, Bit3) haben im Wesentlichen bis auf den üblichen Clock-Jitter die gleiche zeitliche Datenbitdauer (Tbit).
• Das hier zu lösende Problem tritt nicht beim Übergang von der rezessiven Datenbusphase (RBM) zur dominanten Datenbusphase (DBM) auf, da der Treiber in der neuen dominanten Datenbusphase (DBM) einen niedrigen Ausgangswiderstand aufweist und somit die erste Eindrahtdatenleitung (CH) und die zweite Eindrahtdatenleitung (CL) des CAN-Datenbusses schnell umladen kann.
• Bei einem Übergang von einer dominanten Datenbusphase (DBM) in eine rezessive Datenbusphase (RBM) ist die Sachlage aber ganz anders. In der rezessiven Datenbusphase (RBM) ist der Ausgangswiderstand des Bustreibers relativ hochohmig. Zusammen mit der Buskapazität ergibt sich somit in der rezessiven Datenbusphase (RBM) eine höhere erste Zeitkonstante für das Umladen des Datenbusses als die zweite Zeitkonstante für das Umladen des Datenbusses in der dominanten Datenbusphase (DBM).
• Somit wird die Abfallszeit (T_decay ) für den Übergang von der dominanten Datenbusphase (DBM) zur rezessiven Datenbusphase (RBM) durch das CAN-Netzwerk, insbesondere durch externe Entladewiderstände, und nicht durch den CAN-Transceiver bestimmt. Letztlich ist diese Abfallszeit (T_decay ) eine mögliche Begrenzung der Geschwindigkeit des Bustreibers und damit für die Datenübertragung, die es zu überwinden gilt.
• Stand der Technik
• Aus der EP 2 635 971 B1 sind eine Vorrichtung und ein Verfahren zur seriellen Datenübertragung mit hoher Datenrate bekannt. Bei der Vorrichtung der EP 2 635 971 B1 handelt es sich um eine Vorrichtung zum Anschluss eines Busteilnehmers an einen zweidrahtigen Kommunikationsbus, wobei der Busteilnehmer unter Nutzung der Vorrichtung Nachrichten, welche als Folge von dominanten und rezessiven Buspegeln auf den Busleitungen dargestellt werden, an weitere am Bus angeschlossene Busteilnehmer senden kann und von diesen empfangen kann. Die Vorrichtung der EP 2 635 971 B1 umfasst erste Mittel, um einen dominanten Buspegel in Form einer ersten vorgegebenen Spannungsdifferenz zwischen den beiden Busleitungen durch Treiben eines ersten elektrischen Stromes einzustellen. Die Vorrichtung der EP 2 635 971 B1 ist gemäß der technischen Lehre der EP 2 635 971 B1 geeignet, dass der rezessive Buspegel sich als zweite vorgegebene, nicht notwendigerweise von Null verschiedene Spannungsdifferenz zwischen den beiden Busleitungen zumindest teilweise durch Fließen eines Entladestromes über mit den Busleitungen verbundene Abschlusswiderstände einstellt. Die technische Lehre der EP 2 635 971 B1 zeichnet sich dadurch aus, dass die Vorrichtung EP 2 635 971 B1 mindestens ein weiteres Mittel umfasst, um die Einstellung mindestens eines der Buspegel durch Treiben mindestens eines geeigneten weiteren elektrischen Stromes zu beschleunigen, wobei die Beschleunigung bei Vorliegen einer vorgegebenen oder vorgebbaren Umschaltbedingung ausgeführt wird. Wie der 5 der EP 2 635 971 B1 entnommen werden kann, wird hierzu mit Hilfe eines invertierten parallel geschalteten differentiellen Treibers eine Entladung über einen vorbestimmten Zeitraum durchgeführt. Dies hat den Nachteil, dass bei sehr kurzen Datenbusleitungen die zu entladende Kapazität sehr klein sein kann und es dementsprechend zu negativen differentiellen Pegeln auf dem differentiellen Datenbus kommen kann. Dieser Nachteil ist zu vermeiden. Das zeitgesteuerte Treiben von Strömen ist daher nicht zielführend.
• Eine ähnliche Konstruktion ist aus der US 9 606 948 B2 bekannt. Dort wird für eine Aktivzeit der Datenbus nach dem Übergang in einen rezessiven Datenbuszustand auf eine gemeinsame Gleichtaktspannung getrieben. Die 9 der US 9 606 948 B2 ist dabei allerdings nicht funktionstüchtig. Die Geschwindigkeit eines Bustreibers entsprechend der US 9 606 948 B2 reicht dabei aber typischerweise nicht aus.
• Aus der EP 3 217 602 B1 ist eine ähnliche Vorrichtung bekannt. Dort wird ebenfalls die Injektion zusätzlicher Ströme vorgeschlagen, was aber, wie in Anschnitt [0055] der EP 3 217 602 B1 vorgeschlagen zu sogenanntem Ringing, d.h. Oszillationen, und damit EMV-Belastungen führt.
• Da die CAN-Architektur die Spannungen an CANH und CANL während des rezessiven Zustands nicht zieht, hängt die Zeit, die für den Übergang von dominant zu rezessiv benötigt wird, vollständig vom Netzwerk ab.
• Aufgabe
• Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, die die obigen Nachteile des Stands der Technik nicht aufweist und weitere Vorteile aufweist.
• Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 gelöst.
• Lösung der Aufgabe
• Die Lösung wird anhand der Figuren erläutert.
• Die vorgeschlagene Lösung besteht aus
• - einem zusätzlichen Treiber (%) zur Beschleunigung des Übergangs des getriebenen Datenbusses vom dominanten Datenbuszustand (DBM) zum rezessiven Datenbuszustand (RBM),
• - einem Logikblock (SUL), um den richtigen Zeitablauf für den zusätzlichen Treiber (%) sicherzustellen,
• - wobei die Treiberstärke dieses zusätzlichen Treibers (%) einerseits hoch genug ausgelegt ist, um die Steilheit der fallenden Flanke betragsmäßig zu erhöhen, die Treiberstärke dieses zusätzlichen Treibers (%) andererseits aber gleichzeitig schwach genug ist, um den CAN-Bus in der Arbitrierungsphase nicht zu stören und durch andere Treiber am Datenbus, die einen dominanten Datenbuszustand treiben, überschrieben werden zu können, und
• - wobei der zusätzliche Treiber (%) nach der Arbitrierungsphase in der CAN-FD-Kommunikation verwendet werden kann, um das Rausch-zu-Signal-Verhältnis zu verbessern, da dann die Kommunikation im Eins zu Eins-Betrieb erfolgt und
• - wobei, wenn das Netzwerk aus zwei CAN-Knoten besteht, der zusätzliche Treiber (%) die ganze Zeit verwendet werden kann, da dann keine Arbitrierungsphase vorliegt.
• Wie oben bereits erläutert, ist es das Ziel der vorliegenden Offenlegung die Abfallszeit (T_decay ) zu einer verkürzten Abfallszeit (T_% ) zu verkürzen, die zeitlich kürzer ist als die Abfallszeit (T_decay ). Unter dieser Voraussetzung kann ein korrekter differentieller CAN-Busspannungspegel frühzeitig sichergestellt werden. D.h. die Spannungsdifferenz zwischen dem Potenzial der ersten Eindrahtdatenbusleitung (CH) minus dem Potenzial der zweiten Eindrahtdatenbusleitung (CL) fällt zeitlich ausreichend früh nach einer verkürzten Abfallszeit (T_% ) nach dem Zeitpunkt der Beendigung zu einem Übergangszeitpunkt (T₀ ) des dominanten Datenbuszustands (DBM) betragsmäßig unter eine spannungsbetragsmäßige Mindestspannungsbetragsdifferenz (MD). Die Zeit zwischen dem Ende des dominanten Datenbuszustands (DBM) und dem Unterschreiten des Spannungsdifferenzbetrags zwischen dem Potenzial der ersten Eindrahtdatenbusleitung (CH) minus dem Potenzial der zweiten Eindrahtdatenbusleitung (CL) unter den Betrag des spannungsmäßigen Mindestspannungsdifferenzbetrags (MD) ist ohne den zusätzlichen Treiber (%) die Abfallszeit (T_decay ).
• Um die sichere Abtastung des korrekten Datenwerts zu sichern, muss diese Abfallszeit (T_decay ) kürzer sein als die Zeit vom Ende des dominanten Datenbuszustands (DBM) bis zum Zeitpunkt der Abtastung zum Abtastzeitpunkt (ST). Die Zeit vom Ende des dominanten Datenbuszustands (DBM) zum Übergangszeitpunkt (T₀ ) bis zum Zeitpunkt der Abtastung zum Abtastzeitpunkt (ST) wiederum muss ausreichend kürzer als die zeitliche Datenbitdauer (Tbit) sein, um auch bei Clock-Jitter eine sichere Abtastung des korrekten Datenbitwerts im rezessiven Datenbuszustand (RBM) bei einem zeitlich vorausgehenden dominanten Datenbuszustand (DBM) zu ermöglichen. Die im Folgenden beschriebenen Maßnahmen sichern ab, dass die durch die vorgeschlagenen Maßnahmen verkürzte Abfallszeit (T_% ) eine Verkürzung der Zeit vom Ende des dominanten Datenbuszustands (DBM) zum Übergangszeitpunkt (T₀ ) bis zum Zeitpunkt der Abtastung zum Abtastzeitpunkt (ST) über den Stand der Technik hinaus zulässt. Dies wiederum ermöglicht es, dass eine verkürzte Zeit vom Ende des dominanten Datenbuszustands (DBM) zum Übergangszeitpunkt (To) bis zum Zeitpunkt der Abtastung zum Abtastzeitpunkt (ST) auch dann noch ausreichend kürzer als die zeitliche Datenbitdauer (Tbit) ist, wenn diese zeitliche Datenbitdauer (Tbit) so verkürzt wird, dass auch bei Clock-Jitter eine sichere Abtastung des korrekten Datenbitwerts im rezessiven Datenbuszustand (RBM) bei einem vorausgehenden dominanten Datenbuszustand (DBM) sicher möglich ist. Somit ermöglicht es die verkürzte Abfallszeit (T_% ), die Datenübertragungsgeschwindigkeit des Bustreibers durch Verringern der Abfallszeit (T_decay ) auf die verringerte Abfallszeit (T_% ) zu erhöhen. Letztlich wird hierdurch die Netzwerkgeschwindigkeit erhöht.
• Das im Folgenden beschriebene Verfahren zur Verkürzung der Abfallszeit (T_decay ) zur verkürzten Abfallszeit (T_% ) soll bevorzugt unter besonderer Berücksichtigung der Arbitrierungsphase und während der Hochgeschwindigkeits-CAN-FD-Übertragung verwendet werden.
• 2 zeigt eine Verkürzung durch Umladen auf ein einzelnes Mittenpotenzial, wie sie aus der US 9 606 948 B2 bekannt ist. (Deren Schaltung im Übrigen nicht funktionstüchtig ist.)
• Hierzu wird eine Vorrichtung wie in 3 dargestellt vorgeschlagen. Die 3 stellt schematisch vereinfacht die wesentlichen Funktionselemente der vorgeschlagenen Vorrichtung dar. Die Vorrichtung umfasst einen Rechner, vorzugsweise einen Mikrorechner (µC). Dieser wiederum umfasst einen CAN-Controller (CANCTR) und einen FD-Controller (FDCTR). Ohne die Verkürzung der Abfallszeit (T_decay ) sendet der Mikrorechner (µC) über eine Sendeleitung (TX) Daten an den CAN-Transceiver (CANTR) und zwar an dessen Haupttreiber (M). Der Hauptreiber (M) wandelt das Sendesignal (TX) in Datenbuszustandswechsel zwischen dominanten Datenbuszuständen (DBM) und rezessiven Datenbuszuständen (RBM) um, sofern nicht andere Datenbusteilnehmer dominante Datenbuszustände (DBM) erzwingen, da diese die rezessiven Datenbuszustände (RBM) überschreiben. Die Potenzialpegel der ersten Eindrahtdatenbusleitung (CH) und der zweiten Eindrahtdatenbusleitung (CL) ändern sich dann, sofern keine anderen Datenbusteilnehmer diese Werte überschreiben, entsprechend dem logischen Wert des Sendesignals (TX). Typischerweise wird der differentielle Zweidrahtdatenbus mit seiner ersten Eindrahtdatenbusleitung (CH) und seiner zweiten Eindrahtdatenbusleitung (CL) durch ein Widerstandsnetzwerk, das in Form eines ersten Widerstands (RH) und eines zweiten Widerstands (RL) gegenüber einem Bezugspotenzial einer Bezugspotenzialleitung (GND) mittels einer ersten Kapazität (C1H) und einer zweiten Kapazität (C1L) wechselpotenzialmäßig fixiert.
• In der vorgeschlagenen Vorrichtung der 3 umfasst der CAN-Transceiver, also der Bustreiber (CANTR), den besagten Haupttreiber (M) und nun vorschlagsgemäß zusätzlich einen Zusatztreiber (%), mit denen der Übergang vom dominanten Datenbuszustand (DBM) in den rezessiven Zustand (RBM) durch Verkürzung der Abfallszeit (T_decay ) zur verkürzten Abfallzeit (T_% ) beschleunigt werden kann. Hierzu steuert der Mikrorechner (µC) bevorzugt mittels einer Beschleunigungsleitung (SU) eine Beschleunigungslogik (SUL) innerhalb des Bustreibers (CANTR). Typischerweise nutzt die Beschleunigungslogik (SU) weitere Signale innerhalb des Bustreibers (CANTR). Dies kann beispielsweise die Information des Sendesignals (TX) sein, da ja eine Verringerung des Ausgangswiderstands des Bustreibers (CANTR) nur bei einem Übergang vom dominanten Datenbuszustand (DBM) zum rezessiven Datenbuszustand (RBM) erforderlich ist und nur dann die Abfallszeit (T_decay ) zur verkürzten Abfallszeit (T_% ) zeitlich reduziert werden soll. Die Beschleunigungslogik (SUL) wird somit bevorzugt zumindest von dem Sendesignal (TX) und einem Beschleunigungssignal (SU) gesteuert. Das Beschleunigungssignal (SU) und das Sendesignal (TX) werden bevorzugt vom Mikrorechner (µC) erzeugt. Die Beschleunigungslogik (SUL) steuert das Zeitverhalten des zusätzlichen Treibers (%).
• In der Arbitrierungsphase ist der zusätzliche Treiber (%) bevorzugt nur für die Dauer einer Aktivzeit (T_A ) aktiv, die bevorzugt etwas größer als die erwartete verkürzte Abfallszeit (T_% ) gewählt wird, um den Datenbus nicht zu stören, falls ein anderer Bustreiber versucht, Daten auf den Bus zu senden, in dem dieser andere Bustreiber versucht den Datenbus in einen dominanten Datenbuszustand (DBM) zu bringen.
• 2 veranschaulicht die Verkürzung des ursprünglichen Potenzialdifferenzabfalls (gestrichelt gezeichnet) mit einer ursprünglichen Abfallszeit (T_decay ) im Vergleich zum Potenzialdifferenzabfall mit dem zusätzlichen Treiber (%) und der Verkürzung der ursprünglichen Abfallszeit (T_decay ) zur verkürzten Abfallszeit (T_% ) (durchgezogen gezeichnet). Die 2 ist auch in der US 9 606 948 B2 in ähnlicher Form zu finden.
• Wenn die Kommunikation zwischen den Busknoten, die über entsprechende Bustreiber (CANTR) verfügen, bereits hergestellt wurde und die hohe Datenrahmengeschwindigkeit des CAN-FD-Protokolls durchgeführt wird oder wenn die Kommunikation eine Punkt-zu-Punkt-Kommunikation ist, kann die Aktivitätszeit (T_A ) des zusätzlichen Treibers (%), zusätzlich noch verlängert werden, bis das Potenzial der ersten Eindrahtdatenleitung (CH) und/oder das Potenzial der zweiten Eindrahtdatenleitung (CL) das Mittenpotenzial (MP), also das Potenzial, das im rezessiven Datenbuszustand (RBM) eingenommen wird, erreicht. Typischerweise liegt dieses rezessive Datenbuspotenzial, also das Mittenpotenzial (MP), in der Nähe der halben Betriebsspannung (VCC/2).
• Um Konflikte zu vermeiden, gibt der zusätzliche Treiber (%) die erste Eindrahtdatenbusleitung (CH) und die zweite Eindrahtdatenbusleitung (CL) vor dem Verstreichen von 70% der zeitlichen Datenbitdauer (Tbit) seit dem Ende des dominanten Datenbuszustands (DBM) zum Übergangszeitpunkt (T₀ ) frei. Dies geschieht, um konform zu den Forderungen der ISO-Norm zu sein. Freigeben in diesem Sinne bedeutet, dass der zusätzliche Treiber (%) an seinen Ausgängen hochohmiger wird, also im Wesentlichen abschaltet, und daher keinen wesentlichen Strom mehr in den Datenbus liefert oder aus dem Datenbus aufnimmt und so das Potenzial der ersten Eindrahtdatenbusleitung (CH) und das Potenzial der zweiten Eindrahtdatenbusleitung (CL) nicht mehr wesentlich beeinflusst.
• 4 zeigt schematisch vereinfacht eine beispielhafte Realisierung eines Haupttreibers (M). Bei der in 4 vorgestellten Implementierung des Haupttreibers (M) handelt es sich um einen Standard-CAN-Treiber, wie er im Stand der Technik üblich ist.
• Der Haupttreiber (M) ist dafür ausgelegt, das Potenzial der ersten Eindrahtdatenbusleitung (CH) im dominanten Datenbuszustand (DBM) in Richtung des Potenzials seiner Betriebsspannungsleitung (VCC) zu verziehen. Hierdurch treibt der Haupttreiber (M) das Potenzial der ersten Eindrahtdatenbusleitung (CH) auf ein erstes Potenzial (HP).
• Der Haupttreiber (M) ist dafür ausgelegt, das Potenzial der zweiten Eindrahtdatenbusleitung (CL) im dominanten Datenbuszustand (DBM) in Richtung des Potenzials seines Bezugspotenzials auf der Bezugsspannungsleitung (GND) zu verziehen. Hierdurch treibt der Haupttreiber (M) das Potenzial der zweiten Eindrahtdatenbusleitung (CL) auf ein zweites Potenzial (LP).
• Hierzu verfügt der Haupttreiber (M) über einen ersten Steuerleitungstreiber (M_H ), der den ersten Steueranschluss (QG1) des ersten Transistors (Q1) in Abhängigkeit von dem Sendesignal (TX) ansteuert.
• Des Weiteren verfügt er über einen zweiten Steuerleitungstreiber (M_L ), der den zweiten Steueranschluss (QG2) des zweiten Transistors (Q2) in Abhängigkeit von dem Sendesignal (TX) ansteuert.
• Dabei sind der erste Transistortyp des ersten Transistors (Q1) und der zweite Transistortyp des zweiten Transistors (Q2), sowie das erste Vorzeichen der ersten Verstärkung des ersten Steuerleitungstreibers (M_H ) und das zweite Vorzeichen der zweiten Verstärkung des zweiten Steuerleitungstreibers (M_L ) bevorzugt so gewählt, dass der erste Transistor (Q1) in Abhängigkeit vom Sendesignal (TX) immer dann leitet, wenn der zweite Transistor (Q2) in Abhängigkeit vom Sendesignal (TX) ebenfalls leitet und der erste Transistor (Q1) in Abhängigkeit vom Sendesignal (TX) immer dann sperrt, wenn der zweite Transistor (Q2) in Abhängigkeit vom Sendesignal (TX) ebenfalls sperrt.
• Eine erste Diode (D1) und eine zweite Diode (D2) dienen dem Schutz der Vorrichtung und legen die erlaubten Stromrichtungen fest.
• Der erste Transistor (Q1) ist bevorzugt mit seinem ersten Anschluss über die erste Diode (D1) mit der Versorgungsspannungsleitung (VCC) verbunden und bevorzugt mit seinem zweiten Anschluss mit der ersten Eindrahtdatenbusleitung (CH) verbunden. Der erste Steueranschluss (QG1) des ersten Transistors (Q1) ist bevorzugt mit dem Ausgang des ersten Steuerleitungstreibers (M_H ) verbunden, dessen Eingang bevorzugt mit dem Sendesignal (TX) verbunden ist.
• Der zweite Transistor (Q2) ist bevorzugt mit seinem ersten Anschluss mit der Bezugspotenzialleitung (GND) verbunden und bevorzugt mit seinem zweiten Anschluss über die zweite Diode (D2) mit der zweiten Eindrahtdatenbusleitung (CL) verbunden. Der zweite Steueranschluss (QG2) des zweiten Transistors (Q2) ist bevorzugt mit dem Ausgang des zweiten Steuerleitungstreibers (M_L ) verbunden, dessen Eingang bevorzugt mit dem Sendesignal (TX) verbunden ist.
• Damit hält dieser Haupttreiber (M) während des dominanten Datenbuszustands (DBM) eine Spannungsdifferenz zwischen dem Potenzial der ersten Eindrahtdatenbusleitung (CH) und dem Potenzial der der zweiten Eindrahtdatenbusleitung (CL) von bevorzugt betragsmäßig zwischen 3V und 1.5V gemäß ISO aufrecht.
• Das Sendesignal (TX) steuert den ersten Steuerleitungstreiber (M_H ) und den zweiten Steuerleitungstreiber (M_L ).
• In dem Beispiel der 4 ist der Ausgang des ersten Steuerleitungstreibers (M_H ) mit dem Gate des P-Kanal-Transistors, die hier den ersten Transistor (Q1) bilden, verbunden.
• In dem Beispiel der 4 ist der Ausgang des zweiten Steuerleitungstreibers (M_L ) mit dem Gate des N-Kanal-Transistors, die hier den zweiten Transistor (Q2) bilden, verbunden.
• Das Ausgangssignal des zweiten Steuerleitungstreibers (M_L ) ist gegenüber dem Ausgang des ersten Steuerleitungstreibers (M_H ) invertiert, um das invertierte Verhalten des P-Kanal-Transistors gegenüber dem N-Kanaltransistor zu berücksichtigen.
• Liegt im Beispiel der 4 als Sendesignal (TX) eine niedrige Momentanspannung gegenüber dem Potenzial der Bezugsspannungsleitung (GND) an, so gibt der Ausgang des zweiten Steuerleitungstreibers (M_L ) ein erhöhtes Potenzial aus und der N-Kanaltransistor, also der zweite Transistor (Q2), ist niederohmig und damit eingeschaltet.
• Gleichzeitig gibt dann der Ausgang des ersten Steuerleitungstreibers (M_H ) ein erniedrigtes Potenzial aus und der P-Kanaltransistor, also der erste Transistor (Q1) ist ebenfalls niederohmig und damit ebenfalls eingeschaltet.
• Liegt im Beispiel der 4 als Sendesignal (TX) eine hohe Momentanspannung gegenüber dem Potenzial der Bezugsspannungsleitung (GND) an, so gibt der Ausgang des zweiten Steuerleitungstreibers (M_L ) ein erniedrigtes Potenzial aus und der N-Kanaltransistor, also der zweite Transistor (Q2), ist hochohmig und damit ausgeschaltet.
• Gleichzeitig gibt dann der Ausgang des ersten Steuerleitungstreibers (M_H ) ein erhöhtes Potenzial aus und der P-Kanaltransistor, also der erste Transistor (Q1), ist ebenfalls hochohmig und damit ebenfalls ausgeschaltet.
• Die Reihenfolge der Dioden-Transistor-Paare (D1-Q1 oder D2-Q2) kann im Übrigen vertauscht werden, wenn der Integrationsprozess dies zulässt.
• Der zusätzliche Treiber (%) dient nun dazu, das Potenzial der ersten Eindrahtdatenbusleitung (CH) und das Potenzial der zweiten Eindrahtdatenbusleitung (CL) während des Übergangs vom dominanten Datenbuszustand (DBM) zum rezessiven Datenbuszustand (RBM) auf ein mittleres drittes Potenzial (MP), das bevorzugt als halbe Betriebsspannung (VCC/2) gegenüber dem Potenzial der Bezugspotenzialleitung (GND) definiert werden sollte, zu ziehen. Dieser zusätzliche Treiber (%) ist bevorzugt nur während einer Aktivierungszeit (T_A ) aktiv, die bevorzugt der verkürzten Abfallszeit (T%) entspricht oder zeitlich etwas länger als diese ist. Die Aktivzeit (T_A ) des zusätzlichen Treibers (%) beginnt bevorzugt mit dem Ende des dominanten Datenbuszustands (DBM) zum Übergangszeitpunkt (T₀ ), also mit dem entsprechenden Zeitpunkt des Wechsels des Sendesignalzustands des Sendesignals (TX). Diese Aktivzeit (T_A ) ist vorzugsweise kürzer als die zeitliche Datenbitdauer (Tbit), um die Anforderungen des ISO Standards zu erfüllen.
• 5 zeigt schematisch vereinfacht eine beispielhafte Realisierung eines zusätzlichen Treibers (%). Bei der in 5 vorgestellten Implementierung des zusätzlichen Treibers (%) handelt es sich um einen CAN-Treiber, wie er im Stand der Technik nach Auffassung der Anmelderin nicht üblich ist.
• Der zusätzliche Treiber (%) ist dafür ausgelegt das Potenzial der ersten Eindrahtdatenbusleitung (CH) im rezessiven Datenbuszustand (RBM) in Richtung des vierten Potenzials (MP_L ), das bevorzugt in etwa dem Potenzial der halben Betriebsspannung (VCC/2) gegen das Potenzial der Bezugsspannungsleitung (GND) minus der halben Mindestspannungsbetragsdifferenz (MD) entspricht, zu verziehen. In der Realität wird sich der tatsächlich ausgegebene Wert in einem Toleranzbereich zwischen +25% und -25% und/oder besser zwischen +10% und -10% des Betrags der Betriebsspannung um diesen Mittelwert des vierten Potenzials (MP_L ) herumbewegen.
• Der zusätzliche Treiber (%) ist darüber hinaus dafür ausgelegt auch das Potenzial der zweiten Eindrahtdatenbusleitung (CL) im rezessiven Datenbuszustand (RBM) in Richtung des dritten Potenzials (MP_H ), das bevorzugt in etwa dem Potenzial der halben Betriebsspannung (VCC/2) gegen das Potenzial der Bezugsspannungsleitung (GND) plus der halben Mindestspannungsbetragsdifferenz (MD) entspricht, zu verziehen. In der Realität wird sich der tatsächlich ausgegebene Wert in einem Toleranzbereich zwischen +25% und -25% und/oder besser zwischen +10% und -10% des Betrags der Betriebsspannung um diesen Mittelwert des dritten Potenzials (MP_H ) herumbewegen.
• Hierzu verfügt der vorgeschlagene Bustreiber (CANTR) über einen dritten Steuerleitungstreiber (%_H ), der den dritten Steueranschluss (QG3) des dritten Transistors (Q3) in Abhängigkeit von dem Sendesignal (TX) ansteuert.
• Des Weiteren verfügt er über einen vierten Steuerleitungstreiber (%_L ), der den vierten Steueranschluss (QG4) des vierten Transistors (Q4) in Abhängigkeit von dem Sendesignal (TX) ansteuert.
• Dabei sind der dritte Transistortyp des dritten Transistors (Q3) und der vierte Transistortyp des vierten Transistors (Q4), sowie das dritte Vorzeichen der dritten Verstärkung des dritten Steuerleitungstreibers (%_H ) und das vierte Vorzeichen der vierten Verstärkung des vierten Steuerleitungstreibers (%_L ) bevorzugt so gewählt, dass der dritte Transistor (Q3) in Abhängigkeit vom Beschleunigungssignal (SU) immer dann leitet, wenn der vierte Transistor (Q4) in Abhängigkeit vom Beschleunigungssignal (SU) ebenfalls leitet und dass der dritte Transistor (Q3) in Abhängigkeit vom Beschleunigungssignal (SU) immer dann sperrt, wenn der vierte Transistor (Q4) in Abhängigkeit vom Beschleunigungssignal (SU) ebenfalls sperrt.
• Eine dritte Diode (D3) und eine vierte Diode (D4) dienen dem Schutz der Vorrichtung und legen die erlaubten Stromrichtungen fest.
• Der dritte Transistor (Q3) ist bevorzugt mit seinem ersten Anschluss über die dritte Diode (D3) mit einer ersten Mittenspannungsleitung in etwa auf einem dritten Potenzial (MP_H ) verbunden und bevorzugt mit seinem zweiten Anschluss mit der zweiten Eindrahtdatenbusleitung (CL) verbunden. Der dritte Steueranschluss (QG3) des dritten Transistors (Q3) ist bevorzugt mit dem Ausgang des dritten Steuerleitungstreibers (%_H ) verbunden, dessen Eingang bevorzugt mit dem Beschleunigungssignal (SU) verbunden ist. Die erste Mittenspannungsleitung ist bevorzugt auf dem halben Betriebsspannungspotenzial (Vcc/2) plus der halben Mindestspannungsbetragsdifferenz. Unter dieser Voraussetzung zieht der dritte Transistor (Q3) das Potenzial der zweiten Eindrahtdatenbusleitung (CL) auf das dritte Potenzial (MP_H ), wenn der dritte Transistor (Q3) leitend geschaltet wird.
• Der vierte Transistor (Q4) ist bevorzugt mit seinem ersten Anschluss mit einer zweiten Mittenspannungsleitung in etwa auf einem vierten Potenzial (MP_L ) verbunden und bevorzugt mit seinem zweiten Anschluss mit der ersten Eindrahtdatenbusleitung (CH) über die vierte Diode (D4) verbunden. Der vierte Steueranschluss (QG4) des vierten Transistors (Q4) ist bevorzugt mit dem Ausgang des vierten Steuerleitungstreibers (%_L ) verbunden, dessen Eingang bevorzugt mit dem Beschleunigungssignal (SU) verbunden ist. Die zweite Mittenspannungsleitung ist bevorzugt auf dem halben Betriebsspannungspotenzial (Vcc/2) minus der halben Mindestspannungsbetragsdifferenz. Unter dieser Voraussetzung zieht der vierte Transistor (Q4) das Potenzial der ersten Eindrahtdatenbusleitung (CH) auf das vierte Potenzial (MP_L ), wenn der vierte Transistor (Q4) leitend geschaltet wird.
• Es besteht ein wesentlicher Unterschied zur 9 der US 9 606 948 B2 , bei der der Transistor 925 an die Eindrahtdatenbusleitung CANH und der Transistor 935 an die Eindrahtdatenbusleitung CANL angeschlossen sind. Die so dargestellte Schaltungsanordnung kann physikalisch nicht zu dem gewünschten Ergebnis führen. Insofern ist die 5 der hier vorgelegten Offenlegung anders als die 9 der US 9 606 948 B2 und wird daher ausdrücklich auch für den Fall beansprucht, dass die Mindestspannungsbetragsdifferenz 0V ist.
• Damit beeinflusst dieser zusätzliche Treiber (%) während des dominanten Datenbuszustands (DBM) die Spannungsdifferenz zwischen dem Potenzial der ersten Eindrahtdatenbusleitung (CH) und dem Potenzial der der zweiten Eindrahtdatenbusleitung (CL) bevorzugt nicht, weil er so in Folge der Vertauschung der Eindrahtdatenbusse und in Folge geeigneter Ansteuerung über das Beschleunigungssignal (SU) dann sperrt.
• Das Beschleunigungssignal (SU) steuert den dritten Steuerleitungstreiber (%_H ) und den vierten Steuerleitungstreiber (%_L ).
• In dem Beispiel der 5 ist der Ausgang des dritten Steuerleitungstreibers (%_H ) mit dem Gate des P-Kanal-Transistors, die hier den dritten Transistor (Q3) bildet, verbunden.
• In dem Beispiel der 5 ist der Ausgang des vierten Steuerleitungstreibers (%_L ) mit dem Gate des N-Kanal-Transistors, die hier den vierten Transistor (Q4) bildet, verbunden.
• Das Ausgangssignal des vierten Steuerleitungstreibers (%_L ) ist gegenüber dem Ausgang des dritten Steuerleitungstreibers (%_H ) invertiert, um das invertierte Verhalten des P-Kanal-Transistors gegenüber dem N-Kanaltransistor zu berücksichtigen.
• Liegt im Beispiel der 5 als Beschleunigungssignal (SU) eine niedrige Momentanspannung gegenüber dem Potenzial der Bezugspotenzialleitung (GND) an, so gibt der Ausgang des vierten Steuerleitungstreibers (%_L ) ein erhöhtes Potenzial aus und der N-Kanaltransistor, also der zweite Transistor (Q2) ist niederohmig und damit eingeschaltet.
• Gleichzeitig gibt dann der Ausgang des dritten Steuerleitungstreibers (%_H ) ein erniedrigtes Potenzial aus und der P-Kanaltransistor, also der dritte Transistor (Q3) ist ebenfalls niederohmig und damit ebenfalls eingeschaltet.
• Liegt im Beispiel der 5 als Beschleunigungssignal (SU) eine hohe Momentanspannung gegenüber dem Potenzial der Bezugspotenzialleitung (GND) an, so gibt der Ausgang des vierten Steuerleitungstreibers (%_L ) ein erniedrigtes Potenzial aus und der N-Kanaltransistor, also der vierte Transistor (Q4) ist hochohmig und damit ausgeschaltet.
• Gleichzeitig gibt dann der Ausgang des dritten Steuerleitungstreibers (%_H ) ein erhöhtes Potenzial aus und der P-Kanaltransistor, also der dritte Transistor (Q3) ist ebenfalls hochohmig und damit ebenfalls ausgeschaltet.
• Die Reihenfolge der Dioden-Transistor-Paare (D3-Q3 oder D4-Q4) kann im Übrigen vertauscht werden, wenn der Integrationsprozess dies zulässt.
• 6 entspricht der 2 mit dem Unterschied, dass nun wie vorgeschlagen, der zusätzliche Treiber (%) die erste Eindrahtdatenleitung (CH) nicht mit einem Mittenpotenzial (Vcc/2), sondern mit einem vierten Potenzial (MP_L ) ansteuert, das niedriger gewählt ist. In dem Beispiel entspricht das vierte Potenzial (MP_L ) im Wesentlichen dem Potenzial des Bezugspotentials plus der halben Betriebsspannung (Vcc) minus der halben Mindestspannungsbetragsdifferenz (MD).
• Ein weiterer Unterschied zwischen 2 und 6 ist, dass nun wie vorgeschlagen, der zusätzliche Treiber (%) die zweite Eindrahtdatenleitung (CL) nicht mit einem Mittenpotenzial (Vcc/2), sondern mit einem dritten Potenzial (MP_H ) ansteuert, das höher gewählt ist. In dem Beispiel entspricht das dritte Potenzial (MP_H ) im Wesentlichen dem Potenzial des Bezugspotentials plus der halben Betriebsspannung (Vcc) plus der halben Mindestspannungsbetragsdifferenz (MD). Wie leicht zu erkennen ist, verkürzt sich die verkürzte Abfallszeit (T_% ) nochmals, was ein wesentlicher Vorteil gegenüber dem Stand der Technik ist.
• 6 zeigt einen beispielhaften Signalverlauf.
• In der 6 ist zu erkennen, dass das Beschleunigungssignal (SU) bis auf die Zeitspanne einer Aktivzeit (T_A ) nach der ansteigenden Flanke des Sendesignals (TX), die den Übergangszeitpunkt (T₀ ) markiert, ansonsten auf einem High-Pegel bleibt. Die zeitliche Dauer der Aktivzeit (T_A ) sollte gleich oder länger als die zeitliche Dauer der verkürzten Abfallszeit (T_% ) sein. Die Aktivzeit (T_A ) beginnt mit dem Übergangszeitpunkt (T₀ ). Die zeitliche Dauer der Aktivzeit (T_A ) sollte des Weiteren kleiner als 70% der zeitlichen Datenbitdauer (Tbit) sein, um die ISO-Norm erfüllen zu können. In dem Beispiel der 6 kann das Sendesignal (TX) die beispielhaften logischen Werte 1 und 0 annehmen. In dem Beispiel der 6 kann das Beschleunigungssignal (SU) die beispielhaften logischen Werte 1 und 0 annehmen. In dem Beispiel der 6 bringt der Busreiber (CANTR) den Datenbus in einen dominanten Datenbuszustand (DBM), wenn der logische Wert des Sendesignals (TX) 0 ist. In dem Beispiel der 6 lässt der Treiber (CANTR) einen Wechsel des Datenbusses in einen rezessiven Datenbuszustand (RBM) zu, wenn der logische Wert des Sendesignals (TX) 1 ist. Eine Zusatzschaltung - hier der Zusatztreiber (%)- im Zusammenwirken mit der Beschleunigungslogik (SUL) und dem Mikrorechner (µC), bringt den Datenbus dann in den rezessiven Datenbuszustand (RBM). Der durch den Bustreiber zugelassene rezessive Datenbuszustand (RBM) kann durch andere Bustreiber am Datenbus, die einen dominanten Datenbuszustand (DBM) einprägen wollen, überschrieben werden.
• Wie den beispielhaften 4 und 5 entnommen werden kann, hat der zusätzliche Treiber (%) eine ähnliche Struktur wie der Haupttreiber (M). Er unterscheidet sich insbesondere dadurch vom Haupttreiber (M), dass er zum Ersten bevorzugt eine differentielle Spannung auf den Datenbus einprägt, die im Wesentlichen der negativen Mindestspannungsbetragsdifferenz (MD) entspricht oder nur unwesentlich davon abweicht und dass er zum Zweiten durch andere Bustreiber überschrieben werden kann und dass er zum Dritten trotzdem bevorzugt ein Gleichtaktpotenzial auf den Datenbus einprägt, dass im Wesentlichen der halben Betriebsspannung entspricht. Das Beschleunigungssignal (SU) steuert den dritten Steuerleitungstreiber (%_H ) und den vierten Steuerleitungstreiber (%_L ). Ihre Ausgänge sind jeweils mit den Gates des P-MOS-Transistors, der hier der dritte Transistor (Q3) ist, und des N-MOS-Transistors, der hier der vierte Transistor (Q4) ist, verbunden. Der P-MOS-Transistor, hier der dritte Transistor (Q3), ist in dem Beispiel der 5 mit seinem Drain mit der zweiten Eindrahtdatenbusleitung (CL) verbunden, während sein Source-Anschluss mit der Kathode der dritten Diode (D3) verbunden ist. Die Anode der dritten Diode (D3) ist mit der rezessiven Spannungsreferenz in Form der ersten Mittelspannungsleitung, die auf dem dritten Potenzial (MP_H ) liegt, das typischerweise der halben Betriebsspannung (VCC/2) bezogen auf das Potenzial der Bezugsspannungsleitung (GND) plus der halben Mindestspannungsbetragsdifferenz (MD) entspricht, verbunden. Der Source-Anschluss des N-MOS-Transistors, der hier der vierte Transistor (Q4) ist, ist mit der rezessiven Spannungsreferenz in Form der zweiten Mittelspannungsleitung, die auf dem vierten Potenzial (MP_L ) liegt, das typischerweise der halben Betriebsspannung (VCC/2) bezogen auf das Potenzial der Bezugsspannungsleitung (GND) minus der halben Mindestspannungsbetragsdifferenz (MD) entspricht, verbunden. Der Drain-Anschluss des N-MOS-Transistors, der hier der vierte Transistor (Q4) ist, ist hier beispielhaft mit der Kathode der vierten Diode (D4) verbunden. Die Anode der vierten Diode (D4) ist an die erste Eindrahtdatenbusleitung (CH) angeschlossen. Die Reihenfolge der Dioden-Transistor-Paare (D3-Q3 oder D4-Q4) kann vertauscht werden, wenn der Integrationsprozess dies zulässt.
• Wenn das Beschleunigungssignal (SU) niedrig ist, liegt das Potenzial des Ausgangs des vierten Steuerleitungstreibers (%_L ) hoch und der Ausgang des dritten Steuerleitungstreibers (%_H ) liegt potenzialmäßig niedrig, wodurch der dritte Transistor (Q3) und der vierte Transistor (Q4) eingeschaltet werden.
• Wenn das Beschleunigungssignal (SU) hoch ist, liegt das Potenzial des Ausgangs des vierten Steuerleitungstreibers (%_L ) niedrig und der Ausgang des dritten Steuerleitungstreibers (%_H ) liegt potenzialmäßig hoch, wodurch der dritte Transistor (Q3) und der vierte Transistor (Q4) ausgeschaltet werden.
• Der Einschaltwiderstand des dritten Transistors (Q3) und des vierten Transistors (Q4) im zusätzlichen Treiber (%) sollte höher sein als der Einschaltwiderstand des ersten Transistors (Q1) und des zweiten Transistors (Q2) im Haupttreiber (M). Auf diese Weise kann der Bustreiber eines anderen Knotens im Netzwerk die Eindrahtdatenbusleitungen des Datenbusses während der Arbitrierungsphase ansteuern, ohne durch den zusätzlichen Treiber (%) gestört zu werden.
• Merkmale des Vorschlags
• Im Folgenden werden die Merkmale der Erfindung noch einmal angeführt, die sich in den Ansprüchen wiederfinden. Die Beanspruchung ergibt sich aus den Ansprüchen. Die Varianten können miteinander kombiniert werden.
• VARIANTE 1: Datenbuszustands-gesteuerte Variante
• Die Variante 1 betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses, wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst. Der Datenbus kann sich in einem dominanten Datenbuszustand (DBM) und in einem rezessiven Datenbuszustand (RBM) befinden. Der Bustreiber legt im dominanten Datenbuszustand (DBM) die erste Eindrahtdatenbusleitung (CH) auf ein erstes elektrisches Potenzial (HP). Dieses erste elektrische Potenzial (HP) entspricht typischerweise im Wesentlichen bis auf einen kleinen Spannungsabfall über die Schalttransistoren der Versorgungsspannung (VCC) gegen das Bezugspotenzial der Bezugspotenzialleitung (GND).
• Der Bustreiber legt im dominanten Datenbuszustand (DBM) die zweite Eindrahtdatenbusleitung (CL) auf ein zweites elektrisches Potenzial (LP), das vom ersten elektrischen Potenzial (HP) verschieden ist. Dieses zweite elektrische Potenzial (LP) entspricht typischerweise im Wesentlichen bis auf einen kleinen Spannungsabfall über die Schalttransistoren dem Bezugspotenzial der Bezugspotenzialleitung (GND).
• Der Bustreiber treibt im rezessiven Datenbuszustand (RBM) die erste Eindrahtdatenbusleitung (CH) zeitweise nicht. Das bedeutet, dass er hochhohmig ist und die Potenziale der Eindrahtdatenbusleitungen (CH, CL) des Datenbusses im Wesentlichen nicht beeinflusst. Hierbei bedeutet im Wesentlichen, dass Leckströme und dergleichen vernachlässigt werden.
• Der Bustreiber treibt im rezessiven Datenbuszustand (RBM) die zweite Eindrahtdatenbusleitung (CL) zeitweise nicht. Das bedeutet, dass er hochhohmig ist und die Potenziale der Eindrahtdatenbusleitungen (CH, CL) des Datenbusses im Wesentlichen nicht beeinflusst. Hierbei bedeutet im Wesentlichen, dass Leckströme und dergleichen vernachlässigt werden.
• Der vorgeschlagene Bustreiber zeichnet sich dadurch aus, dass der Bustreiber im rezessiven Datenbuszustand (RBM) nach einem Wechsel vom dominanten Datenbuszustand (DBM) in den rezessiven Datenbuszustand (RBM) die erste Eindrahtdatenbusleitung (CH) für eine Aktivzeit (T_A ) auf ein viertes elektrisches Potenzial (MP_L ) legt und dass der Bustreiber im rezessiven Datenbuszustand (RBM) nach diesem Wechsel vom dominanten Datenbuszustand (DBM) in den rezessiven Datenbuszustand (RBM) die zweite Eindrahtdatenbusleitung (CL) für eine Aktivzeit (T_A ) auf das dritte elektrische Potenzial (MP_H ) legt. Dabei ist das dritte elektrische Potenzial (MP_H ) von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) verschieden und der Wert des dritten elektrischen Potenzials (MP_H ) liegt bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP). Dabei ist das vierte elektrische Potenzial (MP_L ) von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) und von dem dritten elektrischen Potenzial (MP_H ) verschieden und der Wert des vierten elektrischen Potenzials (MP_L ) liegt bevorzugt zwischen dem Wert des dritten elektrischen Potenzials (MP_H ) und dem Wert des zweiten elektrischen Potenzials (LP).
• In einer ersten Untervariante beträgt die Aktivzeit (T_A ) nicht mehr als 70% der Datenbitdauer (Tbit), was die sichere Abtastung zum Abtastzeitpunkt (ST) gewährleistet.
• Bevorzugt ist die Abfallszeit (T_% ) kürzer als die Aktivzeit (T_A ).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) ab.
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• VARIANTE 2: Sendesignalzustandgesteuert
• Die Variante 2 betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses, wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst. Der Bustreiber weist einen Sendesignaleingang auf, der mit einem Sendesignal (TX) verbunden ist. Das Sendesignal (TX) kann einen ersten Sendesignalzustand und einen zweiten Sendesignalzustand aufweisen. Ein erster Ausgang des Bustreibers ist bevorzugt mit der ersten Eindrahtdatenbusleitung (CH) verbunden und ein zweiter Ausgang des Bustreibers (CANTR) ist bevorzugt mit der zweiten Eindrahtdatenbusleitung (CL) verbunden. Der Bustreiber (CANTR) weist einen ersten Bustreiberzustand und einen zweiten Bustreiberzustand und einen dritten Bustreiberzustand auf. Der Bustreiber ist in dem ersten Bustreiberzustand, wenn das Sendesignal (TX) im ersten Sendesignalzustand ist. Der Bustreiber (CANTR) ist in dem dritten Bustreiberzustand, wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und wenn zuvor das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T₀ ) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) noch nicht verstrichen ist. Der Bustreiber (CANTR) ist in dem zweiten Bustreiberzustand, wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (To) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) bereits verstrichen ist.
• Der Bustreiber (CANTR) legt ein erstes elektrisches Potenzial (HP) an die erste Eindrahtdatenbusleitung (CH) an, wenn er sich im ersten Bustreiberzustand befindet und legt ein zweites elektrisches Potenzial (LP) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im ersten Bustreiberzustand befindet.
• Der Bustreiber (CANTR) legt ein viertes elektrisches Potenzial (MP_L ) an die erste Eindrahtdatenbusleitung (CH) an, wenn er sich im dritten Bustreiberzustand befindet und legt das dritte elektrische Potenzial (MP_H ) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im dritten Bustreiberzustand befindet.
• Der Bustreiber (CANTR) legt kein elektrisches Potenzial an die erste Eindrahtdatenbusleitung (CH) an, wenn er sich im zweiten Bustreiberzustand befindet, und legt kein elektrisches Potenzial an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im zweiten Bustreiberzustand befindet. D.h. seine Ausgänge sind im zweiten Buszustand im Wesentlichen hochohmig.
• Auch hier unterscheidet sich das erste elektrische Potenzial (HP) vom zweiten elektrischen Potenzial (LP) und vom dritten elektrischen Potenzial (MP_H ) und vom vierten elektrischen Potenzial (MP_L ). Das dritte elektrische Potenzial (MP_H ) unterscheidet sich wieder vom zweiten elektrischen Potenzial (LP) und vom vierten elektrischen Potenzial (MP_L ). Das vierte elektrische Potenzial (MP_L ) unterscheidet sich wieder vom zweiten elektrischen Potenzial (LP). Der Wert des dritten elektrischen Potenzials (MP_H ) befindet sich bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP). Der Wert des vierten elektrischen Potenzials (MP_L ) befindet sich bevorzugt zwischen dem Wert des dritten elektrischen Potenzials (MP_H ) und dem Wert des zweiten elektrischen Potenzials (LP).
• Bevorzugt ist die Abfallszeit (T_% ) kleiner als die Aktivzeit (T_A ).
• Bevorzugt ist die Aktivzeit (T_A ) kleiner als 70% der Datenbitdauer (Tbit).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• VARIANTE 3: Bustreiberzustandsbusgesteuert
• Die Variante 3 betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses, wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst. Der Bustreiber (CANTR) umfasst nun einen Zustandsbuseingang. Der Zustandsbuseingang des Bustreibers (CANTR) ist mit einem Zustandsbus verbunden. Der Zustandsbus weist bevorzugt einen ersten, zweiten und dritten Zustandsbuszustand auf. Ein erster Ausgang des Bustreibers (CANTR) ist mit der ersten Eindrahtdatenbusleitung (CH) verbunden und ein zweiter Ausgang des Bustreibers (CANTR) ist mit der zweiten Eindrahtdatenbusleitung (CL) verbunden. Der Bustreiber (CANTR) besitzt wieder einen ersten Bustreiberzustand und einen zweiten Bustreiberzustand und einen dritten Bustreiberzustand. Der Bustreiber (CANTR) ist bevorzugt in dem ersten Bustreiberzustand, wenn der Zustandsbus im ersten Zustandsbuszustand ist. Der Bustreiber (CANTR) ist bevorzugt in dem zweiten Bustreiberzustand, wenn der Zustandsbus im zweiten Zustandsbuszustand ist. Der Bustreiber (CANTR) ist bevorzugt in dem dritten Bustreiberzustand, wenn der Zustandsbus im dritten Zustandsbuszustand ist. Der Bustreiber (CANTR) legt bevorzugt ein erstes elektrisches Potenzial (HP) an die erste Eindrahtdatenbusleitung (CH) an, wenn er sich im ersten Bustreiberzustand befindet. Der Bustreiber (CANTR) legt in analoger Weise bevorzugt ein zweites elektrisches Potenzial (LP) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im ersten Bustreiberzustand befindet. Der Bustreiber legt ein viertes elektrisches Potenzial (MP_L ) an die erste Eindrahtdatenbusleitung (CH) und das dritte elektrische Potenzial (MP_H ) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im dritten Bustreiberzustand befindet.
• Der Bustreiber (CANTR) legt kein elektrisches Potenzial an die erste Eindrahtdatenbusleitung (CH) und an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im zweiten Bustreiberzustand befindet.
• Das erste elektrische Potenzial (HP) ist bevorzugt wieder vom zweiten elektrischen Potenzial (LP) verschieden.
• Das dritte elektrische Potenzial (MP_H ) unterscheidet sich wieder bevorzugt vom ersten elektrischen Potenzial (HP) und vom zweiten elektrischen Potenzial (LP) und vom vierten elektrischen Potenzial (MP_L ).
• Das vierte elektrische Potenzial (MP_L ) unterscheidet sich wieder bevorzugt vom ersten elektrischen Potenzial (HP) und vom zweiten elektrischen Potenzial (LP).
• Der Wert des dritten elektrischen Potenzials (MP) befindet sich bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weist der Zustandsbus ein Sendesignal (TX) und ein Beschleunigungssignal (SU) auf.
• Zu dem Bustreiber dieser Variante gehört ein bevorzugtes Betriebsverfahren. Es umfasst die Schritte;
• • Betreiben des Bustreibers im ersten Bustreiberzustand;
• • Betreiben des Bustreibers im dritten Bustreiberzustand für eine Aktivzeit (T_A ) nach der Beendigung des Betriebs des Bustreibers im ersten Bustreiberzustand zu einem Übergangszeitpunkt (T₀ );
• • Betreiben des Bustreibers im zweiten Bustreiberzustand nach der Beendigung des Betriebs des Bustreibers im ersten Bustreiberzustand zu einem Übergangszeitpunkt (T₀ ) und nach Ablauf der daran anschließenden Aktivzeit (T_A );
• Bevorzugt ist die verkürzte Abfallszeit (T_% ) kleiner als die Aktivzeit (T_A ) und/oder die Aktivzeit (T_A ) kleiner als 70% der Datenbitdauer (Tbit).
• VARIANTE 4: Sendesignalgesteuerter Betrieb
• Diese Variante 4 betrifft ein Verfahren zum Ansteuern eines differentiellen Datenbusses. Dabei hängt die Ansteuerung des Datenbusses durch den Bustreiber von einem Sendesignalzustand eines Sendesignals (TX) ab. Das Sendesignal (TX) kann bevorzugt einen ersten Sendesignalzustand und einen zweiten Sendesignalzustand aufweisen. Es sind auch mehrwertige Logiken denkbar, die hier aber nicht weiter ausgeführt werden.
• Der differentielle Datenbus umfasst eine erste Eindrahtdatenleitung (CH) und eine zweite Eindrahtdatenleitung (CL). Das Verfahren umfasst die Schritte:
• • Anlegen eines ersten elektrischen Potenzials (HP) an die erste Eindrahtdatenbusleitung (CH), wenn sich das Sendesignal (TX) im ersten Sendesignalzustand befindet. Hierbei entspricht das erste Potenzial (HP) bis auf parasitäre Spannungsabfälle über die Schalter typischerweise im Wesentlichen dem Potenzial der Versorgungsspannungsleitung (Vcc);
• • Anlegen eines zweiten elektrischen Potenzials (LP) an die zweite Eindrahtdatenbusleitung (CL), wenn sich das Sendesignal (TX) im ersten Sendesignalzustand befindet und wobei sich das erste elektrische Potenzial (HP) von dem zweiten elektrischen Potenzial (LP) unterscheidet. Hierbei entspricht das zweite Potenzial (LP) bis auf parasitäre Spannungsabfälle über die Schalter typischerweise im Wesentlichen dem Potenzial der Bezugspotenzialleitung (GND);
• • Anlegen eines vierten elektrischen Potenzials (MP_L ) an die erste Eindrahtdatenbusleitung (CH), wenn sich das Sendesignal (TX) im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T₀ ) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) noch nicht verstrichen ist;
• • Anlegen eines dritten elektrischen Potenzials (MP_H ) an die zweite Eindrahtdatenbusleitung (CL), wenn sich das Sendesignal (TX) im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (To) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) noch nicht verstrichen ist;
• • Anlegen keines elektrischen Potenzials an die erste Eindrahtdatenbusleitung (CH) und an die zweite Eindrahtdatenbusleitung (CL), wenn sich das Sendesignal (TX) im zweiten
• Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T₀ ) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) bereits verstrichen ist.
• Bevorzugt erfolgt das Anlegen des vierten elektrischen Potenzials (MP_L ) an die erste Eindrahtdatenleitung (CH) und das Anlegen des dritten elektrischen Potenzials (MP_H ) an die zweite Eindrahtdatenleitung (CL) so niederohmig, dass die Abfallszeit (T%) kleiner als die Aktivzeit (T_A ) ist.
• Bevorzugt ist die Aktivzeit (T_A ) kleiner als 70% der Datenbitdauer (Tbit).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• VARIANTE 5: Steuerung gemäß des
• einzuprägenden Datenbuszustands
• Die fünfte Variante betrifft ein Verfahren zum Ansteuern eines differentiellen Datenbusses, wobei die in dem Verfahren dem Datenbus aufprägbaren Datenbuszustände einen dominanten Datenbuszustand (DBM) und einen rezessiven Datenbuszustand (RBM) umfassen. Der differentielle Datenbus weist eine erste Eindrahtdatenleitung (CH) und eine zweite Eindrahtdatenleitung (CL) auf. Das Verfahren umfasst die Schritte:
• • Anlegen eines ersten elektrischen Potenzials (HP) an die erste Eindrahtdatenbusleitung (CH), wenn dem Datenbus ein dominanter Datenbuszustand (DBM) aufgeprägt werden soll. Hierbei entspricht das erste Potenzial (HP) bis auf parasitäre Spannungsabfälle über die Schalter typischerweise im Wesentlichen dem Potenzial der Versorgungsspannungsleitung (Vcc);
• • Anlegen eines zweiten elektrischen Potenzials (LP) an die zweite Eindrahtdatenbusleitung (CL), wenn dem Datenbus ein dominanter Datenbuszustand (DBM) aufgeprägt werden soll, wobei sich das erste elektrische Potenzial (HP) von dem zweiten elektrischen Potenzial (LP) unterscheidet. Hierbei entspricht das zweite Potenzial (LP) bis auf parasitäre Spannungsabfälle über die Schalter typischerweise im Wesentlichen dem Potenzial der Bezugspotenzialleitung (GND);
• • Anlegen eines vierten elektrischen Potenzials (MP_L ) an die erste Eindrahtdatenbusleitung (CH), wenn auf dem Datenbus ein rezessiver Datenbuszustand (RBM) zugelassen werden soll und wenn ein Übergang von einem einzuprägenden dominanten Datenbuszustand (DBM) zu einem zuzulassenden rezessiven Datenbuszustand (RBM) zu einem Übergangszeitpunkt (To) erfolgt ist und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (To) noch nicht verstrichen ist;
• • Anlegen eines dritten elektrischen Potenzials (MP_H ) an die zweite Eindrahtdatenbusleitung (CL), wenn auf dem Datenbus ein rezessiver Datenbuszustand (RBM) zugelassen werden soll und wenn ein Übergang von einem einzuprägenden dominanten Datenbuszustand (DBM) zu einem zuzulassenden rezessiven Datenbuszustand (RBM) zu einem Übergangszeitpunkt (To) erfolgt ist und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (To) noch nicht verstrichen ist;
• • Anlegen keines elektrischen Potenzials an die erste Eindrahtdatenbusleitung (CH) und an die zweite Eindrahtdatenbusleitung (CL), wenn auf dem Datenbus ein rezessiver Datenbuszustand (RBM) zugelassen werden soll und wenn ein Übergang von einem einzuprägenden dominanten Datenbuszustand (DBM) zu einem zuzulassenden rezessiven Datenbuszustand (RBM) zu einem Übergangszeitpunkt (To) erfolgt ist und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) bereits verstrichen ist;
• Bevorzugt erfolgt das Anlegen des vierten elektrischen Potenzials (MP_L ) an die erste Eindrahtdatenleitung (CH) und das Anlegen des dritten elektrischen Potenzials (MP_H ) an die zweite Eindrahtdatenleitung (CL) so niederohmig, dass die Abfallszeit (T%) kleiner als die Aktivzeit (T_A ) ist.
• Bevorzugt ist die Aktivzeit (T_A ) kleiner als 70% der Datenbitdauer (Tbit).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• VARIANTE 6: Zusätzliche zweite Spannungsquelle
• Die sechste Variante betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses, wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst. Der Datenbus kann sich in einem dominanten Datenbuszustand (DBM) und in einem rezessiven Datenbuszustand (RBM) befinden. Der Bustreiber (CANTR) umfasst eine erste Spannungsquelle, insbesondere einen ersten Spannungsregler und/oder Spannungswandler, der eine Betriebsspannung zwischen einer ersten Versorgungsspannungsleitung im Wesentlichen auf einem ersten Potenzial (HP) und einer zweiten Versorgungsspannungsleitung im Wesentlichen auf einem zweiten Potenzial (LP) aufweist, was im Sinne dieser Offenlegung als einstellen und zur Verwendung durch den Bustreiber ausgeben interpretiert werden kann.
• Der Bustreiber (CANTR) legt im dominanten Datenbuszustand (DBM) die erste Eindrahtdatenbusleitung (CH) auf das erste elektrische Potenzial (HP), das im Wesentlichen bis auf die besagten parasitären Spannungsabfälle dem Versorgungsspannungspotenzial (Vcc) entspricht, und die zweite Eindrahtdatenbusleitung (CL) auf das zweite elektrische Potenzial (LP) das im Wesentlichen bis auf die besagten parasitären Spannungsabfälle dem Bezugspotenzial der Bezugspotenzialleitung (GND) entspricht und das vom ersten elektrischen Potenzial (HP) verschieden ist.
• Der Bustreiber (CANTR) treibt im rezessiven Datenbuszustand (RBM) die erste Eindrahtdatenbusleitung (CH) und die zweite Eindrahtdatenbusleitung (CL) zeitweise nicht.
• Der Bustreiber (CANTR) entsprechend dieser sechsten Variante zeichnet sich dadurch aus, dass der Bustreiber (CANTR) eine zweite Spannungsquelle aufweist, die eine erste Mittenspannung erzeugt, die sich im Wesentlichen auf einem dritten Potenzial (MP_H ) befindet, und dass der Bustreiber (CANTR) eine dritte Spannungsquelle aufweist, die eine zweite Mittenspannung erzeugt, die sich im Wesentlichen auf einem vierten Potenzial (MP_L ) befindet.
• Im rezessiven Datenbuszustand (RBM) legt der Bustreiber (CANTR) nach einem Wechsel vom dominanten Datenbuszustand (DBM) in den rezessiven Datenbuszustand (RBM) die erste Eindrahtdatenbusleitung (CH) für eine Aktivzeit (T_A ) auf das vierte elektrische Potenzial (MP_L ) und die zweite Eindrahtdatenbusleitung (CL) für eine Aktivzeit (T_A ) auf das dritte elektrische Potenzial (MP_H ). Das dritte elektrische Potenzial (MP_H ) ist bevorzugt von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) und dem vierten elektrischen Potenzial (MP_L ) verschieden. Das vierte elektrische Potenzial (MP_L ) ist bevorzugt von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) verschieden. Der Wert des dritten elektrischen Potenzials (MP_H ) liegt bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP). Der Wert des vierten elektrischen Potenzials (MP_L ) liegt bevorzugt zwischen dem Wert des dritten elektrischen Potenzials (MP_H ) und dem Wert des zweiten elektrischen Potenzials (LP).
• Bevorzugt beträgt die Aktivzeit (T_A ) nicht mehr als 70% der Datenbitdauer (Tbit).
• Bevorzugt ist die Abfallszeit (T_% ) zeitlich kürzer als die Aktivzeit (T_A ).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• VARIANTE 7: Sendeleitungszustandsgesteuert mit Spannungsquelle
• Die Variante 7 betrifft einen Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses, wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst. Der Bustreiber (CANTR) weist bevorzugt wieder einen Sendesignaleingang auf. Der Sendesignaleingang des Bustreibers (CANTR) ist bevorzugt mit einem Sendesignal (TX) verbunden. Das Sendesignal (TX) weist einen ersten Sendesignalzustand und einen zweiten Sendesignalzustand auf. Mehrwertige Signale sind möglich. Der Bustreiber (CANTR) weist eine erste Spannungsquelle, insbesondere einen ersten Spannungsregler und/oder Spannungswandler, auf, die eine Betriebsspannung zwischen einer ersten Versorgungsspannungsleitung im Wesentlichen auf einem ersten Potenzial (HP) und einer zweiten Versorgungsspannungsleitung im Wesentlichen auf einem zweiten Potenzial (LP) aufweist und damit dem Bustreiber zu seinem Betrieb zur Verfügung stellt. Ein erster Ausgang des Bustreibers (CANTR) ist mit der ersten Eindrahtdatenbusleitung (CH) verbunden und ein zweiter Ausgang des Bustreibers (CANTR) ist mit der zweiten Eindrahtdatenbusleitung (CL) verbunden. Der Bustreiber (CANTR) kann einen ersten Bustreiberzustand und einen zweiten Bustreiberzustand aufweisen. Der Bustreiber (CANTR) ist in dem ersten Bustreiberzustand, wenn das Sendesignal (TX) im ersten Sendesignalzustand ist. Der Bustreiber (CANTR) legt dann das erste elektrische Potenzial (HP) an die erste Eindrahtdatenbusleitung (CH) und das zweite elektrische Potenzial (LP) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im ersten Bustreiberzustand befindet. Der Bustreiber (CANTR) legt kein elektrisches Potenzial an die erste Eindrahtdatenbusleitung (CH) und an die zweite Eindrahtdatenbusleitung (C) an, wenn er sich im zweiten Bustreiberzustand befindet.
• Das zweite elektrische Potenzial (LP) ist vom ersten elektrischen Potenzial (HP) verscheiden.
• Der Bustreiber (CANTR) dieser Variante zeichnet sich dadurch aus, dass der Bustreiber (CANTR) einen dritten Bustreiberzustand aufweist und dass der Bustreiber (CANTR) in dem dritten Bustreiberzustand ist, wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (To) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) noch nicht verstrichen ist. Um diesen dritten Bustreiberzustand vom zweiten Bustreiberzustand sicher abzugrenzen, wird der zweite Bustreiberzustand eingeschränkt. Der Bustreiber (CANTR) ist demnach nur dann in dem zweiten Bustreiberzustand, wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (To) durchgeführt hat und wenn eine Aktivzeit (T_A ) seit diesem Übergangszeitpunkt (T₀ ) bereits verstrichen ist.
• Der Bustreiber dieser Variante zeichnet sich des Weiteren dadurch aus, dass der Bustreiber (CANTR) eine zweite Spannungsquelle aufweist, die eine erste Mittenspannung erzeugt, die sich im Wesentlichen auf einem dritten Potenzial (MP_H ) befindet, und dass der Bustreiber (CANTR) eine dritte Spannungsquelle aufweist, die eine zweite Mittenspannung erzeugt, die sich im Wesentlichen auf einem vierten Potenzial (MP_L ) befindet.
• Der Bustreiber (CANTR) legt das vierte elektrische Potenzial (MP_L ) an die erste Eindrahtdatenbusleitung (CH) an, wenn er sich im dritten Bustreiberzustand befindet. Der Bustreiber (CANTR) legt das dritte elektrische Potenzial (MP_H ) an die zweite Eindrahtdatenbusleitung (CL) an, wenn er sich im dritten Bustreiberzustand befindet.
• Das dritte elektrische Potenzial (MP_H ) unterscheidet sich bevorzugt vom ersten elektrischen Potenzial (HP) und vom zweiten elektrischen Potenzial (LP) und vom vierten elektrischen Potenzial (MP_L ). Das vierte elektrische Potenzial (MP_L ) unterscheidet sich bevorzugt vom ersten elektrischen Potenzial (HP) und vom zweiten elektrischen Potenzial (LP). Der Wert des dritten elektrischen Potenzials (MP_H ) befindet sich bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP). Der Wert des vierten elektrischen Potenzials (MP_L ) befindet sich bevorzugt zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP).
• Bevorzugt ist der Bustreiber (CANTR) dazu geeignet und vorgesehen, dass die Abfallszeit (T_% ) kleiner als die Aktivzeit (T_A ) ist. Dies wird z.B. durch eine ausreichende Niederohmigkeit seiner Ausgänge im dritten Betriebszustand sichergestellt.
• Die Aktivzeit (T_A ) ist bevorzugt kleiner als 70% der Datenbitdauer (Tbit).
• Bevorzugt weicht der Wert des dritten elektrischen Potenzials (MP_H ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Bevorzugt weicht der Wert des vierten elektrischen Potenzials (MP_L ) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus des halben Werts der Mindestspannungsbetragsdifferenz (MD) ab.
• Vorteil
• Ein solcher Bustreiber ermöglicht zumindest in einigen Realisierungen eine wesentlich höhere Datenrate als die Vorrichtungen aus dem Stand der Technik. Die Vorteile sind hierauf aber nicht beschränkt. Die Erfindung ermöglicht es somit, die Baurate des Transceivers weiter zu erhöhen. Im Gegensatz zur technischen Lehre der US 9 606 948 B2 ist sie funktionstüchtig.
• Bezugszeichenliste

%

zusätzlicher Treiber oder Zusatztreiber;

%_H

dritter Steuerleitungstreiber;

%_L

vierter Steuerleitungstreiber;

Bit0

nulltes Datenbit;

Bit1

erstes Datenbit;

Bit2

zweites Datenbit;

Bit3

drittes Datenbit;

CANCTR

CAN-Controller;

CANTR

CAN-Transceiver oder Bustreiber;

C1H

erste Kapazität;

C2H

zweite Kapazität;

CH

erste Eindrahtdatenleitung des differentiellen Datenbusses. In der dominanten Datenbusphase (DBM) wird die erste Eindrahtdatenleitung durch den Bustreiber niederohmig auf das erste Potenzial (VDD) gezogen. In der rezessiven Datenbusphase (RBM) zieht ein externer Schaltkreis im Stand der Technik die erste Eindrahtdatenbusleitung hochohmig wieder auf ein Mittenpotenzial (MP);

CL

zweite Eindrahtdatenleitung des differentiellen Datenbusses. In der dominanten Datenbusphase (DBM) wird die zweite Eindrahtdatenleitung durch den Bustreiber niederohmig auf das zweite Potenzial (GND) gezogen. In der rezessiven Datenbusphase (RBM) zieht ein externer Schaltkreis im Stand der Technik die erste

D1

Eindrahtdatenbusleitung hochohmig wieder auf ein Mittenpotenzial (MP); erste Diode;

D2

zweite Diode;

D3

dritte Diode;

D4

vierte Diode;

DBM

dominante Datenbusphase. In dieser Phase soll das Potenzial der ersten Eindrahtdatenbusleitung (CH) niederohmig durch den Bustreiber auf ein erstes Potenzial (HP) getrieben werden und das Potenzial der zweiten Eindrahtdatenbusleitung (CL) niederohmig durch den Bustreiber auf ein zweites Potenzial (LP) getrieben werden;

FDCTR

FD-Controller;

GND

Bezugspotenzialleitung;

HP

erstes Potenzial. Das erste Potenzial ist bevorzugt gleich dem Potenzial der positiven Versorgungsspannungsleitung (VDD);

LP

zweites Potenzial. Das zweites Potenzial ist bevorzugt gleich dem Potenzial der negativen Versorgungsspannungsleitung (GND);

µC

Mikrorechner oder Rechnersystem;

M

Haupttreiber;

M_H

erster Steuerleitungstreiber;

M_L

zweiter Steuerleitungstreiber;

MD

Mindestspannungsbetragsdifferenz;

MP_H

drittes Potenzial;

MP_L

viertes Potenzial;

QG1

erster Steueranschluss des ersten Transistors (Q1);

QG2

zweiter Steueranschluss des zweiten Transistors (Q2);

QG3

dritter Steueranschluss des dritten Transistors (Q3);

QG4

vierter Steueranschluss des vierten Transistors (Q4);

RBM

rezessive Datenbusphase. In dieser Phase soll das Potenzial der ersten Eindrahtdatenbusleitung (CH) und das Potenzial der zweiten Eindrahtdatenbusleitung (CL) auf einem Mittenpotenzial (MP) liegen. Dieses Mittenpotenzial wird im Stand der Technik durch einen externen Schaltkreis hochohmig festgelegt, sodass es überschrieben werden kann;

RH

erster Widerstand;

RL

zweiter Widerstand;

ST

Abtastzeitpunkt;

SU

Beschleunigungsleitung;

SUL

Beschleunigungslogik;

T_%

verkürzte Abfallszeit;

T₀

Übergangszeitpunkt;

T_A

Aktivzeit;

Tbit

Datenbitdauer;

T_decay

Abfallszeit;

TX

Sendesignal;

• Liste der zitierten Schriften
• EP 2 635 971 B1 ,
• US 9 606 948 B2 ,
• EP 3 217 602 B1 .
• ZITATE ENTHALTEN IN DER BESCHREIBUNG
• Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
• Zitierte Patentliteratur
• EP 2635971 B1 [0013, 0141]
• US 9606948 B2 [0014, 0024, 0028, 0060, 0141]
• EP 3217602 B1 [0015, 0141]

Claims (5)

1. Bustreiber (CANTR) zur Ansteuerung eines differentiellen Datenbusses - wobei der differentielle Datenbus eine erste Eindrahtdatenbusleitung (CH) und eine zweite Eindrahtdatenbusleitung (CL) umfasst und - wobei der Bustreiber (CANTR) einen Sendesignaleingang aufweist und - wobei der Sendesignaleingang des Bustreibers (CANTR) mit einem Sendesignal (TX) verbunden ist und - wobei das Sendesignal (TX) einen ersten Sendesignalzustand aufweisen kann und - wobei das Sendesignal (TX) einen zweiten Sendesignalzustand aufweisen kann und - wobei der Bustreiber (CANTR) eine erste Spannungsquelle aufweist, die eine Betriebsspannung zwischen einer ersten Versorgungsspannungsleitung im Wesentlichen auf einem ersten Potenzial (HP) und einer zweiten Versorgungsspannungsleitung im Wesentlichen auf einem zweiten Potenzial (LP) aufweist und - wobei ein erster Ausgang des Bustreibers (CANTR) mit der ersten Eindrahtdatenbusleitung (CH) verbunden ist und - wobei ein zweiter Ausgang des Bustreibers (CANTR) mit der zweiten Eindrahtdatenbusleitung (CL) verbunden ist und - wobei der Bustreiber (CANTR) einen ersten Bustreiberzustand und einen zweiten Bustreiberzustand aufweist und - wobei der Bustreiber (CANTR) in dem ersten Bustreiberzustand ist, wenn das Sendesignal (TX) im ersten Sendesignalzustand ist und - wobei der Bustreiber (CANTR) das erste elektrische Potenzial (HP) an die erste Eindrahtdatenbusleitung (CH) anlegt, wenn er sich im ersten Bustreiberzustand befindet und - wobei der Bustreiber (CANTR) das zweite elektrische Potenzial (LP) an die zweite Eindrahtdatenbusleitung (CL) anlegt, wenn er sich im ersten Bustreiberzustand befindet und - wobei der Bustreiber (CANTR) kein elektrisches Potenzial an die erste Eindrahtdatenbusleitung (CH) anlegt, wenn er sich im zweiten Bustreiberzustand befindet und - wobei der Bustreiber (CANTR) kein elektrisches Potenzial an die zweite Eindrahtdatenbusleitung (CL) anlegt, wenn er sich im zweiten Bustreiberzustand befindet und - wobei sich das zweite elektrische Potenzial (LP) vom ersten elektrischen Potenzial (HP) unterscheidet - gekennzeichnet dadurch, - dass der Bustreiber (CANTR) einen dritten Bustreiberzustand aufweist und - dass der Bustreiber (CANTR) in dem dritten Bustreiberzustand ist, - wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und - wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T₀) durchgeführt hat und - wenn eine Aktivzeit (T_A) seit diesem Übergangszeitpunkt (T₀) noch nicht verstrichen ist und - dass der Bustreiber (CANTR) in dem zweiten Bustreiberzustand ist, - wenn das Sendesignal (TX) sich im zweiten Sendesignalzustand befindet und - wenn das Sendesignal (TX) einen Zustandsübergang vom ersten Sendesignalzustand in den zweiten Sendesignalzustand zu einem Übergangszeitpunkt (T₀) durchgeführt hat und - wenn eine Aktivzeit (T_A) seit diesem Übergangszeitpunkt (T₀) bereits verstrichen ist und - dass der Bustreiber (CANTR) eine zweite Spannungsquelle aufweist, die eine erste Mittenspannung erzeugt, die sich im Wesentlichen auf einem dritten Potenzial (MP_H) befindet, und - dass der Bustreiber (CANTR) eine dritte Spannungsquelle aufweist, die eine zweite Mittenspannung erzeugt, die sich im Wesentlichen auf einem vierten Potenzial (MP_L) befindet, und - dass der Bustreiber (CANTR) das vierte elektrische Potenzial (MP_L) an die erste Eindrahtdatenbusleitung (CH) anlegt, wenn er sich im dritten Bustreiberzustand befindet und - dass der Bustreiber (CANTR) das dritte elektrische Potenzial (MP_H) an die zweite Eindrahtdatenbusleitung (CL) anlegt, wenn er sich im dritten Bustreiberzustand befindet und - dass das dritte elektrische Potenzial (MP_H) von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) verschieden ist und - dass das vierte elektrische Potenzial (MP_L) von dem ersten elektrischen Potenzial (HP) und von dem zweiten elektrischen Potenzial (LP) und von dem dritten elektrischen Potenzial (MP_H) verschieden ist und - dass der Wert des dritten elektrischen Potenzials (MP_H) zwischen dem Wert des ersten elektrischen Potenzials (HP) und dem Wert des zweiten elektrischen Potenzials (LP) liegt und - dass der Wert des vierten elektrischen Potenzials (MP_L) zwischen dem Wert des dritten elektrischen Potenzials (MP_H) und dem Wert des zweiten elektrischen Potenzials (LP) liegt.
2. Bustreiber nach Anspruch 1 - wobei der Bustreiber (CANTR) dazu geeignet und vorgesehen ist, dass die Abfallszeit (T%) kleiner als die Aktivzeit (T_A) ist.
3. Bustreiber nach Anspruch 1 oder 2 - wobei die Aktivzeit (T_A) kleiner als 70% der Datenbitdauer (Tbit) ist.
4. Bustreiber (CANTR) nach einem oder mehreren der vorausgehenden Ansprüche - wobei der Wert des dritten elektrischen Potenzials (MP_H) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) plus der halben maximalen Potentialdifferenz (MD) abweicht.
5. Bustreiber (CANTR) nach einem oder mehreren der vorausgehenden Ansprüche - wobei der Wert des vierten elektrischen Potenzials (MP_L) um nicht mehr als 25% und/oder nicht mehr als 10% von dem Wert des zweiten elektrischen Potenzials (LP) plus der Hälfte der Wertdifferenz zwischen dem Wert des ersten elektrischen Potenzials (HP) minus dem Wert des zweiten elektrischen Potenzials (LP) minus der halben maximalen Potentialdifferenz (MD) abweicht.

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