DE102019117775A1 - Halbleiterstruktur und verfahren zu deren herstellung - Google Patents

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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract

Eine Halbleiterstruktur weist Folgendes auf: ein Substrat mit einem ersten Bereich und einem zweiten Bereich; eine erste Kanalschicht, die in dem ersten Bereich angeordnet ist, und eine zweite Kanalschicht, die in dem zweiten Bereich angeordnet ist; eine erste dielektrische Schicht, die auf der ersten Kanalschicht angeordnet ist, und eine zweite dielektrische Schicht, die auf der zweiten Kanalschicht angeordnet ist; und eine erste Gate-Elektrode, die auf der ersten dielektrischen Schicht angeordnet ist, und eine zweite Gate-Elektrode, die auf der zweiten dielektrischen Schicht angeordnet ist. Die erste Kanalschicht in dem ersten Bereich weist eine Ge-Verbindung (Ge: Germanium) mit einer ersten Ge-Konzentration auf, und die zweite Kanalschicht in dem zweiten Bereich weist eine Ge-Verbindung mit einer zweiten Ge-Konzentration auf. Die erste Ge-Konzentration in der ersten Kanalschicht ist höher als die zweite Ge-Konzentration in der zweiten Kanalschicht.

Description

  • Prioritätsangaben
  • Die vorliegende Anmeldung beansprucht die Priorität der am 28. November 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/772,338, die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Auf dem Gebiet der Halbleitertechnik sollte die Transistorleistung verbessert werden, da Bauelemente bei fortschreitender Verringerung der Größe immer kleiner werden. Verspannungsinduzierte Bandmodifikation und Beweglichkeitsverbesserung, die zum Erhöhen eines Ansteuerstroms verwendet werden, sind ein interessanter Ansatz zum Verbessern der Transistorleistung. Zum Beispiel würde eine verbesserte Elektronenbeweglichkeit in Silizium die Leistung eines n-Metalloxidhalbleiter-Bauelements (nMOS-Bauelements) verbessern, während eine verbesserte Löcherbeweglichkeit in Siliziumgermanium (SiGe) die Leistung eines pMOS-Bauelements verbessern würde.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer dielektrischen Schicht.
    • Die 2A bis 2D sind schematische Darstellungen, die das Verfahren zum Herstellen einer dielektrischen Schicht auf verschiedenen Herstellungsstufen zeigen.
    • 3 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer Halbleiterstruktur.
    • Die 4A bis 4F sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • 5 ist eine schematische Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
    • Die 6A bis 6D sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • Die 7A bis 7H sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • 8 ist eine schematische Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
    • 9 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer Halbleiterstruktur.
    • Die 10A bis 10F sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • 11 ist eine schematische Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
    • 12 ist eine Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
    • Die 13A bis 13C sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • Die 14A bis 14H sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • 15 ist eine schematische Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
    • 16 ist eine schematische Darstellung, die eine Halbleiterstruktur auf einer Herstellungsstufe zeigt, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • Die 17A bis 17F sind Schnittansichten entlang einer Linie I - I' von 16, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist.
    • 18 ist eine schematische Darstellung, die eine Halbleiterstruktur gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Die hier verwendeten Begriffe „erste(r) / erstes“, „zweite(r) / zweites“ und „dritte(r) / drittes“ bezeichnen verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Teile, aber diese Elemente, Komponenten, Bereiche, Schichten und/oder Teile sollen nicht durch diese Begriffe beschränkt werden. Diese Begriffe dienen lediglich zum Unterscheiden eines Elements, einer Komponente, eines Bereichs, einer Schicht oder eines Teils von einem anderen Element, Komponente, Bereich, Schicht und/oder Teil. Die hier verwendeten Begriffe „erste(r) / erstes“, „zweite(r) / zweites“ und „dritte(r) / drittes“ bedeuten keine Reihenfolge, wenn es nicht ausdrücklich durch den Kontext angegeben ist.
  • Finnen können mit einem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • Siliziumgermanium (SiGe) ist ein Halbleitermaterial, das einen Bandabstand hat, der kleiner als der von Silizium ist und durch Ändern des Ge-Gehalts gesteuert werden kann. SiGe, das in Kombination mit Silizium verwendet wird, erzeugt einen Heteroübergang, der einen niedrigen Übergangskriechstrom und eine hohe Beweglichkeit ermöglicht. Bei einigen Ausführungsformen haben MOSFET-Bauelemente (MOSFET: Metalloxidhalbleiter-Feldeffekttransistor) einen SiGe-Kanal, der sich zwischen einem Source-Bereich und einem Drain-Bereich erstreckt. Eine Gate-Elektrode, die so konfiguriert ist, dass sie den Fluss von Ladungsträgern von dem Source-Bereich zu dem Drain-Bereich steuert, wird durch eine dielektrische Gateschicht von dem SiGe-Kanal getrennt. Es ist festzustellen, dass wenn der SiGe-Kanal und die dielektrische Gateschicht aneinandergrenzen, Ge-Atome von der SiGe-Kanalschicht in die dielektrische Gateschicht eindiffundieren können. Dadurch nimmt ein Gate-Leckstrom (Jg) zu, und die Zuverlässigkeit nimmt ab.
  • Um dieses Problem zu entschärfen, sind verschiedene Ansätze entwickelt worden. Zum Beispiel wird bei einigen Vergleichsausführungsformen eine dickere dielektrische Gateschicht auf der SiGe-Kanalschicht hergestellt, aber dadurch kommt aus zu einem SiGe-Verlust-Problem. Außerdem entsteht durch die Oxidation der SiGe-Schicht eine Siliziumgermaniumoxid-Schicht, die eine hohe Grenzflächen-Haftstellendichte (interface trap density; Dit) hat, durch die bewegliche Ladungsträger eingefangen werden und eine niedrige Beweglichkeit entsteht. Bei anderen Vergleichsausführungsformen wird eine dicke dielektrische Gateschicht auf der SiGe-Kanalschicht abgeschieden, aber bei diesem Ansatz ist die Grenzflächenzustandsdichte hoch. Es ist festzustellen, dass die Grenzfläche zwischen der abgeschiedenen dielektrischen Gateschicht und der SiGe-Schicht im Allgemeinen unbefriedigende Bindungen hat, die als Grenzflächen-Ladungszentren fungieren, sodass die „Grenzflächenzustände“ entstehen. Die hohe Dichte diese Grenzflächenzustände weist auf eine niedrige Qualität des abgeschiedenen dielektrischen Gatematerials hin und führt zu einer Verschlechterung der Trägerbeweglichkeit.
  • Bei noch weiteren Vergleichsausführungsformen wird eine dünne Silizium-Verkappungsschicht zwischen der SiGe-Kanalschicht und der dielektrischen Gateschicht hergestellt. Die Silizium-Verkappungsschicht verhindert eine Diffusion von Ge-Atomen aus der SiGe-Kanalschicht zu der dielektrischen Gateschicht. Es ist jedoch festzustellen, dass die Vorzüge der SiGe-Kanalschicht verringert werden, wenn die Silizium-Verkappungsschicht nicht mit einer optimalen Dicke hergestellt wird. Wenn die Silizium-Verkappungsschicht zum Beispiel zu dünn ist, können Ge-Atome in die Silizium-Verkappungsschicht eindiffundieren, und dadurch wird die Silizium-Verkappungsschicht in eine SiGe-Schicht umgewandelt. Die Silizium-Verkappungsschicht erfüllt daher keine Funktion. Wenn hingegen die Silizium-Verkappungsschicht zu dick ist, wird sie zu einem Teil des Kanals, sodass es zu einer hoch-effektiven Oxiddicke (EOT) und zu einer partiellen oder vollständigen Träger-Ausschüttung über der Silizium-Verkappungsschicht kommt, die die Beweglichkeit verringert. Bei modernen Technologieknoten ist selbst eine Silizium-Verkappungsschicht, die so hergestellt wird, dass sie die optimale Dicke einhält, nicht in der Lage, das Gleichgewicht zwischen einer EOT-Skalierung (z. B. unter 1 nm) und einer hohen Beweglichkeit zu halten. Außerdem erhöht die Verwendung der Silizium-Verkappungsschicht die Prozesskosten.
  • Daher stellt die vorliegende Erfindung einen kappenfreien Entwurf für eine dielektrische Gateschicht auf einer SiGe-Kanalschicht bereit. Bei dem kappenfreien Entwurf der vorliegenden Erfindung wird eine dielektrische Schicht über einer SiGe-Schicht dort hergestellt, wo ein Kanal hergestellt werden soll, und auf der dielektrischen Schicht wird eine Halbleiter-Opferschicht hergestellt. Anschließend wird ein Temperprozess durchgeführt. Während des Temperns können Ge-Atome aus der SiGe-Schicht diffundieren, durch die erste dielektrische Schicht hindurchgehen und in der Halbleiter-Opferschicht verbleiben. Dann wird die Halbleiter-Opferschicht mit den Ge-Atomen entfernt. Außerdem kann bei dem Tempern eine Grenzfläche zwischen der SiGe-Schicht und der dielektrischen Schicht verbessert werden. Dadurch wird eine dielektrische Schicht, die eine geringe Grenzflächen-Haftstellendichte hat, ohne SiGe-Verlust erhalten. Die dielektrische Schicht, die in einem pMOS-Bauelement verwendet wird, das die SiGe-Schicht dort hat, wo der Kanal hergestellt werden soll, reduziert den Gate-Leckstrom und verbessert dadurch die Zuverlässigkeit. Somit bietet der kappenfreie Entwurf für die dielektrische Gateschicht auf einer SiGe-Kanalschicht eine Möglichkeit zum Erzielen einer hohen Beweglichkeit und zum Verbessern der Transistorleistung.
  • Es ist zu beachten, dass der kappenfreie Dielektrikum-Entwurf in planare Transistorbauelemente und nicht-planare Transistorbauelemente, wie etwa Tri-Gate-, FinFET- und Gate-all-around(GAA)-Architekturen, integriert werden kann. Es ist außerdem zu beachten, dass die vorliegende Erfindung Ausführungsformen in Form von Multi-Gate-Transistoren oder Finnen-Multi-Gate-Transistoren, die hier als FinFET-Bauelemente bezeichnet werden, bereitstellt. Die FinFET-Bauelemente können GAA-Bauelemente, Omega-Gate-Bauelemente (a-Gate-Bauelemente), Pi-Gate-Bauelemente (H-Gate-Bauelemente), Dual-Gate-Bauelemente, Tri-Gate-Bauelemente, Volumen-Bauelemente, Silizium-auf-Isolator(SOI)-Bauelemente und/oder andere Konfigurationen sein. Ein Durchschnittsfachmann dürfte weitere Beispiele für Halbleiter-Bauelemente erkennen, die von Aspekten der vorliegenden Erfindung profitieren können.
  • Außerdem kann der kappenfreie Dielektrikum-Entwurf der vorliegenden Erfindung auch in einen Gate-zuletzt-Prozess oder einen Ersatz-Gate-Prozess (RPG-Prozess) integriert werden.
  • 1 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer dielektrischen Schicht, und die 2A bis 2D sind schematische Darstellungen, die das Verfahren zum Herstellen einer dielektrischen Schicht auf verschiedenen Herstellungsstufen zeigen. Bei einigen Ausführungsformen wird ein Verfahren 10 zum Herstellen einer dielektrischen Schicht bereitgestellt. Das Verfahren 10 umfasst eine Anzahl von Schritten (11 bis 16).
  • In den 1 und 2A wird in dem Schritt 11 ein Substrat mit einer Halbleiterschicht 100 erhalten, die eine Germanium(Ge)-Verbindung aufweist. Bei einigen Ausführungsformen weist die Halbleiterschicht 100 mindestens zwei Halbleitermaterialien auf, die unterschiedliche Gitterkonstanten haben. Zum Beispiel kann die Halbleiterschicht 100 unter anderem Siliziumgermanium (Si1-xGex) aufweisen, wobei der Germanium-Anteil x 0 bis 1 beträgt. Bei einigen Ausführungsformen kann der Ge-Anteil größer als 0,3 sein, aber die Erfindung ist nicht darauf beschränkt. Der Ge-Anteil in der Halbleiterschicht 100 wird später in der folgenden Beschreibung näher erörtert. Bei einigen Ausführungsformen kann die Halbleiterschicht 100 Galliumarsenid (GaAs), Indiumphosphid (InP), Aluminiumgalliumarsenid (AlGaAs), Indiumarsenid (InAs) oder ein anderes ähnliches III-V-Material aufweisen. Bei einigen Ausführungsformen wird die Halbleiterschicht 100 in dem Substrat hergestellt. Bei einigen Ausführungsformen ist zumindest eine Finnenstruktur über dem Substrat angeordnet, die aus dem Substrat herausragt. Außerdem weist die Finnenstruktur die Halbleiterschicht 100 auf. Bei einigen Ausführungsformen ist eine Mehrzahl von Nanodrähten über dem Substrat angeordnet. Außerdem weist jeder Nanodraht die Halbleiterschicht 100 auf.
  • In dem Schritt 12 wird eine dielektrische Schicht 110 auf der Halbleiterschicht 100 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Schicht 110 ein Halbleiteroxid aufweisen. Die dielektrische Schicht 110 kann zum Beispiel eine Siliziumoxidschicht (SiOx-Schicht), wie etwa eine Siliziumdioxidschicht (SiO2-Schicht), sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 110 eine erste dielektrische Schicht 112a und eine zweite dielektrische Schicht 112b umfassen. Wie in 2A gezeigt ist, ist die erste dielektrische Schicht 112a zwischen die zweite dielektrische Schicht 112b und die Halbleiterschicht 100 geschichtet. Bei einigen Ausführungsformen kann die erste dielektrische Schicht 112a eine III-V-Verbindungshalbleiteroxid-Schicht sein. Die erste dielektrische Schicht 112a kann zum Beispiel unter anderem eine Siliziumgermaniumoxid(SixGeyO)-Schicht sein, wobei x etwa 0,6 bis etwa 1 ist und y etwa 0,4 bis etwa 0 ist. Bei einigen Ausführungsformen kann die III-V-Verbindungshalbleiteroxid-Schicht eine systemeigene Oxidschicht sein, die spontan auf einer Oberfläche der Halbleiterschicht 100 aufgewachsen wird. Die erste dielektrische Schicht 112a kann zum Beispiel eine systemeigene Siliziumgermaniumoxid-Schicht sein, die spontan auf der Oberfläche der Halbleiterschicht 100 aufgewachsen wird. Die zweite dielektrische Schicht 112b kann eine Siliziumoxidschicht sein. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 112b (d. h., die Siliziumoxidschicht) eine chemische Oxidschicht sein, die durch geeignete thermische Oxidation oder Abscheidung hergestellt werden kann. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 112b mittels Ozon (O3) und H2O hergestellt werden. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 112b durch eine Ozon-unterstützte chemische Aufdampfung bei Unterduck (SACVD) hergestellt werden, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 112b mittels H2SO4 and H2O hergestellt werden. Bei einigen Ausführungsformen können die erste und die zweite dielektrische Schicht 112a und 112b mittels O3 und H2O oder mittels H2SO4 und H2O hergestellt werden, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 112b durch thermische Oxidation und Abscheidung hergestellt werden. Zum Beispiel kann die zweite dielektrische Schicht 112b durch thermische Oxidation und plasmaunterstützte Atomlagenabscheidung (PEALD) hergestellt werden. Bei einigen Ausführungsformen können die erste und die zweite dielektrische Schicht 112a und 112b durch thermische Oxidation und Abscheidung hergestellt werden. Bei einigen Ausführungsformen können bei der PEALD Bis(diethylamino)silan [SiH2(NEt2)2, SAM 24], N,N-Diisopropylaminosilan (DIPAS, LTO520), Tetrakisdimethylaminosilan [SiH(NMe2)3, TDMAS], Si2C16, Silan (SiH4), Disilan (Si2H6), Stickstoff (N2), Sauerstoff (O2), Stickstoff(I)-oxid (N2O) und Ozon verwendet werden. Bei einigen Ausführungsformen beträgt eine Dicke der dielektrischen Schicht 110 etwa 10 Å bis etwa 50 Å, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen beträgt die Dicke der dielektrischen Schicht 110 weniger als 20 Å, aber die Erfindung ist nicht darauf beschränkt.
  • In den 1 und 2B wird in einem Schritt 13 eine erste Opferkappe 120, die Silizium aufweist, auf der dielektrischen Schicht 110 hergestellt. Bei einigen Ausführungsformen kann die erste Opferkappe 120 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der ersten Opferkappe 120 mehr als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die erste Opferkappe 120 mittels Silan, Disilan, Trisilane (Si3H8), LTO520, Tetrasilan (Si4H10) und N2 hergestellt werden, aber die Erfindung ist nicht darauf beschränkt.
  • In den 1 und 2C wird in einem Schritt 14 das Substrat getempert, um die erste Opferkappe 120 in eine zweite Opferkappe 120', die SiGe aufweist, umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 130 mit N2, Wasserstoff (H2), Argon (Ar) und Sauerstoff (O2) durchgeführt. Bei einigen Ausführungsformen wird der Temperprozess 130 bei einer Temperatur von etwa 300 °C bis etwa 1100 °C durchgeführt, aber die Erfindung ist nicht darauf beschränkt. Während des Temperprozesses 130 diffundieren Ge-Atome aus der Halbleiterschicht 100 und aus der ersten dielektrischen Schicht 112a. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 112b hindurchgehen und dann zusammen mit Si-Atomen in der ersten Opferkappe 120 verbleiben. Dadurch wird die erste Opferkappe 120, die Silizium aufweist, in die zweite Opferkappe 120' umgewandelt, die Siliziumgermanium aufweist. Die zweite Opferkappe 120' kann Ge-Atome aus der Halbleiterschicht 100 und aus der ersten dielektrischen Schicht 112a aufweisen. Es ist zu beachten, dass die Dicke der ersten Opferkappe 120 (die nunmehr die zweite Opferkappe 120' ist) mehr als 20 Å beträgt, um ausreichend Platz für die Ge-Atome zu bieten.
  • Wie vorstehend dargelegt worden ist, können Ge-Atome aus der Halbleiterschicht 100 diffundieren. Somit kann ein Teil der Halbleiterschicht 100 Ge-Atome verlieren. Es ist zu beobachten, dass es bei einigen Ausführungsformen wahrscheinlich ist, dass ein Teil, meistens ein oberer Teil, der Halbleiterschicht 100 eine Ge-Diffusion zeigt. Daher wird der Teil mit einer niedrigeren Ge-Konzentration als ein erster Teil 100U identifiziert und definiert, während der andere Teil, meistens ein Teil, der niedriger als der erste Teil 100U ist und eine höhere Ge-Konzentration als der erste Teil 100U hat, als ein zweiter Teil 100L identifiziert und definiert wird. Bei einigen Ausführungsformen kann die Ge-Konzentration in dem zweiten Teil 100L im Wesentlichen gleich der ursprünglichen Ge-Konzentration in der Halbleiterschicht 100 sein. Der erste Teil 100U der Halbleiterschicht 100 hat eine erste Ge-Konzentration vor dem Tempern des Substrats und eine zweite Ge-Konzentration nach dem Tempern des Substrats. Bei einigen Ausführungsformen ist die erste Ge-Konzentration in dem ersten Teil 100U im Wesentlichen gleich der Ge-Konzentration in dem zweiten Teil 100L, die die ursprüngliche Ge-Konzentration ist. Die zweite Ge-Konzentration in dem ersten Teil 100U ist niedriger als die erste Ge-Konzentration in dem ersten Teil 100U und die Ge-Konzentration in dem zweiten Teil 100L. Zum Beispiel können die erste Ge-Konzentration in dem ersten Teil 100U und die Ge-Konzentration in dem zweiten Teil 100L unter anderem höher als etwa 30 % sein, während die zweite Ge-Konzentration in dem ersten Teil iooU niedriger als etwa 25 % sein kann. Dadurch wird eine Ge-Konzentration an einer Grenzfläche 140 zwischen der dielektrischen Schicht 110 und der Halbleiterschicht 100 von mehr als etwa 30 % auf weniger als etwa 25 % gesenkt, aber die Erfindung ist nicht darauf beschränkt.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 112a auch in die erste Opferkappe 120 eindiffundieren, und dadurch kann die erste dielektrische Schicht 112a, die eine Siliziumgermaniumoxid-Schicht ist, in eine Siliziumoxidschicht umgewandelt werden. Somit kann nach dem Schritt 14 eine dielektrische Schicht 110' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 110' die ursprüngliche zweite dielektrische Schicht 112b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 112a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 110' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 110' niedriger als 1,5 %.
  • In den 1 und 2D wird in einem Schritt 15 die zweite Opferkappe 120' entfernt, um die dielektrische Schicht 110' freizulegen. Bei einigen Ausführungsformen wird in einem Schritt 16 eine Gate-Elektrode über der dielektrischen Schicht 110' hergestellt. Bei einigen Ausführungsformen dient die dielektrische Schicht 110' als eine dielektrische Gateschicht für ein Transistorbauelement, und die Dicke der dielektrischen Schicht 110' kann etwa 10 Å bis etwa 50 Å betragen, aber die Erfindung ist nicht darauf beschränkt. Bei diesen Ausführungsformen kann die Gate-Elektrode ein Halbleitermaterial aufweisen. Bei anderen Ausführungsformen dient die dielektrische Schicht 110' als eine Grenzflächenschicht (IL) in einem RPG-Ansatz, und die Dicke der dielektrischen Schicht 110' ist kleiner als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Bei diesen Ausführungsformen kann die Gate-Elektrode metallische Materialien aufweisen, und zwischen die dielektrische Schicht 110' und die Metall-Gate-Elektrode wird eine dielektrische High-k-Gate-Schicht geschichtet. Der Schritt 16 wird in der folgenden Beschreibung näher erörtert.
  • Gemäß dem Verfahren zum Herstellen der dielektrischen Schicht 110 wird die erste Opferkappe 120 hergestellt, um Platz für Ge-Atome zu bieten, die aus der dielektrischen Schicht (d. h., der ersten dielektrischen Schicht 112a), die Siliziumgermaniumoxid aufweist, und aus der Halbleiterschicht 100 in dem Temperprozess 130 diffundiert sind. Da die zweite Opferkappe 120' (die aus der ersten Opferkappe 120 umgewandelt worden ist) entfernt wird, stellt das Verfahren 10 einen kappenfreien Dielektrikum-Entwurf bereit. Bei dem Verfahren 10 ist die Ge-Konzentration in der dielektrischen Schicht 110' niedriger als 3 % oder sogar niedriger als 1,5 %. Somit wird der Gate-Leckstrom (Jg) durch die dielektrische Schicht 110' verringert, und die Bauelement-Zuverlässigkeit wird verbessert.
  • Darüber hinaus gibt es zwei Grenzflächen-Probleme, die eine Verschlechterung der Trägerbeweglichkeit bewirken, wie bei den Vergleichsausführungsformen dargelegt worden ist: Grenzflächen-Haftstellendichte (Dit), die durch SiGe-Oxidation verursacht wird, und hohe Dichte von Grenzflächenzuständen, die durch Dielektrikum-Abscheidung verursacht wird. Durch die SiGe-Oxidation entsteht eine Siliziumgermaniumoxid-Schicht, die eine hohe Grenzflächen-Haftstellendichte (Dit) hat, durch die bewegliche Ladungsträger eingefangen werden und eine niedrige Beweglichkeit entsteht, während die hohe Dichte von Grenzflächenzuständen eine niedrige Qualität des abgeschiedenen dielektrischen Gatematerials anzeigt und zu einer Verschlechterung der Trägerbeweglichkeit führt. Beide Grenzflächenprobleme werden mit dem Verfahren 10 abgeschwächt. Da es mindestens drei Schichten (d. h., die erste Opferkappe 120, die zweite dielektrische Schicht 112b und die erste dielektrische Schicht 112a) gibt, die über der Halbleiterschicht 100, die eine Ge-Verbindung aufweist, hergestellt werden, kann Sauerstoff während der Herstellung der zweiten dielektrischen Schicht 112b und/oder während des Temperns der ersten Opferkappe 120 von den drei Schichten blockiert werden. Mit anderen Worten, eine SiGe-Oxidation in der Halbleiterschicht 100 kann durch die drei Schichten verhindert werden. Dadurch wird die Grenzflächen-Haftstellendichte (Dit) verringert, die durch die SiGe-Oxidation verursacht wird. Außerdem entsteht die Grenzfläche 140 zwischen der zunächst ersten dielektrischen Schicht 112a (die nunmehr ein Teil der dielektrischen Schicht 110' ist) und der Halbleiterschicht 100. Wie vorstehend dargelegt worden ist, kann die erste dielektrische Schicht 112a eine systemeigene Oxidschicht statt einer chemischen Oxidschicht sein, die durch Abscheidung hergestellt wird. Daher wird die Dichte von Grenzflächenzuständen verringert, die durch Abscheidung entstehen. Somit kann eine Verschlechterung der Trägerbeweglichkeit abgeschwächt werden.
  • Bei einigen Ausführungsformen kann der vorstehend beschriebene kappenfreie Dielektrikum-Entwurf in planare Transistorbauelemente integriert werden. 3 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer Halbleiterstruktur, und die 4A bis 4F sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist. Bei einigen Ausführungsformen wird ein Verfahren 30 zum Herstellen einer Halbleiterstruktur bereitgestellt, und das Verfahren 30 weist eine Anzahl von Schritten (311 bis 317) auf.
  • In den 3 und 4A wird in einem Schritt 311 ein Substrat 400 mit einer Kanalschicht 402 erhalten. Das Substrat 400 kann ein massives Siliziumsubstrat, ein einkristallines Siliziumsubstrat (dotiert oder undotiert) oder ein Silizium-auf-Isolator(SOI)-Substrat sein. Bei einigen Ausführungsformen kann das Substrat 400 eine Dotierungsart (z. B. eine n-Dotierung) haben. Bei einigen Ausführungsformen kann das Substrat 400 eine dotierte Epitaxialschicht aufweisen, die auf einem Halbleiterkörper, der massives Silizium aufweist, angeordnet ist. Bei einigen Ausführungsformen können Isolationsstrukturen (nicht dargestellt), wie etwa STI-Strukturen (STI: flache Grabenisolation), in dem Substrat 400 hergestellt werden, um Bereiche zu definieren, in denen Bauelemente hergestellt werden sollen, und um die herzustellenden Bauelemente elektrisch zu isolieren.
  • Bleiben wir bei 4A. Bei einigen Ausführungsformen soll ein SiGe-MOSFET-Bauelement über dem Substrat 400 hergestellt werden, um den niedrigen Übergangskriechstrom und die hohe Beweglichkeit zu nutzen, die durch SiGe und den Si-Heteroübergang ermöglicht werden. Daher wird eine Halbleiterschicht hergestellt, um als die Kanalschicht 402 zu dienen. Die Kanalschicht 402 kann eine Ge-Verbindung aufweisen. Zum Beispiel kann die Kanalschicht 402 eine Si1-xGex-Legierung aufweisen, wobei der Ge-Anteil x 0 bis 1 ist. Bei einigen Ausführungsformen kann der Ge-Anteil höher als 0,3 sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann der Ge-Anteil höher als 0,35 sein, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen kann die Kanalschicht 402 andere III-V-Halbleitermaterialien in Form von Legierungen aufweisen, wie etwa eine Kombination aus einem III-Material (d. h., der Gruppe 13 in der Tabelle des Periodensystems) und einem V-Material (d. h., der Gruppe 15 in der Tabelle des Periodensystems). Bei einigen Ausführungsformen kann die Kanalschicht 402 zum Beispiel GaAs, InP, AlGaAs, InAs oder ein anderes ähnliches Material aufweisen.
  • In den 3 und 4B wird in einem Schritt 312 eine dielektrische Schicht 410 auf der Kanalschicht 402 hergestellt. Die dielektrische Schicht 410 kann ein Halbleiteroxid aufweisen. Die dielektrische Schicht 410 kann zum Beispiel eine Siliziumoxidschicht sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 410 eine erste dielektrische Schicht 412a und eine zweite dielektrische Schicht 412b umfassen. Wie in 4B gezeigt ist, ist die erste dielektrische Schicht 412a zwischen die zweite dielektrische Schicht 412b und die Kanalschicht 402 geschichtet. Bei einigen Ausführungsformen kann die erste dielektrische Schicht 412a eine III-V-Verbindungshalbleiteroxid-Schicht sein. Die erste dielektrische Schicht 412a kann zum Beispiel unter anderem eine SixGeyO-Schicht sein, wobei x etwa 0,6 bis etwa 1 ist und y etwa 0,4 bis etwa 0 ist. Bei einigen Ausführungsformen kann die III-V-Verbindungshalbleiteroxid-Schicht eine systemeigene Oxidschicht sein, die spontan auf einer Oberfläche der Kanalschicht 402 aufgewachsen wird. Die erste dielektrische Schicht 412a kann zum Beispiel eine systemeigene Siliziumgermaniumoxid-Schicht sein, die spontan auf der Oberfläche der Kanalschicht 402 aufgewachsen wird. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 412b eine Siliziumoxidschicht sein. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 412b eine chemische Oxidschicht sein, die durch geeignete thermische Oxidation oder Abscheidung hergestellt werden kann. Das Verfahren zum Herstellen der zweiten dielektrischen Schicht 412b kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden der Kürze halber ähnliche Einzelheiten weggelassen. Bei einigen Ausführungsformen beträgt eine Dicke der dielektrischen Schicht 410 etwa 10 Å bis etwa 50 Å, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen beträgt die Dicke der dielektrischen Schicht 410 weniger als 20 Å, aber die Erfindung ist nicht darauf beschränkt.
  • Bleiben wir bei den 3 und 4B. In einem Schritt 313 wird eine erste Opferkappe 420, die Silizium aufweist, auf der dielektrischen Schicht 410 hergestellt. Bei einigen Ausführungsformen kann die erste Opferkappe 420 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der ersten Opferkappe 420 mehr als 20 Å, aber die Erfindung ist nicht darauf beschränkt. Das Verfahren zum Herstellen der ersten Opferkappe 420 kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden der Kürze halber ähnliche Einzelheiten weggelassen.
  • In den 3 und 4C wird in einem Schritt 314 das Substrat 400 getempert, um die erste Opferkappe 420 in eine zweite Opferkappe 420', die SiGe aufweist, umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 430 durchgeführt, wobei die Einzelheiten des Temperprozesses 430 denen der vorstehend beschriebenen Temperprozesse ähnlich sein können, und daher werden der Kürze halber ähnliche Einzelheiten weggelassen. Während des Temperprozesses 430 diffundieren Ge-Atome aus der Kanalschicht 402 und aus der ersten dielektrischen Schicht 412a. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 412b hindurchgehen und dann zusammen mit Si-Atomen in der ersten Opferkappe 420 verbleiben. Dadurch wird die erste Opferkappe 420, die Silizium aufweist, in die zweite Opferkappe 420' umgewandelt, die Siliziumgermanium aufweist. Mit anderen Worten, die zweite Opferkappe 420' kann Ge-Atome aus der Kanalschicht 402 und aus der ersten dielektrischen Schicht 412a aufweisen. Es ist zu beachten, dass die Dicke der ersten Opferkappe 420 (die nunmehr die zweiten Opferkappe 420' ist) mehr als 20 Å beträgt, um ausreichend Platz für Ge-Atome zu bieten.
  • Wie vorstehend dargelegt worden ist, können Ge-Atome aus der Kanalschicht 402 diffundieren. Daher kann ein Teil der Kanalschicht 402 Ge-Atome verlieren. Es ist zu beobachten, dass es bei einigen Ausführungsformen wahrscheinlich ist, dass ein Teil, meistens ein oberer Teil, der Kanalschicht 402 eine Ge-Diffusion zeigt. Daher wird der Teil mit einer niedrigeren Ge-Konzentration als ein erster Teil 402U identifiziert und definiert, während der andere Teil, meistens ein Teil, der niedriger als der erste Teil 402U ist und eine höhere Ge-Konzentration als der erste Teil 402U hat, als ein zweiter Teil 402L identifiziert und definiert wird. Bei einigen Ausführungsformen kann die Ge-Konzentration in dem zweiten Teil 402L im Wesentlichen gleich der ursprünglichen Ge-Konzentration in der Kanalschicht 402 sein. Der erste Teil 402U der Kanalschicht 402 hat eine erste Ge-Konzentration vor dem Tempern des Substrats 400 und eine zweite Ge-Konzentration nach dem Tempern des Substrats 400. Bei einigen Ausführungsformen ist die erste Ge-Konzentration in dem ersten Teil 402U im Wesentlichen gleich der Ge-Konzentration in dem zweiten Teil 402L, die die ursprüngliche Ge-Konzentration ist. Die zweite Ge-Konzentration in dem ersten Teil 402U ist niedriger als die erste Ge-Konzentration in dem ersten Teil 402U und die Ge-Konzentration in dem zweiten Teil 402L. Zum Beispiel können die erste Ge-Konzentration in dem ersten Teil 402U und die Ge-Konzentration in dem zweiten Teil 402L unter anderem höher als etwa 30 % sein, während die zweite Ge-Konzentration in dem ersten Teil 402U niedriger als etwa 25 % sein kann. Dadurch wird eine Ge-Konzentration an einer Grenzfläche 440 zwischen der dielektrischen Schicht 410 und der Kanalschicht 402 von mehr als etwa 30 % auf weniger als etwa 25 % gesenkt, aber die Erfindung ist nicht darauf beschränkt.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 412a auch in die erste Opferkappe 420 eindiffundieren, und dadurch kann die erste dielektrische Schicht 412a, die eine Siliziumgermaniumoxid-Schicht ist, in eine Siliziumoxidschicht umgewandelt werden. Somit kann nach dem Schritt 314 eine dielektrische Schicht 410' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 410' die ursprüngliche zweite dielektrische Schicht 412b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 412a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 410' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 410' niedriger als 1,5 %.
  • In den 3 und 4D wird in einem Schritt 315 die zweite Opferkappe 420' entfernt, um die dielektrische Schicht 410' freizulegen. In den 3 und 4E wird in einem Schritt 316 eine Halbleiter-Gateschicht 450 über der dielektrischen Schicht 410' hergestellt. Bei einigen Ausführungsformen dient die dielektrische Schicht 410' als eine dielektrische Gateschicht für ein Transistorbauelement, und die Dicke der dielektrischen Schicht 410' kann etwa 10 Å bis etwa 50 Å betragen, aber die Erfindung ist nicht darauf beschränkt. Bei diesen Ausführungsformen kann die Gateschicht ein Halbleitermaterial, zum Beispiel dotiertes Polysilizium, aufweisen, um als die Halbleiter-Gateschicht 450 zu dienen.
  • In 4F wird bei einigen Ausführungsformen eine strukturierte Hartmaske 452 auf der Halbleiter-Gateschicht 450 hergestellt, und die Halbleiter-Gateschicht 450 wird durch die strukturierte Hartmaske 452 strukturiert, sodass eine Gatestruktur mit der Halbleiter-Gateschicht 450 und der dielektrischen Schicht 410' erhalten wird. Bei einigen Ausführungsformen können in einem Schritt 317 Source-/Drain-Erweiterungsbereiche 460 in dem Substrat 400 auf zwei Seiten der Gatestruktur hergestellt werden, Abstandshalter 462 können auf Seitenwänden der Gatestruktur hergestellt werden, und ein Source/Drain 464 kann hergestellt werden. Der Source/Drain 464 wird in dem Substrat 400 auf zwei Seiten der Gatestruktur und der Abstandshalter 462 hergestellt. Bei einigen Ausführungsformen kann der Source/Drain 464 eine verspannte Source-/Drain-Struktur (S/D-Struktur) sein. Die verspannten S/D-Strukturen 464 können durch Aufwachsen eines verspannten Materials in Aussparungen (nicht dargestellt) mit einem Epitaxieprozess hergestellt werden. Bei einigen Ausführungsformen kann eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats 400 verschieden sein. Bei einigen Ausführungsformen können die verspannten S/D-Strukturen 464 Ge, SiGe, InAs, InGaAs, InSb, GaSb, InAlP, InP oder eine Kombination davon aufweisen, aber die Erfindung ist nicht darauf beschränkt. Dadurch wird eine Halbleiterstruktur erhalten, wie etwa ein planares SiGe-MOSFET-Bauelement 40, das in 4F gezeigt ist.
  • Bei dem Verfahren 30 zum Herstellen einer Halbleiterstruktur wird ein kappenfreier Dielektrikum-Entwurf verwendet. Gemäß dem Verfahren 30 ist die Ge-Konzentration in der dielektrischen Schicht 410' niedriger als 3 % oder sogar niedriger als 1,5 %. Somit wird der Gate-Leckstrom (Jg) durch die dielektrische Schicht 410' verringert, und die Zuverlässigkeit des SiGe-MOSFET-Bauelements 40 wird verbessert. Darüber hinaus werden mit dem Verfahren 30 auch die Grenzflächen-Haftstellendichte (Dit) und die Dichte von Grenzflächenzuständen reduziert. Dadurch wird die Trägerbeweglichkeit durch die SiGe-Kanalschicht 402 verbessert, während das Problem der Verschlechterung der Trägerbeweglichkeit, das von der hohen Dit und der hohen Dichte von Grenzflächenzuständen verursacht wird, abgeschwächt wird.
  • Im Verlauf der IC-Evolution hat die Funktionsdichte (d. h., die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten. MOSFET-Bauelemente sind bisher normalerweise mit einer dielektrischen Gateschicht, die SiO aufweist, und einer Gate-Elektrode, die Polysilizium aufweist, hergestellt worden, wie vorstehend dargelegt worden ist. Da die Strukturgrößen weiter abnehmen, ist der Wunsch entstanden, die dielektrische SiO-Gateschicht und die Polysilizium-Gate-Elektrode durch ein High-k-Gatedielektrikum bzw. eine Metall-Gate-Elektrode zu ersetzen, um die Bauelementleistung zu verbessern. Bei einigen Ausführungsformen kann das Verfahren 30 eine Anzahl von Schritten (321 bis 328) umfassen. Bei einigen Ausführungsformen kann nach dem Schritt 317 der Schritt 321 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen können nach dem Schritt 321 die Schritte 327 und 328 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen können nach dem Schritt 321 die Schritte 322 bis 328 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt.
  • Wenn die Größe der integrierten Schaltkreise weiter verringert wird, nimmt eine Kern-Betriebsspannung ab. Es ist zu erwarten, dass die Kern-Betriebsspannung noch weiter abnimmt, wenn die Größe der integrierten Schaltkreise noch weiter verringert wird. Wenn die Kern-Betriebsspannung abnimmt, bleibt eine E/A-Betriebsspannung auf einem höheren Wert. Es ist zu erwarten, dass dadurch die MOS-Bauelemente in einem E/A-Bereich und einem Kernbereich bei unterschiedlichen Betriebsspannungen arbeiten. Dadurch können unterschiedliche Schritte zum Herstellen von Bauelementen in dem E/A-Bereich und dem Kernbereich durchgeführt werden. Zum Beispiel werden bei einigen Ausführungsformen die vorgenannten Schritte 311 bis 316 durchgeführt, um ein Bauelement 40a, das eine Polysilizium-Gate-Elektrode 450 aufweist, in einem E/A-Bereich 404a gleichzeitig mit einem Bauelement 40b, das die Polysilizium-Gate-Elektrode 450 aufweist, in einem Kernbereich 404b herzustellen, wie in 5 gezeigt ist.
  • Bei einigen Ausführungsformen wird eine dielektrische Struktur 470 über dem Substrat 400 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Struktur 470 eine Ätzstoppschicht, z. B. eine Kontakt-Ätzstoppschicht (CESL) 472, und verschiedene dielektrische Schichten, z. B. eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 474, aufweisen, die über dem Substrat 400 hergestellt werden, nachdem die verspannten S/D-Strukturen 464 hergestellt worden sind. Bei einigen Ausführungsformen umfasst die CESL 472 eine SiN-Schicht, eine SiCN-Schicht, eine SiON-Schicht und/oder andere Materialien, die auf dem Fachgebiet bekannt sind. Bei einigen Ausführungsformen weist die ILD-Schicht 474 Materialien wie TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (FSG), Phosphorsilicatglas (PSG) und Borsilicatglas (BSG), und/oder andere geeignete dielektrische Materialien auf. Dadurch werden das SiGe-MOSFET-Bauelement 40a und das SiGe-MOSFET-Bauelement 40b in die dielektrische Struktur 470 eingebettet.
  • Bei einigen Ausführungsformen können die Schritte 321, 327 und 328 durchgeführt werden, um ein MOSFET-Bauelement 40a, das eine Metall-Gate-Elektrode aufweist, in dem E/A-Bereich 404a herzustellen, aber die Erfindung ist nicht darauf beschränkt. Daher ist in den 6A bis 6D nur das Bauelement 40a in dem E/A-Bereich 404a gezeigt. Bei einigen Ausführungsformen dient die Halbleiter-Gateschicht 450 (d. h., die Polysilizium-Gate-Elektrode) als eine Opfergatestruktur, die auch als eine Dummy-Gatestruktur bekannt ist, in einem Ersatzgate(RPG)-Ansatz. In den 3 und 6A kann bei einigen Ausführungsformen nach dem Abscheiden der CESL 472 und der ILD-Schicht 474 ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Planarisierung (CMP), durchgeführt werden, um einen Teil der dielektrischen Struktur 470, einen Teil des Abstandshalters 462 und die strukturierte Hartmaske 452 zu entfernen. Dadurch wird eine Oberseite der Halbleiter-Gatestruktur 450 freigelegt, wie in 6A gezeigt ist.
  • In den 3 und 6B wird in einem Schritt 321 die Halbleiter-Gatestruktur 450 entfernt. Dadurch entsteht ein Gategraben 454 in der dielektrischen Struktur 470 und den Abstandshaltern 462. Außerdem wird die dielektrische Schicht 410' durch eine Unterseite des Gategrabens 454 freigelegt.
  • In den 3 und 6C wird in einem Schritt 327 eine dielektrische High-k-Schicht 480 auf der dielektrischen Schicht 410' hergestellt. Bei einigen Ausführungsformen kann die dielektrische High-k-Schicht 480 Hafniumoxid (HfO2), Zirconiumoxid (ZrO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), Hafniumoxidnitrid (HfOxNy), andere geeignete Metalloxide oder Kombinationen davon aufweisen. Außerdem dient die dielektrische Schicht 410' als eine Grenzflächenschicht (IL) zwischen der dielektrischen High-k-Schicht 480 und der Kanalschicht 402.
  • In den 3 und 6D wird in einem Schritt 328 eine metallische Gatestruktur 482 über der dielektrischen High-k-Schicht 480 hergestellt. Bei einigen Ausführungsformen kann die metallische Gatestruktur 482 zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 484 und eine Spaltfüll-Metallschicht 486 umfassen. Die metallische Sperrschicht kann zum Beispiel unter anderem TiN aufweisen. Die Austrittsarbeits-Metallschicht 484 kann unter anderem eine einzelne Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder eine Multischicht aus zwei oder mehr dieser Materialien aufweisen. Für einen n-Kanal-FET werden TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als die Austrittsarbeits-Metallschicht 484 verwendet, und für einen p-Kanal-FET werden TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und/oder Co als die Austrittsarbeits-Metallschicht 484 verwendet. Bei einigen Ausführungsformen kann die Spaltfüll-Metallschicht 486 ein leitfähiges Material wie Al, Cu, AlCu oder W aufweisen, aber das Material ist nicht darauf beschränkt.
  • Dementsprechend wird mit dem Verfahren 30 ein planarer SiGe-MOSFET 40a mit einer Metall-Gate-Elektrode in dem E/A-Bereich 404a erhalten.
  • Im Gegensatz zu dem Bauelement in dem E/A-Bereich 404a kann das Bauelement 40b, das eine Metall-Gate-Elektrode aufweist, in dem Kernbereich 404b mit den Schritten 321 bis 328 hergestellt werden, aber die Erfindung ist nicht darauf beschränkt. Daher ist in den 7A bis 7H nur das Bauelement 40b in dem Kernbereich 404b gezeigt. Bei einigen Ausführungsformen dient die Halbleiter-Gateschicht 450 (d. h., die Polysilizium-Gate-Elektrode) als ein Opfergate, das auch als ein Dummy-Gate bekannt ist, in einem Ersatzgate(RPG)-Ansatz. In den 3 und 7A kann, wie vorstehend dargelegt worden ist, bei einigen Ausführungsformen nach dem Abscheiden der CESL 472 und der ILD-Schicht 474 ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um einen Teil der dielektrischen Struktur 470, einen Teil des Abstandshalters 462 und die strukturierte Hartmaske 452 zu entfernen. Dadurch wird eine Oberseite der Halbleiter-Gatestruktur 450 freigelegt. In einem Schritt 321 wird die Halbleiter-Gatestruktur 450 entfernt. Dadurch entsteht ein Gategraben 454 in der dielektrischen Struktur 470 und den Abstandshaltern 462. Außerdem wird die dielektrische Schicht 410' durch eine Unterseite des Gategrabens 454 freigelegt.
  • In den 3 und 7B wird in einem Schritt 322 die dielektrische Schicht 410' entfernt. Dadurch wird die Kanalschicht 402, wie etwa der erste Teil 402U, durch die Unterseite des Gategrabens 454 freigelegt.
  • In den 3 und 7C wird in einem Schritt 323 eine weitere dielektrische Schicht 414 auf der Kanalschicht 402 hergestellt. Die dielektrische Schicht 414 kann ein Halbleiteroxid aufweisen. Die dielektrische Schicht 414 kann zum Beispiel eine Siliziumoxidschicht sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 414 eine erste dielektrische Schicht 416a und eine zweite dielektrische Schicht 416b umfassen. Wie in 7C gezeigt ist, ist die erste dielektrische Schicht 416a zwischen die zweite dielektrische Schicht 416b und die Kanalschicht 402 geschichtet. Bei einigen Ausführungsformen kann die erste dielektrische Schicht 416a eine III-V-Verbindungshalbleiteroxid-Schicht sein, und die zweite dielektrische Schicht 416b kann eine Siliziumoxidschicht sein. Die erste dielektrische Schicht 416a kann zum Beispiel unter anderem eine Siliziumgermaniumoxid(SixGeyO)-Schicht sein, wobei x etwa 0,6 bis etwa 1 ist und y etwa 0,4 bis etwa 0 ist. Bei einigen Ausführungsformen kann die III-V-Verbindungshalbleiteroxid-Schicht eine systemeigene Oxidschicht sein, die spontan auf einer Oberfläche der Kanalschicht 402 aufgewachsen wird. Die erste dielektrische Schicht 416a kann zum Beispiel eine systemeigene Siliziumgermaniumoxid-Schicht sein, die spontan auf der Oberfläche der Kanalschicht 402 aufgewachsen wird. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 416b eine Siliziumoxidschicht, und zwar eine chemische Oxidschicht, sein. Die zweite dielektrische Schicht 416b kann durch geeignete thermische Oxidation oder Abscheidung hergestellt werden. Das Verfahren zum Herstellen der zweiten dielektrischen Schicht 416b kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Bei einigen Ausführungsformen beträgt eine Dicke der dielektrischen Schicht 414 weniger als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann, wenn die zweite dielektrische Schicht 416b der dielektrischen Schicht 414 durch Abscheidung hergestellt wird, die zweite dielektrische Schicht 416b Seitenwände des Gategrabens 454 und Oberseiten der Abstandshalter 462 und der dielektrischen Struktur 470 bedecken, wie in 7C gezeigt ist, aber die Erfindung ist nicht darauf beschränkt.
  • In den 3 und 7D wird in einem Schritt 324 eine dritte Opferkappe 422, die Silizium aufweist, auf der dielektrischen Schicht 414 hergestellt. Bei einigen Ausführungsformen kann die dritte Opferkappe 422 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der dritten Opferkappe 422 mehr als etwa 10 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dritte Opferkappe 422 mit ähnlichen Verfahren wie den vorstehend beschriebenen hergestellt werden, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • In den 3 und 7E wird in einem Schritt 325 das Substrat 400 getempert, um die dritte Opferkappe 422 in eine vierte Opferkappe 422' umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 432 durchgeführt, wobei die Einzelheiten des Temperprozesses 432 denen der vorstehend beschriebenen Temperprozesse ähnlich sein können, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Während des Temperprozesses 432 können Ge-Atome aus der Kanalschicht 402 und aus der ersten dielektrischen Schicht 416a diffundieren. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 416b hindurchgehen und dann zusammen mit Si-Atomen in der dritten Opferkappe 422 verbleiben. Dadurch wird die dritte Opferkappe 422, die Silizium aufweist, in die vierte Opferkappe 422' umgewandelt, die Siliziumgermanium aufweist. Die vierte Opferkappe 422' kann Ge-Atome aus der Kanalschicht 402 und aus der ersten dielektrischen Schicht 416a aufweisen. Es ist zu beachten, dass die Dicke der dritten Opferkappe 422 (die nunmehr der vierte Opferkappe 422' ist) mehr als 10 Å beträgt, um ausreichend Platz für die Ge-Atome zu bieten.
  • Es ist zu beachten, dass der erste Teil 402U' der Kanalschicht 402 in dem Kernbereich 404b zwei Temperprozesse durchlaufen kann (d. h., den Temperprozess 430 und den Temperprozess 432), sodass mehr Ge-Atome aus dem ersten Teil 402U' der Kanalschicht 402 in dem Kernbereich 404b diffundieren können. Dadurch kann die Ge-Konzentration in dem ersten Teil 402U' der Kanalschicht 402 in dem Kernbereich 404b weiter gesenkt werden.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 416a auch in die dritte Opferkappe 422 eindiffundieren, und dadurch kann die erste dielektrische Schicht 416a, die eine Siliziumgermaniumoxid-Schicht umfasst, in eine Siliziumoxidschicht umgewandelt werden. Dementsprechend kann nach dem Schritt 325 eine dielektrische Schicht 414' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 414' die ursprüngliche zweite dielektrische Schicht 416b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 416a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 414' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 414' niedriger als 1,5 %.
  • In den 3 und 7F wird in einem Schritt 326 die vierte Opferkappe 422' entfernt, um die dielektrische Schicht 414' freizulegen. Bei einigen Ausführungsformen dient die dielektrische Schicht 414' als eine IL für ein Transistorbauelement, und eine Dicke der dielektrischen Schicht 414' kann weniger als etwa 20 Å betragen, aber die Erfindung ist nicht darauf beschränkt.
  • In den 3 und 7G wird in einem Schritt 327 eine dielektrische High-k-Schicht 480 auf der dielektrischen Schicht 414' hergestellt. Bei einigen Ausführungsformen kann die dielektrische High-k-Schicht 480 HfO2, ZrO2, La2O3, Al2O3, TiO2, Y2O3, SrTiO3, HfOxNy, andere geeignete Metalloxide oder Kombinationen davon aufweisen.
  • In den 3 und 7H wird in einem Schritt 328 eine metallische Gatestruktur 482 über der dielektrischen High-k-Schicht 480 hergestellt. Bei einigen Ausführungsformen kann die metallische Gatestruktur 482 zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 484 und eine Spaltfüll-Metallschicht 486 umfassen. Die metallische Sperrschicht kann zum Beispiel unter anderem TiN aufweisen. Die Austrittsarbeits-Metallschicht 484 kann unter anderem eine einzelne Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder eine Multischicht aus zwei oder mehr dieser Materialien aufweisen. Für einen n-Kanal-FET werden TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als die Austrittsarbeits-Metallschicht 484 verwendet, und für einen p-Kanal-FET werden TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und/oder Co als die Austrittsarbeits-Metallschicht 484 verwendet. Bei einigen Ausführungsformen kann die Spaltfüll-Metallschicht 486 ein leitfähiges Material wie Al, Cu, AlCu oder W aufweisen, aber das Material ist nicht darauf beschränkt.
  • Dementsprechend wird gemäß dem Verfahren 30 ein planarer SiGe-MOSFET 40b mit einer Metall-Gate-Elektrode in dem Kernbereich 404b erhalten.
  • Wenn bei dem Verfahren 30 das planare SiGe-MOSFET-Bauelement, das das Metallgate 40a aufweist, in dem E/A-Bereich 404a benötigt wird, können die Schritte 327 und 328 nach dem Schritt 321 durchgeführt werden, und wenn das planare SiGe-MOSFET-Bauelement, das das Metallgate 40b aufweist, in dem Kernbereich 404b benötigt wird, können die Schritte 322 bis 328 nach dem Schritt 321 durchgeführt werden. Bei einigen Ausführungsformen kann in dem Schritt 321 die Halbleiter-Gateschicht 450 in beiden Bauelementen 40a und 40b gleichzeitig entfernt werden, und nach dem Entfernen der Halbleiter-Gateschicht kann eine Schutzschicht (nicht dargestellt) in dem E/A-Bereich 404a hergestellt werden, um die dielektrische Schicht 410' in dem Bauelement 40a in dem E/A-Bereich 404a zu schützen. Die Schritte 322 bis 326 können an dem Bauelement 40b in dem Kernbereich 404b durchgeführt werden, ohne das Bauelement 40a in dem E/A-Bereich 404a zu beeinträchtigen. Bei diesen Ausführungsformen kann die Schutzschicht entfernt werden, nachdem die vierte Opferkappe 422' (im Schritt 326) entfernt worden ist, und die dielektrische High-k-Gateschicht 480 und die metallische Gatestruktur 482 können in den Gategräben 454 in dem SiGe-MOSFET-Bauelement 40a in dem E/A-Bereich 404a und dem MOSFET-Bauelement 40b in dem Kernbereich 404b hergestellt werden.
  • In 8 wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Substrat 400 mit einem ersten Bereich 404a (d. h., einem E/A-Bereich) und einem zweiten Bereich 404b (d. h., einem Kernbereich) auf. Die Halbleiterstruktur weist außerdem eine Kanalschicht 402, die in dem ersten Bereich 404a angeordnet ist, und eine Kanalschicht 402 auf, die in dem zweiten Bereich 404b angeordnet ist. Wie vorstehend dargelegt worden ist, weist die Kanalschicht 402 in dem ersten Bereich 404a eine Ge-Verbindung, wie etwa Siliziumgermanium, auf, und die Kanalschicht 402 in dem zweiten Bereich 404b weist ebenfalls eine Ge-Verbindung, wie etwa Siliziumgermanium, auf. Bei einigen Ausführungsformen weist die Kanalschicht 402 in dem ersten Bereich 404a einen ersten Teil 402U und einen zweiten Teil 402L auf, wobei die Ge-Konzentration in dem ersten Teil 402U niedriger als die in dem zweiten Teil 402L ist. Bei einigen Ausführungsformen weist die Kanalschicht 402 in dem zweiten Bereich 404b einen ersten Teil 402U' und den zweiten Teil 402L auf, wobei die Ge-Konzentration in dem ersten Teil 402U' niedriger als die in dem zweiten Teil 402L ist. Bei einigen Ausführungsformen können die zweiten Teile 402L der Kanalschichten 402 in dem ersten und dem zweiten Bereich 404a und 404b die gleiche Ge-Konzentration haben. Da jedoch der erste Teil 402U' der Kanalschicht 402 in dem Kernbereich 404b zwei Temperprozesse durchlaufen kann (d. h., den Temperprozess 430 und den Temperprozess 432), können mehr Ge-Atome aus dem ersten Teil 402U' der Kanalschicht 402 in dem Kernbereich 404b diffundieren. Dadurch kann die Ge-Konzentration in dem ersten Teil 402U' der Kanalschicht 402 in dem zweiten Bereich 404b niedriger als die Ge-Konzentration in dem ersten Teil 402U der Kanalschicht 402 in dem ersten Bereich 404a sein.
  • Bleiben wir bei 8, in der die Halbleiterstruktur weiterhin eine dielektrische Schicht 410', die auf der Kanalschicht 402 in dem ersten Bereich 404a angeordnet ist, und eine dielektrische Schicht 414' aufweist, die auf der Kanalschicht 402 in dem zweiten Bereich 404b angeordnet ist. Bei einigen Ausführungsformen dienen die dielektrische Schicht 410' und die dielektrische Schicht 414' als eine Grenzflächenschicht (IL), wobei eine dielektrische High-k-Schicht 480 auf der dielektrischen Schicht 410' bzw. der dielektrischen Schicht 414' angeordnet ist, wie in 8 gezeigt ist. Auf der dielektrischen High-k-Schicht 480 können eine Metall-Gate-Elektrode, die eine Austrittsarbeits-Metallschicht 484 und eine Spaltfüll-Metallschicht 486 umfasst, hergestellt werden, wie in 8 gezeigt ist.
  • Die dielektrische Schicht 410' hat eine Dicke T1, und die dielektrische Schicht 414' hat eine Dicke T2. Bei einigen Ausführungsformen ist die Dicke T1 der dielektrischen Schicht 410' in dem ersten Bereich 404a größer als die Dicke T2 der dielektrischen Schicht 414' in dem zweiten Bereich 404b. Bei einigen Ausführungsformen beträgt die Dicke T1 der dielektrischen Schicht 410' in dem ersten Bereich 404a etwa 10 Å bis etwa 50 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen beträgt die Dicke T2 der dielektrischen Schicht 414' in dem zweiten Bereich 404b weniger als 20 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 410' in dem ersten Bereich 404a zwischen der dielektrischen High-k-Schicht 480 und der Kanalschicht 402 angeordnet sein und kann eben sein, wie in 8 gezeigt ist. Bei einigen Ausführungsformen kann die dielektrische Schicht 414' in dem zweiten Bereich 404b nicht nur zwischen der dielektrischen High-k-Schicht 480 und der Kanalschicht 402, sondern auch zwischen der High-k-Schicht 480 und dem Abstandshalter 462 angeordnet sein. Außerdem kann die dielektrische Schicht 414' U-förmig sein, wie in 8 gezeigt ist. Außerdem sind Teile der dielektrischen Schicht 414' in Kontakt mit dem Abstandshalter 462, und ein Teil der dielektrischen Schicht 414' ist in Kontakt mit der Kanalschicht 402. Bei einigen Ausführungsformen ist eine Dicke der Teile der dielektrischen Schicht 414', die in Kontakt mit dem Abstandshalter 462 sind, kleiner als eine Dicke des Teils der dielektrischen Schicht 414', der in Kontakt mit der Kanalschicht 402 ist, aber die Erfindung ist nicht darauf beschränkt. Wenn jedoch die dielektrische Schicht 414' durch Oxidation oder thermische Oxidation hergestellt wird, kann sie bei einigen Ausführungsformen eben sein, obwohl dies nicht dargestellt ist.
  • Bei dem Verfahren 30 ist die Ge-Konzentration in den dielektrischen Schichten 410' und 414' niedriger als 3 % oder sogar niedriger als 1,5 %, wobei die Ge-Konzentration in der dielektrischen Schicht 414' noch kleiner als die in der dielektrischen Schicht 410' sein kann. Dadurch wird der Gate-Leckstrom (Jg) durch die dielektrischen Schichten 410' und 414' verringert, und die Zuverlässigkeit der SiGe-MOSFET-Bauelemente 40a und 40b wird verbessert. Darüber hinaus werden mit dem Verfahren 30 auch die Grenzflächen-Haftstellendichte (Dit) und die Dichte von Grenzflächenzuständen reduziert. Daher wird die Trägerbeweglichkeit der SiGe-MOSFET-Bauelemente 40a und 40b durch die SiGe-Kanalschicht 402 verbessert, während das Problem der Verschlechterung der Trägerbeweglichkeit, das von der hohen Dit und der hohen Dichte von Grenzflächenzuständen verursacht wird, abgeschwächt wird.
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen geführt, wie etwa dem FinFET-Bauelement. FinFET-Bauelemente werden mit einer dünnen „Finne“ oder „Finnenstruktur“ hergestellt, die sich vertikal von einem Substrat erstreckt, wobei eine Gate-Elektrode über der Finne hergestellt wird. Dadurch entsteht der Kanal des FinFET-Bauelements. Bei einigen Ausführungsformen kann der vorstehend beschriebene kappenfreie Dielektrikum-Entwurf in nicht-planare Transistorbauelemente, wie etwa FinFET-Bauelemente, integriert werden. Das FinFET-Bauelement kann zum Beispiel ein CMOS-Bauelement (CMOS: komplementärer Metalloxidhalbleiter) sein, das ein p-MOS-FinFET-Bauelement und ein n-MOS-FinFET-Bauelement umfasst. Die folgende Beschreibung geht mit der Beschreibung eines CMOS-FinFET-Bauelements weiter, um verschiedene Ausführungsformen der vorliegenden Erfindung zu erläutern. Es ist jedoch klar, dass die Anmeldung nicht auf einen speziellen Typ von Bauelement beschränkt werden sollte, wenn nicht ausdrücklich angegeben.
  • Der vorgenannte kappenfreie Dielektrikum-Entwurf, der vorstehend beschrieben worden ist, kann in nicht-planare Transistorbauelemente, wie etwa FinFET-Bauelemente, integriert werden. 9 ist ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer Halbleiterstruktur, und die 10A bis 10F sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist. Bei einigen Ausführungsformen wird ein Verfahren 50 zum Herstellen einer Halbleiterstruktur 60 bereitgestellt, wobei das Verfahren 50 eine Anzahl von Schritten (511 bis 517) umfasst.
  • Die 10A bis 10F sind schematische Darstellungen, die eine Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen, die gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist. In den 9 und 10A wird in einem Schritt 511 ein Substrat 600 mit einer Kanalschicht erhalten. Bei einigen Ausführungsformen der vorliegenden Erfindung kann das Substrat 600 aus Si oder anderen Halbleitermaterialien hergestellt werden. Alternativ oder zusätzlich kann das Substrat 600 andere elementare Halbleitermaterialien, wie etwa Ge, aufweisen. Bei einigen Ausführungsformen wird das Substrat 600 aus einem Verbindungshalbleiter hergestellt, wie etwa SiC, GaAs, InAs, InP oder dergleichen. Bei einigen Ausführungsformen wird das Substrat 600 aus einem Legierungshalbleiter hergestellt, wie etwa SiGe, SiGeC, GaAsP, GaInP oder dergleichen. Bei einigen Ausführungsformen weist das Substrat 600 eine Epitaxialschicht auf. Zum Beispiel weist das Substrat 600 eine Epitaxialschicht über einem Volumenhalbleiter auf. Bei einigen Ausführungsformen kann das Substrat 600 ein SOI-Substrat oder ein Germanium-auf-Isolator(GOI)-Substrat sein. Bei einigen Ausführungsformen kann das Substrat 600 verschiedene dotierte Bereiche und andere geeignete Strukturelemente aufweisen.
  • Bei einigen Ausführungsformen kann ein Antidurchgreif-Implantationsbereich (APT-Bereich) (nicht dargestellt) in dem Substrat 600 hergestellt werden. Der APT-Bereich wird zum Reduzieren des Vorschwellenwert-Source-Drain-Leckverlusts und der Drain-induzierten Barrierenabsenkung (DIBL) verwendet. Bei einigen Ausführungsformen kann der APT-Bereich ein n- oder ein p-APT-Bereich sein. Bei einigen Ausführungsformen wird der n-APT-Bereich durch Dotieren mit einem n-Dotanden, wie etwa As, P oder Antimon (Sb), erhalten. Bei einigen Ausführungsformen wird der p-APT-Bereich durch Dotieren mit einem p-Dotanden, wie etwa Bor (B) oder Borfluorid (BF2), erhalten. Bei einigen Ausführungsformen kann eine thermische Behandlung durchgeführt werden, um den Dotanden in dem APT-Bereich zu aktivieren. Bei einigen Ausführungsformen erfolgt die thermische Behandlung unter anderem durch rasches thermisches Tempern.
  • Wie in 10A gezeigt ist, sind eine Finnenstruktur 602a und eine Finnenstruktur 602b über dem Substrat 600 angeordnet, und sie ragen aus dem Substrat 600 heraus. Außerdem weist jede Finnenstruktur 602a und 602b eine Halbleiterschicht auf. Bei einigen Ausführungsformen können die Finnenstruktur 602a und das Substrat 600 das gleiche Material, wie etwa Si, aufweisen. Alternativ können die Finnenstruktur 602a und das Substrat 600 unterschiedliche Materialien aufweisen. Bei einigen Ausführungsformen kann die Finnenstruktur 602b andere Materialien als das Substrat 600 aufweisen. Zum Beispiel kann das Substrat 600 Silizium aufweisen, und die Finnenstruktur 602b kann Siliziumgermanium aufweisen. Die Finnenstruktur 602b kann als ein weiteres Beispiel Siliziumcarbid oder Sn aufweisen. Bei einigen Ausführungsformen werden die Finnenstruktur 602a und die Finnenstruktur 602b als Finnenstrukturen aufgefasst, die unterschiedliche Halbleiterschichten aufweisen. Unter anderem umfasst die Finnenstruktur 602a zum Beispiel eine Si-Schicht, während die Finnenstruktur 602b eine Si1-xGex-Schicht umfasst, wobei der Germanium-Anteil x 0 bis 1 ist. Bei einigen Ausführungsformen kann der Ge-Anteil höher als 0,35 sein, aber die Erfindung ist nicht darauf beschränkt.
  • Die Finnenstrukturen 602a und 602b können mit einem subtraktiven Ätzverfahren durch Strukturieren des Substrats 600 und Maskieren der Finnenstruktur 602b hergestellt werden, während eine Substanz eingebracht wird, um das Material der Finnenstruktur 602b so zu modifizieren, dass es ein Verbindungshalbleitermaterial oder ein anderes Material umfasst, das von dem Material des Substrats 600 verschieden ist. Die Finnenstruktur 602b kann mit einem epitaxialen Aufwachsprozess, einem Implantationsprozess, einem Abscheidungsprozess oder einer anderen Art von Prozess so modifiziert werden, dass sie ein Material aufweist, das von dem des Substrats 600 verschieden ist. Außerdem kann zwischen den Finnenstrukturen 602a und 602b eine Isolationsstruktur 603 angeordnet werden, um die Finnenstrukturen 602a und 602b elektrisch zu isolieren.
  • Bei einigen Ausführungsformen kann die Isolationsstruktur 603 zwischen den Finnenstrukturen 602a und 602b durch Abscheiden eines Isoliermaterials über und zwischen den Finnenstrukturen 602a und 602b und durch Entfernen von überschüssigem Isoliermaterial über Oberseiten der Finnenstrukturen 602a und 602b zum Beispiel mit einem CMP-Prozess und/oder einem Ätzprozess hergestellt werden. Bei anderen Ausführungsformen kann die Isolationsstruktur 603 über dem Substrat 600 hergestellt werden und kann mit einer Struktur für die Finnenstrukturen 602a und 602b strukturiert werden. Dann werden die Finnenstrukturen 602a und 602b epitaxial in den Strukturen aufgewachsen, die in der Isolationsstruktur 603 hergestellt worden sind. Zum Herstellen der Finnenstruktur 602a und der Finnenstruktur 602b können zwei getrennte Prozesse verwendet werden, sodass die Finnenstrukturen 602a und 602b zum Beispiel in Abhängigkeit von der gewünschten Funktionalität für die spezielle Art von FinFET-Bauelementen, in denen sie verwendet werden, unterschiedliche Materialien aufweisen. Bei noch weiteren Ausführungsformen können auch Kombinationen aus subtraktiven Ätzprozessen und epitaxialen Aufwachsprozessen zum Herstellen der Finnenstrukturen 602a und 602b verwendet werden. Zum Beispiel kann die Finnenstruktur 602a mit einem subtraktiven Ätzprozess hergestellt werden, und zumindest ein Teil der Finnenstruktur 602b kann mit einem epitaxialen Aufwachsprozess hergestellt werden. Vor oder nach der Herstellung der Finnenstrukturen 602a und 602b kann die Isolationsstruktur 603 ausgespart werden, sodass eine Oberseite der Isolationsstruktur 603 bis unter die Oberseiten der Finnenstrukturen 602a und 602b vertieft wird, wie in 10A gezeigt ist.
  • In den 9 und 10B wird in einem Schritt 512 eine dielektrische Schicht 610 auf den Finnenstrukturen 602a und 602b hergestellt. Die dielektrische Schicht 610 kann ein Halbleiteroxid aufweisen. Zum Beispiel kann die dielektrische Schicht 610 eine Siliziumoxidschicht sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 610 eine erste dielektrische Schicht 612a und eine zweite dielektrische Schicht 612b oder eine erste dielektrische Schicht 612a' und eine zweite dielektrische Schicht 612b' umfassen. Wie in 10B gezeigt ist, ist die erste dielektrische Schicht 612a zwischen die zweite dielektrische Schicht 612b und die Finnenstruktur 602b geschichtet, und die erste dielektrische Schicht 612a' ist zwischen die zweite dielektrische Schicht 612b und die Finnenstruktur 602a geschichtet. Bei einigen Ausführungsformen können die ersten dielektrischen Schichten 612a und 612a' eine III-V-Verbindungshalbleiteroxid-Schicht sein. Bei einigen Ausführungsformen kann die III-V-Verbindungshalbleiteroxid-Schicht eine systemeigene Oxidschicht sein, die spontan auf einer Oberfläche der Finnenstrukturen 602a bzw. 602b aufgewachsen wird. Die erste dielektrische Schicht 612a kann zum Beispiel eine systemeigene Siliziumgermaniumoxid(SixGeyO)-Schicht sein, die spontan auf einer Oberfläche der SiGe-Finnenstruktur 602b aufgewachsen wird, wobei x etwa 0,6 bis etwa 1 ist und y etwa 0,4 bis etwa 0 ist. Die erste dielektrische Schicht 612a' kann eine systemeigene Siliziumoxidschicht sein, die spontan auf einer Oberfläche der Si-Finnenstruktur 602a aufgewachsen wird. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 612b eine chemische Oxidschicht sein, die durch geeignete thermische Oxidation oder Abscheidung hergestellt wird. Das Verfahren zum Herstellen der zweiten dielektrischen Schicht 612b kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Bei einigen Ausführungsformen beträgt eine Dicke der dielektrischen Schicht 610 (d. h., eine Summe aus der Dicke der zweiten dielektrischen Schicht 612b und einer Dicke der ersten dielektrischen Schicht 612a oder 612') etwa 10 Å bis etwa 50 Å, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen ist die Dicke der dielektrischen Schicht 610 kleiner als 20 Å, aber die Erfindung ist nicht darauf beschränkt.
  • Bleiben wir bei den 9 und 10C. In einem Schritt 513 wird eine erste Opferkappe 620, die Silizium aufweist, auf der dielektrischen Schicht 610 hergestellt. Bei einigen Ausführungsformen kann die erste Opferkappe 620 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der ersten Opferkappe 620 mehr als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Das Verfahren zum Herstellen der ersten Opferkappe 620 kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Bei einigen Ausführungsformen wird die erste Opferkappe 620 konform hergestellt, sodass sie die Finnenstrukturen 602a und 602b, das Substrat 600 und die Isolationsstruktur 503 bedeckt, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen ist die Dicke der ersten Opferkappe 620 so groß, dass der Zwischenraum zwischen den Finnenstrukturen 602a und 602b von der ersten Opferkappe 620 gefüllt wird, aber die Erfindung ist nicht darauf beschränkt.
  • In den 9 und 10D wird in einem Schritt 614 das Substrat 600 getempert, um die erste Opferkappe 620 in eine zweite Opferkappe 620' umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 630 durchgeführt, wobei die Einzelheiten des Temperprozesses 630 denen der vorstehend beschriebenen Temperprozesse ähnlich sein können, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Während des Temperprozesses 630 diffundieren Ge-Atome aus der Finnenstruktur 602b und aus der ersten dielektrischen Schicht 612a über der Finnenstruktur 602b. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 612b hindurchgehen und dann zusammen mit Si-Atomen in der ersten Opferkappe 620 verbleiben. Dadurch wird die erste Opferkappe 620, die Silizium aufweist, in die zweite Opferkappe 620' umgewandelt, die Siliziumgermanium aufweist. Mit anderen Worten, die zweite Opferkappe 620' kann Ge-Atome aus der Finnenstruktur 602b und aus der ersten dielektrischen Schicht 612a aufweisen. Es ist zu beachten, dass die Dicke der ersten Opferkappe 620 (die nunmehr der zweite Opferkappe 620' ist) mehr als 20 Å beträgt, um ausreichend Platz für die Ge-Atome zu bieten.
  • Bei einigen Ausführungsformen werden die erste dielektrische Schicht 612a', die Siliziumoxid aufweist, und die zweite dielektrische Schicht 612b, die Siliziumoxid aufweist, über der Finnenstruktur 602a während des Temperprozesses 630 verdichtet, sodass die Qualität der dielektrischen Siliziumoxidschicht 610' über der Finnenstruktur 602a verbessert wird.
  • Wie vorstehend dargelegt worden ist, können Ge-Atome aus der Halbleiterschicht in der Finnenstruktur 602b diffundieren. Dementsprechend kann ein Teil der Finnenstruktur 602b Ge-Atome verlieren. Es ist zu beobachten, dass es bei einigen Ausführungsformen wahrscheinlich ist, dass ein Teil, meistens ein äußerer Teil, der Finnenstruktur 602b eine Ge-Diffusion zeigt. Daher wird der Teil mit einer niedrigeren Ge-Konzentration als ein erster Teil 602O identifiziert und definiert, während der andere Teil, meistens ein Teil, der sich in dem ersten Teil 602O befindet und eine höhere Ge-Konzentration als der erste Teil 602O hat, als ein zweiter Teil 602I identifiziert und definiert wird. Bei einigen Ausführungsformen kann die Ge-Konzentration in dem zweiten Teil 602I im Wesentlichen gleich der ursprünglichen Ge-Konzentration in der Finnenstruktur 602b sein. Der erste Teil 602O der Finnenstruktur 602b hat eine erste Ge-Konzentration vor dem Tempern des Substrats 600 und eine zweite Ge-Konzentration nach dem Tempern des Substrats 600. Bei einigen Ausführungsformen ist die erste Ge-Konzentration in dem ersten Teil 602O im Wesentlichen gleich der Ge-Konzentration in dem zweiten Teil 602I, die die ursprüngliche Ge-Konzentration ist. Die zweite Ge-Konzentration in dem ersten Teil 602O ist niedriger als die erste Ge-Konzentration in dem ersten Teil 602O und die Ge-Konzentration in dem zweiten Teil 602I. Zum Beispiel können die erste Ge-Konzentration in dem ersten Teil 602O und die Ge-Konzentration in dem zweiten Teil 602I unter anderem höher als etwa 30 % sein, während die zweite Ge-Konzentration in dem ersten Teil 602O niedriger als etwa 25 % sein kann. Dadurch wird eine Ge-Konzentration an einer Grenzfläche 640 zwischen der dielektrischen Schicht 610 und der Finnenstruktur 602b von mehr als etwa 30 % auf weniger als etwa 25 % gesenkt, aber die Erfindung ist nicht darauf beschränkt.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 612a auch in die erste Opferkappe 620 eindiffundieren, und dadurch kann die erste dielektrische Schicht 612a, die eine Siliziumgermaniumoxid-Schicht ist, in eine Siliziumoxidschicht umgewandelt werden. Dementsprechend kann nach dem Schritt 314 eine dielektrische Schicht 610' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 610' die ursprüngliche zweite dielektrische Schicht 612b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 612a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 610' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 610' niedriger als 1,5 %.
  • In den 9 und 10E wird in einem Schritt 515 die zweite Opferkappe 620' entfernt, um die dielektrische Schicht 610' freizulegen. In den 9 und 10F wird in einem Schritt 516 eine Halbleiter-Gateschicht 650 über der dielektrischen Schicht 610' hergestellt. Bei einigen Ausführungsformen dient die dielektrische Schicht 610' als eine Gate-Elektrodenschicht für ein Transistorbauelement, und eine Dicke der dielektrischen Schicht 610' kann etwa 10 Å bis etwa 50 Å betragen, aber die Erfindung ist nicht darauf beschränkt. Bei diesen Ausführungsformen kann die Gateschicht ein Halbleitermaterial aufweisen, und es wird zum Beispiel dotiertes Polysilizium abgeschieden, um als die Halbleiter-Gateschicht 650 zu dienen.
  • Bleiben wir bei 10F. Bei einigen Ausführungsformen wird eine strukturierte Hartmaske 652 auf der Halbleiter-Gateschicht 650 hergestellt, und die Halbleiter-Gateschicht 650 wird durch die strukturierte Hartmaske 652 strukturiert, sodass eine Gatestruktur mit der Halbleiter-Gateschicht 650 und der dielektrischen Schicht 610' erhalten wird. Dementsprechend entsteht eine Kanalschicht in den Finnenstrukturen 602a und 602b unter der Gatestruktur.
  • In 11 können bei einigen Ausführungsformen Source-/Drain-Erweiterungsbereiche (nicht dargestellt) in dem Substrat 600 auf zwei Seiten der Gatestruktur hergestellt werden, und Abstandshalter (nicht dargestellt) können auf Seitenwänden der Gatestruktur hergestellt werden. In einem Schritt 517 können ein Source/Drain 664a und ein Source/Drain 664b für unterschiedliche Bauelemente in dem Substrat 600 auf zwei Seiten der Gatestruktur und den Abstandshaltern hergestellt werden. Bei einigen Ausführungsformen kann zumindest der Source/Drain 664b eine verspannte Source-/Drain-Struktur (S/D-Struktur) für unterschiedliche Bauelemente sein. Die verspannten S/D-Strukturen können durch Aufwachsen eines verspannten Materials in Aussparungen (nicht dargestellt) mit einem Epitaxieprozess hergestellt werden. Bei einigen Ausführungsformen kann eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats 600 verschieden sein. Bei einigen Ausführungsformen können Materialien zum Herstellen der verspannten S/D-Strukturen den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Dementsprechend wird eine Halbleiterstruktur erhalten, wie etwa ein nicht-planares MOSFET-Bauelement (d. h., ein FinFET-Bauelement) 60, das in 11 gezeigt ist.
  • Bei dem Verfahren 50 zum Herstellen der Halbleiterstruktur wird ein kappenfreier Dielektrikum-Entwurf verwendet. Gemäß dem Verfahren 50 ist die Ge-Konzentration in der dielektrischen Schicht 610' niedriger als 3 % oder sogar niedriger als 1,5 %. Somit wird der Gate-Leckstrom (Jg) durch die dielektrische Schicht 610' verringert, und die Zuverlässigkeit des MOSFET-Bauelements 60, das die SiGe-Finnenstruktur 602b aufweist, wird verbessert. Darüber hinaus werden mit dem Verfahren 50 auch die Grenzflächen-Haftstellendichte (Dit) und die Dichte von Grenzflächenzuständen reduziert. Daher wird die Trägerbeweglichkeit durch die SiGe-Kanalschicht in der Finnenstruktur 602b verbessert, während das Problem der Verschlechterung der Trägerbeweglichkeit, das von der hohen Dit und der hohen Dichte von Grenzflächenzuständen verursacht wird, abgeschwächt wird.
  • Wie vorstehend dargelegt worden ist, kann bei einigen Ausführungsformen ein Metallgate-Ansatz gewählt werden, um ein High-k-Gatedielektrikum und eine Metall-Gate-Elektrode zum Verbessern der Bauelementleistung zu verwenden. Das Verfahren 50 kann eine Anzahl von Schritten (521 bis 528) umfassen. Bei einigen Ausführungsformen kann nach dem Schritt 517 der Schritt 521 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen können nach dem Schritt 521 die Schritte 527 und 528 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt. Bei anderen Ausführungsformen können nach dem Schritt 521 die Schritte 522 bis 528 durchgeführt werden, aber die Erfindung ist nicht darauf beschränkt.
  • Kommen wir nun zu 12. Wie vorstehend dargelegt worden ist, ist zu erwarten, dass Bauelemente in einem E/A-Bereich und einem Kernbereich bei unterschiedlichen Betriebsspannungen arbeiten, und daher können unterschiedliche Prozesse zum Herstellen der Bauelemente in dem E/A-Bereich und dem Kernbereich durchgeführt werden. Zum Beispiel werden bei einigen Ausführungsformen die vorgenannten Schritte 511 bis 517 durchgeführt, um ein FinFET-Bauelement 60a, das eine Polysilizium-Gate-Elektrode 650 aufweist, in einem E/A-Bereich 604a gleichzeitig mit einem FinFET-Bauelement 60b, das die Polysilizium-Gate-Elektrode 650 aufweist, in einem Kernbereich 604b herzustellen, wie in 12 gezeigt ist.
  • Bei einigen Ausführungsformen kann eine dielektrische Struktur (nicht dargestellt) über dem Substrat 600 hergestellt werden, sodass das FinFET-Bauelement 60a und das FinFET-Bauelement 60b beide in die dielektrische Struktur eingebettet werden. Bei einigen Ausführungsformen kann die dielektrische Struktur eine CESL (nicht dargestellt) und verschiedene dielektrische Schichten, z. B. eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht), aufweisen, die über dem Substrat 600 hergestellt werden, nachdem die verspannten S/D-Strukturen hergestellt worden sind. Die Materialien, die zum Herstellen der CESL und der ILD-Schichten verwendet werden, können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber nicht wiederholt.
  • Bei einigen Ausführungsformen können die Schritte 521, 527 und 528 durchgeführt werden, um ein FinFET-Bauelement 60a, das eine Metall-Gate-Elektrode aufweist, in dem E/A-Bereich 604a herzustellen, aber die Erfindung ist nicht darauf beschränkt. Daher ist in den 13A bis 13C nur das FinFET-Bauelement 60a in dem E/A-Bereich 604a gezeigt. Bei einigen Ausführungsformen dient die Halbleiter-Gateschicht 650 (d. h., die Polysilizium-Gate-Elektrode) als eine Opfergatestruktur, die auch als eine Dummy-Gatestruktur bekannt ist, in einem Ersatzgate(RPG)-Ansatz. In den 9 und 13A kann bei einigen Ausführungsformen nach dem Herstellen der dielektrischen Struktur ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um einen Teil der dielektrischen Struktur, einen Teil des Abstandshalters und die strukturierte Hartmaske 652 zu entfernen. Anschließend wird in einem Schritt 521 die Halbleiter-Gateschicht 650 entfernt. Dadurch entsteht ein Gategraben 654 in der dielektrischen Struktur und den Abstandshaltern. Außerdem wird die erste dielektrische Schicht 610' durch den Gategraben 654 freigelegt, wie in 13A gezeigt ist.
  • In den 9 und 13B wird in dem Schritt 527 eine dielektrische High-k-Schicht 680 auf der dielektrischen Schicht 610' hergestellt. Die Materialien, die zum Herstellen der dielektrischen High-k-Schicht 680 verwendet werden, können die Gleichen wie die vorgenannten Materialien sein, und daher werden Einzelheiten der Kürze halber weggelassen. Bei diesen Ausführungsformen dient die dielektrische Schicht 610' als eine Grenzflächenschicht (IL) zwischen der dielektrischen High-k-Schicht 680 und den Finnenstrukturen 602a und 602b.
  • In den 9 und 13C werden in dem Schritt 528 metallische Gatestrukturen 682a und 682b über der dielektrischen High-k-Schicht 680 hergestellt. Bei einigen Ausführungsformen kann die metallische Gatestruktur 682a zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 684a für das nMOS-Bauelement und eine Spaltfüll-Metallschicht 686 umfassen, während die metallische Gatestruktur 682b zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 684b für das pMOS-Bauelement und eine Spaltfüll-Metallschicht 686 umfassen kann. Die Materialien zum Herstellen der Sperrschicht, der Austrittsarbeits-Metallschichten 684a und 684b und der Spaltfüll-Metallschicht 686 können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • Dementsprechend wird bei dem Verfahren 50 ein FinFET-Bauelement 60a mit einem Metallgate in dem E/A-Bereich 604a erhalten. Das FinFET-Bauelement kann ein n-FinFET-Bauelement und/oder ein p-FinFET-Bauelement sein. Das n- und das p-FinFET-Bauelement können elektrisch verbunden werden, sodass ein CMOS-Bauelement in dem E/A-Bereich 604a entsteht, wie in 13C gezeigt ist.
  • Im Gegensatz zu dem Bauelement in dem E/A-Bereich 604a kann das FinFET-Bauelement 60b, das eine Metall-Gate-Elektrode aufweist, in dem Kernbereich 604b mit den Schritten 521 bis 528 hergestellt werden, aber die Erfindung ist nicht darauf beschränkt. Daher ist in den 14A bis 14H nur das FinFET-Bauelement 60b in dem Kernbereich 604b gezeigt. Bei einigen Ausführungsformen dient die Halbleiter-Gateschicht 650 (d. h., die Polysilizium-Gate-Elektrode) als ein Opfergate, das auch als ein Dummy-Gate bekannt ist, in einem Ersatzgate(RPG)-Ansatz. In den 9 und 14A werden, wie vorstehend dargelegt worden ist, nach dem Abscheiden der CESL und der ILD-Schicht ein Teil der dielektrischen Struktur, ein Teil des Abstandshalters und die strukturierte Hartmaske entfernt, um eine Oberseite der Halbleiter-Gateschicht 650 freizulegen, und in einem Schritt 521 wird die Halbleiter-Gateschicht 650 entfernt. Dadurch entsteht ein Gategraben 654 in der dielektrischen Schicht und den Abstandshaltern. Außerdem wird die dielektrische Schicht 610' durch den Gategraben 654 freigelegt.
  • In den 9 und 14B wird in einem Schritt 522 die dielektrische Schicht 610' entfernt. Dadurch werden die Finnenstrukturen 602a und 602b in dem Kernbereich 604b durch den Gategraben 654 freigelegt.
  • In den 9 und 14C wird in einem Schritt 523 eine weitere dielektrische Schicht 614 auf den Finnenstrukturen 602a und 602b hergestellt. Die dielektrische Schicht 614 kann ein Halbleiteroxid aufweisen. Die dielektrische Schicht 614 kann zum Beispiel eine Siliziumoxidschicht sein, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann die dielektrische Schicht 614 eine erste dielektrische Schicht 616a und eine zweite dielektrische Schicht 616b über der Finnenstruktur 602b oder aber eine erste dielektrische Schicht 616a' und eine zweite dielektrische Schicht 616b über der Finnenstruktur 602a umfassen. Wie in 14C gezeigt ist, ist die erste dielektrische Schicht 616a zwischen die zweite dielektrische Schicht 616b und die Finnenstruktur 602b geschichtet, während die erste dielektrische Schicht 616a' zwischen die zweite dielektrische Schicht 616b und die Finnenstruktur 602a geschichtet ist. Bei einigen Ausführungsformen kann die erste dielektrische Schicht 616a eine III-V-Verbindungshalbleiteroxid-Schicht sein. Bei einigen Ausführungsformen kann die III-V-Verbindungshalbleiteroxid-Schicht eine systemeigene Oxidschicht sein, die spontan auf einer Oberfläche der Finnenstrukturen 602a und 602b aufgewachsen wird. Die erste dielektrische Schicht 616a kann zum Beispiel eine systemeigene Siliziumgermaniumoxid-Schicht sein, die spontan auf der Oberfläche der Finnenstruktur 602b aufgewachsen wird. Bei einigen Ausführungsformen kann die erste dielektrische Schicht 616a' eine systemeigene Siliziumoxidschicht sein, die spontan auf der Oberfläche der Finnenstruktur 602a aufgewachsen wird. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 616b eine Siliziumoxidschicht sein. Bei einigen Ausführungsformen kann die zweite dielektrische Schicht 616b eine chemische Oxidschicht sein, die durch geeignete thermische Oxidation oder Abscheidung hergestellt wird. Das Verfahren zum Herstellen der zweiten dielektrischen Schicht 616b kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Bei einigen Ausführungsformen beträgt eine Dicke der dielektrischen Schicht 614 weniger als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann, wenn die zweite dielektrische Schicht 616b der dielektrischen Schicht 614 durch Abscheidung hergestellt wird, die zweite dielektrische Schicht 616b Oberseiten und Seitenwände der Finnenstrukturen 602a und 602b und Oberseiten der Isolationsstruktur 603 bedecken, wie in 14C gezeigt ist, aber die Erfindung ist nicht darauf beschränkt.
  • In den 9 und 14D wird in einem Schritt 524 eine dritte Opferkappe 622, die Silizium aufweist, auf der dielektrischen Schicht 614 hergestellt. Bei einigen Ausführungsformen kann die dritte Opferkappe 622 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der dritten Opferkappe 622 mehr als etwa 10 Å, aber die Erfindung ist nicht darauf beschränkt. Das Verfahren zum Herstellen der dritten Opferkappe 622 kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden die Einzelheiten der Kürze halber weggelassen.
  • In den 9 und 14E wird in einem Schritt 525 das Substrat 600 getempert, um die dritte Opferkappe 622 in eine vierte Opferkappe 622' umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 632 durchgeführt, wobei die Einzelheiten des Temperprozesses 632 denen der vorstehend beschriebenen Temperprozesse ähnlich sein können, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Während des Temperprozesses 632 können Ge-Atome aus der Finnenstruktur 602b und aus der ersten dielektrischen Schicht 616a diffundieren. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 616b hindurchgehen und dann zusammen mit Si-Atomen in der dritten Opferkappe 622 verbleiben. Dadurch wird die dritte Opferkappe 622, die Silizium aufweist, in die vierte Opferkappe 622' umgewandelt, die Siliziumgermanium aufweist. Mit anderen Worten, die vierte Opferkappe 622' kann Ge-Atome aus der Finnenstruktur 602b und aus der ersten dielektrischen Schicht 616a aufweisen. Es ist zu beachten, dass die Dicke der dritten Opferkappe 622 (die nunmehr der vierte Opferkappe 622' ist) mehr als 10 Å beträgt, um ausreichend Platz für die Ge-Atome zu bieten.
  • Es ist zu beachten, dass der erste Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b zwei Temperprozesse durchlaufen kann (d. h., den Temperprozess 630 und den Temperprozess 632), sodass mehr Ge-Atome aus dem ersten Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b diffundieren können. Dementsprechend kann die Ge-Konzentration in dem ersten Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b weiter sinken.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 616a auch in die dritte Opferkappe 622 eindiffundieren, und dadurch kann die erste dielektrische Schicht 616a, die eine Siliziumgermaniumoxid-Schicht ist, in eine Siliziumoxidschicht umgewandelt werden. Dementsprechend kann nach dem Schritt 525 eine dielektrische Schicht 614' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 614' die ursprüngliche zweite dielektrische Schicht 616b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 616a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 614' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 614' niedriger als 1,5 %.
  • In den 9 und 14F wird in einem Schritt 526 die vierte Opferkappe 622' entfernt, um die dielektrische Schicht 614' freizulegen. Bei einigen Ausführungsformen dient die dielektrische Schicht 614' als eine IL für ein Transistorbauelement, und eine Dicke der dielektrischen Schicht 614' kann weniger als etwa 20 Å betragen, aber die Erfindung ist nicht darauf beschränkt.
  • In den 9 und 14G wird in dem Schritt 527 eine dielektrische High-k-Schicht 680 auf der dielektrischen Schicht 614' hergestellt. Bei einigen Ausführungsformen können Materialien, die zum Herstellen der dielektrischen High-k-Schicht 680 verwendet werden, den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • In den 9 und 14H werden in dem Schritt 528 metallische Gatestrukturen 682a und 682b über der dielektrischen High-k-Schicht 680 hergestellt. Bei einigen Ausführungsformen kann die metallische Gatestruktur 682a zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 684a für ein nMOS-Bauelement und eine Spaltfüll-Metallschicht 686 umfassen, während die metallische Gatestruktur 682b zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 684b für ein pMOS-Bauelement und eine Spaltfüll-Metallschicht 686 umfassen kann. Die Materialien zum Herstellen der Sperrschicht, der Austrittsarbeits-Metallschichten 684a und 684b und der Spaltfüll-Metallschicht 686 können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • Dementsprechend werden mit dem Verfahren 50 FinFET-Bauelemente mit Metallgates in dem Kernbereich 604b erhalten. Das FinFET-Bauelement kann ein n-FinFET-Bauelement oder ein p-FinFET-Bauelement sein. Das n- und das p-FinFET-Bauelement können elektrisch verbunden werden, sodass ein CMOS-Bauelement in dem Kernbereich 604b entsteht, wie in 14H gezeigt ist.
  • Wenn bei dem Verfahren 50 das FinFET-Bauelement 60a, das ein Metallgate aufweist, in dem E/A-Bereich 604a hergestellt werden soll, können nach dem Schritt 521 die Schritte 527 und 528 durchgeführt werden, und wenn das FinFET-Bauelement 60b, das ein Metallgate aufweist, in dem Kernbereich 604b hergestellt werden soll, können nach dem Schritt 521 die Schritte 522 bis 528 durchgeführt werden. Bei einigen Ausführungsformen kann in dem Schritt 521 die Halbleiter-Gateschicht 650 in beiden Bauelementen 60a und 60b gleichzeitig entfernt werden, und nach dem Entfernen der Halbleiter-Gateschicht kann eine Schutzschicht (nicht dargestellt) in dem E/A-Bereich 604a hergestellt werden, um die dielektrische Schicht 610' in dem Bauelement 60a in dem E/A-Bereich 604a zu schützen. Die Schritte 522 bis 526 können an dem Bauelement 60b in dem Kernbereich 604b durchgeführt werden, ohne das Bauelement 60a in dem E/A-Bereich 604a zu beeinträchtigen. Bei diesen Ausführungsformen kann die Schutzschicht entfernt werden, nachdem die vierte Opferkappe 622' (im Schritt 526) entfernt worden ist, und die dielektrische High-k-Gateschicht 680 und die metallischen Gatestrukturen 682a und 682b können in den Gategräben 654 in dem SiGe-MOSFET-Bauelement 60a in dem E/A-Bereich 604a sowie in dem MOSFET-Bauelement 60b in dem Kernbereich 604b hergestellt werden.
  • In 15 wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Substrat 600 mit einem ersten Bereich 604a (d. h., einem E/A-Bereich) und einem zweiten Bereich 604b (d. h., einem Kernbereich) auf. Die Halbleiterstruktur kann in dem ersten Bereich 604a und dem zweiten Bereich 604b Finnenstrukturen 602a mit Silizium-Kanalschichten und kann in dem ersten Bereich 604a und dem zweiten Bereich 604b Finnenstrukturen 602b mit Siliziumgermanium-Kanalschichten aufweisen. Bei einigen Ausführungsformen weist die Finnenstruktur 602b in dem ersten Bereich 604a einen ersten Teil 602O und einen zweiten Teil 602I auf, wobei die Ge-Konzentration in dem ersten Teil 602O niedriger als die in dem zweiten Teil 602I ist. Bei einigen Ausführungsformen weist die Finnenstruktur 602b in dem zweiten Bereich 604b einen ersten Teil 602O' und den zweiten Teil 602I auf, wobei die Ge-Konzentration in dem ersten Teil 602O' niedriger als die in dem zweiten Teil 602I ist. Bei einigen Ausführungsformen können die zweiten Teile 602I der Finnenstrukturen 602b in dem ersten und dem zweiten Bereich 604a und 604b die gleiche Ge-Konzentration haben. Da jedoch der erste Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b zwei Temperprozesse durchlaufen kann (d. h., den Temperprozess 630 und den Temperprozess 632), können mehr Ge-Atome aus dem ersten Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b diffundieren. Dementsprechend kann die Ge-Konzentration in dem ersten Teil 602O' der Finnenstruktur 602b in dem Kernbereich 604b niedriger als die Ge-Konzentration in dem ersten Teil 602O der Finnenstruktur 602a in dem E/A-Bereich 604a sein.
  • Bleiben wir bei 15, in der die Halbleiterstruktur weiterhin eine dielektrische Schicht 610' mit einer Dicke T1, die auf den Finnenstrukturen 602a und 602b in dem ersten Bereich 604a angeordnet ist, und eine dielektrische Schicht 614' mit einer Dicke T2 aufweist, die auf den Finnenstrukturen 602a und 602b in dem zweiten Bereich 604b angeordnet ist. Bei einigen Ausführungsformen können die dielektrische Schicht 610' und die dielektrische Schicht 614' als eine IL dienen, wobei eine dielektrische High-k-Schicht 680 auf der dielektrischen Schicht 610' bzw. der dielektrischen Schicht 614' angeordnet ist, wie in 15 gezeigt ist. Bei diesen Ausführungsformen kann eine Metall-Gate-Elektrode auf der dielektrischen High-k-Schicht 680 hergestellt werden, wie in 15 gezeigt ist. Die Metall-Gate-Elektrode kann unterschiedliche Austrittsarbeits-Metallschichten für n- und p-FinFET-Bauelemente aufweisen. Bei einigen Ausführungsformen können unterschiedliche p-Austrittsarbeits-Metallschichten in dem E/A-Bereich 604a und dem Kernbereich 604b hergestellt werden. Ebenso können unterschiedliche n-Austrittsarbeits-Metallschichten in dem E/A-Bereich 604a und dem Kernbereich 604b hergestellt werden.
  • Bei einigen Ausführungsformen ist die Dicke T1 der dielektrischen Schicht 610' in dem ersten Bereich 604a größer als die Dicke T2 der dielektrischen Schicht 614' in dem zweiten Bereich 604b. Bei einigen Ausführungsformen beträgt die Dicke T1 der dielektrischen Schicht 610' in dem ersten Bereich 604a etwa 10 Å bis etwa 50 Å, aber die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen beträgt die Dicke T2 der dielektrischen Schicht 614' in dem zweiten Bereich 604b weniger als 20 Å, aber die Erfindung ist nicht darauf beschränkt. Außerdem ist die dielektrische Schicht 610' in Kontakt mit den Finnenstrukturen 602a und 602b und der Isolationsstruktur 603 in dem E/A-Bereich 604a, und die dielektrische Schicht 614' ist in Kontakt mit den Finnenstrukturen 602a und 602b und der Isolationsstruktur 603 in dem Kernbereich 604b. Bei einigen Ausführungsformen ist eine Dicke des Teils der dielektrischen Schicht 610', der in Kontakt mit der Isolationsstruktur 603 ist, kleiner als eine Dicke des Teils der dielektrischen Schicht 610', der in Kontakt mit den Finnenstrukturen 602a und 602b in dem ersten Bereich 604a ist. In ähnlicher Weise ist eine Dicke des Teils der dielektrischen Schicht 614', der in Kontakt mit der Isolationsstruktur 603 ist, kleiner als eine Dicke des Teils der dielektrischen Schicht 614', der in Kontakt mit den Finnenstrukturen 602a und 602b in dem zweiten Bereich 604b ist.
  • Bleiben wir weiterhin bei 15. Die Halbleiterstruktur weist außerdem eine Gate-Elektrode auf, die auf den dielektrischen High-k-Schichten 680 in dem ersten Bereich 604a bzw. dem zweiten Bereich 604b angeordnet ist. Die Gate-Elektrode kann eine metallische Gateschicht 682a oder 682b sein, aber die Erfindung ist nicht darauf beschränkt.
  • Bei dem Verfahren 50 sind die Ge-Konzentrationen in den dielektrischen Schichten 610' und 614' niedriger als 3 % oder sogar niedriger als 1,5 %, wobei die Ge-Konzentration in der dielektrischen Schicht 614' kleiner als die in der dielektrischen Schicht 610' sein kann. Dadurch wird der Gate-Leckstrom (Jg) durch die dielektrischen Schichten 610' und 614' verringert, und die Zuverlässigkeit der FinFET-Bauelemente 60a und 60b in dem ersten Bereich 604a und dem zweiten Bereich 604b wird verbessert. Darüber hinaus werden mit dem Verfahren 50 auch die Grenzflächen-Haftstellendichte (Dit) und die Dichte von Grenzflächenzuständen reduziert. Daher wird die Trägerbeweglichkeit der FinFET-Bauelemente 60a und 60b durch die SiGe-Kanalschicht 602 verbessert, während das Problem der Verschlechterung der Trägerbeweglichkeit, das von der hohen Dit und der hohen Dichte von Grenzflächenzuständen verursacht wird, abgeschwächt wird.
  • In einem FinFET-Bauelement ist eine Gate-Elektrode zu drei Seitenflächen einer Finnenstruktur benachbart, wobei eine dielektrische Gateschicht dazwischen geschichtet ist. Da die Gatestruktur die Finnenstruktur an drei Seiten umschließt, hat der Transistor im Wesentlichen drei Gates, die den Strom durch den Finnen- oder Kanalbereich steuern. Die vierte Seite, der untere Teil des Kanalbereichs, ist jedoch von der Gate-Elektrode weit entfernt und lässt sich daher mit den Gates schlecht steuern. Im Gegensatz dazu sind bei einem GAA-FinFET-Bauelement alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umschlossen, was eine vollständigere Verarmung in dem Kanalbereich ermöglicht und zu weniger Kurzkanaleffekten auf Grund einer stärkeren Vorschwellwert-Stromschwankung (SS) und einer geringeren Drain-induzierten Barrierenabsenkung (DIBL) führt.
  • Der vorstehend beschriebene kappenfreie Dielektrikum-Entwurf kann in nicht-planare Transistorbauelemente, wie etwa GAA-FET-Bauelemente, integriert werden. Die 16, 17A bis 17F und 18 sind schematische Darstellungen, die das Verfahren zum Herstellen der Halbleiterstruktur auf verschiedenen Herstellungsstufen zeigen.
  • In 16 wird ein Substrat 700 erhalten. Bei einigen Ausführungsformen kann das Substrat 700 ein Halbleitersubstrat, wie etwa ein Si-Substrat, sein. Über dem Substrat 700 können ein Dummy-Gate (nicht dargestellt), ein Abstandshalter 702, eine Mehrzahl von Nanodrähten 704 und Source-/Drain-Bereiche 706 hergestellt werden. Außerdem ist eine dielektrische Struktur 710 über dem Substrat 700 angeordnet. Bei einigen Ausführungsformen kann die dielektrische Struktur 710 eine CESL 712 und verschiedene dielektrische Schichten, z. B. eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 714, aufweisen, die über dem Substrat 700 hergestellt werden, nachdem die Source-/Drain-Bereiche 706 hergestellt worden sind. Die Materialien zum Herstellen der CESL 712 und der ILD-Schicht 714 können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber nicht wiederholt.
  • Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 706 durch Durchführen eines epitaxialen Aufwachsprozesses hergestellt werden, der ein Epitaxiematerial bereitstellt. Bei verschiedenen Ausführungsformen können die Source-/Drain-Bereiche 706 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein anderes geeignetes Material aufweisen. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 706 in situ während des Epitaxieprozesses dotiert werden. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 706 zum Beispiel mit Bor dotiert werden. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 706 mit Kohlenstoff zu einem Si:C-Source/Drain, mit Phosphor zu einem Si:P-Source/Drain oder mit Kohlenstoff und Phosphor zu einem SiCP-Source/Drain dotiert werden. Bei einigen Ausführungsformen werden die Source-/Drain-Bereiche 706 nicht in situ dotiert, sondern es wird ein Implantationsprozess durchgeführt, um die Source-/Drain-Bereiche 706 zu dotieren.
  • In 16 wird das Dummy-Gate entfernt, um einen Gategraben 716 in der dielektrischen Struktur 710 und dem Abstandshalter 702 zu erzeugen, und die Nanodrähte 704 werden durch den Gategraben 716 freigelegt.
  • In den 17A bis 17F, die Schnittansichten entlang einer Linie I - I' von 16 sind, werden die Nanodrähte 704 durch den Gategraben 716 freigelegt. Bei einigen Ausführungsformen weist jeder Nanodraht eine Halbleiterschicht auf, die als ein Kanalbereich dient. Mit anderen Worten, der Nanodraht 704 weist die Kanalschicht auf. Bei einigen Ausführungsformen können die Nanodrähte 704 leicht geätzt werden, um verschiedene gewünschte Abmessungen und Formen zu erhalten, und die verschiedenen gewünschten Abmessungen und Formen können auf Grund von Bauelementleistungs-Erwägungen gewählt werden.
  • In 17B wird eine dielektrische Schicht 730 so hergestellt, dass sie jeden Nanodraht 704 umschließt. Bei einigen Ausführungsformen kann die dielektrische Schicht 730 eine erste dielektrische Schicht 732a und eine zweite dielektrische Schicht 732b umfassen. Die dielektrische Schicht 702 (die die erste dielektrische Schicht 732a und die zweite dielektrische Schicht 732b umfasst) kann der vorgenannten dielektrischen Schicht 610 ähnlich sein, und daher werden die Einzelheiten der Kürze halber weggelassen. Da die zweite dielektrische Schicht 732b durch Abscheidung hergestellt wird, kann die zweite dielektrische Schicht 732b Seitenwände und eine Unterseite des Gategrabens 716 bedecken, obwohl dies nicht dargestellt ist. Bei anderen Ausführungsformen ist die Dicke der dielektrischen Schicht 730 kleiner als 20 Å, aber die Erfindung ist nicht darauf beschränkt.
  • In 17C wird eine erste Opferkappe 740, die Silizium aufweist, auf der dielektrischen Schicht 730 hergestellt. Bei einigen Ausführungsformen kann die erste Opferkappe 740 eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke der ersten Opferkappe 740 mehr als etwa 20 Å, aber die Erfindung ist nicht darauf beschränkt. Das Verfahren zum Herstellen der ersten Opferkappe 740 kann den vorstehend beschriebenen Verfahren ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Bei einigen Ausführungsformen umschließt die erste Opferkappe 740 jeden Nanodraht 704 und die dielektrische Schicht 730. Bei einigen Ausführungsformen wird ein Zwischenraum zwischen den Nanodrähten 704 mit der ersten Opferkappe 740 gefüllt, wenn der Abstand zwischen benachbarten Nanodrähten 704 kleiner als 20 Å ist, wie in 17C gezeigt ist, aber die Erfindung ist nicht darauf beschränkt.
  • In 17D wird das Substrat 700 getempert, um die erste Opferkappe 740 in eine zweite Opferkappe 740', die Siliziumgermanium aufweist, umzuwandeln. Bei einigen Ausführungsformen wird ein Temperprozess 750 durchgeführt, wobei die Einzelheiten des Temperprozesses 750 denen der vorstehend beschriebenen Temperprozesse ähnlich sein können, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen. Während des Temperprozesses 750 können Ge-Atome aus den Nanodrähten 704 und aus der ersten dielektrischen Schicht 732a diffundieren. Außerdem können Ge-Atome nach oben diffundieren und durch die zweite dielektrische Schicht 732b hindurchgehen und dann zusammen mit Si-Atomen in der ersten Opferkappe 740 verbleiben. Dadurch wird die erste Opferkappe 740, die Silizium aufweist, in die zweite Opferkappe 740' umgewandelt, die Siliziumgermanium aufweist. Mit anderen Worten, die zweite Opferkappe 740' kann Ge-Atome aus den Nanodrähten 704 und aus der ersten dielektrischen Schicht 732a aufweisen. Es ist zu beachten, dass die Dicke der ersten Opferkappe 740 (die nunmehr der zweite Opferkappe 740' ist) mehr als 20 Å beträgt, um ausreichend Platz für die Ge-Atome zu bieten.
  • Wie vorstehend dargelegt worden ist, können Ge-Atome aus den Nanodrähten 704 diffundieren. Dementsprechend kann ein Teil jedes Nanodrahts 704 Ge-Atome verlieren. Es ist zu beobachten, dass es bei einigen Ausführungsformen wahrscheinlich ist, dass ein Teil, meistens ein äußerer Teil, jedes Nanodrahts 704 eine Ge-Diffusion zeigt. Daher wird der Teil mit einer niedrigeren Ge-Konzentration als ein erster Teil 704O identifiziert und definiert, während der andere Teil, meistens ein Teil, der sich in dem ersten Teil 704O befindet und eine höhere Ge-Konzentration als der erste Teil 704O hat, als ein zweiter Teil 704I identifiziert und definiert wird. Bei einigen Ausführungsformen kann die Ge-Konzentration in dem zweiten Teil 704I im Wesentlichen gleich der ursprünglichen Ge-Konzentration in den Nanodrähten 704 sein. Der erste Teil 704O jedes Nanodrahts 704 hat eine erste Ge-Konzentration vor dem Tempern des Substrats 700 und eine zweite Ge-Konzentration nach dem Tempern des Substrats 700. Bei einigen Ausführungsformen ist die erste Ge-Konzentration in dem ersten Teil 704O im Wesentlichen gleich der Ge-Konzentration in dem zweiten Teil 704I, die die ursprüngliche Ge-Konzentration ist. Die zweite Ge-Konzentration in dem ersten Teil 704O ist niedriger als die erste Ge-Konzentration in dem ersten Teil 704O und die Ge-Konzentration in dem zweiten Teil 704I. Zum Beispiel können die erste Ge-Konzentration in dem ersten Teil 704O und die Ge-Konzentration in dem zweiten Teil 704I unter anderem höher als etwa 30 % sein, während die zweite Ge-Konzentration in dem ersten Teil 704O niedriger als etwa 25 % sein kann. Dadurch wird eine Ge-Konzentration an einer Grenzfläche 742 zwischen der dielektrischen Schicht 730 und jedem Nanodraht 704 von mehr als etwa 30 % auf weniger als etwa 25 % gesenkt, aber die Erfindung ist nicht darauf beschränkt.
  • Außerdem können Ge-Atome in der ersten dielektrischen Schicht 732a auch in die erste Opferkappe 740 eindiffundieren, und dadurch kann die erste dielektrische Schicht 732a, die eine Siliziumgermaniumoxid-Schicht ist, in eine Siliziumoxidschicht umgewandelt werden. Dementsprechend kann eine dielektrische Schicht 730' entstehen, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 730' die ursprüngliche zweite dielektrische Schicht 732b, die Siliziumoxid aufweist, und die erste dielektrische Schicht 732a, die vorher Siliziumgermaniumoxid aufgewiesen hat und nun Siliziumoxid aufweist. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 730' niedriger als 3 %. Bei einigen Ausführungsformen ist die Ge-Konzentration in der dielektrischen Schicht 730' niedriger als 1,5 %.
  • In 17E wird die zweite Opferkappe 740' entfernt, um die dielektrische Schicht 730' freizulegen. Bei einigen Ausführungsformen dient die dielektrische Schicht 730' als eine IL für ein Transistorbauelement.
  • In 17F wird eine dielektrische High-k-Schicht 760 auf der dielektrischen Schicht 730' hergestellt. Die Materialien, die zum Herstellen der dielektrischen High-k-Schicht 760 verwendet werden, können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • In 17F wird eine metallische Gatestruktur 762 über der dielektrischen High-k-Schicht 760 hergestellt. Bei einigen Ausführungsformen kann die metallische Gatestruktur 762 zumindest eine metallische Sperrschicht (nicht dargestellt), eine Austrittsarbeits-Metallschicht 764 und eine Spaltfüll-Metallschicht 766 umfassen. Die Materialien zum Herstellen der Sperrschicht, der Austrittsarbeits-Metallschicht 764 und der Spaltfüll-Metallschicht 766 können den vorgenannten Materialien ähnlich sein, und daher werden ähnliche Einzelheiten der Kürze halber weggelassen.
  • Dementsprechend wird ein GAA-FET-Bauelement 70 mit einem Metallgate erhalten. Das GAA-FET-Bauelement kann ein n-GAA-FET-Bauelement oder ein p-GAA-FET-Bauelement sein. In den 17F und 18 wird dementsprechend eine Halbleiterstruktur, wie etwa das GAA-FET-Bauelement 70, bereitgestellt. Die Halbleiterstruktur umfasst ein Substrat 700 und eine Mehrzahl von Nanodrähten 704, die schwebend über dem Substrat 700 gehalten werden. Jeder Nanodraht 704 weist eine Halbleiterschicht dort auf, wo ein Kanalbereich hergestellt werden soll. Bei einigen Ausführungsformen weist jeder Nanodraht 704 eine Kanalschicht auf. Jeder Nanodraht 704 (d. h., die Halbleiterschicht oder die Kanalschicht) weist eine Ge-Verbindung, wie etwa SiGe, auf. Bei einigen Ausführungsformen weist jeder Nanodraht 704 einen ersten Teil 704O und einen zweiten Teil 704I auf, wobei die Ge-Konzentration in dem ersten Teil 704O niedriger als die in dem zweiten Teil 704I ist.
  • Bleiben wir bei den 17F und 18, in denen die Halbleiterstruktur 70 weiterhin Folgendes aufweist: eine dielektrische Schicht 730', die als eine IL dient; eine dielektrische High-k-Schicht 760, die auf der dielektrischen Schicht 730' angeordnet ist; und eine metallische Gateschicht 762, die auf der dielektrischen High-k-Schicht 760 angeordnet ist. Außerdem füllt die metallische Gateschicht 762 den Gategraben 716, wie in 18 gezeigt ist.
  • Die Ge-Konzentration in der dielektrischen Schicht 730' ist niedriger als 3 % oder sogar niedriger als 1,5 %. Dadurch wird der Gate-Leckstrom (Jg) durch die dielektrische Schicht 730' verringert, und die Zuverlässigkeit des GAA-FET-Bauelements 70 wird verbessert. Darüber hinaus werden auch die Grenzflächen-Haftstellendichte (Dit) und die Dichte von Grenzflächenzuständen reduziert. Daher wird die Trägerbeweglichkeit durch die SiGe-Kanalschicht in jedem Nanodraht 704 verbessert, während das Problem der Verschlechterung der Trägerbeweglichkeit, das von der hohen Dit und der hohen Dichte von Grenzflächenzuständen verursacht wird, abgeschwächt wird.
  • Dementsprechend stellt die vorliegende Erfindung einen kappenfreien Entwurf für eine dielektrische Gateschicht auf einer Siliziumgermanium-Kanalschicht bereit. Bei dem bereitgestellten kappenfreien Entwurf wird eine dielektrische Schicht über einer Siliziumgermaniumschicht dort hergestellt, wo ein Kanal hergestellt werden soll, und auf der dielektrischen Schicht wird eine Halbleiter-Opferschicht hergestellt. Anschließend wird ein Temperprozess durchgeführt. Während des Temperns können Ge-Atome aus der Siliziumgermaniumschicht diffundieren, durch die erste dielektrische Schicht hindurchgehen und in der Halbleiter-Opferkappe verbleiben. Dann wird die Halbleiter-Opferkappe mit den Ge-Atomen entfernt. Außerdem kann bei dem Tempern eine Grenzfläche zwischen der Siliziumgermaniumschicht und der dielektrischen Schicht verbessert werden. Dadurch wird eine dielektrische Schicht, die eine geringe Grenzflächen-Haftstellendichte hat, ohne SiGe-Verlust erhalten. Die dielektrische Schicht, die in einem pMOS-Bauelement verwendet wird, das die SiGe-Schicht dort aufweist, wo der Kanal hergestellt werden soll, reduziert den Gate-Leckstrom und verbessert dadurch die Zuverlässigkeit. Dementsprechend bietet der kappenfreie Entwurf für die dielektrische Gateschicht auf einer Siliziumgermanium-Kanalschicht eine Möglichkeit zum Erzielen einer hohen Beweglichkeit und zum Verbessern der Transistorleistung.
  • Bei einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer dielektrischen Schicht offenbart. Das Verfahren weist die folgenden Schritte auf. Ein Substrat mit einer Halbleiterschicht, die eine Ge-Verbindung aufweist, wird erhalten. Auf der Halbleiterschicht wird eine dielektrische Schicht hergestellt. Auf der dielektrischen Schicht wird eine erste Opferkappe, die Si aufweist, hergestellt. Das Substrat wird getempert, um die erste Opferkappe in eine zweite Opferkappe umzuwandeln, die SiGe aufweist. Die zweite Opferkappe wird entfernt, um die dielektrische Schicht freizulegen.
  • Bei einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Das Verfahren weist die folgenden Schritte auf. Ein Substrat mit einer Finnenstruktur, die eine Ge-Verbindung aufweist, wird erhalten. Auf der Finnenstruktur wird eine erste dielektrische Schicht hergestellt. Auf der ersten dielektrischen Schicht wird eine erste Opferkappe, die Si aufweist, hergestellt. Das Substrat wird getempert, um die erste Opferkappe in eine zweite Opferkappe umzuwandeln, die SiGe aufweist. Die zweite Opferkappe wird entfernt, um die erste dielektrische Schicht freizulegen. Eine Halbleiter-Gatestruktur wird hergestellt. In der Finnenstruktur wird ein Source/Drain hergestellt. Die Halbleiter-Gatestruktur wird entfernt, um die erste dielektrische Schicht freizulegen. Auf der ersten dielektrischen Schicht wird eine dielektrische High-k-Schicht hergestellt. Über der dielektrischen High-k-Schicht wird eine metallische Gatestruktur hergestellt.
  • Bei einer Ausführungsform der vorliegenden Erfindung wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist Folgendes auf: ein Substrat mit einem ersten Bereich und einem zweiten Bereich; eine erste Kanalschicht, die in dem ersten Bereich angeordnet ist, und eine zweite Kanalschicht, die in dem zweiten Bereich angeordnet ist; eine erste dielektrische Schicht, die auf der ersten Kanalschicht angeordnet ist, und eine zweite dielektrische Schicht, die auf der zweiten Kanalschicht angeordnet ist; und eine erste Gate-Elektrode, die auf der ersten dielektrischen Schicht angeordnet ist, und eine zweite Gate-Elektrode, die auf der zweiten dielektrischen Schicht angeordnet ist. Die erste Kanalschicht in dem ersten Bereich weist eine Ge-Verbindung mit einer ersten Ge-Konzentration auf, und die zweite Kanalschicht in dem zweiten Bereich weist eine Ge-Verbindung mit einer zweiten Ge-Konzentration auf. Die erste Ge-Konzentration in der ersten Kanalschicht ist höher als die zweite Ge-Konzentration in der zweiten Kanalschicht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer dielektrischen Schicht mit den folgenden Schritten: Empfangen eines Substrats mit einer Halbleiterschicht, die eine Germaniumverbindung, Ge-Verbindung, aufweist; Herstellen einer dielektrischen Schicht auf der Halbleiterschicht; Herstellen einer ersten Opferkappe, die Silizium, Si, aufweist, auf der dielektrischen Schicht; Tempern des Substrats, um die erste Opferkappe in eine zweite Opferkappe umzuwandeln, die Siliziumgermanium, SiGe, aufweist; und Entfernen der zweiten Opferkappe, um die dielektrische Schicht freizulegen.
  2. Verfahren nach Anspruch 1, wobei die Halbleiterschicht in dem Substrat hergestellt wird.
  3. Verfahren nach Anspruch 1 oder 2, das weiterhin das Herstellen einer Finnenstruktur umfasst, die aus dem Substrat herausragt, wobei die Halbleiterschicht in der Finnenstruktur hergestellt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Opferkappe eine amorphe Siliziumschicht oder eine Polysiliziumschicht aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der ersten Opferkappe größer als 20 Å ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Herstellen einer Halbleiter-Gate-Elektrode oder einer Metall-Gate-Elektrode umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht einen ersten Teil und einen zweiten Teil aufweist und eine Ge-Konzentration in dem ersten Teil nach dem Tempern des Substrats niedriger als eine Ge-Konzentration in dem zweiten Teil ist.
  8. Verfahren nach Anspruch 7, wobei der erste Teil der Halbleiterschicht eine erste Ge-Konzentration vor dem Tempern des Substrats und eine zweite Ge-Konzentration nach dem Tempern des Substrats hat, wobei die zweite Ge-Konzentration niedriger als die erste Ge-Konzentration ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Ge-Konzentration in der dielektrischen Schicht niedriger als 3 % ist.
  10. Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: Empfangen eines Substrats mit einer Finnenstruktur, die eine Germaniumverbindung, Ge-Verbindung, aufweist; Herstellen einer ersten dielektrischen Schicht auf der Finnenstruktur; Herstellen einer ersten Opferkappe, die Silizium, Si, aufweist, auf der ersten dielektrischen Schicht; Tempern des Substrats, um die erste Opferkappe in eine zweite Opferkappe umzuwandeln, die Siliziumgermanium, SiGe, aufweist; Entfernen der zweiten Opferkappe, um die erste dielektrische Schicht freizulegen; Herstellen einer Halbleiter-Gatestruktur; Herstellen eines Source/Drains in der Finnenstruktur; Entfernen der Halbleiter-Gatestruktur, um die erste dielektrische Schicht freizulegen; Herstellen einer dielektrischen High-k-Schicht; und Herstellen einer metallischen Gatestruktur über der dielektrischen High-k-Schicht.
  11. Verfahren nach Anspruch 10, wobei das Substrat weiterhin einen E/A-Bereich und einen Kernbereich aufweist.
  12. Verfahren nach Anspruch 11, wobei die Finnenstruktur in dem E/A-Bereich angeordnet wird und die dielektrische High-k-Schicht auf der ersten dielektrischen Schicht hergestellt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die Finnenstruktur in dem Kernbereich angeordnet wird und das Verfahren weiterhin Folgendes umfasst: Entfernen der ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht über dem Substrat; Herstellen einer dritten Opferkappe, die Si aufweist, auf der zweiten dielektrischen Schicht; Tempern des Substrats, um die dritte Opferkappe in eine vierte Opferkappe umzuwandeln, die SiGe aufweist; Entfernen der vierten Opferkappe, um die zweite dielektrische Schicht freizulegen; und Herstellen einer dielektrischen High-k-Schicht auf der zweiten dielektrischen Schicht.
  14. Verfahren nach Anspruch 13, wobei eine Dicke der zweiten dielektrischen Schicht kleiner als eine Dicke der ersten dielektrischen Schicht ist.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei die Finnenstruktur einen ersten Teil und einen zweiten Teil aufweist, wobei nach dem Tempern des Substrats eine Ge-Konzentration in dem ersten Teil niedriger als eine Ge-Konzentration in dem zweiten Teil ist.
  16. Verfahren nach Anspruch 15, wobei der erste Teil der Finnenstruktur eine erste Ge-Konzentration vor dem Tempern des Substrats und eine zweite Ge-Konzentration nach dem Tempern des Substrats hat, wobei die zweite Ge-Konzentration niedriger als die erste Ge-Konzentration ist.
  17. Halbleiterstruktur mit: einem Substrat, das einen ersten Bereich und einen zweiten Bereich aufweist; einer ersten Kanalschicht, die in dem ersten Bereich angeordnet ist, und einer zweiten Kanalschicht, die in dem zweiten Bereich angeordnet ist, wobei die erste Kanalschicht eine Ge-Verbindung mit einer ersten Ge-Konzentration aufweist und die zweite Kanalschicht eine Ge-Verbindung mit einer zweiten Ge-Konzentration aufweist; einer ersten dielektrischen Schicht, die auf der ersten Kanalschicht angeordnet ist, und einer zweiten dielektrischen Schicht, die auf der zweiten Kanalschicht angeordnet ist; und einer ersten Gate-Elektrode, die auf der ersten dielektrischen Schicht angeordnet ist, und einer zweiten Gate-Elektrode, die auf der zweiten dielektrischen Schicht angeordnet ist, wobei die erste Ge-Konzentration in der ersten Kanalschicht höher als die zweite Ge-Konzentration in der zweiten Kanalschicht ist.
  18. Halbleiterstruktur nach Anspruch 17, wobei eine Dicke der ersten dielektrischen Schicht größer als eine Dicke der zweiten dielektrischen Schicht ist.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei die erste dielektrische Schicht eine ebene Form aufweist und die zweite dielektrische Schicht eine U-Form aufweist.
  20. Halbleiterstruktur nach einem der Ansprüche 17 bis 19, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode ein metallisches Material aufweisen.
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