DE102019107953A1

DE102019107953A1 - Multiplizierende Verzögerungsregelschleifen mit Kompensation für Neuausrichtungsfehler

Info

Publication number: DE102019107953A1
Application number: DE102019107953.5A
Authority: DE
Inventors: Justin L. Fortier; Rachel Katumba
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2018-04-30
Filing date: 2019-03-27
Publication date: 2019-10-31
Also published as: US10340902B1

Abstract

Multiplizierende Verzögerungsregelschleifen (MDLLs) mit Kompensation für Neuausrichtungsfehler werden geschaffen. In bestimmten Implementierungen weist eine MDLL eine Steuerschaltung, einen gemultiplexten Oszillator und eine Integrier- und Subtrahierschaltung auf. Die Steuerschaltung speist selektiv ein Referenztaktsignal in den gemultiplexten Oszillator ein, der mit einer Einspeisungsperiode arbeitet, wenn das Referenztaktsignal eingespeist wird, und mit einer natürlichen Periode arbeitet, wenn das Referenztaktsignal nicht eingespeist wird. Die Integrier- und Subtrahierschaltung empfängt ein Oszillatorsignal von dem gemultiplexten Oszillator und stimmt eine Oszillationsfrequenz des gemultiplexten Oszillators basierend auf einer Differenz zwischen einer Integration des Oszillatorsignals über die Einspeisungsperiode und einer Integration des Oszillatorsignals über die natürliche Periode ab.

Description

Gebiet der Offenbarung
Ausführungsformen der Erfindung beziehen sich auf elektronische Systeme und insbesondere auf multiplizierende Verzögerungsregelschleifen (multiplying delay locked loops, MDLLs).
HINTERGRUND
Eine große Vielzahl von elektronischen Systemen arbeitet auf der Grundlage der Zeitvorgabe (timing) von Taktsignalen. Beispiele für elektronische Schaltungen, die auf der Grundlage von Taktsignalzeitvorgaben arbeiten, umfassen Analog/Digital-Umsetzer, Digital/Analog-Umsetzer, drahtgebundene oder optische Datenkommunikationsverbindungen und/oder Hochfrequenz-Frontends, ohne darauf beschränkt zu sein.
ZUSAMMENFASSUNG DER OFFENBARUNG
Hierin werden MDLLs mit Kompensation für Neuausrichtungsfehler (realignment error) geschaffen. Eine MDLL kann einen Oszillator, der ein Ausgangstaktsignal zum Steuern der Zeitvorgabe einer nachgeschalteten (downstream) Schaltung erzeugt, und einen Multiplexer, der verwendet wird, um periodisch ein Referenztaktsignal in den Oszillator einzuspeisen, um eine Phasenneuausrichtung bereitzustellen, umfassen. Die MDLLs hierin weisen eine Kompensation für einen Neuausrichtungsfehler auf, der sich aus der periodischen Einspeisung des Referenztaktsignals ergibt. Durch Kompensieren des Neuausrichtungsfehlers werden Ausgangstaktsignale mit höherer spektraler Reinheit erzeugt, was zu einem verbesserten Leistungsvermögen, geringeren Kosten und/oder einer verbesserten Gestaltungsflexibilität der nachgeschalteten Schaltung führt.
In einem Aspekt wird eine MDLL mit Kompensation für Neuausrichtungsfehler geschaffen. Die MDLL weist einen gemultiplexten Oszillator auf, der dazu ausgebildet ist, ein Oszillatorsignals zu erzeugen, eine Steuerschaltung, die dazu ausgebildet ist, selektiv ein Referenztaktsignal in den gemultiplexten Oszillator einzuspeisen, um eine Phasenneuausrichtung bereitzustellen, und eine Integrier- und Subtrahierschaltung, die dazu ausgebildet ist, einen Neuausrichtungsfehler des gemultiplexten Oszillators basierend auf der Bestimmung einer Differenz zwischen einem ersten Integral des Oszillatorsignals und einem zweiten Integral des Oszillatorsignals zu kompensieren.
In einem weiteren Aspekt wird ein elektronisches System geschaffen. Das elektronische System weist eine MDLL auf, die dazu ausgebildet ist, ein Ausgangstaktsignal basierend auf einer Zeitvorgabe eines Referenztaktsignals zu erzeugen, und eine nachgeschaltete Schaltung, deren Zeitvorgabe durch das Ausgangstaktsignal der MDLL gesteuert wird. Die MDLL weist einen gemultiplexten Oszillator auf, der dazu ausgebildet ist, ein Oszillatorsignal zu erzeugen, und der gemultiplexte Oszillator weist einen Multiplexer auf, der dazu ausgebildet ist, das Referenztaktsignal und das Oszillatorsignal zu empfangen. Die MDLL weist ferner eine Integrier- und Subtrahierschaltung auf, die dazu ausgebildet ist, einen Neuausrichtungsfehler des gemultiplexten Oszillators basierend auf einer Differenz zwischen einem ersten Integral des Oszillatorsignals und einem zweiten Integral des Oszillatorsignals zu kompensieren.
In einem weiteren Aspekt wird ein Verfahren zum Kompensieren eines Neuausrichtungsfehlers in einer MDLL geschaffen. Das Verfahren weist ein Erzeugen eines Oszillatorsignals unter Verwendung eines gemultiplexten Oszillators auf, was ein regelmäßiges Injizieren eines Referenztaktsignals in den gemultiplexten Oszillator einschließt, um dadurch eine Phasenneuausrichtung bereitzustellen. Das Verfahren weist ferner ein Bestimmen eines ersten Integrals des Oszillatorsignals auf, ein Bestimmen eines zweiten Integrals des Oszillatorsignals und ein Kompensieren eines Neuausrichtungsfehlers des gemultiplexten Oszillators basierend auf einer Differenz zwischen dem ersten Integral und dem zweiten Integral.
Figurenliste

1A ist ein schematisches Diagramm einer Ausführungsform einer multiplizierenden Verzögerungsregelschleife (MDLL) mit Kompensation für einen Neuausrichtungsfehler.
1B ist ein Beispiel eines Zeitdiagramms für die MDLL von 1A.
1C ist ein weiteres Beispiel eines Zeitdiagramms für die MDLL von 1A.
2 ist ein schematisches Diagramm einer weiteren Ausführungsform einer MDLL mit Kompensation für einen Neuausrichtungsfehler.
3A ist ein schematisches Diagramm einer Ausführungsform einer Integrier- und Subtrahierschaltung für eine MDLL.
3B ist ein Beispiel eines Zeitdiagramms für die Integrier- und Subtrahierschaltung von 3A.
4A ist ein schematisches Diagramm einer weiteren Ausführungsform einer Integrier- und Subtrahierschaltung für eine MDLL.
4B ist ein Beispiel eines Zeitdiagramms für die Integrier- und Subtrahierschaltung von 4A.
5 ist ein schematisches Diagramm einer weiteren Ausführungsform einer Integrier- und Subtrahierschaltung für eine MDLL.
6 ist ein schematisches Diagramm einer weiteren Ausführungsform einer MDLL mit Kompensation für einen Neuausrichtungsfehler.
7A ist ein schematisches Diagramm einer Ausführungsform eines Phasen-Frequenz-Detektors und einer Ladungspumpe (PFD/CP) mit Kalibrierung für einen Neuausrichtungsfehler.
7B ist ein schematisches Diagramm einer weiteren Ausführungsform eines PFD/CP mit einer Kalibrierung für einen Neuausrichtungsfehler.
7C ist ein Beispiel eines Zeitdiagramms für die PFD/CPs von 7A und 7B.
8A ist ein Beispiel für Messungen der Ausgangstaktleistung über der Frequenz für eine MDLL ohne Kalibrierung für einen Neuausrichtungsfehler.
8B ist ein Beispiel für Messungen der Ausgangstaktleistung über der Frequenz für eine MDLL mit einer Kalibrierung für einen Neuausrichtungsfehler.
9A ist ein schematisches Diagramm einer Ausführungsform eines Frequenzsynthesesystems.
9B ist ein schematisches Diagramm einer Ausführungsform eines Digital/Analog- Datenumsetzungssystems.
9C ist ein schematisches Diagramm einer Ausführungsform eines Analog/Digital- Datenumsetzungssystems.
9D ist ein schematisches Diagramm einer Ausführungsform eines Hochfrequenz-Frontend-Systems.

GENAUE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Die folgende genaue Beschreibung von Ausführungsformen liefert verschiedene Beschreibungen spezifischer Ausführungsformen der Erfindung. In dieser Beschreibung wird auf die Zeichnungen Bezug genommen, in denen gleiche Bezugszeichen identische oder funktional ähnliche Elemente bezeichnen können. Es versteht sich, dass in den Figuren dargestellte Elemente nicht notwendigerweise maßstabsgetreu gezeichnet sind. Darüber hinaus versteht es sich, dass bestimmte Ausführungsformen mehr Elemente als in einer Zeichnung dargestellt und/oder eine Teilmenge der in einer Zeichnung dargestellten Elemente aufweisen können. Ferner können einige Ausführungsformen eine beliebige geeignete Kombination von Merkmalen aus zwei oder mehr Zeichnungen einbeziehen.
Die Leistungsfähigkeit elektronischer Systeme, die auf der Basis der Zeitvorgabe von Taktsignalen arbeiten, wird durch die Genauigkeit und/oder Präzision der Taktsignale beeinflusst, die zum Steuern der Zeitvorgabe verwendet werden. Zum Beispiel kann die Leistungsfähigkeit solcher elektronischer Systeme durch Steuern der Zeitvorgabe unter Verwendung von Taktsignalen mit geringem Phasenrauschen und hoher spektraler Reinheit verbessert werden.
Eine multiplizierende Verzögerungsregelschleife (MDLL) ist ein Typ von elektronischer Schaltung, der zum Erzeugen eines Taktsignals zur Zeitvorgabensteuerung verwendet wird. Eine MDLL kann ein niedrigeres Phasenrauschen aufweisen als eine Phasenregelschleife (PLL), da eine MDLL weniger Phasenrauschen ansammelt. Beispielsweise weisen bestimmte MDLLs ein 1/f-Rauschprofil auf, während PLLs ein 1/f²-Rauschprofil aufweisen können.
MDLLs können in einer großen Vielzahl von Anwendungen verwendet werden. In einem Beispiel erzeugt eine MDLL ein Taktsignal zum Steuern einer zeitgesteuerten Schaltung, beispielsweise eines Analog/Digital-Umsetzers (ADC), eines Digital/Analog-Umsetzers (DAC), einer drahtgebundenen oder optischen Kommunikationsverbindung und/oder eines Hochfrequenz-Frontend (HF-Frontend). In einem weiteren Beispiel wird die MDLL verwendet, um die Eingangsreferenzfrequenz für einen Bruchteil-Synthesizer zu ändern, was dabei hilft, Grenzstörungen bei niedrigen Frequenzversätzen des Bruchteil-Synthesizers zu vermeiden. Obwohl verschiedene beispielhafte Anwendungen von MDLLs beschrieben sind, können MDLLs für eine Vielzahl von Zwecken in einem weiten Bereich von elektronischen Systemen verwendet werden.
Eine MDLL kann einen Ringoszillator und einen Multiplexer, der verwendet wird, um periodisch ein Referenztaktsignal hoher Qualität in den Ringoszillator einzuspeisen, um eine Phasenneuausrichtung bereitzustellen, aufweisen. Durch Verwenden eines Referenztaktsignals hoher Qualität zur Bereitstellung einer Phasenneuausrichtung wird ein geringes Phasenrauschen bereitgestellt. Eine derartige Neuausrichtung des Ringoszillators kann jedoch Neuausrichtungsstörungen erzeugen, die mit der Referenzrate auftreten. Zum Beispiel gibt der Ringoszillator ein Taktsignal aus, bei dem einmal alle M Zyklen das Taktsignal aufgrund eines Neuausrichtungsfehlers geringfügig länger oder kürzer als in anderen Zyklen ist. Der Mte Zyklus stellt den Zyklus der Referenzeinspeisung dar und die Zeitdifferenz zwischen dem M-ten Zyklus und den Zyklen, in denen das Referenztaktsignal nicht eingespeist wird, stellt den Neuausrichtungsfehler der MDLL dar.
Fehlt eine Korrektur und/oder Kalibrierung der Neuausrichtungsstörungen, verschlechtern die Neuausrichtungsstörungen die spektrale Reinheit des Ausgangstaktsignals der MDLL, was sich auf die Leistungsfähigkeit elektronischer Schaltungen auswirken kann, die auf der Grundlage der Zeitvorgabe des Ausgangstaktsignals der MDLL arbeiten.
In bestimmten Implementierungen hierin weist eine MDLL eine Steuerschaltung, einen gemultiplexten Oszillator und eine Integrier- und Subtrahierschaltung wie etwa einen Schalt-Widerstand-Kondensator-Integrator (Schalt-RC-Integrator) auf. Die Steuerschaltung speist selektiv ein Referenztaktsignal in den gemultiplexten Oszillator ein, der mit einer eingespeisten Periode arbeitet, wenn das Referenztaktsignal eingespeist wird, und mit einer natürlichen Periode arbeitet, wenn das Referenztaktsignal nicht eingespeist wird. Die Integrier- und Subtrahierschaltung empfängt ein Oszillatorsignal von dem gemultiplexten Oszillator und stimmt eine Oszillationsfrequenz des gemultiplexten Oszillators basierend auf einer Differenz zwischen einer Integration des Oszillatorsignals über die Einspeisungsperiode und einer Integration des Oszillatorsignals über die natürliche Periode ab.
Durch Integrieren und Subtrahieren auf diese Weise wird der Bedarf an einem Phasen-Frequenz-Detektor und einer Ladungspumpe (PFD/CP) beseitigt, wodurch Leistungsaufnahme, Fläche und/oder Komplexität der MDLL verringert werden. Darüber hinaus reduziert oder eliminiert die Integrier- und Subtrahierschaltung einen Neuausrichtungsfehler, ohne dass eine zusätzliche Kalibrierung erforderlich ist. Vielmehr wird eine Neuausrichtung zu einer Genauigkeit der Integrier- und Subtrahieroperation geliefert.
In bestimmten Implementierungen ist die Integrier- und Subtrahierschaltung ein Schalt-RC-Integrator, der ein Integral über den Einspeisungszyklus und ein Integral über den natürlichen Zyklus bestimmt, und verwendet die Differenz in den Integralen zur Abstimmung der Frequenz des gemultiplexten Oszillators. Der Schalt-RC-Integrator kann vollständig differentiell sein und einen Differenzverstärker aufweisen, der mit Auto-Nullabgleich und/oder Zerhacken arbeitet, um einen Eingangsversatz zu reduzieren und dadurch eine Genauigkeit der Integrier- und Subtrahieroperationen zu verbessern.
Somit kann der Schalt-RC-Integrator betrieben werden, um eine Differenz zwischen einem Integral eines Impulses der Einspeisungsperiode und einem Integral eines Impulses der natürlichen Periode (auch als Nichteinspeisungsperiode bezeichnet) zu bestimmen. Die resultierende Differenz in den Integralen wird in negativer Rückkopplung verwendet, um die Frequenz des gemultiplexten Oszillators abzustimmen. Im eingerasteten Zustand ist die Differenz im Wesentlichen null, was einem Zustand mit Frequenzeinrastung und im Wesentlichen keinem Neuausrichtungsfehler entspricht.
1A ist ein schematisches Diagramm einer Ausführungsform einer MDLL 10 mit Kompensation für einen Neuausrichtungsfehler. Die MDLL 10 weist einen gemultiplexten Oszillator 1, einen Teiler 2, eine Steuerschaltung 3 und eine Integrier- und Subtrahierschaltung 4 auf.
In der dargestellten Ausführungsform empfängt die MDLL 10 ein Referenztaktsignal CLKREF und erzeugt ein Ausgangstaktsignal CLK_OUT. Im eingerasteten Zustand ist eine Frequenz des Ausgangstaktsignals CLK_OUT eine positive ganze Zahl M, die größer ist als eine Frequenz des Referenztaktsignals CLK_REF. Somit wird die MDLL 10 betrieben, um die Frequenz des Referenztaktsignals CLKREF zu vervielfachen.
Wie es in 1A gezeigt ist, wird das Ausgangstaktsignal CLK_OUT in dieser Ausführungsform an die Teilerschaltung 2 geliefert. Die Teilerschaltung 2 teilt das Ausgangstaktsignal CLK_OUT, um ein geteiltes Taktsignal DIV zu erzeugen, das als Eingabe in die Steuerschaltung 3 dient. In bestimmten Implementierungen arbeitet die Teilerschaltung 2 mit einem Teiler von M, der auswählbar sein kann (beispielsweise durch digitale Steuerung der MDLL 10).
Die Steuerschaltung 3 erzeugt ein Taktauswahlsignal SEL, ein erstes Freigabesignal EN1 und ein zweites Freigabesignal EN2 basierend auf einer Zeitvorgabe des geteilten Taktsignals CLK. Das Taktauswahlsignal SEL wird verwendet, um den gemultiplexten Oszillator 1 zu steuern, um das Referenztaktsignal CLKREF selektiv in den gemultiplexten Oszillator 1 einzuspeisen. Der gemultiplexte Oszillator 1 arbeitet mit einer Einspeisungsperiode, wenn das Referenztaktsignal CLKREF eingespeist wird, und mit einer natürlichen oder Nichteinspeisungsperiode, wenn das Referenztaktsignal CLKREF nicht eingespeist wird. In bestimmten Implementierungen wird das Auswahlsignal SEL einmal alle M Zyklen des Ausgangstaktsignals CLK_OUT aktiviert.
Die Integrier- und Subtrahierschaltung 4 empfängt ein Oszillatorsignal OSC aus dem gemultiplexten Oszillator 1 und erzeugt ein Abstimmsignal TUNE zum Abstimmen einer Oszillationsfrequenz (zum Beispiel der Nichteinspeisungsperiode) des gemultiplexten Oszillators 1. Das Oszillatorsignal OSC kann ein beliebiges geeignetes Signal aus dem gemultiplexten Oszillator 1 sein, was ein Rückkopplungstaktsignal für einen Multiplexer des gemultiplexten Oszillator 1 umfasst, ohne darauf beschränkt zu sein. Die Integrier- und Subtrahierschaltung 4 steuert das Abstimmsignal TUNE auf der Basis des Vergleichs der Einspeisungsperiode des gemultiplexten Oszillators 1 mit der natürlichen Periode des gemultiplexten Oszillators 1.
Zum Beispiel kann die Integrier- und Subtrahierschaltung 4 betrieben werden, um die Frequenz des gemultiplexten Oszillators 1 auf der Basis einer Differenz zwischen einer während der Einspeisungsperiode vorgenommenen Integration und einer während der natürlichen Periode vorgenommenen Integration abzustimmen. Wie es in 1A gezeigt ist, empfängt die Integrier- und Subtrahierschaltung 4 in dieser Ausführungsform das erste Freigabesignal EN1 und das zweite Freigabesignal EN2 aus der Steuerschaltung 3. In bestimmten Implementierungen wird das erste Freigabesignal EN1 einmal alle M Zyklen aktiviert, wenn das Referenztaktsignal CLK_REF eingespeist wird, und das zweite Freigabesignal EN2 einen Zyklus nach dem Aktivieren des ersten Freigabesignals EN1 aktiviert wird.
In der dargestellten Ausführungsform steuert das erste Freigabesignal EN1 die Integration über die Einspeisungsperiode und das zweite Freigabesignal EN2 die Integration über die natürliche Periode. In bestimmten Implementierungen werden die Integrale während aufeinanderfolgender Zyklen des Oszillatorsignals OSC genommen.
Beispielsweise kann die Steuerschaltung 3 das erste Freigabesignal EN1 während einer Einspeisungsperiode aktivieren, so dass die Integrier- und Subtrahierschaltung 4 ein Integral des Oszillatorsignals OSC über mindestens einen Teil der Einspeisungsperiode bestimmt. Zusätzlich kann die Steuerschaltung das zweite Freigabesignal EN2 während einer natürlichen Periode aktivieren, so dass die Integrier- und Subtrahierschaltung 4 ein Integral des Oszillatorsignals über mindestens einen Teil der natürlichen Periode bestimmt. Die Integrier- und Subtrahierschaltung 4 bestimmt eine Differenz zwischen den Integralen und verwendet das Ergebnis zum Steuern des Abstimmsignals TUNE, wodurch eine negative Rückkopplung zum Steuern der Frequenz des gemultiplexten Oszillators 1 geliefert wird. Im eingerasteten Zustand ist die Differenz im Wesentlichen null, was einem Zustand mit Frequenzeinrastung und im Wesentlichen keinem Neuausrichtungsfehler entspricht.
1B ist ein Beispiel eines Zeitdiagramms für die MDLL 10 von 1A. Das Zeitdiagramm weist ein Diagramm des ersten Freigabesignals EN1 über der Zeit auf, ein Diagramm des zweiten Freigabesignals EN2 über der Zeit und ein Diagramm des Oszillatorsignals OSC über der Zeit.
Unter erneuter Bezugnahme auf 1A speist die Steuerschaltung 3 periodisch das Referenztaktsignal CLK_REF unter Verwendung des Taktauswahlsignals SEL in den gemultiplexten Oszillator 1 ein. Beispielsweise kann die Steuerschaltung 3 betrieben werden, um das Referenztaktsignal CLK_REF einmal alle M Zyklen des Ausgangstaktsignals CLK_OUT einzuspeisen, wobei M eine ganze Zahl größer als 1 ist. Wenn die MDLL 10 nicht eingerastet ist, kann das Ausgangstaktsignal CLK_OUT (ebenso wie das Oszillatorsignal OSC) bei Einspeisungszyklen im Vergleich zu Nichteinspeisungszyklen aufgrund eines Neuausrichtungsfehlers geringfügig länger oder kürzer sein.
Wie es in 1B gezeigt ist, unterscheidet sich, da die MDLL 10 noch keine Einrastung erreicht hat, eine Impulsbreite des Oszillatorsignals OSC basierend darauf, ob ein bestimmter Impuls einem Einspeisungszyklus, in dem das Referenztaktsignal CLKREF eingespeist wird, oder einem natürlichen Zyklus, in dem das Referenztaktsignal CLKREF nicht eingespeist wird, zugeordnet ist. In diesem Beispiel ist M gleich drei, so dass die Referenzeinspeisung einmal alle drei Zyklen erfolgt. 1B wurde mit Anmerkungen versehen, um einen eingespeisten Impuls 7, der einer Einspeisungsperiode des gemultiplexten Oszillators 1 zugeordnet ist, und einen natürlichen Impuls 8, der einer natürlichen Periode des gemultiplexten Oszillators 1 zugeordnet ist, darzustellen.
Die Differenz in der Impulsbreite zwischen dem injizierten Impuls 7 und dem natürlichen Impuls 8 stellt den Neuausrichtungsfehler der MDLL 10 dar.
Die Integrier- und Subtrahierschaltung 4 wird betrieben, um die Frequenz des gemultiplexten Oszillators 1 auf der Basis einer Differenz zwischen einer Integration über die Einspeisungsperiode (beispielsweise einem Integral des eingespeisten Impulses 7) und einer Integration über die natürliche Periode (beispielsweise einem Integral des natürlichen Impulses 8) abzustimmen, und verwendet das Ergebnis zum Steuern des Abstimmsignals TU-NE. Somit liefert die Integrier- und Subtrahierschaltung 4 eine negative Rückkopplung, um die Frequenz des gemultiplexten Oszillators 1 zu steuern. Im eingerasteten Zustand ist die Differenz im Wesentlichen null, was einem Zustand mit Frequenzeinrastung und im Wesentlichen keinem Neuausrichtungsfehler entspricht.
1C ist ein weiteres Beispiel eines Zeitdiagramms für die MDLL 10 von 1A. Das Zeitdiagramm weist ein Diagramm des Oszillatorsignals OSC über der Zeit auf, ein Diagramm des Referenztaktsignals CLKREF über der Zeit, ein Diagramm des Taktauswahlsignals SEL über der Zeit, ein Diagramm des ersten Freigabesignals EN1 über der Zeit, ein Diagramm des zweiten Freigabesignals EN2 über der Zeit und ein Diagramm des Abstimmsignals TUNE über der Zeit.
Das Zeitdiagramm wurde mit Anmerkungen versehen, um eine Zeitdifferenz Δt zwischen einer ansteigenden Flanke des Oszillatorsignals OSC und einer entsprechenden ansteigenden Flanke des Referenztaktsignals CLKREF darzustellen. Das Zeitdiagramm ist mit weiteren Anmerkungen, um die Länge verschiedener Perioden des Oszillatorsignals OSC relativ zu einer gewünschten Oszillatorperiode T_OSC zu zeigen.
2 ist ein schematisches Diagramm einer weiteren Ausführungsform einer MDLL 20 mit Kompensation für einen Neuausrichtungsfehler. Die MDLL 20 weist einen gemultiplexten Ringoszillator 11, einen Teiler 2, eine Steuerschaltung 3 und eine Integrier- und Subtrahierschaltung 4 auf.
Die MDLL 20 von 2 ist der MDLL 10 von 1A ähnlich, mit der Ausnahme, dass die MDLL 20 von 2 eine bestimmte Implementierung eines gemultiplexten Oszillators darstellt. Insbesondere weist die MDLL 20 den gemultiplexten Ringoszillator 11 auf, der einen Multiplexer 12, einen Invertierer 13, eine abstimmbare Verzögerungsschaltung 14 und einen Rückkopplungspuffer 15 aufweist. Obwohl in 2 eine Implementierung eines gemultiplexten Oszillators dargestellt ist, kann eine MDLL einen gemultiplexten Oszillator aufweisen, der auf vielfältige Weise implementiert ist, einschließlich, aber nicht beschränkt auf die Verwendung einer anderen Implementierung eines Multiplexers und/oder Oszillators.
Wie es in 2 gezeigt ist, empfängt der Multiplexer 12 das Taktauswahlsignal SEL, das eine Auswahl zwischen dem Referenztaktsignal CLKREF und einem Ringoszillatorsignal ROSC steuert. Wenn das Ringoszillatorsignal ROSC ausgewählt wird, wird der durch den Invertierer 13, die abstimmbare Verzögerungsschaltung 14 und den Rückkopplungspuffer 15 gebildete Ring nicht unterbrochen, und somit schwingt der gemultiplexte Ringoszillator 11 mit einer natürlichen Periode. Wenn jedoch das Referenztaktsignal CLKREF ausgewählt wird, wird der Ring unterbrochen und der gemultiplexte Ringoszillator 11 arbeitet mit einer Einspeisungsperiode, die dem Referenztaktsignal CLK_REF zugeordnet ist.
In der dargestellten Ausführungsform empfängt die Integrier- und Subtrahierschaltung 4 das Ringoszillatorsignal ROSC, welches die Integrier- und Subtrahierschaltung 4 verarbeitet, um ein Abstimmsignal TUNE zum Steuern einer Verzögerung der abstimmbaren Verzögerungsschaltung 14 und damit der natürlichen Periode des gemultiplexten Ringoszillators 11 zu erzeugen. Obwohl die Integrier- und Subtrahierschaltung 4 in dieser Ausführungsform eine Integration und Subtraktion an dem Ringoszillatorsignal ROSC durchführt, kann die Integrier- und Subtrahierschaltung 4 ein beliebiges geeignetes Taktsignal verarbeiten, wie beispielsweise ein weiteres Taktsignal entlang des Rings.
Somit liefert die Integrier- und Subtrahierschaltung 4 in diesem Beispiel eine Frequenzabstimmung basierend auf einer Differenz zwischen einem Integral über die Einspeisungsperiode und einem Integral über die natürliche Periode oder Nichteinspeisungsperiode. Durch Bereitstellen einer Frequenzabstimmung auf diese Weise kompensiert die Integrier- und Subtrahierschaltung 4 einen Neuausrichtungsfehler des gemultiplexten Ringoszillators 11, einschließlich eines Neuausrichtungsfehlers, der sich aus Nichtidealitäten des Multiplexers 12 ergibt.
3A ist ein schematisches Diagramm einer Ausführungsform einer Integrier- und Subtrahierschaltung 40 für eine MDLL. Die Integrier- und Subtrahierschaltung 40 veranschaulicht ein Beispiel einer geeigneten Schaltung zum Bereitstellen von Integration und Subtraktion in einer MDLL, die gemäß den Lehren hierin implementiert ist. Obwohl 3A eine Ausführungsform einer Integrier- und Subtrahierschaltung darstellt, sind die Lehren hierin auf MDLLs anwendbar, die Integrier- und Subtrahierschaltungen aufweisen, die auf eine Vielzahl von Arten implementiert sind.
Die Integrier- und Subtrahierschaltung 40 weist einen ersten Integrationsschalter 21, einen zweiten Integrationsschalter 22, einen ersten De-Integrationsschalter 23, einen zweiten De-Integrationsschalter 24, eine erste Aufwärtsstromquelle 31 und eine zweite Aufwärtsstromquelle 32, eine erste Abwärtsstromquelle 33, eine zweite Abwärtsstromquelle 34, einen Kondensator 35, ein erstes UND-Gatter 37 und ein zweites UND-Gatter 38 auf.
Wie es in 3A gezeigt ist, dient eine Spannung über den Kondensator 35 als eine Abstimmspannung Vtune zum Steuern einer Oszillationsfrequenz eines Oszillators einer MDLL. Beispielsweise kann die Abstimmspannung Vtune verwendet werden, um eine Verzögerung eines steuerbaren Verzögerungselements in einem Ringoszillator der MDLL zu steuern. Der Kondensator 35 wird von der ersten Aufwärtsstromquelle 31 geladen, wenn der erste Integrationsschalter 21 geschlossen ist, und von der zweiten Aufwärtsstromquelle 32 geladen, wenn der zweite Integrationsschalter 22 geschlossen ist. Zudem wird der Kondensator 35 durch die erste Abwärtsstromquelle 33 entladen, wenn der erste De-Integrationsschalter 23 geschlossen ist, und durch die zweite Abwärtsstromquelle 34 entladen, wenn der zweite De-Integrationsschalter 24 geschlossen ist.
In der dargestellten Ausführungsform wird eine digitale Logikschaltungsanordnung verwendet, um die Integration oder De-Integration des Kondensators 35 zu steuern. Beispielsweise öffnet oder schließt das erste UND-Gatter 37 den ersten Integrationsschalter 21 und öffnet oder schließt den ersten De-Integrationsschalter 23 basierend auf einer UND-Verknüpfung des ersten Freigabesignals EN1 und des Ringoszillatorsignals ROSC. Zudem öffnet oder schließt das zweite UND-Gatter 38 den zweiten Integrationsschalter 22 und öffnet oder schließt den zweiten Integrationsschalter 24 auf der Basis einer UND-Verknüpfung des zweiten Freigabesignals EN2 und des Ringoszillatorsignals ROSC.
3B ist ein Beispiel eines Zeitdiagramms für die Integrier- und Subtrahierschaltung 40 von 3A. Das Zeitdiagramm weist ein Diagramm des ersten Freigabesignals EN1 über der Zeit auf, ein Diagramm des zweiten Freigabesignals EN2 über der Zeit, ein Diagramm des Ringoszillatorsignals ROSC über der Zeit und ein Diagramm der Abstimmspannung Vtune über der Zeit.
Wie es in 3B gezeigt ist, ändert sich eine Periode des Ringoszillatorsignals ROSC basierend darauf, ob ein bestimmter Zyklus eine Einspeisungsperiode Ti, die der Referenzeinspeisung zugeordnet ist, oder eine natürliche Periode Tn, in der kein Referenztaktsignal eingespeist wird, ist. In dem dargestellten Beispiel wird das Referenztaktsignal CLKREF alle drei Zyklen einmal eingespeist.
Die Integrier- und Subtrahierschaltung 40 steuert die Abstimmspannung Vtune auf der Basis einer Differenz zwischen einem Integral des Ringoszillatorsignals ROSC während der Einspeisungsperiode Ti und einem Integral des Ringoszillatorsignals ROSC während der natürlichen Periode Tn.
In dieser Ausführungsform lädt die Integrier- und Subtrahierschaltung 40 den Kondensator 35 während eines ersten Abschnitts 41 der Einspeisungsperiode Ti (der in diesem Beispiel einem hohen Wert von ROSC entspricht) und entlädt den Kondensator 35 während eines zweiten Abschnitts 42 der Einspeisungsperiode Ti (der in diesem Beispiel einem niedrigen Wert von ROSC entspricht), entlädt den Kondensator 35 während eines ersten Abschnitts 43 der natürlichen Periode Tn (der in diesem Beispiel einem hohen Wert von ROSC entspricht) und lädt den Kondensator 35 während eines zweiten Abschnitts 44 der natürlichen Periode Tn (der in diesem Beispiel einem niedrigen Wert von ROSC entspricht).
Durch Laden und Entladen des Kondensators 35 auf diese Weise speichert der Kondensator 35 eine Ladungsmenge, die einer Differenz zwischen einem Integral des Ringoszillatorsignals ROSC während der Einspeisungsperiode Ti und einem Integral des Ringoszillatorsignals ROSC während der natürlichen Periode Tn entspricht.
4A ist ein schematisches Diagramm einer weiteren Ausführungsform einer Integrier- und Subtrahierschaltung 80 für eine MDLL. Die Integrier- und Subtrahierschaltung 80 veranschaulicht ein weiteres Beispiel einer geeigneten Schaltung zum Bereitstellen von Integration und Subtraktion in einer MDLL, die gemäß den Lehren hierin implementiert ist. In dieser Ausführungsform ist die Integrier- und Subtrahierschaltung 80 als Schalt-RC-Integrator implementiert. Integrier- und Subtrahierschaltungen können jedoch auf viele verschiedene Arten implementiert sein.
Die Integrier- und Subtrahierschaltung 80 weist einen Differenzialverstärker 60, einen ersten Integrationssteuerschalter 61, einen zweiten Integrationssteuerschalter 62, einen dritten Integrationssteuerschalter 63, einen vierten Integrationssteuerschalter 64, einen ersten Integrationskondensator 65, einen zweiten Integrationskondensator 66, einen ersten Ausgangswiderstand 67, einen zweiten Ausgangswiderstand 68, eine erste Stromquelle 69, eine zweite Stromquelle 70, ein erstes UND-Gatter 71 und ein zweites UND-Gatter 72 auf.
In der dargestellten Ausführungsform ist der erste Integrationskondensator 65 zwischen einem ersten Eingang und einem ersten Ausgang des Differenzverstärkers 60 elektrisch angeschlossen und der zweite Integrationskondensator 66 zwischen einem zweiten Eingang und einem zweiten Ausgang des Differenzverstärkers 60 elektrisch angeschlossen. Zudem ist der Ausgangswiderstand 67 zwischen dem ersten Ausgang des Differenzverstärkers 60 und einer nicht invertierten Abstimmspannung Vtune_p elektrisch angeschlossen und der zweite Ausgangswiderstand 68 zwischen dem zweiten Ausgang des Differenzverstärkers 60 und einer invertierten Abstimmspannung Vtune_n elektrisch angeschlossen. Der erste Integrationssteuerschalter 61 ist zwischen der ersten Stromquelle 69 und dem ersten Eingang des Differenzverstärkers 60 elektrisch angeschlossen und der zweite Integrationssteuerschalter 62 ist zwischen der zweiten Stromquelle 70 und dem ersten Eingang des Differenzverstärkers 60 elektrisch angeschlossen. Zudem ist der dritte Integrationssteuerschalter 63 zwischen der ersten Stromquelle 69 und einem zweiten Eingang des Differenzverstärkers 60 elektrisch angeschlossen und der vierte Integrationssteuerschalter 64 ist zwischen der zweiten Stromquelle 70 und dem zweiten Eingang des Differenzverstärkers 60 elektrisch angeschlossen.
Eine Differenzabstimmspannung, die einer Differenz zwischen der nicht invertierten Abstimmspannung Vtune_p und der invertierten Abstimmspannung Vtune_n entspricht, dient als Abstimmspannung zum Steuern einer Oszillationsfrequenz eines Oszillators einer MDLL.
In der dargestellten Ausführungsform wird eine digitale Logikschaltungsanordnung verwendet, um jeden der Schalter 61-64 zu öffnen oder zu schließen. Beispielsweise öffnet oder schließt das erste UND-Gatter 71 den ersten Integrationssteuerschalter 61 und den vierten Integrationssteuerschalter 64 auf der Basis einer UND-Verknüpfung des ersten Freigabesignals EN1 und des Ringoszillatorsignals ROSC. Zusätzlich öffnet oder schließt das zweite UND-Gatter 72 den zweiten Integrationssteuerschalter 62 und den dritten Integrationssteuerschalter 63 auf der Basis einer UND-Verknüpfung des zweiten Freigabesignals EN2 und des Ringoszillatorsignals ROSC.
Wie es in 4A gezeigt ist, liefert die erste Stromquelle 69 einen Integrationsstrom I_INT und die zweite Stromquelle 70 nimmt den Integrationsstrom I_INT auf. Die erste Stromquelle 69 und die zweite Stromquelle 70 werden verwendet, um das gewünschte Laden oder Entladen der Integrationskondensatoren 65-66 bereitzustellen. In bestimmten Implementierungen ist der Integrationsstrom I_INT steuerbar, um dadurch einen Mechanismus zum Auswählen einer gewünschten Größe des Integrationsstroms I_INT bereitzustellen.
4B ist ein Beispiel eines Zeitdiagramms für die Integrier- und Subtrahierschaltung von 4A. Das Zeitdiagramm weist ein Diagramm des ersten Freigabesignals EN1 über der Zeit auf, ein Diagramm des zweiten Freigabesignals EN2 über der Zeit, ein Diagramm des Ringoszillatorsignals ROSC über der Zeit und ein Diagramm der Differenzabstimmspannung Vtune über der Zeit.
Die Integrier- und Subtrahierschaltung 80 steuert die Differenzabstimmspannung Vtune auf der Basis einer Differenz zwischen einem Integral des Ringoszillatorsignals ROSC während einer Einspeisungsperiode Ti und einem Integral des Ringoszillatorsignals ROSC während einer natürlichen Periode Tn. In dieser Ausführungsform werden das Integral während der Einspeisungsperiode Ti und das Integral während der natürlichen Periode Tn genommen, während das Ringoszillatorsignal ROSC einen hohen Wert hat. Es sind jedoch andere Implementierungen möglich, wie beispielsweise Integrier- und Subtrahierschaltungen, die Integrale während eines niedrigen Werts, eines hohen Werts oder einer Kombination davon berechnen.
5 ist ein schematisches Diagramm einer weiteren Ausführungsform einer Integrier- und Subtrahierschaltung 100 für eine MDLL. In dieser Ausführungsform ist die Integrier- und Subtrahierschaltung 100 als Schalt-RC-Integrator implementiert. Integrier- und Subtrahierschaltungen können jedoch auf viele verschiedene Arten implementiert sein.
Die Integrier- und Subtrahierschaltung 100 von 5 ist der Integrier- und Subtrahierschaltung 80 von 4A ähnlich, mit der Ausnahme, dass die Integrier- und Subtrahierschaltung 100 ferner einen ersten Autonullabgleichsschalter 81, einen zweiten Autonullabgleichsschalter 82, einen dritten Autonullabgleichsschalter 83, einen vierten Autonullabgleichsschalter 84, einen fünften Autonullabgleichsschalter 85, einen sechsten Autonullabgleichsschalter 86, einen siebten Autonullabgleichsschalter 87, einen achten Autonullabgleichsschalter 88, einen ersten Autonullabgleichskondensator 89, einen zweiten Autonullabgleichskondensator 90 und einen Haltekondensator 91 aufweist. Ferner weist die dargestellte Ausführungsform einen ersten Stromquellenwiderstand 97 und einen zweiten Stromquellenwiderstand 98 auf, die einer Implementierung der ersten Stromquelle 69 bzw. der zweiten Stromquelle 70 von 4A entsprechen.
Durch Einbeziehen der Schalter 81-88 und der Kondensatoren 89-90 wird ein automatischer Nullabgleich des Differenzverstärkers 60 zum Entfernen des Eingangsversatzes während eines Autonullabgleichszyklus bereitgestellt. Insbesondere öffnen sich die Schalter 87-88 dann, wenn das Autonullabgleichssignal AZ aktiviert ist, um die Ausgänge des Differenzverstärkers 60 von der Differenzabstimmspannung zu trennen, und die Schalter 85-86 öffnen sich, um die Ladungsintegration an den Integrationskondensatoren 65-66 zu verhindern. Zudem schließen sich die Schalter 81-84, so dass der Differenzverstärker 60 die Kondensatoren 89-90 steuert, um eine Spannung zu speichern, die einem Eingangsversatz des Differenzverstärkers 60 entspricht. Beispielsweise steuern die Schalter 81-82 ein Ende der Kondensatoren 89-90 auf eine Gleichtaktspannung V_CM, während der Differenzverstärker 60 die Spannungen an dem anderen Ende der Kondensatoren 89-90 auf der Basis des Eingangsversatzes des Differenzverstärkers 60 steuert. Nach dem Autonullabgleichszyklus kompensiert die Ladung, die auf den Kondensatoren 89-90 gespeichert ist, den Eingangsversatz des Differenzverstärkers.
Durch Kompensieren der Eingangsversatzspannung des Differenzverstärkers 60 kann eine Genauigkeit einer Integrier- und Subtrahieroperation des Schalt-RC-Integrators 100 verbessert werden. Obwohl ein Beispiel eines automatischen Nullabgleichs gezeigt ist, kann ein Eingangsversatz eines Differenzverstärkers auf viele Arten korrigiert werden, einschließlich der Verwendung einer großen Vielzahl von Schaltungen zum automatischen Nullabgleich und/oder zum Zerhacken, ohne darauf beschränkt zu sein. Somit kann eine beliebige geeignete Eingangsversatzkompensationsschaltung verwendet werden.
Der Differenzverstärker 60 kann zu einer Vielzahl von Zeiten zum Kompensieren der Eingangsversatzspannung kalibriert werden. Zum Beispiel kann ein Autonullabgleichszyklus beim Start und/oder während des Betriebs durchgeführt werden. Zum Beispiel können die Schalter 87-88 und der Haltekondensator 91 einbezogen sein, um die Differenzabstimmspannung während eines Autonullabgleichszyklus im Wesentlichen konstant zu halten, wodurch der gesteuerte Ringoszillator während des automatischen Nullabgleichs im normalen Betrieb gehalten wird. In bestimmten Implementierungen findet die Eingangsversatzkompensation während des MDLL-Betriebs regelmäßig statt, beispielsweise einmal alle 100 oder mehr Zyklen des gemultiplexten Oszillators.
In der dargestellten Ausführungsform weist die Integrier- und Subtrahierschaltung 100 den ersten Stromquellenwiderstand 97 zum Liefern des Integrationsstroms I_INT und den zweiten Stromquellenwiderstand 98 zum Aufnehmen des Integrationsstroms I_INT, wodurch das Laden und Entladen der Integrationskondensatoren 65-66 gesteuert wird. Obwohl ein Beispiel einer Schaltungsanordnung zum Erzeugen von Integrationsströmen gezeigt ist, können Integrationsströme für einen Schalt-RC-Integrator auf viele verschiedene Arten erzeugt werden.
In bestimmten Implementierungen sind der Widerstand des ersten Stromquellenwiderstands 97 und/oder des zweiten Stromquellenwiderstands 98 steuerbar (beispielsweise programmierbar und/oder abstimmbar), wodurch ein Mechanismus zum Ändern einer Schleifenbandbreite der MDLL bereitgestellt wird. Beispielsweise kann der Widerstand die Größe des Integrationsstroms I_INT und damit eine Rate, mit der die Integrationskondensatoren 65-66 geladen oder entladen werden, steuern. Somit kann das Ändern der Widerstände verwendet werden, um die Schleifenbandbreite zu steuern.
In den oben erörterten Ausführungsformen stimmt eine Integrier- und Subtrahierschaltung eine Oszillationsfrequenz eines gemultiplexten Oszillators einer MDLL ab. Durch Implementieren der MDLL auf diese Weise wird der Bedarf an einem Phasen-Frequenz-Detektor und einer Ladungspumpe (PFD/CP) beseitigt, wodurch Leistungsaufnahme, Fläche und/oder Komplexität der MDLL verringert werden.
In anderen Ausführungsformen weist eine MDLL einen PFD/CP zur Frequenzabstimmung und eine Integrier- und Subtrahierschaltung, die ein Kalibrierungssignal erzeugt, das einen Neuausrichtungsfehler korrigiert, auf. In diesen Ausführungsformen wird die Oszillationsfrequenz des gemultiplexten Oszillators durch einen PFD/CP gesteuert, während die Integrier- und Subtrahierschaltung ein Kalibrierungssignal für den PFD/CP erzeugt, um dadurch den Neuausrichtungsfehler zu verringern oder zu beseitigen.
6 ist ein schematisches Diagramm einer weiteren Ausführungsform einer MDLL 210 mit einer Kompensation für einen Neuausrichtungsfehler. Die MDLL 210 weist einen gemultiplexten Ringoszillator 11, einen Teiler 2, eine Steuerschaltung 3, eine Integrier- und Subtrahierschaltung 4, einen PFD/CP 201 und ein Schleifenfilter 202 auf.
Die MDLL 210 von 6 ist der MDLL 20 von 2 ähnlich, mit der Ausnahme, dass die MDLL 210 ferner den PFD/CP 201 zum Steuern des Abstimmsignals TUNE und ein Schleifenfilter 202 zum Filtern des Abstimmsignals TUNE, um eine Schleifenstabilität bereitzustellen, aufweist. Zusätzlich erzeugt die Integrier- und Subtrahierschaltung 4 ein Kalibriersignal CAL für den PFD/CP 201. Im Gegensatz zu der MDLL 20 von 2 erzeugt die Integrations- und Subtraktionsschaltung 4 von 6 somit nicht das Abstimmsignal TUNE, sondern vielmehr das Kalibriersignal CAL.
Wie es in 6 gezeigt ist, empfängt der PFD/CP 201 das Referenztaktsignal CLK_REF, das Ringoszillatorsignal ROSC, das Taktauswahlsignal SEL und das Kalibriersignal CAL. Zusätzlich gibt der PFD/CP 201 das Abstimmsignal TUNE aus. Wenn das Taktauswahlsignal SEL aktiviert ist, passt der PFD/CP 201 den Wert des Abstimmsignals TUNE auf der Basis eines Vergleichs der Zeitvorgabe des Referenztaktsignals CLKREF mit der Zeitvorgabe des Ringoszillatorsignals ROSC an. Der PFD/CP 201 kann Phasen- und/oder Frequenzvergleiche durchführen.
Der PFD/CP 201 dient zum Ausrichten des in das PFD/CP 201 eingegebenen Referenztaktsignals CLKREF auf das in das PFD/CP 201 eingegebene Ringoszillatorsignal ROSC. Unbekannte Verzögerungen wie beispielsweise Verzögerungen, die sich aus Leitungsrouten oder -spuren und/oder Herstellungsabweichungen ergeben, können jedoch zu einer Phasendifferenz zwischen den eingaben in den Multiplexer 12 führen. Wenn keine Kompensation erfolgt, kann die Differenz in den Verzögerungen zu einem Neuausrichtungsfehler führen.
Die Integrier- und Subtrahierschaltung 4 erzeugt ein Kalibriersignal CAL, das den Neuausrichtungsfehler verringert oder beseitigt. In bestimmten Implementierungen liefert das Kalibrierungssignal CAL einen Phasenversatz, der die Phasen der Eingaben in den Multiplexer 12 angleicht, wodurch eine Phasenausrichtung an den Eingaben in den Multiplexer und nicht an den Eingaben in den PFD/CP bereitgestellt wird.
Beispielsweise kann das Kalibrierungssignal CAL eine feste Ladungsmenge in das Schleifenfilter 202 steuern, während die MDLL 210 eingerastet ist. Eine Frequenzeinrastung führt zu einem im Wesentlichen konstanten Wert des Abstimmsignals TU-NE, aber die Phase des gemultiplexten Ringoszillators 11 wird versetzt, um die eingebrachte Ladung auszugleichen. Somit dient das Kalibrierungssignal CAL zum Steuern eines Phasenversatzes, um eine Ausrichtung an den Eingaben in den Multiplexer und nicht an den Eingaben in den PFD/CP bereitzustellen.
In der dargestellten Ausführungsform erzeugt die Integrier- und Subtrahierschaltung 4 das Kalibriersignal CAL basierend auf der Bestimmung einer Differenz zwischen einem Integral des Ausgangstaktsignals CLK_OUT über einer Einspeisungsperiode und einem Integral des Ausgangstaktsignals CLK_OUT über einer natürlichen Periode oder Nichteinspeisungsperiode. Obwohl eine Implementierung gezeigt ist, bei der die Integrier- und Subtrahierschaltung 4 das Ausgangstaktsignal CLK_OUT integriert, kann eine Integrier- und Subtrahierschaltung Integration für andere Taktsignale bereitstellen.
7A und 7B zeigen Beispiele von PFD/CPs, die durch eine Integrier- und Subtrahierschaltung kalibriert werden. Der PFD/CP von 7A oder der PFD/CP von 7B kann in eine MDLL wie beispielsweise die MDLL 210 von 6 integriert sein. Obwohl zwei Beispiele gezeigt sind, kann eine Integrier- und Subtrahierschaltung einen PFD/CP in einer Vielzahl von Weisen für Neuausrichtungsfehler kalibrieren.
7A ist ein schematisches Diagramm einer Ausführungsform eines PFD/CP mit einer Kalibrierung für einen Neuausrichtungsfehler. Der PFD/CP weist einen PFD 251 auf, eine CP 252 und eine steuerbare Stromquelle 254 und ist so dargestellt, dass er mit einem Schleifenkondensator 255 gekoppelt ist. Ein Strom I_C in den Schleifenkondensator 255 ist dargestellt. Obwohl der Schleifenkondensator 255 eine Implementierung eines Schleifenfilters darstellt, kann eine MDLL ein Schleifenfilter enthalten, das auf andere Weise implementiert ist.
Wie es in 7A gezeigt ist, vergleicht der PFD 251 das Referenztaktsignal CLKREF und das Ringoszillatorsignal ROSC, wenn das Taktauswahlsignal SEL aktiviert ist. Der PFD 251 erzeugt ein Aufwärtssignal UP zum Steuern der CP 252, um den Schleifenkondensator 255 zu laden, und ein Abwärtssignal DN zum Steuern der CP 252, um den Schleifenkondensator 255 zu entladen. Zum Beispiel kann die CP 252 eine Aufwärtsstromquelle, die selektiv durch das Aufwärtssignal UP aktiviert wird, und eine Abwärtsstromquelle, die selektiv durch das Abwärtssignal DN aktiviert wird, aufweisen.
In der dargestellten Ausführungsform steuert das Kalibriersignal CAL eine Leckstrommenge I_bleed , die durch die steuerbare Stromquelle 254 an den Schleifenkondensator 255 geliefert wird. Der Strom I_bleed der steuerbaren Stromquelle 254 steuert einen statischen Phasenversatz zwischen dem Referenztaktsignal CLK_REF und dem Ringoszillatorsignal ROSC.
7B ist ein schematisches Diagramm einer weiteren Ausführungsform eines PFD/CP mit Kalibrierung für einen Neuausrichtungsfehler. Der PFD/CP weist einen PFD 261 und eine CP 252 auf und ist mit einem Schleifenkondensator 255 gekoppelt dargestellt. Ein Strom I_C in den Schleifenkondensator 255 ist dargestellt.
Der PFD 261 weist ein erstes Detektionselement 271 (einen D-FlipFlop in diesem Beispiel), ein zweites Detektionselement 272 (ein D-Flipflop in diesem Beispiel), ein NAND-Gatter 273, ein erstes steuerbares Verzögerungselement 275 und ein zweites steuerbares Verzögerungselement 276 auf. In diesem Beispiel weisen die D-Flipflops jeweils einen Dateneingang (D), einen Datenausgang (Q), einen Takteingang und eine logisch invertierte Rücksetzung (rb) auf. Um die Figur klarer zu machen, sind Einzelheiten zum Freigeben des PFD 261 unter Verwendung des Taktauswahlsignals SEL in 7B weggelassen.
Das Kalibriersignal CAL dient dazu, eine erste Verzögerung t1, die durch das erste steuerbare Verzögerungselement 275 geliefert wird, und eine zweite Verzögerung t2, die durch das zweite steuerbare Verzögerungselement 276 geliefert wird, separat zu steuern. Durch Steuern einer Verzögerung beim Zurücksetzen des ersten Detektionselements 271 relativ einer Verzögerung beim Zurücksetzen des zweiten Detektionselements 272 kann ein statischer Phasenversatz zwischen dem Referenztaktsignal CLKREF und dem Ringoszillatorsignal ROSC gesteuert werden.
7C ist ein Beispiel eines Zeitdiagramms für die PFD/CPs von 7A und 7B. Das Zeitdiagramm weist ein Diagramm des Referenztaktsignal CLKREF über der Zeit auf, ein Diagramm des Ringoszillatorsignals ROSC über der Zeit, ein Diagramm der Stromstärke I_C von 7A über der Zeit und ein Diagramm der Stromstärke I_C von 7B über der Zeit.
Wie es in 7C gezeigt ist, stellt der Strom I_bleed einen Phasenversatz zwischen dem Referenztaktsignal CLKREF und dem Ringoszillatorsignal ROSC bereit. Der Betrag des Phasenversatzes wird basierend auf dem Wert der Stromstärke I_bleed und einer Ladungspumpenstromstärke icp aus der CP 252 gesteuert. Wenn die MDLL 210 von 6 mit dem PFD/CP von 7A implementiert ist, steuert die Integrier- und Subtrahierschaltung 4 einen Wert des Kalibrierungssignals CAL, um einen Phasenversatz bereitzustellen, der die Eingaben in den Multiplexer 12 aufeinander ausrichtet. Der Phasenversatz steuert zudem vorzugsweise den Arbeitszyklus einer Einspeisungsperiode so, dass er im Wesentlichen dem Arbeitszyklus einer Nichteinspeisungsperiode gleicht.
Unter weiterer Bezugnahme auf 7C kann der Phasenversatz zusätzlich oder alternativ auf der Basis einer Differenz zwischen der ersten Verzögerung t1 und der zweiten Verzögerung t2 der Ausführungsform von 7B gesteuert werden. Der Betrag des Phasenversatzes wird basierend auf der Differenz der ersten Verzögerung t1 und der zweiten Verzögerung t2 und auf einer Ladungspumpenstromstärke icp aus der CP 252 gesteuert. Wenn die MDLL 210 von 6 mit dem PFD/CP von 7B implementiert ist, steuert die Integrier- und Subtrahierschaltung 4 eine Differenz zwischen der ersten Verzögerung t1 und der zweiten Verzögerung t2, um die Eingaben in den Multiplexer 12 aufeinander auszurichten und den Arbeitszyklus der Einspeisungsperiode im Wesentlichen an den Arbeitszyklus der Nichteinspeisungsperiode anzupassen.
8A ist ein Beispiel für Messungen der Ausgangstaktleistung über der Frequenz für eine MDLL ohne Kalibrierung für einen Neuausrichtungsfehler.
8B ist ein Beispiel für Messungen der Ausgangstaktleistung über der Frequenz für eine MDLL mit Kalibrierung für einen Neuausrichtungsfehler.
Wie durch einen Vergleich von 8A und 8B gezeigt wird, führt die Einbeziehung einer Kalibrierung für einen Neuausrichtungsfehler zu einer Verringerung der Leistung von Neuausrichtungsstörungen und zu einer verbesserten spektralen Reinheit des Ausgangstaktsignals der MDLL.
9A-9D sind Beispiele für elektronische Systeme, die eine MDLL mit einer Kompensation für einen Neuausrichtungsfehler gemäß den Lehren hierin aufweisen können. Solche elektronischen Systeme werden durch die Genauigkeit und/oder Präzision des Taktsignals beeinflusst, das zum Steuern der Zeitvorgabe verwendet wird, und somit kann das Reduzieren oder Beseitigen von Neuausrichtungsfehlern die Systemleistungsfähigkeit verbessern. Darüber hinaus kann eine Reduzierung des Neuausrichtungsfehlers zusätzliche Vorteile bieten, beispielsweise eine verbesserte Gestaltungsflexibilität und/oder niedrigere Gestaltungskosten. Obwohl nachstehend verschiedene Beispiele für elektronische Systeme beschrieben sind, können MDLLs mit Kompensation für Neuausrichtungsfehler verwendet werden, um die Zeitvorgabe einer großen Vielzahl von nachgeschalteten Schaltungen zu steuern.
9A ist ein schematisches Diagramm einer Ausführungsform eines Frequenzsynthesesystems 410. Das Frequenzsynthesesystem 410 weist einen Taktpuffer 400, eine MDLL 401, einen Teiler 402 (in diesem Beispiel Division durch die ganze Zahl R) und einen Frequenzsynthesizer 403 auf. Die MDLL 401 ist gemäß einem oder mehreren der hier beschriebenen Merkmale implementiert.
In der dargestellten Ausführungsform dient die MDLL 401 dazu, eine Frequenz eines Referenztaktsignals für den Frequenzsynthesizer 403 zu steuern. Das Einbeziehen der MDLL 401 hilft dabei, Grenzstörungen bei niedrigen Frequenzversätzen des Bruchteil-Synthesizers 403 zu vermeiden, wodurch die Flexibilität des Frequenzsynthesizers erhöht wird und eine hohe Leistungsfähigkeit über eine Vielzahl von Betriebsparametern und/oder Anwendungsszenarien hinweg erreicht wird.
Ohne die Einbeziehung der MDLL 401 kann der Frequenzsynthesizer 403 unter großen Störungen leiden, die in die Schleifenbandbreite des Frequenzsynthesizers fallen, wenn der Frequenzsynthesizer 403 bei kleinen Bruchteilverhältnissen arbeitet. Im Gegensatz dazu bietet die Einbeziehung der MDLL 401 Flexibilität beim Einstellen einer Betriebsfrequenz des PFD des Frequenzsynthesizers 403 weg von Frequenzen, die Ganzzahlgrenzstörungen zugeordnet sind, die sich aus dem spannungsgesteuerten Oszillator (VCO) und/oder der Ausgangsfrequenz des Frequenzsynthesizers ergeben.
9B ist ein schematisches Diagramm einer Ausführungsform eines Digital/Analog-Datenumsetzungssystems 420. Das Digital/Analog-Datenumsetzungssystem 420 weist eine MDLL 401 und einen DAC 413 auf. Der DAC 413 empfängt ein digitales Eingangssignal D_IN und erzeugt ein analoges Ausgangssignal OUT. Zudem wird die Zeitvorgabe von Umsetzungsoperationen des DAC 413 durch das Ausgangstaktsignal CLK_OUT aus der MDLL 401 gesteuert. Die MDLL 401 ist gemäß einem oder mehreren Merkmalen hierin implementiert und somit weist das Ausgangstaktsignal CLK_OUT einen geringen Neuausrichtungsfehler auf, um die Leistungsfähigkeit des DAC 413 zu verbessern.
9C ist ein schematisches Diagramm einer Ausführungsform eines Analog/Digital-Datenumsetzungssystems 430. Das Analog/Digital-Datenumsetzungssystem 430 weist eine MDLL 401 und einen ADC 423 auf. Der ADC 423 empfängt ein analoges Eingangssignal IN und erzeugt ein digitales Ausgangssignal D_OUT. Die Zeitvorgabe der Umsetzungsoperationen des ADC 423 wird durch das Ausgangstaktsignal CLK_OUT aus der MDLL 401 gesteuert. Durch Implementieren des Analog/Digital-Daten-Umsetzungssystems 430 mit einer MDLL mit geringem Neuausrichtungsfehler kann ein besserer Betrieb des ADC 423 erreicht werden. Beispielsweise kann die Zeitvorgabe von Datenumsetzungsoperationen genauer gesteuert werden, was sowohl bei einer Verwendung eines einzelnen ADC als auch bei einer Verwendung von mehreren ADCs zum Digitalisieren von Signalen, die parallelen Bahnen zugeordnet sind, zu einer Leistungsverbesserung führt.
9D ist ein schematisches Diagramm einer Ausführungsform eines Hochfrequenz-Frontend-Systems 440. Das Hochfrequenz-Frontend-System 440 weist eine MDLL 401, einen Aufwärtswandler-Mischer 431, einen Leistungsverstärker (PA) 433, einen Abwärtswandler-Mischer 432, einen rauscharmen Verstärker (LNA) 434, eine Antennenzugriffskomponente 435 (beispielsweise einen Schalter, einen Duplexer und/oder einen Zirkulator) und eine Antenne 436 auf.
Wie es in 9D gezeigt ist, dient die MDLL 401 als Lokaloszillator zum Erzeugen von Taktsignalen für Frequenz-Aufwärts- und Frequenz-Abwärtswandlungsoperationen. In bestimmten Implementierungen kann ein Polyphasenfilter oder eine andere geeignete Quadraturtakterzeugungsschaltung verwendet werden, um das Ausgangstaktsignal der MDLL zu verarbeiten, um ein Paar von Taktsignalen mit einer Quadraturphasenbeziehung zu erzeugen, so dass Sende- und/oder Empfangspfade unter Verwendung von Quadratursignalisierung arbeiten. Durch Implementieren der MDLL 401 gemäß den Lehren hierin können Daten mit höherer spektraler Reinheit gesendet und/oder empfangen werden, was wiederum eine Kommunikation mit höherer Bandbreite, auf größere Entfernungen und/oder durch Funkumgebungen mit stärkerem Rauschen zulässt.
Anwendungen
Vorrichtungen, die die oben beschriebenen Schemata verwenden, können in verschiedenen elektronischen Vorrichtungen implementiert werden. Beispiele für elektronische Vorrichtungen umfassen Unterhaltungselektronikprodukte, Teile von Unterhaltungselektronikprodukten, elektronische Testgeräte, Kommunikationsinfrastruktur usw., sind jedoch nicht darauf beschränkt. Beispielsweise kann eine MDLL mit einer Kompensation für Neuausrichtungsfehler in einem weiten Bereich von analogen, mischsignaligen und HF-Systemen verwendet werden, einschließlich, aber nicht beschränkt auf Datenumsetzer, Chip-zu-Chip-Kommunikationssysteme, Takt- und Datenwiederherstellungssysteme, Basisstationen, Mobilgeräte (z. B. Smartphones oder Handapparate), Laptopcomputer, Tablets und am Körper tragbare Elektronik. Eine breite Palette von Unterhaltungselektronikprodukten kann auch eine MDLL mit Kompensation für Neuausrichtungsfehler für IOT-Anwendungen im Internet der Dinge (IOT-Anwendungen) enthalten. Beispielsweise kann eine MDLL mit einer Kompensation für Neuausrichtungsfehler in einem Automobil, einem Camcorder, einer Kamera, einer Digitalkamera, einem tragbaren Speicherchip, einer Waschmaschine, einem Trockner, einem Waschtrockner, einem Kopierer, einem Faxgerät, einem Scanner, einer multifunktionalen Peripherievorrichtung oder einer Vielzahl anderer Produkte der Unterhaltungselektronik enthalten sein. Darüber hinaus können elektronische Vorrichtungen unfertige Produkte umfassen, einschließlich solcher für industrielle, medizinische und automobiltechnische Anwendungen.
Fazit
Die vorstehende Beschreibung kann sich auf Elemente oder Merkmale beziehen, die miteinander „verbunden“ oder „gekoppelt“ sind. Wie hierin verwendet bedeutet „verbunden“, sofern es nicht ausdrücklich anders angegeben ist, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal verbunden ist, und dies nicht notwendigerweise mechanisch. Ebenso bedeutet „gekoppelt“, sofern es nicht ausdrücklich anders angegeben ist, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal gekoppelt ist, und dies nicht notwendigerweise mechanisch. Obwohl die verschiedenen in den Figuren gezeigten Schemata beispielhafte Anordnungen von Elementen und Komponenten darstellen, können somit zusätzliche dazwischenliegende Elemente, Vorrichtungen, Merkmale oder Komponenten in einer tatsächlichen Ausführungsform vorhanden sein (unter der Annahme, dass die Funktionalität der dargestellten Schaltungen nicht nachteilig beeinflusst wird).
Obwohl diese Erfindung in Bezug auf bestimmte Ausführungsformen beschrieben worden ist, liegen andere Ausführungsformen, die für den gewöhnliche Fachleute ersichtlich sind, einschließlich Ausführungsformen, die nicht alle hier dargelegten Merkmale und Vorteile bieten, ebenfalls im Umfang dieser Erfindung. Darüber hinaus können die verschiedenen oben beschriebenen Ausführungsformen kombiniert werden, um weitere Ausführungsformen zu schaffen. Ferner können bestimmte im Zusammenhang mit einer Ausführungsform gezeigte Merkmale auch in andere Ausführungsformen aufgenommen werden. Dementsprechend ist der Umfang der vorliegenden Erfindung nur durch Bezugnahme auf die beigefügten Ansprüche definiert.
Gemäß einem Aspekt werden multiplizierende Verzögerungsregelschleifen (MDLLs) mit Kompensation für Neuausrichtungsfehler geschaffen. In bestimmten Implementierungen weist eine MDLL eine Steuerschaltung, einen gemultiplexten Oszillator und eine Integrier- und Subtrahierschaltung auf. Die Steuerschaltung speist selektiv ein Referenztaktsignal in den gemultiplexten Oszillator ein, der mit einer Einspeisungsperiode arbeitet, wenn das Referenztaktsignal eingespeist wird, und mit einer natürlichen Periode arbeitet, wenn das Referenztaktsignal nicht eingespeist wird. Die Integrier- und Subtrahierschaltung empfängt ein Oszillatorsignal aus dem gemultiplexten Oszillator und stimmt eine Oszillationsfrequenz des gemultiplexten Oszillators auf der Basis einer Differenz zwischen einer Integration des Oszillatorsignals über die Einspeisungsperiode und einer Integration des Oszillatorsignals über die natürliche Periode ab.

Claims

Multiplizierende Verzögerungsregelschleife (MDLL) mit Kompensation für Neuausrichtungsfehler, wobei die MDLL Folgendes aufweist: einen gemultiplexten Oszillator, der dazu ausgebildet ist, ein Oszillatorsignal zu erzeugen; eine Steuerschaltung, die dazu ausgebildet ist, selektiv ein Referenztaktsignal in den gemultiplexten Oszillator einzuspeisen, um eine Phasenneuausrichtung bereitzustellen; und eine Integrier- und Subtrahierschaltung, die dazu ausgebildet ist, einen Neuausrichtungsfehler des gemultiplexten Oszillators basierend auf einer Bestimmung einer Differenz zwischen einem ersten Integral des Oszillatorsignals und einem zweiten Integral des Oszillatorsignals zu kompensieren.
MDLL nach Anspruch 1, wobei die Integrier- und Subtrahierschaltung dazu ausgebildet ist, das erste Integral zu bestimmen, wenn die Steuerschaltung das Referenztaktsignal in den gemultiplexten Oszillator einspeist, und das zweite Integral zu bestimmen, wenn die Steuerschaltung das Referenztaktsignal nicht in den gemultiplexten Oszillator einspeist.
MDLL nach einem der vorhergehenden Ansprüche, wobei die Integrier- und Subtrahierschaltung einen Schalt-Widerstand-Kondensator-Integrator (RC-Integrator) aufweist.
MDLL nach Anspruch 3, wobei der Schalt-RC-Integrator einen Differenzverstärker aufweist, der dazu ausgebildet ist, ein Differenzsignal zu erzeugen, das die Differenz zwischen dem ersten Integral und dem zweiten Integral repräsentiert, wobei der Schalt-RC-Integrator eine Eingangsversatzkompensationsschaltung aufweist, die dazu ausgebildet ist, einen Eingangsversatz des Differenzverstärkers zu kompensieren.
MDLL nach einem der vorhergehenden Ansprüche, wobei der gemultiplexte Oszillator ein steuerbares Verzögerungselement aufweist, wobei die Integrier- und Subtrahierschaltung dazu ausgebildet ist, eine Verzögerung des steuerbaren Verzögerungselements zu steuern.
MDLL nach einem der vorhergehenden Ansprüche, wobei der gemultiplexte Oszillator ein steuerbares Verzögerungselement aufweist, wobei die MDLL ferner einen Phasen-Frequenz-Detektor und eine Ladungspumpe aufweist, die dazu ausgelegt sind, eine Verzögerung des steuerbaren Verzögerungselements basierend auf einem Vergleich einer Zeitvorgabe des gemultiplexten Oszillators mit einer Zeitvorgabe des Referenztaktsignals zu steuern.
MDLL nach Anspruch 6, wobei die Integrier- und Subtrahierschaltung dazu ausgebildet ist, den Phasen-Frequenz-Detektor und die Ladungspumpe basierend auf der Differenz zu kalibrieren.
MDLL nach Anspruch 7, die ferner ein Schleifenfilter aufweist, das mit einem Ausgang des Phasen-Frequenz-Detektors und der Ladungspumpe gekoppelt ist, wobei die Integrier- und Subtrahierschaltung betreibbar ist, um eine Leckstrommenge in das Schleifenfilter zu kalibrieren.
MDLL nach Anspruch 7 oder 8, wobei der Phasen-Frequenz-Detektor und die Ladungspumpe ein erstes Detektionselement und ein zweites Detektionselement aufweisen, die dazu ausgelegt sind, die Zeitvorgabe des gemultiplexten Oszillators mit der Zeitvorgabe des Referenztaktsignals zu vergleichen, wobei die Integrier- und Subtrahierschaltung betreibbar ist, um eine Verzögerung beim Zurücksetzen des ersten Detektionselements relativ zu einer Verzögerung beim Zurücksetzen des zweiten Detektionselements zu kalibrieren.
Elektronisches System, das Folgendes aufweist: eine multiplizierende Verzögerungsregelschleife (MDLL), die dazu ausgebildet ist, ein Ausgangstaktsignal basierend auf einer Zeitvorgabe eines Referenztaktsignals zu erzeugen, wobei die MDLL Folgendes aufweist: einen gemultiplexten Oszillator, der dazu ausgebildet ist, ein Oszillatorsignal zu erzeugen, wobei der gemultiplexte Oszillator einen Multiplexer aufweist, der dazu ausgebildet ist, das Referenztaktsignal und das Oszillatorsignal zu empfangen; und eine Integrier- und Subtrahierschaltung, die dazu ausgebildet ist, einen Neuausrichtungsfehler des gemultiplexten Oszillators basierend auf einer Differenz zwischen einem ersten Integral des Oszillatorsignals und einem zweiten Integral des Oszillatorsignals zu kompensieren; und eine nachgeschaltete Schaltung mit einer Zeitvorgabe, die durch das Ausgangstaktsignal der MDLL gesteuert wird.
Elektronisches System nach Anspruch 10, wobei die Integrier- und Subtrahierschaltung dazu ausgebildet ist, das erste Integral zu bestimmen, wenn der Multiplexer das Referenztaktsignal auswählt, und das zweite Integral zu bestimmen, wenn der Multiplexer das Oszillatorsignal auswählt.
Elektronisches System nach Anspruch 10 oder 11, wobei die Integrier- und Subtrahierschaltung einen Schalt-RC-Integrator aufweist.
Elektronisches System nach Anspruch 12, wobei der Schalt-RC-Integrator einen Differenzverstärker aufweist, der dazu ausgebildet ist, ein Differenzsignal zu erzeugen, das die Differenz zwischen dem ersten Integral und dem zweiten Integral repräsentiert, wobei der Schalt-RC-Integrator eine Eingangsversatzkompensationsschaltung aufweist, die dazu ausgebildet ist, einen Eingangsversatz des Differenzverstärkers zu kompensieren.
Elektronisches System nach einem der Ansprüche 10 bis 13, wobei der gemultiplexte Oszillator ein steuerbares Verzögerungselement aufweist, wobei die Integrier- und Subtrahierschaltung dazu ausgebildet ist, eine Verzögerung des steuerbaren Verzögerungselements zu steuern.
Elektronisches System nach einem der Ansprüche 10 bis 14, das ferner eine Steuerschaltung aufweist, die dazu ausgebildet ist, die Auswahl des Multiplexers basierend auf einer Zeitvorgabe des Ausgangstaktsignals zu steuern.
Elektronisches System nach einem der Ansprüche 10 bis 15, wobei die nachgeschaltete Schaltung einen Frequenzsynthesizer aufweist, wobei das Ausgangstaktsignal der MDLL dazu ausgebildet ist, eine Eingangsreferenzfrequenz für den Frequenzsynthesizer zu steuern.
Elektronisches System nach einem der Ansprüche 10 bis 16, wobei die nachgeschaltete Schaltung eine Datenumsetzungsschaltung mit einer Zeitvorgabe von Datenumsetzungsoperationen, die durch das Ausgangstaktsignal der MDLL gesteuert wird, aufweist.
Verfahren zum Kompensieren eines Neuausrichtungsfehlers in einer multiplizierenden Verzögerungsregelschleife (MDLL), wobei das Verfahren Folgendes aufweist: Erzeugen eines Oszillatorsignals unter Verwendung eines gemultiplexten Oszillators, einschließlich eines regelmäßigen Einspeisens eines Referenztaktsignals in den gemultiplexten Oszillator, um dadurch eine Phasenneuausrichtung bereitzustellen; Bestimmen eines ersten Integrals des Oszillatorsignals; Bestimmen eines zweiten Integrals des Oszillatorsignals; und Kompensieren eines Neuausrichtungsfehlers des gemultiplexten Oszillators basierend auf einer Differenz zwischen dem ersten Integral und dem zweiten Integral.
Verfahren nach Anspruch 18, wobei das Bestimmen des ersten Integrals ein Integrieren des Oszillatorsignals, während das Referenztaktsignal eingespeist wird, beinhaltet und wobei das Bestimmen des zweiten Integrals ein Integrieren des Oszillatorsignals, während das Referenztaktsignal nicht eingespeist wird, beinhaltet.
Verfahren nach Anspruch 18 oder 19, das ferner ein Steuern einer einstellbaren Verzögerung des gemultiplexten Oszillators basierend auf der Differenz zwischen dem ersten Integral und dem zweiten Integral beinhaltet.