DE102016119927A1

DE102016119927A1 - Schaltungsanordnung zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus, Verfahren zur Kalibrierung und Signalübertragungssystem

Info

Publication number: DE102016119927A1
Application number: DE102016119927.3A
Authority: DE
Inventors: Georg Gläser; Benjamin Saft
Original assignee: Imms Inst fur Mikroelektronik und Mechatronik Systeme Gemeinnuetzige Imms GmbH GmbH; Imms Institut fur Mikroelektronik- und Mechatronik-Systeme Gemeinnuetzige (imms Gmbh) GmbH
Current assignee: Imms Inst fur Mikroelektronik und Mechatronik Systeme Gemeinnuetzige Imms GmbH GmbH; Imms Institut fur Mikroelektronik- und Mechatronik-Systeme Gemeinnuetzige (imms Gmbh) GmbH
Priority date: 2016-10-19
Filing date: 2016-10-19
Publication date: 2018-04-19
Anticipated expiration: 2036-10-20
Also published as: DE102016119927B4

Abstract

Die Erfindung betrifft eine Schaltungsanordnung (01) zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus. Die Schaltungsanordnung umfasst einen Zustandsspeicher; einen Set-Schalter (S2), der im geschlossenen Zustand einen High-Pegel an ene Ladeleitung (04) und den daran angeschlossenen Zustandsspeicher anschaltet; einen Probe-Schalter (S1), der im geschlossenen Zustand die Ladeleitung (04) und den daran angeschlossenen Zustandsspeicher an einen mit dem Signalbus verbindbaren Busknoten (PU) schaltet; und eine Steuerschaltung (Ctrl). Die Steuerschaltung steuert die Schalter so, dass während einer Überlapp-Zeit Ladeenergie fließt, die ausreicht, um den Signalbus vom Low-Pegel in den High-Pegel zu versetzen.

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus sowie auch zum Aufrechterhalten des eingenommenen Pegels auf dem Signalbus. Auf einem derartigen Signalbus ist der Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar; im Kurzschluss liegt Low-Pegel an. Die Erfindung betrifft weiterhin ein Verfahren zur Kalibrierung einer Überlapp-Zeit einer solchen Schaltungsanordnung, während der Ladeenergie auf den Signalbus gespeist wird, um zwischen Low-Pegel und High-Pegel umzuschalten. Schließlich betrifft die Erfindung ein Signalübertragungssystem mit einem Signalbus.
Die Kommunikation zwischen verschiedenen elektronischen Systemkomponenten gehört zu den wichtigsten Aspekten moderner Mixed-Signal Systeme für das Internet-of-Things. Der Energieverbrauch der Systemkomponenten ist dabei eine kritische Größe, denn er beschränkt die Betriebsdauer batteriebetriebener Systeme oder begrenzt die Einsetzbarkeit von alternativen Energieversorgungskonzepten wie z.B. Energy-Harvesting.
Drahtgebundene Signalübertragung zwischen elektronischen Systemkomponenten wird häufig über einen seriellen Signalbus abgewickelt, wobei unterschiedliche Kommunikationsprotokolle zum Einsatz kommen. Bekannte Protokolle sind z.B. SMBus, I2C, Dallas 1-wire oder SPI. Viele dieser Systeme benötigen Pull-Up-Widerstände, die einen definierten High-Pegel auf dem Signalbus schaffen, der zur Signalisierung von einer angeschlossenen Systemkomponente auf Low-Pegel gezogen werden kann. Der dabei andauernde Stromfluss über die Pull-Up-Widerstände dominiert wesentlich den Energieverbrauch solcher Schaltungssysteme.
P. Pannuto et al. beschreiben in „MBus: An ultra-low power interconnect bus for next generation nanopower systems," 2015 ACM/IEEE 42nd Annual International Symposium on Computer Architecture (ISCA), Portland, OR, 2015, S. 629-641 verschiedene Bus-Systeme in Anwendungen mit geringem Energiebedarf (Ultra-Low-Power -ULP). Zur Energieeinsparung bei I2C Signalübertragungen werden die Pull-Up-Widerstände dahingehend optimiert, dass die Anstiegszeiten beim Pegelwechsel gerade noch dem I2C Standard entsprechen. Dennoch dominieren diese Pull-Up-Widerstände weiterhin den Energiebedarf.
Die EP 2 324 432 B1 beschreibt eine Vorrichtung zum schnellen Laden von I2C Busleitungen, umfassend eine erste Zeitverzögerungsschaltung; eine zweite Zeitverzögerungsschaltung; einen SDA Leitungstreiber, der mit einer SDA Leitung eines I2C Bus gekoppelt ist; und einen SCL Leitungstreiber, der mit einer SCL Leitung des I2C Bus gekoppelt ist. Der SDA Leitungstreiber lädt während einer ersten Impulszeitdauer die SDA Leitungskapazität durch eine niederohmige Schaltung. Der SCL Leitungstreiber lädt während der zweiten Impulszeitdauer die SCL Leitungskapazität durch eine niederohmige Schaltung. Damit wird eine Verringerung der Anstiegszeiten und somit eine Erhöhung der Kommunikationsgeschwindigkeit erreicht. Eine energetische Optimierung findet nicht statt.
Die EP 0 973 261 B1 zeigt eine Schaltung zum Hochziehen einer Open-Drain-Signalleitung, die Stromquellen anstatt passiver Pull-Up-Widerstände verwendet. Die Schaltung umfasst eine Pegelüberwachungsschaltung zur Bereitstellung eines ersten Signals, das eine Spannung an der Open-Drain-Signalleitung anzeigt; eine Anstiegsgeschwindigkeitsüberwachungsschaltung zur Bereitstellung eines zweiten Signals, das eine Anstiegsgeschwindigkeit der Spannung an der Signalleitung anzeigt; eine erste Stromquelle zum Anlegen eines Hochziehstroms an die Signalleitung; und eine Steuerschaltung zur Steuerung des Hochziehstroms als Reaktion auf die ersten und zweiten Signale.
Y. Lee et al. beschreiben in „A Modular 1 mm3 Die-Stacked Sensing Platform With Low Power I2C Inter-Die Communication and Multi-Modal Energy Harvesting", in IEEE Journal of Solid-State Circuits, vol. 48, no. 1, pp. 229-243, Jan. 2013, für Ultra-Low-Power Anwendungen die Verwendung von Latches. Diese Latches werden in einem - zur Buskommunikation - festen Zeitschema getaktet. Dies ist nur in einem sehr begrenzten Anwendungsfeld möglich und erfordert Änderungen an allen Systemkomponenten, die am Bus angeschlossen sind.
Eine Aufgabe der vorliegenden Erfindung besteht ausgehend von diesem Stand der Technik darin, eine verbesserte Schaltungsanordnung zur Verfügung zu stellen, welche unter Verzicht auf Pull-Up-Widerstände die Ladeenergie für einen Pegelwechsel auf einem Signalbus bereitstellt. Dies soll zu einer deutlichen Reduzierung des Energieverbrauchs führen. Die Schaltungsanordnung soll generell für die Verwendung an unterschiedlichen Bussystemen und bei Nutzung beliebiger Signalfrequenzen geeignet sein. Außerdem soll die Schaltungsanordnung so gestaltet sein, dass an den am Bus angeschalteten herkömmlichen Systemkomponenten keine Anpassungen erforderlich werden, sodass sich die Schaltungsanordnung leicht in herkömmliche Bussysteme integrieren lässt. Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren zur Kalibrierung einer solchen Schaltungsanordnung anzugeben, mit welchem der Energieverbrauch minimiert werden kann, bei gleichzeitiger Aufrechterhaltung der sicheren Funktionsweise. Schließlich wird eine Aufgabe der Erfindung darin gesehen, ein verbessertes Signalübertragungssystem mit einem Signalbus bereit zu stellen, dessen Energieverbrauch reduziert ist.
Diese Aufgaben werden durch eine Schaltungsanordnung gemäß dem beigefügten Anspruch 1, eine Verfahren gemäß dem Anspruch 8 sowie ein Signalübertragungssystem gemäß Anspruch 9 gelöst.
Die erfindungsgemäße Schaltungsanordnung zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus, dessen Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar ist und der im Kurzschluss auf Low-Pegel gelegt ist, umfasst zunächst einen Zustandsspeicher, vorzugsweise realisiert durch ein Latch. Ein Latch, auch als zustandsgesteuertes Flipflop oder Auffangregister bezeichnet, ist ein 1-Bit-Datenspeicher. In der erfindungsgemäßen Schaltungsanordnung wird das Latch bzw. der Zustandsspeicher zur Speicherung eines Pegel-Zustands verwendet. Bevorzugt sind Eingang und Ausgang des Latch miteinander kurzgeschlossen, sodass immer der zuletzt angelegte Pegel gespeichert wird.
Die erfindungsgemäße Schaltungsanordnung umfasst weiterhin einen Set-Schalter, der im geschlossenen Zustand einen High-Pegel an den Eingang des Latch anschaltet, und im geöffneten Zustand keinen Pegel anschaltet (hochohmig). Bei Kurzschluss zwischen Eingang und Ausgang des Latch wird der High-Pegel unmittelbar auch an den Ausgang angelegt, andernfalls folgt der Ausgang dem Pegel des Eingangs. Weiterhin ist ein Probe-Schalter vorgesehen, der im geschlossenen Zustand den Ausgang und den Eingang des Latch an den Signalbus anschaltet. Die Schalter sind üblicherweise als elektronische Schalter ausgeführt.
Die erfindungsgemäße Schaltungsanordnung umfasst darüber hinaus eine Steuerschaltung, welche innerhalb eines vorbestimmten Arbeitszyklus zunächst den Set-Schalter in den geschlossenen Zustand versetzt, um eine Versorgungsspannungsquelle an das Latch anzuschalten und damit das Latch auf High-Pegel zu setzen. Nachfolgend versetzt die Steuerschaltung den Probe-Schalter in den geschlossenen Zustand, um das Latch an den Signalbus anzuschalten, wobei zu diesem Zeitpunkt der Set-Schalter noch geschlossen ist, sodass das Latch zunächst auf High-Pegel bleibt und Ladenergie an den Signalbus zum Umladen der Buskapzität geliefert wird. Nach einer kurzen, vorbestimmten Überlapp-Zeit versetzt die Steuerschaltung den Set-Schalter in den geöffneten Zustand, während der Probe-Schalter noch im geschlossen Zustand ist, sodass der Pegel am Latch nun vom Pegel-Zustand auf dem Signalbus bestimmt wird und keine weitere Ladeenergie an den Signalbus geführt wird. Nachfolgend versetzt die Steuerschaltung den Probe-Schalter in den geöffneten Zustand, womit der Arbeitszyklus abgeschlossen ist und von neuem gestartet werden kann. Die Frequenz des Arbeitszyklus wir aus der Spezifikation (u.a. Datenrate) des Signalbusses bestimmt.
Erfindungsgemäß ist die Überlapp-Zeit so dimensioniert, dass die während des geschlossenen Zustands der beiden Schalter von der Versorgungsspannungsquelle bereitgestellte Ladeenergie ausreicht, um den Signalbus vom Low-Pegel in den High-Pegel zu versetzen, sofern der Signalbus sich im Leerlauf befindet. Sofern sich der Signalbus stattdessen im Kurzschlusszustand befindet, d.h. eine an den Bus angeschlossene Systemkomponente zieht dessen Pegel für eine Signalisierung auf Low-Pegel, verbleibt der Bus nach dem Öffnen des Probe-Schalters auf Low-Pegel, somit auch das Latch auf Low-Pegel. Der Arbeitszyklus kann dann neu beginnen, um den Bus wieder auf High-Pegel zu setzen, sobald keine der angeschlossenen Systemkomponenten diesen mehr auf Low-Pegel zieht.
Die vorgeschlagene Schaltungsanordnung ersetzt und emuliert in einem Signalübertragungssystem die Pull-Up-Widerstände. Statt eines dauernden Stromflusses über die Pull-Up-Widerstände, während der Signalbus von einer Systemkomponente auf Low-Pegel gezogen wird, fließt nur während der Überlapp-Zeit ein Strom. Da die Überlapp-Zeit regelmäßig deutlich kürzer gewählt ist als die Taktzeiten mit Low-Pegel, wird weniger Energie verbraucht.
Eine bevorzugte Ausführungsform der Schaltungsanordnung zeichnet sich dadurch aus, dass sie weiterhin einen Oszillator umfasst, der eine die Steuerschaltung taktendes Taktsignal bereitstellt. Bevorzugt liefert der Oszillator nur dann das Taktsignal, wenn der Signalbus auf Low-Pegel liegt. Die Steuerschaltung ist außer Betrieb, wenn sie kein Taktsignal vom Oszillator empfängt. Dies dient der weiteren Energieeinsparung, da die Steuerschaltung und die elektronischen Schalter nicht durchgängig versorgt werden müssen.
Vorzugsweise umfasst ein Takt des Bussystems, welches den Signalbus verwendet, mehrere Arbeitszyklen.
Weiterhin ist es vorteilhaft, wenn die vorbestimmte Überlapp-Zeit zwischen 1/50 und 1/4 der Periode des Takts umfasst. Diese Verhältnisse können aber auch abweichen und sind an den jeweiligen Anwendungsfall anzupassen.
Die Überlapp-Zeit, in welcher Ladeenergie zum Pegelwechsel auf dem Signalbus bereitgestellt wird, soll möglichst klein gehalten werden, sodass wenig Energie verloren geht, wenn der Signalbus von einer Systemkomponente weiter auf Low-Pegel gehalten wird. Gleichzeitig muss die Ladeenergie groß genug sein, um den Wechsel zum High-Pegel zu ermöglichen, wenn der Signalbus im Leerlauf ist. Zur Optimierung des Energieverbrauchs muss daher die Überlapp-Zeit optimiert werden, was mit einem Kalibrierungsverfahren erfolgen kann.
Ein erfindungsgemäßes Verfahren zur Kalibrierung der Überlapp- Zeit der zuvor beschriebenen Schaltungsanordnung umfasst die folgenden Schritte:

a) Eine Überlapp-Zeit wird zunächst auf eine vorbestimmte Minimalzeit gesetzt, die vorzugsweis kleiner ist, als die erwartete Zeit, die unter den gegebenen Schaltungsbedingungen für das Bereitstellen der Ladeenergie für einen Pegelwechsel auf dem Signalbus benötigt wird.
b) Ein definierter Ausgangszustand wird durch Setzen des Low-Pegels auf dem Signalbus und Schalten des Signalbusses in den Leerlaufzustand eingestellt.
c) Der Set-Schalter wird in den geschlossenen Zustand gesetzt, sodass Versorgungsspannung am Latch anliegt und dieses in High-Pegel versetzt.
d) Der Probe-Schalter wird in den geschlossenen Zustand gesetzt, sodass die Versorgungsspannung am Signalbus anliegt.
e) Nach Ablauf der Überlapp-Zeit wird der Set-Schalter in den geöffneten Zustand gesetzt, sodass die Versorgungsspannung nicht mehr am Signalbus anliegt.
f) Nunmehr wird der am Systembus anliegende Pegel geprüft, und wie folgt entschieden
1. i. Sofern am Signalbus noch immer Low-Pegel anliegt, wird die Überlapp-Zeit um eine vorbestimmte Delta-Zeit verlängert und das Verfahren kehrt zu Schritt b) zurück. In diesem Fall hat die während der Schließzeit beider Schalter an den Bus bereitgestellte Ladeenergie nicht ausgereicht, um diesen vom Low-Pegel in den High-Pegel zu wechseln.
2. ii. Sofern bei der Prüfung am Signalbus High-Pegel anliegt, wird die verwendete Überlapp-Zeit als gültig festgelegt. In diesem Fall hat die Ladeenergie für einen Pegelwechsel ausgereicht. Eine weitere Erhöhung der Überlapp-Zeit ist zwar möglich, würde aber zu erhöhtem Energieverbrauch führen, wenn mit der verlängerten Überlapp-Zeit im Normalbetrieb ein Signalbus im Kurzschlussbetrieb angesteuert wird.

In einer bevorzugten Ausführungsform kann die Überlappzeit um eine Sicherheitsmarge erhöht werden, um die Betriebssicherheit zu gewährleisten.
Um die durch die Erfindung erreichbare Energieeinsparung abschätzen zu können, werden nachfolgend am Beispiel eines I2C Signalbusses vergleichende Betrachtungen zwischen einer Schaltung gemäß dem Stand der Technik und einer erfindungsgemäßen Schaltungsanordnung angestellt.
Bei Verwendung einer herkömmlichen Schaltung mit Pull-Up-Widerstand am Signalbus ergibt sich folgender Energiebedarf. Die Energiebilanz eines per I2C übertragenen Bytes kann wie folgt abgeschätzt werden (Signalisierung wird vernachlässigt). Angenommen werden eine Betriebsspannung von 3,3 V, eine BusKapazität von 100 pF, ein Pull-Up-Widerstand von 10 kOhm und eine I2C-Frequenz von 100 kHz. Für die zu übertragenden Daten wird angenommen, dass 50% der Bits den Wert „1“ und 50% den Wert „0“ haben. Für die SDA-Leitung bedeutet das: Die Übertragung eines Bytes benötigt t=80µs, der Bus verbleibt dabei für 50% der Zeit auf „0“, d.h. es fließt für t_Low= 40µs Strom durch den Pull-Up-Widerstand. Die im Widerstand umgesetzte Energie ist also $E_{P u l l U p (S D A)} = U \cdot I \cdot t = \frac{U^{2}}{R} t = 43,56 n J$
Die Buskapazität muss für jeden Low-High (0->1) Pegelwechsel auf der SDA-Leitung umgeladen werden, d.h. maximal 4-mal für ein Byte (8 bit), sodass sich als Ladeenergie ergibt: $E_{C (S D A)} = 4 \cdot \frac{C}{2} U^{2} = 4 \cdot 1.09 n J = 4.356 n J$
Für die SCL-Leitung des Busses kann die Betrachtung analog durchgeführt werden, es sind jedoch 8 Umladungen erforderlich (ein Takt / Bit): $E_{P u l l U p (S C L)} = U \cdot I \cdot t = \frac{U^{2}}{R} t = 43,56 n J$
$E_{C (S C L)} = 4 \cdot \frac{C}{2} U^{2} = 8 \cdot 1.09 n J = 8,712 n J$
Die Energiebilanz wird im Stand der Technik durch die eingesetzten Pull-Up-Widerstände dominiert. Die Vergrößerung dieser Widerstände zur Reduktion der Energie pro Übertragung ist nur bedingt hilfreich, da so auch die Übertragungsgeschwindigkeit sinkt, was eine Verlängerung von t_Low zur Folge hat.
Zur Bestimmung der Energiebilanz bei Einsatz der erfindungsgemäßen Schaltungsanordnung anstelle der Pull-Up-Widerstände wird angenommen, dass die Schaltungsanordnung ideal kalibriert ist, d.h. die Überlapp-Zeit ist so eingestellt, dass die abgegebene Energiemenge je Arbeitszyklus (Set/Probe-Schalter-Zyklus) genau der Ladeenergie des Bus-Signals entspricht. Außerdem wird angenommen, dass je 0-Bit genau einmal dieser Zyklus abläuft. Der Energiebedarf der Schaltungsanordnung selbst wird als vernachlässigbar angesehen, da die erforderliche Schaltung sehr energiesparend ausgeführt werden kann. Zur Vergleichbarkeit werden im Übrigen die gleichen Dimensionierungen wie in der Vorbetrachtung angenommen. Pro Byte ergibt sich für das SDA-Signal eine Energiemenge von: $E_{P u l l U p S D A} = 4 \cdot E_{c y c l e} = 4 \cdot E_{C (S D A)} = 4.356 n J$
Analog ergibt sich für SCL: $E_{P u l l U p S C L} = 8 \cdot E_{c y c l e} = 8 \cdot E_{C (S C L)} = 8,712 n J$
Folglich ist eine Reduktion des Energiebedarfs um etwa Faktor 5 möglich. Für langsamere I2C-Übertragungen (insbesondere Software-I2C Implementationen erreichen nur stellenweise 100 kHz) steigt dieser Faktor weiter an. Ebenso ist für kleinere Bus-Kapazitäten (die angenommenen 100 pF sind vergleichsweise groß) ein größerer Faktor zu erwarten.
Die Erfindung stellt außerdem ein Signalübertragungssystem bereit, mit einem Signalbus, dessen Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar ist und der im Kurzschluss auf Low-Pegel gelegt ist, wobei zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf dem Signalbus eine Schaltungsanordnung gemäß den zuvor beschriebenen Ausführungsformen an den Signalbus angeschlossen ist.
Bevorzugt handelt es sich bei dem Signalbus um einen I2C-Signalbus, an welchen mindestens eine Master-Schaltung und mindestens eine Slave-Schaltung als Systemkomponenten angeschlossen sind, wobei der Signalbus eine SDA-Datenleitung und eine SCL-Taktleitung umfasst, an die jeweils eine Schaltungsanordnung gemäß der zuvor beschriebenen Art angeschlossen ist.
In diesem Zusammenhang ist darauf hinzuweisen, dass die vorliegende Erfindung grundsätzlich an verschiedenen Signalübertragungssystemen mit einem Signalbus genutzt werden kann, um Pull-Up-Widerstände zu ersetzen. Auf das jeweils verwendete Datenübertragungsprotokoll kommt es dabei nicht an. Soweit die Erfindung hier in Bezug auf I2C Busprotokolle beschrieben wird, geschieht dies nur beispielhaft. Eine Beschränkung auf diese Protokolle bzw. Systeme ist nicht beabsichtigt.
Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen, unter Bezugnahme auf die Zeichnung. Es zeigen:

1 einen vereinfachten Schaltplan einer erfindungsgemäßen Schaltungsanordnung zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus;
2 einen Blockschaltplan eines integrierten Schaltkreises, in welchem zwei Schaltungsanordnungen gemäß 1 realisiert sind;
3 einen Blockschaltplan eines Signalübertragungssystems mit einem I2C Signalbus, und mit der Schaltungsanordnung gemäß 2;
4 eine Detailzeichnung des Signalübertragungssystems gemäß 3;
5 einen vereinfachten Signalverlauf im Signalübertragungssystem.

1 zeigt einen vereinfachten Schaltplan einer erfindungsgemäßen Schaltungsanordnung 01 zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus SDA/SCL. Die Schaltungsanordnung 01 umfasst zunächst ein Latch, dessen Eingang 02 und dessen Ausgang 03 gemeinsam an eine Ladeleitung 04 angeschlossen sind, sodass das Latch immer den zuletzt auf der Ladeleitung 04 herrschenden Pegel speichert.
Die Schaltungsanordnung 01 umfasst weiterhin einen Set-Schalter S2, der im geschlossenen Zustand die Ladeleitung 04 an eine Versorgungsspannung V_supply anlegt und damit High-Pegel an das Latch schaltet. Im geöffneten Zustand trennt er die Ladeleitung 04 von der Versorgungsspannung, sodass am Knoten 05 ein hochohmiger Zustand herrscht. Weiterhin ist ein Probe-Schalter S1 vorgesehen, der im geschlossenen Zustand die Ladeleitung 04, an der das Latch angeschlossen ist, an einen Busknoten PU anschaltet, der im Betrieb mit den Busleitungen SDA/SCL des Signalbusses verbunden ist. Die Schalter S1, S2 sind als elektronische Schalter ausgeführt, beispielsweise als Transistoren.
Die Schaltungsanordnung 01 umfasst darüber hinaus eine Steuerschaltung Ctrl, welche innerhalb eines vorbestimmten Arbeitszyklus zunächst den Set-Schalter S2 in den geschlossenen Zustand versetzt, um die Versorgungsspannung V_supply an das Latch und die Ladeleitung 04 anzuschalten. Nachfolgend versetzt die Steuerschaltung Ctrl den Probe-Schalter S1 in den geschlossenen Zustand, um die Ladeleitung 04 mit dem daran angeschlossenen Latch an den Busknoten PU anzuschalten. Da zu diesem Zeitpunkt der Set-Schalter S2 noch geschlossen ist, wird Ladenergie an den Busknoten PU geliefert. Nach einer vorbestimmten Überlapp-Zeit versetzt die Steuerschaltung Ctrl den Set-Schalter S2 in den geöffneten Zustand, während der Probe-Schalter S1 geschlossen bleibt, sodass die Zufuhr von Ladeenergie unterbrochen ist und der Pegel am Latch den Pegel-Zustand auf dem Signalbus annimmt, der über den Busknoten PU an die Schaltungsanordnung 01 angeschlossen ist. Nachfolgend versetzt die Steuerschaltung Ctrl den Probe-Schalter S1 in den geöffneten Zustand, womit der Arbeitszyklus abgeschlossen ist.
Die Steuerschaltung Ctrl ist bevorzugt so konfiguriert, dass sie das oben bereits ausführlich beschriebene Verfahren zur Kalibrierung der Überlapp-Zeit ausführen kann, vorzugsweise bei der Inbetriebnahme der Schaltungsanordnung. Alternativ besteht aber auch die Möglichkeit, dass die Überlapp-Zeit herstellerseitig festgelegt ist, insbesondere wenn die Ladebedingungen am Signalbus hinreichend bekannt sind.
Die in 1 gezeigte Ausführungsform der Schaltungsanordnung 01 umfasst weiterhin einen Oszillator OSC, der ein die Steuerschaltung Ctrl taktendes Taktsignal Clk bereitstellt. Der Oszillator OSC liefert bevorzugt nur dann das Taktsignal Clk, wenn am Busknoten PU der Low-Pegel anliegt und daraufhin ein Startsignal Req den Oszillator OSC startet.
2 zeigt einen Blockschaltplan eines integrierten Schaltkreises 20, in welchem zwei Schaltungsanordnungen 01a, 01b realisiert sind.
3 zeigt einen Blockschaltplan eines Signalübertragungssystems 30 mit einem Signalbus mit Busleitungen SDA/SCL, der im I2C Protokoll betrieben wird. In an sich bekannter Weise sind mehrere I2C kompatible Systemkomponenten 31 an die Busleitungen SDA/SCL angeschlossen, um so eine Kommunikation zwischen den Systemkomponenten 31 zu ermöglichen. An den Busleitungen treten parasitäre Kapazitäten und Eingangskapazitäten der I2C Systemkomponenten auf, die für das Bereitstellen der zum Pegelwechsel erforderlichen Ladeenergie berücksichtigt werden müssen. Abweichend zum Stand der Technik, sind Pull-Up-Widerstände nicht vorgesehen. Stattdessen ist der Schaltkreis 20 mit den beiden Schaltungsanordnungen 01a, 01b angekoppelt, wobei jeweils der Busknoten PU an die jeweilige Busleitung SDA/SCL geschaltet ist.
4 zeigt im Detail die Beschaltung der Busleitungen SDA/SCL sowohl aufseiten der Systemkomponente 31 als auch am Schaltkreis 20, der die beiden Schaltungsanordnungen 01a, 01b zum Bereitstellen der Ladeenergie enthält.
5 zeigt den typischen Signalverlauf über die Zeit beim Betrieb der Schaltungsanordnung 01. Der Arbeitszyklus startet zum Zeitpunkt t_S1 mit dem Setzen des Set-Schalters S2 in den geschlossenen Zustand, sodass das Signal Set auf High-Pegel geht. Zu t_S1 ist der Probe-Schalter S1 geöffnet, sodass das Signal Probe auf Low-Pegel ist. Das Startsignal Req ist auf High-Pegel, da der Busknoten PU gerade von einer Systemkomponente auf Low-Pegel gezogen wird, sodass der Oszillator OSC arbeitet und das interne Taktsignal Clk an die Steuerschaltung Ctrl liefert. Zum Zeitpunkt t_P1, der vorzugsweise eine Taktflanke nach t_S1 liegt, wird der Probe-Schalter S1 in den geschlossenen Zustand gesetzt, sodass das Signal Probe von Low auf High-Pegel wechselt. Nur kurze Zeit später, z.B. etwa 1/8 der Periode des Taktsignals Clk, zum Zeitpunkt t_S2 wird der Set-Schalter S2 geöffnet, sodass das Signal Set auf Low wechselt. Die Zeitdauer zwischen dem Schließen des Probe-Schalters S1 und dem Öffnen des Set-Schalters S2 entspricht der vorbestimmten Überlapp-Zeit t_overlap, d.h. t_overlap = t_S2 - t_P1. In dem gesamten Zeitraum zwischen t_S1 und t_P2 liegt am Busknoten PU Low-Pegel an, da der Pegel auf der Signalleitung SCL von einer Systemkomponente auf Low gezogen wird, was am Signal SCLI mit High-Pegel ersichtlich ist. Im zweiten Arbeitszyklus in 5 ändert sich zunächst nichts, sodass am Busknoten PU weiterhin Low-Pegel anliegt.
Zum Zeitpunkt t_S3 startet der dritte Arbeitszyklus, wobei zu diesem Zeitpunkt SCLI auf Low-Pegel gefallen ist, am Busknoten PU aber weiterhin Low-Pegel anliegt, da noch keine Ladeenergie zum Pegelwechsel von der Schaltungsanordnung geliefert wurde. Zu t_S3 wird der Set-Schalter S2 erneut gesetzt, sodass Set auf High-Pegel wechselt. Beim Schließen des Probe-Schalters S1 wechselt das Signal Probe ebenfalls auf High-Pegel, da Versorgungsspannung auf der Ladeleitung 04 anliegt. Die gelieferte Ladeenergie zieht den Pegel am Busknoten PU auf High, da ein Abfließen über eine Systemkomponente nicht mehr stattfindet. Die Überlapp-Zeit ist so dimensioniert bzw. wird mit dem oben beschriebenen Verfahren so kalibriert, dass die während des geschlossenen Zustands beider Schalter S1, S2 von der Versorgungsspannungsquelle bereitgestellte Ladeenergie ausreicht, um den Signalbus vom Low-Pegel in den High-Pegel zu versetzen. Zum Zeitpunkt t_S4 wird der Probe-Schalter S1 zwar wieder geöffnet, dass Signal Probe bleibt aber auf High-Pegel, denn dieser wird vom Latch gehalten. Ein Pegelwechsel am Busknoten PU tritt auch bei nachfolgenden Arbeitszyklen erst ein, wenn SCLI auf High wechselt und somit eine Systemkomponente den Pegel am Busknoten PU erneut auf Low zieht, wie dies zum Zeitpunkt t_P4 gezeigt ist.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

EP 2324432 B1 [0005]
EP 0973261 B1 [0006]

Zitierte Nicht-Patentliteratur

P. Pannuto et al. beschreiben in „MBus: An ultra-low power interconnect bus for next generation nanopower systems,“ 2015 ACM/IEEE 42nd Annual International Symposium on Computer Architecture (ISCA), Portland, OR, 2015, S. 629-641 [0004]
Y. Lee et al. beschreiben in „A Modular 1 mm³ Die-Stacked Sensing Platform With Low Power I2C Inter-Die Communication and Multi-Modal Energy Harvesting“, in IEEE Journal of Solid-State Circuits, vol. 48, no. 1, pp. 229-243, Jan. 2013 [0007]

Claims

Schaltungsanordnung (01) zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus, dessen Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar ist und der im Kurzschluss auf Low-Pegel gelegt ist, wobei die Schaltungsanordnung umfasst: - einen Zustandsspeicher, der an eine Ladeleitung (04) angeschlossen ist; - einen Set-Schalter (S2), der im geschlossenen Zustand einen High-Pegel an die Ladeleitung (04) und den daran angeschlossenen Zustandsspeicher anschaltet; - einen Probe-Schalter (S1), der im geschlossenen Zustand die Ladeleitung (04) und den daran angeschlossenen Zustandsspeicher an einen mit dem Signalbus verbindbaren Busknoten (PU) schaltet; - eine Steuerschaltung (Ctrl), welche innerhalb eines vorbestimmten Arbeitszyklus o zunächst den Set-Schalter (S2) in den geschlossenen Zustand versetzt, um den Zustandsspeicher auf High-Pegel zu setzen, o nachfolgend den Probe-Schalter (S1) in den geschlossenen Zustand versetzt, o nach einer vorbestimmten Überlapp-Zeit den Set-Schalter (S2) in den geöffneten Zustand versetzt, o nachfolgend den Probe-Schalter (S1) in den geöffneten Zustand versetzt, bevor der nächste Arbeitszyklus beginnt, o wobei die Überlapp-Zeit so dimensioniert ist, dass die während des geschlossenen Zustands der beiden Schalter (S1, S2) bereitgestellte Ladeenergie ausreicht, um den am Busknoten (PU) angeschalteten Signalbus mit seiner Buskapazität vom Low-Pegel in den High-Pegel zu versetzen, sofern der Signalbus sich im Leerlauf befindet.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass sie weiterhin einen Oszillator (OSC) umfasst, der ein die Steuerschaltung (Ctrl) taktendes Taktsignal (Clk) bereitstellt.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Oszillator (OSC) nur dann das Taktsignal (Clk) liefert, wenn der am Busknoten (PU) angelegte Signalbus auf Low-Pegel liegt, und dass die Steuerschaltung (Ctrl) außer Betrieb ist, wenn sie kein Taktsignal vom Oszillator (OSC) empfängt.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass ein Zyklus (SCLI) des Signalbusses mehrere Arbeitszyklen der Schaltungsanordnung überdeckt.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die vorbestimmte Überlapp-Zeit einem Bruchteil der Periode des Taktsignals (Clk) des Arbeitszyklus beträgt, insbesondere im Bereich zwischen 1/10 und 1/4.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Zustandsspeicher durch ein Latch gebildet ist, dessen Eingang und Ausgang miteinander kurzgeschlossen sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Set-Schalter (S2) im geschlossenen Zustand Versorgungsspannung an den Probe-Schalter (S1) schaltet.
Verfahren zur Kalibrierung der Überlapp-Zeit einer Schaltungsanordnung gemäß einem der Ansprüche 1 bis 5 zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf einem Signalbus, dessen Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar ist und der im Kurzschluss auf Low-Pegel gelegt ist, folgende Schritte umfassend: a) Voreinstellen einer Überlapp-Zeit auf eine vorbestimmte Minimalzeit; b) Setzen des Low-Pegels auf dem Signalbus und Schalten des Signalbus in den Leerlaufzustand; c) Setzen des Set-Schalters (S2) in den geschlossenen Zustand; d) Setzen des Probe-Schalters (S1) in den geschlossenen Zustand; e) Setzen des Set-Schalters (S2) in den geöffneten Zustand nach Ablauf der Überlapp-Zeit, f) Prüfen des am Systembus anliegenden Pegels und i. sofern Low-Pegel anliegt, Verlängern der Überlapp-Zeit um ein vorbestimmte Delta-Zeit und Rückkehr zu Schritt b), ii. sofern High-Pegel anliegt, Festlegen der zuletzt verwendeten Überlapp-Zeit als gültig.
Signalübertragungssystem mit einem Signalbus, dessen Signalpegel im Leerlauf zwischen Low-Pegel und High-Pegel umschaltbar ist und der im Kurzschluss auf Low-Pegel gelegt ist, dadurch gekennzeichnet, dass zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf dem Signalbus eine Schaltungsanordnung gemäß einem der Ansprüche 1 bis 7 an den Signalbus angeschlossen ist.
Signalübertragungssystem nach Anspruch 9, dadurch gekennzeichnet, dass es sich bei dem Signalbus um einen I2C- oder SMBus-Signalbus handelt, an welchen mindestens eine Master-Schaltung und mindestens eine Slave-Schaltung angeschlossen sind, wobei der Signalbus eine Datenleitung (SDA) und eine Taktleitung (SCL) umfasst, an die jeweils eine Schaltungsanordnung gemäß einem der Ansprüche 1 bis 7 angeschlossen ist, zur Bereitstellung der Ladeenergie für einen Pegelwechsel auf jeder der beiden Signalbusleitungen.