DE102014005121B3

DE102014005121B3 - Schaltungsanordnung mit Bootstrap-Schaltung

Info

Publication number: DE102014005121B3
Application number: DE102014005121.8A
Authority: DE
Inventors: Achim Seidel; Marco Costa; Bernhard Wicht
Original assignee: Hochschule Reutlingen
Current assignee: Hochschule Reutlingen
Priority date: 2014-04-08
Filing date: 2014-04-08
Publication date: 2015-06-03
Anticipated expiration: 2034-04-09

Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Bootstrap-Schaltung, die zumindest eine Hauptkapazität aufweist, von der die erste Seite mit einem ersten Zweig der Schaltungsanordnung und die zweite Seite mit einem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist. Die vorgeschlagene Schaltungsanordnung zeichnet sich dadurch aus, dass die Bootstrap-Schaltung parallel zur Hauptkapazität wenigstens eine weitere Kapazität aufweist, die über eine zweite Versorgungsspannung auf eine höhere Spannung aufladbar ist als die Hauptkapazität und über wenigstens ein Schaltelement zur Unterstützung der Hauptkapazität zuschaltbar ist. Bei der vorgeschlagenen Schaltungsanordnung kann in Abhängigkeit von der Dimensionierung der Bootstrap-Kapazitäten eine sehr viel kleinere Fläche mit höherem oder gleich bleibenden Spannungseinbruch oder eine nicht so starke Flächenreduzierung mit kleinerem Spannungseinbruch verglichen mit einer herkömmlichen Bootstrap-Schaltung erzielt werden.

Description

Technisches Anwendungsgebiet
Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Bootstrap-Schaltung, die zumindest eine Hauptkapazität aufweist, von der eine erste Seite mit einem ersten Zweig der Schaltungsanordnung und eine zweite Seite mit einem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist, wobei ein Anschluss für eine Versorgungsspannung der Bootstrap-Schaltung über eine Diode oder ein anderes als Stromventil wirkendes Element mit der ersten Seite der Hauptkapazität verbunden ist.
Stand der Technik
Bootstrap-Schaltungen werden oft verwendet, um High Side Schalter anzusteuern, z. B. in einem asynchronen Abwärtswandler mit einer Diode anstelle des Low Side Schalters oder wenn direkt eine Last an der Source des High Side Schalters angeschlossen ist. 1 zeigt ein Beispiel für eine allgemein bekannte Bootstrap-Schaltung zur Versorgung eines High Side (HS) Treibers 1 für einen HS NMOS Transistor MN1 einer Halbbrückenschaltung. Die in der 1 gezeigte Halbbrückenschaltung setzt sich aus dem HS NMOS Transistor MN1 und dem Low Side (LS) NMOS Transistor MN2 zusammen. Die Gateanschlüsse der beiden Transistoren werden jeweils mit einem HS 1 bzw. LS Treiber 2 gespeist. Das Steuersignal für die beiden Transistoren, typischerweise ein pulsweitenmoduliertes Signal, liegt an einem Eingangsanschluss IN an. Dieses Signal wird direkt auf den Signaleingang des LS Treibers 2 und über einen Pegelumsetzer 3 (Level-Shifter) auf den Signaleingang des HS Treibers 1 gelegt. Zur Bereitstellung der notwendigen Einschaltspannung am Gate des Transistors MN1 wird eine Bootstrap-Schaltung eingesetzt, die den HS Treiber 1 für den Transistor MN1 mit der Spannung VCBoot versorgt. VCBoot muss größer sein als die Eingangsspannung V2 des Transistors MN1. Dies wird erreicht, indem die Spannung VCBoot von einer Bootstrap-Kapazität CBoot bereitgestellt wird. Diese Kapazität ist über die Diode DBoot mit einer Versorgungsspannung V1 verbunden, über die sie geladen wird, und auf das sich ändernde Potential HS_GND bezogen, wie dies in 1 dargestellt ist. Bei VIN = Low (VIN = Spannung an IN) beträgt bei einem nichtinvertierenden Treiber auch HS_GND 0 V. Die Kapazität CBoot wird dann über die Diode DBoot auf V1 – VF (VF = Vorwärtsspannung der Diode DBoot) geladen. Bei Änderung der Steuersignalspannung VIN von Low nach High wird der Transistor MN2 ausgeschaltet und der Transistor MN1 über den Pegelumsetzer 3 eingeschaltet. Die Spannung an HS_GND steigt. Zum Einschalten des Transistors MN1 wird die benötigte Ladung Q_CBoot (bzw. Q) der Kapazität CBoot entnommen. Die Kapazität CBoot muss dabei so groß gewählt sein, dass die entnommene Ladung Q_CBoot zu einem vertretbaren Spannungseinbruch ΔV_CBoot (bzw. ΔV) an der Kapazität CBoot führt: ΔV_CBoot = Q_CBoot/C_Boot. Bei Änderung der Steuersignalspannung von VIN = High auf VIN = Low wird der Transistor MN1 wieder ausgeschaltet und der Transistor MN2 eingeschaltet. Das Potential an HS_GND sinkt auf 0 V und die Kapazität CBoot kann wieder über die Diode DBoot nachgeladen werden.
Bei einer derartigen Bootstrap-Schaltung wird eine große Kapazität CBoot benötigt, um bei hohen erforderlichen Ladungsmengen Q_CBoot einen nur kleinen Spannungseinbruch ΔV_CBoot zu erzeugen. Insbesondere bei integrierten Schaltkreisen bedeuten große Kapazitäten jedoch viel Flächenbedarf auf dem Chip und damit hohe Kosten.
Die DE 101 27 868 A1 zeigt eine Schaltungsanordnung mit einer Bootstrap-Schaltung, die zumindest eine Hauptkapazität aufweist, von der eine erste Seite mit einem ersten Zweig der Schaltungsanordnung und eine zweite Seite mit einem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist, wobei ein Anschluss für eine erste Versorgungsspannung der Bootstrap-Schaltung über eine Diode mit der ersten Seite der Hauptkapazität verbunden ist. Die Bootstrap-Schaltung weist parallel zur Hauptkapazität eine weitere Kapazität auf, die über ein Schaltelement zuschaltbar ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltungsanordnung mit einer Bootstrap-Schaltung anzugeben, bei der die Bootstrap-Schaltung eine kleinere Fläche, insbesondere eine kleinere Bootstrap-Kapazität, benötigt.
Darstellung der Erfindung
Die Aufgabe wird mit der Schaltungsanordnung gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Schaltungsanordnung sind Gegenstand der abhängigen Patentansprüche oder lassen sich der nachfolgenden Beschreibung sowie den Ausführungsbeispielen entnehmen.
Bei der vorgeschlagenen Schaltungsanordnung weist die Bootstrap-Schaltung in bekannter Weise zumindest eine Diode oder ein anderes als Stromventil wirkendes Element und eine Hauptkapazität auf, von der eine erste Seite mit einem ersten Zweig der Schaltungsanordnung und eine zweite Seite mit einem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist. Der erste Zweig liegt in der Regel auch auf veränderlichem Potential. Ein Anschluss für eine erste Versorgungsspannung der Bootstrap-Schaltung ist über die Diode bzw. das als Stromventil wirkende Element mit der ersten Seite der Hauptkapazität verbunden, um die Hauptkapazität über die erste Versorgungsspannung zu laden. Die vorgeschlagene Schaltungsanordnung zeichnet sich dadurch aus, dass die Bootstrap-Schaltung parallel zur Hauptkapazität wenigstens eine weitere Kapazität aufweist, im Folgenden als Hilfskapazität bezeichnet, die über eine zweite Versorgungsspannung auf eine höhere Spannung aufladbar ist als die Hauptkapazität und über wenigstens ein Schaltelement zur Unterstützung der Hauptkapazität zuschaltbar ist. Die Zuschaltung kann dabei über einen oder mehrere Schalter erfolgen oder auch über eine andere geeignete Verschaltung.
Mit dieser Bootstrap-Schaltung wird somit bei Änderung des Potentials im zweiten Zweig der Schaltungsanordnung die Hilfskapazität zugeschaltet, die auf eine höhere Spannung als die Hauptkapazität geladen wurde. Die Hilfskapazität entlädt dabei ihre Ladung auf die Hauptkapazität oder den entsprechenden ersten Zweig der Schaltungsanordnung bis beide Kapazitätsspannungen gleich sind. Durch die Hilfskapazität bricht die Spannung an der Hauptkapazität in geringerem Maße als ohne die Hilfskapazität ein. Alternativ kann auch die Hauptkapazität verkleinert werden, um denselben Spannungseinbruch vergleichbar zu einer konventionellen größeren Hauptkapazität zu erzielen. Die Ladungsmenge, die die Hilfskapazität bereitstellen kann, ist abhängig von ihrer Größe und dem erlaubten Spannungseinbruch ΔV_CBoot. Da der Spannungseinbruch an der Hilfskapazität demgegenüber wesentlich größer sein kann bis zur Spannung VCBoot, trägt die Hilfskapazität viel zu der insgesamt erforderlichen Ladung bei und kann zugleich deutlich kleiner als die Hauptkapazität dimensioniert werden. Die Hauptkapazität kann bei dieser Schaltungsanordnung zusätzlich kleiner bemessen werden als bei einer Schaltung ohne Hilfskapazität, da sie die aus der Hilfskapazität gelieferte Ladung nicht mehr bereitstellen muss. Damit verringert sich auch der Flächenbedarf für die Bootstrap-Schaltung, so dass sich eine Kostenersparnis, höhere Integration und auch eine höhere Zuverlässigkeit der Schaltung ergibt. Durch geeignete Verschaltung, wie sie in den folgenden bevorzugten Ausgestaltungen dargelegt ist, wird ein automatisches Zu- und Abschalten der Hilfskapazität beim Betrieb der Schaltungsanordnung erreicht. Es muss somit kein zusätzliches Steuersignal für das Zuschalten der Hilfskapazität erzeugt werden.
Die nachfolgend beschriebenen Ausgestaltungen haben gemeinsam, dass eine zweite Seite der Hilfskapazität mit dem auf veränderlichem Potential liegenden Zweig der Schaltungsanordnung verbunden ist. Die erste Seite der Hilfskapazität ist einerseits über das Schaltelement oder zumindest über eines der eingesetzten Schaltelemente mit der ersten Seite der Hauptkapazität und dem ersten Zweig der Schaltungsanordnung und andererseits über eine weitere Diode mit einem Anschluss für eine zweite Versorgungsspannung verbunden, die höher als die erste Versorgungsspannung liegt. Die vorgeschlagene Schaltungsanordnung ist jedoch nicht auf eine derartige Verschaltung der Hilfskapazität beschränkt.
In einer bevorzugten Ausgestaltung weist die Schaltungsanordnung wenigstens einen HS NMOS Transistor auf. Weiterhin ist ein HS Treiber für den HS NMOS Transistor mit dem Gateanschluss des HS NMOS Transistors verbunden. Die erste Seite der Hauptkapazität ist mit dem Versorgungsspannungseingang dieses HS Treibers als erstem Zweig der Schaltungsanordnung und die zweite Seite der Hauptkapazität mit dem Sourceanschluss des HS NMOS Transistors als zweitem Zweig der Schaltungsanordnung verbunden. Dieser zweite Zweig liegt bei einer derartigen Halbbrückenschaltung in Abhängigkeit von den Schaltzuständen der beiden Transistoren auf veränderlichem Potential.
Vorzugsweise ist das Schaltelement, über das die Hilfskapazität zur Unterstützung der Hauptkapazität zugeschaltet wird, ein selbstsperrender PMOS Transistor, dessen Source-Anschluss mit der ersten Seite der Hilfskapazität und dessen Drain-Anschluss mit der ersten Seite der Hauptkapazität verbunden ist. Der Gate-Anschluss dieses Transistors ist mit der zweiten Versorgungsspannung verbunden. Durch diese Verschaltung öffnet der Transistor und schaltet die Hilfskapazität zu, sobald das Potential des zweiten Zweiges der Schaltungsanordnung um mehr als eine Schwell- bzw. Einschaltspannung des selbstsperrenden PMOS Transistors ansteigt. Diese Hilfskapazität unterstützt dann die Hauptkapazität und reduziert damit die Spannungsschwankungen. Zusätzlich zu diesem PMOS-Transistor kann auch ein selbstsperrender NMOS-Transistor als weiteres Schaltelement für das Zuschalten der Hilfskapazität eingesetzt werden oder der selbstsperrende PMOS Transistor über einen Treiber vom invertierten Steuersignal für den HS NMOS Transistor angesteuert werden, um den Zeitpunkt der Zuschaltung noch näher an den Schaltzeitpunkt des HS NMOS Transistor zu verlegen. Vorteilhafte Ausführungsformen einer derartigen Schaltungsvariante können den nachfolgenden Ausführungsbeispielen entnommen werden.
Die vorgeschlagene Bootstrap-Schaltung lässt sich besonders vorteilhaft für die Ansteuerung von High Side Transistoren in Brückenschaltungen nutzen, kann aber auch in anderen Schaltungstypen eingesetzt werden, die eine Bootstrap-Schaltung benötigen. So können Bootstrap-Schaltungen allgemein angewendet werden, um eine Spannungsversorgung eines Zweiges mit veränderlichem Potenzial bereitzustellen.
Kurze Beschreibung der Zeichnungen
Die vorgeschlagene Schaltungsanordnung wird nachfolgend anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen nochmals näher erläutert. Hierbei zeigen:
1 eine Schaltungsanordnung mit Bootstrap-Schaltung gemäß dem Stand der Technik;
2 eine Schaltungsanordnung mit Bootstrap-Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
3 eine Schaltungsanordnung mit Bootstrap-Schaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
4 eine Schaltungsanordnung mit Bootstrap-Schaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
5 zwei beispielhafte Ausführungen von Treiber-Schaltungen; und
6 eine Schaltungsanordnung mit Bootstrap-Schaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung.
Wege zur Ausführung der Erfindung
Die Schaltungsanordnung der 1, die eine Halbbrücke mit einer Bootstrap-Schaltung des Standes der Technik zeigt, wurde bereits im einleitenden Teil der Beschreibung näher erläutert. Die folgenden Figuren bauen auf dieser Schaltungsanordnung auf und zeigen unterschiedliche Erweiterungen der Bootstrap-Schaltung sowie zum Teil auch von anderen Teilen der Schaltungsanordnung gemäß der vorgeschlagenen Erfindung.
Die bereits in 1 vorhandenen Bestandteile der Schaltungsanordnung werden dabei in den folgenden Ausführungsbeispielen nicht nochmals erläutert.
2 zeigt ein erstes Beispiel einer möglichen Ausführungsform der vorgeschlagenen Schaltungsanordnung. Die erfindungsgemäße Erweiterung der Schaltungsanordnung von 1 ist dabei durch die gestrichelte Umrandung im rechten Teil der 2 hervorgehoben. Die Verbesserung der Bootstrap-Schaltung gemäß der vorliegenden Erfindung beruht darauf, dass parallel zur Bootstrap-Kapazität CBoot, in der vorliegenden Beschreibung auch als Hauptkapazität bezeichnet, beim Anheben des Bezugspotentials HS_GND eine zweite Kapazität CBoot2 zugeschaltet wird, die auf eine höhere Spannung als V1 geladen wurde. Diese zusätzliche Kapazität bzw. Hilfskapazität CBoot2 entlädt ihre Ladung auf die Hauptkapazität CBoot bzw. auf den zu versorgenden HS Treiber 1 bis beide Kapazitätsspannungen gleich sind. Da CBoot deutlich größer als CBoot2 gewählt wird, schwankt die Spannung an CBoot dabei wenig. Außerdem wird Ladung durch Schaltungsblöcke und das Gate des MN1 entnommen. Damit werden die maximalen Spannungsanforderungen an den HS Treiber 1 nicht überschritten.
Die Hilfskapazität CBoot2 wird in diesem Beispiel über einen PMOS-Transistor MP1 zugeschaltet. Das Gate dieses PMOS-Transistors ist direkt mit der zusätzlichen Versorgungsspannung V3 verbunden, die höher als die Versorgungsspannung V1 ist. Die Versorgungsspannung V3 ist über die Diode DBoot2 auch mit dem Sourceanschluss des Transistors MP1 und der ersten Seite der Hilfskapazität CBoot2 verbunden.
Die Funktionsweise dieser Schaltung wird im Folgenden erläutert. Bei einer Steuersignalspannung von VIN = Low am Signaleingang IN liegt das Bezugspotential HS_GND auf 0 V. CBoot2 wird in diesem Zustand auf V3 – VF2 (VF2 = Vorwärtsspannung der Diode DBoot2) geladen. Der Transistor MP1 ist nicht leitend, da sein Gate ebenfalls auf V3 liegt. Wechselt die Steuersignalspannung VIN von Low nach High, so schaltet das Signal LvlSh_OUT aus dem Pegelumsetzer 3 auf High. Das Potential HS_GND steigt an. Der Transistor MP1 bleibt solange hochohmig, bis VCBoot2 über die Spannung V3 + Vth1 steigt (Vth1 = Schwellspannung von MP1). CBoot2 wird beim Anstieg von HS_GND auf die Kapazität CBoot und den HS Treiber 1 entladen und unterstützt CBoot bei der Ladungsbereitstellung. Wechselt die Steuersignalspannung VIN von High nach Low, so schaltet das Signal LvlSh_OUT auf Low. Die Spannung an HS_GND senkt sich. Der Transistor MP1 wird wieder automatisch hochohmig, wenn HS_GND soweit sinkt, dass VCBoot2 ≤ V3 + Vth1. Sinkt HS_GND weiter gegen 0 V, wird CBoot2 wieder über die Diode DBoot2 auf V3 – VF2 geladen. Bei dieser Schaltungsvariante schaltet sich somit die Hilfskapazität CBoot2 automatisch zu, sobald das Potential an HS_GND eine bestimmte Höhe erreicht hat.
Bei der vorangehend erläuterten Variante wird die Ladung aus CBoot2 erst zugeschaltet, wenn sich HS_GND bereits etwas angehoben hat. Beim Einschalten des HS Transistors MN1 wird jedoch schon zu Beginn des Einschaltvorgangs eine große Ladungsmenge benötigt, die bei der vorangehenden Variante aus der Kapazität CBoot entnommen wird und daher noch einen kurzzeitigen Spannungseinbruch verursacht. Aus diesem Grund kann das Gate des PMOS Transistors MP1 auch direkt vom invertierten Steuersignal (LvlSh_Out_not) angesteuert werden. Der Flächenbedarf eines PMOS Transistors ist im Vergleich zu einem gleich niederohmigen NMOS Transistor deutlich größer. Dieser Flächenbedarf kann mit der folgenden Variante der Schaltung nochmals verringert werden, indem parallel zum PMOS Transistor MP1 ein NMOS Transistor MN3 geschaltet wird. Diese Schaltungsvariante ist in 3 dargestellt. Der zusätzlich zur Variante der 2 hinzugekommene Schaltungsteil ist dabei separat gestrichelt umrahmt. Beide Umrahmungen stellen die Erweiterung der Schaltungsanordnung des Standes der Technik der 1 dar.
Der weitere Schalttransistor MN3 verbindet die Hilfskapazität CBoot2 bereits vor dem Durchschalten des Transistors MP1 mit der Hauptkapazität CBoot, also zu einem früheren Zeitpunkt als bei der vorangegangenen Variante. Hierzu wird das Signal LvlSh_OUT zum Ansteuern des HS NMOS Transistors MN1 auch zum Ansteuern des Schalttransistors MN3 benutzt. Schaltet somit die Steuersignalspannung VIN von Low nach High, so schaltet das Signal LvlSh_OUT auf High. Dadurch wird auch der Transistor MN3 eingeschaltet. Um das Gate dieses Transistors mit einer Spannung von 5 V ansteuern zu können, wird eine weitere Bootstrap-Schaltung benötigt, die im vorliegenden Beispiel in herkömmlicher Weise aus dem Treiber BUF_MN3, der Bootstrap-Diode DBoot3 und der Bootstrap-Kapazität CBoot3 realisiert werden kann. Für die Größe von CBoot3 gilt: CBoot3 << CBoot und CBoot3 << CBoot2. Das Signal LvlSh_OUT sorgt dafür, dass die Kapazität CBoot schon zu Beginn des Einschaltvorgangs über MN3 von CBoot2 unterstützt wird. Ansonsten ist die Funktion dieser Variante identisch der vorangehenden Variante.
Bei dieser Variante kann der Schalttransistor MP1 nun deutlich kleiner dimensioniert werden und nur zum dauerhaften Verbinden der Kapazitäten CBoot und CBoot2 nach dem Einschaltvorgang verwendet werden. Desweiteren haben NMOS Transistoren wie MN3 den Vorteil, dass sie bei gleicher Treiberstärke etwa um den Faktor 3 weniger Flächenbedarf aufweisen als PMOS Transistoren. Alternativ zu dieser Variante könnte das Zuschalten der Hilfskapazität CBoot2 auch alleine mit dem NMOS Transistor MN3 erfolgen, so dass dann auf MP1 verzichtet werden kann.
4 zeigt eine weitere Schaltungsvariante der vorgeschlagenen Schaltungsanordnung, die wiederum auf der Schaltungsvariante der 2 aufbaut. Die hier zusätzlich hinzugekommenen oder abgewandelten Schaltungsbestandteile sind wiederum durch eine separate gestrichelte Linie umrandet. In dieser Variante wird ebenfalls ein zusätzlicher NMOS Schalttransistor MN3 eingesetzt, der hier die erste Seite der Hilfskapazität CBoot2 aber direkt mit dem Gate MN1_G des HS NMOS Transistors MN1 verbindet. Dieser weitere Schalttransistor MN3 wird wiederum über das Schaltsignal LvlSh_OUT und einen entsprechenden Treiber BUF_MN3 angesteuert. Die Treiberschaltung für den HS NMOS Transistor MN1 ist hierbei abgewandelt, wie dies aus der 4 zu entnehmen ist. Diese Treiberschaltung weist nun ein NAND-Gatter NAND1 auf, dessen einer Eingang mit dem Gate MN1_G des HS NMOS Transistors MN1 verbunden ist und an dessen anderem Eingang das Steuersignal LvlSh_OUT anliegt. Dieses NAND-Gatter ist mit einem ersten Treiber BUF1 verbunden, der den PMOS Transistor MP4 steuert. Dieser Transistor verbindet den Drainanschluss des Schalttransistors MP1 mit dem Gateanschluss des HS NMOS Transistors MN1. Der HS Treiber weist auch einen zweiten Treiber BUF2 auf, der einen NMOS Transistor MN4 mit dem Signal aus dem Pegelumsetzer 3 ansteuert. Der Transistor MN4 verbindet den Gateanschluss des HS NMOS Transistors MN1 mit HS_GND. Die Transistoren MP4 und MN4 bilden die letzte Treiberstufe des HS Treibers 1, die Treiber BUF1 und BUF2 die vorangehenden Treiberstufen dieses Treibers.
Schaltet die Steuersignalspannung VIN von Low nach High, so schaltet das Signal LvlSh_OUT auf High. Der NMOS Transistor MN3 verbindet dann die Kapazität CBoot2 mit dem Gate von MN1. Das Gate MN1_G von MN1 wird somit geladen. Erreicht MN1_G die Einschaltspannung des Gattereingangs NAND1, schaltet der Ausgang des Gatters NAND1 auf Low. Die Kapazität CBoot wird dadurch über den Transistor MP4 (Teil des HS-Treibers für MN1) ebenfalls mit dem Gate MN1_G von MN1 verbunden. Steigt die Gatespannung an, wird MN3 automatisch aus- bzw. hochohmig geschaltet, da seine Gate-Source Spannung damit kleiner wird. CBoot und CBoot2 sind somit nur noch über den Transistor MP1 verbunden. Schaltet die Steuersignalspannung VIN von High nach Low, so schaltet das Signal LvlSh_OUT auf Low und das Gatter NAND1 geht auf High. MP4 wird dadurch ausgeschaltet. Das Gate von MN1 wird über MN4 entladen. Ansonsten hat diese Schaltungsvariante die gleiche Funktionsweise wie die erste Variante, die anhand der 2 erläutert wurde.
Die Schaltungsvariante der 4 hat gegenüber der vorangehend erläuterten Variante der 3 den Vorteil, dass das Gate des HS Transistors MN1 zuerst aus CBoot2 geladen wird und die Spannung an CBoot in dieser Schaltphase kaum sinkt bzw. über 5 V steigen kann. Außerdem ist für den Transistor MN3 der Zusatzbeschaltung in dieser Variante kein Bootstrapping zur Ansteuerung mehr erforderlich. An Stelle des NMOS-Transistors MN3 kann auch ein PMOS-Transistor in dieser Schaltungsvariante eingesetzt werden, der dann mit dem invertierten Signal LvlSh_OUT_not angesteuert wird.
Bei der letztgenannten Variante wird die Gate-Source Spannung des Schalttransistors MN3 reduziert, je weiter sich das Gate MN1_G des HS NMOS Transistors MN1 auflädt. Somit wird der Transistor MN3 hochohmiger und muss für die gewünschte Funktion entsprechend niederohmiger und dadurch größer ausgelegt werden. Die im Folgenden anhand der 6 beschriebene Schaltungsvariante vermeidet diesen Nachteil und baut auf der vorangehenden Variante der 4 auf. Der Unterschied gegenüber dieser vorangehenden Variante besteht lediglich darin, dass der Treiber BUF_MN3 für den Transistor MN3 anders aufgebaut wird. Normalerweise besteht ein nichtinvertierender Treiber aus einer geradzahligen Inverterkette, wie sie bspw. im linken Teil der 5 zwei-stufig dargestellt ist. Die Inverter nehmen dabei von Stufe zu Stufe an Treiberstärke zu. Beim entsprechenden Treiber BUF_MN3 der Schaltungsvariante der 6 besteht der einzige Unterschied zu einem derartigen herkömmlichen Treiber darin, dass in die letzte Treiberstufe eine Diode zwischen die beiden Transistoren P2, N2 geschaltet wurde, wie dies im rechten Teil der 5 dargestellt ist. In 6 ist hierzu aus Gründen der Übersichtlichkeit lediglich die letzte Treiberstufe dieses Treibers mit den Transistoren P2 und N2 dargestellt.
Die vorangehenden Treiberstufen sind selbstverständlich dennoch vorhanden, hier nur nicht dargestellt. Der Eingang des Treibers wird dabei mit dem invertierten Ausgangssignal des Pegelumsetzers LvlSh_OUT_not angesteuert.
Die Funktionsweise dieser Schaltungsvariante wird im Folgenden erläutert. Beim Einschalten von P2, d. h. wenn der Treiber für den Transistor MN3 eingeschaltet werden soll, wird die parasitäre Gate-Source Kapazität CGS von MN3 geladen, wobei MN3 leitend wird. Diese parasitäre Kapazität CGS ist in 6 gestrichelt angedeutet. Das Gate von MN1 wird somit aus CBoot2 über MN3 geladen. Dabei hebt sich die Gatespannung. Die parasitäre Kapazität CGS kann aufgrund der im Treiber für MN3 eingebauten Diode D nicht über P2 nach VCBoot entladen werden und hebt das Gate des Transistors MN3 über das VCBoot Potential. So bleibt die Gate-Source Spannung an MN3 erhalten. Erst beim Ausschalten des Treibers wird CGS über den Transistor N2 wieder entladen. Der Transistor N2 muss hierbei mehr als 5 V Spannungsfestigkeit aufweisen. Zur Stabilisierung der Gate-Source Spannung an MN3 kann die parasitäre Kapazität CGS auch zusätzlich mit einer parallel geschalteten Kapazität gestützt werden.
Ein Vorteil dieser Schaltungsvariante gegenüber der vorangehend beschriebenen Schaltungsvariante der 4 besteht darin, dass der Schalttransistor MN3 kleiner ausfallen kann. Außerdem können die Treiberstufen des HS Treibers (Treiber BUF1 und Transistor MP4) kleiner dimensioniert werden, da das Gate des HS NMOS Transistors MN1 hauptsächlich über den Schalttransistor MN3 geladen werden kann. Bei dieser Lösung ist das Gate MN1_G von MN1 ebenfalls vor Überspannung geschützt, da die Bodydiode von MP4 leitend wird, sobald die Spannung am Gate MN1_G von MN1 eine Diodenspannung über VCBoot steigt. Die Ladung wird dann auf CBoot geleitet. Auch bei dieser Schaltungsvariante kann wie bei der Schaltungsvariante der 4 an Stelle des NMOS-Transistors MN3 ein PMOS-Transistor eingesetzt werden. Bei den Schaltungsvarianten der 4 und 6 kann optional auch auf den PMOS-Transistor MP1 verzichtet werden.
Bei vollständiger Speisung des Gates MN1_G von MN1 aus CBoot2 kann MP4 alternativ auch durch eine Diode ersetzt werden und die Komponenten NAND1 und BUF1 können ebenfalls wegfallen. Diese Lösung kann sinnvoll sein, um die Komplexität zu reduzieren und/oder wenn es geeigneter ist, das Kapazitätsverhältnis zwischen CBoot2 und CBoot zu erhöhen, um die im Folgenden beschriebenen Richtlinien zur Dimensionierung der beiden Bootstrap Kapazitäten einzuhalten, die bei der vorliegenden Schaltungsanordnung berücksichtigt werden können.
Für die Dimensionierung der beiden Bootstrap-Kapazitäten CBoot und CBoot2 der erfindungsgemäßen Schaltungsanordnung werden vorzugsweise die folgenden vier Richtlinien berücksichtigt:

1) Definieren des Spannungseinbruches an CBoot, um die fehlerfreie Funktionsweise der Schaltung über Prozessschwankungen und in den spezifizierten Betriebszuständen sicherzustellen. Der Spannungseinbruch ΔV beträgt typischerweise 0,5–1 V.
2) Da die beiden Kapazitäten CBoot und CBoot2 aufgrund der unterschiedlichen Spannungsklassen in integrierten Schaltkreisen technologiebedingt oft auf unterschiedlichen Layout Ebenen liegen, können sie übereinandergelegt werden, was flächeneffizient und damit kosteneffizient ist. Die Hochvoltkapazität CBoot2 hat oft einen geringeren Kapazitätsbelag als die Niedervoltkapazität CBoot (z. B. Faktor 4, stark technologieabhängig), und kann somit dieselben geometrischen Maße haben als die Niedervoltkapazität, bspw. mit einem um den Faktor 4 kleineren Kapazitätswert.
3) Einhalten der Spannungstoleranzen unter Berücksichtigung der prozessbedingten Kapazitätstoleranzen: Die Spannung an CBoot darf keine maximal erlaubten Spannungsgrenzen (max ratings) von Schaltungskomponenten überschreiten (typ. 5,5 V bei 5 V Logik/Transistoren), auch wenn beide Bootstrapkapazitäten durch Prozessschwankung im ungünstigsten Fall liegen.
4) Können die beiden Bootstrapkapazitäten nicht übereinandergelegt werden, sollte ein flächenoptimiertes Design vorgezogen werden. In diesem Fall sollte die Hochvoltkapazität CBoot2 möglichst groß gewählt werden, ohne Designziel von 3) zu verletzen.

Im Folgenden wird eine beispielhafte Vorgehensweise bei der Dimensionierung der vorgeschlagenen Bootstrap-Schaltung beschrieben.
Parameter für Beispielrechnung:

Q = 200 pC, Q_min = 180 pC, Q_max = 220 pC VBoot_init = 5 V, VBoot_min = 4,8 V, VBoot_max = 5,1 V (z. B. mit V1 = 5,7 V oder mit Schalter statt DBoot) VBoot2_init = 15 V, VBoot2_min = 14,8 V, VBoot2_max = 15,2 V (z. B. mit V3 = 15,7 V oder mit Schalter statt DBoot2) ΔV_min = –0,5 V, ΔV_max = 1 V A_CBoot,+ = 8%, A_CBoot,– = –8% A_CBoot2,+ = 15%, A_CBoot2,– = –15%

Symbolerklärungen:

Q_min,Q_max:

Minimal bzw. maximal entnommene Ladung aus CBoot und CBoot2 durch die von VBoot versorgten Schaltungsblöcke und das Gate von MN1.

VBoot_init, VBoot2_init:

Zu Beginn der Ladungsentnahme anliegender Spannungswert an CBoot bzw. CBoot2.

VBoot_min, VBoot_max, VBoot2_min, VBoo2t_max:

Minimal bzw. maximal auftretende Spannung an CBoot bzw. CBoot2 zu Beginn der Ladungsentnahme aus CBoot bzw. CBoot2.

ΔV_min:

Negativer Wert. Maximal erlaubte Überspannung an CBoot nach Richtlinie 3 bezogen auf die zu Beginn der Ladungsentnahme anliegende Spannung.

ΔV_max:

Maximaler Spannungseinbruch an CBoot bezogen auf die zu Beginn der Ladungsentnahme anliegende Spannung. Wert bestimmt nach Richtlinie 1.

ACBoot2,+:

positive prozentuale Toleranz der Kapazitäten CBoot2.

A_CBoot2,–:

negative prozentuale Toleranz der Kapazitäten CBoot2.

A_CBoot,+:

positive prozentuale Toleranz der Kapazitäten CBoot.

A_CBoot,–:

negative prozentuale Toleranz der Kapazitäten CBoot.

Rechenweg:

1. Berechnung des maximal erlaubten Wertes für k, um Richtlinie 3 nachzukommen: k stellt das Verhältnis der beiden Kapazitäten CBoot2/CBoot dar. Unter Berücksichtigung der Toleranzen nach Richtlinie 3, lässt sich k berechnen mit
mit
Beispielrechnung:
Optional kann k auch nach Richtlinie 2 berechnet werden: Kapazitätsverhältnis CBoot2/CBoot berechnen mit Hilfe des Kapazitätsbelags CA (typ. Einheit: fF/μm^2) beider Bootstrapkapazitäten: aus
folgt Beispielrechnung:
Der Wert für k darf maximal den Wert haben wie nach Richtlinie 3 berechnet, damit Richtlinie 3 nicht verletzt wird. Hier im Beispiel wird mit k = 0,25 weitergerechnet In diesem Fall wird eine gleiche Kapazitätsfläche erzielt.
2. Nach folgender Formel kann der minimale Kapazitätswert CBoot berechnet werden, um Richtlinie 3 zu beachten:
Ist das nominale ΔV nicht bekannt, kann mit folgender Formel gerechnet werden:
Beispielrechnung:
Der Sicherheitsabstand zu den Über- und Unterspannungsgrenzen an CBoot kann durch Erhöhung der Kapazität CBoot beliebig erhöht werden.

Symbolerklärung:

ΔV:

Positiver Wert: Spannungseinbruch an CBoot, negativer Wert: Überspannung an CBoot. Werte beziehen sich auf die zu Beginn der Ladungsentnahme anliegende Spannung an VBoot. Festzulegen nach Richtlinie 1 (z. B. ΔV = –0.5 V bedeutet 5,2 V an CBoot nach Ladungsausgleich, wenn CBoot zu Beginn der Ladungsentnahme mit VBoot 4,7 V geladen war).

Q:

Nominalentnommene Ladung aus CBoot und CBoot2 durch die von VBoot versorgten Schaltungsblöcke und das Gate von MN1.

3. CBoot2 berechnen:

Beispielrechnung:

CBoot2 = 0,358·51,6 pF = 18,5 pF

Durch die vorgeschlagene Schaltungsanordnung bzw. Bootstrap-Schaltung werden bei höherer Spannungsstabilität kleinere Kapazitätswerte der Hauptkapazität CBoot bei der Realisierung der Bootstrap-Schaltung benötigt. Es ergeben sich eine deutliche Verringerung der gesamten Bootstrap-Kapazität trotz zweier benötigter Kapazitäten und/oder ein deutlich verringerter Spannungseinbruch an der Bootstrap-Hauptkapazität. Dies resultiert in einer hohen Spannungsstabilität der Bootstrap-Schaltung. Abhängig von der Dimensionierung der Bootstrap Kapazitäten kann somit eine sehr viel kleinere Fläche mit höherem oder gleich bleibenden Spannungseinbruch oder eine nicht so starke Flächenreduzierung mit kleinerem Spannungseinbruch verglichen mit der herkömmlichen Bootstrap Schaltung erzielt werden. Die vorgeschlagene Bootstrap-Schaltung lässt sich einfach realisieren und arbeitet sehr effektiv. Sie ist nur wenig komplizierter als herkömmliche Bootstrap-Schaltungen.
Bezugszeichenliste

1: High Side Treiber
2: Low Side Treiber
3: Pegelumsetzer
BUF1: Treiber
BUF2: Treiber
BUF_MN3: Treiber der Bootstrap-Schaltung
CBoot: Hauptkapazität der Bootstrap-Schaltung
CBoot2: Hilfskapazität der Bootstrap-Schaltung
CBoot3: weitere Bootstrap-Kapazität
CGS: parasitäre Kapazität
D: Diode
DBoot: Diode der Bootstrap-Schaltung
DBoot2: weitere Diode der Bootstrap-Schaltung
DBoot3: weitere Diode der Bootstrap-Schaltung
HS_GND: High Side Bezugspotential
IN: Eingang des Steuersignals
MN1: High Side NMOS Transistor
MN1_G: Gate von MN1
MN2: Low Side NMOS Transistor
MN3: NMOS Schalttransistor der Bootstrap-Schaltung
MN4: NMOS Transistor einer Treiberstufe des HS Treibers
MP1: PMOS Schalttransistor der Bootstrap-Schaltung
MP4: PMOS Transistor einer Treiberstufe des HS Treibers
N1, N2: Transistor des Treibers der Bootstrap-Schaltung
NAND1: NAND-Gatter
P1, P2: Transistor des Treibers der Bootstrap-Schaltung
V1: erste Versorgungsspannung
V2: zweite Versorgungsspannung
V3: dritte Versorgungsspannung
VCBoot: Spannung über Hauptkapazität
VCBoot2: Spannung über Hilfskapazität
VIN: Steuersignalspannung am Eingang

Claims

Schaltungsanordnung mit einer Bootstrap-Schaltung, die zumindest eine Hauptkapazität (CBoot) aufweist, von der eine erste Seite mit einem ersten Zweig der Schaltungsanordnung und eine zweite Seite mit einem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist, wobei ein Anschluss für eine erste Versorgungsspannung (V1) der Bootstrap-Schaltung über eine Diode (VBoot) oder ein anderes als Stromventil wirkendes Element mit der ersten Seite der Hauptkapazität (CBoot) verbunden ist, dadurch gekennzeichnet, dass die Bootstrap-Schaltung parallel zur Hauptkapazität (CBoot) wenigstens eine weitere Kapazität (CBoot2) aufweist, die über eine zweite Versorgungsspannung (V3) auf eine höhere Spannung aufladbar ist als die Hauptkapazität (CBoot) und über wenigstens ein Schaltelement zur Unterstützung der Hauptkapazität (CBoot) zuschaltbar ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsanordnung wenigstens einen High Side NMOS-Transistor (MN1) aufweist, wobei ein Treiber (1) für den High Side NMOS-Transistor (MN1) mit einem Gateanschluss (MN1_G) des High Side NMOS-Transistors (MN1) verbunden ist, die erste Seite der Hauptkapazität (CBoot) mit einem Versorgungsspannungseingang des Treibers (1) als erstem Zweig der Schaltungsanordnung und die zweite Seite der Hauptkapazität (CBoot) mit einem Bezugspotential (HS_GND) am Sourceanschluss des High Side NMOS-Transistors (MN1) als zweiten Zweig der Schaltungsanordnung verbunden ist.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine erste Seite der weiteren Kapazität (CBoot2) über das Schaltelement mit der ersten Seite der Hauptkapazität (CBoot) und dem ersten Zweig der Schaltungsanordnung und eine zweite Seite der weiteren Kapazität (CBoot2) mit dem auf veränderlichem Potential liegenden zweiten Zweig der Schaltungsanordnung verbunden ist, wobei ein Anschluss für die zweite Versorgungsspannung (V3) über eine weitere Diode (DBoot2) oder ein weiteres als Stromventil wirkendes Element mit der ersten Seite der weiteren Kapazität (CBoot2) verbunden ist.
Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Schaltelement ein selbstsperrender PMOS-Transistor (MP1) mit wenigstens einem Gate-, einem Source- und einem Drainanschluss ist, von dem der Gateanschluss mit dem Anschluss für die zweite Versorgungsspannung (V3) und der Sourceanschluss mit der ersten Seite der weiteren Kapazität (CBoot2) verbunden ist.
Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Schaltelement ein selbstsperrender PMOS-Transistor (MP1) mit wenigstens einem Gate-, einem Source- und einem Drainanschluss ist, der über ein Steuersignal für die Schaltungsanordnung ansteuerbar ist und von dem der Sourceanschluss mit der ersten Seite der weiteren Kapazität (CBoot2) verbunden ist.
Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass parallel zum PMOS-Transistor (MP1) ein selbstsperrender NMOS-Transistor (MN3) als weiteres Schaltelement verschaltet ist, der über ein Steuersignal für die Schaltungsanordnung ansteuerbar ist, um unabhängig vom Schaltzustand des PMOS-Transistors (MP1) eine elektrisch leitende Verbindung zwischen der ersten Seite der weiteren Kapazität (CBoot2) und der ersten Seite der Hauptkapazität (CBoot) und dem ersten Zweig der Schaltungsanordnung herzustellen.
Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Schaltelement ein selbstsperrender NMOS-Transistor (MN3) mit wenigstens einem Gate-, einem Source- und einem Drainanschluss ist, der über ein Steuersignal für die Schaltungsanordnung ansteuerbar ist, um eine elektrisch leitende Verbindung zwischen der ersten Seite der weiteren Kapazität (CBoot2) und der ersten Seite der Hauptkapazität (CBoot) und dem ersten Zweig der Schaltungsanordnung herzustellen.
Schaltungsanordnung nach Anspruch 6 oder 7 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, dass ein Treiber (BUF_MN3) für den selbstsperrenden NMOS-Transistor (MN3) über eine weitere Bootstrap-Schaltung mit dem Gateanschluss des selbstsperrenden NMOS-Transistors (MN3) verbunden und so verschaltet ist, dass ein Steuersignal zur Ansteuerung des Treibers (1) für den High Side NMOS-Transistor (MN1) auch am Signaleingang des Treibers (BUF_MN3) für den selbstsperrenden NMOS-Transistor (MN3) anliegt.
Schaltungsanordnung nach Anspruch 4 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, dass die erste Seite der weiteren Kapazität (CBoot2) über einen selbstsperrenden NMOS-Transistor (MN3) oder einen weiteren selbstsperrenden PMOS-Transistor als weiteres Schaltelement mit dem Gateanschluss (MN1_G) des High Side NMOS-Transistors (MN1) verbunden ist, ein Treiber (BUF_MN3) für den selbstsperrenden NMOS-Transistor (MN3) oder den weiteren selbstsperrenden PMOS-Transistor so verschaltet ist, dass ein Steuersignal oder invertiertes Steuersignal zur Ansteuerung des Treibers (1) für den High Side NMOS-Transistor (MN1) auch am Signaleingang des Treibers (BUF_MN3) für den selbstsperrenden NMOS-Transistor (MN3) oder weiteren selbstsperrenden PMOS-Transistor anliegt, und der Treiber (1) für den High Side NMOS-Transistor (MN1) so ausgebildet ist, dass beim Herstellen einer elektrisch leitenden Verbindung über den selbstsperrenden NMOS-Transistor (MN3) oder weiteren selbstsperrenden PMOS-Transistor auch gleichzeitig oder zeitversetzt die erste Seite der Hauptkapazität (CBoot) mit dem Gateanschluss (MN1_G) des High Side NMOS-Transistors (MN1) verbunden wird.
Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Treiber (1) für den High Side NMOS-Transistor (MN1) ein NAND-Gatter (NAND1) aufweist, dessen erster Eingang mit dem Steuersignal, dessen zweiter Eingang mit dem Sourceanschluss des selbstsperrenden NMOS-Transistors (MN3) oder dem Drainanschluss des weiteren selbstsperrenden PMOS-Transistors und dessen Ausgang über einen ersten Treiber (BUF1) mit einem Gateanschluss eines PMOS-Transistors (MP4) verbunden ist, der zusammen mit einem NMOS-Transistor (MN4) die letzte Treiberstufe des Treibers (1) bildet und zwischen dem Drainanschluss des selbstsperrenden PMOS-Transistors (MP1) und dem Gateanschluss (MN1_G) des High Side NMOS-Transistors (MN1) geschaltet ist.
Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Treiber (BUF_MN3) für den selbstsperrenden NMOS-Transistor (MN3) in einer Ausgangstreiberstufe eine Diode (D) zwischen den Transistoren (P2, N2) der Ausgangstreiberstufe aufweist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Hauptkapazität (CBoot) einen um wenigstens einen Faktor k größeren Kapazitätswert als die weitere Kapazität (CBoot2) aufweist, wobei
und der Kapazitätswert CBoot wenigstens folgenden Wert aufweist:
mit: Q_min, Q_max: Minimal bzw. maximal entnommene Ladung aus CBoot und CBoot2; VBoot_init, VBoot2_init: Zu Beginn der Ladungsentnahme anliegender Spannungswert an CBoot bzw. CBoot2; VBoot_min, VBoot_max, VBoot2_min, VBoot2_max: Minimal bzw. maximal auftretende Spannung an CBoot bzw. CBoot2 zu Beginn der Ladungsentnahme; ΔV_min: Maximal erlaubte Überspannung an CBoot bezogen auf die zu Beginn der Ladungsentnahme anliegende Spannung; ΔV_max: Maximaler Spannungseinbruch an CBoot bezogen auf die zu Beginn der Ladungsentnahme anliegende Spannung;
A_CBoot2,+: positive prozentuale Toleranz der Kapazitäten CBoot2; A_CBoot2,–: negative prozentuale Toleranz der Kapazitäten CBoot2; A_CBoot,+: positive prozentuale Toleranz der Kapazitäten CBoot; und A_CBoot,–: negative prozentuale Toleranz der Kapazitäten CBoot.