DE102014003962B4

DE102014003962B4 - Verfahren zum Prüfen eines CMOS-Transistors

Info

Publication number: DE102014003962B4
Application number: DE102014003962.5A
Authority: DE
Inventors: Oliver KAWALETZ
Original assignee: TDK Micronas GmbH
Current assignee: TDK Micronas GmbH
Priority date: 2014-03-20
Filing date: 2014-03-20
Publication date: 2017-11-02
Anticipated expiration: 2034-03-21
Also published as: US9410921B2; US20150268190A1; DE102014003962A1

Abstract

Verfahren zum Prüfen eines CMOS-Transistors (20) mit einer elektrischen Prüfeinrichtung, – wobei der CMOS-Transistor (20) in einem Halbleitersubstrat einer Halbleiterscheibe (10) ausgebildet ist, wobei auf der Halbleiterscheibe (10) eine Vielzahl von CMOS-Transistoren (20) ausgebildet sind, und – wobei die elektrische Prüfeinrichtung eine Trägerplatte (25) aufweist, – und auf der Trägerplatte (25) eine leitfähige Schicht ausgebildet ist, – und der CMOS-Transistor (20) einen ersten Anschlusskontakt und einen zweiten Anschlusskontakt und einen dritten Anschlusskontakt aufweist, wobei der zweite Anschlusskontakt als ein elektrisch offener Steuerungskontakt ausgebildet ist, umfassend die Schritte: Positionierung der leitfähigen Schicht oberhalb der Halbleiterscheibe (10) über dem Steuerungskontakt und Erzeugung eines Potentialunterschiedes zwischen dem ersten Anschlusskontakt und einem dritten Anschlusskontakt, kapazitive Beeinflussung des Steuerungskontakts, indem an die leitfähige Schicht ein Ansteuerpotential angelegt wird, und Prüfung der Funktion des CMOS-Transistors (20) durch Messung einer von der kapazitiven Beeinflussung abhängigen elektrischen Größe.

Description

Die Erfindung betrifft ein Verfahren zum Prüfen eines CMOS-Transistors gemäß dem Oberbegriff des Patentanspruchs 1.
Aus der US 2003 000 6413 A1 ist eine Prüfeinrichtung zum Proben von Halbleiterscheiben bzw. Wafer bekannt. Ferner ist aus der DE 10 2005 029 105 A1 eine Kontaktiervorrichtung zum Verbinden eine Prüflings mit einer elektrischen Prüfeinrichtung bekannt. Aus der DE 10 2011 118 930 A1 ist ein Halbleiter-Gassensor mit einem kapazitiv angesteuerten Gateanschluss bekannt.
Vor diesem Hintergrund besteht die Aufgabe der Erfindung darin, eine Vorrichtung anzugeben, die den Stand der Technik weiterbildet.
Die Aufgabe wird durch ein Verfahren zum Prüfen eines CMOS-Transistors mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
Gemäß dem Gegenstand der Erfindung wird ein Verfahren zum Prüfen eines CMOS-Transistors bereitgestellt, aufweisend eine elektrische Prüfeinrichtung, wobei der CMOS-Transistor in einem Halbleitersubstrat einer Halbleiterscheibe ausgebildet ist, und wobei auf der Halbleiterscheibe eine Vielzahl von CMOS-Transistoren ausgebildet sind, und wobei die elektrische Prüfeinrichtung eine Trägerplatte aufweist und auf der Trägerplatte eine Metallschicht oder eine elektrisch leitfähige Schicht ausgebildet ist, und wobei der CMOS-Transistor einen ersten Anschlusskontakt und einen zweiten Anschlusskontakt und einen dritten Anschlusskontakt aufweist, wobei der zweite Anschlusskontakt als ein elektrisch offener Steuerungskontakt ausgebildet ist und in einem Verfahrensschritt die Metallschicht oberhalb der Halbleiterscheibe über dem Steuerungskontakt positioniert wird und in einem anderen Verfahrensschritt ein Potentialunterschied zwischen dem ersten Anschlusskontakt und einen dritten Anschlusskontakt erzeugt wird und in einem weiteren Verfahrensschritt der Steuerungskontakt kapazitiv beeinflusst wird, indem an die Metallschicht ein Ansteuerpotential angelegt wird, und in einem Verfahrensschritt die Funktion des CMOS-Transistors durch Messung einer von der kapazitiven Beeinflussung abhängigen elektrischen Größe geprüft wird. Es versteht sich, dass der offene Steuerungsanschluss auch unter dem Begriff „floating gate” bekannt ist. Hierbei umfasst der offene Steuerungsanschluss einen Bereich aus einer flächigen Leiterbahn, wobei die Breite des Bereichs mindestens 20 μm beträgt. Vorzugsweise umfasst der flächige Leiterbahnbereich eine Größe zwischen 0,2 mm² und 1 mm². Des Weiteren versteht sich, dass mit dem ersten Anschlusskontakt und dem dritten Anschlusskontakt des CMOS-Transistors entweder der Source Anschluss oder der Drain Anschluss des CMOS-Transistors verstanden wird. Auch sei angemerkt, dass die Prüfung des CMOS-Transistors auf der sogenannten „wafer level” Ebene durchgeführt wird, d. h. die Halbleiterscheibe ist noch nicht zersägt. Bei der Prüfung der CMOS-Transistoren liegt die Halbleiterscheibe auf einer Unterlage die als „chuck” bezeichnet wird. Ferner sei angemerkt, dass auf der Halbleiterscheibe vorzugsweise auch eine integrierte Schaltung ausgebildet und monolithisch mit den CMOS-Transistoren integriert ist. Insbesondere ist es bevorzugt, dass zwischen der integriertert Schaltung und dem CMOS-Transistor eine elektrische Wirkverbindung besteht. Des Weiteren sei angemerkt, dass vorliegend die leitfähige Schicht auch eine Metallschicht umfasst.
Ein Vorteil des erfindungsgemäßen Verfahrens ist es, dass bereits unmittelbar nach dem Prozessieren der Halbleiterscheibe die einzelnen CMOS-Transistoren, die einen offenen Steuerungsanschluss aufweisen, elektrisch geprüft werden. Hierdurch werden Ausfälle bereits vor dem Vereinzeln der CMOS-Transistoren erkannt. Ein kostenintensiver Aufbau der ausgefallenen CMOS-Transistoren lässt sich vermeiden. Ein anderer Vorteil ist, dass der offene Steuerungskontakt berührungslos mittels der kapazitiven Einwirkung von einer Metallschicht oder einer elektrisch leitfähigen Schicht angesteuert wird. Hierdurch lässt sich an das Gate des CMOS-Transistors eine Spannung anlegen, so dass der CMOS-Transistor durchgeschaltet wird.
In einer Weiterbildung wird zur Gewinnung einer Kennlinie der elektrischen Größe die Höhe des Ansteuerpotentials variiert. Mit der Aufnahme der Kennlinie wird eine zuverlässige Aussage über die elektrische Funktion des CMOS-Transistoren gewonnen. Untersuchungen haben gezeigt, dass das Ansteuerpotential vorzugsweise in einem Bereich von minus zwanzig Volt bis plus zwanzig Volt variiert wird. Hierdurch lassen sich sowohl P-Kanal als auch N-Kanal CMOS-Transistoren prüfen. Des Weiteren lassen sich aus der Kennlinie die Größe von Leckströmen und die Größe des Kanalwiderstands des CMOS-Transistors erfassen. Um die Datenmenge der Messwerte gering zu halten, ist es bevorzugt, das Ansteuerpotential in fünf Volt Schritten zu variieren. Hierdurch lassen sich mit wenigen Messwerten und einer geringen Messzeit die Funktion der CMOS-Transistoren zuverlässig prüfen. Es versteht sich, dass auch andere Ansteuerpotentialschritte oder ein kontinuierliches Durchfahren des Spannungsbereichs vorteilhaft ist.
In einer Ausführungsform wird der dritte Anschlusskontakt mit einem Massepotential verschaltet. In einer anderen Weiterbildung wird als elektrische Größe der Stromfluss zwischen dem ersten Anschlusskontakt und dem dritten Anschlusskontakt und/oder die Spannung an einem mit dem ersten Anschlusskontakt verschalteten Ausgangsanschluss gemessen.
In einer bevorzugten Ausführungsform weist die Trägerplatte eine keramische Verbindung auf. Hierdurch ist die Oberfläche isolierend nicht statisch aufladbar. Vorzugsweise umfasst die elektrische Prüfeinrichtung eine Nadelkarte, wobei mittels der Nadelkarte der erste Anschlusskontakt kontaktiert und mit einer Spannung beaufschlagt wird. Vorteilhaft ist, wenn zum Kontaktieren des CMOS-Transistors die Nadeln der Nadelkarte durch Aussparrungen der Trägerplatte hindurchgeführt werden. Untersuchungen zeigten, dass bereits zwei Nadeln ausreichend sind, um einen CMOS mit einem offenen Gate zu messen, wobei jeweils eine der beiden Nadeln mit Source und die andere Nadel mit der Drain des Transistors verschaltet sind. Ferner ist es bevorzugt, wenn die Metallschicht die Elemente Titan und/oder Silber beinhalten und leiterbahnförmig ausgeführt wird. Es versteht sich, dass auch eine elektrisch leitfähige Schicht hinreichend ist und bevorzugt leiterbahnförmig ausgeführt wird. Mit der leiterbahnförmigen Ausführung lassen sich auch bei mehreren CMOS-Transistoren die Ansteuerkontakte gleichzeitig ansteuern, ohne dass die gesamte Oberfläche der Trägerplatte mit einer Metallschicht überzogen wird. Untersuchungen haben gezeigt, dass die Größe der Trägerplatte vorzugsweise kleiner als 6 cm² ist und insbesondere die Größe der Metallfläche auf der Trägerplatte weniger als 70% der Fläche der Trägerplatte umfasst.
In einer bevorzugten Weiterbildung ist der CMOS-Transistor als gassensitiver SG-FET oder gassensitiver CCFET ausgebildet, wobei der zweite Anschlusskontakt eine plattenförmige Metallschicht umfasst und die Metallfläche der Trägerplatte oberhalb der Metallschicht positioniert wird.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Hierbei werden gleichartige Teile mit identischen Bezeichnungen beschriftet. Die dargestellten Ausführungsformen sind stark schematisiert, d. h. die Abstände und die lateralen und vertikalen Erstreckungen sind nicht maßstäblich und weisen, sofern nicht anders angegeben auch keine ableitbare geometrische Relationen zueinander auf. Darin zeigt:
1a eine Draufsicht auf eine Anwendung des Verfahrens auf einer Halbleiterscheibe,
1b eine vergrößerten Ausschnitt in einer Querschnittsdarstellung der Darstellung der 1a,
2 eine Draufsicht auf eine Trägerplatte,
3 ein Ersatzschaltbild der Messanordnung zur Durchführung des Verfahrens,
4 eine Kennlinie einer zur prüfenden elektrischen Größe des CMOS-Transistors.
Die Abbildung der 1a zeigt eine Halbleiterscheibe 10 mit einer Vielzahl von CMOS-Transistoren 20. Die CMOS-Transistoren 20 weisen jeweils ein offenen Steuerungseingang auch „floating gate” auf – nicht dargestellt. Oberhalb eines der CMOS-Transistoren 20 ist eine Trägerplatte 25 als ein Teil einer Prüfeinrichtung 30 angeordnet. Die Trägerplatte 25 ist aus Keramik ausgebildet. Vorliegend sind die CMOS-Transistoren als SG-FET oder CCFET ausgeführt und stellen ein Teil einer nicht dargestellten integrierten Schaltung dar. Aus Gründen der Übersichtlichkeit ist die Prüfeinrichtung 30 nicht detailliert abgebildet. Nach der Prüfung des jeweiligen CMOS-Transistors 20 wird die Prüfeinrichtung oberhalb des nächsten CMOS-Transistor 20 positioniert.
Die Abbildung der 1b zeigt einen vergrößerten Ausschnitt in einer Querschnittsdarstellung der Darstellung der 1a. Im Folgenden werden nur die Unterschiede zu der Darstellung in der 1a erläutert. Oberhalb der Trägerplatte 25 ist eine Nadelhalterung 40 mit drei Nadeln 42 ausgebildet. Die drei Nadeln 42 greifen jeweils durch eine Aussparung 45 in der Trägerplatte 25 und kontaktieren nicht dargestellte metallische Flächen, die auch als „pads” bezeichnet werden, auf der Oberfläche der Halbleiterscheibe 10, um den CMOS-Transistor 20 über die metallische Flächen zu kontaktieren. An der Unterseite 50 der Trägerplatte 25 ist eine Metallschicht 52 oder zumindest eine elektrisch leitfähige Schicht ausgebildet, wobei die Metallschicht 52 elektrisch mit einem Bezugspotential verschaltet ist. Die Trägerplatte 25 eine elektrisch leitfähige Schicht mit der Metallschicht 52 ist unmittelbar oberhalb des offenen Steuerungskontaktes positioniert, um eine gute kapazitive Kopplung zwischen der Metallschicht 52 und des offenen Steuerungskontaktes zu erzielen.
In der 2 ist die Unterseite der Trägerplatte 25 in einer Draufsicht abgebildet. Im Folgenden werden nur die Unterschiede zu den Erläuterungen in Zusammenhang mit der Darstellung in den vorangegangenen Figuren angeführt. Die Trägerplatte 25 weist insgesamt sechs Aussparungen 45 durch die die Nadeln 42 durchgreifen. Die Metallschicht 52 ist leiterbahnförmig ausgebildet und überdeckt einen größeren Teil der Unterseite der Trägerplatte 25.
In der 3 ist ein Ersatzschaltbild der Messanordnung zur Durchführung des Verfahrens dargestellt. Im Folgenden werden nur die Unterschiede zu den Erläuterungen in Zusammenhang mit der Darstellung in den vorangegangenen Figuren angeführt. Zwischen der Metallschicht 52 und dem dritten Anschlusskontakt der vorliegend als Source-Kontakt S des CMOS-Transistors 20 ausgeführt ist, liegt eine einstellbare Gleichspannung der Spannungsquelle 60 an. Der zweite Steuerungsanschluss ist als Gate G des CMOS-Transistors 20 ausgebildet und weist eine plattenförmige Metallfläche MF auf. Der erste Metallkontakt, der vorliegend als Drain-Kontakt D ausgeführt ist, ist mit einem Ausgangskontakt OUT und über einen Widerstand W mit der nicht dargestellten Prüfeinrichtung verschaltet. Wird wie dargestellt, eine Spannung an die Metallschicht 52 angelegt, bildet sich zwischen der plattenförmigen Metallfläche MF und der Metallschicht 52 ein elektrisches Feld E. Die hieraus resultierende Spannung liegt unmittelbar auch an dem zweiten Anschlusskontakt an. Ist die Spannung ausreichend, bildet sich in dem CMOS-Transistor ein Kanalgebiet aus und der CMOS-Transistor wird leitfähig.
In der 4 ist eine Kennlinie einer zu prüfenden Größe dargestellt. Im Folgenden werden nur die Unterschiede zu den Erläuterungen in Zusammenhang mit der Darstellung in den vorangegangenen Figuren angeführt. Vorliegend ist der Verlauf der Ausgangsspannung VOUT an Ausgangskontakt OUT über die an der Metallschicht 52 anliegenden Spannung VST dargestellt. Es zeigt sich, dass die Ausgangsspannung VOUT mit zunehmender Größe der anliegenden Spannung VST in einem mittleren Bereich der Kennlinie K nahezu proportional ansteigt.

Claims

Verfahren zum Prüfen eines CMOS-Transistors (20) mit einer elektrischen Prüfeinrichtung, – wobei der CMOS-Transistor (20) in einem Halbleitersubstrat einer Halbleiterscheibe (10) ausgebildet ist, wobei auf der Halbleiterscheibe (10) eine Vielzahl von CMOS-Transistoren (20) ausgebildet sind, und – wobei die elektrische Prüfeinrichtung eine Trägerplatte (25) aufweist, – und auf der Trägerplatte (25) eine leitfähige Schicht ausgebildet ist, – und der CMOS-Transistor (20) einen ersten Anschlusskontakt und einen zweiten Anschlusskontakt und einen dritten Anschlusskontakt aufweist, wobei der zweite Anschlusskontakt als ein elektrisch offener Steuerungskontakt ausgebildet ist, umfassend die Schritte: Positionierung der leitfähigen Schicht oberhalb der Halbleiterscheibe (10) über dem Steuerungskontakt und Erzeugung eines Potentialunterschiedes zwischen dem ersten Anschlusskontakt und einem dritten Anschlusskontakt, kapazitive Beeinflussung des Steuerungskontakts, indem an die leitfähige Schicht ein Ansteuerpotential angelegt wird, und Prüfung der Funktion des CMOS-Transistors (20) durch Messung einer von der kapazitiven Beeinflussung abhängigen elektrischen Größe.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach Anspruch 1, dadurch gekennzeichnet, dass zur Gewinnung einer Kennlinie der elektrischen Größe die Höhe des Ansteuerpotentials variiert wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass das Ansteuerpotential in einem Bereich von minus zwanzig Volt bis plus zwanzig Volt variiert wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach Anspruch 3, dadurch gekennzeichnet, dass das Ansteuerpotential in fünf Volt Schritten variiert wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass der dritte Anschlusskontakt mit einem Massepotential verschaltet wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass als elektrische Größe der Stromfluss zwischen dem ersten Anschlusskontakt und dem dritten Anschlusskontakt und/oder die Spannung an einem mit dem ersten Anschlusskontakt verschalten Ausgangsanschluss gemessen wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Trägerplatte (25) eine keramische Verbindung aufweist.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die elektrische Prüfeinrichtung (30) eine Nadelkarte umfasst und mittels der Nadelkarte der erste Anschlusskontakt kontaktiert und mit einer Spannung beaufschlagt wird.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass zum Kontaktieren des CMOS-Transistors (20) Nadeln der Nadelkarte durch Aussparrungen (60) der Trägerplatte (25) hindurchgeführt werden.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Metallschicht (52) Titan und/oder Silber umfasst und leiterbahnförmig ausgeführt ist.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Größe der Trägerplatte (25) kleiner als 6 cm² ist und die Größe der Metallschicht (52) auf der Trägerplatte (25) weniger als 70% der Fläche der Trägerplatte (25) umfasst.
Verfahren zum Prüfen eines CMOS-Transistors (20) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass der CMOS-Transistor (20) als gassensitiver SG-FET oder gassensitiver CCFET ausgebildet ist und der zweite Anschlusskontakt eine plattenförmige Metallfläche (MF) umfasst und die Metallschicht (52) oberhalb der Metallfläche (MF) positioniert wird.