DE102013214132B4 - ESD-Schutzschaltung - Google Patents

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Abstract

Vorrichtung (100), umfassend:ein Substrat (105), das mit einem Vorrichtungsbereich (110) festgelegt ist, wobei der Vorrichtungsbereich (110) eine ESD-Schutzschaltung mit wenigstens einem ersten Transistor (115a) und einem zweiten Transistor (115b) umfasst, wobei jeder Transistor (115a, 115b) umfasst:ein Gate (120) mit einer ersten Seite und einer zweiten Seite,einen ersten Diffusionsbereich (130) in dem Vorrichtungsbereich (110) nahe der ersten Seite des Gates (120),einen zweiten Diffusionsbereich (140) in dem Vorrichtungsbereich (110), der von der zweiten Seite des Gates (120) entfernt angeordnet ist, wobei der erste Diffusionsbereich (130) und der zweite Diffusionsbereich (140) Dotierstoffe eines ersten Leitfähigkeitstyps umfassen, undeinen Driftisolationsbereich (192), der zwischen dem Gate (120) und dem zweitenDiffusionsbereich (140) angeordnet ist;eine erste Vorrichtungswanne (160), die den ersten Vorrichtungsbereich (110) umgibt, und eine zweite Vorrichtungswanne (165), die innerhalb der ersten Vorrichtungswanne (160) angeordnet ist;eine Driftwanne (170), die den zweiten Diffusionsbereich (140) umgibt, wobei sich Kanten (170a, 170b) der Driftwanne (170) nicht unter das Gate (120) erstrecken und von einem Kanalbereich entfernt angeordnet sind; undeine Drainwanne (175) mit Dotierstoffen vom ersten Leitfähigkeitstyp, wobei die Drainwanne (175) unter dem zweiten Diffusionsbereich (140) und innerhalb der Driftwanne (160) angeordnet ist, und wobei eine Breite der Drainwanne (175) größer oder gleich einer Breite des zweiten Diffusionsbereichs (140) ist.

Description

  • Hintergrund
  • Integrierte Schaltungen (ICs) können durch elektrostatische Entladung (ESD) beschädigt werden. Zum Beispiel kann ein Gateoxid eines Transistors durch ESD beschädigt werden. Zum Schutz des Transistors vor einer Beschädigung wird eine ESD-Schutzschaltung verwendet, so dass ein ESD-Strom über das Substrat des IC abgeleitet wird. Bei Erfassung einer statische Entladung an einem Pad eines IC wird die ESD-Schaltung aktiviert, um einen Strom über das Substrat abzuleiten, wobei das Gateoxid geschützt wird.
  • Es werden unterschiedliche Arten von ESD-Schutzschaltungen verwendet. Ein Metalloxidhalbleiter-Transistor mit lateralem Diffusionsgebiet (LDMOS-Transistor) stellt eine Art von ESD-Schutzschaltung dar. Der thermische Durchbrennstrom (beispielsweise It2), der mit dem ESD-Leistungsvermögen des LDMOS in Beziehung steht, weist eine direkt Beziehung zu seiner Gesamtbreite auf. Zum Beispiel nimmt It2 mit steigender Gesamtbreite des LDMOS-Transistors zu. Herkömmliche LDMOS-Transistoren weisen jedoch in der Beziehung zwischen Breite und It2 Unregelmäßigkeiten auf. Beispielsweise führt eine Zunahme in der Gesamtbreite eines LDMOS-Transistors nicht zu der erwarteten Erhöhung von It2. In einigen Fällen führt eine Vergrößerung der Gesamtbreite des LDMOS-Transistors zu einer Abnahme in It2. Diese Unregelmäßigkeiten beeinflussen ESD-Entwurfsregeln nachteilig, wobei es für IC-Entwickler schwierig ist den notwendigen ESD-Schutz bereitzustellen.
  • Dokument DE 10 2013 200 649 A1 zeigt eine Vorrichtung, die ein Substrat umfasst, in welchem ein Vorrichtungsbereich mit einer ESD-Schutzschaltung festgelegt ist. Die ESD-Schutzschaltung weist einen Transistor mit einem Gate auf, das eine erste und eine zweite Seite aufweist. An der ersten Seite des Gates ist ein erster Diffusionsbereich angeordnet und im Vorrichtungsbereich ist ein zweiter Diffusionsbereich mit Abstand zu der zweiten Seite des Gates angeordnet. Der erste Diffusionsbereich und der zweite Diffusionsbereich umfassen Dotierstoffe von einem ersten Leitfähigkeitstyp. Zwischen dem Gate und dem zweiten Diffusionsbereich ist ein Driftisolationsbereich angeordnet. Eine erste Vorrichtungswanne umfasst den Vorrichtungsbereich und in der ersten Vorrichtungswanne ist eine zweite Vorrichtungswanne angeordnet. Unter dem zweiten Diffusionsbereich und in der ersten Vorrichtungswanne ist eine Drainwanne angeordnet, die Dotierstoffe vom ersten Leitfähigkeitstyp aufweist.
  • Aus Dokument DE 10 2012 100 767 A1 ist ein Halbleiterbauelement bekannt, das ein in einem Substrat angeordnetes erstes Gebiet mit einem ersten Dotiertyp, ein in dem ersten Gebiet angeordnetes Kanalgebiet mit dem ersten Dotiertyp und eine in dem Substrat angeordnete Retrograde-Wanne mit einem zweiten Dotiertyp enthält. Der zweite Dotiertyp ist dem ersten Dotiertyp entgegengesetzt. Die Retrograde-Wanne weist eine flachere Schicht mit einer ersten Spitzendotierung und eine tiefere Schicht mit einer zweiten Spitzendotierung, die höher ist als die erste Spitzendotierung, auf. Das Halbleiterbauelement umfasst weiterhin ein in dem Substrat über der Retrograde-Wanne angeordnetes Draingebiet mit dem zweiten Dotiertyp. Ein erweitertes Draingebiet ist in der Retrograde-Wanne angeordnet und umfasst ein Gateüberlappungsgebiet. Das erweitere Draingebiet koppelt das Kanalgebiet mit dem Draingebiet. Zwischen dem Gateüberlappungsgebiet des erweiterten Draingebiets und dem Draingebiet ist ein Isolationsgebiet angeordnet. Eine Länge des Draingebiets ist größer als eine Tiefe des Isolationsgebiets.
  • Dokument US 7 667 241 B1 zeigt eine ESD-Vorrichtung zum Schutz eines Knotens. Die ESD-Vorrichtung umfasst einen Transistor, einen Thyristor, ein erstes Kontaktgebiet und ein davon beabstandetes zweites Kontaktgebiet. Weiterhin umfasst die ESD-Vorrichtung ein Sammelgebiet nahe dem Sourcegebiet. Der Transistor umfasst ein Halbleitersubstrat, ein Sourcegebiet, ein Kanalgebiet nahe dem Sourcegebiet, ein Gate über Kanalgebiet und ein Draingebiet, das von dem Kanal seitlich beabstandet ist. Der Thyristor umfasst das Sourcegebiet, einen Abschnitt des Substrats, eine dotierte Wanne und ein erstes Kontaktgebiet in der Wanne, das von dem Draingebiet seitlich beabstandet ist. Das Sammelgebiet, das Sourcegebiet und das Gate sind metallisch verbunden. Der Knoten, das erste Kontaktgebiet und das zweite Kontaktgebiet sind metallisch verbunden. Das Draingebiet ist mit dem Knoten nicht-metallisch verbunden.
  • Dokument US 2004 / 0 175 892 A1 zeigt eine Halbleitervorrichtung mit einem Körperbereich eines Halbleitersubstrats und einem Driftbereich nahe wenigstens einem Abschnitt des Körperbereichs. Der Driftbereich wird durch einen Dotierstoff gebildet. Der Dotierstoff kann Phosphor umfassen. Das Verfahren umfasst auch eine Feldoxidstruktur nahe einem Abschnitt des Driftbereichs und einem Abschnitt eines Drainbereichs. Die Feldoxidstruktur ist zwischen einem Gateelektrodenbereich und dem Drainbereich angeordnet und von dem Gateelektrodenbereich beabstandet. Atome des Dotierstoffs sammeln sich nahe einem Abschnitt der Feldoxidstruktur an, wobei ein zwischendotiertes Gebiet nahe einem Abschnitt der Feldoxidstruktur gebildet wird.
  • Es ist eine Aufgabe, ein gleichförmiges Einschalten einer ESD-Schaltung und eine hohe Haltespannung der ESD-Schaltung bereitzustellen.
  • Zusammenfassung
  • Ausführungsformen betreffen allgemein Halbleitervorrichtungen. In einer Ausführungsform wird eine Vorrichtung bereitgestellt. Die Vorrichtung umfasst ein Substrat, das mit einem Vorrichtungsbereich festgelegt ist, der eine ESD-Schutzschaltung aufweist. Die ESD-Schutzschaltung umfasst wenigstens einen ersten Transistor und einen zweiten Transistor. Jeder Transistor umfasst ein Gate mit einer ersten Seite und einer zweiten Seite, einen ersten Diffusionsbereich im Vorrichtungsbereich nahe der ersten Seite des Gates, einen zweiten Diffusionsbereich im Vorrichtungsbereich, der von der zweiten Seite des Gates entfernt angeordnet ist, wobei der erste Diffusionsbereich und der zweite Diffusionsbereich Dotierstoffe von einem ersten Leitfähigkeitstyp umfassen, und einen Driftisolationsbereich, der zwischen dem Gate und dem zweiten Diffusionsbereich angeordnet ist. Die Vorrichtung umfasst eine erste Vorrichtungswanne, die den Vorrichtungsbereich umgibt, und eine zweite Vorrichtungswanne, die in der ersten Vorrichtungswanne angeordnet ist. Die Vorrichtung umfasst auch eine Driftwanne, die den zweiten Diffusionsbereich umgibt. Kanten der Driftwanne erstrecken sich nicht unter das Gate und sind von einem ersten Kanalbereich entfernt angeordnet. Eine Drainwanne mit Dotierstoffen vom ersten Leitfähigkeitstyp ist unter dem zweiten Diffusionsbereich und innerhalb der Driftwanne angeordnet. Eine Breite der Drainwanne ist größer oder gleich einer Breite des zweiten Diffusionsbereichs.
  • In einer anderen Ausführungsform ist eine Vorrichtung offenbart. Die Vorrichtung umfasst ein Substrat, das mit einem Vorrichtungsbereich festgelegt ist. Der Vorrichtungsbereich umfasst eine ESD-Schutzschaltung mit wenigstens einem ersten Transistor und einem zweiten Transistor. Jeder Transistor umfasst ein Gate mit einer ersten Seite und einer zweiten Seite, einen ersten Diffusionsbereich im Vorrichtungsbereich nahe der ersten Seite des Gates, einen zweiten Diffusionsbereich im Vorrichtungsbereich, der von der zweiten Seite des Gates entfernt angeordnet ist, und einen Driftisolationsbereich, der zwischen dem Gate und dem zweiten Diffusionsbereich angeordnet ist. Die Vorrichtung umfasst eine erste Vorrichtungswanne, die den Vorrichtungsbereich umgibt, und eine zweite Vorrichtungswanne, die innerhalb der ersten Vorrichtungswanne angeordnet ist. Die Vorrichtung umfasst auch eine Driftwanne, die den zweiten Diffusionsbereich umgibt. Kanten der Driftwanne erstrecken sich nicht unter das Gate und sind von einem Kanalbereich entfernt angeordnet. Eine Drainwanne ist unter dem zweiten Diffusionsbereich und innerhalb der Driftwanne angeordnet. Eine Breite der Drainwanne ist größer oder gleich einer Breite des zweiten Diffusionsbereichs.
  • Diese und andere Vorteile und Merkmale der hierin offenbarten Ausführungsformen werden mit Bezug auf die folgende Beschreibung und die beigefügten Zeichnungen ersichtlich. Ferner wird angemerkt, dass die Merkmale der verschiedenen hierein beschriebenen Ausführungsformen sich nicht gegenseitig ausschließen und in verschiedenen Kombinationen und Permutationen vorhanden sein können.
  • Figurenliste
  • In den Figuren bezeichnen ähnliche Bezugszeichen allgemein gleiche Teile in den unterschiedlichen Ansichten. Auch sind die Figuren nicht notwendigerweise maßstabsgetreu, wobei im Allgemeinen eine Darstellung der Prinzipien der Erfindung im Vordergrund steht. In der folgenden Beschreibung sind verschiedene Ausführungsformen der vorliegenden Erfindung mit Bezug auf die folgenden Figuren beschrieben, in denen:
    • 1 eine Querschnittsansicht einer Ausführungsform einer Vorrichtung zeigt; und
    • 2 einen Transmission-Line-Pulser (TLP-Messung) verschiedener Vorrichtungen zeigt.
  • Detaillierte Beschreibung
  • Ausführungen betreffen allgemein Halbleitervorrichtungen. Für die Vorrichtungen werden ESD-Schaltungen bereitgestellt. Die ESD-Schaltungen können z. B. in Hochspannungsanwendungen oder -vorrichtungen verwendet werden. ESD-Schaltungen werden z.B. während eines ESD-Ereignisses aktiviert, um einen ESD-Strom abzuleiten. Die Vorrichtungen können z.B. beliebige Arten von Halbleitervorrichtungen sein, wie z.B. integrierte Schaltungen (ICs). Entsprechende Vorrichtungen können z. B. in unabhängige Vorrichtungen oder ICs eingebaut werden, wie z.B. Mikrosteuerungen oder Systeme auf Chips (SoCs). Die Vorrichtungen oder ICs können in elektronischen Produkten eingebaut werden oder damit verwendet werden, wie z.B. in Lautsprechern, Computern, Handys und Personal Digital Assistants (PDAs).
  • 1 zeigt eine Querschnittsansicht einer Ausführungsform einer Vorrichtung 100. Darstellungsgemäß ist ein Substrat 105 bereitgestellt. Das Substrat ist z.B. ein Halbleitersubstrat, wie z.B. ein Siliziumsubstrat. In einer Ausführungsform kann das Substrat ein p-artig dotiertes Substrat sein. Das p-artig dotierte Substrat ist z.B. ein schwach p-artig dotiertes Substrat. Auch können andere Arten von Halbleitersubstraten verwendet werden, umfassend Substrate, die mit anderen Arten von Dotierstoffen oder Konzentrationen dotierte sind, oder nicht dotierte Substrate. Das Substrat kann z.B. Siliziumgermanium, Germanium, Galliumarsenid oder Kristall-auf-Isolator (COI) aufweisen, wie z.B. Silizium-auf Isolator (SOI). Das Substrat kann ein dotiertes Substrat sein.
  • Die Vorrichtung kann dotierte Bereiche oder Wannen mit unterschiedlichen Dotierstoffkonzentrationen umfassen. Die Vorrichtung kann z.B. stark dotierte, mittel dotierte und schwach dotierte Bereiche umfassen. Die dotierten Bereiche können mit x-, x und x+ bezeichnet sein, wobei x die Leitfähigkeit der Dotierung bezeichnet, wie z.B. p für p-Typ oder n für n-Typ, und: x − = schwach dotiert;
    Figure DE102013214132B4_0001
     x = mittel dotiert; und
    Figure DE102013214132B4_0002
     x + = stark dotiert .
    Figure DE102013214132B4_0003
  • Ein schwach dotierter Bereich kann eine Dotierstoffkonzentration von weniger als ungefähr 5E13/cm3 aufweisen. Zum Beispiel kann ein schwach dotierter Bereich eine Dotierstoffkonzentration von ungefähr 1E11/cm3 - 5E13/cm3 aufweisen. Ein mittel dotierter Bereich kann eine Dotierstoffkonzentration von ungefähr 5E13 - 5E15/cm3 aufweisen. Ein stark dotierter Bereich kann eine Dotierstoffkonzentration von mehr als ungefähr 5E15/cm3 aufweisen. Zum Beispiel kann ein stark dotierter Bereich eine Dotierstoffkonzentration von ungefähr 5E15cm3 - 9E15/cm3 aufweisen. Für die unterschiedlichen Arten dotierter Bereiche können auch andere Konzentrationen verwendet werden. Dotierstoffe vom p-Typ können Bor (B), Aluminium (AI), Indium (In) oder eine Kombination davon umfassen, während Dotierstoffe vom n-Typ Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon umfassen können.
  • Die Vorrichtung umfasst darstellungsgemäß einen Vorrichtungsbereich 110, der auf dem Substrat festgelegt ist. Auf dem Substrat kann ein Vorrichtungsisolationsbereich 190 zur Isolierung oder Trennung des Vorrichtungsbereichs von anderen Vorrichtungsbereichen bereitgestellt sein. In einer Ausführungsform umgibt der Vorrichtungsisolationsbereich den Vorrichtungsbereich. Der Isolationsbereich ist z. B. ein flacher Grabenisolationsbereich (STI-Bereich). Es können auch andere Arten von Isolationsbereichen eingesetzt werden. Der Isolationsbereich kann z. B. ein tiefer Grabenisolationsbereich (DTI-Bereich) sein. Der Isolationsbereich kann sich z. B. für einen STI-Bereich bis zu einer Tiefe von ungefähr 400 nm erstrecken. Es kann auch nützlich sein, Isolationsbereiche vorzusehen, die sich bis zu anderen Tiefen erstrecken, wie z. B. 0,5 - 10 µm für DTI-Bereiche. In einer Ausführungsform beträgt die Breite des Isolationsbereichs ungefähr 0,3 µm. Es kann auch nützlich sein, Isolationsbereiche mit unterschiedlichen Tiefen und Breiten vorzusehen. Die Dimensionen können z. B. von Isolationsanforderungen abhängen.
  • Der Vorrichtungsbereich umfasst eine ESD-Schutzschaltung 115. Die ESD-Schutzschaltung umfasst eine Vielzahl von LD-Transistoren, die parallel verbunden sind. Die ESD-Schutzschaltung umfasst z. B. n LD-Transistoren. Der Vorrichtungsbereich umfasst darstellungsgemäß erste und zweite (beispielsweise n = 2) LD-Transistoren 115a-b. Es kann auch nützlich sein, eine andere Anzahl an LD-Transistoren bereitzustellen.
  • Im Vorrichtungsbereich ist eine erste dotierte Wanne 160 im Substrat angeordnet. Die erste dotierte Wanne umgibt den gesamten Vorrichtungsbereich, wie dargestellt ist. Die erste dotierte Wanne dient z. B. als Isolationswanne. Die erste Wanne umfasst Dotierstoffe vom ersten Leitfähigkeitstyp. In einer Ausführungsform ist die erste Wanne schwach mit Dotierstoffen vom ersten Leitfähigkeitstyp dotiert. Es kann auch nützlich sein, eine erste Wanne mit anderen Dotierstoffkonzentrationen bereitzustellen.
  • Jeder Transistor umfasst ein Gate 120, das im Vorrichtungsbereich auf der Oberfläche des Substrats angeordnet ist. Ein Gate kann als ein Finger bezeichnet werden. Das Gate umfasst eine Gateelektrode 126, die über einem Gatedielektrikum 124 angeordnet ist. In einer Ausführungsform ist die Gateelektrode eine Polysiliziumelektrode. Es kann auch geeignet sein, andere Arten von Gateelektrodenmaterialien zu verwenden. Das Gatedielektrikum umfasst ein Siliziumoxid. Es können auch andere geeignete Arten von Gatedielektrikumsmaterialien verwendet werden. In einer Ausführungsform ist das Gate ähnlich zu in Hochspannungsvorrichtungen verwendeten Gates. Zum Beispiel können die Dicken der Gateelektrode und des Gatedielektrikums ähnlich zu den in Hochspannungsvorrichtungen sein. Es können auch andere Konfigurationen von Gates verwendet werden.
  • Das Gate kann ein Gateleiter sein, der Gates für mehrere Transistoren bildet. Der Gateleiter kann z.B. quer zu einer Vielzahl von Vorrichtungsbereichen sein, die durch Isolationsbereiche getrennt sind. Die Vielzahl von Transistoren kann ein gemeinsames Gate aufweisen, das durch den Gateleiter gebildet wird. Es können auch andere Konfigurationen von Gateleitern verwendet werden.
  • Das Gate ist zwischen ersten und zweiten Source/Drain (S/D) -Bereichen 130 und 140 angeordnet. Die S/D-Bereiche sind im Substrat angeordnete Bereiche, die mit einem ersten Leitfähigkeitstyp dotiert sind. Die S/D-Bereiche sind z.B. stark dotierte Bereiche vom ersten Leitfähigkeitstyp. Zum Beispiel können die S/D-Bereiche eine Tiefe von ungefähr 0,1 - 0,4 µm aufweisen. Es können auch andere geeignete Tiefen verwendet werden. Die S/D-Bereiche können ähnlich zu denen von anderen Transistoren der Vorrichtung sein. In einer Ausführungsform ist der erste S/D-Bereich 130 ein Sourcebereich und der zweite S/D-Bereich 140 ist ein Drainbereich des Transistors.
  • Der erste S/D-Bereich ist nahe einer ersten Seite des Gates angeordnet. In einer Ausführungsform überlappt das Gate den ersten S/D-Bereich. Zum Beispiel überlappt die erste Seite des Gates den ersten S/D-Bereich. Die Menge an Überlappung sollte ausreichend sein, so dass der erste S/D-Bereich mit einem Kanal des Transistors unter dem Gate in Verbindung steht. Die Menge an Überlappung beträgt z.B. ungefähr 0,1 - 0,5 µm. Es können auch Überlappungen des ersten S/D-Bereichs mit anderen Maßen verwendet werden. In einer Ausführungsform überlappt das Gate einen schwach dotierten (LD-) Bereich des ersten S/D-Bereichs. Es können auch andere Konfigurationen des ersten S/D-Bereichs verwendet werden. Der zweite S/D-Bereich 140 ist von einer zweiten Seite des Gates um einen Abstand DG seitlich entfernt angeordnet. Der seitliche Versatz DG kann in einigen Fällen einem Driftabstand entsprechen. DG kann z.B. beliebige geeignete Abstände umfassen, die von allgemeinen Entwurfsregeln entsprechender Foundries abhängen.
  • In einer Ausführungsform wird ein Driftisolationsbereich 192 zwischen dem Gate und dem zweiten S/D-Bereich vorgesehen. Der Driftisolationsbereich stellt z.B. ein STI dar. Es können auch andere Arten von Driftisolationsbereichen verwendet werden. Das Gate überlappt die Driftisolation, wie dargestellt ist. Der Driftisolationsbereich kann verwendet werden, um den effektiven Driftabstand zu erhöhen, so dass dieser größer ist als DG. Der Driftabstand kann z. B. vergrößert werden, so dass er gleich dem Profil des Driftisolationsbereichs ist. Der Abstand L zwischen dem Sourcebereich und dem Driftisolationsbereich entspricht einem Kanal des Transistors. Der effektive Driftabstand reicht vom zweiten S/D-Bereich um den Driftisolationsbereich zum Kanal unter dem Gate.
  • In einer Ausführungsform wird die zweite Seite des Gates mit einem Silizidblock 128 bereitgestellt. Der Silizidblock verhindert eine Bildung von Silizid, um das Risiko eines Kurzschlusses des Silizidkontakts (nicht dargestellt) auf dem Drainbereich mit dem Gate zu verringern. Der Silizidblock ist eine dünne dielektrische Schicht. Die dünne dielektrische Schicht ist z.B. eine dünne Siliziumoxidschicht. In einer Ausführungsform ist der Silizidblock auf der zweiten Seite des Gates angeordnet, wobei dieser das Gate um einen Abstand DE überlappt. Der Abstand DE beträgt z.B. ungefähr 0,06 µm. DE kann beispielsweise auch einen beliebigen geeigneten Abstand aufweisen, der von allgemeinen Entwurfsregeln entsprechender Foundries abhängt. Es ist vorteilhaft einen Bereich des Silizidblocks bereitzustellen, der das Gate mit einem Abstand DE überlappt, da es effektiv eine Bildung von Silizid im darunter liegenden Bereich verhindert und effektiv einen Stromfluss in horizontaler Richtung verhindert, was zu einem besseren ESD-Leistungsvermögen führt. Der Silizidblock beschichtet die Oberseite des Driftisolationsbereichs. Der Silizidblock erstreckt sich teilweise über den Drainbereich, wie dargestellt ist.
  • Der erste LD-Transistor und der zweite LD-Transistor sind darstellungsgemäß konfiguriert, so dass sie einen gemeinsamen zweiten S/D- oder Drainbereich aufweisen. Es können auch andere Konfigurationen der LD-Transistoren verwendet werden.
  • Im Substrat ist eine zweite Wanne 165 angeordnet. Die zweite Wanne kann im Vorrichtungsbereich angeordnet sein. Die zweite Wanne ist z.B. innerhalb der ersten Wanne angeordnet. Die zweite Wanne dient für die Transistoren als Körperwanne. Für eine Vorrichtung vom ersten Leitfähigkeitstyp umfasst die zweite Vorrichtungswanne Dotierstoffe vom zweiten Leitfähigkeitstyp. Die zweite Vorrichtungswanne umfasst beispielsweise Dotierstoffe vom p-Typ für eine Vorrichtung vom n-Typ oder Dotierstoffe vom n-Typ für eine Vorrichtung vom p-Typ. Die zweite Vorrichtungswanne kann mit Dotierstoffen vom ersten Leitfähigkeitstyp schwach (x-) oder mittel (x) dotiert sein. Für die zweite Vorrichtungswanne können auch andere Dotierstoffkonzentrationen verwendet werden.
  • Die Körperwanne umgibt wenigstens die ersten S/D-Bereiche und einen Teil der Gates. Die Körperwanne umgibt darstellungsgemäß die ersten und zweiten S/D-Bereiche. Für die zweite Wanne können auch andere Konfigurationen verwendet werden. Eine Tiefe der zweiten Wanne ist flacher als die erste Wanne. Die zweite Wanne kann auch mit anderen Tiefen bereitgestellt werden.
  • Das Substrat und die ersten und zweiten Wannen sind in einer Ausführungsform mit Substratkontakten 107, ersten und zweiten Wannenkontakten 162 und 167 vorgesehen, um das Substrat und die Wannen entsprechend mit Spannung zu beaufschlagen. Die Substratkontakte und Wannenkontakte sind stark dotierte Bereiche, ähnlich den S/D-Bereichen. Zum Beispiel ist eine Tiefe des Substratkontakts oder Wannenkontakts flacher als eine Tiefe des Vorrichtungsisolationsbereichs und die Substratkontakte und Wannenkontakte stehen mit dem Substrat bzw. den Wannen in Verbindung. Die Dotierstoffkonzentration der Substratkontakte und Wannenkontakte kann ungefähr 5E15cm3 - 9E15/cm3 betragen. Es können auch andere Konzentrationsbereiche verwendet werden. Die Substratkontakte und Wannenkontakte weisen den gleichen Leitfähigkeitstyp auf wie das Substrat bzw. die Wannen. Die ersten Wannenkontakte 162 sind z.B. dotierte Bereiche vom ersten Leitfähigkeitstyp und die zweiten Wannenkontakte 167 sind dotierte Bereiche vom zweiten Leitfähigkeitstyp.
  • In einer Ausführungsform können Isolationsbereiche 194 vorgesehen sein, um die Kontaktbereiche zu trennen. Die Isolationsbereiche können STI-Bereiche sein. Zum Beispiel können die Isolationsbereiche ähnlich den Vorrichtungsisolationsbereichen sein. Es können auch andere Arten oder Konfigurationen von Isolationsbereichen verwendet werden.
  • Auf der Gateelektrode und in verschiedenen Kontaktbereichen können Metallsilizidkontakte (nicht dargestellt) gebildet sein. Zum Beispiel können Metallsilizidkontakte über den S/D-Bereichen, Wannenkontakten und der Gateelektrode vorgesehen sein. Die Silizidkontakte können z.B. Kontakte auf der Basis von Nickel sein. Es können auch andere Arten von Metallsilizidkontakten verwendet werden. Zum Beispiel können die Silizidkontakte Kobaltsilizidkontakte (CoSi-Kontakte) sein. Die Silizidkontakte können ungefähr 10,0 - 50,0 nm dick sein. Für Silizidkontakte können auch andere Dicken verwendet werden. Die Silizidkontakte können verwendet werden, um Kontaktwiderstände zu verringern und Kontakte mit Back-end-of-line-Metallverbindungen zu erleichtern.
  • In einer Ausführungsform wird eine dritte Wanne 170 bereitgestellt. Die dritte Wanne ist im Substrat innerhalb der zweiten Wanne angeordnet. Zum Beispiel ist eine Tiefe der dritten Wanne flacher als eine Tiefe der zweiten Wanne. Die dritte Wanne dient als Driftwanne. In einer Ausführungsform umgibt die Driftwanne den zweiten S/D-Bereich und ist konfiguriert oder verengt, so dass sich die Kante der Driftwanne nicht unter das Gate erstreckt und von dem Kanalbereich entfernt ist.
  • In einer Ausführungsform ist die Tiefe oder der Boden der dritten Wanne unterhalb der Isolationsbereiche. Die Tiefe der dritten Wanne kann ungefähr 0,1 - 5 µm betragen. Es können auch andere Tiefen verwendet werden. Die Tiefe kann z. B. von der Entwurfsspannung der Vorrichtung abhängen. Die Driftwanne erstreckt sich z. B. von einem Boden des Driftisolationsbereichs 192 unter einem ersten Gate zu einem Boden des Driftisolationsbereichs 192 unter dem zweiten Gate. Die Breite der dritten Wanne erstreckt sich z. B. von der ersten Kante 170a zu der zweiten Kante 170b der dritten Wanne. Die Breite der dritten Wanne beträgt z. B. ungefähr 8 µm. Die dritte Wanne kann auch andere geeignete Breitendimensionen umfassen.
  • Die Driftwanne umfasst Dotierstoffe vom ersten Leitfähigkeitstyp. In einer Ausführungsform ist die Dotierstoffkonzentration der Driftwanne geringer als die Dotierstoffkonzentration des Drains. In einer Ausführungsform kann die Driftwanne mit Dotierstoffen vom ersten Leitfähigkeitstyp schwach (x-) oder mittel (x) dotiert sein. Zum Beispiel beträgt die Dotierstoffkonzentration der Driftwanne ungefähr 1E12 - 1E14/cm2. Es können auch andere geeignete Dotierstoffkonzentrationen verwendet werden. Die Dotierstoffkonzentration kann z. B. von dem Durchbruchspannungserfordernis oder einer erforderlichen Maximalspannung der Vorrichtung abhängen.
  • In einer Ausführungsform sind die zweite Wanne, der erste S/D-Bereich und das Gate gemeinsam mit einem ersten Anschluss 134 der ESD-Vorrichtung verbunden. Der zweite S/D-Bereich ist mit einem zweiten Anschluss 144 der ESD-Vorrichtung verbunden. Zum Beispiel ist der erste Anschluss ein Sourceanschluss und der zweite Anschluss ist ein Drainanschluss. In einer Ausführungsform ist der zweite Wannenkontakt 167 auch mit dem ersten oder Sourceanschluss verbunden. Der Sourceanschluss ist z. B. mit Masse verbunden, während der Drainanschluss z. B. mit VDD oder I/O-Pad verbunden ist. Für Anschlussverbindungen mit den ESD-Vorrichtungen können auch andere Konfigurationen verwendet werden.
  • In einer Ausführungsform wird eine vierte Wanne 175 bereitgestellt. Die vierte Wanne dient z. B. als eine zweite S/D- oder Drainwanne. Die Drainwanne ist im Substrat angeordnet. In einer Ausführungsform ist die Drainwanne innerhalb der dritten Wanne angeordnet und hängt mit dem Drainbereich zusammen. Zum Beispiel überlappt die Drainwanne in den Drainbereich. In einer Ausführungsform ist die erste Kante 175a der Drainwanne bezüglich einer Kante 192a1 des Driftisolationsbereichs des ersten Transistors ausgerichtet oder damit in Kontakt, wobei der Driftisolationsbereich vom Gate des ersten Transistors entfernt ist. Die zweite Kante 175b der Driftwanne ist in ähnlicher Weise bezüglich einer Kante 192a2 des Driftisolationsbereichs des zweiten Transistors ausgerichtet oder damit in Kontakt, wobei der Driftisolationsbereich vom Gate des zweiten Transistors entfernt ist. Eine Tiefe der vierten Wanne ist flacher als eine Tiefe der dritten Wanne. In einer Ausführungsform ist die Breite des zweiten Diffusions- oder Drainbereichs 140 gleich der Breite der vierten Wanne 175. In einer anderen Ausführungsform kann die Breite des zweiten Diffusions- oder Drainbereichs 140 enger sein als die Breite der vierten Wanne 175. Es ist vorteilhaft, einen zweiten Diffusions- oder Drainbereich 140 bereitzustellen, der enger ist als die Breite der vierten Wanne 175 oder der vom Driftisolationsbereich 192 beabstandet ist, da es den Widerstand für einen Stromfluss in horizontaler Richtung zum Kanalbereich erhöht. Dies führt zu einem gleichmäßigeren Einschalten der ESD-Vorrichtung, woraus sich eine bessere ESD-Leistung ergibt. Die Drainwanne umfasst Dotierstoffe vom ersten Leitfähigkeitstyp. In einer Ausführungsform liegt die Dotierstoffkonzentration der Drainwanne zwischen dem zweiten S/D-Bereich und der Driftwanne. In einer Ausführungsform kann die Drainwanne mit Dotierstoffen vom ersten Leitfähigkeitstyp mittel (x) dotiert sein. Es können auch andere Dotierstoffkonzentrationen verwendet werden.
  • Die Driftwanne 170 umgibt den zweiten S/D-Bereich 140 und ist konfiguriert oder verengt, so dass sich die Kante 170a oder 170b der Driftwanne nicht unter das Gate erstreckt und vom Kanalbereich entfernt ist. In einer Ausführungsform ist die vierte oder Drainwanne 175 enger als die dritte oder Driftwanne 170. Die erste Kante 170a der Driftwanne ist z. B. unterhalb und ungefähr bezüglich dem Zentrum des Driftisolationsbereichs 192 des ersten Transistors ausgerichtet. Die zweite Kante 170b ist unterhalb und ungefähr bezüglich dem Zentrum eines anderen Driftisolationsbereichs 192 des zweiten Transistors ausgerichtet. Wenigstens Kanten der dritten und vierten Wanne nahe dem Gate sind z. B. durch einen Abstand getrennt. Die erste Kante 170a der dritten Wanne und die erste Kante 175a der vierten Wanne sind, wie in 1 dargestellt ist, durch einen Abstand DO getrennt. Die zweite Kante 170b der dritten Wanne ist z. B. von der zweiten Kante 175b der vierten Wanne durch den gleichen Abstand DO getrennt. In einer anderen Ausführungsform ist die erste Kante 170a der Driftwanne bezüglich der ersten Kante 175a der vierten Wanne ausgerichtet, während die zweite Kante 170b der Driftwanne bezüglich der zweiten Kante 175b der vierten Wanne ausgerichtet ist. Der Abstand DO beträgt z. B. ungefähr 1,0 µm oder weniger bezüglich der Kante 175a oder 175b der vierten oder Drainwanne. Der Abstand DO kann z. B. eingestellt oder bezüglich der Kante 175a oder 175b der vierten Wanne 175 variiert werden. Für DO können auch andere geeignete Abstände verwendet werden, solange die Kante der dritten Wanne 170a oder 170b nicht zu nahe an den Kanalbereich reicht. Dies verringert oder verhindert das Risiko eines negativen Einflusses auf das ESD-Leistungsvermögen der Vorrichtung. Zum Beispiel können für DO geeignete Abstände verwendet werden, solange sich die Kante der dritten Wanne nicht über den Driftisolationsbereich erstreckt und zum Kanalbereich reicht.
  • Wir haben entdeckt, dass Bereitstellen der Driftwanne und der Drainwanne mit der Konfiguration, die vorangehend beschrieben ist, Vorteile ergibt. Zum Beispiel vergrößert eine solche Konfiguration die Basis des parasitären Bipolartransistors der ESD-Schaltung, was die Haltespannung (Vh) der ESD-Vorrichtung erhöht. Durch Verengen der Driftwanne, wie vorangehend beschrieben ist, wird auch das Basis-Push-out-Phänomen unterdrückt, was ein verbessertes gleichförmiges Einschalten der ESD-Vorrichtung ergibt. Darüber hinaus haben wird auch entdeckt, dass eine solche Konfiguration, wie sie beschrieben ist, ein gleichförmiges Einschalten entlang der mehreren Finger erhöht. Das ESD-Leistungsvermögen einer solchen Konfiguration, wie sie mit Bezug auf 1 beschrieben ist, wurde als zur Anzahl der Finger direkt proportional erkannt.
  • Ein Bereitstellen einer Drainwanne unter dem Drain wurde ferner als ein Erzeugen eines Pfads mit geringem Widerstand in vertikaler Richtung erkannt. Ein Strom wird zum Fließen in vertikaler Richtung anstatt in horizontaler Richtung geleitet. Folglich wird das Basis-Push-out-Phänomen entspannt oder in einer frühen Phase unterdrückt. Dies ergibt ein verbessertes und gleichmäßigeres Einschalten der ESD-Vorrichtung.
  • 2 zeigt eine Tabelle und eine TLP-Messung der Ausführungsform der ESD-Schutzschaltung mit mehreren Fingern. Es wird auf 2 Bezug genommen. Ig bezieht sich auf die Kanallänge, DO bezieht sich auf den Trennabstand zwischen der Kante der vierten Wanne und der Kante der dritten Wanne, die Gesamtbreite bezieht sich auf die gesamte Gatebreite, FW bezieht sich auf die Fingerbreite, DCGS bezieht sich auf den Drain-zu-Gate-Kontaktabstand, SCGS bezieht sich auf den Sourcekontakt-zu-Gate-Abstand, während sich D_NW auf die Breite der Driftwanne bezieht. Diese Parameter sind z.B. in µm dargestellt. Der thermische Durchbrennstrom (It2) steht mit dem ESD-Leistungsvermögen des LDMOS in Beziehung, wie diskutiert wurde. It2 der LDMOS-Vorrichtungen, die auf der vorangehend beschriebenen Konfiguration basieren, vergrößert sich mit der Gesamtbreite. It2 ist ungefähr proportional zu seiner Gesamtbreite. Dies impliziert ein gleichförmigeres Einschalten der ESD-Vorrichtung. Die vorangehend beschriebene Konfiguration ist bezüglich der Erhöhung des ESD-It2-Vermögens effektiv, so dass es proportional zur Anzahl der Finger in der ESD-Vorrichtung ist. Die Erhöhung in It2, die mit der Anzahl an Fingern korreliert, bedeutet, dass die Vorrichtung in der Lage ist, größere Mengen an Strom abzuzweigen, bevor ein Versagen auftritt. Dementsprechend zeigt die ESD-Vorrichtung, die auf der obigen Konfiguration beruht, ein verbessertes ESD-Leistungsvermögen.

Claims (18)

  1. Vorrichtung (100), umfassend: ein Substrat (105), das mit einem Vorrichtungsbereich (110) festgelegt ist, wobei der Vorrichtungsbereich (110) eine ESD-Schutzschaltung mit wenigstens einem ersten Transistor (115a) und einem zweiten Transistor (115b) umfasst, wobei jeder Transistor (115a, 115b) umfasst: ein Gate (120) mit einer ersten Seite und einer zweiten Seite, einen ersten Diffusionsbereich (130) in dem Vorrichtungsbereich (110) nahe der ersten Seite des Gates (120), einen zweiten Diffusionsbereich (140) in dem Vorrichtungsbereich (110), der von der zweiten Seite des Gates (120) entfernt angeordnet ist, wobei der erste Diffusionsbereich (130) und der zweite Diffusionsbereich (140) Dotierstoffe eines ersten Leitfähigkeitstyps umfassen, und einen Driftisolationsbereich (192), der zwischen dem Gate (120) und dem zweiten Diffusionsbereich (140) angeordnet ist; eine erste Vorrichtungswanne (160), die den ersten Vorrichtungsbereich (110) umgibt, und eine zweite Vorrichtungswanne (165), die innerhalb der ersten Vorrichtungswanne (160) angeordnet ist; eine Driftwanne (170), die den zweiten Diffusionsbereich (140) umgibt, wobei sich Kanten (170a, 170b) der Driftwanne (170) nicht unter das Gate (120) erstrecken und von einem Kanalbereich entfernt angeordnet sind; und eine Drainwanne (175) mit Dotierstoffen vom ersten Leitfähigkeitstyp, wobei die Drainwanne (175) unter dem zweiten Diffusionsbereich (140) und innerhalb der Driftwanne (160) angeordnet ist, und wobei eine Breite der Drainwanne (175) größer oder gleich einer Breite des zweiten Diffusionsbereichs (140) ist.
  2. Vorrichtung (100) nach Anspruch 1, wobei die erste Vorrichtungswanne (160) Dotierstoffe vom ersten Leitfähigkeitstyp aufweist und die zweite Vorrichtungswanne (165) Dotierstoffe eines zweiten Leitfähigkeitstyps aufweist.
  3. Vorrichtung (100) nach Anspruch 2, wobei der erste Leitfähigkeitstyp den n-Typ und der zweite Leitfähigkeitstyp den p-Typ umfasst.
  4. Vorrichtung (100) nach Anspruch 1, wobei die zweite Vorrichtungswanne (165) wenigstens den ersten Diffusionsbereich (160) und einen Teil des Gates (120) umgibt.
  5. Vorrichtung (100) nach Anspruch 4, wobei die zweite Vorrichtungswanne (165) das Gate (120), den Driftisolationsbereich (192) und den zweiten Diffusionsbereich (140) umgibt.
  6. Vorrichtung (100) nach Anspruch 1, wobei die erste Vorrichtungswanne (160) und die Driftwanne (170) Dotierstoffe vom ersten Leitfähigkeitstyp aufweisen und die zweite Vorrichtungswanne (165) Dotierstoffe vom zweiten Leitfähigkeitstyp aufweist.
  7. Vorrichtung (100) nach Anspruch 6, wobei der erste Leitfähigkeitstyp den n-Typ, und der zweite Leitfähigkeitstyp den p-Typ umfasst.
  8. Vorrichtung (100) nach Anspruch 1, wobei die Drainwanne (175) enger ist als die Driftwanne (170).
  9. Vorrichtung (100) nach Anspruch 1, wobei eine erste Kante (170a) der Driftwanne (170) unterhalb des Zentrums des Driftisolationsbereichs (192) des ersten Transistors (115a) angeordnet ist und eine zweite Kante (170b) der Driftwanne (170) unterhalb des Zentrums des Driftisolationsbereichs (192) des zweiten Transistors (115b) angeordnet ist.
  10. Vorrichtung (100) nach Anspruch 9, wobei sich die Drainwanne (175) an den zweiten Diffusionsbereich (140) anschließt.
  11. Vorrichtung (100) nach Anspruch 10, wobei ein Trennabstand zwischen einer ersten Kante (175a) der Drainwanne (175) und der ersten Kante (170a) der Driftwanne (170) gleich einem Trennabstand zwischen einer zweiten Kante (175b) der Drainwanne (175) und der zweiten Kante (170b) der Driftwanne (170) ist.
  12. Vorrichtung (100), umfassend: ein Substrat (105), das mit einem Vorrichtungsbereich (110) festgelegt ist, wobei der Vorrichtungsbereich (110) eine ESD-Schutzschaltung mit wenigstens einem ersten Transistor (115a) und zweiten Transistor (115b) umfasst, wobei jeder Transistor (115a, 115b) umfasst: ein Gate (120) mit einer ersten Seite und einer zweiten Seite, einen ersten Diffusionsbereich (130) in dem Vorrichtungsbereich (110) nahe der ersten Seite des Gates (120), einen zweiten Diffusionsbereich (140) in dem Vorrichtungsbereich (110), der von der zweiten Seite des Gates (120) entfernt angeordnet ist, und einen Driftisolationsbereich (192), der zwischen dem Gate (120) und dem zweiten Diffusionsbereich (140) angeordnet ist; eine erste Vorrichtungswanne (160), die den Vorrichtungsbereich (110) umgibt, und eine zweite Vorrichtungswanne (165), die innerhalb der ersten Vorrichtungswanne (160) angeordnet ist; eine Driftwanne (170), die den zweiten Diffusionsbereich (140) umgibt, wobei sich Kanten (170a, 170b) der Driftwanne (170) nicht unter das Gate (120) erstrecken und von einem Kanalbereich entfernt angeordnet sind; und eine Drainwanne (175), die unter dem zweiten Diffusionsbereich (140) und innerhalb der Driftwanne (170) angeordnet ist, wobei eine Breite der Drainwanne (175) größer oder gleich einer Breite des zweiten Diffusionsbereichs (140) ist.
  13. Vorrichtung (100) nach Anspruch 12, wobei: die erste Vorrichtungswanne (160) Dotierstoffe eines ersten Leitfähigkeitstyps umfasst und die zweite Vorrichtungswanne (165) Dotierstoffe eines zweiten Leitfähigkeitstyps umfasst; und der erste Diffusionsbereich (130) und der zweite Diffusionsbereich (140) Dotierstoffe vom ersten Leitfähigkeitstyp umfassen.
  14. Vorrichtung (100) nach Anspruch 13, wobei der erste Leitfähigkeitstyp den n-Typ und der zweite Leitfähigkeitstyp den p-Typ umfasst.
  15. Vorrichtung (100) nach Anspruch 12, wobei eine erste Kante (170a) der Driftwanne (170) unterhalb des Zentrums des Driftisolationsbereichs (192) des ersten Transistors (115a) angeordnet ist und eine zweite Kante (170b) der Driftwanne (170) unterhalb des Zentrums des Driftisolationsbereichs (192) des zweiten Transistors (115b) angeordnet ist.
  16. Vorrichtung (100) nach Anspruch 15, wobei sich die Drainwanne (175) an den zweiten Diffusionsbereich (140) anschließt.
  17. Vorrichtung (100) nach Anspruch 16, wobei eine erste Kante (170a) der Driftwanne (170) bezüglich einer Kante (192a1) des Driftisolationsbereichs (192) des ersten Transistors (115a) ausgerichtet ist, die von dem Gate (120) des ersten Transistors (115a) entfernt ist, und eine zweite Kante (170b) der Driftwanne (170) bezüglich einer Kante (192a2) des Driftisolationsbereichs (192) des zweiten Transistors (115b) ausgerichtet ist, die von dem Gate (120) des zweiten Transistors (115b) entfernt ist.
  18. Vorrichtung (100) nach Anspruch 17, wobei ein Trennabstand zwischen einer ersten Kante (175a) der Drainwanne und der ersten Kante (170a) der Driftwanne (170) gleich einem Trennabstand zwischen einer zweiten Kante (175b) der Drainwanne (175) und der zweiten Kante (170b) der Driftwanne (170) ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728531B2 (en) 2013-03-13 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge device
CN107564901B (zh) * 2016-06-30 2020-03-13 中芯国际集成电路制造（天津）有限公司 具有esd保护功能的ldmos器件及其版图
DE102016118921B4 (de) * 2016-09-12 2020-08-06 Taiwan Semiconductor Manufacturing Co. Ltd. Verbesserte ESD-Vorrichtung
CN110289257B (zh) * 2019-06-28 2021-09-14 湖南师范大学 一种双向增强型栅控可控硅静电保护器件及其制作方法
US11476244B2 (en) 2020-08-19 2022-10-18 Globalfoundries Singapore Pte. Ltd. Laterally-diffused metal-oxide-semiconductor devices for electrostatic discharge protection applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175892A1 (en) 2001-12-07 2004-09-09 Xiaoju Wu Method of manufacturing and structure of semiconductor device with field oxide structure
US7667241B1 (en) 2006-09-26 2010-02-23 Cypress Semiconductor Corporation Electrostatic discharge protection device
DE102012100767A1 (de) 2011-02-03 2012-08-09 Infineon Technologies Ag Drain-erweiterte Feldeffekttransistoren und Verfahren zu deren Herstellung
DE102013200649A1 (de) 2012-01-19 2013-07-25 Globalfoundries Singapore Pte. Ltd. ESD-Schutzschaltung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624911B1 (ko) * 2004-06-29 2006-09-19 매그나칩 반도체 유한회사 정전기 방전 보호 소자
US20090072314A1 (en) * 2007-09-19 2009-03-19 Texas Instruments Incorporated Depletion Mode Field Effect Transistor for ESD Protection
US7786507B2 (en) * 2009-01-06 2010-08-31 Texas Instruments Incorporated Symmetrical bi-directional semiconductor ESD protection device
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175892A1 (en) 2001-12-07 2004-09-09 Xiaoju Wu Method of manufacturing and structure of semiconductor device with field oxide structure
US7667241B1 (en) 2006-09-26 2010-02-23 Cypress Semiconductor Corporation Electrostatic discharge protection device
DE102012100767A1 (de) 2011-02-03 2012-08-09 Infineon Technologies Ag Drain-erweiterte Feldeffekttransistoren und Verfahren zu deren Herstellung
DE102013200649A1 (de) 2012-01-19 2013-07-25 Globalfoundries Singapore Pte. Ltd. ESD-Schutzschaltung

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SG2013049408A (en) 2014-06-27

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