DE102013113740A1

DE102013113740A1 - ESD-Schutzstruktur, integrierte Schaltung und Halbleiterbauelement

Info

Publication number: DE102013113740A1
Application number: DE102013113740.7A
Authority: DE
Inventors: Krzysztof Domanski
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-12-11
Filing date: 2013-12-10
Publication date: 2014-06-12
Also published as: CN103904077B; CN103904077A; US20140159207A1; US9324845B2

Abstract

Verschiedene Implementierungen, welche eine ESD-Schutzstruktur (200) umfassen, sind dargestellt. Die Struktur (200) kann eine Vielzahl erster dotierter Bereiche (C1–C8), welche erste Anschlüsse einer Vielzahl von Transistoren (202) bilden, eine Vielzahl zweiter dotierter Bereiche (E1–E8), welche zweite Anschlüsse einer Vielzahl von Transistoren (202) bilden, und einen dritten dotierten Bereich (B), welcher die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) umgibt, um einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren (202) zu bilden. Die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) können in einem alternierenden Muster angeordnet sein, sodass ein ESD-Entladungsstrom, welcher an irgendeinem der Vielzahl erster dotierter Bereiche (C1–C8) empfangen wird, durch mindestens zwei der Vielzahl zweiter dotierter Bereiche (E1–E8) dissipiert.

Description

HINTERGRUND
Schaltungen oder Schaltungsteile zum Schutz vor elektrostatischen Entladungen (ESD, vom Englischen „electrostatic discharge“) sind eine wichtige Komponente, um die Verlässlichkeit integrierter Schaltungen sicherzustellen. Allgemein ist eine elektrostatische Entladung eine Übertragung einer elektrostatischen Ladung zwischen Körpern, welche auf unterschiedlichen elektrostatischen Potenzialen oder Spannungen liegen, welche durch direkten Kontakt verursacht wird oder durch ein elektrostatisches Feld ausgelöst wird. Bei integrierten Schaltungen werden die Größe der einzelnen Bauelemente, die Dicke von Oxiden und anderer Isolierschichten von Transistoren und dergleichen kontinuierlich verringert, um die Betriebsgeschwindigkeit von Transistoren und die Integrationsdichte der integrierten Schaltungen zu erhöhen. Derartige herunterskalierte Bauelemente sind jedoch zunehmend empfindlich gegenüber elektrostatischen Entladungen. Daher müssen ESD-Schutzschaltungen für die integrierten Schaltungen vorgesehen werden, um die integrierten Schaltungen vor Beschädigungen durch elektrostatische Entladungen zu schützen. ESD-Schutzschaltungen können um Eingangspads, Ausgangspads und/oder Versorgungspads der integrierten Schaltung herum implementiert sein und/oder mit diesen gekoppelt sein, um ESD-Ströme weg von internen Bauelementen und Schaltungen der integrierten Schaltung zu leiten.
Es ist eine Aufgabe der vorliegenden Erfindung, verbesserte ESD-Schutzstrukturen sowie entsprechende integrierte Schaltungen und Halbleiterbauelemente bereitzustellen.
KURZZUSAMMENFASSUNG
Es wird eine ESD-Schutzstruktur nach Anspruch 1, eine integrierte Schaltung nach Anspruch 11 sowie ein Halbleiterbauelement nach Anspruch 19 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsbeispiele.
Diese Anmeldung ist auf integrierte Schaltungen, Bauelemente, Einrichtungen, Strukturen und Verfahren gerichtet, welche einen verbesserten Schutz gegenüber elektrostatischen Entladungen (ESD-Schutzstruktur) bieten.
Bei einem Ausführungsbeispiel umfasst eine integrierte Schaltung eine in einem Substrat ausgebildete ESD-Schutzstruktur. Die ESD-Schutzstruktur umfasst eine Vielzahl von ersten dotierten Bereichen, eine Vielzahl von zweiten dotierten Bereichen und mindestens einen dritten dotierten Bereich, welcher die Vielzahl erster dotierter Bereiche und die Vielzahl zweiter dotierter Bereiche umgibt. Die Vielzahl erster dotierter Bereiche und die Vielzahl zweiter dotierter Bereiche sind von einem ersten Leitfähigkeitstyp, und der dritte dotierte Bereich ist von einem zweiten Leitfähigkeitstyp. Der zweite Leitfähigkeitstyp ist entgegengesetzt zu dem ersten Leitfähigkeitstyp (beispielsweise n-leitend gegenüber p-leitend oder umgekehrt etc.). Die Vielzahl erster dotierter Bereiche bildet erste Anschlüsse (z.B. Kollektoranschlüsse) einer Vielzahl von Transistoren, und die Vielzahl zweiter dotierter Bereiche bildet zweite Anschlüsse (z.B. Emitteranschlüsse) der Vielzahl von Transistoren. Die ersten dotierten Bereiche und die zweiten dotierten Bereiche sind in einem alternierenden Muster angeordnet. Beispielsweise kann jeder der Vielzahl erster dotierter Bereiche benachbart zu einem der Vielzahl zweiter dotierter Bereiche in einem in einer ersten Richtung alternierenden Muster angeordnet sein. Bei manchen Ausführungsbeispielen ist jeder der Vielzahl erster dotierter Bereiche weiterhin in einem alternierenden Muster in einer zweiten Richtung, welche sich von der ersten Richtung unterscheidet, benachbart zu einem der Vielzahl zweiter dotierter Bereiche angeordnet.
Gemäß den hier beschriebenen Techniken wird ein ESD-Entladungsstrom, welcher an einem der Vielzahl erster dotierter Bereiche empfangen wird, durch zumindest zwei der Vielzahl zweiter dotierter Bereiche dissipieren. Daher kann sich der ESD-Entladungsstrom gleichförmig über die Vielzahl von Transistoren der ESD-Schutzstruktur, welche durch die alternierende Vielzahl erster dotierter Bereiche und Vielzahl zweiter dotierter Bereiche gebildet ist, verteilen. So kann die ESD-Schutzstruktur selbst effizient gegen Beschädigungen während eines ESD-Vorgangs geschützt werden. Weiterhin kann die Vielzahl von Transistoren der ESD-Schutzstruktur homogen ausgelöst werden und sich gleichförmig einschalten. Die ESD-Schutzstruktur kann für eine Schaltung oder eine Einrichtung, welche mit der ESD-Schutzstruktur gekoppelt ist, einen effektiven Schutz vor ESD-Schäden darstellen.
Gemäß einem Ausführungsbeispiel beschreibt diese Anmeldung eine ESD-Schutzstruktur. Die ESD-Schutzstruktur umfasst eine Vielzahl erster dotierter Bereiche eines ersten Leitfähigkeitstyps, welche in einem Substrat ausgebildet ist. Die Vielzahl erster dotierter Bereiche bilden erste Anschlüsse einer Vielzahl von Transistoren. Die ESD-Schutzstruktur umfasst weiter eine Vielzahl zweiter dotierter Bereiche eines zweiten Leitfähigkeitstyps, welcher sich von dem ersten Leitfähigkeitstyp unterscheidet, welche in dem Substrat ausgebildet ist. Die Vielzahl zweiter dotierter Bereiche bilden zweite Anschlüsse einer Vielzahl von Transistoren. Jeder der Vielzahl erster dotierter Bereiche ist in einer ersten Richtung in einem alternierenden Muster benachbart zu einem der Vielzahl zweiter dotierter Bereiche angeordnet, und jeder der Vielzahl erster dotierter Bereiche ist weiterhin in einer zweiten Richtung, welche sich von der ersten Richtung unterscheidet, in einem alternierenden Muster benachbart zu einem der Vielzahl der zweiten dotierten Bereiche angeordnet. Die ESD-Schutzstruktur umfasst weiter einen dritten dotierten Bereich des zweiten Leitfähigkeitstyps, welcher entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, welcher in dem Substrat ausgebildet ist. Der dritte dotierte Bereich umgibt die Vielzahl erster dotierter Bereiche und die Vielzahl zweiter dotierter Bereiche, um einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren zu bilden.
Gemäß einem anderen Ausführungsbeispiel beschreibt diese Anmeldung eine integrierte Schaltung. Die integrierte Schaltung umfasst eine Vielzahl von Bipolartransistoren (BJTs, vom englischen „bipolar junction transistor“). Jeder der Vielzahl von Bipolartransistoren umfasst einen Kollektorbereich und einen Emitterbereich. Die Vielzahl von Kollektorbereichen und die Vielzahl von Emitterbereichen sind in einem Feld von Zeilen und Spalten angeordnet. Die Vielzahl von Kollektorbereichen und die Vielzahl von Emitterbereichen sind in jeder Zeile des Feldes in einem alternierenden Muster angeordnet und in jeder Spalte des Feldes in einem alternierenden Muster angeordnet. Die Vielzahl von Bipolartransistoren umfasst weiter einen gemeinsamen Basisbereich. Der gemeinsame Basisbereich umgibt die Vielzahl von Kollektorbereichen und die Vielzahl von Emitterbereichen, und der gemeinsame Basisbereich bildet einen gemeinsamen Basisanschluss der Vielzahl von Bipolartransistoren.
Gemäß einem weiteren Ausführungsbeispiel beschreibt diese Anmeldung ein Halbleiterbauelement. Das Halbleiterbauelement umfasst eine Vielzahl erster dotierter Bereiche und eine Vielzahl zweiter dotierter Bereiche. Die Vielzahl erster dotierter Bereiche bilden erste Anschlüsse einer Vielzahl von Transistoren, und die Vielzahl zweiter dotierter Bereiche bildet zweite Anschlüsse der Vielzahl von Transistoren. Das Halbleiterbauelement umfasst weiter einen dritten dotierten Bereich, welcher die Vielzahl erster dotierter Bereiche und die Vielzahl zweiter dotierter Bereiche umgibt. Der dritte dotierte Bereich bildet einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren. Die Vielzahl erster dotierter Bereiche und die Vielzahl zweiter dotierter Bereiche sind in einem alternierenden Muster derart angeordnet, dass ein ESD-Entladungsstrom, welcher an irgendeinem der Vielzahl erster dotierter Bereiche empfangen wird, durch mindestens zwei der Vielzahl zweiter dotierter Bereiche dissipiert.
Die hier beschriebenen Techniken können auf verschiedene Art und Weise implementiert werden. Beispiele und ein Kontext werden unter Bezugnahme auf die beigefügten Figuren beschrieben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die folgende detaillierte Beschreibung wird unter Bezugnahme auf die beigefügten Figuren dargestellt. In den Figuren gibt die am weitesten links stehende Ziffer eines Bezugszeichens die Figur an, in welcher das Bezugszeichen zum ersten Mal auftritt. Die Benutzung gleicher Bezugszeichen an verschiedenen Stellen der Beschreibung und in den Figuren kann auf ähnliche oder identische Elemente hinweisen. Die Figuren zeigen schematische Darstellungen und sind nicht maßstabsgetreu gezeichnet.
1 zeigt ein schematisches Schaltungsdiagramm einer ESD-Schutzstruktur mit einer Vielzahl von Transistoren gemäß einem Ausführungsbeispiel.
2 zeigt eine schematische Layoutansicht eines weiteren Ausführungsbeispiels einer ESD-Schutzstruktur.
3 zeigt einen Teilausschnitt einer Querschnittsansicht der ESD-Schutzstruktur der 2 entlang einer Linie A-A’.
4 zeigt ein schematisches Schaltungsdiagramm eines Beispiels einer integrierten Schaltung mit einer Vielzahl von ESD-Schutzstrukturen und einer Halbleiterschaltung gemäß einem Ausführungsbeispiel.
DETAILLIERTE BESCHREIBUNG
1 zeigt ein schematisches Schaltungsdiagramm einer ESD-Schutzstruktur 100 gemäß einem Ausführungsbeispiel, welche eine Vielzahl von Transistoren 102_1, 102_2, ..., 102_n aufweist. Die Vielzahl von Transistoren 102_1, 102_2, ..., 102_n sind alle von der gleichen Art. Bei dem Ausführungsbeispiel, welches in 1 beschrieben ist, sind die Transistoren 102_1, 102_2, ..., 102_n npn-Bipolartransistoren (BJTs). Die Vielzahl von npn-Transistoren 102_1, 102_2, ..., 102_n sind parallel zueinander verschaltet, d.h. ein Kollektoranschluss C1 eines ersten Transistors 102_1, ein Kollektoranschluss C2 eines ersten Transistors 102_2 ..., und ein Kollektoranschluss Cn eines n-ten Transistors 102_n sind miteinander gekoppelt. Zudem sind ein Emitteranschluss E1 des ersten Transistors 102_1, ein Emitteranschluss E2 des zweiten Transistors 102_2, ..., und ein Emitteranschluss En des n-ten Transistors 102_n miteinander gekoppelt. Weiterhin sind ein Basisanschluss B1 des ersten Transistors 102_1, ein Basisanschluss B2 des zweiten Transistors 102_2, ... und ein Basisanschluss Bn des n-ten Transistors 102_n miteinander gekoppelt.
Die Vielzahl von Kollektoranschlüssen C1, C2, ..., Cn sind miteinander gekoppelt, um einen ersten Anschluss 104 der ESD-Schutzstruktur 100 zu bilden. In anderen Worten sind die Kollektoranschlüsse C1, C2, ..., Cn miteinander gekoppelt, um einen gemeinsamen ersten Anschluss 104 zu bilden. Die Vielzahl von Emitteranschlüssen E1, E2, ..., En sind miteinander gekoppelt, um einen zweiten Anschluss 106 der ESD-Schutzstruktur 100 zu bilden. In anderen Worten sind die Emitteranschlüsse E1, E2, ..., En miteinander gekoppelt, um einen gemeinsamen zweiten Anschluss 106 zu bilden. Die Vielzahl von Basisanschlüssen B1, B2, ..., Bn sind über eine Übertragungsstruktur 108 mit dem ersten Anschluss 104 gekoppelt. Bei manchen Ausführungsbeispielen kann die Übertragungsstruktur 108 einen Widerstand oder einen Teil einer Leitung umfassen. Bei anderen Ausführungsbeispielen kann die Übertragungsstruktur 108 eine RC-Schaltung umfassen, welche vor einen Transistor geschaltet ist.
Der erste Anschluss 104 kann mit einer Versorgungsspannung, einer Massespannung oder einem Eingangs/Ausgangs(I/O)-Signal oder -Anschluss gekoppelt sein. In entsprechender Weise kann der zweite Anschluss 106 mit einer Versorgungsspannung, einer Massespannung oder einem I/O-Signal oder -Anschluss gekoppelt sein. Bei einem Ausführungsbeispiel ist der erste Anschluss 104 und/oder der zweite Anschluss 106 jeweils mit einem Pad gekoppelt. Ein ESD-Ereignis kann an dem ersten Anschluss 104 und/oder dem zweiten Anschluss 106 auftreten. Die Vielzahl von Transistoren 102_1, 102_2, ..., 102_n der ESD-Schutzstruktur kann das ESD-Ereignis, welches am ersten Anschluss 104 und/oder am zweiten Anschluss 106 empfangen wird, dissipieren.
Bei einem Ausführungsbeispiel führt die ESD-Schutzstruktur 100 keine Logikoperationen durch. Der Zweck der ESD-Schutzstruktur 100 kann bei Ausführungsbeispielen allein auf das Dissipieren von ESD-Ereignissen an einem der Anschlüsse 104 und/oder 106 gerichtet sein. Die ESD-Schutzstruktur 100 kann mit weiteren Schaltungen oder Bauelementen wie in 1 durch gepunktete Linien angedeutet gekoppelt sein. Die weiteren Schaltungen oder Bauelemente können eine weitere ESD-Schutzstruktur und/oder eine zu schützende Schaltung umfassen. Die zu schützende Schaltung kann empfindlich für Beschädigungen aufgrund eines ESD-Ereignisses sein, und die ESD-Schutzstruktur 100 kann die zu schützende Schaltungen vor Beschädigungen durch ESD-Ereignisse schützen.
2 zeigt eine schematische Layoutansicht einer weiteren ESD-Schutzstruktur 200 gemäß einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel kann die ESD-Schutzstruktur 200 der ESD-Schutzstruktur 100 wie unter Bezugnahme auf 1 dargestellt und beschrieben entsprechen. Die ESD-Schutzstruktur 200 umfasst eine Vielzahl von Transistoren 202_1, 202_2, ..., 202_8. Eine Vielzahl erster dotierter Bereiche C1, C2, ..., C8 bildet erste Anschlüsse der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8. Eine Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 bildet zweite Anschlüsse der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8. Ein dritter dotierter Bereich B bildet dritte Anschlüsse der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8, d.h. die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 weisen einen gemeinsamen dritten Anschluss auf. Der dritte dotierte Bereich B ist ein kontinuierlicher Bereich, welcher die Vielzahl der ersten dotierten Bereiche C1, C2, ..., C8 und die Vielzahl der zweiten dotierten Bereiche E1, E2, ..., E8 umgibt. Der dritte dotierte Bereich B kann auch als Substratring oder Schutzring (engl. „guard ring“) bezeichnet werden.
Der dritte dotierte Bereich B ist benachbart zu der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 in einem Abstand d1 angeordnet. Die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 sind untereinander in einem Abstand d2 angeordnet. In 2 ist als Beispiel der Abstand d1 bezüglich des dritten dotierten Bereichs B und des ersten dotierten Bereichs C1 markiert, und der Abstand d2 ist bezüglich des ersten dotierten Bereichs C1 und des zweiten dotierten Bereichs E1 markiert. Der Abstand d1 kann gleich oder ungleich dem Abstand d2 sein. Der Abstand d1 und/oder der Abstand d2 kann ein minimaler Abstand zwischen Bereichen gemäß einer bestimmten benutzten Technologie sein. Bei manchen Ausführungsbeispielen können Abstände größer als ein minimaler Abstand innerhalb der ESD-Schutzstruktur 200 benutzt werden. Bei manchen Ausführungsbeispielen ist der Abstand zwischen dem dritten dotierten Bereich B und der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 nicht gleichmäßig. In ähnlicher Weise kann der Abstand zwischen der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 ungleichmäßig sein.
Jeder der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 kann einen Kontakt 210 zur elektrischen Verbindung umfassen, und jeder der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 kann einen Kontakt 210 zur elektrischen Verbindung umfassen. Weiterhin kann der dritte dotierte Bereich B eine Vielzahl von Kontakten 212 zur elektrischen Verbindung umfassen. Der dritte dotierte Bereich kann darauf beschränkt sein, über die Vielzahl von Kontakten 212 kontaktiert zu werden. In anderen Worten kann bei einem Ausführungsbeispiel der dritte dotierte Bereich nur über die Kontakte 212, welche in dem dritten dotierten Bereich B enthalten sind, kontaktiert werden. Dies bedeutet, dass kein anderer Raum innerhalb der ESD-Schutzstruktur bereitgestellt werden muss, um den dritten dotierten Bereich B zu kontaktieren. Dies kann eine flächeneffiziente Implementierung der ESD-Schutzstruktur 200 ermöglichen.
Bei einem Ausführungsbeispiel können die ersten dotierten Bereiche C1, C2, ..., C8 über die Kontakte 210 elektrisch miteinander verbunden sein, um einen ersten Anschluss der ESD-Schutzstruktur 200 zu bilden, und die zweiten dotierten Bereiche E1, E2, ..., E8 können über die Kontakte 210 elektrisch miteinander verbunden sein, um einen zweiten Anschluss der ESD-Schutzstruktur 200 zu bilden.
Bei einem Ausführungsbeispiel kann die ESD-Schutzstruktur 200 zudem eine (in 2 nicht gezeigte) Übertragungsstruktur umfassen, welche zwischen den dritten dotierten Bereich B und den ersten Anschluss der ESD-Schutzstruktur 200 gekoppelt ist. Bei einem Ausführungsbeispiel kann die Übertragungsstruktur der Übertragungsstruktur 108 wie unter Bezugnahme auf 1 dargestellt und beschrieben entsprechen.
Eine positive ESD-Belastung kann an dem ersten Anschluss der ESD-Schutzstruktur 200 empfangen werden, und der zweite Anschluss der ESD-Schutzstruktur 200 kann mit einem Massepotenzial verbunden sein. Die ESD-Belastung kann durch die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 dissipieren, und ein ESD-Entladungsstrom kann von dem ersten Anschluss der ESD-Schutzstruktur 200 durch den zweiten Anschluss der ESD-Schutzstruktur 200 zu dem Massepotenzial fließen.
Wie in 2 dargestellt kann während des Dissipierens des ESD-Ereignisses ein Teil des ESD-Stroms durch einen ersten Transistor 202_1 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 fließen, d.h. ein Teil des ESD-Entladungsstroms kann von einem ersten dotierten Bereich C1 des ersten Transistors 202_1 zu einem zweiten dotierten Bereich E1 des ersten Transistors 202_1 fließen (wie durch einen Pfeil in 2 angedeutet). Zudem kann ein Teil des ESD-Entladungsstroms von dem ersten dotierten Bereich C1 des ersten Transistors 202_1 zu einem zweiten dotierten Bereich E3 eines dritten Transistors 202_3 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 fließen (wie ebenso durch einen Pfeil in 2 angedeutet). Dies bedeutet, dass sich ein ESD-Entladungsstrom, welcher durch den ersten dotierten Bereich C1 des ersten Transistors 202_1 hindurchgeht, aufteilen kann und durch die zwei zweiten dotierten Bereiche E1 und E3 dissipieren kann, welche beide benachbart zu dem ersten dotierten Bereich C1 angeordnet sind.
Bei dem oben beschriebenen Beispiel gibt es zwei zweite dotierte Bereiche E1 und E3, welche benachbart zu dem ersten dotierten Bereich C1 angeordnet sind. Bei einem anderen Beispiel gibt es mehr als zwei dotierte Bereiche, welche benachbart zu einem ersten dotierten Bereich angeordnet sind. Beispielsweise ist ein erster dotierter Bereich C2 eines zweiten Transistors 202_2 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 dem zweiten dotierten Bereich E1 des ersten Transistors 202_1, einem zweiten dotierten Bereich E2 des zweiten Transistors 202_2 und einem zweiten dotierten Bereich E4 eines vierten Transistors 202_4 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 zugewandt. Dies bedeutet, dass der erste dotierte Bereich C2 des zweiten Transistors 202_2 benachbart zu drei zweiten dotierten Bereichen E1, E2 und E4 angeordnet ist. Bei diesem Beispiel kann sich ein ESD-Entladungsstrom oder ein Teil eines ESD-Entladungsstroms aufteilen und kann von dem ersten dotierten Bereich C2 durch die drei zweiten dotierten Bereichen E1, E2 und E4 dissipieren (wie durch Pfeile in 2 angedeutet).
Bei einem weiteren Ausführungsbeispiel kann ein ESD-Entladungsstrom von einem ersten dotierten Bereich durch vier zweite dotierte Bereiche dissipieren. Beispielsweise kann ein ESD-Entladungsstrom, welcher an einem ersten dotierten Bereich C6 eines sechsten Transistors 202_6 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 empfangen wird, durch den zweiten dotierten Bereich E4 des vierten Transistors 202_4, einen zweiten dotierten Bereich E5 eines fünften Transistors 202_5, einen zweiten dotierten Bereich E6 des sechsten Transistors 202_6 und einen zweiten dotierten Bereich E8 eines achten Transistors 202_8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 dissipieren (wie durch Pfeile in 2 angezeigt). Dies bedeutet, dass der ESD-Strom, welcher durch den ersten dotierten Bereich C6 hindurchgeht, durch die vier zweiten dotierten Bereiche E4, E5, E6 und E8 dissipieren kann, welche um den ersten dotierten Bereich C6 herum angeordnet sind.
Bei der ESD-Schutzstruktur 200 der 2 sind die ersten dotierten Bereiche C1, C2, ..., C8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 und die zweiten dotierten Bereiche E1, E2, ..., E8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 in einem alternierenden Muster angeordnet. Jeder erste dotierte Bereich C1, C2, ..., C8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 ist in einer ersten Richtung dim1 benachbart zu einem zweiten dotierten Bereich E1, E2, ..., E8 angeordnet. Weiterhin ist jeder erste dotierte Bereich C1, C2, ..., C8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 in einer zweiten Richtung dim2 benachbart zu einem zweiten dotierten Bereich E1, E2, ..., E8 in einem alternierenden Muster angeordnet. Die zweite Richtung dim2 unterscheidet sich von der ersten Richtung dim1. Bei einem Beispiel umfasst die erste Richtung dim1 eine erste Richtung, welche über eine Oberfläche der ESD-Schutzstruktur 200 hinweggeht, und die zweite Richtung dim2 umfasst eine zweite Richtung unterschiedlich zu der ersten Richtung, welche ebenso über die Oberfläche der ESD-Schutzstruktur 200 hinweggeht.
Durch Anordnen der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 in einem alternierenden Muster wie beispielhaft in 2 gezeigt kann sich ein ESD-Entladungsstrom gleichmäßig über die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 der ESD-Schutzstruktur 200 verteilen. Ein ESD-Entladungsstrom, welcher bei irgendeiner der ersten dotierten Bereiche C1, C2, ..., C8 empfangen wird, wird durch zumindest zwei der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 dissipieren. Das Auftreten von Filamenten zwischen einem der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und einem der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 kann unterdrückt werden, und daher kann die ESD-Schutzstruktur 200 selbst vor Beschädigungen während eines ESD-Belastungsereignisses geschützt werden.
Weiterhin kann die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 der ESD-Schutzstruktur 200 homogen auslösen und sich gleichmäßig einschalten. Ein ESD-Ereignis, welches an dem ersten Anschluss der ESD-Schutzstruktur 200 empfangen wird, kann schnell durch die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 zu dem zweiten Anschluss der ESD-Schutzstruktur 200 und zu dem Massepotenzial dissipieren. Daher kann die ESD-Schutzstruktur 200 einen effektiven Schutz vor ESD-Beschädigungen für eine Schaltung oder ein Bauelement bereitstellen, welche/welches mit der ESD-Schutzstruktur 200 gekoppelt ist.
Bei dem Beispiel der 2 sind die ersten dotierten Bereiche C1, C2, ..., C8 und die zweiten dotierten Bereiche E1, E2, ..., E8 in einem Feld von Zeilen und Spalten angeordnet. Das dargestellte Feld enthält vier Zeilen und vier Spalten. Das Feld kann als 4×4-Feld und/oder als 4×4-Gitter bezeichnet werden. Jede Zeile enthält zwei erste dotierte Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und zwei zweite dotierte Bereiche der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8. Allgemein kann jede Zeile einen Teil der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und einen Teil der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 umfassen. Innerhalb jeder Zeile sind die ersten dotierten Bereiche C1, C2, ..., C8 und die zweiten dotierten Bereiche E1, E2, ..., E8 der jeweiligen Zeile in einem alternierenden Muster angeordnet. In ähnlicher Weise enthält jede Spalte zwei erste dotierte Bereiche der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und zwei zweite Bereiche der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8. Innerhalb jeder Spalte sind die ersten dotierten Bereiche C1, C2, ..., C8 und die zweiten dotierten Bereiche E1, E2, ..., E8 der jeweiligen Spalte in einem alternierenden Muster angeordnet.
Bei einem Ausführungsbeispiel können die Vielzahl von Transistoren 202_1, 202_2, ..., 202_8, welche unter Bezugnahme auf 2 dargestellt und beschrieben wurden, Bipolartransistoren, beispielsweise npn-Transistoren sein. Die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 können Kollektorbereiche der Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 bilden, und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 können Emitterbereiche der Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 bilden. Die Vielzahl von Kollektorbereichen C1, C2, ..., C8 können elektrisch miteinander verbunden sein, um einen gemeinsamen Kollektoranschluss zu bilden, und die Vielzahl von Emitterbereichen E1, E2, ..., E8 können elektrisch miteinander verbunden sein, um einen gemeinsamen Emitteranschluss zu bilden. Die Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 der ESD-Schutzstruktur 200 können parallel zueinander verschaltet sein, ähnlich der ESD-Schutzstruktur 100, welche unter Bezugnahme auf 1 dargestellt und beschrieben wurden.
Die Vielzahl von Kollektorbereichen C1, C2, ..., C8 und die Vielzahl von Emitterbereichen E1, E2, ..., E8 können in einem Feld von Zeilen und Spalten angeordnet sein. Die Vielzahl von Kollektorbereichen C1, C2, ..., C8 und die Vielzahl von Emitterbereichen E1, E2, ..., E8 können in jeder Zeile des Feldes in einem alternierenden Muster angeordnet sein, und die Vielzahl von Kollektorbereichen C1, C2, ..., C8 und die Vielzahl von Emitterbereichen E1, E2, ..., E8 können in jeder Spalte des Feldes in einem alternierenden Muster angeordnet sein. Der gemeinsame Basisbereich kann die Vielzahl von Kollektorbereichen C1, C2, ..., C8 und die Vielzahl von Emitterbereichen E1, E2, ..., E8 umgeben, und der gemeinsame Basisbereich kann einen gemeinsamen Basisanschluss für die Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 bilden.
Jeder Kollektorbereich C1, C2, ..., C8 der Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 kann benachbart zu einem Emitterbereich angeordnet sein, welcher zu einem jeweils gleichen Bipolartransistor gehört, und kann zudem benachbart zumindest einem weiteren Emitterbereich eines weiteren Bipolartransistors der Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 angeordnet sein.
Der gemeinsame Basisbereich kann eine Vielzahl von Basiskontakten 212 aufweisen, und der gemeinsame Basisbereich kann darauf beschränkt sein, über die Vielzahl von Basiskontakten 212 kontaktiert zu werden.
Die Kollektorbereiche C1, C2, ..., C8 können elektrisch miteinander verbunden sein, um einen gemeinsamen Kollektoranschluss zu bilden, und die Emitterbereiche E1, E2, ..., E8 können elektrisch miteinander verbunden sein, um einen gemeinsamen Emitteranschluss zu bilden. Bei einem Ausführungsbeispiel kann die ESD-Schutzstruktur 200 eine Übertragungsstruktur umfassen, und die Übertragungsstruktur kann mit dem gemeinsamen Basisanschluss und einem Anschluss, ausgewählt aus dem gemeinsamen Kollektoranschluss und dem gemeinsamen Emitteranschluss, verbunden sein. Die Übertragungsstruktur kann der Übertragungsstruktur 108 wie unter Bezugnahme auf 1 dargestellt und beschrieben entsprechen.
Bei einem Ausführungsbeispiel sind die Vielzahl von Bipolartransistoren 202_1, 202_2, ..., 202_8 eingerichtet, ein ESD-Ereignis zu dissipieren, welches an dem gemeinsamen Kollektoranschluss und/oder dem gemeinsamen Emitteranschluss empfangen wird.
3 zeigt einen Teilausschnitt einer Querschnittsansicht der ESD-Schutzstruktur 200 entlang einer Linie A-A’ der 2. Der zweite dotierte Bereich E7, der erste dotierte Bereich C7, der zweite dotierte Bereich E8, der erste dotierte Bereich C8 und der dritte dotierte Bereich B sind in einem Substrat 314 ausgebildet.
Bei einem Ausführungsbeispiel kann das Substrat 314 durch eine Halbleiterwanne („well“) gebildet sein, und die Halbleiterwanne 314 kann in oder oberhalb oder über einem weiteren Halbleitersubstrat (in 3 nicht gezeigt) ausgebildet sein, welches ein Siliziumsubstrat, ein Siliziumcarbidsubstrat oder dergleichen sein kann. Zudem oder alternativ kann eine vergrabene Schicht vom n-Typ (NBL, vom englischen „n-type buried layer“) oder eine tiefe N-Wanne (DNW, vom englischen „deep N-well“), welche ebenso in 3 nicht gezeigt sind, Teil der ESD-Schutzstruktur 200 sein. Bei einem Ausführungsbeispiel kann die ESD-Schutzstruktur 200 unter Benutzung eines Zweiwannenprozesses ausgebildet werden. Bei einem anderen Ausführungsbeispiel kann die ESD-Schutzstruktur 200 unter Benutzung eines Dreifachwannenprozesses („triple-well“) ausgebildet sein. Die ESD-Schutzstruktur 200 kann auf einem EPI-Wafer (Epitaxialwafer) ausgebildet sein, und der EPI-Wafer kann einen anderen Leitfähigkeitstyp als ein Volumenmaterial aufweisen.
Der zweite dotierte Bereich E7, der erste dotierte Bereich C7, der zweite dotierte Bereich E8 und der erste dotierte Bereich C8 können stark dotierte n⁺-Bereiche sein, und der dritte dotierte Bereich B kann ein stark dotierter p⁺-Bereich sein. Im Allgemeinen können die zweiten dotierten Bereiche E7 und E8 und die ersten dotierten Bereiche C7 und C8 von einem ersten Leitfähigkeitstyp sein, und der dritte dotierte Bereich B von einem zweiten Leitfähigkeitstyp sein. Der zweite Leitfähigkeitstyp ist entgegengesetzt zu dem ersten Leitfähigkeitstyp (beispielsweise p gegenüber n oder n gegenüber p). Das Substrat 314 kann eine p-Wanne sein. Bei einem Ausführungsbeispiel kann eine Dotierstoffkonzentration der p-Wanne 314 zwischen etwa 10¹⁵/cm³ und etwa 10¹⁷/cm³ liegen. Die Dotierstoffkonzentration der stark dotierten n^–-Bereiche E7, C7, E8 und C8 und des stark dotierten p⁺-Bereichs B kann ungefähr 10¹⁹/cm³ sein. Es ist zu bemerken, dass die in dieser Beschreibung angegebenen Werte Beispiele darstellen und bei anderen Ausführungsbeispielen verändert sein können. Die Dotierstoffkonzentration kann von dem jeweiligen Bauelementtyp, der Technologiegeneration, der minimalen Strukturgröße und dergleichen abhängen.
Wie schematisch in 3 dargestellt bilden der zweite dotierte Bereich E7, der erste dotierte Bereich C7 und der dritte dotierte Bereich B zusammen den Transistor 302_7. Der zweite dotierte Bereich E8, der erste dotierte Bereich C8 und der dritte dotierte Bereich B bilden zusammen den Transistor 302_8. Der dritte dotierte Bereich B umgibt den zweiten dotierten Bereich E7, den ersten dotierten Bereich C7, den zweiten dotierten Bereich E8 und den ersten dotierten Bereich C8.
Der zweite dotierte Bereich E7, der erste dotierte Bereich C7, der zweite dotierte Bereich E8, der erste dotierte Bereich C8 und der dritte dotierte Bereich B sind voneinander durch Isolationsbereiche 316 beabstandet. In ähnlicher Weise sind der erste dotierte Bereich C7 und der zweite dotierte Bereich E8 voneinander durch den Isolationsbereich 316 beabstandet, der zweite dotierte Bereich E8 und der erste dotierte Bereich C8 durch den Isolationsbereich 316 voneinander beabstandet und der dritte dotierte Bereich B von dem zweiten dotierten Bereich E7 und dem ersten dotierten Bereich C8 durch Isolationsbereiche 316 beabstandet. Die Isolationsbereiche können Bereiche mit flachen Gräbenisolationen (STI, vom englischen „shallow trench isolation“), LOCOS-Bereiche (Local Oxidation of Silicon, d.h. lokale Oxidierung von Silizium) oder Substratbereiche umfassen.
Bei einem Ausführungsbeispiel können während der Prozessierung der ESD-Schutzstruktur 200 die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 gleichzeitig ausgebildet werden und somit auf gleicher Höhe sein, eine gleiche Dotierstoffkonzentration aufweisen und/oder sich in im Wesentlichen die gleiche Tiefe erstrecken können. Wie in 3 dargestellt sind die ersten dotierten Bereiche C7 und C8 und die zweiten dotierten Bereiche E7 und E8 auf einer gleichen Höhe, weisen eine gleiche Dotierstoffkonzentration auf und erstrecken sich im Wesentlichen in eine gleiche Tiefe herunter. In gleicher Weise können die ersten dotierten Bereiche C1, C2, ..., C6 der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die anderen zweiten dotierten Bereiche E1, E2, ..., E6 der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 der ESD-Schutzstruktur 200 auf einer gleichen Höhe sein, eine gleiche Dotierstoffkonzentration aufweisen und/oder sich im Wesentlichen in die gleiche Tiefe hinunter erstrecken. Bei einem anderen Ausführungsbeispiel müssen nicht alle der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 die gleiche Topologie aufweisen.
Wie in 3 dargestellt können Kontakte 310 und 312 über oder oberhalb des dritten dotierten Bereichs B, der zweiten dotierten Bereiche E7 und E8 und der ersten dotierten Bereiche C7 und C8 angeordnet sein. Der dritte dotierte Bereich B, die zweiten dotierten Bereiche E7 und E8 und die ersten dotierten Bereiche C7 und C8 können über den jeweiligen Kontakt 310 und/oder 312 zur elektrischen Verbindung kontaktiert werden. Wie in 3 dargestellt können die Kontakte 310 und 312 direkt auf dem dritten dotierten Bereich B, den zweiten dotierten Bereichen E7 und E8 und den ersten dotierten Bereichen C7 und C8 angeordnet sein. Bei einem anderen Ausführungsbeispiel kann mindestens eine Schicht zwischen den Kontakten 310 und 312 und dem dritten dotierten Bereich B, den zweiten dotierten Bereichen E7 und E8 und den ersten dotierten Bereichen C7 und C8 angeordnet sein. Beispielsweise kann eine (in 3 nicht dargestellte) Silizidschicht zwischen den Kontakten 310 und 312 und zumindest einem Bereich des dritten dotierten Bereichs B, der zweiten dotierten Bereiche E7 und E8 und der ersten dotierten Bereiche C7 und C8 angeordnet sein, um die elektrischen Eigenschaften der ESD-Schutzstruktur 200 zu verbessern. Beispielsweise kann eine Silizidsperrschicht eine Strombegrenzung im Fall eines ESD-Ereignisses bereitstellen.
3 zeigt weiter eine schematische Darstellung von Elementen, welche elektrisch über die Kontakte 310 und 312 mit dem dritten dotierten Bereich B, den zweiten dotierten Bereichen E7 und E8 und den ersten dotierten Bereichen C7 und C8 gekoppelt sind. Die ersten dotierten Bereiche C7 und C8 sind miteinander gekoppelt, um einen ersten Anschluss 304 der ESD-Schutzstruktur 200 zu bilden. Die zweiten dotierten Bereiche E7 und E8 sind miteinander gekoppelt, um einen zweiten Anschluss 306 der ESD-Schutzstruktur 200 zu bilden. Der dritte dotierte Bereich B ist über eine Übertragungsstruktur 308 mit dem ersten Anschluss 304 gekoppelt. Die Übertragungsstruktur 308 kann ähnlich der Übertragungsstruktur 108 sein, welche unter Bezugnahme auf 1 dargestellt und beschrieben wurde. Die Übertragungsstruktur 308 kann benutzt werden, um die p-Wanne 314 in einen hochohmigen Zustand zu bringen.
Ähnlich der unter Bezugnahme auf 1 dargestellten und beschriebenen ESD-Schutzstruktur 100 kann der erste Anschluss 304 mit einer Versorgungsspannung, einer Massespannung oder einem I/O-Anschluss oder -Signal gekoppelt sein, und der zweite Anschluss 306 kann ebenso mit einer Versorgungsspannung, einer Massespannung oder einem I/O-Anschluss oder -Signal gekoppelt sein. Ein ESD-Belastungsereignis kann an zumindest einem des ersten Anschlusses 304 und des zweiten Anschlusses 306 auftreten. Die ESD-Schutzstruktur 200 kann das ESD-Belastungsereignis, welches an zumindest einem des ersten Anschlusses 304 und des zweiten Anschlusses 306 empfangen wurde, dissipieren, und einen effizienten Schutz vor ESD-Schäden bieten.
3 zeigt eine Querschnittsansicht einer Zeile des Feldes der ESD-Schutzstruktur 200 wie unter Bezugnahme auf 2 dargestellt und beschrieben. Der Transistor 302_7 der 3 entspricht dem Transistor 202_7 der 2, und der Transistor 302_8 der 3 entspricht dem Transistor 202_8 der 2. Die ersten dotierten Bereiche C7 und C8 und die zweiten dotierten Bereiche E7 und E8 sind in einem alternierenden Muster angeordnet und sind von dem dritten dotierten Bereich B umgeben. Die anderen drei Zeilen des Feldes der ESD-Schutzstruktur 200, wie sie unter Bezugnahme auf 2 dargestellt und beschrieben wurde, können in ähnlicher Weise wie die unter Bezugnahme auf 3 dargestellten und beschriebenen ersten dotierten Bereiche C7 und C8 und zweiten dotierten Bereiche E7 und E8 ausgebildet sein. Beispielsweise können eine Vielzahl von Isolationsbereichen 316 zwischen jedem der Vielzahl erster dotierter Bereiche C1, C2, ..., C8, jedem der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 und dem dritten dotierten Bereich B angeordnet sein.
Allgemein kann die ESD-Schutzstruktur 200 das Substrat 314 umfassen, und die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 können erste Anschlüsse der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 bilden. Die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 kann in dem Substrat 314 ausgebildet sein. Die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 kann zweite Anschlüsse der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 bilden. Die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 kann in dem Substrat ausgebildet sein. Die ersten dotierten Bereiche C1, C2, ..., C8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 und die zweiten dotierten Bereiche E1, E2, ..., E8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 können in einem alternierenden Muster angeordnet sein. Jeder erste dotierte Bereich C1, C2, ..., C8 der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 kann einem zweiten dotierten Bereich E1, E2, ..., E8, welcher zu dem gleichen Transistor gehört, zugewandt sein, und weiter zumindest einen weiteren zweiten dotierten Bereich E1, E2, ..., E8 eines weiteren Transistors der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 zugewandt sein. Der dritte dotierte Bereich B kann die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 umgeben, um einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren 202_1, 202_2, ..., 202_8 zu bilden. Der dritte dotierte Bereich B kann in dem Substrat 314 ausgebildet sein. Die ESD-Schutzstruktur 200 kann auch als integrierte Schaltung oder Halbleiterbauelement bezeichnet werden oder ein Teil einer integrierten Schaltung oder Halbleiterbauelements sein.
Wie bezüglich der 2 und 3 dargestellt können die ersten dotierten Bereiche C1, C2, ..., C8 und die zweiten dotierten Bereiche E1, E2, ..., E8 eine quadratische Form aufweisen. Bei anderen Ausführungsbeispielen kann die Form der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 anders sein. Beispielsweise können die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 eine rechteckförmige, eine achteckige, eine sechseckige, eine polygonförmigen, eine runde oder eine ellipsenförmige Form aufweisen.
Wie bezüglich der 2 und 3 dargestellt und beschrieben können die Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und die Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 in einem alternierenden Muster angeordnet sein. Bei dem bezüglich der 2 und 3 dargestellten und beschriebenen 4×4-Feld ist jeder erste dotierte Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 benachbart zu einem zweiten dotierten Bereich, welcher zu dem gleichen Transistor gehört wie der erste dotierte Bereich, angeordnet. Weiterhin ist jeder erste dotierte Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 benachbart zu mindestens einem weiteren zweiten dotierten Bereich der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 angeordnet. Dieser weitere zweite dotierte Bereich gehört zu einem weiteren Transistor. Dies bedeutet, dass sich ein ESD-Strom, welcher bei irgendeinem ersten dotierten Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 empfangen wird, sich aufteilen kann und durch mindestens zwei zweite dotierte Bereiche der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 dissipieren kann.
Bei den bezüglich der 2 und 3 dargestellten und beschriebenen Ausführungsbeispielen ist in jeder Zeile und in jeder Spalte der ESD-Schutzstruktur 200 die Abfolge der Anordnung der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 entweder: erster dotierter Bereich – zweiter dotierter Bereich – erster dotierter Bereich – zweiter dotierter Bereich, oder: zweiter dotierter Bereich – erster dotierter Bereich – zweiter dotierter Bereich – erster dotierter Bereich. Dies bedeutet, dass jeder erste dotierte Bereich nur zu zweiten dotierten Bereichen benachbart ist, und jeder zweite dotierte Bereich nur zu ersten dotierten Bereichen benachbart ist (entlang der Zeilen- und Spaltenrichtungen). Bei anderen Ausführungsbeispielen kann die alternierende Anordnung der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 anders sein. Beispielsweise kann die ESD-Schutzstruktur mindestens einen dotierten Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 aufweisen, welcher benachbart zu einem weiteren ersten dotierten Bereich der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 ist. Zudem oder alternativ kann zumindest ein zweiter dotierter Bereich der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 benachbart zu einem weiteren zweiten dotierten Bereich der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 sein.
Wie unter Bezugnahme auf die 2 und 3 dargestellt und beschrieben ist bei manchen Ausführungsbeispielen nur ein Kontakt 210 und 310 auf oder über oder oberhalb jedes der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 angeordnet. Bei anderen Ausführungsbeispielen kann eine Vielzahl von Kontakten auf oder über oder oberhalb jedes Bereichs der Vielzahl erster dotierter Bereiche C1, C2, ..., C8 und der Vielzahl zweiter dotierter Bereiche E1, E2, ..., E8 angeordnet sein, um die elektrische Verbindung zu verbessern.
Bei den bezüglich der 1–3 dargestellten und beschriebenen Ausführungsbeispielen kann die ESD-Schutzstruktur 100 bzw. 200 eine Vielzahl von Bipolartransistoren vom npn-Typ umfassen. Bei anderen Ausführungsbeispielen können die ESD-Schutzstruktur 100 und 200 andere Arten von Transistoren umfassen. Beispielsweise können die ESD-Schutzstruktur 100 und 200 eine Vielzahl von Bipolartransistoren vom pnp-Typ oder eine Vielzahl von CMOS-Transistoren umfassen.
4 zeigt ein schematisches Schaltungsdiagramm einer integrierten Schaltung 418 gemäß einem Ausführungsbeispiel. Die integrierte Schaltung 418 umfasst eine Vielzahl von ESD-Schutzstrukturen 422, 424 und 426 und eine Halbleiterschaltung 420. Jede der Vielzahl von ESD-Schutzschaltungen 422, 424 und 426 kann irgendeine der hier beschriebenen ESD-Schutzstrukturen umfassen, beispielsweise die ESD-Schutzstruktur 100 und/oder 200, wie sie unter Bezugnahme auf die 1–3 dargestellt und beschrieben wurden. Die Vielzahl von ESD-Schutzstrukturen 422, 424 und 426 und die Halbleiterschaltung 420 sind mit Anschlüssen 404, 406, 428, 430, 432 und 434 der integrierten Schaltung 418 gekoppelt. Die Anschlüsse 404, 406, 428, 430, 432 und 434 können externe Anschlüsse der integrierten Schaltung 418 sein, und die Halbleiterschaltung 420 kann über die externen Anschlüsse 404, 406, 428, 430, 432 und 434 mit externen Schaltungen gekoppelt sein. Die externen Anschlüsse 404, 406, 428, 430, 432 und 434 können Versorgungspins sein, welche die Halbleiterschaltung 420 mit einer Versorgungsspannung versorgen, und/oder Eingabe-Ausgabe(I/O)-Pins sein, welche Eingangssignale oder Ausgangssignale zu oder von der Halbleiterschaltung 420 übertragen. Die Vielzahl von ESD-Schutzschaltungen 422, 424 und 426 ist zwischen die externen Anschlüsse 404, 406, 428, 430, 432 und 434 und die Halbleiterschaltung 420 wie dargestellt gekoppelt, um Beschädigungen aufgrund von ESD-Pulsen, welche an den externen Pins 404, 406, 428, 430, 432 und 434 empfangen werden, abzumildern oder zu verhindern.
Bei dem unter Bezugnahme auf 4 dargestellten und beschriebenen Ausführungsbeispiel sind die Anschlüsse 404, 406, 428, 430, 432 und 434 externe Pins. Bei einem anderen Ausführungsbeispiel können die Anschlüsse 404, 406, 428, 430, 432 und 434 interne Knoten innerhalb einer integrierten Schaltung oder Knoten zwischen diskreten Bauelementen sein, welche nicht auf einer integrierten Schaltung implementiert sind.
ABSCHLUSS
In dieser Beschreibung und in den folgenden Ansprüchen wurden die Begriffe „gekoppelt“ und „verbunden“ benutzt, um zu beschreiben, wie verschiedene Elemente miteinander kommunizieren. Eine derartige beschriebene Kommunikation verschiedener Elemente kann wie bereits erläutert direkt oder indirekt sein. Obwohl die beschriebenen Gegenstände mit Worten beschrieben wurden, welche spezifische strukturelle Merkmale und/oder Verfahrensschritte sind, ist zu bemerken, dass der Bereich der vorliegenden Anmeldung nicht notwendigerweise auf die spezifischen beschriebenen Merkmale oder Vorgänge begrenzt ist. Stattdessen sind die oben diskutierten Ausführungsbeispiele lediglich als Beispiele zur Implementierung zu verstehen. Verschiedene Merkmale verschiedener Implementierungen und Ansprüche können miteinander kombiniert werden.

Claims

ESD-Schutzstruktur (100; 200), umfassend: eine Vielzahl erster dotierter Bereiche (C1–C8) eines ersten Leitfähigkeitstyps, welche erste Anschlüsse einer Vielzahl von Transistoren (102; 202; 302) bildet, wobei die Vielzahl erster dotierter Bereiche (C1–C8) in einem Substrat (314) ausgebildet ist, eine Vielzahl zweiter dotierter Bereiche (E1–E8) des ersten Leitfähigkeitstyps, welche zweite Anschlüsse der Vielzahl von Transistoren (102; 202; 302) bildet, wobei die Vielzahl zweiter dotierter Bereiche (E1–E8) in dem Substrat ausgebildet ist, wobei jeder der Vielzahl erster dotierter Bereiche in einer ersten Richtung in einem alternierenden Muster benachbart zu einem zweiten dotierten Bereich angeordnet ist, und wobei jeder der Vielzahl erster dotierter Bereiche weiterhin in einem alternierenden Muster in einer zweiten Richtung, welche sich von der ersten Richtung unterscheidet, benachbart zu einem zweiten dotierten Bereich angeordnet ist, und einen dritten dotierten Bereich (B) eines zweiten Leitfähigkeitstyps, welcher entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, wobei der dritte dotierte Bereich (B) in dem Substrat (314) ausgebildet ist und die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) umgibt, um einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren (102; 202; 302) zu bilden.
ESD-Schutzstruktur (100; 200) nach Anspruch 1, wobei die ersten dotierten Bereiche (C1–C8) miteinander gekoppelt sind, um einen ersten Anschluss (104; 304) der ESD-Schutzstruktur (100; 200) zu bilden, und wobei die zweiten dotierten Bereiche (E1–E8) miteinander gekoppelt sind, um einen zweiten Anschluss (106; 306) der ESD-Schutzstruktur (100; 300) zu bilden.
ESD-Schutzstruktur (100; 200) nach Anspruch 2, wobei die ESD-Schutzstruktur (100; 200) eingerichtet ist, ein ESD-Ereignis, welches an dem ersten Anschluss (104; 304) der ESD-Schutzstruktur (100; 200) und/oder dem zweiten Anschluss (106; 306) der ESD-Schutzstruktur (100; 300) empfangen wird, zu dissipieren.
ESD-Schutzstruktur (100; 200) nach Anspruch 2 oder 3, weiter umfassend eine Übertragungsstruktur (108; 308), wobei die Übertragungsstruktur zwischen den gemeinsamen dritten Anschluss der Vielzahl von Transistoren (102; 202; 302) und einem Anschluss des ersten Anschlusses (104; 304) der ESD-Schutzstruktur (100; 200) und des zweiten Anschlusses (106; 306) der ESD-Schutzstruktur (100; 200) gekoppelt ist.
ESD-Schutzstruktur (100; 200) nach einem der Ansprüche 1–4, wobei die Vielzahl von Transistoren (102; 202; 302) eine Vielzahl von Bipolartransistoren ist, wobei die Vielzahl erster dotierter Bereiche (C1–C8) eine Vielzahl von Kollektorbereichen ist, wobei die die Vielzahl zweiter dotierter Bereiche (E1–E8) eine Vielzahl von Emitterbereichen ist, und wobei der dritte dotierte Bereich (B) ein Basisbereich ist.
ESD-Schutzstruktur (100; 200) nach Anspruch 5, wobei die Bipolartransistoren der Vielzahl von Bipolartransistoren parallel zueinander verschaltet sind.
ESD-Schutzstruktur (100; 200) nach einem der Ansprüche 1–6, weiter umfassend eine Vielzahl von in dem dritten dotierten Bereich (B) enthaltenen Kontakten (212; 312), wobei der dritte dotierte Bereich (B) darauf beschränkt ist, über die Vielzahl von Kontakten (212; 312) kontaktiert zu werden.
ESD-Schutzstruktur (100; 200) nach einem der Ansprüche 1–7, wobei die erste Richtung eine erste eine Oberfläche des Substrats (314) überquerende Richtung umfasst, und wobei die zweite Richtung eine zur ersten Richtung unterschiedliche zweite Richtung, welche die Oberfläche des Substrats (314) überquert, umfasst.
ESD-Schutzstruktur (100; 200) nach einem der Ansprüche 1–8, weiter umfassend eine Vielzahl von Isolationsbereichen (316), welche zwischen jedem der Vielzahl erster dotierter Bereiche (C1–C8), jedem der Vielzahl zweiter dotierter Bereiche (E1–E8) und dem dritten dotierten Bereich (B) angeordnet ist.
ESD-Schutzstruktur (100; 200) nach einem der Ansprüche 1–9, wobei das Substrat (314) eine Halbleiterwanne ist.
Integrierte Schaltung (418), umfassend: eine Vielzahl von Bipolartransistoren (102; 202; 302), wobei jeder Bipolartransistor umfasst: einen Kollektorbereich (C1–C8), und einen Basisbereich (E1–E8), wobei die Vielzahl von Kollektorbereichen (C1–C8) und die Vielzahl von Emitterbereichen (E1–E8) in einem Feld von Zeilen und Spalten angeordnet sind, wobei in jeder Zeile des Feldes die Vielzahl von Kollektorbereichen (C1–C8) und die Vielzahl von Emitterbereichen (E1–E8) in einem alternierenden Muster angeordnet sind, wobei in jeder Spalte des Feldes die Vielzahl von Kollektorbereichen (C1–C8) und die Vielzahl von Emitterbereichen (E1–E8) in einem alternierenden Muster angeordnet sind, wobei die Vielzahl von Bipolartransistoren weiter einen gemeinsamen Basisbereich (B) umfasst, wobei der gemeinsame Basisbereich (B) die Vielzahl von Kollektorbereichen (C1–C8) und die Vielzahl von Emitterbereichen (E1–E8) umgibt, und wobei der gemeinsame Basisbereich (B) einen gemeinsamen Basisanschluss der Vielzahl von Bipolartransistoren (102; 202; 302) bildet.
Integrierte Schaltung (418) nach Anspruch 11, wobei jeder Kollektorbereich (C1–C8) der Vielzahl von Bipolartransistoren (102; 202; 302) benachbart zu einem Emitterbereich (E1–E8), welcher zu demselben Bipolartransistor gehört, angeordnet ist, und benachbart zu mindestens einem weiteren Emitterbereich (E1–E8) eines weiteren Bipolartransistors der Vielzahl von Bipolartransistoren (102; 202; 302) angeordnet ist.
Integrierte Schaltung (418) nach Anspruch 11 oder 12, weiter umfassend eine Vielzahl von Basiskontakten (212; 312) innerhalb des gemeinsamen Basisbereichs, wobei der gemeinsame Basisbereich (B) darauf beschränkt ist, über die Vielzahl von Basiskontakten (212; 312) kontaktiert zu werden.
Integrierte Schaltung (418) nach einem der Ansprüche 11–13, wobei die Vielzahl von Kollektorbereichen (C1–C8) elektrisch miteinander verbunden sind, um einen gemeinsamen Kollektoranschluss (104; 304) zu bilden, und wobei die Vielzahl von Emitterbereichen (E1–E8) elektrisch miteinander verbunden sind, um einen gemeinsamen Emitteranschluss (106; 306) zu bilden.
Integrierte Schaltung (418) nach Anspruch 14, weiter umfassend eine Übertragungsstruktur (108; 308), wobei die Übertragungsstruktur (108; 308) zwischen den gemeinsamen Basisanschluss und einen Anschluss des gemeinsamen Kollektoranschlusses (104; 304) und des gemeinsamen Emitteranschlusses (106; 306) gekoppelt ist.
Integrierte Schaltung (418) nach Anspruch 14 oder 15, wobei die Vielzahl von Bipolartransistoren (102; 202; 302) eingerichtet ist, ein ESD-Ereignis zu dissipieren, welches an dem gemeinsamen Kollektoranschluss (104; 304) und/oder dem gemeinsamen Emitteranschluss (106; 306) empfangen wird.
Integrierte Schaltung (418) nach einem der Ansprüche 11–16, wobei die Vielzahl von Kollektorbereichen (C1–C8) und die Vielzahl von Emitterbereichen (E1–E8) von einem ersten Leitfähigkeitstyp sind, und wobei der gemeinsame Basisbereich (B) von einem zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp ist.
Integrierte Schaltung (418) nach einem der Ansprüche 11–17, weiter umfassend eine Vielzahl von Isolationsbereichen (316), welche zwischen jedem der Vielzahl von Kollektorbereichen (C1–C8), jedem der Vielzahl von Emitterbereichen (E1–E8) und dem gemeinsamen Basisbereich (B) angeordnet ist.
Halbleiterbauelement (100; 200), umfassend: eine Vielzahl erster dotierter Bereiche (C1–C8), welche erste Anschlüsse einer Vielzahl von Transistoren (102; 202; 302) bilden, eine Vielzahl zweiter dotierter Bereiche (E1–E8), welche zweite Anschlüsse einer Vielzahl von Transistoren (102; 202; 302) bilden, und einen dritten dotierten Bereich (B), welcher die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) umgibt, um einen gemeinsamen dritten Anschluss der Vielzahl von Transistoren (102; 202; 302) zu bilden, wobei die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) in einem alternierenden Muster angeordnet sind, sodass ein ESD-Entladungsstrom, welcher an irgendeinem der Vielzahl erster dotierter Bereiche (C1–C8) empfangen wird, durch mindestens zwei der Vielzahl zweiter dotierter Bereiche (E1–E8) dissipiert.
Halbleiterbauelement (100; 200) nach Anspruch 19, wobei die Vielzahl erster dotierter Bereiche (C1–C8) miteinander gekoppelt sind, um einen gemeinsamen ersten Anschluss (104; 304) zu bilden, und wobei die Vielzahl zweiter dotierter Bereiche (E1–E8) miteinander gekoppelt sind, um einen gemeinsamen zweiten Anschluss (106; 306) zu bilden.
Halbleiterbauelement (100; 200) nach Anspruch 20, weiter umfassend eine Übertragungsstruktur (108; 308), wobei die Übertragungsstruktur (108; 308) zwischen den gemeinsamen dritten Anschluss und einen Anschluss des gemeinsamen ersten Anschlusses (104; 304) und des gemeinsamen zweiten Anschlusses (106; 306) gekoppelt ist.
Halbleiterbauelement (100; 200) nach einem der Ansprüche 19–21, wobei die Vielzahl von Transistoren (102; 202; 302) Bipolartransistoren sind, wobei die Vielzahl erster dotierter Bereiche (C1–C8) eine Vielzahl von Kollektorbereichen ist, wobei die Vielzahl zweiter dotierter Bereiche (E1–E8) eine Vielzahl von Emitterbereichen ist, und wobei der dritte dotierte Bereich ein Basisbereich ist.
Halbleiterbauelement (100; 200) nach Anspruch 22, wobei die Bipolartransistoren der Vielzahl von Bipolartransistoren parallel zueinander verschaltet sind.
Halbleiterbauelement (100; 200) nach einem der Ansprüche 19–23, weiter umfassend eine Vielzahl von Kontakten (212; 312) innerhalb des dritten dotierten Bereichs (B), wobei der dritte dotierte Bereich (B) darauf beschränkt ist, über die Vielzahl von Kontakten (212; 312) kontaktiert zu werden.
Halbleiterbauelement (100; 200) nach einem der Ansprüche 19–24, wobei die Vielzahl erster dotierter Bereiche (C1–C8) und die Vielzahl zweiter dotierter Bereiche (E1–E8) von einem ersten Leitfähigkeitstyp sind, und wobei der dritte dotierte Bereich (B) von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp ist.