DE102013113558A1 - Eingebettetes chipgehäuse, chipgehäuse und verfahren zur herstellung eines eingebetteten chipgehäuses - Google Patents

Eingebettetes chipgehäuse, chipgehäuse und verfahren zur herstellung eines eingebetteten chipgehäuses Download PDF

Info

Publication number
DE102013113558A1
DE102013113558A1 DE102013113558.7A DE102013113558A DE102013113558A1 DE 102013113558 A1 DE102013113558 A1 DE 102013113558A1 DE 102013113558 A DE102013113558 A DE 102013113558A DE 102013113558 A1 DE102013113558 A1 DE 102013113558A1
Authority
DE
Germany
Prior art keywords
chips
electrical
redistribution layer
common
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102013113558.7A
Other languages
English (en)
Other versions
DE102013113558B4 (de
Inventor
Walter Diez
Edward Fuergut
Horst Theuss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013113558A1 publication Critical patent/DE102013113558A1/de
Application granted granted Critical
Publication of DE102013113558B4 publication Critical patent/DE102013113558B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Ein eingebettetes Chipgehäuse wird bereitgestellt. Das eingebettete Chipgehäuse aufweist eine Vielzahl von Chips; Kapselungsmaterial, das die Vielzahl von Chips einbettet; zumindest eine elektrische Umverteilungsschicht, die mit der Vielzahl von Chips elektrisch verbunden ist; und einen gemeinsamen Anschluss, der mit der zumindest einen elektrischen Umverteilungsschicht verbunden ist, worin der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips und dem gemeinsamen Anschluss bereitstellt.

Description

  • Diverse Ausführungsformen betreffen im Allgemeinen ein eingebettetes Chipgehäuse, ein Chipgehäuse und ein Verfahren zur Herstellung eines eingebetteten Chipgehäuses.
  • Heutige Sensoren müssen ausgiebig getestet und kalibriert werden. Zum Testen können dabei verschiedene Stärken von Druck in Kombination mit verschiedenen Temperaturen auf jedes Drucksensorbauelement angelegt werden. Auch komplexe Messungen sind erforderlich, besonders wenn das Testen auch Bewegung aufweist, wie zum Beispiel das Testen von Drehratensensoren in verschiedenen Winkeln oder mit verschiedenen Beschleunigungen. Diese komplexen Messungen können erforderlich werden, wenn Drucksensoren mit Beschleunigungssensoren oder Drehratensensoren kombiniert werden, wie jenen, die als Reifendrucksensoren zum Einsatz kommen. Derzeit sind Tests umfassend und kostspielig, da die Testbedingungen auf einzelnen Bauteilen seriell eingegeben werden. Gegenwärtige Teststandards ermöglichen das Paralleltesten von nur sehr wenigen Bauelementen. Das Herstellen eines elektrischen Kontakts mit dem Chip zu Testzwecken stellt ebenfalls eine schwierige Herausforderung dar.
  • Diverse Ausführungsformen stellen ein eingebettetes Chipgehäuse bereit, das Folgendes aufweist: eine Vielzahl von Chips; Kapselungsmaterial, das die Vielzahl von Chips einbettet; zumindest eine elektrische Umverteilungsschicht, die mit der Vielzahl von Chips elektrisch verbunden ist; und einen gemeinsamen Anschluss, der mit der zumindest einen elektrischen Umverteilungsschicht elektrisch verbunden ist, wobei der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips und dem gemeinsamen Anschluss (z. B. durch die zumindest eine elektrische Umverteilungsschicht) bereitstellt.
  • Gemäß einer Ausführungsform umschließt das Kapselungsmaterial zumindest zum Teil die Vielzahl von Chips.
  • Gemäß einer Ausführungsform ist die Vielzahl von Chips durch das Kapselungsmaterial herkömmlich miteinander verbunden.
  • Gemäß einer Ausführungsform aufweisen alle oder einige der Vielzahl von Chips einen Abfühlteil; und eine oder mehrere Kontaktstellen, die mit dem Abfühlteil elektrisch verbunden sind.
  • Gemäß einer Ausführungsform deckt das Kapselungsmaterial eine oder mehrere Seiten eines jeden aus der Vielzahl von Chips ab; wobei der Abfühlteil eines jeden aus der Vielzahl von Chips im Wesentlichen frei von dem Kapselungsmaterial ist.
  • Gemäß einer Ausführungsform ist die zumindest eine elektrische Umverteilungsschicht mit einer entsprechenden ersten Kontaktstelle von jeder der einen oder der mehreren Kontaktstellen elektrisch verbunden.
  • Gemäß einer Ausführungsform ist die zumindest eine elektrische Umverteilungsschicht über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips ausgebildet.
  • Gemäß einer Ausführungsform ist der gemeinsame Anschluss über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips ausgebildet.
  • Gemäß einer Ausführungsform ist der gemeinsame Anschluss zumindest zum Teil in dem Kapselungsmaterial ausgebildet.
  • Gemäß einer Ausführungsform aufweist das eingebettete Chipgehäuse ferner zumindest eine weitere elektrische Umverteilungsschicht; und einen weiteren gemeinsamen Anschluss, der mit der zumindest einen weiteren elektrischen Umverteilungsschicht verbunden ist, wobei der weitere gemeinsame Anschluss eine weitere Schnittstelle für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals zwischen der zumindest einen weiteren elektrischen Umverteilungsschicht und dem gemeinsamen Anschluss bereitstellt; wobei die zumindest eine weitere elektrische Umverteilungsschicht mit einer entsprechenden zweiten Kontaktstelle eines jeden der Vielzahl von Chips elektrisch verbunden ist.
  • Gemäß einer Ausführungsform aufweist das eingebettete Chipgehäuse ferner zumindest einen weiteren Chip, der zumindest teilweise in dem Kapselungsmaterial vorgesehen ist, wobei der zumindest eine weitere Chip mit der Vielzahl von Chips elektrisch verbunden ist.
  • Gemäß einer Ausführungsform ist der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals durch den gemeinsamen Anschluss konfiguriert.
  • Gemäß einer Ausführungsform aufweist das eingebettete Chipgehäuse ferner zumindest einen weiteren Chip, der zumindest teilweise in dem Kapselungsmaterial vorgesehen ist, wobei der zumindest eine weitere Chip mit zumindest einem von gemeinsamem Anschluss und weiterem gemeinsamem Anschluss elektrisch verbunden ist.
  • Gemäß einer Ausführungsform ist der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals durch den gemeinsamen Anschluss und für zumindest eines von Senden und Empfangen des weiteren gemeinsamen elektrischen Signals über den weiteren gemeinsamen Anschluss konfiguriert.
  • Gemäß einer Ausführungsform aufweist der zumindest eine weitere Chip zumindest eines von einer Kalibrierschaltung, einer Testschaltung und einer Multiplexing-Schaltung.
  • Gemäß einer Ausführungsform aufweist jeder Abfühlteil der Vielzahl von Chips zumindest einen Teil eines Drucksensors.
  • Diverse Ausführungsformen stellen ein Verfahren zur Herstellung eines eingebetteten Chipgehäuses bereit, wobei das Verfahren Folgendes aufweist: das Einbetten einer Vielzahl von Chips in einem Kapselungsmaterial; das Ausbilden zumindest einer elektrischen Umverteilungsschicht über dem Kapselungsmaterial, wobei die zumindest eine elektrische Umverteilungsschicht mit der Vielzahl von Chips elektrisch verbunden ist; und das Ausbilden eines gemeinsamen Anschlusses und das Verbinden des gemeinsamen Anschlusses mit der zumindest einen elektrischen Umverteilungsschicht, wobei der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips, z. B. über zumindest eine elektrische Umverteilungsschicht, und dem gemeinsamen Anschluss bereitstellt.
  • Gemäß einer Ausführungsform aufweist das Einbetten der Vielzahl von Chips in dem Kapselungsmaterial das Ausbilden von Kapselungsmaterial über einer oder mehreren Seiten eines jeden der Vielzahl von Chips, wobei die Abfühlteile eines jeden der Vielzahl von Chips im Wesentlichen frei von dem Kapselungsmaterial sind.
  • Gemäß einer Ausführungsform aufweist jeder Chip aus der Vielzahl von Chips eine oder mehrere Kontaktstellen; und das Verfahren aufweist ferner das elektrische Verbinden der zumindest einen elektrischen Umverteilungsschicht mit einer dazugehörigen ersten Kontaktstelle aus jeder der einen oder der mehreren Kontaktstellen.
  • Gemäß einer Ausführungsform aufweist das Ausbilden der zumindest einen elektrischen Umverteilungsschicht über dem Kapselungsmaterial das Ausbilden der zumindest einen elektrischen Umverteilungsschicht in Regionen zwischen der Vielzahl von Chips.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das Ausbilden des gemeinsamen Anschlusses über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das Ausbilden zumindest einer weiteren elektrischen Umverteilungsschicht über dem Kapselungsmaterial, wobei die zumindest eine weitere elektrische Umverteilungsschicht mit der Vielzahl von Chips elektrisch verbunden ist; und das Ausbilden eines weiteren gemeinsamen Anschlusses und das Verbinden des weiteren gemeinsamen Anschlusses mit der zumindest einen weiteren elektrischen Umverteilungsschicht, wobei der weitere gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals zwischen der zumindest einen weiteren elektrischen Umverteilungsschicht und dem weiteren gemeinsamen Anschluss bereitstellt.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das zumindest teilweise Bereitstellen von zumindest einem weiteren Chip in dem Kapselungsmaterial, wobei der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss konfiguriert ist.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das zumindest teilweise Bereitstellen von zumindest einem weiteren Chip in dem Kapselungsmaterial, wobei der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss und für zumindest eines von Senden und Empfangen des weiteren gemeinsamen elektrischen Signals über den weiteren gemeinsamen Anschluss konfiguriert ist.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das Individualisieren der Vielzahl von Chips in Bezug aufeinander, indem sie durch die zumindest eine elektrische Umverteilungsschicht getrennt werden.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das Trennen der Vielzahl von Chips von zumindest einem Teil der zumindest einen elektrischen Umverteilungsschicht und dem gemeinsamen Anschluss.
  • Diverse Ausführungsformen stellen ein Chipgehäuse bereit, das Folgendes aufweist: einen Chip, der ein Abfühlteil und eine oder mehrere elektrisch mit dem Abfühlteil verbundene Kontaktstellen aufweist; und eine elektrische Umverteilungsschicht, die mit der zumindest einen Kontaktstelle in Kontakt steht, wobei die elektrische Umverteilungsschicht sich von der zumindest einen Kontaktstelle zu einer Seitenwand des Chipgehäuses erstreckt, wobei ein Teil der elektrischen Umverteilungsschicht an der Seitenwand des Chipgehäuses freigelegt ist.
  • Gemäß einer Ausführungsform aufweist das Chipgehäuse ferner elektrisch isolierendes Material, das zumindest teilweise den Chip und die elektrische Umverteilungsschicht umgibt, wobei der an der Seitenwand der elektrischen Umverteilungsschicht des Chipgehäuses freigelegte Teil der elektrischen Umverteilungsschicht frei von elektrisch isolierendem Material ist.
  • Gemäß einer Ausführungsform aufweist das Chipgehäuse ferner er eine elektrische Zwischenverbindung, die mit der zumindest einen Kontaktstelle in elektrischem Kontakt steht und die zumindest zum Teil von dem elektrisch isolierenden Material umgeben ist, wobei zumindest ein Teil der elektrischen Zwischenverbindung mit einer über dem elektrisch isolierenden Material ausgebildeten Lotstruktur verbunden ist.
  • In den Zeichnungen bezeichnen über die verschiedenen Ansichten hinweg die gleichen Bezugszeichen im Allgemeinen die gleichen Teile. Die Zeichnungen sind nicht zwingend maßstabgetreu, da stattdessen der Fokus auf der allgemeinen Veranschaulichung der Grundsätze der Erfindung liegt. In der folgenden Beschreibung werden diverse Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, wobei:
  • 1 ein Verfahren zur Herstellung eines eingebetteten Chipgehäuses gemäß diversen Ausführungsformen zeigt;
  • die 2A bis 2I Abbildungen in diversen Ansichten zur Durchführung eines Verfahrens zur Herstellung eines eingebetteten Chipgehäuses gemäß diversen Ausführungsformen zeigen;
  • 3 ein eingebettetes Chipgehäuse gemäß diversen Ausführungsformen zeigt;
  • die 4A bis 4C ein Verfahren zur Herstellung eines eingebetteten Chipgehäuses gemäß diversen Ausführungsformen zeigen;
  • die 5A bis 5D eine Testanordnung und ein Verfahren zur Durchführung eines Testens an einem eingebetteten Chipgehäuse gemäß diversen Ausführungsformen zeigen;
  • 6 ein Chipgehäuse gemäß diversen Ausführungsformen zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die auf dem Wege der Veranschaulichung konkrete Details und Ausführungsformen zeigen, in denen die Erfindung zur Anwendung kommen kann.
  • Der Ausdruck „beispielhaft” wird hierin mit der Bedeutung „als Beispiel, Muster oder Veranschaulichung dienend” oder dergleichen verwendet. Eine hierin als „beispielhaft” beschriebene Ausführungsform oder Konzeption ist nicht zwangsläufig als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen und Konzeptionen auszulegen.
  • Das Wort „über” dient hierin der Beschreibung des Ausbildens eines Bestandteils, z. B. einer Schicht, „über” einer Seite oder Oberfläche und kann dazu verwendet werden zu bezeichnen, dass der Bestandteil, z. B. die Schicht, „direkt auf”, z. B. in direktem Kontakt mit der angegebenen Seite oder Oberfläche ausgebildet sein kann. Das Wort „über” kann hierin auch zur Beschreibung des Ausbildens eines Bestandteils, z. B. einer Schicht, „über” einer Seite oder Oberfläche verwendet werden und kann dabei dazu verwendet werden zu bezeichnen, dass der Bestandteil, z. B. die Schicht, „indirekt auf” der angegebenen Seite oder Oberfläche ausgebildet ist, wobei eine oder mehrere zusätzliche Schichten zwischen der angegebenen Seite oder Oberfläche und der ausgebildeten Schicht angeordnet ist/sind.
  • Diverse Ausführungsformen stellen einen wirksamen und kostengünstigen Test für Sensoren bereit. Die Ausführungsformen aufweisen Drucksensoren oder Drucksensorenmodule, die bei unterschiedlichem Druck und unterschiedlichen Temperaturen kalibriert und/oder getestet werden können. Die Drucksensoren oder Druckmodule können unter Verwendung verschiedener Einbettungstechniken konstruiert oder zusammengebaut werden, z. B. der Embedded-Wafer-Level-Ball-Grid-Array-Technik (eWLB) oder der BLADE-Technik. In den Ausführungsformen kann eine Vielzahl von elektrischen Bauteilen in einer im Wesentlichen regelmäßigen Anordnung oder ein ganzes eingebettetes Chipgehäuse, das eine Vielzahl von elektrischen Bauteilen oder Chips aufweist, getestet werden, bevor das eingebettete Chipgehäuse in gesonderte Chipgehäuse oder Module gepackt wird. Das eingebettete Chipgehäuse kann rund sein, wie z. B. im Falle von eWLB, oder rechteckig, wie z. B. im Falle der BLADE-Technik. Die Anwendung der Testbedingungen, z. B. unterschiedlichen Drucks und/oder unterschiedlicher Temperaturen und/oder Beschleunigungen und/oder Neigungswinkel, kann für eine Vielzahl von elektrischen Bauelementen in dem eingebetteten Chipgehäuse gelten, z. B. für eine Untergruppe aller elektrischen Bauelemente in dem eingebetteten Chipgehäuse oder für alle elektrischen Bauelemente in dem eingebetteten Chipgehäuse gleichzeitig.
  • Gemäß diversen Ausführungsformen kann das Herstellen eines elektrischen Kontakts und/oder die Messung der Vielzahl von Bauelementen effizient durchgeführt werden, indem alle oder zumindest eine Vielzahl der Bauelemente in dem eingebetteten Chipgehäuse gleichzeitig in Kontakt gebracht werden. Dies lässt sich durch eine Kontaktauswahlplatine; oder unter Verwendung eines Multiplexers; oder durch Verdrahten der Vielzahl von Bauelementen an bestimmten Kontaktstellen in dem eingebetteten Chipgehäuse bewerkstelligen. Die Kontakte müssen dann nur einmal in Kontakt gebracht werden und können dann an die Testausrüstung angeschlossen werden. Außerdem kann die Herstellung von Testdrähten in die nachgeschaltete Verarbeitung eingebunden werden. In anderen Worten können die Testdrähte gleichzeitig mit der Herstellung anderer elektrischer Zwischenverbindungen hergestellt werden, die in das endgültige Chipgehäuse gehören können.
  • Gemäß diversen Ausführungsformen kann elektrische Verdrahtung in dem eingebetteten Chipgehäuse vor der Individualisierung und/oder Trennung der einzelnen Chips voneinander bereitgestellt werden. Außerdem können infolgedessen Testbedingungen, wie z. B. Druckpegel, gleichzeitig an eine Untergruppe aller aus der Vielzahl von Chips oder aller Chips in dem eingebetteten Chipgehäuse angelegt werden. Auch ein oder mehrere weitere Bauteile können zum Testen in dem eingebetteten Chipgehäuse platziert werden. Diese weiteren Bauteile können Logikchips und/oder Sensorchips, wie z. B. Temperatursensorchips, aufweisen. Gemäß diversen Ausführungsformen kann das elektrische Verdrahten durch das Ausbilden leitfähiger Bahnen in den Schnittfugenregionen durchgeführt werden, die dann während der Individualisierung, z. B. mit der Trennsäge bzw. durch Sägen, zumindest zum Teil entfernt werden können. In manchen Ausführungsformen kann auch eine Logikschaltung in denn eingebetteten Chipgehäuse vorgesehen oder eingehaust sein, die mit einer Testschaltung elektrisch verbunden ist oder zumindest einen Teil davon bildet. Eine Logikschaltung in der Testvorrichtung, die auch innerhalb des eingebetteten Chipgehäuses ausgebildet sein kann, kann das Schalten zwischen einzelnen Bauteilen und deren einzelnen Messungen ermöglichen.
  • Diverse Ausführungsformen stellen daher ein elegantes und kostengünstiges eingebettetes Testchipgehäuse und eine Chipanordnung zum hocheffizienten Testen bereit.
  • 1 zeigt ein Verfahren 100 zur Herstellung eines eingebetteten Chipgehäuses gemäß diversen Ausführungsformen. Das Verfahren 100 kann Folgendes aufweisen:
    das Einbetten einer Vielzahl von Chips in einem Kapselungsmaterial (in 110);
    das Ausbilden zumindest einer elektrischen Umverteilungsschicht über dem Kapselungsmaterial, wobei die zumindest eine elektrische Umverteilungsschicht mit der Vielzahl von Chips elektrisch verbunden ist (in 120); und
    das Ausbilden eines gemeinsamen Anschlusses sowie das Verbinden des gemeinsamen Anschlusses mit der zumindest einen elektrischen Umverteilungsschicht, wobei der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips und dem gemeinsamen Anschluss bereitstellt (in 130).
  • Die 2A bis 2I zeigen Abbildungen in diversen Ansichten zur Durchführung des Verfahrens 100 zur Herstellung eines eingebetteten Chipgehäuses gemäß diversen Ausführungsformen.
  • Das Verfahren kann das Einbetten von Chips 202, die z. B. kollektiv als Vielzahl von Chips 2021 bis 202n bezeichnet werden können, in ein Kapselungsmaterial, um ein eingebettetes Chipgehäuse auszubilden, aufweisen. Das eingebettete Chipgehäuse kann ein intelligentes Werkstück oder eine intelligente Testbaugruppe bilden, worin die Vielzahl von Chips 2021 bis 202n eingeschlossen ist.
  • Jeder Chip 202 (bezeichnet als Chip 202) kann einen Halbleiter-Nacktchip aufweisen. Jeder Chip 202 kann zumindest einen Drucksensor aufweisen. In anderen Worten kann jeder Chip 202 ein Drucksensorchip sein. Jeder Chip 202 kann einen Abfühlteil 216 aufweisen, der wiederum einen Abfühleingang 216A (nicht dargestellt) und eine Sensorschaltung 216B (nicht dargestellt) aufweisen kann. Der Abfühleingang 216A kann einen äußeren Druckreiz empfangen, z. B. eine Veränderung des Drucks, und darauf reagieren. Beispielsweise kann der Abfühleingang 216A eine Membran aufweisen, die so konfiguriert sein kann, dass sie eine Veränderung einer elektrischen Eigenschaft, wie z. B. eine Veränderung des elektrischen Widerstands, aufgrund einer Veränderung des an den Abfühleingang 216A angelegten Drucks anzeigt. Die Abfühlschaltung 216B kann eine elektrisch mit dem Abfühleingang 216A verbundene Schaltung aufweisen, die so konfiguriert sein kann, dass sie eine Veränderung einer Eigenschaft beim Abfühleingang 216A als Antwort auf einen angelegten Reiz, wie z. B. Druck, in ein Ausgangssignal 237 (nicht dargestellt) umwandelt, das proportional zu dem angelegten Reiz sein kann. Die Abfühlschaltung 216B kann gemäß einer Ausführungsform eine Wheatstonesche Brückenschaltung aufweisen. Gemäß weiteren Ausführungsformen kann die Abfühlschaltung 216B zumindest eine von einer kapazitiven Abfühlschaltung, einer elektromagnetischen Abfühlschaltung und einer piezoelektrischen Abfühlschaltung aufweisen. In anderen Worten kann das Ausgangssignal 237 zumindest eines von einem Spannungssignal, einem kapazitiven Signal, einem elektromagnetischen Signal und einem piezoelektrischen Signal aufweisen.
  • Jeder Chip 202 aus der Vielzahl von Chips 2021 bis 202n kann eine entsprechende Chipvorderseite 206; eine Chiprückseite 208; Chipseitenwände 212; und eine oder mehrere über der Chipvorderseite 206 ausgebildete Kontaktstellen 214 aufweisen. Jeder Chip 202 kann einen über der Chipvorderseite 206 ausgebildeten Abfühlteil 216 aufweisen. Jeder Chip 202 kann einen Halbleiter-Nacktchip aufweisen oder zumindest einen Teil eines Halbleiterwafers aufweisen. Jeder Chip 202 kann Front-End-Verarbeitung, z. B. Front-End-of-Line-(FEOL-)Verfahren, und Back-End-of-Line-(BEOL-)Verfahren durchlaufen haben, um die Abfühlteile 216, z. B. die Abfühleingänge 216A und die Abfühlschaltungen 216B, der Chips 202 auszubilden. Jeder Chip 202 kann zumindest einen Teil eines Halbleiterwafers ausbilden, wobei der Halbleiterwafer zumindest eines von dotiertem Silizium oder undotiertem Silizium, Germanium, Galliumarsenid (GaAs), Indiumphosphid (InP) und Siliziumcarbid (SiC) aufweist. Der Abfühlteil 216 jedes Chips 216 kann mit einer oder mehreren Kontaktstellen 214 auf jedem Chip 202 elektrisch verbunden sein. Beispielsweise kann die Abfühlschaltung 216B jedes Chips 216 mit einer oder mehreren Kontaktstellen 214 auf jedem Chip 202 elektrisch verbunden sein. Die Kontaktstellen 214 können für zumindest eines von Senden und/oder Empfangen eines elektrischen Signals an bzw. von dem Abfühlteil 216 konfiguriert sein. Beispielweise kann es sich bei den Kontaktstellen 214A und 214B um Eingangsanschlüsse zum Anlegen einer Erregerspannung (z. B. einer gemeinsamen Spannung, wie Massespannung bzw. VDD) an die Abfühlschaltung 216B handeln. In diversen Ausführungsformen kann jeder Chip 202 eine Vielzahl von Chips in einem Gehäuse (Mehrchipgehäuse) aufweisen. In diversen Ausführungsformen kann ein erster Chip aus der Vielzahl von Chips in einem Gehäuse einen Sensorchipteil aufweisen und kann ein zweiter Chip aus der Vielzahl von Chips in demselben Gehäuse eine Logikschaltung aufweisen, die z. B. mit dem Sensorchipteil des anderen Chips in demselben Gehäuse verbunden ist. In diversen Ausführungsformen kann der Chip 202 weitere Chips aufweisen, wie z. B. Transceiverchips (z. B. HF-Transceiverchips), Verstärkerchips, Filterchips (z. B. Oberflächenschallwellenfilterchips und/oder Volumenschallwellenfilterchips).
  • Eine Vielzahl von Chips 2021 bis 202n kann in Kapselungsmaterial unter Anwendung diverser Verfahren eingebettet sein. Es versteht sich, dass eine Vielzahl von Chips 2021 bis 202n einen oder mehrere Chips bezeichnen kann, z. B. zwei, drei, vier oder mehr, sogar zig, Hunderte oder sogar Tausende von Chips, d. h. n kann eine willkürliche ganze Zahl sein. Jeder Chip aus der Vielzahl von Chips kann eine Chipdicke im Bereich von etwa 10 μm bis etwa 775 μm aufweisen.
  • In einer Ausführungsform, wie in der Querschnittsansicht 210 der 2A gezeigt, kann bei Verwendung eines eWLB-Ansatzes die Vielzahl von Chips 2021 bis 202n über einem vorläufigen Träger 204 platziert oder angeordnet werden. Die Vielzahl von Chips 2021 bis 202n kann über dem vorläufigen Träger 204 so angeordnet werden, dass deren jeweiligen Vorderseiten 206 dem vorläufigen Träger 204 gegenüberliegen und direkt auf diesem angeordnet sind.
  • Anschließend kann, wie in der Ansicht 220 der 2B gezeigt wird, das Kapselungsmaterial 218 über der Vielzahl von Chips 2021 bis 202n ausgebildet sein, wobei das Kapselungsmaterial 218 die Chiprückseiten 208 und die Chipseitenwände 212 der Vielzahl von Chips 2021 bis 202n abdecken kann. Das Kapselungsmaterial 218 kann daher zumindest zum Teil die Vielzahl von Chips 2021 bis 202n umschließen. Das Kapselungsmaterial 218 kann ein elektrisch isolierendes Material aufweisen, z. B. ein Material auf organischer Basis. Die Vielzahl von Chips 2021 bis 202n kann auf herkömmliche Weise durch das Kapselungsmaterial 218 miteinander verbunden sein.
  • Wie in Ansicht 230 der 2C gezeigt wird, kann der vorläufige Träger 204 entfernt werden, was ein eingebettetes Chipgehäuse 222 hinterlässt, das auch als reformierter Wafer bezeichnet werden kann. Das eingebettete Chipgehäuse 222 kann die Vielzahl von Chips 2021 bis 202n eingebettet in das Kapselungsmaterial 218 aufweisen. Das eingebettete Chipgehäuse 222 kann jede beliebige Form aufweisen. Gemäß manchen Ausführungsformen kann die Form des eingebetteten Chipgehäuses 222 rund oder rechteckig, d. h. plattenförmig, sein. Die über jeder der Chipvorderseiten 206 ausgebildeten Kontaktstellen 214 können im Wesentlichen frei von Kapselungsmaterial 218 sein. Der über jeder der Chipvorderseiten 206 ausgebildete Abfühlteil 216 kann auch im Wesentlichen frei von Kapselungsmaterial 218 sein. Die Kontaktstellen 214 können mit dem Abfühlteil 216 elektrisch verbunden sein.
  • 2D zeigt eine Draufsicht 240 auf ein eingebettetes Chipgehäuse 222, das eine Vielzahl von Chips 2021 bis 202n eingebettet in Kapselungsmaterial 218 aufweist. Die Vielzahl von Chips 2021 bis 202n kann regelmäßig angeordnet sein, z. B. in Reihen (R) und/oder Spalten (C), z. B. in Fadenkreuzen. Das Kapselungsmaterial 218 kann zwischen der Vielzahl von Chips 2021 bis 202n ausgebildet sein. Die nicht von der Vielzahl von Chips 2021 bis 202n belegten Teile des eingebetteten Chipgehäuses 222 z. B. zwischen Chips und/oder Randregionen des eingebetteten Chipgehäuses 222 können als Schnittfugenregionen 219 bezeichnet werden. Schnittfugenregionen können nach der Individualisierung und dem Auseinandersägen der Chips entsorgt werden.
  • Wie in den Querschnittsansichten 250 und 260 der 2E und 2F gezeigt wird, kann die Ausbildung elektrischer Umverteilungsschichten 224, 228 als Testdrähte innerhalb des eingebetteten Chipgehäuses 222 in Schnittfugenregionen 219 vorgenommen werden. Die Ausbildung elektrischer Zwischenverbindungen (nicht dargestellt), die Teil des endgültigen Chipgehäuses werden sollen, kann ebenfalls zusammen mit der Ausbildung der elektrischen Umverteilungsschichten vorgenommen werden. Die elektrischen Umverteilungsschichten 224, 228 und die elektrischen Zwischenverbindungen können durch zumindest eines von Galvanisieren, Sputtern und Dampfabscheidung hergestellt werden.
  • Zumindest eine elektrische Umverteilungsschicht 224 kann mit einer Untergruppe 202s1 der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein. Es versteht sich, das eine Untergruppe der Vielzahl von Chips 2021 bis 202n einen Bruchteil (weniger als 1) der Gesamtanzahl n der Vielzahl von Chips 2021 bis 202n in dem eingebetteten Chipgehäuse 222 bezeichnen kann. Eine Untergruppe kann auch alle aus der Gesamtanzahl n der Vielzahl von Chips 2021 bis 202n in dem eingebetteten Chipgehäuse 222 bezeichnen. Die elektrische Umverteilungsschicht 224 kann über dem Kapselungsmaterial 218, z. B. über der Gehäusevorderseite 227 oder über der Gehäuserückseite 229 in Regionen zwischen der Vielzahl von Chips 2021 bis 202n, d. h. in den Schnittfugenregionen 219, ausgebildet sein. Der gemeinsame Anschluss 226 kann über dem Kapselungsmaterial 218 ausgebildet sein, z. B. über der Gehäusevorderseite 227 oder über der Gehäuserückseite 229 in Regionen zwischen der Vielzahl von Chips 2021 bis 202n. Der gemeinsame Anschluss 226 kann auch ausgebildet und mit der elektrischen Umverteilungsschicht 224 verbunden, z. B. elektrisch verbunden, sein. Der gemeinsame Anschluss 226 kann eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals 234 zwischen der Vielzahl von Chips, z. B. durch die elektrische Umverteilungsschicht 224, und dem gemeinsamen Anschluss 226 bereitstellen. Die elektrische Umverteilungsschicht 224 kann mit einer entsprechenden ersten Kontaktstelle 214A jeder der einen oder der mehreren Kontaktstellen 214 elektrisch verbunden sein. Während des Testens kann ein gemeinsamer Anschluss 226 mit einer Testschaltung verbunden sein oder zumindest einen Teil einer Testschaltung bilden, die den entsprechenden ersten Kontaktstellen 214A der Chips 202 innerhalb der Untergruppe 202s1 eine Eingangsspannung, z. B. eine Massespannung, bereitstellt.
  • Zumindest eine weitere elektrische Umverteilungsschicht 228 kann mit einer Untergruppe 202s1 der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein. Dies kann die gleiche Untergruppe der Vielzahl von Chips 2021 bis 202n sein, mit der die elektrische Umverteilungsschicht 224 elektrisch verbunden sein kann. Die weitere elektrische Umverteilungsschicht 228 kann mit einer jeweiligen zweiten Kontaktstelle 214B jedes der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein. Die weitere elektrische Umverteilungsschicht 228 kann über dem Kapselungsmaterial 218 ausgebildet sein. Ähnlich wie die elektrische Umverteilungsschicht 224 kann die weitere elektrische Umverteilungsschicht 228 über dem Kapselungsmaterial 218 ausgebildet sein, z. B. über der Gehäusevorderseite 227 oder über der Gehäuserückseite 229 in Regionen zwischen der Vielzahl von Chips 2021 bis 202n. Außerdem kann ein weiterer gemeinsamer Anschluss 232 über dem Kapselungsmaterial 218 ausgebildet sein, z. B. über der Gehäusevorderseite 227 oder über der Gehäuserückseite 229 in Regionen zwischen der Vielzahl von Chips 2021 bis 202n. Der weitere gemeinsame Anschluss 232 kann ausgebildet und mit der weiteren elektrischen Umverteilungsschicht 228 verbunden, z. B. elektrisch verbunden sein, wobei der weitere gemeinsame Anschluss 232 eine Schnittstelle für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals 236 zwischen der weiteren elektrischen Umverteilungsschicht 228 und dem weiteren gemeinsamen Anschluss 232 bereitstellen kann. Während des Testens kann der weitere gemeinsame Anschluss 232 mit einer Testschaltung verbunden sein oder zumindest einen Teil einer Testschaltung bilden, die an den jeweiligen zweiten Kontaktstellen 214B der Chips 202 innerhalb der Untergruppe 202s1 eine Eingangsspannung, z. B. eine VDD-Spannung, bereitstellen kann.
  • In anderen Worten können sowohl die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 mit der Untergruppe 202s1 der Vielzahl von Chips 2021 bis 202n in dem eingebetteten Chipgehäuse 222 elektrisch verbunden sein.
  • Die Draufsicht 260 der 2F zeigt eine weitere Ausführungsform, wobei die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 mit der Untergruppe 202s1 der Gesamtanzahl der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein können. Wie aus den 2G und 2H hervorgeht, kann die Anordnung der Vielzahl von Chips 2021 bis 202n gemäß der gewünschten elektrischen Verdrahtung variieren, die durch die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 bereitgestellt wird. Die Vielzahl von Chips 2021 bis 202n kann in regelmäßigen Strukturen angeordnet werden, z. B. in Fadenkreuzen. Das eine oder die mehreren Nacktchips/Fadenkreuze können einen bestimmten Chip zu Testzwecken aufweisen. Bei diesen Anordnungen können elektrische Testkontakte fern von empfindlichen Bauelementen in dem Chipsensor angeordnet werden, so kann jede Beeinflussung des Sensors durch mechanische Teststifte vermieden werden.
  • 2E und 2F zeigen der Einfachheit halber nur eine elektrische Umverteilungsschicht 224 pro Chip, jeweils in Verbindung mit dem gemeinsamen Anschluss 226. Desgleichen wird nur von einer weiteren elektrischen Umverteilungsschicht 228 pro Chip gezeigt, dass sie jeweils mit einem weiteren gemeinsamen Anschluss 232 verbunden ist. Es versteht sich jedoch, dass diverse Ausführungsformen von diesen Abbildungen nicht eingeschränkt werden müssen und dass es möglich sein kann, dass mehrere elektrische Umverteilungsschichten 224 mit dem gemeinsamen Anschluss 226 und dementsprechend mehrere weitere elektrische Umverteilungsschichten 228 pro Chip mit dem weiteren gemeinsamen Anschluss 232 elektrisch verbunden sein können. Auch versteht sich, dass der Einfachheit halber die Testverdrahtung durch die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 nur für eine Untergruppe von Chips 2021 bis 202n dargestellt ist. Tatsächlich kann das eingebettete Chipgehäuse 222 mehr als eine Untergruppe von Chips aufweisen, die auf ähnliche Weise verdrahtet sein können.
  • Die 2G und 2H zeigen in den Querschnittsansichten 270 und 280 jeweils, wie elektrische Umverteilungsschichten 224 und weitere elektrische Umverteilungsschichten 228 in dem eingebetteten Chipgehäuse 222 gemäß diversen Ausführungsformen ausgebildet sein können. In einer Ausführungsform, wie in Ansicht 270 gezeigt, kann elektrisch isolierendes Material 231 selektiv über der Gehäusevorderseite 227 ausgebildet sein. Das elektrisch isolierende Material 231 kann über den Chipvorderseiten 206 sowie über den Kontaktstellen 214 ausgebildet sein. Lithographie und Ätzung können vorgenommen werden, um durch ausgewählte Teile des elektrisch isolierenden Materials 231 zu ätzen, um die Kontaktstellen 214 freizulegen, z. B. um durch wahlweises Entfernen von Kapselungsmaterial 218 Löcher über einen ersten Teil der Kontaktstellen 214 auszubilden. Anschließend können elektrische Umverteilungsschichten 224 und weitere elektrische Umverteilungsschichten 228 in den Löchern über einem ersten Teil der Kontaktstellen 214 ausgebildet werden. Beispielsweise kann eine elektrische Umverteilungsschicht 224 über einem ersten Teil der ersten Kontaktstelle 214A ausgebildet sein und können weitere elektrische Umverteilungsschichten 228 über einem ersten Teil einer zweiten Kontaktstelle 214B ausgebildet sein. Zumindest ein Teil der elektrischen Umverteilungsschichten 224 und der weiteren elektrischen Umverteilungsschichten 228 kann auch über dem Kapselungsmaterial 218 ausgebildet sein.
  • Es versteht sich, dass die elektrischen Umverteilungsschichten 224 und die weiteren elektrischen Umverteilungsschichten 228 so konfiguriert sein können, dass sie die elektrische Verdrahtung zur Verbindung mit einer Testschaltung bereitstellen und dass sie nach dem Testen von dem endgültigen Chipgehäuse getrennt werden können. Elektrische Zwischenverbindungen 264, 266 (gezeigt in 2I) können auch gleichzeitig während der Ausbildung der elektrischen Umverteilungsschicht 224 und der weiteren elektrischen Umverteilungsschichten 228 und/oder unter Anwendung ähnlicher Herstellungsverfahren ausgebildet werden. Die elektrischen Zwischenverbindungen 264, 266 können die elektrische Verdrahtung für den Sensor bereitstellen und können als Teil der endgültigen Chipverpackung verbleiben.
  • Wie in der Querschnittsansicht 290 der 2I gezeigt wird, kann die elektrische Zwischenverbindung 264 über einem zweiten Teil der ersten Kontaktstelle 214A ausgebildet sein und kann eine weitere elektrische Zwischenverbindung 266 über einem zweiten Teil der zweiten Kontaktstelle 214B ausgebildet sein. Zumindest ein Teil der elektrischen Zwischenverbindung 264 und der weiteren elektrischen Zwischenverbindung 266 kann auch über dem Kapselungsmaterial 218 ausgebildet sein. Weiteres elektrisch isolierendes Material 233 kann über der elektrischen Zwischenverbindung 264, der weiteren elektrischen Zwischenverbindung 266 und den elektrischen Umverteilungsschichten 224 sowie den weiteren elektrischen Umverteilungsschichten 228 ausgebildet sein. Beispielsweise kann das weitere elektrisch isolierende Material 233 über der Gehäusevorderseite 227 abgelagert sein, die die elektrische Zwischenverbindung 264, die weitere elektrische Zwischenverbindung 266 und die elektrischen Umverteilungsschichten 224 sowie die weiteren elektrischen Umverteilungsschichten 228 abdeckt und zumindest teilweise umschließt. Anschließend können Lotstrukturen 268, 272 an die elektrische Zwischenverbindung 264 und die weitere elektrische Zwischenverbindung 266 angeschlossen werden. Um dies zu erreichen, können Teile des weiteren elektrisch isolierenden Materials 233, das die elektrische Zwischenverbindung 264 und die weitere elektrische Zwischenverbindung 266 abdeckt, entfernt werden, um zumindest jeweils einen Teil der elektrischen Zwischenverbindung 264 und der weiteren elektrischen Zwischenverbindung 266 freizulegen. In einem gleichzeitigen Vorgang können Teile des weiteren elektrisch isolierenden Materials 233, das die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 abdeckt, entfernt werden, um zumindest jeweils einen Teil der elektrischen Umverteilungsschicht 224 und der weiteren elektrischen Umverteilungsschicht 228 freizulegen.
  • Die Lotstrukturen 268, 272, z. B. eine Lötkugel oder eine Lötstelle, können in den jeweils freigelegten Teilen der elektrischen Zwischenverbindung 264 und der weiteren elektrischen Zwischenverbindung 266 ausgebildet sein. In anderen Worten kann die erste Lotstruktur 268 in elektrischer Verbindung mit der elektrischen Zwischenverbindung 264 und kann die zweite Lotstruktur 272 in elektrischer Verbindung mit der weiteren elektrischen Zwischenverbindung 266 ausgebildet sein. Der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 können in den jeweils freigelegten Teilen der elektrischen Umverteilungsschicht 224 und der weiteren elektrischen Umverteilungsschicht 228 ausgebildet sein. Beispielsweise können der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 über dem Kapselungsmaterial 218 ausgebildet sein, z. B. in durch das weitere elektrisch isolierende Material 233 hindurch ausgebildeten Löchern. Daher kann der gemeinsame Anschluss 226 in elektrischer Verbindung mit den elektrischen Umverteilungsschichten 224 ausgebildet sein. Darüber hinaus kann der weitere gemeinsame Anschluss 232 in elektrischer Verbindung mit den weiteren elektrischen Umverteilungsschichten 228 ausgebildet sein.
  • Die elektrische Umverteilungsschicht 224, die weitere elektrische Umverteilungsschicht 228, der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 können über der Gehäusevorderseite 227 des eingebetteten Chipgehäuses 222 ausgebildet sein. Die Lotstrukturen 268, 272 können auch über der Gehäusevorderseite 227 ausgebildet sein. Die elektrische Umverteilungsschicht 224, die weitere elektrische Umverteilungsschicht 228, der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 können jeweils zumindest ein Metall oder eine Legierung aus zumindest einem von Kupfer, Nickel, Eisen, Silber, Gold und Palladium aufweisen. Die elektrische Umverteilungsschicht 224, die weitere elektrische Umverteilungsschicht 228, der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 können durch zumindest eines von: Galvanisieren, Sputtern und Dampfabscheidung aufgebracht werden. Die elektrischen Zwischenverbindungen 264, 266 können jeweils zumindest ein Metall oder eine Legierung aus zumindest einem von Kupfer, Nickel, Eisen, Silber, Gold und Palladium aufweisen. Die elektrischen Zwischenverbindungen 264, 266 können durch zumindest eines von: Galvanisieren, Sputtern und Dampfabscheidung aufgebracht werden. Die oben genannten Schichten und Zwischenverbindungen können eine Dicke im Bereich von etwa 3 μm bis etwa 50 μm aufweisen.
  • In einer weiteren Ausführungsform, wie in Ansicht 280 gezeigt, können Kontaktstellen 214 von Gehäusevorderseite 227 zu Gehäuserückseite 229 geleitet werden. Die elektrische Umverteilungsschicht 224 kann eine erste Gehäusedurchkontaktierung 254 aufweisen, die die erste Kontaktstelle 214A von Gehäusevorderseite 227 zu Gehäuserückseite 229 und zum gemeinsamen Anschluss 226 elektrisch umleiten kann. Die weitere elektrische Umverteilungsschicht 228 kann eine zweite Gehäusedurchkontaktierung 255 aufweisen, die die zweite Kontaktstelle 214B von Gehäusevorderseite 227 zu Gehäuserückseite 229 und zum weiteren gemeinsamen Anschluss 232 elektrisch umleiten kann. Zumindest ein Teil der elektrischen Umverteilungsschicht 224, der weiteren elektrischen Umverteilungsschicht 228, des gemeinsamen Anschlusses 226 und des weiteren gemeinsamen Anschlusses 232 kann über der Gehäuserückseite 229 des eingebetteten Chipgehäuses 222 ausgebildet sein. Die elektrischen Zwischenverbindungen 264, 266 können gleichzeitig während der Ausbildung der elektrischen Umverteilungsschicht 224 und der weiteren elektrischen Umverteilungsschichten 228 ausgebildet und gegebenenfalls auch von Gehäusevorderseite 227 zu Gehäuserückseite 229 geleitet werden. In anderen Worten können Lotstrukturen 268, 272 auf Gehäuserückseite 229 ausgebildet werden. Gegebenenfalls können die elektrischen Zwischenverbindungen 264, 266 nicht von Gehäusevorderseite 227 zu Gehäuserückseite 229 geleitet werden. In anderen Worten können Lotstrukturen 268, 272 auf Gehäuserückseite 227 ausgebildet werden.
  • Das Testen einer Vielzahl von Chips 2021 bis 202n kann anschließend erfolgen. Während des Testens kann es Täglich sein, dass eine Reihe unterschiedlicher Druckhöhen an die getesteten Chips angelegt wird. Es kann auch möglich sein, dass jeder Druck aus der Reihe unterschiedlicher Druckhöhen bei unterschiedlichen Temperaturen angelegt wird. Das gemeinsame elektrische Signal 234 und das weitere gemeinsame elektrische Signal 234 können auf die getesteten Chips und/oder eine Vielzahl verschiedener Vorrichtungen gleichzeitig angelegt werden. Beispielsweise können das gemeinsame elektrische Signal 234 und das weitere gemeinsame elektrische Signal 234 an den gemeinsamen Anschluss 226 bzw. an den weiteren gemeinsamen Anschluss 232 angelegt werden, wobei der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 Eingangsanschlüsse für eine Erregerspannung sein können, die an die Abfühlschaltung 216B angelegt wird. Jeder Chip 202 kann zumindest eine dritte Kontaktstelle 214C (nicht dargestellt) aufweisen, die eine designierte Ausgangskontaktstelle zum Senden und/oder Empfangen eines Ausgangssignals 237 sein kann. Zumindest ein gemeinsamer Ausgangsanschluss 262 (nicht dargestellt) kann so konfiguriert sein, dass er ein gemeinsames Ausgangssignal 237 zwischen zumindest einer elektrischen Ausgangsumverteilungsschicht und dem gemeinsamen Ausgangsanschluss 262 bereitstellt. Es versteht sich, dass die zumindest eine dritte Kontaktstelle 214C mit dem gemeinsamen Ausgangsanschluss 262 unter Anwendung ähnlicher Verfahren wie der oben stehend bereits beschriebenen elektrisch verbunden werden kann. Beispielsweise kann die elektrische Ausgangsumverteilungsschicht in einer gemeinsamen Verfahren mit der elektrischen Umverteilungsschicht 224 und der weiteren elektrischen Umverteilungsschicht 228 ausgebildet werden. Desgleichen kann der gemeinsame Ausgangsanschluss 262 in einem gemeinsamen Verfahren mit dem gemeinsamen Anschluss 226 und dem weiteren gemeinsamen Anschluss 232 ausgebildet werden. Die Testsignale können von dem Anschluss 226 und/oder dem weiteren gemeinsamen Anschluss 232 von der Vorderseite 206 mit Teststiften gesendet und/oder empfangen werden.
  • Beispielsweise kann ein gemeinsames elektrisches Signal 234 einer Untergruppe, z. B. 202s1, oder allen aus der Vielzahl von Chips 2021 bis 202n gleichzeitig über den gemeinsamen Anschluss 226 bereitgestellt werden. Das gemeinsame elektrische Signal 234 kann jeweils einer ersten Kontaktstelle 214A jedes Chips in der Untergruppe von Chips bereitgestellt werden. Das gemeinsame elektrische Signal 234 kann eine Massespannung sein. Gleichzeitig kann das weitere gemeinsame elektrische Signal 236 einer Untergruppe, z. B. der Untergruppe 202s1, oder allen aus der Vielzahl von Chips 2021 bis 202n über den weiteren gemeinsamen Anschluss 232 bereitgestellt werden. Das weitere gemeinsame elektrische Signal 236 kann jeweils einer zweiten Kontaktstelle 214B jedes Chips in der Untergruppe von Chips bereitgestellt werden. Das weitere gemeinsame elektrische Signal 236 kann eine Spannung VDD sein. Die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 können die Kontaktstellen 214A, 214B jedes Chips elektrisch mit dem gemeinsamen Anschluss 226 bzw. dem weiteren gemeinsamen Anschluss 232 verbinden. Darüber hinaus können die elektrische Umverteilungsschicht 224 und die weitere elektrische Umverteilungsschicht 228 so konfiguriert sein, dass sie ein gemeinsames elektrisches Signal 234 und ein weiteres gemeinsames elektrisches Signal 236 gleichzeitig bereitstellen. Daher wird die Untergruppe von Chips gleichzeitig getestet, das heißt, ohne serielle Verbindung und/oder Neuverbindung jedes Chips mit einer Testschaltung. In anderen Worten können der gemeinsame Anschluss 226 und der weitere gemeinsame Anschluss 232 jeweils jede erste Kontaktstelle und jede zweite Kontaktstelle 214B der Untergruppe von Chips nur einmal verbinden. Darüber hinaus kann ein Chargentest an der Untergruppe von Chips durchgeführt werden, indem die Spannungen an den gemeinsamen Anschluss 226 und den weiteren gemeinsamen Anschluss 232 nur einmal angelegt werden. Das Testen kann am eingebetteten Chipgehäuse 222 chargenweise erfolgen. Beispielsweise kann das eingebettete Chipgehäuse 222 eine Vielzahl von Untergruppen von Chips aufweisen, die jeweils einem Chargentest wie zuvor beschrieben unterzogen werden können.
  • Der Druck P1 kann an einen oder mehrere Abfühleingänge 216A der Untergruppe von Chips angelegt werden. Das Ausgangssignal 237 kann aufgrund des angelegten Drucks P1 erzeugt werden, wobei das Ausgangssignal 237 proportional zum Druck P1, der an einen oder mehrere Abfühleingänge 216A angelegt wird, sein kann. Das Ausgangssignal kann von der Abfühlschaltung 216B an die dritte Kontaktstelle 214C, an zumindest eine elektrische Ausgangsumverteilungsschicht und an den gemeinsamen Ausgangsanschluss 262 gesendet werden. Der Testvorgang kann für eine Reihe von Druckhöhen, z. B. P1, P2, P3 und/oder eine Reihe von Temperaturen, z. B. T1, T2, T3, angewandt werden. Wenn die Untergruppe von Chips getestet wurde, können die Vorgänge für eine weitere Untergruppe von Chips im eingebetteten Chipgehäuse 222 wiederholt werden.
  • Nach dem Testen kann die Individualisierung der Vielzahl von Chips 2021 bis 202n voneinander erfolgen. Wie in der Draufsicht 290 der 2I gezeigt wird, können die Vielzahl von Chips 2021 bis 202n jeweils durch Trennung anhand von Sägelinien 267 voneinander individualisiert werden. Beispielsweise durch das Sägen durch die elektrische Umverteilungsschicht 224 und/oder die weitere elektrische Umverteilungsschicht 228. Beispielsweise kann jeder der Vielzahl von Chips 2021 bis 202n von den anderen durch Sägen durch die elektrische Umverteilungsschicht 224 und/oder die weitere elektrische Umverteilungsschicht 228 und/oder das Kapselungsmaterial 218 und/oder das elektrisch isolierende Material 231 und/oder das weitere elektrisch isolierende Material 233 getrennt oder gesägt werden. Jeder Chip 202 aus der Vielzahl von Chips 2021 bis 202n kann von zumindest einem Teil der elektrischen Umverteilungsschicht 224 und denn gemeinsamen Anschluss 226 getrennt werden. Darüber hinaus kann jeder Chip 202 aus der Vielzahl von Chips 2021 bis 202n von zumindest einem Teil der weiteren elektrischen Umverteilungsschicht 228 und dem weiteren gemeinsamen Anschluss 232 getrennt werden. Es versteht sich, dass daher jedes Chipgehäuse 610 von zumindest einem Teil der elektrischen Umverteilungsschicht 224 und/oder dem gemeinsamen Anschluss 226 und/oder der weiteren elektrischen Umverteilungsschicht 228 und/oder dem weiteren gemeinsamen Anschluss 232 getrennt werden kann.
  • 6 zeigt ein Chipgehäuse 610 gemäß einer Ausführungsform. Das Chipgehäuse 610 kann nach dem Sägen durch Sägelinien 267 erhalten werden.
  • Das Chipgehäuse 610 kann einen Chip 202 aufweisen. Der Chip 202 kann einen Abfühlteil 216 und eine oder mehrere Kontaktstellen 214 aufweisen, die elektrisch mit dem Abfühlteil 216 verbunden sind. Das Chipgehäuse 610 kann eine elektrische Umverteilungsschicht 224 aufweisen, die zumindest eine Kontaktstelle 214A elektrisch verbindet. Die elektrische Umverteilungsschicht 224 kann sich von der zumindest einen Kontaktstelle 214A zur Seitenwand 678 des Chipgehäuses 610 erstrecken, wobei ein Teil der elektrischen Umverteilungsschicht 224 an der Seitenwand 678 des Chipgehäuses 610 freigelegt sein kann.
  • Das Chipgehäuse 610 kann ferner das elektrisch isolierende Material 231, 233 aufweisen, das zumindest teilweise den Chip 202 und die elektrische Umverteilungsschicht 224 umschließt. Der Teil der elektrischen Umverteilungsschicht 224, der an der Seitenwand 678 des Chipgehäuses 610 freigelegt ist, kann frei von elektrisch isolierendem Material 231, 233 sein. In anderen Worten kann der freigelegte Teil der elektrischen Umverteilungsschicht 224 unbedeckt sein. Das Chipgehäuse kann ferner eine elektrische Zwischenverbindung 264 aufweisen, die die Kontaktstelle 214A in elektrischen Kontakt bringt. Die elektrische Zwischenverbindung 264 kann zumindest teilweise von dem elektrisch isolierenden Material 231, 233 umschlossen werden, wobei zumindest ein Teil der elektrischen Zwischenverbindung 264 mit der Lotstruktur 268 verbunden sein kann, die über dem elektrisch isolierenden Material 231, 233 ausgebildet sein kann.
  • Es versteht sich, dass zwar nur Chip 202, z. B. ein Druckchip, pro Chipgehäuse 610 dargestellt ist, dass es aber dennoch möglich ist, dass jedes Chipgehäuse 610 ein System aufweisen kann, das mehr als einen Chip, d. h. mehr als ein elektrisches Bauelement, und zumindest einen Drucksensorchip 202 aufweist.
  • 3 zeigt ein eingebettetes Chipgehäuse 322 gemäß diversen weiteren Ausführungsformen. Das eingebettete Chipgehäuse 322 kann eines oder mehrere der bereits in Bezug auf das eingebettete Chipgehäuse 222 beschriebenen Merkmale aufweisen. In einer Ausführungsform kann das eingebettete Chipgehäuse 322 jedoch zumindest einen weiteren Chip 342 aufweisen, der zumindest eines von einer Kalibrierschaltung, einer Testschaltung und einer Multiplexing-Schaltung aufweisen kann. Der weitere Chip 342 kann auch nur für Testzwecke eingebunden und nach dem Individualisierungsvorgang wieder entfernt werden. Gemäß einer Ausführungsform kann der weitere Chip 342 eine Logikschaltung aufweisen, die zumindest einen Teil eines Multiplexers bilden oder mit einem solchen verbunden sein kann, wobei der Multiplexer so konfiguriert sein kann, dass er wahlweise zumindest eines von dem gemeinsamen Signal 234, dem weiteren gemeinsamen Signal 236 und/oder dem Ausgangssignal 237 an bzw. von einem ausgewählten Chip oder eine Untergruppe von Chips sendet und/oder empfängt. Der weitere Chip 342 kann eine spezifische Logikfunktion aufweisen, bei der es sich einfach um Testen handeln kann, das z. B. das Abtasten durch diverse Vorrichtungen und/oder Temperaturmessungen ermöglichen kann. Der weitere Chip kann ein einzelner Chip sein, der auch von dem Kapselungsmaterial abgedeckt wird. Alternativ oder zusätzlich dazu kann der weitere Chip zusammen (auf derselben Matrix, demselben Substrat oder Wafer) mit einem Chip aus der Vielzahl von Chips umgesetzt werden (zur Veranschaulichung aufweist dieser Chip einen „funktionellen” Chip sowie die Testfunktion als Master-Testchip, der das Testen der Chips steuert, allesamt abgedeckt von dem Kapselungsmaterial über die gemeinsame Umverteilungsschicht).
  • In einer Ausführungsform können der gemeinsame Anschluss 226, der weitere gemeinsame Anschluss 232 und der gemeinsame Ausgangsanschluss 262 (nicht dargestellt) zumindest einen Teil des weiteren Chips 342 bilden, wie in der Ansicht 310 der 3A gezeigt wird. Der weitere Chip 342 kann zumindest teilweise in Kapselungsmaterial 218 bereitgestellt und elektrisch mit der Vielzahl von Chips 2021 bis 202n verbunden sein. Der weitere Chip 342 kann auch mit dem gemeinsamen Anschluss 226 und/oder dem weiteren gemeinsamen Anschluss 232 elektrisch verbunden sein. Der weitere Chip 342 kann für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals 234, z. B. Massespannung, durch den gemeinsamen Anschluss 226 konfiguriert sein. Darüber hinaus kann der weitere Chip 342 für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals 236, z. B. Spannung VDD, durch den weiteren gemeinsamen Anschluss 232 konfiguriert sein. Der weitere Chip 342 kann für zumindest eines von Senden und Empfangen eines gemeinsamen Ausgangssignals 237 durch den gemeinsamen Ausgangsanschluss 262 konfiguriert sein.
  • Nach dem Testen kann wie oben beschrieben die Vielzahl von Chips 2021 bis 202n jeweils voneinander individualisiert werden, indem sie durch die elektrische Umverteilungsschicht 224 und/oder die weitere elektrische Umverteilungsschicht 228 getrennt werden. Beispielsweise kann die Vielzahl von Chips 2021 bis 202n von zumindest einem Teil der elektrischen Umverteilungsschicht 224, zumindest einem Teil der weiteren elektrischen Umverteilungsschicht 228, dem gemeinsamen Anschluss 226, dem weiteren gemeinsamen Anschluss 232 und dem weiteren Chip 342 getrennt werden. Auseinandersägen mit Trennsäge kann durch die Sägelinien 467 erfolgen. Es versteht sich, dass die aus der Vielzahl von Chips 2021 bis 202n getrennten Teile dann entsorgt werden können, da sie keinen Teil des endgültigen Chipgehäuses darstellen.
  • Verschiedene Ansätze können zur Herstellung eines eingebetteten Chipgehäuses als intelligente Testbaugruppe zum Chargentesten von Sensoren angewandt werden. Die 4A bis 4C zeigen ein Verfahren 400 zur Herstellung eines eingebetteten Chipgehäuses 422 gemäß einer weiteren Ausführungsform. Das eingebettete Chipgehäuse 422 kann ein BLADE-Gehäuse aufweisen. In einer Ausführungsform, wie in der Querschnittsansicht 410 der 4A gezeigt, kann das Verfahren 400 das Einbetten einer Vielzahl von Chips 2021 bis 202n, z. B. Halbleiter-Nacktchips, in ein Kapselungsmaterial 218 aufweisen. Wie in Ansicht 410 gezeigt wird, kann die Vielzahl von Chips 2021 bis 202n über dem Träger 438 platziert oder angeordnet werden, wobei die Chiprückseiten 208 direkt auf dem Träger 438 und auf diesen bin ausgerichtet angeordnet werden können. Die Rückseiten 208 der Vielzahl von Chips 2021 bis 202n können an dem Träger 438 haften. Die Rückseiten 208 können mit dem Träger 438 elektrisch verbunden oder von dem Träger 438 elektrisch isoliert sein, je nach Art des elektrischen Geräts und des von der Vielzahl von Chips 2021 bis 202n geforderten Leistungsverhaltens. Wird ein elektrisch leitfähiger Kontakt von den Chiprückseiten 208 gefordert (z. B. bei Leistungsgeräten, wie z. B. elektronischen Geräten mit Stromfluss zwischen der Vorderseite 206 und der Rückseite 208), kann der Träger 438 ein elektrisch leitfähiges Material aufweisen oder sein. Beispielsweise kann der Träger 438 ein Metall oder eine Legierung von zumindest einem von Kupfer, Nickel, Eisen, Silber, Gold und Palladium aufweisen.
  • Anschließend kann, wie in der Ansicht 420 der 4B gezeigt, Kapselungsmaterial 218 über der Vielzahl von Chips 2021 bis 202n ausgebildet werden, wobei das Kapselungsmaterial 218 die Chipvorderseiten 206 und die Chipseitenwände 212 der Vielzahl von Chips 2021 bis 202n abdecken kann. Das Kapselungsmaterial 218 kann eine oder mehrere auf Chipvorderseiten 206 ausgebildete Kontaktstellen 214 abdecken, während die Abfühlteile 216 freiliegen können; in anderen Worten können die Abfühlteile 216 im Wesentlichen frei von Kapselungsmaterial 218 sein. Daher kann das Kapselungsmaterial 218 zumindest teilweise die Vielzahl von Chips 2021 bis 202n umschließen. Die Vielzahl von Chips 2021 bis 202n kann auf herkömmliche Weise durch das Kapselungsmaterial 218 und den Träger 438 verbunden sein, wie anhand des eingebetteten Chipgehäuses 322 gezeigt wird. Das Kapselungsmaterial 218 kann ein elektrisch isolierendes Laminat aufweisen.
  • Das eingebettete Chipgehäuse 422 kann eine Vielzahl von Chips 2021 bis 202n eingebettet in Kapselungsmaterial 218 und ausgebildet über einem Träger 438 aufweisen. Das eingebettete Chipgehäuse 422 kann eine beliebige Form aufweisen. Gemäß manchen Ausführungsformen kann die Form des eingebetteten Chipgehäuses 422 rund oder rechteckig sein. Das Ätzen durch ausgewählte Teile des Kapselungsmaterials 218 kann durchgeführt werden, um Kontaktstellen 214, die über jeder der Chipvorderseiten 206 ausgebildet sind, freizulegen, zum Beispiel um durch wahlweises Entfernen von Teilen von Kapselungsmaterial 218 Löcher über den Kontaktstellen 214 auszubilden. Anschließend können elektrische Umverteilungsschichten 424 und weitere elektrische Umverteilungsschichten 428 in den Durchgangslöchern und über dem Kapselungsmaterial 218 ausgebildet werden. Die elektrischen Umverteilungsschichten 424 und die weiteren elektrischen Umverteilungsschichten 428 können analog zu den elektrischen Umverteilungsschichten 224 bzw. den weiteren elektrischen Umverteilungsschichten 228 sein.
  • Wie in Ansicht 430 der 4C gezeigt wird, kann eine elektrische Umverteilungsschicht 424 über dem Kapselungsmaterial 218 ausgebildet sein, wobei die elektrische Umverteilungsschicht 424 mit der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein kann. Die elektrische Umverteilungsschicht 424 kann elektrisch mit einer Gruppe aus der Vielzahl von Chips 2021 bis 202n verbunden sein, zum Beispiel mit einer Untergruppe aus der Vielzahl von Chips 2021 bis 202n oder mit der gesamten Gruppe der Vielzahl von Chips 2021 bis 202n. Darüber hinaus kann ein gemeinsamer Anschluss 226 ausgebildet und mit der elektrischen Umverteilungsschicht 424 verbunden sein. Der gemeinsame Anschluss 226 kann eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals 234 zwischen der Vielzahl von Chips, z. B. durch die elektrische Umverteilungsschicht 424, und dem gemeinsamen Anschluss 226 bereitstellen.
  • Zumindest eine elektrische Umverteilungsschicht 424 kann über dem Kapselungsmaterial 218 in Regionen zwischen der Vielzahl von Chips ausgebildet sein. Die elektrische Umverteilungsschicht 424 kann mit einer entsprechenden ersten Kontaktstelle 214A jeder der einen oder der mehreren Kontaktstellen 214 elektrisch verbunden sein. Der gemeinsame Anschluss 226 kann über dem Kapselungsmaterial 218 in Regionen zwischen der Vielzahl von Chips 2021 bis 202n, z. B. über der Vorderseite 227 des eingebetteten Chipgehäuses 422, ausgebildet sein. Zumindest eine weitere elektrische Umverteilungsschicht 428 kann über dem Kapselungsmaterial 218 ausgebildet sein. Die weitere elektrische Umverteilungsschicht 428 kann mit der Vielzahl von Chips 2021 bis 202n, z. B. über der Vorderseite 227 des eingebetteten Chipgehäuses 422, elektrisch verbunden sein. Die weitere elektrische Umverteilungsschicht 428 kann mit einer jeweiligen zweiten Kontaktstelle 214B eines jeden aus der Vielzahl von Chips 2021 bis 202n elektrisch verbunden sein. Darüber hinaus kann ein weiterer gemeinsamer Anschluss 232 über dem Kapselungsmaterial 218 ausgebildet sein. Der weitere gemeinsame Anschluss 232 kann mit der weiteren elektrischen Umverteilungsschicht 428 elektrisch verbunden sein, wobei der weitere gemeinsame Anschluss 232 eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals 236 zwischen der weiteren elektrischen Umverteilungsschicht 428 und dem weiteren gemeinsamen Anschluss 232 bereitstellen kann.
  • Nach dem Testen kann die Individualisierung der Vielzahl von Chips 2021 bis 202n voneinander erfolgen, wie anhand von 2I beschrieben. Die Vielzahl von Chips 2021 bis 202n kann jeweils voneinander durch Trennen durch die elektrische Umverteilungsschicht 424 und/oder die weitere elektrische Umverteilungsschicht 428 individualisiert werden. Zum Beispiel kann jeder der Vielzahl von Chips 2021 bis 202n von den anderen durch Sägen durch die elektrische Umverteilungsschicht 424 und/oder die weitere elektrische Umverteilungsschicht 428, das Kapselungsmaterial 218 und den Träger 438 getrennt oder abgesägt werden. Die Vielzahl von Chips 2021 bis 202n kann von zumindest einem Teil der elektrischen Umverteilungsschicht 424 und dem gemeinsamen Anschluss 226 getrennt werden. Die Vielzahl von Chips 2021 bis 202n kann von zumindest einem Teil der weiteren elektrischen Umverteilungsschicht 428 und dem weiteren gemeinsamen Anschluss 232 getrennt werden.
  • Die 5A und 5B zeigen eine Testanordnung und ein Verfahren zur Durchführung von Tests an einer Vielzahl von Chips 2021 bis 202n gemäß diversen Ausführungsformen.
  • In Ansicht 510 der 5 wird beispielsweise gezeigt, wie Tests an einem eingebetteten Chipgehäuse 322 durchgeführt werden. Der gemeinsame Anschluss 226, der weitere gemeinsame Anschluss 232 und der Ausgangsanschluss 262 können auf Chiprückseite 208 ausgebildet werden, die sich außerhalb der Druckkammer befinden kann. Es versteht sich jedoch, dass ähnliche Tests so angepasst werden können, dass sie an jedem beliebigen eingebetteten Chipgehäuse 222, 322, 422 durchgeführt werden können.
  • Die eingebetteten Chipgehäuse 222, 322, 422 können als intelligente Testschnittstellen und/oder Testbaugruppen verwendet werden, in denen eine Vielzahl von Chips 2021 bis 202n angeordnet werden kann. Eine Befestigungsvorrichtung 544 kann einen oder mehrere Verschlussteile 546 und einen oder mehrere Einlässe 548 aufweisen und dazu verwendet werden, Druck gleichzeitig an die Vielzahl von Chips 2021 bis 202n anzulegen. In einer Ausführungsform kann die Versuchsanordnung auch die Testvorrichtung 556 mit Teststiften 558 aufweisen.
  • Wie in 5B gezeigt wird, kann die Befestigungsvorrichtung 544 über dem eingebetteten Chipgehäuse, 222 und/oder 322 und/oder 422, z. B. über der Vorderseite 227 des eingebetteten Chipgehäuses, platziert werden. Jedes der Abfühlteile 216 kann von den anderen durch zumindest einen Dichtungsteil 546, z. B. durch Weichdichtungen, getrennt sein. Die Befestigungsvorrichtung 544 kann so angeordnet sein, dass die Kammern 552 von den Dichtungsteilen 546 und der Befestigungsvorrichtung 544 eingeschlossen sind, wobei die Dichtungsteile 546 jeden Abfühlteil 216 von zumindest einem anderen benachbarten Abfühlteil 216 trennen. Jede Kammer 552 kann einen Einlass 548 aufweisen, wobei Druck an das Abfühlteil 216, das in der Kammer 552 eingeschlossen sein kann, angelegt werden kann. Beispielsweise kann während eines Tests Luft mit unterschiedlichem Druck P1, P2, P3 dem Abfühlteil 216 durch den Einlass 548 zugeführt werden. Die Befestigungsvorrichtung 544 kann über der Vielzahl von Chips 2021 bis 202n angeordnet sein, sodass der Druck an eine Vielzahl von Abfühlteilen 216 der Vielzahl von Chips 2021 bis 202n gleichzeitig angelegt werden kann.
  • Gemäß der Ausführungsform von 5B können die Dichtungsteile 546 so angeordnet sein, dass jede Kammer 522 einen einzigen Chip 202 von einem benachbarten Chip 202 trennt. Wie in Ansicht 530 der 5C gezeigt wird, kann es möglich sein, Dichtungsteile 546 über der Gehäusevorderseite 227 anzuordnen, sodass jede Kammer 622 eine Vielzahl von Chips 2021 bis 202n, z. B. zwei Chips 202, drei Chips 202 oder mehr, von einer benachbarten Vielzahl von Chips trennen kann. In anderen Worten können die Dichtungsteile 546 zwischen Anordnungen von Vorrichtungen, z. B. Fadenkreuzen, angeordnet sein. Die Kammer 622 kann einen Einlass 548 aufweisen, der Druck an eine Vielzahl von in der Kammer 552 eingeschlossenen Abfühlteilen 216 anlegen kann. Die Dichtungsteile 546 können in Bereichen zwischen den Chips 202 oder Anordnungen von Chips 202 angeordnet oder bereitgestellt sein. Beispielweise zwischen Reihen und/oder Spalten von Chips 202, Wie in der Ansicht 540 der 5D gezeigt wird, kann es möglich sein, Dichtungsteile 546 so anzuordnen, dass jede Kammer 622 eine Vielzahl von Chips 2021 bis 202n, z. B. zwei Chips 202, drei Chips 202 oder mehr, von einer benachbarten Vielzahl von Chips trennt. Die Dichtungsteile 546 können über einem vorläufigen Träger 574 oder einem Träger 438 angeordnet sein. Es kann sogar möglich sein, die Dichtungsteile 546 so anzuordnen, dass jede Kammer 552 alle Chips in dem eingebetteten Chipgehäuse in einer einzigen Kammer einschließen kann, indem z. B. die Druckschnittstelle in einem Grenzbereich, z. B. am Umfang des eingebetteten Chipgehäuses angeordnet ist. Die Kammer 552 kann einen oder mehrere Einlässe 548 aufweisen, die Druck an alle Chips in dem eingebetteten Chipgehäuse in der Kammer 552 anlegen kann.
  • Zwar wurde die Erfindung insbesondere unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben, dennoch sollte für Fachleute klar sein, dass diverse Veränderungen in Form und Detail vorgenommen werden können, ohne von Gedanken und Schutzumfang der Erfindung, wie sie durch die beiliegenden Ansprüche definiert ist, abzuweichen. Der Schutzumfang der Erfindung ist somit durch die beiliegenden Ansprüche angegeben und alle Veränderungen, die im Rahmen der Bedeutung und des Äquivalenzbereichs der Ansprüche erfolgen, sollen daher eingeschlossen werden.

Claims (25)

  1. Eingebettetes Chipgehäuse, das Folgendes aufweist: eine Vielzahl von Chips; Kapselungsmaterial, das die Vielzahl von Chips einbettet; zumindest eine elektrische Umverteilungsschicht, die mit der Vielzahl von Chips elektrisch verbunden ist; und einen gemeinsamen Anschluss, der mit der zumindest einen elektrischen Umverteilungsschicht verbunden ist, wobei der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips und dem gemeinsamen Anschluss bereitstellt.
  2. Eingebettetes Chipgehäuse nach Anspruch 1, wobei das Kapselungsmaterial zumindest zum Teil die Vielzahl von Chips umschließt.
  3. Eingebettetes Chipgehäuse nach Anspruch 1 oder 2, wobei die Vielzahl von Chips durch das Kapselungsmaterial herkömmlich miteinander verbunden ist.
  4. Eingebettetes Chipgehäuse nach einem der Ansprüche 1 bis 3, wobei zumindest einige der Vielzahl von Chips Folgendes aufweist: einen Abfühlteil; und eine oder mehrere Kontaktstellen, die mit dem Abfühlteil elektrisch verbunden sind.
  5. Eingebettetes Chipgehäuse nach Anspruch 4, wobei das Kapselungsmaterial eine oder mehrere Seiten eines jeden aus der Vielzahl von Chips abdeckt; und wobei der Abfühlteil eines jeden aus der Vielzahl von Chips im Wesentlichen frei von dem Kapselungsmaterial ist.
  6. Eingebettetes Chipgehäuse nach Anspruch 4, wobei die zumindest eine elektrische Umverteilungsschicht mit einer entsprechenden ersten Kontaktstelle von jeder der einen oder der mehreren Kontaktstellen elektrisch verbunden ist.
  7. Eingebettetes Chipgehäuse nach einem der Ansprüche 1 bis 6, wobei die zumindest eine elektrische Umverteilungsschicht über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips ausgebildet ist.
  8. Eingebettetes Chipgehäuse nach einem der Ansprüche 1 bis 7, wobei der gemeinsame Anschluss über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips ausgebildet ist.
  9. Eingebettetes Chipgehäuse nach einer der Ansprüche 1 bis 8, wobei der gemeinsame Anschluss zumindest zum Teil in dem Kapselungsmaterial ausgebildet ist.
  10. Eingebettetes Chipgehäuse nach einem der Ansprüche 6 bis 9, das ferner Folgendes aufweist: zumindest eine weitere elektrische Umverteilungsschicht; und einen weiteren gemeinsamen Anschluss, der mit der zumindest einen weiteren elektrischen Umverteilungsschicht verbunden ist, wobei der weitere gemeinsame Anschluss eine weitere Schnittstelle für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals zwischen der zumindest einen weiteren elektrischen Umverteilungsschicht und dem gemeinsamen Anschluss bereitstellt; wobei die zumindest eine weitere elektrische Umverteilungsschicht mit einer entsprechenden zweiten Kontaktstelle eines jeden der Vielzahl von Chips elektrisch verbunden ist.
  11. Eingebettetes Chipgehäuse nach einem der Ansprüche 1 bis 10, das ferner Folgendes aufweist: zumindest einen weiteren Chip, der zumindest teilweise in dem Kapselungsmaterial vorgesehen ist, wobei der zumindest eine weitere Chip mit der Vielzahl von Chips elektrisch verbunden ist; wobei vorzugsweise der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss konfiguriert ist.
  12. Eingebettetes Chipgehäuse nach Anspruch 10 oder 11, das ferner zumindest einen weiteren Chip aufweist, der zumindest teilweise in dem Kapselungsmaterial vorgesehen ist, wobei der zumindest eine weitere Chip mit zumindest einem von gemeinsamem Anschluss und weiterem gemeinsamem Anschluss elektrisch verbunden ist.
  13. Eingebettetes Chipgehäuse nach einem der Ansprüche 10 bis 12, wobei der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss und für zumindest eines von Senden und Empfangen des weiteren gemeinsamen elektrischen Signals über den weiteren gemeinsamen Anschluss konfiguriert ist; wobei vorzugsweise der zumindest eine weitere Chip zumindest eines von einer Kalibrierschaltung, einer Testschaltung und einer Multiplexing-Schaltung aufweist.
  14. Eingebettetes Chipgehäuse nach einem der Ansprüche 10 bis 13, wobei jeder Abfühlteil der Vielzahl von Chips zumindest einen Teil eines Drucksensors aufweist.
  15. Verfahren (100) zur Herstellung eines eingebetteten Chipgehäuses, wobei das Verfahren Folgendes aufweist: Einbetten einer Vielzahl von Chips in einem Kapselungsmaterial (110); Ausbilden zumindest einer elektrischen Umverteilungsschicht über dem Kapselungsmaterial, wobei die zumindest eine elektrische Umverteilungsschicht mit der Vielzahl von Chips elektrisch verbunden ist (120); und Ausbilden eines gemeinsamen Anschlusses und das Verbinden des gemeinsamen Anschlusses mit der zumindest einen elektrischen Umverteilungsschicht, wobei der gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines gemeinsamen elektrischen Signals zwischen der Vielzahl von Chips und dem gemeinsamen Anschluss bereitstellt (130).
  16. Verfahren (100) nach Anspruch 15, wobei das Einbetten (110) der Vielzahl von Chips in dem Kapselungsmaterial das Ausbilden von Kapselungsmaterial über einer oder mehreren Seiten eines jeden der Vielzahl von Chips aufweist, wobei die Abfühlteile eines jeden der Vielzahl von Chips im Wesentlichen frei von dem Kapselungsmaterial sind.
  17. Verfahren (100) nach Anspruch 15 oder 16, wobei jeder Chip aus der Vielzahl von Chips eine oder mehrere Kontaktstellen aufweist; und wobei das Verfahren (100) ferner das elektrische Verbinden der zumindest einen elektrischen Umverteilungsschicht mit einer dazugehörigen ersten Kontaktstelle aus jeder der einen oder der mehreren Kontaktstellen aufweist.
  18. Verfahren (100) nach einem der Ansprüche 15 bis 17, wobei das Ausbilden (120) der zumindest einen elektrischen Umverteilungsschicht über dem Kapselungsmaterial das Ausbilden der zumindest einen elektrischen Umverteilungsschicht in Regionen zwischen der Vielzahl von Chips aufweist; wobei das Verfahren (100) vorzugsweise ferner Folgendes aufweist: Ausbilden des gemeinsamen Anschlusses über dem Kapselungsmaterial in Regionen zwischen der Vielzahl von Chips.
  19. Verfahren (100) nach einem der Ansprüche 15 bis 18, das ferner Folgendes aufweist: Ausbilden zumindest einer weiteren elektrischen Umverteilungsschicht über dem Kapselungsmaterial, wobei die zumindest eine weitere elektrische Umverteilungsschicht mit der Vielzahl von Chips elektrisch verbunden ist; und Ausbilden eines weiteren gemeinsamen Anschlusses und das Verbinden des weiteren gemeinsamen Anschlusses mit der zumindest einen weiteren elektrischen Umverteilungsschicht, wobei der weitere gemeinsame Anschluss eine Schnittstelle für zumindest eines von Senden und Empfangen eines weiteren gemeinsamen elektrischen Signals zwischen der zumindest einen weiteren elektrischen Umverteilungsschicht und dem weiteren gemeinsamen Anschluss bereitstellt.
  20. Verfahren (100) nach einem der Ansprüche 15 bis 19, das ferner Folgendes aufweist: zumindest teilweises Bereitstellen von zumindest einem weiteren Chip in dem Kapselungsmaterial, wobei der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss konfiguriert ist.
  21. Verfahren (100) nach Anspruch 19, das ferner Folgendes aufweist: zumindest teilweises Bereitstellen von zumindest einem weiteren Chip in dem Kapselungsmaterial, wobei der zumindest eine weitere Chip für zumindest eines von Senden und Empfangen des gemeinsamen elektrischen Signals über den gemeinsamen Anschluss und für zumindest eines von Senden und Empfangen des weiteren gemeinsamen elektrischen Signals über den weiteren gemeinsamen Anschluss konfiguriert ist.
  22. Verfahren (100) nach einem der Ansprüche 15 bis 21, das ferner Folgendes aufweist: Individualisieren der Vielzahl von Chips in Bezug aufeinander, indem sie durch die zumindest eine elektrische Umverteilungsschicht getrennt werden; wobei das Verfahren (100) ferner Folgendes aufweist: Trennen der Vielzahl von Chips von zumindest einem Teil der zumindest einen elektrischen Umverteilungsschicht und dem gemeinsamen Anschluss.
  23. Chipgehäuse, das Folgendes aufweist: einen Chip, der ein Abfühlteil und eine oder mehrere elektrisch mit dem Abfühlteil verbundene Kontaktstellen aufweist; und eine elektrische Umverteilungsschicht, die mit der zumindest einen Kontaktstelle elektrisch in Kontakt steht, wobei die elektrische Umverteilungsschicht sich von der zumindest einen Kontaktstelle zu einer Seitenwand des Chipgehäuses erstreckt, wobei ein Teil der elektrischen Umverteilungsschicht an der Seitenwand des Chipgehäuses freigelegt ist.
  24. Chipgehäuse nach Anspruch 23, das ferner Folgendes aufweist: elektrisch isolierendes Material, das zumindest teilweise den Chip und die elektrische Umverteilungsschicht umschließt, und wobei der an der Seitenwand der elektrischen Umverteilungsschicht des Chipgehäuses freigelegte Teil der elektrischen Umverteilungsschicht frei von elektrisch isolierendem Material ist.
  25. Chipgehäuse nach Anspruch 23 oder 24, das ferner Folgendes aufweist: eine elektrische Zwischenverbindung, die mit der zumindest einen Kontaktstelle in elektrischem Kontakt steht und die zumindest zum Teil von dem elektrisch isolierenden Material umgeben ist, wobei zumindest ein Teil der elektrischen Zwischenverbindung mit einer über dem elektrisch isolierenden Material ausgebildeten Lotstruktur verbunden ist.
DE102013113558.7A 2012-12-05 2013-12-05 Eingebettetes chipgehäuse, chipgehäuse und verfahren zur herstellung eines eingebetteten chipgehäuses Expired - Fee Related DE102013113558B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/705,367 US8901739B2 (en) 2012-12-05 2012-12-05 Embedded chip package, a chip package, and a method for manufacturing an embedded chip package
US13/705,367 2012-12-05

Publications (2)

Publication Number Publication Date
DE102013113558A1 true DE102013113558A1 (de) 2014-06-05
DE102013113558B4 DE102013113558B4 (de) 2021-08-19

Family

ID=50726176

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013113558.7A Expired - Fee Related DE102013113558B4 (de) 2012-12-05 2013-12-05 Eingebettetes chipgehäuse, chipgehäuse und verfahren zur herstellung eines eingebetteten chipgehäuses

Country Status (3)

Country Link
US (1) US8901739B2 (de)
CN (1) CN103848391B (de)
DE (1) DE102013113558B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9366593B2 (en) * 2013-09-27 2016-06-14 Infineon Technologies Ag Pressure sensor package with integrated sealing
US9368375B2 (en) 2013-10-11 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for self-aligning chip placement and leveling
US9093449B2 (en) 2013-10-23 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for chip placement and molding
US10186468B2 (en) 2016-03-31 2019-01-22 Infineon Technologies Ag System and method for a transducer in an eWLB package
US11063003B2 (en) * 2018-10-02 2021-07-13 Nanya Technology Corporation Semiconductor device with diced semiconductor chips and method for manufacturing the same
US20230243885A1 (en) * 2022-02-02 2023-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor testing device and method of operating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
US5594273A (en) * 1993-07-23 1997-01-14 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield
JP4234244B2 (ja) 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
KR100344833B1 (ko) 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US6744067B1 (en) * 2003-01-17 2004-06-01 Micron Technology, Inc. Wafer-level testing apparatus and method
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
TW200814249A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
TWI327769B (en) 2006-12-29 2010-07-21 Ind Tech Res Inst A packaging structure of pressure sensor and a method therefor
TWI364801B (en) 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer

Also Published As

Publication number Publication date
DE102013113558B4 (de) 2021-08-19
CN103848391A (zh) 2014-06-11
CN103848391B (zh) 2017-05-17
US8901739B2 (en) 2014-12-02
US20140151701A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
DE102013113558B4 (de) Eingebettetes chipgehäuse, chipgehäuse und verfahren zur herstellung eines eingebetteten chipgehäuses
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE102014100512B4 (de) Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren
DE102014117209B4 (de) Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE102010016696B4 (de) Halbleiter-Bauelement
DE102014100509B4 (de) Verfahren zur herstellung und testung eines chipgehäuses
DE102006045900A1 (de) Halbleitermodul und Verfahren zu dessen Herstellung
DE102009025413A1 (de) Vorrichtung, die eine Imidschicht mit Nichtkontaktöffnung umfasst, und Verfahren
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102012104882B4 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und damit hergestelltes optoelektronisches Halbleiterbauteil
DE10317018A1 (de) Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
DE102013202910A1 (de) Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
DE102013111540B4 (de) Höckergehäuse und Verfahren zu seiner Herstellung
DE19842481A1 (de) Stapelbarer Halbleiterchip und Verfahren zur Herstellung eines gestapelten Halbleiterchipmoduls
WO2000035007A1 (de) Verfahren zur vertikalen integration von aktiven schaltungsebenen und unter verwendung desselben erzeugte vertikale integrierte schaltung
DE102010039156A1 (de) Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
DE102014118214A1 (de) Einfach herstellbares elektrisches Bauelement und Verfahren zur Herstellung eines elektrischen Bauelements
DE102020108740A1 (de) Segmentierte spannungsentkopplung über vorderseitige grabenbildung
DE10250634A1 (de) Nachgiebige Entlastungsverkapselung auf Waferebene
DE19924935C1 (de) Verfahren zur Herstellung von dreidimensionalen Schaltungen
DE102020110473B4 (de) Integration von spannungsentkopplung und partikelfilter auf einem einzelnen wafer oder in kombination mit einem waferlevel-gehäuse
DE10310536B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
WO2020064525A1 (de) Verfahren zur Herstellung eines MEMS-Sensors

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee