DE102012210306A1 - Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement - Google Patents

Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement Download PDF

Info

Publication number
DE102012210306A1
DE102012210306A1 DE201210210306 DE102012210306A DE102012210306A1 DE 102012210306 A1 DE102012210306 A1 DE 102012210306A1 DE 201210210306 DE201210210306 DE 201210210306 DE 102012210306 A DE102012210306 A DE 102012210306A DE 102012210306 A1 DE102012210306 A1 DE 102012210306A1
Authority
DE
Germany
Prior art keywords
layer
electrical resistance
insulating material
metal layer
metallization layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201210210306
Other languages
English (en)
Other versions
DE102012210306B4 (de
Inventor
Christian Göbl
Heiko BRAML
Nadja Erdner
Kurt-Georg Besendörfer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
Original Assignee
Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron GmbH and Co KG, Semikron Elektronik GmbH and Co KG filed Critical Semikron GmbH and Co KG
Priority to DE102012210306.6A priority Critical patent/DE102012210306B4/de
Publication of DE102012210306A1 publication Critical patent/DE102012210306A1/de
Application granted granted Critical
Publication of DE102012210306B4 publication Critical patent/DE102012210306B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867Applying pastes or inks, e.g. screen printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Substrats (7) für mindestens ein Leistungshalbleiterbauelement (18, 19) mit folgenden Verfahrensschritten: a) Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers (1), b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht (2a) auf einer ersten Hauptseite (15a) des Isolierstoffkörpers (1), wobei auf einen Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1) keine erste Metallisierungsschicht (2a) aufgebracht wird, c) Aufbringen einer ersten elektrischen Widerstandsschicht (4a) auf den Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers, wobei die erste elektrische Widerstandsschicht (4a) einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist und d) galvanisches Abscheiden einer ersten Metallschicht (5) auf der ersten Metallisierungsschicht (2a). Weiterhin betrifft die Erfindung ein diesbezügliches Substrat (7, 7‘). Die Erfindung schafft ein Substrat (7, 7‘) mit einer hohen elektrischen Spannungsfestigkeit.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement und ein diesbezügliches Substrat. Weiterhin betrifft die Erfindung ein diesbezügliches Substrat.
  • Leistungshalbleiterbauelemente, wie z.B. IGBTs (Insulated Gate Bipolar Transistor), MOSFETs (Metal Oxide Semiconductor Field Effect Transistor), Thyristoren oder Dioden, werden unter anderem z.B. zum Gleichrichten und Wechselrichten von elektrischen Spannungen und Strömen verwendet, wobei in der Regel mehrere Leistungshalbleiterbauelemente, z.B. zur Realisierung eines Stromrichters, elektrisch miteinander verbunden werden. Die Leistungshalbleiterbauelemente sind dabei im Allgemeinen auf einem Substrat angeordnet, das in der Regel direkt oder indirekt mit einem Kühlkörper verbunden ist.
  • Leistungshalbleiterbauelemente werden üblicherweise zur Herstellung eines Leistungshalbleitermoduls auf einem Substrat angeordnet und mit dem Substrat verbunden. Das Substrat kann dabei z.B. in Form eines DCB-Substrats vorliegen. Das Substrat weist dabei eine strukturierte elektrisch leitende Metallschicht auf, die infolge ihrer Struktur Leiterbahnen ausbildet. Die Leistungshalbleiterbauelemente werden über die Leiterbahnen miteinander verbunden, so dass durch die Leistungshalbleiterbauelemente fließende Lastströme, welche eine hohe Stromstärke aufweisen können, auch durch die Leiterbahnen der elektrisch leitenden Metallschicht fließen. Zur Herstellung eines DCB-Substrats werden techniküblich ein Metallblech einheitlicher Dicke auf einen Isolierstoffkörper, der üblicherweise aus einer Keramik besteht, gebondet und anschließend die Leiterbahnenstruktur aus dem Metallblech geätzt.
  • Substrate müssen, insbesondere gegen Erdpotential, eine hohe elektrische Spannungsfestigkeit aufweisen. Insbesondere der Randbereich des Isolierstoffkörpers ist dabei hinsichtlich der Erzielung einer hohen elektrischen Spannungsfestigkeit problematisch, da im Randbereich des Isolierstoffkörpers besonderes starke elektrische Feldstärken auftreten, die zu elektrischen Überschlägen vom Substrat zu den das Substrat umgebenden Bauteilen (z.B. Kühlkörper etc.) führen können. Zum Schutz vor Überschlägen wird im Allgemeinen der Randbereich des Isolierstoffkörpers nicht mit der Leiterbahnenstruktur versehen, sondern frei gelassen, d.h. es ist in dem Randbereich lediglich der Isolierstoffkörper vorhanden.
  • Aus der DE 100 63 714 A1 ist ein Leistungshalbleitermodul mit einem Gehäuse, mit mindestens einem Leistungshalbleiterbauelement sowie mit einem beidseitig metallkaschierten keramischen Substrat bekannt, wobei die metallische Kaschierung die erste und die zweite Oberfläche der Keramik nur teilweise bedeckt, wobei der Abstand des Metallisierungsrandes einer ersten metallischen Kaschierung zum Rand der Keramik kleiner ist als der Abstand des Metallisierungsrandes einer zweiten metallischen Kaschierung zum Rand der Keramik und dies als Erhöhung der Isolationsfestigkeit der Basisisolierung des Substrates wirkt. Der Randbereich der Keramik wird dabei mit einem Silikonkautschuk abgedeckt.
  • Aus der EP 1 063 700 A2 ist ein Substrat bekannt, bei dem der Randbereich des Isolierstoffkörpers des Substarts mit einer elektrischen hochohmigen Widerstandsschicht versehen ist.
  • Es ist Aufgabe der Erfindung ein Substrat mit einer hohen elektrischen Spannungsfestigkeit zu schaffen.
  • Die Aufgabe wird gelöst durch ein Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement mit folgenden Verfahrensschritten:
    • a) Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers,
    • b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht auf einer ersten Hauptseite des Isolierstoffkörpers, wobei auf einen Randbereich der ersten Hauptseite des Isolierstoffkörpers keine erste Metallisierungsschicht aufgebracht wird,
    • c) Aufbringen einer ersten elektrischen Widerstandsschicht auf den Randbereich der ersten Hauptseite des Isolierstoffkörpers, wobei die erste elektrische Widerstandsschicht (4a) einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist und
    • d) galvanisches Abscheiden einer ersten Metallschicht auf der ersten Metallisierungsschicht.
  • Weiterhin wird die Aufgabe gelöst durch ein Substrat für mindestens ein Leistungshalbleiterbauelement, wobei das Substrat einen elektrisch nicht leitenden Isolierstoffkörper und eine auf einer ersten Hauptseite des Isolierstoffkörpers angeordnete strukturierte elektrisch leitende erste Metallisierungsschicht aufweist, wobei auf einem Randbereich der ersten Hauptseite des Isolierstoffkörpers keine erste Metallisierungsschicht angeordnet ist, wobei eine erste elektrische Widerstandsschicht auf dem Randbereich der ersten Hauptseite des Isolierstoffkörpers angeordnet ist, wobei die erste elektrische Widerstandsschicht einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist, wobei eine erste Metallschicht auf der ersten Metallisierungsschicht angeordnet ist.
  • Vorteilhafte Ausbildungen des Verfahrens ergeben sich analog zu vorteilhaften Ausbildungen des Substrats und umgekehrt.
  • Vorteilhafte Ausbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Es erweist sich als vorteilhaft, wenn die erste Metallschicht, im Grenzbereich von erster Metallisierungsschicht und erster elektrischer Widerstandsschicht, die erste elektrische Widerstandsschicht überlappend, galvanisch abgeschieden wird, da hierdurch eine sehr gute elektrische leitende Anbindung der ersten Metallschicht an die erste elektrische Widerstandsschicht erzielt wird. Die erste Metallschicht weist hierdurch einen sehr zuverlässigen elektrisch leitenden Kontakt mit der ersten elektrischen Widerstandsschicht auf.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste elektrische Widerstandsschicht aus einer Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen, besteht, da dann zum einen eine sehr hohe elektrische Spannungsfestigkeit erzielt wird und zum anderen die elektrische Widerstandsschicht beim galvanischen Abscheideprozess der ersten Metallschicht nicht angegriffen wird und den galvanischen Abscheideprozess der ersten Metallschicht unbeschadet übersteht.
  • Ferner erweist es sich als vorteilhaft, wenn die erste elektrische Widerstandsschicht geschlossen umlaufend um die erste Metallisierungsschicht herum aufgebracht wird, da dann das gesamte Substrat eine ortsunabhängig einheitlich hohe elektrische Spannungsfestigkeit aufweist.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste elektrische Widerstandsschicht derart auf den Randbereich der ersten Hauptseite des Isolierstoffkörpers aufgebracht wird, dass die erste elektrische Widerstandsschicht an die erste Metallisierungsschicht angrenzend angeordnet ist, da hierdurch eine gute elektrische Anbindung der ersten elektrischen Widerstandsschicht an die erste Metallisierungsschicht erzielt wird. Die erste elektrische Widerstandsschicht weist hierdurch einen sehr zuverlässigen elektrisch leitenden Kontakt mit der ersten Metallisierungsschicht auf.
  • Ferner erweist es sich als vorteilhaft, wenn zusätzlich eine zweite elektrische Widerstandsschicht auf mindestens eine Nebenseite des Isolierstoffkörpers aufgetragen wird und die zweite elektrische Widerstandsschicht mit der ersten elektrischen Widerstandsschicht verbunden ist, wobei die zweite elektrische Widerstandsschicht einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist, da hierdurch eine besonders hohe elektrische Spannungsfestigkeit erzielt wird.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallschicht, in Bereichen an denen die erste Metallisierungsschicht an einen Isolationsgraben angrenzt, die erste Metallisierungsschicht überlappend, galvanisch abgeschieden wird. Durch diese Maßnahme werden mechanische Spannungen, welche bei Temperaturschwankungen des Substrats, infolge von unterschiedlichen thermischen Ausdehnungskoeffizienten zwischen der Metallschicht und dem Isolierstoffkörper entstehen, stark reduziert.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht eine Dicke von 1 µm bis 30 µm aufweist, da dann eine gute mechanische Stabilität der ersten Metallisierungsschicht gewährleistet ist.
  • Ferner erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht Silber und/oder Kupfer enthält, da hierdurch eine hohe elektrische und thermische Leitfähigkeit der ersten Metallisierungsschicht erreicht wird.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallschicht eine Dicke von 100 µm bis 500 µm aufweist, da hierdurch eine hohe Stromtragfähigkeit erzielt wird.
  • Ferner erweist es sich als vorteilhaft, wenn beim Verfahrensschritt b) zusätzlich ein Aufbringen einer elektrisch leitenden zweiten Metallisierungsschicht auf die der ersten Hauptseite des Isolierstoffkörpers gegenüberliegend angeordneten zweiten Hauptseite des Isolierstoffkörpers erfolgt und beim Verfahrensschritt d) zusätzlich ein galvanisches Abscheiden einer zweiten Metallschicht auf der zweiten Metallisierungsschicht erfolgt. Die zweite Metallschicht dient vorzugsweise zur Verbindung des Substrats mit einer Platte oder einem Kühlkörper. Die Platte oder der Kühlkörper ist dabei mit der zweiten Metallschicht, z.B. mittels einer Sinter-, Löt- oder Klebeverbindung, mit der zweiten Metallschicht verbunden, wobei im Falle einer Klebverbindung ein elektrisch leitfähiger Klebstoff verwendet wird.
  • Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallschicht aus Kupfer besteht, da Kupfer eine hohe elektrische Leitfähigkeit besitzt.
  • Weiterhin erweist es sich als vorteilhaft, wenn Verfahrensschritt c) nach Verfahrensschritt d) durchgeführt wird, da dann die erste elektrische Widerstandsschicht auch insbesondere aus einem Material bestehen kann, das beim galvanischen Abscheideprozess der ersten Metallschicht stark angegriffen würde und den galvanischen Abscheideprozess der ersten Metallschicht nur stark angegriffen überstehen würde oder nicht überstehen würde.
  • Ferner erweist es sich als vorteilhaft, wenn die erste elektrische Widerstandsschicht derart auf den Randbereich der ersten Hauptseite des Isolierstoffkörpers aufgebracht wird, dass die erste elektrische Widerstandsschicht an die erste Metallschicht angrenzend angeordnet ist, da hierdurch auf einfache Art und Weise eine gute elektrische leitende Anbindung der ersten elektrischen Widerstandsschicht an die erste Metallschicht erzielt wird. Die erste elektrische Widerstandsschicht weist hierdurch einen sehr zuverlässigen elektrisch leitenden Kontakt mit der ersten Metallschicht auf.
  • Weiterhin erweist es sich als vorteilhaft, wenn ein direktes oder indirektes Verbinden mindestens eines Leistungshalbleiterbauelements mit der ersten Metallschicht erfolgt, da solchermaßen auf einfache Art und Weise ein Leitungshalbleitermodul hergestellt werden kann.
  • Ferner erweist es sich als vorteilhaft, wenn das jeweilige Verbinden stoffschlüssig, insbesondere mittels einer Kleb-, Sinter- oder Lötverbindung, erfolgt, da eine stoffschlüssige Verbindung, wie z.B. eine Sinter- oder Lötverbindung, eine übliche Verbindung bei Leistungshalbleitermodulen darstellt und eine Klebeverbindung mit Hilfe eines elektrisch leitfähigen Klebstoffes besonders einfach realisiert werden kann.
  • Ferner erweist es sich als vorteilhaft, wenn die erste Metallschicht, im Grenzbereich von erster Metallisierungsschicht und erster elektrischer Widerstandsschicht, die erste elektrische Widerstandsschicht überlappt, da hierdurch eine sehr gute elektrische Anbindung der ersten Metallschicht an die erster elektrischer Widerstandsschicht erzielt wird und somit eine besonders hohe elektrische Spannungsfestigkeit erreicht wird.
  • Weiterhin erweist es sich als vorteilhaft, wenn mindestens ein Leistungshalbleiterbauelement auf dem Substrat angeordnet und mit der ersten Metallschicht direkt oder indirekt verbunden ist. Hierdurch ergibt sich ein besonders zuverlässiges Leistungshalbleitermodul.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Dabei zeigen:
  • 1 ein Substratrohling nach Durchführung eines erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Schnittdarstellung,
  • 2 ein Substratrohling nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung,
  • 3 ein erfindungsgemäßes Substrat nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung,
  • 4 ein erfindungsgemäßes Leistungshalbleitermodul in Form einer schematisierten Schnittdarstellung
  • 5 ein Substratrohling nach Durchführung eines erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Ansicht von oben auf den Substartrohling und
  • 6 ein weiteres erfindungsgemäßes Leistungshalbleitermodul in Form einer schematisierten Schnittdarstellung.
  • In einem ersten Verfahrensschritt erfolgt ein Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers 1. In 1 ist ein Substratrohling 7a nach Durchführung eines weiteren erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Schnittdarstellung dargestellt. In 5 ist eine zu 1 und 2 zugehörige schematisierte Ansicht von oben auf den Substartrohling 7a dargestellt. In dem Verfahrensschritt erfolgt ein Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht 2a auf einer ersten Hauptseite 15a des Isolierstoffkörpers 1, wobei auf einen Randbereich 3 der ersten Hauptseite 15a des Isolierstoffkörpers 1 keine erste Metallisierungsschicht 2a aufgebracht wird. Der Randbereich 3 ist somit frei von der ersten Metallisierungsschicht 2a. Der Randbereich 3 reicht vorzugsweise von den den äußeren Kanten 22 des Isolierstoffkörpers 1 zugewandten Seiten 21 der ersten Metallisierungsschicht 2a bis zur den äußeren Kanten 22 des Isolierstoffkörpers 1. In 3 ist der Randbereich 3 durch strichpunktierte Linien umrandet dargestellt. Im Rahmen des Ausführungsbeispiels ist der Randbereich 3 geschlossen umlaufend um die erste Metallisierungsschicht 2a angeordnet.
  • Im Rahmen des Ausführungsbeispiels erfolgt in diesem Verfahrensschritt auch ein Aufbringen einer elektrisch leitenden zweiten Metallisierungsschicht 2b auf die der ersten Hauptseite 15a des Isolierstoffkörpers 1 gegenüberliegend angeordneten zweiten Hauptseite 15b des Isolierstoffkörpers 1. Der Isolierstoffkörper 1 ist solchermaßen zwischen der ersten und zweiten Metallisierungsschicht 2a und 2b angeordnet. Der Isolierstoffkörper 1 kann z.B. aus einer Keramik, wie z.B. Al2O3 oder AlN, bestehen und weist vorzugsweise eine Dicke von 300 µm bis 1000 µm auf. Die Metallisierungsschichten 2a und 2b können z.B. im Wesentlichen aus Kupfer und/oder Silber bzw. aus einer Kupfer- und/oder einer Silberlegierung bestehen. Weiterhin können die Metallisierungsschichten 2a und 2b z.B. Titan enthalten. Die erste Metallisierungsschicht 2a weist eine, entsprechend den beabsichtigten Verläufen der Leiterbahnen, ausgebildete Struktur auf. So weist die erste Metallisierungsschicht 2a, im Rahmen des Ausführungsbeispiels einen Isolationsgraben 16 auf, der eine erste Leiterbahn 20a von einer zweiten Leiterbahn 20b abgrenzt. Der Isolationsgraben 16 ist zwischen der ersten und der zweiten Leiterbahn 20a und 20b angeordnet. Die zweite Metallisierungsschicht 2b ist vorzugsweise unstrukturiert, kann aber ebenfalls auch strukturiert ausgeführt sein.
  • Die erste und die zweite Metallisierungsschicht 2a und 2b weisen vorzugsweise eine Dicke von 1 µm bis 30 µm auf, wobei die erste und die zweite Metallisierungsschicht 2a und 2b unterschiedliche Dicken aufweisen können.
  • Das Aufbringen der ersten und zweiten Metallisierungsschicht auf die erste und die zweite Hauptseite des Isolierstoffkörpers 1 erfolgt vorzugweise, indem zunächst eine Metallisierungspaste, die z.B. kupfer- und/oder silberhaltige Partikel, sowie z.B. Titan und ein Lösungsmittel enthält, an den Stellen an denen die Metallisierungsschicht vorhanden sein soll, auf die erste und zweite Hauptseite 15a und 15b des Isolierstoffkörpers 1 aufgetragen wird, anschließend die Metallisierungspaste z.B. bei 180°C getrocknet wird und anschließend in einem Ofen, vorzugsweise in einem Vakuum, vorzugsweise auf ca. 1000°C erhitzt wird und solchermaßen gebrannt wird.
  • Es sei an dieser Stelle angemerkt, dass es sich bei den 1 bis 6 um schematisierte Darstellungen handelt und insbesondere die Schichtdicken nicht maßstabsgerecht dargestellt sind.
  • In 2 ist der Substratrohling 7a nach Durchführung eines weiteren im Rahmen des Ausführungsbeispiels durchgeführten Verfahrensschritts in Form einer schematisierten Schnittdarstellung dargestellt. In dem Verfahrensschritt erfolgt ein Aufbringen einer ersten elektrischen Widerstandsschicht 4a auf den Randbereich 3 der ersten Hauptseite 15a des Isolierstoffkörpers 1. Die erste elektrische Widerstandsschicht 4a wird dabei vorzugsweise geschlossen umlaufend um die erste Metallisierungsschicht 2a herum aufgebracht. Die erste elektrische Widerstandsschicht 4a wird vorzugsweise an die erste Metallisierungsschicht angrenzend auf den Randbereich 3 der ersten Hauptseite 15a des Isolierstoffkörpers 1 aufgebracht. Die erste elektrische Widerstandsschicht 4a weist vorzugsweise eine im Wesentlichen gleiche Dicke, insbesondere eine gleiche Dicke, wie die die erste Metallisierungsschicht 2a auf.
  • Im Rahmen des Ausführungsbeispiels wird zusätzlich eine zweite elektrische Widerstandsschicht 4b auf den Nebenseiten 12a, 12b, 12c und 12d des Isolierstoffkörpers 1 aufgetragen. Die zweite elektrische Widerstandsschicht 4b ist mit der ersten elektrischen Widerstandsschicht 4a verbunden. Die zweite elektrische Widerstandsschicht 4b weist vorzugsweise eine im Wesentlichen gleiche Dicke, insbesondere eine gleiche Dicke, wie die erste elektrische Widerstandsschicht 4a auf. Die zweite elektrische Widerstandsschicht 4b ist vorzugsweise einstückig mit der ersten elektrischen Widerstandsschicht 4a ausgebildet.
  • Es sei an dieser Stelle angemerkt, dass die erste und zweite Hauptseite 15a und 15b des Isolierstoffkörpers 1 gegenüber den Nebenseiten 12a, 12b, 12c und 12d des Isolierstoffkörpers 1 einen größeren Flächeninhalt aufweisen.
  • Im Randbereich des Isolierstoffkörpers können im Betrieb besonderes starke elektrische Feldstärken auftreten, die zu elektrischen Überschlägen vom Substrat zu den das Substrat umgebenden Bauteilen (z.B. Kühlkörper etc.) führen können.
  • Die erste und die zweite elektrische Widerstandsschicht 4a und 4b weisen deshalb einen elektrische feldstärkeabhängigen elektrischen Widerstand auf. Der jeweilige elektrische Widerstand der Widerstandsschicht 4a und 4b sinkt, wenn die jeweilige Widerstandsschicht einer entsprechend hohen elektrischen Feldstärke ausgesetzt ist. Das elektrische Feld verläuft dabei z.B. von der ersten Metallisierungsschicht 2a bzw. von der ersten Metallschicht 5 durch die erste und die zweite elektrische Widerstandsschicht 2a und 2b zur zugehörigen Potentialsenke, d.h. z.B. zum Kühlkörper.
  • Die erste und die zweite elektrische Widerstandsschicht 4a und 4b weisen, wenn keine hohe elektrische Feldstärke vorhanden ist, vorzugsweise einen spezifischen elektrischen Widerstand größer als 1010 Ωm auf, der wenn eine entsprechend hohe elektrische Feldstärke vorhanden ist, stark sinkt.
  • Die erste und die zweite elektrische Widerstandsschicht 4a und 4b bestehen vorzugsweise aus einer Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen. Das Polymer besteht vorzugsweise aus Silikon. Die Partikel bestehen vorzugsweise aus dotiertem Zinkoxid. Das Zinkoxid ist dabei vorzugsweise mit Bismut, Antimon, Mangan und/oder Kobalt dotiert. Durch die Verwendung der oben beschriebenen Matrix aus mindestens einem elektrisch isolierendem Polymer, die mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen, gefüllt ist, zur Ausbildung der ersten und zweiten elektrischen Widerstandsschicht, wird zum einen eine sehr hohe elektrische Spannungsfestigkeit erzielt und zum anderen weist die mit Partikeln gefüllte Matrix den großen Vorteil auf, dass es beim nachfolgenden galvanischen Abscheideprozess der ersten Metallschicht nicht angegriffen wird und den galvanischen Abscheideprozess der ersten Metallschicht unbeschadet übersteht. Somit können die erste und die gegebenenfalls vorhandene zweite elektrische Widerstandsschicht schon vor dem galvanischen Abscheideprozess auf den Isolierstoffkörper 1 aufgebracht werden, was eine besonders einfache und besonders rationelle Herstellung des Substrats ermöglicht. Durch die Verwendung der oben beschriebenen Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen, sinkt der elektrische Widerstand der ersten und zweiten elektrischen Widerstandsschicht bei entsprechend hohen elektrischen Feldstärken (z.B. größer 1000V/mm) um mehrere Größenordnungen, wodurch elektrische Überschläge vermieden werden können.
  • Selbstverständlich müssen die erste und die zweite elektrische Widerstandsschicht nicht notwendigerweise der oben beschrieben Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen bestehen, sondern können auch aus anderen Materialien bestehen, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen.
  • In 3 ist der Substratrohling 7a nach Durchführung eines weiteren Verfahrensschritts in Form einer schematisierten Schnittdarstellung dargestellt. In dem Verfahrensschritt erfolgt ein galvanisches Abscheiden einer ersten Metallschicht 5 auf der ersten Metallisierungsschicht 2a, d.h. im Rahmen des Ausführungsbeispiels, auf der ersten und zweiten Leiterbahn 20a und 20b. Weiterhin erfolgt im Rahmen des Ausführungsbeispiels ein galvanisches Abscheiden einer zweiten Metallschicht 6 auf der zweiten Metallisierungsschicht 2b. Hierzu wird der Substratrohling 7a in einem mit einer Galvanisierflüssigkeit gefüllten Behälter getaucht und die erste und zweite Metallisierungsschicht 2a und 2b mit dem negativen Pol einer elektrischen Spannungsquelle elektrisch leitend verbunden und eine in der Galvanisierflüssigkeit angeordnete Elektrode mit dem positiven Pol der elektrischen Spannungsquelle elektrische leitend verbunden, so dass ein elektrischer Strom zu fließen beginnt und sich die erste Metallschicht 5 auf der ersten und zweiten Leiterbahn 20a und 20b abscheidet und sich die zweite Metallschicht 6 auf der zweiten Metallisierungsschicht 2b abscheidet. Die Galvanisierflüssigkeit enthält dabei im Rahmen des Ausführungsbeispiels Kupferionen, so dass die erste und zweite Metallschicht 5 und 6 beim Ausführungsbeispiel aus Kupfer bestehen.
  • Die erste Metallschicht 5 wird vorzugsweise, im Grenzbereich 9 von erster Metallisierungsschicht 5 und erster elektrischer Widerstandsschicht 4, die erste elektrische Widerstandsschicht überlappend, galvanisch abgeschieden. Infolge überlappt die erste Metallschicht 5, nach dem galvanischen Abscheiden der ersten Metallschicht 5, im Grenzbereich 9 von erster Metallisierungsschicht 5 und erster elektrischer Widerstandsschicht 4a, die erste elektrische Widerstandsschicht 4a. Hierdurch wird eine sehr gute elektrische Anbindung der ersten Metallschicht 5 an die erste elektrischer Widerstandsschicht 4a erzielt.
  • Weiterhin wird die erste Metallschicht 5 vorzugsweise, in Bereichen 8 an denen die erste Metallisierungsschicht 2a an einen Isolationsgraben, wie z.B. den Isolationsgraben 16 angrenzt, die erste Metallisierungsschicht 2a überlappend, galvanisch abgeschieden. Infolge davon überlappt die erste Metallschicht 5, nach dem galvanischen Abscheiden der ersten Metallschicht 5, in Bereichen 8 an denen die erste Metallisierungsschicht 2a an einen Isolationsgraben angrenzt, die erste Metallisierungsschicht 2a und reicht in den Bereichen 8 an denen die erste Metallisierungsschicht 2a an einen Isolationsgraben abgrenzt, bis zum Isolierstoffkörper 1. Die erste Metallschicht 5 ist dabei nicht stoffschlüssig mit dem Isolierstoffkörper 1 verbunden. Beim Betrieb eines Leistungshalbleitermoduls ist das Substrat häufig starken Temperaturschwankungen unterworfen. Durch diese Maßnahme werden mechanische Spannungen, welche bei Temperaturschwankungen des Substrats, infolge von unterschiedlichen thermischen Ausdehnungskoeffizienten zwischen der Metallschicht und dem Isolierstoffkörper entstehen, stark reduziert. Die Reduktion der mechanischen Spannungen erfolgt dabei homogen über die gesamte Länge der Leiterbahnen, was besonders vorteilhaft ist. Die mechanische Spannungsreduktion wird erreicht, da die erste Metallschicht 5 keinen schafkantigen mechanischen Kontakt mit dem Isolierstoffkörper 1 aufweist und folglich die Bereiche 8 an denen die erste Metallisierungsschicht 2a an einen Isolationsgraben angrenzen, die mechanischen Spannungen elastisch und plastisch aufnehmen können. Das aus dem Stand der Technik, bei konventioneller Herstellung eines Substrats, bekannte Einbringen von sogenannten Dimpels, zur Reduktion der mechanischen Spannungen, kann entfallen. Dimpels weisen zudem den Nachteil auf, dass diese nur eine punktuelle mechanische Spannungsreduktion ermöglichen und somit keine homogen über die gesamte Länge der Leiterbahnen wirkende mechanische Spannungsreduktion ermöglichen. Weiterhin werden durch die Verwendung von Dimples die verfügbare Leiterbahnfläche sowie der Leiterbahnquerschnitt reduziert.
  • Die erste und zweite Metallschicht 5 und 6 weisen vorzugsweise eine Dicke von 100 µm bis 500 µm auf. Die Dicken der ersten und zweiten Metallschicht 5 und 6 brauchen nicht notwendigerweise gleich sein. Da beim Ausführungsbeispiel die Dicke der zweiten Metallschicht 6 kleiner ist als die Dicke der ersten Metallschicht 5 wird beim Ausführungsbeispiels beim galvanischen Abscheiden, wenn die zweite Metallschicht 6 die vorgesehene Dicke erreicht hat, die elektrische Verbindung der zweiten Metallisierungsschicht 2b zur Spannungsquelle unterbrochen, so dass beim weiteren galvanischen Abscheiden nur noch die erste Metallschicht 5 wächst bis diese die vorgesehene Dicke erreicht hat.
  • Es sind aber auch noch andere Verfahren um unterschiedliche Abscheidehöhen zu erhalten möglich, so kann z.B. auch nachdem die zweite Metallschicht 6 die vorgesehene Dicke erreicht hat, das galvanische Abscheiden unterbrochen werden und auf die zweite Metallschicht 6 ein elektrisch nicht leitender Lack aufgebracht werden und anschließend das galvanische Abscheiden fortgesetzt werden bis die erste Metallschicht 5 die vorgesehene Höhe erreicht hat, wobei aufgrund des auf der zweiten Metallschicht 6 aufgebrachten Lacks, die zweite Metallschicht 6 dabei nicht weiter wächst.
  • Die auf den breiten Leiterbahnen 20a und 20b angeordnete erste Metallschicht 5 verstärkt die Leiterbahnen 20a und 20b, so dass zum Tragen von Lastströmen fähige Leiterbahnen entstehen, durch die Lastströme mit entsprechend hoher Stromstärke fließen können.
  • Zur Herstellung eines erfindungsgemäßen Leitungshalbleitermoduls 26 erfolgt anschließend in einem weiteren Verfahrensschritt, was in 4 dargestellt ist, ein direktes oder indirektes Verbinden mindestens eines Leistungshalbleiterbauelements mit der ersten Metallschicht 5. Im Rahmen des Ausführungsbeispiels werden das beispielhaft als IGBT ausgebildete erste Leistungshalbleiterbauelement 18 und das beispielhaft als Diode ausgebildete zweite Leistungshalbleiterbauelement 19 mit der ersten Metallschicht 5 direkt verbunden. Das Verbinden des ersten Leistungshalbleiterbauelements 18 erfolgt dabei in einem ersten Teilverfahrensschritt und das Verbinden des zweiten Leistungshalbleiterbauelements 19 in einem zweiten Teilverfahrensschritt. Der erste Teilverfahrensschritt kann dabei vor dem zweiten Teilverfahrensschritt, gleichzeitig mit dem zweiten Teilverfahrensschritt oder nach dem zweiten Teilverfahrensschritt erfolgen.
  • Im Rahmen des Ausführungsbeispiels werden dabei gemäß 4 das erste Leistungshalbleiterbauelement 18 und das zweite Leistungshalbleiterbauelement 19 mit der auf der ersten Metallschicht 5 mittels einer Klebe-, Sinter- oder Lötverbindung direkt miteinander verbunden, so dass zwischen den Leistungshalbleiterbauelementen 18 und 19, und der ersten Metallschicht 5 eine Klebstoff-, Sinter- oder Lötschicht 14 angeordnet ist. Im Falle einer Klebeverbindung wird diese mit Hilfe eines elektrisch leitfähigen Klebstoffs realisiert werden. Die Sinterschicht besteht vorzugsweise zumindest im Wesentlichen aus Silber oder Kupfer und die jeweilige Lötschicht zumindest im Wesentlichen aus Zinn.
  • Es sei an dieser Stelle angemerkt, dass gegebenenfalls auf der ersten Metallschicht 5 noch zusätzlich mindestens eine weitere Metallschicht angeordnet sein kann, die z.B. galvanisch auf der ersten Metallschicht 5 abgeschieden worden sein kann, wobei im Sinne der Erfindung unter einem indirekten Verbinden des mindestens einen Leistungshalbleiterbauelements mit der ersten Metallschicht 5 ein Verbinden des mindestens einen Leistungshalbleiterbauelements mit der ersten Metallschicht 5 über mindestens eine weitere Metallschicht verstanden wird. So kann z.B. auf der ersten Metallschicht 5 mindestens noch eine weitere z.B. mindestens im Wesentlichen aus Silber bestehende Metallschicht vorhanden sein. Insbesondere im Falle einer Sinterverbindung kann es eventuell notwendig sein, z.B. eine weitere Metallschicht, welche als Haftverbindungsschicht funktioniert, auf der ersten Metallschicht 5 vorzusehen.
  • In 6 ist ein weiteres Ausführungsbeispiel der Erfindung, das im Wesentlichen dem Ausführungsbeispiel der Erfindung gemäß 4 entspricht dargestellt, wobei im Unterschied zum Ausführungsbeispiel gemäß 4 beim Ausführungsbeispiel gemäß 6, bei der Herstellung des Substrat 7‘ für das Leistungshalbleitermodul 26‘ zuerst das galvanische Abscheiden der ersten Metallschicht 5 auf der ersten Metallisierungsschicht 2a und gegebenenfalls das galvanische Abscheiden der zweiten Metallschicht 5 auf der zweiten Metallisierungsschicht 2b erfolgt und erst danach das Aufbringen der ersten elektrischen Widerstandsschicht 4a‘ auf den Randbereich 3 der ersten Hauptseite 15a des Isolierstoffkörpers 1 und gegebenenfalls zusätzlich das Aufbringen der zweiten elektrische Widerstandsschicht 4b auf mindestens einer Nebenseite des Isolierstoffkörpers 1 erfolgt, wobei die zweite elektrische Widerstandsschicht 4b mit der ersten elektrischen Widerstandsschicht 4a‘ verbunden ist. Bei diesem Ausführungsbeispiel der Erfindung kann die erste elektrische Widerstandsschicht 4a‘ auch insbesondere aus einem Material bestehen, dass beim galvanischen Abscheideprozess der ersten Metallschicht 5 stark angegriffen würde und den galvanischen Abscheideprozess der ersten Metallschicht 5 nur stark angegriffen überstehen würde oder nicht überstehen würde. Die erste und zweite elektrische Widerstandsschicht 4a‘ und 4b bestehen im Rahmen des Ausführungsbeispiels vorzugsweise auch bei dieser Ausbildung der Erfindung aus einer Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen. Das Polymer besteht vorzugsweise aus Silikon. Die Partikel bestehen vorzugsweise aus dotiertem Zinkoxid. Das Zinkoxid ist dabei vorzugsweise mit Bismut, Antimon, Mangan und/oder Kobalt dotiert. Die erste elektrische Widerstandsschicht 4a‘ wird dabei vorzugsweise an die erste Metallschicht 5 angrenzend auf den Randbereich 3 der ersten Hauptseite 15a des Isolierstoffkörpers 1 aufgebracht. Hierdurch wird auf einfache Art und Weise eine elektrische Anbindung der ersten elektrischen Widerstandsschicht 4a‘ an die erste Metallschicht 5 erzielt. Ansonsten können die erste elektrischer Widerstandsschicht 4a‘ und die zweite elektrische Widerstandsschicht 4b bei diesem Ausführungsbeispiel der Erfindung genauso ausgebildet sein wie die erste elektrischer Widerstandsschicht 4a und die zweite elektrische Widerstandsschicht 4b bei dem Ausführungsbeispiel der Erfindung gemäß 4.
  • Es sei an dieser Stelle angemerkt, dass gleiche Elemente in den Figuren mit den gleichen Bezugszeichen versehen sind.
  • Weiterhin sei an dieser Stelle angemerkt, dass die erste elektrische Widerstandsschicht 4a und 4a‘ vorzugsweise elektrisch leitend mit der ersten Metallschicht 5 verbunden ist. Die elektrisch leitende Verbindung braucht dabei nicht unbedingt mittels eines direkten elektrisch leitenden Kontakts zwischen erster elektrischer Widerstandsschicht 4a und 4a‘ und erster Metallschicht 5 bzw. erster Metallisierungsschicht 2a realisiert sein, sondern kann dabei z.B. auch mittels einer elektrisch leitenden Bondverbindung zwischen erster elektrischer Widerstandsschicht 4a und 4a‘ und erster Metallschicht 2a realisiert sein.
  • Weiterhin ist vorzugsweise die erste elektrisch Widerstandsschicht 4a und 4a‘ und/oder vorzugsweise die zweite elektrisch Widerstandsschicht 4b elektrisch leitend mit der zweiten Metallschicht 6 verbunden. Die elektrisch leitende Verbindung kann dabei z.B. mittels einer elektrisch leitenden Bondverbindung realisiert sein.
  • Weiterhin kann, was in 4 dargestellt ist, vor dem galvanischen Abscheiden der ersten Metallschicht 5 (beim Verfahrensschritt c)) gegebenenfalls zusätzlich eine dritte elektrisch Widerstandsschicht 4c auf einen Randbereich 3 der zweiten Hauptseite 15b des Isolierstoffkörpers 1 aufgebracht werden, wobei die dritte elektrische Widerstandsschicht 4c einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist und vorzugsweise aus dem gleichen Material besteht wie die erste und zweite elektrische Widerstandsschicht 4a und 4b. Die dritte elektrische Widerstandsschicht 4c ist mit der zweiten elektrischen Widerstandsschicht 4b verbunden. Die dritte elektrische Widerstandsschicht 4c weist vorzugsweise eine im Wesentlichen gleiche Dicke, insbesondere eine gleiche Dicke, wie die erste elektrische Widerstandsschicht 4a auf. Die dritte elektrische Widerstandsschicht 4c ist vorzugsweise einstückig mit der ersten und zweiten elektrischen Widerstandsschicht 4a und 4b ausgebildet. Die dritte elektrische Widerstandsschicht 4c weist eine elektrisch leitende Verbindung mit der zweiten Metallschicht 6 auf und insbesondere einen elektrisch leitenden Kontakt mit der zweiten Metallisierungsschicht 2b auf. Die dritte elektrische Widerstandsschicht 4c weist vorzugsweise einen elektrisch leitenden Kontakt mit der zweiten Metallschicht 6 auf. Die dritte elektrische Widerstandsschicht 4c kann auch, z.B. mittels einer elektrisch leitenden Bondverbindung, mit der zweiten Metallschicht 6 elektrisch leitend verbunden sein.
  • Weiterhin kann, was in 6 dargestellt ist, nach dem galvanischen Abscheiden der ersten Metallschicht 5 gegebenenfalls zusätzlich eine dritte elektrisch Widerstandsschicht 4c auf einen Randbereich 3 der zweiten Hauptseite 15b des Isolierstoffkörpers 1 aufgebracht werden, wobei die dritte elektrische Widerstandsschicht 4c einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist und vorzugsweise aus dem gleichen Material besteht wie die erste und zweite elektrisch Widerstandsschicht 4a und 4b. Die dritte elektrische Widerstandsschicht 4c ist mit der zweiten elektrischen Widerstandsschicht 4b verbunden. Die dritte elektrische Widerstandsschicht 4c weist vorzugsweise eine im Wesentlichen gleiche Dicke, insbesondere eine gleiche Dicke, wie die erste elektrische Widerstandsschicht 4a auf. Die dritte elektrische Widerstandsschicht 4c ist vorzugsweise einstückig mit der ersten und zweiten elektrischen Widerstandsschicht 4a und 4b ausgebildet. Die dritte elektrische Widerstandsschicht 4c weist eine elektrisch leitende Verbindung mit der zweiten Metallschicht 6 auf und insbesondere einen elektrisch leitenden Kontakt mit der zweiten Metallschicht 6 auf. Die dritte elektrische Widerstandsschicht 4c kann auch, z.B. mittels einer elektrisch leitenden Bondverbindung, mit der zweiten Metallschicht 6 elektrisch leitend verbunden sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 10063714 A1 [0005]
    • EP 1063700 A2 [0006]

Claims (15)

  1. Verfahren zur Herstellung eines Substrats (7) für mindestens ein Leistungshalbleiterbauelement (18, 19) mit folgenden Verfahrensschritten: a) Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers (1), b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht (2a) auf einer ersten Hauptseite (15a) des Isolierstoffkörpers (1), wobei auf einen Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1) keine erste Metallisierungsschicht (2a) aufgebracht wird, c) Aufbringen einer ersten elektrischen Widerstandsschicht (4a) auf den Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1), wobei die erste elektrische Widerstandsschicht (4a) einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist und d) galvanisches Abscheiden einer ersten Metallschicht (5) auf der ersten Metallisierungsschicht (2a).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Metallschicht (5), im Grenzbereich (9) von erster Metallisierungsschicht (2a) und erster elektrischer Widerstandsschicht (4a), die erste elektrische Widerstandsschicht (4a) überlappend, galvanisch abgeschieden wird.
  3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste elektrische Widerstandsschicht aus einer Matrix aus mindestens einem elektrisch isolierendem Polymer gefüllt mit Partikeln, die einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweisen, besteht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste elektrische Widerstandsschicht (4a) geschlossen umlaufend um die erste Metallisierungsschicht (2a) herum aufgebracht wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die erste elektrische Widerstandsschicht (4a) derart auf den Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1) aufgebracht wird, dass die erste elektrische Widerstandsschicht (4a) an die erste Metallisierungsschicht (2a) angrenzend angeordnet ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass beim Verfahrensschritt b) zusätzlich eine zweite elektrische Widerstandsschicht (4b) auf mindestens eine Nebenseite (12a, 12b, 12c, 12c) des Isolierstoffkörpers (1) aufgetragen wird und die zweite elektrische Widerstandsschicht (4b) mit der ersten elektrischen Widerstandsschicht (4a) verbunden ist, wobei die zweite elektrische Widerstandsschicht (4b) einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallschicht (5), in Bereichen (8) an denen die erste Metallisierungsschicht (2a) an einen Isolationsgraben (16) angrenzt, die erste Metallisierungsschicht (2a) überlappend, galvanisch abgeschieden wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die erste Metallisierungsschicht (2a) eine Dicke von 1 µm bis 30 µm aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste elektrische Widerstandsschicht (4a) eine im Wesentlichen gleiche Dicke wie die die erste Metallisierungsschicht (2a) aufweist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallschicht (5) eine Dicke von 100 µm bis 500 µm aufweist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass beim Verfahrensschritt b) zusätzlich ein – Aufbringen einer elektrisch leitenden zweiten Metallisierungsschicht (2b) auf die der ersten Hauptseite (15a) des Isolierstoffkörpers (1) gegenüberliegend angeordneten zweiten Hauptseite (15b) des Isolierstoffkörpers (1) erfolgt, und dass beim Verfahrensschritt d) zusätzlich ein – galvanisches Abscheiden einer zweiten Metallschicht (6) auf der zweiten Metallisierungsschicht (2b) erfolgt.
  12. Verfahren nach Anspruch 1, 3, 4 oder nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass Verfahrensschritt c) nach Verfahrensschritt d) durchgeführt wird.
  13. Verfahren nach Anspruch 12 dadurch gekennzeichnet, dass die erste elektrische Widerstandsschicht (4a‘) derart auf den Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1) aufgebracht wird, dass die erste elektrische Widerstandsschicht (4a‘) an die erste Metallschicht (5) angrenzend angeordnet ist.
  14. Substrat für mindestens ein Leistungshalbleiterbauelement (18, 19), wobei das Substrat (7, 7‘) einen elektrisch nicht leitenden Isolierstoffkörper (1) und eine auf einer ersten Hauptseite (15a) des Isolierstoffkörpers (1) angeordnete strukturierte elektrisch leitende erste Metallisierungsschicht (2a) aufweist, wobei auf einem Randbereich (3) der ersten Hauptseite (15a) des Isolierstoffkörpers (1) keine erste Metallisierungsschicht (2a) angeordnet ist, wobei eine erste elektrische Widerstandsschicht (4a, 4a‘) auf dem Randbereich der ersten Hauptseite (15a) des Isolierstoffkörpers (1) angeordnet ist, wobei die erste elektrische Widerstandsschicht (4a) einen elektrische feldstärkeabhängigen elektrischen Widerstand aufweist, wobei eine erste Metallschicht (5) auf der ersten Metallisierungsschicht (2a) angeordnet ist.
  15. Substrat nach Anspruch 14, dadurch gekennzeichnet, dass die erste Metallschicht (5), im Grenzbereich (9) von erster Metallisierungsschicht (2a) und erster elektrischer Widerstandsschicht (4a), die erste elektrische Widerstandsschicht (4a) überlappt.
DE102012210306.6A 2012-06-19 2012-06-19 Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement Active DE102012210306B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102012210306.6A DE102012210306B4 (de) 2012-06-19 2012-06-19 Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102012210306.6A DE102012210306B4 (de) 2012-06-19 2012-06-19 Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement

Publications (2)

Publication Number Publication Date
DE102012210306A1 true DE102012210306A1 (de) 2013-12-19
DE102012210306B4 DE102012210306B4 (de) 2017-10-05

Family

ID=49668045

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012210306.6A Active DE102012210306B4 (de) 2012-06-19 2012-06-19 Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement

Country Status (1)

Country Link
DE (1) DE102012210306B4 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1063700A2 (de) 1999-06-22 2000-12-27 Siemens Aktiengesellschaft Substrat für Hochspannungsmodule
DE10063714A1 (de) 2000-12-20 2002-07-04 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit
EP2337070A1 (de) * 2009-12-17 2011-06-22 ABB Technology AG Elektronische Vorrichtung mit nichtlinearer resistiver Feldabstufung und Verfahren zu ihrer Herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1063700A2 (de) 1999-06-22 2000-12-27 Siemens Aktiengesellschaft Substrat für Hochspannungsmodule
DE10063714A1 (de) 2000-12-20 2002-07-04 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit
EP2337070A1 (de) * 2009-12-17 2011-06-22 ABB Technology AG Elektronische Vorrichtung mit nichtlinearer resistiver Feldabstufung und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
DE102012210306B4 (de) 2017-10-05

Similar Documents

Publication Publication Date Title
DE102014116383B4 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE112018005978T5 (de) Halbleitervorrichtung
DE102012206758B3 (de) Verfahren zur Herstellung eines Substrats und ein Leistungshalbleitermodul mit einem Substrat für mindestens ein Leitungshalbleiterbauelement
DE102016104844B4 (de) Verfahren zur Herstellung eines Chipverbunds
DE112019005155B4 (de) Halbleitervorrichtung
DE102009033321A1 (de) Leistungshalbleitervorrichtung
DE102012222791A1 (de) Verfahren zur Kontaktierung eines Halbleiters und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen
DE102009002065A1 (de) Modul mit stabiler Lötverbindung
AT512525A4 (de) Leiterplatte, insbesondere für ein Leistungselektronikmodul, umfassend ein elektrisch leitfähiges Substrat
DE102013226544A1 (de) Halbleitervorrichtung
DE102011088218A1 (de) Elektronisches Leistungsmodul mit thermischen Kopplungsschichten zu einem Entwärmungselement
DE102016212506A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016226231A1 (de) Isolierte sammelschiene, verfahren zum herstellen einer isolierten sammelschiene und elektronisches gerät
DE102013200526B4 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE112018004816T5 (de) Leistungsmodul, verfahren zur herstellung desselben und leistungswandler
DE102013217801B4 (de) Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
EP3281218A1 (de) Verfahren zur elektrischen kontaktierung eines bauteils mittels galvanischer anbindung eines offenporigen kontaktstücks und entsprechendes bauteilmodul
DE102013113917B4 (de) Verfahren zum Fertigen eines Schichtstapels, elektronisches Bauelement und Schichtstapel
DE102012215656B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102012213555B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102016103967B4 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102012210306B4 (de) Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement
DE102008026347B4 (de) Leistungselektronische Anordnung mit einem Substrat und einem Grundkörper
DE102020127606B4 (de) Leistungselektronische Schalteinrichtung mit einer Wärmeleiteinrichtung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final