DE10063714A1 - Leistungshalbleitermodul mit hoher Isolationsfestigkeit - Google Patents

Leistungshalbleitermodul mit hoher Isolationsfestigkeit

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Abstract

Leistungshalbleitermodul, bestehend aus einem beidseitig metallkaschierten keramischen Substrat, mindestens einem Halbleiterbauelement, zur Kontaktierung benötigten Anschlüssen sowie einem Gehäuse, wobei das keramische Substrat neben der Basisisolierung (der Isolation zur Umgebung) auch eine Funktionsisolierung (Isolierung verschiedener Bereiche auf einer strukturierten und mit Bauelementen versehenen Fläche) bereitstellt. DOLLAR A Das keramische Substrat weist eine metallische Kaschierung (2 bzw. 5) auf, das die erste (4) bzw. zweite (7) Oberfläche der Keramik (1) nur teilweise bedeckt, wobei der Abstand des Metallrandes (3) der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik kleiner ist als der Abstand des Metallisierungsrandes (6) der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik und dies als Erhöhung der Isolationsfestigkeit der Basisisolierung des Substrates wirkt.

Description

Die Erfindung betrifft ein Leistungshalbleitermodul bestehend aus einem beidseitig metallkaschierten keramischen Substrat, mindestens einem Halbleiterbauelement, zur Kontaktierung benötigten Anschlüssen sowie einem Gehäuse. Derartige Leistungshalbleitermodule mit oder ohne Grundplatte bieten gegenüber diskreten Leistungsschaltern (z. B. Scheibenzellen, TO220) den großen Vorteil der inneren Isolierung gegenüber der Wärmesenke. Diese innere Isolierung wird durch den Einsatz von beidseitig metallkaschierten keramischen Substraten erreicht, die eine hohe Isolationsfestigkeit mit einer großen Wärmeleitfähigkeit verbinden. Sie erlauben den effizienten Aufbau von Leistungsschaltungen, da sie neben der Basisisolierung (der Isolation zur Umgebung) auch eine Funktionsisolierung (Isolierung verschiedener Bereiche auf einer strukturierten und mit Bauelementen versehenen Fläche) bereitstellen.
Die Definitionen der verwendeten Fachbegriffe finden sich in "Kapitel D1 bei König, Rao, Teilentladungen in Betriebsmitteln der Energietechnik, VDE- Verlag 1993 ISBN 3-8007- 1764-6"
Leistungshalbleitermodule, die Ausgangspunkt dieser Erfindung sind, sind hinlänglich bekannt. Aus der DE 196 51 632 Leistungshalbleitermodule mit keramischen Substraten sowie einer Grundplatte bekannt, aus der EP 0 750 345 sowie der DE 197 00 963 sind Leistungshalbleitermodule mit keramischen Substraten ohne Grundplatte bekannt, druckkontaktierte Aufbauten mit keramischen Substraten sind aus der DE 43 10 466 bekannt
All diesen Ausgestaltungen von Leistungshalbleitermodulen nach dem Stand der Technik ist gemeinsam die Verwendung eines beidseitig metallkaschierten keramischen Substrats, hergestellt z. B. durch eine Spinellbindung zwischen Aluminiumoxid (Al2O3) und Kupferoxid nach dem "Direct Copper Bonding" (DCB)- Verfahren beispielsweise nach EP 0 627 760 oder durch ein Aktivlötverfahren "Active Metal Brazing" (AMB). Neben Kupfer sind grundsätzlich auch Aluminium oder Silber als Metallisierungen denkbar. In Verbindung mit Aluminiumnitrit (AIN) als Keramikmaterial sind auch Verfahren in der Entwicklung, bei denen durch einen Sinterprozeß eine Aluminium- Schicht auf das Keramikmaterial aufgebracht wird. Dabei kann auch nachträglich auf diese Aluminium- Schicht eine weitere Metallschicht z. B. aus Kupfer aufgelötet oder abgeschieden werden.
Weiterhin typisch für derartige Leisungshalbleitermodule ist eine Verfüllung z. B. mit einem Monomer des Silikonkautschuks, der nach Entgasen polymerisiert wird. Durch diesen Silikonkautschuk wird hauptsächlich die Funktionsisolierung hergestellt.
Bei allen bekannten Ausgestaltungen dieser Substrate ist die metallisch kaschierte Fläche in ihrer Ausdehnung kleiner als die Fläche der Keramik, dadurch ergibt sich in den Randbereichen der Substrate eine nicht kaschierte Fläche. Typischerweise ist die Breite dieser Fläche und damit der Abstand des Randes der metallischen Kaschierung zum Rand der Keramik auf der ersten mit Bauelementen bestückten, dem Kühlkörper bzw. der Grundplatte abgewandten Oberfläche sowie auf der zweiten dem Kühlkörper bzw. der Grundplatte zugewandten Oberfläche identisch. Alternativ besitzt der Rand der Kaschierung der zweiten Oberfläche einen geringeren Abstand vom Rand der Keramik als der der ersten Oberfläche. Dies ist dadurch begründet, dass z. B. in druckkontaktierten Leistungshalbleitermodulen, bei denen ein guter thermischer Kontakt zu einem Kühlkörper vorrangiges Ziel der Entwicklung ist, im Randbereich Druckkräfte auf das Substrat wirken. Um einen Bruch der Keramik zu vermeiden, wird die zweite Kaschierung bis nahe an den Rand der Keramik aufgebracht.
An die Isolationsfestigkeit der Basisisolierung werden im allgemeinen deutlich höhere Anforderungen gestellt als an die Funktionsisolierung. So fordert die IEC 1287 für die Basisisolierung eine Prüfspannung von:
wobei Um die maximale, ständig wiederkehrende Spannung in der Schaltung repräsentiert. Die Spannung Uiso,rms ist bei der Prüfung des Bauelements für eine Minute anzulegen. Für die Isolationsfähigkeit der Basisisolierung ist die Ausgestaltung des Randbereiches der Keramik entscheidend.
Der Randbereich des Substrates ist nach dem Stand der Technik derart ausgestaltet, dass die Breite der Fläche zwischen dem Rand der ersten Metallkaschierung und dem Rand der Keramik gleich oder größer ist als die Breite der Fläche zwischen dem Rand der zweiten Metallkaschierung und dem Rand der Keramik. Dies hat nachteilige Auswirkungen auf die Isolationsfähigkeit der Basisisolationsfähigkeit des Substrates.
Die beiden Metallkaschierungen auf der Keramikoberfläche wirken wie ein Plattenkondensator mit der Keramik als Dielektrikum zwischen den Platten. Typischerweise liegt die zweite Metallkaschierung auf einer Grundplatte oder einem Kühlkörper und damit auf Erdpotential. Die erste Metallkaschierung liegt bei Leistungshalbleitermodulen für höhere Spannungen zumindest partiell auf einem Potential von einigen Kilovolt. Durch die Anordnung des Leistungshalbleitermoduls auf einem normalerweise metallischen Kühlkörper auf Erdpotential ergibt sich ein stark inhomogener Feldverlauf des elektrischen Feldes im Aussenbereich des Plattenkondensators. Eine hohe Dichte von Äquipotentiallinien repräsentiert einen Bereich hoher Feldstärke. Entscheidend für die Isolationsfähigkeit der Basisisolierung des unkaschierten Randbereiches der Keramik ist die Feldstärke direkt an der Oberfläche und tangential zu dieser verlaufend. Diese Feldstärke wird repräsentiert durch den tangentialen Abstand der Äquipotentiallinien.
Die höchste Äquipotentiallinien-Dichte an der Keramikoberfläche und damit der für die Isolationsfestigkeit der Basisisolierung kritischste Bereich befindet sich an der ersten Oberfläche der Keramik unmittelbar anschließend an die Fläche der ersten Metallkaschierung.
Bei der Ausgestaltung des Randbereiches derart, dass der Abstand der Metallkaschierung vom Rand der Keramik auf der ersten und zweiten Oberfläche identisch ist, hat bei üblichen Randbreiten dieser Abstand keinerlei Einfluß auf die Feldstärke bzw. die Dichte der Äquipotentiallinien und damit auf die Isolationsfestigkeit der Basisisolierung des Leistungshalbleitermoduls.
Bei der Ausgestaltung des Randbereiches derart, dass der Abstand der Metallkaschierung vom Rand der Keramik auf der ersten Oberfläche größer ist als der Abstand der Metallkaschierung auf der zweiten Oberfläche, ergibt sich ein höhere Dichte der Äquipotentiallinien auf der ersten Oberfläche und damit eine Verschlechterung der Isolationsfestigkeit der Basisisolierung bzw. auch der Teilentladungsfestigkeit des Moduls.
Die beschriebenen Effekte haben beginnend mit einer Isolationsspannung von mindesten 5000 V entscheidenden Einfluß auf die Isolations- und Teilentladungsfestigkeit von Leistungshalbleitermodulen.
Der Erfindung liegt die Aufgabe zugrunde die Isolationsfestigkeit der Basisisolierung von Leistungsmodulen zu erhöhen und die Teilentladungseigenschaften zu verbessern.
Die Aufgabe wird erfindungsgemäß gelöst durch die Merkmale des kennzeichnenden Teils des Anspruchs 1. Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.
Dadurch wirkt die Grundplatte bzw. bei grundplattenlosen Modulen der Kühlkörper als Feldplatte und führt damit zu einer Reduzierung der Feldstärke auf dem unkaschierten Bereiche der ersten Oberfläche.
Durch die geeignete, größere Wahl des Abstandes des Randes der zweiten Metallkaschierung zum Rand der Keramik verglichen mit dem Abstand des Randes der ersten Metallkaschierung zum Rand der Keramik wird die Feldstärke tangential zum Rand speziell im kritischen Bereich unmittelbar anschließend an die erste Metallkaschierung verringert. Diese geeignete Wahl wird durch ein Optimierungsverfahren erreicht, bei dem die Tangentialkomponenten der Feldstärke direkt neben der ersten bzw. zweiten Metallisierungskante identische Werte erreichen.
Fig. 1 zeigt die für die Erfindung wichtigen geometrischen Verhältnisse eine Substrates für Leistungshalbleiterbauelemente
Fig. 2 zeigt den Randbereich eines Substrates nach dem Stand der Technik
Fig. 3 zeigt eine erfinderische Ausgestaltung des Randbereich eines Substrates.
Fig. 4 zeigt die Ergebnisse des erfinderischen Gedankens anhand eines Optimierungsbeispieles.
Fig. 1 zeigt die für die Erfindung wichtigen geometrischen Verhältnisse eines Substrates für Leistungshalbleiterbauelemente. Das Substrat besteht aus einer keramischen Schicht (1) der Dicke dK, die mit einer Metallkaschierung (2) der Dicke d1 auf der ersten Oberfläche (4) der Keramik (1) und einer Metallkaschierung (5) der Dicke d2 auf der zweiten Oberfläche (7) der Keramik (1). Die erste Metallkaschierung (2) dient als Träger der Leistungsschaltung und ist daher meist in sich strukturiert. Die zweite Metallkaschierung (5) ist entweder mit einer Grundplatte verbunden oder direkt mit einem Kühlkörper in Kontakt und weist in der Regel keine innere Strukturierung auf.
Der Randbereich der Keramik (1) weist typischerweise keine metallische Kaschierung auf. Dieser unkaschierte Bereich hat auf der ersten Oberfläche (4) eine Breite a, dies ist der Abstand des Randes der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik, sowie auf der zweiten Oberfläche (7) eine Breite b entsprechend dem Abstand des Randes der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik. Nach dem Stand der Technik ist entweder a = b oder a < b.
Für die Berechnung der Äquipotentiallinien in den Fig. 2 bis 4 wurden folgende Annahmen zugrunde gelegt:
Das Potential auf der ersten Oberfläche entspricht 9000 V; das Potential auf der zweiten Oberfläche entspricht Erdpotential; der Abstand der Äquipotentiallinien entspricht 530 V.
Fig. 2. zeigt den Randbereich mit den berechneten Äquipotentiallinien (11) nach obigen Annahmen eines Substrates nach dem Stand der Technik. Der Abstand des Randes der erbten (2) sowie der zweiten (5) metallischen Kaschierung zum Rand (8) der Keramik sind gleich (a = b = 2 mm).
Je dichter die Äquipotentiallinien (11) längs eines beliebigen Vektor aufeinander folgen, desto größer ist die Feldstärke längs dieses Vektors. Die höchste Äquipotentiallinien-Dichte direkt an der Oberfläche und tangential zu dieser verlaufend ergibt sich unmittelbar vor der Kante der Metallkaschierung (3). Diese sogenannte Feldspitze führt zu einem stark inhomogen Feldstärkeverlauf an der gesamten unkaschierten Oberfläche der Keramik. Mit den Annahmen aus obiger Tabelle ergibt sich im Abstand von 20 µm neben der Metallisierungskante (3) einen Maximalwert der Tangentialkomponente der Feldstärke von mehr als 25 kV/mm.
Aus dem gezeigten Feldverlauf wird auch deutlich, dass eine gleichzeitige Verbreiterung des Randes auf der ersten sowie auf der zweiten Oberfläche keinen Einfluß auf die Isolationsfestigkeit hat, da die Feldspitze also der Feldverlauf unmittelbar anschließend an die erste Metallkaschierung (3) hiervon nicht beeinflusst wird.
Fig. 3. zeigt den erfinderischen Randbereich mit den berechneten Äquipotentiallinien (11) nach obigen Annahmen. Der Abstand des Randes (3) der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik ist geringer als der Abstand des Randes (6) der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik (a < b; a = 2 mm; b = 3 mm).
Die Reduktion der Tangentialkomponente der Feldstärke direkt neben der Metallisierungskante (3) auf der ersten Oberfläche (4) und die Wirkung der Feldplatte (10) sind hier deutlich zu erkennen, da sich die Äquipotentiallinien (11) bereits in der Keramik (1) noch im Bereich der ersten Metallkaschierung aufweiten und so die Dichte der Äquipotentiallinien an der ersten Oberfläche der Keramik an der Metallisierungskante (3) reduziert wird.
Fig. 4. zeigt die Ergebnisse des erfinderischen Optimierungsverfahren für ein Anwendungsbeispiel. Das Optimierungsverfahren zur Suche desjenigen Abstandes b des Randes (6) der zweiten metallischen Kaschierung (5), bei gegebenem Abstand a des Randes (3) der ersten metallischen Kaschierung (2), zum Rand (8) der Keramik geht von folgenden Annahmen aus.
Die Tangentialkomponente der elektrischen Feldstärke an der Grenzfläche zwischen der Keramik und dem Umgebungsmedium kann bewegliche elektrische Ladungen beschleunigen. Reicht die während der mittleren freien Weglänge aufgenommene Energie aus, um bei einem Stoß weitere Ionen zu erzeugen, so kommt es zu einem Lawinendurchbruch, der als Randüberschlag zum Zusammenbruch der Isolation führt. Daher gilt es also, die durch die Tangentialkomponente der elektrischen Feldstärke Et längs der Oberfläche der Keramik auf eine freie Ladung q übertragene Energie W auf der mittleren freien Weglänge Ifr zu minimieren:
Da jedoch für reale Anwendungen einerseits der Metallisierungsrand (3 bzw. 6) keine scharf ausgebildete Grenze ist, wird hier nur eine Abschätzung vorgenommen, indem das Maximum der Tangentialkomponente und der lokale Wert der Tangentialkomponente in einem Abstand von 20 µm vom Metallisierungsrand (3 bzw. 6) bestimmt wird.
Durch Verbreiterung des Abstandes b des Randes der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik wird die Feldstärke an der Metallisierungskante (3) der ersten Oberfläche (4) reduziert. Für die zugrunde gelegten Annahmen ergibt das Optimierungsverfahren für den Abstand des Randes (3) der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik a = 2 mm sowie für den Abstand des Randes (6) der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik b = 3 mm.
Bei diesen Werten erreicht die Tangentialkomponente der elektrischen Feldstärke im Abstand von 20 µm ersten bzw. zweiten Metallisierungsrand (3 bzw. 6) den gleichen Wert. Dadurch kann eine Verringerung der Tangentialkomponente der elektrischen Feldstärke in unmittelbarer Nähe zum ersten Metallisierungsrand (3) von etwa 20% gegenüber dem Stand der Technik (Fig. 2) erreicht werden und somit auch die Isolationsfestigkeit der Basisisolierung des gesamten Substrates entsprechend erhöht werden.

Claims (8)

1. Leistungshalbleitermodul mit oder ohne Grundplatte bestehend aus einem Gehäuse, zur Kontaktierung benötigten Anschlusselementen, mindestens einem Halbleiterbauelement sowie einem beidseitig metallkaschierten keramischen Substrat, dadurch gekennzeichnet, dass die metallische Kaschierung (2 bzw. 5) die erste (4) bzw. zweite (7) Oberfläche der Keramik (1) nur teilweise bedeckt, der Abstand des Metallisierungsrandes (3) der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik kleiner ist als der Abstand des Metallisierungsrandes (6) der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik und dies als Erhöhung der Isolationsfestigkeit der Basisisolierung des Substrates wirkt.
2. Leistungshalbleitermodul nach Anspruch 1, dadurch gekennzeichnet, dass das keramische Substrat (1) aus Aluminiumoxid, Aluminiumnitrit, Berylliumoxid oder Siliziumnitrit besteht.
3. Leistungshalbleitermodul nach Anspruch 1, dadurch gekennzeichnet, dass die metallische Kaschierung (2 und 5) der ersten (4) und der zweiten (7) Oberfläche aus Kupfer, Aluminium oder Silber besteht besteht.
4. Leistungshalbleitermodul nach Anspruch 1 und 3, dadurch gekennzeichnet, dass die metallische Kaschierung (2 bzw. 5) der ersten (4) und der zweiten (7) Oberfläche aus unterschiedlichen Metallen besteht.
5. Leistungshalbleitermodul nach Anspruch 1 und 3, dadurch gekennzeichnet, dass die metallische Kaschierung (2 bzw. 5) der ersten (4) und der zweiten (7) Oberfläche aus mehreren Metallschichten und unterschiedlichen Metallen besteht.
6. Leistungshalbleitermodul nach Anspruch 1, dadurch gekennzeichnet, dass die metallische Kaschierung (2 bzw. 5) auf dem keramischen Substrat (1) durch des Direct Copper Bonding (DCB) Verfahren oder das Active Metal Brazing (AMB) Verfahren hergestellt ist.
7. Leistungshalbleitermodul nach Anspruch 1, dadurch gekennzeichnet, dass das keramischen Substrat (1) durch einen Sinterprozess zwischen Aluminiumnitrit und Aluminium hergestellt ist.
8. Verfahren zur Erhöhung der Isolationsfestigkeit der Basisisolierung eines metallkaschierten Substrates für Leistungshalbleitermodule dadurch gekennzeichnet dass, ausgehend von einem gegebenen Abstand des Randes (3) der ersten metallischen Kaschierung (2) zum Rand (8) der Keramik der Abstand des Randes (6) der zweiten metallischen Kaschierung (5) zum Rand (8) der Keramik derart berechnet wird, dass die Tangentialkomponenten der elektrischen Feldstärke im Abstand von 20 µm von dem ersten bzw. dem zweiten Metallisierungsrand (3 bzw. 6) den gleichen Wert annehmen.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10303103A1 (de) * 2003-01-28 2004-08-12 Ixys Semiconductor Gmbh Mikroelektronisches Bauteil
DE10110100B4 (de) * 2001-03-02 2008-03-13 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung für einen Treiber für Leistungsableitermodule
DE102008026347A1 (de) 2008-05-31 2010-02-18 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Anordnung mit einem Substrat und einem Grundkörper
DE102012210306A1 (de) 2012-06-19 2013-12-19 Semikron Elektronik Gmbh & Co. Kg Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement
EP3979313A1 (de) 2020-09-30 2022-04-06 SEMIKRON Elektronik GmbH & Co. KG Leistungselektronische einrichtung und leistungshalbleitermodul damit
DE102021115845A1 (de) 2021-06-18 2022-12-22 Rolls-Royce Deutschland Ltd & Co Kg Leiterplattenanordnung

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10158185B4 (de) * 2000-12-20 2005-08-11 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3924225C2 (de) * 1988-07-22 1994-01-27 Mitsubishi Electric Corp Verfahren zur Herstellung eines Keramik-Metall-Verbundsubstrats sowie Keramik-Metall-Verbundsubstrat
DE4310466A1 (de) * 1993-03-31 1994-10-06 Klein Schanzlin & Becker Ag Pumpenstufe in Blechbauweise
EP0627760A1 (de) * 1993-06-03 1994-12-07 Jürgen Dr.-Ing. Schulz-Harder Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
US5446625A (en) * 1993-11-10 1995-08-29 Motorola, Inc. Chip carrier having copper pattern plated with gold on one surface and devoid of gold on another surface
US5466969A (en) * 1991-11-07 1995-11-14 Kabushiki Kaisha Toshiba Intelligent power device module
EP0750345A2 (de) * 1995-06-19 1996-12-27 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Leistungs-Halbleitermodul
DE19651632A1 (de) * 1996-12-12 1998-06-18 Semikron Elektronik Gmbh Leistungshalbleitermodul
DE19700963A1 (de) * 1997-01-14 1998-07-16 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3924225C2 (de) * 1988-07-22 1994-01-27 Mitsubishi Electric Corp Verfahren zur Herstellung eines Keramik-Metall-Verbundsubstrats sowie Keramik-Metall-Verbundsubstrat
US5466969A (en) * 1991-11-07 1995-11-14 Kabushiki Kaisha Toshiba Intelligent power device module
DE4310466A1 (de) * 1993-03-31 1994-10-06 Klein Schanzlin & Becker Ag Pumpenstufe in Blechbauweise
EP0627760A1 (de) * 1993-06-03 1994-12-07 Jürgen Dr.-Ing. Schulz-Harder Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
US5446625A (en) * 1993-11-10 1995-08-29 Motorola, Inc. Chip carrier having copper pattern plated with gold on one surface and devoid of gold on another surface
EP0750345A2 (de) * 1995-06-19 1996-12-27 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Leistungs-Halbleitermodul
DE19651632A1 (de) * 1996-12-12 1998-06-18 Semikron Elektronik Gmbh Leistungshalbleitermodul
DE19700963A1 (de) * 1997-01-14 1998-07-16 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10110100B4 (de) * 2001-03-02 2008-03-13 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung für einen Treiber für Leistungsableitermodule
DE10303103A1 (de) * 2003-01-28 2004-08-12 Ixys Semiconductor Gmbh Mikroelektronisches Bauteil
DE10303103B4 (de) * 2003-01-28 2009-07-09 Ixys Semiconductor Gmbh Halbleiterbauteil, insbesondere Leistungshalbleiterbauteil
DE102008026347A1 (de) 2008-05-31 2010-02-18 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Anordnung mit einem Substrat und einem Grundkörper
DE102012210306A1 (de) 2012-06-19 2013-12-19 Semikron Elektronik Gmbh & Co. Kg Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement
DE102012210306B4 (de) * 2012-06-19 2017-10-05 Semikron Elektronik Gmbh & Co. Kg Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement
EP3979313A1 (de) 2020-09-30 2022-04-06 SEMIKRON Elektronik GmbH & Co. KG Leistungselektronische einrichtung und leistungshalbleitermodul damit
US11967536B2 (en) 2020-09-30 2024-04-23 Semikron Elektronik Gmbh Co., Kg Electronic power unit and semiconductor power module
DE102021115845A1 (de) 2021-06-18 2022-12-22 Rolls-Royce Deutschland Ltd & Co Kg Leiterplattenanordnung

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