DE102008044411B4 - Integrierte Schaltung mit einem Leistungs-MOS-Transistor, System und Verfahren zum Schalten einer Last - Google Patents

Integrierte Schaltung mit einem Leistungs-MOS-Transistor, System und Verfahren zum Schalten einer Last Download PDF

Info

Publication number
DE102008044411B4
DE102008044411B4 DE102008044411.1A DE102008044411A DE102008044411B4 DE 102008044411 B4 DE102008044411 B4 DE 102008044411B4 DE 102008044411 A DE102008044411 A DE 102008044411A DE 102008044411 B4 DE102008044411 B4 DE 102008044411B4
Authority
DE
Germany
Prior art keywords
source
transistor
mos transistor
coupled
bond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008044411.1A
Other languages
English (en)
Other versions
DE102008044411A1 (de
Inventor
Donald Dibra
Christoph Kadow
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008044411A1 publication Critical patent/DE102008044411A1/de
Application granted granted Critical
Publication of DE102008044411B4 publication Critical patent/DE102008044411B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

Integrierte Schaltung, die aufweist: einen ersten Transistor (118) mit einem ersten Gate und einem ersten Source; einen zweiten Transistor (120a) mit einem zweiten Gate und einem zweiten Source; einen ersten Sourcekontakt (136a) der über dem zweiten Transistor (120a) angeordnet ist und der mit dem ersten Source und dem zweiten Source gekoppelt ist; und eine mit dem ersten Sourcekontakt (136a) gekoppelte erste Bondleitung (144a), wobei die integrierte Schaltung weiterhin eine Schaltung (110) aufweist, die dazu ausgebildet ist, den ersten und den zweiten Transistor (118, 120a) als Reaktion auf ein Eingangssignal einzuschalten, den zweiten Transistor (120a) als Reaktion auf einen Überlastzustand auszuschalten und den ersten Transistor (118) bei Fortbestehen des Überlastzustandes zu einem späteren Zeitpunkt auszuschalten.

Description

  • Hintergrund
  • Metalloxid-Halbleiter-(MOS-)Transistoren, wie zum Beispiel Leistungs-MOS-Feldeffekttransistoren (MOSFETs) werden in Leistungsanwendungen zum Schalten externer Lasten verwendet. Die MOS-Transistoren können mit intelligenten Leistungstechnologien ausgestaltet sein, so dass die MOS-Transistoren vor Kurzschluss- und anderen Überlastbedingungen geschützt werden. Die intelligenten Leistungstechnologien können Temperatur- und/oder Stromsensoren zum Erfassen von Kurzschluss- und anderen Überlastbedingungen umfassen. Trotz der Kurzschluss- und Überlastschutzschaltkreise können die MOS-Transistoren bei wiederholten Kurzschluss- oder anderen Überlastbedingungen ausfallen. Der Ausfall der MOS-Transistoren ist oft verbunden mit thermomechanischem Ausfall der Bondleitungen und/oder der Metallisierungskontaktierung angrenzend an die und in der Nähe der Bondleitungen.
  • Die US 2007/0228476 A1 beschreibt einen MOSFET mit einem Gate, einem Source, das mehrere Anschlüsse aufweist, und einem Drain, das mehrere Anschlüsse aufweist.
  • Die EP 0 517 261 A2 beschreibt eine elektronische Schaltung mit mehreren parallel geschalteten MOSFETs und einer Schutzschaltung. Die Schutzschaltung ist dazu ausgebildet einen Gatestrom der einzelnen MOSFETs zu detektieren und einen MOSFET abzuschalten, wenn dessen Gatestrom auf einen Kurzschluss zwischen Gate und Source hindeutet.
  • Die US 2004/0075113 A1 beschreibt eine Halbleiteranordnung mit mehreren parallel geschalteten Halbleiterbauelementen eines ersten Typs und mehreren parallel geschalteten Halbleiterbauelementen eines zweiten Typs, die auf einem gemeinsamen Substrat angeordnet sind und die jeweils erste und zweite Bauelementgebiete umfassen.
  • Aufgabe der vorliegenden Erfindung ist es, eine gegen thermomechanische Belastungen robuste integrierte Schaltung, ein gegen thermomechanische Belastungen robustes System und ein robustes Verfahren zum Ansteuern einer Last zur Verfügung zu stellen.
  • Diese Aufgabe wird durch ein integrierte Schaltung nach Anspruch 1, durch ein System nach Anspruch 7 und durch Verfahren nach den Ansprüchen 13 und 18 gelöst. Ausgestaltungen und Weiterbildungen sind Gegenstand von Unteransprüchen.
  • Kurze Beschreibung der Zeichnungen
  • Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1 ist ein Blockdiagramm einer Ausführungsform einer intelligenten Leistungsanordnung.
  • 2 ist ein Schaltbild eines Leistungs-MOS-Transistors in einer Ausführungsform.
  • 3 ist eine Draufsicht eines Leistungs-MOS-Transistors in einer Ausführungsform.
  • 4 ist ein Schaltbild eines Leistungs-MOS-Transistors in einer weiteren Ausführungsform.
  • 5 eine Draufsicht eines Leistungs-MOS-Transistors in einer weiteren Ausführungsform.
  • 6 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Betreiben eines Leistungs-MOS-Transistors.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen verwiesen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In diesem Zusammenhang werden Richtungsbezeichnungen, wie etwa ”oben” ”unten” ”vorne” ”hinten” ”vorderes” ”hinteres” usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dienen die Richtungsbezeichnungen zur Veranschaulichung.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, soweit es nicht speziell anders beschrieben wird.
  • 1 ist ein Blockschaltbild einer Ausführungsform einer intelligenten Leistungsanordnung 100. Bei einer Ausführungsform ist die intelligente Leistungsanordnung 100 eine integrierte Schaltung oder ein Teil einer integrierten Schaltung. Bei einer Ausführungsform dient die intelligente Leistungsanordnung 100 zum Schalten einer externen Last. Die intelligente Leistungsanordnung 100 besitzt eine erhöhte Zuverlässigkeit unter Kurzschluss- und anderen Überlastbedingungen im Vergleich zu typischen intelligenten Leistungsanordnungen. Die erhöhte Zuverlässigkeit wird erzielt, indem die intelligente Leistungsanordnung 100 dynamisch den aktiven Bereich eines Leistungs-Metalloxidhalbleiter-(MOS-)Transistors als Reaktion auf die Lastbedingungen anpasst.
  • Der aktive Bereich des Leistungs-MOS-Transistors wird dynamisch an die Lastbedingungen angepasst, durch Unterteilen des Leistungs-MOS-Transistors in mehrere Regionen mit gemeinsamen Source- und Drain-Anschlüssen oder -Kontakten, aber separaten Gate-Anschlüssen oder -Kontakten. Der Leistungs-MOS-Transistor ist in eine Haupttransistorregion und eine oder mehrere Bond-Transistorregionen unterteilt. Eine Bondleitung ist elektrisch mit jedem Sourcekontakt gekoppelt, der neben jeder Bond-Transistorregion und von der Haupttransistorregion entfernt liegt.
  • Die Gatespannungen der verschiedenen Transistorregionen werden auf Basis der Betriebsbedingungen eingestellt. Unter normalen Betriebsbedingungen weisen alle Transistorregionen dieselbe Gatespannung auf; deshalb tragen alle Transistorregionen zu dem aktiven Bereich bei, und der Ein-Widerstand des Leistungs-MOS-Transistors wird minimiert. Unter speziellen Betriebsbedingungen (z. B. Kurzschluss oder anderen Überlastbedingungen) werden die Bond-Transistorregionen des Leistungs-MOS-Transistors ausgeschaltet, um die thermomechanische Belastung in den Transistorregionen zu reduzieren, in denen die Bondleitungen elektrisch mit den Sourcekontakten gekoppelt sind.
  • Der intelligenten Leistungsanordnung 100 ist ein Eingangssignal an dem Eingangssignalpfad 102 zugeführt und sie schaltet eine externe Last durch den Drain-Signalpfad 104 und den Source-Signalpfad 106 auf Basis des Eingangssignals. Die intelligente Leistungsanordnung 100 enthält eine Schutzschaltung 110 und einen intelligenten Leistungs-MOS-Transistor 112. Der Leistungs-MOS-Transistor 112 enthält einen Temperatursensor 114, einen Stromsensor 116, einen Haupt-MOS-Transistor 118 und einen oder mehrere Bond-MOS-Transistoren 120a–120c, Bei anderen Ausführungsformen enthält der Leistungs-MOS-Transistor 112 eine beliebige geeignete Anzahl von Bond-MOS-Transistoren 120 unter Berücksichtigung der Betriebsspezifikationen (z. B. Strom) für die intelligente Leistungsanordnung 100.
  • Im folgenden soll der Ausdruck ”elektrisch gekoppelt” nicht bedeuten, dass die Elements direkt miteinander gekoppelt werden müssen, sondern dass dazwischen liegende Elemente zwischen den ”elektrisch gekoppelten” Elementen vorgesehen sein können.
  • Der Temperatursensor 114 des Leistungs-MOS-Transistors 112 ist über den Temperatursensor-Signalpfad 122 elektrisch mit der Schutzschaltung 110 gekoppelt. Der Stromsensor 116 des Leistungs-MOS-Transistors 112 ist über den Stromsensor-Signalpfad 124 elektrisch mit der Schutzschaltung 110 gekoppelt. Die Schutzschaltung 110 ist über den Haupt-Gate-Signalpfad 126 elektrisch mit dem Gate des Haupt-MOS-Transistors 118 des Leistungs-MOS-Transistors 112 gekoppelt. Die Schutzschaltung 110 ist über einen ersten Bond-Gate-Signalpfad 128a elektrisch mit einem ersten Bond-MOS-Transistor 120a des Leistungs-MOS-Transistors 112 gekoppelt. Die Schutzschaltung 110 ist durch einen zweiten Bond-Gate-Signalpfad 128b elektrisch mit einem zweiten Bond-MOS-Transistor 120b des Leistungs-MOS-Transistors 112 gekoppelt. Die Schutzschaltung 110 ist elektrisch über einen dritten Bond-Gate-Signalpfad 128c mit einem dritten Bond-MOS-Transistor 120c des Leistungs-MOS-Transistors 112 gekoppelt.
  • Der Temperatursensor 114 des Leistungs-MOS-Transistors 112 misst die Temperatur des Leistungs-MOS-Transistors 112. Der Temperatursensor 114 gibt auf dem Temperatursensor-Signalpfad 122 ein Temperatursensorsignal aus, das die gemessene Temperatur angibt. Der Stromsensor 116 des Leistungs-MOS-Transistors 112 misst den Strom durch den Leistungs-MOS-Transistor 112. Der Stromsensor 116 gibt auf dem Stromsensor-Signalpfad 124 ein Stromsensorsignal aus, das den gemessenen Strom angibt.
  • Dem Haupt-MOS-Transistor 118 des Leistungs-MOS-Transistors 112 ist über den Haupt-Gate-Signalpfad 126 ein Haupt-Gate-Signal zugeführt. Der Haupt-MOS-Transistor 118 teilt sich mit den Bond-MOS-Transistoren 120a–120c eine gemeinsame Sourceverbindung und eine gemeinsame Drainverbindung dergestalt, dass die Source-Drain-Pfade des Haupt-MOS-Transistors 118 und der Bond-MOS-Transistoren 120a–120c elektrisch parallel liegen. Die gemeinsame Sourceverbindung ist elektrisch mit dem Source-Signalpfad 106 gekoppelt. Die gemeinsame Drainverbindung ist elektrisch mit dem Drain-Signalpfad 104 gekoppelt. Als Reaktion auf eine geeignete Haupt-Gate-Signalspannung schaltet sich der Haupt-MOS-Transistor 118 ein, um eine elektrisch zwischen den Drain-Signalpfad 104 und den Source-Signalpfad 106 geschaltete externe Last einzuschalten.
  • Dem ersten Bond-MOS-Transistor 120a ist über den Bond-Gate-Signalpfad 128a ein erstes Bond-Gate-Signal zugeführt. Dem zweiten Bond-MOS-Transistor 120b ist über den ersten Bond-Gate-Signalpfad 128b ein zweites Bond-Gate-Signal zugeführt. Dem dritten Bond-MOS-Transistor 120c ist über den dritten Bond-Gate-Signalpfad 128c ein drittes Bond-Gate-Signal zugeführt. Als Reaktion auf geeignete Bond-Gate-Signalspannungen und bei eingeschaltetem Haupt-MOS-Transistor 118 schalten sich die Bond-MOS-Transistoren 120a–120c ein, um eine elektrisch zwischen dem Drain-Signalpfad 104 und dem Source-Signalpfad 106 geschaltete externe Last einzuschalten.
  • Die Schutzschaltung 110 umfasst geeignete Logikschaltkreise zum Steuern des Betriebs der intelligenten Leistungsanordnung 100. Der Schutzschaltung 110 ist über den Eingangssignalpfad 102 ein Eingangssignal von einer externen Anordnung zugeführt und sie schaltet den Leistungs-MOS-Transistor 112 als Reaktion auf das Eingangssignal ein oder aus. Die Schutzschaltung 112 schaltet den Leistungs-MOS-Transistor 112 ein oder aus, indem die Haupt-Gate-Signalspannung an dem Haupt-Gate-Signalpfad 126 und die Bond-Gate-Signalspannungen an den Bond-Gate-Signalpfaden 128a–128c gesteuert werden.
  • Die Schutzschaltung 110 empfängt das Temperatursensorsignal an dem Temperatur-Signalpfad 122. Auf Basis des Temperatursensorsignals bestimmt die Schutzschaltung 110, ob sich der Leistungs-MOS-Transistor 112 in einem Übertemperaturzustand befindet. Die Schutzschaltung 110 empfängt das Stromsensorsignal an dem Stromsensor-Signalpfad 124. Auf Basis des Stromsensorsignals bestimmt die Schutzschaltung 110, ob sich der Leistungs-MOS-Transistor 112 in einem Kurzschluss- oder einem anderen Überlastzustand befindet.
  • Als Reaktion auf einen Übertemperatur-, Kurzschluss- oder einen anderen Überlastzustand schaltet die Schutzschaltung 110 die Bond-MOS-Transistoren 120a–120c aus und versetzt den Haupt-MOS-Transistor 118 in einen Schutzmodus. Nachdem der Übertemperatur-, Kurzschluss- oder andere Überlastzustand korrigiert ist, schaltet die Schutzschaltung 110 die Bond-MOS-Transistoren 120a–120c wieder ein. Wenn der Übertemperatur-, Kurzschluss- oder andere Überlastzustand für eine vorbestimmte Zeit anhält, schaltet die Schutzschaltung 110 auch den Haupt-MOS-Transistor 118 aus.
  • Während des Betriebs schaltet die Schutzschaltung 110 den Leistungs-MOS-Transistor 112 durch Anlegen einer Haupt-Gate-Signalspannung an den Haupt-MOS-Transistor 118 ein, um den Haupt-MOS-Transistor 118 einzuschalten, und Bond-Gate-Signalspannungen an die Bond-MOS-Transistoren 120a–120c, um die Bond-MOS-Transistoren 120a–120c einzuschalten. Bei eingeschaltetem Leistungs-MOS-Transistor 112 überwacht die Schutzschaltung 110 die Temperatur des Leistungs-MOS-Transistors 112 und den Strom durch den Leistungs-MOS-Transistor 112 über das Temperatursensorsignal und das Stromsensorsignal.
  • Als Reaktion auf normale Temperatur- und Strombedingungen, die durch das Temperatursensorsignal und das Stromsensorsignal angegeben werden, hält die Schutzschaltung 110 den Leistungs-MOS-Transistor 112 im Einzustand. Als Reaktion auf einen Kurzschluss- oder anderen Überlastzustand, der durch das Stromsensorsignal und/oder das Temperatursensorsignal angegeben wird, schaltet die Schutzschaltung 110 die Bond-MOS-Transistoren 120a–120c sofort aus. Im allgemeinen kann der Stromsensor einen Kurzschluss- oder anderen Überlastzustand schneller detektieren, als der Temperatursensor einen Kurzschluss- oder anderen Überlastzustand detektieren kann.
  • Durch sofortiges Ausschalten der Bond-MOS-Transistoren 120a–120c als Reaktion auf einen Kurzschluss- oder anderen Überlastzustand fließt kein Strom unterhalb der Bondleitungen, die mit den Sourcekontakten neben den Bond-MOS-Transistoren 120a–120c gekoppelt sind. Bei eingeschaltetem Bond-MOS-Transistor 120a–120c gibt es keine Verlustleistung in den Bond-MOS-Transistoren 120a–120c, und deshalb reduzierte thermomechanische Belastung an den Bondleitungen und an der Metallisierungskontaktierung angrenzend an den und in der Nähe der Bondleitungen.
  • Durch dynamische Anpassung des aktiven Bereichs des Leistungs-MOS-Transistors 112 trägt unter normalen Betriebsbedingungen der vollständige Bereich zu dem Ein-Widerstand bei. Unter Kurzschluss- oder anderen Überlastbedingungen trägt jedoch nur ein Teil des Bereichs zu dem Ein-Widerstand bei. Unter Kurzschluss- oder anderen Überlastbedingungen ist der Strom in dem Leistungs-MOS-Transistor 112 deshalb reduziert, und die ausgeschalteten Bereiche erfahren reduzierte oder keine thermomechanische Belastung. Die reduzierte thermomechanische Belastung an den Bondleitungen und der angrenzenden und naheliegenden Metallisierung führt zu einer verbesserten Zuverlässigkeit der Anordnung bei sich wiederholenden Belastungsbedingungen.
  • Um die thermomechanische Belastung an den Bonddrähten zu reduzieren, sollte der Temperaturanstieg pro Kurzschluss- oder anderem Überlastzustandszyklus minimiert werden. Deshalb sollten die Bond-MOS-Transistoren 120a–120c so schnell wie möglich ausgeschaltet werden. Dies minimiert die unterhalb der Bondleitungen abgeführte Energie und minimiert deshalb auch den Temperaturanstieg. Da der Stromsensor in der Regel in einer intelligenten Leistungsanordnung das schnellste Ansprechverhalten aufweist, wird bei einer Ausführungsform der Stromsensor zum Detektieren von Kurzschluss- oder anderen Überlastbedingungen verwendet.
  • 2 ist ein Schaltbild, das einen Leistungs-MOS-Transistors 112a in einer Ausführungsform veranschaulicht. Bei dieser Ausführungsform umfasst der Leistungs-MOS-Transistor 112a einen Haupt-MOS-Transistor 118 und einen einzigen Bond-MOS-Transistor 120. Bei einer Ausführungsform bildet der Leistungs-MOS-Transistor 112a den zuvor mit Bezug auf 1 beschriebenen und dargestellten Leistungs-MOS-Transistor 112.
  • Das Gate des Bond-MOS-Transistors 120 ist elektrisch mit einem Bond-Gate-Signalpfad 128 gekoppelt. Das Gate des Haupt-MOS-Transistors 118 ist elektrisch mit einem Haupt-Gate-Signalpfad 125 gekoppelt, Drain des Bond-MOS-Transistors 120 und Drain des Haupt-MOS-Transistors 118 sind elektrisch an einen gemeinsamen Drain-Signalpfad 146 gekoppelt. Das Source des Bond-MOS-Transistors 120 ist an einem Kontakt 136 durch den Signalpfad 138 elektrisch an eine Source-Bondleitung 144 gekoppelt. Source des Haupt-MOS-Transistors 118 ist an dem Kontakt 136 durch den Signalpfad 145 elektrisch mit der Source-Bondleitung 144 gekoppelt. Der Kontakt 136 befindet sich neben dem Bond-MOS-Transistor 120 und ist von dem Haupt-MOS-Transistor 118 entfernt. Bei einer Ausführungsform sind die Signalpfade 138 und 145 in einer Metallisierungsschicht des Leistungs-MOS-Transistors 112a gebildet.
  • Bei einer Ausführungsform steuert die Schutzschaltung 110 den Bond-MOS-Transistor 120 unter Verwendung eines Gate-Signals auf dem Bond-Gate-Signalpfad 128. Bei einer Ausführungsform steuert die Schutzschaltung 110 den Haupt-MOS-Transistor 118 unter Verwendung eines Gate-Signals auf dem Haupt-Gate-Signalpfad 126. Bei Normalbetrieb legt die Schutzschaltung 110 eine erste Spannung an den Bond-Gate-Signalpfad 128 und den Haupt-Gate-Signalpfad 126 an, um den Bond-MOS-Transistor 120 und den Haupt-MOS-Transistor 118 einzuschalten. Während eines Kurzschluss- oder anderen Überlastzustands legt die Schutzschaltung 110 eine zweite Spannung an den Bond-Gate-Signalpfad 128 an, um den Bond-MOS-Transistor 120 auszuschalten.
  • 3 ist eine Draufsicht, die einen zuvor mit Bezug auf 2 beschriebenen und dort dargestellten Leistungs-MOS-Transistors 112a in einer Ausführungsform veranschaulicht. Der Haupt-MOS-Transistor 118 umfasst ein Gate 140. Der Bond-MOS-Transistor 120 umfasst ein von dem Gate 140 separates Gate 142. Der Haupt-MOS-Transistor 118 und der Bond-MOS-Transistor 120 teilen sich gemeinsame Source- und Drainkontakte. Bei einer Ausführungsform ist der aktive Bereich des Haupt-MOS-Transistors 118 größer als der aktive Bereich des Bond-MOS-Transistors 120. Der aktive Bereich des Haupt-MOS-Transistors 118 umgibt lateral den aktiven Bereich des Bond-MOS-Transistors 120. Bei einer Ausführungsform kontaktiert der aktive Bereich des Haupt-MOS-Transistors 118 den aktiven Bereich des Bond-MOS-Transistors 120.
  • Die Source-Bondleitung 144 ist an dem Kontakt 136 elektrisch mit den Signalpfaden 138 und 145 gekoppelt. Bei einer Ausführungsform befindet sich der Kontakt 136 direkt über dem Bond-MOS-Transistor 120. Durch Ausschalten des Bond-MOS-Transistors 120 als Reaktion auf einen Kurzschluss- oder einen anderen Überlastzustand wird deshalb die thermomechanische Belastung an der Source-Bondleitung 144 und der angrenzenden und naheliegenden Metallisierung an dem Kontakt 136 reduziert. Mit reduzierter thermomechanischer Belastung wird die Zuverlässigkeit des Leistungs-MOS-Transistors 112a bei sich wiederholenden Kurzschluss- oder andere Überlastbedingungen erhöht.
  • 4 ist ein Schaltbild, das einen Leistungs-MOS-Transistors 112b in einer weiteren Ausführungsform veranschaulicht. Bei dieser Ausführungsform umfasst der Leistungs-MOS-Transistor 112b einen Haupt-MOS-Transistor 118 und drei Bond-MOS-Transistoren 120a–120c. Bei anderen Ausführungsformen wird eine beliebige geeignete Anzahl von Bond-MOS-Transistoren 120 verwendet. Bei einer Ausführungsform bildet der Leistungs-MOS-Transistor 112b den zuvor mit Bezug auf 1 beschriebenen und dort dargestellten Leistungs-MOS-Transistor 112.
  • Das Gate des ersten Bond-MOS-Transistors 120a ist elektrisch an einen ersten Bond-Gate-Signalpfad 128a gekoppelt. Das Gate des zweiten Bond-MOS-Transistors 120b ist elektrisch an einen zweiten Bond-Gate-Signalpfad 128b gekoppelt. Das Gate des dritten Bond-MOS-Transistors 120c ist elektrisch an einen dritten Bond-Gate-Signalpfad 128c gekoppelt. Das Gate des Haupt-MOS-Transistors 118 ist elektrisch mit einem Haupt-Gate-Signalpfad 126 gekoppelt. Der Drain-Anschluss jedes Bond-MOS-Transistors 120a–120c und der Drain-Anschluss des Haupt-MOS-Transistors 118 sind elektrisch an einen gemeinsamen Drain-Signalpfad 146 gekoppelt.
  • Der Source-Anschluss des ersten Bond-MOS-Transistors 120a ist an einem ersten Kontakt 136a durch den Signalpfad 138a elektrisch mit einer entsprechenden ersten Source-Bondleitung 144a gekoppelt. Der erste Kontakt 135a befindet sich neben dem ersten Bond-MOS-Transistor 120a und von dem Haupt-MOS-Transistor 118 entfernt. Der Source-Anschluss des zweiten Bond-MOS-Transistors 120b ist an einem zweiten Kontakt 136b durch den Signalpfad 138b elektrisch mit einer entsprechenden zweiten Source-Bondleitung 144b gekoppelt. Der zweite Kontakt 136b befindet sich neben dem zweiten Bond-MOS-Transistor 120b und von dem Haupt-MOS-Transistor 118 entfernt. Der Source-Anschluss des dritten Bond-MOS-Transistors 120c ist an einem dritten Kontakt 136c durch den Signalpfad 138c elektrisch mit einer entsprechenden dritten Source-Bondleitung 144c gekoppelt. Der dritte Kontakt 136c befindet sich neben dem dritten Bond-MOS-Transistor 120c und von dem Haupt-MOS-Transistor 118 entfernt. Der Source-Anschluss des Haupt-MOS-Transistors 118 ist an den Kontakten 136a–136c durch den Signalpfad 145 elektrisch mit den Source-Bondleitungen 144a–144c gekoppelt. Bei einer Ausführungsform werden die Signalpfade 138a–138c und 145 in einer Metallisierungsschicht des Leistungs-MOS-Transistors 112b gebildet.
  • Bei einer Ausführungsform steuert die Schutzschaltung 110 den ersten Bond-MOS-Transistor 120a unter Verwendung eines Gate-Signals auf dem ersten Bond-Gate-Signalpfad 128a. Die Schutzschaltung 110 steuert den zweiten Bond-MOS-Transistor 120b unter Verwendung eines Gate-Signals auf dem zweiten Bond-Gate-Signalpfad 128b. Die Schutzschaltung 110 steuert den dritten Bond-MOS-Transistor 120c unter Verwendung eines Gate-Signals auf dem dritten Bond-Gate-Signalpfad 128c. Bei einer Ausführungsform steuert die Schutzschaltung 110 den Haupt-MOS-Transistor 118 unter Verwendung eines Gate-Signals auf dem Haupt-Gate-Signalpfad 126. Bei Normalbetrieb legt die Schutzschaltung 110 eine erste Spannung auf den Bond-Gate-Signalpfaden 128a–128c und dem Haupt-Gate-Signalpfad 125 an, um die Bond-MOS-Transistoren 120a–120c und den Haupt-MOS-Transistor 118 einzuschalten. Während eines Kurzschluss- oder eines anderen Überlastzustands legt die Schutzschaltung 110 eine zweite Spannung auf den Bond-Gate-Signalpfaden 128a–128c an, um die Bond-MOS-Transistoren 120a–120c auszuschalten.
  • 5 ist eine Draufsicht, die einen zuvor mit Bezug auf 4 beschriebenen und dort dargestellten Leistungs-MOS-Transistors 112b in einer Ausführungsform veranschaulicht. Der Haupt-MOS-Transistor 118 enthält ein Haupt-Gate 140. Der erste Bond-MOS-Transistor 120a enthält ein von dem Haupt-Gate 140 separates erstes Gate 142a, und der zweite Bond-MOS-Transistor 120b enthält ein von dem Haupt-Gate 140 und dem ersten Gate 142a separates zweites Gate 142b. Der dritte Bond-MOS-Transistor 120c enthält ein von dem Haupt-Gate 140, dem ersten Gate 142a und dem zweiten Gate 142b separates drittes Gate 142c. Der Haupt-MOS-Transistor 118 und die Bond-MOS-Transistoren 120a–120c teilen sich gemeinsame Source- und Drainkontakte. Bei einer Ausführungsform ist der aktive Bereich des Haupt-MOS-Transistors 118 größer als die aktiven Bereiche der Bond-MOS-Transistoren 120a–120c. Der aktive Bereich des Haupt-MOS-Transistors 118 befindet sich neben den aktiven Bereichen der Bond-MOS-Transistoren 120a–120c. Bei einer Ausführungsform kontaktiert der aktive Bereich des Haupt-MOS-Transistors 118 die aktiven Bereiche der Bond-MOS-Transistoren 120a–120c.
  • Die erste Source-Bondleitung 144a ist an dem ersten Kontakt 136a elektrisch mit den Signalpfaden 138a und 145 gekoppelt. Bei einer Ausführungsform befindet sich der erste Kontakt 136a direkt über dem ersten Bond-MOS-Transistor 120a. Die zweite Source-Bondleitung 144b ist an dem zweiten Kontakt 136b elektrisch mit den Signalpfaden 138b und 145 gekoppelt. Bei einer Ausführungsform befindet sich der zweite Kontakt 136b direkt über dem zweiten Bond-MOS-Transistor 120b. Die dritte Source-Bondleitung 144c ist an dem dritten Kontakt 136c elektrisch mit den Signalpfaden 138c und 145 gekoppelt. Bei einer Ausführungsform befindet sich der dritte Kontakt 136c direkt über dem dritten Bond-MOS-Transistor 120c. Durch Ausschalten der Bond-MOS-Transistoren 120a–120c als Reaktion auf einen Kurzschluss- oder anderen Überlastzustand wird deshalb die thermomechanische Belastung an den Source-Bondleitungen 144a–144c und der angrenzenden und naheliegenden Metallisierung an den Kontakten 136a–136c reduziert. Mit reduzierter thermomechanischer Belastung wird die Zuverlässigkeit des Leistungs-MOS-Transistors 112b für sich wiederholende Kurzschluss- oder andere Überlastbedingungen verbessert.
  • 6 ist ein Flussdiagramm, das eine Ausführungsform eines Verfahrens 300 zum Betrieb des Leistungs-MOS-Transistors 112 der intelligenten Leistungsanordnung 100 veranschaulicht. Bei 302 wird an dem Eingangssignalpfad 102 der intelligenten Leistungsanordnung 100 ein Eingangssignal empfangen, um einen intelligenten Leistungs-MOS-Transistor 112 einzuschalten. Bei 304 legt die Schutzschaltung 110 eine geeignete Spannung an den Haupt-Gate-Signalpfad 126 und den Bond-Gate-Signalpfaden 128a–128c an, um den Haupt-MOS-Transistor 118 und die Bond-MOS-Transistoren 120a–120c einzuschalten.
  • Bei 306 bestimmt die Schutzschaltung 110, ob die Strom- und/oder Temperatursensorsignale in normalen Betriebsbereichen liegen. Wenn die Strom- und/oder Temperatursensorsignale in normalen Betriebsbereichen liegen, kehrt die Steuerung zu 304 zurück, wo die Schutzschaltung 110 den Haupt-MOS-Transistor 118 und die Bond-MOS-Transistoren 120a–120c im Ein-Zustand hält. Wenn die Strom- und/oder Temperatursensorsignale einen Kurzschluss- oder anderen Überlastzustand anzeigen, dann geht bei 308 der Haupt-MOS-Transistor 118 in einen Schutzmodus über, und die Bond-MOS-Transistoren 120a–120c werden ausgeschaltet. Bei ausgeschalteten Bond-MOS-Transistoren 120a–120c ist die thermomechanische Belastung an den Bondleitungen und an der angrenzenden und naheliegenden Metallisierung an Sourcekontakten neben den Bond-MOS-Transistoren 120a–120c reduziert. Nachdem die Schutzschaltung 110 ermittelt hat, dass der Kurzschluss- oder andere Überlastzustand korrigiert worden ist, schaltet die Schutzschaltung 110 die Bond-MOS-Transistoren 120a–120c wieder ein. Wenn der Kurzschluss- oder andere Überlastzustand für eine vorbestimmte Zeit andauert, schaltet die Schutzschaltung 110 auch den Haupt-MOS-Transistor 118 aus.
  • Ausführungsformen stellen Verfahren, Systeme oder integrierte Schaltungen mit einem Leistungs-MOS-Transistor mit im Vergleich zu typischen Leistungs-MOS-Transistoren verbesserter Zuverlässigkeit bei sich wiederholenden Kurzschluss- oder anderen Überlastbedingungen bereit. Die verbesserte Zuverlässigkeit wird erreicht, indem der aktive Bereich des Leistungs-MOS-Transistors dynamisch an die Lastbedingung angepasst wird. Durch dynamisches Anpassen des aktiven Bereichs des Leistungs-MOS-Transistors an die Lastbedingung werden thermomechanische Belastungen an Bondleitungen und an angrenzenden und naheliegenden Metallisierungen an Sourcekontakten reduziert.

Claims (19)

  1. Integrierte Schaltung, die aufweist: einen ersten Transistor (118) mit einem ersten Gate und einem ersten Source; einen zweiten Transistor (120a) mit einem zweiten Gate und einem zweiten Source; einen ersten Sourcekontakt (136a) der über dem zweiten Transistor (120a) angeordnet ist und der mit dem ersten Source und dem zweiten Source gekoppelt ist; und eine mit dem ersten Sourcekontakt (136a) gekoppelte erste Bondleitung (144a), wobei die integrierte Schaltung weiterhin eine Schaltung (110) aufweist, die dazu ausgebildet ist, den ersten und den zweiten Transistor (118, 120a) als Reaktion auf ein Eingangssignal einzuschalten, den zweiten Transistor (120a) als Reaktion auf einen Überlastzustand auszuschalten und den ersten Transistor (118) bei Fortbestehen des Überlastzustandes zu einem späteren Zeitpunkt auszuschalten.
  2. Integrierte Schaltung nach Anspruch 1, die weiterhin aufweist: einen dritten Transistor (120b) mit einem dritten Gate und einem dritten Source; einen zweiten Sourcekontakt (136b) der über dem dritten Transistor (120b) angeordnet ist und der mit dem ersten Source, dem zweiten Source und dem dritten Source gekoppelt ist; und eine mit dem zweiten Sourcekontakt (136b) gekoppelte zweite Bondleitung (144b).
  3. Integrierte Schaltung nach Anspruch 2, die weiterhin aufweist: einen vierten Transistor (120c) mit einem vierten Gate und einem vierten Source; einen dritten Sourcekontakt (136c), der über dem vierten Transistor (120c) angeordnet ist und der mit dem ersten Source, dem zweiten Source, dem dritten Source und dem vierten Source gekoppelt; und eine mit dem dritten Sourcekontakt (136c) gekoppelte dritte Bondleitung (144c).
  4. Integrierte Schaltung nach Anspruch 1, wobei sich ein aktiver Bereich des ersten Transistors (118) neben einem aktiven Bereich des zweiten Transistors (120a) befindet.
  5. Integrierte Schaltung nach Anspruch 1, wobei ein aktiver Bereich des ersten Transistors (118) lateral einen aktiven Bereich des zweiten Transistors (120a) umgibt.
  6. Integrierte Schaltung nach Anspruch 1, wobei ein aktiver Bereich des ersten Transistors (118) größer als ein aktiver Bereich des zweiten Transistors (120a) ist.
  7. System, das aufweist: einen Leistungs-Metalloxidhalbleiter-(MOS-)Transistor zum Schalten einer Last; und eine Schutzschaltung (110) zum Erfassen eines Überlastzustands des Leistungs-MOS-Transistors; wobei der Leistungs-MOS-Transistor aufweist: einen ersten MOS-Transistor (118) mit einem ersten Gate, einem ersten Source und einem ersten Drain; einen zweiten MOS-Transistor (120a) mit einem zweiten Gate, einem zweiten Source und einem zweiten Drain, wobei das zweite Drain mit dem ersten Drain gekoppelt ist; und einen ersten Sourcekontakt (136a) zum Koppeln einer Bondleitung über dem zweiten MOS-Transistor (120a), wobei der erste Sourcekontakt (136a) mit dem ersten Source und dem zweiten Source gekoppelt ist; wobei die Schutzschaltung (100) dazu ausgebildet ist, den ersten MOS-Transistor (118) und den zweiten MOS-Transistor (120a) als Reaktion auf ein Eingangssignal einzuschalten, den zweiten MOS-Transistor (120a) als Reaktion auf einen Überlastzustand auszuschalten und den ersten MOS-Transistor (118) bei Fortbestehen des Überlastzustandes zu einem späteren Zeitpunkt auszuschalten.
  8. System nach Anspruch 7, das weiterhin aufweist: eine mit dem ersten Sourcekontakt (136a) gekoppelte erste Bondleitung (144a).
  9. System nach Anspruch 7, wobei der Leistungs-MOS-Transistor ferner weiterhin aufweist: einen dritten MOS-Transistor (120b) mit einem dritten Gate, einem dritten Source und einem dritten Drain, wobei der dritte Drain mit dem ersten Drain und dem zweiten Drain gekoppelt ist; und einen zweiten Sourcekontakt (136b) über dem dritten MOS-Transistor (120b), wobei der zweite Sourcekontakt (136b) mit dem ersten Source, dem zweiten Source und dem dritten Source gekoppelt ist; wobei die Schutzschaltung (110) weiterhin dazu ausgebildet ist, den dritten MOS-Transistor (118) als Reaktion auf das Eingangssignal einzuschalten und den dritten MOS-Transistor (120b) als Reaktion auf den Überlastzustand auszuschalten.
  10. System nach Anspruch 9, das weiterhin aufweist: eine mit dem ersten Sourcekontakt (136a) gekoppelte erste Bondleitung (144a); und eine mit dem zweiten Sourcekontakt gekoppelte zweite Bondleitung.
  11. System nach Anspruch 9, wobei der Leistungs-MOS-Transistor weiterhin aufweist: einen vierten MOS-Transistor (120c) mit einem vierten Gate, einem vierten Source und einem vierten Drain, wobei das vierte Drain mit dem ersten Drain, dem zweiten Drain und dem dritten Drain gekoppelt ist; und einen dritten Sourcekontakt (136c) über dem vierten MOS-Transistor (120c), wobei der dritte Sourcekontakt (136c) mit dem ersten Source, dem zweiten Source, dem dritten Source und dem vierten Source gekoppelt ist; wobei die Schutzschaltung (110) dazu ausgebildet ist, den vierten MOS-Transistor (120c) als Reaktion auf das Eingangssignal einzuschalten und den vierten MOS-Transistor (120c) als Reaktion auf das Erfassen des Überlastzustands auszuschalten.
  12. System nach Anspruch 11, das weiterhin aufweist: eine mit dem ersten Sourcekontakt (136a) gekoppelte erste Bondleitung (144a); eine mit dem zweiten Sourcekontakt (136b) gekoppelte zweite Bondleitung (144b); und eine mit dem dritten Sourcekontakt (136c) gekoppelte dritte Bondleitung (144c).
  13. Verfahren zum Schalten einer Last, wobei das Verfahren aufweist: Bereitstellen eines ersten Transistors (118) mit einem ersten Gate und einem ersten Source; Bereitstellen eines zweiten Transistors (120a) mit einem zweiten Gate und einem zweiten Source; Bereitstellen eines ersten Sourcekontakts (136a), der über dem zweiten Transistor (120a) angeordnet und mit dem ersten Source und dem zweiten Source gekoppelt ist; Bereitstellen einer mit dem ersten Sourcekontakt (136a) gekoppelten ersten Bondleitung (144a); Einschalten des ersten Transistors (118) und des zweiten Transistors (120a), um eine mit dem ersten Transistor (118) und dem zweiten Transistor (120a) gekoppelte Last einzuschalten; Ausschalten des zweiten Transistors (120a) als Reaktion auf die Erfassung eines Überlastzustands; und Ausschalten des ersten Transistors (118) zu einem späteren Zeitpunkt bei Fortbestehen des Überlastzustands.
  14. Verfahren nach Anspruch 13, das weiterhin aufweist: Bereitstellen eines dritten Transistors (120b) mit einem dritten Gate und einem dritten Source, wobei der dritte Transistor mit der Last gekoppelt ist; Bereitstellen eines zweiten Sourcekontakts (136b) der über dem dritten Transistor (120b) angeordnet ist und der mit dem ersten Source, dem zweiten Source und dem dritten Source gekoppelt ist; Bereitstellen einer mit dem zweiten Sourcekontakt (136b) gekoppelten zweiten Bondleitung (144b); Einschalten des dritten Transistors (120b) beim Einschalten des ersten und des zweiten Transistors, um die Last einzuschalten; und Ausschalten des dritten Transistors (120b) als Reaktion auf die Erfassung des Überlastzustands.
  15. Verfahren nach Anspruch 14, das weiterhin aufweist: Bereitstellen eines vierten Transistors (120c) mit einem vierten Gate und einem vierten Source, wobei der vierte Transistor (120c) mit der Last gekoppelt ist; Bereitstellen eines dritten Sourcekontakts (136c), der über dem vierten Transistor (120c) angeordnet und mit dem ersten Source, dem zweiten Source, dem dritten Source und dem vierten Source gekoppelt; Bereitstellen einer mit dem dritten Sourcekontakt (136c) gekoppelten dritten Bondleitung (144c); Einschalten des vierten Transistors (120c) beim Einschalten des ersten, zweiten und dritten Transistors, um die Last einzuschalten; und Ausschalten des vierten Transistors (120c) als Reaktion auf die Erfassung des Überlastzustands.
  16. Verfahren nach Anspruch 15, das weiterhin aufweist: Überwachen eines Stroms durch den ersten und den zweiten Transistor (118, 120a) zur Erfassung des Überlastzustands.
  17. Verfahren nach Anspruch 15, das weiterhin aufweist: Überwachen einer Temperatur des ersten und zweiten Transistors (118, 120a) zum Erfassen eines Übertemperaturzustands; und Ausschalten des zweiten Transistors (120a) als Reaktion auf einen Übertemperaturzustand.
  18. Verfahren zum Schalten einer Last, wobei das Verfahren aufweist: Einschalten eines Haupt-Metalloxidhalbleiter-(MOS-)Transistors (118) mit einem ersten Source und einem ersten Drain; Einschalten eines Bond-MOS-Transistors (120a) mit einem mit dem ersten Source gekoppelten zweiten Source und einem mit dem ersten Drain gekoppelten zweiten Drain; Überwachen eines Stroms zwischen dem ersten Source und dem ersten Drain, um einen Überlastzustand zu erfassen; und Verringern der thermomechanischen Belastung an einer Bondleitung, die an einen Sourcekontakt, der über dem Bond-MOS-Transistor (120a) angeordnet ist, gekoppelt ist, und an einer angrenzenden und naheliegenden Metallisierung, die die Bondleitung mit dem ersten Source und dem zweiten Source koppelt, durch Ausschalten des Bond-MOS-Transistors (118, 120a) als Reaktion auf den Überlastzustand; und Ausschalten des Haupt-Metalloxidhalbleiter-(MOS-)Transistors (118) zu einem späteren Zeitpunkt bei Fortbestehen des Überlastzustands.
  19. Verfahren nach Anspruch 18, das aufweist: Wiedereinschalten des Bond-MOS-Transistor (118, 120a) als Reaktion auf das Korrigieren des Überlastzustands.
DE102008044411.1A 2008-01-30 2008-12-05 Integrierte Schaltung mit einem Leistungs-MOS-Transistor, System und Verfahren zum Schalten einer Last Active DE102008044411B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/022,679 2008-01-30
US12/022,679 US8084821B2 (en) 2008-01-30 2008-01-30 Integrated circuit including a power MOS transistor

Publications (2)

Publication Number Publication Date
DE102008044411A1 DE102008044411A1 (de) 2009-08-27
DE102008044411B4 true DE102008044411B4 (de) 2015-06-11

Family

ID=40896826

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008044411.1A Active DE102008044411B4 (de) 2008-01-30 2008-12-05 Integrierte Schaltung mit einem Leistungs-MOS-Transistor, System und Verfahren zum Schalten einer Last

Country Status (2)

Country Link
US (1) US8084821B2 (de)
DE (1) DE102008044411B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112502A1 (de) * 2015-07-30 2017-02-02 Infineon Technologies Ag Halbleiterbauelemente

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522675B2 (en) * 2012-01-25 2019-12-31 Infineon Technologies Ag Integrated circuit including field effect transistor structures with gate and field electrodes and methods for manufacturing and operating an integrated circuit
US8907418B2 (en) 2013-05-07 2014-12-09 Infineon Technologies Austria Ag Semiconductor device
US9105470B2 (en) 2013-05-07 2015-08-11 Infineon Technologies Austria Ag Semiconductor device
DE102017128008B4 (de) 2017-11-27 2019-06-27 Beckhoff Automation Gmbh Schutzeinrichtung und Feldbusmodul mit einer Schutzeinrichtung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040075113A1 (en) * 2002-10-15 2004-04-22 Yoshiaki Nakayama Semiconductor equipment
DE10345556A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Halbleiterbauelement mit verbessertem Temperaturverhalten
EP1538671A2 (de) * 2003-12-04 2005-06-08 NEC Electronics Corporation Integrierte Halbleiterschaltung mit Schutz vor elektrostatischer Entladung
US7242113B2 (en) * 2003-06-12 2007-07-10 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
US20070228476A1 (en) * 2006-03-29 2007-10-04 Nec Electronics Corporation Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JPH05299991A (ja) 1991-06-06 1993-11-12 Nec Corp モノリシックパワーｍｏｓ集積回路
US6710405B2 (en) 2001-01-17 2004-03-23 Ixys Corporation Non-uniform power semiconductor device
US6703895B1 (en) 2002-09-26 2004-03-09 Motorola, Inc. Semiconductor component and method of operating same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040075113A1 (en) * 2002-10-15 2004-04-22 Yoshiaki Nakayama Semiconductor equipment
US7242113B2 (en) * 2003-06-12 2007-07-10 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
DE10345556A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Halbleiterbauelement mit verbessertem Temperaturverhalten
EP1538671A2 (de) * 2003-12-04 2005-06-08 NEC Electronics Corporation Integrierte Halbleiterschaltung mit Schutz vor elektrostatischer Entladung
US20070228476A1 (en) * 2006-03-29 2007-10-04 Nec Electronics Corporation Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112502A1 (de) * 2015-07-30 2017-02-02 Infineon Technologies Ag Halbleiterbauelemente
US9819341B2 (en) 2015-07-30 2017-11-14 Infineon Technologies Ag Semiconductor devices
DE102015112502B4 (de) 2015-07-30 2021-11-04 Infineon Technologies Ag Halbleiterbauelemente

Also Published As

Publication number Publication date
US8084821B2 (en) 2011-12-27
DE102008044411A1 (de) 2009-08-27
US20090189461A1 (en) 2009-07-30

Similar Documents

Publication Publication Date Title
DE102004057486B4 (de) Leistungsvorrichtung mit bidirektionaler Pegelverschiebungsschaltung
DE102013218670B4 (de) Verpolungsschutz für High-Side-Schalter in n-Substrat
DE102008064698B4 (de) Leistungshalbleiterbauelement mit einer Sensorzelle
DE102014106695B4 (de) Leistungstransistor mit integriertem temperatursensorelement, leistungstransistorschaltkreis, verfahren zum betrieb eines leistungstransistors und verfahren zum betrieb eines leistungstransistorschaltkreises
DE102010022316A1 (de) Monolithischer Dual-Gate-Stromerfassungs-MOSFET mit niedriger Impedanz
DE112014004667B4 (de) Halbleitersteuerungseinrichtung, Schalteinrichtung, Inverter und Steuerungssystem
DE102012109745B4 (de) Schaltungsanordnung
DE102005022309A1 (de) Halbleitervorrichtung
DE102008044411B4 (de) Integrierte Schaltung mit einem Leistungs-MOS-Transistor, System und Verfahren zum Schalten einer Last
DE10107386C1 (de) Schaltungsanordnung mit Temperaturschutz und Verfahren
DE102014106294B4 (de) Schaltkomponente mit einem Steuerelement und einer integrierten Schaltung, System mit einem Controller und einer integrierten Schaltung und Leistungsversorgungssystem mit einem Leistungsversorgungselement
EP1739835B1 (de) Schaltungsanordnung mit Fehlererkennung zur Ansteuerung von Leistungshalbleiterschaltern
DE102005039371A1 (de) Halbleitervorrichtung
DE102005031622A1 (de) Steuervorrichtung eines Halbleiterschalters
DE102011050122A1 (de) DIREKTE SPERRSCHICHTTEMPERATURMESSUNG EINES LEISTUNGS-MOSFETs (N-TYP)
DE102019128849B3 (de) Treiberschaltung, System mit einer Treiberschaltung und Kalibrierungsverfahren
EP3608644A1 (de) Leistungshalbleiterschaltung sowie verfahren zur bestimmung einer temperatur eines leistungshalbleiterbauelements
EP2565608B1 (de) Halbleiterbauelement in Chipbauweise
DE102013203929B4 (de) Verfahren zur ansteuerung eines halbleiterbauelements
US8278890B2 (en) Power supply circuit
DE102014008894B4 (de) Erfassungselement für Halbleiter
DE10014269A1 (de) Halbleiterbauelement zur Ansteuerung von Leistungshalbleiterschaltern
DE102013211692A1 (de) Schaltungsanordnung und Energiespeichersystem
DE102009039966B4 (de) Leistungstransistor und Verfahren zum Steuern eines Leistungstransistors
DE102016100800B4 (de) Mit vertikalem Sourcefolger erfasste Inversstromschutzschaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative