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Stand der Technik
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Die
vorliegende Erfindung betrifft einen Analog-Digital-Wandler (ADC,
Analog Digital Converter), mit mindestens zwei elektronischen Grundelementen,
die an genau einem Pol miteinander verbunden sind, und dieser Verbindungspunkt
mit dem Eingang eines Komparators verbunden ist, und durch Verbinden
mindestens eines weiteren Pols von jedem der besagten elektronischen
Grundelemente mit jeweils einem von mindestens drei Signalen an
dem besagten Verbindungspunkt eine elektrische Größe
erzeugbar ist, die mit einer vorgegebenen zweiten elektrischen Größe
in dem Komparator vergleichbar ist, und die Werte der besagten elektronischen
Grundelemente einem Digitalwort zuordenbar sind. Die Erfindung betrifft
weiterhin ein Verfahren zur Kalibrierung eines solchen Analog-Digital-Wandlers,
mit einem Initialisierungsschritt, bei dem die Grund- und Kalibrierungselemente
sowie der Komparator in einen Bezugszustand gebracht werden.
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Werden
Analog-Digital-Wandler in sicherheitskritischen Anordnungen eingesetzt,
dann ist ein Test des Wandlers vor oder während des Einsatzes
in der Anwendung sinnvoll, oftmals sogar periodisch vorgeschrieben.
Bei diesem Test kommt es in der Regel nicht darauf an, dass die
Genauigkeit des Wandlers im gesamten Wandlungsbereich nachgewiesen wird,
sondern es wird lediglich gefordert, dass vor allem den höchstfertigsten
Bits (MSB, Most Significant Bits) vertraut werden kann, da diese
ein schwerwiegenderes Sicherheitsrisiko im Fehlerfalle tragen als die
niederwertigsten Bits (LSB, Least Significant Bits). Wie viele Bitwerte
dabei eine sicherheitskritische Rolle spielen, hängt von
der Anwendung selbst ab. In der Regel kann man eine Abweichung von mehreren
niederwertigen Bits im Wandlungsergebnis für diesen Zweck
tolerieren. Der damit eventuell einhergehende Verlust an Komfort
ist zumindest zeitweise akzeptierbar.
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Die
Patentschrift
DE 10 2005
050 768 beschreibt einen parametrischen ADC-Test, der dem gleichen
Zweck dient. Dazu wird ein Spannungsteiler aus zwei Widerständen
benutzt, der durch Umpolen der Masse- und Betriebsspannungsanschlüsse
zwei Spannungswerte bereitstellt, die nach ihrer Wandlung genau
entgegengesetzte höchstwertige Bit-Werte im Digitalwort
bewirken, nämlich 100..Ox..x und O11..1x..x, wobei x ein
beliebiger Wert ist und genau i x-Werte auftreten. Die zwei Widerstandswerte
müssen sich dazu im Wert mindestens so sehr unterscheiden,
dass eventuelle Nichtlinearitäten in der Übertragungskennlinie
für den Testpunkt kompensiert werden. Dadurch wird aber
der Anteil der x-Werte im Datenwort unter Umständen sehr
hoch und der Analog-Digital-Wandler kann damit nur relativ ungenau
getestet werden, nämlich beginnend vom höchstwertigsten
Bit bis zur Bitstelle i + 1, wobei i die höchstwertigste
Bitstelle mit dem undefinierten Wert x ist.
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In
der Patentschrift
EP-696394 ist
demgegenüber ein Verfahren beschrieben, wie man durch zusätzliche
Maßnahmen die Genauigkeit eines Analog-Digital-Wandlers
erhöhen kann. Das Verfahren korrigiert allerdings den gesamten Übertragungsbereich
des Wandlers und ist sehr aufwendig. Eine solche generelle Erhöhung
der Genauigkeit ist hier nicht erforderlich, wenn es nur um den
Sicherheitsaspekt geht.
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Offenbarung der Erfindung
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Der
Vorteil der vorliegenden Erfindung besteht in der einfachen und
gezielten Überprüfung eines Analog-Digital-Wandlers
mit hoher Genauigkeit.
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Dieser
Vorteil wird durch einen Analog-Digital-Wandler erzielt, der eine
Kalibrierungslogik aufweist, mit mindestens einem elektronischen
Kalibrierungselement, das mit genau einem Pol mit dem besagten Verbindungspunkt
verbunden ist, und die ausgebildet ist, in Ansprechen auf den elektrischen
Wert des Ausgangssignals des Komparators mindestens einen zweiten
Pol dieses elektronischen Kalibrierungselementes mit mindestens
einem der besagten drei Signale zu verbinden, um eine Kalibrierung
einer Übertragungskennlinie des Wandlers an wenigstens einen
Testpunkt durchzuführen.
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Die
Erfindung geht dabei von der Überlegung aus, dass eine
Verbesserung der Nichtlinearität des Analog-Digital-Wandlers
wenigstens an einem Testpunkt eine entscheidende Hilfe sein kann,
um die sicherheitskritischen Anforderungen zu erfüllen.
Dies kann durch eine Kalibrierung der Wandler-Übertragungskennlinie
z. B. in der Nähe der Mitte des Wandlungsbereiches, also
der mittleren Eingangsspannung, erreicht werden. Dadurch wird die
Genauigkeit und vor allem die Aussagekraft des Tests deutlich erhöht.
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Ein
wesentlicher Aspekt des erfindungsgemäßen Analog-Digital-Wandlers
besteht deshalb darin, dessen Kalibrierung auf einen bestimmten
Testpunkt hin zu ermöglichen. Die Genauigkeit des Tests ist
durch die vorangegangene Kalibrierung deutlich höher als
im bekannten Stand der Technik, womit auch die Sicherheit in der
Anwendung verbessert wird.
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Bevorzugte
Weiterbildungen des Wandlers sind in den Unteransprüchen
angegeben.
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Danach
ist in einer vorteilhaften Ausführungsform vorgesehen,
dass sich die elektrischen Werte der Grund- und der Kalibrierungselemente
des Analog-Digital-Wandlers durch einen Multiplikator von 2 unterscheiden
und die Werte der untersten zwei Kalibrierungskapazitäten
gleich sind. So besitzt das kleinste Element einen elektrischen
Wert, welcher der höchsten Auflösung des Wandlers
entspricht und damit auch eine Schranke für die Genauigkeit
darstellt. Das nächstgrößere Element
hat den doppelten Wert und jedes folgende Element hat den doppelten
Wert seines Vorgängers. Damit lässt sich der Wandler
einem Selbsttest unterziehen, der auf binärer Teilung beruht
und besonders effizient und zielgerichtet durchführbar
ist. Bevorzugt besteht dabei ein Kalibrierungselement aus mehreren
Einzelelementen, die einzeln geschaltet werden können.
Dadurch kann der Kalibrierungsbereich erhöht werden. Eine
besonders hohe Genauigkeit kann dabei erzielt werden, wenn die elektrischen
Werte der Einzelelemente unterschiedlich gewählt sind.
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Generell
können die Grund- und Kalibrierungselemente des Analog-Digital-Wandlers
jede Art geeigneter elektronischer Bauteile umfassen. Von Vorteil
ist es jedoch, wenn diese als Kapazitäten, Widerstände,
Stromquellen, Spannungsquellen oder Transistoren ausgeführt
sein. Damit ist der Wandler besonders flexibel auf jeden gewünschten
Anwendungsfall anpassbar. Bevorzugt bilden die Grund- und Kalibrierungselemente
aber ein Kapazitätsfeld. Diese lassen sich einfach integrieren
und zwei Kapazitäten auf einem Chip sind mit relativ großer
Genauigkeit im Kapazitätsverhältnis zueinander
herstellbar.
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Alternativ
können die Grund- und Kalibrierungselemente ein Stromfeld
bilden. Der dargestellte Vorteil der Kapazitäten gilt dabei
auch für Stromquellen. Damit kann ein Wandler mit binär
gewichteten Stromquellen nach dem gleichen Kalibrierungsprinzip
behandelt werden. Ein Vorteil der Stromquellen gegenüber
den Kapazitäten ergibt sich bei der Verwendung volldifferentieller
Stromquellen, welche gleichzeitig einen Nutz- und einen Dummypfad
beinhalten. Zur Wandlung wird eine Kapazität benötigt, welche
beiderseits von den Stromquellen im Nutzpfad geladen wird. Damit
ist die auf der Kapazität abgelegte Ladung frei von einem
Bezugssignal. Der anschließende Vergleich wird von einem volldifferenziellen
Komparator durchgeführt. Der erfindungsgemäße
Vorteil dieser Anordnung besteht in der Freiheit von dem Bezugssignal,
womit eine weitere mögliche Fehlerquelle ausgeschlossen
ist. Das Eingangssignal wird dabei vorzugsweise ebenso vollsymmetrisch zugeführt.
Das auf die Kapazitäten angewandte Kalibrierungsverfahren
bedient sich damit anstelle der Kapazitäten kleiner Gewichte
innerhalb der Stromquellen, so dass damit die binären Fehler
als Stromkorrekturen behandelt werden. Diese Gewichte können
als zusätzliche Transistoren zu Veränderung des Weitenverhältnisses,
welches das jeweilige Stromgewicht bestimmen, verstanden werden.
Diese Transistoren können mit in Serie zu diesen Transistoren
eingefügten Schaltern digital zu- oder weggeschaltet werden,
ohne die Genauigkeit zu verletzen. Der vorgeschlagene Test schließt
die Erkennung von stuck-at Fehlern oder andere permanenten Fehlern in
den betreffenden Bitstellen mit ein. Getestet wird dabei genau ein
Punkt der Übertragungskennlinie des Wandlers. Damit sind
aber die Toleranzen zwischen dem höchsten Kapazitätswert
und der Summe der verbleibenden Kapazitäten feststellbar
und durch das Kalibrierungsverfahren korrigierbar. Die größten Kapazitäten
besitzen bei einer prozentual gleichen Abweichung die größten
absoluten Differenzwerte und genau hier setzt das erfindungsgemäße
Verfahren an. Gravierende Abweichungen in mehreren niederwertigsten
Bits, die sich nicht durch die Korrekturkapazitäten kompensieren
lassen, werden bei der Kalibrierung festgestellt. Eine Kompensation
kann für den Test durch das Schalten der niederwertigsten Bit-Kapazitäten
so kompensiert werden, dass die jeweils komplementär geschalteten
höheren Bitwerte das Umschalten des Komparators am Testpunkt
bewirken können. Damit ist der Wandler nur bezüglich dieser
höheren Bitwerte am Arbeitspunkt getestet. Das reicht in
der Regel für sicherheitsrelevante Einsatzfälle
aus, wo eine Abweichung von wenigen niederwertigsten Bits in der
Regel kein Sicherheitsrisiko bedeutet. Der Vorteil des Verfahrens
ist dabei, dass keine externen Komponenten benutzt werden und die
zusätzlichen Korrekturkomponenten sehr klein sind. Man
kann den Wert der zugeschalteten Korrekturkomponenten überwachen
und gegebenenfalls die Überschreitung eines Grenzwertes
signalisieren oder eine Abschätzung der maximalen Abweichung für
alle anderen Wandlungswerte vornehmen.
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Ein
besonders einfacher Aufbau des Analog-Digital-Wandler ist dabei
gewährleistet, wenn dessen Selbsttest lediglich erfordert,
dass die drei Signale ein Betriebssignal wie z. B. eine Betriebsspannung,
ein Bezugssignal wie z. B. Masse, und ein analoges Eingangssignal
umfassen. Zusätzlich wird ein gegebenenfalls intern gebildetes
Vergleichssignal für den Komparator benötigt.
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Die
vorstehenden Vorteile der Erfindung werden auch durch ein Verfahren
erzielt, mit einem ersten Kalibrierungsschritt, bei dem ein Grundelement mit
dem höchsten elektrischen Wert mit dem ersten Signal und
die verbleibenden Grundelemente mit dem zweiten Signal verbunden
werden, und sofern der Ausgang des Komparators ein 'low' anzeigt, nacheinander
einzelne Kalibrierungselemente von einem offenen Zustand an das
erste Signal geschaltet werden, bis der Ausgang des Komparators
ein 'high' anzeigt, und mit einem zweiten Kalibrierungsschritt,
bei dem ein Grundelement mit dem höchsten elektrischen
Wert mit dem zweiten Signal und die verbleibenden Grundelemente
mit dem ersten Signal verbunden werden, und sofern der Ausgang des Komparators
ein 'high' anzeigt, nacheinander einzelne Kalibrierungselemente
von einem offenen Zustand an das zweite Signal geschaltet werden,
bis der Ausgang des Komparators ein 'low' anzeigt, wobei die Kalibrierungsschritte
wiederholt werden, ohne jedoch die Stellung der vorher geschalteten
Kalibrierungselemente zu verändern, bis beide Kalibrierungsschritte
gültig sind.
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Ein
wesentlicher Punkt des erfindungsgemäßen Verfahrens
besteht darin, dass durch eine Kalibrierung des Analog-Digital-Wandlers
beim Selbsttest eine große Anzahl von Bitstellen getestet
werden kann. Die Kalibrierungselemente sind mehrfach vorhanden und
besitzen einen kleinen elektrischen Wert, um gegebenenfalls nur
geringfügig einwirken zu können.
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Bevorzugte
Weiterbildungen des Verfahrens sind in den Unteransprüchen
angegeben.
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Danach
ist in einer bevorzugten Ausprägung des Verfahrens vorgesehen,
dass die Kalibrierungsschritte über die Grundelemente hinweg
weitergeführt werden, wenn diese Schritte über
alle Kalibrierungselemente hinweg ungültig waren. Wenn
beide Kalibrierungsbedingungen nicht erfüllbar waren, müssen
die mit dem höchstwertigsten Bit geschalteten niederwertigsten
Bit-Werte als Ungenauigkeiten des Analog-Digital-Wandlers betrachtet
werden. Diese können mit dem Beschalten der Grundelemente korrigiert
werden, z. B. wenn noch kein Austausch des Wandlers vorgenommen
werden soll.
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In
einem regulären Wandlungsbetrieb des Analog-Digital-Wandlers
bleibt in bevorzugter Weise die Beschaltung der Kalibrierungselemente
während des Ladens eines Eingangssignals auf die Grundelemente
erhalten. Dadurch werden Toleranzen des Wandlers kompensiert, die
durch Defekte und Alterungserscheinungen verursacht sein können,
welche erst im laufenden Betrieb entstanden und möglicherweise
immer größer wurden.
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Die
vorliegende Erfindung wird im Folgenden anhand eines Ausführungsbeispiels
des erfindungsgemäßen Analog-Digital-Wandlers
unter Bezugnahme auf die beiliegenden Figuren näher erläutert.
Gleiche oder gleichwirkende Teile sind mit gleichen Bezugsziffern
versehen. Es zeigen:
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1 einen
bekannten Analog-Digital-Wandler zur Erläuterung der sukzessiven
Approximation bei 8 Bit Auflösung;
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2 mögliche Übertragungskennlinien
des Analog-Digital-Wandlers der 1;
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3 Details
einer Übertragungskennlinie des Analog-Digital-Wandlers
der 1, mit einer idealisierten analogen Kennlinie
und einer (idealisierten) realen digitalen Kennlinie;
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4 Details
einer Übertragungskennlinie des Analog-Digital-Wandlers
der 1, mit einer idealisierten analogen Kennlinie
und einer (nicht linearen) realen digitalen Kennlinie, und
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5 einen
erfindungsgemäßen Analog-Digital-Wandler mit sukzessiver
Approximation bei 8 Bit Auflösung.
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Die 1 zeigt
einen bekannten Analog-Digital-Wandler ADC' zur Erläuterung
der sukzessiven Approximation bei 8 Bit Auflösung. Der
Wandler ADC' weist dazu ein Feld mit parallel geschalteten Kapazitäten
C1a ... C8 (Capacity) auf, die einerseits mit einem Komparator C
(Comparator) und andererseits umschaltbar zwischen einer Betriebs-
oder Versorgungsspannung Vdd, einer Masse Vss und einer Vergleichsspannung
Vm bzw Eingangsspannung Vin umschaltbar sind. Jede der Kapazitäten
C1b, C2, C3 ... C8 weist dabei den doppelten elektrischen Wert ihres
jeweiligen Vorgängers auf. Die Kapazität C1a hat den
gleichen Wert wie die Kapazität C1b. Die Kapazität
C1a bleibt bei einem Abgleichsvorgang an das Bezugspotential (Masse)
geschaltet.
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Die
Wandlung der angelegten Eingangsspannung Vin in ein Digitalwort
beginnt mit der Initialisierung des Wandlers ADC', bei der alle
Kapazitäten C1a ... C8 an die Vergleichsspannung Vm gelegt
werden und der Komparator C abgeglichen wird. Die Vergleichsspannung
soll hier als Mittenspannung Vm = Vdd/2 gewählt sein. Anschließend
wird die Eingangsspannung Vin auf alle Kapazitäten C1a
... C8 und ihr Gegenpol auf diese Mittenspannung Vm gelegt. In einem
Vorabgleich wird dann die Mittenspannung Vm und die Komparator-Initialisierung
abgeschaltet. Beim eigentlichen Abgleich werden zunächst
die Kapazitäten C1a ... C7 an Masse Vs und die Kapazität C8
an die Betriebsspannung Vdd gelegt. Erkennt der Komparator C auf
ein Ausgangssignal out = 'high', wird die Kapazität C8
auf Masse Vss geschaltet. Der Abgleich wird fortgeführt,
indem die Kapazitäten C1a ... C6 an Masse Vss und C7 an
die Betriebsspannung Vdd gelegt werden und die Schaltung von C8
nach dem vorhergehenden Schritt erhalten bleibt. Erkennt der Komparator
auf das Ausgangssignal out = 'high', wird die Kapazität
C7 an Masse C7 gelegt. Der Abgleich wird sukzessive weitergeführt
bis zur Kapazität C1b, während das jeweilige Ausgangssignal
des Komparators C beobachtet und entsprechend geschaltet wird. Im
Ergebnis kennzeichnet die Stellung der Schalter an den Kapazitäten
C1a ... C8 das approximierte Digitalwort.
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Die 2 zeigt
mögliche Übertragungskennlinien F0 ... F4 (Function)
des Analog-Digital-Wandlers ADC' der 1. Die nichtlinearen Übertragungskennlinien
F1 und F4 können z. B. auf Grund von Alterungserscheinungen
oder Fertigungstoleranzen des Wandlers ADC' entstehen, während
F0 eine optimale lineare Kennlinie darstellt. Zur Durchführung eines
aussagekräftigen Tests ist es nun notwendig, die Kennlinien
F1 und F4 zumindest in einem Testpunkt wie z. B. Vm = Vdd/2 mehr
an die ideale Kennlinie anzunähern, um ein akzeptables
digitales Ausgangssignal Vout am Komparator C zu erhalten. Derart
korrigierte Kennlinien sind mit F2 und F3 bezeichnet.
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Die 3 zeigt
Details einer Übertragungskennlinie F0 des Analog-Digital-Wandlers
ADC' der 1, mit einer idealisierten analogen
Kennlinie F0 und einer (idealisierten) realen digitalen Kennlinie F0'.
Ist die Übertragungskennlinie F0' des ADC' ideal wie in
dieser Figur, so erhält man für den ersten eingestellten
Digitalwert das Ausgangssignal out = 'high' und für den
zweiten Digitalwert out = 'low'. Im Falle einer nichtlinearen Übertragungskennlinie
F1 oder F4 erhält man unter Umständen zweimal
das gleiche Ausgangssignal am Komparator C.
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Die 4 zeigt
Details einer Übertragungskennlinie des Analog-Digital-Wandlers
ADC' der 1, mit einer analogen Kennlinie
F0 und einer (nicht linearen) realen digitalen Kennlinie F0'. Ist
die Übertragungskennlinie F0' des ADC' nicht linear wie in
dieser Figur, so erhält man für den ersten und
zweiten eingestellten Digitalwert das Ausgangssignal out = 'low'.
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Die 5 zeigt
einen erfindungsgemäßen Analog-Digital-Wandler
ADC mit sukzessiver Approximation bei 8 Bit Auflösung.
Der Wandler ADC verfügt über ein Feld von Kapazitäten
C1a ... C8 mit jeweils verdoppeltem elektrischen Wert und C1a = C1b.
Zum erfindungsgemäßen Test werden die integrierten
Kapazitäten C1b ... C8 des Wandlers ADC selbst gezielt
so umgeschaltet, dass einmal der Digital-Wert 1000...0 und zum anderen
der Wert 0111...1 eingestellt wird. Die Kapazität C1a bleibt
dabei an Masse und nur die Schaltpositionen der anderen Kapazitäten
bestimmen den Digitalwert.
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Der
Test des Wandlers ADC erfolgt anhand von zwei Messungen am Umschaltpunkt
des höchstwertigsten Bits, in Relation zur größten
Kapazität C1a ... C8 des Wandlers ADC. Durch eine Kalibrierungslogik
L (Logic), die zusätzliche Kalibrierungskapazitäten
Ck1 ... Ckn aufweist, kann dessen Übertragungskennlinie
im Falle einer Nichtlinearität gezielt an den betreffenden
Arbeitspunkt für den Wandlungswert Vm korrigiert werden.
Vorliegend werden 4 Korrekturkapazitäten mit Werten mit
jeweils entsprechend zu 1/4 LSB, 1/2 LSB ... 2 LSB benutzt. Damit
wird erreicht, dass die in 2 gezeigten,
nichtlinearen Übertragungskennlinien F1 und F4 zumindest
im Mittelpunkt mehr an die ideale Kennlinie angenähert werden.
Man erhält durch die Korrektur Kennlinien wie F2 und F3.
In der Regel sind die Abweichungen in Bruchteilen oder wenigen Vielfachen
eines niederwertigsten Bits beschrieben.
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Zur
Initialisierung werden dabei zunächst wieder alle Kapazitäten
C1a ... C8 beiderseitig an die Vergleichsspannung Vm gelegt und
der Komparator C abgeglichen, wie dies bereits bekannt ist. Die
Betzugsspannung soll hier wieder als Mittenspannung Vm = Vdd/2 gewählt
sein. Da vorher alle Kapazitäten entladen und da eine Eingangsspannung
immer gegen die Mittenspannung Vm auf die Kapazitäten C1a ...
C8 geschaltet wird, sowie der Komparator C auf diesen Wert abgeglichen
ist, entspricht der weitere Kalibrierungsvorgang der Wandlung von
dem Wert Vm. Dieser Wert Vm ist eine intern durch Spannungsteilung
gewonnene Vergleichsspannung, die möglichst genau dem halben
Spannungswert der Betriebsspannung Vdd entsprechen soll.
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Nachfolgend
wird in einem ersten Kalibrierungsschritt die Kapazität
C8 mit der Betriebsspannung und die verbleibenden Kapazitäten
C1a ... C7 mit der Masse verbunden, und sofern der Ausgang des Komparators
C ein out = 'low' anzeigt, nacheinander einzelne Kalibrierungselemente
Ck1 ... Ckn von einem offenen Zustand an die Betriebsspannung Vdd
geschaltet, bis der Ausgang des Komparators C ein out = 'high' anzeigt.
In einem weiteren zweiten Kalibrierungsschritt wird die Kapazität
C8 mit der Masse und die verbleibenden Kapazitäten C1a
... C7 mit der Betriebsspannung Vdd verbunden, und sofern der Ausgang
des Komparators C ein out = 'high' anzeigt, nacheinander einzelne
Kalibrierungselemente Ck1 ... Ckn von einem offenen Zustand an die
Masse Vss geschaltet, bis der Ausgang des Komparators C ein out
= 'low' anzeigt. Beide Schritte werden wiederholt, bis für
eine feste Beschaltung aller i Kapazitäten Cki beide Bedingungen
erfüllt sind. Dazu werden gegebenenfalls die Kapazitäten
C1b, C2 usw mit dem Wert von C8 beschaltet, wenn sonst die Bedingungen
ansonsten nicht beide erfüllbar sind. Die mit dem höchstwertigsten
Bit geschalteten niederwertigsten Bit-Werte müssen dann
als Ungenauigkeiten des Wandlers ADC betrachtet werden.
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Mit
dem vorstehend beschriebenen Kalibrierungsvorgang werden auch Abweichungen
der Mittenspannung Vm ausgeglichen. Werden zudem volldifferentielle
Stromquellen verwendet, ist der Vergleichsspannungsfehler vernachlässigbar
gering. Da zunächst alle Kapazitäten C1a ... C8
entladen werden und der Komparator C auf den Wert von Vm eingestellt
wird, beziehen sich alle Messungen auf diesen Vergleichswert. Im
ersten Kalibrierungsschritt wird eine kapazitive Spannungsteilung
von C8 zu der Summe C1a/b ... C7 vorgenommen. Der dabei erreichte
Spannungswert wird mit der Vergleichsspannung Vm verglichen, auf
den der Komparator vorher abgeglichen wurde. Da die Kapazitätswerte
von C8 und die Summe der restlichen Kapazitäten C1a ...
C8 den gleichen Sollwert besitzen, unterscheiden sie sich im fehlerfreien
Fall nur durch fertigungsbedingte Toleranzen. Sind diese Toleranzen
kleiner als der Kapazitätswert C1a, so ist der Spannungswert
am Komparator C im ersten Kalibrierungsschritt höher als
im zweiten Kalibrierungsschritt. In der Regel wird sich das Ausgangssignal
out des Komparators C für diese beiden Fälle voneinander
unterscheiden. Im ersten Kalibrierungsschritt wird dabei out = 'high'
erwartet und im zweiten Kalibrierungsschritt out = 'low'. Durch Nichtlinearitäten
in der Übertragungskennlinie kann es aber auch sein, dass
beide Werte kleiner oder beide größer als Vm sind,
so dass der Komparator C zweimal auf 'high' oder zweimal auf 'low'
entscheidet. In diesem Fall werden die Kalibrierungskapazitäten Ck1
... Ckn gemäß dem vorstehend beschriebenen Verfahren
so angesteuert, dass der Komparator C bei der Umschaltung zwischen
den zwei Eingangswerten den Ausgangswert out wie oben beschrieben wechselt.
Nur für den Fall, dass die Fertigungstoleranzen höher
sind als oben beschrieben oder ein Defekt vorliegt, kann der Spannungswert
am Komparatoreingang im ersten Kalibrierungsschritt niedriger sein
als im zweiten Kalibrierungsschritt. In einem solchen Fall erhält
man unter Umständen keine Lösung ohne die niederwertigste
Bit-Kapazität C1b mit C8 gemeinsam zu schalten, oder im
Extremfall sogar noch weitere Kapazitäten C2 ... C7. Diese
stellen dann eine Ungenauigkeit des Wandlers ADC dar, die umso größer
ist, umso mehr höherwertige Bit-Kapazitäten geschaltet
werden, um die gewünschte Wirkung am Komparator C zu erzielen.
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Da
die Toleranzen durch Defekte und Alterungserscheinungen verursacht
sein können, die erst im laufenden Betrieb entstehen und
gegebenenfalls sogar immer größer werden, kann
man auf den Test solcher Effekte in der sicherheitskritischen Anwendung
nicht verzichten. Das Maß der Abweichung vom Sollwert ist
dann durch die zusätzlich geschalteten niederwertigen Bit-Kapazitäten
bestimmt. Anhand dieser Messergebnisse im Rahmen der Kalibrierung kann
eine Entscheidung getroffen werden, ob der Wandler ADC möglicherweise
nicht mehr ausreichend genau genug für den sicherheitskritischen
Einsatz arbeitet. Die Grenzen und Kriterien für eine solche
Einschätzung werden durch die Anwendung bestimmt. Es kann
auch sein, dass die Menge und der Wertebereich der Korrekturkapazitäten
nicht ausreichend sind, um zum Beispiel die Abweichung des Mittenpotenzials
Vm zu kompensieren. Auch in diesem Fall wird genau überprüft,
ob der Wandler ADC noch für den geplanten Zweck einsatzfähig
ist. Zumindest ist durch das zusätzliche Schalten von niederwertigen
Bit-Kapazitäten zu prüfen, ob der Komparator C überhaupt
seinen Wert am Ausgang wechselt und der Wandler ADC sollte auch
hinsichtlich des Ausreichens seiner Genauigkeit noch besser getestet
werden. Schon vor dem geplanten Einsatz des erfindungsgemäßen
Verfahrens wird deshalb genau geprüft, welche Anforderungen
bezüglich der Sicherheit an den Selbsttest gestellt werden
und dementsprechend sind Anzahl und Wertebereich der Kalibrierungskapazitäten
vorzusehen.
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Die
beschriebene Kalibrierung kann auf alle niederwertigsten Bits sinngemäß angewandt
werden. Für jedes dieser Bits gilt nämlich das
binäre Teilungsgesetz, so dass auch hier wiederum die Halbebenenspiegelung
eines Fehlers vorliegen kann. Dadurch ist neben dem vorzugsweise
einfachen höherwertigsten Bit-Abgleich auch ein feinerer
Abgleich bis hinunter zum niederwertigsten Bit mit moderatem Aufwand möglich.
Man kann also die Umschaltpunkte bei Vdd/4, Vdd/8 usw nach dem gleichen
Verfahren testen. Für diese Abgleichvarianten wird jedoch
jeweils ein zusätzliches Testsignal Vdd/4, Vdd/8 benötigt. Dieses
Testsignal kann intern erzeugt werden oder extern bereitgestellt
werden. Nach dem Laden der Kapazitäten C1a ... C8 mit dem
Testsignal Vdd/4 wird dann beispielsweise der Digitalwert 0100...0
eingestellt und danach 0011...1 und der Komparator C entsprechend
getestet.
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Zur
sukzessiven Approximation von Eingangssignalen wird der Abgleich
des Wandlers ADC so fortgeführt, wie dies für
den bekannten Wandler ADC' schon vorstehend beschrieben wurde. Zum
Laden des erfindungsgemäßen ADC wird dabei wieder die
Eingangsspannung Vin auf alle Kapazitäten C1a ... C8 und
der Gegenpol auf die Mittenspannung Vm, wobei aber die Cki-Werte
wie kalibriert für den weiteren Ablauf des Verfahrens belassen
werden.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - DE 102005050768 [0003]
- - EP 696394 [0004]