DE102007043182A1 - Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement - Google Patents

Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement Download PDF

Info

Publication number
DE102007043182A1
DE102007043182A1 DE102007043182A DE102007043182A DE102007043182A1 DE 102007043182 A1 DE102007043182 A1 DE 102007043182A1 DE 102007043182 A DE102007043182 A DE 102007043182A DE 102007043182 A DE102007043182 A DE 102007043182A DE 102007043182 A1 DE102007043182 A1 DE 102007043182A1
Authority
DE
Germany
Prior art keywords
openings
conductor material
electrically conductive
carrier
upper side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102007043182A
Other languages
English (en)
Inventor
Magnus Ahlstedt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to DE102007043182A priority Critical patent/DE102007043182A1/de
Publication of DE102007043182A1 publication Critical patent/DE102007043182A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/5328Conductive materials containing conductive organic materials or pastes, e.g. conductive adhesives, inks
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00Nanooptics, e.g. quantum optics or photonic crystals
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301Details of OLEDs
    • H10K2102/331Nanoparticles used in non-emissive layers, e.g. in packaging layer
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00Organic light-emitting devices
    • H10K50/80Constructional details
    • H10K50/88Terminals, e.g. bond pads

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Optics & Photonics (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Auf einer Oberseite eines Trägers (1) wird eine Strukturschicht (2) aufgebracht und mit Öffnungen versehen, in denen die Oberseite des Trägers freigelegt ist. Dann wird ein Leitermaterial (4), das elektrisch leitfähige Partikel enthält, in die Öffnungen eingebracht, sodass elektrische Leiter ausgebildet werden. Die Strukturschicht (2) wird anschließend entfernt.

Description

  • Die vorliegende Erfindung betrifft Halbleiterbauelemente mit relativ dicken Leiterbahnen, die einen geringeren Bahnwiderstand aufweisen als übliche Metallisierungsebenen einer Verdrahtung.
  • Bei optoelektronischen Bauelementen, insbesondere bei LEDs (Leuchtdioden) oder OLEDs (organischen Leuchtdioden), tritt das Problem auf, dass eine ausreichend niederohmige Ausbreitung eines Betriebsstroms über die Oberseite des Bauelements hinweg gewährleistet werden muss. Hierzu werden gitterartig strukturierte Metallisationen aus relativ dicken Leiterbahnen vorgesehen. Derartige Metallisationen können mittels PVD (plasma vapor deposition) hergestellt und mit einem Lift-off-Verfahren strukturiert werden. Die Herstellung der Metallisation mittels eines solchen Verfahrens erfolgt jedoch relativ langsam, ist mit ineffizientem Materialverbrauch verbunden und verursacht daher hohe Kosten. Das Herstellungsverfahren wird durch die Strukturierung einer dicken Metallisation zudem erschwert.
  • Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Möglichkeit zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen anzugeben.
  • Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 bzw. mit dem Halbleiterbauelement mit den Merkmalen des Anspruchs 11 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
  • Die Erfindung ermöglicht es, auf relativ einfache Weise dicke Leiterbahnen und Gitter aus elektrischen Leitern einer Dicke von mehr als 2 μm herzustellen. Dazu wird eine Flüssigkeit oder Paste mit darin suspendierten elektrisch leitfähigen Nanopartikeln als Leiter verwendet. Die Flüssigkeit oder Paste wird in Öffnungen einer Strukturschicht auf der Oberseite eines Trägers eingebracht. Nach gegebenenfalls erforderlichen Ausheilschritten wird die Strukturschicht entfernt, sodass elektrisch leitfähige Leiterbahnen der vorgesehenen großen Dicke übrig bleiben.
  • Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und des Halbleiterbauelements anhand der beigefügten Figuren.
  • 1 zeigt einen Querschnitt durch ein erstes Zwischenprodukt eines Ausführungsbeispiels des Verfahrens.
  • 2 zeigt einen Querschnitt gemäß 1 nach dem Einbringen des Leitermaterials.
  • 3 zeigt einen Querschnitt gemäß 2 nach dem Entfernen der Strukturschicht.
  • In der 1 ist im Querschnitt ein Träger 1 mit einer Oberseite dargestellt. Der Träger kann z. B. ein Halbleiterwafer, ein Substrat oder ein Halbleiterkörper sein, der mit einer Schichtfolge oder Schichtstruktur aus unterschiedlichen Materialien versehen sein kann. Auf der Oberseite des Trägers 1 wird eine Strukturschicht 2 aufgebracht und strukturiert. Die Strukturschicht 2 kann z. B. ein Fotolack sein. Durch die Strukturierung werden Öffnungen 3 in der Strukturschicht 2 gebildet, in denen die Oberseite des Trägers 1 freigelegt ist.
  • Die 2 zeigt einen Querschnitt gemäß 1 nach dem Einbringen eines Leitermaterials 4 in die Öffnungen 3. Das Leitermaterial 4 enthält elektrisch leitfähige Partikel, die Durchmesser von typisch 10 nm bis 200 nm aufweisen, d. h. es handelt sich um so genannte Nanopartikel. Diese elektrisch leitfähigen Partikel sind insbesondere Metalle, z. B. Gold, Silber, Aluminium oder andere üblicherweise für elektrische Leiter verwendete Metalle. Die Nanopartikel sind in einem Lösungsmittel suspendiert, das zumindest teilweise organisches Mittel ist. Das Mittel kann eine hohe oder niedrige Viskosität aufweisen; es kann insbesondere eine Flüssigkeit, wie z. B. eine Tinte, oder eine Paste sein. Eine Tinte kann insbesondere durch das an sich bekannte Verfahren der Ink-Jet-Technology in die Öffnungen eingebracht werden. Eine Paste kann z. B. durch das an sich bekannte Verfahren der Micro-Dispension-Technology oder auch unter Verwendung eines Schabers oder einer Rakel oder mittels Siebdrucks in die Öffnungen eingebracht werden.
  • Die Nanopartikel sind in dem organischen Mittel fein verteilt. Dadurch ergibt sich eine ausreichende elektrische Leitfähigkeit des Leitermaterials, das somit zur Ausbildung von niederohmigen Leiterbahnen geeignet ist. Dieses Herstellungsverfahren erlaubt es, aus dem Leitermaterial Leiterbahnstrukturen einer Dicke von typisch 3 μm bis 25 μm auszubilden, sodass hiermit Leiterbahnen hergestellt werden können, die wesentlich dicker sind als die von Verdrahtungen von integrierten Schaltungen her bekannten Leiterbahnstrukturen. Zur Herstellung von optoelektronischen Bauelementen kann die Leiterbahnstruktur insbesondere als Gitter oder Doppelgitter ausgebildet werden.
  • Nachdem das Leitermaterial 4 in die Öffnungen eingebracht worden ist, wird es vorzugsweise erwärmt, um das organische Mittel zumindest teilweise zu verdampfen. Vorzugsweise wird das organische Mittel hierbei vollständig entfernt. Bei Verwendung eines Fotolacks für die Strukturschicht 2 erfolgt die Erwärmung nur bis auf Temperaturen unterhalb der Glasübergangstemperatur des Fotolacks, um die Form der Strukturschicht nach Möglichkeit zu erhalten. Damit behält auch das eingebrachte Leitermaterial die ursprünglich vorgesehene Struktur. Der Fotolack lässt sich anschließend in einer an sich bekannten Weise selektiv zu dem Material des Trägers 1 und zu dem Leitermaterial 4 entfernen.
  • Die 3 zeigt einen Querschnitt gemäß 2 nach dem Entfernen der Strukturschicht. Die Oberseite des Trägers 1 ist jetzt mit Leiterbahnen aus dem Leitermaterial 4 versehen. Die Struktur des Leitermaterials 4 kann prinzipiell beliebig gewählt werden und wird nur durch die Anordnung und Form der Öffnungen 3 bestimmt. Das in der 3 als Beispiel dargestellte Ausführungsbeispiel kann daher nach Bedarf abgewandelt werden.
  • Das Leitermaterial 4 wird dann vorzugsweise noch ausgeheilt, indem es erhitzt wird, was z. B. mittels RTA (rapid thermal anneal) oder durch Einsatz eines Lasers geschehen kann. Damit werden organische Rückstände aus dem Leitermaterial entfernt und dessen elektrische Leitfähigkeit und mechanische Stabilität verbessert. Die Anwendung einer Laser-Anneal-Technology erlaubt insbesondere ein sehr zielgerichtetes Aufheizen eines Wafers auf hohe Temperaturen unter Einsatz eines geringen thermischen Budgets.
  • Mit dem beschriebenen Verfahren können Leiterbahnstrukturen hergestellt werden, die sich von herkömmlichen Leiterbahnstrukturen auf Halbleiterbauelementen in Form und Zusammensetzung unterscheiden. Im Hinblick auf die Kristallisation und die Korngröße unterscheidet sich die interne Struktur des Leitermaterials aus ausgeheilten Nanopartikeln wesentlich von Leiterbahnen, die aufgedampft oder aufgestäubt worden sind. Das verwendete Leitermaterial ermöglicht die Anordnung niederohmiger Leiterbahngitter auf Halbleiterbauelementen, was insbesondere bei der Herstellung optoelektronischer Bauelemente von Vorteil ist, sodass z. B. LEDs oder OLEDs auf einfache und kostengünstige Weise mit einem niederohmigen Metallisationsgitter versehen werden können.

Claims (14)

  1. Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen, bei dem – auf eine Oberseite eines Trägers (1) eine Strukturschicht (2) aufgebracht und mit Öffnungen (3) versehen wird, in denen die Oberseite des Trägers (1) freigelegt ist, – ein Leitermaterial (4), das elektrisch leitfähige Partikel enthält, in die Öffnungen (3) eingebracht wird und – die Strukturschicht (2) entfernt wird.
  2. Verfahren nach Anspruch 1, bei dem das Leitermaterial (4) eine Suspension metallischer Partikel in einem zumindest teilweise organischen Mittel ist.
  3. Verfahren nach Anspruch 1, bei dem das Leitermaterial (4) eine Suspension metallischer Partikel in einer Tinte, die mittels Ink-Jet-Technologie aufgebracht wird, ist.
  4. Verfahren nach Anspruch 1, bei dem das Leitermaterial (4) eine Paste mit darin fein verteilten metallischen Partikeln ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die elektrisch leitfähigen Partikel Durchmesser zwischen 10 nm und 200 nm aufweisen.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Leitermaterial (4) in einer Dicke von 3 μm bis 25 μm aufgebracht wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Strukturschicht (2) aus Fotolack hergestellt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem das in die Öffnungen (3) eingebrachte Leitermaterial (4) vor dem Entfernen der Strukturschicht (2) erwärmt wird und organisches Mittel aus dem Leitermaterial (4) verdampft wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem das Leitermaterial (4) nach dem Entfernen der Strukturschicht (2) durch Erwärmen ausgeheilt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Öffnungen (3) zur Ausbildung einer gitterartigen Anordnung elektrischer Leiter vorgesehen werden.
  11. Halbleiterbauelement mit dicken Leiterbahnen, bei dem – eine Oberseite eines Trägers (1) mit einer Struktur aus einem Leitermaterial (4) versehen ist, – das Leitermaterial (4) eine elektrische Leitfähigkeit aufweist, die durch elektrisch leitfähige Partikel bewirkt ist, – die leitfähigen Partikel Durchmesser zwischen 10 nm und 200 nm aufweisen und – das Leitermaterial (4) eine Dicke von 3 μm bis 25 μm aufweist.
  12. Halbleiterbauelement nach Anspruch 11, bei dem die elektrisch leitfähigen Partikel Metall sind.
  13. Halbleiterbauelement nach Anspruch 11 oder 12, bei dem die Struktur aus dem Leitermaterial (4) dafür vorgesehen ist, eine niederohmige Ausbreitung elektrischer Ströme auf der Oberseite eines optoelektronischen Bauelements zu ermöglichen.
  14. Halbleiterbauelement nach Anspruch 13, bei dem das Bauelement eine LED oder OLED ist.
DE102007043182A 2007-09-11 2007-09-11 Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement Withdrawn DE102007043182A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102007043182A DE102007043182A1 (de) 2007-09-11 2007-09-11 Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007043182A DE102007043182A1 (de) 2007-09-11 2007-09-11 Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement

Publications (1)

Publication Number Publication Date
DE102007043182A1 true DE102007043182A1 (de) 2009-03-12

Family

ID=40340133

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007043182A Withdrawn DE102007043182A1 (de) 2007-09-11 2007-09-11 Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement

Country Status (1)

Country Link
DE (1) DE102007043182A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012160468A1 (en) * 2011-05-23 2012-11-29 Koninklijke Philips Electronics N.V. Fabrication apparatus for fabricating a patterned layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5460921A (en) * 1993-09-08 1995-10-24 International Business Machines Corporation High density pattern template: materials and processes for the application of conductive pastes
US6074893A (en) * 1993-09-27 2000-06-13 Sumitomo Metal Industries, Ltd. Process for forming fine thick-film conductor patterns
US6763585B2 (en) * 2000-12-15 2004-07-20 Pioneer Corporation Method for producing micro bump
US20060009020A1 (en) * 2004-07-07 2006-01-12 Nec Lcd Technologies, Ltd. Method of forming wiring pattern
US20060281333A1 (en) * 2005-05-12 2006-12-14 Lg Chem, Ltd. Method for forming high-resolution pattern with direct writing means

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5460921A (en) * 1993-09-08 1995-10-24 International Business Machines Corporation High density pattern template: materials and processes for the application of conductive pastes
US6074893A (en) * 1993-09-27 2000-06-13 Sumitomo Metal Industries, Ltd. Process for forming fine thick-film conductor patterns
US6763585B2 (en) * 2000-12-15 2004-07-20 Pioneer Corporation Method for producing micro bump
US20060009020A1 (en) * 2004-07-07 2006-01-12 Nec Lcd Technologies, Ltd. Method of forming wiring pattern
US20060281333A1 (en) * 2005-05-12 2006-12-14 Lg Chem, Ltd. Method for forming high-resolution pattern with direct writing means

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012160468A1 (en) * 2011-05-23 2012-11-29 Koninklijke Philips Electronics N.V. Fabrication apparatus for fabricating a patterned layer
US9472787B2 (en) 2011-05-23 2016-10-18 Oledworks Gmbh Fabrication apparatus for fabricating a patterned layer

Similar Documents

Publication Publication Date Title
DE102016101564A1 (de) Vorrichtung mit einer metallisierungsschicht und herstellungsverfahren für eine vorrichtung
DE102015100665A1 (de) Verfahren zum Erzeugen einer Kupferschicht auf einem Halbleiterkörper unter Verwendung eines Druckprozesses
DE2440481B2 (de) Verfahren zum herstellen von duennschicht-leiterzuegen auf einem elektrisch isolierenden traeger
DE102012207519A1 (de) Verfahren zum herstellen eines bauelementträgers, einer elektronischen anordnung und einer strahlungsanordnung und bauelementträger, elektronische anordnung und strahlungsanordnung
WO2012034752A1 (de) Trägersubstrat für ein optoelektronisches bauelement, verfahren zu dessen herstellung und optoelektronisches bauelement
DE102011079708A1 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102006037532A1 (de) Verfahren zur Erzeugung einer elektrischen Funktionsschicht auf einer Oberfläche eines Substrats
DE1943519A1 (de) Halbleiterbauelement
DE102009000882B4 (de) Substrat zur Aufnahme mindestens eines Bauelements und Verfahren zur Herstellung eines Substrats
DE102008006495A1 (de) Schaltungsträger, insbesondere Leiterkarte für elektrische Schaltungen
DE102007043182A1 (de) Verfahren zur Herstellung dicker Leiterbahnen auf Halbleiterbauelementen und Halbleiterbauelement
DE102009000883B4 (de) Substrat zur Aufnahme mindestens eines Bauelements und Verfahren zur Herstellung eines Substrats
DE102018207554A1 (de) Kontaktanordnung, vorzugsweise für eine Leistungselektronik
DE102005006638B4 (de) Haftfeste Leiterbahn auf Isolationsschicht
EP2067390A2 (de) Verfahren zur herstellung einer anordnung optoelektronischer bauelemente und anordnung optoelektronischer bauelemente
EP2122708B1 (de) Strahlungsemittierende vorrichtung und verfahren zur herstellung einer strahlungsemittierenden vorrichtung
DE102016114275B4 (de) Multichipmodul und verfahren zu dessen herstellung
DE102008016613A1 (de) Verfahren zur Herstellung eines elektrischen Bauelements mit mindestens einer dielektrischen Schicht und ein elektrisches Bauelement mit mindestens einer dielektrischen Schicht
DE102017209297A1 (de) Verfahren zur Herstellung einer elektrischen Leiterbahn auf einem Kunststoffträger und Sensorbaugruppe umfassend einen Kunststoffträger mit einer derartig hergestellten Leiterbahn
DE102017104386A1 (de) Verfahren zur Herstellung einer elektrischen Baugruppe
DE102011089891A1 (de) Schaltungsträger und Verfahren zur Herstellung von einem Schaltungsträger
DE112015003405B4 (de) Träger für ein elektrisches Bauelement und Verfahren zur Herstellung eines Trägers
DE112016005718B4 (de) Träger für ein optoelektronisches bauelement, verfahren zum herstellen eines trägers für ein optoelektronisches bauelement, wafer und lötverfahren
DE102015205695B4 (de) Halbleiterbauelement, Kontaktanordnung und Verfahren zur Herstellung
DE102017103110B4 (de) Leistungshalbleitermodul mit einem Schaltungsträger

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
R005 Application deemed withdrawn due to failure to request examination
R005 Application deemed withdrawn due to failure to request examination

Effective date: 20140912