DE102007032227A1

DE102007032227A1 - Electronic circuit for measuring a time interval

Info

Publication number: DE102007032227A1
Application number: DE200710032227
Authority: DE
Inventors: Thomas Zerrer
Original assignee: SMARTLOGIC GmbH
Current assignee: SMARTLOGIC GmbH
Priority date: 2006-02-14
Filing date: 2007-07-11
Publication date: 2009-01-22
Anticipated expiration: 2027-07-12
Also published as: DE102007032227B4; DE102006006624A1; DE102006006624B4

Abstract

Die Erfindung betrifft eine elektronische Schaltung (1), die zur Messung eines durch die Dauer eines Messimpulses bestimmten Zeitintervalls dient. Die elektronische Schaltung weist zwei Latchketten (11a, b) und einen Zähler (10) auf, welche von einer Steuereinheit (7) angesteuert werden. Zudem sind eine Berechnungseinheit (13) und ein Taktgenerator zur Generierung eines Systemtakts in Form einer Folge von Taktperioden vorgesehen. Zur Bestimmung des Zeitintervalls werden mittels des Zählers (10) die in das Zeitintervall fallenden Taktperioden gezählt. Mit der ersten Latchkette (11a) wird die Phasenlage eines den Anfang des Messimpulses bildenden Startsignals zum Systemtakt und mit der zweiten Latchkette (11b) die Phasenlage eines das Ende des Messimpules bildenden Stoppsignals zum Systemtakt bestimmt. In der Berechnungseinheit (13) wird aus der Anzahl der ermittelten Taktperioden und den Phasenlagen des Startsignals und des Stoppsignals die Größe des Zeitintervalls berechnet. In Weiterbildung der elektronischen Schaltung (1) gemäß DE 102006006624 sind Mittel und Einrichtungen zur Erhöhung der Zeitauflösung vorgesehen.The invention relates to an electronic circuit (1) which serves to measure a time interval determined by the duration of a measuring pulse. The electronic circuit has two latch chains (11a, b) and a counter (10), which are controlled by a control unit (7). In addition, a calculation unit (13) and a clock generator for generating a system clock in the form of a series of clock periods are provided. To determine the time interval, the clock periods falling into the time interval are counted by means of the counter (10). With the first latch chain (11a), the phase position of a start signal forming the beginning of the measurement pulse is determined at the system clock, and with the second latch chain (11b) the phase position of a stop signal forming the end of the measurement pulse is determined as the system clock. In the calculation unit (13), the size of the time interval is calculated from the number of detected clock periods and the phase positions of the start signal and the stop signal. In development of the electronic circuit (1) according to DE 102006006624 means and devices for increasing the time resolution are provided.

Description

Die Erfindung betrifft eine elektronische Schaltung zur Messung eines Zeitintervalls gemäß Hauptpatentanmeldung DE 10 2006 006 624 .The invention relates to an electronic circuit for measuring a time interval according to the main patent application DE 10 2006 006 624 ,

Das zu messende Zeitintervall liegt dabei in Form eines Messimpulses vor. Bei bekannten elektronischen Schaltungen wird ein derartiges Zeitintervall mit einem Zähler gemessen, der mit einer bestimmten Taktfrequenz getaktet wird. Mit dem Zähler werden dann die Taktperioden des Taktes gezählt. Um eine Messgenauigkeit im Picosekundenbereich erzielen zu können, ist es erforderlich, die entsprechenden Zähler mit Taktfrequenzen in der Größenordnung von 10 Gigahertz zu takten. Die Ausbildung derartiger Zähler ist jedoch sehr aufwändig und entsprechend teuer. Zudem ist nachteilig, dass elektronische Schaltungen mit derartigen schnellen Zählern eine unerwünscht hohe Verlustleistung aufweisen.The The time interval to be measured is in the form of a measuring pulse in front. In known electronic circuits such a Time interval measured with a counter, with a certain clock frequency is clocked. Become with the counter then the clock periods of the clock are counted. To a measurement accuracy in the picosecond range, it is necessary to the corresponding counters with clock frequencies of the order of magnitude to clock from 10 gigahertz. The training of such counters However, it is very expensive and expensive. moreover is disadvantageous that electronic circuits with such fast Counters an undesirably high power loss exhibit.

Derartige, mit einem Zähler arbeitende elektronische Schaltungen zur Messung eines Zeitintervalls sind systembedingt mit einer Ungenauigkeit behaftet, da der Beginn und das Ende des das Zeitintervall bestimmenden Messimpulses nie genau mit dem Beginn und dem Ende einer Taktperiode des Zählers zusammenfällt. Um diesen systematischen Fehler möglichst gering zu halten, muss mit Zählern gearbeitet werden, die eine sehr große Taktfrequenz aufweisen.such, with a counter working electronic circuits for Measuring a time interval are systemic with an inaccuracy Afflicted, since the beginning and the end of the time interval determining Measuring pulse never exactly with the beginning and end of a clock period of the counter coincides. To this systematic Keep errors as low as possible, with counters be worked, which have a very high clock frequency.

Aus der EP 0 508 232 B1 ist eine elektronische Schaltung bekannt, die mit niederfrequenteren Zählern zur Bestimmung von Zeitintervallen im Bereich von 200 ps arbeiten kann. Diese elektronische Schaltung umfasst zwei Zähler und einen Ringoszillator mit einer Anordnung von Invertern. Mit dem Beginn des zu erfassenden Messimpulses wird der Ringoszillator zu periodischen Schwin gungen angeregt. Die Zähler zählen dann die Taktperioden des schwingenden Ringoszillators an unterschiedlichen Invertern des Ringoszillators. Mit der fallenden Flanke wird der Ringoszillator wieder abgeschaltet. In einer arithmetisch-logischen Einheit wird geprüft, welcher der Zähler unter definierten Bedingungen abgeschaltet wird. Dann werden der Zählerstand dieses Zählers sowie der bei Abschalten erhaltene Zustand der Inverterkette des Ringoszillators zur Ermittlung der Phasenlage der letzten Taktperiode ausgewertet. Aus dieser Phasenlage und dem Zählerstand des ausgewählten Zählers kann dann das Zeitintervall bestimmt werden.From the EP 0 508 232 B1 For example, an electronic circuit is known that can operate on lower frequency counters to determine time intervals in the range of 200 ps. This electronic circuit comprises two counters and a ring oscillator with an array of inverters. With the beginning of the measuring pulse to be detected, the ring oscillator is excited to periodic vibra tions. The counters then count the clock periods of the oscillating ring oscillator at different inverters of the ring oscillator. With the falling edge of the ring oscillator is switched off again. In an arithmetic-logic unit, it is checked which of the counters is switched off under defined conditions. Then, the count of this counter and the state of the inverter chain of the ring oscillator obtained when switching off to evaluate the phase position of the last clock period are evaluated. From this phase position and the count of the selected counter then the time interval can be determined.

Bei dieser elektronischen Schaltung können niederfrequentere Zähler zur Messung des Zeitintervalls verwendet werden, da mittels des Ringoszillators die Phase des Messimpulses relativ zu den Taktfrequenzen der Zähler bestimmbar ist.at This electronic circuit can be more low-frequency Counters used to measure the time interval, because by means of the ring oscillator, the phase of the measuring pulse relative to the clock frequencies of the counter is determinable.

Jedoch ergibt sich bei dieser elektronischen Schaltung eine systematische Ungenauigkeit der Zeitmessung dadurch, dass mittels eines Verzögerungsglieds die Laufzeit des Messimpulses zu den Taktgeneratoren der Zähler kompensiert werden muss. Zudem ist nachteilig, dass die Zähler mit der fallenden Flanke des Messimpulses nicht immer definiert abgeschaltet werden. Um diesen Nachteil zu kompensieren, werden zwei Zähler eingesetzt, wobei in der arithmetisch-logischen Einheit nur der Zähler ausgewählt wird, welcher unter definierten Bedingungen abgeschaltet wurde.however results in this electronic circuit a systematic Inaccuracy of the time measurement in that by means of a delay element the duration of the measuring pulse to the clock generators of the counter must be compensated. In addition, it is disadvantageous that the counters not always defined with the falling edge of the measuring pulse be switched off. To compensate for this disadvantage, will be used two counters, being in the arithmetic-logical Unit only the counter is selected, which was switched off under defined conditions.

Die elektronische Schaltung gemäß der Hauptpatentanmeldung DE 10 2006 006 624 dient zur Messung eines durch die Dauer eines Messimpulses bestimmten Zeitintervalls und besteht aus zwei Latchketten und einem Zähler, welche von einer Steuereinheit angesteuert sind, einer Berechnungseinheit und einem Taktgenerator zur Generierung eines Systemtakts in Form einer Folge von Taktperioden. Zur Bestimmung des Zeitintervalls werden mittels des Zählers die in das Zeitintervall fallenden Taktperioden gezählt. Mit der ersten Latchkette wird die Phasenlage eines den Anfang des Messimpulses bildenden Startsignals zum Systemtakt und mit der zweiten Latchkette die Phasenlage eines das Ende des Messimpulses bildenden Stoppsignals zum Systemtakt bestimmt. In der Berechnungseinheit wird aus der Anzahl der ermittelten Taktperioden und den Phasenlagen des Startsignals und des Stoppsignals die Größe des Zeitintervalls berechnet.The electronic circuit according to the main patent application DE 10 2006 006 624 serves to measure a time interval determined by the duration of a measuring pulse and consists of two latch chains and a counter, which are controlled by a control unit, a calculation unit and a clock generator for generating a system clock in the form of a series of clock periods. To determine the time interval, the clock periods falling into the time interval are counted by means of the counter. With the first latch chain, the phase position of a start signal forming the beginning of the measuring pulse is determined at the system clock, and with the second latch chain the phase position of a stop signal forming the end of the measuring pulse is determined as the system clock. In the calculation unit, the size of the time interval is calculated from the number of detected clock periods and the phase positions of the start signal and the stop signal.

Mittels der beiden Latchketten die Lagen des Startsignals als Anfang des Messimpulses und des Stoppsignals als Ende des Messimpulses relativ zu dem Systemtakt hochgenau und reproduzierbar bestimmt werden können. In der Berechnungseinheit kann somit das Zeitintervall durch Zählen der innerhalb des Messimpulses registrierten Taktperioden des Systemtakts und den sich aus den mittels der bestimmten Phasenlagen der Latchkette ergebenden Zeiten zwischen dem Startsignal und dem Beginn der ersten Taktperiode innerhalb des Messimpulses einerseits und dem Ende der letzten Taktperiode innerhalb des Messimpulses und des Stoppsignals andererseits bestimmt werden. Damit kann das Zeitintervall unabhängig von den Phasenlagen des Systemtakts zum Startsignal und Stoppsignal exakt bestimmt werden.through the two latch chains the positions of the start signal as the beginning of Measuring pulse and the stop signal as the end of the measuring pulse relative can be determined to the system clock with high precision and reproducible. Thus, in the calculation unit, the time interval can be counted the clock cycles of the system clock registered within the measurement pulse and from the ones determined by means of the determined phase positions of the latch chain resulting times between the start signal and the beginning of the first Clock period within the measuring pulse on the one hand and the end of last clock period within the measuring pulse and the stop signal on the other hand. This allows the time interval to be independent from the phase positions of the system clock to the start signal and stop signal be determined exactly.

Da die Phasenlagen des Start- und Stoppsignals separat mit den Latchketten bestimmt werden können und mit dem Zähler nur die in das Zeitintervall fallenden ganzen Taktperioden bestimmt werden müssen, kann zur Bestimmung des Zeitintervalls ein Zähler mit einer relativ kleinen Taktrate eingesetzt werden. Dies führt zu einer besonders kostengünstigen und robusten Ausführung der erfindungsgemäßen elektronischen Schaltung, wobei mit dieser Zeitintervalle mit einer Genauigkeit von typischerweise 100 ps bestimmt werden können.Since the phase positions of the start and stop signals can be determined separately with the Latchketten and only the falling in the time interval entire clock periods must be determined with the counter, a counter with a relatively small clock rate can be used to determine the time interval. This leads to a particularly inexpensive and robust embodiment of the electronic circuit according to the invention, with this Zei Tintervalle with an accuracy of typically 100 ps can be determined.

Die Latchketten bestehen jeweils aus einer Linearanordnung einzelner über Leitungen verbundener Latches. Über ein in der Steuereinheit generiertes Gate-Ansteuersignal können diese zwischen einem Transparentmodus und einem Haltemodus geschaltet werden. Im Transparentmodus werden in den einzelnen Latches enthaltene binäre Signalwerte mit jeweils einer definierten Durchlauf zeit an das jeweils nächste Latch weitergegeben. Im Haltemodus werden die aktuellen binären Signalwerte der Latches einer Latchkette gespeichert.The Latch chains each consist of a linear arrangement of individual over Lines of connected latches. About one in the control unit generated gate drive signal can this between a Transparent mode and a hold mode are switched. In transparent mode are included in the individual latches with binary signal values each time a defined time to the next one Latch passed. In hold mode, the current binary Signal values of the latches of a latch chain are stored.

Zur Bestimmung des Messimpulses werden das Stopp- und Startsignal jeweils einer Latchkette zugeführt, so dass ein dem Start- oder Stoppsignal entsprechender binärer Signalwert mit den jeweiligen Durchlaufzeiten von einem Latch zum jeweils nächsten weitergegeben wird. Die jeweilige Latchkette wird dann vorzugsweise mit Beginn der nächsten Taktperiode oder generell durch einen durch den Systemtakt vorgegebenen Zeitpunkt in den Haltemodus versetzt. Die dabei erhaltene Lage des binären Signalwerts auf der jeweiligen Latchkette liefert dann ein exaktes Maß für die Phase des Start- oder Stoppsignals relativ zum Systemtakt.to Determination of the measuring pulse will be the stop and start signal respectively supplied to a Latchkette, so that the start or Stop signal corresponding binary signal value with the respective cycle times from one latch to the next. The respective latch chain is then preferably at the beginning of the next Clock period or generally by a predetermined by the system clock Time put in the hold mode. The resulting situation of the binary signal value on the respective latch chain then an exact measure of the phase of the start or stop signal relative to the system clock.

Die so durchgeführte Phasenbestimmung des Start- und Stoppsignals relativ zum Systemtakt ist hochgenau und reproduzierbar durchführbar.The thus carried out phase determination of the start and stop signal relative to the system clock is highly accurate and reproducible feasible.

Ein wesentlicher Vorteil besteht dabei darin, dass die elektronische Schaltung und insbesondere die Latchkette in einem langlebigen CMOS-Schaltkreis, beispielsweise in einem Gate-Array, aufgebaut werden kann. Die so ausgebildete elektronische Schaltung arbeitet besonders verlustleistungsarm. Weiterhin können die Leitungen zwischen den einzelnen Latches kurz gehalten werden und somit mit einer hohen Präzision identisch hinsichtlich der Leitungslängen und ihrer Kapazitäten ausgebildet sein. Dadurch wird erreicht, dass die Durchlaufzeiten von einem Latch zum nächsten innerhalb einer Latchkette konstant sind. Die konstanten Durchlaufzeiten durch die Latches einer Latchkette sind wiederum eine wesentliche Voraussetzung dafür, dass mit der Erfassung der Start- und Stoppsignale auf den Latchketten deren Phasenlagen zum Systemtakt genau bestimmt werden können.One The main advantage is that the electronic Circuit and in particular the latch chain in a long-lived CMOS circuit, in a gate array, for example. The way trained electronic circuit works particularly loss of power. Farther The lines between the individual latches can be short be kept and thus identical with a high precision in terms of line lengths and their capacities be educated. This ensures that the turnaround times from one latch to the next within a latch chain are constant. The constant cycle times through the latches a chain of latches are in turn an essential prerequisite for that with the detection of the start and stop signals on the latch chains whose phase angles can be determined exactly at the system clock.

Eine weitere Voraussetzung für eine genaue Bestimmung der Phasenlage des Start- und Stoppsignals mittels der Latchkette ist die zeitlich synchrone Ansteuerung der einzelnen Latches einer Latchkette mit dem Gate-Ansteuersignal.A further requirement for an accurate determination of the phase position the start and stop signal by means of the latch chain is the time Synchronous control of the individual latches of a latch chain with the gate drive signal.

Um dies zu erreichen, ist jeder Latchkette ein Clock-Tree zugeordnet, mittels dessen das Gate-Ansteuersignal mit jeweils gleicher Laufzeit auf die Latches der Latchkette ausgegeben wird.Around to achieve this, each latch chain is assigned a clock tree, by means of which the gate drive signal, each with the same duration is output to the latches of the latch chain.

Besonders zweckmäßig weist die elektronische Schaltung einen Kalibriermultiplexer und eine Kalibrierschaltung auf, wodurch die elektronische Schaltung jederzeit kalibriert werden kann. Durch diese Kalibrierung können Störeinflüsse durch Schwankungen der Temperatur und der Versorgungsspannung, welche sich insbesondere auf die Durchlaufzeiten der Latches in den Latchketten auswirken, kompensiert werden. Zur Kalibrierung wird mittels des Kalibriermultiplexers anstelle des Messimpulses der Systemtakt auf die Latchkette ausgegeben. Dabei sind die Längen der Latchketten so gewählt, dass in jedem Fall eine ganze Taktperiode des Systemtakts auf einer Latchkette abgebildet werden kann. Aus der bekannten Länge der Taktperiode des Systemtakts können so die einzelnen Durchlaufzeiten der Latches in absolute Zeitwerte zur Durchführung der Kalibrierung der Latchketten umgerechnet werden.Especially expediently, the electronic circuit has a Calibration multiplexer and a calibration circuit, whereby the electronic circuit can be calibrated at any time. Through this Calibration can be interfering with fluctuations the temperature and the supply voltage, which in particular affect the cycle times of the latches in the latch chains, be compensated. For calibration, the calibration multiplexer is used instead of the measuring pulse, the system clock is output to the latch chain. The lengths of the latch chains are selected that in any case a whole clock period of the system clock on one Latchkette can be mapped. From the known length the clock period of the system clock can so the individual Lead times of the latches in absolute time values for execution the calibration of the latch strings are converted.

Insbesondere werden die Start- und Stoppsignale des Messimpulses in einem Pulskonfigurator normiert, so dass der Messimpuls auf eine fest vorgegebene binäre Signalfolge normiert wird.Especially the start and stop signals of the measuring pulse are normalized in a pulse configurator, so that the measuring pulse on a fixed predetermined binary Signal sequence is normalized.

Insbesondere werden dabei das Start- und Stoppsignal des Messimpulses jeweils über einen differentiellen Empfänger dem Pulskonfigurator zugeführt. Damit werden den Messimpuls verfälschende Jitter-Einflüsse unterdrückt.Especially In this case, the start and stop signal of the measuring pulse in each case over a differential receiver is supplied to the pulse configurator. Thus, the measuring pulse falsifying jitter influences suppressed.

Der Erfindung liegt die Aufgabe zugrunde, die elektronische Schaltung der der Hauptpatentanmeldung DE 10 2006 006 624 hinsichtlich ihrer Zeitauflösung weiter zu verbessern.The invention is based on the object, the electronic circuit of the main patent application DE 10 2006 006 624 continue to improve in terms of their time resolution.

Zur Lösung dieser Aufgabe sind die Merkmale der Ansprüche 1 und 19 vorgesehen. Vorteilhafte Ausführungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.to Solution to this problem are the features of the claims 1 and 19 provided. Advantageous embodiments and expedient developments of the invention described in the subclaims.

Die erfindungsgemäße elektronische Schaltung dient zur Messung eines durch die Dauer eines Messimpulses bestimmten Zeitintervalls. Diese besteht aus zwei Latchketten und einem Zähler, welche von einer Steuereinheit angesteuert sind, einer Berechnungseinheit und einem Taktgenerator zur Generierung eines Systemtakts in Form einer Folge von Taktperioden. Zur Bestimmung des Zeitintervalls werden mittels des Zählers die in das Zeitintervall fallenden Taktperioden gezählt. Mit der ersten Latchkette wird die Phasenlage eines den Anfang des Messimpulses bildenden Startsignals zum Systemtakt bestimmt, mit der zweiten Latchkette wird die Phasenlage eines das Ende des Messimpulses bildenden Stoppsignals zum Systemtakt bestimmt. In der Berechnungseinheit wird aus der Anzahl der ermittelten Taktperioden und den Phasenlagen des Startsignals und des Stoppsignals die Größe des Zeitintervalls berechnet. Gemäß einer ersten Variante der Erfindung weist jedes Latch einer Latchkette ein Speicherglied sowie ein separates Laufzeitglied auf.The electronic circuit according to the invention serves to measure a time interval determined by the duration of a measuring pulse. This consists of two latch chains and a counter, which are controlled by a control unit, a calculation unit and a clock generator for generating a system clock in the form of a series of clock periods. To determine the time interval, the clock periods falling into the time interval are counted by means of the counter. With the first latch chain, the phase position of a start signal forming the beginning of the measuring pulse is determined at the system clock, with the second latch chain the phase position of a stop signal forming the end of the measuring pulse is determined at the system clock. In the Calculation unit is calculated from the number of detected clock periods and the phase angles of the start signal and the stop signal, the size of the time interval. According to a first variant of the invention, each latch of a latch chain has a memory element and a separate delay element.

Bei dieser Variante wird durch das Vorsehen separater Laufzeitglieder zusätzlich zu den Speichergliedern in einem Latch durch die Verkürzung der Signallaufzeiten durch die Latchketten die Zeitauflösung der Zeitmessung erhöht.at This variant is achieved by the provision of separate delay elements in addition to the memory elements in a latch the shortening of the signal propagation times through the latch chains the time resolution of the time measurement increases.

Zur Bestimmung der Phasenlage des den Anfang des Messimpuls bildenden Startsignals beziehungsweise des das Ende des Messimpuls bildenden Stoppsignals werden das Start- und Stoppsignal jeweils einer Latchkette zugeführt. Die in den Transparentmodus geschalteten Latchketten geben das Start und Stoppsignal in Form wenigstens eines binären Signalwerts von einem Latch zum nächsten innerhalb der jeweiligen Latchkette weiter bis die jeweilige Latchkette zu einem durch den Systemtakt bestimmten Zeitpunkt, insbesondere mit Beginn der nächsten Taktperiode in den Haltemodus geschaltet wird. Die dabei erhaltene Lage des binären Signalwerts auf der jeweiligen Latchkette bestimmt dann die Phasenlage des Start- beziehungsweise Stoppsignals zum Systemtakt. Je kürzer die Durchlaufzeiten der Signalwerte durch die Latches sind, desto größer ist die Zeitauflösung, mit welcher die Phasenlage des Start- oder Stoppsignals bestimmt werden kann.to Determining the phase position of the beginning of the measuring pulse forming Start signal or the end of the measuring pulse forming Stop signal will be the start and stop signal of each one Latchkette fed. The latch chains switched to transparent mode give the start and stop signal in the form of at least one binary Signal value from one latch to the next within the respective latch chain continues until the respective latch chain to a time determined by the system clock, especially at the beginning the next clock period is switched to the hold mode. The obtained position of the binary signal value on the each latch chain then determines the phase of the start or Stop signal to the system clock. The shorter the processing times of the Signal values through the latches are the larger the time resolution with which the phase angle of the start or stop signal can be determined.

Durch die erfindungsgemäße Ausbildung der Latches der Latchketten mit separaten Laufzeitgliedern und Speichergliedern können die binären Signalwerte über die Laufzeitglieder direkt von einem Latch zum nächsten weitergegeben werden, das heißt sie müssen zur Weitergabe nicht aus den Speichergliedern ausgelesen werden. Das Laufzeitglied, das in Form eines einzelnen Inverters ausgebildet sein kann, hat eine erheblich kürzere Durchlaufzeit als das Speicherglied. Somit wird durch die direkte Weitergabe der Signalwerte über die Laufzeitglieder, das heißt ohne Umweg über die Speicherglieder die Zeitauflösung der Latchkette erheblich erhöht.By the inventive design of the latches of Latch chains with separate delay elements and storage elements can the binary signal values over the Runtime elements passed directly from one latch to the next they do not have to be passed on be read from the memory elements. The term member, the may be formed in the form of a single inverter has one considerably shorter cycle time than the memory element. Thus, through the direct passing of the signal values over the delay elements, that is without detour over the memory elements significantly increase the time resolution of the latch chain elevated.

Gemäß einer zweiten Variante der Erfindung sind zur Bestimmung der Phasenlage des Start- und Stoppsignals anstelle einzelner Latchketten Latchkettenanordnungen mit mehreren Latchketten vorgesehen.According to one second variant of the invention are for determining the phase position the start and stop signals instead of individual latch strings Latchkettenanordnungen provided with several latch chains.

Bei dieser Variante wird die Zeit-Auflösung bei der Bestimmung der Phasenlage des Start- und Stoppsignals dadurch erhöht, dass für jede Messung jeweils eine Latchkettenanordnung mit mehreren Latchketten eingesetzt wird, wobei durch eine kombinierte Auswertung der mit den einzelnen Latchketten einer Latchkettenanordnung durchgeführten Messungen, insbesondere eine Bildung arithmetischer Mittelwerte, eine Subpixelauflösung erzielt wird, die zu einer Erhöhung der Zeitauflösung führt.at This variant is the time resolution in the determination the phase angle of the start and stop signal thereby increased that for each measurement in each case a Latchkettenanordnung is used with multiple Latchketten, whereby by a combined Evaluation of the individual latch chains of a Latchkettenanordnung measurements, in particular a calculation of arithmetic mean values, a subpixel resolution is achieved which leads to an increase the time resolution leads.

Wesentlich hierbei ist, dass das Start- oder Stoppsignal den Latchketten der jeweiligen Latchkettenanordnung mit unterschiedlichen Verzögerungszeiten zugeführt wird, die allgemeinen Bruchteile der Durchlaufzeit eines Signalwerts durch das Latch einer Latchkette sind. Vorteilhaft sind bei einer Latchkettenanordnung mit N Latchketten die einzelnen Verzögerungszeiten um Zeitintervalle ΔT/N zueinander versetzt, wobei ΔT die Durchlaufzeit eines Signalwerts durch ein Latch einer Latchkette ist.Essential Here is that the start or stop signal to the latch chains of respective Latchkettenanordnung with different delay times is fed, the general fractions of the cycle time of a signal value by the latch of a latch string. Advantageous In a Latchkettenanordnung with N Latchketten the individual delay times offset by time intervals ΔT / N to each other, where ΔT the passage time of a signal value through a latch of a latch string is.

Zur Bestimmung der Phasenlage eines Start- oder Stoppsignals wird nun nicht nur die Lage des dem Start- oder Stoppsignals entsprechenden binären Signalwerts auf einer Latchkette sondern auf allen Latchketten der Latchkettenanordnung ausgewertet. Durch eine kombinierte Auswertung der Lagen der binären Signalwerte auf den Latchketten der Latchkettenanordnung, insbesondere durch die Bildung des arithmetischen Mittelwerts, wird eine erhöhte Auflösung bei der Ermittlung der Lage des binären Signalwerts erhalten. Während bei Einsatz einer einzelnen Latchkette die Ortsauflösung durch die Anzahl der Latches der Latchkette vorgegeben ist, kann durch die kombinierte Auswertung der Lagen der Signalwerten auf den Latchketten der Latchkettenanordnung eine Subpixelauflösung derart erhalten werden, dass die Lage des binären Signalwerts mit einer höheren Ortsauflösung als die durch die diskrete Anordnung der Latches vorgegebene Rasterung ermöglicht wird. Diese höhere Ortsauflösung bei der Ermittlung der Lage des binären Signalwerts auf den Latchketten führt zu einer entsprechend erhöhten Zeitauflösung bei der Bestimmung des Aufbaus und Endes des Messimpulses.to Determination of the phase position of a start or stop signal is now not just the location of the binary corresponding to the start or stop signal Signal value on a Latchkette but on all Latchketten the Latchkettenanordnung evaluated. Through a combined evaluation the locations of the binary signal values on the latch chains of the latch chain arrangement, in particular by the formation of the arithmetic mean an increased resolution in the determination of Position of the binary signal value obtained. While when using a single Latchkette the spatial resolution is predetermined by the number of latches of the latch chain can by the combined evaluation of the positions of the signal values the Latchketten the Latchkettenanordnung a subpixel resolution be obtained such that the position of the binary signal value with a higher spatial resolution than that by the discrete arrangement of latches predetermined screening allows becomes. This higher spatial resolution in the determination the location of the binary signal value on the latch chains to a correspondingly increased time resolution the determination of the structure and end of the measuring pulse.

In einer besonders vorteilhaften Ausführungsform der Erfindung können beide Varianten der Erfindung kombiniert werden, wodurch die Zeitauflösung der Zeitmessung weiter erhöht wird.In a particularly advantageous embodiment of the invention both variants of the invention can be combined, which further increases the time resolution of the time measurement becomes.

Die Erfindung wird im Nachstehenden anhand der Zeichnungen erläutert. Es zeigen:The The invention will be explained below with reference to the drawings. Show it:

1: Blockschaltbild eines Ausführungsbeispiels einer elektronischen Schaltung zur Messung eines Zeitintervalls. 1 : Block diagram of an embodiment of an electronic circuit for measuring a time interval.

2a: Darstellung einer Latchkette für die elektronische Schaltung gemäß 1. 2a : Representation of a Latchkette for the electronic circuit according to 1 ,

2b: Darstellung eines einzelnen Latches der Latchkette gemäß 2a. 2 B : Representation of a single latch of the latch chain according to 2a ,

3: Zeitablauf von Signalen der elektronischen Schaltung bei der Messung eines durch einen Messimpuls bestimmten Zeitintervalls. 3 : Timing of signals of the electronic circuit when measuring one by one Measuring pulse of certain time interval.

4a: Darstellung der Signalwerte einer ersten Latchkette der elektronischen Schaltung gemäß 1 bei Erfassung des Startsignals des Messimpulses. 4a : Representation of the signal values of a first latch chain of the electronic circuit according to 1 upon detection of the start signal of the measuring pulse.

4b: Darstellung der Signalwerte einer zweiten Latchkette der elektronischen Schaltung gemäß 1 bei Erfassung des Stoppsignals des Messimpulses. 4b : Representation of the signal values of a second latch chain of the electronic circuit according to 1 upon detection of the stop signal of the measuring pulse.

5: Darstellung der Signalwerte der Latchkette der elektronischen Schaltung im Kalibrierbetrieb. 5 : Representation of the signal values of the electronic chain latch chain in calibration mode.

6a: Darstellung einer Weiterbildung des Latches gemäß 2b. 6a : Presentation of a further development of the latches according to 2 B ,

6b: Latchkette bestehend aus einer Anordnung von Latches gemäß 6a. 6b : Latch chain consisting of an array of latches according to 6a ,

7: Latchkettenanordnung für eine elektronische Schaltung gemäß 1. 7 : Latch chain arrangement for an electronic circuit according to 1 ,

8: Beispiel eines Verzögerungsglieds für die Latchkettenanordnung gemäß 7. 8th Example of a delay element for the Latchkettenanordnung according to 7 ,

Die 1 bis 5 zeigen den Gegenstand der Hauptanmeldung DE 10 2006 006 624 .The 1 to 5 show the subject of the parent application DE 10 2006 006 624 ,

1 zeigt schematisch den Aufbau einer elektronischen Schaltung 1 zur Bestimmung eines durch die Dauer eines elektronischen Messimpulses bestimmten Zeitintervalls. Die elektronische Schaltung ist als CMOS-Schaltkreis ausgeführt. Der elektronische Messimpuls liegt in binärer Form, das heißt, als Folge von 0- oder 1-Werten vor. Ein den Anfang des Messimpulses bildendes Startsignal und ein das Ende des Messimpulses bildendes Stoppsignal werden jeweils über einen differentiellen Empfänger 2, 3 in die elektronische Schaltung 1 eingelesen. Mittels der differentiellen Empfänger 2, 3 werden durch Jitter-Effekte bedingte Störungen des Messimpulses eliminiert. Das Startsignal ist in 1 mit „START", das Stoppsignal mit „STOP" bezeichnet. Die Ausgänge der differentiellen Empfänger 2, 3 sind auf einen Pulskonfigurator 4 geführt, der zur Normierung des Messimpulses dient. Je nach Ausbildung des Messimpulses als Folge von 0- oder 1-Werten können die Startsignale und Stoppsignale Übergänge von 0-Werten auf 1-Werte oder umgekehrt bilden. In dem Pulskonfigurator 4 wird durch geeignete Umformungen, insbesondere Invertierungen eine Normierung des Messimpulses derart erreicht, dass dieser unabhängig von den eingelesenen Werten immer dieselbe einsaktive Darstellung aufweist. 1 shows schematically the structure of an electronic circuit 1 for determining a time interval determined by the duration of an electronic measuring pulse. The electronic circuit is designed as a CMOS circuit. The electronic measuring pulse is in binary form, that is, as a result of 0 or 1 values. A start signal forming the beginning of the measurement pulse and a stop signal forming the end of the measurement pulse are each transmitted via a differential receiver 2 . 3 in the electronic circuit 1 read. By means of the differential receiver 2 . 3 Jitter-induced disturbances of the measuring pulse are eliminated. The start signal is in 1 with "START", the stop signal with "STOP". The outputs of the differential receiver 2 . 3 are on a pulse configurator 4 guided, which serves for normalization of the measuring pulse. Depending on the design of the measurement pulse as a result of 0 or 1 values, the start signals and stop signals can form transitions from 0 values to 1 values or vice versa. In the pulse configurator 4 By means of suitable transformations, in particular inversions, a normalization of the measuring pulse is achieved in such a way that it always has the same single-active representation independently of the read-in values.

Als weiterer Eingangswert wird über eine Leitung 5 ein Systemtakt in die elektronische Schaltung 1 eingelesen. Der Systemtakt wird in einem nicht dargestellten externen Taktgenerator generiert. Der Systemtakt besteht aus einer Folge von Taktperioden, wobei eine Taktperiode in 1 schematisch dargstellt ist. Jede Taktperiode besteht aus einem Rechteckpuls und einer darauf folgenden Pulspause in gleich bleibendem Verhältnis.Another input value is via a line 5 a system clock in the electronic circuit 1 read. The system clock is generated in an external clock generator (not shown). The system clock consists of a sequence of clock periods, with one clock period in 1 is schematically dargstellt. Each clock period consists of a rectangular pulse and a subsequent pulse pause in a constant ratio.

Schließlich wird über eine weitere Leitung 6 ein Steuersignal eingelesen, wobei mittels dieses Steuersignals eine Betriebsartumschaltung der elektronischen Schaltung 1 durchführbar ist.Finally, over another line 6 read in a control signal, wherein by means of this control signal, a mode switching of the electronic circuit 1 is feasible.

Das Steuersignal wird in eine Steuereinheit 7 und einen Kalibriermultiplexer 8 eingelesen. Der Systemtakt wird über die Leitung 6 dem Kalibriermultiplexer 8 zugeführt.The control signal is in a control unit 7 and a calibration multiplexer 8th read. The system clock is over the line 6 the calibration multiplexer 8th fed.

Durch Ansteuerung des Kalibriermultiplexers 8 mit dem Steuersignal kann die elektronische Schaltung 1 zwischen einem Messbetrieb und einem Kalibrierbetrieb umgeschaltet werden. Im Messbetrieb erfolgt die Bestimmung des Zeitintervalls. Im Kalibrierbetrieb erfolgt mittels einer Kalibrierschaltung 9 die Kalibrierung der zur Zeitmessung benötigten Komponenten der elektronischen Schaltung 1.By controlling the calibration multiplexer 8th with the control signal, the electronic circuit 1 be switched between a measuring operation and a calibration operation. In measuring mode, the determination of the time interval takes place. In calibration mode by means of a calibration circuit 9 the calibration of the components of the electronic circuit required for time measurement 1 ,

Die Steuereinheit 7 dient zur Ansteuerung der für die Zeitmessung benötigten Komponenten. Hierzu gehören ein Zähler 10 und zwei Latchketten 11a, b, die an die Steuereinheit 7 angeschlossen sind. Jeder Latchkette 11a, b ist ein Clock-Tree 12a, b zugeordnet.The control unit 7 serves to control the components required for the time measurement. These include a counter 10 and two latch chains 11a , b, to the control unit 7 are connected. Every latch chain 11a , b is a clock tree 12a , b assigned.

Der digitale Zähler 10 dient zur Zählung von Taktperioden des Systemtakts. Zur Berechnung des Zeitintervalls werden die in den Latchketten 11a, b und dem Zähler generierten Ausgangsgrößen in einer Berechnungseinheit 13 ausgewertet. Der dabei in der Berechnungseinheit 13 berechnete Wert für das zu messende Zeitintervall wird über einen Ausgang 14 ausgegeben.The digital counter 10 is used to count clock cycles of the system clock. To calculate the time interval, those in the latch chains 11a , b and the counter generated outputs in a calculation unit 13 evaluated. The case in the calculation unit 13 calculated value for the time interval to be measured is via an output 14 output.

2a zeigt schematisch den Aufbau einer Latchkette 11a für die elektronische Schaltung 1 gemäß 1. In dem vorliegenden Ausführungsbeispiel weist die elektronische Schaltung 1 zwei identisch ausgebildete Latchketten 11a, b auf, das heißt, beide Latchketten 11a, b weisen den in 2a dargestellten Aufbau auf. Die in 2a dargstellte Latchkette 11a besteht aus einer Linearanordnung einzelner, identischer Latches 15, wobei der Aufbau eines derartigen Latches 15 in 2b dargestellt ist. 2a shows schematically the structure of a Latchkette 11a for the electronic circuit 1 according to 1 , In the present embodiment, the electronic circuit 1 two identically designed latch chains 11a , b on, that is, both latch chains 11a , b have the in 2a shown construction. In the 2a illustrated latch chain 11a consists of a linear arrangement of individual, identical latches 15 wherein the construction of such a latch 15 in 2 B is shown.

Das Latch 15 einer Latchkette 11a, b ist durch zwei unterschiedliche Betriebsarten gekennzeichnet ist, die durch den logischen Zustand am Eingang G des Latches 15 ausgewählt werden können. Im Transparentmodus als erster Betriebsart des Latches 15 wird der logische Eingangswert, das heißt, ein binärer Signalwert, am Eingang D des Latches 15 mit einer definierten Verzögerungszeit, die typischerweise bei etwa 100 ps liegt, auf den Ausgang Q des Latches 15 weitergereicht. Damit werden im Transparentmodus die binären Signalwerte mit definierten, den Verzögerungszeiten entsprechenden Durchlaufzeiten von einem Latch 15 zum jeweils nächsten Latch 15 einer Latchkette 11a, b weitergegeben. Im Haltemodus als zweiter Betriebsart des Latches 15 wird der jeweilige Signalwert im Latch 15 gespeichert. Über den Eingang R kann der Signalwert im Latch 15 in beiden Betriebsarten auf 0 gesetzt werden.The latch 15 a latch chain 11a , b is characterized by two different operating modes, which are characterized by the logic state at the input G of the latch 15 can be selected. In transparent mode as the first mode of the latch 15 becomes the logical input value, that is, a binary signal value, at input D of the latch 15 with a defined delay time, typically about 100 ps, to the output Q of the latch 15 passed on. Thus, in transparent mode, the binary signal values with defined cycle times corresponding to the delay times of one latch 15 to the next latch 15 a latch chain 11a , b passed. In hold mode, as the second mode of the latch 15 the respective signal value is in the latch 15 saved. The signal value in the latch can be input via the R input 15 be set to 0 in both modes.

2a zeigt die Beschaltung der Latches 15 in der Latchkette 11a. Die Eingänge G der Latches 15 sind auf eine gemeinsame Gateleitung 16 geführt, die Eingänge R der Latches 15 sind auf eine gemeinsame Clearleitung 17 geführt. Der Ausgang Q eines Latches 15 ist jeweils auf den Eingang D des nachfolgenden Latches 15 zur Weiterleitung des jeweiligen Signalwerts geführt. Im Ausführungsbeispiel gemäß 2a ist in einem Latch 15 ein Signalwert 1 enthalten, während alle anderen Latches 15 den Signalwert 0 aufweisen. Im Haltemodus bleibt dieser Zustand der Latchketten 11a, b erhalten. Im Transparentmodus wird der Signalwert 1 von einem Latch 15 zum nächsten weiter gereicht. 2a shows the wiring of the latches 15 in the Latchkette 11a , The inputs G of the latches 15 are on a common gate line 16 guided, the inputs R of the latches 15 are on a common clearance line 17 guided. The output Q of a latch 15 is in each case on the input D of the following latch 15 led to the forwarding of the respective signal value. In the embodiment according to 2a is in a latch 15 a signal value 1, while all other latches 15 have the signal value 0. In the hold mode, this state of the latch chains remains 11a , b received. In transparent mode, the signal value is 1 from a latch 15 passed on to the next.

Damit zwischen allen Latches 15 jeweils identische Verbindungen bestehen, wobei insbesondere die Leitungslängen und Kapazitäten der Verbindungen identisch sein sollen, ist jede Latchkette 11a, b der als CMOS-Schaltung ausgebildeten elektronischen Schaltung 1 als Hardmacro ausgebildet. Zudem sind die Latches 15 einer Latchkette 11a, b in einer möglichst kompakten Anordnung, insbesondere einer quadratischen oder rechteckigen Anordnung, auf einem Halbleitersubstrat angeordnet. Dadurch ist gewährleistet, dass Schwankungen in den Bearbeitungsprozessen des Halbleitersubstrats, wie zum Beispiel Belichtungsprozesse, sich möglichst gleich auf die Latches 15 auswirken. Durch diese Maßnahmen wird erreicht, dass die Durchlaufzeiten durch die einzelnen Latches 15 einer Latchkette 11a, b identisch oder nahezu identisch sind.So between all latches 15 each identical links are made, in particular, the line lengths and capacitances of the compounds should be identical, is each Latchkette 11a , b of the electronic circuit designed as a CMOS circuit 1 trained as a hard macro. In addition, the latches 15 a latch chain 11a , B arranged in a compact possible arrangement, in particular a square or rectangular arrangement, on a semiconductor substrate. This ensures that fluctuations in the processing processes of the semiconductor substrate, such as exposure processes, are as equal as possible to the latches 15 impact. These measures ensure that the throughput times through the individual latches 15 a latch chain 11a , b are identical or nearly identical.

Zur Auswahl der Betriebsart einer Latchkette 11a, b wird von der Steuereinheit 7 ein Gate-Ansteuersignal ausgegeben. Dieses wird über einen Clock-Tree 12a, b der jeweiligen Latchkette 11a, b zugeführt. Der Clock-Tree 12a, b stellt ein synthetisch mittels Rechnerwerkzeugen dimensioniertes Schaltungselement dar, mittels dessen das Gate-Ansteuersignal mit jeweils derselben Laufzeit an alle Latches 15 der Latchkette 11a, b ausgegeben wird, so dass die Betriebsartumschaltung gleichzeitig für alle Latches 15 der Latchkette 11a, b erfolgt. In der elektronischen Schaltung 1 gemäß 1 sind nicht nur die beiden Latchketten 11a, b, sondern zudem auch die beiden Clock-Trees 12a, b, identisch ausgebildet.For selecting the operating mode of a latch chain 11a , b is from the control unit 7 a gate drive signal is output. This is via a clock tree 12a , b of the respective latch chain 11a , b fed. The clock tree 12a , b represents a synthetically by means of computer tools dimensioned circuit element, by means of which the gate drive signal with the same duration to all latches 15 the latch chain 11a , b is output so that the mode switchover is simultaneous for all latches 15 the latch chain 11a , b takes place. In the electronic circuit 1 according to 1 are not just the two latch chains 11a , b, but also the two clock trees 12a , b, identically formed.

Die Messung des Zeitintervalls mittels der elektronischen Schaltung 1 während des Messbetriebs ist in den Zeitdiagrammen in 3 dargestellt. Das obere Zeitdiagramm zeigt die Taktperioden des Systemtakts, die durch den Taktgenerator vorgegeben werden. Das zweite Zeitdiagramm zeigt das als Startpuls ausgebildete Startsignal. Der Startpuls ist von einem Übergang des Signalwerts 0 auf den Signalwert 1 gebildet, welcher zu einer Zeit t₀ auftritt. Das Startsignal wird der ersten Latchkette 11a zugeführt. Der Betriebsmodus der ersten Latchkette 11a ist im dritten Zeitdiagramm dargestellt. Dabei bedeutet der Signalzustand 0, dass sich die Latchkette 11a im Transparentmodus befindet. Der Signalzustand 1 entspricht dem Haltemodus der Latchkette 11a.The measurement of the time interval by means of the electronic circuit 1 during measuring operation is in the timing diagrams in 3 shown. The upper timing diagram shows the clock periods of the system clock dictated by the clock generator. The second timing diagram shows the start signal formed as a start pulse. The start pulse is formed by a transition of the signal value 0 to the signal value 1, which occurs at a time t ₀ . The start signal becomes the first latch chain 11a fed. The operating mode of the first latch chain 11a is shown in the third time diagram. The signal state 0 means that the latch chain 11a in transparent mode. The signal state 1 corresponds to the hold mode of the latch chain 11a ,

Das vierte Zeitdiagramm zeigt das als Stopppuls ausgebildete Stoppsignal. Der Stopppuls ist von einem Übergang des Signalwerts 1 auf den Signalwert 0 gebildet, welcher zu einer Zeit t₃(t₃ > t₀) auftritt. Das Stoppsignal wird der zweiten Latchkette zugeführt, deren Betriebsmodus im fünften Zeitdiagramm dargestellt ist.The fourth timing diagram shows the stop signal formed as a stop pulse. The stop pulse is formed by a transition of the signal value 1 to the signal value 0, which occurs at a time t ₃ (t ₃ > t ₀ ). The stop signal is fed to the second latch chain, whose operating mode is shown in the fifth timing diagram.

Wie aus der 3 ersichtlich, treten der Startpuls und der Stopppuls asynchron zu dem Systemtakt auf.Like from the 3 As can be seen, the start pulse and the stop pulse occur asynchronously with the system clock.

Zur Messung des Zeitintervalls, das heißt der Dauer des Messimpulses Δt = t₃ – t₀, wird der Startpuls der ersten Latchkette 11a, und der Stopppuls der zweiten Latchkette 11b zugeführt, die zu Beginn der Messung im Transparentmodus sind. Prinzipiell kann der Beginn der Messung auch durch ein externes Aktivierungssignal gestartet werden.For measuring the time interval, ie the duration of the measuring pulse Δt = t ₃ -t ₀ , the starting pulse of the first latch chain 11a , and the stop pulse of the second latch chain 11b which are in transparent mode at the beginning of the measurement. In principle, the beginning of the measurement can also be started by an external activation signal.

Die steigende Flanke des Startpulses wird phasenstarr zum Systemtakt abgebildet, in dem diese Flanke entlang der Latchkette 11a läuft. Mit der auf den Startpuls folgenden steigenden Flanke des Systemtakts wird die erste Latchkette 11a zum Zeitpunkt t₁ in den Haltemodus versetzt, so dass die aktuellen Werte der Latches 15 der Latchkette 11a gespeichert werden. Dieser Zustand der Latchkette 11a ist in 4a dargestellt. Der Übergang zwischen den Latches 15 mit den Signalwerten 0 und den Latches 15 mit den Signalwerten 1 definiert die Lage des Startpulses.The rising edge of the start pulse is phase locked to the system clock, in which this edge along the Latchkette 11a running. The rising edge of the system clock following the start pulse becomes the first latch chain 11a at time t _{1 is put} into hold mode, so that the current values of the latches 15 the latch chain 11a get saved. This state of the latch chain 11a is in 4a shown. The transition between the latches 15 with the signal values 0 and the latches 15 with the signal values 1 defines the position of the start pulse.

In dem vorliegenden Ausführungsbeispiel sind die Längen der Latchkette 11a, b so gewählt, dass die Gesamtdurchlaufzeit durch die Latchkette 11a größer als eine Taktperiode des Systemtaktes ist. Da das Zeitintervall t₁ – t₀ kleiner als eine Taktperiode ist, gibt die Lage der Flanke auf der Latchkette 11a gemäß 3a ein direktes Maß für die Zeitdauer t₁ – t₀. Da die Durchlaufzeiten der Latches 15 der Latchkette 11a bekannt sind und in der Berechnungseinheit 13 abgespeichert sind, kann aus der Lage der Flanke der Latchkette 11a direkt die Dauer des Intervalls t₁ – t₀ berechnet werden.In the present embodiment, the lengths of the latch chain 11a , b chosen so that the total turnaround time through the Latchkette 11a is greater than one clock period of the system clock. Since the time interval t ₁ -t _{0 is} less than one clock period, the position of the edge gives on the Latchkette 11a according to 3a a direct measure for the time t ₁ -t ₀ . Because the processing times of the latches 15 the latch chain 11a are known and in the calculation Ness 13 can be stored from the location of the edge of the latch chain 11a the duration of the interval t ₁ -t ₀ can be calculated directly.

In analoger Weise wird die Phasenlage des Stopppulses zum Systemtakt bestimmt. Hier wird der Stopppuls zum Zeitpunkt t₃ der zweiten Latchkette 11b zugeführt, welche mit der darauf folgenden steigenden Flanke des Systemtakts zum Zeitpunkt t₃ in den Haltemodus versetzt wird. Die im Haltemodus erhaltenen Signalwerte der Latches 15 der zweiten Latchkette 11b sind in 4b dargestellt. Hier ergibt die Lage des Übergangs der Latches 15 mit den Signalwerten 1 und den Signalwerten 0 in der Latchkette 11b die Phasenlage des Stopppulses relativ zum Systemtakt. Mit den bekannten Durchlaufzeiten durch die Latches 15 der Latchkette 11b kann aus der Lage der Flanke auf der Latchkette 11b die Zeitdauer t₄ – t₃ berechnet werden.In an analogous manner, the phase position of the stop pulse is determined to the system clock. Here, the stop pulse at time t _{3 of} the second latch chain 11b which is placed in the holding mode with the subsequent rising edge of the system clock at time t ₃ . The signal values of the latches obtained in the hold mode 15 the second latch chain 11b are in 4b shown. Here is the location of the transition of the latches 15 with the signal values 1 and the signal values 0 in the latch chain 11b the phase position of the stop pulse relative to the system clock. With the known throughput times through the latches 15 the latch chain 11b may be from the location of the flank on the Latchkette 11b the time t ₄ - t _{3 are} calculated.

Schließlich werden mit dem Zähler 10 die ganzen Taktperioden im Zeitraum zwischen t₁ und t₂ gemessen.Finally, with the counter 10 the whole clock periods measured in the period between t ₁ and t ₂ .

Die vom Zähler 10 bestimmten Werte sowie die Phasenlagen des Stopp- und Startpulses als Ausgangsgrößen der Latchkette 11a, b werden der Berechnungseinheit 13 zugeführt. Dort wird aus diesen Größen das Zeitintervall, das heißt die im unteren Diagramm von 3 dargestellte Dauer des Messimpulses Δt = t₃ – t₀, berechnet. Dabei ergibt sich das Zeitintervall t₁ – t₀ direkt aus der Lage der Flanke des Startpulses auf der Latchkette 11a. Das Zeitintervall t₃ – t₂ ergibt sich aus der Differenz der bekannten Taktperiode und dem Zeitintervall t₄ – t₃, welches aus der Lage der Flanke des Stopppulses auf der Latchkette 11b folgt. Schließlich ergibt sich das Zeitintervall t₂ – t₁ aus der Anzahl der Taktperioden, die mit dem Zähler 10 bestimmt wurden. Die Dauer des Messimpulses t₂ – t₀ über den Zusammenhang t₂ – t₀ = (t₁ – t₀) + (t₃ – t₁) – (t₃ – t₂) eindeutig bestimmt.The from the counter 10 certain values and the phase positions of the stop and start pulse as outputs of the Latchkette 11a , b become the calculation unit 13 fed. There, from these variables, the time interval, that is, in the lower diagram of 3 shown duration of the measuring pulse .DELTA.t = t ₃ - t ₀ , calculated. The time interval t ₁ -t ₀ results directly from the position of the edge of the start pulse on the latch chain 11a , The time interval t ₃ - t ₂ results from the difference of the known clock period and the time interval t ₄ - t ₃ , which from the position of the edge of the stop pulse on the Latchkette 11b follows. Finally, the time interval t ₂ -t ₁ results from the number of clock periods associated with the counter 10 were determined. The duration of the measuring pulse t ₂ -t _{0 is} uniquely determined via the relationship t ₂ -t ₀ = (t ₁ -t ₀ ) + (t ₃ -t ₁ ) - (t ₃ -t ₂ ).

Zur Kalibrierung der elektronischen Schaltung 1 wird über ein auf der Leitung 6 anstehendes Steuersignal der Kalibriermultiplexer 8 angesteuert. Dadurch werden nicht mehr der Start- und Stopppuls des Messimpulses, sondern der Systemtakt auf die Latchketten 11a, b ausgegeben. Die Latchketten 11a, b können beispielsweise mit einer steigenden Flanke des Systemtakts in den Transparentmodus versetzt werden. Die Latchketten 11a, b bleiben in diesem Transparentmodus, bis eine ganze Taktperiode des Systemtakts in die Latchketten 11a, b eingelaufen ist. Dies ist in 5 für die Latchkette 11a dargestellt. Gleiches gilt für die identisch ausgebildete Latchkette 11b. Zur Kalibrierung wird dann die Anzahl der Latches 15 zwischen zwei steigenden Flanken, die wie in 5 dargestellt zu den Zeiten t_a, t_b auftreten, bestimmt. Alternativ oder zusätzlich kann die Anzahl der Latches 15 zwischen zwei fallenden Flaschen bestimmt werden. Die Summe der Durchlaufzeiten dieser Latches 15 entspricht dann der bekannten Dauer einer Taktperiode. Aus dieser Beziehung können bei der Kalibrierung die Durchlaufzeiten der einzelnen Latches 15 als absolute Zeitgrößen bestimmt werden.For calibration of the electronic circuit 1 will be over on the line 6 pending control signal of the calibration multiplexer 8th driven. As a result, no longer the start and stop pulse of the measuring pulse, but the system clock on the Latchketten 11a , b issued. The latch chains 11a , b, for example, can be put into transparent mode with a rising edge of the system clock. The latch chains 11a , b stay in this transparent mode until one full clock cycle of the system clock into the latch strings 11a , b has entered. This is in 5 for the latch chain 11a shown. The same applies to the identically designed latch chain 11b , For calibration then the number of latches 15 between two rising flanks that like in 5 shown at the times t _a , t _b occur determined. Alternatively or additionally, the number of latches 15 between two falling bottles. The sum of the processing times of these latches 15 then corresponds to the known duration of a clock period. From this relationship, during calibration, the processing times of the individual latches 15 be determined as absolute time variables.

Vorzugsweise entspricht die Gesamtdurchlaufzeit der Latchketten 11a, b, die durch die Summe der Durchlaufzeiten aller Latches 15 einer Latchkette 11a, b definiert ist, mindestens dem 1,5-fachen einer Taktperiode des Systemtakts, so dass zwei unabhängige Kalibrierwerte zu jeder Latchkette 11a, b ermittelt werden können. Durch Mittelung der einzelnen Kalibrierwerte wird die Genauigkeit der Kalibrierung erhöht.Preferably, the total cycle time corresponds to the latch chains 11a , b, by the sum of the throughput times of all latches 15 a latch chain 11a , b is defined to be at least 1.5 times a clock period of the system clock, so that two independent calibration values are added to each latch string 11a , b can be determined. Averaging the individual calibration values increases the accuracy of the calibration.

Durch die jederzeit durchführbare Kalibrierung können Schwankungen der Durchlaufzeiten der Latchketten 11a, b infolge von Schwankungen der Temperatur und Versorgungsspannung sicher eliminiert werden.The calibration, which can be carried out at any time, can cause fluctuations in the cycle times of the latch chains 11a , b are safely eliminated due to variations in temperature and supply voltage.

6a zeigt eine Ausführungsform eines Latches 15, die eine Weiterbildung des Latches 15 gemäß 2b darstellt. Das Latch 15 gemäß 6a besteht aus einem Laufzeitglied 15a und einem Speicherglied 15b, welche separate Einheiten bilden. Dabei entspricht das Speicherglied 15b des Latches 15 gemäß 6a dem Latch 15 gemäß 2b, das heißt es weist einen Eingang G zum Schalten des Latches 15 in den Transparent- oder Haltemodus auf. Weiterhin weist das Speicherglied 15b einen Eingang D zum Einlesen eines binären Signalwerts und einen Ausgang Q1 zum Auslesen dieses binären Signals auf. Würde der binäre Signalwert über den Eingang D in das Speicherglied 15b und dann wieder über den Ausgang Q1 ausgelesen, so ergäbe sich eine durch den Aufbau des Speicherglieds 15b bedingte Verzögerungszeit in der Größenordnung von 100 ps. Für eine schnelle Weiterleitung des binären Signalwerts dient das Laufzeitglied 15a, das im vorliegenden Fall von einem Inverter gebildet ist. Wie aus 6a ersichtlich, wird an der zum Eingang D führenden Eingangsleitung der einzulesende Signalwert abgegriffen, parallel dem Laufzeitglied 15a zugeführt und dann an einem Ausgang QO ausgegeben. Über das Laufzeitglied 15a erfolgt die Weitergabe des binären Signalwerts typischerweise um etwa dem Faktor drei schneller als über das Speicherglied 15b. 6a shows an embodiment of a latch 15 , which is a further education of the latches 15 according to 2 B represents. The latch 15 according to 6a consists of a delay element 15a and a memory member 15b which form separate units. The memory element corresponds to this 15b of the latch 15 according to 6a the latch 15 according to 2 B that is, it has an input G for switching the latch 15 in the transparent or hold mode. Furthermore, the storage member 15b an input D for reading a binary signal value and an output Q1 for reading this binary signal. Would the binary signal value via the input D in the memory element 15b and then read out again via the output Q1, one would result from the structure of the memory element 15b conditional delay time of the order of 100 ps. The delay element is used for fast forwarding of the binary signal value 15a which is formed in the present case by an inverter. How out 6a As can be seen, the signal to be read in is tapped on the input line leading to the input D, in parallel with the delay element 15a supplied and then output at an output QO. About the term element 15a the passing of the binary signal value is typically faster by about a factor of three than via the memory element 15b ,

6b zeigt den Aufbau einer Latchkette 11a zum Einsatz in der elektronischen Schaltung 1 gemäß 1. Die Latchkette 11b der elektronischen Schaltung 1 kann denselben Aufbau aufweisen. Die Latchkette 11b gemäß 6b ist aus den Latches 15 gemäß 6a aufgebaut. Wie aus 6a ersichtlich, sind die Latches 15 so in Reihe geschaltet, dass jeweils der Ausgang Q₀ eines Latches 15 auf der Eingang D des nächsten Latches 15 geführt ist. Damit werden die binären Signalwerte ohne Umweg über die Speicherglieder 15b direkt über die Laufzeitglieder 15a von einem Latch 15 zum nächsten weitergeleitet. Damit ist die Durchlaufzeit der Signalwerte gegenüber einer Führung über die Speicherglieder 15b oder gegenüber herkömmlichen Latches 15 wie in 2b dargestellt erheblich verkürzt, wodurch eine erhöhte Zeitauflösung bei den mit der Latchkette 11a durchgeführten Zeitmessung erhalten wird., 6b shows the structure of a latch chain 11a for use in the electronic circuit 1 according to 1 , The latch chain 11b the electronic circuit 1 may have the same structure. The latch chain 11b according to 6b is from the latches 15 according to 6a built up. How out 6a Obviously, the latches are 15 so connected in series, that in each case the output Q _{0 of} a latch 15 on the input D of the next latch 15 is guided. In order to The binary signal values are transferred without detour via the memory elements 15b directly via the runtime elements 15a from a latch 15 forwarded to the next one. Thus, the cycle time of the signal values is opposite to a guidance via the memory elements 15b or compared to conventional latches 15 as in 2 B shown significantly shortened, resulting in an increased time resolution in the Latchkette 11a time measurement is obtained.,

Analog zur Ausführungsform gemäß 2a sind die Eingänge G der Speicherglieder 15b der Latches 15 der Latchkette 11a auf eine gemeinsame Gateleitung 16 geführt. Weiterhin können die Speicherglieder 15 der Latches 15 in 6b analog zur Ausführungsform gemäß den 2a, 2b nicht dargestellte Eingänge R aufweisen, die auf eine gemeinsame Clearleitung 17 geführt sind. Schließlich werden die in den Speichergliedern 15b der Latches 15 gespeicherten Signalwerte über die Ausgänge Q1 ausgelesen und dann der Kalibrierschaltung 9 und der Berechnungseinheit 13, wie in 1 dargestellt, zur Auswertung zugeführt.Analogous to the embodiment according to FIG 2a are the inputs G of the memory elements 15b the latches 15 the latch chain 11a on a common gate line 16 guided. Furthermore, the memory elements 15 the latches 15 in 6b analogous to the embodiment according to the 2a . 2 B not shown inputs R, which are on a common clear line 17 are guided. Finally, those in the memory links 15b the latches 15 stored signal values via the outputs Q1 and then the calibration circuit 9 and the calculation unit 13 , as in 1 shown, supplied for evaluation.

7 zeigt ein Beispiel einer Latchkettenanordnung 11, welche drei identisch ausgebildete Latchketten 110, 111, 112 aufweist. Dabei bestehen alle Latchketten 110, 111, 112 aus identisch ausgebildeten Latches 15. 7 shows an example of a Latchkettenanordnung 11 which three identically formed latch chains 110 . 111 . 112 having. There are all latch chains 110 . 111 . 112 from identically formed latches 15 ,

Die so ausgebildete Latchkettenanordnung 11 kann sowohl die Latchkette 11a als auch die Latchkette 11b in der elektronischen Schaltung 1 gemäß 1 ersetzen.The latch chain arrangement formed in this way 11 can both the latch chain 11a as well as the Latchkette 11b in the electronic circuit 1 according to 1 replace.

Im Unterschied zu einer elektronischen Schaltung 1 mit einzelnen Latchketten 11a, 11b wird bei der Latchkettenanordnung 11 gemäß 7 das Start- beziehungsweise Stoppsignal parallel allen Latchketten 110, 111, 112 der Latchkettenanordnung 11 zugeführt.Unlike an electronic circuit 1 with individual latch chains 11a . 11b becomes in the Latchkettenanordnung 11 according to 7 the start or stop signal in parallel to all the latch chains 110 . 111 . 112 the latch chain arrangement 11 fed.

Dabei wird dieses Signal der ersten Latchkette 110 direkt und den weiteren Latchketten 111, 112 jeweils über ein Verzögerungsglied 18, 18' zugeführt und damit gegenüber der ersten Latchkette 110 verzögert.In the process, this signal becomes the first latch chain 110 directly and the other latch chains 111 . 112 each via a delay element 18 . 18 ' supplied and thus compared to the first Latchkette 110 delayed.

Dabei wird mit dem ersten Verzögerungsglied 18 die Zuführung des Signals auf die Latchkette 111 um eine Verzögerungszeit verzögert ausgegeben, welche einem Drittel der Durchlaufzeit eines Signals durch ein Latch 15 der Latchketten 110, 111, 112 entspricht. Die mit dem zweiten Verzögerungsglied 18' generierte Verzögerungszeit beträgt zwei Drittel der Durchlaufzeit des Signalwerts durch ein Latch 15.This is done with the first delay element 18 the supply of the signal to the Latchkette 111 delayed by a delay time, which represents one-third of the throughput time of a signal by a latch 15 the latch chains 110 . 111 . 112 equivalent. The with the second delay element 18 ' generated delay time is two-thirds of the passage time of the signal value by a latch 15 ,

Generell sind die mit den Verzögerungsgliedern 18, 18' einer Latchkettenanordnung 11 generierten Verzögerungszeiten so gewählt, dass diese an die Durchlaufzeit der Signalwerte durch die Latches 15 der Latchketten 15 angepasst sind, wobei die Verzögerungszeit unterschiedliche Bruchteile der Durchlaufzeiten bilden.In general, those with the delay elements 18 . 18 ' a Latchkettenanordnung 11 generated delay times are chosen so that these to the cycle time of the signal values through the latches 15 the latch chains 15 are adapted, wherein the delay time form different fractions of the cycle times.

Bevorzugt werden bei einer Latchkettenanordnung 11 mit N Latchketten 15 Verzögerungsgliedern 18, 18' für die Latchkette 110, 111, 122 derart eingesetzt, dass für die Latchkette 110, 111, 112 folgende Verzögerungszeiten Δt_n erhalten werden Δtn = ΔT·(n – 1)/Nwobei Δt_n die Verzögerungszeit der n-ten Latchketten 110, 111, 112 der Latchkettenanordnung 11 ist, ΔT die Durchlaufzeit und N die Gesamtzahl der Latchketten 110, 111, 112 in der Latchkettenanordnung 11 ist.Preferred are in a Latchkettenanordnung 11 with N latch chains 15 delay elements 18 . 18 ' for the latch chain 110 . 111 . 122 used in such a way that for the Latchkette 110 . 111 . 112 following delay times Δt _n are obtained .delta.t n = ΔT * (n-1) / N where Δt _{n is} the delay time of the nth latch chains 110 . 111 . 112 the latch chain arrangement 11 ΔT is the cycle time and N is the total number of latch strings 110 . 111 . 112 in the latch chain arrangement 11 is.

Dies bedeutet, dass der ersten Latchkette 110 der Latchkettenanordnung 11 das Signal unverzögert zugeführt wird. Dann wird ausgehend von dieser Latchkette 110 für die jeweils nächste Latchkette 111, 112 der Latchkettenanordnung 11 die Verzögerungszeit jeweils in Schritten von ΔT/N erhöht.This means that the first latch chain 110 the latch chain arrangement 11 the signal is supplied without delay. Then, starting from this latch chain 110 for the next latch chain 111 . 112 the latch chain arrangement 11 the delay time is increased in steps of ΔT / N.

Durch eine kombinierte Auswertung der Durchläufe eines einem Start- oder Stoppsignal entsprechenden binären Signalwerts auf den Latchketten 110, 111, 112 der Latchkettenanordnung 11 kann die Zeitauflösung der Zeitmessung im Vergleich zur Verwendung einer einzelnen Latchkette 110 signifikant gesteigert werden.By a combined evaluation of the runs of a start or stop signal corresponding binary signal value on the Latchketten 110 . 111 . 112 the latch chain arrangement 11 The time resolution of the time measurement can be compared to using a single latch string 110 be increased significantly.

Dies wird anhand des in 7 dargestellten Beispiels erläutert. Zu Beginn einer Zeitmessung mit der Latchkettenanordnung 11 gemäß 7 sind in sämtlichen Latches 15 aller Latchketten 110, 111, 112 die Signalwerte 0 enthalten. Die Zeitmessung wird gestartet, indem ein Start- oder Stoppsignal entsprechender Signalwert 1 durchläuft dann die Latches 15 jeder Latchkette 110, 111, 112 bis diese in den Haltemodus versetzt werden. 7 zeigt die Lage des binären Signalwerts auf den Latchketten 110, 111, 112 im Haltemodus.This is based on the in 7 illustrated example explained. At the beginning of a time measurement with the Latchkettenanordnung 11 according to 7 are in all latches 15 all latch chains 110 . 111 . 112 contain the signal values 0. The time measurement is started by a start or stop signal corresponding signal value 1 then goes through the latches 15 every latch chain 110 . 111 . 112 until they are put into hold mode. 7 shows the location of the binary signal value on the latch strings 110 . 111 . 112 in hold mode.

Die Lagen des Signalwerts 1 auf allen Latchketten 110, 111, 112 der Latchkettenanordnung 11 werden in der Berechnungseinheit 13 gemäß 1 zur Ermittlung der Phasenlage des Start- oder Stoppsignals herangezogen.The positions of the signal value 1 on all latch chains 110 . 111 . 112 the latch chain arrangement 11 be in the calculation unit 13 according to 1 used to determine the phase position of the start or stop signal.

Da die Zuführung des Signalwerts auf die erste Latchkette 110 unverzögert und auf die zweite Latchkette 111 mit einer einem Drittel der Durchlaufzeit entsprechenden Verzögerungszeit erfolgt, ist der Signalwert 1 in diesen beiden Latchketten 110, 111 bis zum fünften Latch 15 durchgelaufen. Da jedoch das Start- oder Stoppsignal der letzten Latchkette 112 mit der größten Verzögerungszeit, die zwei Drittel der Durchlaufzeit beträgt, zugeführt wurde, ist hier de Signalwert 1 nur bis zum vierten Latch 15 durchgelaufen.Since the supply of the signal value to the first latch chain 110 undelayed and on the second latch chain 111 with a delay time corresponding to one third of the cycle time, the signal value is 1 in these two latch strings 110 . 111 until the fifth latch 15 gone through. However, since the start or stop signal of the last latch chain 112 with the largest delay time, the two-thirds is the feedthrough time, was supplied, here is signal value 1 only until the fourth latch 15 gone through.

In der Berechungseinheit wird der Mittelwert der Lagen des Signalwerts 1 auf den Latchketten 110, 111, 112 berechnet, wobei die Lagen des Signalwerts 1 auf den einzelnen Latchketten 110, 111, 112 durch die Nummern der Latches 15 definiert ist, in welchen der Signalwert 1 ansteht.In the calculation unit, the average of the positions of the signal value 1 on the latch strings becomes 110 . 111 . 112 calculated, wherein the positions of the signal value 1 on the individual Latchketten 110 . 111 . 112 through the numbers of the latches 15 is defined in which the signal value 1 is pending.

Im vorliegenden Fall ergibt sich für die gemittelte Lage des Signalwerts der Wert 4,666. Durch die kombinierte Auswertung aller Latchketten 110, 111, 112 der Latchkettenanordnung 11 wird somit eine subpixelgenaue Lagebestimmung des Signalwerts und damit eine erhöhte Zeitauflösung der Zeitmessung erzielt, das heißt die Auflösung der Positionsbestimmung ist nicht mehr durch die diskrete Anordnung des Latches 15 der Latchketten 110, 111, 112 begrenzt.In the present case, the average position of the signal value is 4.666. Through the combined evaluation of all latch chains 110 . 111 . 112 the latch chain arrangement 11 Thus, a subpixel accurate position determination of the signal value and thus an increased time resolution of the time measurement is achieved, that is, the resolution of the position determination is no longer due to the discrete arrangement of the latch 15 the latch chains 110 . 111 . 112 limited.

Die Verzögerungsglieder 18, 18' in der Latchkettenanordnung 11 können generell von Invertern oder dergleichen gebildet sein. Besonders vorteilhaft werden Verzögerungsglieder 18, 18' mit einstellbaren Verzögerungszeiten eingesetzt. Ein Beispiel hierfür zeigt 8. Das Verzögerungsglied 18 gemäß 8 weist eingangsseitig einen Treiber 19 sowie nachgeordnet eine Mehrfachanordnung von Kondensatoren 20 mit zugeordneten Transistoren 21 im vorliegenden Fall NMOS FET auf. Durch geeignete Wahl der Anzahl der Kondensatoren 20 und Transistoren 21, eine geeignete Dimensionierung der Kondensatoren 20 sowie eine Programmierung der Transistoren 21 kann die Verzögerungszeit gewählt beziehungsweise festgelegt werden.The delay elements 18 . 18 ' in the latch chain arrangement 11 may generally be formed by inverters or the like. Particularly advantageous are delay elements 18 . 18 ' used with adjustable delay times. An example of this shows 8th , The delay element 18 according to 8th has a driver on the input side 19 and downstream of a multiple arrangement of capacitors 20 with associated transistors 21 in the present case NMOS FET. By suitable choice of the number of capacitors 20 and transistors 21 , a suitable dimensioning of the capacitors 20 as well as a programming of the transistors 21 the delay time can be selected or determined.

11: elektronische Schaltungelectronic circuit
22: differentieller Empfängerdifferential receiver
33: differentieller Empfängerdifferential receiver
44: Pulskonfiguratorpulse configurator
55: Leitungmanagement
66: Leitungmanagement
77: Steuereinheitcontrol unit
88th: KalibriermultiplexerKalibriermultiplexer
99: Kalibrierschaltungcalibration
1010: Zählercounter
1111: LatchkettenanordnungLatchkettenanordnung
11a11a: LatchketteLatchkette
11b11b: LatchketteLatchkette
110110: LatchketteLatchkette
111111: LatchketteLatchkette
112112: LatchketteLatchkette
12a12a: Clock-TreeClock tree
12b12b: Clock-TreeClock tree
1313: Berechnungseinheitcalculation unit
1414: Ausgangoutput
1515: Latchlatch
15a15a: LaufzeitgliedDelay element
15b15b: Speichergliedmemory element
1616: Gateleitunggate line
1717: ClearleitungClear line
1818: Verzögerungsglieddelay
18'18 ': Verzögerungsglieddelay
1919: Treiberdriver
2020: Kondensatorcapacitor
2121: Transistortransistor

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

- DE 102006006624 [0001, 0007, 0019, 0042]
EP 0508232 B1 [0004]

Claims

Electronic switch ( 1 ) for measuring a time interval determined by the duration of a measuring pulse, with two latch chains ( 11a , b) and a counter ( 10 ), which is controlled by a control unit ( 7 ), with a calculation unit ( 13 ) and with a clock generator for generating a system clock in the form of a sequence of clock periods, wherein for determining the time interval by means of the counter ( 10 ) the clock periods falling in the time interval are counted, with the first latch chain ( 11a ) determines the phase position of a start signal forming the start of the measuring pulse to the system clock and with the second latch chain ( 11b ) the phase position of a stop signal forming the end of the measuring pulse is determined at the system clock, and wherein in the calculation unit ( 13 ) is calculated from the number of detected clock periods and the phase positions of the start signal and the stop signal, the size of the time interval, according to the main patent application DE 10 2006 006 624 , characterized in that each latch ( 15 ) a latch chain ( 11a . 11b ) a memory member ( 15b ) as well as a separate delay element ( 15a ) having.

Electronic circuit according to Claim 1, characterized in that a signal at an input (D) of a latch ( 15 ) pending binary signal value in the memory element ( 15b ) and via the delay element ( 15a ) to the next latch ( 15 ) the latch chain ( 11a , b) is forwarded.

Electronic circuit according to one of claims 1 or 2, characterized in that the signal propagation time through the delay element ( 15a ) is shorter than the signal transit time through the memory element ( 15b ) of the latch ( 15 ).

Electronic circuit according to one of Claims 1 to 3, characterized in that the delay element ( 15a ) of a latch ( 15 ) is formed by an inverter.

Electronic circuit according to one of Claims 1 to 4, characterized in that each latch chain ( 11a , b) a clock tree ( 12a , b), one in the control unit ( 7 ) generated gate drive signal by means of the clock trees ( 12a , b) each with identical cycle times to the latches ( 15 ) of the latch chains ( 11a , b) is dispensable.

Electronic circuit according to claim 5, characterized in that the connection lines between each two latches ( 15 ) a latch chain ( 11a , b) are identical.

Electronic circuit according to one of Claims 1 to 6, characterized in that the latch chains ( 11a , b) are identical.

Electronic circuit according to one of Claims 1 to 7, characterized in that the latch chains ( 11a , b) are each in the form of a hard macro.

Electronic circuit according to one of Claims 5 to 8, characterized in that the clock trees ( 12a , b) the latch chains ( 11a , b) are identical.

Electronic circuit according to one of claims 5 to 9, characterized in that with the gate drive signal a latch chain ( 11a , b) is switchable in a transparent mode or in a hold mode.

Electronic circuit according to claim 10, characterized in that in transparent mode a latch chain ( 11a , b) binary signal values, each with a constant cycle time of one latch ( 15 ) to the next latch ( 15 ) within the chain, and that in the hold mode of a latch chain ( 11a , b) the binary signal values in the latches ( 15 ) the latch chain ( 11a , b) are stored.

Electronic circuit according to claim 9, characterized in that for determining the phase position of the beginning of the measuring pulse at the system clock the first latch chain ( 11a ) is switched from the transparent mode to the hold mode with the clock cycle of the system clock following the start pulse.

Electronic circuit according to one of claims 11 or 12, characterized in that for determining the phase position of the end of the measuring pulse to the system clock, the second latch chain ( 11b ) is switched from the transparent mode to the hold mode with the clock cycle of the system clock following the stop pulse.

Electronic circuit according to one of Claims 1 to 13, characterized in that a calibration multiplexer ( 8th ) and a calibration circuit ( 9 ), wherein by means of the calibration multiplexer ( 8th ) to switch to a calibration mode, the system clock on the Latchkette ( 11a , b) is output, and wherein in the calibration circuit ( 9 ) the number of cycle times through the latches ( 15 ) the latch chain ( 11a , b) is determined during a clock period.

Electronic circuit according to claim 14, characterized in that the total number of latches ( 15 ) a latch chain ( 11a , b) is chosen such that the respective total cycle time through the latches ( 15 ) a latch chain ( 11a , b) is greater than one clock period of the system clock.

Electronic circuit according to one of the claims 1 to 15, characterized in that this for inputting the start signal and the stop signal each have a differential receiver having.

Electronic circuit according to one of Claims 1 to 16, characterized in that they have a pulse configurator for normalizing the start signal and the stop signal ( 4 ) having.

Electronic circuit according to one of the claims 1 to 17, characterized in that this as a CMOS circuit is executed.

Electronic switch ( 1 ) for measuring a time interval determined by the duration of a measuring pulse, with two latch chains ( 11a , b) and a counter ( 10 ), which is controlled by a control unit ( 7 ), with a calculation unit ( 13 ) and with a clock generator for generating a system clock in the form of a sequence of clock periods, wherein for determining the time interval by means of the counter ( 10 ) the clock periods falling in the time interval are counted, the first latch chain ( 11a ) is supplied to the beginning of the measuring pulse forming the start signal and the second latch chain ( 11b ) is supplied to the end of the measuring pulse forming stop signal and wherein in the calculation unit ( 13 ) is calculated from the number of detected clock periods and the phase positions of the start signal and the stop signal to the system clock, the size of the time interval, in particular according to one of claims 1 to 18, characterized in that the first latch chain ( 11a ) for forming a first latch chain arrangement ( 11 ) further latch chains ( 110 . 111 . 112 ), which is supplied with unterschiedli chen delay times the start signal, wherein the latch chains ( 110 . 111 . 112 ) of the first latch chain arrangement ( 11 ) the phase position of the start signal to the system clock is determined, and that the second latch chain ( 11b ) for forming a second latch chain arrangement ( 11 ) further latch chains ( 110 . 111 . 112 ), which are supplied with different delay times, the stop signal, wherein the latch chains ( 110 . 111 . 112 ) of the second latch chain arrangement ( 11 ) the phase position of the stop signal to the system clock is determined.

Electronic circuit according to claim 20, characterized in that each latch chain arrangement ( 11 ) the same number N of latch strings ( 110 . 111 . 112 ) having.

Electronic circuit according to claim 20, characterized in that for the N latch chains ( 110 . 111 . 112 ) a latch chain arrangement ( 11 ) N different delay times Δt _n = ΔT * (n-1) / N (n = 1,... N) where ΔT is the passage time of a signal value through the latch (FIG. 15 ) a latch chain ( 110 . 111 . 112 ) and n is the number of the latch chain ( 110 . 111 . 112 ) in the latch chain arrangement ( 11 ).

Electronic circuit according to one of Claims 19 to 21, characterized in that for calculating the phase position of the start or stop signal in a latch chain arrangement ( 11 ) the arithmetic mean of the individual latch chains ( 110 . 111 . 112 ) individual measurements is determined.