DE102006006624B4

DE102006006624B4 - Electronic circuit for measuring a time interval

Info

Publication number: DE102006006624B4
Application number: DE200610006624
Authority: DE
Inventors: Thomas Zerrer
Original assignee: SMARTLOGIC GmbH
Current assignee: SMARTLOGIC GmbH
Priority date: 2006-02-14
Filing date: 2006-02-14
Publication date: 2008-10-16
Anticipated expiration: 2026-02-15
Also published as: DE102007032227B4; DE102006006624A1; DE102007032227A1

Abstract

Elektronische Schaltung (1) zur Messung eines durch die Dauer eines Messimpulses bestimmten Zeitintervalls, mit zwei Latchketten (11a, b) und einem Zähler (10), welche von einer Steuereinheit (7) angesteuert sind, mit einer Berechnungseinheit (13) und mit einem Taktgenerator zur Generierung eines Systemtakts in Form einer Folge von Taktperioden, wobei zur Bestimmung des Zeitintervalls mittels des Zählers (10) die in das Zeitintervall fallenden Taktperioden gezählt werden, mit der ersten Latchkette (11a) die Phasenlage eines den Anfang des Messimpulses bildenden Startsignals zum Systemtakt bestimmt wird und mit der zweiten Latchkette (11b) die Phasenlage eines das Ende des Messimpulses bildenden Stoppsignals zum Systemtakt bestimmt wird, indem ein dem Start- oder Stoppsignal entsprechender binärer Signalwert mit konstanten Durchlaufzeiten von einem Latch (15) zum jeweils nächsten Latch (15) der jeweiligen Latchkette (11a, b) weitergegeben wird bis diese mit Beginn einer nächsten Taktperiode in einen Haltemodus versetzt wird und die dabei erhaltene Lage des binären Signalwerts ein...electronic Circuit (1) for measuring a by the duration of a measuring pulse certain time interval, with two latch chains (11a, b) and a counter (10), which are controlled by a control unit (7), with a calculation unit (13) and with a clock generator for generating a system clock in the form of a sequence of clock periods, wherein for determining the time interval by means of the counter (10) the clock periods falling within the time interval are counted, with the first latch chain (11a) the phase position of a beginning the measuring pulse forming start signal is determined to the system clock and with the second latch chain (11b) the phase position of the end determined the measuring pulse forming stop signal to the system clock is determined by a binary signal value corresponding to the start or stop signal with constant cycle times from one latch (15) to the next latch (15) of the respective latch chain (11a, b) is passed to this with the beginning of another Clock period is put in a hold mode and the resulting Location of the binary Signal value on ...

Description

Die Erfindung betrifft eine elektronische Schaltung zur Messung eines Zeitintervalls.The The invention relates to an electronic circuit for measuring a Time interval.

Das zu messende Zeitintervall liegt dabei in Form eines Messimpulses vor. Bei bekannten elektronischen Schaltungen wird ein derartiges Zeitintervall mit einem Zähler gemessen, der mit einer bestimmten Taktfrequenz getaktet wird. Mit dem Zähler werden dann die Taktperioden des Taktes gezählt. Um eine Messgenauigkeit im Picosekundenbereich erzielen zu können, ist es erforderlich, die entsprechenden Zähler mit Taktfrequenzen in der Größenordnung von 10 Gigahertz zu takten. Die Ausbildung derartiger Zähler ist jedoch sehr aufwändig und entsprechend teuer. Zudem ist nachteilig, dass elektronische Schaltungen mit derartigen schnellen Zählern eine unerwünscht hohe Verlustleistung aufweisen.The The time interval to be measured is in the form of a measuring pulse in front. In known electronic circuits such a Time interval with a counter measured, which is clocked at a certain clock frequency. With be the counter then the clock periods of the clock are counted. For a measurement accuracy in the picosecond range, it is necessary to the corresponding counters with clock frequencies of the order of magnitude to clock from 10 gigahertz. The formation of such counters is but very expensive and accordingly expensive. In addition, it is disadvantageous that electronic Circuits with such fast counters an undesirably high Have power loss.

Derartige, mit einem Zähler arbeitende elektronische Schaltungen zur Messung eines Zeitintervalls sind systembedingt mit einer Ungenauigkeit behaftet, da der Beginn und das Ende des das Zeitintervall bestimmenden Messimpulses nie genau mit dem Beginn und dem Ende einer Taktperiode des Zählers zusammenfällt. Um diesen systematischen Fehler möglichst gering zu halten, muss mit Zählern gearbeitet werden, die eine sehr große Taktfrequenz aufweisen.such, with a counter working electronic circuits for measuring a time interval are inherently subject to an inaccuracy because of the beginning and the end of the measuring interval determining the time interval never coincides exactly with the beginning and the end of a clock period of the counter. Around if possible, this systematic error keep low, must with counters be worked, which have a very high clock frequency.

Aus der EP 0 508 232 B1 ist eine elektronische Schaltung bekannt, die mit niederfrequenteren Zählern zur Bestimmung von Zeitintervallen im Bereich von 200 ps arbeiten kann. Diese elektronische Schaltung umfasst zwei Zähler und einen Ringoszillator mit einer Anordnung von Invertern. Mit dem Beginn des zu erfassenden Messimpulses wird der Ringoszillator zu periodischen Schwingungen angeregt. Die Zähler zählen dann die Taktperioden des schwingenden Ringoszillators an unterschiedlichen Invertern des Ringoszillators. Mit der fallenden Flanke wird der Ringoszillator wieder abgeschaltet. In einer arithmetisch-logischen Einheit wird geprüft, welcher der Zähler unter definierten Bedingungen abgeschaltet wird. Dann werden der Zählerstand dieses Zählers sowie der bei Abschalten erhaltene Zustand der Inverterkette des Ringoszillators zur Ermittlung der Phasenlage der letzten Taktperiode ausgewertet. Aus dieser Phasenlage und dem Zählerstand des ausgewählten Zählers kann dann das Zeitintervall bestimmt werden.From the EP 0 508 232 B1 For example, an electronic circuit is known that can operate on lower frequency counters to determine time intervals in the range of 200 ps. This electronic circuit comprises two counters and a ring oscillator with an array of inverters. With the beginning of the measuring pulse to be detected, the ring oscillator is excited to periodic oscillations. The counters then count the clock periods of the oscillating ring oscillator at different inverters of the ring oscillator. With the falling edge of the ring oscillator is switched off again. In an arithmetic-logic unit, it is checked which of the counters is switched off under defined conditions. Then, the count of this counter and the state of the inverter chain of the ring oscillator obtained when switching off to evaluate the phase position of the last clock period are evaluated. From this phase position and the count of the selected counter then the time interval can be determined.

Bei dieser elektronischen Schaltung können niederfrequentere Zähler zur Messung des Zeitintervalls verwendet werden, da mittels des Ringoszillators die Phase des Messimpulses relativ zu den Taktfrequenzen der Zähler bestimmbar ist.at This electronic circuit can lower frequency counter for Measurement of the time interval can be used, since by means of the ring oscillator the phase of the measuring pulse relative to the clock frequencies of the counter determinable is.

Jedoch ergibt sich bei dieser elektronischen Schaltung eine systematische Ungenauigkeit der Zeitmessung dadurch, dass mittels eines Verzögerungsglieds die Laufzeit des Messimpulses zu den Taktgeneratoren der Zähler kompensiert werden muss. Zudem ist nachteilig, dass die Zähler mit der fehlenden Flanke des Messimpulses nicht immer definiert abgeschaltet werden. Um diesen Nachteil zu kompensieren, werden zwei Zähler eingesetzt, wobei in der arithmetisch-logischen Einheit nur der Zähler ausgewählt wird, welcher unter definierten Bedingungen abgeschaltet wurde.however results in this electronic circuit a systematic Inaccuracy of the time measurement in that by means of a delay element the duration of the measuring pulse to the clock generators of the counter compensated must become. In addition, it is disadvantageous that the counter with the missing edge the measuring pulse is not always turned off in a defined manner. To this Disadvantage to compensate, two counters are used, with in the arithmetic logic unit only the counter is selected, which under defined Conditions was turned off.

Die US 5,903,522 betrifft eine elektronische Schaltung zur Messung eines Zeitintervalls. Die Schaltung umfasst eine Kette von Verzögerungsgliedern. An jeder Verbindungsleitung zwischen zwei Verzögerungsgliedern zweigt ein Anschluss ab, der auf zwei Latch-Anordnungen geführt ist. Die Verzögerungsglieder bilden einen frei laufenden Oszillator. Die erste Latch-Anordnung wird mit der steigenden Flanke eines Messimpulses getriggert. Die zweite Flanke des Messimpulses wird mit der fallenden Flanke des Messimpulses getriggert.The US 5,903,522 relates to an electronic circuit for measuring a time interval. The circuit comprises a chain of delay elements. On each connection line between two delay elements branches off a connection, which is guided on two latch arrangements. The delay elements form a free-running oscillator. The first latch arrangement is triggered by the rising edge of a measuring pulse. The second edge of the measuring pulse is triggered with the falling edge of the measuring pulse.

Das Zeitintervall zwischen den Triggerzeitpunkten wird bestimmt durch die Anzahl von ganzen Schwingungen und Teilen von Schwingungen des freilaufenden Oszillators.The Time interval between the trigger times is determined by the number of whole vibrations and parts of vibrations of free-wheeling Oscillator.

Der Erfindung liegt die Aufgabe zugrunde, eine elektronische Schaltung der eingangs genannten Art bereitzustellen, mittels derer eine hochgenau und störungssichere Messung kurzer Zeitintervalle ermöglicht wird.Of the Invention is based on the object, an electronic circuit of the type mentioned above, by means of which a highly accurate and fail-safe Measurement of short time intervals is possible.

Zur Lösung dieser Aufgabe sind die Merkmale des Anspruchs 1 vorgesehen. Vorteilhafte Ausführungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.to solution This object, the features of claim 1 are provided. advantageous embodiments and appropriate training The invention are described in the subclaims.

Die erfindungsgemäße elektronische Schaltung dient zur Messung eines durch die Dauer eines Messimpulses bestimmten Zeitintervalls, mit zwei Latchketten und einem Zähler, welche von einer Steuereinheit angesteuert sind. Mit einer Berechnungseinheit und einem Taktgenerator zur Generierung eines Systemtakts in Form einer Folge von Taktperioden. Zur Bestimmung des Zeitintervalls werden mittels des Zählers die in das Zeitintervall fallenden Taktperioden gezählt, mit der ersten Latchkette wird die Phasenlage eines den Anfang des Messimpulses bildenden Startsignals zum Systemtakt und mit der zweiten Latchkette die Phasenlage eines das Ende des Messimpulses bildenden Stoppsignals zum Systemtakt bestimmt, indem ein dem Start- oder Stoppsignal entsprechender binärer Signalwert mit konstanten Durchlaufzeiten von einem Latch zum jeweils nächsten Latch der jeweiligen Latchkette weitergegeben wird bis diese mit Beginn einer nächsten Taktperiode in einen Haltemodus Versetzt wird und die dabei erhaltene Lage des binären Signalwerts ein Maß für die Phase des Start- oder Stoppsignals liefert. In der Berechnungseinheit wird aus der Anzahl der ermittelten Taktperioden und den Phasenlagen des Startsignals und des Stoppsignals die Größe des Zeitintervalls berechnet.The electronic circuit according to the invention serves to measure a time interval determined by the duration of a measuring pulse, with two latch chains and one counter, which are controlled by a control unit. With a calculation unit and a clock generator for generating a system clock in the form of a series of clock periods. For determining the time interval, the clock periods falling into the time interval are counted by means of the counter, the phase position of a start signal forming the beginning of the measurement pulse is determined at the system clock cycle with the first latch chain, and the phase position of a stop signal forming the end of the measurement pulse is determined at the system clock cycle with the second latch chain, by passing a binary signal value corresponding to the start or stop signal with constant lead times from one latch to the next latch of the respective latch string until it is put into a hold mode at the beginning of a next clock period and When the position of the binary signal value has been obtained, it provides a measure of the phase of the start or stop signal. In the calculation unit, the size of the time interval is calculated from the number of detected clock periods and the phase positions of the start signal and the stop signal.

Der Grundgedanke der Erfindung besteht darin, dass mittels der beiden Latchketten die Lagen des Startsignals als Anfang des Messimpulses und des Stoppsignals als Ende des Messimpulses relativ zu dem Systemtakt hochgenau und reproduzierbar bestimmt werden können. In der Berechnungseinheit kann somit das Zeitintervall durch Zählen der innerhalb des Messimpulses registrierten Taktperioden des Systemtakts und den sich aus den mittels der bestimmten Phasenlagen der Latchkette ergebenden Zeiten zwischen dem Startsignal und dem Beginn der ersten Taktperiode innerhalb des Messimpulses einerseits und dem Ende der letzten Taktperiode innerhalb des Messimpulses und des Stoppsignals andererseits bestimmt werden. Damit kann das Zeitintervall unabhängig von den Phasenlagen des Systemtakts zum Startsignal und Stoppsignal exakt bestimmt werden.Of the The basic idea of the invention is that by means of the two Latch chains the positions of the start signal as the beginning of the measuring pulse and the stop signal as the end of the measuring pulse relative to the system clock can be determined with high precision and reproducible. In the calculation unit can thus the time interval by counting the clock cycles of the system clock registered within the measurement pulse and from the ones determined by means of the determined phase positions of the latch chain resulting times between the start signal and the beginning of the first Clock period within the measuring pulse on the one hand and the end of last clock period within the measuring pulse and the stop signal on the other hand. Thus, the time interval can be independent of the phase angles of the system clock to the start signal and stop signal be determined exactly.

Da die Phasenlagen des Start- und Stoppsignals separat mit den Latchketten bestimmt werden können und mit dem Zähler nur die in das Zeitintervall fallenden ganzen Taktperioden bestimmt werden müssen, kann zur Bestimmung des Zeitintervalls ein Zähler mit einer relativ kleinen Taktrate eingesetzt werden. Dies führt zu einer besonders kostengünstigen und robusten Ausführung der erfindungsgemäßen elektronischen Schaltung, wobei mit dieser Zeitintervalle mit einer Genauigkeit von typischerweise 100 ps bestimmt werden können.There the phase of the start and stop signal separately with the Latchketten can be determined and with the counter only determines the entire clock periods falling in the time interval Need to become, For determining the time interval, a counter with a relatively small Clock rate can be used. This leads to a particularly cost-effective and robust design the inventive electronic Circuit, taking with these time intervals with accuracy typically 100 ps.

Die Latchketten bestehen jeweils aus einer Linearanordnung einzelner über Leitungen verbundener Latches. Über ein in der Steuereinheit generiertes Gate-Ansteuersignal können diese zwischen einem Transparentmodus und einem Haltemodus geschaltet werden. Im Transparentmodus werden in den einzelnen Latches enthaltene binäre Signalwerte mit jeweils einer definierten Durchlaufzeit an das jeweils nächste Latch weitergegeben. Im Haltemodus werden die aktuellen binären Signalwerte der Latches einer Latchkette gespeichert.The Latch chains each consist of a linear arrangement of individual lines linked latches. about a gate drive signal generated in the control unit can switch these between a transparent mode and a hold mode. In transparent mode in each latches contained binary signal values with each a defined lead time passed to the next latch. In hold mode, the current binary signal values of the latches become stored in a latch chain.

Erfindungsgemäß werden zur Bestimmung des Messimpulses das Stopp und Startsignal jeweils einer Latchkette zugeführt, so dass ein dem Start- oder Stoppsignal entsprechender binärer Signalwert mit den jeweiligen Durchlaufzeiten von einem Latch zum jeweils nächsten weitergegeben wird. Die jeweilige Latchkette wird dann mit Beginn der nächsten Taktperiode in den Haltemodus versetzt. Die dabei erhaltene Lage des binären Signalwerts auf der jeweiligen Latchkette liefert dann ein exaktes Maß für die Phase des Start- oder Stoppsignals relativ zum Systemtakt.According to the invention for determining the measuring pulse, the stop and start signal one each Fed to latch chain, so that the start or stop signal corresponding binary signal value with the respective cycle times passed from one latch to the next becomes. The respective latch chain then becomes the beginning of the next clock period put in the hold mode. The resulting position of the binary signal value on the respective latch chain then provides an exact measure of the phase the start or stop signal relative to the system clock.

Die so durchgeführte Phasenbestimmung des Start- und Stoppsignals relativ zum Systemtakt ist hochgenau und reproduzierbar durchführbar.The so performed Phase determination of the start and stop signal is relative to the system clock highly accurate and reproducible feasible.

Ein wesentlicher Vorteil besteht dabei darin, dass die elektronische Schaltung und insbesondere die Latchkette in einem langlebigen CMOS-Schaltkreis, beispielsweise in einem Gate-Array, aufgebaut werden kann. Die so ausgebildete elektronische Schaltung arbeitet besonders verlustleistungsarm. Weiterhin können die Leitungen zwischen den einzelnen Latches kurz gehalten werden und somit mit einer hohen Präzision identisch hinsichtlich der Leitungslängen und ihrer Kapazitäten ausgebildet sein. Dadurch wird erreicht, dass die Durchlaufzeiten von einem Latch zum nächsten innerhalb einer Latchkette konstant sind.One The main advantage is that the electronic Circuit and in particular the latch chain in a long-lived CMOS circuit, in a gate array, for example. The way trained electronic circuit works particularly loss of power. Farther can the lines between the individual latches are kept short and thus with a high degree of precision formed identically with respect to the line lengths and their capacities be. This ensures that the throughput times of one Latch to the next within a latch chain are constant.

Die konstanten Durchlaufzeiten durch die Latches einer Latchkette sind wiederum eine wesentliche Voraussetzung dafür, dass mit der Erfassung der Start- und Stoppsignale auf den Latchketten deren Phasenlagen zum Systemtakt genau bestimmt werden können.The constant cycle times through the latches of a Latchkette are in turn an essential prerequisite for ensuring that the registration of the Start and stop signals on the latch chains whose phase angles are determined exactly to the system clock can.

Eine weitere Voraussetzung für eine genaue Bestimmung der Phasenlage des Start- und Stoppsignals mittels der Latchkette ist die zeitlich synchrone Ansteuerung der einzelnen Latches einer Latchkette mit dem Gate-Ansteuersignal. Um dies zu erreichen, ist jeder Latchkette ein Clock-Tree zugeordnet, mittels dessen das Gate-Ansteuersignal mit jeweils gleicher Laufzeit auf die Latches der Latchkette ausgegeben wird.A further requirement for an accurate determination of the phase position of the start and stop signal By means of the Latchkette is the temporally synchronous control of individual latches of a latch chain with the gate drive signal. To achieve this, each latch chain is assigned a clock tree, by means of which the gate drive signal, each with the same duration is output to the latches of the latch chain.

In einer besonders vorteilhaften Ausführungsform weist die elektronische Schaltung einen Kalibriermultiplexer und eine Kalibrierschaltung auf, wodurch die elektronische Schaltung jederzeit kalibriert werden kann. Durch diese Kalibrierung können Störeinflüsse durch Schwankungen der Temperatur und der Versorgungsspannung, welche sich insbesondere auf die Durchlaufzeiten der Latches in den Latchketten auswirken, kompensiert werden. Zur Kalibrierung wird mittels des Kalibriermultiplexers anstelle des Messimpulses der Systemtakt auf die Latchkette ausgegeben. Dabei sind die Längen der Latchketten so gewählt, dass in jedem Fall eine ganze Taktperiode des Systemtakts auf einer Latchkette abgebildet werden kann. Aus der bekannten Länge der Taktperiode des Systemtakts können so die einzelnen Durchlaufzeiten der Latches in absolute Zeitwerte zur Durchführung der Kalibrierung der Latchketten umgerechnet werden.In a particularly advantageous embodiment, the electronic Circuit a Kalibriermultiplexer and a calibration circuit on, whereby the electronic circuit can be calibrated at any time can. This calibration can cause interference by Variations in temperature and supply voltage, which in particular, the lead times of the latches in the latch chains affect, be compensated. For calibration, the Calibration multiplexer instead of the measuring pulse the system clock on the latch chain is output. The lengths of the latch chains are chosen so that in any case, a whole clock period of the system clock is mapped onto a latch string can be. From the known length of Clock period of the system clock can so the individual processing times of the latches in absolute time values to carry out the calibration of the latch strings are converted.

In einer weiteren vorteilhaften Ausgestaltung der Erfindung werden die Start- und Stoppsignale des Messimpulses in einem Pulskonfigurator normiert, so dass der Messimpuls auf eine fest vorgegebene binäre Signalfolge normiert wird.In a further advantageous embodiment of the invention, the start and stop signals of the measuring pulse normalized in a pulse configurator, so that the measuring pulse is normalized to a fixed predetermined binary signal sequence.

In einer vorteilhaften Ausführungsform werden dabei das Start- und Stoppsignal des Messimpulses jeweils über einen differentiellen Empfänger dem Pulskonfigurator zugeführt. Damit werden den Messimpuls verfälschende Jitter-Einflüsse unterdrückt.In an advantageous embodiment In this case, the start and stop signal of the measuring pulse in each case via a differential receiver supplied to the pulse configurator. This will distort the measuring pulse Jitter effects suppressed.

Die Erfindung wird im Nachstehenden anhand der Zeichnungen erläutert. Es zeigen:The The invention will be explained below with reference to the drawings. It demonstrate:

1: Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen elektronischen Schaltung. 1 : Block diagram of an embodiment of the electronic circuit according to the invention.

2a: Darstellung einer Latchkette für die elektronische Schaltung gemäß 1. 2a : Representation of a Latchkette for the electronic circuit according to 1 ,

2b: Darstellung eines einzelnen Latches der Latchkette gemäß 2a. 2 B : Representation of a single latch of the latch chain according to 2a ,

3: Zeitablauf von Signalen der elektronischen Schaltung bei der Messung eines durch einen Messimpuls bestimmten Zeitintervalls. 3 : Timing of signals of the electronic circuit in the measurement of a time interval determined by a measuring pulse.

4a: Darstellung der Signalwerte einer ersten Latchkette der elektronischen Schaltung gemäß 1 bei Erfassung des Startsignals des Messimpulses. 4a : Representation of the signal values of a first latch chain of the electronic circuit according to 1 upon detection of the start signal of the measuring pulse.

4b: Darstellung der Signalwerte einer zweiten Latchkette der elektronischen Schaltung gemäß 1 bei Erfassung des Stoppsignals des Messimpulses. 4b : Representation of the signal values of a second latch chain of the electronic circuit according to 1 upon detection of the stop signal of the measuring pulse.

5: Darstellung der Signalwerte der Latchkette der elektronischen Schaltung im Kalibrierbetrieb. 5 : Representation of the signal values of the electronic chain latch chain in calibration mode.

1 zeigt schematisch den Aufbau einer elektronischen Schaltung 1 zur Bestimmung eines durch die Dauer eines elektronischen Messimpulses bestimmten Zeitintervalls. Die elektronische Schaltung ist als CMOS-Schaltkreis ausgeführt. Der elektronische Messimpuls liegt in binärer Form, das heißt, als Folge von 0- oder 1-Werten vor. Ein den Anfang des Messimpulses bildendes Startsignal und ein das Ende des Messimpulses bildendes Stoppsignal werden jeweils über einen differentiellen Empfänger 2, 3. in die elektronische Schaltung 1 eingelesen. Mittels der differentiellen Empfänger 2, 3 werden durch Jitter-Effekte bedingte Störungen des Messimpulses eliminiert. Das Startsignal ist in 1 mit „START", das Stoppsignal mit „STOP" bezeichnet. Die Ausgänge der differentiellen Empfänger 2, 3 sind auf einen Pulskonfigurator 4 geführt, der zur Normierung des Messimpulses dient. Je nach Ausbildung des Messimpulses als Folge von 0- oder 1-Werten können die Startsignale und Stoppsignale Übergänge von 0-Werten auf 1-Werte oder umgekehrt bilden. In dem Pulskonfigurator 4 wird durch geeignete Umformungen, insbesondere Invertierungen eine Normierung des Messimpulses derart erreicht, dass dieser unabhängig von den eingelesenen Werten immer dieselbe einsaktive Darstellung aufweist. 1 shows schematically the structure of an electronic circuit 1 for determining a time interval determined by the duration of an electronic measuring pulse. The electronic circuit is designed as a CMOS circuit. The electronic measuring pulse is in binary form, that is, as a result of 0 or 1 values. A start signal forming the beginning of the measurement pulse and a stop signal forming the end of the measurement pulse are each transmitted via a differential receiver 2 . 3 , in the electronic circuit 1 read. By means of the differential receiver 2 . 3 Jitter-induced disturbances of the measuring pulse are eliminated. The start signal is in 1 with "START", the stop signal with "STOP". The outputs of the differential receiver 2 . 3 are on a pulse configurator 4 guided, which serves for normalization of the measuring pulse. Depending on the design of the measurement pulse as a result of 0 or 1 values, the start signals and stop signals can form transitions from 0 values to 1 values or vice versa. In the pulse configurator 4 By means of suitable transformations, in particular inversions, a normalization of the measuring pulse is achieved in such a way that it always has the same single-active representation independently of the read-in values.

Als weiterer Eingangswert wird über eine Leitung 5 ein Systemtakt in die elektronische Schaltung 1 eingelesen. Der Systemtakt wird in einem nicht dargestellten Taktgenerator generiert. Der Systemtakt besteht aus einer Folge von Taktperioden, wobei eine Taktperiode in 1 schematisch dargstellt ist. Jede Taktperiode besteht aus einem Rechteckpuls und einer darauf folgenden Pulspause gleicher Länge.Another input value is via a line 5 a system clock in the electronic circuit 1 read. The system clock is generated in a clock generator, not shown. The system clock consists of a sequence of clock periods, with one clock period in 1 is schematically dargstellt. Each clock period consists of a square pulse and a subsequent pulse pause of equal length.

Schließlich wird über eine weitere Leitung 6 ein Steuersignal eingelesen, wobei mittels dieses Steuersignals eine Betriebsartumschaltung der elektronischen Schaltung 1 durchführbar ist.Finally, over another line 6 read in a control signal, wherein by means of this control signal, a mode switching of the electronic circuit 1 is feasible.

Das Steuersignal wird in eine Steuereinheit 7 und einen Kalibriermultiplexer 8 eingelesen. Der Systemtakt wird über die Leitung 6 dem Kalibriermultiplexer 8 zugeführt.The control signal is in a control unit 7 and a calibration multiplexer 8th read. The system clock is over the line 6 the calibration multiplexer 8th fed.

Durch Ansteuerung des Kalibriermultiplexers 8 mit dem Steuersignal kann die elektronische Schaltung 1 zwischen einem Messbetrieb und einem Kalibrierbetrieb umgeschaltet werden. Im Messbetrieb erfolgt die Bestimmung des Zeitintervalls. Im Kalibrierbetrieb erfolgt mittels einer Kalibrierschaltung 9 die Kalibrierung der zur Zeitmessung benötigten Komponenten der elektronischen Schaltung 1.By controlling the calibration multiplexer 8th with the control signal, the electronic circuit 1 be switched between a measuring operation and a calibration operation. In measuring mode, the determination of the time interval takes place. In calibration mode by means of a calibration circuit 9 the calibration of the components of the electronic circuit required for time measurement 1 ,

Die Steuereinheit 7 dient zur Ansteuerung der für die Zeitmessung benötigten Komponenten. Hierzu gehören ein Zähler 10 und zwei Latchketten 11a, b, die an die Steuereinheit 7 angeschlossen sind. Jeder Latchkette 11a, b ist ein Clock-Tree 12a, b zugeordnet.The control unit 7 serves to control the components required for the time measurement. These include a counter 10 and two latch chains 11a , b, to the control unit 7 are connected. Every latch chain 11a , b is a clock tree 12a , b assigned.

Der digitale Zähler 10 dient zur Zählung von Taktperioden des Systemtakts. Zur Berechnung des Zeitintervalls werden die in den Latchketten 11a, b und dem Zähler generierten Ausgangsgrößen in einer Berechnungseinheit 13 ausgewertet. Der dabei in der Berechnungseinheit 13 berechnete Wert für das zu messende Zeitintervall wird über einen Ausgang 14 ausgegeben.The digital counter 10 is used to count clock cycles of the system clock. To calculate the time interval, those in the latch chains 11a , b and the counter generated outputs in a calculation unit 13 evaluated. The case in the calculation unit 13 calculated value for the time interval to be measured is via an output 14 output.

2a zeigt schematisch den Aufbau einer Latchkette 11a für die elektronische Schaltung 1 gemäß 1. In dem vorliegenden Ausführungsbeispiel weist die elektronische Schaltung 1 zwei identisch ausgebildete Latchketten 11a, b auf, das heißt, beide Latchketten 11a, b weisen den in 2a dargestellten Aufbau auf. Die in 2a dargstellte Latchkette 11a besteht aus einer Linearanordnung einzelner, identischer Latches 15, wobei der Aufbau eines derartigen Latches 15 in 2b dargestellt ist. 2a shows schematically the structure of a Latchkette 11a for the electronic circuit 1 according to 1 , In the present embodiment, the electronic circuit 1 two identically designed latch chains 11a , b on, that is, both latch chains 11a , b have the in 2a shown construction. In the 2a illustrated latch chain 11a consists of a linear arrangement single, identical latches 15 wherein the construction of such a latch 15 in 2 B is shown.

Das Latch 15 einer Latchkette 11a, b ist durch zwei unterschiedliche Betriebsarten gekennzeichnet ist, die durch den logischen Zustand am Eingang G des Latches 15 ausgewählt werden können. Im Transparentmodus als erster Betriebsart des Latches 15 wird der logische Eingangswert, das heißt, ein binärer Signalwert, am Eingang D des Latches 15 mit einer definierten Verzögerungszeit, die typischerweise bei etwa 100 ps liegt, auf den Ausgang Q des Latches 15 weitergereicht. Damit werden im Transparentmodus die binären Signalwerte mit definierten, den Verzögerungszeiten entsprechenden Durchlaufzeiten von einem Latch 15 zum jeweils nächsten Latch 15 einer Latchkette 11a, b weitergegeben. Im Haltemodus als zweiter Betriebsart des Latches 15 wird der jeweilige Signalwert im Latch 15 gespeichert. Über den Eingang R kann der Signalwert im Latch 15 in beiden Betriebsarten auf 0 gesetzt werden.The latch 15 a latch chain 11a , b is characterized by two different operating modes, which are characterized by the logic state at the input G of the latch 15 can be selected. In transparent mode as the first mode of the latch 15 becomes the logical input value, that is, a binary signal value, at the input D of the latch 15 with a defined delay time, typically about 100 ps, to the output Q of the latch 15 passed on. Thus, in transparent mode, the binary signal values with defined cycle times corresponding to the delay times of one latch 15 to the next latch 15 a latch chain 11a , b passed. In hold mode, as the second mode of the latch 15 the respective signal value is in the latch 15 saved. The signal value in the latch can be input via the R input 15 be set to 0 in both modes.

2a zeigt die Beschaltung der Latches 15 in der Latchkette 11a. Die Eingänge G der Latches 15 sind auf eine gemeinsame Gateleitung 16 geführt, die Eingänge R der Latches 15 sind auf eine gemeinsame Clearleitung 17 geführt. Der Ausgang Q eines Latches 15 ist jeweils auf den Eingang D des nachfolgenden Latches 15 zur Weiterleitung des jeweiligen Signalwerts geführt. Im Ausführungsbeispiel gemäß 2a ist in einem Latch 15 ein Signalwert 1 enthalten, während alle anderen Latches 15 den Signalwert 0 aufweisen. Im Haltemodus bleibt dieser Zustand der Latchketten 11a, b erhalten. Im Transparentmodus wird der Signalwert 1 von einem Latch 15 zum nächsten weiter gereicht. 2a shows the wiring of the latches 15 in the Latchkette 11a , The inputs G of the latches 15 are on a common gate line 16 guided, the inputs R of the latches 15 are on a common clearance line 17 guided. The output Q of a latch 15 is in each case on the input D of the following latch 15 led to the forwarding of the respective signal value. In the embodiment according to 2a is in a latch 15 a signal value 1, while all other latches 15 have the signal value 0. In the hold mode, this state of the latch chains remains 11a , b received. In transparent mode, the signal value is 1 from a latch 15 passed on to the next.

Damit zwischen allen Latches 15 jeweils identische Verbindungen bestehen, wobei insbesondere die Leitungslängen und Kapazitäten der Verbindungen identisch sein sollen, ist jede Latchkette 11a, b der als CMOS-Schaltung ausgebildeten elektronischen Schaltung 1 als Hardmacro ausgebildet. Zudem sind die Latches 15 einer Latchkette 11a, b in einer möglichst kompakten Anordnung, insbesondere einer quadratischen oder rechteckigen Anordnung, auf einem Halbleitersubstrat angeordnet. Dadurch ist gewährleistet, dass Schwankungen in den Bearbeitungsprozessen des Halbleitersubstrats, wie zum Beispiel Belichtungsprozesse, sich möglichst gleich auf die Latches 15 auswirken.So between all latches 15 each identical links are made, in particular, the line lengths and capacitances of the compounds should be identical, is each Latchkette 11a , b of the electronic circuit designed as a CMOS circuit 1 trained as a hard macro. In addition, the latches 15 a latch chain 11a , B arranged in a compact possible arrangement, in particular a square or rectangular arrangement, on a semiconductor substrate. This ensures that fluctuations in the processing processes of the semiconductor substrate, such as exposure processes, are as equal as possible to the latches 15 impact.

Durch diese Maßnahmen wird erreicht, dass die Durchlaufzeiten durch die einzelnen Latches 15 einer Latchkette 11a, b identisch oder nahezu identisch sind.These measures ensure that the throughput times through the individual latches 15 a latch chain 11a , b are identical or nearly identical.

Zur Auswahl der Betriebsart einer Latchkette 11a, b wird von der Steuereinheit 7 ein Gate-Ansteuersignal ausgegeben. Dieses wird über einen Clock-Tree 12a, b der jeweiligen Latchkette 11a, b zugeführt. Der Clock-Tree 12a, b stellt ein synthetisch mittels Rechnerwerkzeugen dimensioniertes Schaltungselement dar, mittels dessen die Gateleitung 16 mit jeweils derselben Laufzeit an alle Latches 15 der Latchkette 11a, b ausgegeben wird, so dass die Betriebsartumschaltung gleichzeitig für alle Latches 15 der Latchkette 11a, b erfolgt. In der elektronischen Schaltung 1 gemäß 1 sind nicht nur die beiden Latchketten 11a, b, sondern zudem auch die beiden Clock-Trees 12a, b, identisch ausgebildet.For selecting the operating mode of a latch chain 11a , b is from the control unit 7 a gate drive signal is output. This is via a clock tree 12a , b of the respective latch chain 11a , b fed. The clock tree 12a , b represents a synthetically by means of computer tools dimensioned circuit element, by means of which the gate line 16 with the same duration to all latches 15 the latch chain 11a , b is output so that the mode switchover is simultaneous for all latches 15 the latch chain 11a , b takes place. In the electronic circuit 1 according to 1 are not just the two latch chains 11a , b, but also the two clock trees 12a , b, identically formed.

Die Messung des Zeitintervalls mittels der elektronischen Schaltung 1 während des Messbetriebs ist in den Zeitdiagrammen in 3 dargestellt. Das obere Zeitdiagramm zeigt die Taktperioden des Systemtakts, die durch den Taktgenerator vorgegeben werden. Das zweite Zeitdiagramm zeigt das als Startpuls ausgebildete Startsignal. Der Startpuls ist von einem Übergang des Signalwerts 0 auf den Signalwert 1 gebildet, welcher zu einer Zeit t₀ auftritt. Das Startsignal wird der ersten Latchkette 11a zugeführt. Der Betriebsmodus der ersten Latchkette 11a ist im dritten Zeitdiagramm dargestellt. Dabei bedeutet der Signalzustand 0, dass sich die Latchkette 11a im Transparentmodus befindet. Der Signalzustand 1 entspricht dem Haltemodus der Latchkette 11a.The measurement of the time interval by means of the electronic circuit 1 during measuring operation is in the timing diagrams in 3 shown. The upper timing diagram shows the clock periods of the system clock dictated by the clock generator. The second timing diagram shows the start signal formed as a start pulse. The start pulse is formed by a transition of the signal value 0 to the signal value 1, which occurs at a time t ₀ . The start signal becomes the first latch chain 11a fed. The operating mode of the first latch chain 11a is shown in the third time diagram. The signal state 0 means that the latch chain 11a in transparent mode. The signal state 1 corresponds to the hold mode of the latch chain 11a ,

Das vierte Zeitdiagramm zeigt das als Stopppuls ausgebildete Stoppsignal. Der Stopppuls ist von einem Übergang des Signalwerts 0 auf den Signalwert 1 gebildet, welcher zu einer Zeit t₃ (t₃ > t₀) auftritt. Das Stoppsignal wird der zweiten Latchkette zugeführt, deren Betriebsmodus im fünften Zeitdiagramm dargestellt ist.The fourth timing diagram shows the stop signal formed as a stop pulse. The stop pulse is formed by a transition of the signal value 0 to the signal value 1, which occurs at a time t ₃ (t ₃ > t ₀ ). The stop signal is fed to the second latch chain, whose operating mode is shown in the fifth timing diagram.

Wie aus der 3 ersichtlich, treten der Startpuls und der Stopppuls asynchron zu dem Systemtakt auf.Like from the 3 As can be seen, the start pulse and the stop pulse occur asynchronously with the system clock.

Zur Messung des Zeitintervalls, das heißt der Dauer des Messimpulses Δt = t₂ – t₀, wird der Startpuls der ersten Latchkette 11a, und der Stopppuls der zweiten Latchkette 11b zugeführt, die zu Beginn der Messung im Transparentmodus sind. Prinzipiell kann der Beginn der Messung auch durch ein externes Aktivierungssignal gestartet werden.For measuring the time interval, ie the duration of the measuring pulse Δt = t ₂ -t ₀ , the starting pulse of the first latch chain 11a , and the stop pulse of the second latch chain 11b which are in transparent mode at the beginning of the measurement. In principle, the beginning of the measurement can also be started by an external activation signal.

Die steigende Flanke des Startpulses wird phasenstarr zum Systemtakt abgebildet, in dem diese Flanke entlang der Latchkette 11a läuft. Mit der auf den Startpuls folgenden steigenden Flanke des Systemtakts wird die erste Latchkette 11a zum Zeitpunkt t₁ in den Haltemodus versetzt, so dass die aktuellen Werte der Latches 15 der Latchkette 11a gespeichert werden. Dieser Zustand der Latchkette 11a ist in 4a dargestellt. Der Übergang zwischen den Latches 15 mit den Signalwerten 0 und den Latches 15 mit den Signalwerten 1 definiert die Lage des Startpulses.The rising edge of the start pulse is phase locked to the system clock, in which this edge along the Latchkette 11a running. The rising edge of the system clock following the start pulse becomes the first latch chain 11a at time t _{1 is put} into hold mode, so that the current values of the latches 15 the latch chain 11a get saved. This state of the latch chain 11a is in 4a shown. The transition between the latches 15 with the signal values 0 and the latches 15 with the signal values 1 defines the position of the start pulses.

In dem vorliegenden Ausführungsbeispiel sind die Längen der Latchkette 11a, b so gewählt, dass die Gesamtdurchlaufzeit durch die Latchkette 11a größer als eine Taktperiode des Systemtaktes ist. Da das Zeitintervall t₁ – t₀ kleiner als eine Taktperiode ist, gibt die Lage der Flanke auf der Latchkette 11a gemäß 3a ein direktes Maß für die Zeitdauer t₁ – t₀. Da die Durchlaufzeiten der Latches 15 der Latchkette 11a bekannt sind und in der Berechnungseinheit 13 abgespeichert sind, kann aus der Lage der Flanke der Latchkette 11a direkt die Dauer des Intervalls t₁ – t₀ berechnet werden.In the present embodiment, the lengths of the latch chain 11a , b chosen so that the total turnaround time through the Latchkette 11a is greater than one clock period of the system clock. Since the time interval t ₁ -t _{0 is} less than one clock period, the position of the edge gives on the Latchkette 11a according to 3a a direct measure for the time t ₁ -t ₀ . Because the processing times of the latches 15 the latch chain 11a are known and in the calculation unit 13 can be stored from the location of the edge of the latch chain 11a the duration of the interval t ₁ -t ₀ can be calculated directly.

In analoger Weise wird die Phasenlage des Stopppulses zum Systemtakt bestimmt. Hier wird der Stopppuls der zweiten Latchkette 11b zugeführt, welche mit der darauf folgenden steigenden Flanke des Systemtakts zum Zeitpunkt t₃ in den Haltemodus versetzt wird. Die im Haltemodus erhaltenen Signalwerte der Latches 15 der zweiten Latchkette 11b sind in 4b dargestellt. Hier ergibt die Lage des Übergangs der Latches 15 mit den Signalwerten 1 und den Signalwerten 0 in der Latchkette 11b die Phasenlage des Stopppulses relativ zum Systemtakt. Mit den bekannten Durchlaufzeiten durch die Latches 15 der Latchkette 11b kann aus der Lage der Flanke auf der Latchkette 11b die Zeitdauer t₃ – t₂ berechnet werden.In an analogous manner, the phase position of the stop pulse is determined to the system clock. Here is the stop pulse of the second latch chain 11b which is placed in the holding mode with the subsequent rising edge of the system clock at time t ₃ . The signal values of the latches obtained in the hold mode 15 the second latch chain 11b are in 4b shown. Here is the location of the transition of the latches 15 with the signal values 1 and the signal values 0 in the latch chain 11b the phase position of the stop pulse relative to the system clock. With the known throughput times through the latches 15 the latch chain 11b may be from the location of the flank on the Latchkette 11b the time period t ₃ - t _{2 are} calculated.

Schließlich werden mit dem Zähler 10 die ganzen Taktperioden im Zeitraum zwischen t₁ und t₃ gemessen.Finally, with the counter 10 the whole clock periods measured in the period between t ₁ and t ₃ .

Die vom Zähler 10 bestimmten Werte sowie die Phasenlagen des Stopp- und Startpulses als Ausgangsgrößen der Latchkette 11a, b werden der Berechnungseinheit 13 zugeführt. Dort wird aus diesen Größen das Zeitintervall, das heißt die im unteren Diagramm von 3 dargestellte Dauer des Messimpulses Δt = t₂ – t₀, berechnet. Dabei ergibt sich das Zeitintervall t₁ – t₀ direkt aus der Lage der Flanke des Startpulses auf der Latchkette 11a. Das Zeitintervall t₃ – t₂ ergibt direkt aus der Lage der Flanken des Stopppulses auf der Latchkette 11b. Schließlich ergibt sich das Zeitintervall t₃ – t₁ aus der Anzahl der Taktperioden, die mit dem Zähler 10 bestimmt wurden. Die Dauer des Messimpulses t₂ – t₀ ist über den Zusammenhang t₂ – t₀ = (t₁ – t₀) + (t₃ – t₁) – (t₃ – t₂) eindeutig bestimmt.The from the counter 10 certain values and the phase positions of the stop and start pulse as outputs of the Latchkette 11a , b become the calculation unit 13 fed. There, from these variables, the time interval, that is, in the lower diagram of 3 shown duration of the measuring pulse .DELTA.t = t ₂ - t ₀ , calculated. The time interval t ₁ -t ₀ results directly from the position of the edge of the start pulse on the latch chain 11a , The time interval t ₃ -t ₂ results directly from the position of the edges of the stop pulse on the latch chain 11b , Finally, the time interval t ₃ - t ₁ results from the number of clock periods associated with the counter 10 were determined. The duration of the measuring pulse t ₂ -t ₀ is uniquely determined via the relationship t ₂ -t ₀ = (t ₁ -t ₀ ) + (t ₃ -t ₁ ) - (t ₃ -t ₂ ).

Zur Kalibrierung der elektronischen Schaltung 1 wird über ein auf der Leitung 6 anstehendes Steuersignal der Kalibriermultiplexer 8 angesteuert. Dadurch werden nicht mehr der Start- und Stopppuls des Messimpulses, sondern der Systemtakt auf die Latchketten 11a, b ausgegeben. Die Latchketten 11a, b können beispielsweise mit einer steigenden Flanke des Systemtakts in den Transparentmodus versetzt werden. Die Latchketten 11a, b bleiben in diesem Transparentmodus, bis eine ganze Taktperiode des Systemtakts in die Latchketten 11a, b eingelaufen ist. Dies ist in 5 für die Latchkette 11a dargestellt. Gleiches gilt für die identisch ausgebildete Latchkette 11b. Zur Kalibrierung wird dann die Anzahl der Latches 15 zwischen zwei steigenden Flanken, die wie in 5 dargestellt zu den Zeiten t_a, t_b auftreten, bestimmt. Alternativ oder zusätzlich kann die Anzahl der Latches 15 zwischen zwei fallenden Flanken bestimmt werden. Die Summe der Durchlaufzeiten dieser Latches 15 entspricht dann der bekannten Dauer einer Taktperiode. Aus dieser Beziehung können bei der Kalibrierung die Durchlaufzeiten der einzelnen Latches 15 als absolute Zeitgrößen bestimmt werden.For calibration of the electronic circuit 1 will be over on the line 6 pending control signal of the calibration multiplexer 8th driven. As a result, no longer the start and stop pulse of the measuring pulse, but the system clock on the Latchketten 11a , b issued. The latch chains 11a , b, for example, can be put into transparent mode with a rising edge of the system clock. The latch chains 11a , b stay in this transparent mode until one full clock cycle of the system clock into the latch strings 11a , b has entered. This is in 5 for the latch chain 11a shown. The same applies to the identically designed latch chain 11b , For calibration then the number of latches 15 between two rising flanks that like in 5 shown at the times t _a , t _b occur determined. Alternatively or additionally, the number of latches 15 between two falling edges. The sum of the processing times of these latches 15 then corresponds to the known duration of a clock period. From this relationship, during calibration, the processing times of the individual latches 15 be determined as absolute time variables.

Vorzugsweise entspricht die Gesamtdurchlaufzeit der Latchketten 11a, b, die durch die Summe der Durchlaufzeiten aller Latches 15 einer Latchkette 11a, b definiert ist, mindestens dem 1,5-fachen einer Taktperiode des Systemtakts, so dass zwei unabhängige Kalibrierwerte zu jeder Latchkette 11a, b ermittelt werden können. Durch Mittelung der einzelnen Kalibrierwerte wird die Genauigkeit der Kalibrierung erhöht.Preferably, the total cycle time corresponds to the latch chains 11a , b, by the sum of the throughput times of all latches 15 a latch chain 11a , b is defined to be at least 1.5 times a clock period of the system clock, so that two independent calibration values are added to each latch string 11a , b can be determined. Averaging the individual calibration values increases the accuracy of the calibration.

Durch die jederzeit durchführbare Kalibrierung können Schwankungen der Durchlaufzeiten der Latchketten 11a, b infolge von Schwankungen der Temperatur und Versorgungsspannung sicher eliminiert werden.The calibration, which can be carried out at any time, can cause fluctuations in the cycle times of the latch chains 11a , b are safely eliminated due to variations in temperature and supply voltage.

11: elektronische Schaltungelectronic circuit
22: differentieller Empfängerdifferential receiver
33: differentieller Empfängerdifferential receiver
44: Pulskonfiguratorpulse configurator
55: Leitungmanagement
66: Leitungmanagement
77: Steuereinheitcontrol unit
88th: KalibriermultiplexerKalibriermultiplexer
99: Kalibrierschaltungcalibration
1010: Zählercounter
11a11a: LatchketteLatchkette
11b11b: LatchketteLatchkette
12a12a: Clock-TreeClock tree
12b12b: Clock-TreeClock tree
1313: Berechnungseinheitcalculation unit
1414: Ausgangoutput
1515: Latchlatch
1616: Gateleitunggate line
1717: ClearleitungClear line

Claims

Electronic switch ( 1 ) for measuring a time interval determined by the duration of a measuring pulse, with two latch chains ( 11a , b) and a counter ( 10 ), which is controlled by a control unit ( 7 ) with a calculation unit ( 13 ) and with a clock generator for generating a system clock in the form of a sequence of clock periods, wherein for determining the time interval by means of the counter ( 10 ) the clock periods falling in the time interval are counted, with the first latch chain ( 11a ) determines the phase position of a start signal forming the start of the measuring pulse to the system clock and with the second latch chain ( 11b ) the phase position of a stop signal forming the end of the measuring pulse is determined at the system clock by a binary signal value corresponding to the start or stop signal having constant transit times from a latch ( 15 ) to the next latch ( 15 ) of the respective latch chain ( 11a , b) is passed until it is put into a hold mode at the beginning of a next clock period and the resulting position of the binary signal value provides a measure of the phase of the start or stop signal, and wherein in the calculation unit ( 13 ) is calculated from the number of detected clock periods and the phase angles of the start signal and the stop signal, the size of the time interval.

Electronic circuit according to claim 1, characterized in that each latch chain ( 11a , b) a clock tree ( 12a , b), one in the control unit ( 7 ) generated gate drive signal by means of the clock trees ( 12a , b) each with identical cycle times to the latches ( 15 ) of the latch chains ( 11a , b) is dispensable.

Electronic circuit according to claim 2, characterized in that the connecting lines between each two latches ( 15 ) a latch chain ( 11a , b) are identical.

Electronic circuit according to one of claims 2 or 3, characterized in that the latch chains ( 11a , b) are identical.

Electronic circuit according to one of Claims 2 to 4, characterized in that the latch chains ( 11a , b) are each in the form of a hard macro.

Electronic circuit according to one of Claims 2 to 5, characterized in that the clock trees ( 12a , b) the latch chains ( 11a , b) are identical.

Electronic circuit according to one of claims 2 to 6, characterized in that with the gate drive signal a latch chain ( 11a , b) in a transparent mode or in the hold mode is switchable.

Electronic circuit according to claim 7, characterized in that in transparent mode a latch chain ( 11a , b) binary signal values, each with a constant cycle time of one latch ( 15 ) to the next latch ( 15 ) within the chain, and that in the hold mode of a latch chain ( 11a , b) the binary signal values in the latches ( 15 ) the latch chain ( 11a , b) are stored.

Electronic circuit according to claim 8, characterized in that for determining the phase position of the beginning of the measuring pulse to the system clock, the first latch chain ( 11a ) is switched from the transparent mode to the hold mode with the clock cycle of the system clock following the start pulse.

Electronic circuit according to one of claims 8 or 9, characterized in that for determining the phase position of the end of the measuring pulse to the system clock, the second latch chain ( 11b ) is switched from the transparent mode to the hold mode with the clock cycle of the system clock following the stop pulse.

Electronic circuit according to one of Claims 1 to 10, characterized in that a calibration multiplexer ( 8th ) and a calibration circuit ( 9 ), wherein by means of the calibration multiplexer ( 8th ) to switch to a calibration mode, the system clock on the Latchkette ( 11a , b) is output, and wherein in the calibration circuit ( 9 ) the number of cycle times through the latches ( 15 ) the latch chain ( 11a , b) is determined during a clock period.

Electronic circuit according to claim 11, characterized in that the total number of latches ( 15 ) a latch chain ( 11a , b) is chosen such that the respective total cycle time through the latches ( 15 ) a latch chain ( 11a , b) is greater than one clock period of the system clock.

Electronic circuit according to one of claims 1 to 12, characterized in that this for inputting the start signal and the stop signal each comprise a differential receiver.

Electronic circuit according to one of claims 1 to 13, characterized in that this for normalization of the start signal and the stop signal, a pulse configurator ( 4 ) having.

Electronic circuit according to one of claims 1 to 4, characterized in that it is designed as a CMOS circuit.