DE102007022369A1

DE102007022369A1 - Clock monitoring circuit for e.g. application-specific integrated circuit, has testing circuit for testing whether next level change of detailed clock signal takes place, before and after testing clock signal

Info

Publication number: DE102007022369A1
Application number: DE102007022369A
Authority: DE
Inventors: Frank Vater; Ulrich Jagdhold; Steffen Peter; Peter Dr. Langendörfer
Original assignee: IHP GmbH
Current assignee: IHP GmbH
Priority date: 2007-05-07
Filing date: 2007-05-07
Publication date: 2008-11-20

Abstract

The monitoring unit (100) has a testing circuit (106) connected with a delay circuit (104) and a clock input (102). The testing circuit tests whether a next level change of a detailed clock signal waiting for a half of a nominal elementary period duration takes place after a level change of the detailed clock signal, both after a testing clock signal and before another testing clock signal. The testing circuit outputs an appropriate clock warning signal when the level change of the detailed clock signal does not take place.

Description

Die Erfindung betrifft eine Taktüberwachungsschaltung (engl. clock watch dog circuit) sowie eine integrierte Schaltung mit einer Taktüberwachungsschaltung.The The invention relates to a clock monitoring circuit. Clock watch dog circuit) and an integrated circuit with a Clock monitoring circuit.

Die meisten integrierten Schaltkreise benötigen als Eingangssignal ein externes Taktsignal, das als Referenzpunkt zur Ausführung interner Operationen benötigt wird.The Most integrated circuits require input an external clock signal that serves as the reference point for execution internal operations is needed.

Dies gilt auch für anwendungsspezifische integrierte Schaltkreise (engl. Application Specific Integrated Circuits, ASICs) im Bereich der Kryptographie. Chips mit ASICs für kryptographische Anwendungen können mit Hilfe einer Manipulation der Frequenz des externen Taktsignals angegriffen werden. Beispielsweise erleichtert eine verlangsamte Taktfrequenz das Auslesen des vom Chip im Betrieb verwendeten kryptographischen Schlüssels. Ausleseverfahren wie die differentielle Leistungsanalyse (engl. Differential Power Analysis, DPA) sind bekannt.This also applies to application-specific integrated circuits (Application Specific Integrated Circuits, ASICs) in the area cryptography. Chips with ASICs for cryptographic Applications can use a manipulation of frequency the external clock signal are attacked. For example, easier a slowed clock frequency reading out of the chip during operation used cryptographic key. Selection procedures like differential power analysis (English: Differential Power Analysis, DPA) are known.

Es sind zur Abwehr solcher Angriffe Taktüberwachungsschaltungen bekannt, die eine Verlangsamung eines externen Taktsignals mit Hilfe einer Phasenregel schleife (engl. Phase Locked Loop, PLL) erkennen. Nachteil solcher Taktüberwachungsschaltungen ist, dass eine PLL viele analogen Komponenten enthält und aufwändig im Entwurf und in der Herstellung ist.It are clock monitoring circuits to ward off such attacks known to slow down an external clock signal using a phase locked loop (PLL) recognize. disadvantage such clock monitoring circuits is that a PLL contains many analog components and consuming in design and manufacturing is.

Aus der US 4,308,472 ist eine Taktprüfschaltung (engl. Clock Check Circuit) bekannt, die das kontinuierliche Eintreffen eines Taktimpulszuges von extern prüft. In dieser Taktprüfschaltung werden aus einem von extern eingehenden Taktsignal in zwei Taktimpulszüge abgeleitet, die um die Hälfte beziehungsweise dreiviertel der Taktperiode des externen Taktimpulszuges verzögert sind. Wenn in einem Abtastschritt festgestellt wird, dass das ursprüngliche von extern eingehende Taktsignal und das um eine halbe Taktperiode verzögerte, erste abgeleitete Taktsignal identisch sind, wird ein Fehler angenommen und ein entsprechendes Fehlersignal ausgegeben. Das zweite, um drei Viertel der Taktperiode verzögerte Taktsignal wird verwendet, um den Abtastschritt jeweils auszulösen.From the US 4,308,472 is a clock check circuit (English Clock Check Circuit) is known, which checks the continuous arrival of a clock pulse train from the outside. In this clock check circuit are derived from an externally incoming clock signal in two clock pulse trains, which are delayed by half or three quarters of the clock period of the external clock pulse train. If it is determined in a sampling step that the original externally incoming clock signal and the half clock period delayed first derived clock signal are identical, an error is assumed and a corresponding error signal is output. The second clock signal, delayed by three quarter of the clock period, is used to trigger the sampling step, respectively.

Diese Taktprüfschaltung hat den Nachteil, dass sie lediglich geeignet ist, das Vorliegen eines externen Taktsignals zu überprüfen. Es wäre jedoch beispielsweise für die oben beschriebene Anwendung wünschenswert, eine potenziell schädliche Verzögerung eines externen Taktsignals gegenüber seiner nominellen Taktperiodendauer detektieren zu können, ohne den hohen Aufwand in Entwurf und Schaltung eingehen zu müssen, der durch die Verwendung einer PLL entsteht.These Taktprüfschaltung has the disadvantage that they only is suitable to check the presence of an external clock signal. However, it would be, for example, for the one described above Application desirable, a potentially harmful Delay of an external clock signal to be able to detect its nominal clock period without having to go into the design and circuit, the created by using a PLL.

Das der vorliegenden Erfindung zu Grunde liegende technische Problem ist es daher, eine kostengünstig herstellbare Taktüberwachungsschaltung bereitzustellen, die in der Lage ist, eine Verlangsamung eines von extern eingehenden Taktsignals gegenüber einer bekannten nominellen Taktperiodendauer zu detektieren.The underlying technical problem of the present invention It is therefore an inexpensive manufacturable clock monitoring circuit which is capable of slowing down one of externally incoming clock signal over a known nominal clock period to detect.

Das genannte technische Problem wird gelöst durch eine Taktüberwachungsschaltung mit

– einem Takteingang zum Empfangen eines Taktsignals einer bekannten nominellen Taktperiodendauer von extern;
– einer Verzögerungsschaltung, die mit dem Takteingang verbunden ist, digitale Schaltungselemente mit bekannter Verzögerungsdauer aufweist und die ausgebildet ist, – eines erstes, relativ zum eingehenden Taktsignal um eine erste Verzögerungszeitspanne verzögertes Prüftaktsignal und ein zweites, relativ zum eingehenden Taktsignal um eine zweite Verzögerungszeitspanne verzögertes Prüftaktsignal auszugeben, wobei die erste Verzögerungszeitspanne um einen ersten Zeitbetrag kleiner ist als die Hälfte der nominellen Taktperiodendauer des periodischen Taktsignals, und wobei die zweite Verzögerungszeitspanne um einen zweiten Zeitbetrag größer ist als die Hälfte der nominellen Taktperiodendauer, jedoch kleiner ist als die volle nominelle Taktperiodendauer;
– einer Prüfschaltung, mit der Verzögerungsschaltung und dem Takteingang verbunden ist und die ausgebildet ist – zu prüfen, ob nach einem Niveauwechsel des eingehenden Taktsignals ein zur Hälfte der nominellen Taktperiodendauer anstehender nächster Niveauwechsel des eingehenden Taktsignals sowohl nach dem ersten Prüftaktsignal als auch vor dem zweiten Prüftaktsignal erfolgt, und, – falls dies nicht der Fall ist, ein entsprechendes Taktwarnsignal auszugeben.

The technical problem mentioned is solved by a clock monitoring circuit

A clock input for receiving a clock signal of a known nominal clock period from external;
A delay circuit connected to the clock input, having digital circuit elements of known delay duration and being formed, a first test clock signal delayed by a first delay period relative to the incoming clock signal and a second test clock signal delayed by a second delay period relative to the incoming clock signal wherein the first delay period is less than one-half the nominal clock period of the periodic clock signal by a first amount of time, and wherein the second delay period is greater than half the nominal clock period by a second amount of time but less than the full nominal clock period;
- Checking a test circuit, connected to the delay circuit and the clock input and is formed - to check whether after a level change of the incoming clock signal pending half of the nominal clock period next level change of the incoming clock signal both after the first test clock signal and before the second test clock signal takes place, and - if this is not the case, output a corresponding clock warning signal.

Die Taktüberwachungsschaltung der vorliegenden Erfindung berücksichtigt, dass digitale Schaltungselemente in integrierten Schaltungen bekannte Verzögerungszeiten haben, die jedoch in einem gewissen Rahmen variieren können. Solche Variationen der Verzögerungszeit eines digitalen Schaltungselementes sind beispielsweise durch Veränderungen der Temperatur oder der Betriebsspannung verursacht und können ohne großen Schaltungsaufwand nicht verhindert werden. Daher sieht die Taktüberwachungsschaltung der vorliegenden Erfindung eine auf digitalen Schaltungselementen mit bekannter Verzögerungsdauer basierende Verzögerungsschaltung vor, die zwei unterschiedlich verzöger te Prüftaktsignale ausgibt und so ein Toleranzintervall für geringfügige Abweichungen von der nominellen Taktperiodendauer definiert. Das erste Prüftaktsignal ist um einen ersten Zeitbetrag verzögert, der kleiner ist als die Hälfte der nominellen Taktperiodendauer des externen Taktsignals. Das zweite Prüftaktsignal ist um eine zweite Verzögerungszeitspanne verzögert, die größer ist als die Hälfte der nominellen Taktperiodendauer, jedoch kleiner als die volle nominelle Taktperiodendauer. Auf diese Weise wird ein jeweils nachfolgendes Taktereignis, also eine ansteigende oder abfallende Flanke des externen Taktsignals mit zwei Prüftaktsignalen verglichen, die in zeitlicher Hinsicht die Extremwerte einer als zulässig bewerteten Variation der halben Taktperiodendauer markieren.The clock monitoring circuit of the present invention takes into account that digital circuits elements in integrated circuits have known delay times, which however can vary to a certain extent. Such variations of the delay time of a digital circuit element are caused for example by changes in the temperature or the operating voltage and can not be prevented without great circuit complexity. Thus, the clock monitoring circuit of the present invention provides a delay circuit based on digital circuit elements of known delay duration that outputs two different delayed test clock signals, thus defining a tolerance interval for minor deviations from the nominal clock period. The first test clock signal is delayed by a first amount of time that is less than half the nominal clock period of the external clock signal. The second test clock signal is delayed by a second delay period that is greater than half the nominal clock period, but less than the full nominal clock period. In this way, a respectively subsequent clock event, that is to say a rising or falling edge of the external clock signal, is compared with two test clock signals which mark in time the extreme values of a variation of the half clock period evaluated as permissible.

Die Prüfschaltung der Taktüberwachungsschaltung kann im Betriebszustand feststellen, ob nach einem Niveauwechsel des von extern eingehenden Taktsignals, also nach einem Taktereignis, das nächste Taktereignis innerhalb einer definierten zulässigen Toleranzzeitspanne liegt. Falls dies nicht der Fall ist, gibt die Prüfschaltung ein entsprechendes Taktwarnsignal aus. Das entsprechende Taktwarnsignal zeigt mit anderen Worten an, dass eine den ersten Zeitbetrag zu kleineren Werten hin oder eine den zweiten Zeitbetrag zu höheren Werten hin überschreitende Abweichung des externen Taktsignals von der nominellen halben Taktperiodendauer vorliegt.The Test circuit of the clock monitoring circuit can determine in the operating state, whether after a level change of the externally incoming clock signal, ie after a clock event, the next clock event within a defined allowable Tolerance period is. If this is not the case, the test circuit gives a corresponding clock warning signal. The corresponding clock warning signal in other words, indicates that the first amount of time is too smaller values or a second amount of time to higher Values exceeding the deviation of the external clock signal of the nominal half clock period.

Ein anderes definiertes Signalniveau am Ausgang der Prüfschaltung kann folglich den Fall anzeigen, dass das externe Taktsignal innerhalb einer definierten zulässigen Toleranzzeitspanne liegt. Das Taktwarnsignal kann beispielsweise die beiden Signalniveaus 0 und 1 aufweisen, wobei jedes der Signalniveaus eindeutig einem der zwei beschriebenen Fälle zugeordnet ist.One other defined signal level at the output of the test circuit can therefore indicate the case that the external clock signal within a defined allowable tolerance period is. The clock warning signal can, for example, the two signal levels 0 and 1, wherein each of the signal levels uniquely one associated with the two described cases.

Mit der erfindungsgemäßen Taktüberwachungsschaltung gelingt es, Manipulationsversuche an der Frequenz des externen Taktsignals auf eine kostengünstig realisierbare Weise zu detektieren. Die Taktüberwachungsschaltung der vorliegenden Erfindung ist besonders im Vergleich mit solchen Lösungen kostengünstiger, die eine PLL verwenden. Es kann nämlich ein rein digitaler Schaltungsdesign-Prozess verwendet werden. Beim Entwurf können für die Verzögerungs schaltung digitale Standard-Schaltungselemente verwendet werden, die aus CMOS-Bibliotheken bekannt sind. Kosteneinsparungen werden also sowohl im Entwurf als auch in der Herstellung der Schaltung erzielt.With the clock monitoring circuit according to the invention manages to manipulate the frequency of the external clock signal to detect in a cost-effective manner. The clock monitoring circuit of the present invention is more cost-effective, especially in comparison with such solutions, who use a PLL. It can namely a purely digital Circuit design process can be used. When designing can for the delay circuit digital standard circuit elements which are known from CMOS libraries. cost savings So both in the design and in the production of the circuit achieved.

Nachfolgend werden Ausführungsbeispiele der erfindungsgemäßen Taktüberwachungsschaltung beschrieben. Die zusätzlichen Merkmale der verschiedenen Ausführungsbeispiele können miteinander kombiniert werden, soweit sie nicht als Alternativen zueinander beschrieben sind.following Be exemplary embodiments of the invention Clock monitoring circuit described. The additional Features of the various embodiments may combined, unless they are alternatives are described to each other.

In einem Ausführungsbeispiel enthält die Verzögerungsschaltung eine mit dem Takteingang verbundene Reihenschaltung digitaler Schaltungselemente bekannter Verzögerungsdauer. Dabei ist das erste Prüftaktsignal im Signalfluss hinter einer ersten Anzahl digitaler Schaltungselemente abgezweigt und das zweite Prüftaktsignal hinter dem im Signalfluss letzten digitalen Schaltungselement der Reihenschaltung.In An embodiment includes the delay circuit a series circuit of digital circuit elements connected to the clock input known delay time. This is the first test clock signal in the signal flow behind a first number of digital circuit elements branched off and the second test clock signal behind the im Signal flow last digital circuit element of the series connection.

Mit dieser Verzögerungsschaltung gelingt eine besonders einfache und kostengünstige Realisierung der Taktüberwachungsschaltung. Die digitalen Schaltungselemente können beispielsweise Invertierer sein. In einer Ausführungsform sind jeweils zwei Invertierer zu einem Puffer kombiniert. Es sind jedoch auch andere bekannte digitale Schaltungselemente verwendbar, soweit ihre Verzögerungsdauer bekannt ist. Durch Abzweigung der zwei Prüftaktsignale an zwei unterschiedlichen Stellen der Reihenschaltung gelingt die Erzeugung der beiden Prüftaktsignale ebenfalls in einfacher Weise.With This delay circuit succeeds a particularly simple and cost-effective implementation of the clock monitoring circuit. For example, the digital circuit elements Be an inverter. In one embodiment, respectively two inverters combined into one buffer. There are, however Other known digital circuit elements usable, as far as their Delay period is known. By branching off the two Test clock signals at two different points of the series connection the generation of the two test clock signals also succeeds in a simple way.

Die Anzahl der in der Reihenschaltung zu verwendenden digitalen Schaltungselemente in der Reihenschaltung ist in einem bevorzugten Ausführungsbeispiel wie folgt definiert:
Je zwei Invertierer der Reihenschaltung bilden einen untrennbaren Puffer. Eine erste Pufferanzahl n1, nach der im Signalfluss der Reihenschaltung das erste Prüftaktsignal abgezweigt wird, entspricht folgender Gleichung:

The number of digital circuit elements to be used in the series connection in the series circuit is defined in a preferred embodiment as follows:
Every two inverters of the series connection form an inseparable buffer. A first buffer number n1, after which the first test clock signal is branched off in the signal flow of the series connection, corresponds to the following equation:

Die Gesamtanzahl der Puffer, nach der in Signalfluss der Reihenschaltung das zweite Prüftaktsignal abgezweigt ist, entspricht in diesem Ausführungsbeispiel folgende Gleichung:

The total number of buffers, after which the second test clock signal is branched off in the signal flow of the series connection, corresponds in this embodiment to the following equation:

Hierbei ist p eine vorbestimmte Prozentzahl, um die der erste und der zweite Zeitbetrag von der Hälfte der nominellen Taktperiodendauer abweichen dürfen, ohne dass das Taktwarnsignal ausgelöst wird. Mit INT wird eine Operation zur Bildung einer ganzen Zahl aus dem Term in eckigen Klammern durch Rundung oder Abschneiden des Nachkomma-Betrages bezeichnet.in this connection p is a predetermined percentage around which the first and the second Time amount of half of the nominal clock period may deviate without triggering the clock warning signal becomes. INT is an operation for forming an integer from the term in square brackets by rounding or clipping of the decimal amount.

Dieses Ausführungsbeispiel ermöglicht im Entwurfsstadium eine besonders einfache Bestimmung der zu verwendenden Anzahl an Invertierern durch Festlegung einer Prozentzahl, um die das eingehende Taktsignal maximal von der nominellen halben Taktperiodendauer abweichen darf.This Embodiment allows in the design stage a particularly simple determination of the number to be used Inverters by specifying a percentage by which the incoming Maximum clock signal deviate from the nominal half cycle period may.

Nachfolgend werden einige Varianten der Prüfschaltung der erfindungsgemäßen Taktüberwachungsschaltung geschrieben. Ein Ausführungsbeispiel der Taktüberwachungsschaltung ist dadurch gekennzeichnet, dass

– die Prüfschaltung ein erstes und ein zweites XNOR-Gatter aufweist,
– das nach der ersten Anzahl digitaler Schaltungselemente abgezweigte erste Prüftaktsignal einem ersten Eingang des ersten XNOR-Gatters zugeführt ist;
– das nach der vollen Anzahl digitaler Schaltungselemente abgezweigte zweite Prüftaktsignal einem ersten Eingang des zweiten XNOR-Gatters zugeführt ist;
– einem jeweiligen zweiten Eingang des ersten und zweiten XNOR-Gatters das am Takteingang direkt abgezweigte Taktsignal zugeführt ist;
– und bei der die Prüfschaltung ausgebildet ist, das Taktwarnsignal auszugeben, wenn das erste und zweite XNOR-Gatter bei einem auf ein jeweiliges externes Taktereignis als nächstes nachfolgenden Taktereignis gleichzeitig identische Ausgangssignale aufweisen.

Hereinafter, some variants of the test circuit of the clock monitoring circuit according to the invention are written. An embodiment of the clock monitoring circuit is characterized in that

The test circuit has a first and a second XNOR gate,
- The first test clock signal branched off after the first number of digital circuit elements is fed to a first input of the first XNOR gate;
- The second test clock signal, branched off after the full number of digital circuit elements, is supplied to a first input of the second XNOR gate;
A respective second input of the first and second XNOR gate is supplied with the clock signal directly branched off at the clock input;
And wherein the test circuit is configured to output the clock warning signal when the first and second XNOR gates simultaneously have identical output signals at a next clock event subsequent to a respective external clock event.

Vorzugsweise weist die Prüfschaltung hierbei zusätzlich eine Auswerteschaltung aus, die ausgebildet ist, die Ausgangssignale der XNOR-Gatter bei jeder Taktflanke auf Gleichheit zu überprüfen.Preferably the test circuit additionally has this one Evaluation circuit, which is formed, the output signals Check the XNOR gate for equality at each clock edge.

Nachfolgend werden Varianten der Verzögerungsschaltung beschrieben.following Variants of the delay circuit will be described.

Die Verzögerungsschaltung der Taktüberwachungsschaltung hat in einem Ausführungsbeispiel einen Steuereingang. Die erste und zweite Verzögerungszeitspanne sind bei dieser Verzögerungsschaltung in Abhängigkeit von einem über den Steuereingang empfangenen Steuersignal variierbar.The Delay circuit of the clock monitoring circuit has a control input in one embodiment. The first and second delay periods are at this Delay circuit in response to an over the control input received control signal variable.

Die Variierbarkeit der Verzögerungszeitspannen kann beispielsweise erreicht werden, indem die Verzögerungsschaltung mindestens einen Multiplexer aufweist, der zwei oder mehr Signaleingänge, zu denen die Ausgangssignale unterschiedlicher digitaler Schaltungselemente der Reihenschaltung abgezweigt sind. Weiterhin weist der Multiplexer ein Steuereingang auf. Er ist ausgebildet, in Abhängigkeit von einem über den Steuereingang empfangen Steuersignal das an einem einen vom Steuersignal angegebenen Signaleingang liegende Signal an seinem Ausgang auszugeben. Der Steuereingang des Multiplexers kann mit einer Steuereinheit oder beispielsweise mit einem Fusebit-Register verbunden sein. Dies ermöglicht die Auswahl einer der wählbaren Verzögerungszeitspannen für das erste oder zweite Prüftaktsignal. In einem Ausführungsbeispiel ist für jedes Prüftaktsignal ein jeweiliger Multiplexer in der Reihenschaltung der digitalen Schaltungselemente vorgesehen.The Variability of the delay periods can be, for example be achieved by the delay circuit at least a multiplexer having two or more signal inputs, to which the output signals of different digital circuit elements the series circuit are branched off. Furthermore, the multiplexer a control input on. He is trained, in dependence from a control signal received via the control input at a signal input specified by the control signal Output signal at its output. The control input of the multiplexer can be with a control unit or, for example, with a fusebit register be connected. This allows you to select one of the selectable ones Delay periods for the first or second Test clock. In one embodiment for each test clock signal, a respective multiplexer provided in the series connection of the digital circuit elements.

In einer alternativen Ausführungsform hat zumindest eine Teilanzahl der digitalen Schaltungselemente eine einstellbare Verzögerungsdauer.In an alternative embodiment has at least a part number the digital circuit elements an adjustable delay time.

Die Verzögerungsschaltung weist weiterhin einen Steuereingang zum Empfang von Steuersignalen für das Einstellen der Verzögerungsdauer der variablen digitalen Schaltungselemente.The Delay circuit also has a control input for receiving control signals for setting the delay time the variable digital circuit elements.

Diese Taktüberwachungsschaltung kann zusätzlich eine Kalibrierschaltung aufweisen, die mit dem Steuereingang der Verzögerungsschaltung verbunden und die ausgebildet ist, Steuersignale für das Einstellen der Verzögerungsdauer der variablen digitalen Schaltungselemente zu erzeugen und auszugeben.These Clock monitoring circuit can additionally a Calibration circuit connected to the control input of the delay circuit connected and which is adapted to control signals for the Setting the delay time of the variable digital Create and output circuit elements.

Die erfindungsgemäße Taktüberwachungsschaltung ist in besonders bevorzugten Ausführungsbeispielen Teil einer integrierten Schaltung. Die integrierte Schaltung weist in einem Ausführungsbeispiel eine kryptographische Schaltungseinheit auf, die ausgebildet ist, eine Operation unter Verwendung eines in einem Speicher der kryptographischen Schaltungseinheit abgelegten kryptographischen Schlüssels durchzuführen, und die einen Takteingang aufweist, welchem dasselbe externe Taktsignal zugeführt ist wie der Taktüberwachungsschaltung.The clock monitoring circuit according to the invention is in a particularly preferred embodiment play part of an integrated circuit. The integrated circuit in one embodiment comprises a cryptographic circuit unit configured to perform an operation using a cryptographic key stored in a memory of the cryptographic circuit unit, and having a clock input to which the same external clock signal is applied as the clock monitoring circuit.

In einer bevorzugten Ausführungsform der genannten integrierten Schaltung ist eine Kryptosteuereinheit vorgesehen der Taktüberwachungsschaltung zugeführt ist, die ausgangsseitig mit der kryptographischen Schaltungseinheit verbunden ist und die ausgebildet ist, entweder

– einen Zugriff der kryptographischen Schaltungseinheit auf den kryptographischen Schlüssel zu behindern oder zu verhindern,
– den kryptographischen Schlüssel aus dem Speicher zu löschen, oder den Betrieb der kryptographischen Schaltungseinheit anzuhalten.

In a preferred embodiment of said integrated circuit, a crypto control unit is provided to the clock monitoring circuit which is connected on the output side to the cryptographic circuit unit and which is formed either

To hinder or prevent access of the cryptographic circuit unit to the cryptographic key,
- To delete the cryptographic key from memory, or to stop the operation of the cryptographic circuit unit.

Unter einer Behinderung des Zugriffs auf den kryptographischen Schlüssel ist die Ausführung einer Operation zu verstehen, die einen Zugriff auf den Schlüssel von der Erfüllung vorbestimmter Bedingungen oder Kriterien abhängig macht, was vor Gewährung des Zugriffs durch die Kryptosteuereinheit geprüft wird. Durch eine Verhinderung des Zugriffs wird im Unterschied dazu der Zugriff auf den kryptographischen Schlüssel bedingungslos blockiert, ohne dass also eine Bedingung oder ein Kriterium bereitgestellt ist, dessen Erfüllung zur Aufgebung dieser Blockierung führt.Under an obstruction of access to the cryptographic key is the execution of an operation to understand a Access to the key from the fulfillment of predetermined Conditions or criteria depending what is prior to granting the access is checked by the crypto control unit. By preventing the access is in contrast to the Access to the cryptographic key unconditionally blocked without providing a condition or criterion whose fulfillment is to give up this blockage leads.

Ausführungsbeispiele der Taktüberwachungsschaltung und der integrierten Schaltung sind auch in den Ansprüchen angegeben.embodiments the clock monitoring circuit and the integrated circuit are also indicated in the claims.

Nachfolgend werden Ausführungsbeispiele der Taktüberwachungsschaltung anhand der Figuren geschrieben. Es zeigen:following Embodiments of the clock monitoring circuit written on the basis of the figures. Show it:

1 ein Ausführungsbeispiel einer Taktüberwachungsschaltung mit einer Verzögerungsschaltung und einer Prüfschaltung; 1 an embodiment of a clock monitoring circuit having a delay circuit and a test circuit;

2 eine Variante einer Verzögerungsschaltung zur Verwendung in einer Taktüberwachungsschaltung nach 1; 2 a variant of a delay circuit for use in a clock monitoring circuit according to 1 ;

3 und 4 interne Signale und ausgegebene Signal der Taktüberwachungsschaltung nach 1 im Vergleich mit dem von extern eingehenden Taktsignal für den Fall, dass das Taktsignal seiner nominellen Taktfrequenz im Bereich der festgelegten Toleranz entspricht (3) und für den Fall, dass das externe Taktsignal eine Frequenz unterhalb des Toleranzbereiches der Taktfrequenz hat (4); und 3 and 4 internal signals and output signal of the clock monitoring circuit after 1 in comparison with the externally incoming clock signal in the event that the clock signal corresponds to its nominal clock frequency in the range of the specified tolerance ( 3 ) and in the event that the external clock signal has a frequency below the tolerance range of the clock frequency ( 4 ); and

5 ein vereinfachtes Blockdiagramm einer integrierten Schaltung mit einer Taktüberwachungsschaltung. 5 a simplified block diagram of an integrated circuit with a clock monitoring circuit.

1 zeigt eine Taktüberwachungsschaltung 100 gemäß einem Ausführungsbeispiel der Erfindung. Die Taktüberwachungsschaltung 100 hat einen Takteingang 102 zum Empfangen eines Taktsignals einer bekannten nominellen Taktperiodendauer von extern. Mit dem Takteingang 102 ist eine Verzögerungsschaltung verbunden, die weiter unten in näheren Details beschrieben wird. Der Ver zögerungsschaltung nachgeschaltet ist eine Prüfschaltung 106, die zusätzlich mit dem Takteingang 102 verbunden ist. Ein Ausgang der Prüfschaltung bildet zugleich einen Ausgang 108 der Taktüberwachungsschaltung. 1 shows a clock monitoring circuit 100 according to an embodiment of the invention. The clock monitoring circuit 100 has a clock input 102 for receiving a clock signal of a known nominal clock period from external. With the clock input 102 a delay circuit is connected, which will be described in more detail below. The Ver delay circuit downstream is a test circuit 106 , in addition to the clock input 102 connected is. An output of the test circuit also forms an output 108 the clock monitoring circuit.

Nachfolgend werden zunächst Einzelheiten der Verzögerungsschaltung 104 beschrieben.Details of the delay circuit will be given below 104 described.

Die Verzögerungsschaltung 104 enthält eine Reihenschaltung von insgesamt n2 Puffern P1 bis Pn2. Jeder Puffer wird von zwei Invertern gebildet, wie anhand des Puffers P1 mit den Bezugszeichen 110 und 112 gekennzeichnet ist. Die Inverter jedes Puffers sind in Serie geschaltet. Die Puffer P1 bis Pn2 bilden ein Beispiel geeigneter digitaler Schaltungselemente, wie sie in digitalen CMOS-Schaltungsbibliotheken zur Verfügung stehen. Die Verzögerungsdauer solcher digitaler Schaltungselemente wie Inverter oder aus Invertern gebildeter Puffer ist bekannt oder kann auf einfache Weise ermittelt werden. Demnach ist auch die Verzögerungsdauer einer Serienschaltung solcher digitaler Schaltungselemente wie in der Verzögerungsschaltung 104 ohne weiteres bekannt oder ermittelbar. Daher bildet die Serienschaltung der Puffer P1 bis Pn2 in der Verzögerungsschaltung 104 ein besonders einfach realisierbares Beispiel, mit den das eingehende Taktsignal um unterschiedliche definierte Zeitspannen verzögert werden kann.The delay circuit 104 contains a series connection of a total of n2 buffers P1 to Pn2. Each buffer is formed by two inverters, as indicated by the reference character P1 110 and 112 is marked. The inverters of each buffer are connected in series. The buffers P1 to Pn2 form an example of suitable digital circuit elements such as are available in digital CMOS circuit libraries. The delay time of such digital circuit elements as inverters or buffers formed of inverters is known or can be easily determined. Accordingly, the delay time of a series connection of such digital circuit elements as in the delay circuit 104 readily known or ascertainable. Therefore, the series connection of the buffers P1 to Pn2 forms in the delay circuit 104 a particularly easy-to-implement example, with which the incoming clock signal can be delayed by different defined periods of time.

Die vorliegende Erfindung ist jedoch nicht auf solche Standard-Elemente wie Invertierer oder auf die CMOS-Technologie beschränkt. Andere Verzögerungselemente sind anwendbar, beispielsweise auch in programmierbaren Gate-Arrays wie FPGAs (engl. Field programmable gate array, FPGA).The however, the present invention is not limited to such standard elements such as inverters or limited to the CMOS technology. Other delay elements are applicable, for example also in programmable gate arrays such as FPGAs (Field Programmable gate array, FPGA).

Die Verzögerungsschaltung 104 hat zwei Abgriffspunkte für verzögerte Taktsignale. Ein erster Abgriffspunkt liegt im Signalfluss der Verzögerungsschaltung hinter einer Anzahl von n1 Puffern, wobei n1 durch folgende Gleichung definiert ist:

The delay circuit 104 has two tap points for delayed clock signals. A first tap point lies in the signal flow of the delay circuit after a number of n1 buffers, where n1 is defined by the following equation:

Hierbei kennzeichnet p eine vorbestimmte Prozentzahl um die Hälfte der nominellen Taktperiodendauer maximal zu geringeren Werten hin abweichen darf, ohne das ein Taktsignal ausgelöst werden soll.in this connection p denotes a predetermined percentage by half the nominal clock period maximum to lower values may deviate without triggering a clock signal should.

Die Gesamtzahl n2 der Puffer beträgt im vorliegenden Ausführungsbeispiel

The total number n2 of the buffer is in the present embodiment

In beiden Gleichungen ist mit INT[x] eine Operation zur Bildung einer ganzen Zahl aus einem jeweiligen in den eckigen Klammern enthaltenden Term x bezeichnet beispielsweise kann INT[x] eine Rundung oder ein Abschneiden des Dezimalanteils bewirken.In In both equations, INT [x] is an operation for forming a integer from a respective one contained in the square brackets For example, term x denotes INT [x] a rounding or a Cut off the decimal fraction effect.

Nimmt man eine nominelle Taktfrequenz 50 MHz mit einer Toleranz von 10% als Beispiel und unterstellt weiterhin eine Verzögerungsdauer pro Puffer von 0,0914 ns, so beträgt die Anzahl n1 98 Puffer und die Anzahl n2 120 Puffer.takes a nominal clock frequency of 50 MHz with a tolerance of 10% as an example and continues to assume a delay period per buffer of 0.0914 ns, the number n1 is 98 buffers and the number n2 120 buffers.

Mit den Bezugszeichen 114 und 116 sind für die Zwecke der vorliegenden Beschreibung interne Signalausgänge der Verzögerungsschaltung gekennzeichnet, die jedoch in einer realen Schaltung nicht erkennbar sein müssen. Am internen Signalausgang 114 liegt das um n1 Verzögerungsdauern verzögerte erste Prüftaktsignal an, während am Ausgang 116 das um n2 Verzögerungsdauern verzögerte zweite Prüftaktsignal anliegt.With the reference numerals 114 and 116 For the purposes of the present description, internal signal outputs of the delay circuit are characterized, which, however, need not be recognizable in a real circuit. At the internal signal output 114 is the delayed by n1 delay periods first test clock signal, while at the output 116 the second test clock signal delayed by n2 delay times is applied.

Die Verzögerungszeitspanne des ersten Prüftaktsignals am internen Signalausgang 114 gegenüber dem eingehenden Taktsignal ist kleiner als die Hälfte der nominellen Taktperiodendauer des periodischen Taktsignals. Die Verzögerungszeitspanne des zweiten Prüftaktsignals gegenüber dem eingehenden Taktsignal ist größer als die Hälfte der nominellen Taktperiodendauer, jedoch kleiner als die volle nominelle Taktperiodendauer. Im oben erwähnten Beispiel beträgt die erste Verzögerungszeitspanne des ersten Prüftaktsignals etwa 9 ns, während die Verzögerungszeitspanne des zweiten Prüftaktsignals etwa 11 ns beträgt. Die nominelle halbe Taktperiodendauer des externen Taktsignals mit 50 MHz beträgt bekanntlich 10 ns.The delay time span of the first test clock signal at the internal signal output 114 to the incoming clock signal is less than half the nominal clock period of the periodic clock signal. The delay period of the second test clock signal versus the incoming clock signal is greater than half the nominal clock period, but less than the full nominal clock period. In the above-mentioned example, the first delay time period of the first test clock signal is about 9 ns, while the delay time period of the second test clock signal is about 11 ns. The nominal half-cycle period of the 50 MHz external clock signal is known to be 10 ns.

Die Verzögerungsschaltung 104 erlaubt in diesem Beispiel also eine Abweichung der Taktsequenz um bis zu 5 MHz nach oben oder unten.The delay circuit 104 allows in this example so a deviation of the clock sequence by up to 5 MHz up or down.

Nachfolgend werden Einzelheiten der Prüfschaltung 106 beschrieben.Below are details of the test circuit 106 described.

Die Prüfschaltung ist eingangsseitig mit dem Takteingang 102 verbunden. Das von extern eintreffende Taktsignal wird zwei XNOR-Gattern 118 und 120 zugeführt. Dem ersten XNOR-Gatter 118 wird an seinem zweiten Eingang des erste Prüftaktsignal vom internen Signalausgang 114 zugeführt. Dem zweiten XNOR-Gatter 120 wird an seinem zweiten Eingang das zweite Prüftaktsignal vom internen Signalausgang 116 der Verzögerungsschaltung 104 zugeführt. Die Ausgänge der XNOR-Gatter 118 und 120 werden jeweils einem Eingang einer Auswerteschaltung 122 zugeleitet. Die Auswerteschaltung 122 ist ausgebildet, ein Taktwarnsignal am Ausgang 108 der Taktüberwachungsschaltung 100 auszugeben, wenn bei demjenigen Taktereignis, das einem jeweiligen Taktereignis des externen Taktsignals als nächstes nachfolgt, beide eingangsseitig anliegenden Ausgangssignale der XNOR-Gatter 118 und 120 das gleiche Signalniveau haben. Die von der Prüfschaltung im Falle eines Taktereignisses durchgeführte Operation kann also wie folgt beschrieben werden:
wenn (Takterereignis und (A == "00" oder "11")) => U = "1"; sonst U = "0".The test circuit is on the input side with the clock input 102 connected. The externally arriving clock signal becomes two XNOR gates 118 and 120 fed. The first XNOR gate 118 is applied at its second input of the first test clock signal from the internal signal output 114 fed. The second XNOR gate 120 At its second input, the second test clock signal from the internal signal output 116 the delay circuit 104 fed. The outputs of the XNOR gates 118 and 120 are each an input of an evaluation circuit 122 fed. The evaluation circuit 122 is formed, a clock warning signal at the output 108 the clock monitoring circuit 100 output at the clock event that follows a respective clock event of the external clock signal next, both input side of the output signals of the XNOR gates 118 and 120 have the same signal level. The operation performed by the test circuit in the case of a clock event can thus be described as follows:
if (clock event and (A == "00" or "11")) => U = "1"; otherwise U = "0".

Hierbei kennzeichnet A Eingangssignalvektor, der sich aus den Ausgangssignalen XNOR-Gatter 118 und 120 zusammensetzt. Diese Ausgangssignale sind in 1 auch mit A(1) und A(2) gekennzeichnet. U kennzeichnet das ausgegebene Taktwarnsignal. „0" und „1" repräsentieren die zwei möglichen Signalniveaus. Die Prüfung durch die Prüfschaltung wird bei Eintreffen einer steigenden oder fallenden Signalflanke des externen Taktsignals (also bei einem Taktereignis) vorgenommen.Here, A denotes an input signal vector resulting from the output signals XNOR gate 118 and 120 composed. These output signals are in 1 also marked A (1) and A (2). U identifies the issued clock warning signal. "0" and "1" represent the two possible signal levels. The test by the test circuit is made upon the arrival of a rising or falling signal edge of the external clock signal (ie at a clock event).

Wie sich aus der nachfolgenden Beschreibung der 3 und 4 ergeben wird, bedeutet das Vorliegen gleicher Signalniveaus von A(1) und A(2) bei einem Taktereignis, dass das externe Taktsignal gegenüber seiner nominellen Taktfrequenz um mehr als die definierte Toleranzschwelle verzögert ist. Daher ist dies ein Anzeichen für eine Manipulation am externen Takt. Ein Signalniveau U = „1” am Ausgang der Auswerteschaltung bildet daher das Taktwarnsignal.As can be seen from the following description of 3 and 4 In the case of a clock event, the presence of equal signal levels of A (1) and A (2) means that the external clock signal is delayed from its nominal clock frequency by more than the defined tolerance threshold. Therefore, this is an indication of manipulation on the external clock. A signal level U = "1" at the output of the evaluation circuit therefore forms the clock warning signal.

Die 3 und 4 zeigen zur weiteren Erläuterung interne Signale der Taktüberwachungsschaltung nach 1 im Vergleich mit dem von extern eingehenden Taktsignal für den Fall, dass das Taktsignal seiner nominellen Taktfrequenz im Bereich der festgelegten Toleranz entspricht (3) und für den Fall, dass das externe Taktsignal den Toleranzbereich der Taktfrequenz überschreitet.The 3 and 4 show for further explanation internal signals of the clock monitoring circuit 1 in comparison with the externally incoming clock signal in the event that the clock signal corresponds to its nominal clock frequency in the range of the specified tolerance ( 3 ) and in the event that the external clock signal exceeds the tolerance range of the clock frequency.

In den 3 und 4 sind die Signale in ihrer Amplitude L (in vertikaler Richtung) und ihren Zeitverlauf t (in horizontaler Richtung) nachvollziehbar. Mit gepunkteten Linien sind jeweils Trennlininen zwischen den in den 3 und 4 gezeigten Signalen eingezeichnet. Mit gestrichelten Linien sind in den 3 und 4 noch undefinierte Signale gekennzeichnet. Für die nachfolgende Beschreibung wird angenommen, dass die gepunkteten Linien jeweils einer Signalamplitude L = 0 entsprechen. Alle gezeigten Signale können entweder die Amplitude L = 0 oder die Amplitude L = 1 annehmen.In the 3 and 4 the signals are traceable in their amplitude L (in the vertical direction) and their time course t (in the horizontal direction). With dotted lines are each Trennlininen between in the 3 and 4 drawn signals shown. With dashed lines are in the 3 and 4 still undefined signals marked. For the following description, it is assumed that the dotted lines each correspond to a signal amplitude L = 0. All signals shown can assume either the amplitude L = 0 or the amplitude L = 1.

Das Beispiel der 3 zeigt nun verschiedene von der Taktüberwachungsschaltung 100 erzeugte Signale für den Fall, dass das externe Taktsignal, hier mit CLK gekennzeichnet, seine nominelle Taktfrequenz einhält.The example of 3 now shows several of the clock monitoring circuit 100 generated signals in the event that the external clock signal, here marked with CLK, its nominal clock frequency.

In 3 ist die halbe Taktperiodendauer T/2 des eintreffenden externen Taktsignals CLK eingezeichnet. Das erste Taktprüfsignal, welches um weniger als die halbe Taktperiode gegenüber dem Taktsignal CLK verzögert ist, ist in den 3 und 4 CLK_C1 bezeichnet. Das zweite Taktprüfsignal, das um mehr als die Hälfte der Taktperiodendauer des externen Taktsignals CLK verzögert ist, ist in den 3 und 4 mit CLK_C2 bezeichnet. Entsprechende erste Verzögerungszeitspannen D1 und D2 sind in 3 ebenfalls eingezeichnet. Darüber hinaus sind erste und zweite Zeitbeträge Z1 und Z2 eingezeichnet, um das erste Prüftaktsignal gegenüber der Hälfte der nominellen Taktperiodendauer des externen Taktsignals verkürzt bzw. die zweite Verzögerungszeitspanne des zweiten Prüftaktsignals gegenüber der nominellen Taktperiodendauer des externen Taktsignals verlängert ist. Diese Zeitbeträge Z1 und Z2 können je nach Anwendungsfall den gleichen oder einen unterschiedlichen Betrag haben. Es kann beispielsweise eine Schaltung nur für den Fall angewendet werden, dass eine Verlangsamung des externen Taktsignals erkannt werden soll. In diesem Fall kann Z1 verringert oder gar auf 0 gesetzt werden. Umgekehrtes gilt auch für den Fall, dass lediglich eine Beschleunigung des externen Taktsignals detektiert werden soll. In diesem Fall kann Z2 reduziert oder auf 0 gesetzt werden. Grundsätzlich ist es jedoch sinnvoll, die Zeitbeträge Z1 und Z2 größer als 0 zu wählen, um geringfügige Taktschwankungen, wie sie durch Temperatur- oder Spannungsvariationen im Betrieb regelmäßig auftreten und sich in eine Variation der Taktfrequenz des externen Taktsignals bemerkbar machen können, ignorieren zu können.In 3 is half the clock period T / 2 of the incoming external clock signal CLK located. The first clock test signal, which is delayed by less than half the clock period from the clock signal CLK is in the 3 and 4 CLK_C1 denotes. The second clock test signal, which is delayed by more than half the clock period of the external clock signal CLK, is in the 3 and 4 labeled CLK_C2. Corresponding first delay periods D1 and D2 are in 3 also marked. In addition, first and second time amounts Z1 and Z2 are plotted, by which the first test clock signal is shortened by half the nominal clock period of the external clock signal and the second delay period of the second test clock signal is extended by the nominal clock period of the external clock signal. These time amounts Z1 and Z2 may have the same or a different amount depending on the application. For example, a circuit may be applied only in case that a slowdown of the external clock signal should be detected. In this case, Z1 can be reduced or even set to 0. The opposite also applies to the case where only an acceleration of the external clock signal is to be detected. In this case Z2 can be reduced or set to 0. In principle, however, it makes sense to select the time amounts Z1 and Z2 greater than 0 in order to be able to ignore slight clock fluctuations, which regularly occur due to temperature or voltage variations during operation and can manifest themselves in a variation of the clock frequency of the external clock signal.

Die Ausgangssignale der XNOR-Gatter 118 und 120 sind in den 3 und 4 mit A(1) und A(2) gekennzeichnet.The output signals of the XNOR gates 118 and 120 are in the 3 and 4 labeled A (1) and A (2).

Wie in 3 deutlich erkennbar ist, folgt also auf ein Taktereignis des externen Taktsignals CLK nach etwas weniger als einer halben Taktperiode T/2 ein gleichphasiger Niveauwechsel des ersten Prüftaktsignals CLK_C1 und nach etwas mehr als einer halben Taktperiode des externen Taktsignals ein gleichphasiger Niveauwechsel des zweiten Prüftaktsignals CLK_C2. Das nachfolgende Taktereignis des externen Taktsignals CLK tritt stets innerhalb der durch die Differenz der beiden Verzögerungszeitspannen D1 und D2 definierten Toleranzzeitspanne X auf, so dass am Ausgang der Prüfschaltung und somit am Ausgang der Taktüberwachungsschaltung stets das niedrige Signalniveau L = 0 im Taktwarnsignal CLK W anliegt. Die Ausgangssignale A(1) und A(2) der XNOR-Gatter 118 und 120 sind am Prüfzeitpunkt stets ungleich. Die Taktüberwachungsschaltung zeigt somit an, dass das externe Taktsignal nicht von seiner nominellen Taktfrequenz abweicht.As in 3 can be clearly seen, thus follows a clock event of the external clock signal CLK after a little less than half a clock period T / 2 in-phase level change of the first test clock signal CLK_C1 and after a little more than half a clock period of the external clock signal in-phase level change of the second test clock signal CLK_C2. The subsequent clock event of the external clock signal CLK always occurs within the tolerance period X defined by the difference between the two delay periods D1 and D2, so that the low signal level L = 0 is always present in the clock warning signal CLK W at the output of the test circuit and thus at the output of the clock monitoring circuit. The output signals A (1) and A (2) of the XNOR gates 118 and 120 are always unequal at the time of testing. The clock monitoring circuit thus indicates that the external clock signal does not deviate from its nominal clock frequency.

Anders liegt der Fall in 4, für die eine identische nominelle Taktfrequenz zugrunde gelegt ist. Das tatsächliche externe Taktsignal CLK' weicht jedoch hier in seiner halben Taktperiode T'/2 deutlich nach oben von der nominellen halben Taktperiode T/2 ab. Die Ausgangssignale A(1)' und A(2)' der XNOR-Gatter 118 und 120 sind am Prüfzeitpunkt gleich. Hier gibt die Prüfschaltung nach Detektieren des Überschreitens der Toleranzschwelle daher ein Taktwarnsignal CLK_W' mit dem Signalniveau L = 1 aus. Dies entspricht definitionsgemäß dem eigentlichen Taktwarnsignal, das auf eine Abweichung der halben Taktperiodendauer hinweist, die außerhalb der durch die Verzögerungsschaltung definierten Toleranzschwelle liegt. Das Taktwarnsignal wird für die Zeitdauer bis zum nächsten Prüfzeitpunkt, also dem nächsten externen Taktereignis konstant gehalten. Es kann sein Signalniveau also nur an den Prüfzeitpunkten ändern.The case is different in 4 for which an identical nominal clock frequency is used. However, the actual external clock signal CLK 'deviates significantly upwards from the nominal half clock period T / 2 here in its half clock period T' / 2. The output signals A (1) 'and A (2)' of the XNOR gates 118 and 120 are the same at the time of testing. Here, after detecting the exceeding of the tolerance threshold, the test circuit therefore outputs a clock warning signal CLK_W 'with the signal level L = 1. By definition, this corresponds to the actual clock warning signal, which indicates a deviation of half the clock period which is outside the tolerance threshold defined by the delay circuit. The clock warning signal is held constant for the period until the next check time, ie the next external clock event. It can therefore change its signal level only at the test times.

2 zeigt eine Variante 204 einer Verzögerungsschaltung zur Verwendung in der Taktüberwachungsschaltung. Gegenüber der Verzögerungsschaltung 104 der Taktüberwachungsschaltung 100 werden für identische Schaltungselemente die gleichen Bezugszeichen verwendet. Die Verzögerungsschaltung 204 enthält in gleicher Weise wie die Verzögerungsschaltung 104 der 1 eine Reihenschaltung von Puffern, die aus Inverterpaaren 110, 112 gebildet ist. Auch die Anzahl der Puffer und ihre Unterteilung wird für das vorliegende Ausführungsbeispiel als dem der 1 entsprechend angenommen. Anders als im vorhergehenden Ausführungsbeispiel der Verzögerungsschaltung 104 enthält die Verzögerungsschaltung 204 zusätzlich zwei Multiplexer 206 und 208. Ein erster Multiplexer ist eingangsseitig mit dem Puffer PN1 sowie mit einem vor dem Puffer PN1 liegenden Puffer PM1 verbunden. Im vorliegenden Fall geht der Puffer PM1 dem Puffer PN1 unmittelbar voran. Dies entspricht einem Unterschied der Zeitverzögerung von 1 ns. Das Ausgangssignal des Puffers PM1 ist an einen Signaleingang S2 des Multiplexers 206 geführt und das Ausgangssignal des Puffers PN1 ist an einen Signaleingang S1 geführt. Der Multiplexer 206 hat zusätzlich einen Steuereingang C, der mit einem Fusebit-Register 210 verbunden ist. 2 shows a variant 204 a delay circuit for use in the clock monitoring circuit. Opposite the delay circuit 104 the clock monitoring circuit 100 For identical circuit elements, the same reference numerals are used. The delay circuit 204 contains in the same way as the delay circuit 104 of the 1 a series connection of buffers consisting of inverter pairs 110 . 112 is formed. The number of buffers and their subdivision is for the present embodiment than that of the 1 assumed accordingly. Unlike the previous embodiment of the delay circuit 104 contains the delay circuit 204 additionally two multiplexers 206 and 208 , A first multiplexer is connected on the input side to the buffer PN1 and to a buffer PM1 located in front of the buffer PN1. In the present case, the buffer PM1 immediately precedes the buffer PN1. This corresponds to a difference in time delay of 1 ns. The output of the buffer PM1 is applied to a signal input S2 of the multiplexer 206 guided and the output signal of the buffer PN1 is fed to a signal input S1. The multiplexer 206 also has a control input C, which has a fusebit register 210 connected is.

In ähnlicher Weise hat der Multiplexer 208 zwei Signaleingänge S1' und S2' sowie einen Steuereingang C'. Am Signaleingang S1' liegt das Ausgangssignal des Puffers PN2 an. Am zweiten Signaleingang S2' des Multiplexers 208 liegt das Ausgangssignal des Multiplexers 206 an. Der Zeitversatz zwischen den Signalen an den Eingängen S1' und S2' beträgt im vorliegenden Beispiel 2 ns. Der Steuereingang C' ist mit einem separaten Steuerausgang des Fusebit-Registers 210 verbunden. Vom Fusebit-Register können durch Setzen entsprechender Fusebits am Steuereingang C des Multiplexers 206 bzw. am Steuereingang C' des Multiplexers 208 wahlweise einer der beiden Signaleingänge aktiv geschaltet werden. Nur das Eingangssignal des aktiv geschalteten Eingangs des jeweiligen Multiplexers wird an seinem Ausgang D bzw. D' ausgegeben. Auf diese Weise ist es möglich, die Verzögerungszeitspannen der ersten und zweiten Prüftaktsignale durch Setzen von Fusebits zu variieren.Similarly, the multiplexer has 208 two signal inputs S1 'and S2' and a control input C '. At the signal input S1 'is the output of the buffer PN2. At the second signal input S2 'of the multiplexer 208 is the output signal of the multiplexer 206 at. The time offset between the signals at the inputs S1 'and S2' in the present example is 2 ns. The control input C 'is provided with a separate control output of the Fusebit register 210 connected. From the Fusebit register can set by appropriate Fusebits at the control input C of the multiplexer 206 or at the control input C 'of the multiplexer 208 optionally one of the two signal inputs can be switched active. Only the input signal of the actively connected input of the respective multiplexer is output at its output D or D '. In this way, it is possible to vary the delay periods of the first and second test clock signals by setting fusebits.

5 zeigt ein Beispiel einer integrierten Schaltung 500. Die integrierte Schaltung 500 bildet beispielsweise einen AES-Schaltungsblock, der nach dem Verschlüsselungsstandard AES (Advanced Encryption Standard) arbeitet. 5 shows an example of an integrated circuit 500 , The integrated circuit 500 forms, for example, an AES circuit block that operates according to the encryption standard AES (Advanced Encryption Standard).

Die integrierte Schaltung 500 entspricht einer Kryptoschaltung im Wortlaut der Ansprüche. Sie enthält einen Algorithmus-Schaltungsblock 502 zur Durchführung des AES-Algorithmus. Mit diesem ist ein Schlüssel-Generator 504 verbunden. Eine Steuereinheit 506 ist sowohl mit dem Algorithmusblock 102 als auch mit dem Schlüsselgenerator 504 verbunden. Die Signalzuführungen der integrierten Schaltung 500 sind im vorliegenden Ausführungsbeispiel stark reduziert und nur schematisch angedeutet. Der integrierten Schaltung 500 werden Adressdaten ADR und Nutzdaten DAT zugeführt.The integrated circuit 500 corresponds to a crypto circuit in the wording of the claims. It contains an algorithm circuit block 502 to carry out the AES algorithm. With this is a key generator 504 connected. A control unit 506 is both with the algorithm block 102 as well as with the key generator 504 connected. The signal leads of the integrated circuit 500 are greatly reduced in the present embodiment and only indicated schematically. The integrated circuit 500 Address data ADR and user data DAT are supplied.

Weiterhin wird der integrierten Schaltung 500 ein externes Taktsignal CLK zugeführt. Dieses wird grundsätzlich allen erwähnten Schaltungsblöcken 502 bis 506 zugeführt, sowie einer Taktüberwachungsschaltung 100, die hier der Einfachheit halber wie die anderen Schaltungsteile als einfacher Block dargestellt ist. Das Ausgangssignal der Taktüberwachungsschaltung 100 wird der Steuereinheit 506 zugeführt. Diese enthält als integralen Bestandteil eine Kryptosteuereinheit 506.1, der das Ausgangssignal, also das Taktwarnsignal, der Taktüberwachungseinheit 100 zugeführt ist. Die Kryptosteuereinheit kann in einer Variante auch als von der Steuereinheit 506 getrennter Schaltungsblock realisiert werden.Furthermore, the integrated circuit 500 an external clock signal CLK supplied. This is basically all mentioned circuit blocks 502 to 506 supplied, and a clock monitoring circuit 100 , which is shown here as a simple block as the other circuit parts for the sake of simplicity. The output of the clock monitoring circuit 100 becomes the control unit 506 fed. This contains as integral part of a crypto control unit 506.1 , the output signal, ie the clock warning signal, the clock monitoring unit 100 is supplied. The crypto control unit may in one variant also be considered by the control unit 506 separate circuit block can be realized.

Solange das externe Taktsignal CLK nicht von seiner nominellen Taktfrequenz abweicht, arbeitet die integrierte Schaltung 500 in ihrem normalen Betriebsmodus. Sobald jedoch das Taktwarnsignal der Taktüberwachungsschaltung 100 anzeigt, dass eine als unzulässig definierte Abweichung vorliegt, erzeugt die Kryptosteuereinheit 506.1 Steuersignale, die den Betrieb der kryptographischen Schaltungseinheiten 502 und 504 modifizieren. Dies kann beispielsweise so geschehen, dass ein kryptographischer Schlüssel aus einem Speicher gelöscht wird. Alternativ kann der Zugriff auf einen entsprechenden Speicher gesperrt werden. Schließlich kann in einer weiteren Alternative auch der Betrieb der kryptographischen Schaltungseinheiten 502 und/oder 504 angehalten werden. Auf diese Weise gelingt es, das Auslesen geschützter Daten wie etwa eines kryptographischen Schlüssels aus der integrierten Schaltung 500 zu verhindern.As long as the external clock signal CLK does not deviate from its nominal clock frequency, the integrated circuit operates 500 in their normal operating mode. However, as soon as the clock warning signal of the clock monitoring circuit 100 indicates that a deviation defined as being inadmissible is generated by the crypto control unit 506.1 Control signals indicating the operation of the cryptographic circuit units 502 and 504 modify. This can for example be done so that a cryptographic key is deleted from a memory. Alternatively, access to a corresponding memory can be blocked. Finally, in a further alternative, the operation of the cryptographic circuit units 502 and or 504 be stopped. In this way it is possible to read out protected data, such as a cryptographic key from the integrated circuit 500 to prevent.

In der vorangehenden Beschreibung wurde zumeist der Fall angenommen, dass als Abweichung von der nominellen Taktperiodendauer eine Verlangsamung des externen Taktsignals erfolgt. Dies ist jedoch nur eine beispielhafte Annahme und ist nicht als Einschränkung der Anwendbarkeit der Erfindung zu verstehen. Die Taktüberwachungsschaltung der vorliegenden Erfindung zeigt ihre Vorteile auch dann, wenn die Taktfrequenz über eine vorgegebene Schwelle hinaus vergrößert wird.In the previous description, the case has mostly been that as a deviation from the nominal clock period a slowdown the external clock signal takes place. However, this is just an example Adoption and is not intended as a limitation of applicability to understand the invention. The clock monitoring circuit The present invention also shows its advantages when the Clock frequency increased beyond a predetermined threshold addition becomes.

Es versteht sich im übrigen, dass die Taktüberwachungsschaltung auch in anderen Anwendungszusammenhängen als der Kryptographie anwendbar ist.It is understood, moreover, that the clock monitoring circuit also in other application contexts than cryptography is applicable.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

- US 4308472 [0005]

Claims

Clock monitoring circuit with - one Clock input for receiving a clock signal of a known nominal Clock period from external; A delay circuit, which is connected to the clock input, digital circuit elements having known delay duration and trained is - A first, relative to the incoming clock signal delayed test clock signal delayed by a first delay period and a second, relative to the incoming clock signal by a second Delay time delay delayed test signal issue, the first delay period for a first amount of time is less than half of nominal clock period of the periodic clock signal, and wherein the second delay period by a second amount of time greater than half of the nominal Clock period, but less than the full nominal clock period; - one Test circuit, with the delay circuit and is connected to the clock input and is formed - too Check if after a level change of the incoming clock signal one half of the nominal clock period more pending next level change of the incoming clock signal both after the first test signal and before the second Test clock signal occurs, and, - if so it is not the case to output a corresponding clock warning signal.

Clock monitoring circuit according to claim 1, in which the delay circuit one with the clock input Connected series scarf tion of digital circuit elements known Contains delay duration, wherein the first test clock signal in the signal flow behind a first number of digital circuit elements is branched off and the second test clock signal in the signal flow is branched off behind the last digital circuit element.

Clock monitoring circuit according to claim 1 or 2 where the digital circuit elements are inverters.

Clock monitoring circuit according to claim 3, wherein each two inverters of the series circuit form a buffer, wherein a first buffer number n1, after which the first test clock signal is branched off in the signal flow, the following equation:

and a buffer total number n2, after which the second test clock signal is branched in the signal flow, corresponds to the following equation:

and wherein p is a predetermined percentage by which the first and second amounts of time may deviate from one-half of the nominal clock period without triggering the clock warning signal, and INT is an operation to round-form an integer from the term in square brackets or truncation of the decimal amount.

The clock monitoring circuit of claim 2, wherein: - the test circuit comprises first and second XNOR gates, - the first test clock signal branched after the first number of digital circuit elements is applied to a first input of the first XNOR gate; - The second test clock signal, branched off after the full number of digital circuit elements, is supplied to a first input of the second XNOR gate; A respective second input of the first and second XNOR gate is supplied with the clock signal directly branched off at the clock input; And wherein the test circuit is configured to output the clock warning signal when the first and second XNOR gates are next in a clock event subsequent to a respective external clock event have identical output signals at the same time.

Clock monitoring circuit according to claim 5, in which the test circuit has an evaluation circuit, which is adapted to the output signals of the XNOR gates at each Check clock edge for equality.

Clock monitoring circuit according to one of preceding claims, wherein the delay circuit having a control input and the first and second delay periods depending on one via the control input receive control signal are variable.

Clock monitoring circuit according to claim 2 and 7, wherein the delay circuit at least one Multiplexer having two or more signal inputs, to which the output signals of different digital circuit elements the series circuit are branched off, and having a control input and is formed, depending on an over The control input receives the control signal on one of the Control signal specified signal input lying signal at its Output output.

Clock monitoring circuit according to claim 8, in which the control input of the multiplexer with a Fusebit register connected is.

Clock monitoring circuit according to claim 1 or 2, at the At least a part number of digital circuit elements have an adjustable delay time has, and at the - the delay circuit a control input for receiving control signals for setting the delay time of the variable digital Has circuit elements.

Clock monitoring circuit according to claim 10, with a calibration circuit connected to the control input of Connected delay circuit and which is formed Control signals for setting the delay time generate and output the variable digital circuit elements.

Integrated circuit with a clock monitoring circuit according to any one of the preceding claims.

An integrated circuit according to claim 12, which is a cryptographic circuit unit which is designed an operation using a cryptographic memory Circuit unit stored cryptographic key perform, and which has a clock input, which the same external clock signal is supplied as the clock monitoring circuit.

An integrated circuit according to claim 13, wherein - one Crypto control unit is provided, which is the clock warning signal of the clock monitoring circuit is supplied, the output side with the cryptographic Circuit unit is connected and which is formed, either - one Access of the cryptographic circuit unit to the cryptographic To prevent keys - the cryptographic Delete keys from memory, or - the Operation of the cryptographic circuit unit to stop.