WO2018050798A1 - Signal processing device and measuring device for the highly precise measurement of the delay time of two signals - Google Patents

Signal processing device and measuring device for the highly precise measurement of the delay time of two signals Download PDF

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WO2018050798A1
WO2018050798A1 PCT/EP2017/073226 EP2017073226W WO2018050798A1 WO 2018050798 A1 WO2018050798 A1 WO 2018050798A1 EP 2017073226 W EP2017073226 W EP 2017073226W WO 2018050798 A1 WO2018050798 A1 WO 2018050798A1
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signal
input
output
logic gate
processing device
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PCT/EP2017/073226
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Inventor
Ralf Salomon
Ralf Joost
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Universität Rostock
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]

Definitions

  • the present invention relates to a signal processing device for the high-precision transit time measurement of two signals, in particular the present invention relates to a measuring device for the high-precision transit time measurement of at least two digital signals.
  • the transit time measurement is one of the key procedures for the implementation of localization algorithms. Time differences of signals today have to be determined with high temporal resolution, for example in the evaluation of tomography signals. In addition, the transit time measurement plays an important role in the study of various physical effects.
  • TDLs Tapped Delay Lines
  • a TDL is usually realized as a chain of delay elements ("TDL elements"), each of which is assigned a flip-flop, such a TDL is shown schematically in Figure 1.
  • the data inputs D of the flip-flops are connected to a respective flip-flop.
  • flop associated tap point ("tab") of the chain connected by delay elements.
  • the input of the chain of delay elements is connected to a first signal input for a first measurement signal S1.
  • the clock inputs CLK of all flip-flops of the TDL are directly connected to a second signal input for a second measurement signal S2.
  • each delay element has the same delay time ⁇ .
  • the flip-flop becomes the logic level at the instant the second measurement signal S2 reaches the clock input CLK the first measurement signal S1, which is applied to its input D, load and output Q [0..5] on its output.
  • the flip-flop will output the logical inverse.
  • the output value of the flip-flop makes a statement as to which of the two measurement signals S1, S2 first arrived at the flip-flop.
  • a time delay ⁇ of the second measurement signal S2 with respect to the first measurement signal S1 can be determined by considering the output values Q [0..5] of all the flip-flops of the TDL.
  • a TDL shown in Fig. 1 can only determine a delay if S2 changes the logic level later than S1.
  • a TDL can also be modified so that a determination of a delay value is possible if the first measurement signal S1 is delayed with respect to the second measurement signal S2.
  • the accuracy of the measurement is determined by the delay time ⁇ of a delay element and is about 50 ps in common implementations.
  • the result vector [1 1 1 100] shown in FIG. 1 would therefore correspond to a delay of the second measurement signal S2 with respect to the first measurement signal S1 of approximately 200 ps.
  • the measuring accuracy (time resolution) of approx. 50 ps is too low for many applications.
  • a signal processing apparatus for processing digital signals, comprising: a signal comparator having a first signal input for a first input signal, a second signal input for a second input signal and a signal output for an output signal; a latch comprising a signal input for an input signal and a signal output for an output signal, the signal memory being configured to store an input signal and to provide (permanently) at the signal output as an output signal, wherein the signal input of the latch is coupled to the signal output of the signal comparator, and wherein the signal comparator a first signal pulse generator, a second signal pulse generator and a (further) logic gate having a first signal input, a second signal input and a signal output, wherein the first signal pulse generator is configured to generate a first signal pulse in response to a signal transition of the first input signal, and the second signal pulse generator is configured to generate a second signal pulse in response to a signal transition of the second input signal, wherein the first signal input of the logic gate with a signal output of the first signal pulse
  • the idea of the present invention is to logically link two pulse generators (signal pulse generators) to enable detection of the simultaneity of signal transitions.
  • the pulse generators produce only very short pulses in the case of a signal transition, which are subsequently stored by the signal processing device only in the case of a coincidence (of a simultaneous occurrence).
  • the width of the coincidence interval is decisively determined by the delay time of one (or more) inverters preferably used in the signal pulse generator.
  • the coincidence interval that is, in which both input signals must be received, can be reduced to 10 to 100 picoseconds (ps), more preferably to 10 to 50 ps, i. a first incoming input signal generates a pulse with a length of 10 to 50 ps, which in turn can lead to the storage of a coincidence with a second pulse, which is also generated by the later incoming input signal within this short period of time.
  • the first signal pulse generator comprises a first signal inverter and a first logic gate, wherein the first signal inverter comprises a signal input, a first signal delay element and a signal output, and the first logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first Signalinverters and the first signal input of the first logic gate are connected to the first signal input of the signal processing device.
  • the first signal pulse generator comprises a plurality of signal delay elements connected in series.
  • the at least one signal delay element is formed by the signal inverter (integral).
  • the second signal pulse generator comprises a second signal inverter and a second logic gate, wherein the second signal inverter comprises a signal input, a second signal delay element and a signal output, and the second logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the second signal inverter and the first signal input of the second logic gate are connected to the second signal input of the signal processing device.
  • the second signal pulse generator comprises a plurality of signal delay elements connected in series.
  • the at least one signal delay element is formed by the signal inverter (integral).
  • the latch has a control input for resetting the second latch. This is advantageous because the latch permanently stores a once generated output signal (indicative of coincidence). In order to be able to use the signal processing device repeatedly, it is advantageous to be able to reset the storage of the output signal once generated.
  • a signal processing apparatus for processing digital signals, comprising: a first signal processing unit having a first signal input for a first input signal, a second signal input for a second input signal, and a signal output for a first output signal; a second signal processing unit having a first signal input for the first input signal, a second signal input for the second input signal and a signal output for a second output signal, a logic gate having a first signal input, a second signal input and a signal output, wherein the signal output of the first signal processing unit with the the first signal input of the logic gate and the signal output of the second signal processing unit coupled to the second signal input of the logic gate are; a signal memory having a signal input for an input signal, a signal output for an output signal, wherein the latch is configured to store an input signal and provide at the signal output as an output signal, wherein the signal input of the latch is coupled to the signal output of the logic gate, wherein the first signal processing unit is a first Signal delay element and the second signal processing
  • the idea of the present invention is to logically link two signal processing units in such a way that it is possible to detect the simultaneity of signal transitions, wherein the propagation time of the input signals along the conduction paths of the input signals to the signal processing units is used to detect a temporal coincidence of two input signals becomes.
  • the signal processing units are mutually coupled by mutual coupling of the input signals such that only one signal transition (the input signals) can pass through one of the signal processing units for its (later) storage because static levels can not lead to a change in the output signal of the downstream logic gate.
  • Blocking the other signal processing unit takes place a short time later, since a signal transition of the later arriving incoming signal now no longer can lead to a signal transition (of the corresponding output level) in the other signal processing unit.
  • this blocking is slightly time-delayed so that highly simultaneous input signals are stored despite mutual blocking (due to the mutual coupling of the input signals) can.
  • the time window in which the other signal processing unit is not yet blocked after input of a first input signal can be reduced to 10 to 50 picoseconds (ps), ie a first incoming input signal already blocks the other signal processing unit after 10 to 50 ps ,
  • ps picoseconds
  • the use of delay elements allows relatively coarse scaling of the desired coincidence interval, while the use of different length leads (from the signal inputs to the signal processing units) allows relatively fine scaling of the desired coincidence interval.
  • the first signal delay element is designed as a first logical inverter.
  • the second signal delay element is designed as a second logical inverter.
  • the first signal processing unit comprises a first logic gate, wherein the first signal inverter comprises a signal input and a signal output, and the first logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first signal inverter with the first signal input of Signal processing device and the second signal input of the first logic gate with the second signal input of
  • the second signal processing unit comprises a second logic gate, wherein the second signal inverter comprises a signal input and a signal output, and the second logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first signal inverter with the second signal input of the signal processing device and the device second signal input of the second logic gate are connected to the first signal input of the signal processing device.
  • the latch has a control input for resetting the latch.
  • the latch comprises a fourth logic gate and a fifth logic gate, the fourth logic gate having a first signal input, a second signal input and a signal output and the fifth logic gate having a first signal input, a second signal input and a signal output.
  • a measuring device for the high-precision transit time measurement of at least two digital input signals, which can advantageously utilize the temporally high resolution of the signal processing device with respect to the simultaneity of the two input signals, by a plurality of signal processing devices according to the invention along two (the first and the second input signal ) signal lines, wherein the input signals propagate in the signal lines in the opposite direction.
  • the first input signal in the case of input signals simultaneously arriving at the respective inputs
  • the second input signal will be clearly before the first input signal the respective signal processing device will be received.
  • a correspondingly changed logic level is stored in the corresponding signal memory and provided as an output signal for the evaluation unit.
  • the evaluation unit can then determine in which signal processing device (s) both input signals are received within a very short time window. From the position of those signal processing device (s) that signal a simultaneity can then be precisely concluded on the transit time difference.
  • the measuring device for high-precision transit time measurement of at least two digital input signals on a first measurement input with a signal line for a first input signal and a second measurement input with a signal line for a second input signal, wherein a plurality of signal processing devices according to the invention are provided, wherein in each case the first signal input of the signal processing devices with the signal line for the first input signal and each of the second signal input of the signal processing devices is connected to the signal line for the second input signal, and the respective signal inputs of the signal processing devices contact the signal lines one after the other, the signal propagation direction of the signal line for the first input signal being opposite to the signal propagating direction of the signal line for the second input signal.
  • the signal outputs of the signal processing devices are connected to an evaluation unit, which is designed to determine from the output signals of the signal processing devices a transit time difference between the first input signal and the second input signal.
  • 1 shows a conventional measuring device for transit time measurement.
  • Fig. 2 is a signal processing apparatus according to a first preferred
  • Fig. 3 shows a signal processing apparatus according to a second preferred
  • FIG. 4 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
  • FIG. 2 shows a signal processing device 500 according to a preferred embodiment of the present invention.
  • the signal processing device 500 comprises a signal comparator 100 and a signal memory 200.
  • the signal comparator 100 comprises two signal pulse generators 300, 400.
  • the first signal pulse generator 300 comprises an inverter 60 with a signal output 61 designed as a delay element, the signal input of the inverter 60 being coupled to the first signal input 1 of the signal processing device 500.
  • the first signal pulse generator 300 further comprises a logic gate (AND gate) 10 whose first input 1 1 is coupled to the signal output 61 of the inverter 60 and whose second input 12 is directly coupled to the first signal input 1 of the signal processing device 500.
  • the input signal S1 is thus applied both to the inverter 60 and directly to the AND gate 10.
  • the first signal pulse generator 300 is designed to generate a first signal pulse P1 as a function of a signal transition (from zero to one) of the first input signal S1.
  • Such a signal pulse preferably has a length of less than 100 ps, more preferably less than 50 ps. However, a signal transition from one to zero does not lead to such a signal pulse, because the effect on the input signal S1 delay of the inverter 60 causes the first input 1 1 is still a logical zero, when the signal transition takes place at the second input 12.
  • the second signal pulse generator 400 is constructed and therefore configured to generate a second signal pulse P2 in response to a signal transition (from zero to one) of the second input signal S2.
  • the AND gate 30 is the input side coupled to the respective signal outputs 13 and 23 of the signal pulse generator 300, 400, wherein at the signal output 33 of the AND gate 30 only a signal transition (a logical one can be applied), when the signal from the 300,300 at a Signal transition of the input signals S1, S2 generated pulses P1, P2 temporally overlap. If such a temporal coincidence of the input signals S1, S2 is present and the AND gate 30 outputs a corresponding logical value (here a logical one), this output signal is stored in the latch 200 below and permanently at its signal output 5 (up to a reset via the control line 3) abut.
  • the pulse duration At1 of the first signal pulse P1 depends on the delay of the inverter 60
  • the pulse duration At2 of the second signal pulse P2 is determined by the Delay of the inverter 70 predetermined.
  • the width of the coincidence interval is therefore determined to a significant extent by the delay time of that inverter 60, 70 which receives the temporally first input signal S1 or S2. Since it is not known beforehand which of the input signals S1, S2 will be present first, it is preferable to set the delays significantly determined by the inverters 60, 70 to be equal in order to always obtain a constant coincidence interval.
  • the coincidence interval ie the one in which both input signals must be received, can be reduced to 10 to 50 ps with very simple means.
  • the latch 200 comprises a signal input 4 for an input signal Q3 and a signal output 5 for an output signal Q5. Furthermore, two OR gates 40, 50 are provided, wherein the first OR gate 40 next to the signal input 41, which is connected to the signal output 33 of the signal comparator 100, another signal input 42 has. This further signal input 42 functions as an input for a first feedback signal, which is connected to the output 53 of the second OR gate 50, wherein the second signal output 53 is also coupled to an inverter 54. Similarly, the second OR gate 50 has another signal input 51 in addition to the signal input 52 which is connected to the signal input 3 (for resetting) of the signal processing device 500. This further signal input 51 functions as an input for a second feedback signal, which is connected to the output 43 of the first OR gate 40, wherein the first signal output 43 is coupled to an inverter 44.
  • the latch 200 may also be formed by other similar devices configured to store an input signal Q3 and provide it at the signal output 5 as an output Q5.
  • the signal processing device 500 is not limited to the actual circuit and the levels used there. Rather, it is possible to modify the signal processing device 500 such that its function remains despite using other levels (zero instead of one).
  • FIG. 3 shows a signal processing device 500 according to a further preferred embodiment of the present invention.
  • the signal processing device 500 comprises a signal comparator and a signal memory 200.
  • the signal comparator does not comprise two signal pulse generators 300, 400, but two Signal processing units 300, 400. These function in a similar manner, but are fed alternately with the input signals S1 and S2.
  • logic level zero is present at signal inputs 1 and 2
  • logic outputs will occur at outputs 13, 23 of signal processing units 300, 400 at inputs 12 and 22, respectively, due to the logic level (zero).
  • a signal transition of one of the input signals does not result in the generation of a short signal pulse, but in the change of the logic level at one of the signal outputs 13, 23, whereby a subsequent level change at the other signal output is blocked a short time later.
  • the AND gate 20 will switch to its output 23 to one.
  • FIG. 4 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
  • the measuring device 600 for precise transit time measurement has a first measuring input 601 for a first input signal S1 and a second measuring input 602 for a second input signal S2. Furthermore, the measuring device 600 comprises a multiplicity of signal processing devices 500 according to the invention whose signal inputs 1 and 2 are respectively coupled to the measuring inputs 601 and 602 via the signal lines 61 1 and 612. In this case, the input signals S1 and S2 propagate in the mutually parallel signal lines 61 1 and 612 in the opposite direction. Furthermore, the measuring device 600 comprises a control input 603, via which a control signal for resetting and activating the signal memory 200 (FIGS. 2 and 3) can be fed.
  • control input 603 of the measuring device 600 is coupled to the control inputs 3 of the signal processing devices 500.
  • the measuring device 600 comprises an evaluation unit 700, which is coupled to the signal outputs 5 (FIGS. 2 and 3) of the signal processing devices 500.
  • the signal processing devices 500 are arranged equidistantly along the signal lines 61 1, 612.
  • the time difference of the input signals S1 and S2 with sufficient length of the signal lines 61 1 and 612 and sufficient number of the signal processing devices 500 can be determined with high precision because only a part the signal processing devices 500 will output a simultaneity output signal Q5. From the position of these signal processing devices 500, the time difference of the input signals S1 and S2 can then be determined with high precision.
  • the input signal S1 will first arrive due to the shorter conduction path 61 1 to the signal processing devices 500 arranged there, wherein the input signal S2 will be out of time later Coincidence interval is received.
  • the first incoming input signal S1 can not produce a corresponding output signal (logical one in FIGS. 2 and 3) because the later input signal S2 does not arrive within 100 ps after the input signal S2 has been input. Therefore, the signal outputs 5 in the upper part of the measuring device 600 will output a zero.
  • the input signal S2 due to the shorter conduction path 612 to the signal processing devices 500 arranged there is received significantly before the input signal S1, so that subsequently no corresponding output signal (logical one in FIGS. 2 and 3) is produced can. Therefore, the signal outputs 4 in the lower part of the measuring device 600 will also output a zero.
  • the respective signal memories of the signal processing devices 500 will store a corresponding output signal (logical one in FIGS. 2 and 3). In these areas, the signal outputs 5 of the measuring device 600 will thus output a logical one.

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  • Manipulation Of Pulses (AREA)

Abstract

The invention relates to a signal processing device for the highly precise measurement of the delay time of two signals. The aim of the invention is to provide a signal processing device and a measuring device for the highly precise measurement of the delay time of two signals, enabling a higher temporal resolution while maintaining the simple and economical implementation possibility of simple logic elements. The signal processing device (500) according to the invention comprises a signal-comparing element (100) with a first signal input (1) for a first input signal (S1), a second signal input (2) for a second input signal (S2), a signal output (33) for an output signal (Q3) and a signal memory (200) designed to store an input signal (Q3) and to provide it as an output signal (Q5) on the signal output (5), where the signal-comparing element (100) has a first signal pulse producer (300), a second signal pulse producer (400) and a logic gate (30), and where the signal pulse producer (300, 400) is designed to generate a signal pulse (P1, P2) according to a signal transition of one of the input signals (S1, S2), where the first signal input (31) of the logic gate (30) is connected to a signal output (13) of the first signal pulse producer (300) and the second signal input (32) of the logic gate (30) is connected to a signal output (23) of the second signal pulse producer (400).

Description

Signalverarbeitungsvorrichtung und Messvorrichtung zur hochpräzisen  Signal processing device and measuring device for high-precision
Laufzeitmessung zweier Signale Runtime measurement of two signals
Technisches Gebiet Technical area
Die vorliegende Erfindung betrifft eine Signalverarbeitungsvorrichtung zur hochpräzisen Laufzeitmessung zweier Signale, insbesondere betrifft die vorliegende Erfindung eine Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Signale. The present invention relates to a signal processing device for the high-precision transit time measurement of two signals, in particular the present invention relates to a measuring device for the high-precision transit time measurement of at least two digital signals.
Stand der Technik State of the art
Die Laufzeitmessung ist eines der Schlüsselverfahren für die Implementation von Lokalisierungsalgorithmen. Laufzeitunterschiede von Signalen müssen heutzutage mit hoher zeitlicher Auflösung bestimmt werden, beispielsweise bei der Auswertung von Tomografiesignalen. Zudem spielt die Laufzeitmessung eine wichtige Rolle bei der Untersuchung verschiedenster physikalischer Effekte. The transit time measurement is one of the key procedures for the implementation of localization algorithms. Time differences of signals today have to be determined with high temporal resolution, for example in the evaluation of tomography signals. In addition, the transit time measurement plays an important role in the study of various physical effects.
Grobe Laufzeitmessung für große Zeitdifferenzen erfolgt vorrangig mit zählerbasierten Verfahren, wobei die Auflösung der Laufzeitmessung durch die Taktrate des Zählers begrenzt ist. Feine Laufzeitmessungen für kleine Zeitdifferenzen werden entweder mit analogen Verfahren oder unter Verwendung sogenannter Tapped Delay Lines (TDLs) durchgeführt. TDLs bieten den Vorteil einer rein digitalen und somit preiswerten Umsetzung.  Rough transit time measurement for large time differences takes place primarily with counter-based methods, the resolution of the transit time measurement being limited by the clock rate of the counter. Fine transit time measurements for small time differences are performed either with analog methods or using Tapped Delay Lines (TDLs). TDLs offer the advantage of a purely digital and therefore inexpensive implementation.
Eine TDL wird gewöhnlich als Kette von Verzögerungsgliedern („TDL elements"), welchen jeweils ein Flip-flop zugeordnet ist, realisiert. Eine solche TDL ist in Figur 1 schematisch dargestellt. Die Dateneingänge D der Flip-flops werden mit einem dem jeweiligen Flip-flop zugeordneten Abgriffpunkt („tab") der Kette von Verzögerungsgliedern verbunden. Der Eingang der Kette von Verzögerungsgliedern wird mit einem ersten Signaleingang für ein erstes Messsignal S1 verbunden. Die Takteingänge CLK aller Flip-flops der TDL werden direkt mit einem zweiten Signaleingang für ein zweites Messsignal S2 verbunden. Vorzugsweise weist jedes Verzögerungsglied dieselbe Verzögerungszeit τ auf.  A TDL is usually realized as a chain of delay elements ("TDL elements"), each of which is assigned a flip-flop, such a TDL is shown schematically in Figure 1. The data inputs D of the flip-flops are connected to a respective flip-flop. flop associated tap point ("tab") of the chain connected by delay elements. The input of the chain of delay elements is connected to a first signal input for a first measurement signal S1. The clock inputs CLK of all flip-flops of the TDL are directly connected to a second signal input for a second measurement signal S2. Preferably, each delay element has the same delay time τ.
Erreicht das erste Messsignal S1 den Dateneingang D eines Flip-flops, bevor das zweite Messsignal S2 den Takteingang CLK desselben Flip-flops erreicht, wird das Flip-flop in dem Moment, in dem das zweite Messsignal S2 den Takteingang CLK erreicht, den logischen Pegel des ersten Messsignals S1 , der an seinem Eingang D anliegt, laden und auf seinem Ausgang Q [0..5] ausgeben. Im umgekehrten Fall, also wenn das zweite Messsignal S2 den Takteingang CLK erreicht, bevor das erste Messsignal S1 am Eingang D des Flip-flops anliegt, wird das Flip-flop die logische Inverse ausgeben. Dadurch trifft der Ausgangswert des Flip-flops eine Aussage darüber, welches der beiden Messsignale S1 , S2 zuerst am Flip-flop eingetroffen war. If the first measurement signal S1 reaches the data input D of a flip-flop before the second measurement signal S2 reaches the clock input CLK of the same flip-flop, the flip-flop becomes the logic level at the instant the second measurement signal S2 reaches the clock input CLK the first measurement signal S1, which is applied to its input D, load and output Q [0..5] on its output. In the opposite case, ie when the second measuring signal S2 reaches the clock input CLK before the first measuring signal S1 is present at the input D of the flip-flop, the flip-flop will output the logical inverse. As a result, the output value of the flip-flop makes a statement as to which of the two measurement signals S1, S2 first arrived at the flip-flop.
Da nun das erste Messsignal S1 aufgrund der sich bei Durchlaufen der Kette von Verzögerungsgliedern erhöhenden Gesamtverzögerung am Dateneingang D jedes Flip- flops zu einer anderen Zeit erscheint (siehe die Darstellung der zeitlichen Verhältnisse von Beispielsignalen S1 , S2 oberhalb der TDL in Abb. 1 ), kann eine zeitliche Verzögerung ΔΤ des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 bestimmt werden, indem die Ausgangswerte Q [0..5] aller Flip-flops der TDL betrachtet werden.  Since the first measurement signal S1 now appears at a different time on the data input D of each flip-flop due to the total delay increasing when passing through the chain of delay elements (see the representation of the time relationships of example signals S1, S2 above the TDL in FIG. 1), For example, a time delay ΔΤ of the second measurement signal S2 with respect to the first measurement signal S1 can be determined by considering the output values Q [0..5] of all the flip-flops of the TDL.
Das in Abb. 1 gezeigte Beispiel einer TDL kann eine Verzögerung nur bestimmen, wenn S2 später den logischen Pegel wechselt als S1 . Eine TDL kann jedoch auch so modifiziert werden, dass eine Bestimmung eines Verzögerungswertes möglich ist, wenn das erste Messsignal S1 gegenüber dem zweiten Messsignal S2 verzögert ist.  The example of a TDL shown in Fig. 1 can only determine a delay if S2 changes the logic level later than S1. However, a TDL can also be modified so that a determination of a delay value is possible if the first measurement signal S1 is delayed with respect to the second measurement signal S2.
Die Genauigkeit der Messung ist durch die Verzögerungszeit τ eines Verzögerungsgliedes vorgegeben und beträgt bei gängigen Implementierungen ca. 50 ps. Der in Abb. 1 gezeigte Ergebnisvektor [1 1 1 100] würde also einer Verzögerung des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 von ca. 200 ps entsprechen. Die Messgenauigkeit (Zeitauflösung) von ca. 50 ps ist für viele Anwendungen zu gering. The accuracy of the measurement is determined by the delay time τ of a delay element and is about 50 ps in common implementations. The result vector [1 1 1 100] shown in FIG. 1 would therefore correspond to a delay of the second measurement signal S2 with respect to the first measurement signal S1 of approximately 200 ps. The measuring accuracy (time resolution) of approx. 50 ps is too low for many applications.
Es ist deshalb Aufgabe der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung und eine Messvorrichtung zur hochpräzisen Laufzeitmessung zweier Signale anzugeben, die eine höhere zeitliche Auflösung unter Beibehaltung der einfachen und preiswerten Implementierungsmöglichkeit von einfachen Logikelementen wie beispielsweise Flip-flops ermöglicht.  It is therefore an object of the present invention to provide a signal processing device and a measuring device for high-precision transit time measurement of two signals, which allows a higher temporal resolution while maintaining the simple and inexpensive implementation possibility of simple logic elements such as flip-flops.
Offenbarung der Erfindung Disclosure of the invention
Erfindungsgemäß wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen offenbart, umfassend: einen Signalvergleicher mit einem ersten Signaleingang für ein erstes Eingangssignal, einem zweiten Signaleingang für ein zweites Eingangssignal und einem Signalausgang für ein Ausgangssignal; einen Signalspeicher mit einem Signaleingang für ein Eingangssignal und einem Signalausgang für ein Ausgangssignal, wobei der Signalspeicher ausgebildet ist, ein Eingangssignal zu speichern und (dauerhaft) am Signalausgang als Ausgangssignal bereitzustellen, wobei der Signaleingang des Signalspeichers mit dem Signalausgang des Signalvergleichers gekoppelt ist, und wobei der Signalvergleicher einen ersten Signalpulserzeuger, einen zweiten Signalpulserzeuger und ein (weiteres) Logikgatter mit einem ersten Signaleingang, einem zweiten Signaleingang und einem Signalausgang aufweist, wobei der erste Signalpulserzeuger ausgebildet ist, einen ersten Signalpuls in Abhängigkeit eines Signalübergangs des ersten Eingangssignals zu generieren, und der zweite Signalpulserzeuger ausgebildet ist, einen zweiten Signalpuls in Abhängigkeit eines Signalübergangs des zweiten Eingangssignals zu generieren, wobei der erste Signaleingang des Logikgatters mit einem Signalausgang des ersten Signalpulserzeugers, der zweite Signaleingang des Logikgatters mit einem Signalausgang des zweiten Signalpulserzeugers und der Signalausgang des Logikgatters mit dem Signalausgang des Signalvergleichers verbunden sind. According to the invention there is disclosed a signal processing apparatus for processing digital signals, comprising: a signal comparator having a first signal input for a first input signal, a second signal input for a second input signal and a signal output for an output signal; a latch comprising a signal input for an input signal and a signal output for an output signal, the signal memory being configured to store an input signal and to provide (permanently) at the signal output as an output signal, wherein the signal input of the latch is coupled to the signal output of the signal comparator, and wherein the signal comparator a first signal pulse generator, a second signal pulse generator and a (further) logic gate having a first signal input, a second signal input and a signal output, wherein the first signal pulse generator is configured to generate a first signal pulse in response to a signal transition of the first input signal, and the second signal pulse generator is configured to generate a second signal pulse in response to a signal transition of the second input signal, wherein the first signal input of the logic gate with a signal output of the first signal pulse generator, the second Si gnaleingang the logic gate with a signal output of the second signal pulse generator and the signal output of the logic gate are connected to the signal output of the signal comparator.
Die Idee der vorliegenden Erfindung besteht darin, zwei Impulsgeneratoren (Signalpulserzeuger) logisch derart zu verknüpfen, dass ein Erkennen der Gleichzeitigkeit von Signalübergängen ermöglicht wird. Dabei wird ausgenutzt, dass die Impulsgeneratoren lediglich sehr kurze Pulse im Falle eines Signalübergangs erzeugen, die durch die Signalverarbeitungsvorrichtung lediglich im Falle einer Koinzidenz (eines gleichzeitigen Auftretens) nachfolgend gespeichert werden. Dabei wird die Breite des Koinzidenzintervalls maßgeblich durch die Verzögerungszeit eines (oder mehrerer) vorzugsweise im Signalpulserzeuger verwendeten Inverters bestimmt.  The idea of the present invention is to logically link two pulse generators (signal pulse generators) to enable detection of the simultaneity of signal transitions. In this case, use is made of the fact that the pulse generators produce only very short pulses in the case of a signal transition, which are subsequently stored by the signal processing device only in the case of a coincidence (of a simultaneous occurrence). The width of the coincidence interval is decisively determined by the delay time of one (or more) inverters preferably used in the signal pulse generator.
Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Koinzidenzintervall, also das, in dem beide Eingangssignale eingehen müssen, auf 10 bis 100 Pikosekunden (ps), bevorzugter auf 10 bis 50 ps reduziert werden, d.h. dass ein zuerst eingehendes Eingangssignal einen Puls mit einer Länge von 10 bis 50 ps erzeugt, der wiederum mit einem zweiten Puls, der durch das später eingehende Eingangssignal ebenfalls innerhalb dieser kurzen Zeitspanne erzeugt wird, zur Speicherung einer Koinzidenz führen kann.  With the signal processing device according to the invention, the coincidence interval, that is, in which both input signals must be received, can be reduced to 10 to 100 picoseconds (ps), more preferably to 10 to 50 ps, i. a first incoming input signal generates a pulse with a length of 10 to 50 ps, which in turn can lead to the storage of a coincidence with a second pulse, which is also generated by the later incoming input signal within this short period of time.
Gemäß einer bevorzugten Ausführungsvariante umfasst der erste Signalimpulserzeuger einen ersten Signalinverter und ein erstes Logikgatter, wobei der erste Signalinverter einen Signaleingang, ein erstes Signalverzögerungselement und einen Signalausgang umfasst, und das erste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist, wobei der Signaleingang des ersten Signalinverters und der erste Signaleingang des erstes Logikgatters mit dem ersten Signaleingang der Signalverarbeitungsvorrichtungseinrichtung verbunden sind. According to a preferred embodiment variant, the first signal pulse generator comprises a first signal inverter and a first logic gate, wherein the first signal inverter comprises a signal input, a first signal delay element and a signal output, and the first logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first Signalinverters and the first signal input of the first logic gate are connected to the first signal input of the signal processing device.
Gemäß einer bevorzugten weiteren Ausführungsvariante umfasst der erste Signalimpulserzeuger mehrere in Reihe geschaltete Signalverzögerungselemente. Vorzugsweise ist das mindestens eine Signalverzögerungselement durch den Signalinverter (integral) ausgebildet.  According to a preferred further embodiment variant, the first signal pulse generator comprises a plurality of signal delay elements connected in series. Preferably, the at least one signal delay element is formed by the signal inverter (integral).
Gemäß einer bevorzugten Ausführungsvariante umfasst der zweite Signalimpulserzeuger einen zweiten Signalinverter und ein zweites Logikgatter, wobei der zweite Signalinverter einen Signaleingang, ein zweites Signalverzögerungselement und einen Signalausgang umfasst, und das zweite Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist, wobei der Signaleingang des zweiten Signalinverters und der erste Signaleingang des zweiten Logikgatters mit dem zweiten Signaleingang der Signalverarbeitungsvorrichtungseinrichtung verbunden sind.  According to a preferred embodiment variant, the second signal pulse generator comprises a second signal inverter and a second logic gate, wherein the second signal inverter comprises a signal input, a second signal delay element and a signal output, and the second logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the second signal inverter and the first signal input of the second logic gate are connected to the second signal input of the signal processing device.
Gemäß einer bevorzugten weiteren Ausführungsvariante umfasst der zweite Signalimpulserzeuger mehrere in Reihe geschaltete Signalverzögerungselemente. Vorzugsweise ist das mindestens eine Signalverzögerungselement durch den Signalinverter (integral) ausgebildet.  According to a preferred further embodiment, the second signal pulse generator comprises a plurality of signal delay elements connected in series. Preferably, the at least one signal delay element is formed by the signal inverter (integral).
Gemäß einer bevorzugten Ausführungsvariante weist der Signalspeicher einen Steuereingang zum Zurücksetzen des zweiten Signalspeichers auf. Dies ist vorteilhaft, weil der Signalspeicher ein einmal erzeugtes Ausgangssignal (das eine Koinzidenz anzeigt) dauerhaft speichert. Um die Signalverarbeitungsvorrichtung wiederholt nutzen zu können, ist es vorteilhaft, die Speicherung des einmal erzeugten Ausgangssignals zurücksetzen zu können.  According to a preferred embodiment, the latch has a control input for resetting the second latch. This is advantageous because the latch permanently stores a once generated output signal (indicative of coincidence). In order to be able to use the signal processing device repeatedly, it is advantageous to be able to reset the storage of the output signal once generated.
Gemäß einem weiteren Aspekt der Erfindung wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen offenbart, umfassend: eine erste Signalverarbeitungseinheit mit einem ersten Signaleingang für ein erstes Eingangssignal, einem zweiten Signaleingang für ein zweites Eingangssignal und einem Signalausgang für ein erstes Ausgangssignal; eine zweite Signalverarbeitungseinheit mit einem ersten Signaleingang für das erste Eingangssignal, einem zweiten Signaleingang für das zweite Eingangssignal und einem Signalausgang für ein zweites Ausgangssignal, ein Logikgatter mit einem ersten Signaleingang, einem zweiten Signaleingang und einem Signalausgang aufweist, wobei der Signalausgang der ersten Signalverarbeitungseinheit mit dem ersten Signaleingang des Logikgatters und der Signalausgang der zweiten Signalverarbeitungseinheit mit dem zweiten Signaleingang des Logikgatters gekoppelt sind; einen Signalspeicher mit einem Signaleingang für ein Eingangssignal, einem Signalausgang für ein Ausgangssignal, wobei der Signalspeicher ausgebildet ist, ein Eingangssignal zu speichern und am Signalausgang als Ausgangssignal bereitzustellen, wobei der Signaleingang des Signalspeichers mit Signalausgang des Logikgatters gekoppelt ist, wobei die erste Signalverarbeitungseinheit ein erstes Signalverzögerungselement und die zweite Signalverarbeitungseinheit ein zweites Signalverzögerungselement aufweist, wobei eines der Signalverzögerungselemente mit dem ersten Signaleingang und das andere der Signalverzögerungselemente mit dem zweiten Signaleingang gekoppelt ist. According to another aspect of the invention, there is disclosed a signal processing apparatus for processing digital signals, comprising: a first signal processing unit having a first signal input for a first input signal, a second signal input for a second input signal, and a signal output for a first output signal; a second signal processing unit having a first signal input for the first input signal, a second signal input for the second input signal and a signal output for a second output signal, a logic gate having a first signal input, a second signal input and a signal output, wherein the signal output of the first signal processing unit with the the first signal input of the logic gate and the signal output of the second signal processing unit coupled to the second signal input of the logic gate are; a signal memory having a signal input for an input signal, a signal output for an output signal, wherein the latch is configured to store an input signal and provide at the signal output as an output signal, wherein the signal input of the latch is coupled to the signal output of the logic gate, wherein the first signal processing unit is a first Signal delay element and the second signal processing unit comprises a second signal delay element, wherein one of the signal delay elements to the first signal input and the other of the signal delay elements is coupled to the second signal input.
Auch in dieser Ausführungsvariante besteht die Idee der vorliegenden Erfindung darin, zwei Signalverarbeitungseinheiten logisch derart zu verknüpfen, dass ein Erkennen der Gleichzeitigkeit von Signalübergängen ermöglicht wird, wobei die Laufzeit der Eingangssignale entlang der Leitungswege der Eingangssignale zu den Signalverarbeitungseinheiten zum Erkennen einer zeitlichen Koinzidenz zweier Eingangssignale genutzt wird. Dabei sind die Signalverarbeitungseinheiten durch wechselseitige Einkopplung der Eingangssignale derart miteinander gekoppelt, dass lediglich ein Signalübergang (der Eingangssignale) beim Durchlaufen eines der Signalverarbeitungseinheiten zu dessen (späteren) Speicherung führen kann, weil statische Pegel nicht zu einer Änderung des Ausgangssignals des nachgeschalteten Logikgatters führen können. Da das zeitlich zuerst eintreffende Eingangssignal (je nach vorher anliegendem statischen Pegel) an nur einem der Signalverarbeitungseinheiten zu einem Signalübergang (des entsprechenden Ausgangs-Pegels) führt, jedoch den Ausgangs-Pegel der anderen Signalverarbeitungseinheit (trotz einer Änderung des Eingangs-Pegels) unverändert lässt, erfolgt kurze Zeit später ein Blockieren der anderen Signalverarbeitungseinheit, da ein Signalübergang des zeitlich später eintreffenden Eingangssignals nun nicht mehr zu einer zu einem Signalübergang (des entsprechenden Ausgangs-Pegels) bei der anderen Signalverarbeitungseinheit führen kann. Aufgrund der (vorzugsweise) unterschiedlichen langen Zuleitungen zwischen den Signaleingängen und den Signalverarbeitungseinheiten (sowie der Verzögerungen aufgrund der vorzugsweise zu verwendenden Verzögerungselemente) erfolgt dieses Blockieren jedoch leicht zeitversetzt, sodass hochgradig gleichzeitige Eingangssignale trotz eines gegenseitigen Blockierens (aufgrund der wechselseitigen Einkopplung der Eingangssignale) gespeichert werden können. Somit kann für den Fall, dass beide Eingangssignale gespeichert werden, auf eine hochgradige Gleichzeitigkeit der beiden Eingangssignale geschlossen werden. Da sich das zuerst eintreffende Eingangssignal durch die Signalverarbeitungseinheit (d.h. beispielsweise über den Inverter und das Logikgatter) mit Lichtgeschwindigkeit ausbreitet, ist das Zeitfenster, in dem die andere Signalverarbeitungseinheit noch nicht blockiert ist, also das entsprechende Eingangssignal noch in einen Signalübergang umwandeln kann, entsprechend kurz, so dass die erfindungsgemäße Signalverarbeitungsvorrichtung die Gleichzeitigkeit der beiden Eingangssignale mit einfachen Mittel sehr hoch auflösen kann. Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Zeitfenster, in dem nach Eingang eines ersten Eingangssignals die andere Signalverarbeitungseinheit noch nicht blockiert ist, auf 10 bis 50 Pikosekunden (ps) reduziert werden, d.h. dass ein zuerst eingehendes Eingangssignal die andere Signalverarbeitungseinheit bereits nach 10 bis 50 ps blockiert. Insbesondere ist es möglich, sowohl die Unterschiede in den (ggf. verwendeten) Verzögerungselementen als auch in den Längen der Zuleitungen sehr fein zu justieren, so dass ein gewünschtes Koinzidenzintervall über einen großen Wertebereich sehr genau eingestellt werden kann. So ermöglicht die Verwendung von Verzögerungselementen eine relativ grobe Skalierung des gewünschten Koinzidenzintervalls, während die Verwendung unterschiedlich langer Zuleitungen (von den Signaleingängen zu den Signalverarbeitungseinheiten) eine relativ feine Skalierung des gewünschten Koinzidenzintervalls erlaubt. Also in this embodiment variant, the idea of the present invention is to logically link two signal processing units in such a way that it is possible to detect the simultaneity of signal transitions, wherein the propagation time of the input signals along the conduction paths of the input signals to the signal processing units is used to detect a temporal coincidence of two input signals becomes. In this case, the signal processing units are mutually coupled by mutual coupling of the input signals such that only one signal transition (the input signals) can pass through one of the signal processing units for its (later) storage because static levels can not lead to a change in the output signal of the downstream logic gate. Since the incoming input signal first time (depending on the previously applied static level) on only one of the signal processing units to a signal transition (of the corresponding output level), but leaves the output level of the other signal processing unit (despite a change in the input level) unchanged , Blocking the other signal processing unit takes place a short time later, since a signal transition of the later arriving incoming signal now no longer can lead to a signal transition (of the corresponding output level) in the other signal processing unit. However, due to the (preferably) different long leads between the signal inputs and the signal processing units (as well as the delays due to the delay elements preferably to be used), this blocking is slightly time-delayed so that highly simultaneous input signals are stored despite mutual blocking (due to the mutual coupling of the input signals) can. Thus, in the event that both input signals are stored, a high degree of simultaneity of the two input signals can be concluded. Since the first incoming input signal propagates through the signal processing unit (ie, for example, via the inverter and the logic gate) at the speed of light, the time window in which the other signal processing unit is not blocked, so the corresponding input signal can still convert into a signal transition, is correspondingly short so that the signal processing device according to the invention can resolve the simultaneity of the two input signals very simply with simple means. With the signal processing device according to the invention, the time window in which the other signal processing unit is not yet blocked after input of a first input signal can be reduced to 10 to 50 picoseconds (ps), ie a first incoming input signal already blocks the other signal processing unit after 10 to 50 ps , In particular, it is possible to very finely adjust both the differences in the (optionally used) delay elements and in the lengths of the leads, so that a desired coincidence interval over a large range of values can be set very accurately. Thus, the use of delay elements allows relatively coarse scaling of the desired coincidence interval, while the use of different length leads (from the signal inputs to the signal processing units) allows relatively fine scaling of the desired coincidence interval.
Gemäß einer bevorzugten Ausführungsvariante ist das erste Signalverzögerungselement als erster logischer Inverter ausgebildet. Gemäß einer bevorzugten Ausführungsvariante ist das zweite Signalverzögerungselement als zweiter logischer Inverter ausgebildet. According to a preferred embodiment, the first signal delay element is designed as a first logical inverter. According to a preferred embodiment, the second signal delay element is designed as a second logical inverter.
Gemäß einer bevorzugten Ausführungsvariante umfasst die erste Signalverarbeitungseinheit ein erstes Logikgatter, wobei der erste Signalinverter einen Signaleingang und einen Signalausgang umfasst, und das erste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist, wobei der Signaleingang des ersten Signalinverters mit dem ersten Signaleingang der Signalverarbeitungsvorrichtungseinrichtung und der zweite Signaleingang des ersten Logikgatters mit dem zweiten Signaleingang derAccording to a preferred embodiment, the first signal processing unit comprises a first logic gate, wherein the first signal inverter comprises a signal input and a signal output, and the first logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first signal inverter with the first signal input of Signal processing device and the second signal input of the first logic gate with the second signal input of
Signalverarbeitungsvorrichtungseinrichtung verbunden sind. Signal processing device are connected.
Vorzugsweise umfasst die zweite Signalverarbeitungseinheit ein zweites Logikgatter, wobei der zweite Signalinverter einen Signaleingang und einen Signalausgang umfasst, und das zweite Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist, wobei der Signaleingang des ersten Signalinverters mit dem zweiten Signaleingang der Signalverarbeitungsvorrichtungseinrichtung und der zweite Signaleingang des zweiten Logikgatters mit dem ersten Signaleingang der Signalverarbeitungsvorrichtungseinrichtung verbunden sind. Preferably, the second signal processing unit comprises a second logic gate, wherein the second signal inverter comprises a signal input and a signal output, and the second logic gate has a first signal input, a second signal input and a signal output, wherein the signal input of the first signal inverter with the second signal input of the signal processing device and the device second signal input of the second logic gate are connected to the first signal input of the signal processing device.
Gemäß einer bevorzugten Ausführungsvariante weist der Signalspeicher einen Steuereingang zum Zurücksetzen des Signalspeichers auf.  According to a preferred embodiment, the latch has a control input for resetting the latch.
Vorzugsweise umfasst der Signalspeicher ein viertes Logikgatter und ein fünftes Logikgatter, wobei das vierte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das fünfte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.  Preferably, the latch comprises a fourth logic gate and a fifth logic gate, the fourth logic gate having a first signal input, a second signal input and a signal output and the fifth logic gate having a first signal input, a second signal input and a signal output.
Gemäß einem weiteren Aspekt der Erfindung wird eine Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale offenbart, die die zeitlich hohe Auflösung der Signalverarbeitungsvorrichtung bezüglich der Gleichzeitigkeit der beiden Eingangssignale vorteilhaft nutzen kann, indem eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen entlang zweier (das erste und das zweite Eingangssignal) führenden Signalleitungen gekoppelt werden, wobei sich die Eingangssignale in den Signalleitungen in entgegengesetzter Richtung ausbreiten. In einem dem ersten Messeingang nächstgelegenen Bereich wird das erste Eingangssignal (Im Falle gleichzeitig an den jeweiligen Eingängen eintreffenden Eingangssignalen) deutlich vor dem zweiten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen, während in einem dem zweiten Messeingang nächstgelegenen Bereich das zweite Eingangssignal deutlich vor dem ersten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen wird. Lediglich in demjenigen Bereich, in dem beide Signale höchst gleichzeitig (also mit extrem geringen Laufzeitunterschieden) in die jeweilige Signalverarbeitungsvorrichtung eingehen, wird im entsprechenden Signalspeicher ein entsprechend geänderter logischer Pegel gespeichert und als Ausgangssignal für die Auswerteeinheit zur Verfügung gestellt wird. Die Auswerteeinheit kann dann bestimmen, bei welchen Signalverarbeitungsvorrichtung(en) jeweils beide Eingangssignale innerhalb eines sehr kurzen Zeitfensters eingegangen sind. Aus der Position derjenigen Signalverarbeitungsvorrichtung(en), die eine Gleichzeitigkeit signalisieren, kann dann präzise auf den Laufzeitunterschied geschlossen werden.  According to a further aspect of the invention, a measuring device is disclosed for the high-precision transit time measurement of at least two digital input signals, which can advantageously utilize the temporally high resolution of the signal processing device with respect to the simultaneity of the two input signals, by a plurality of signal processing devices according to the invention along two (the first and the second input signal ) signal lines, wherein the input signals propagate in the signal lines in the opposite direction. In a region closest to the first measuring input, the first input signal (in the case of input signals simultaneously arriving at the respective inputs) will enter the respective signal processing device clearly before the second input signal, while in a region closest to the second measuring input the second input signal will be clearly before the first input signal the respective signal processing device will be received. Only in that area in which both signals are received at the same time (ie with extremely low transit time differences) in the respective signal processing device, a correspondingly changed logic level is stored in the corresponding signal memory and provided as an output signal for the evaluation unit. The evaluation unit can then determine in which signal processing device (s) both input signals are received within a very short time window. From the position of those signal processing device (s) that signal a simultaneity can then be precisely concluded on the transit time difference.
Dazu weist die Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale einen ersten Messeingang mit einer Signalleitung für ein erstes Eingangssignal und einen zweiten Messeingang mit einer Signalleitung für ein zweites Eingangssignal auf, wobei eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen vorgesehen sind, wobei jeweils der erste Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das erste Eingangssignal und jeweils der zweite Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das zweite Eingangssignal verbunden sind, und die jeweiligen Signaleingänge der Signalverarbeitungsvorrichtungen die Signalleitungen jeweils nacheinander kontaktieren, wobei die Signalausbreitungsrichtung der Signalleitung für das erste Eingangssignal entgegengesetzt zur Signalausbreitungsrichtung der Signalleitung für das zweite Eingangssignal verläuft. For this purpose, the measuring device for high-precision transit time measurement of at least two digital input signals on a first measurement input with a signal line for a first input signal and a second measurement input with a signal line for a second input signal, wherein a plurality of signal processing devices according to the invention are provided, wherein in each case the first signal input of the signal processing devices with the signal line for the first input signal and each of the second signal input of the signal processing devices is connected to the signal line for the second input signal, and the respective signal inputs of the signal processing devices contact the signal lines one after the other, the signal propagation direction of the signal line for the first input signal being opposite to the signal propagating direction of the signal line for the second input signal.
Gemäß einer bevorzugten Ausführungsvariante sind die Signalausgänge der Signalverarbeitungsvorrichtungen mit einer Auswerteeinheit verbunden, die ausgebildet ist, aus den Ausgangssignalen der Signalverarbeitungsvorrichtungen einen Laufzeitunterschied zwischen dem ersten Eingangssignal und dem zweiten Eingangssignal zu bestimmen.  According to a preferred embodiment variant, the signal outputs of the signal processing devices are connected to an evaluation unit, which is designed to determine from the output signals of the signal processing devices a transit time difference between the first input signal and the second input signal.
Kurzbeschreibung der Abbildungen Brief description of the pictures
Die Erfindung wird im Folgenden anhand von Abbildungen von Ausführungsbeispielen näher beschrieben. Gleiche Bezugszeichen bezeichnen dabei gleiche oder gleichartige Gegenstände. Es zeigen: The invention will be described in more detail below with reference to illustrations of exemplary embodiments. The same reference numerals designate the same or similar objects. Show it:
Fig. 1 eine konventionelle Messvorrichtung zur Laufzeitmessung; 1 shows a conventional measuring device for transit time measurement.
Fig. 2 eine Signalverarbeitungsvorrichtung gemäß einer ersten bevorzugten Fig. 2 is a signal processing apparatus according to a first preferred
Ausführungsvariante der vorliegenden Erfindung,  Embodiment of the present invention,
Fig. 3 eine Signalverarbeitungsvorrichtung gemäß einer zweiten bevorzugten Fig. 3 shows a signal processing apparatus according to a second preferred
Ausführungsvariante der vorliegenden Erfindung, und  Embodiment of the present invention, and
Fig. 4 eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung. 4 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
Detaillierte Beschreibung der Abbildungen Detailed description of the pictures
Figur 2 zeigt eine Signalverarbeitungsvorrichtung 500 gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung. FIG. 2 shows a signal processing device 500 according to a preferred embodiment of the present invention.
Die Signalverarbeitungsvorrichtung 500 umfasst einen Signalvergleicher 100 und einen Signalspeicher 200. Der Signalvergleicher 100 umfasst zwei Signalpulserzeuger 300, 400. Der erste Signalpulserzeuger 300 umfasst einen als Verzögerungselement ausgebildeten Inverter 60 mit einem Signalausgang 61 , wobei der Signaleingang des Inverters 60 mit dem ersten Signaleingang 1 der Signalverarbeitungsvorrichtung 500 gekoppelt ist. Der erste Signalpulserzeuger 300 umfasst weiterhin ein Logikgatter (UND Gatter) 10, dessen erster Eingang 1 1 mit dem Signalausgang 61 des Inverters 60 und dessen zweiter Eingang 12 direkt mit dem ersten Signaleingang 1 der Signalverarbeitungsvorrichtung 500 gekoppelt ist. Das Eingangssignal S1 liegt somit sowohl am Inverter 60 als auch direkt am UND Gatter 10 an. Aufgrund des Inverters 60 wird am Ausgang 13 des UND Gatters 10 bei einem statischen Pegel des Eingangssignal S1 stets eine logische Null anliegen. Lediglich bei einem Signalübergang des Eingangssignal S1 von 0 auf 1 wird aufgrund der Verzögerung des Inverters 60 an beiden Eingängen des UND Gatters 10 (kurzzeitig) eine logische Eins anliegen, was für sehr kurze Zeit (nämlich die Dauer der auf das Eingangssignal S1 wirkenden Verzögerung des Inverters 60) auch am Ausgang 13 des UND Gatters 10 zu einer logischen Eins führt. Damit ist der erste Signalpulserzeuger 300 ausgebildet, einen ersten Signalpuls P1 in Abhängigkeit eines Signalübergangs (von Null auf Eins) des ersten Eingangssignals S1 zu generieren. Ein solcher Signalpuls hat vorzugsweise eine Länge von weniger als 100 ps, bevorzugter weniger als 50 ps. Ein Signalübergang von Eins auf Null führt allerdings nicht zu einen solchen Signalpuls, weil die auf das Eingangssignal S1 wirkende Verzögerung des Inverters 60 dazu führt, dass am ersten Eingang 1 1 noch eine logische Null anliegt, wenn der Signalübergang am zweiten Eingang 12 erfolgt. The signal processing device 500 comprises a signal comparator 100 and a signal memory 200. The signal comparator 100 comprises two signal pulse generators 300, 400. The first signal pulse generator 300 comprises an inverter 60 with a signal output 61 designed as a delay element, the signal input of the inverter 60 being coupled to the first signal input 1 of the signal processing device 500. The first signal pulse generator 300 further comprises a logic gate (AND gate) 10 whose first input 1 1 is coupled to the signal output 61 of the inverter 60 and whose second input 12 is directly coupled to the first signal input 1 of the signal processing device 500. The input signal S1 is thus applied both to the inverter 60 and directly to the AND gate 10. Due to the inverter 60, a logic zero will always be present at the output 13 of the AND gate 10 at a static level of the input signal S1. Only with a signal transition of the input signal S1 from 0 to 1 is due to the delay of the inverter 60 at both inputs of the AND gate 10 (briefly) present a logical one, which is for a very short time (namely the duration of the effect on the input signal S1 delay of Inverters 60) also leads to a logic one at the output 13 of the AND gate 10. Thus, the first signal pulse generator 300 is designed to generate a first signal pulse P1 as a function of a signal transition (from zero to one) of the first input signal S1. Such a signal pulse preferably has a length of less than 100 ps, more preferably less than 50 ps. However, a signal transition from one to zero does not lead to such a signal pulse, because the effect on the input signal S1 delay of the inverter 60 causes the first input 1 1 is still a logical zero, when the signal transition takes place at the second input 12.
In gleicher Weise ist der zweite Signalpulserzeuger 400 aufgebaut und daher ausgebildet, einen zweiten Signalpuls P2 in Abhängigkeit eines Signalübergangs (von Null auf Eins) des zweiten Eingangssignals S2 zu generieren.  In the same way, the second signal pulse generator 400 is constructed and therefore configured to generate a second signal pulse P2 in response to a signal transition (from zero to one) of the second input signal S2.
Das UND Gatter 30 ist eingangsseitig mit den jeweiligen Signalausgängen 13 und 23 der Signalpulserzeuger 300, 400 gekoppelt, wobei am Signalausgang 33 des UND Gatters 30 nur dann ein Signalübergang (eine logische Eins anliegen) erfolgen kann, wenn sich die von den Signalpulserzeugern 300,400 bei einem Signalübergang der Eingangssignale S1 , S2 erzeugten Pulse P1 , P2 zeitlich überlappen. Sofern eine solche zeitliche Koinzidenz der Eingangssignale S1 , S2 vorliegt und das UND Gatter 30 einen entsprechenden logischen Wert (hier eine logische Eins) ausgibt, wird dieses Ausgangssignal im Signalspeicher 200 nachfolgend gespeichert und dauerhaft an dessen Signalausgang 5 (bis zu einem Reset über die Steuerleitung 3) anliegen.  The AND gate 30 is the input side coupled to the respective signal outputs 13 and 23 of the signal pulse generator 300, 400, wherein at the signal output 33 of the AND gate 30 only a signal transition (a logical one can be applied), when the signal from the 300,300 at a Signal transition of the input signals S1, S2 generated pulses P1, P2 temporally overlap. If such a temporal coincidence of the input signals S1, S2 is present and the AND gate 30 outputs a corresponding logical value (here a logical one), this output signal is stored in the latch 200 below and permanently at its signal output 5 (up to a reset via the control line 3) abut.
Während die Pulsdauer At1 des ersten Signalpulses P1 von der Verzögerung des Inverters 60 abhängt, wird die Pulsdauer At2 des zweiten Signalpulses P2 durch die Verzögerung des Inverters 70 vorgegeben. Die Breite des Koinzidenzintervalls wird daher maßgeblich durch die Verzögerungszeit desjenigen Inverters 60, 70 bestimmt, der das zeitlich erste Eingangssignal S1 bzw. S2 erhält. Da vorher nicht bekannt ist, welches der Eingangssignale S1 , S2 zuerst anliegt, ist es bevorzugt, die maßgeblich durch die Inverter 60, 70 bedingten Verzögerungen gleich groß einzustellen, um stets eine konstantes Koinzidenzintervall zu erhalten. Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Koinzidenzintervall, also das, in dem beide Eingangssignale eingehen müssen, mit sehr einfachen Mitteln auf 10 bis 50 ps reduziert werden. While the pulse duration At1 of the first signal pulse P1 depends on the delay of the inverter 60, the pulse duration At2 of the second signal pulse P2 is determined by the Delay of the inverter 70 predetermined. The width of the coincidence interval is therefore determined to a significant extent by the delay time of that inverter 60, 70 which receives the temporally first input signal S1 or S2. Since it is not known beforehand which of the input signals S1, S2 will be present first, it is preferable to set the delays significantly determined by the inverters 60, 70 to be equal in order to always obtain a constant coincidence interval. With the signal processing device according to the invention, the coincidence interval, ie the one in which both input signals must be received, can be reduced to 10 to 50 ps with very simple means.
Der Signalspeicher 200 umfasst einen Signaleingang 4 für ein Eingangssignal Q3 und einen Signalausgang 5 für ein Ausgangssignal Q5. Weiterhin sind zwei ODER-Gatter 40, 50 vorgesehen, wobei das erste ODER-Gatter 40 neben dem Signaleingang 41 , der mit dem Signalausgang 33 des Signalvergleichers 100 verbunden ist, einen weiteren Signaleingang 42 aufweist. Dieser weitere Signaleingang 42 fungiert als Eingang für ein erstes Rückkoppelungssignal, das mit dem Ausgang 53 des zweiten ODER-Gatters 50 verbunden ist, wobei der zweite Signalausgang 53 ebenfalls mit einem Inverter 54 gekoppelt ist. In gleicher Weise weist das zweite ODER-Gatter 50 neben dem Signaleingang 52, der mit dem Signaleingang 3 (für das Zurücksetzen) der Signalverarbeitungsvorrichtung 500 verbunden ist, einen weiteren Signaleingang 51 aufweist. Dieser weitere Signaleingang 51 fungiert als Eingang für ein zweites Rückkoppelungssignal, das mit dem Ausgang 43 des ersten ODER-Gatters 40 verbunden ist, wobei der erste Signalausgang 43 mit einem Inverter 44 gekoppelt ist.  The latch 200 comprises a signal input 4 for an input signal Q3 and a signal output 5 for an output signal Q5. Furthermore, two OR gates 40, 50 are provided, wherein the first OR gate 40 next to the signal input 41, which is connected to the signal output 33 of the signal comparator 100, another signal input 42 has. This further signal input 42 functions as an input for a first feedback signal, which is connected to the output 53 of the second OR gate 50, wherein the second signal output 53 is also coupled to an inverter 54. Similarly, the second OR gate 50 has another signal input 51 in addition to the signal input 52 which is connected to the signal input 3 (for resetting) of the signal processing device 500. This further signal input 51 functions as an input for a second feedback signal, which is connected to the output 43 of the first OR gate 40, wherein the first signal output 43 is coupled to an inverter 44.
Der Signalspeicher 200 kann auch durch andere ähnliche Vorrichtungen ausgebildet sein, die ausgebildet sind, ein Eingangssignal Q3 zu speichern und am Signalausgang 5 als Ausgangssignal Q5 bereitzustellen.  The latch 200 may also be formed by other similar devices configured to store an input signal Q3 and provide it at the signal output 5 as an output Q5.
Die Signalverarbeitungsvorrichtung 500 ist nicht auf die konkrete Schaltung und die dort verwendeten Pegel beschränkt. Es ist vielmehr möglich, die Signalverarbeitungsvorrichtung 500 derart zu modifizieren, dass deren Funktion trotz Verwendung anderer Pegel (Null statt Eins) erhalten bliebt.  The signal processing device 500 is not limited to the actual circuit and the levels used there. Rather, it is possible to modify the signal processing device 500 such that its function remains despite using other levels (zero instead of one).
Figur 3 zeigt eine Signalverarbeitungsvorrichtung 500 gemäß einer weiteren bevorzugten Ausführungsvariante der vorliegenden Erfindung.  FIG. 3 shows a signal processing device 500 according to a further preferred embodiment of the present invention.
Die Signalverarbeitungsvorrichtung 500 umfasst einen Signalvergleicher und einen Signalspeicher 200. Der Signalvergleicher umfasst jedoch im Gegensatz zur Ausführungsvariante der Figur 2 nicht zwei Signalpulserzeuger 300, 400, sondern zwei Signalverarbeitungseinheiten 300, 400. Diese fungieren in ähnlicher Weise, werden jedoch wechselseitig mit den Eingangssignalen S1 und S2 gespeist. The signal processing device 500 comprises a signal comparator and a signal memory 200. However, in contrast to the embodiment variant of FIG. 2, the signal comparator does not comprise two signal pulse generators 300, 400, but two Signal processing units 300, 400. These function in a similar manner, but are fed alternately with the input signals S1 and S2.
Liegt beispielsweise an den Signaleingängen 1 und 2 der logische Pegel Null an, wird auch an den Ausgängen 13, 23 der Signalverarbeitungseinheiten 300, 400 aufgrund der logischen Pegel (Null) an den Eingängen 12 und 22 jeweils eine logische Null anliegen. Ein Signalübergang eines der Eingangssignale führt jedoch anders als in Figur 2 nicht zur Erzeugung eines kurzen Signalpulses, sondern zur Änderung des logischen Pegels an einem der Signalausgänge 13, 23, wobei eine nachfolgende Pegeländerung am anderen Signalausgang kurze Zeit später blockiert wird. Im Falle eines zeitlich zuerst anliegenden Eingangssignals S1 (also Signalübergang von Null auf Eins) wird das UND Gatter 20 an dessen Ausgang 23 auf Eins schalten. Aufgrund der Verzögerung des ersten Eingangssignals S1 am Inverter 60 wird an dessen Ausgang kurz nach dem Signalübergang des ersten Eingangssignals S1 ebenfalls (noch) eine logische Eins anliegen, die jedoch nach sehr kurzer Zeit umschaltet und eine Änderung am (anderen) Signalausgang 13 (von Null auf Eins) im Falle eines späteren Signalübergangs des zweiten Eingangssignals S2 blockiert. Lediglich, wenn das zweite Eingangssignal S2 höchst gleichzeitig am zweiten Signaleingang 2 eintrifft, kann ebenfalls das UND Gatter 10 an dessen Ausgang 13 auf Eins schalten, da das erste Eingangssignal S1 aufgrund des Inverters 60 den Eingang 1 1 noch nicht umgeschaltet (und damit blockiert) hat. Gleiches gilt für das das UND Gatter 20, das an dessen Ausgang 23 nur sehr kurzzeitig auf Eins schalten kann, solange das zweite Eingangssignal S2 aufgrund des Inverters 70 den Eingang 21 noch nicht umgeschaltet (und damit blockiert) hat.  If, for example, logic level zero is present at signal inputs 1 and 2, then logic outputs will occur at outputs 13, 23 of signal processing units 300, 400 at inputs 12 and 22, respectively, due to the logic level (zero). However, unlike in FIG. 2, a signal transition of one of the input signals does not result in the generation of a short signal pulse, but in the change of the logic level at one of the signal outputs 13, 23, whereby a subsequent level change at the other signal output is blocked a short time later. In the case of a temporally first input signal S1 (ie signal transition from zero to one), the AND gate 20 will switch to its output 23 to one. Due to the delay of the first input signal S1 at the inverter 60 is at the output shortly after the signal transition of the first input signal S1 also (still) present a logical one, but switches over after a very short time and a change in the (other) signal output 13 (from zero to one) in case of a later signal transition of the second input signal S2. Only when the second input signal S2 arrives at the same time at the second signal input 2, the AND gate 10 can also switch to its output 13 to one, since the first input signal S1 due to the inverter 60, the input 1 1 not yet switched (and thus blocked) Has. The same applies to the AND gate 20, which can switch to its output 23 only very briefly to one, as long as the second input signal S2 due to the inverter 70, the input 21 has not yet switched (and thus blocked).
Sofern also eine zeitliche Koinzidenz der Eingangssignale S1 , S2 vorliegt und das UND Gatter 30 einen entsprechenden logischen Wert (hier eine logische Eins) ausgibt, wird dieses Ausgangssignal im Signalspeicher 200 (analog Figur 2) gespeichert und dauerhaft an dessen Signalausgang 5 (bis zu einem Reset über die Steuerleitung 3) anliegen. Der Signalspeicher 200 kann auch in diesem Ausführungsbeispiel durch andere ähnliche Vorrichtungen (wie beispielsweise ein RS-Latch) ausgebildet sein, die ausgebildet sind, ein Eingangssignal Q3 zu speichern und am Signalausgang 5 als Ausgangssignal Q5 bereitzustellen. Die Signalverarbeitungsvorrichtung 500 ist auch in diesem Ausführungsbeispiel nicht auf die konkrete Schaltung und die dort verwendeten Pegel beschränkt. Es ist vielmehr möglich, die Signalverarbeitungsvorrichtung 500 derart zu modifizieren, dass deren Funktion trotz Verwendung anderer Pegel (Null statt Eins) erhalten bliebt. Figur 4 zeigt eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung. Thus, if there is a time coincidence of the input signals S1, S2 and the AND gate 30 outputs a corresponding logical value (here a logical one), this output signal is stored in the latch 200 (analogous to Figure 2) and permanently at the signal output 5 (up to a Reset via the control line 3) abut. The latch 200 may also be formed in this embodiment by other similar devices (such as an RS latch) configured to store an input signal Q3 and provide it at the signal output 5 as an output Q5. The signal processing device 500 is not limited in this embodiment, the specific circuit and the levels used there. Rather, it is possible to modify the signal processing device 500 such that its function remains despite using other levels (zero instead of one). FIG. 4 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
Die Messvorrichtung 600 zur präzisen Laufzeitmessung weist einen ersten Messeingang 601 für ein erstes Eingangssignal S1 und einen zweiten Messeingang 602 für ein zweites Eingangssignal S2 auf. Weiterhin umfasst die Messvorrichtung 600 eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen 500, deren Signaleingänge 1 und 2 jeweils über die Signalleitungen 61 1 und 612 an die Messeingänge 601 und 602 gekoppelt sind. Dabei breiten sich die Eingangssignale S1 und S2 in den parallel zueinander verlaufenden Signalleitungen 61 1 und 612 in entgegengesetzter Richtung aus. Weiterhin umfasst die Messvorrichtung 600 einen Steuereingang 603, über den ein Steuersignal zum Zurücksetzen und Aktivieren des Signalspeichers 200 (Fig. 2 und 3) eingespeist werden kann. Dafür ist der Steuereingang 603 der Messvorrichtung 600 mit den Steuereingängen 3 der Signalverarbeitungsvorrichtungen 500 gekoppelt. Weiterhin umfasst die Messvorrichtung 600 eine Auswerteeinheit 700, die mit den Signalausgängen 5 (Fig. 2 und 3) der Signalverarbeitungsvorrichtungen 500 gekoppelt ist. Vorzugsweise sind die Signalverarbeitungsvorrichtungen 500 entlang der Signalleitungen 61 1 , 612 äquidistant angeordnet.  The measuring device 600 for precise transit time measurement has a first measuring input 601 for a first input signal S1 and a second measuring input 602 for a second input signal S2. Furthermore, the measuring device 600 comprises a multiplicity of signal processing devices 500 according to the invention whose signal inputs 1 and 2 are respectively coupled to the measuring inputs 601 and 602 via the signal lines 61 1 and 612. In this case, the input signals S1 and S2 propagate in the mutually parallel signal lines 61 1 and 612 in the opposite direction. Furthermore, the measuring device 600 comprises a control input 603, via which a control signal for resetting and activating the signal memory 200 (FIGS. 2 and 3) can be fed. For this purpose, the control input 603 of the measuring device 600 is coupled to the control inputs 3 of the signal processing devices 500. Furthermore, the measuring device 600 comprises an evaluation unit 700, which is coupled to the signal outputs 5 (FIGS. 2 and 3) of the signal processing devices 500. Preferably, the signal processing devices 500 are arranged equidistantly along the signal lines 61 1, 612.
Zwar lässt sich aus dem jeweiligen Ausgangssignalen Q5 (Fig. 2 und 3) einer Signalverarbeitungsvorrichtungen 500 nicht bestimmen, welches der beiden Eingangssignale S1 und S2 an der jeweiligen Signalverarbeitungsvorrichtung 500 zuerst eingegangen ist, jedoch lässt sich aus dem Ausgangssignal Q5 erfindungsgemäß bestimmen, ob beide Eingangssignale S1 und S2 innerhalb eines sehr kurzen Zeitfensters (kleiner oder gleich 100 ps) eingegangen sind.  Although it is not possible to determine from the respective output signals Q5 (FIGS. 2 and 3) of a signal processing device 500 which of the two input signals S1 and S2 at the respective signal processing device 500 has been received first, it is possible to determine from the output signal Q5 whether both input signals S1 and S2 have entered within a very short time window (less than or equal to 100 ps).
Werden die Eingangssignale S1 und S2 nahezu zeitgleich in die Messeingänge 601 und 602 eingespeist, kann die zeitliche Differenz der Eingangssignale S1 und S2 bei ausreichender Länge der Signalleitungen 61 1 und 612 und ausreichender Anzahl der Signalverarbeitungsvorrichtungen 500 mit hoher Präzision bestimmt werden, weil lediglich ein Teil der Signalverarbeitungsvorrichtungen 500 ein mit einer Gleichzeitigkeit korrespondierendes Ausgangssignal Q5 ausgeben werden. Aus der Position dieser Signalverarbeitungsvorrichtungen 500 kann die zeitliche Differenz der Eingangssignale S1 und S2 dann mit hoher Präzision bestimmt werden.  When the input signals S1 and S2 are fed into the measurement inputs 601 and 602 at almost the same time, the time difference of the input signals S1 and S2 with sufficient length of the signal lines 61 1 and 612 and sufficient number of the signal processing devices 500 can be determined with high precision because only a part the signal processing devices 500 will output a simultaneity output signal Q5. From the position of these signal processing devices 500, the time difference of the input signals S1 and S2 can then be determined with high precision.
Im oberen Bereich der Fig. 4 wird das Eingangssignal S1 aufgrund des kürzeren Leitungsweges 61 1 zu den dort angeordneten Signalverarbeitungsvorrichtungen 500 zuerst eingehen, wobei das Eingangssignal S2 zeitlich später außerhalb des Koinzidenzintervalls eingeht. Das bedeutet, dass das zuerst eingehende Eingangssignal S1 kein entsprechendes Ausgangssignal (logische Eins in Fig. 2 und 3) hervorrufen kann, weil das spätere Eingangssignal S2 nicht innerhalb von 100 ps nach Eingang des Eingangssignals S2 eingeht. Daher werden die Signalausgänge 5 im oberen Teil der Messvorrichtung 600 eine Null ausgeben. In the upper area of FIG. 4, the input signal S1 will first arrive due to the shorter conduction path 61 1 to the signal processing devices 500 arranged there, wherein the input signal S2 will be out of time later Coincidence interval is received. This means that the first incoming input signal S1 can not produce a corresponding output signal (logical one in FIGS. 2 and 3) because the later input signal S2 does not arrive within 100 ps after the input signal S2 has been input. Therefore, the signal outputs 5 in the upper part of the measuring device 600 will output a zero.
In gleicher Weise wird im unteren Bereich der Fig. 4 das Eingangssignal S2 aufgrund des kürzeren Leitungsweges 612 zu den dort angeordneten Signalverarbeitungsvorrichtungen 500 deutlich vor dem Eingangssignal S1 eingehen, so dass nachfolgend kein entsprechendes Ausgangssignal (logische Eins in Fig. 2 und 3) hervorgerufen werden kann. Daher werden die Signalausgänge 4 im unteren Teil der Messvorrichtung 600 ebenfalls eine Null ausgeben.  In the same way, in the lower region of FIG. 4, the input signal S2 due to the shorter conduction path 612 to the signal processing devices 500 arranged there is received significantly before the input signal S1, so that subsequently no corresponding output signal (logical one in FIGS. 2 and 3) is produced can. Therefore, the signal outputs 4 in the lower part of the measuring device 600 will also output a zero.
In denjenigen Signalverarbeitungsvorrichtungen 500, in die die beiden Eingangssignale S1 und S2 höchst gleichzeitig eingehen, also mit einer zeitlichen Differenz kleiner als 100 ps, werden die jeweiligen Signalspeicher der Signalverarbeitungsvorrichtungen 500 ein entsprechendes Ausgangssignal (logische Eins in Fig. 2 und 3) speichern. In diesen Bereichen werden die Signalausgänge 5 der Messvorrichtung 600 also eine logische Eins ausgeben.  In those signal processing devices 500 in which the two input signals S1 and S2 arrive at the same time, ie with a time difference smaller than 100 ps, the respective signal memories of the signal processing devices 500 will store a corresponding output signal (logical one in FIGS. 2 and 3). In these areas, the signal outputs 5 of the measuring device 600 will thus output a logical one.
Aus der Position derjenigen Signalverarbeitungsvorrichtungen 500 entlang der Signalleitungen 61 1 , 612, die eine Eins ausgeben, kann mittels der Auswerteeinheit 700 auf eine zeitliche Differenz der Eingangssignale S1 und S2 an den jeweiligen Messeingänge 601 und 602 mit sehr hoher Genauigkeit (kleiner als 100 ps) bestimmt werden. From the position of those signal processing devices 500 along the signal lines 61 1, 612, which output a one, can by means of the evaluation unit 700 on a temporal difference of the input signals S1 and S2 at the respective measuring inputs 601 and 602 with very high accuracy (less than 100 ps) be determined.
Bezugszeichenliste LIST OF REFERENCE NUMBERS
1 Signaleingang der Signalverarbeitungsvorrichtung  1 signal input of the signal processing device
2 Signaleingang der Signalverarbeitungsvorrichtung  2 signal input of the signal processing device
3 Steuereingang der Signalverarbeitungsvorrichtung  3 control input of the signal processing device
4 Signalausgang des Signalvergleichers/ Signaleingang des Signalspeichers 4 signal output of the signal comparator / signal input of the latch
5 Signalausgang der Signalverarbeitungsvorrichtung 5 signal output of the signal processing device
10 erstes Logikgatter  10 first logic gate
1 1 Signaleingang des ersten Logikgatters  1 1 Signal input of the first logic gate
12 Signaleingang des ersten Logikgatters  12 signal input of the first logic gate
13 Signalausgang des ersten Logikgatters  13 Signal output of the first logic gate
20 zweites Logikgatter  20 second logic gate
21 Signaleingang des zweiten Logikgatters  21 Signal input of the second logic gate
22 Signaleingang des zweiten Logikgatters  22 signal input of the second logic gate
23 Signalausgang des zweiten Logikgatters  23 Signal output of the second logic gate
30 drittes Logikgatter  30 third logic gate
31 Signaleingang des dritten Logikgatters  31 Signal input of the third logic gate
32 Signaleingang des dritten Logikgatters  32 signal input of the third logic gate
33 Signalausgang des dritten Logikgatters  33 Signal output of the third logic gate
40 viertes Logikgatter  40 fourth logic gate
41 Signaleingang des vierten Logikgatters  41 signal input of the fourth logic gate
42 Signaleingang des vierten Logikgatters  42 signal input of the fourth logic gate
43 Signalausgang des vierten Logikgatters  43 Signal output of the fourth logic gate
44 Signalinverter  44 signal inverters
50 fünftes Logikgatter  50 fifth logic gate
51 Signaleingang des fünften Logikgatters  51 signal input of the fifth logic gate
52 Signaleingang des fünften Logikgatters  52 signal input of the fifth logic gate
53 Signalausgang des fünften Logikgatters  53 Signal output of the fifth logic gate
54 Signalinverter  54 signal inverters
60 Signalinverter mit Signalverzögerungselement  60 signal inverter with signal delay element
61 Ausgang des Signalinverters  61 Output of the signal inverter
70 Signalinverter mit Signalverzögerungselement  70 signal inverter with signal delay element
71 Ausgang des Signalinverters  71 Output of the signal inverter
100 Signalvergleicher  100 signal comparators
200 Signalspeicher  200 latches
300 Signalpulserzeuger / Signalverarbeitungseinheit  300 signal pulse generator / signal processing unit
400 Signalpulserzeuger / Signalverarbeitungseinheit  400 signal pulse generator / signal processing unit
500 Signalverarbeitungsvorrichtung  500 signal processing device
600 Messvorrichtung  600 measuring device
601 erster Messeingang  601 first fair entrance
602 zweiter Messeingang  602 second fair entrance
603 Steuerleitung  603 control line
61 1 Signalleitung  61 1 signal line
612 Signalleitung  612 signal line
700 Auswerteeinheit 700 evaluation unit
S1 erstes Eingangssignal S2 zweites Eingangssignal S1 first input signal S2 second input signal
Q1 Ausgangssignal des ersten Signalpulserzeugers (bzw. der ersten Q1 Output signal of the first signal pulse generator (or the first signal generator)
Signalverarbeitungseinheit) Signal processing unit)
Q2 Ausgangssignal des zweiten Signalpulserzeugers (bzw. der zweitenQ2 Output signal of the second signal pulse generator (or the second
Signalverarbeitungseinheit) Signal processing unit)
Q3 Eingangssignal des Signalspeichers Q3 Input signal of the latch
Q5 Ausgangssignal des Signalspeichers Q5 Output signal of the latch

Claims

Patentansprüche claims
1 . Signalverarbeitungsvorrichtung (500) zur Verarbeitung von digitalen Signalen (S1 , S2), umfassend: 1 . A signal processing apparatus (500) for processing digital signals (S1, S2), comprising:
einen Signalvergleicher (100) mit einem ersten Signaleingang (1 ) für ein erstes Eingangssignal (S1 ), einem zweiten Signaleingang (2) für ein zweites Eingangssignal (S2), einem Signalausgang (33) für ein Ausgangssignal (Q3), einen Signalspeicher (200) mit einem Signaleingang (41 ) für ein Eingangssignal (Q3), einem Signalausgang (5) für ein Ausgangssignal (Q5), wobei der Signalspeicher (200) ausgebildet ist, ein Eingangssignal (Q3) zu speichern und am Signalausgang (5) als Ausgangssignal (Q5) bereitzustellen,  a signal comparator (100) having a first signal input (1) for a first input signal (S1), a second signal input (2) for a second input signal (S2), a signal output (33) for an output signal (Q3), a latch (200 ) having a signal input (41) for an input signal (Q3), a signal output (5) for an output signal (Q5), wherein the latch (200) is adapted to store an input signal (Q3) and at the signal output (5) as an output signal To provide (Q5)
wobei der Signaleingang (41 ) des Signalspeichers (200) mit dem Signalausgang (33) des Signalvergleichers (100) gekoppelt ist,  wherein the signal input (41) of the latch (200) is coupled to the signal output (33) of the signal comparator (100),
dadurch gekennzeichnet, dass  characterized in that
der Signalvergleicher (100) einen ersten Signalpulserzeuger (300), einen zweiten Signalpulserzeuger (400) und ein Logikgatter (30) mit einem ersten Signaleingang (31 ), einem zweiten Signaleingang (32) und einem Signalausgang (33) aufweist,  the signal comparator (100) has a first signal pulse generator (300), a second signal pulse generator (400) and a logic gate (30) having a first signal input (31), a second signal input (32) and a signal output (33),
wobei der erste Signalpulserzeuger (300) ausgebildet ist, einen ersten Signalpuls (P1 ) in Abhängigkeit eines Signalübergangs des ersten Eingangssignals (S1 ) zu generieren, und der zweite Signalpulserzeuger (400) ausgebildet ist, einen zweiten Signalpuls (P2) in Abhängigkeit eines Signalübergangs des zweiten Eingangssignals (S2) zu generieren,  wherein the first signal pulse generator (300) is designed to generate a first signal pulse (P1) in response to a signal transition of the first input signal (S1), and the second signal pulse generator (400) is designed to generate a second signal pulse (P2) in response to a signal transition of the signal generate second input signal (S2),
wobei der erste Signaleingang (31 ) des Logikgatters (30) mit einem Signalausgang (13) des ersten Signalpulserzeugers (300) und der zweite Signaleingang (32) des Logikgatters (30) mit einem Signalausgang (23) des zweiten Signalpulserzeugers (400) verbunden sind.  wherein the first signal input (31) of the logic gate (30) having a signal output (13) of the first signal pulse generator (300) and the second signal input (32) of the logic gate (30) to a signal output (23) of the second signal pulse generator (400) are connected ,
2. Signalverarbeitungsvorrichtungseinrichtung (500) nach Anspruch 1 , 2. Signal processing device (500) according to claim 1,
wobei der erste Signalimpulserzeuger (300) einen ersten Signalinverter (60) und ein erstes Logikgatter (10) umfasst, wobei der erste Signalinverter (60) einen Signaleingang, ein erstes Signalverzögerungselement und einen Signalausgang (61 ) umfasst, und das erste Logikgatter (10) einen ersten Signaleingang (1 1 ), einen zweiten Signaleingang (12) und einen Signalausgang (13) aufweist, wobei der Signaleingang des ersten Signalinverters (60) und der zweite Signaleingang (12) des erstes Logikgatters (10) mit dem ersten Signaleingang (1 ) der Signalverarbeitungsvorrichtungseinrichtung (500) verbunden sind. wherein the first signal pulse generator (300) comprises a first signal inverter (60) and a first logic gate (10), the first signal inverter (60) comprising a signal input, a first signal delay element and a signal output (61), and the first logic gate (10). a first Signal input (1 1), a second signal input (12) and a signal output (13), wherein the signal input of the first signal inverter (60) and the second signal input (12) of the first logic gate (10) to the first signal input (1) of Signal processing device (500) are connected.
3. Signalverarbeitungsvorrichtungseinrichtung (500) nach mindestens einem der vorhergehenden Ansprüche, 3. Signal processing device (500) according to at least one of the preceding claims,
wobei der zweite Signalimpulserzeuger (400) einen zweiten Signalinverter (70) und ein zweites Logikgatter (20) umfasst, wobei der zweite Signalinverter (70) einen Signaleingang, ein zweites Signalverzögerungselement und einen Signalausgang (71 ) umfasst, und das zweite Logikgatter (20) einen ersten Signaleingang (21 ), einen zweiten Signaleingang (22) und einen Signalausgang (23) aufweist, wobei der Signaleingang des zweiten Signalinverters (70) und der zweite Signaleingang (22) des zweiten Logikgatters (20) mit dem zweiten Signaleingang (2) der Signalverarbeitungsvorrichtungseinrichtung (500) verbunden sind.  wherein the second signal pulse generator (400) comprises a second signal inverter (70) and a second logic gate (20), wherein the second signal inverter (70) comprises a signal input, a second signal delay element and a signal output (71), and the second logic gate (20). a signal input of the second signal inverter (70) and the second signal input (22) of the second logic gate (20) to the second signal input (2) the signal processing device (500) are connected.
4. Signalverarbeitungsvorrichtung (500) zur Verarbeitung von digitalen Signalen (S1 , S2), umfassend: 4. A signal processing device (500) for processing digital signals (S1, S2), comprising:
eine erste Signalverarbeitungseinheit (300) mit einem ersten Signaleingang (1 ) für ein erstes Eingangssignal (S1 ), einem zweiten Signaleingang (2) für ein zweites Eingangssignal (S2) und einem Signalausgang (13) für ein erstes Ausgangssignal (Q1 );  a first signal processing unit having a first signal input for a first input signal, a second signal input for a second input signal and a signal output for a first output signal;
eine zweite Signalverarbeitungseinheit (400) mit einem ersten Signaleingang (1 ) für das erste Eingangssignal (S1 ), einem zweiten Signaleingang (2) für das zweite Eingangssignal (S2) und einem Signalausgang (23) für ein zweites Ausgangssignal (Q2);  a second signal processing unit (400) having a first signal input (1) for the first input signal (S1), a second signal input (2) for the second input signal (S2) and a signal output (23) for a second output signal (Q2);
ein Logikgatter (30) mit einem ersten Signaleingang (31 ), einem zweiten Signaleingang (32) und einem Signalausgang (33), wobei der Signalausgang (13) der ersten Signalverarbeitungseinheit (300) mit dem ersten Signaleingang (31 ) des Logikgatters (30) und der Signalausgang (23) der zweiten Signalverarbeitungseinheit (400) mit dem zweiten Signaleingang (32) des Logikgatters (30) gekoppelt sind; a logic gate (30) having a first signal input (31), a second signal input (32) and a signal output (33), the signal output (13) of the first signal processing unit (300) being connected to the first signal input (31) of the logic gate (30) and the signal output (23) of the second Signal processing unit (400) are coupled to the second signal input (32) of the logic gate (30);
einen Signalspeicher (200) mit einem Signaleingang (41 ) für ein Eingangssignal (Q3), einem Signalausgang (5) für ein Ausgangssignal (Q5), wobei der Signalspeicher (200) ausgebildet ist, ein Eingangssignal (Q3) zu speichern und am Signalausgang (5) als Ausgangssignal (Q5) bereitzustellen,  a latch (200) having a signal input (41) for an input signal (Q3), a signal output (5) for an output signal (Q5), wherein the latch (200) is adapted to store an input signal (Q3) and at the signal output ( 5) as output signal (Q5),
wobei der Signaleingang (41 ) des Signalspeichers (200) mit Signalausgang (33) des Logikgatters (30) gekoppelt ist,  the signal input (41) of the latch (200) being coupled to the signal output (33) of the logic gate (30),
dadurch gekennzeichnet, dass  characterized in that
die erste Signalverarbeitungseinheit (300) ein erstes Signalverzögerungselement (60) und die zweite Signalverarbeitungseinheit (400) ein zweites Signalverzögerungselement (70) aufweist, wobei eines der Signalverzögerungselemente (60, 70) mit dem ersten Signaleingang (1 ) und das andere der Signalverzögerungselemente (60, 70) mit dem zweiten Signaleingang (2) gekoppelt ist.  the first signal processing unit (300) has a first signal delay element (60) and the second signal processing unit (400) has a second signal delay element (70), one of the signal delay elements (60, 70) being connected to the first signal input (1) and the other of the signal delay elements (60 , 70) is coupled to the second signal input (2).
5. Signalverarbeitungsvorrichtungseinrichtung (500) nach Anspruch 4, 5. Signal processing device (500) according to claim 4,
wobei das erste Signalverzögerungselement (60) als erster logischer Inverter ausgebildet ist und/oder das zweite Signalverzögerungselement (70) als zweiter logischer Inverter ausgebildet ist.  wherein the first signal delay element (60) is designed as a first logic inverter and / or the second signal delay element (70) is designed as a second logic inverter.
6. Signalverarbeitungsvorrichtungseinrichtung (500) nach einem der Ansprüche 4 und 5, 6. signal processing device (500) according to any one of claims 4 and 5,
wobei die erste Signalverarbeitungseinheit (300) ein erstes Logikgatter (10) umfasst, wobei der erste Signalverzögerungselement (60) einen Signaleingang und einen Signalausgang (61 ) umfasst, und das erste Logikgatter (10) einen ersten Signaleingang (1 1 ), einen zweiten Signaleingang (12) und einen Signalausgang (13) aufweist, wobei der Signaleingang des ersten Signalverzögerungselements (60) mit dem ersten Signaleingang (1 ) der Signalverarbeitungsvorrichtungseinrichtung (500) und der zweite Signaleingang (12) des ersten Logikgatters (10) mit dem zweiten Signaleingang (2) der Signalverarbeitungsvorrichtungseinrichtung (500) verbunden sind. wherein the first signal processing unit (300) comprises a first logic gate (10), the first signal delay element (60) comprising a signal input and a signal output (61), and the first logic gate (10) having a first signal input (11), a second signal input (12) and a signal output (13), wherein the signal input of the first signal delay element (60) with the first signal input (1) of the signal processing device (500) and the second signal input (12) of the first logic gate (10) with the second signal input ( 2) of the signal processing device (500) are connected.
7. Signalverarbeitungsvorrichtungseinrichtung (500) nach einem der Ansprüche 4 bis 6, 7. signal processing device (500) according to any one of claims 4 to 6,
wobei die zweite Signalverarbeitungseinheit (400) ein zweites Logikgatter (20) umfasst, wobei der zweite Signalverzögerungselement (70) einen Signaleingang und einen Signalausgang (71 ) umfasst, und das zweite Logikgatter (20) einen ersten Signaleingang (21 ), einen zweiten Signaleingang (22) und einen Signalausgang (23) aufweist, wobei der Signaleingang des ersten Signalverzögerungselements (70) mit dem zweiten Signaleingang (2) der Signalverarbeitungsvorrichtungseinrichtung (500) und der zweite Signaleingang (22) des zweiten Logikgatters (20) mit dem ersten Signaleingang (1 ) der Signalverarbeitungsvorrichtungseinrichtung (500) verbunden sind.  wherein the second signal processing unit (400) comprises a second logic gate (20), wherein the second signal delay element (70) comprises a signal input and a signal output (71), and the second logic gate (20) comprises a first signal input (21), a second signal input (20). 22) and a signal output (23), wherein the signal input of the first signal delay element (70) to the second signal input (2) of the signal processing device (500) and the second signal input (22) of the second logic gate (20) to the first signal input (1 ) of the signal processing device (500) are connected.
8. Signalverarbeitungsvorrichtungseinrichtung (500) nach mindestens einem der vorhergehenden Ansprüche, wobei der Signalspeicher (200) einen Steuereingang (3) zum Zurücksetzen des Signalspeichers (200) aufweist. 8. Signal processing device (500) according to at least one of the preceding claims, wherein the latch (200) has a control input (3) for resetting the latch (200).
9. Signalverarbeitungsvorrichtungseinrichtung (500) nach mindestens einem der vorhergehenden Ansprüche, 9. signal processing device (500) according to at least one of the preceding claims,
wobei der Signalspeicher (200) ein viertes Logikgatter (40) und ein fünftes Logikgatter (50) umfasst, wobei das vierte Logikgatter (40) einen ersten Signaleingang (41 ), einen zweiten Signaleingang (42) und einen Signalausgang (43) aufweist und das fünfte Logikgatter (50) einen ersten Signaleingang (51 ), einen zweiten Signaleingang (52) und einen Signalausgang (53) aufweist.  wherein the latch (200) comprises a fourth logic gate (40) and a fifth logic gate (50), the fourth logic gate (40) having a first signal input (41), a second signal input (42) and a signal output (43); fifth logic gate (50) has a first signal input (51), a second signal input (52) and a signal output (53).
10. Messvorrichtung (600) zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale (S1 , S2) mit einem ersten Messeingang (601 ) und einer Signalleitung (61 1 ) für ein erstes Eingangssignal (S1 ) und einem zweiten Messeingang (602) und einer Signalleitung (612) für ein zweites Eingangssignal (S2), umfassend: 10. Measuring device (600) for the high-precision transit time measurement of at least two digital input signals (S1, S2) having a first measuring input (601) and a signal line (61 1) for a first input signal (S1) and a second measuring input (602) and a signal line ( 612) for a second input signal (S2), comprising:
eine Vielzahl von Signalverarbeitungsvorrichtungen (500) nach einem der vorhergehenden Ansprüche, wobei jeweils der erste Signaleingang (1 ) der Signalverarbeitungsvorrichtungen (500) mit der Signalleitung (61 1 ) für das erste Eingangssignal (S1 ) und jeweils der zweite Signaleingang (2) der Signalverarbeitungsvorrichtungen (500) mit der Signalleitung (612) für das zweite Eingangssignal (S2) verbunden sind, a plurality of signal processing devices (500) according to any one of the preceding claims, wherein in each case the first signal input (1) of the signal processing devices (500) with the signal line (61 1) for the first input signal (S1) and respectively the second signal input (2) of the signal processing devices (500) with the signal line (612) for the second input signal (S2) are connected,
wobei die jeweiligen Signaleingänge (1 , 2) der Signalverarbeitungsvorrichtungen (500) die Signalleitungen (61 1 , 612) jeweils nacheinander kontaktieren, und  wherein the respective signal inputs (1, 2) of the signal processing devices (500) contact the signal lines (61 1, 612) one after the other, and
wobei die Signalausbreitungsrichtung der Signalleitung (61 1 ) für das erste Eingangssignal (S1 ) entgegengesetzt zur Signalausbreitungsrichtung der Signalleitung (612) für das zweite Eingangssignal (S2) verläuft.  wherein the signal propagation direction of the signal line (61 1) for the first input signal (S1) is opposite to the signal propagation direction of the signal line (612) for the second input signal (S2).
Messvorrichtung (600) nach Anspruch 10, wobei die Signalausgänge (5) der Signalverarbeitungsvorrichtungen (500) mit einer Auswerteeinheit (700) verbunden sind, wobei die Auswerteeinheit (700) ausgebildet ist, aus den Ausgangssignalen (Q5) der Signalverarbeitungsvorrichtungen (500) einen Laufzeitunterschied zwischen dem ersten Eingangssignal (S1 ) und dem zweiten Eingangssignal (S2) zu bestimmen. Measuring device (600) according to claim 10, wherein the signal outputs (5) of the signal processing devices (500) are connected to an evaluation unit (700), wherein the evaluation unit (700) is adapted to make a delay difference from the output signals (Q5) of the signal processing devices (500) between the first input signal (S1) and the second input signal (S2).
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