DE102007009371A1 - Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens - Google Patents

Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens Download PDF

Info

Publication number
DE102007009371A1
DE102007009371A1 DE102007009371A DE102007009371A DE102007009371A1 DE 102007009371 A1 DE102007009371 A1 DE 102007009371A1 DE 102007009371 A DE102007009371 A DE 102007009371A DE 102007009371 A DE102007009371 A DE 102007009371A DE 102007009371 A1 DE102007009371 A1 DE 102007009371A1
Authority
DE
Germany
Prior art keywords
capillary
braid
substrate
adhesive
fiber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102007009371A
Other languages
English (en)
Inventor
André Dr. Hanke
Helmuth Hermann
Michael Dunkel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102007009371A priority Critical patent/DE102007009371A1/de
Publication of DE102007009371A1 publication Critical patent/DE102007009371A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/029—Woven fibrous reinforcement or textile
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Montage von Chips auf Substraten unter Verwendung eines Klebemittels sowie ein Kapillargeflecht zur Durchführung des Verfahrens. Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Montage von Chips auf Substraten mit einem geeigneten Klebemittel zu schaffen, welches die Nachteile des Standes der Technik beseitigt. Erreicht wird das dadurch, dass ein Kapillargeflecht auf dem Substrat mit einem dünnflüssigen Kleber teilweise oder vollständig getränkt wird und dass nachfolgend ein oder mehrere Chips auf das Kapillargeflecht aufgesetzt werden. Das Kapillargeflecht besteht aus Lagen von in unterschiedlicher Richtung ausgerichteten Fasern, die mit dem dünnflüssigen Kleber tränkbar sind.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Montage von Chips auf Substraten unter Verwendung eines Klebemittels. Die Erfindung betrifft ferner ein Kapillargeflecht zur Durchführung des Verfahrens.
  • Die Befestigung eines Chips auf einem Substrat, z. B. auf einer gedruckten Leiterplatte (PCB) oder auf einem Keramiksubstrat, erfolgt üblicherweise mittels einer stoffschlüssigen Klebeverbindung, die mittels des so genannten Diebondens (Chipbonden) ausgeführt wird. Dieses Diebonden kann mit unterschiedlichen Montagemethoden mittels eines so genannten Chipbonders ausgeführt werden.
  • Solche Montagemethoden sind das Aufbringen eines Klebers auf den Chipbondbereich des Substrates durch Kleberdruck oder durch Dispensen und nachfolgendes Aufsetzen (Diebonden) des Chips mit einer vorgegebenen Andruckkraft. Als Klebstoffe kommen in der Regel Epoxidharz oder auch Silikon- oder Acrylharz in Betracht. Auch B-Stage-Verfahren werden eingesetzt, bei denen der verwendete Klebstoff mehrere Zustande einnehmen kann, indem er z. B. nach dem Auftrag thermisch vorgehärtet wird. Nach dem Aufsetzen des Chips wird der Klebstoff endgültig durch Vernetzen ausgehärtet.
  • Beim B-Stage-Kleberdruck wird der B-Stage-Kleber im pastenförmigen Zustand über eine Schablone gedruckt und danach mit einem Ofenprozess in den so genannten „B-Stage"-Zustand, also einen formstabilen und vorgehärteten Zustand, überführt. In diesem Zustand erfolgt dann das Aufsetzen des Chips. Nach diesem Chipbond-Prozess wird ein zweiter thermischer Prozess ausgeführt, in dem der Kleber endgültig ausgehärtet wird. Es erfolgt dabei eine vollständige Vernetzung des Klebers, woraufhin keine Verflüssigung mehr möglich ist.
  • Beim Dispensen wird ein dünnflüssiger Kleber auf dem Substrat an den entsprechend vorgesehenen Chippositionen über eine oder mehrere Kanülen aufgebracht. Danach wird der Chip aufgesetzt und der Kleber nachfolgend in einem thermischen Prozess (Curing-Prozess) ausgehärtet, d. h. vernetzt.
  • Bei einer anderen Montagemethode wird anstelle des Klebers ein Klebeband (Tape) auf den Chipbondbereich des Substrates geklebt und anschließend der Chip gebondet. Das Klebeband kann dabei von einer Vorratsrolle zugeführt und vor oder während des Aufklebens zerschnitten werden. Alternativ werden auch Substrate verwendet, die von Seiten der Hersteller bereits mit Klebebandstücken versehen sind. Nach dem Aufsetzen der Chips kann in Abhängigkeit von Prozess und Material eine Aushärtung in einem thermischen Prozess (Curing-Prozess) erfolgen.
  • Ein mit dieser Montagemethode etwa vergleichbares Verfahren geht aus der US 2006/0131067 A1 hervor, bei dem die Haftung zwischen den einzelnen Komponenten Leiterplatte und Halbleiterchip verbessert werden soll. Zu diesem Zweck wird ein Prepreg (vorgeformtes Element) auf der obersten Verdrahtungsebene des Substrates aufgebracht und der Chip auf der Rückseite des Prepregs mit einem zusätzlichen Adhesive (Kleber) befestigt. Das hierfür verwendete lagerfähige Prepreg kann aus einem mit Harz getränkten Gewebe oder einer Matte bestehen, das durch Thermokompression hergestellt worden ist und das für die spätere Verwendung lagerfähig ist.
  • Eine weitere Montagemethode besteht darin, einen Kleber-Film bereits im Waferniveau aufzubringen, also vor dem Vereinzeln des Wafers in einzelne Chips. Dieser Kleber-Film wird auch als D-DAF (Dicing-Die Attach Film) bezeichnet.
  • Als Alternative zum Aufbringen von Tapes direkt auf das Substrat gibt es auch breite Klebebänder (Tapes) auf Vorratsrollen, die auf den noch ungesägten Wafer auflaminiert werden. Optional ist abhängig vom Prozess und Material nach der Laminierung eine Aushärtung in einem thermischen Prozess möglich.
  • Es hat sich allerdings gezeigt, dass eine optimale Prozessbeherrschung bei allen genannten Montagemethoden derzeit schwer realisierbar ist. Es sind in jedem Fall aufwändige Versuchsreihen notwendig, bis akzeptable Ergebnisse erzielt werden können.
  • Probleme bereitet beispielsweise der schwer kontrollierbare Kleberfluss beim Druck bzw. Dispensen des Klebers. D. h., der Kleber kann über den Chiprand austreten und es können blasenförmige Hohlräume an der Übergangsfläche zwischen Kleber und Chip verbleiben. Insbesondere diese blasenförmigen Hohlräume können zu einer Delaminierung bis hin zum Komplettausfall in der Applikation führen. Weiterhin ist auch das Erzeugen einer immer gleichmäßigen Kleberdicke (BLT – Bond Line Thickness), insbesondere bei dünnflüssigen Klebern, schwierig zu beherrschen.
  • Die Bildung von Hohlräumen und Blasen an den profilierten Oberflächen der Verbindungspartner (Chip/Substrat) beim Chipbonden kann durch den Einsatz relativ dünnflüssiger Kleber mit hoher Viskosität vermieden werden. Dem Einsatz derartiger Kleber steht der schwer zu kontrollierende Kleberfluss entgegen. An den Chipkanten kann zu viel oder zu wenig Kleberfluss auftreten, wobei ein Austreten des Klebers über den Chiprand hinaus bis zu Kleberkontaminationen an verbotenen Stellen möglich ist. Auch kann die Gleichmäßigkeit des Klebers an allen Chipkanten nicht gewährleistet werden.
  • Werden substratseitige Kleber-Tapes (pre-cut-tapes/vorgeschnittene Tapes) oder Kleberfilme (D-DAF) eingesetzt, die bereits auf Waferniveau aufgebracht werden, ergeben sich erhebliche Schwierigkeiten beim Erzeugen von optimalen Übergangsoberflächen. Die profilierten Oberflächen der Verbindungspartner (Chip und Substrat) werden aufgrund der plastischen Eigenschaften des Tapes/Filmes nicht vollständig bedeckt, so dass Lufteinschlüsse, Blasen und unlaminierte Flächen entstehen.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Montage von Chips auf Substraten zu schaffen, welches die Nachteile des Standes der Technik beseitigt. Der Erfindung liegt ferner die Aufgabe zugrunde, ein zur Durchführung des Verfahrens geeignetes Klebemittel zu schaffen.
  • Die Aufgabe wird dadurch gelöst, dass ein Kapillargeflecht auf dem Substrat mit einem dünnflüssigen Kleber teilweise oder vollständig getränkt wird und dass nachfolgend ein oder mehrere Chips auf das Kapillargeflecht aufgesetzt werden.
  • Das Anfüllen des Kapillargeflechtes mit dem Kleber kann einfach durch Dispensen mittels einer Kanüle oder einem Dispenser erfolgen, wobei der Kleber in vorgegebener Menge in mindestens einem Kleberpunkt innerhalb der Chipbondposition durch Dispensen aufgebracht wird. Selbstverständlich sind auch andere Verfahren zum Aufbringen des Klebers geeignet, sofern Kleber in genügender Menge zur Verfügung gestellt werden kann.
  • In einer Ausgestaltung der Erfindung wird das Kapillargeflecht vor dem Füllen mit dem Kleber auf dem Substrat befestigt, was einfach durch Kleben erfolgen kann.
  • In einer anderen Ausgestaltung der Erfindung wird das Kapillargeflecht in die auf dem Substrat, im Falle einer gedruckten Leiterplatte, befindliche Abschlusslackschicht eingebunden. Damit erübrigt sich ein gesonderter Kleberauftrag zum Anheften des Kapillargeflechtes.
  • Eine weitere Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass das Kapillargeflecht Bestandteil des Fasergeflechtes des Substrates ist. So kann das Kapillargeflecht eine Hochwölbung des darunter im Substrat befindlichen Fasergeflechtes sein.
  • Schließlich kann das Kapillargeflecht in der Chipbondposition durch Entfernen des Bindemittels im Substrat frei gelegt werden, wobei die frei gelegte Fläche vorzugsweise größer ist, als der Umriss des zu montierenden Chips.
  • Das Kapillargeflecht kann im erforderlichen Umfang durch Ätzen frei gelegt werden.
  • In einer speziellen Ausgestaltung der Erfindung wird das Substrat in der Chipbondposition mit einer Aussparung versehen, die im Umriss größer ist, als der Umriss des zu montierenden Chips. In der Tiefe sollte die Aussparung so gestaltet sein, dass das Kapillargeflecht in diese eingelegt werden kann. Anschließend wird das Kapillargeflecht mit dem Kleber getränkt. In dieser Ausgestaltung der Erfindung kann auf das zusätzliche Ankleben des Kapillargeflechtes vor dem Tränken mit dem Kleber verzichtet werden.
  • In Fortführung der Erfindung wird der Chip beim Chipbondvorgang in der Chipbondposition mit einer vorgegebenen Andruckkraft unter gleichzeitiger Wegesteuerung aufgesetzt und angedrückt, so dass in der Endposition ein vorgegebener Abstand zwischen Chip und Substrat erreicht wird.
  • Bei Erreichen einer vorgegebenen Höhenposition kann die Andruckkraft verringert werden, um zu erreichen, dass eventuell an den Seiten des Kapillargeflechtes hervorstehender Kleber wieder infolge der Adhäsionskraft in des Kapillargeflecht zurückgesaugt wird.
  • Die endgültige Befestigung des oder der auf dem Kapillargeflecht befindlichen Chips erfolgt durch Aushärten/Vernetzen des Klebers in einem thermischen Prozessschritt.
  • Weiterhin ist vorgesehen, dass vorgeschnittene oder vorgestanzte Kapillargeflechte verwendet werden, die aus einem Kapillargeflecht-Vorrat, wie einer Kapillargeflecht-Karkasse, einem Pick-Trag (Tablett) oder einer Rolle, entnommen werden.
  • In einer bevorzugten Ausgestaltung werden die Abmessungen der vorgeschnittenen/vorgestanzten Kapillargeflechte im Umriss kleiner gehalten, als der Umriss der zu montierenden Chips.
  • In einer weiteren besonderen Ausgestaltung der Erfindung werden die vorgeschnittenen/vorgestanzten Kapillargeflechte mit einem oder mehreren Löchern zur Aufnahme eines Klebervorrates versehen, der sich dann infolge der Kapillarwirkung im Kapillargeflecht verteilt.
  • Die der Erfindung zugrunde liegende Aufgabe wird auch dadurch gelöst, dass das Kapillargeflecht aus Lagen von in unter schiedlicher Richtung ausgerichteten Fasern besteht, die mit dem dünnflüssigen Kleber tränkbar sind.
  • In einer ersten Ausgestaltung der Erfindung sind die übereinander liegenden Faserlagen miteinander verflochten.
  • In einer weiteren Ausgestaltung der Erfindung sind die Faserlagen unverflochten übereinander angeordnet. In diesem Fall ist es jedoch zweckmäßig, dass die Fasern der einzelnen Lagen miteinander vorverklebt oder im Falle von Kunststofffasern teilverschmolzen sind, um die Handhabung zu erleichtern.
  • Hinsichtlich der Faserrichtungen in den einzelnen Lagen bestehen unterschiedliche Möglichkeiten. So können zwei Faserrichtungen vorgesehen werden, die othogonal zueinander ausgerichtet sind, oder die sich in einem vorgegebenen Winkel kreuzen.
  • Es besteht auch die Möglichkeit, drei oder mehr Faserrichtungen vorzusehen.
  • Mit der Wahl der Faserrichtung können z. B. richtungsabhängige Fließgeschwindigkeiten realisiert werden.
  • Eine weitere spezielle Fortführung der Erfindung ist dadurch gekennzeichnet, dass in mindestens einer Faserrichtung eine inhomogene Faserzahldichte vorgesehen ist. Es ist auch möglich, in mindestens einer Faserrichtung eine periodisch variierende Faserzahldichte vorzusehen. Mit einer solchen Ausgestaltung lässt sich die Steifigkeit und das Ausdehnungs- und Biegeverhalten des Verbundes Chip/Substrat gezielt beeinflussen.
  • Das Kapillargeflecht kann aus Keramik-, Glas-, Kunststoff- oder Kohlenstofffasern oder auch aus Metallfasern bestehen, oder zumindest Metallfasern enthalten. Mit den zusätzlichen Metallfasern kann einerseits eine thermische Ableitung erreicht und andererseits eine elektromagnetische Abschirmung realisiert werden.
  • Die Metallfasern können zwecks einer elektrischen Isolation auch ummantelt sein.
  • In einer besonderen Ausgestaltung der Erfindung besteht das Kapillargeflecht aus Fasern unterschiedlicher Materialien.
  • Durch die Erfindung werden die physikalischen Effekte der Kapillarität und der Adhäsion mit der Folge ausgenutzt, dass ein kontrollierter Kleberfluss beim Auftragen auf das Kapillargeflecht und auch während des Chipbondens gewährleistet wird. Die Ausbildung blasenförmiger Hohlräume an der Übergangsfläche zwischen Kleber und Chip wird sicher verhindert und eine immer gleichmäßige Kleberdicke gewährleistet (BLT – Bond Line Thickness). Darüber hinaus kann bei einem nachfolgenden Moldprozess, d. h. dem Umhüllen des Chips mit einem Moldcompound, eine Verzahnung zwischen Kleber und Moldcompound erreicht werden.
  • Von besonderem Vorteil ist, dass herkömmliches Chipbonden zum Einsatz kommen kann und dass daher übliche Diebonder verwendet werden können.
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
  • 1: eine schematische Schnittdarstellung eines auf einem Substrat montierten Chips;
  • 2: eine Schnittdarstellung nach 1, bei der der Chip mit einem Moldcompound umhüllt ist;
  • 3: ein Kapillargeflecht mit othogonal zueinander ausgerichteten Fasern;
  • 4: ein Kapillargeflecht mit sich in einem beliebigen Winkel kreuzenden Fasern;
  • 5: ein Kapillargeflecht mit sich in einem beliebigen Winkel kreuzenden Fasern und mit inhomogener Faserzahldichte je Faserrichtung; und
  • 6: ein Kapillargeflecht mit drei Faserrichtungen.
  • Aus 1 ist ein Substrat 1 ersichtlich, auf dem ein Chip 2 unter Zwischenlage eines erfindungsgemäßen Montagemittels 3 montiert ist. Als Montagemittel 3 wird ein Kapillargeflecht eingesetzt, das beispielsweise aus zwei oder mehr Lagen von Glasfasern bestehen kann, die unmittelbar vor dem Chipbonden mit einem dünnflüssigen Kleber, z. B. einem Epoxidharz, angefüllt worden sind. Das kann einfach durch Dispensen über eine Kanüle erfolgen. Beim Füllen des Kapillargeflechtes wird dessen Kapillarwirkung ausgenutzt, was eine schnelle und gleichmäßige Füllung bewirkt. Andererseits wird der Kleberfluss auf die Fläche des Kapillargeflechtes infolge der Adhäsionskräfte zwischen Kleber und den Fasern des Kapillargeflechtes begrenzt.
  • Beim Einsatz von Kapillargeflechten mit definierter Dicke kann die gewünschte gleichmäßige Kleberdicke, d. h. der Abstand zwischen Chip und Substrat, auch in einer Volumenproduktion jederzeit garantiert werden.
  • Durch die Verwendung des mit Kleber getränkten Kapillargeflechtes als Montagemittel 3 ist der stoffschlüssige Fügeprozess beim Chipbonden prozesstechnisch (Kontrolle der Klebermenge, Fügedruck, -temperatur, -zeit, Abstandskontrolle während des Chipbondens) relativ einfach in einem großen Toleranzbereich und damit insbesondere auch in der Volumenanwendung beherrschbar.
  • Um dem Verbund zwischen Substrat 1 und Chip 2 eine noch höhere Festigkeit zu verleihen, ist es auch möglich, das Kapillargeflecht unvollständig mit Kleber anzufüllen, derart, dass im Randbereich 4 eine kleberfreie Zone verbleibt. Dieser Randbereich 4 kann dann beim Herstellen einer Moldkappe 5 in einem Moldprozess mit einem Moldcompound gefüllt werden, wodurch infolge der Füllung der Hohlräume eine „Verzahnung" zwischen Kleber und Moldcompound erreicht werden kann (2).
  • Das Kapillargeflecht kann einfach auf das Substrat aufgeklebt werden oder einfach in die bei Leiterplatten ohnehin vorhandene Abschlusslackschicht, z. B. einem Solder Resist (Lötstopplack), eingebunden werden.
  • Das Kapillargeflecht kann auch Bestandteil des Fasergeflechtes des Substrates sein, indem dieses eine Hochwölbung des darunter im Substrat 1 befindlichen Fasergeflechtes ist.
  • Eine andere Möglichkeit besteht darin, das Kapillargeflecht in der Chipbondposition durch Entfernen des Bindemittels im Substrat 1 freizulegen, wobei die frei gelegte Fläche größer sein muss, als der Umriss des zu montierenden Chips. Das Freilegen des Kapillargeflechtes kann einfach durch Trocken- oder Nassätzen durch eine Maske erfolgen.
  • Alternativ kann das Substrat 1 in der Chipbondposition mit einer Aussparung versehen werden, die größer ist, als der Umriss des zu montierenden Chips 2. Anschließend wird in die Aussparung das Kapillargeflecht eingelegt und danach mit dem Kleber getränkt.
  • In jedem Fall kann dann der Chip 2 in der Chipbondposition mit einer vorgegebenen Andruckkraft unter gleichzeitiger Wegesteuerung mit einem Chipbonder aufgesetzt und angedrückt werden.
  • Um ein eventuelles Herausquetschen des Klebers zu vermeiden, kann die Andruckkraft bei Erreichen einer vorgegebenen Höhenposition verringert werden.
  • Das Montagemittel 3 kann auch im Backend-Prozess auf das Substrat 1 aufgebracht werden. Dazu werden zunächst nur geringste Mengen an Kleber auf einige wenige „Halte Punkte" auf die vorgesehenen Chipbondpositionen auf dem Substrat aufgebracht. Anschließend werden vorgeschnittene Kapillargeflechte von einer Vorratsrolle oder einem „Pick-Trag" entnommen und auf die „Halte-Punkte" in der Chipbondposition aufgesetzt. Anschließend wird eine definierte Menge an Kleber auf das Kapillargeflecht aufgebracht.
  • Anschließend wird dann der Chip 1 auf das Kapillargeflecht unter definierter Krafteinwirkung und Wegesteuerung gebondet. Mit Hilfe der am Chipbonder ohnehin vorhandenen Wegesteuerung lässt sich der vorgegebene Abstand zwischen Chip und Substrat exakt realisieren. Als letzter Montageschritt wird der Kleber in einem thermischen Prozess durch Vernetzen gehärtet.
  • Das Kapillargeflecht kann einfach aus Lagen von in unterschiedlicher Richtung ausgerichteter Fasern bestehen, die mit dem dünnflüssigen Kleber tränkbar sind. Vorzugsweise sind die übereinander liegenden Faserlagen miteinander verflochten. Es ist allerdings auch möglich, die Faserlagen unverflochten übereinander anzuordnen. In diesem Fall ist es jedoch wegen der besseren Handhabung sinnvoll, die Fasern der einzelnen Lagen zumindest teilweise miteinander vorzuverkleben. Im Falle von zumindest eines Anteiles von Kunststofffasern können diese in einem thermischen Schritt teilverschmolzen werden.
  • Hinsichtlich der Faserrichtungen in den einzelnen Lagen bestehen unterschiedliche Möglichkeiten. So können zwei oder mehr Faserrichtungen vorgesehen sein, die orthogonal zueinander ausgerichtet sind (3), oder die sich in einem vorgegebenen Winkel kreuzen (4, 6).
  • Mit der Wahl der Faserrichtung lassen sich gezielt richtungsabhängige Fließgeschwindigkeiten realisieren.
  • Es ist auch möglich, in mindestens einer Faserrichtung eine inhomogene Faserzahldichte vorzusehen (5), beispielsweise eine in mindestens einer Faserrichtung periodisch variierende Faserzahldichte vorzusehen. Mit einer solchen Ausgestaltung lässt sich die Steifigkeit und das Ausdehnungs- und Biegeverhalten des Verbundes Chip/Substrat gezielt beeinflussen.
  • Das Kapillargeflecht kann aus Keramik-, Glas-, Kunststoff- oder Kohlenstofffasern oder auch aus Metallfasern gefertigt werden oder zumindest Metallfasern enthalten. Mit den zusätzlichen Metallfasern kann einerseits eine thermische Ableitung erreicht und andererseits eine elektromagnetische Abschirmung realisiert werden. Die Metallfasern können zwecks einer elektrischen Isolation auch ummantelt sein.
  • Das Kapillargeflecht kann auch aus Fasern unterschiedlicher Materialien gefertigt werden.
  • Bei der Wahl der Materialkombination Kleber/Faser/Chipunterseite/Substratoberfläche muss berücksichtigt werden, dass der Kleber das Kapillargeflecht gut benetzt. Eine optimale Materialkombination ist dann erreicht, wenn der Kleber nach Aufbringung auf das Kapillargeflecht von selbst form-füllend verrinnt. Falls das nicht erreicht werden kann (z. B. aufgrund der Prozesstemperatur und/oder zu geringer Fließgeschwindigkeit), besteht auch die Möglichkeit, den Kleber während des Chipbondens in und durch das Kapillargeflecht zu pressen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 2006/0131067 A1 [0007]

Claims (31)

  1. Verfahren zur Montage von Chips auf Substraten unter Verwendung eines Klebemittels, gekennzeichnet dadurch, dass ein Kapillargeflecht auf dem Substrat mit einem dünnflüssigen Kleber teilweise oder vollständig getränkt wird und dass nachfolgend ein oder mehrere Chips auf das Kapillargeflecht aufgesetzt werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Anfüllen des Kapillargeflechtes mit dem Kleber durch Aufbringen mittels einer Kanüle oder einem Dispenser erfolgt.
  3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass der Kleber in vorgegebener Menge in mindestens einem Kleberpunkt aufgebracht wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Kapillargeflecht vor dem Füllen mit dem Kleber auf dem Substrat befestigt wird.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Kapillargeflecht auf das Substrat geklebt wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Kapillargeflecht in die auf dem Substrat im Falle einer gedruckten Leiterplatte befindliche Abschlusslackschicht eingebunden wird.
  7. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass das Kapillargeflecht als Bestandteil des Fasergeflechtes des Substrates ausgebildet wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Kapillargeflecht als Hochwölbung des darunter im Substrat befindlichen Fasergeflechtes ausgebildet wird.
  9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Kapillargeflecht in der Chipbondposition durch Entfernen des Harzbindemittels frei gelegt wird, wobei der Umriss der frei gelegten Fläche größer ist, als der Umriss des zu montierenden Chips.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Kapillargeflecht durch Ätzen frei gelegt wird.
  11. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass das Substrat in der Chipbondposition mit einer Aussparung versehen wird, die größer ist, als der Umriss des zu montierenden Chips, dass in die Aussparung das Kapillargeflecht eingelegt und anschließend mit dem Kleber getränkt wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Chip in der Chipbondposition mit einer vorgegebenen Andruckkraft unter gleichzeitiger Wegesteuerung aufgesetzt und angedrückt wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Andruckkraft bei Erreichen einer vorgegebenen Höhenposition verringert wird.
  14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die endgültige Befestigung des Chips durch Aushärten/Vernetzen des Klebers in einem thermischen Prozesschritt erfolgt.
  15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass vorgeschnittene oder vorgestanzte Kapillargeflechte verwendet werden.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die vorgeschnittenen Kapillargeflechte aus einem Kapillargeflecht-Vorrat, wie einer Kapillargeflecht-Karkasse, einem Pick-Trag (Tablett) oder einer Rolle entnommen werden.
  17. Verfahren nach Anspruch 15 und 16, dadurch gekennzeichnet, dass die Abmessungen der vorgeschnittenen/vorgestanzten Kapillargeflechte kleiner sind, als der Umriss der zu montierenden Chips.
  18. Verfahren nach den Ansprüchen 15 bis 17, dadurch gekennzeichnet, dass die vorgeschnittenen/vorgestanzten Kapillargeflechte mit einem oder mehreren Löchern zur Aufnahme eines Klebervorrates versehen werden.
  19. Kapillargeflecht zur Montage von Chips auf Substraten nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass das Kapillargeflecht aus Lagen von in unterschiedlicher Richtung ausgerichteten Fasern besteht, die mit dem dünnflüssigen Kleber tränkbar sind.
  20. Kapillargeflecht nach Anspruch 19, dadurch gekennzeichnet, das die übereinander liegenden Faserlagen miteinander verflochten sind.
  21. Kapillargeflecht nach Anspruch 19, dadurch gekennzeichnet, dass die Faserlagen unverflochten übereinander angeordnet sind.
  22. Kapillargeflecht nach Anspruch 21, dadurch gekennzeichnet, dass die Fasern der einzelnen Lagen miteinander vorverklebt oder teilverschmolzen sind.
  23. Kapillargeflecht nach den Ansprüchen 19 bis 22, dadurch gekennzeichnet, dass zwei Faserrichtungen vorgesehen sind, die orthogonal zueinander ausgerichtet sind.
  24. Kapillargeflecht nach den Ansprüchen 19 bis 22, dadurch gekennzeichnet, dass zwei Faserichtungen vorgesehen sind, die sich in einem vorgegebenen Winkel kreuzen.
  25. Kapillargeflecht nach den Ansprüchen 19 bis 22, dadurch gekennzeichnet, dass drei oder mehr Faserrichtungen vorgesehen sind.
  26. Kapillargeflecht nach den Ansprüchen 19 bis 25, dadurch gekennzeichnet, dass in mindestens einer Faserrichtung eine inhomogene Faserzahldichte vorgesehen ist.
  27. Kapillargeflecht nach den Ansprüchen 19 bis 25, dadurch gekennzeichnet, dass in mindestens einer Faserrichtung eine periodisch variierende Faserzahldichte vorgesehen ist.
  28. Kapillargeflecht nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet, dass das Kapillargeflecht aus Keramik-, Glas-, Kunststoff- oder Kohlenstofffasern besteht.
  29. Kapillargeflecht nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet, dass das Kapillargeflecht aus Metallfasern besteht oder zumindest Metallfasern enthält.
  30. Kapillargeflecht nach Anspruch 29, dadurch gekennzeichnet, dass die Metallfasern ummantelt sind.
  31. Kapillargeflecht nach einem der Ansprüche 19 bis 30, dadurch gekennzeichnet, dass das Kapillargeflecht aus Fasern unterschiedlicher Materialien besteht.
DE102007009371A 2007-02-23 2007-02-23 Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens Withdrawn DE102007009371A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102007009371A DE102007009371A1 (de) 2007-02-23 2007-02-23 Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007009371A DE102007009371A1 (de) 2007-02-23 2007-02-23 Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens

Publications (1)

Publication Number Publication Date
DE102007009371A1 true DE102007009371A1 (de) 2008-08-28

Family

ID=39646003

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007009371A Withdrawn DE102007009371A1 (de) 2007-02-23 2007-02-23 Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens

Country Status (1)

Country Link
DE (1) DE102007009371A1 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3625596A1 (de) * 1985-08-16 1987-02-19 Burr Brown Corp Verfahren zum verbinden von oberflaechen unter verwendung von klebepasten oder nicht-trockener film-klebstoffe
EP0472768A1 (de) * 1990-08-30 1992-03-04 Siemens Aktiengesellschaft Verfahren zum Befestigen eines Chipmoduls auf einer Chipkarte
US6030856A (en) * 1996-06-10 2000-02-29 Tessera, Inc. Bondable compliant pads for packaging of a semiconductor chip and method therefor
US6294407B1 (en) * 1998-05-06 2001-09-25 Virtual Integration, Inc. Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same
US20060131067A1 (en) 2004-12-20 2006-06-22 Hyung-Jik Byun PCB, manufacturing method thereof and semiconductor package implementing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3625596A1 (de) * 1985-08-16 1987-02-19 Burr Brown Corp Verfahren zum verbinden von oberflaechen unter verwendung von klebepasten oder nicht-trockener film-klebstoffe
EP0472768A1 (de) * 1990-08-30 1992-03-04 Siemens Aktiengesellschaft Verfahren zum Befestigen eines Chipmoduls auf einer Chipkarte
US6030856A (en) * 1996-06-10 2000-02-29 Tessera, Inc. Bondable compliant pads for packaging of a semiconductor chip and method therefor
US6294407B1 (en) * 1998-05-06 2001-09-25 Virtual Integration, Inc. Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same
US20060131067A1 (en) 2004-12-20 2006-06-22 Hyung-Jik Byun PCB, manufacturing method thereof and semiconductor package implementing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Dunkel, W.E.: Repalceable chip to heat sink connection on circuit boards. In: IBM Technical Disclosure Bulletin, ISSN 0018-8689, Vol. 14, No. 11, April 1972, S. 3332 *

Similar Documents

Publication Publication Date Title
AT503191B1 (de) Leiterplattenelement mit wenigstens einem eingebetteten bauelement sowie verfahren zum einbetten zumindest eines bauelements in einem leiterplattenelement
DE112004001727B4 (de) Verfahren zur Herstellung eines elektronischen Moduls
DE3723547C2 (de) Trägerelement zum Einbau in Ausweiskarten
DE112008003532T5 (de) Verfahren zum Herstellen eines Mehrschichtverdrahtungssubstrats
DE112005001414T5 (de) Verfahren zur Herstellung eines Elektronikmoduls
DE19954941A1 (de) Verfahren zum Integrieren eines Chips innerhalb einer Leiterplatte
EP2868170B1 (de) Verfahren zum einbetten zumindest eines bauteils in eine leiterplatte
DE102006036728B4 (de) Verfahren zur elektrischen Kontaktierung mikroelektronischer Bauelemente auf einer Leiterplatte
DE19848834A1 (de) Verfahren zum Montieren eines Flipchips und durch dieses Verfahren hergestellte Halbleiteranordnung
DE102010060855A1 (de) Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
EP2852970B1 (de) Verfahren zum herstellen einer elektronischen baugruppe
EP0080756A1 (de) Leiterplatte mit starren und beweglichen Bereichen und Verfahren zu deren Herstellung
EP3231261A1 (de) Leiterplatte mit einem asymmetrischen schichtenaufbau
DE69929981T2 (de) Verfahren zum herstellen einer kontaktlosen chipkarte
DE10355068B4 (de) Verfahren zum Montieren und Verkapseln eines integrierten Schaltkreises
DE19522338B4 (de) Chipträgeranordnung mit einer Durchkontaktierung
DE102008007216A1 (de) Gedruckte Leiterplatte und Herstellungsverfahren derselben
DE602005003318T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
AT515443B1 (de) Verfahren zum Herstellen einer Leiterplatte sowie Leiterplatte
DE102007009371A1 (de) Verfahren zur Montage von Chips auf Substraten sowie Montagemittel zur Durchführung des Verfahrens
DE102005012496B3 (de) Vorrichtung mit einem auf einem Montageteil montierten elektronischen Bauteil und Verfahren
DE102009025070A1 (de) Verfahren zum Kapseln eines Chips
DE10151657C1 (de) Verfahren zur Montage eines Chips auf einem Substrat
DE102005023949A1 (de) Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
DE19946745C1 (de) Klebeverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee